KR20230142053A - 표시 장치 - Google Patents

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KR20230142053A
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pattern
connection
voltage line
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박도영
채종철
홍성철
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 제1 방향으로 연장되며 서로 제2 방향으로 이격된 제1 전압 배선과 제2 전압 배선, 상기 제1 전압 배선과 상기 제2 전압 배선 사이에 배치되고 상기 제1 방향으로 연장된 데이터 라인, 상기 제1 방향으로 연장되어 배치되고 상기 제1 전압 배선과 전기적으로 연결된 제1 전극, 상기 제1 전극과 상기 제2 방향으로 이격되고, 상기 제1 방향으로 연장되어 상기 제2 전압 배선과 전기적으로 연결된 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들, 및 상기 제1 전극 및 상기 제2 전극과 이격되어 배치되고, 상기 제1 전압 배선과 전기적으로 연결된 제1 연결 패턴, 및 상기 데이터 라인과 전기적으로 연결된 제2 연결 패턴을 포함하고, 상기 제1 연결 패턴과 상기 제2 연결 패턴은 상기 제1 전극 및 상기 제2 전극과 동일한 층에 배치되되 서로 이격되어 배치된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 발광 소자를 포함하는 자발광 표시 장치가 있다. 자발광 표시 장치는 발광 소자로서 유기물을 발광 물질로 이용하는 유기 발광 표시 장치, 또는 무기물을 발광 물질로 이용하는 무기 발광 표시 장치 등이 있다.
본 발명이 해결하고자 하는 과제는 서로 다른 두 배선들과 전기적으로 연결된 흔적인 연결 패턴을 포함하여 발광 소자의 정렬 이탈을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장되며 서로 제2 방향으로 이격된 제1 전압 배선과 제2 전압 배선, 상기 제1 전압 배선과 상기 제2 전압 배선 사이에 배치되고 상기 제1 방향으로 연장된 데이터 라인, 상기 제1 방향으로 연장되어 배치되고 상기 제1 전압 배선과 전기적으로 연결된 제1 전극, 상기 제1 전극과 상기 제2 방향으로 이격되고, 상기 제1 방향으로 연장되어 상기 제2 전압 배선과 전기적으로 연결된 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들, 및 상기 제1 전극 및 상기 제2 전극과 이격되어 배치되고, 상기 제1 전압 배선과 전기적으로 연결된 제1 연결 패턴, 및 상기 데이터 라인과 전기적으로 연결된 제2 연결 패턴을 포함하고, 상기 제1 연결 패턴과 상기 제2 연결 패턴은 상기 제1 전극 및 상기 제2 전극과 동일한 층에 배치되되 서로 이격되어 배치된다.
상기 제1 전압 배선과 교차하도록 상기 제2 방향으로 연장되고 상기 제1 전압 배선과 접촉하는 제3 전압 배선, 및 상기 데이터 라인과 중첩하도록 배치된 제1 브릿지 패턴을 포함하고, 상기 제1 연결 패턴은 상기 제1 전압 배선 및 상기 제3 전압 배선과 중첩하도록 배치되며 상기 제3 전압 배선과 접촉하고, 상기 제2 연결 패턴은 상기 제1 브릿지 패턴과 중첩하며 상기 제1 브릿지 패턴과 접촉할 수 있다.
상기 제3 전압 배선과 상기 제1 브릿지 패턴은 상기 제1 전압 배선 및 상기 제2 전압 배선보다 상부에 위치하고 상기 제1 연결 패턴 및 상기 제2 연결 패턴보다 하부에 위치한 층에 배치될 수 있다.
상기 제3 전압 배선 및 상기 제1 브릿지 패턴과 동일한 층에 배치되고 상기 제2 방향으로 연장된 제4 전압 배선, 및 상기 제3 전압 배선과 상기 제4 전압 배선 사이에 배치된 전극 패턴을 포함하고, 상기 제1 전극은 상기 전극 패턴과 접촉하고 상기 제2 전극은 상기 제4 전압 배선과 접촉할 수 있다.
상기 제1 전압 배선과 상기 데이터 라인 사이에서 상기 제1 방향으로 연장된 초기화 전압 배선, 상기 초기화 전압 배선과 중첩하며 상기 초기화 전압 배선과 접촉하는 제2 브릿지 패턴, 및 상기 제2 브릿지 패턴과 중첩하며 상기 제2 브릿지 패턴과 접촉하는 제3 연결 패턴을 더 포함할 수 있다.
상기 제3 연결 패턴은 상기 제1 전극과 상기 제2 전극, 상기 제1 연결 패턴, 및 상기 제2 연결 패턴과 동일한 층에 배치되되, 상기 제1 연결 패턴 및 상기 제2 연결 패턴과 이격될 수 있다.
상기 제3 연결 패턴은 상기 제2 연결 패턴과 상기 제1 방향으로 이격되고, 상기 제1 연결 패턴은 상기 제2 연결 패턴과 상기 제2 방향으로 이격될 수 있다.
상기 제1 전극과 상기 제2 방향으로 이격된 제3 전극을 더 포함하고, 상기 제1 전극과 상기 제3 전극은 상기 제1 방향으로 연장되되 다른 상기 제1 전극 및 상기 제3 전극과 제1 분리부를 사이에 두고 상기 제1 방향으로 이격되고, 상기 제2 전극은 상기 제1 분리부와 상기 제1 방향으로 비중첩하도록 배치될 수 있다.
상기 제1 연결 패턴, 및 상기 제2 연결 패턴은 상기 제1 분리부의 상기 제1 방향 일 측에서 상기 제3 전극을 사이에 두고 서로 상기 제2 방향으로 이격되고, 상기 제3 연결 패턴은 상기 제1 분리부의 상기 제1 방향 타 측에 배치되며 상기 제1 전극 및 상기 제3 전극 사이에 배치될 수 있다.
상기 제1 방향 및 상기 제2 방향으로 연장된 부분을 포함하여 상기 발광 소자들이 배치된 영역을 둘러싸는 뱅크층을 더 포함하고, 상기 제2 전극은 상기 뱅크층의 상기 제2 방향으로 연장된 부분을 가로지르도록 배치되고, 상기 제1 분리부는 상기 뱅크층이 둘러싸는 영역의 외측에 배치될 수 있다.
상기 발광 소자들 및 상기 제1 전극과 상기 제2 전극이 배치된 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하고, 상기 데이터 라인은 일부분이 상기 비표시 영역까지 연장되고, 상기 제1 연결 패턴 및 상기 제2 연결 패턴은 각각 상기 비표시 영역에 배치되고, 상기 비표시 영역에서 상기 제1 연결 패턴 및 상기 제1 전압 배선과 중첩하는 제1 브릿지 패턴, 및 상기 비표시 영역에서 상기 제2 연결 패턴 및 상기 데이터 라인과 중첩하는 제2 브릿지 패턴을 더 포함할 수 있다.
상기 제1 연결 패턴 및 상기 제2 연결 패턴은 상기 비표시 영역에 배치된 제2 분리부를 사이에 두고 서로 이격될 수 있다.
상기 제1 브릿지 패턴 및 상기 제2 브릿지 패턴은 각각 상기 제1 전압 배선 및 상기 데이터 라인보다 상부에 위치하고 상기 제1 연결 패턴 및 상기 제2 연결 패턴보다 하부에 위치한 층에 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역을 둘러싸는 비표시 영역, 상기 표시 영역 및 상기 비표시 영역에 제1 방향으로 연장되고 서로 상기 제1 방향과 교차하는 제2 방향으로 이격된 제1 전압 배선, 및 제2 전압 배선, 상기 제1 방향으로 연장되며 상기 제1 전압 배선과 상기 제2 전압 배선 사이에 배치된 적어도 하나의 데이터 라인, 상기 제1 방향으로 연장되며 상기 제1 전압 배선과 상기 데이터 라인 사이에 배치된 초기화 전압 배선, 상기 비표시 영역에 배치되고 상기 제1 전압 배선, 상기 데이터 라인, 및 상기 초기화 전압 배선들 중 어느 하나와 접촉하는 복수의 브릿지 패턴들, 상기 비표시 영역에서 상기 브릿지 패턴들 중 어느 하나와 접촉하고, 상기 제1 전압 배선, 상기 데이터 라인, 및 상기 초기화 전압 배선들 중 어느 하나와 전기적으로 연결된 복수의 연결 패턴들, 상기 표시 영역에서 상기 제1 방향으로 연장되며 서로 상기 제2 방향으로 이격된 제1 전극과 제2 전극, 및 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하고, 상기 연결 패턴은 각각 상기 제1 전극 및 상기 제2 전극과 동일한 층에 배치된다.
상기 복수의 브릿지 패턴들은 각각 상기 제1 전압 배선보다 상부에 위치한 층에 배치되고 상기 연결 패턴들보다 하부에 위치한 층에 배치될 수 있다.
상기 제1 전극은 상기 브릿지 패턴과 동일한 층에 배치되고 상기 제1 전압 배선과 전기적으로 연결된 전극 패턴과 직접 접촉하고, 상기 제2 전극은 상기 브릿지 패턴과 동일한 층에 배치되고 상기 제2 전압 배선과 접촉하는 제3 전압 배선과 직접 접촉할 수 있다.
상기 데이터 라인은 상기 초기화 전압 배선과 상기 제2 전압 배선 사이에 복수개로 배치되고, 상기 브릿지 패턴은 상기 제1 전압 배선과 접촉하는 제1 브릿지 패턴, 상기 복수의 데이터 라인들 각각과 접촉하는 복수의 제2 브릿지 패턴들; 및 상기 초기화 전압 배선과 접촉하는 제3 브릿지 패턴을 포함하고, 상기 연결 패턴은 상기 제1 브릿지 패턴과 접촉하는 제1 연결 패턴, 상기 복수의 제2 브릿지 패턴과 각각 접촉하는 복수의 제2 연결 패턴들, 및 상기 제3 브릿지 패턴과 접촉하는 제3 연결 패턴을 포함하며, 상기 제1 연결 패턴, 상기 제2 연결 패턴들, 및 상기 제3 연결 패턴은 서로 이격되어 배치될 수 있다.
상기 제1 방향으로 연장되어 상기 표시 영역 및 상기 비표시 영역에 걸쳐 배치된 복수의 스캔 라인들을 더 포함하고, 상기 브릿지 패턴들 중 어느 하나는 상기 스캔 라인들 중 어느 하나와 접촉하고, 상기 연결 패턴들 중 어느 하나는 상기 스캔 라인과 접촉하는 상기 브릿지 패턴과 직접 접촉할 수 있다.
상기 표시 영역에서 상기 제1 방향 및 상기 제2 방향으로 배열되고, 상기 제1 전극, 상기 제2 전극 및 상기 발광 소자를 포함하는 복수의 서브 화소들을 포함하고, 상기 연결 패턴들 및 상기 브릿지 패턴들 각각은 상기 표시 영역의 상기 제1 방향의 일측에 위치한 상기 비표시 영역에 배치되며, 상기 제2 방향으로 배열된 상기 서브 화소열들 각각에 대응되어 배치될 수 있다.
상기 표시 영역에서 상기 제1 방향 및 상기 제2 방향으로 배열되고, 상기 제1 전극, 상기 제2 전극 및 상기 발광 소자를 포함하는 복수의 서브 화소들을 포함하는 복수의 화소들을 포함하고, 상기 연결 패턴들 및 상기 브릿지 패턴들 각각은 상기 표시 영역의 상기 제1 방향의 타측에 위치한 상기 비표시 영역에 배치되며, 상기 제2 방향으로 배열된 화소열들 각각에 대응되어 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 발광 소자의 정렬 공정에서 발광 소자들의 정렬 이탈을 유발하는 전기장 생성을 억제할 수 있다. 그에 따라, 표시 장치는 발광 소자들의 이탈율이 줄어들어 제품 품질, 및 제조 수율이 향상될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 배선들의 개략적인 배치를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치에 배치된 서브 화소의 화소 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소에 배치된 배선들을 나타내는 레이아웃도이다.
도 5는 도 4의 제1 서브 화소에 배치된 배선들의 레이아웃도이다.
도 6은 일 실시예에 따른 표시 장치의 일 화소에 배치된 제3 도전층과 전극들의 배치를 나타내는 평면도이다.
도 7은 일 실시예에 따른 표시 장치의 일 서브 화소에 배치된 전극들과 발광 소자의 배치를 나타내는 평면도이다.
도 8은 도 5의 N1-N1'선을 따라 자른 단면도이다.
도 9는 도 5의 N2-N2'선 및 N3-N3'선을 따라 자른 단면도이다.
도 10은 도 7의 N4-N4'선을 따라 자른 단면도이다.
도 11은 도 7의 N5-N5'선을 따라 자른 단면도이다.
도 12는 일 실시예에 따른 표시 장치에 배치된 전압 배선 및 이에 인접한 도전 패턴들이 배치된 부분을 확대하여 도시한 평면도이다.
도 13은 도 12에 도시된 부분에서 제1 도전층, 제3 도전층 및 전극들의 상대적인 배치를 도시한 평면도이다.
도 14는 도 13의 P1-P1'선, P2-P2'선, 및 P3-P3'선을 따라 자른 단면도이다.
도 15는 일 실시예에 따른 발광 소자의 개략도이다.
도 16은 다른 실시예에 따른 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다.
도 17은 도 16의 P4-P4'선을 따라 자른 단면도이다.
도 18은 다른 실시예에 따른 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다.
도 19는 도 18의 P5-P5'선을 따라 자른 단면도이다.
도 20은 일 실시예에 따른 표시 장치의 배선들의 개략적인 배치를 나타내는 평면도이다.
도 21은 일 실시예에 따른 표시 장치에 배치된 서브 화소의 화소 회로도이다.
도 22는 일 실시예에 따른 표시 장치의 일 화소에 배치된 배선들을 나타내는 레이아웃도이다.
도 23은 일 실시예에 따른 표시 장치의 일 서브 화소에 배치된 전극들과 발광 소자의 배치를 나타내는 평면도이다.
도 24는 도 23의 Q1-Q1'선을 따라 자른 단면도이다.
도 25는 도 23의 Q2-Q2'선을 따라 자른 단면도이다.
도 26은 도 23의 Q3-Q3'선을 따라 자른 단면도이다.
도 27은 도 21의 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다.
도 28은 도 21의 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다.
도 29는 다른 실시예에 따른 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 장치(10)는 표시 영역(DPA)에 배치된 복수의 화소(PX)들을 포함할 수 있다. 복수의 화소(PX)들은 행렬 방향으로 배열될 수 있다. 예를 들어, 서로 다른 화소(PX)들은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 배선들의 개략적인 배치를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 표시 장치(10)는 복수의 스캔 라인(SL1, SL2)들, 복수의 데이터 라인(DTL1, DTL2, DTL3), 초기화 전압 배선(VIL), 및 복수의 전압 배선(VL; VL1, VL2, VL3, VL4)들을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다. 복수의 배선들은 제1 도전층으로 이루어지고 제1 방향(DR1)으로 연장된 배선들과, 제3 도전층으로 이루어지고 제2 방향(DR2)으로 연장된 배선들을 포함할 수 있다. 다만, 각 배선들의 연장 방향은 이에 제한되지 않는다.
제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제2 방향(DR)으로 연장되어 배치될 수 있다. 한 쌍의 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 제1 방향(DR1)으로 이격되어 배치되며, 다른 한 쌍의 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 제1 방향(DR1)으로 반복 배열될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 표시 영역(DPA)의 제2 방향(DR2) 일 측에 배치된 스캔 구동부(SCD)에 전기적으로 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 비표시 영역(NDA)에 스캔 구동부(SCD)로부터 표시 영역(DPA)을 제2 방향(DR2)으로 가로지르도록 배치될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로서 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 라인(DTL)들은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 데이터 라인(DTL)은 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)을 포함하며, 하나의 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들은 하나의 쌍을 이룰 수 있다. 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들은 서로 제2 방향(DR2)으로 이격되어 배치되고, 이들 사이에는 다른 배선들이 배치될 수 있다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
초기화 전압 배선(VIL)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 초기화 전압 배선(VIL)은 데이터 라인(DTL)들과 제1 전압 배선(VL1) 사이에 배치될 수 있다. 초기화 전압 배선(VIL)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 제1 방향(DR1)으로 연장되어 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제2 방향(DR2)으로 연장되어 배치된다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제2 방향(DR2)으로 교번되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 방향(DR1)으로 교번되어 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 표시 영역(DPA)을 가로지르도록 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 각각 일부의 배선들은 표시 영역(DPA)에 배치되고 다른 배선들은 표시 영역(DPA)의 제1 방향(DR1) 양 측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 도전층으로 이루어지고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 도전층과 다른 층에 배치된 제3 도전층으로 이루어질 수 있다. 제1 전압 배선(VL1)은 적어도 하나의 제3 전압 배선(VL3)과 연결되며, 제2 전압 배선(VL2)은 적어도 하나의 제4 전압 배선(VL4)과 복수의 전압 배선(VL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있다. 다만, 이에 제한되지 않는다.
데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 각 배선 패드(WPD)들은 표시 영역(DPA)의 제1 방향(DR1) 타 측인 하측에 위치한 패드 영역(PDA)에 배치될 수 있다. 복수의 데이터 라인(DTL)들은 각각 서로 다른 데이터 배선 패드(WPD_DT)와 연결된다. 초기화 전압 배선(VIL)의 초기화 배선 패드(WPD_Vint)에 연결되며, 제1 전압 배선(VL1)은 제1 전압 배선 패드(WPD_VL1), 및 제2 전압 배선(VL2)은 제2 전압 배선 패드(WPD_VL2)와 연결된다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다. 도면에서는 각 배선 패드(WPD)들이 표시 영역(DPA)의 하측에 배치된 패드 영역(PDA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 복수의 배선 패드(WPD)들 중 일부는 표시 영역(DPA)의 상측, 또는 좌우측 어느 한 영역에 배치될 수도 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(SPXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(SPXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 표시 장치에 배치된 서브 화소의 화소 회로도들이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 제1 스캔 라인(SL1)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 스캔 라인(SL2)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 4는 일 실시예에 따른 표시 장치의 일 화소에 배치된 배선들을 나타내는 레이아웃도이다. 도 5는 도 4의 제1 서브 화소에 배치된 배선들의 레이아웃도이다.
도 4 및 도 5에서는 표시 장치(10)의 제1 도전층, 반도체층, 제2 도전층, 및 제3 도전층의 평면 배치를 도시하고 있다. 도 4에서는 일 화소(PX)에 배치된 도전층들 및 반도체층을 도시하고 있고, 도 5는 도 4의 제1 서브 화소(SPX1)에 배치된 도전층들 및 반도체층을 확대하여 도시하고 있다. 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)의 평면 배치는 제1 서브 화소(SPX1)와 실질적으로 동일할 수 있다.
도 4 및 도 5를 참조하면, 표시 장치(10)의 화소(PX)들 각각은 복수의 서브 화소(SPXn, n은 1 내지 3)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들, 또는 복수의 서브 화소(SPXn)들 중 일부는 서로 동일한 색의 광을 발광할 수도 있다. 예를 들어, 각 서브 화소(SPXn)들은 동일한 청색의 광을 발광하거나, 2개의 서브 화소(SPXn)는 동일한 청색의 광을 발광하고, 다른 하나의 서브 화소(SPXn)는 청색과 다른 녹색의 광을 발광할 수도 있다. 도면에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
각 화소(PX)의 서브 화소(SPXn)들은 화소(PX) 내에서 제2 방향(DR2)으로 배열될 수 있다. 제1 서브 화소(SPX1)는 화소(PX)의 중앙에서 제2 방향(DR2)의 일 측인 좌측에 배치되고, 제2 서브 화소(SPX2)는 화소(PX)의 중앙에 배치되며, 제3 서브 화소(SPX3)는 화소(PX)의 중앙에서 제2 방향(DR2)의 타 측인 우측에 배치될 수 있다. 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)에 배치된 도전층들, 및 반도체층의 구조는 서로 실질적으로 동일할 수 있다. 후술할 바와 같이, 각 서브 화소(SPXn)의 도전층들 상에 배치된 전극(도 6에 도시)들, 발광 소자(도 7에 도시), 및 연결 전극(도 7에 도시) 등의 배치도 서로 동일할 수 있다. 하나의 화소(PX)는 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)에 접속되는 회로층이 특정 패턴으로 배치되며, 상기 패턴들은 하나의 서브 화소(SPXn)를 단위로 반복 배열될 수 있다.
다만, 이에 제한되지 않는다. 다른 실시예에서, 각 서브 화소(SPXn)들이 차지하는 영역에 배치된 도전층들, 및 반도체층의 구조는 서로 다를 수 있으나, 도전층들 상에 배치된 전극들, 발광 소자, 및 연결 전극 등의 배치는 서로 동일할 수도 있다. 이 경우, 하나의 화소(PX)는 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)에 접속되는 회로층이 특정 패턴으로 배치되며, 상기 패턴들은 하나의 서브 화소(SPXn)가 아닌 하나의 화소(PX)를 단위로 반복 배열될 수 있다.
표시 장치(10)의 일 화소(PX)에 배치된 복수의 도전층들 및 반도체층들에 대하여 구체적으로 설명하면, 표시 장치(10)는 제1 기판(도 8에 도시), 및 제1 기판 상에 배치된 제1 도전층, 반도체층, 제2 도전층, 및 제3 도전층을 포함할 수 있다. 표시 장치(10)는 상기 도전층들 및 반도체층 사이에 배치된 복수의 절연층들을 더 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 표시 소자층을 구성할 수 있다. 표시 장치(10)의 단면 구조에 대하여는 다른 도면들이 더 참조되어 후술된다. 이하에서는 표시 장치(10)의 일 화소(PX) 또는 일 서브 화소(SPXn)에 배치된 도전층들 및 반도체층의 평면 배치에 대하여 자세하게 설명하기로 한다.
제1 도전층은 제1 방향(DR1)으로 연장된 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 초기화 전압 배선(VIL), 데이터 라인(DTL; DTL1, DTL2, DTL3)들, 및 하부 금속층(BML)을 포함할 수 있다.
제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 배치되고, 이들은 각각 제1 방향(DR1)으로 배열된 복수의 화소(PX)들 및 서브 화소(SPXn)들에 걸쳐 배치될 수 있다. 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 서로 제2 방향(DR2)으로 이격되어 각 서브 화소(SPXn)마다 배치될 수 있다. 제1 전압 배선(VL1)은 서브 화소(SPXn)의 중심을 기준으로 좌측에 배치되고, 제2 전압 배선(VL2)은 서브 화소(SPXn)의 중심을 기준으로 우측에 배치될 수 있다. 서로 제2 방향(DR2)으로 인접한 두 서브 화소(SPXn)의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 인접하여 배치될 수 있다. 예를 들어, 제1 서브 화소(SPX1)의 제2 전압 배선(VL2)은 제1 서브 화소(SPX1)에 접속한 제1 전압 배선(VL1)보다 제2 서브 화소(SPX2)에 접속한 제1 전압 배선(VL1)과 더 인접하게 배치될 수 있다.
제1 전압 배선(VL1)은 제1 트랜지스터(T1)를 통해 각 서브 화소(SPXn)의 제1 전극(도 7에 도시)과 전기적으로 연결되고, 제2 전압 배선(VL2)은 다른 도전층에 배치된 제4 전압 배선(VL4)을 통해 제3 전극(도 7에 도시)과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 전극(도 7에 도시)들과 전기적으로 연결되지 않고, 발광 소자(도 7에 도시)와 접촉하는 연결 전극(도 7에 도시)과 직접 전기적으로 연결될 수도 있다.
제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 각각 전압 배선 패드(WPD_VL1, WPD_VL2)로부터 인가된 전원 전압을 각 서브 화소(SPXn)에 배치된 전극(도 7에 도시)들 또는 연결 전극(도 7에 도시)들에 전달할 수 있다. 제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
복수의 데이터 라인(DTL1, DTL2, DTL3)들은 제1 방향(DR1)으로 연장되어 배치된다. 하나의 화소(PX)에는 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)이 배치되고, 각 데이터 라인(DTL1, DTL2, DTL3)들은 제1 방향(DR1)으로 배열된 복수의 화소(PX)들 또는 서브 화소(SPXn)들에 걸쳐 배치될 수 있다. 서로 다른 데이터 라인(DTL)들은 각각 서로 다른 서브 화소(SPXn)들에 배치될 수 있다. 예를 들어, 제1 데이터 라인(DTL1)은 제1 서브 화소(SPX1)에 배치되고, 제2 데이터 라인(DTL2)은 제2 서브 화소(SPX2)에 배치되며, 제3 데이터 라인(DTL3)은 제3 서브 화소(SPX3)에 배치될 수 있다. 데이터 라인(DTL)들 각각은 각 서브 화소(SPXn)에서 제1 전압 배선(VL1)과 제2 전압 배선(VL2) 사이에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)들 각각은 제2 전압 배선(VL2)의 제2 방향(DR2) 일 측인 좌측에 인접하여 배치될 수 있다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 다른 도전층에 배치된 도전 패턴을 통해 제2 트랜지스터(T2)와 전기적으로 연결되어 제2 트랜지스터(T2)에 데이터 신호를 인가할 수 있다.
초기화 전압 배선(VIL)은 제1 방향(DR1)으로 연장되어 제1 방향(DR1)으로 배열된 복수의 화소(PX)들에 걸쳐 배치된다. 하나의 화소(PX)에는 복수의 초기화 전압 배선(VIL)들이 배치되고, 이들은 각각 서로 다른 서브 화소(SPXn)들에 배치될 수 있다. 하나의 화소(PX)가 3개의 서브 화소(SPXn)를 포함한 실시예에서, 하나의 화소(PX)에는 3개의 초기화 전압 배선(VIL)이 배치될 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서, 초기화 전압 배선(VIL)은 하나의 화소(PX)에 포함된 서브 화소(SPXn)의 개수와 무관하게, 하나의 화소(PX)에 하나의 배선만이 배치될 수도 있다. 이 경우, 표시 장치(10)는 각 화소(PX)마다 복수의 서브 화소(SPXn)들에 걸쳐 배치되고 초기화 전압 배선(VIL)과 전기적으로 연결된 초기화 전압 분배 배선을 더 포함할 수도 있다.
초기화 전압 배선(VIL)은 각 서브 화소(SPXn)에서 제1 전압 배선(VL1)과 데이터 라인(DTL) 사이에 배치될 수 있다. 일 실시예에서, 초기화 전압 배선(VIL)은 데이터 라인(DTL)의 좌측에 인접하게 배치되어 제1 전압 배선(VL1)보다 데이터 라인(DTL)에 더 인접하여 배치될 수 있다. 초기화 전압 배선(VIL)은 제3 트랜지스터(T3)와 전기적으로 연결될 수 있고, 제3 트랜지스터(T3)에 초기화 전압을 인가할 수 있다.
하부 금속층(BML)들은 제1 전압 배선(VL1)과 초기화 전압 배선(VIL) 사이에 배치될 수 있다. 하나의 화소(PX)에는 복수의 하부 금속층(BML)들이 배치되고, 이들은 각각 서로 다른 서브 화소(SPXn)들에 배치될 수 있다. 하나의 화소(PX)가 3개의 서브 화소(SPXn)를 포함한 실시예에서, 하나의 화소(PX)에는 3개의 하부 금속층(BML)이 배치될 수 있다.
하부 금속층(BML)은 반도체층의 제1 액티브층(ACT1), 및 제2 도전층의 제1 전극 패턴(CSE1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 특성을 안정화하는 기능을 수행할 수 있다. 일 예로, 하부 금속층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 하부 금속층(BML)은 생략될 수 있다.
반도체층은 제1 도전층 상에 배치될 수 있다. 반도체층은 트랜지스터(T1, T2, T3)들의 액티브층(ACT1, ACT2, ACT3)들을 포함할 수 있다. 액티브층(ACT1, ACT2, ACT3)은 각 서브 화소(SPXn)에 접속된 제1 트랜지스터(T1)의 제1 액티브층(ACT1), 제2 트랜지스터(T2)의 제2 액티브층(ACT2), 및 제3 트랜지스터(T3)의 제3 액티브층(ACT3)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 액티브층(ACT1)은 각 서브 화소(SPXn)의 중앙에서 하측으로 치우쳐져 배치될 수 있다. 제1 액티브층(ACT1)은 제1 도전층의 제1 전압 배선(VL1), 하부 금속층(BML), 제2 도전층의 제1 전극 패턴(CSE1), 제2 도전층의 제2 전극 패턴(CSE2) 및 제1 도전 패턴(DP1)과 중첩하도록 배치될 수 있다. 예를 들어, 제1 액티브층(ACT1)은 제1 도전 패턴(DP1)과 중첩한 제1 영역, 제2 전극 패턴(CSE2)과 중첩한 제2 영역, 및 제1 영역과 제2 영역 이외의 부분으로 제1 전극 패턴(CSE1)과 중첩한 제3 영역을 포함할 수 있다. 제1 액티브층(ACT1)의 제1 영역은 제1 도전 패턴(DP1)과 접촉하고, 제2 영역은 제2 전극 패턴(CSE2)과 접촉할 수 있다. 제1 액티브층(ACT1)의 제1 영역은 드레인 영역이고, 제2 영역은 소스 영역이며, 제3 영역은 게이트 영역일 수 있다.
제2 트랜지스터(T2)의 제2 액티브층(ACT2)은 각 서브 화소(SPXn)의 중앙에서 상측에 배치될 수 있다. 제2 액티브층(ACT2)은 제2 도전층의 제1 전극 패턴(CSE1), 제1 게이트 패턴(GP1), 제2 도전층의 제2 도전 패턴(DP2) 및 제1 스캔 라인(SL1)과 중첩하도록 배치될 수 있다. 예를 들어, 제2 액티브층(ACT2)은 제2 도전 패턴(DP2)과 중첩한 제1 영역, 제1 전극 패턴(CSE1)과 중첩한 제2 영역, 및 제1 영역과 제2 영역 이외의 부분으로 제1 게이트 패턴(GP1) 및 제1 스캔 라인(SL1)과 중첩한 제3 영역을 포함할 수 있다. 제2 액티브층(ACT2)의 제1 영역은 제2 도전 패턴(DP2)과 접촉하고, 제2 영역은 제1 전극 패턴(CSE1)과 접촉할 수 있다. 제2 액티브층(ACT2)의 제1 영역은 드레인 영역이고, 제2 영역은 소스 영역이며, 제3 영역은 게이트 영역일 수 있다.
제3 트랜지스터(T3)의 제3 액티브층(ACT3)은 각 서브 화소(SPXn)의 중앙에서 하측에 배치될 수 있다. 제3 액티브층(ACT3)은 제1 액티브층(ACT1)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제3 액티브층(ACT3)은 제2 도전층의 제2 게이트 패턴(GP2), 제3 도전층의 제2 전극 패턴(CSE2), 제3 도전 패턴(DP3) 및 제2 스캔 라인(SL2)과 중첩하도록 배치될 수 있다. 예를 들어, 제3 액티브층(ACT3)은 제3 도전 패턴(DP3)과 중첩한 제1 영역, 제2 전극 패턴(CSE2)과 중첩한 제2 영역, 및 제1 영역과 제2 영역 이외의 부분으로 제2 게이트 패턴(GP2) 및 제2 스캔 라인(SL2)과 중첩한 제3 영역을 포함할 수 있다. 제3 액티브층(ACT3)의 제1 영역은 제3 도전 패턴(DP3)과 접촉하고, 제2 영역은 제2 전극 패턴(CSE2)과 접촉할 수 있다. 제3 액티브층(ACT3)의 제1 영역은 드레인 영역이고, 제2 영역은 소스 영역이며, 제3 영역은 게이트 영역일 수 있다.
일 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
제2 도전층은 반도체층 상에 배치된다. 제2 도전층은 복수의 게이트 패턴(GP1, GP2)들, 및 제1 전극 패턴(CSE1)을 포함할 수 있다.
제1 게이트 패턴(GP1)은 서브 화소(SPXn)의 상측에 배치될 수 있다. 제1 게이트 패턴(GP1)은 제3 도전층의 제1 스캔 라인(SL1), 및 제2 액티브층(ACT2)과 중첩하도록 배치될 수 있다. 제1 게이트 패턴(GP1)은 제1 스캔 라인(SL1)과 접촉하여 제1 스캔 신호가 인가될 수 있고, 제2 트랜지스터(T2)에 제1 스캔 신호를 전달할 수 있다.
제2 게이트 패턴(GP2)은 서브 화소(SPXn)의 하측에 배치될 수 있다. 제2 게이트 패턴(GP2)은 제3 도전층의 제2 스캔 라인(SL2), 및 제3 액티브층(ACT3)과 중첩하도록 배치될 수 있다. 제2 게이트 패턴(GP2)은 제2 스캔 라인(SL2)과 접촉하여 제2 스캔 신호가 인가될 수 있고, 제3 트랜지스터(T3)에 제2 스캔 신호를 전달할 수 있다.
제1 전극 패턴(CSE1)은 제3 도전층의 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)사이, 제3 전압 배선(VL3)과 제4 전압 배선(VL4) 사이, 또는 반도체층의 제2 액티브층(ACT2)과 제3 액티브층(ACT3) 사이에 배치될 수 있다. 제1 전극 패턴(CSE1)은 제1 도전층의 하부 금속층(BML), 반도체층의 제1 액티브층(ACT1), 및 제2 도전층의 제2 전극 패턴(CSE2)과 중첩하도록 배치될 수 있다.
예를 들어, 제1 전극 패턴(CSE1)은 일부분이 제1 액티브층(ACT1)의 제3 영역과 중첩할 수 있고, 제1 트랜지스터(T1)의 게이트 전극의 역할을 할 수 있다. 제1 전극 패턴(CSE1)은 제3 도전층의 제4 도전 패턴(DP4)과 연결될 수 있고, 제2 트랜지스터(T2)를 통해 인가되는 데이터 신호를 제1 트랜지스터(T1)에 전달할 수 있다. 제1 전극 패턴(CSE1)은 제2 전극 패턴(CSE2)과 중첩하여 스토리지 커패시터(Cst)를 구성할 수 있다. 제1 전극 패턴(CSE1)은 스토리지 커패시터(Cst)의 제1 정전 용량 전극이 되고, 제2 전극 패턴(CSE2)은 제2 정전 용량 전극이 될 수 있다.
제3 도전층은 제2 도전층 상에 배치된다. 제3 도전층은 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2), 제3 전압 배선(VL3)과 제4 전압 배선(VL4), 복수의 도전 패턴(DP1, DP2, DP3, DP4)들 및 제2 전극 패턴(CSE2)을 포함할 수 있다.
제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)은 제2 방향(DR2)으로 연장되어 배치된다. 하나의 화소(PX)에는 하나의 제1 스캔 라인(SL1) 및 하나의 제2 스캔 라인(SL2)이 배치되고, 각 스캔 라인(SL1, SL2)들은 제2 방향(DR2)으로 배열된 복수의 화소(PX)들 및 서브 화소(SPXn)들에 걸쳐 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 제1 방향(DR1)으로 이격되며 각 화소(PX)의 제1 방향(DR1) 양 측에 배치될 수 있다. 예를 들어, 제1 스캔 라인(SL1)은 화소(PX) 또는 서브 화소(SPXn)의 상측에 배치되고, 제2 스캔 라인(SL2)은 화소(PX) 또는 서브 화소(SPXn)의 하측에 배치될 수 있다.
제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)은 각각 다른 도전층에 배치된 게이트 패턴(GP1, GP2)을 통해 제 트랜지스터(T2) 및 제3 트랜지스터(T3)에 전기적으로 연결될 수 있다. 예를 들어, 제1 스캔 라인(SL1)은 제8 컨택홀(CNT8)을 통해 제1 게이트 패턴(GP1)과 접촉할 수 있고, 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다. 제2 스캔 라인(SL2)은 제8 컨택홀(CNT8)을 통해 제2 게이트 패턴(GP2)과 접촉할 수 있고, 제3 트랜지스터(T3)와 전기적으로 연결될 수 있다. 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)은 각각 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 제1 스캔 신호 또는 제2 스캔 신호를 전달할 수 있다.
제3 전압 배선(VL3) 및 제4 전압 배선(VL4)은 제2 방향(DR2)으로 연장되어 제2 방향(DR2)으로 배열된 복수의 화소(PX)들 및 서브 화소(SPXn)들에 걸쳐 배치된다. 제3 전압 배선(VL3)은 평면도 상 각 화소(PX)의 하측에 배치되고, 제4 전압 배선(VL4)은 평면도 상 각 화소(PX)의 상측에 배치될 수 있다. 제3 전압 배선(VL3)은 제1 전압 배선(VL1)과 전기적으로 연결되고, 제4 전압 배선(VL4)은 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 제3 전압 배선(VL3)은 제1 전압 배선(VL1)과 교차하는 영역에 형성된 제4 컨택홀(CNT4)을 통해 제1 전압 배선(VL1)과 접촉할 수 있다. 제4 전압 배선(VL4)은 제2 전압 배선(VL2)과 교차하는 영역에 형성된 제4 컨택홀(CNT4)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 서로 제1 방향(DR1)으로 이격되어 서로 교대로 반복 배치될 수 있다.
복수의 전압 배선(VL1, VL2, VL3, VL4)들은 표시 영역(DPA)에서 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 메쉬 구조로 배치될 수 있다. 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 제1 도전층으로 이루어지며 제1 방향(DR1)으로 연장되어 각 화소(PX)마다 배치될 수 있다. 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제3 도전층으로 이루어지며 제2 방향(DR2)으로 연장되어 서로 다른 행의 화소(PX)들에 배치될 수 있다.
제1 방향(DR1)으로 인접한 복수의 화소(PX)들은 제3 전압 배선(VL3) 또는 제4 전압 배선(VL4)을 공유할 수 있다. 예를 들어, 도 4 및 도 5에 도시된 바와 같이, 제1 화소행의 화소(PX)들에 배치된 제3 전압 배선(VL3)이 하측에 배치되고 제4 전압 배선(VL4)이 상측에 배치된 실시예에서, 제1 화소행과 제1 방향(DR1)의 일 측인 상측에 배치된 화소행의 화소(PX)는 제4 전압 배선(VL4)을 공유하고, 제1 방향(DR1)의 타 측인 하측에 배치된 화소행의 화소(PX)는 제3 전압 배선(VL3)을 공유할 수 있다. 제1 화소행의 화소는 제3 전압 배선(VL3)이 하측에 배치된 화소들을 포함하고, 제1 화소행과 제1 방향(DR1)으로 인접한 다른 화소행은 제3 전압 배선(VL3)이 상측에 배치된 화소들을 포함할 수 있다. 표시 장치(10)는 표시 영역(DPA)에 배치되는 전압 배선들의 배선 수를 줄일 수 있고, 대형 표시 장치에 있어 전압 배선을 통해 인가되는 전압의 전압 강하를 방지할 수 있다.
제1 도전 패턴(DP1)은 제1 전압 배선(VL1) 및 제1 액티브층(ACT1)과 중첩하도록 배치될 수 있다. 제1 도전 패턴(DP1)은 제1 액티브층(ACT1) 및 제1 전압 배선(VL1)과 접촉할 수 있다. 제1 도전 패턴(DP1)은 제1 전압 배선(VL1)과 전기적으로 연결되며 일부분이 제1 트랜지스터(T1)의 드레인 전극의 역할을 할 수 있다.
제2 도전 패턴(DP2)은 데이터 라인(DTL), 및 제2 액티브층(ACT2)과 중첩하도록 배치될 수 있다. 제2 도전 패턴(DP2)은 제2 액티브층(ACT2) 및 데이터 라인(DTL)과 접촉할 수 있다. 제2 도전 패턴(DP2)은 데이터 라인(DTL)과 전기적으로 연결되며 일부분이 제2 트랜지스터(T2)의 드레인 전극의 역할을 할 수 있다.
제3 도전 패턴(DP3)은 초기화 전압 배선(VIL), 및 제3 액티브층(ACT3)과 중첩하도록 배치될 수 있다. 제3 도전 패턴(DP3)은 제3 액티브층(ACT3) 및 초기화 전압 배선(VIL)과 접촉할 수 있다. 제3 도전 패턴(DP3)은 초기화 전압 배선(VIL)과 전기적으로 연결되며 일부분이 제3 트랜지스터(T3)의 드레인 전극의 역할을 할 수 있다.
제4 도전 패턴(DP4)은 제2 액티브층(ACT2) 및 제1 전극 패턴(CSE1)과 중첩하도록 배치될 수 있다. 제4 도전 패턴(DP4)은 제2 액티브층(ACT2) 및 제1 전극 패턴(CSE1)과 접촉할 수 있다. 제4 도전 패턴(DP4)은 제1 전극 패턴(CSE1)과 전기적으로 연결되며 일부분이 제2 트랜지스터(T2)의 소스 전극의 역할을 할 수 있다.
제2 전극 패턴(CSE2)은 제3 전압 배선(VL3)과 제4 전압 배선(VL4) 사이에 배치될 수 있다. 제2 전극 패턴(CSE2)은 제1 전극 패턴(CSE1) 및 하부 금속층(BML)들과 중첩하도록 배치될 수 있다. 제2 전극 패턴(CSE2)은 제1 층간 절연층(도 8에 도시)을 사이에 두고 제1 전극 패턴(CSE1)과 중첩하도록 배치되고, 이들 사이에는 스토리지 커패시터(Cst)가 형성될 수 있다.
제2 전극 패턴(CSE2)은 일부분이 제1 액티브층(ACT1) 및 제3 액티브층(ACT3)과 중첩하도록 배치될 수 있다. 제2 전극 패턴(CSE2)은 제1 액티브층(ACT1)과 연결될 수 있고, 일부분이 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 제2 전극 패턴(CSE2)은 제3 액티브층(ACT3)과 연결될 수 있고, 일부분이 제3 트랜지스터(T3)의 제3 소스 전극(S3)의 역할을 할 수 있다.
제2 전극 패턴(CSE2)은 후술하는 비아층(VIA) 상에 배치된 제1 전극(도 7에 도시)과 전기적으로 연결될 수 있다. 제4 전압 배선(VL4)은 후술하는 제3 전극(도 7에 도시)과 전기적으로 연결될 수 있다. 제3 도전층의 패턴들 및 배선들은 제1 도전층의 배선들로부터 인가된 전기 신호를 직접 또는 트랜지스터(T1, T2, T3)들을 통해 비아층(VIA) 상부의 전극들에 전달할 수 있다. 상기 전극들에 전달된 전기 신호는 전극과 전기적으로 연결된 발광 소자로 전달되고, 발광 소자는 광을 방출할 수 있다.
도 6은 일 실시예에 따른 표시 장치의 일 화소에 배치된 제3 도전층과 전극들의 배치를 나타내는 평면도이다. 도 7은 일 실시예에 따른 표시 장치의 일 서브 화소에 배치된 전극들과 발광 소자의 배치를 나타내는 평면도이다.
도 6은 제3 도전층의 배선들 및 도전 패턴들과 그 상부에 배치된 전극(RME)들의 상대적인 평면 배치를 도시하고 있다. 도 7은 일 서브 화소(SPXn)에 배치된 전극(RME: RME1, RME2, RME3)들과 발광 소자(ED: ED1, ED2, ED3, ED4)들, 및 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4, CNE5)들의 평면 배치를 도시하고 있다. 도 6의 화소(PX)는 도 7에 도시된 구조를 갖는 복수의 서브 화소(SPXn)들을 포함할 수 있으며, 각 서브 화소(SPXn)들의 구조는 도 7에 도시된 구조와 실질적으로 동일할 수 있다.
도 4 및 도 5에 더하여 도 6 및 도 7을 참조하면, 표시 장치(10)의 서브 화소(SPXn)들은 발광 영역(EMA)과 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 생성되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다. 화소(PX)의 비발광 영역은 각 서브 화소(SPXn)들의 발광 영역(EMA) 이외의 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
화소(PX)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)은 발광 영역(EMA)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)을 따라 교번되어 배열되며, 제1 방향(DR1)으로 이격된 서로 다른 서브 화소(SPXn)의 발광 영역(EMA) 사이에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)과 서브 영역(SA)은 서로 제1 방향(DR1)으로 교대 배열되고, 발광 영역(EMA)은 제2 방향(DR2)으로 반복 배열될 수 있고, 서브 영역(SA)은 제2 방향(DR2)으로 연장될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 7과 다른 배열을 가질 수도 있다.
발광 영역(EMA)은 각 서브 화소(SPXn)들 마다 배치되고, 서브 영역(SA)은 복수의 서브 화소(SPXn)들에 걸쳐 배치될 수 있다. 후술할 바와 같이, 발광 영역(EMA)과 서브 영역(SA)은 뱅크층(BNL)에 의해 구분될 수 있는데, 뱅크층(BNL)은 각 서브 화소(SPXn)마다 발광 영역(EMA)을 포함할 수 있도록 이를 둘러싸도록 배치되고, 서브 영역(SA)은 서로 다른 서브 화소(SPXn)들 사이에서 구분되지 않도록 배치될 수 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP)에서 서로 분리되어 배치될 수 있다.
표시 장치(10)는 복수의 전극(RME: RME1, RME2, RME3)들, 격벽(BP1, BP2, BP3)들, 뱅크층(BNL), 발광 소자(ED)들, 및 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4, CNE5)들을 포함할 수 있다.
복수의 격벽(BP1, BP2, BP3)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 격벽(BP1, BP2, BP3)들은 대체로 제1 방향(DR1)으로 연장되고, 서로 제2 방향(DR2)을 이격되어 배치될 수 있다.
예를 들어, 격벽(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 서로 제2 방향(DR2)으로 이격된 제1 격벽(BP1), 제2 격벽(BP2), 및 제3 격벽(BP3)을 포함할 수 있다. 제1 격벽(BP1)은 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 일 측인 좌측에 배치되고, 제2 격벽(BP2)들은 제1 격벽(BP1)과 이격되어 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 타 측인 우측에 배치될 수 있다. 제3 격벽(BP3)은 제1 격벽(BP1)과 제2 격벽(BP2) 사이에 배치될 수 있다. 제1 격벽(BP1), 제3 격벽(BP3), 및 제2 격벽(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치되며, 표시 영역(DPA)에서 섬형의 패턴으로 배치될 수 있다. 제1 격벽(BP1)과 제3 격벽(BP3) 사이, 및 제3 격벽(BP3)과 제2 격벽(BP2) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 격벽(BP1), 제2 격벽(BP2) 및 제3 격벽(BP3)은 제1 방향(DR1) 길이는 서로 동일하고 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이보다 작을 수 있다. 격벽(BP1, BP2, BP3)들은 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분과 이격될 수 있다. 다만, 이에 제한되지 않고, 격벽(BP1, BP2, BP3)들은 뱅크층(BNL)과 일체화되거나, 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 일부 중첩할 수도 있다. 이 경우, 격벽(BP1, BP2, BP3)들의 제1 방향(DR1) 길이는 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이와 동일하거나 더 클 수 있다.
몇몇 격벽(BP1, BP2, BP3)들의 제2 방향(DR2)으로 측정된 폭은 서로 동일하지 않을 수 있다. 예를 들어, 제1 격벽(BP1)과 제2 격벽(BP2)의 제2 방향(DR2)으로 측정된 폭은 제3 격벽(BP3)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있다. 격벽(BP1, BP2, BP3)들 상에는 전극(RME)들이 배치되는데, 제1 격벽(BP1)과 제2 격벽(BP2) 상에는 각각 하나의 전극(RME)들이 배치되고, 제3 격벽(BP3) 상에는 하나의 전극(예를 들어, 제2 전극(RME2))에서 분지된 두개의 전극 라인(RM1, RM2)이 배치될 수 있다. 제3 격벽(BP3)은 서로 분지된 두 전극 라인이 이격되어 배치될 수 있도록 충분한 폭을 가질 수 있다. 다만, 이에 제한되지 않고, 각 격벽(BP1, BP2, BP3)들은 서로 동일한 폭을 가질 수도 있다.
도면에서는 각 서브 화소(SPXn)마다 3개의 격벽(BP1, BP2, BP3)이 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 격벽(BP1, BP2, BP3)들의 개수 및 형상은 전극(RME)들의 개수 또는 배치 구조에 따라 달라질 수 있다.
복수의 전극(RME: RME1, RME2, RME3)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME1, RME2, RME3)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 전극(RME)들은 후술하는 발광 소자(ED)와 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며, 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1), 제2 전극(RME2) 및 제3 전극(RME3)을 포함할 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제3 전극(RME3)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심에서 우측에 배치되며, 제2 전극(RME2)은 제1 전극(RME1)과 제3 전극(RME3) 사이에 배치될 수 있다. 제1 전극(RME1)은 제1 격벽(BP1) 상에 배치되고, 제2 전극(RME2)은 제2 격벽(BP2) 상에 배치될 수 있다. 제1 전극(RME1), 제2 전극(RME2) 및 제3 전극(RME3)은 뱅크층(BNL)을 넘어 해당 서브 화소(SPXn) 및 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제3 전극(RME3)은 서브 영역(SA) 내에 위치한 분리부(ROP)에서 서로 이격되거나 분리될 수 있다. 반면, 제2 전극(RME2)은 서브 영역(SA)에서 분리되지 않고, 제1 방향(DR1)으로 연장될 수 있다. 하나의 제2 전극(RME2)은 제1 방향(DR1)으로 배열된 복수의 서브 화소(SPXn)들 또는 화소(PX)들에 걸쳐 배치될 수 있다.
일 실시예에 따르면, 제1 전극(RME1)은 제1 방향(DR1)으로 연장되어 서브 영역(SA)에 배치된 분리부(ROP)로부터 다른 서브 영역(SA)의 분리부(ROP)까지 배치될 수 있다. 제1 전극(RME1)의 제1 방향(DR1)의 일 단은 발광 영역(EMA)의 상측에 배치된 서브 영역(SA)에 배치되고, 제1 방향(DR1)의 타 단은 발광 영역(EMA)의 하측에 배치된 서브 영역(SA)에 배치될 수 있다. 제1 전극(RME1)은 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)의 제1 전극(RME1)과 분리부(ROP)에서 서로 이격될 수 있다.
제3 전극(RME3)도 제1 방향(DR1)으로 연장되어 서브 영역(SA)에 배치된 분리부(ROP)로부터 다른 서브 영역(SA)의 분리부(ROP)까지 배치될 수 있다. 제3 전극(RME3)의 제1 방향(DR1)의 일 단은 발광 영역(EMA)의 상측에 배치된 서브 영역(SA)에 배치되고, 제1 방향(DR1)의 타 단은 발광 영역(EMA)의 하측에 배치된 서브 영역(SA)에 배치될 수 있다. 제3 전극(RME3)은 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)의 제3 전극(RME3)과 분리부(ROP)에서 서로 이격될 수 있다.
서브 영역(SA)의 분리부(ROP)는 발광 영역(EMA)과 제1 방향(DR1)으로 나란하지 않고 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분과 나란할 수 있다. 그에 맞춰 제1 전극(RME1)과 제3 전극(RME3)은 발광 영역(EMA)에 배치된 부분으로부터 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 부분을 포함할 수 있다. 제1 전극(RME1)과 제3 전극(RME3)은 분리부(ROP)를 기준으로 다른 제1 전극(RME1) 및 제3 전극(RME3)과 각각 제1 방향(DR1)으로 이격될 수 있다. 제2 전극(RME2)은 분리부(ROP)와 제1 방향(DR1)으로 비중첩하도록 배치되고, 분리부(ROP)가 배치되지 않은 부분, 또는 서로 다른 분리부(ROP)들 사이에서 제1 방향(DR1)으로 연장될 수 있다.
일 실시예에 따르면, 제1 전극(RME1)은 발광 영역(EMA)에 배치된 메인부와 이와 연결되어 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 절곡된 절곡부를 포함할 수 있다. 제1 전극(RME1)의 메인부는 발광 영역(EMA)을 제1 방향(DR1)으로 가로지르도록 배치되고, 제1 전극(RME1)의 절곡부는 뱅크층(BNL) 중 발광 영역(EMA)들 사이에 배치된 부분과 중첩하도록 배치될 수 있다. 제1 전극(RME1)의 메인부는 후술하는 발광 소자(ED)들이 배치되는 부분이고, 제1 전극(RME1)의 절곡부는 제1 트랜지스터(T1)와 전기적으로 연결되는 부분일 수 있다. 후술할 바와 같이, 제1 전극(RME1)은 절곡부가 제1 전극 컨택홀(CTD)을 통해 제1 트랜지스터(T1)의 소스 전극, 또는 제3 도전층의 제2 전극 패턴(CSE2)과 직접 접촉할 수 있다.
제2 전극(RME2)은 제1 방향(DR1)으로 연장되되 발광 영역(EMA)에서 복수의 전극 라인(RM1, RM2)으로 분지될 수 있다. 제2 전극(RME2)은 뱅크층(BNL)과 중첩하는 부분, 및 서브 영역(SA)에 배치된 부분은 하나의 라인으로 연장되는 반면, 발광 영역(EMA)에서는 제1 전극 라인(RM1)과 제2 전극 라인(RM2)으로 분지될 수 있다. 제1 전극 라인(RM1)은 제1 전극(RME1)과 이격되어 대향하고, 제2 전극 라인(RM2)은 제3 전극(RME3)과 이격되어 대향할 수 있다. 제1 전극 라인(RM1)은 제3 격벽(BP3) 중 제1 격벽(BP1)과 대향하는 일 측 상에 배치되고, 제2 전극 라인(RM2)은 제3 격벽(BP3) 중 제2 격벽(BP2)과 대향하는 타 측 상에 배치될 수 있다. 제2 전극(RME2)은 뱅크층(BNL)과 중첩하는 부분에 형성된 제2 전극 컨택홀(CTS)을 통해 제3 도전층의 제4 전압 배선(VL4)과 접촉할 수 있다. 제2 전극(RME2)은 제4 전압 배선(VL4)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다.
도면에서는 각 서브 화소(SPXn)마다 3개의 전극(RME)들이 제1 방향(DR1)으로 연장된 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치(10)는 하나의 서브 화소(SPXn)에 더 많은 수의 전극(RME)들이 배치되거나, 전극(RME)들이 위치에 따라 폭이 다른 형상을 가질 수도 있다.
뱅크층(BNL)은 복수의 서브 화소(SPXn)들, 및 발광 영역(EMA)을 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 표시 장치(10)의 서브 화소(SPXn)들, 발광 영역(EMA) 및 서브 영역(SA)은 뱅크층(BNL)의 배치에 의해 구분되는 영역들일 수 있다. 복수의 서브 화소(SPXn)들과 발광 영역(EMA)들, 및 서브 영역(SA)들 사이의 간격은 뱅크층(BNL)의 폭에 따라 달라질 수 있다.
뱅크층(BNL)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에 배치될 수 있다. 뱅크층(BNL)은 제2 방향(DR2)으로 연장된 부분이 표시 영역(DPA)을 가로지르도록 배치되는 반면, 제1 방향(DR1)으로 연장된 부분은 표시 영역(DPA)을 완전히 가로지르지는 않을 수 있다. 예를 들어, 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 각 서브 화소(SPXn)의 발광 영역(EMA)들 사이에만 배치되고, 서브 영역(SA)에는 배치되지 않을 수 있다. 그에 따라, 각 서브 화소(SPXn)들은 발광 영역(EMA)이 뱅크층(BNL)에 의해 구분되는 반면, 서브 영역(SA)은 구분되지 않을 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 격벽(BP1, BP2, BP3)들 사이에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고, 양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 대체로 연장된 방향이 전극(RME)들이 연장된 제1 방향(DR1)에 수직하게 배열될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)의 연장된 방향은 제2 방향(DR2) 또는 그에 비스듬히 기울어진 방향을 향하도록 배치될 수 있다.
복수의 발광 소자(ED)들은 격벽(BP1, BP2, BP3)들 사이, 또는 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들 중 일부는 제1 격벽(BP1)과 제3 격벽(BP3) 사이에 배치되고, 다른 일부는 제3 격벽(BP3)과 제2 격벽(BP2) 사이에 배치될 수 있다. 일 실시예에 따르면, 발광 소자(ED)는 제1 격벽(BP1)과 제3 격벽(BP3) 사이에 배치된 제1 발광 소자(ED1) 및 제3 발광 소자(ED3)와, 제3 격벽(BP3)과 제2 격벽(BP2) 사이에 배치된 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)를 포함할 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 각각 제1 전극(RME1)과 제2 전극(RME2)의 제1 전극 라인(RM1) 상에 배치되고, 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 각각 제2 전극(RME2)의 제2 전극 라인(RM2)과 제3 전극(RME3) 상에 배치될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 하측에 인접하여 배치되고, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 상측에 인접하여 배치될 수 있다.
다만, 각 발광 소자(ED)들은 발광 영역(EMA)에서 배치된 위치에 따라 구분되는 것이 아니며, 후술하는 연결 전극(CNE)과의 연결 관계에 따라 구분된 것일 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들의 배치 구조에 따라 양 단부가 접촉하는 연결 전극(CNE)이 서로 다를 수 있고, 접촉하는 연결 전극(CNE)의 종류에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5)들은 복수의 전극(RME)들, 및 격벽(BP1, BP2, BP3)들 상에 배치될 수 있다. 복수의 연결 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 각 연결 전극(CNE)들은 발광 소자(ED)와 접촉하고, 전극(RME) 또는 그 하부의 도전층과 전기적으로 연결될 수 있다.
연결 전극(CNE)들은 각 서브 화소(SPXn)에 배치된 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1) 상에 배치되고, 제2 연결 전극(CNE2)은 제2 전극(RME2)의 제2 전극 라인(RM2) 상에 배치될 수 있다. 제3 연결 전극(CNE3), 제4 연결 전극(CNE4), 및 제5 연결 전극(CNE5)은 복수의 전극(RME)들에 걸쳐 배치될 수 있다.
제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 또는 제1 격벽(BP1) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2)의 제2 전극 라인(RM2) 또는 제2 격벽(BP2) 상에 배치될 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제1 방향(DR1)으로 연장된 길이가 비교적 짧을 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)의 중심을 기준으로 하측에 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)과 그 하측의 뱅크층(BNL)을 넘어 서브 영역(SA)에 걸쳐 배치되고, 각각 서브 영역(SA)에 형성된 컨택부(CT1, CT2, CT3)를 통해 전극(RME)과 직접 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 전극(RME1)과 중첩하는 부분에 형성된 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 직접 접촉할 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제2 방향(DR2)으로 연장된 부분을 더 포함하고, 제2 전극(RME2) 및 제3 전극(RME3)과 중첩하는 부분에 형성된 제2 컨택부(CT2) 및 제3 컨택부(CT3)를 통해 제2 전극(RME2) 및 제3 전극(RME3)과 각각 접촉할 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 전극(RME)과 직접 접촉하는 제1 타입 연결 전극일 수 있다.
제3 연결 전극(CNE3)은 제2 전극(RME2)의 제1 전극 라인(RM1) 상에 배치된 제1 연장부(CN_E1), 제1 전극(RME1) 상에 배치된 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 이격 대향하고, 제2 연장부(CN_E2)는 제1 연결 전극(CNE1)과 제1 방향(DR1)으로 이격될 수 있다. 제1 연장부(CN_E1)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제2 연장부(CN_E2)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제1 연장부(CN_E1)와 제2 연장부(CN_E2)는 발광 영역(EMA) 내에 배치될 수 있다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 중심부에서 제1 전극(RME1) 및 제2 전극(RME2)에 걸쳐 배치될 수 있다. 제3 연결 전극(CNE3)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제4 연결 전극(CNE4)은 제3 전극(RME3) 상에 배치된 제3 연장부(CN_E3), 제2 전극(RME2)의 제2 전극 라인(RM2) 상에 배치된 제4 연장부(CN_E4), 및 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제3 연장부(CN_E3)는 제2 연결 전극(CNE2)과 제2 방향(DR2)으로 이격 대향하며, 제4 연장부(CN_E4)는 제2 연결 전극(CNE2)과 제1 방향(DR1)으로 이격될 수 있다. 제3 연장부(CN_E3)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제4 연장부(CN_E4)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제3 연장부(CN_E3)와 제4 연장부(CN_E4)는 발광 영역(EMA) 내에 배치될 수 있다. 제2 연결부(CN_B2)는 발광 영역(EMA)의 중심에 인접하여 제2 전극(RME2) 및 제3 전극(RME3)에 걸쳐 배치될 수 있다. 제4 연결 전극(CNE4)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제5 연결 전극(CNE5)은 제2 전극(RME2)의 제1 전극 라인(RM1) 상에 배치된 제5 연장부(CN_E5), 제3 전극(RME3) 상에 배치된 제6 연장부(CN_E6), 및 제5 연장부(CN_E5)와 제6 연장부(CN_E6)를 연결하는 제3 연결부(CN_B3)를 포함할 수 있다. 제5 연장부(CN_E5)는 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)와 제2 방향(DR2)으로 이격 대향하고, 제6 연장부(CN_E6)는 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)와 제2 방향(DR2)으로 이격 대향할 수 있다. 제5 연장부(CN_E5) 및 제6 연장부(CN_E6)는 각각 발광 영역(EMA)의 상측에 배치되고, 제3 연결부(CN_B3)는 제2 전극(RME2), 및 제3 전극(RME3)에 걸쳐 배치될 수 있다. 제5 연결 전극(CNE5)은 평면도 상 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)를 둘러싸는 형상으로 배치될 수 있다.
제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)은 각각 전극(RME1, RME2, RME3)과 접촉하지 않는 제2 타입 연결 전극일 수 있다. 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)은 각각 발광 영역(EMA) 내에만 배치되고, 서브 영역(SA)까지 연장되지 않을 수 있다.
제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제1 방향(DR1)으로 연장된 전극 연장부들이 서로 제2 방향(DR2)으로 나란하지 않은 연결 전극들이고, 제5 연결 전극(CNE5)은 제1 방향(DR1)으로 연장된 전극 연장부들이 서로 제2 방향(DR2)으로 나란한 연결 전극일 수 있다. 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제1 방향(DR1)으로 연장되되 절곡된 형상을 갖고, 제5 연결 전극(CNE5)은 다른 연결 전극의 일부분을 둘러싸는 형상을 가질 수 있다.
제1 연결 전극(CNE1)은 제1 발광 소자(ED1)의 제1 단부와 접촉하고, 제2 연결 전극(CNE2)은 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다. 제3 연결 전극(CNE3)은 제1 발광 소자(ED1)의 제2 단부, 및 제3 발광 소자(ED3)의 제1 단부와 접촉할 수 있다. 제4 연결 전극(CNE4)은 제4 발광 소자(ED4)의 제2 단부, 및 제2 발광 소자(ED2)의 제1 단부와 접촉할 수 있다. 제5 연결 전극(CNE5)은 제3 발광 소자(ED3)의 제2 단부, 및 제4 발광 소자(ED4)의 제1 단부와 접촉할 수 있다.
연결 전극(CNE)들의 배치 구조에 대응하여 복수의 발광 소자(ED)들은 양 단부가 접촉하는 연결 전극(CNE)에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다. 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)는 제1 단부가 제1 타입 연결 전극과 접촉하고 제2 단부가 제2 타입 연결 전극과 접촉할 수 있다. 제1 발광 소자(ED1)는 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)과 접촉하고, 제2 발광 소자(ED2)는 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)과 접촉할 수 있다. 제3 발광 소자(ED3) 및 제4 발광 소자(ED4)는 양 단부가 제2 타입 연결 전극과 접촉할 수 있다. 제3 발광 소자(ED3)는 제3 연결 전극(CNE3) 및 제5 연결 전극(CNE5)과 접촉하고, 제4 발광 소자(ED4)는 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)과 접촉할 수 있다.
도 8은 도 5의 N1-N1'선을 따라 자른 단면도이다. 도 9는 도 5의 N2-N2'선 및 N3-N3'선을 따라 자른 단면도이다. 도 10은 도 7의 N4-N4'선을 따라 자른 단면도이다. 도 11은 도 7의 N5-N5'선을 따라 자른 단면도이다.
도 8은 일 서브 화소(SPXn)에 접속된 제1 트랜지스터(T1)를 가로지르는 단면을 도시하고, 도 9는 일 서브 화소(SPXn)에 접속된 제2 트랜지스터(T2)와 제3 트랜지스터(T3)를 가로지르는 단면을 도시하고 있다. 도 10은 일 서브 화소(SPXn)에 배치된 전극(RME)들과 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)의 양 단부를 가로지르는 단면을 도시하고, 도 11은 일 서브 화소(SPXn)의 컨택부(CT1, CT2, CT3)들을 가로지르는 단면을 도시하고 있다.
도 4 내지 도 7 더하여 도 8 내지 도 11을 참조하여 표시 장치(10)의 단면 구조에 대하여 설명하면, 표시 장치(10)는 제1 기판(SUB)과 그 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 또한, 표시 장치(10)는 복수의 전극(RME)들, 발광 소자(ED) 및 연결 전극(CNE)을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층을 구성할 수 있다. 상기 도전층, 반도체층, 전극(RME)들, 발광 소자(ED) 및 연결 전극(CNE)의 평면 배치에 대한 설명은 상술한 바와 동일하다. 이하에서는 단면 구조로서 다른 층들과의 연결 관계에 대하여 중점적으로 설명하기로 한다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 제1 기판(SUB)은 표시 영역(DPA)과 이를 둘러싸는 비표시 영역(NDA)을 포함하고, 표시 영역(DPA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML), 제1 전압 배선(VL1), 제2 전압 배선(VL2), 데이터 라인(DTL)들, 및 초기화 전압 배선(VIL)을 포함할 수 있다.
하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 제3 도전층의 제1 도전 패턴(DP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제2 전압 배선(VL2)은 제3 도전층의 제4 전압 배선(VL4)을 통해 제2 전극(RME2)과 전기적으로 연결될 수 있다.
데이터 라인(DTL)은 제3 도전층의 제2 도전 패턴(DP2)을 통해 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다. 초기화 전압 배선(VIL)은 제3 도전층의 제3 도전 패턴(DP3)을 통해 제3 트랜지스터(T3)와 전기적으로 연결될 수 있다.
버퍼층(BL)은 제1 도전층 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1), 제2 트랜지스터(T2)의 제2 액티브층(ACT2) 및 제3 트랜지스터(T3)의 제3 액티브층(ACT3)을 포함할 수 있다. 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제3 액티브층(ACT3)은 각각 후술하는 제2 도전층의 패턴들과 부분적으로 중첩하도록 배치될 수 있다. 상기 패턴들은 각 트랜지스터(T1, T2, T3)들의 게이트 전극(G1, G2, G3)의 역할을 할 수 있다.
제1 게이트 절연층(GI)은 표시 영역(DPA)에서 반도체층 상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터(T1, T2, T3)의 게이트 절연막의 역할을 할 수 있다. 도면에서는 제1 게이트 절연층(GI)이 후술하는 제2 도전층의 게이트 전극(G1, G2, G3)과 함께 패터닝되어, 제2 도전층과 반도체층의 액티브층(ACT1, ACT2, ACT3) 사이에 부분적으로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 게이트 절연층(GI)은 버퍼층(BL) 상에 전면적으로 배치될 수도 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 전극 패턴(CSE1), 제1 게이트 패턴(GP1), 및 제2 게이트 패턴(GP2)을 포함할 수 있다. 제1 전극 패턴(CSE1)은 제1 게이트 절연층(GI)을 사이에 두고 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 중첩하도록 배치될 수 있다. 제1 전극 패턴(CSE1)은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)의 역할을 할 수 있다.
제1 게이트 패턴(GP1)은 제1 게이트 절연층(GI)을 사이에 두고 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 중첩하도록 배치될 수 있다. 제1 게이트 패턴(GP1)은 제2 트랜지스터(T2)의 제2 게이트 전극(G2)의 역할을 할 수 있다. 제2 게이트 패턴(GP2)은 제1 게이트 절연층(GI)을 사이에 두고 제3 트랜지스터(T3)의 제3 액티브층(ACT3)과 중첩하도록 배치될 수 있다. 제2 게이트 패턴(GP2)은 제3 트랜지스터(T3)의 제3 게이트 전극(G3)의 역할을 할 수 있다. 제1 전극 패턴(CSE1), 제1 게이트 패턴(GP1) 및 제2 게이트 패턴(GP2)은 각각 액티브층(ACT1, ACT2, ACT3)의 제3 영역과 제1 기판(SUB)의 두께 방향인 제3 방향(DR3)으로 중첩할 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 복수의 도전 패턴(DP1, DP2, DP3, DP4)들과 제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 제3 전압 배선(VL3), 제4 전압 배선(VL4) 및 제2 전극 패턴(CSE2)을 포함할 수 있다.
제1 도전 패턴(DP1)은 제1 액티브층(ACT1) 및 제1 전압 배선(VL1)과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 도전 패턴(DP1)은 제1 층간 절연층(IL1)을 관통하는 제1 컨택홀(CNT1)을 통해 제1 액티브층(ACT1)과 접촉할 수 있다. 또한, 제1 도전 패턴(DP1)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 다른 제1 컨택홀(CNT1)을 통해 제1 전압 배선(VL1)과 접촉할 수 있다. 제1 도전 패턴(DP1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다.
제2 도전 패턴(DP2)은 제2 액티브층(ACT2) 및 데이터 라인(DTL)과 중첩하도록 배치될 수 있다. 제2 도전 패턴(DP2)은 제1 층간 절연층(IL1)을 관통하는 제7 컨택홀(CNT7)을 통해 제2 액티브층(ACT2)과 접촉할 수 있다. 또한, 제2 도전 패턴(DP2)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 제6 컨택홀(CNT6)을 통해 데이터 라인(DTL)과 접촉할 수 있다. 제2 도전 패턴(DP2)은 제2 트랜지스터(T2)의 제2 드레인 전극(D2)의 역할을 할 수 있다.
제3 도전 패턴(DP3)은 제3 액티브층(ACT3) 및 초기화 전압 배선(VIL)과 중첩하도록 배치될 수 있다. 제3 도전 패턴(DP3)은 제1 층간 절연층(IL1)을 관통하는 제10 컨택홀(CNT10)을 통해 제3 액티브층(ACT3)과 접촉할 수 있다. 또한, 제3 도전 패턴(DP3)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 제11 컨택홀(CNT11)을 통해 초기화 전압 배선(VIL)과 접촉할 수 있다. 제3 도전 패턴(DP3)은 제3 트랜지스터(T3)의 제3 드레인 전극(D3)의 역할을 할 수 있다.
제4 도전 패턴(DP4)은 제2 액티브층(ACT2) 및 제1 전극 패턴(CSE1)과 중첩하도록 배치될 수 있다. 제4 도전 패턴(DP4)은 제1 층간 절연층(IL1)을 관통하는 제5 컨택홀(CNT5)을 통해 제2 액티브층(ACT2)과 접촉할 수 있다. 또한, 제4 도전 패턴(DP4)은 제1 층간 절연층(IL1)을 관통하는 다른 제5 컨택홀(CNT5)을 통해 제1 전극 패턴(CSE1)과 접촉할 수 있다. 제4 도전 패턴(DP4)은 제2 트랜지스터(T2)의 제2 소스 전극(S2)의 역할을 할 수 있다.
제2 전극 패턴(CSE2)은 제1 액티브층(ACT1), 제3 액티브층(ACT3), 제1 전극 패턴(CSE1), 및 하부 금속층(BML)과 두께 방향으로 중첩하도록 배치될 수 있다. 제2 전극 패턴(CSE2)은 제1 층간 절연층(IL1)을 관통하는 제2 컨택홀(CNT2) 및 제9 컨택홀(CNT9)을 통해 제1 액티브층(ACT1) 및 제3 액티브층(ACT3)과 각각 접촉할 수 있다. 제2 전극 패턴(CSE2)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 제3 컨택홀(CNT3)을 통해 하부 금속층(BML)과 접촉할 수 있다. 제2 전극 패턴(CSE2)은 제1 트랜지스터(T1)의 제1 소스 전극(S1) 및 제3 트랜지스터(T3)의 제3 소스 전극(S3)의 역할을 할 수 있다. 또한, 제2 전극 패턴(CSE2)은 제1 전극 패턴(CSE1)과 제1 층간 절연층(IL1)을 사이에 두고 중첩하도록 배치될 수 있고, 이들 사이에는 스토리지 커패시터가 형성될 수 있다.
도 8 내지 도 11에 도시되지 않았으나, 제1 스캔 라인(SL1)은 제1 층간 절연층(IL1)을 관통하는 제8 컨택홀(CNT8)을 통해 제1 게이트 패턴(GP1)과 접촉하고, 제2 스캔 라인(SL2)은 제1 층간 절연층(IL1)을 관통하는 다른 제8 컨택홀(CNT8)을 통해 제2 게이트 패턴(GP2)과 접촉할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
제2 도전층, 및 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(VIA)은 표시 영역(DPA)에서 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
표시 장치(10)는 비아층(VIA) 상에 배치된 표시 소자층으로서, 격벽(BP1, BP2, BP3)들, 복수의 전극(RME)들과 뱅크층(BNL), 복수의 발광 소자(ED)들과 복수의 연결 전극(CNE)들을 포함할 수 있다. 또한, 표시 장치(10)는 비아층(VIA) 상에 배치된 절연층(PAS1, PAS2, PAS3)들을 포함할 수 있다.
복수의 격벽(BP1, BP2, BP3)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 격벽(BP1, BP2, BP3)들은 비아층(VIA) 상에 직접 배치될 수 있고, 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 격벽(BP1, BP2, BP3)의 돌출된 부분은 경사지거나 일정 곡률을 갖고 휘어진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 격벽(BP1, BP2, BP3) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 도면에 예시된 바와 달리, 격벽(BP1, BP2, BP3)은 단면도 상 외면이 일정 곡률을 갖고 휘어진 형상, 예컨대 반원 또는 반타원의 형상을 가질 수도 있다. 격벽(BP1, BP2)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME)들은 격벽(BP1, BP2, BP3) 및 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 제1 전극(RME1), 제2 전극(RME2) 및 제3 전극(RME3)은 적어도 격벽(BP1, BP2, BP3)의 경사진 측면 상에 배치될 수 있다. 복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 격벽(BP1, BP2, BP3)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있고, 전극(RME)들이 제2 방향(DR2)으로 이격된 간격은 격벽(BP1, BP2, BP3)들 사이의 간격보다 좁을 수 있다. 전극(RME)들은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
격벽(BP1, BP2, BP3)들 사이에는 배치된 발광 소자(ED)는 양 단부 방향으로 광을 방출하고, 상기 방출된 광은 격벽(BP1, BP2, BP3) 상에 배치된 전극(RME)으로 향할 수 있다. 각 전극(RME)은 격벽(BP1, BP2, BP3) 상에 배치된 부분이 발광 소자(ED)에서 방출된 광을 반사시킬 수 있는 구조를 가질 수 있다. 전극(RME)들은 적어도 격벽(BP1, BP2, BP3)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
제1 전극(RME1)은 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분과 중첩하는 절곡부가 제3 도전층과 접촉할 수 있다. 제1 전극(RME1)은 절곡부가 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제2 전극 패턴(CSE2)과 접촉할 수 있다. 제1 전극(RME1)은 제2 전극 패턴(CSE2)을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제2 전극(RME2)은 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분에서 제3 도전층과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제4 전압 배선(VL4)과 접촉할 수 있다. 제2 전극(RME2)은 제4 전압 배선(VL4)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다.
제1 전극(RME1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 전극(RME)들은 제3 도전층과 전기적으로 연결되지 않을 수도 있고, 연결 전극(CNE)이 제3 도전층과 직접 연결될 수 있다.
복수의 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 제1 기판(SUB)의 상부 방향으로 반사할 수 있다.
제1 절연층(PAS1)은 표시 영역(DPA) 전면에 배치되며, 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 절연성 물질을 포함하여 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 뱅크층(BNL)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
제1 절연층(PAS1)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2, CT3)들을 포함할 수 있다. 컨택부(CT1, CT2, CT3)들은 각각 서로 다른 전극(RME)과 중첩하도록 배치될 수 있다. 예를 들어, 컨택부(CT1, CT2, CT3)들은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2), 및 제3 전극(RME3)과 중첩하도록 배치된 제3 컨택부(CT3)를 포함할 수 있다. 컨택부(CT1, CT2, CT3)들은 제1 절연층(PAS1)을 관통하여 그 하부의 전극(RME)의 상면 일부를 노출할 수 있다. 컨택부(CT1, CT2, CT3)들은 각각 제1 절연층(PAS1) 상에 배치되는 다른 절연층들 중 일부를 더 관통할 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)의 발광 영역(EMA)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다.
뱅크층(BNL)은 격벽(BP1, BP2, BP3)과 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 격벽(BP1, BP2, BP3)보다 높을 수 있고, 그 두께는 격벽(BP1, BP2, BP3)과 같거나 더 클 수 있다. 뱅크층(BNL)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 격벽(BP1, BP2, BP3)과 동일하게 폴리 이미드와 같은 유기 절연 물질을 포함할 수 있다.
발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 격벽(BP1, BP2, BP3)들 사이에서 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)들은 연결 전극(CNE)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들, 제1 절연층(PAS1), 및 뱅크층(BNL) 상에 배치될 수 있다. 제2 절연층(PAS2)은 격벽(BP1, BP2, BP3)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다. 제2 절연층(PAS2) 중 일부분은 뱅크층(BNL) 상부, 및 서브 영역(SA)들에 배치될 수 있다.
제2 절연층(PAS2)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2, CT3)들을 포함할 수 있다. 제2 절연층(PAS2)은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2) 및 제3 전극(RME3)과 중첩하도록 배치된 제3 컨택부(CT3)를 포함할 수 있다. 컨택부(CT1, CT2, CT3)들은 제1 절연층(PAS1)에 더하여 제2 절연층(PAS2)도 관통할 수 있다. 복수의 컨택부(CT1, CT2, CT3)들은 각각 그 하부의 전극(RME)의 상면 일부를 노출할 수 있다.
복수의 연결 전극(CNE)들은 복수의 전극(RME)들, 및 격벽(BP1, BP2, BP3)들 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1) 및 제1 격벽(BP1) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)의 제2 전극 라인(RM2) 및 제3 격벽(BP3) 상에 배치될 수 있다. 제3 연결 전극(CNE3)은 제2 전극(RME2)의 제1 전극 라인(RM1) 및 제3 격벽(BP3) 상에 배치되고, 제4 연결 전극(CNE4)은 제3 전극(RME3) 및 제2 격벽(BP2) 상에 배치될 수 있다. 도 10에 도시되지 않은 제5 연결 전극(CNE5)도 전극(RME)들 중 어느 하나 상에 배치될 수 있다.
각 연결 전극(CNE)들은 발광 소자(ED)와 접촉할 수 있다. 이들에 대한 설명은 상술한 바와 동일하다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제2 절연층(PAS2) 및 제3 절연층(PAS3) 상에 배치되고, 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)은 제2 절연층(PAS2)과 제3 절연층(PAS3) 사이에 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 서브 영역(SA)에서 컨택부(CT1, CT2, CT3)들을 통해 전극(RME)들과 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉하고, 제2 연결 전극(CNE2)은 제2 컨택부(CT2) 및 제3 컨택부(CT3)를 통해 제2 전극(RME2) 및 제3 전극(RME3)과 각각 접촉할 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각 전극(RME)들을 통해 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 연결 전극(CNE2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)은 발광 소자(ED)들을 통해 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)과 전기적으로 연결될 수 있다. 각 연결 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 출사될 수 있다.
제3 절연층(PAS3)은 제3 연결 전극(CNE3), 제4 연결 전극(CNE4), 및 제5 연결 전극(CNE5)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제3 연결 전극(CNE3), 제4 연결 전극(CNE4), 및 제5 연결 전극(CNE5)을 덮도록 배치되고, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 다른 층의 연결 전극(CNE)들이 서로 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
제3 절연층(PAS3)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2, CT3)들을 포함할 수 있다. 컨택부(CT1, CT2, CT3)들은 제1 절연층(PAS1) 및 제2 절연층(PAS2)에 더하여 제3 절연층(PAS3)도 관통할 수 있다.
도면으로 도시하지 않았으나, 제3 절연층(PAS3) 상에는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 일 예로, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질을 포함하거나, 제1 절연층(PAS1) 및 제3 절연층(PAS3)은 무기물 절연성 물질을 포함하되 제2 절연층(PAS2)은 유기물 절연성 물질을 포함할 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각, 또는 적어도 어느 한 층은 복수의 절연층이 교번 또는 반복하여 적층된 구조로 형성될 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.
표시 장치(10)는 제1 도전층의 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)에 전기 신호가 인가되고, 상기 전기 신호는 제2 도전층, 제3 도전층, 전극(RME)들, 및 연결 전극(CNE)을 통해 발광 소자(ED)들에 전달될 수 있다. 표시 장치(10)의 도전층들 및 전극들은 발광 소자(ED)들의 발광에 관여하는 배선들, 또는 전극들을 포함할 수 있다. 다만, 표시 장치(10)의 제조 공정에는 복수의 배선들 중 일부에만 전기 신호가 직접 인가되어 발광 소자(ED)의 정렬 공정에 활용될 수 있다.
일 실시예에 따른 표시 장치(10)는 제조 공정 중에는 서로 다른 배선들과 동시에 전기적으로 연결되었다가, 표시 장치(10)에서 어느 한 배선과만 전기적으로 연결된 패턴들을 포함할 수 있다. 상기 패턴들은 제3 도전층, 또는 전극(RME)들과 동일한 층에 배치되어 제1 도전층의 배선들과 전기적으로 연결될 수 있다. 상기 패턴들에 의해 발광 소자(ED)들의 정렬을 위한 전기 신호가 직접 인가되지 않는 배선들도 발광 소자(ED)들의 정렬 공정에 관여할 수 있다. 발광 소자(ED)의 정렬 공정 이후에는 상기 배선들이 정렬 신호가 인가되는 배선과 전기적으로 연결이 분리되고, 발광 소자(ED)의 구동을 위한 전기 신호가 인가될 수 있다. 표시 장치(10)는 상기 패턴들을 통해 발광 소자(ED)들의 정렬 이탈을 방지하여 제품 품질을 개선할 수 있다. 이에 대한 설명은 다른 도면들이 더 참조된다.
도 12는 일 실시예에 따른 표시 장치에 배치된 전압 배선 및 이에 인접한 도전 패턴들이 배치된 부분을 확대하여 도시한 평면도이다. 도 13은 도 12에 도시된 부분에서 제1 도전층, 제3 도전층 및 전극들의 상대적인 배치를 도시한 평면도이다. 도 14는 도 13의 P1-P1'선, P2-P2'선, 및 P3-P3'선을 따라 자른 단면도이다.
도 12 및 도 13은 서브 영역(SA)의 분리부(ROP)에 인접하여 배치된 도전층들 및 연결 패턴(RP)과 전극(RME)들의 평면 배치를 도시하고 있다. 도 14는 복수의 연결 패턴(RP)들 및 브릿지 패턴(BRP)들이 연결된 부분을 가로지르는 단면을 도시하고 있다.
도 12 내지 도 14를 참조하면, 일 실시예에 따른 표시 장치(10)는 제1 도전층의 복수의 배선들과 전기적으로 연결된 다른 층의 패턴들을 포함할 수 있다. 상기 패턴들은 표시 장치(10)의 제조 공정에서 서로 연결된 상태로 형성되었다가, 발광 소자(ED)의 정렬 공정 이후에 서로 전기적으로 분리될 수 있다. 표시 장치(10)는 상기 분리된 패턴들의 흔적으로서, 제1 도전층의 배선들에 각각 전기적으로 연결된 패턴들을 포함할 수 있다.
예를 들어, 표시 장치(10)는 제1 도전층의 초기화 전압 배선(VIL)과 데이터 라인(DTL), 및 제1 전압 배선(VL1)과 연결된 패턴들로서, 제3 도전층의 브릿지 패턴(BRP)들, 및 전극(RME)과 동일한 층에 배치된 연결 패턴(RP)들을 포함할 수 있다.
연결 패턴(RP)들은 각각 비아층(VIA) 상에 직접 배치되고, 전극(RME)들과 동일한 층에 배치될 수 있다. 연결 패턴(RP)들은 전극(RME)과 동일한 재료를 포함하여 서로 연결된 일체로 형성되었다가 분리부(ROP)에서 전극(RME)들과 분리된 것일 수 있다. 표시 장치(10)에서 연결 패턴(RP)들은 서로 분리되되, 이들 각각은 제1 도전층의 배선들과 전기적으로 연결될 수 있다. 연결 패턴(RP)들은 이들이 전기적으로 연결된 제1 도전층의 배선들의 배치에 대응하여 분리부(ROP)의 주변에 배치될 수 있다.
연결 패턴(RP)은 제1 전압 배선(VL1)과 전기적으로 연결된 제1 연결 패턴(RP1), 데이터 라인(DTL)과 전기적으로 연결된 제2 연결 패턴(RP2), 및 초기화 전압 배선(VIL)과 전기적으로 연결된 제3 연결 패턴(RP3)을 포함할 수 있다.
제1 연결 패턴(RP1)은 도 13을 기준으로 분리부(ROP)의 제1 방향(DR1)의 타 측인 하측에서 좌측에 인접하여 배치될 수 있다. 제1 연결 패턴(RP1)은 어느 한 제3 전극(RME3)과 제1 방향(DR1)으로 나란하게 배치되고, 다른 제3 전극(RME3)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 연결 패턴(RP1)은 분리부(ROP)의 상측에 배치된 제3 전극(RME3)과 제1 방향(DR1)으로 이격되고, 분리부(ROP)의 하측에 배치된 제3 전극(RME3)과 제2 방향(DR2)으로 이격되어 배치될 수 있다.
제1 연결 패턴(RP1)은 제1 전압 배선(VL1) 및 제3 전압 배선(VL3)과 중첩하도록 배치될 수 있다. 제1 연결 패턴(RP1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 연결 컨택홀(CTA1)을 통해 제3 전압 배선(VL3)과 접촉할 수 있다. 제3 전압 배선(VL3)이 제4 컨택홀(CNT4)을 통해 제1 전압 배선(VL1)과 접촉하므로, 제1 연결 패턴(RP1)은 제3 전압 배선(VL3)을 통해 제1 전압 배선(VL1)과 전기적으로 연결될 수 있다.
제2 연결 패턴(RP2)은 도 13을 기준으로 분리부(ROP)의 제1 방향(DR1)의 타 측인 하측에 배치될 수 있다. 제2 연결 패턴(RP2)은 제1 전극(RME1)의 절곡부가 배치된 부분, 또는 제1 전극 컨택홀(CTD)과 제1 방향(DR1)으로 나란하게 배치될 수 있다. 제2 연결 패턴(RP2)은 분리부(ROP)의 하측에 배치된 제1 전극(RME1) 및 제3 전극(RME3) 사이에 배치되고, 이들과 제2 방향(DR2)으로 이격될 수 있다. 제2 연결 패턴(RP2)은 분리부(ROP)를 사이에 두고 제3 연결 패턴(RP3)과 제1 방향(DR1)으로 이격될 수 있다.
제2 연결 패턴(RP2)은 데이터 라인(DTL)과 연결된 제2 도전 패턴(DP2)과 중첩하도록 배치될 수 있다. 제2 연결 패턴(RP2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 연결 컨택홀(CTA2)을 통해 제2 도전 패턴(DP2)과 접촉할 수 있다. 제2 도전 패턴(DP2)이 제6 컨택홀(CNT6)을 통해 데이터 라인(DTL)과 접촉하므로, 제2 연결 패턴(RP2)은 데이터 라인(DTL)과 전기적으로 연결될 수 있다. 제2 도전 패턴(DP2)은 제1 도전층의 데이터 라인(DTL)과 그 상부의 제2 연결 패턴(RP2)을 전기적으로 연결하는 제1 브릿지 패턴(BRP1)일 수 있다. 제2 연결 패턴(RP2)은 대체로 제2 트랜지스터(T2)와 인접하여 배치될 수 있다.
제3 연결 패턴(RP3)은 도 13을 기준으로 분리부(ROP)의 제1 방향(DR1)의 일 측인 상측에 배치될 수 있다. 제3 연결 패턴(RP3)은 제1 전극(RME1)의 절곡부와 분리부(ROP) 사이에 배치되고, 제1 전극 컨택홀(CTD)과 제1 방향(DR1)으로 나란하게 배치될 수 있다. 제3 연결 패턴(RP3)은 분리부(ROP)의 상측에 배치된 제1 전극(RME1) 및 제3 전극(RME3) 사이에 배치되고, 이들과 제2 방향(DR2)으로 이격될 수 있다. 제3 연결 패턴(RP3)은 분리부(ROP)를 사이에 두고 제2 연결 패턴(RP2)과 제1 방향(DR1)으로 이격될 수 있다.
제3 연결 패턴(RP3)은 초기화 전압 배선(VIL)과 연결된 제3 도전 패턴(DP3)과 중첩하도록 배치될 수 있다. 제3 연결 패턴(RP3)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제3 연결 컨택홀(CTA3)을 통해 제3 도전 패턴(DP3)과 접촉할 수 있다. 제3 도전 패턴(DP3)이 제11 컨택홀(CNT11)을 통해 초기화 전압 배선(VIL)과 접촉하므로, 제3 연결 패턴(RP3)은 초기화 전압 배선(VIL)과 전기적으로 연결될 수 있다. 제3 도전 패턴(DP3)은 제1 도전층의 초기화 전압 배선(VIL)과 그 상부의 제3 연결 패턴(RP3)을 전기적으로 연결하는 제2 브릿지 패턴(BRP2)일 수 있다. 제3 연결 패턴(RP3)은 대체로 제3 트랜지스터(T3)와 인접하여 배치될 수 있다.
연결 패턴(RP1, RP2, RP3)들 중 제1 연결 패턴(RP1)은 제1 전압 배선(VL1)과 전기적으로 연결된 연결 패턴이고, 제2 연결 패턴(RP2) 및 제3 연결 패턴(RP3)은 각각 데이터 라인(DTL) 및 초기화 전압 배선(VIL)과 전기적으로 연결된 연결 패턴일 수 있다. 브릿지 패턴(BRP1, BRP2)들은 제2 연결 패턴(RP2) 및 제3 연결 패턴(RP3)과 데이터 라인(DTL) 및 초기화 전압 배선(VIL)에 직접 연결된 패턴들일 수 있다. 제1 연결 패턴(RP1)은 제1 전압 배선(VL1)으로 인가된 전기 신호가 전달되는 연결 패턴이고, 제2 연결 패턴(RP2), 제3 연결 패턴(RP3) 및 브릿지 패턴(BRP1, BRP2)은 제1 연결 패턴(RP1)으로 전달된 전기 신호를 데이터 라인(DTL)과 초기화 전압 배선(VIL)으로 전달하는 패턴들일 수 있다.
연결 패턴(RP)들은 분리부(ROP)에 인접하여 배치되는데, 이들 중 일부는 서브 영역(SA)에 배치되고, 다른 일부는 뱅크층(BNL)과 중첩하도록 배치될 수 있다. 제1 연결 패턴(RP1)은 서브 영역(SA)에 배치되어 뱅크층(BNL)과 비중첩하고, 제2 연결 패턴(RP2)과 제3 연결 패턴(RP3)은 일부분이 뱅크층(BNL) 하부에 배치될 수 있다. 제1 연결 컨택홀(CTA1)은 뱅크층(BNL)과 비중첩하되, 제2 연결 컨택홀(CTA2) 및 제3 연결 컨택홀(CTA3)은 뱅크층(BNL)과 중첩할 수 있다. 이는 연결 패턴(RP)들이 제1 전압 배선(VL1), 데이터 라인(DTL) 및 초기화 전압 배선(VIL)의 위치를 고려하여 형성된 것에 기인한 배치 구조일 수 있다.
일 실시예에서, 표시 장치(10)의 제조 공정은 발광 소자(ED)들을 정렬하기 위해 전압 배선(VL1, VL2, VL3, VL4)들에 정렬 신호를 인가하는 공정을 포함할 수 있다. 전압 배선(VL1, VL2, VL3, VL4)에 정렬 신호를 인가하면, 이와 전기적으로 연결된 전극(RME) 상에 전기장이 생성되고, 잉크에 분산된 상태로 전극(RME)들 상에 분사된 발광 소자(ED)들은 상기 전기장에 의해 위치 및 방향이 변하면서 전극(RME)들 상에 배치될 수 있다.
제1 전극(RME1)과 제3 전극(RME3)은 연결 패턴(RP)들과 함께 분리부(ROP)에서 서로 연결된 상태로 형성되었다가(도 13의 점선 부분), 발광 소자(ED)들의 정렬 이후에 분리 공정을 통해 서로 이격될 수 있다. 제1 전극(RME1)과 제3 전극(RME3)은 제1 전극 컨택홀(CTD)을 통해 제1 전압 배선(VL1)과 전기적으로 연결되고, 제2 전극(RME2)은 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 전압 배선(VL1, VL2, VL3, VL4)에 인가된 정렬 신호는 각 전극(RME)들에 전달될 수 있고, 발광 소자(ED)들을 전극(RME)들 상에 정렬시킬 수 있다.
발광 소자(ED)들의 정렬 공정에서 데이터 라인(DTL)과 초기화 전압 배선(VIL)에는 전기 신호가 인가되지 않을 수 있다. 다만, 전극(RME)들이 연결 패턴(RP)들과 일체화된 상태에서, 데이터 라인(DTL)과 초기화 전압 배선(VIL)은 연결 패턴(RP)들 및 브릿지 패턴(BRP)들을 통해 제1 전압 배선(VL1)과 전기적으로 연결될 수 있다. 예를 들어, 제1 연결 패턴(RP1)이 제3 전압 배선(VL3)을 통해 제1 전압 배선(VL1)과 전기적으로 연결되므로, 제1 연결 패턴(RP1)과 연결된 상태로 형성되었던 제2 연결 패턴(RP2) 및 제3 연결 패턴(RP3)도 제1 전압 배선(VL1)과 전기적으로 연결될 수 있다. 제2 연결 패턴(RP2)은 제1 브릿지 패턴(BRP1), 또는 제2 도전 패턴(DP2)을 통해 데이터 라인(DTL)과 전기적으로 연결되고, 제3 연결 패턴(RP3)은 제2 브릿지 패턴(BRP2), 또는 제3 도전 패턴(DP3)을 통해 초기화 전압 배선(VIL)과 전기적으로 연결될 수 있다.
그에 따라, 데이터 라인(DTL)과 초기화 전압 배선(VIL)은 표시 장치(10)의 제조 공정, 또는 발광 소자(ED)의 정렬 공정에서는 제1 전압 배선(VL1)과 전기적으로 연결될 수 있다. 제1 도전층의 제1 전압 배선(VL1)에 인가된 정렬 신호는 일체화된 제1 전극(RME1), 제3 전극(RME3) 및 연결 패턴(RP)들과 데이터 라인(DTL) 및 초기화 전압 배선(VIL)에 전달될 수 있다. 제2 전압 배선(VL2)에 인가된 정렬 신호는 제2 전극(RME2)에 전달될 수 있다. 제1 도전층의 전압 배선(VL1, VL2)들에 인가된 정렬 신호는 제1 전극 컨택홀(CTD), 제2 전극 컨택홀(CTS), 및 연결 컨택홀(CTA1, CTA2, CTA3)들을 통해 전극(RME)들로 전달될 수 있다.
발광 소자(ED)들의 정렬 공정이 완료되면 일체화되어 형성된 전극(RME)은 분리부(ROP)에서 단선되어 복수의 연결 패턴(RP)들과 제1 전극(RME1) 및 제3 전극(RME3)으로 분리될 수 있다. 데이터 라인(DTL)과 초기화 전압 배선(VIL)도 제1 전압 배선(VL1)과 전기적으로 연결이 끊어질 수 있고, 발광 소자(ED)의 구동을 위한 다른 전기 신호(예를 들어, 초기화 전압 또는 데이터 신호)가 인가될 수 있다. 전극(RME)들 및 연결 패턴(RP)들이 분리된 흔적으로, 분리부(ROP)에는 적어도 제1 절연층(PAS1)이 배치되지 않을 수 있다.
표시 장치(10)의 연결 패턴(RP)들 및 브릿지 패턴(BRP)은 제조 공정 중 서로 다른 배선들과 동시에 전기적으로 연결되었다가, 어느 한 배선과만 전기적으로 연결된 흔적으로 남을 수 있다. 예를 들어, 표시 장치(10)에서는 제1 연결 패턴(RP1)은 제1 전압 배선(VL1) 및 제3 전압 배선(VL3)과 전기적으로 연결되되, 제1 전극(RME1) 및 제1 트랜지스터(T1)와는 직접 연결되지 않을 수 있다. 제2 연결 패턴(RP2)은 제2 트랜지스터(T2)와 전기적으로 연결되고, 제3 연결 패턴(RP3)은 제3 트랜지스터(T3)와 연결될 수 있다. 브릿지 패턴(BRP1, BRP2)들은 트랜지스터(예를 들어, 제2 트랜지스터(T2)와 제3 트랜지스터(T3))의 드레인 전극의 역할을 할 수 있다.
표시 장치(10)의 제조 공정 중, 발광 소자(ED)의 정렬 공정에서는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL)들이 연결 패턴(RP)과 브릿지 패턴(BRP)들을 통해 서로 전기적으로 연결될 수 있다. 발광 소자(ED)의 정렬 공정 이후에는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL)들이 서로 전기적으로 연결되지 않고, 독립적으로 전기 신호가 인가될 수 있다.
발광 소자(ED)의 정렬 공정에서, 서로 다른 정렬 신호가 전달된 전극들 상에 발광 소자(ED)들의 정렬을 위한 전기장이 생성될 수 있다. 제1 전극(RME1), 및 제3 전극(RME3)에 동일한 정렬 신호가 인가되고, 제2 전극(RME2)에 다른 정렬 신호가 인가됨에 따라, 발광 소자(ED)들은 제1 전극(RME1)과 제2 전극(RME2), 또는 제2 전극(RME2)과 제3 전극(RME3) 상에 배치될 수 있다.
도 13에 도시된 바와 같이, 제1 전극(RME1)은 제1 도전층의 초기화 전압 배선(VIL) 및 데이터 라인(DTL)과 인접하여 배치될 수 있다. 일 실시예에서, 제1 전극(RME1)은 데이터 라인(DTL)과 중첩하고, 초기화 전압 배선(VIL)은 평면도 상 인접하여 위치할 수 있다. 초기화 전압 배선(VIL)과 데이터 라인(DTL)에 전기 신호가 인가되지 않는다면, 제1 전극(RME1)과 상기 배선들 사이에 발광 소자(ED)들의 정렬을 방해하는 전기장이 생성될 수 있다. 다만, 일 실시예에 따른 표시 장치(10)는 연결 패턴(RP)들을 포함하여 초기화 전압 배선(VIL)과 데이터 라인(DTL)이 발광 소자(ED)의 정렬 공정에서 제1 전압 배선(VL1)과 전기적으로 연결되므로, 제1 전극(RME1)과 초기화 전압 배선(VIL) 및 데이터 라인(DTL) 사이에는 전기장이 생성되지 않을 수 있다. 특히, 초기화 전압 배선(VIL) 및 데이터 라인(DTL)은 제1 전극(RME1)과 뱅크층(BNL) 사이 영역에 중첩하도록 배치될 수 있는데(도 10에 도시), 초기화 전압 배선(VIL)과 데이터 라인(DTL)이 제1 전압 배선(VL1)과 전기적으로 연결됨에 따라, 발광 영역(EMA)에서 뱅크층(BNL)과 제1 전극(RME1) 사이에 발광 소자(ED)들이 정렬되는 것이 방지될 수 있다. 표시 장치(10)는 원하는 위치에 정렬되지 않고 유실된 발광 소자(ED)들의 개수를 줄일 수 있고, 발광 소자(ED)들을 높은 정렬도로 전극(RME)들 상에 배치시킬 수 있다. 그에 따라, 표시 장치(10)는 제품의 품질이 개선되고 제조 공정의 수율이 향상되는 이점이 있다.
도 15는 일 실시예에 따른 발광 소자의 개략도이다.
도 15를 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 예를 들어 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn, Se 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 발광층(36) 사이, 또는 제2 반도체층(32)과 발광층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, InN 및 SLs 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번되어 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번되어 적층된 구조인 경우, 양자층은 AlGaN, 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번되어 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다양한 실시예들에 대하여 설명하기로 한다.
도 16은 다른 실시예에 따른 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다. 도 17은 도 16의 P4-P4'선을 따라 자른 단면도이다.
도 16 및 도 17을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 표시 영역(DPA)의 외곽에 배치된 연결 패턴(RP_1)들 및 브릿지 패턴(BRP_1)들을 포함할 수 있다. 연결 패턴(RP_1)들 및 브릿지 패턴(BRP_1)들은 표시 영역(DPA)의 외곽부, 또는 비표시 영역(NDA)에서 데이터 라인(DTL) 및 초기화 전압 배선(VIL)과 제1 전압 배선(VL1)에 전기적으로 연결되었다가 서로 분리된 흔적으로 남을 수 있다.
도 12 및 도 13의 실시예에서, 연결 패턴(RP)들은 표시 영역(DPA) 내에 배치되고, 전극(RME)들과 이격된 상태로 남을 수 있다. 브릿지 패턴(BRP)들은 표시 영역(DPA) 내에 배치되고, 트랜지스터들의 소스/드레인 전극의 역할을 할 수 있다. 다만, 연결 패턴(RP)과 브릿지 패턴(BRP)들은 반드시 표시 영역(DPA)에 배치되지 않을 수 있다. 본 실시예에 따른 표시 장치(10_1)는 연결 패턴(RP_1)과 브릿지 패턴(BRP_1)이 비표시 영역(NDA)에 배치되어 제1 전압 배선(VL1)과 데이터 라인(DTL) 및 초기화 전압 배선(VIL)에 전기적으로 연결된 흔적으로 남을 수 있다.
표시 장치(10_1)의 연결 패턴(RP_1)들과 브릿지 패턴(BRP_1)들은 각각 표시 영역(DPA)의 제1 방향(DR1) 일 측인 상측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 연결 패턴(RP_1)들은 표시 영역(DPA)의 전극(RME)들과 동일한 층에 배치되고, 브릿지 패턴(BRP_1)들은 제3 도전층에 배치될 수 있다. 연결 패턴(RP_1)들과 브릿지 패턴(BRP_1)들은 비표시 영역(NDA) 중 서브 화소(SPXn)들과 제1 방향(DR1)으로 나란한 영역에 각각 배치될 수 있다. 도면에 도시된 바와 같이, 표시 영역(DPA)에서 3개의 서브 화소(SPXn)들이 배치된 영역과 제1 방향(DR1)으로 나란한 비표시 영역(NDA)에는 복수의 연결 패턴(RP_1)들 및 브릿지 패턴(BRP_1)으로 이루어진 3개의 그룹이 각각 배치될 수 있다.
브릿지 패턴(BRP_1)은 제1 전압 배선(VL1)과 중첩하도록 배치된 제1 브릿지 패턴(BRP1_1), 데이터 라인(DTL)과 중첩하도록 배치된 제2 브릿지 패턴(BRP2_1), 및 초기화 전압 배선(VIL)과 중첩하도록 배치된 제3 브릿지 패턴(BRP3_1)을 포함할 수 있다. 제1 브릿지 패턴(BRP1_1)은 제1 브릿지 컨택홀(CNTD1)을 통해 제1 전압 배선(VL1)과 접촉할 수 있다. 제2 브릿지 패턴(BRP2_1)은 제2 브릿지 컨택홀(CNTD2)을 통해 데이터 라인(DTL)과 접촉하고, 제3 브릿지 패턴(BRP3_1)은 제3 브릿지 컨택홀(CNTD3)을 통해 초기화 전압 배선(VIL)과 접촉할 수 있다. 제1 내지 제3 브릿지 컨택홀(CNTD1, CNTD2, CNTD3)들은 각각 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통할 수 있다.
연결 패턴(RP_1)은 제1 브릿지 패턴(BRP1_1)과 중첩하도록 배치된 제1 연결 패턴(RP1_1), 제2 브릿지 패턴(BRP2_1)과 중첩하도록 배치된 제2 연결 패턴(RP2_1), 및 제3 브릿지 패턴(BRP3_1)과 중첩하도록 배치된 제3 연결 패턴(RP3_1)을 포함할 수 있다. 제1 연결 패턴(RP1_1)은 제1 연결 컨택홀(CTA1)을 통해 제1 브릿지 패턴(BRP1_1)과 접촉할 수 있다. 제2 연결 패턴(RP2_1)은 제2 연결 컨택홀(CTA2)을 통해 제2 브릿지 패턴(BRP2_1)과 접촉할 수 있고, 제3 연결 패턴(RP3_1)은 제3 연결 컨택홀(CTA3)을 통해 제3 브릿지 패턴(BRP3_1)과 접촉할 수 있다. 제1 내지 제3 연결 컨택홀(CTA1, CTA2, CTA3)들은 각각 비아층(VIA) 및 제1 보호층(PV1)을 관통할 수 있다.
표시 장치(10_1)는 비표시 영역(NDA)에 배치되고 연결 패턴(RP_1)들이 분리된 영역인 제2 분리부(ROP2)를 포함할 수 있다. 연결 패턴(RP_1)들은 제2 분리부(ROP2)에서 서로 연결되어 일체화된 상태로 형성되었다가(도 16의 제2 분리부(ROP2) 내부의 점선 부분), 발광 소자(ED)의 정렬 공정 이후에 제2 분리부(ROP2)에서 서로 분리될 수 있다. 연결 패턴(RP_1)들이 연결된 이후에 이들이 분리된 흔적으로, 제2 분리부(ROP2)에는 적어도 제1 절연층(PAS1)이 배치되지 않을 수 있다.
상술한 바와 같이, 연결 패턴(RP_1)들이 서로 일체화된 상태로 형성된다면, 표시 장치(10_1)의 정렬 공정에서 데이터 라인(DTL)과 초기화 전압 배선(VIL)은 제1 전압 배선(VL1)과 전기적으로 연결될 수 있다. 그에 따라, 표시 장치(10_1)는 상술한 실시예와 같이 표시 영역(DPA)의 발광 영역(EMA)에서 발광 소자(ED)들의 정렬 이탈을 방지할 수 있다.
도면에 도시되지 않았으나, 표시 장치(10_1)가 비표시 영역(NDA)에 배치된 연결 패턴(RP_1)들 및 브릿지 패턴(BRP_1)을 포함하는 실시예에서, 표시 영역(DPA), 특히 분리부(ROP)와 인접한 영역에는 상술한 실시예들과 유사한 연결 패턴(RP)이 배치되지 않을 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DPA)의 분리부(ROP) 주변, 및 비표시 영역(NDA)에 각각 연결 패턴(RP_1)들과 브릿지 패턴(BRP_1)들이 배치될 수도 있다.
표시 영역(DPA)에서 연결 패턴(RP)들 배치와 무관하게, 표시 영역(DPA)에는 제1 전극(RME1) 및 제3 전극(RME3)이 일체화되어 형성되었다가 분리된 흔적인 분리부(또는 제1 분리부)가 배치될 수 있다. 표시 영역(DPA)의 분리부와 비표시 영역(NDA)의 제2 분리부(ROP2)에서는 동시에 전극(RME)들, 또는 연결 패턴(RP_1)들을 단선시키는 공정이 수행될 수 있다. 그 흔적으로서, 표시 영역(DPA)의 분리부와 비표시 영역(NDA)의 제2 분리부(ROP2)에는 적어도 제1 절연층(PAS1)이 배치되지 않을 수 있다.
표시 장치(10_1)의 제조 공정 중, 발광 소자(ED)의 정렬 공정에서는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL)들이 연결 패턴(RP_1)과 브릿지 패턴(BRP_1)들을 통해 서로 전기적으로 연결될 수 있다. 발광 소자(ED)의 정렬 공정 이후에는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL)들이 서로 전기적으로 연결되지 않고, 독립적으로 전기 신호가 인가될 수 있다.
도 18은 다른 실시예에 따른 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다. 도 19는 도 18의 P5-P5'선을 따라 자른 단면도이다.
도 18 및 도 19를 참조하면, 일 실시예에 따른 표시 장치(10_2)는 표시 영역(DPA)의 외곽에 연결 패턴(RP_2)들 및 브릿지 패턴(BRP_2)들을 포함할 수 있다. 연결 패턴(RP_2)들 및 브릿지 패턴(BRP_2)들은 표시 영역(DPA)의 외곽부, 또는 비표시 영역(NDA)에서 데이터 라인(DTL) 및 초기화 전압 배선(VIL)과 제1 전압 배선(VL1)에 전기적으로 연결되었다가 서로 분리된 흔적으로 남을 수 있다.
표시 장치(10_2)의 연결 패턴(RP_2)들과 브릿지 패턴(BRP_2)들은 각각 표시 영역(DPA)의 제1 방향(DR1) 타 측인 하측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 연결 패턴(RP_2)들은 표시 영역(DPA)의 전극(RME)들과 동일한 층에 배치되고, 브릿지 패턴(BRP_2)들은 제3 도전층에 배치될 수 있다. 본 실시예는 연결 패턴(RP_2)들과 브릿지 패턴(BRP_2)들이 표시 영역(DPA)의 하측에 배치된 비표시 영역(NDA)에 배치된 점에서도 16 및 도 17의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하고 차이점에 대하여 설명하기로 한다.
제1 전압 배선(VL1), 제2 전압 배선(VL2), 초기화 전압 배선(VIL), 및 데이터 라인(DTL)들은 표시 영역(DPA)의 하측에 위치한 비표시 영역(NDA)까지 연장될 수 있다. 표시 영역(DPA)의 하측에 위치한 비표시 영역(NDA)에서, 초기화 전압 배선(VIL) 및 데이터 라인(DTL)들은 다른 배선들과 전기적으로 연결될 수 있다.
예를 들어, 데이터 라인(DTL)들은 비표시 영역(NDA)에 배치되어 제1 방향(DR1)으로 연장된 팬아웃 데이터 라인(FDL)과 전기적으로 연결될 수 있다. 팬아웃 데이터 라인(FDL)은 데이터 라인(DTL)들과 제1 방향(DR1)으로 나란하지 않게 배치되고, 데이터 라인(DTL)들과 동일하게 제1 도전층에 배치될 수 있다. 데이터 라인(DTL)과 팬아웃 데이터 라인(FDL)은 제3 도전층에 배치된 팬아웃 도전 패턴(FDP)과 각각 접촉하여 서로 전기적으로 연결될 수 있다. 팬아웃 도전 패턴(FDP)은 제5 브릿지 컨택홀(CNTD5)을 통해 데이터 라인(DTL) 및 팬아웃 데이터 라인(FDL)과 각각 접촉할 수 있다. 도 18에서는 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)만이 팬아웃 데이터 라인(FDL)과 전기적으로 연결된 것이 도시되어 있는데, 제1 데이터 라인(DTL1)도 다른 위치에서 팬아웃 데이터 패턴(FDP)과 전기적으로 연결될 수 있다.
초기화 전압 배선(VIL)들은 비표시 영역(NDA)에 배치되어 제2 방향(DR2)으로 연장된 팬아웃 초기화 배선(FVL)과 전기적으로 연결될 수 있다. 팬아웃 초기화 배선(FVL)은 제3 도전층에 배치되고, 복수의 서브 화소(SPXn)들에 배치된 초기화 전압 배선(VIL)들과 동시에 연결될 수 있다. 초기화 전압 배선(VIL)과 팬아웃 초기화 배선(FVL)은 제6 브릿지 컨택홀(CNTD6)을 통해 서로 접촉할 수 있다.
표시 장치(10_2)는 표시 영역(DPA)의 하측 비표시 영역(NDA)에 배치된 제4 브릿지 패턴(BRP4_2)을 포함할 수 있다. 제4 브릿지 패턴(BRP4_2)은 제1 전압 배선(VL1)과 중첩하도록 배치되고, 제1 전압 배선(VL1)과 전기적으로 연결될 수 있다. 제4 브릿지 패턴(BRP4_2)은 제3 도전층에 배치되고, 제4 브릿지 컨택홀(CNTD4)을 통해 제1 전압 배선(VL1)과 접촉할 수 있다. 팬아웃 데이터 패턴(FDP)과 팬아웃 초기화 배선(FVL)은 각각 연결 패턴(RP_2)과 연결되어 제5 브릿지 패턴(BRP5_2) 및 제6 브릿지 패턴(BRP6_2)이 될 수 있다. 제5 브릿지 패턴(BRP5_2) 또는 팬아웃 데이터 패턴(FDP)은 제5 브릿지 컨택홀(CNTD5)을 통해 데이터 라인(DTL)들과 접촉하고, 제6 브릿지 패턴(BRP6_2) 또는 팬아웃 초기화 배선(FVL)은 제6 브릿지 컨택홀(CNTD6)을 통해 초기화 전압 배선(VIL)과 접촉할 수 있다. 제4 내지 제6 브릿지 컨택홀(CNTD4, CNTD5, CNTD6)들은 각각 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통할 수 있다.
연결 패턴(RP_2)은 제4 브릿지 패턴(BRP4_2)과 중첩하도록 배치된 제4 연결 패턴(RP4_2), 제5 브릿지 패턴(BRP5_2)과 중첩하도록 배치된 제5 연결 패턴(RP5_2), 및 제6 브릿지 패턴(BRP6_2)과 중첩하도록 배치된 제6 연결 패턴(RP6_2)을 포함할 수 있다. 제4 연결 패턴(RP4_2)은 제4 연결 컨택홀(CTA4)을 통해 제4 브릿지 패턴(BRP4_2)과 접촉할 수 있다. 제5 연결 패턴(RP5_2)은 제5 연결 컨택홀(CTA5)을 통해 제5 브릿지 패턴(BRP5_2)과 접촉할 수 있고, 제6 연결 패턴(RP6_2)은 제6 연결 컨택홀(CTA6)을 통해 제6 브릿지 패턴(BRP6_2)과 접촉할 수 있다. 제4 내지 제6 연결 컨택홀(CTA4, CTA5, CTA6)들은 각각 비아층(VIA) 및 제1 보호층(PV1)을 관통할 수 있다.
표시 장치(10_2)는 비표시 영역(NDA)에 배치되고 연결 패턴(RP_2)들이 분리된 영역인 제3 분리부(ROP3)를 포함할 수 있다. 연결 패턴(RP_2)들은 제3 분리부(ROP3)에서 서로 연결되어 일체화된 상태로 형성되었다가(도 18의 제3 분리부(ROP3) 내부의 점선 부분), 발광 소자(ED)의 정렬 공정 이후에 제3 분리부(ROP3)에서 서로 분리될 수 있다. 연결 패턴(RP_2)들이 연결된 이후에 이들이 분리된 흔적으로, 제3 분리부(ROP3)에는 적어도 제1 절연층(PAS1)이 배치되지 않을 수 있다.
상술한 바와 같이, 연결 패턴(RP_2)들이 서로 일체화된 상태로 형성된다면, 표시 장치(10_2)의 정렬 공정에서 데이터 라인(DTL)과 초기화 전압 배선(VIL)은 제1 전압 배선(VL1)과 전기적으로 연결될 수 있다. 그에 따라, 표시 장치(10_1)는 상술한 실시예와 같이 표시 영역(DPA)의 발광 영역(EMA)에서 발광 소자(ED)들의 정렬 이탈을 방지할 수 있다.
본 실시예의 표시 장치(10_2)는 도 16의 표시 장치(10_1)와 달리 연결 패턴(RP_2)들과 브릿지 패턴(BRP_2)들이 비표시 영역(NDA) 중 화소(PX)와 제1 방향(DR1)으로 나란한 영역에 각각 배치될 수 있다. 도면에 도시된 바와 같이, 표시 영역(DPA)에서 하나의 화소(PX) 및 3개의 서브 화소(SPXn)들이 배치된 영역과 제1 방향(DR1)으로 나란한 비표시 영역(NDA)에는 복수의 연결 패턴(RP_2)들 및 브릿지 패턴(BRP_2)으로 이루어진 하나의 그룹이 배치될 수 있다.
도면에 도시되지 않았으나, 표시 장치(10_2)가 비표시 영역(NDA)에 배치된 연결 패턴(RP_2)들 및 브릿지 패턴(BRP_2)을 포함하는 실시예에서, 표시 영역(DPA), 특히 분리부(ROP)와 인접한 영역에는 상술한 실시예들과 유사한 연결 패턴(RP)이 배치되지 않을 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DPA)의 분리부(ROP) 주변, 및 비표시 영역(NDA)에 각각 연결 패턴(RP_2)들과 브릿지 패턴(BRP_2)들이 배치될 수도 있다. 또한, 도 16의 실시예처럼 표시 영역(DPA)의 상측 비표시 영역(NDA)에도 연결 패턴(RP_1)들과 브릿지 패턴(BRP_1)들이 배치될 수 있다.
표시 장치(10_2)의 제조 공정 중, 발광 소자(ED)의 정렬 공정에서는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL)들이 연결 패턴(RP_2)과 브릿지 패턴(BRP_2)들을 통해 서로 전기적으로 연결될 수 있다. 발광 소자(ED)의 정렬 공정 이후에는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL)들이 서로 전기적으로 연결되지 않고, 독립적으로 전기 신호가 인가될 수 있다.
한편, 일 실시예에 따른 표시 장치(10)는 표시 영역(DPA)의 배선들, 및 각 화소(PX)의 배치 구조가 상술한 실시예와 다를 수 있다. 표시 장치(10)는 각 화소(PX)의 구조가 다르더라도 상술한 실시예와 동일한 배선 설계 구조를 포함하여 발광 소자(ED)의 정렬 이탈을 방지할 수 있다. 이하, 다른 도면들을 참조하여 다른 화소 구조를 갖는 표시 장치(10)에 대하여 설명하기로 한다.
도 20은 일 실시예에 따른 표시 장치의 배선들의 개략적인 배치를 나타내는 평면도이다.
도 20을 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 표시 장치(10)는 복수의 스캔 라인(SL; SL1, SL2, SL3)들, 복수의 데이터 라인(DTL; DTL1, DTL2, DTL3), 초기화 전압 배선(VIL), 및 복수의 전압 배선(VL; VL1, VL2, VL3, VL4)들을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다. 복수의 배선들은 제1 도전층으로 이루어지고 제1 방향(DR1)으로 연장된 배선들과, 제3 도전층으로 이루어지고 제2 방향(DR2)으로 연장된 배선들을 포함할 수 있다. 다만, 각 배선들의 연장 방향은 이에 제한되지 않는다.
제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 인접한 상태로 배치되며, 다른 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 스캔 구동부(미도시)에 연결된 스캔 배선 패드(WPD_SC)와 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제3 스캔 라인(SL3)은 제2 방향(DR2)으로 연장되어 배치되고, 다른 제3 스캔 라인(SL3)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 하나의 제3 스캔 라인(SL3)은 하나 이상의 제1 스캔 라인(SL1), 또는 하나 이상의 제2 스캔 라인(SL2)과 연결될 수 있다. 복수의 스캔 라인(SL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있으나, 이에 제한되지 않는다.
데이터 라인(DTL)들은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 데이터 라인(DTL)은 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)을 포함하며, 하나의 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들은 하나의 쌍을 이루며 서로 인접하게 배치된다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다. 다만, 이에 제한되지 않으며, 복수의 데이터 라인(DTL)들은 후술하는 제1 전압 배선(VL1)과 제2 전압 배선(VL2) 사이에서 등간격으로 이격되어 배치될 수도 있다.
초기화 전압 배선(VIL)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 초기화 전압 배선(VIL)은 데이터 라인(DTL)들과 제1 전압 배선(VL1) 사이에 배치될 수 있다. 초기화 전압 배선(VIL)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제2 방향(DR2)으로 연장되어 배치된다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제2 방향(DR2)으로 교번되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 방향(DR1)으로 교번되어 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 표시 영역(DPA)을 가로지르도록 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 각각 일부의 배선들은 표시 영역(DPA)에 배치되고 다른 배선들은 표시 영역(DPA)의 제1 방향(DR1) 양 측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 도전층으로 이루어지고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 도전층과 다른 층에 배치된 제3 도전층으로 이루어질 수 있다. 제1 전압 배선(VL1)은 적어도 하나의 제3 전압 배선(VL3)과 연결되며, 제2 전압 배선(VL2)은 적어도 하나의 제4 전압 배선(VL4)과 복수의 전압 배선(VL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있다. 다만, 이에 제한되지 않는다.
제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 각 배선 패드(WPD)들은 표시 영역(DPA)의 제1 방향(DR1) 타 측인 하측에 위치한 패드 영역(PDA)에 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 패드 영역(PDA)에 배치된 스캔 배선 패드(WPD_SC)와 연결되고, 복수의 데이터 라인(DTL)들은 각각 서로 다른 데이터 배선 패드(WPD_DT)와 연결된다. 초기화 전압 배선(VIL)의 초기화 배선 패드(WPD_Vint)에 연결되며, 제1 전압 배선(VL1)은 제1 전압 배선 패드(WPD_VL1), 및 제2 전압 배선(VL2)은 제2 전압 배선 패드(WPD_VL2)와 연결된다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다. 도면에서는 각 배선 패드(WPD)들이 표시 영역(DPA)의 하측에 배치된 패드 영역(PDA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 복수의 배선 패드(WPD)들 중 일부는 표시 영역(DPA)의 상측, 또는 좌우측 어느 한 영역에 배치될 수도 있다.
도 21은 일 실시예에 따른 표시 장치에 배치된 서브 화소의 화소 회로도이다.
도 21을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 라인(SL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 스캔 라인(SL)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SL)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 게이트 전극은 서로 동일한 스캔 라인(SL)에 연결될 수 있다. 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 동일한 스캔 라인에서 인가된 스캔 신호에 의해 동시에 턴-온될 수도 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 22는 일 실시예에 따른 표시 장치의 일 화소에 배치된 배선들을 나타내는 레이아웃도이다.
도 22를 참조하면, 표시 장치(10)는 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 표시 소자층을 구성할 수 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 제1 방향(DR1)으로 연장된 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2), 복수의 데이터 라인(DTL; DTL1, DTL2, DTL3)들, 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 초기화 전압 배선(VIL), 및 복수의 하부 금속층(BML)을 포함할 수 있다.
복수의 스캔 라인(SL1, SL2)들은 제1 방향(DR1)으로 연장되어 배치된다. 하나의 화소(PX)에는 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)이 배치되고, 각 스캔 라인(SL1, SL2)들은 제1 방향(DR1)으로 배열된 복수의 화소(PX)들에 걸쳐 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 스캔 라인(SL1)은 화소(PX)의 우측에 배치되고, 제2 스캔 라인(SL2)은 화소(PX)의 좌측에 배치될 수 있다. 하나의 화소(PX)는 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2) 중 어느 한 스캔 라인이 접속될 수 있고, 어느 한 화소(PX)에 접속된 스캔 라인은 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)에 각각 접속될 수 있다. 스캔 라인(SL1, SL2)은 다른 도전층에 배치된 도전 패턴을 통해 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 연결되어 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 스캔 신호를 인가할 수 있다.
제1 및 제2 스캔 라인(SL1, SL2)들 중, 좌측에 배치된 스캔 라인(SL1, SL2)들은 해당 화소(PX)의 서브 화소(SPXn)들에 접속되는 스캔 라인(SL1, SL2)이고, 우측에 배치된 스캔 라인(SL1, SL2)은 해당 화소(PX)의 우측에 이웃한 다른 화소(PX)에 접속된 스캔 라인일 수 있다.
복수의 데이터 라인(DTL1, DTL2, DTL3)들은 제1 방향(DR1)으로 연장되어 배치된다. 하나의 화소(PX)에는 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)이 배치되고, 각 데이터 라인(DTL1, DTL2, DTL3)들은 제1 방향(DR1)으로 배열된 복수의 화소(PX)들에 걸쳐 배치될 수 있다. 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)은 제2 방향(DR2)으로 서로 이격되되 서로 이웃한 상태로 배치될 수 있다. 제3 데이터 라인(DTL3), 제2 데이터 라인(DTL2) 및 제1 데이터 라인(DTL1)은 제2 방향(DR2)을 따라 순차적으로 배열될 수 있고, 이들은 각각 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)에 접속될 수 있다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 다른 도전층에 배치된 도전 패턴을 통해 제2 트랜지스터(T2)와 연결되어 제2 트랜지스터(T2)에 데이터 신호를 인가할 수 있다.
초기화 전압 배선(VIL)은 제1 방향(DR1)으로 연장되어 제1 방향(DR1)으로 배열된 복수의 화소(PX)들에 걸쳐 배치된다. 초기화 전압 배선(VIL)은 평면도 상 제3 데이터 라인(DTL3)의 좌측으로서, 하부 금속층(BML)들과 제3 데이터 라인(DTL3) 사이에 배치될 수 있으나, 이에 제한되지 않는다. 초기화 전압 배선(VIL)은 다른 도전층에 배치된 도전 패턴과 연결되어 화소(PX)에 접속될 수 있다. 초기화 전압 배선(VIL)은 제3 트랜지스터(T3)의 드레인 전극과 전기적으로 연결될 수 있고, 제3 트랜지스터(T3)에 초기화 전압을 인가할 수 있다.
제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 배치되고, 이들은 각각 제1 방향(DR1)으로 배열된 복수의 화소(PX)들에 걸쳐 배치될 수 있다. 제1 전압 배선(VL1)은 복수의 하부 금속층(BML)들과 제2 스캔 라인(SL2) 사이에 배치되고, 제2 전압 배선(VL2)은 제2 데이터 라인(DTL2)과 제1 스캔 라인(SL1) 사이에 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 각각 하나의 화소(PX)에 속한 복수의 서브 화소(SPXn)들에 접속될 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)를 통해 각 서브 화소(SPXn)의 제1 전극(RME1)에 전기적으로 연결되고, 제2 전압 배선(VL2)은 다른 도전층에 배치된 제4 전압 배선(VL4)을 통해 제2 전극(RME2)에 전기적으로 연결될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 각각 전압 배선 패드(WPD_VL1, WPD_VL2)로부터 인가된 전원 전압을 각 서브 화소(SPXn)에 배치된 전극(RME1, RME2)들에 전달할 수 있다. 제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
복수의 하부 금속층(BML)들은 제1 전압 배선(VL1)과 초기화 전압 배선(VIL) 사이에 배치될 수 있다. 하부 금속층(BML)들은 각각 후술하는 반도체층의 제1 액티브층(ACT1), 및 제2 도전층의 제1 전극 패턴(CSE1)과 중첩하도록 배치된다. 하부 금속층(BML)들은 평면 상 각 화소(PX)의 중심부에서 제1 방향(DR1)으로 서로 이격 배치될 수 있다.
하부 금속층(BML)들은 광을 차단하는 재료를 포함하여, 제1 트랜지스터(T1)의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 하부 금속층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 하부 금속층(BML)은 생략될 수 있고, 다른 트랜지스터(T1, T2, T3)들의 액티브층과 중첩하도록 배치될 수도 있다.
반도체층은 트랜지스터(T1, T2, T3)들의 액티브층(ACT1, ACT2, ACT3)들을 포함할 수 있다. 화소(PX)의 각 서브 화소(SPX1, SPX2, SPX3)들에 접속되는 제1 트랜지스터(T1_1, T1_2, T1_3)들의 복수의 제1 액티브층(ACT1)들은 각 화소(PX)의 중심에서 좌측에 배치될 수 있다. 제1 액티브층(ACT1)들은 제1 방향(DR1)으로 서로 이격되어 배치되며, 일부분이 하부 금속층(BML), 제2 도전층의 제1 전극 패턴(CSE1), 및 제3 도전층의 제1 전압 분지부(DVL) 및 제2 전극 패턴(CSE2)과 중첩하도록 배치될 수 있다. 예를 들어, 각 제1 액티브층(ACT1)은 제1 전압 분지부(DVL)와 중첩한 제1 영역, 제1 전극 패턴(CSE1)과 중첩한 제2 영역, 및 제1 영역과 제2 영역 이외의 부분으로 제2 전극 패턴(CSE2)과 중첩한 제3 영역을 포함할 수 있다.
각 서브 화소(SPX1, SPX2, SPX3)들에 접속되는 제2 트랜지스터(T2_1, T2_2, T2_3)들의 제2 액티브층(ACT2)들은 각 화소(PX)의 중심에 인접하여 배치될 수 있다. 제2 액티브층(ACT2)들은 제1 방향(DR1)으로 서로 이격되어 배치되며, 일부분이 제2 도전층의 제3 게이트 패턴(GP3), 및 제3 도전층의 제3 도전 패턴(DP3) 및 제4 도전 패턴(DP4)과 중첩하도록 배치될 수 있다. 예를 들어, 제2 액티브층(ACT2)은 제3 도전 패턴(DP3)과 중첩한 제1 영역, 제3 게이트 패턴(GP3)과 중첩한 제2 영역, 및 제1 영역과 제2 영역 이외의 부분으로 제4 도전 패턴(DP4)과 중첩한 제3 영역을 포함할 수 있다. 제2 액티브층(ACT2)의 제1 영역은 제3 도전 패턴(DP3)과 접촉할 수 있고, 제2 액티브층(ACT2)의 제3 영역은 제4 도전 패턴(DP4)과 접촉할 수 있다.
제2 트랜지스터(T2)들의 제2 액티브층(ACT2)은 데이터 라인(DTL1, DTL2, DTL3)들의 배치에 따라 서로 다른 길이를 가질 수 있다. 예를 들어, 제2 액티브층(ACT2)의 제1 영역은 서로 제1 방향(DR1)으로 나란하게 위치하고, 제3 데이터 라인(DTL3), 제2 데이터 라인(DTL2) 및 제1 데이터 라인(DTL1)들은 제2 액티브층(ACT2)들의 제1 영역으로부터 제2 방향(DR2)으로 순차적으로 배치될 수 있다. 제1 서브 화소(SPX1)에 접속된 제2 트랜지스터(T2_1)의 제2 액티브층(ACT2)은 제1 데이터 라인(DTL1)이 가장 이격되어 배치됨에 따라 제2 방향(DR2)으로 측정된 길이가 가장 길 수 있고, 제3 서브 화소(SPX3)에 접속된 제3 트랜지스터(T2_3)의 제2 액티브층(ACT3)은 제3 데이터 라인(DTL3)이 가장 인접하여 배치됨에 따라 제2 방향(DR2)으로 측정된 길이가 가장 짧을 수 있다. 다만, 제2 액티브층(ACT2)들의 길이 대소 관계는 서브 화소(SPXn)들의 배치, 및 데이터 라인(DTL)들의 배치에 따라 달라질 수 있다.
각 서브 화소(SPX1, SPX2, SPX3)들에 접속되는 제3 트랜지스터(T3_1, T3_2, T3_3)의 제3 액티브층(ACT3)들도 화소(PX)의 중심에 배치될 수 있다. 제3 액티브층(ACT3)들은 제1 방향(DR1)으로 이격되어 배치되며, 제2 액티브층(ACT2)들과 제1 방향(DR1)으로 나란히 배치될 수 있다. 제3 액티브층(ACT3)들은 일부분이 제2 도전층의 제3 게이트 패턴(GP3), 제3 도전층의 제5 도전 패턴(DP5) 및 제2 전극 패턴(CSE2)들에 중첩하도록 배치될 수 있다. 예를 들어, 제3 액티브층(ACT3)은 제5 도전 패턴(DP5)과 중첩한 제1 영역, 제3 게이트 패턴(GP3)과 중첩한 제2 영역, 및 제1 영역과 제2 영역 이외의 부분으로 제2 전극 패턴(CSE2)과 중첩한 제3 영역을 포함할 수 있다. 제3 액티브층(ACT3)의 제1 영역은 제5 도전 패턴(DP5)과 접촉할 수 있고, 제3 영역은 제2 전극 패턴(CSE2)과 접촉할 수 있다.
한편, 제1 서브 화소(SPX1) 및 제2 서브 화소(SPX2)에 접속되는 제3 트랜지스터(T3_1, T3_2)들의 제3 액티브층(ACT3)은 제5 도전 패턴(DP5)과 중첩하는 제1 영역이 서로 일체화될 수 있다. 각 서브 화소(SPXn)들의 제3 트랜지스터(T3)들은 동시에 턴-온 되더라도 무방하므로, 서로 다른 트랜지스터들의 제3 액티브층(ACT3)들은 부분적으로 서로 일체화될 수도 있다.
제2 도전층은 복수의 게이트 패턴(GP1, GP2, GP3)들, 및 제1 전극 패턴(CSE1)을 포함할 수 있다.
제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2)은 제1 방향(DR1)으로 연장된 형상을 갖고, 각 화소(PX)의 양 측에 배치될 수 있다. 제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2)은 각각 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 중첩하도록 배치될 수 있다. 제1 게이트 패턴(GP1)은 버퍼층(BL) 및 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 스캔 라인(SL1)과 직접 연결되고, 제2 게이트 패턴(GP2)은 버퍼층(BL) 및 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제2 스캔 라인(SL2)과 직접 연결될 수 있다. 제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2)은 각각 패드 영역(PDA)으로부터 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)을 통해 인가되는 스캔 신호가 표시 영역(DPA)의 위치에 따라 그 세기가 낮아지는 것을 방지할 수 있다. 또한, 스캔 라인(SL1, SL2)들이 제1 방향(DR1)으로 연장되다가 중간에 끊어지더라도, 스캔 신호는 제1 및 제2 게이트 패턴(GP1, GP2)을 통해 신호가 흐를 수 있다.
제3 게이트 패턴(GP3)은 제1 방향(DR1)으로 연장된 형상을 갖고 각 화소(PX)의 중심에 배치될 수 있다. 제3 게이트 패턴(GP3)은 화소(PX)의 상측으로부터 제1 방향(DR1)으로 연장되어 복수의 제2 액티브층(ACT2) 및 제3 액티브층(ACT3)과 중첩할 수 있다. 예를 들어, 제3 게이트 패턴(GP3)은 제2 액티브층(ACT2)들의 제2 영역, 및 제3 액티브층(ACT3)들의 제2 영역과 중첩할 수 있다. 제3 게이트 패턴(GP3)은 제2 트랜지스터(T2)의 제2 게이트 전극(G2) 및 제3 트랜지스터(T3)의 제3 게이트 전극(G3)의 역할을 할 수 있다. 후술할 바와 같이, 제3 게이트 패턴(GP3)은 제3 스캔 라인(SL3)을 통해 제1 스캔 라인(SL1) 또는 제2 스캔 라인(SL2)과 전기적으로 연결될 수 있고, 스캔 신호는 제3 게이트 패턴(GP3)을 통해 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)로 전달될 수 있다.
제1 전극 패턴(CSE1)은 서로 제1 방향(DR1)으로 이격되어 제3 게이트 패턴(GP3)과 제1 전압 배선(VL1) 사이에 배치될 수 있다. 각 제1 전극 패턴(CSE1)들은 일부분이 하부 금속층(BML), 제1 액티브층(ACT1), 및 제3 도전층의 제2 전극 패턴(CSE2)과 중첩할 수 있다. 예를 들어, 각 제1 전극 패턴(CSE1)들은 일부분이 제1 액티브층(ACT1)의 제2 영역과 중첩할 수 있고, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)의 역할을 할 수 있다. 제1 전극 패턴(CSE1)은 후술할 바와 같이 제3 도전 패턴(DP3)과 연결될 수 있고, 제2 트랜지스터(T2)를 통해 인가되는 데이터 신호를 제1 트랜지스터(T1)의 제1 게이트 전극(G1)에 전달할 수 있다. 또한, 제1 전극 패턴(CSE1)은 제2 전극 패턴(CSE2)과 중첩하여 스토리지 커패시터(Cst)를 구성할 수 있다.
제3 도전층은 제3 스캔 라인(SL3), 제3 전압 배선(VL3), 제4 전압 배선(VL4) 및 복수의 도전 패턴(DP1, DP2, DP3, DP4, DP5)들을 포함할 수 있다.
제3 스캔 라인(SL3)은 제2 방향(DR2)으로 연장되어 제2 방향(DR2)으로 배열된 복수의 화소(PX)들에 걸쳐 배치된다. 제3 스캔 라인(SL3)은 평면도 상 각 화소(PX)의 상측에 배치되어 각 서브 화소(SPXn)들을 가로질러 배치될 수 있다. 제3 스캔 라인(SL3)은 제1 도전층의 제1 스캔 라인(SL1) 또는 제2 스캔 라인(SL2)과 연결될 수 있다. 제3 스캔 라인(SL3)은 버퍼층(BL), 및 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 스캔 라인(SL1) 또는 제2 스캔 라인(SL2)과 연결될 수 있다.
제3 스캔 라인(SL3)이 일 화소(PX)에 배치된 제1 스캔 라인(SL1)과 연결되는 경우, 해당 제3 스캔 라인(SL3)은 해당 화소(PX)와 동일한 행에 배치된 다른 제2 스캔 라인(SL2)과 연결되지 않을 수 있다. 해당 제3 스캔 라인(SL3)과 제1 방향(DR1)으로 이격된 다른 제3 스캔 라인(SL3)은 상기 일 화소(PX)에 배치된 제1 스캔 라인(SL1)을 제외한 다른 스캔 라인(SL1, SL2)과 연결될 수 있다.
제3 스캔 라인(SL3)은 제2 도전층의 제3 게이트 패턴(GP3)과 연결되고, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 연결될 수 있다. 제3 스캔 라인(SL3)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제3 게이트 패턴(GP3)과 연결될 수 있다. 하나의 제3 스캔 라인(SL3)은 동일 행의 화소(PX)들에 배치된 제3 게이트 패턴(GP3)과 각각 연결될 수 있다. 제3 스캔 라인(SL3)은 제1 스캔 라인(SL1) 또는 제2 스캔 라인(SL2)과 제3 게이트 패턴(GP3)을 통해 스캔 신호를 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 게이트 전극에 전달할 수 있다.
제3 전압 배선(VL3) 및 제4 전압 배선(VL4)은 제2 방향(DR2)으로 연장되어 제2 방향(DR2)으로 배열된 복수의 화소(PX)들에 걸쳐 배치된다. 제3 전압 배선(VL3)은 평면도 상 각 화소(PX)의 하측에 배치되어 각 서브 화소(SPXn)들의 비발광 영역을 가로질러 배치될 수 있다. 제4 전압 배선(VL4)은 평면도 상 각 화소(PX)의 상측으로서 제3 스캔 라인(SL3)의 상측에 배치될 수 있다. 제3 전압 배선(VL3)은 제1 전압 배선(VL1)과 전기적으로 연결되고, 제4 전압 배선(VL4)은 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 서로 제1 방향(DR1)으로 이격되어 서로 교대로 반복 배치될 수 있다.
복수의 전압 배선(VL1, VL2, VL3, VL4)들은 표시 영역(DPA) 전면에서 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 메쉬 구조로 배치될 수 있다. 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 제1 도전층으로 이루어지며 제1 방향(DR1)으로 연장되어 각 화소(PX)마다 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제3 도전층으로 이루어지며 제2 방향(DR2)으로 연장되어 서로 다른 행의 화소(PX)들에 배치됨에 따라, 표시 영역(DPA) 전면에서 메쉬 형상으로 배치될 수 있다.
복수의 화소행들은 제3 전압 배선(VL3)과 제4 전압 배선(VL4)의 상대적 배치에 따라 서로 구분될 수 있다. 예를 들어, 도면에 도시된 바와 같이 어느 화소행의 화소(PX)들에 배치된 제3 전압 배선(VL3)이 하측에 배치되고, 제4 전압 배선(VL4)이 상측에 배치된 경우, 상기 화소행과 제1 방향(DR1)으로 이웃한 화소행들에는 제3 전압 배선(VL3)이 상측에 배치되고 제4 전압 배선(VL4)이 하측에 배치될 수 있다. 즉, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 각각 제1 방향(DR1)으로 이웃한 서로 다른 화소행들 사이에 배치되며, 제1 방향(DR1)으로 이웃한 화소행의 화소(PX)들은 제3 전압 배선(VL3) 또는 제4 전압 배선(VL4)을 공유할 수 있다.
제3 전압 배선(VL3)이 하측에 배치된 화소행에서, 제3 전압 배선(VL3)은 제1 방향(DR1)으로 연장된 제1 전압 분지부(DVL)를 포함할 수 있다. 제3 전압 배선(VL3)은 제1 전압 분지부(DVL)를 통해 제1 전압 배선(VL1)과 연결될 수 있다. 제1 전압 배선(VL1)이 상측에 배치된 화소행에서, 제1 전압 분지부(DVL)는 제3 전압 배선(VL3)과 분리된 도전 패턴으로 배치될 수 있다.
제2 전극 패턴(CSE2)은 서로 제1 방향(DR1)으로 이격되어 제1 전극 패턴(CSE1) 및 하부 금속층(BML)들과 중첩하도록 배치될 수 있다. 제2 전극 패턴(CSE2)은 제1 층간 절연층(IL1)을 사이에 두고 제1 전극 패턴(CSE1)과 이격되어 배치되고, 이들 사이에는 스토리지 커패시터(Cst)가 형성될 수 있다.
제2 전극 패턴(CSE2)은 일부분이 제1 액티브층(ACT1) 및 제3 액티브층(ACT3)과 중첩하도록 배치될 수 있다. 각 제2 전극 패턴(CSE2)은 제1 액티브층(ACT1)과 중첩하는 부분에서 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 액티브층(ACT1)과 연결될 수 있고, 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 제2 전극 패턴(CSE2)은 버퍼층(BL), 및 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 하부 금속층(BML)과도 연결될 수 있다. 제2 전극 패턴(CSE2)은 제3 액티브층(ACT3)과 중첩하는 부분에서 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제3 액티브층(ACT3)과 연결될 수 있고, 제3 트랜지스터(T3)의 제3 소스 전극(S3)의 역할을 할 수 있다.
제2 전극 패턴(CSE2)은 각각 후술하는 비아층(VIA) 상에 배치된 제1 전극(RME1)과 연결될 수 있다. 몇몇 서브 화소(SPXn)에 접속된 스토리지 커패시터(Cst)를 형성하는 제2 전극 패턴(CSE2)들은 각각 해당 서브 화소(SPXn)가 차지하는 영역과 두께 방향인 제3 방향(DR3)으로 비중첩하도록 배치될 수 있다. 제3 도전층은 제2 전극 패턴(CSE2) 중 어느 하나와 연결된 복수의 전극 연결부(CET1, CET2)들을 포함할 수 있다. 어느 제1 서브 화소(SPX1)에 배치된 제1 전극(RME1)은 제1 전극 연결부(CET1)와 직접 연결될 수 있다. 반면, 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)에 접속된 스토리지 커패시터(Cst)를 형성하는 제2 전극 패턴(CSE2)은 해당 서브 화소(SPXn)가 차지하는 영역과 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)에 배치된 제1 전극(RME1)은 해당 서브 화소(SPXn)의 제2 전극 패턴(CSE2)과 직접 연결될 수 있다.
제1 도전 패턴(DP1) 및 제2 도전 패턴(DP2)은 제1 방향(DR1)으로 연장된 형상을 갖고, 각 화소(PX)의 양 측에 배치될 수 있다. 제1 도전 패턴(DP1)은 제1 스캔 라인(SL1) 및 제1 게이트 패턴(GP1)과 중첩하고, 제2 도전 패턴(DP2)은 제2 스캔 라인(SL2) 및 제2 게이트 패턴(GP2)과 중첩하도록 배치될 수 있다. 제1 도전 패턴(DP1)은 버퍼층(BL) 및 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 스캔 라인(SL1)과 직접 연결되고, 제2 도전 패턴(DP2)은 버퍼층(BL) 및 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제2 스캔 라인(SL2)과 직접 연결될 수 있다.
제1 전압 분지부(DVL)는 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극 패턴(CSE2)들 및 제2 스캔 라인(SL2) 사이에 배치될 수 있다. 제1 전압 분지부(DVL)는 제1 전압 배선(VL1) 및 제1 액티브층(ACT1)과 부분적으로 중첩할 수 있고, 이들과 각각 연결될 수 있다. 제1 전압 분지부(DVL)는 버퍼층(BL), 및 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 전압 배선(VL1)과 접촉하고, 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 액티브층(ACT1)과 각각 접촉할 수 있다. 제1 전압 분지부(DVL)는 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 상술한 바와 같이, 제1 전압 분지부(DVL)는 제3 전압 배선(VL3)과 연결되거나, 이와 이격되어 배치될 수 있다.
제3 도전 패턴(DP3)들은 제2 액티브층(ACT2) 및 제1 전극 패턴(CSE1)과 중첩하도록 배치되고, 제4 도전 패턴(DP4)들은 제2 액티브층(ACT2)과 데이터 라인(DTL)들 중 어느 하나와 중첩하도록 배치될 수 있다. 제3 도전 패턴(DP3)들은 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 전극 패턴(CSE1)과 접촉하고, 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제2 액티브층(ACT2)과 접촉할 수 있다. 제3 도전 패턴(DP3)은 제2 트랜지스터(T2)의 제2 소스 전극(S2)의 역할을 할 수 있다. 제4 도전 패턴(DP4)들은 버퍼층(BL), 및 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 데이터 라인(DTL)과 접촉하고, 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제2 액티브층(ACT2)과 접촉할 수 있다. 제4 도전 패턴(DP4)은 제2 트랜지스터(T2)의 제2 드레인 전극(D2)의 역할을 할 수 있다.
제5 도전 패턴(DP5)들은 초기화 전압 배선(VIL) 및 제3 액티브층(ACT3)과 중첩하도록 배치될 수 있다. 제5 도전 패턴(DP5)들은 버퍼층(BL), 및 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 초기화 전압 배선(VIL)과 접촉하고, 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제3 액티브층(ACT3)과 접촉할 수 있다. 제5 도전 패턴(DP5)은 제3 트랜지스터(T3)의 제3 드레인 전극(D3)의 역할을 할 수 있다.
제3 도전층 상에는 제1 보호층(도 24에 도시) 및 비아층(도 24에 도시)이 배치된다. 비아층(VIA) 상에는 복수의 전극(도 23에 도시)들, 발광 소자(도 23에 도시)들, 및 연결 전극(도 23에 도시)들이 배치될 수 있다.
도 23은 일 실시예에 따른 표시 장치의 일 서브 화소에 배치된 전극들과 발광 소자의 배치를 나타내는 평면도이다. 도 24는 도 23의 Q1-Q1'선을 따라 자른 단면도이다. 도 25는 도 23의 Q2-Q2'선을 따라 자른 단면도이다. 도 26은 도 23의 Q3-Q3'선을 따라 자른 단면도이다.
도 23은 표시 장치(10)의 일 서브 화소(SPXn)에 배치된 전극(RME: RME1, RME2)들, 격벽(BP1, BP2)들과 뱅크층(BNL), 발광 소자(ED1, ED2)들 및 연결 전극(CNE: CNE1, CNE2, CNE3)의 평면 배치를 도시하고 있다. 도 24는 서로 다른 전극(RME1, RME2)들 상에 배치된 발광 소자(ED1, ED2)의 양 단부를 가로지르는 단면을 도시하고 있다. 도 25 및 도 26은 복수의 전극 컨택홀(CTD, CTS, CTV), 및 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있다.
도 23 내지 도 26을 참조하면, 일 실시예에 따른 표시 장치(10)는 전극(RME), 연결 전극(CNE) 및 격벽(BP1, BP2)의 구조가 상술한 실시예들과 다를 수 있다. 이하에서는 상술한 실시예들과 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
복수의 격벽(BP1, BP2)들은 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 측정된 폭이 서로 다를 수 있고, 어느 한 격벽(BP1, BP2)은 제2 방향(DR2)으로 이웃한 서브 화소(SPXn)들에 걸쳐 배치될 수 있다. 예를 들어, 격벽(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치된 제1 격벽(BP1), 및 서로 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치된 제2 격벽(BP2)을 포함할 수 있다.
제1 격벽(BP1)은 발광 영역(EMA)의 중심부에서 배치되고, 제2 격벽(BP2)들은 제1 격벽(BP1)을 사이에 두고 이와 이격되어 배치된다. 제1 격벽(BP1)과 제2 격벽(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치될 수 있다. 제1 격벽(BP1)과 제2 격벽(BP2)이 이격된 사이에는 발광 소자(ED)들이 배치될 수 있다.
제1 격벽(BP1)과 제2 격벽(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 제2 방향(DR2)으로 측정된 폭은 서로 다를 수 있다. 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 격벽(BP2)과 두께 방향으로 중첩할 수 있다. 제1 격벽(BP1)은 제1 전극(RME1)과 중첩하도록 배치되고, 제2 격벽(BP2)은 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들 및 뱅크층(BNL)과 중첩하도록 배치될 수 있다.
제1 격벽(BP1)과 제2 격벽(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 제2 방향(DR2)으로 측정된 폭은 서로 다를 수 있다. 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 격벽(BP2)과 두께 방향으로 중첩할 수 있다. 격벽(BP1, BP2)들은 표시 영역(DPA) 전면에서 섬형의 패턴으로 배치될 수 있다.
복수의 전극(RME)들은 각 서브 화소(SPXn)의 중심부에 배치된 제1 전극(RME1), 및 서로 다른 서브 화소(SPXn)들에 걸쳐 배치된 제2 전극(RME2)을 포함한다. 제1 전극(RME1)과 제2 전극(RME2)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 발광 영역(EMA)에 배치된 부분의 형상이 서로 다를 수 있다.
제1 전극(RME1)은 서브 화소(SPXn)의 중심에 배치되며, 발광 영역(EMA)에 배치된 부분은 제1 격벽(BP1) 상에 배치될 수 있다. 제1 전극(RME1)은 서브 영역(SA)으로부터 제1 방향(DR1)으로 연장되어 다른 서브 화소(SPXn)의 서브 영역(SA)까지 연장될 수 있다. 제1 전극(RME1)은 제2 방향(DR2)으로 측정된 폭이 위치에 따라 달라지는 형상을 가질 수 있으며, 적어도 발광 영역(EMA)에서 제1 격벽(BP1)과 중첩하는 부분은 제1 격벽(BP1)보다 큰 폭을 가질 수 있다.
제2 전극(RME2)은 제1 방향(DR1)으로 연장된 부분과 발광 영역(EMA) 부근에서 분지된 부분들을 포함할 수 있다. 일 실시예에서, 제2 전극(RME2)은 제1 방향(DR1)으로 연장된 전극 줄기부(RM_S)와, 전극 줄기부(RM_S)로부터 분지되어 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 복수의 전극 분지부(RM_B1, RM_B2)들을 포함할 수 있다. 전극 줄기부(RM_S)는 뱅크층(BNL)의 제1 방향(DR1)으로 연장된 부분과 중첩하도록 배치되고, 서브 영역(SA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 전극 분지부(RM_B1, RM_B2)들은 뱅크층(BNL)의 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분에 배치된 전극 줄기부(RM_S)에서 분지되며, 서로 제2 방향(DR2) 양 측으로 절곡될 수 있다. 전극 분지부(RM_B1, RM_B2)들은 발광 영역(EMA)을 제1 방향(DR1)으로 가로지르며 배치되고, 다시 절곡되어 전극 줄기부(RM_S)에 통합되어 연결될 수 있다. 즉, 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들은 어느 한 서브 화소(SPXn)의 발광 영역(EMA)을 기준으로, 그 상측에서 분지되었다가 하측에서 다시 서로 연결될 수 있다.
제2 전극(RME2)은 제1 전극(RME1)의 좌측에 배치된 제1 전극 분지부(RM_B1)와 제1 전극(RME1)의 우측에 배치된 제2 전극 분지부(RM_B2)를 포함할 수 있다. 하나의 제2 전극(RME2)에 포함된 전극 분지부(RM_B1, RM_B2)들은 각각 제2 방향(DR2)으로 이웃한 서브 화소(SPXn)들의 발광 영역(EMA)에 배치되며, 하나의 서브 화소(SPXn)에는 서로 다른 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들이 배치될 수 있다. 제1 전극(RME1)을 기준으로 그 좌측에는 제2 전극(RME2)의 제1 전극 분지부(RM_B1)가 배치되고, 제1 전극(RME1)의 우측에는 다른 제2 전극(RME2)의 제2 전극 분지부(RM_B2)가 배치될 수 있다.
제2 전극(RME2)의 각 전극 분지부(RM_B1, RM_B2)들은 제2 격벽(BP2)의 일 측과 중첩할 수 있다. 제1 전극 분지부(RM_B1)는 제1 격벽(BP1)의 좌측에 배치된 제2 격벽(BP2)과 부분적으로 중첩하고, 제2 전극 분지부(RM_B2)는 제1 격벽(BP1)의 우측에 배치된 제2 격벽(BP2)과 부분적으로 중첩할 수 있다. 제1 전극(RME1)은 양 측이 서로 다른 제2 전극(RME2)의 서로 다른 전극 분지부(RM_B1, RM_B2)와 이격 대향할 수 있고, 제1 전극(RME1)과 각 전극 분지부(RM_B1, RM_B2)들 사이의 간격은 서로 다른 격벽(BP1, BP2)들 사이의 간격보다 작을 수 있다.
제1 전극(RME1)의 제2 방향(DR2)으로 측정된 폭은 제2 전극(RME2)의 전극 줄기부(RM_S) 및 전극 분지부(RM_B1, RM_B2)의 폭보다 클 수 있다. 제1 전극(RME1)은 제1 격벽(BP1)보다 큰 폭을 갖고 양 측과 중첩하는 반면, 제2 전극(RME2)은 그 폭이 비교적 작게 형성되어 전극 분지부(RM_B1, RM_B2)들이 제2 격벽(BP2)의 일 측과만 중첩할 수 있다.
제1 전극(RME1)은 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 중첩하는 부분에서 제1 전극 컨택홀(CTD)을 통해 제3 도전층의 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(RME2)은 전극 줄기부(RM_S)에서 제2 전극 컨택홀(CTS)을 통해 제3 도전층의 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 서브 영역(SA)에 배치된 부분이 제1 컨택부(CT1)와 중첩하도록 배치되고, 제2 전극(RME2)은 전극 줄기부(RM_S)에서 제2 방향(DR2)으로 돌출되어 서브 영역(SA)에 배치된 부분을 포함하고, 상기 돌출된 부분에서 제2 컨택부(CT2)와 중첩할 수 있다.
제1 전극(RME1)과 제2 전극(RME2) 중 제1 전극(RME1)은 서브 영역(SA)의 분리부(ROP1, ROP2)까지 배치되는 반면, 제2 전극(RME2)은 서브 영역(SA)에서 분리되지 않을 수 있다. 하나의 제2 전극(RME2)은 복수의 전극 줄기부(RM_S)와 전극 분지부(RM_B1, RM_B2)들을 포함하여 제1 방향(DR1)으로 연장되며 각 서브 화소(SPXn)의 발광 영역(EMA) 부근에서 분지된 형상을 가질 수 있다. 제1 전극(RME1)은 각 서브 화소(SPXn)의 서로 다른 서브 영역(SA1, SA2)에 배치된 분리부(ROP1, ROP2)들 사이에 배치되며 발광 영역(EMA)을 가로질러 배치될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 서브 화소(SPXn)의 복수의 서브 영역(SA1, SA2) 중, 제1 서브 영역(SA1)에 배치되어 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)들 사이에 배치된 배선 연결 전극(EP)을 포함할 수 있다. 서브 화소(SPXn)의 제2 서브 영역(SA)에는 배선 연결 전극(EP)이 배치되지 않고, 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)들의 제1 전극(RME1)이 서로 이격될 수 있다. 복수의 서브 화소(SPXn)들 중 도 23에 도시된 서브 화소(SPXn)는 배선 연결 전극(EP)이 배치된 제1 서브 영역(SA1)이 발광 영역(EMA)의 상측에 배치되고 제2 서브 영역(SA2)이 발광 영역(EMA)의 하측에 배치될 수 있다. 반면, 도 23의 서브 화소(SPXn)와 제1 방향(DR1)으로 인접한 서브 화소(SPXn)는 배선 연결 전극(EP)이 배치된 제1 서브 영역(SA1)이 발광 영역(EMA)의 하측에 배치되고 제2 서브 영역(SA2)이 발광 영역(EMA)의 상측에 배치될 수 있다.
제1 전극(RME1)은 제1 서브 영역(SA1)에서 제1 분리부(ROP1)를 사이에 두고 배선 연결 전극(EP)과 이격될 수 있다. 하나의 제1 서브 영역(SA1)에는 2개의 제1 분리부(ROP1)들이 배치될 수 있고, 배선 연결 전극(EP)은 하측 제1 분리부(ROP1)를 사이에 두고 해당 서브 화소(SPXn)에 배치되는 제1 전극(RME1)과 이격되고, 상측 제1 분리부(ROP1)를 사이에 두고 다른 서브 화소(SPXn)에 배치되는 제1 전극(RME1)과 이격될 수 있다. 제2 서브 영역(SA2)에는 하나의 제2 분리부(ROP2)가 배치되고, 서로 다른 제1 전극(RME1)들이 제1 방향(DR1)으로 이격될 수 있다.
일 실시예예서, 배선 연결 전극(EP)은 비아층(VIA)을 관통하는 제3 전극 컨택홀(CTV)을 통해 제3 도전층의 제1 전압 배선(VL1)과 연결될 수 있다. 제1 전극(RME1)은 배선 연결 전극(EP)과 연결된 상태로 형성되고, 발광 소자(ED)들을 배치하기 위해 인가되는 전기 신호는 제1 전압 배선(VL1)으로부터 배선 연결 전극(EP)을 통해 제1 전극(RME1)으로 인가될 수 있다. 발광 소자(ED)를 배치하는 공정은 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)으로 신호가 인가되고, 이들은 각각 제1 전극(RME1)과 제2 전극(RME2)으로 전달될 수 있다.
한편, 제2 전극 컨택홀(CTS)은 후술하는 제3 전극 컨택홀(CTV)과 상대적인 배치가 다를 수 있다. 제2 전극 컨택홀(CTS)은 뱅크층(BNL) 중 제2 서브 영역(SA2)을 둘러싸는 부분에 배치되고, 제3 전극 컨택홀(CTV)은 제1 서브 영역(SA1)에 배치될 수 있다. 이는 제2 전극 컨택홀(CTS) 및 제3 전극 컨택홀(CTV)이 각각 서로 다른 전압 배선(VL1, VL2)의 상면을 노출하므로, 그에 대응하여 각 전극 컨택홀의 위치가 결정된 것일 수 있다.
뱅크층(BNL)은 상술한 실시예와 유사하게 발광 영역(EMA) 및 복수의 서브 영역(SA1, SA2)들을 둘러쌀 수 있다. 다만, 표시 장치(10)가 서로 구분되는 서브 영역(SA1, SA2)들을 포함하는 실시예에서, 뱅크층(BNL)이 둘러싸는 영역들이 서로 구분될 수 있다. 뱅크층(BNL)은 서로 다른 서브 영역(SA1, SA2)들을 둘러싸는 점을 제외하고는 상술한 실시예와 동일하다.
복수의 발광 소자(ED)들은 서로 다른 격벽(BP1, BP2) 사이에서 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 양 단부가 제1 전극(RME1) 및 제2 전극(RME2)의 제2 전극 분지부(RM_B2)상에 배치된 제1 발광 소자(ED1), 및 양 단부가 제1 전극(RME1) 및 다른 제2 전극(RME2)의 제1 전극 분지부(RM_B1) 상에 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 제1 발광 소자(ED1)들은 제1 전극(RME1)을 기준으로 우측에 배치되고, 제2 발광 소자(ED2)들은 제1 전극(RME1)을 기준으로 좌측에 배치될 수 있다. 제1 발광 소자(ED1)들은 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치되고, 제2 발광 소자(ED2)들은 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치될 수 있다.
복수의 연결 전극(CNE: CNE1, CNE2, CNE3)들은 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 제3 연결 전극(CNE3)을 포함할 수 있다.
제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 연결 전극(CNE1) 중 제1 격벽(BP1) 상에 배치된 부분은 제1 전극(RME1)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장되어 뱅크층(BNL)을 넘어 발광 영역(EMA)의 상측에 위치한 제1 서브 영역(SA1)까지 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 서브 영역(SA1)에서 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다.
제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 연결 전극(CNE2) 중 제2 격벽(BP2) 상에 배치된 부분은 제2 전극(RME2)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장되어 뱅크층(BNL)을 넘어 발광 영역(EMA)의 상측에 위치한 제1 서브 영역(SA1)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 서브 영역(SA1)에서 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다.
한편, 도 23의 서브 화소(SPXn)와 제1 방향(DR1)으로 인접한 서브 화소(SPXn)에서는 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)이 각각 제2 서브 영역(SA2)에 배치된 컨택부(CT1, CT2)들을 통해 각각 제1 전극(RME1)과 제2 전극(RME2)에 접촉할 수 있다.
제3 연결 전극(CNE3)은 제1 방향(DR1)으로 연장된 연장부(CN_E1, CN_E2)들, 및 연장부(CN_E1, CN_E2)들을 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 발광 영역(EMA) 내에서 제1 연결 전극(CNE1)과 대향하며 제2 전극(RME2)의 제2 전극 분지부(RM_B2) 상에 배치되고, 제2 연장부(CN_E2)는 발광 영역(EMA) 내에서 제2 연결 전극(CNE2)과 대향하며 제1 전극(RME1) 상에 배치된다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 하측에 배치된 뱅크층(BNL) 상에서 제2 방향(DR2)으로 연장되어 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)를 연결할 수 있다. 제3 연결 전극(CNE3)은 발광 영역(EMA) 및 뱅크층(BNL) 상에 배치되며, 전극(RME)과 직접 연결되지 않을 수 있다. 제1 연장부(CN_E1) 하부에 배치된 제2 전극 분지부(RM_B2)는 제2 전압 배선(VL2)과 전기적으로 연결되되, 제2 전극 분지부(RM_B2)로 인가된 제2 전원 전압은 제3 연결 전극(CNE3)에 전달되지 않을 수 있다.
도 20에 도시된 바와 같이, 표시 장치(10)의 일 화소(PX)에는 발광 소자(ED)들이 배치된 영역과 중첩하는 부분에 복수의 배선들, 예를 들어 데이터 라인(DTL1, DTL2, DTL3)들, 및 초기화 전압 배선(VIL)이 배치될 수 있다. 상기 배선들은 표시 장치(10)의 제조 공정에서 발광 소자(ED)들의 정렬 이탈을 유발하는 기생 전기장을 생성할 수 있다. 이를 방지하기 위해, 표시 장치(10)는 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)과 데이터 라인(DTL)들, 및 초기화 전압 배선(VIL)을 전기적으로 연결한 흔적인 복수의 연결 패턴들을 포함할 수 있다. 표시 장치(10)는 도 16 및 도 18의 실시예와 유사하게, 표시 영역(DPA)의 최외곽 화소들과 인접한 비표시 영역(NDA)에 상기 연결 패턴들이 배치된 구조를 가질 수 있다.
도 27은 도 21의 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다.
도 27을 참조하면, 일 실시예에 따른 표시 장치(10_3)는 표시 영역(DPA)의 외곽에 배치된 연결 패턴(RP_3)들 및 브릿지 패턴(BRP_3)들을 포함할 수 있다. 연결 패턴(RP_3)들 및 브릿지 패턴(BRP_3)들은 표시 영역(DPA)의 외곽부, 또는 비표시 영역(NDA)에서 데이터 라인(DTL1, DTL2, DTL3) 및 초기화 전압 배선(VIL)과 제1 전압 배선(VL1)에 전기적으로 연결되었다가 서로 분리된 흔적으로 남을 수 있다.
표시 장치(10_3)의 연결 패턴(RP_3)들과 브릿지 패턴(BRP_3)들은 각각 표시 영역(DPA)의 제1 방향(DR1) 일 측인 상측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 연결 패턴(RP_3)들은 표시 영역(DPA)의 전극(RME)들과 동일한 층에 배치되고, 브릿지 패턴(BRP_3)들은 제3 도전층에 배치될 수 있다. 연결 패턴(RP_3)들과 브릿지 패턴(BRP_3)들은 비표시 영역(NDA) 중 화소(PX)와 제1 방향(DR1)으로 나란한 영역에 배치될 수 있다.
브릿지 패턴(BRP_3)은 복수의 제7 브릿지 패턴(BRP7_3)을 포함할 수 있다. 제7 브릿지 패턴(BRP7_3)들 각각은 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들과 각각 중첩하도록 배치될 수 있다. 제7 브릿지 패턴(BRP7_3)들 각각은 제7 브릿지 컨택홀(CNTD7)을 통해 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들과 각각 접촉할 수 있다. 제7 브릿지 컨택홀(CNTD7)들 각각은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통할 수 있다.
연결 패턴(RP_3)은 제7 브릿지 패턴(BRP7_3)과 각각 중첩하도록 배치된 복수의 제7 연결 패턴(RP7_3)들을 포함할 수 있다. 제7 연결 패턴(RP7_3)들 각각은 제7 연결 컨택홀(CTA7)을 통해 제7 브릿지 패턴(BRP7_3)들 각각과 접촉할 수 있다. 하나의 제7 연결 패턴(RP7_3) 및 하나의 제7 브릿지 패턴(BRP7_3)은 한 쌍을 이루어 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들 중 어느 하나와 전기적으로 연결될 수 있다. 표시 영역(DPA)의 하나의 화소 열에 대응하여, 비표시 영역(NDA)에는 5개의 제7 연결 패턴(RP7_3)과 5개의 제7 브릿지 패턴(BRP7_3)이 배치될 수 있다.
표시 장치(10_3)는 비표시 영역(NDA)에 배치되고 연결 패턴(RP_3)들이 분리된 영역인 제4 분리부(ROP4)를 포함할 수 있다. 연결 패턴(RP_3)들은 제4 분리부(ROP4)에서 서로 연결되어 일체화된 상태로 형성되었다가(도 27의 제4 분리부(ROP4) 내부의 점선 부분), 발광 소자(ED)의 정렬 공정 이후에 제4 분리부(ROP4)에서 서로 분리될 수 있다. 표시 장치(10_3)의 제조 공정 중, 발광 소자(ED)의 정렬 공정에서는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL1, DTL2, DTL3)들이 연결 패턴(RP_3)과 브릿지 패턴(BRP_3)들을 통해 서로 전기적으로 연결될 수 있다. 발광 소자(ED)의 정렬 공정 이후에는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL1, DTL2, DTL3)들이 서로 전기적으로 연결되지 않고, 독립적으로 전기 신호가 인가될 수 있다.
도 28은 도 21의 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다.
도 28을 참조하면, 일 실시예에 따른 표시 장치(10_4)는 표시 영역(DPA)의 외곽에 배치된 연결 패턴(RP_4)들 및 브릿지 패턴(BRP_4)들을 포함할 수 있다. 연결 패턴(RP_4)들 및 브릿지 패턴(BRP_4)들은 표시 영역(DPA)의 외곽부, 또는 비표시 영역(NDA)에서 데이터 라인(DTL1, DTL2, DTL3) 및 초기화 전압 배선(VIL)과 제1 전압 배선(VL1)에 전기적으로 연결되었다가 서로 분리된 흔적으로 남을 수 있다.
표시 장치(10_4)의 연결 패턴(RP_4)들과 브릿지 패턴(BRP_4)들은 각각 표시 영역(DPA)의 제1 방향(DR1) 타 측인 하측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 연결 패턴(RP_4)들은 표시 영역(DPA)의 전극(RME)들과 동일한 층에 배치되고, 브릿지 패턴(BRP_4)들은 제3 도전층에 배치될 수 있다. 연결 패턴(RP_4)들과 브릿지 패턴(BRP_4)들은 비표시 영역(NDA) 중 화소(PX)와 제1 방향(DR1)으로 나란한 영역에 배치될 수 있다.
브릿지 패턴(BRP_4)은 복수의 제8 브릿지 패턴(BRP8_4)을 포함할 수 있다. 제8 브릿지 패턴(BRP8_4)들 각각은 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들과 각각 중첩하도록 배치될 수 있다. 제8 브릿지 패턴(BRP8_3)들 각각은 제8 브릿지 컨택홀(CNTD8)을 통해 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들과 각각 접촉할 수 있다. 제8 브릿지 컨택홀(CNTD8)들 각각은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통할 수 있다.
연결 패턴(RP_4)은 제8 브릿지 패턴(BRP8_4)과 각각 중첩하도록 배치된 복수의 제8 연결 패턴(RP8_4)들을 포함할 수 있다. 제8 연결 패턴(RP7_4)들 각각은 제8 연결 컨택홀(CTA8)을 통해 제8 브릿지 패턴(BRP8_4)들 각각과 접촉할 수 있다. 하나의 제8 연결 패턴(RP8_4) 및 하나의 제8 브릿지 패턴(BRP8_4)은 한 쌍을 이루어 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들 중 어느 하나와 전기적으로 연결될 수 있다. 표시 영역(DPA)의 하나의 화소 열에 대응하여, 비표시 영역(NDA)에는 5개의 제8 연결 패턴(RP8_4)과 5개의 제8 브릿지 패턴(BRP8_4)이 배치될 수 있다.
표시 장치(10_4)는 비표시 영역(NDA)에 배치되고 연결 패턴(RP_4)들이 분리된 영역인 제5 분리부(ROP5)를 포함할 수 있다. 연결 패턴(RP_4)들은 제5 분리부(ROP5)에서 서로 연결되어 일체화된 상태로 형성되었다가(도 28의 제5 분리부(ROP5) 내부의 점선 부분), 발광 소자(ED)의 정렬 공정 이후에 제5 분리부(ROP5)에서 서로 분리될 수 있다. 표시 장치(10_4)의 제조 공정 중, 발광 소자(ED)의 정렬 공정에서는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL1, DTL2, DTL3)들이 연결 패턴(RP_4)과 브릿지 패턴(BRP_4)들을 통해 서로 전기적으로 연결될 수 있다. 발광 소자(ED)의 정렬 공정 이후에는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL1, DTL2, DTL3)들이 서로 전기적으로 연결되지 않고, 독립적으로 전기 신호가 인가될 수 있다.
도 29는 다른 실시예에 따른 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다.
도 29를 참조하면, 일 실시예에 따른 표시 장치(10_5)는 표시 영역(DPA)의 외곽에 배치된 연결 패턴(RP_5)들 및 브릿지 패턴(BRP_5)들을 포함할 수 있다. 연결 패턴(RP_5)들 및 브릿지 패턴(BRP_5)들은 표시 영역(DPA)의 외곽부, 또는 비표시 영역(NDA)에서 데이터 라인(DTL1, DTL2, DTL3) 및 초기화 전압 배선(VIL)과 제1 전압 배선(VL1)에 전기적으로 연결되었다가 서로 분리된 흔적으로 남을 수 있다.
표시 장치(10_5)의 연결 패턴(RP_5)들과 브릿지 패턴(BRP_5)들은 각각 표시 영역(DPA)의 제1 방향(DR1) 일 측인 상측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 연결 패턴(RP_5)들은 표시 영역(DPA)의 전극(RME)들과 동일한 층에 배치되고, 브릿지 패턴(BRP_5)들은 제3 도전층에 배치될 수 있다. 연결 패턴(RP_5)들과 브릿지 패턴(BRP_5)들은 비표시 영역(NDA) 중 화소(PX)와 제1 방향(DR1)으로 나란한 영역에 배치될 수 있다.
표시 장치(10_5)는 제1 도전층에 배치된 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)을 포함함에 따라, 제1 및 제2 스캔 라인(SL1, SL2)도 제조 공정 중 제1 전압 배선(VL1)에 전기적으로 연결될 수 있다. 브릿지 패턴(BRP_5)은 복수의 제9 브릿지 패턴(BRP7_5)을 포함할 수 있다. 제9 브릿지 패턴(BRP9_5)들 각각은 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들, 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 각각 중첩하도록 배치될 수 있다. 제9 브릿지 패턴(BRP9_5)들 각각은 제9 브릿지 컨택홀(CNTD9)을 통해 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들, 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 각각 접촉할 수 있다. 제9 브릿지 컨택홀(CNTD9)들 각각은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통할 수 있다.
연결 패턴(RP_5)은 제9 브릿지 패턴(BRP9_5)과 각각 중첩하도록 배치된 복수의 제9 연결 패턴(RP9_5)들을 포함할 수 있다. 제9 연결 패턴(RP9_5)들 각각은 제9 연결 컨택홀(CTA9)을 통해 제9 브릿지 패턴(BRP9_5)들 각각과 접촉할 수 있다. 하나의 제9 연결 패턴(RP9_5) 및 하나의 제9 브릿지 패턴(BRP9_5)은 한 쌍을 이루어 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들, 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2) 중 어느 하나와 전기적으로 연결될 수 있다. 표시 영역(DPA)의 하나의 화소 열에 대응하여, 비표시 영역(NDA)에는 7개의 제9 연결 패턴(RP9_5)과 7개의 제9 브릿지 패턴(BRP9_5)이 배치될 수 있다.
표시 장치(10_5)는 비표시 영역(NDA)에 배치되고 연결 패턴(RP_5)들이 분리된 영역인 제6 분리부(ROP6)를 포함할 수 있다. 연결 패턴(RP_5)들은 제6 분리부(ROP6)에서 서로 연결되어 일체화된 상태로 형성되었다가(도 29의 제6 분리부(ROP6) 내부의 점선 부분), 발광 소자(ED)의 정렬 공정 이후에 제6 분리부(ROP6)에서 서로 분리될 수 있다. 표시 장치(10_5)의 제조 공정 중, 발광 소자(ED)의 정렬 공정에서는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 데이터 라인(DTL1, DTL2, DTL3)들, 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)이 연결 패턴(RP_5)과 브릿지 패턴(BRP_5)들을 통해 서로 전기적으로 연결될 수 있다. 발광 소자(ED)의 정렬 공정 이후에는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 데이터 라인(DTL1, DTL2, DTL3)들, 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)들이 서로 전기적으로 연결되지 않고, 독립적으로 전기 신호가 인가될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
SUB: 기판
RME: 전극 VIA: 비아층
PAS1, PAS2, PAS3: 제1 내지 제3 절연층
BP1, BP2: 격벽
BNL: 뱅크층
ED: 발광 소자
CNE: 연결 전극
RP: 연결 패턴 BRP: 브릿지 패턴

Claims (20)

  1. 제1 방향으로 연장되며 서로 제2 방향으로 이격된 제1 전압 배선과 제2 전압 배선;
    상기 제1 전압 배선과 상기 제2 전압 배선 사이에 배치되고 상기 제1 방향으로 연장된 데이터 라인;
    상기 제1 방향으로 연장되어 배치되고 상기 제1 전압 배선과 전기적으로 연결된 제1 전극;
    상기 제1 전극과 상기 제2 방향으로 이격되고, 상기 제1 방향으로 연장되어 상기 제2 전압 배선과 전기적으로 연결된 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들; 및
    상기 제1 전극 및 상기 제2 전극과 이격되어 배치되고, 상기 제1 전압 배선과 전기적으로 연결된 제1 연결 패턴, 및 상기 데이터 라인과 전기적으로 연결된 제2 연결 패턴을 포함하고,
    상기 제1 연결 패턴과 상기 제2 연결 패턴은 상기 제1 전극 및 상기 제2 전극과 동일한 층에 배치되되 서로 이격되어 배치된 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전압 배선과 교차하도록 상기 제2 방향으로 연장되고 상기 제1 전압 배선과 접촉하는 제3 전압 배선, 및
    상기 데이터 라인과 중첩하도록 배치된 제1 브릿지 패턴을 포함하고,
    상기 제1 연결 패턴은 상기 제1 전압 배선 및 상기 제3 전압 배선과 중첩하도록 배치되며 상기 제3 전압 배선과 접촉하고,
    상기 제2 연결 패턴은 상기 제1 브릿지 패턴과 중첩하며 상기 제1 브릿지 패턴과 접촉하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제3 전압 배선과 상기 제1 브릿지 패턴은 상기 제1 전압 배선 및 상기 제2 전압 배선보다 상부에 위치하고 상기 제1 연결 패턴 및 상기 제2 연결 패턴보다 하부에 위치한 층에 배치된 표시 장치.
  4. 제2 항에 있어서,
    상기 제3 전압 배선 및 상기 제1 브릿지 패턴과 동일한 층에 배치되고 상기 제2 방향으로 연장된 제4 전압 배선, 및
    상기 제3 전압 배선과 상기 제4 전압 배선 사이에 배치된 전극 패턴을 포함하고,
    상기 제1 전극은 상기 전극 패턴과 접촉하고 상기 제2 전극은 상기 제4 전압 배선과 접촉하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 전압 배선과 상기 데이터 라인 사이에서 상기 제1 방향으로 연장된 초기화 전압 배선;
    상기 초기화 전압 배선과 중첩하며 상기 초기화 전압 배선과 접촉하는 제2 브릿지 패턴; 및
    상기 제2 브릿지 패턴과 중첩하며 상기 제2 브릿지 패턴과 접촉하는 제3 연결 패턴을 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제3 연결 패턴은 상기 제1 전극과 상기 제2 전극, 상기 제1 연결 패턴, 및 상기 제2 연결 패턴과 동일한 층에 배치되되, 상기 제1 연결 패턴 및 상기 제2 연결 패턴과 이격된 표시 장치.
  7. 제6 항에 있어서,
    상기 제3 연결 패턴은 상기 제2 연결 패턴과 상기 제1 방향으로 이격되고,
    상기 제1 연결 패턴은 상기 제2 연결 패턴과 상기 제2 방향으로 이격된 표시 장치.
  8. 제5 항에 있어서,
    상기 제1 전극과 상기 제2 방향으로 이격된 제3 전극을 더 포함하고,
    상기 제1 전극과 상기 제3 전극은 상기 제1 방향으로 연장되되 다른 상기 제1 전극 및 상기 제3 전극과 제1 분리부를 사이에 두고 상기 제1 방향으로 이격되고,
    상기 제2 전극은 상기 제1 분리부와 상기 제1 방향으로 비중첩하도록 배치된 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 연결 패턴, 및 상기 제2 연결 패턴은 상기 제1 분리부의 상기 제1 방향 일 측에서 상기 제3 전극을 사이에 두고 서로 상기 제2 방향으로 이격되고,
    상기 제3 연결 패턴은 상기 제1 분리부의 상기 제1 방향 타 측에 배치되며 상기 제1 전극 및 상기 제3 전극 사이에 배치된 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 방향 및 상기 제2 방향으로 연장된 부분을 포함하여 상기 발광 소자들이 배치된 영역을 둘러싸는 뱅크층을 더 포함하고,
    상기 제2 전극은 상기 뱅크층의 상기 제2 방향으로 연장된 부분을 가로지르도록 배치되고,
    상기 제1 분리부는 상기 뱅크층이 둘러싸는 영역의 외측에 배치된 표시 장치.
  11. 제1 항에 있어서,
    상기 발광 소자들 및 상기 제1 전극과 상기 제2 전극이 배치된 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하고,
    상기 데이터 라인은 일부분이 상기 비표시 영역까지 연장되고,
    상기 제1 연결 패턴 및 상기 제2 연결 패턴은 각각 상기 비표시 영역에 배치되고,
    상기 비표시 영역에서 상기 제1 연결 패턴 및 상기 제1 전압 배선과 중첩하는 제1 브릿지 패턴, 및 상기 비표시 영역에서 상기 제2 연결 패턴 및 상기 데이터 라인과 중첩하는 제2 브릿지 패턴을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 연결 패턴 및 상기 제2 연결 패턴은 상기 비표시 영역에 배치된 제2 분리부를 사이에 두고 서로 이격된 표시 장치.
  13. 제11 항에 있어서,
    상기 제1 브릿지 패턴 및 상기 제2 브릿지 패턴은 각각 상기 제1 전압 배선 및 상기 데이터 라인보다 상부에 위치하고 상기 제1 연결 패턴 및 상기 제2 연결 패턴보다 하부에 위치한 층에 배치된 표시 장치.
  14. 표시 영역, 및 상기 표시 영역을 둘러싸는 비표시 영역;
    상기 표시 영역 및 상기 비표시 영역에 제1 방향으로 연장되고 서로 상기 제1 방향과 교차하는 제2 방향으로 이격된 제1 전압 배선, 및 제2 전압 배선;
    상기 제1 방향으로 연장되며 상기 제1 전압 배선과 상기 제2 전압 배선 사이에 배치된 적어도 하나의 데이터 라인;
    상기 제1 방향으로 연장되며 상기 제1 전압 배선과 상기 데이터 라인 사이에 배치된 초기화 전압 배선;
    상기 비표시 영역에 배치되고 상기 제1 전압 배선, 상기 데이터 라인, 및 상기 초기화 전압 배선들 중 어느 하나와 접촉하는 복수의 브릿지 패턴들;
    상기 비표시 영역에서 상기 브릿지 패턴들 중 어느 하나와 접촉하고, 상기 제1 전압 배선, 상기 데이터 라인, 및 상기 초기화 전압 배선들 중 어느 하나와 전기적으로 연결된 복수의 연결 패턴들;
    상기 표시 영역에서 상기 제1 방향으로 연장되며 서로 상기 제2 방향으로 이격된 제1 전극과 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하고,
    상기 연결 패턴은 각각 상기 제1 전극 및 상기 제2 전극과 동일한 층에 배치된 표시 장치.
  15. 제14 항에 있어서,
    상기 복수의 브릿지 패턴들은 각각 상기 제1 전압 배선보다 상부에 위치한 층에 배치되고 상기 연결 패턴들보다 하부에 위치한 층에 배치된 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 전극은 상기 브릿지 패턴과 동일한 층에 배치되고 상기 제1 전압 배선과 전기적으로 연결된 전극 패턴과 직접 접촉하고,
    상기 제2 전극은 상기 브릿지 패턴과 동일한 층에 배치되고 상기 제2 전압 배선과 접촉하는 제3 전압 배선과 직접 접촉하는 표시 장치.
  17. 제16 항에 있어서,
    상기 데이터 라인은 상기 초기화 전압 배선과 상기 제2 전압 배선 사이에 복수개로 배치되고,
    상기 브릿지 패턴은 상기 제1 전압 배선과 접촉하는 제1 브릿지 패턴, 상기 복수의 데이터 라인들 각각과 접촉하는 복수의 제2 브릿지 패턴들, 및 상기 초기화 전압 배선과 접촉하는 제3 브릿지 패턴을 포함하고,
    상기 연결 패턴은 상기 제1 브릿지 패턴과 접촉하는 제1 연결 패턴, 상기 복수의 제2 브릿지 패턴과 각각 접촉하는 복수의 제2 연결 패턴들, 및 상기 제3 브릿지 패턴과 접촉하는 제3 연결 패턴을 포함하며,
    상기 제1 연결 패턴, 상기 제2 연결 패턴들, 및 상기 제3 연결 패턴은 서로 이격되어 배치된 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 방향으로 연장되어 상기 표시 영역 및 상기 비표시 영역에 걸쳐 배치된 복수의 스캔 라인들을 더 포함하고,
    상기 브릿지 패턴들 중 어느 하나는 상기 스캔 라인들 중 어느 하나와 접촉하고, 상기 연결 패턴들 중 어느 하나는 상기 스캔 라인과 접촉하는 상기 브릿지 패턴과 직접 접촉하는 표시 장치.
  19. 제16 항에 있어서,
    상기 표시 영역에서 상기 제1 방향 및 상기 제2 방향으로 배열되고, 상기 제1 전극, 상기 제2 전극 및 상기 발광 소자를 포함하는 복수의 서브 화소들을 포함하고,
    상기 연결 패턴들 및 상기 브릿지 패턴들 각각은 상기 표시 영역의 상기 제1 방향의 일측에 위치한 상기 비표시 영역에 배치되며, 상기 제2 방향으로 배열된 상기 서브 화소열들 각각에 대응되어 배치된 표시 장치.
  20. 제16 항에 있어서,
    상기 표시 영역에서 상기 제1 방향 및 상기 제2 방향으로 배열되고, 상기 제1 전극, 상기 제2 전극 및 상기 발광 소자를 포함하는 복수의 서브 화소들을 포함하는 복수의 화소들을 포함하고,
    상기 연결 패턴들 및 상기 브릿지 패턴들 각각은 상기 표시 영역의 상기 제1 방향의 타측에 위치한 상기 비표시 영역에 배치되며, 상기 제2 방향으로 배열된 화소열들 각각에 대응되어 배치된 표시 장치.
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