WO2023191447A1 - 표시 장치 - Google Patents

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WO2023191447A1
WO2023191447A1 PCT/KR2023/004107 KR2023004107W WO2023191447A1 WO 2023191447 A1 WO2023191447 A1 WO 2023191447A1 KR 2023004107 W KR2023004107 W KR 2023004107W WO 2023191447 A1 WO2023191447 A1 WO 2023191447A1
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electrode
disposed
pattern
connection
voltage line
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PCT/KR2023/004107
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Inventor
박도영
채종철
홍성철
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삼성디스플레이 주식회사
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    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
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    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]

Definitions

  • the present invention relates to a display device.
  • OLED Organic Light Emitting Display
  • LCD Liquid Crystal Display
  • a self-luminous display device that includes a light-emitting element is a device that displays images on a display device.
  • Self-luminous display devices include organic light-emitting displays that use organic materials as light-emitting materials, and inorganic light-emitting displays that use inorganic materials as light-emitting materials.
  • the problem to be solved by the present invention is to provide a display device that can prevent misalignment of light emitting elements by including a connection pattern that is a trace of electrical connection to two different wires.
  • a display device includes a first voltage wire and a second voltage wire extending in a first direction and spaced apart from each other in a second direction, and between the first voltage wire and the second voltage wire.
  • a data line disposed and extending in the first direction, a first electrode disposed extending in the first direction and electrically connected to the first voltage wire, spaced apart from the first electrode in the second direction, and the first electrode a second electrode extending in the direction and electrically connected to the second voltage wire, a plurality of light emitting elements disposed on the first electrode and the second electrode, and disposed spaced apart from the first electrode and the second electrode and includes a first connection pattern electrically connected to the first voltage line, and a second connection pattern electrically connected to the data line, wherein the first connection pattern and the second connection pattern are connected to the first electrode and the They are placed on the same layer as the second electrode, but are spaced apart from each other.
  • a third voltage line extending in the second direction to intersect the first voltage line and contacting the first voltage line, and a first bridge pattern disposed to overlap the data line, wherein the first connection pattern is disposed to overlap the first voltage wire and the third voltage wire and is in contact with the third voltage wire, and the second connection pattern may overlap the first bridge pattern and be in contact with the first bridge pattern.
  • the third voltage wire and the first bridge pattern may be disposed in a layer located above the first voltage wire and the second voltage wire and below the first connection pattern and the second connection pattern.
  • the first electrode may be in contact with the electrode pattern and the second electrode may be in contact with the fourth voltage wire.
  • an initialization voltage line extending in the first direction between the first voltage line and the data line, a second bridge pattern overlapping the initialization voltage line and in contact with the initialization voltage line, and overlapping with the second bridge pattern; It may further include a third connection pattern in contact with the second bridge pattern.
  • the third connection pattern may be disposed on the same layer as the first electrode, the second electrode, the first connection pattern, and the second connection pattern, but may be spaced apart from the first connection pattern and the second connection pattern. there is.
  • the third connection pattern may be spaced apart from the second connection pattern in the first direction, and the first connection pattern may be spaced apart from the second connection pattern in the second direction.
  • the first connection pattern and the second connection pattern are spaced apart from each other in the second direction with the third electrode interposed on one side of the first separator in the first direction, and the third connection pattern is 1 It is disposed on the other side of the separation part in the first direction and may be disposed between the first electrode and the third electrode.
  • the first connection pattern and the second connection pattern are each disposed in the non-display area, a first bridge pattern overlapping the first connection pattern and the first voltage line in the non-display area, and the non-display area may further include a second bridge pattern overlapping the second connection pattern and the data line.
  • the first connection pattern and the second connection pattern may be spaced apart from each other with a second separation portion disposed in the non-display area interposed therebetween.
  • the first bridge pattern and the second bridge pattern may be located above the first voltage line and the data line, respectively, and may be disposed on a layer below the first connection pattern and the second connection pattern.
  • a display device for solving the above problem includes a display area, a non-display area surrounding the display area, the display area and the non-display area extending in a first direction and crossing each other in the first direction. a first voltage wire and a second voltage wire spaced apart in a second direction, at least one data line extending in the first direction and disposed between the first voltage wire and the second voltage wire, in the first direction an initialization voltage line extending between the first voltage line and the data line, and a plurality of lines disposed in the non-display area and contacting any one of the first voltage line, the data line, and the initialization voltage line.
  • bridge patterns a plurality of connection patterns in contact with any one of the bridge patterns in the non-display area and electrically connected to any one of the first voltage wire, the data line, and the initialization voltage wire, A first electrode and a second electrode extending in the first direction in the display area and spaced apart from each other in the second direction, and a plurality of light emitting elements disposed on the first electrode and the second electrode,
  • the connection pattern is disposed on the same layer as the first electrode and the second electrode, respectively.
  • the plurality of bridge patterns may each be disposed on a layer located above the first voltage line and may be disposed on a layer located below the connection patterns.
  • the first electrode is placed on the same layer as the bridge pattern and is in direct contact with an electrode pattern electrically connected to the first voltage wire
  • the second electrode is placed on the same layer as the bridge pattern and is connected to the second voltage wire. It may be in direct contact with the third voltage wire that is in contact.
  • a plurality of data lines are disposed between the initialization voltage line and the second voltage line, and the bridge pattern includes a first bridge pattern in contact with the first voltage line and a plurality of data lines in contact with each of the plurality of data lines.
  • second bridge patterns ; and a third bridge pattern in contact with the initialization voltage wire, wherein the connection pattern includes a first connection pattern in contact with the first bridge pattern and a plurality of second connection patterns respectively in contact with the plurality of second bridge patterns. and a third connection pattern contacting the third bridge pattern, wherein the first connection pattern, the second connection patterns, and the third connection pattern may be arranged to be spaced apart from each other.
  • each is disposed in the non-display area located on one side of the first direction of the display area, and may be disposed to correspond to each of the sub-pixel columns arranged in the second direction.
  • each of the bridge patterns may be disposed in the non-display area located on the other side of the display area in the first direction, and may be disposed to correspond to each of the pixel columns arranged in the second direction.
  • a display device includes a contact electrode layer, an intermediate layer, and a connection electrode layer sequentially disposed on a light emitting device.
  • a disconnection defect occurs in the contact electrode layer, a repair process is immediately possible through the connection electrode layer, which has the effect of facilitating the repair process.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a plan view illustrating a schematic arrangement of wires of a display device according to an exemplary embodiment.
  • Figure 3 is a pixel circuit diagram of a sub-pixel disposed in a display device according to an embodiment.
  • FIG. 4 is a layout diagram illustrating wires arranged in one pixel of a display device according to an exemplary embodiment.
  • FIG. 5 is a layout diagram of wires arranged in the first sub-pixel of FIG. 4 .
  • FIG. 6 is a plan view showing the arrangement of a third conductive layer and electrodes disposed in one pixel of a display device according to an embodiment.
  • FIG. 7 is a plan view showing the arrangement of electrodes and light-emitting elements disposed in one sub-pixel of a display device according to an embodiment.
  • Figure 8 is a cross-sectional view taken along line N1-N1' in Figure 5.
  • Figure 9 is a cross-sectional view taken along lines N2-N2' and N3-N3' of Figure 5.
  • Figure 10 is a cross-sectional view taken along line N4-N4' in Figure 7.
  • Figure 11 is a cross-sectional view taken along line N5-N5' in Figure 7.
  • FIG. 12 is an enlarged plan view illustrating a portion where voltage lines and conductive patterns adjacent thereto are disposed in a display device according to an exemplary embodiment.
  • FIG. 13 is a plan view showing the relative arrangement of the first conductive layer, the third conductive layer, and the electrodes in the portion shown in FIG. 12.
  • FIG. 14 is a cross-sectional view taken along lines P1-P1', P2-P2', and P3-P3' of FIG. 13.
  • Figure 15 is a schematic diagram of a light emitting device according to one embodiment.
  • FIG. 16 is a plan view illustrating pixels adjacent to a non-display area and wires arranged in the non-display area of a display device according to another exemplary embodiment.
  • Figure 17 is a cross-sectional view taken along line P4-P4' of Figure 16.
  • FIG. 18 is a plan view illustrating pixels adjacent to a non-display area and wires arranged in the non-display area of a display device according to another exemplary embodiment.
  • Figure 19 is a cross-sectional view taken along line P5-P5' of Figure 18.
  • FIG. 20 is a plan view illustrating a schematic arrangement of wires of a display device according to an embodiment.
  • Figure 21 is a pixel circuit diagram of a sub-pixel disposed in a display device according to an embodiment.
  • FIG. 22 is a layout diagram illustrating wires arranged in one pixel of a display device according to an embodiment.
  • FIG. 23 is a plan view showing the arrangement of electrodes and light-emitting elements disposed in one sub-pixel of a display device according to an embodiment.
  • Figure 24 is a cross-sectional view taken along line Q1-Q1' in Figure 23.
  • Figure 25 is a cross-sectional view taken along line Q2-Q2' in Figure 23.
  • Figure 26 is a cross-sectional view taken along line Q3-Q3' in Figure 23.
  • FIG. 27 is a plan view showing pixels adjacent to the non-display area of the display device of FIG. 21 and wires arranged in the non-display area.
  • FIG. 28 is a plan view showing pixels adjacent to the non-display area of the display device of FIG. 21 and wires arranged in the non-display area.
  • FIG. 29 is a plan view illustrating pixels adjacent to a non-display area and wires arranged in the non-display area of a display device according to another embodiment.
  • first, second, etc. are used to describe various components, these components are of course not limited by these terms. These terms are merely used to distinguish one component from another. Therefore, it goes without saying that the first component mentioned below may also be a second component within the technical spirit of the present invention.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • the display device 10 displays moving images or still images.
  • the display device 10 may refer to any electronic device that provides a display screen. For example, televisions, laptops, monitors, billboards, Internet of Things, mobile phones, smart phones, tablet PCs (personal computers), electronic watches, smart watches, watch phones, head-mounted displays, mobile communication terminals, etc. that provide display screens.
  • the display device 10 may include an electronic notebook, an e-book, a Portable Multimedia Player (PMP), a navigation device, a game console, a digital camera, a camcorder, etc.
  • PMP Portable Multimedia Player
  • the display device 10 includes a display panel that provides a display screen.
  • Examples of display panels include inorganic light emitting diode display panels, organic light emitting display panels, quantum dot light emitting display panels, plasma display panels, and field emission display panels.
  • an inorganic light emitting diode display panel is used as an example of a display panel, but it is not limited thereto, and the same technical idea can be applied to other display panels as well.
  • the shape of the display device 10 may be modified in various ways.
  • the display device 10 may have a shape such as a horizontally long rectangle, a vertically long rectangle, a square, a square with rounded corners (vertices), another polygon, or a circle.
  • the shape of the display area DPA of the display device 10 may also be similar to the overall shape of the display device 10.
  • FIG. 1 a display device 10 having a long rectangular shape in the second direction DR2 is illustrated.
  • the display device 10 may include a display area (DPA) and a non-display area (NDA).
  • the display area (DPA) is an area where the screen can be displayed, and the non-display area (NDA) is an area where the screen is not displayed.
  • the display area (DPA) may be referred to as an active area, and the non-display area (NDA) may also be referred to as an inactive area.
  • the display area DPA may generally occupy the center of the display device 10.
  • the display device 10 may include a plurality of pixels (PX) arranged in the display area (DPA).
  • a plurality of pixels (PX) may be arranged in a matrix direction.
  • different pixels PX may be arranged in the first direction DR1 and the second direction DR2.
  • the shape of each pixel PX may be a rectangle or square in plan, but is not limited thereto and may be a diamond shape with each side inclined in one direction.
  • Each pixel (PX) may be arranged in a stripe type or an island type. Additionally, each of the pixels PX may display a specific color by including one or more light-emitting elements that emit light in a specific wavelength range.
  • a non-display area may be placed around the display area (DPA).
  • the non-display area (NDA) may completely or partially surround the display area (DPA).
  • the display area DPA has a rectangular shape, and the non-display area NDA may be arranged adjacent to four sides of the display area DPA.
  • the non-display area NDA may form the bezel of the display device 10.
  • wires or circuit drivers included in the display device 10 may be disposed, or external devices may be mounted.
  • FIG. 2 is a plan view illustrating a schematic arrangement of wires of a display device according to an exemplary embodiment.
  • the display device 10 may include a plurality of wires.
  • the display device 10 includes a plurality of scan lines (SL1, SL2), a plurality of data lines (DTL1, DTL2, DTL3), an initialization voltage line (VIL), and a plurality of voltage lines (VL; VL1, VL2, VL3, VL4) may be included.
  • the display device 10 may further include other wires.
  • the plurality of wires may include wires made of a first conductive layer and extending in the first direction DR1 and wires made of a third conductive layer and extended in the second direction DR2.
  • the extension direction of each wire is not limited to this.
  • the first scan line SL1 and the second scan line SL2 may be arranged to extend in the second direction DR.
  • a pair of first scan lines (SL1) and second scan lines (SL2) are arranged to be spaced apart from each other in the first direction (DR1), and another pair of first scan lines (SL1) and second scan lines (SL2) ) and may be repeatedly arranged in the first direction (DR1).
  • the first scan line SL1 and the second scan line SL2 may be electrically connected to the scan driver SCD disposed on one side of the display area DPA in the second direction DR2.
  • the first scan line SL1 and the second scan line SL2 may be arranged in the non-display area NDA to cross the display area DPA from the scan driver SCD in the second direction DR2.
  • connection may mean not only that one member is connected to another member through mutual physical contact, but also that it is connected through another member. Additionally, it can be understood as one integrated member, where one part and another part are interconnected due to the integrated member. Furthermore, the connection between one member and another member can be interpreted to include not only direct contact but also electrical connection through the other member.
  • the data lines DTL may be arranged to extend in the first direction DR1.
  • the data line (DTL) includes a first data line (DTL1), a second data line (DTL2), and a third data line (DTL3), and one of the first to third data lines (DTL1, DTL2, and DTL3) is A pair can be formed.
  • the first to third data lines DTL1, DTL2, and DTL3 are arranged to be spaced apart from each other in the second direction DR2, and other wires may be arranged between them.
  • Each of the data lines DTL1, DTL2, and DTL3 may be arranged to extend from the pad area PDA disposed in the non-display area NDA to the display area DPA.
  • the initialization voltage line VIL may be arranged to extend in the first direction DR1.
  • the initialization voltage line (VIL) may be disposed between the data lines (DTL) and the first voltage line (VL1).
  • the initialization voltage line VIL may extend from the pad area PDA disposed in the non-display area NDA in the first direction DR1 to the display area DPA.
  • the first voltage line (VL1) and the second voltage line (VL2) are arranged to extend in the first direction (DR1), and the third voltage line (VL3) and the fourth voltage line (VL4) are disposed in the second direction (DR2) It is extended and placed as.
  • the first voltage line (VL1) and the second voltage line (VL2) are alternately arranged in the second direction (DR2), and the third voltage line (VL3) and the fourth voltage line (VL4) are arranged in the first direction (DR1) Can be arranged alternately.
  • the first voltage line (VL1) and the second voltage line (VL2) extend in the first direction (DR1) and are arranged to cross the display area (DPA), and the third voltage line (VL3) and the fourth voltage line ( In VL4), some of the wires may be arranged in the display area DPA and other wires may be arranged in the non-display area NDA located on both sides of the first direction DR1 of the display area DPA.
  • the first voltage line (VL1) and the second voltage line (VL2) are made of a first conductive layer, and the third voltage line (VL3) and the fourth voltage line (VL4) are disposed on a layer different from the first conductive layer. It may be composed of a third conductive layer.
  • the first voltage line (VL1) is connected to at least one third voltage line (VL3)
  • the second voltage line (VL2) is connected to at least one fourth voltage line (VL4)
  • a plurality of voltage lines (VL) are displayed.
  • the entire area (DPA) may have a mesh structure. However, it is not limited to this.
  • the data line (DTL), the initialization voltage line (VIL), the first voltage line (VL1), and the second voltage line (VL2) may be electrically connected to at least one wiring pad (WPD).
  • Each wiring pad (WPD) may be placed in the non-display area (NDA).
  • NDA non-display area
  • each wiring pad WPD may be disposed in the lower pad area PDA on the other side of the display area DPA in the first direction DR1.
  • the plurality of data lines (DTL) are each connected to different data line pads (WPD_DT).
  • each wiring pad WPD is disposed in the pad area PDA located below the display area DPA, but the present invention is not limited thereto.
  • Some of the plurality of wiring pads (WPD) may be disposed on either the upper side or the left and right sides of the display area (DPA).
  • Each pixel (PX) or sub-pixel (SPXn, n is an integer from 1 to 3) of the display device 10 includes a pixel driving circuit.
  • the above-mentioned wires may apply a driving signal to each pixel driving circuit while passing through or around each pixel (PX).
  • the pixel driving circuit may include a transistor and a capacitor. The number of transistors and capacitors in each pixel driving circuit can be varied.
  • each sub-pixel SPXn of the display device 10 may have a 3T1C structure in which the pixel driving circuit includes three transistors and one capacitor.
  • the pixel driving circuit will be described using the 3T1C structure as an example, but the pixel driving circuit is not limited thereto, and various other modified structures such as the 2T1C structure, 7T1C structure, and 6T1C structure may be applied.
  • FIG. 3 is a pixel circuit diagram of a sub-pixel disposed in a display device according to an embodiment.
  • each sub-pixel (SPXn) of the display device 10 includes, in addition to a light emitting diode (EL), three transistors (T1, T2, T3) and one storage capacitor (Cst). Includes.
  • EL light emitting diode
  • T1, T2, T3 three transistors
  • Cst storage capacitor
  • the light emitting diode (EL) emits light according to the current supplied through the first transistor (T1).
  • a light emitting diode (EL) includes a first electrode, a second electrode, and at least one light emitting element disposed between them.
  • the light emitting device can emit light in a specific wavelength range by electrical signals transmitted from the first electrode and the second electrode.
  • One end of the light emitting diode (EL) is connected to the source electrode of the first transistor (T1), and the other end is connected to a low potential voltage (hereinafter, first power voltage) lower than the high potential voltage (hereinafter, first power voltage) of the first voltage line (VL1).
  • first power voltage a low potential voltage
  • first power voltage a low potential voltage lower than the high potential voltage (hereinafter, first power voltage) of the first voltage line (VL1).
  • VL2 second voltage line
  • the first transistor T1 adjusts the current flowing from the first voltage line VL1 to which the first power voltage is supplied to the light emitting diode EL according to the voltage difference between the gate electrode and the source electrode.
  • the first transistor T1 may be a driving transistor for driving the light emitting diode EL.
  • the gate electrode of the first transistor T1 is connected to the source electrode of the second transistor T2, the source electrode is connected to the first electrode of the light emitting diode EL, and the drain electrode is connected to the first electrode to which the first power voltage is applied. 1 Can be connected to the voltage wire (VL1).
  • the second transistor T2 is turned on by the scan signal of the first scan line SL1 and connects the data line DTL to the gate electrode of the first transistor T1.
  • the gate electrode of the second transistor T2 may be connected to the first scan line SL1
  • the source electrode may be connected to the gate electrode of the first transistor T1
  • the drain electrode may be connected to the data line DTL.
  • the third transistor T3 is turned on by the scan signal of the second scan line SL2 and connects the initialization voltage line VIL to one end of the light emitting diode EL.
  • the gate electrode of the third transistor T3 is connected to the second scan line SL2, the drain electrode is connected to the initialization voltage line VIL, and the source electrode is connected to one end of the light emitting diode EL or the first transistor ( It can be connected to the source electrode of T1).
  • each transistor T1, T2, and T3 may be formed as a thin film transistor.
  • each transistor (T1, T2, T3) is formed of an N-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but is not limited thereto. That is, each transistor T1, T2, and T3 may be formed as a P-type MOSFET, or some may be formed as an N-type MOSFET, and others may be formed as a P-type MOSFET.
  • the storage capacitor Cst is formed between the gate electrode and the source electrode of the first transistor T1.
  • the storage capacitor Cst stores the difference voltage between the gate voltage and the source voltage of the first transistor T1.
  • FIG. 4 is a layout diagram illustrating wires arranged in one pixel of a display device according to an exemplary embodiment.
  • FIG. 5 is a layout diagram of wires arranged in the first sub-pixel of FIG. 4 .
  • FIG. 4 and 5 show the planar arrangement of the first conductive layer, semiconductor layer, second conductive layer, and third conductive layer of the display device 10.
  • FIG. 4 shows the conductive layers and the semiconductor layer disposed in one pixel (PX)
  • FIG. 5 shows the conductive layers and the semiconductor layer disposed in the first sub-pixel (SPX1) of FIG. 4 in an enlarged scale.
  • the planar arrangement of the second sub-pixel SPX2 and the third sub-pixel SPX3 may be substantially the same as that of the first sub-pixel SPX1.
  • each pixel PX of the display device 10 may include a plurality of sub-pixels SPXn (where n is 1 to 3).
  • one pixel (PX) may include a first sub-pixel (SPX1), a second sub-pixel (SPX2), and a third sub-pixel (SPX3).
  • the first sub-pixel (SPX1) emits light of the first color
  • the second sub-pixel (SPX2) emits light of the second color
  • the third sub-pixel (SPX3) emits light of the third color.
  • the first color may be red
  • the second color may be green
  • the third color may be blue.
  • each sub-pixel (SPXn) or some of the plurality of sub-pixels (SPXn) may emit light of the same color.
  • each sub-pixel (SPXn) emits the same blue light
  • two sub-pixels (SPXn) emit the same blue light
  • the other sub-pixel (SPXn) emits blue and different green light.
  • one pixel (PX) includes three sub-pixels (SPXn), but the present invention is not limited thereto, and the pixel (PX) may include a larger number of sub-pixels (SPXn).
  • the sub-pixels SPXn of each pixel PX may be arranged in the second direction DR2 within the pixel PX.
  • the first sub-pixel SPX1 is located on the left side of the center of the pixel PX in the second direction DR2
  • the second sub-pixel SPX2 is located in the center of the pixel PX
  • the pixel SPX3 may be arranged on the right side, the other side in the second direction DR2, from the center of the pixel PX.
  • the structures of the conductive layers and the semiconductor layer disposed in the first sub-pixel (SPX1), the second sub-pixel (SPX2), and the third sub-pixel (SPX3) may be substantially the same as each other.
  • each sub-pixel SPXn
  • circuit layers connected to the first to third sub-pixels SPX1, SPX2, SPX3 are arranged in a specific pattern, and the patterns may be repeatedly arranged for one sub-pixel (SPXn).
  • each sub-pixel may be different from each other, but the structures of the electrodes, light emitting elements, and connection electrodes disposed on the conductive layers may be different from each other.
  • the batches may be identical to each other.
  • one pixel (PX) has a circuit layer connected to the first to third sub-pixels (SPX1, SPX2, SPX3) arranged in a specific pattern, and the patterns are not one sub-pixel (SPXn), but one Pixels (PX) may be repeatedly arranged as a unit.
  • the display device 10 includes a first substrate (shown in FIG. 8) and a first substrate. It may include a first conductive layer, a semiconductor layer, a second conductive layer, and a third conductive layer disposed thereon.
  • the display device 10 may further include a plurality of insulating layers disposed between the conductive layers and the semiconductor layer.
  • the semiconductor layer, conductive layer, and insulating layer may constitute a circuit layer and a display element layer of the display device 10, respectively.
  • the cross-sectional structure of the display device 10 will be described later with further reference to other drawings.
  • the planar arrangement of the conductive layers and the semiconductor layer disposed in one pixel (PX) or one sub-pixel (SPXn) of the display device 10 will be described in detail.
  • the first conductive layer includes a first voltage line (VL1), a second voltage line (VL2), an initialization voltage line (VIL), and data lines (DTL; DTL1, DTL2, DTL3) extending in the first direction (DR1), and a lower metal layer (BML).
  • VL1 first voltage line
  • VL2 second voltage line
  • VIL initialization voltage line
  • DTL data lines
  • DTL1, DTL2, DTL3 extending in the first direction
  • BML lower metal layer
  • the first voltage line (VL1) and the second voltage line (VL2) are arranged to extend in the first direction (DR1), and they each include a plurality of pixels (PX) and sub-pixels ( Can be deployed across SPXn).
  • the first voltage line VL1 and the second voltage line VL2 may be spaced apart from each other in the second direction DR2 and disposed in each sub-pixel SPXn.
  • the first voltage line VL1 may be located on the left side of the center of the sub-pixel SPXn
  • the second voltage line VL2 may be located on the right side of the center of the sub-pixel SPXn.
  • the first voltage line VL1 and the second voltage line VL2 of the two sub-pixels SPXn adjacent to each other in the second direction DR2 may be disposed adjacent to each other.
  • the second voltage line VL2 of the first sub-pixel SPX1 is more connected to the first sub-pixel SPX2 than the first voltage line VL1 connected to the first sub-pixel SPX1. It can be placed closer to the voltage line (VL1).
  • the first voltage line (VL1) is electrically connected to the first electrode (shown in FIG. 7) of each sub-pixel (SPXn) through the first transistor (T1), and the second voltage line (VL2) is connected to another conductive layer. It may be electrically connected to the third electrode (shown in FIG. 7) through the fourth voltage line VL4. However, it is not limited to this. In some embodiments, the first voltage line (VL1) and the second voltage line (VL2) are not electrically connected to the electrodes (shown in FIG. 7), but are connected to a connection electrode (shown in FIG. 7) that contacts the light emitting device (shown in FIG. 7). (shown in FIG. 7) may be directly electrically connected.
  • the first voltage line (VL1) and the second voltage line (VL2) connect the power supply voltage applied from the voltage line pads (WPD_VL1 and WPD_VL2) to the electrodes (shown in FIG. 7) or electrodes disposed in each sub-pixel (SPXn), respectively. It can be delivered to electrodes (shown in FIG. 7).
  • the first voltage line VL1 is applied with a high potential voltage (or first power voltage) transmitted to the first electrode RME1
  • the second voltage line VL2 is applied with a low potential voltage transmitted to the second electrode RME2.
  • a potential voltage (or a second power supply voltage) may be applied.
  • the plurality of data lines DTL1, DTL2, and DTL3 are arranged to extend in the first direction DR1.
  • a first data line (DTL1), a second data line (DTL2), and a third data line (DTL3) are disposed in one pixel (PX), and each data line (DTL1, DTL2, DTL3) moves in the first direction (DR1). ) may be arranged across a plurality of pixels (PX) or sub-pixels (SPXn). Different data lines (DTL) may be disposed in different sub-pixels (SPXn).
  • the first data line DTL1 is located in the first sub-pixel SPX1
  • the second data line DTL2 is located in the second sub-pixel SPX2
  • the third data line DTL3 is located in the second sub-pixel SPX2. It may be placed in the third sub-pixel (SPX3).
  • Each of the data lines DTL may be disposed between the first voltage line VL1 and the second voltage line VL2 in each sub-pixel SPXn.
  • each of the data lines DTL may be disposed adjacent to the left side of the second voltage line VL2 in the second direction DR2.
  • Each data line (DTL1, DTL2, DTL3) is electrically connected to the second transistor (T2) through a conductive pattern disposed on another conductive layer and can apply a data signal to the second transistor (T2).
  • the initialization voltage line VIL extends in the first direction DR1 and is disposed across a plurality of pixels PX arranged in the first direction DR1.
  • a plurality of initialization voltage lines (VIL) are disposed in one pixel (PX), and these may be disposed in different sub-pixels (SPXn).
  • one pixel (PX) includes three sub-pixels (SPXn)
  • three initialization voltage lines (VIL) may be disposed in one pixel (PX).
  • the display device 10 may further include an initialization voltage distribution line disposed across a plurality of sub-pixels SPXn for each pixel PX and electrically connected to the initialization voltage line VIL.
  • the initialization voltage line (VIL) may be disposed between the first voltage line (VL1) and the data line (DTL) in each sub-pixel (SPXn). In one embodiment, the initialization voltage line (VIL) may be disposed adjacent to the left side of the data line (DTL) and closer to the data line (DTL) than the first voltage line (VL1). The initialization voltage line VIL may be electrically connected to the third transistor T3 and may apply an initialization voltage to the third transistor T3.
  • the lower metal layers BML may be disposed between the first voltage line VL1 and the initialization voltage line VIL.
  • a plurality of lower metal layers (BML) are disposed in one pixel (PX), and these may be disposed in different sub-pixels (SPXn).
  • one pixel (PX) includes three sub-pixels (SPXn)
  • three lower metal layers (BML) may be disposed in one pixel (PX).
  • the lower metal layer (BML) is disposed to overlap the first active layer (ACT1) of the semiconductor layer and the first electrode pattern (CSE1) of the second conductive layer.
  • the lower metal layer (BML) prevents light from being incident on the active layer (ACT1) of the first transistor (T1) or is electrically connected to the first active layer (ACT1) to stabilize the characteristics of the first transistor (T1). It can perform its function.
  • the lower metal layer BML may be formed of an opaque metal material that blocks light transmission.
  • the present invention is not limited to this, and in some cases, the lower metal layer (BML) may be omitted.
  • the semiconductor layer may be disposed on the first conductive layer.
  • the semiconductor layer may include active layers (ACT1, ACT2, and ACT3) of transistors (T1, T2, and T3).
  • the active layers (ACT1, ACT2, and ACT3) include the first active layer (ACT1) of the first transistor (T1) connected to each sub-pixel (SPXn), the second active layer (ACT2) of the second transistor (T2), and It may include a third active layer (ACT3) of the third transistor (T3).
  • the first active layer (ACT1) of the first transistor (T1) may be disposed deviated downward from the center of each sub-pixel (SPXn).
  • the first active layer (ACT1) includes a first voltage line (VL1) of the first conductive layer, a lower metal layer (BML), a first electrode pattern (CSE1) of the second conductive layer, and a second electrode pattern ( CSE2) and the first conductive pattern DP1.
  • VL1 first voltage line
  • BML lower metal layer
  • CSE1 first electrode pattern of the second conductive layer
  • CSE2 second electrode pattern
  • the first active layer ACT1 includes a first region overlapping with the first conductive pattern DP1, a second region overlapping with the second electrode pattern CSE2, and a region other than the first region and the second region. It may partially include a third area overlapping with the first electrode pattern CSE1.
  • the first region of the first active layer (ACT1) may contact the first conductive pattern (DP1), and the second region may contact the second electrode pattern (CSE2).
  • the first region of the first active layer ACT1 may be a drain region, the second region may be a source region, and the third region may be a gate region.
  • the second active layer ACT2 of the second transistor T2 may be disposed above the center of each sub-pixel SPXn.
  • the second active layer (ACT2) includes the first electrode pattern (CSE1) of the second conductive layer, the first gate pattern (GP1), the second conductive pattern (DP2) of the second conductive layer, and the first scan line (SL1) Can be arranged to overlap.
  • the second active layer ACT2 includes a first region overlapping with the second conductive pattern DP2, a second region overlapping with the first electrode pattern CSE1, and a region other than the first and second regions. It may partially include a third area overlapping the first gate pattern GP1 and the first scan line SL1.
  • the first region of the second active layer ACT2 may contact the second conductive pattern DP2, and the second region may contact the first electrode pattern CSE1.
  • the first region of the second active layer ACT2 may be a drain region, the second region may be a source region, and the third region may be a gate region.
  • the third active layer (ACT3) of the third transistor (T3) may be disposed below the center of each sub-pixel (SPXn).
  • the third active layer ACT3 may be arranged to be spaced apart from the first active layer ACT1 in the first direction DR1.
  • the third active layer (ACT3) includes the second gate pattern (GP2) of the second conductive layer, the second electrode pattern (CSE2) of the third conductive layer, the third conductive pattern (DP3), and the second scan line (SL2) Can be arranged to overlap.
  • the third active layer ACT3 includes a first region overlapping with the third conductive pattern DP3, a second region overlapping with the second electrode pattern CSE2, and a region other than the first and second regions.
  • the first region of the third active layer ACT3 may contact the third conductive pattern DP3, and the second region may contact the second electrode pattern CSE2.
  • the first region of the third active layer ACT3 may be a drain region, the second region may be a source region, and the third region may be a gate region.
  • the semiconductor layer may include polycrystalline silicon, single crystalline silicon, oxide semiconductor, etc. In other embodiments, the semiconductor layer may include polycrystalline silicon.
  • the oxide semiconductor may be an oxide semiconductor containing indium (In).
  • the oxide semiconductor includes indium tin oxide (ITO), indium zinc oxide (IZO), indium gallium oxide (IGO), and indium zinc tin oxide (Indium Zinc Tin Oxide).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IGO indium gallium oxide
  • IGO indium zinc tin oxide
  • IZTO Indium Gallium Tin Oxide
  • IGZO Indium Gallium Zinc Oxide
  • IGZTO Indium Gallium Zinc Tin Oxide
  • the second conductive layer is disposed on the semiconductor layer.
  • the second conductive layer may include a plurality of gate patterns GP1 and GP2 and a first electrode pattern CSE1.
  • the first gate pattern GP1 may be disposed on the upper side of the sub-pixel SPXn.
  • the first gate pattern GP1 may be arranged to overlap the first scan line SL1 of the third conductive layer and the second active layer ACT2.
  • the first gate pattern GP1 may be in contact with the first scan line SL1 to apply a first scan signal, and may transmit the first scan signal to the second transistor T2.
  • the second gate pattern GP2 may be disposed below the sub-pixel SPXn.
  • the second gate pattern GP2 may be arranged to overlap the second scan line SL2 of the third conductive layer and the third active layer ACT3.
  • the second gate pattern GP2 may contact the second scan line SL2 to apply a second scan signal and transmit the second scan signal to the third transistor T3.
  • the first electrode pattern (CSE1) is formed between the first scan line (SL1) and the second scan line (SL2) of the third conductive layer, between the third voltage line (VL3) and the fourth voltage line (VL4), or in the semiconductor layer. It may be disposed between the second active layer (ACT2) and the third active layer (ACT3).
  • the first electrode pattern CSE1 may be arranged to overlap the lower metal layer BML of the first conductive layer, the first active layer ACT1 of the semiconductor layer, and the second electrode pattern CSE2 of the second conductive layer. .
  • a portion of the first electrode pattern CSE1 may overlap the third region of the first active layer ACT1 and may serve as a gate electrode of the first transistor T1.
  • the first electrode pattern CSE1 may be connected to the fourth conductive pattern DP4 of the third conductive layer and may transmit a data signal applied through the second transistor T2 to the first transistor T1.
  • the first electrode pattern CSE1 may overlap the second electrode pattern CSE2 to form a storage capacitor Cst.
  • the first electrode pattern CSE1 may be a first capacitance electrode of the storage capacitor Cst, and the second electrode pattern CSE2 may be a second capacitance electrode.
  • the third conductive layer is disposed on the second conductive layer.
  • the third conductive layer includes a first scan line (SL1), a second scan line (SL2), a third voltage line (VL3) and a fourth voltage line (VL4), and a plurality of conductive patterns (DP1, DP2, DP3, DP4). and a second electrode pattern (CSE2).
  • the first scan line SL1 and the second scan line SL2 are arranged to extend in the second direction DR2.
  • One first scan line (SL1) and one second scan line (SL2) are disposed in one pixel (PX), and each scan line (SL1, SL2) is a plurality of scan lines (SL1, SL2) arranged in the second direction (DR2). It may be arranged across pixels (PX) and sub-pixels (SPXn).
  • the first scan line SL1 and the second scan line SL2 are spaced apart from each other in the first direction DR1 and may be disposed on both sides of the first direction DR1 of each pixel PX.
  • the first scan line SL1 is placed above the pixel PX or the sub-pixel SPXn
  • the second scan line SL2 is placed below the pixel PX or the sub-pixel SPXn. It can be.
  • the first scan line (SL1) and the second scan line (SL2) may be electrically connected to the first transistor (T2) and the third transistor (T3) through gate patterns (GP1, GP2) disposed on different conductive layers, respectively.
  • the first scan line SL1 may contact the first gate pattern GP1 through the eighth contact hole CNT8 and may be electrically connected to the second transistor T2.
  • the second scan line SL2 may contact the second gate pattern GP2 through the eighth contact hole CNT8 and may be electrically connected to the third transistor T3.
  • the first scan line SL1 and the second scan line SL2 may transmit a first scan signal or a second scan signal to the second transistor T2 and the third transistor T3, respectively.
  • the third voltage line VL3 and the fourth voltage line VL4 extend in the second direction DR2 and span a plurality of pixels PX and sub-pixels SPXn arranged in the second direction DR2. It is placed.
  • the third voltage line VL3 may be disposed below each pixel PX in the plan view, and the fourth voltage line VL4 may be disposed above each pixel PX in the plan view.
  • the third voltage line VL3 may be electrically connected to the first voltage line VL1, and the fourth voltage line VL4 may be electrically connected to the second voltage line VL2.
  • the third voltage line VL3 may contact the first voltage line VL1 through the fourth contact hole CNT4 formed in an area crossing the first voltage line VL1.
  • the fourth voltage line VL4 may be in contact with the second voltage line VL2 through the fourth contact hole CNT4 formed in an area that intersects the second voltage line VL2.
  • the third voltage line VL3 and the fourth voltage line VL4 may be alternately arranged and spaced apart from each other in the first direction DR1.
  • the plurality of voltage lines VL1, VL2, VL3, and VL4 may extend from the display area DPA in the first direction DR1 and the second direction DR2 and may be arranged in a mesh structure.
  • the first voltage line (VL1) and the second voltage line (VL2) are made of a first conductive layer and extend in the first direction (DR1) and may be disposed in each pixel (PX).
  • the third voltage line VL3 and the fourth voltage line VL4 are made of a third conductive layer and extend in the second direction DR2 to be disposed in different rows of pixels PX.
  • a plurality of pixels PX adjacent to each other in the first direction DR1 may share the third voltage line VL3 or the fourth voltage line VL4.
  • the third voltage line VL3 disposed in the pixels PX of the first pixel row is disposed on the lower side and the fourth voltage line VL4 is disposed on the upper side.
  • the first pixel row and the pixel PX of the pixel row disposed on the upper side on one side of the first direction DR1 share the fourth voltage line VL4 and
  • the pixels PX of the pixel row disposed on the other side, the lower side may share the third voltage line VL3.
  • the pixels in the first pixel row include pixels with the third voltage line VL3 disposed at the lower side, and other pixel rows adjacent to the first pixel row in the first direction DR1 include the third voltage line VL3 at the upper side. It may include pixels arranged in .
  • the display device 10 can reduce the number of voltage wires arranged in the display area DPA and prevent a voltage drop in the voltage applied through the voltage wires in a large display device.
  • the first conductive pattern DP1 may be arranged to overlap the first voltage line VL1 and the first active layer ACT1.
  • the first conductive pattern DP1 may contact the first active layer ACT1 and the first voltage line VL1.
  • the first conductive pattern DP1 is electrically connected to the first voltage line VL1, and a portion of the first conductive pattern DP1 may serve as a drain electrode of the first transistor T1.
  • the second conductive pattern DP2 may be arranged to overlap the data line DTL and the second active layer ACT2.
  • the second conductive pattern DP2 may contact the second active layer ACT2 and the data line DTL.
  • the second conductive pattern DP2 is electrically connected to the data line DTL, and a portion of it may serve as a drain electrode of the second transistor T2.
  • the third conductive pattern DP3 may be arranged to overlap the initialization voltage line VIL and the third active layer ACT3.
  • the third conductive pattern DP3 may contact the third active layer ACT3 and the initialization voltage line VIL.
  • the third conductive pattern DP3 is electrically connected to the initialization voltage line VIL, and a portion of the third conductive pattern DP3 may serve as a drain electrode of the third transistor T3.
  • the fourth conductive pattern DP4 may be arranged to overlap the second active layer ACT2 and the first electrode pattern CSE1.
  • the fourth conductive pattern DP4 may contact the second active layer ACT2 and the first electrode pattern CSE1.
  • the fourth conductive pattern DP4 is electrically connected to the first electrode pattern CSE1, and a portion of the fourth conductive pattern DP4 may serve as a source electrode of the second transistor T2.
  • the second electrode pattern CSE2 may be disposed between the third voltage line VL3 and the fourth voltage line VL4.
  • the second electrode pattern CSE2 may be arranged to overlap the first electrode pattern CSE1 and the lower metal layers BML.
  • the second electrode pattern CSE2 is disposed to overlap the first electrode pattern CSE1 with the first interlayer insulating layer (shown in FIG. 8) interposed therebetween, and a storage capacitor Cst may be formed between them.
  • the second electrode pattern CSE2 may be disposed to partially overlap the first active layer ACT1 and the third active layer ACT3.
  • the second electrode pattern CSE2 may be connected to the first active layer ACT1, and a portion of the second electrode pattern CSE2 may serve as the first source electrode S1 of the first transistor T1.
  • the second electrode pattern CSE2 may be connected to the third active layer ACT3, and a portion of the second electrode pattern CSE2 may serve as the third source electrode S3 of the third transistor T3.
  • the second electrode pattern CSE2 may be electrically connected to the first electrode (shown in FIG. 7) disposed on the via layer VIA, which will be described later.
  • the fourth voltage line VL4 may be electrically connected to a third electrode (shown in FIG. 7), which will be described later.
  • the patterns and wires of the third conductive layer can transmit electrical signals applied from the wires of the first conductive layer to electrodes on the via layer (VIA) directly or through the transistors (T1, T2, and T3). Electrical signals transmitted to the electrodes are transmitted to a light-emitting device electrically connected to the electrode, and the light-emitting device can emit light.
  • FIG. 6 is a plan view showing the arrangement of a third conductive layer and electrodes disposed in one pixel of a display device according to an embodiment.
  • FIG. 7 is a plan view showing the arrangement of electrodes and light-emitting elements disposed in one sub-pixel of a display device according to an embodiment.
  • FIG. 6 shows the relative planar arrangement of the wires and conductive patterns of the third conductive layer and the electrodes (RME) disposed thereon.
  • 7 shows electrodes (RME: RME1, RME2, RME3), light emitting elements (ED: ED1, ED2, ED3, ED4) disposed in one sub-pixel (SPXn), and connection electrodes (CNE: CNE1, CNE2, CNE3).
  • CNE4, CNE5 shows the planar arrangement.
  • the pixel PX of FIG. 6 may include a plurality of sub-pixels SPXn having the structure shown in FIG. 7, and the structure of each sub-pixel SPXn may be substantially the same as the structure shown in FIG. 7. there is.
  • the sub-pixels SPXn of the display device 10 may include an emission area (EMA) and a non-emission area.
  • the light emitting area (EMA) may be an area where the light emitting element (ED) is disposed to generate light in a specific wavelength range.
  • the non-emission area may be an area in which the light emitting device ED is not disposed and the light emitted from the light emitting device ED does not reach and is not emitted.
  • the non-emission area of the pixel PX may be an area other than the emission area EMA of each sub-pixel SPXn.
  • the light-emitting area EMA may include an area where the light-emitting element ED is disposed and an area adjacent to the light-emitting element ED, where light emitted from the light-emitting element ED is emitted.
  • the light emitting area EMA may also include an area where light emitted from the light emitting element ED is reflected or refracted by another member.
  • a plurality of light emitting elements ED are disposed in each sub-pixel SPXn, and may form a light emitting area including an area where the light emitting elements ED are arranged and an area adjacent thereto.
  • the pixel PX may further include a sub-area SA disposed in a non-emission area.
  • the sub-area SA may be arranged to be spaced apart from the light-emitting area EMA in the first direction DR1.
  • the emission areas EMA and sub-areas SA are arranged alternately along the first direction DR1, and between the emission areas EMA of different sub-pixels SPXn spaced apart in the first direction DR1 Area (SA) may be placed.
  • SA Area
  • the light-emitting area EMA and the sub-area SA may be alternately arranged in the first direction DR1
  • the light-emitting area EMA may be repeatedly arranged in the second direction DR2
  • the sub-area (EMA) may be arranged alternately in the first direction DR1.
  • SA may extend in the second direction DR2.
  • the present invention is not limited thereto, and the emission areas EMA and sub-areas SA in the plurality of pixels PX may have an arrangement different from that of FIG. 7 .
  • the emission area EMA may be arranged in each sub-pixel SPXn, and the sub-area SA may be arranged across a plurality of sub-pixels SPXn.
  • the emission area (EMA) and the sub-area (SA) can be divided by the bank layer (BNL), which may include an emission area (EMA) for each sub-pixel (SPXn). It is arranged to surround this so that the sub-area SA can be arranged so as not to be distinguished between different sub-pixels SPXn.
  • the light emitting element ED is not disposed in the sub area SA, light is not emitted, but a portion of the electrode RME disposed in each sub pixel SPXn may be disposed.
  • the electrodes RME disposed in different sub-pixels SPXn may be separated from each other in the separation portion ROP of the sub-area SA.
  • the display device 10 includes a plurality of electrodes (RME: RME1, RME2, RME3), partitions (BP1, BP2, BP3), a bank layer (BNL), light emitting elements (ED), and a connection electrode (CNE: CNE1) , CNE2, CNE3, CNE4, CNE5).
  • RME RME1, RME2, RME3
  • partitions BP1, BP2, BP3
  • BNL bank layer
  • ED light emitting elements
  • CNE connection electrode
  • a plurality of partition walls BP1, BP2, and BP3 may be disposed in the emission area EMA of each sub-pixel SPXn.
  • the partition walls BP1, BP2, and BP3 generally extend in the first direction DR1 and may be arranged to be spaced apart from each other in the second direction DR2.
  • the first and second partitions BP1 and BP2 are spaced apart from each other in the second direction DR2 within the emission area EMA of each sub-pixel SPXn. It may include a third partition BP3.
  • the first barrier rib BP1 is disposed on the left side in the second direction DR2 from the center of the light emitting area EMA, and the second barrier ribs BP2 are spaced apart from the first barrier rib BP1 to form the light emitting area EMA. It may be placed on the right side, the other side of the second direction DR2, from the center of .
  • the third partition BP3 may be disposed between the first partition BP1 and the second partition BP2.
  • the first, third, and second partitions BP1, BP3, and BP2 are alternately arranged along the second direction DR2 and may be arranged in an island-like pattern in the display area DPA. .
  • a plurality of light emitting devices ED may be disposed between the first and third partitions BP1 and BP3 and between the third and second partitions BP3 and BP2.
  • the first barrier rib BP1, the second barrier rib BP2, and the third barrier rib BP3 have the same length in the first direction DR1 and extend in the first direction of the light emitting area EMA surrounded by the bank layer BNL. DR1) It may be smaller than the length.
  • the partition walls BP1, BP2, and BP3 may be spaced apart from a portion of the bank layer BNL extending in the second direction DR2.
  • the present invention is not limited thereto, and the partition walls BP1, BP2, and BP3 may be integrated with the bank layer BNL or may partially overlap with a portion of the bank layer BNL extending in the second direction DR2.
  • the length of the partition walls BP1, BP2, and BP3 in the first direction DR1 may be equal to or greater than the length of the light emitting area EMA surrounded by the bank layer BNL in the first direction DR1.
  • the widths of some of the partition walls BP1, BP2, and BP3 measured in the second direction DR2 may not be the same.
  • the width measured in the second direction DR2 of the first and second partitions BP1 and BP2 may be smaller than the width measured in the second direction DR2 of the third partition BP3.
  • Electrodes RME are disposed on the partition walls BP1, BP2, and BP3.
  • One electrode RME is disposed on the first partition BP1 and the second partition BP2, and one electrode RME is placed on the third partition BP3.
  • Two electrode lines RM1 and RM2 branched from one electrode (eg, second electrode RME2) may be disposed.
  • the third partition BP3 may have a sufficient width so that the two branched electrode lines can be spaced apart from each other.
  • each of the partition walls BP1, BP2, and BP3 may have the same width.
  • partition walls BP1, BP2, BP3 are disposed in each sub-pixel (SPXn), but the present invention is not limited thereto.
  • the number and shape of the partition walls BP1, BP2, and BP3 may vary depending on the number or arrangement structure of the electrodes RME.
  • a plurality of electrodes are disposed in each sub-pixel (SPXn) in a shape extending in one direction.
  • the plurality of electrodes RME1, RME2, and RME3 may extend in the first direction DR1 and be disposed in the emission area EMA and sub-area SA of the sub-pixel SPXn, and they may extend in the second direction DR2. ) can be placed spaced apart.
  • the electrodes (RME) may be electrically connected to the light emitting element (ED), which will be described later.
  • ED light emitting element
  • the present invention is not limited thereto, and the electrodes (RME) may not be electrically connected to the light emitting element (ED).
  • the display device 10 may include a first electrode (RME1), a second electrode (RME2), and a third electrode (RME3) disposed in each sub-pixel (SPXn).
  • the first electrode RME1 is disposed to the left of the center of the light emitting area EMA, and the third electrode RME3 is spaced apart from the first electrode RME1 in the second direction DR2 and is located at the center of the light emitting area EMA.
  • the first electrode RME1 may be placed on the first partition BP1, and the second electrode RME2 may be placed on the second partition BP2.
  • the first electrode (RME1), the second electrode (RME2), and the third electrode (RME3) may be partially disposed in the corresponding sub-pixel (SPXn) and sub-area (SA) beyond the bank layer (BNL).
  • the first electrode (RME1) and the third electrode (RME3) of different sub-pixels (SPXn) may be spaced apart or separated from each other at the separation portion (ROP) located in the sub-area (SA).
  • the second electrode RME2 may not be separated from the sub-area SA and may extend in the first direction DR1.
  • One second electrode RME2 may be disposed across a plurality of sub-pixels SPXn or pixels PX arranged in the first direction DR1.
  • the first electrode RME1 extends in the first direction DR1 and is disposed from the separator ROP disposed in the sub-area SA to the separator ROP in another sub-area SA. It can be. One end of the first electrode RME1 in the first direction DR1 is disposed in the sub-area SA disposed above the light-emitting area EMA, and the other end in the first direction DR1 is disposed in the light-emitting area EMA. ) may be placed in the sub-area (SA) located below. The first electrode RME1 may be spaced apart from the first electrode RME1 of another sub-pixel SPXn adjacent in the first direction DR1 in the separator ROP.
  • the third electrode RME3 may also extend in the first direction DR1 and be disposed from the separator ROP disposed in the sub-area SA to the separator ROP in the other sub-area SA.
  • One end of the third electrode RME3 in the first direction DR1 is disposed in the sub-area SA disposed above the light-emitting area EMA, and the other end of the third electrode RME3 in the first direction DR1 is disposed in the light-emitting area EMA.
  • SA sub-area located below.
  • the third electrode RME3 may be spaced apart from the third electrode RME3 of another sub-pixel SPXn adjacent in the first direction DR1 in the separation portion ROP.
  • the separation part ROP of the sub-area SA may not be parallel to the light-emitting area EMA in the first direction DR1, but may be parallel to a portion of the bank layer BNL extending in the first direction DR1. Accordingly, the first electrode (RME1) and the third electrode (RME3) may include a portion that is bent in the second direction (DR2) from a portion disposed in the light emitting area (EMA) and then extended again in the first direction (DR1). You can. The first electrode RME1 and the third electrode RME3 may be spaced apart from the other first electrode RME1 and the third electrode RME3 in the first direction DR1, respectively, based on the separation portion ROP.
  • the second electrode RME2 is disposed to non-overlap with the separator ROP in the first direction DR1, and is disposed in the first direction DR1 in a portion where the separator ROP is not disposed or between different separators ROP. It may extend in direction DR1.
  • the first electrode RME1 includes a main part disposed in the light emitting area EMA and a bent part connected thereto and bent in the second direction DR2 and then again in the first direction DR1. can do.
  • the main portion of the first electrode RME1 is disposed to cross the light emitting area EMA in the first direction DR1, and the bent portion of the first electrode RME1 is between the light emitting areas EMA in the bank layer BNL. It can be arranged to overlap the part placed in .
  • the main part of the first electrode RME1 may be a part where light-emitting elements ED, which will be described later, are disposed, and the bent part of the first electrode RME1 may be a part electrically connected to the first transistor T1. As will be described later, the bent portion of the first electrode RME1 directly contacts the source electrode of the first transistor T1 or the second electrode pattern CSE2 of the third conductive layer through the first electrode contact hole CTD. can do.
  • the second electrode RME2 may extend in the first direction DR1 and branch into a plurality of electrode lines RM1 and RM2 in the light emitting area EMA.
  • the part of the second electrode RME2 that overlaps the bank layer BNL and the part disposed in the sub-area SA extend into one line, while in the light-emitting area EMA, the part overlaps the first electrode line RM1 and the second electrode line RM1. It may be branched into the second electrode line RM2.
  • the first electrode line RM1 may face and be spaced apart from the first electrode RME1
  • the second electrode line RM2 may face and be spaced apart from the third electrode RME3.
  • the first electrode line RM1 is disposed on one side of the third partition BP3 opposite to the first partition BP1, and the second electrode line RM2 is disposed on the second partition wall (BP3) of the third partition BP3. It can be placed on the other side opposite BP2).
  • the second electrode RME2 may contact the fourth voltage line VL4 of the third conductive layer through the second electrode contact hole CTS formed in a portion overlapping with the bank layer BNL.
  • the second electrode RME2 may be electrically connected to the second voltage line VL2 through the fourth voltage line VL4.
  • the display device 10 may have a greater number of electrodes RME disposed in one sub-pixel SPXn, or the electrodes RME may have shapes with different widths depending on their positions.
  • the bank layer (BNL) may be arranged to surround the plurality of sub-pixels (SPXn) and the emission area (EMA).
  • the bank layer BNL may be disposed at the boundary of adjacent sub-pixels SPXn in the first direction DR1 and the second direction DR2, and may also be disposed at the boundary between the emission area EMA and the sub-area SA. You can.
  • the sub-pixels (SPXn), the emission area (EMA), and the sub-area (SA) of the display device 10 may be areas divided by the arrangement of the bank layer (BNL).
  • the spacing between the plurality of sub-pixels (SPXn), the emission areas (EMA), and the sub-areas (SA) may vary depending on the width of the bank layer (BNL).
  • the bank layer BNL may be disposed on the entire surface of the display area DPA, including a portion extending in the first direction DR1 and the second direction DR2 in a plan view.
  • the bank layer (BNL) is arranged so that the part extending in the second direction DR2 crosses the display area DPA, while the part extending in the first direction DR1 does not completely cross the display area DPA. It may not be possible.
  • the portion of the bank layer BNL extending in the first direction DR1 may be disposed only between the emission areas EMA of each sub-pixel SPXn and may not be disposed in the sub-area SA. . Accordingly, while the emission area (EMA) of each sub-pixel (SPXn) is divided by the bank layer (BNL), the sub-area (SA) may not be divided.
  • a plurality of light emitting elements may be disposed in the light emitting area (EMA).
  • the light emitting elements ED are disposed between the partition walls BP1, BP2, and BP3, and may be arranged to be spaced apart from each other in the first direction DR1.
  • the plurality of light emitting elements ED may have a shape extending in one direction, and both ends may be disposed on different electrodes RME.
  • the length of the light emitting element ED may be longer than the gap between the electrodes RME spaced apart in the second direction DR2.
  • the light emitting elements ED may be generally arranged in an extending direction perpendicular to the first direction DR1 in which the electrodes RME extend.
  • the present invention is not limited thereto, and the extending direction of the light emitting device ED may be arranged to face the second direction DR2 or a direction obliquely inclined thereto.
  • a plurality of light emitting elements ED may be disposed between the partitions BP1, BP2, and BP3 or on different electrodes RME. Some of the light emitting elements ED may be placed between the first and third partitions BP1 and BP3, and other parts may be placed between the third and second partitions BP3 and BP2.
  • the light-emitting device ED includes a first light-emitting device ED1 and a third light-emitting device ED3 disposed between the first barrier rib BP1 and the third barrier rib BP3, and the third barrier rib ( It may include a second light-emitting device (ED2) and a fourth light-emitting device (ED4) disposed between BP3) and the second barrier rib (BP2).
  • the first light-emitting element ED1 and the third light-emitting element ED3 are disposed on the first electrode line RM1 of the first electrode RME1 and the second electrode RME2, respectively, and the second light-emitting element ED2 and the fourth light emitting element ED4 may be disposed on the second electrode line RM2 and the third electrode RME3 of the second electrode RME2, respectively.
  • the first light-emitting device (ED1) and the second light-emitting device (ED2) are disposed adjacent to the lower side in the light-emitting area (EMA) of the corresponding sub-pixel (SPXn), and the third light-emitting device (ED3) and the fourth light-emitting device (ED4) ) may be disposed adjacent to the upper side of the emission area (EMA) of the corresponding sub-pixel (SPXn).
  • each light-emitting element may not be classified according to its position in the light-emitting area (EMA), but may be classified according to its connection relationship with the connection electrode (CNE), which will be described later.
  • Each light emitting element (ED) may have different connection electrodes (CNEs) with which both ends are in contact depending on the arrangement structure of the connection electrodes (CNEs), and may have different light emitting elements (EDs) depending on the type of connection electrode (CNE) with which they are in contact. ) can be divided into.
  • a plurality of connection electrodes (CNE1, CNE2, CNE3, CNE4, CNE5) may be disposed on the plurality of electrodes (RME) and the partition walls (BP1, BP2, BP3).
  • the plurality of connection electrodes (CNE) each have a shape extending in one direction and may be arranged to be spaced apart from each other.
  • Each connection electrode (CNE) contacts the light emitting element (ED) and may be electrically connected to the electrode (RME) or a conductive layer below it.
  • connection electrodes CNE are a first connection electrode CNE1, a second connection electrode CNE2, a third connection electrode CNE3, a fourth connection electrode CNE4, and a fifth connection electrode disposed in each sub-pixel SPXn. It may include an electrode (CNE5).
  • the first connection electrode CNE1 may be disposed on the first electrode RME1
  • the second connection electrode CNE2 may be disposed on the second electrode line RM2 of the second electrode RME2.
  • the third connection electrode CNE3, fourth connection electrode CNE4, and fifth connection electrode CNE5 may be disposed across a plurality of electrodes RME.
  • the first connection electrode CNE1 may have a shape extending in the first direction DR1 and may be disposed on the first electrode RME1 or the first partition BP1.
  • the second connection electrode CNE2 has a shape extending in the first direction DR1 and may be disposed on the second electrode line RM2 or the second partition BP2 of the second electrode RME2.
  • the first connection electrode CNE1 and the second connection electrode CNE2 may each have a relatively short length extending in the first direction DR1.
  • the first connection electrode CNE1 and the second connection electrode CNE2 may be disposed below the center of the light emitting area EMA.
  • the first connection electrode (CNE1) and the second connection electrode (CNE2) are disposed across the sub-area (SA) beyond the light-emitting area (EMA) and the bank layer (BNL) below it, and are formed in the sub-area (SA), respectively. It can be directly contacted with the electrode (RME) through the contact parts (CT1, CT2, CT3).
  • the first connection electrode CNE1 may be in direct contact with the first electrode RME1 through the first contact portion CT1 formed in a portion overlapping the first electrode RME1 in the sub-area SA.
  • the second connection electrode CNE2 further includes a portion extending from the sub-area SA in the second direction DR2, and a second electrode formed in a portion overlapping the second electrode RME2 and the third electrode RME3. It can contact the second electrode (RME2) and the third electrode (RME3) through the contact part (CT2) and the third contact part (CT3), respectively.
  • the first connection electrode CNE1 and the second connection electrode CNE2 may be first type connection electrodes that directly contact the electrode RME.
  • the third connection electrode CNE3 includes a first extension portion CN_E1 disposed on the first electrode line RM1 of the second electrode RME2, and a second extension portion CN_E2 disposed on the first electrode RME1. ), and a first connection part (CN_B1) connecting the first extension part (CN_E1) and the second extension part (CN_E2).
  • the first extension part CN_E1 faces the first connection electrode CNE1 in the second direction DR2
  • the second extension part CN_E2 faces the first connection electrode CNE1 in the first direction DR1.
  • the first extension CN_E1 may be disposed on the lower side of the emission area EMA of the corresponding sub-pixel SPXn, and the second extension CN_E2 may be disposed on the upper side of the emission area EMA.
  • the first extension part CN_E1 and the second extension part CN_E2 may be disposed in the light emitting area EMA.
  • the first connection portion CN_B1 may be disposed across the first electrode RME1 and the second electrode RME2 at the center of the light emitting area EMA.
  • the third connection electrode CNE3 generally has a shape extending in the first direction DR1, but may be bent in the second direction DR2 and then extended again in the first direction DR1.
  • the fourth connection electrode CNE4 includes a third extension portion CN_E3 disposed on the third electrode RME3 and a fourth extension portion CN_E4 disposed on the second electrode line RM2 of the second electrode RME2. ), and a second connection part (CN_B2) connecting the third extension part (CN_E3) and the fourth extension part (CN_E4).
  • the third extension CN_E3 faces the second connection electrode CNE2 in the second direction DR2
  • the fourth extension CN_E4 faces the second connection electrode CNE2 in the first direction DR1. may be separated.
  • the third extension CN_E3 may be disposed on the lower side of the emission area EMA of the corresponding sub-pixel SPXn, and the fourth extension CN_E4 may be disposed on the upper side of the emission area EMA.
  • the third extension part CN_E3 and the fourth extension part CN_E4 may be disposed in the light emitting area EMA.
  • the second connection portion CN_B2 may be disposed adjacent to the center of the light emitting area EMA and spanning the second electrode RME2 and the third electrode RME3.
  • the fourth connection electrode CNE4 generally has a shape extending in the first direction DR1, but may be bent in the second direction DR2 and then extended again in the first direction DR1.
  • the fifth connection electrode CNE5 includes a fifth extension portion CN_E5 disposed on the first electrode line RM1 of the second electrode RME2 and a sixth extension portion CN_E6 disposed on the third electrode RME3. ), and a third connection part (CN_B3) connecting the fifth extension part (CN_E5) and the sixth extension part (CN_E6).
  • the fifth extension part CN_E5 faces the second extension part CN_E2 of the third connection electrode CNE3 in the second direction DR2, and the sixth extension part CN_E6 is opposite to the second extension part CN_E2 of the third connection electrode CNE3.
  • the fourth extension portion CN_E4 may be spaced apart from each other in the second direction DR2.
  • the fifth extension part CN_E5 and the sixth extension part CN_E6 are each disposed above the light emitting area EMA, and the third connection part CN_B3 is connected to the second electrode RME2 and the third electrode RME3. Can be placed across.
  • the fifth connection electrode CNE5 may be arranged to surround the fourth extension CN_E4 of the fourth connection electrode CNE4 in a plan view.
  • the third connection electrode (CNE3), fourth connection electrode (CNE4), and fifth connection electrode (CNE5) may be a second type connection electrode that does not contact the electrodes (RME1, RME2, and RME3), respectively.
  • the third connection electrode (CNE3), the fourth connection electrode (CNE4), and the fifth connection electrode (CNE5) are each disposed only within the light emitting area (EMA) and may not extend to the sub-area (SA).
  • the third connection electrode (CNE3) and the fourth connection electrode (CNE4) are connection electrodes whose electrode extensions extending in the first direction (DR1) are not parallel to each other in the second direction (DR2), and the fifth connection electrode (CNE5) ) may be a connection electrode in which electrode extension parts extending in the first direction DR1 are parallel to each other in the second direction DR2.
  • the third connection electrode (CNE3) and the fourth connection electrode (CNE4) extend in the first direction (DR1) but have a bent shape, and the fifth connection electrode (CNE5) has a shape that surrounds a portion of the other connection electrode. You can.
  • the first connection electrode CNE1 may contact the first end of the first light-emitting device ED1, and the second connection electrode CNE2 may contact the second end of the second light-emitting device ED2.
  • the third connection electrode CNE3 may contact the second end of the first light-emitting device ED1 and the first end of the third light-emitting device ED3.
  • the fourth connection electrode CNE4 may contact the second end of the fourth light-emitting device ED4 and the first end of the second light-emitting device ED2.
  • the fifth connection electrode CNE5 may contact the second end of the third light-emitting device ED3 and the first end of the fourth light-emitting device ED4.
  • the plurality of light emitting elements (ED) may be divided into different light emitting elements (ED) depending on the connection electrodes (CNE) with which both ends are in contact.
  • the first light emitting device ED1 and the second light emitting device ED2 may have a first end in contact with a first type connection electrode and a second end in contact with a second type connection electrode.
  • the first light-emitting element (ED1) is in contact with the first connection electrode (CNE1) and the third connection electrode (CNE3)
  • the second light-emitting element (ED2) is in contact with the second connection electrode (CNE2) and the fourth connection electrode (CNE4).
  • the third light-emitting element (ED3) is in contact with the third connection electrode (CNE3) and the fifth connection electrode (CNE5)
  • the fourth light-emitting element (ED4) is in contact with the fourth connection electrode (CNE4) and the fifth connection electrode (CNE5).
  • Figure 8 is a cross-sectional view taken along line N1-N1' in Figure 5.
  • Figure 9 is a cross-sectional view taken along lines N2-N2' and N3-N3' of Figure 5.
  • Figure 10 is a cross-sectional view taken along line N4-N4' in Figure 7.
  • Figure 11 is a cross-sectional view taken along line N5-N5' in Figure 7.
  • FIG. 8 shows a cross section through the first transistor T1 connected to one sub-pixel SPXn
  • FIG. 9 shows the second transistor T2 and the third transistor T3 connected to one sub-pixel SPXn.
  • ) shows a cross section across.
  • FIG. 10 shows a cross section across the electrodes RME disposed in one sub-pixel SPXn and both ends of the first and second light-emitting devices ED1 and ED2, and
  • FIG. 11 shows one sub-pixel It shows a cross section crossing the contact parts (CT1, CT2, CT3) of (SPXn).
  • the display device 10 includes a first substrate (SUB), a semiconductor layer disposed thereon, and a plurality of It may include a conductive layer and a plurality of insulating layers. Additionally, the display device 10 may include a plurality of electrodes (RME), a light emitting element (ED), and a connection electrode (CNE). The semiconductor layer, conductive layer, and insulating layer may each constitute a circuit layer of the display device 10. The description of the planar arrangement of the conductive layer, semiconductor layer, electrodes (RME), light emitting element (ED), and connection electrode (CNE) is the same as described above. Below, we will focus on explaining the cross-sectional structure and the connection relationship with other layers.
  • the first substrate SUB may be an insulating substrate.
  • the first substrate (SUB) may be made of an insulating material such as glass, quartz, or polymer resin. Additionally, the first substrate SUB may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, etc.
  • the first substrate (SUB) includes a display area (DPA) and a non-display area (NDA) surrounding the display area (DPA), and the display area (DPA) includes an emission area (EMA) and a sub-area (SA) that is part of the non-emission area. can do.
  • DPA display area
  • NDA non-display area
  • SA sub-area
  • the first conductive layer may be disposed on the first substrate SUB.
  • the first conductive layer may include a lower metal layer (BML), a first voltage line (VL1), a second voltage line (VL2), data lines (DTL), and an initialization voltage line (VIL).
  • BML lower metal layer
  • VL1 first voltage line
  • VL2 second voltage line
  • DTL data lines
  • VIL initialization voltage line
  • the lower metal layer (BML) is disposed to overlap the active layer (ACT1) of the first transistor (T1).
  • the lower metal layer (BML) prevents light from being incident on the first active layer (ACT1) of the first transistor, or is electrically connected to the first active layer (ACT1) to stabilize the electrical characteristics of the first transistor (T1). It can perform its function. However, the lower metal layer (BML) may be omitted.
  • the first voltage line VL1 is applied with a high potential voltage (or first power voltage) transmitted to the first electrode RME1, and the second voltage line VL2 is applied with a low potential voltage transmitted to the second electrode RME2.
  • a potential voltage (or a second power supply voltage) may be applied.
  • the first voltage line VL1 may be electrically connected to the first transistor T1 through the first conductive pattern DP1 of the third conductive layer.
  • the second voltage line VL2 may be electrically connected to the second electrode RME2 through the fourth voltage line VL4 of the third conductive layer.
  • the data line (DTL) may be electrically connected to the second transistor (T2) through the second conductive pattern (DP2) of the third conductive layer.
  • the initialization voltage line (VIL) may be electrically connected to the third transistor (T3) through the third conductive pattern (DP3) of the third conductive layer.
  • the buffer layer BL may be disposed on the first conductive layer and the first substrate SUB.
  • the buffer layer BL is formed on the first substrate SUB to protect the transistors of the pixel PX from moisture penetrating through the first substrate SUB, which is vulnerable to moisture penetration, and may perform a surface planarization function.
  • the semiconductor layer is disposed on the buffer layer BL.
  • the semiconductor layer may include a first active layer (ACT1) of the first transistor (T1), a second active layer (ACT2) of the second transistor (T2), and a third active layer (ACT3) of the third transistor (T3). You can.
  • the first active layer (ACT1), the second active layer (ACT2), and the third active layer (ACT3) may each be arranged to partially overlap patterns of the second conductive layer, which will be described later.
  • the patterns may serve as gate electrodes G1, G2, and G3 of each transistor T1, T2, and T3.
  • the first gate insulating layer GI is disposed on the semiconductor layer in the display area DPA.
  • the first gate insulating layer GI may function as a gate insulating layer for each transistor T1, T2, and T3.
  • the first gate insulating layer (GI) is patterned together with the gate electrodes (G1, G2, G3) of the second conductive layer, which will be described later, between the second conductive layer and the active layers (ACT1, ACT2, ACT3) of the semiconductor layer.
  • the first gate insulating layer GI may be entirely disposed on the buffer layer BL.
  • the second conductive layer is disposed on the first gate insulating layer (GI).
  • the second conductive layer may include a first electrode pattern (CSE1), a first gate pattern (GP1), and a second gate pattern (GP2).
  • the first electrode pattern CSE1 may be arranged to overlap the first active layer ACT1 of the first transistor T1 with the first gate insulating layer GI interposed therebetween.
  • the first electrode pattern CSE1 may function as the first gate electrode G1 of the first transistor T1.
  • the first gate pattern GP1 may be arranged to overlap the second active layer ACT2 of the second transistor T2 with the first gate insulating layer GI interposed therebetween.
  • the first gate pattern GP1 may serve as the second gate electrode G2 of the second transistor T2.
  • the second gate pattern GP2 may be arranged to overlap the third active layer ACT3 of the third transistor T3 with the first gate insulating layer GI interposed therebetween.
  • the second gate pattern GP2 may serve as the third gate electrode G3 of the third transistor T3.
  • the first electrode pattern (CSE1), the first gate pattern (GP1), and the second gate pattern (GP2) are formed in the third region of the active layer (ACT1, ACT2, ACT3) and the thickness direction of the first substrate (SUB), respectively. Can overlap in 3 directions (DR3).
  • the first interlayer insulating layer IL1 is disposed on the second conductive layer.
  • the first interlayer insulating layer IL1 may function as an insulating film between the second conductive layer and other layers disposed on the second conductive layer and protect the second conductive layer.
  • the third conductive layer is disposed on the first interlayer insulating layer IL1.
  • the third conductive layer includes a plurality of conductive patterns (DP1, DP2, DP3, DP4), a first scan line (SL1), a second scan line (SL2), a third voltage line (VL3), and a fourth voltage line (VL4). ) and a second electrode pattern (CSE2).
  • the first conductive pattern DP1 may be arranged to overlap the first active layer ACT1 and the first voltage line VL1 in the thickness direction.
  • the first conductive pattern DP1 may contact the first active layer ACT1 through the first contact hole CNT1 penetrating the first interlayer insulating layer IL1. Additionally, the first conductive pattern DP1 may contact the first voltage line VL1 through another first contact hole CNT1 penetrating the first interlayer insulating layer IL1 and the buffer layer BL.
  • the first conductive pattern DP1 may serve as the first drain electrode D1 of the first transistor T1.
  • the second conductive pattern DP2 may be arranged to overlap the second active layer ACT2 and the data line DTL.
  • the second conductive pattern DP2 may contact the second active layer ACT2 through the seventh contact hole CNT7 penetrating the first interlayer insulating layer IL1. Additionally, the second conductive pattern DP2 may contact the data line DTL through the sixth contact hole CNT6 penetrating the first interlayer insulating layer IL1 and the buffer layer BL.
  • the second conductive pattern DP2 may serve as the second drain electrode D2 of the second transistor T2.
  • the third conductive pattern DP3 may be arranged to overlap the third active layer ACT3 and the initialization voltage line VIL.
  • the third conductive pattern DP3 may contact the third active layer ACT3 through the tenth contact hole CNT10 penetrating the first interlayer insulating layer IL1. Additionally, the third conductive pattern DP3 may contact the initialization voltage line VIL through the eleventh contact hole CNT11 penetrating the first interlayer insulating layer IL1 and the buffer layer BL.
  • the third conductive pattern DP3 may serve as the third drain electrode D3 of the third transistor T3.
  • the fourth conductive pattern DP4 may be arranged to overlap the second active layer ACT2 and the first electrode pattern CSE1.
  • the fourth conductive pattern DP4 may contact the second active layer ACT2 through the fifth contact hole CNT5 penetrating the first interlayer insulating layer IL1. Additionally, the fourth conductive pattern DP4 may contact the first electrode pattern CSE1 through another fifth contact hole CNT5 penetrating the first interlayer insulating layer IL1.
  • the fourth conductive pattern DP4 may serve as the second source electrode S2 of the second transistor T2.
  • the second electrode pattern CSE2 may be arranged to overlap the first active layer ACT1, the third active layer ACT3, the first electrode pattern CSE1, and the lower metal layer BML in the thickness direction.
  • the second electrode pattern CSE2 connects the first active layer ACT1 and the third active layer ACT3 through the second contact hole CNT2 and the ninth contact hole CNT9 penetrating the first interlayer insulating layer IL1. ) can be contacted respectively.
  • the second electrode pattern CSE2 may contact the lower metal layer BML through the third contact hole CNT3 penetrating the first interlayer insulating layer IL1 and the buffer layer BL.
  • the second electrode pattern CSE2 may serve as the first source electrode S1 of the first transistor T1 and the third source electrode S3 of the third transistor T3. Additionally, the second electrode pattern CSE2 may be arranged to overlap the first electrode pattern CSE1 and the first interlayer insulating layer IL1, and a storage capacitor may be formed between them.
  • the first scan line SL1 contacts the first gate pattern GP1 through the eighth contact hole CNT8 penetrating the first interlayer insulating layer IL1, and
  • the second scan line SL2 may contact the second gate pattern GP2 through another eighth contact hole CNT8 penetrating the first interlayer insulating layer IL1.
  • the first protective layer PV1 is disposed on the third conductive layer.
  • the first protective layer PV1 may function as an insulating film between other layers of the third conductive layer and protect the third conductive layer.
  • the above-described buffer layer (BL), first gate insulating layer (GI), first interlayer insulating layer (IL1), and first protective layer (PV1) may be formed of a plurality of inorganic layers alternately stacked.
  • the buffer layer (BL), the first gate insulating layer (GI), the first interlayer insulating layer (IL1), and the first protective layer (PV1) are made of silicon oxide (SiOx) or silicon nitride (SiOx). , SiNx), and silicon oxynitride (SiOxNy).
  • the buffer layer (BL), the first gate insulating layer (GI), the first interlayer insulating layer (IL1), and the first protective layer (PV1) are formed as one inorganic layer including the above-described insulating material. It may come true. Additionally, in some embodiments, the first interlayer insulating layer IL1 may be made of an organic insulating material such as polyimide (PI).
  • the second conductive layer and the third conductive layer are made of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). It may be formed as a single layer or multiple layers made of any one of these or an alloy thereof. However, it is not limited to this.
  • the via layer VIA is disposed on the third conductive layer in the display area DPA.
  • the via layer (VIA) may include an organic insulating material, such as polyimide (PI), and may compensate for steps caused by lower conductive layers and form a flat upper surface. However, in some embodiments, the via layer (VIA) may be omitted.
  • the display device 10 is a display element layer disposed on a via layer (VIA), and includes partitions BP1, BP2, and BP3, a plurality of electrodes (RME) and a bank layer (BNL), and a plurality of light emitting elements (ED). ) and a plurality of connection electrodes (CNE). Additionally, the display device 10 may include insulating layers PAS1, PAS2, and PAS3 disposed on the via layer VIA.
  • a plurality of partition walls BP1, BP2, and BP3 may be disposed on the via layer VIA.
  • the partition walls BP1, BP2, and BP3 may be placed directly on the via layer VIA, and may have a structure where at least a portion of the partition walls protrudes relative to the top surface of the via layer VIA.
  • the protruding portions of the partitions BP1, BP2, and BP3 may have inclined or curved sides with a certain curvature, and the light emitted from the light emitting element ED may be transmitted through electrodes disposed on the partitions BP1, BP2, and BP3. It may be reflected from the RME and emitted toward the top of the via layer (VIA).
  • the outer surfaces of the partition walls BP1, BP2, and BP3 may have a curved shape with a certain curvature in a cross-sectional view, for example, a semicircle or semiellipse shape.
  • the partition walls BP1 and BP2 may include an organic insulating material such as polyimide (PI), but are not limited thereto.
  • a plurality of electrodes may be disposed on the partition walls (BP1, BP2, BP3) and the via layer (VIA).
  • the first electrode RME1, the second electrode RME2, and the third electrode RME3 may be disposed at least on the inclined side of the partition walls BP1, BP2, and BP3.
  • the width measured in the second direction DR2 of the plurality of electrodes RME may be smaller than the width measured in the second direction DR2 of the partition walls BP1, BP2, and BP3, and the electrodes RME may be measured in the second direction DR2.
  • the spacing between (DR2) may be narrower than the spacing between the partition walls (BP1, BP2, BP3).
  • At least a portion of the electrodes RME may be placed directly on the via layer VIA, so that they may be placed on the same plane.
  • the light emitting element ED disposed between the partitions BP1, BP2, and BP3 emits light in both end directions, and the emitted light is directed to the electrode RME disposed on the partitions BP1, BP2, and BP3. You can head towards it.
  • the portion of each electrode RME disposed on the partitions BP1, BP2, and BP3 may have a structure capable of reflecting light emitted from the light emitting device ED.
  • the electrodes RME are arranged to cover at least one side of the partitions BP1, BP2, and BP3 and can reflect light emitted from the light emitting device ED.
  • a bent portion of the first electrode RME1 that overlaps a portion of the bank layer BNL extending in the first direction DR1 may be in contact with the third conductive layer.
  • the first electrode RME1 may be in contact with the second electrode pattern CSE2 through the first electrode contact hole CTD, whose bent portion penetrates the via layer VIA and the first protective layer PV1.
  • the first electrode RME1 may be electrically connected to the first transistor T1 through the second electrode pattern CSE2.
  • the second electrode RME2 may contact the third conductive layer at a portion of the bank layer BNL extending in the second direction DR2.
  • the second electrode RME2 may contact the fourth voltage line VL4 through the second electrode contact hole CTS penetrating the via layer VIA and the first protective layer PV1.
  • the second electrode RME2 may be electrically connected to the second voltage line VL2 through the fourth voltage line VL4.
  • the first electrode (RME1) is electrically connected to the first transistor (T1) to apply the first power voltage
  • the second electrode (RME2) is electrically connected to the second voltage line (VL2) to apply the second power voltage.
  • VL2 the second voltage line
  • the electrodes (RME) may not be electrically connected to the third conductive layer
  • the connection electrode (CNE) may be directly connected to the third conductive layer.
  • the plurality of electrodes (RME) may include a highly reflective conductive material.
  • the electrodes (RME) contain metals such as silver (Ag), copper (Cu), aluminum (Al), or alloys containing aluminum (Al), nickel (Ni), lanthanum (La), etc.
  • it may have a structure in which metal layers such as titanium (Ti), molybdenum (Mo), and niobium (Nb) and the alloy are laminated.
  • the electrodes (RME) are a double layer or multilayer in which an alloy containing aluminum (Al) and at least one metal layer made of titanium (Ti), molybdenum (Mo), and niobium (Nb) are stacked. It can be done.
  • each electrode (RME) may further include a transparent conductive material.
  • each electrode (RME) may include materials such as ITO, IZO, ITZO, etc.
  • each electrode (RME) may have a structure in which one or more layers of a transparent conductive material and a highly reflective metal layer are stacked, or may be formed as a single layer including them.
  • each electrode (RME) may have a stacked structure such as ITO/Ag/ITO/, ITO/Ag/IZO, or ITO/Ag/ITZO/IZO.
  • the electrodes (RME) are electrically connected to the light emitting device (ED) and may reflect some of the light emitted from the light emitting device (ED) toward the top of the first substrate (SUB).
  • the first insulating layer PAS1 is disposed on the entire display area DPA and may be disposed on the via layer VIA and the plurality of electrodes RME.
  • the first insulating layer (PAS1) includes an insulating material and can protect the plurality of electrodes (RME) and at the same time insulate the different electrodes (RME) from each other.
  • the first insulating layer (PAS1) is disposed to cover the electrodes (RME) before the bank layer (BNL) is formed, thereby preventing the electrodes (RME) from being damaged in the process of forming the bank layer (BNL). can be prevented. Additionally, the first insulating layer PAS1 may prevent the light emitting element ED disposed thereon from being damaged by direct contact with other members.
  • a step may be formed between the electrodes RME spaced apart in the second direction DR2 so that a portion of the upper surface of the first insulating layer PAS1 is depressed.
  • the light-emitting device ED may be disposed on the stepped upper surface of the first insulating layer PAS1, and a space may be formed between the light-emitting device ED and the first insulating layer PAS1.
  • the first insulating layer PAS1 may include contact portions CT1, CT2, and CT3 disposed in the sub-area SA.
  • the contact portions CT1, CT2, and CT3 may each be arranged to overlap different electrodes (RME).
  • the contact parts CT1, CT2, and CT3 include a first contact part CT1 arranged to overlap the first electrode RME1, and a second contact part CT2 arranged to overlap the second electrode RME2. ), and a third contact portion (CT3) disposed to overlap the third electrode (RME3).
  • the contact portions CT1, CT2, and CT3 may penetrate the first insulating layer PAS1 and expose a portion of the upper surface of the electrode RME underneath.
  • the contact portions CT1, CT2, and CT3 may each further penetrate some of the other insulating layers disposed on the first insulating layer PAS1.
  • the bank layer (BNL) may be disposed on the first insulating layer (PAS1).
  • the bank layer (BNL) includes a portion extending in the first direction (DR1) and the second direction (DR2) and may surround each sub-pixel (SPXn).
  • the bank layer (BNL) surrounds and distinguishes the light emitting area (EMA) of each sub-pixel (SPXn), and surrounds the outermost part of the display area (DPA), dividing the display area (DPA) and the non-display area (NDA). can be distinguished.
  • EMA light emitting area
  • the bank layer (BNL) may have a certain height similar to the partition walls (BP1, BP2, BP3). In some embodiments, the height of the upper surface of the bank layer BNL may be higher than that of the partition walls BP1, BP2, and BP3, and its thickness may be equal to or greater than the partition walls BP1, BP2, and BP3.
  • the bank layer (BNL) can prevent ink from overflowing into the adjacent sub-pixel (SPXn) during the inkjet printing process during the manufacturing process of the display device 10.
  • the bank layer (BNL) may include an organic insulating material such as polyimide in the same way as the partition walls BP1, BP2, and BP3.
  • Light emitting elements may be disposed in the light emitting area (EMA).
  • the light emitting elements ED may be disposed on the first insulating layer PAS1 between the partitions BP1, BP2, and BP3.
  • the light emitting device ED may be arranged so that one extended direction is parallel to the top surface of the first substrate SUB.
  • the light emitting device ED may include a plurality of semiconductor layers disposed along one extended direction, and the plurality of semiconductor layers are arranged along a direction parallel to the upper surface of the first substrate SUB. Can be placed sequentially.
  • the present invention is not limited thereto, and when the light emitting device ED has a different structure, a plurality of semiconductor layers may be disposed in a direction perpendicular to the first substrate SUB.
  • the light emitting elements (ED) disposed in each sub-pixel (SPXn) may emit light of different wavelengths depending on the material of the semiconductor layer described above.
  • the present invention is not limited thereto, and the light emitting elements ED disposed in each sub-pixel SPXn may include semiconductor layers made of the same material and emit light of the same color.
  • the light emitting elements may be electrically connected to the conductive layers below the electrode (RME) and the via layer (VIA) by contacting the connection electrodes (CNE), and an electrical signal may be applied to emit light in a specific wavelength range. there is.
  • the second insulating layer PAS2 may be disposed on the plurality of light emitting devices ED, the first insulating layer PAS1, and the bank layer BNL.
  • the second insulating layer PAS2 extends in the first direction DR1 between the partitions BP1, BP2, and BP3 and includes a pattern portion disposed on the plurality of light emitting elements ED.
  • the pattern portion is arranged to partially cover the outer surface of the light emitting device ED, and may not cover both sides or both ends of the light emitting device ED.
  • the pattern unit may form a linear or island-shaped pattern within each sub-pixel (SPXn) in a plan view.
  • the pattern portion of the second insulating layer PAS2 may protect the light emitting elements ED and simultaneously fix the light emitting elements ED during the manufacturing process of the display device 10 . Additionally, the second insulating layer PAS2 may be arranged to fill the space between the light emitting device ED and the first insulating layer PAS1 below it. A portion of the second insulating layer PAS2 may be disposed on the bank layer BNL and in the sub-areas SA.
  • the second insulating layer PAS2 may include contact portions CT1, CT2, and CT3 disposed in the sub-area SA.
  • the second insulating layer (PAS2) includes a first contact part (CT1) arranged to overlap the first electrode (RME1), a second contact part (CT2) arranged to overlap the second electrode (RME2), and a third electrode ( It may include a third contact part (CT3) arranged to overlap the RME3).
  • the contact portions CT1, CT2, and CT3 may penetrate the second insulating layer PAS2 in addition to the first insulating layer PAS1.
  • Each of the plurality of contact portions CT1, CT2, and CT3 may expose a portion of the upper surface of the electrode RME below the contact portions CT1, CT2, and CT3.
  • a plurality of connection electrodes may be disposed on the plurality of electrodes (RME) and the partition walls BP1, BP2, and BP3.
  • the first connection electrode CNE1 may be disposed on the first electrode RME1 and the first partition BP1.
  • the second connection electrode CNE2 may be disposed on the second electrode line RM2 and the third partition BP3 of the second electrode RME2.
  • the third connection electrode CNE3 is disposed on the first electrode line RM1 and the third partition BP3 of the second electrode RME2, and the fourth connection electrode CNE4 is disposed on the third electrode RME3 and the third partition wall BP3. 2 may be placed on the partition wall BP2.
  • a fifth connection electrode CNE5 not shown in FIG. 10 may also be disposed on any one of the electrodes RME.
  • connection electrode may contact the light emitting element (ED).
  • ED light emitting element
  • the first connection electrode (CNE1) and the second connection electrode (CNE2) are disposed on the second insulating layer (PAS2) and the third insulating layer (PAS3), and the third connection electrode (CNE3) and the fourth connection electrode (CNE4) ) and the fifth connection electrode (CNE5) may be disposed between the second insulating layer (PAS2) and the third insulating layer (PAS3).
  • the first connection electrode CNE1 and the second connection electrode CNE2 may contact the electrodes RME through the contact portions CT1, CT2, and CT3 in the sub-area SA.
  • the first connection electrode (CNE1) contacts the first electrode (RME1) through the first contact part (CT1)
  • the second connection electrode (CNE2) contacts the second contact part (CT2) and the third contact part (CT3). It may be in contact with the second electrode (RME2) and the third electrode (RME3), respectively.
  • the first connection electrode (CNE1) and the second connection electrode (CNE2) may be electrically connected to the third conductive layer through respective electrodes (RME).
  • the first connection electrode (CNE1) is electrically connected to the first transistor (T1) to apply the first power voltage
  • the second connection electrode (CNE2) is electrically connected to the second voltage line (VL2) to apply the second power supply. Voltage may be applied.
  • the third connection electrode (CNE3), the fourth connection electrode (CNE4), and the fifth connection electrode (CNE5) are electrically connected to the first connection electrode (CNE1) and the second connection electrode (CNE2) through the light emitting elements (ED). You can.
  • Each connection electrode (CNE) may contact the light emitting element (ED) in the light emitting area (EMA) and transmit the power voltage to the light emitting element (ED).
  • Connecting electrodes may include conductive material.
  • it may include ITO, IZO, ITZO, aluminum (Al), etc.
  • the connection electrode (CNE) includes a transparent conductive material, and light emitted from the light emitting device (ED) may be emitted by passing through the connection electrode (CNE).
  • the third insulating layer PAS3 is disposed on the third connection electrode CNE3, the fourth connection electrode CNE4, the fifth connection electrode CNE5, and the second insulating layer PAS2.
  • the third insulating layer (PAS3) is entirely disposed on the second insulating layer (PAS2) to cover the third connection electrode (CNE3), the fourth connection electrode (CNE4), and the fifth connection electrode (CNE5).
  • the first connection electrode (CNE1) and the second connection electrode (CNE2) may be disposed on the third insulating layer (PAS3).
  • the third insulating layer (PAS3) may insulate the connection electrodes (CNE) of different layers from each other so that they do not directly contact each other.
  • the third insulating layer PAS3 may include contact portions CT1, CT2, and CT3 disposed in the sub-area SA.
  • the contact portions CT1, CT2, and CT3 may penetrate the third insulating layer PAS3 in addition to the first and second insulating layers PAS1 and PAS2.
  • another insulating layer may be further disposed on the third insulating layer (PAS3).
  • the insulating layer may function to protect members disposed on the first substrate SUB from the external environment.
  • the above-described first insulating layer (PAS1), second insulating layer (PAS2), and third insulating layer (PAS3) may each include an inorganic insulating material or an organic insulating material.
  • the first insulating layer (PAS1), the second insulating layer (PAS2), and the third insulating layer (PAS3) each include an inorganic insulating material, or the first insulating layer (PAS1) and the third insulating layer (PAS3) may include an inorganic insulating material, but the second insulating layer (PAS2) may include an organic insulating material.
  • the first insulating layer (PAS1), the second insulating layer (PAS2), and the third insulating layer (PAS3) may each be formed, or at least one layer may be formed in a structure in which a plurality of insulating layers are alternately or repeatedly stacked.
  • the first insulating layer (PAS1), the second insulating layer (PAS2), and the third insulating layer (PAS3) are formed of silicon oxide (SiOx), silicon nitride (SiNx), and silicon oxynitride (SiOxNy), respectively. ) may be any one of the following.
  • the first insulating layer (PAS1), the second insulating layer (PAS2), and the third insulating layer (PAS3) are made of the same material, or are partly made of the same material and partly different materials, or are each made of different materials. It may be done with
  • the display device 10 has an electrical signal applied to the first voltage line (VL1) and the second voltage line (VL2) of the first conductive layer, and the electrical signal is applied to the second conductive layer, the third conductive layer, and the electrode (RME). ), and can be transmitted to the light emitting elements (ED) through the connection electrode (CNE).
  • the conductive layers and electrodes of the display device 10 may include wires or electrodes involved in the emission of light from the light emitting elements (ED). However, in the manufacturing process of the display device 10, electric signals are directly applied to only some of the plurality of wires and can be used in the alignment process of the light emitting device (ED).
  • the display device 10 may include patterns that are simultaneously electrically connected to different wires during the manufacturing process, and then are electrically connected to only one wire in the display device 10 .
  • the patterns may be disposed on the third conductive layer or the same layer as the electrodes (RME) and electrically connected to wires of the first conductive layer. Wires to which electrical signals for aligning the light emitting devices (EDs) are not directly applied by the patterns may also participate in the alignment process of the light emitting devices (EDs). After the alignment process of the light emitting device (ED), the wirings are electrically disconnected from the wiring to which the alignment signal is applied, and an electrical signal for driving the light emitting device (ED) can be applied.
  • the display device 10 can improve product quality by preventing alignment of light emitting elements (EDs) through the patterns. For further explanation, refer to other drawings.
  • FIG. 12 is an enlarged plan view illustrating a portion where voltage lines and conductive patterns adjacent thereto are disposed in a display device according to an exemplary embodiment.
  • FIG. 13 is a plan view showing the relative arrangement of the first conductive layer, the third conductive layer, and the electrodes in the portion shown in FIG. 12.
  • FIG. 14 is a cross-sectional view taken along lines P1-P1', P2-P2', and P3-P3' of FIG. 13.
  • FIG. 12 and 13 show the planar arrangement of the conductive layers, connection patterns RP, and electrodes RME disposed adjacent to the separation part ROP of the sub-area SA.
  • FIG. 14 shows a cross section crossing a portion where a plurality of connection patterns (RP) and bridge patterns (BRP) are connected.
  • the display device 10 may include patterns in another layer that are electrically connected to a plurality of wires in the first conductive layer.
  • the patterns may be formed connected to each other during the manufacturing process of the display device 10, but may be electrically separated from each other after the alignment process of the light emitting device ED.
  • the display device 10 may include traces of the separated patterns, each of which is electrically connected to the wires of the first conductive layer.
  • the display device 10 includes patterns connected to the initialization voltage line (VIL), the data line (DTL), and the first voltage line (VL1) of the first conductive layer, and the bridge pattern (BRP) of the third conductive layer. ), and connection patterns (RP) disposed on the same layer as the electrode (RME).
  • the bridge pattern (BRP), connection pattern (RP), and electrode (RME) of the third conductive layer may be disposed on the same layer (eg, via layer (VIA)).
  • connection patterns RP may be placed directly on the via layer VIA and may be placed on the same layer as the electrodes RME.
  • the connection patterns RP may include the same material as the electrodes RME and be formed as an integrated unit connected to each other and then separated from the electrodes RME at the separation portion ROP.
  • the connection patterns RP are separated from each other, but each of them may be electrically connected to wires of the first conductive layer.
  • the connection patterns RP may be arranged around the separation part ROP in correspondence with the arrangement of the wires of the first conductive layer to which they are electrically connected.
  • connection pattern RP includes a first connection pattern RP1 electrically connected to the first voltage line VL1, a second connection pattern RP2 electrically connected to the data line DTL, and an initialization voltage line VIL. It may include a third electrically connected connection pattern (RP3).
  • the first connection pattern RP1 may be disposed adjacent to the left side from the lower side, which is the other side of the separation part ROP in the first direction DR1, with reference to FIG. 13 .
  • the first connection pattern RP1 may be arranged in parallel with one third electrode RME3 in the first direction DR1 and spaced apart from the other third electrode RME3 in the second direction DR2.
  • the first connection pattern RP1 is spaced apart from the third electrode RME3 disposed on the upper side of the separator ROP in the first direction DR1, and the third electrode RME3 disposed on the lower side of the separator ROP. ) and may be arranged to be spaced apart from each other in the second direction (DR2).
  • the first connection pattern RP1 may be arranged to overlap the first voltage line VL1 and the third voltage line VL3.
  • the first connection pattern RP1 may contact the third voltage line VL3 through the first connection contact hole CTA1 penetrating the via layer VIA and the first protective layer PV1. Since the third voltage line (VL3) is in contact with the first voltage line (VL1) through the fourth contact hole (CNT4), the first connection pattern (RP1) is connected to the first voltage line (VL1) through the third voltage line (VL3). It can be electrically connected to VL1).
  • the third voltage line (VL3) may be disposed at a higher position than the first voltage line (VL1), the second voltage line (VL2), and the initialization voltage line (VIL), and may be connected to the first substrate (SUB). As a reference, it may be placed at a lower position than the first connection pattern RP1.
  • the second connection pattern RP2 may be disposed on the lower side of the separator ROP in the first direction DR1 with reference to FIG. 13 .
  • the second connection pattern RP2 may be disposed in a portion of the first electrode RME1 where the bent portion is disposed or in parallel with the first electrode contact hole CTD in the first direction DR1.
  • the second connection pattern RP2 may be disposed between the first electrode RME1 and the third electrode RME3 disposed on the lower side of the separator ROP, and may be spaced apart from them in the second direction DR2.
  • the second connection pattern RP2 may be spaced apart from the third connection pattern RP3 in the first direction DR1 with the separation part ROP therebetween.
  • the second conductive pattern DP2 may be disposed at a higher position than the first voltage line VL1, the second voltage line VL2, and the initialization voltage line VIL, and may be positioned higher than the first voltage line VL1, the second voltage line VL2, and the initialization voltage line VIL. As a reference, it may be placed at a lower position than the second connection pattern RP2.
  • the third voltage line VL3, the fourth voltage line VL4, and the second conductive layer DP2 may be disposed on the same layer as the first interlayer insulating layer IL1.
  • the second connection pattern RP2 may be arranged to overlap the second conductive pattern DP2 connected to the data line DTL.
  • the second connection pattern RP2 may contact the second conductive pattern DP2 through the second connection contact hole CTA2 penetrating the via layer VIA and the first protective layer PV1. Since the second conductive pattern DP2 contacts the data line DTL through the sixth contact hole CNT6, the second connection pattern RP2 may be electrically connected to the data line DTL.
  • the second conductive pattern DP2 may be a first bridge pattern BRP1 that electrically connects the data line DTL of the first conductive layer and the second connection pattern RP2 thereon.
  • the second connection pattern RP2 may be generally disposed adjacent to the second transistor T2.
  • the third conductive pattern DP3 may be disposed at a higher position than the first voltage line VL1, the second voltage line VL2, and the initialization voltage line VIL, and may be disposed at a higher position than the first voltage line VL1, the second voltage line VL2, and the initialization voltage line VIL. As a reference, it may be placed at a lower position than the third connection pattern RP3.
  • the third connection pattern RP3 may be disposed on the upper side of the separation part ROP, which is one side in the first direction DR1, with reference to FIG. 13 .
  • the third connection pattern RP3 may be disposed between the bent portion and the separation portion ROP of the first electrode RME1 and may be disposed parallel to the first electrode contact hole CTD in the first direction DR1.
  • the third connection pattern RP3 may be disposed between the first electrode RME1 and the third electrode RME3 disposed on the upper side of the separator ROP, and may be spaced apart from them in the second direction DR2.
  • the third connection pattern RP3 may be spaced apart from the second connection pattern RP2 in the first direction DR1 with the separation part ROP therebetween.
  • the third connection pattern RP3 may be arranged to overlap the third conductive pattern DP3 connected to the initialization voltage line VIL.
  • the third connection pattern RP3 may contact the third conductive pattern DP3 through the third connection contact hole CTA3 penetrating the via layer VIA and the first protective layer PV1. Since the third conductive pattern DP3 contacts the initialization voltage line VIL through the 11th contact hole CNT11, the third connection pattern RP3 may be electrically connected to the initialization voltage line VIL.
  • the third conductive pattern DP3 may be a second bridge pattern BRP2 that electrically connects the initialization voltage line VIL of the first conductive layer and the third connection pattern RP3 thereon.
  • the third connection pattern RP3 may be generally disposed adjacent to the third transistor T3.
  • connection patterns RP1, RP2, and RP3 the first connection pattern RP1 is electrically connected to the first voltage line VL1
  • the second connection pattern RP2 and the third connection pattern RP3 are Each may be a connection pattern electrically connected to a data line (DTL) and an initialization voltage line (VIL).
  • the bridge patterns BRP1 and BRP2 may be directly connected to the second connection pattern RP2 and the third connection pattern RP3, the data line DTL, and the initialization voltage line VIL.
  • the first connection pattern (RP1) is a connection pattern through which an electrical signal applied to the first voltage line (VL1) is transmitted
  • the second connection pattern (RP2), the third connection pattern (RP3), and the bridge patterns (BRP1, BRP2) may be patterns that transmit the electrical signal transmitted through the first connection pattern RP1 to the data line DTL and the initialization voltage line VIL.
  • connection patterns RP are disposed adjacent to the separation portion ROP. Some of them may be disposed in the sub-area SA, and others may be disposed to overlap the bank layer BNL.
  • the first connection pattern (RP1) is disposed in the sub-area (SA) and does not overlap with the bank layer (BNL), and the second connection pattern (RP2) and the third connection pattern (RP3) are partially located below the bank layer (BNL). can be placed in
  • the first connection contact hole (CTA1) may not overlap with the bank layer (BNL), but the second connection contact hole (CTA2) and the third connection contact hole (CTA3) may overlap with the bank layer (BNL). This may be an arrangement structure due to the connection patterns RP being formed in consideration of the positions of the first voltage line VL1, the data line DTL, and the initialization voltage line VIL.
  • the manufacturing process of the display device 10 may include applying an alignment signal to the voltage lines VL1, VL2, VL3, and VL4 to align the light emitting elements ED.
  • an alignment signal is applied to the voltage wiring (VL1, VL2, VL3, VL4), an electric field is generated on the electrode (RME) electrically connected to it, and the light emitting element is sprayed on the electrodes (RME) in a dispersed state in ink. (EDs) may be placed on the electrodes (RME) while their positions and directions change due to the electric field.
  • the first electrode (RME1) and the third electrode (RME3) are formed to be connected to each other at the separation portion (ROP) along with the connection patterns (RP) (dotted line portion in FIG. 13), and then the light emitting elements (ED) are aligned. Afterwards, they can be separated from each other through a separation process.
  • the first electrode (RME1) and the third electrode (RME3) are electrically connected to the first voltage wire (VL1) through the first electrode contact hole (CTD), and the second electrode (RME2) is electrically connected to the first electrode contact hole (CTD). It can be electrically connected to the second voltage line (VL2) through (CTS).
  • the alignment signal applied to the voltage lines VL1, VL2, VL3, and VL4 may be transmitted to each electrode RME, and the light emitting elements ED may be aligned on the electrodes RME.
  • electrical signals may not be applied to the data line (DTL) and the initialization voltage line (VIL).
  • the data line (DTL) and the initialization voltage line (VIL) are connected to the first voltage line through the connection patterns (RP) and bridge patterns (BRP). It can be electrically connected to (VL1).
  • the first connection pattern RP1 is electrically connected to the first voltage line VL1 through the third voltage line VL3, the second connection formed in a state connected to the first connection pattern RP1
  • the pattern RP2 and the third connection pattern RP3 may also be electrically connected to the first voltage line VL1.
  • the second connection pattern (RP2) is electrically connected to the data line (DTL) through the first bridge pattern (BRP1) or the second conductive pattern (DP2)
  • the third connection pattern (RP3) is connected to the second bridge pattern ( BRP2), or may be electrically connected to the initialization voltage line (VIL) through the third conductive pattern (DP3).
  • the data line DTL and the initialization voltage line VIL may be electrically connected to the first voltage line VL1 during the manufacturing process of the display device 10 or the alignment process of the light emitting device ED.
  • the alignment signal applied to the first voltage line (VL1) of the first conductive layer is connected to the integrated first electrode (RME1), third electrode (RME3), connection pattern (RP), data line (DTL), and initialization voltage line. (VIL).
  • the alignment signal applied to the second voltage line VL2 may be transmitted to the second electrode RME2.
  • the alignment signal applied to the voltage lines (VL1, VL2) of the first conductive layer is transmitted through the first electrode contact hole (CTD), the second electrode contact hole (CTS), and the connection contact holes (CTA1, CTA2, CTA3). It can be delivered to electrodes (RME).
  • the integrated electrode (RME) is disconnected at the separation part (ROP) and connected to a plurality of connection patterns (RP) and the first electrode (RME1) and the third electrode (RME3). can be separated.
  • the data line (DTL) and the initialization voltage line (VIL) may also be electrically disconnected from the first voltage line (VL1), and other electrical signals (for example, initialization voltage or A data signal) may be applied.
  • the first insulating layer PAS1 may not be disposed in the separation part ROP.
  • connection patterns (RP) and bridge patterns (BRP) of the display device 10 may be electrically connected to different wires at the same time during the manufacturing process, but may remain as traces of being electrically connected to only one wire.
  • the first connection pattern RP1 is electrically connected to the first voltage line VL1 and the third voltage line VL3, and the first electrode RME1 and the first transistor ( It may not be directly connected to T1).
  • the second connection pattern RP2 may be electrically connected to the second transistor T2, and the third connection pattern RP3 may be connected to the third transistor T3.
  • the bridge patterns BRP1 and BRP2 may serve as drain electrodes of transistors (eg, the second transistor T2 and the third transistor T3).
  • the first voltage line (VL1), the initialization voltage line (VIL), and the data line (DTL) are connected to the connection pattern (RP) and the bridge pattern ( BRP) can be electrically connected to each other.
  • the first voltage line VL1, the initialization voltage line VIL, and the data line DTL are not electrically connected to each other, and electrical signals can be applied independently.
  • an electric field for aligning the light emitting devices ED may be generated on electrodes to which different alignment signals are transmitted.
  • the same alignment signal is applied to the first electrode (RME1) and the third electrode (RME3) and a different alignment signal is applied to the second electrode (RME2)
  • the light emitting elements (ED) are connected to the first electrode (RME1) and the third electrode (RME3). It may be disposed on the second electrode (RME2), or on the second electrode (RME2) and the third electrode (RME3).
  • the first electrode RME1 may be disposed adjacent to the initialization voltage line VIL and the data line DTL of the first conductive layer.
  • the first electrode RME1 may overlap the data line DTL, and the initialization voltage line VIL may be located adjacent to the data line DTL in a plan view. If an electric signal is not applied to the initialization voltage line (VIL) and the data line (DTL), an electric field that interferes with the alignment of the light emitting elements (ED) may be generated between the first electrode (RME1) and the lines.
  • the display device 10 includes connection patterns RP, so that the initialization voltage line VIL and the data line DTL are connected to the first voltage line VL1 during the alignment process of the light emitting device ED.
  • the initialization voltage line (VIL) and the data line (DTL) may be arranged to overlap in the area between the first electrode (RME1) and the bank layer (BNL) (shown in FIG. 10), and the initialization voltage line (VIL) and As the data line (DTL) is electrically connected to the first voltage line (VL1), the light emitting elements (ED) are prevented from being aligned between the bank layer (BNL) and the first electrode (RME1) in the light emitting area (EMA). It can be.
  • the display device 10 can reduce the number of light emitting elements ED that are not aligned at a desired position and are lost, and can arrange the light emitting elements ED on the electrodes RME with a high degree of alignment. Accordingly, the display device 10 has the advantage of improving product quality and improving the yield of the manufacturing process.
  • Figure 15 is a schematic diagram of a light emitting device according to one embodiment.
  • the light emitting device (ED) may be a light emitting diode.
  • the light emitting device (ED) has a size ranging from nanometers to micrometers. It may be an inorganic light emitting diode made of inorganic material.
  • the light emitting element (ED) can be aligned between two opposing electrodes, where polarity is formed when an electric field is generated between the two electrodes in a specific direction.
  • the light emitting device ED may have a shape extending in one direction.
  • the light emitting device (ED) may have a shape such as a cylinder, rod, wire, or tube.
  • the shape of the light emitting device (ED) is not limited to this, and may have the shape of a polygonal pillar such as a cube, a rectangular parallelepiped, or a hexagonal column, or a light emitting device (ED) that extends in one direction but has a partially inclined outer surface.
  • ED can take many forms.
  • the light emitting device ED may include a semiconductor layer doped with a dopant of any conductivity type (eg, p-type or n-type).
  • the semiconductor layer can emit light in a specific wavelength range by transmitting an electrical signal applied from an external power source.
  • the light emitting device ED may include a first semiconductor layer 31, a second semiconductor layer 32, a light emitting layer 36, an electrode layer 37, and an insulating film 38.
  • the first semiconductor layer 31 may be an n-type semiconductor.
  • the first semiconductor layer 31 may include a semiconductor material having the chemical formula AlxGayIn1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • the first semiconductor layer 31 may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with an n-type dopant.
  • the n-type dopant doped into the first semiconductor layer 31 may be Si, Ge, Sn, Se, or the like.
  • the second semiconductor layer 32 is disposed on the first semiconductor layer 31 with the light emitting layer 36 interposed therebetween.
  • the second semiconductor layer 32 may be a p-type semiconductor, and the second semiconductor layer 32 has AlxGayIn1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1). It may include a semiconductor material having a chemical formula.
  • the second semiconductor layer 32 may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with a p-type dopant.
  • the p-type dopant doped into the second semiconductor layer 32 may be Mg, Zn, Ca, Ba, etc.
  • the drawing shows that the first semiconductor layer 31 and the second semiconductor layer 32 are composed of one layer, but the present invention is not limited thereto.
  • the first semiconductor layer 31 and the second semiconductor layer 32 may further include a larger number of layers, such as a clad layer or a tensile strain barrier reducing (TSBR) layer. It may be possible.
  • the light emitting device ED may further include another semiconductor layer disposed between the first semiconductor layer 31 and the light emitting layer 36, or between the second semiconductor layer 32 and the light emitting layer 36. .
  • the semiconductor layer disposed between the first semiconductor layer 31 and the light emitting layer 36 may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, InN, and SLs doped with an n-type dopant, and the second semiconductor layer ( The semiconductor layer disposed between 32) and the light emitting layer 36 may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with a p-type dopant.
  • the light emitting layer 36 is disposed between the first semiconductor layer 31 and the second semiconductor layer 32.
  • the light emitting layer 36 may include a material with a single or multiple quantum well structure. If the light emitting layer 36 includes a material having a multiple quantum well structure, it may have a structure in which a plurality of quantum layers and well layers are alternately stacked.
  • the light emitting layer 36 may emit light by combining electron-hole pairs according to an electrical signal applied through the first semiconductor layer 31 and the second semiconductor layer 32.
  • the light-emitting layer 36 may include materials such as AlGaN, AlGaInN, and InGaN.
  • the quantum layers may include materials such as AlGaN or AlGaInN
  • the well layers may include materials such as GaN or AlInN.
  • the light emitting layer 36 may have a structure in which a type of semiconductor material with a large band gap energy and a semiconductor material with a small band gap energy are alternately stacked, or a group 3 to 5 semiconductor material depending on the wavelength of the emitted light. It may also contain substances.
  • the light emitted by the light emitting layer 36 is not limited to light in the blue wavelength range, and in some cases may emit light in the red and green wavelength ranges.
  • the electrode layer 37 may be an ohmic connection electrode. However, the electrode is not limited to this and may be a Schottky connection electrode.
  • the light emitting device ED may include at least one electrode layer 37.
  • the light emitting device ED may include one or more electrode layers 37, but is not limited to this and the electrode layer 37 may be omitted.
  • the electrode layer 37 may reduce the resistance between the light emitting element ED and the electrode or connection electrode when the light emitting element ED is electrically connected to the electrode or connection electrode in the display device 10.
  • the electrode layer 37 may include a conductive metal.
  • the electrode layer 37 may include at least one of aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), ITO, IZO, and ITZO.
  • the insulating film 38 is arranged to surround the outer surfaces of the plurality of semiconductor layers and electrode layers described above.
  • the insulating film 38 may be formed to surround at least the outer surface of the light emitting layer 36, but both ends in the longitudinal direction of the light emitting element ED are exposed.
  • the insulating film 38 may be formed to have a rounded upper surface in cross-section in an area adjacent to at least one end of the light emitting device ED.
  • the insulating film 38 is made of materials with insulating properties, for example, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), and zirconium oxide ( It may include at least one of ZrOx), hafnium oxide (HfOx), and titanium oxide (TiOx).
  • the insulating film 38 is illustrated as being formed as a single layer, but the present invention is not limited thereto. In some embodiments, the insulating film 38 may be formed as a multi-layer structure in which a plurality of layers are stacked.
  • the insulating film 38 may function to protect the semiconductor layers and electrode layers of the light emitting device ED.
  • the insulating film 38 can prevent an electrical short circuit that may occur in the light emitting layer 36 when it comes into direct contact with an electrode through which an electric signal is transmitted to the light emitting device ED. Additionally, the insulating film 38 can prevent a decrease in the luminous efficiency of the light emitting device ED.
  • the outer surface of the insulating film 38 may be surface treated.
  • the light emitting element (ED) may be sprayed onto the electrode in a dispersed state in a predetermined ink and aligned.
  • the surface of the insulating film 38 may be treated to make it hydrophobic or hydrophilic.
  • FIG. 16 is a plan view illustrating pixels adjacent to a non-display area and wires arranged in the non-display area of a display device according to another exemplary embodiment.
  • Figure 17 is a cross-sectional view taken along line P4-P4' of Figure 16.
  • the display device 10_1 may include connection patterns RP_1 and bridge patterns BRP_1 disposed outside the display area DPA.
  • the connection patterns (RP_1) and bridge patterns (BRP_1) are connected to the data line (DTL), initialization voltage line (VIL), and first voltage line (VL1) on the outside of the display area (DPA) or in the non-display area (NDA). They may be electrically connected to each other and then remain as separate traces.
  • connection patterns RP may be disposed within the display area DPA and remain spaced apart from the electrodes RME.
  • Bridge patterns (BRP) are disposed in the display area (DPA) and may serve as source/drain electrodes of transistors.
  • the connection pattern (RP) and bridge pattern (BRP) may not necessarily be arranged in the display area (DPA).
  • the connection pattern RP_1 and the bridge pattern BRP_1 are disposed in the non-display area NDA, and the first voltage line VL1, the data line DTL, and the initialization voltage line ( VIL) may leave traces of electrical connection.
  • connection patterns RP_1 and the bridge patterns BRP_1 of the display device 10_1 may each be disposed in the non-display area NDA located on the upper side of the display area DPA in the first direction DR1.
  • the connection patterns RP_1 may be disposed on the same layer as the electrodes RME of the display area DPA, and the bridge patterns BRP_1 may be disposed on the third conductive layer.
  • the connection patterns RP_1 and the bridge patterns BRP_1 may be respectively arranged in an area of the non-display area NDA parallel to the sub-pixels SPXn in the first direction DR1.
  • connection patterns RP_1 and a bridge are formed in the area where three sub-pixels SPXn are arranged in the display area DPA and in the non-display area NDA parallel to the first direction DR1.
  • Three groups consisting of a pattern (BRP_1) can be placed respectively.
  • the bridge pattern (BRP_1) includes a first bridge pattern (BRP1_1) arranged to overlap the first voltage line (VL1), a second bridge pattern (BRP2_1) arranged to overlap the data line (DTL), and an initialization voltage line (VIL).
  • ) may include a third bridge pattern (BRP3_1) arranged to overlap.
  • the first bridge pattern (BRP1_1) may contact the first voltage line (VL1) through the first bridge contact hole (CNTD1).
  • the second bridge pattern (BRP2_1) contacts the data line (DTL) through the second bridge contact hole (CNTD2), and the third bridge pattern (BRP3_1) contacts the initialization voltage line (VIL) through the third bridge contact hole (CNTD3).
  • the first to third bridge contact holes CNTD1, CNTD2, and CNTD3 may penetrate the first interlayer insulating layer IL1 and the buffer layer BL, respectively.
  • the connection pattern (RP_1) includes a first connection pattern (RP1_1) arranged to overlap the first bridge pattern (BRP1_1), a second connection pattern (RP2_1) arranged to overlap the second bridge pattern (BRP2_1), and a third bridge. It may include a third connection pattern (RP3_1) arranged to overlap the pattern (BRP3_1).
  • the first connection pattern (RP1_1) may contact the first bridge pattern (BRP1_1) through the first connection contact hole (CTA1).
  • the second connection pattern (RP2_1) may contact the second bridge pattern (BRP2_1) through the second connection contact hole (CTA2), and the third connection pattern (RP3_1) may contact the second connection pattern (RP3_1) through the third connection contact hole (CTA3).
  • the first to third connection contact holes CTA1, CTA2, and CTA3 may penetrate the via layer VIA and the first protective layer PV1, respectively.
  • the display device 10_1 may include a second separation portion ROP2 that is disposed in the non-display area NDA and is an area where the connection patterns RP_1 are separated.
  • the connection patterns RP_1 are connected to each other in the second separator ROP2 and formed in an integrated state (the dotted line portion inside the second separator ROP2 in FIG. 16), and then after the alignment process of the light emitting element ED. may be separated from each other in the second separation part (ROP2).
  • ROP2 the second separation part
  • connection patterns RP_1 are formed in an integrated state, in the alignment process of the display device 10_1, the data line DTL and the initialization voltage line VIL are electrically connected to the first voltage line VL1. It can be connected to . Accordingly, the display device 10_1 can prevent the light emitting elements ED from being aligned in the light emitting area EMA of the display area DPA, as in the above-described embodiment.
  • connection patterns RP_1 and bridge patterns BRP_1 disposed in the non-display area NDA may not be disposed in an area adjacent to the ROP.
  • connection patterns RP_1 and bridge patterns BRP_1 may be disposed around the separation portion ROP of the display area DPA and in the non-display area NDA, respectively.
  • the display area DPA has a separation part (or A first separation unit) may be disposed.
  • a process of disconnecting the electrodes RME or the connection patterns RP_1 may be performed simultaneously in the separation part of the display area DPA and the second separation part ROP2 in the non-display area NDA.
  • at least the first insulating layer PAS1 may not be disposed on the separation part of the display area DPA and the second separation part ROP2 of the non-display area NDA.
  • the first voltage line (VL1), the initialization voltage line (VIL), and the data line (DTL) are connected to the connection pattern (RP_1) and the bridge pattern ( They can be electrically connected to each other through BRP_1).
  • the first voltage line VL1, the initialization voltage line VIL, and the data line DTL are not electrically connected to each other, and electrical signals can be applied independently.
  • FIG. 18 is a plan view illustrating pixels adjacent to a non-display area and wires arranged in the non-display area of a display device according to another exemplary embodiment.
  • Figure 19 is a cross-sectional view taken along line P5-P5' of Figure 18.
  • the display device 10_2 may include connection patterns RP_2 and bridge patterns BRP_2 outside the display area DPA.
  • the connection patterns (RP_2) and bridge patterns (BRP_2) are connected to the data line (DTL), initialization voltage line (VIL), and first voltage line (VL1) on the outside of the display area (DPA) or in the non-display area (NDA). They may be electrically connected to each other and then remain as separate traces.
  • connection patterns RP_2 and the bridge patterns BRP_2 of the display device 10_2 may each be arranged in the non-display area NDA located on the lower side of the display area DPA in the first direction DR1.
  • the connection patterns RP_2 may be disposed on the same layer as the electrodes RME of the display area DPA, and the bridge patterns BRP_2 may be disposed on the third conductive layer.
  • This embodiment is also different from the embodiments of FIGS. 16 and 17 in that the connection patterns RP_2 and the bridge patterns BRP_2 are arranged in the non-display area NDA located below the display area DPA.
  • redundant explanations will be omitted and differences will be explained.
  • the first voltage line (VL1), the second voltage line (VL2), the initialization voltage line (VIL), and the data line (DTL) may extend to the non-display area (NDA) located below the display area (DPA). .
  • the initialization voltage wire (VIL) and the data line (DTL) may be electrically connected to other wires.
  • the data lines DTL may be disposed in the non-display area NDA and electrically connected to the fan-out data line FDL extending in the first direction DR1.
  • the fan-out data line FDL may be disposed not parallel to the data lines DTL in the first direction DR1 and may be disposed on the first conductive layer like the data lines DTL.
  • the data line (DTL) and the fan-out data line (FDL) may each contact the fan-out conductive pattern (FDP) disposed on the third conductive layer and be electrically connected to each other.
  • the fan-out conductive pattern (FDP) may contact the data line (DTL) and the fan-out data line (FDL) through the fifth bridge contact hole (CNTD5), respectively.
  • CNTD5 fifth bridge contact hole
  • the initialization voltage lines (VIL) may be disposed in the non-display area (NDA) and electrically connected to the fan-out initialization line (FVL) extending in the second direction (DR2).
  • the fan-out initialization line (FVL) is disposed on the third conductive layer and may be simultaneously connected to the initialization voltage lines (VIL) disposed in the plurality of sub-pixels (SPXn).
  • the initialization voltage line (VIL) and the fan-out initialization line (FVL) may contact each other through the sixth bridge contact hole (CNTD6).
  • the display device 10_2 may include a fourth bridge pattern BRP4_2 disposed in the lower non-display area NDA of the display area DPA.
  • the fourth bridge pattern (BRP4_2) is arranged to overlap the first voltage line (VL1) and may be electrically connected to the first voltage line (VL1).
  • the fourth bridge pattern (BRP4_2) is disposed on the third conductive layer and may contact the first voltage line (VL1) through the fourth bridge contact hole (CNTD4).
  • the fan-out data pattern (FDP) and fan-out initialization line (FVL) may be connected to the connection pattern (RP_2) to become the fifth bridge pattern (BRP5_2) and the sixth bridge pattern (BRP6_2), respectively.
  • the fifth bridge pattern (BRP5_2) or fanout data pattern (FDP) contacts the data lines (DTL) through the fifth bridge contact hole (CNTD5), and the sixth bridge pattern (BRP6_2) or fanout initialization line (FVL) ) may contact the initialization voltage line (VIL) through the sixth bridge contact hole (CNTD6).
  • the fourth to sixth bridge contact holes CNTD4, CNTD5, and CNTD6 may penetrate the first interlayer insulating layer IL1 and the buffer layer BL, respectively.
  • the connection pattern (RP_2) includes a fourth connection pattern (RP4_2) arranged to overlap the fourth bridge pattern (BRP4_2), a fifth connection pattern (RP5_2) arranged to overlap the fifth bridge pattern (BRP5_2), and a sixth bridge It may include a sixth connection pattern (RP6_2) arranged to overlap the pattern (BRP6_2).
  • the fourth connection pattern (RP4_2) may contact the fourth bridge pattern (BRP4_2) through the fourth connection contact hole (CTA4).
  • the fifth connection pattern (RP5_2) may contact the fifth bridge pattern (BRP5_2) through the fifth connection contact hole (CTA5)
  • the sixth connection pattern (RP6_2) may contact the fifth connection pattern (RP6_2) through the sixth connection contact hole (CTA6). 6 Can be contacted with the bridge pattern (BRP6_2).
  • the fourth to sixth connection contact holes CTA4, CTA5, and CTA6 may penetrate the via layer VIA and the first protective layer PV1, respectively.
  • the display device 10_2 may include a third separation portion ROP3 that is disposed in the non-display area NDA and is an area where the connection patterns RP_2 are separated.
  • the connection patterns RP_2 are connected to each other in the third separator ROP3 and formed in an integrated state (the dotted line portion inside the third separator ROP3 in FIG. 18), and then after the alignment process of the light emitting element ED. may be separated from each other in the third separation part (ROP3).
  • ROP3 third separation part
  • connection patterns RP_2 are formed in an integrated state, in the alignment process of the display device 10_2, the data line DTL and the initialization voltage line VIL are electrically connected to the first voltage line VL1. It can be connected to . Accordingly, the display device 10_1 can prevent the light emitting elements ED from being aligned in the light emitting area EMA of the display area DPA, as in the above-described embodiment.
  • Each can be placed in a side-by-side area.
  • a plurality of connections are made in the area where one pixel (PX) and three sub-pixels (SPXn) are arranged in the display area (DPA) and in the non-display area (NDA) parallel to the first direction DR1.
  • One group consisting of patterns (RP_2) and bridge patterns (BRP_2) may be arranged.
  • connection patterns RP_2 and bridge patterns BRP_2 may not be disposed in an area adjacent to the ROP.
  • connection patterns RP_2 and bridge patterns BRP_2 may be disposed around the separation part ROP of the display area DPA and in the non-display area NDA, respectively.
  • connection patterns RP_1 and bridge patterns BRP_1 may be disposed in the upper non-display area NDA of the display area DPA.
  • the first voltage line (VL1), the initialization voltage line (VIL), and the data line (DTL) are connected to the connection pattern (RP_2) and the bridge pattern ( They can be electrically connected to each other through BRP_2).
  • the first voltage line VL1, the initialization voltage line VIL, and the data line DTL are not electrically connected to each other, and electrical signals can be applied independently.
  • the wiring of the display area DPA and the arrangement structure of each pixel PX may be different from the above-described embodiment. Even though the structure of each pixel (PX) is different, the display device 10 includes the same wiring design structure as the above-described embodiment, thereby preventing misalignment of the light emitting element (ED).
  • ED light emitting element
  • FIG. 20 is a plan view illustrating a schematic arrangement of wires of a display device according to an embodiment.
  • the display device 10 may include a plurality of wires.
  • the display device 10 includes a plurality of scan lines (SL) (SL1, SL2, SL3), a plurality of data lines (DTL) (DTL1, DTL2, DTL3), an initialization voltage line (VIL), and a plurality of voltage lines (VL).
  • VL1, VL2, VL3, VL4 may be included.
  • the display device 10 may further include other wires.
  • the plurality of wires may include wires made of a first conductive layer and extending in the first direction DR1 and wires made of a third conductive layer and extended in the second direction DR2.
  • the extension direction of each wire is not limited to this.
  • the first scan line SL1 and the second scan line SL2 may be arranged to extend in the first direction DR1.
  • the first scan line (SL1) and the second scan line (SL2) are arranged adjacent to each other and spaced apart from the other first scan line (SL1) and the second scan line (SL2) in the second direction (DR2). It can be.
  • the first scan line SL1 and the second scan line SL2 may be connected to a scan wiring pad WPD_SC connected to a scan driver (not shown).
  • the first scan line SL1 and the second scan line SL2 may be arranged to extend from the pad area PDA disposed in the non-display area NDA to the display area DPA.
  • the third scan line SL3 may be arranged to extend in the second direction DR2 and may be arranged to be spaced apart from the other third scan line SL3 in the first direction DR1.
  • One third scan line SL3 may be connected to one or more first scan lines SL1 or one or more second scan lines SL2.
  • the plurality of scan lines SL may have a mesh structure on the entire display area DPA, but is not limited thereto.
  • the data lines DTL may be arranged to extend in the first direction DR1.
  • the data line (DTL) includes a first data line (DTL1), a second data line (DTL2), and a third data line (DTL3), and one of the first to third data lines (DTL1, DTL2, and DTL3) is They form a pair and are placed adjacent to each other.
  • Each of the data lines DTL1, DTL2, and DTL3 may be arranged to extend from the pad area PDA disposed in the non-display area NDA to the display area DPA.
  • the present invention is not limited thereto, and the plurality of data lines DTL may be disposed at equal intervals between the first voltage line VL1 and the second voltage line VL2, which will be described later.
  • the initialization voltage line VIL may be arranged to extend in the first direction DR1.
  • the initialization voltage line (VIL) may be disposed between the data lines (DTL) and the first voltage line (VL1).
  • the initialization voltage line (VIL) may be arranged to extend from the pad area (PDA) disposed in the non-display area (NDA) to the display area (DPA).
  • the first voltage line (VL1) and the second voltage line (VL2) are arranged to extend in the first direction (DR1), and the third voltage line (VL3) and the fourth voltage line (VL4) are disposed in the second direction (DR2) It is extended and placed as.
  • the first voltage line (VL1) and the second voltage line (VL2) are alternately arranged in the second direction (DR2), and the third voltage line (VL3) and the fourth voltage line (VL4) are arranged in the first direction (DR1) Can be arranged alternately.
  • the first voltage line (VL1) and the second voltage line (VL2) extend in the first direction (DR1) and are arranged to cross the display area (DPA), and the third voltage line (VL3) and the fourth voltage line ( In VL4), some of the wires may be arranged in the display area DPA and other wires may be arranged in the non-display area NDA located on both sides of the first direction DR1 of the display area DPA.
  • the first voltage line (VL1) and the second voltage line (VL2) are made of a first conductive layer, and the third voltage line (VL3) and the fourth voltage line (VL4) are disposed on a layer different from the first conductive layer. It may be composed of a third conductive layer.
  • the first voltage line (VL1) is connected to at least one third voltage line (VL3)
  • the second voltage line (VL2) is connected to at least one fourth voltage line (VL4)
  • a plurality of voltage lines (VL) are displayed.
  • the entire area (DPA) may have a mesh structure. However, it is not limited to this.
  • the first scan line (SL1), the second scan line (SL2), the data line (DTL), the initialization voltage line (VIL), the first voltage line (VL1), and the second voltage line (VL2) are at least one wiring pad.
  • WPD can be electrically connected.
  • Each wiring pad (WPD) may be placed in the non-display area (NDA).
  • NDA non-display area
  • each wiring pad WPD may be disposed in the lower pad area PDA on the other side of the display area DPA in the first direction DR1.
  • the first scan line (SL1) and the second scan line (SL2) are connected to the scan wiring pad (WPD_SC) disposed in the pad area (PDA), and the plurality of data lines (DTL) are each different from the data wiring pad (WPD_DT).
  • each wiring pad WPD is disposed in the pad area PDA located below the display area DPA, but the present invention is not limited thereto.
  • Some of the plurality of wiring pads (WPD) may be disposed on either the upper side or the left and right sides of the display area (DPA).
  • Figure 21 is a pixel circuit diagram of a sub-pixel disposed in a display device according to an embodiment.
  • each sub-pixel (SPXn) of the display device 10 includes, in addition to a light emitting diode (EL), three transistors (T1, T2, T3) and one storage capacitor (Cst). Includes.
  • EL light emitting diode
  • T1, T2, T3 three transistors
  • Cst storage capacitor
  • the light emitting diode (EL) emits light according to the current supplied through the first transistor (T1).
  • a light emitting diode (EL) includes a first electrode, a second electrode, and at least one light emitting element disposed between them.
  • the light emitting device can emit light in a specific wavelength range by electrical signals transmitted from the first electrode and the second electrode.
  • One end of the light emitting diode (EL) is connected to the source electrode of the first transistor (T1), and the other end is connected to a low potential voltage (hereinafter, first power voltage) lower than the high potential voltage (hereinafter, first power voltage) of the first voltage line (VL1).
  • first power voltage a low potential voltage
  • first power voltage a low potential voltage lower than the high potential voltage (hereinafter, first power voltage) of the first voltage line (VL1).
  • VL2 second voltage line
  • the first transistor T1 adjusts the current flowing from the first voltage line VL1 to which the first power voltage is supplied to the light emitting diode EL according to the voltage difference between the gate electrode and the source electrode.
  • the first transistor T1 may be a driving transistor for driving the light emitting diode EL.
  • the gate electrode of the first transistor T1 is connected to the source electrode of the second transistor T2, the source electrode is connected to the first electrode of the light emitting diode EL, and the drain electrode is connected to the first electrode to which the first power voltage is applied. 1 Can be connected to the voltage wire (VL1).
  • the second transistor T2 is turned on by the scan signal of the scan line SL to connect the data line DTL to the gate electrode of the first transistor T1.
  • the gate electrode of the second transistor T2 may be connected to the scan line SL, the source electrode may be connected to the gate electrode of the first transistor T1, and the drain electrode may be connected to the data line DTL.
  • the third transistor T3 is turned on by the scan signal of the scan line SL and connects the initialization voltage line VIL to one end of the light emitting diode EL.
  • the gate electrode of the third transistor (T3) is connected to the scan line (SL), the drain electrode is connected to the initialization voltage line (VIL), and the source electrode is connected to one end of the light emitting diode (EL) or the first transistor (T1). It can be connected to the source electrode of.
  • Gate electrodes of the second transistor T2 and the third transistor T3 may be connected to the same scan line SL.
  • the second transistor T2 and the third transistor T3 may be turned on simultaneously by a scan signal applied from the same scan line.
  • each transistor T1, T2, and T3 may be formed as a thin film transistor.
  • each transistor (T1, T2, T3) is formed of an N-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but is not limited thereto. That is, each transistor T1, T2, and T3 may be formed as a P-type MOSFET, or some may be formed as an N-type MOSFET, and others may be formed as a P-type MOSFET.
  • the storage capacitor Cst is formed between the gate electrode and the source electrode of the first transistor T1.
  • the storage capacitor Cst stores the difference voltage between the gate voltage and the source voltage of the first transistor T1.
  • FIG. 22 is a layout diagram illustrating wires arranged in one pixel of a display device according to an embodiment.
  • the display device 10 may include a first substrate SUB, a semiconductor layer, a plurality of conductive layers, and a plurality of insulating layers disposed on the first substrate SUB.
  • the semiconductor layer, conductive layer, and insulating layer may constitute a circuit layer and a display element layer of the display device 10, respectively.
  • the first conductive layer may be disposed on the first substrate SUB.
  • the first conductive layer includes a first scan line (SL1) and a second scan line (SL2) extending in the first direction (DR1), a plurality of data lines (DTL; DTL1, DTL2, DTL3), and a first voltage line ( It may include VL1), a second voltage line (VL2), an initialization voltage line (VIL), and a plurality of lower metal layers (BML).
  • the plurality of scan lines SL1 and SL2 are arranged to extend in the first direction DR1.
  • a first scan line (SL1) and a second scan line (SL2) are disposed in one pixel (PX), and each scan line (SL1, SL2) is a plurality of pixels (PX) arranged in the first direction (DR1) Can be placed across fields.
  • the first scan line SL1 and the second scan line SL2 may be arranged to be spaced apart from each other in the second direction DR2.
  • the first scan line SL1 may be placed on the right side of the pixel PX, and the second scan line SL2 may be placed on the left side of the pixel PX.
  • One pixel (PX) may be connected to any one of the first scan line (SL1) and the second scan line (SL2), and the scan line connected to any one pixel (PX) may be connected to any one of the first to third scan lines (SL1) and the second scan line (SL2).
  • the scan lines (SL1, SL2) are connected to the second transistor (T2) and the third transistor (T3) through a conductive pattern disposed on another conductive layer, thereby providing a scan signal to the second transistor (T2) and the third transistor (T3). can be approved.
  • the scan lines (SL1, SL2) arranged on the left are scan lines (SL1, SL2) connected to the sub-pixels (SPXn) of the corresponding pixel (PX).
  • the scan lines SL1 and SL2 disposed on the right may be scan lines connected to another pixel PX adjacent to the right of the corresponding pixel PX.
  • the plurality of data lines DTL1, DTL2, and DTL3 are arranged to extend in the first direction DR1.
  • a first data line (DTL1), a second data line (DTL2), and a third data line (DTL3) are disposed in one pixel (PX), and each data line (DTL1, DTL2, DTL3) moves in the first direction (DR1). ) may be arranged across a plurality of pixels (PX) arranged in a row.
  • the first data line (DTL1), the second data line (DTL2), and the third data line (DTL3) may be arranged adjacent to each other while being spaced apart from each other in the second direction (DR2).
  • the third data line DTL3, the second data line DTL2, and the first data line DTL1 may be sequentially arranged along the second direction DR2, and they are respectively connected to the first sub-pixel SPX1 and the first sub-pixel SPX1. It may be connected to the second sub-pixel (SPX2) and the third sub-pixel (SPX3).
  • Each data line (DTL1, DTL2, DTL3) is connected to the second transistor (T2) through a conductive pattern disposed on another conductive layer and can apply a data signal to the second transistor (T2).
  • the initialization voltage line VIL extends in the first direction DR1 and is disposed across a plurality of pixels PX arranged in the first direction DR1.
  • the initialization voltage line (VIL) is on the left side of the third data line (DTL3) in the plan view, and may be disposed between the lower metal layers (BML) and the third data line (DTL3), but is not limited thereto.
  • the initialization voltage line (VIL) may be connected to the pixel (PX) by being connected to a conductive pattern disposed on another conductive layer.
  • the initialization voltage line VIL may be electrically connected to the drain electrode of the third transistor T3, and may apply an initialization voltage to the third transistor T3.
  • the first voltage line (VL1) and the second voltage line (VL2) are arranged to extend in the first direction (DR1), and they are each arranged across a plurality of pixels (PX) arranged in the first direction (DR1). You can.
  • the first voltage line (VL1) is disposed between the plurality of lower metal layers (BML) and the second scan line (SL2), and the second voltage line (VL2) is connected to the second data line (DTL2) and the first scan line ( It can be placed between SL1).
  • the first voltage line VL1 and the second voltage line VL2 may each be connected to a plurality of sub-pixels SPXn belonging to one pixel PX.
  • the first voltage line (VL1) is electrically connected to the first electrode (RME1) of each sub-pixel (SPXn) through the first transistor (T1), and the second voltage line (VL2) is a second voltage line (VL2) disposed in another conductive layer. 4 It can be electrically connected to the second electrode (RME2) through the voltage line (VL4).
  • the first voltage line (VL1) and the second voltage line (VL2) can transmit the power voltage applied from the voltage line pads (WPD_VL1 and WPD_VL2) to the electrodes (RME1 and RME2) disposed in each sub-pixel (SPXn). there is.
  • the first voltage line VL1 is applied with a high potential voltage (or first power voltage) transmitted to the first electrode RME1, and the second voltage line VL2 is applied with a low potential voltage transmitted to the second electrode RME2.
  • a potential voltage (or a second power supply voltage) may be applied.
  • a plurality of lower metal layers may be disposed between the first voltage line (VL1) and the initialization voltage line (VIL).
  • the lower metal layers BML are arranged to overlap the first active layer ACT1 of the semiconductor layer, which will be described later, and the first electrode pattern CSE1 of the second conductive layer, respectively.
  • the lower metal layers BML may be spaced apart from each other in the first direction DR1 at the center of each pixel PX on a plane.
  • the lower metal layers BML contain a material that blocks light and can prevent light from being incident on the first active layer ACT1 of the first transistor T1.
  • the lower metal layer BML may be formed of an opaque metal material that blocks light transmission.
  • the present invention is not limited to this, and in some cases, the lower metal layer BML may be omitted and may be arranged to overlap the active layers of other transistors T1, T2, and T3.
  • the semiconductor layer may include active layers (ACT1, ACT2, and ACT3) of transistors (T1, T2, and T3).
  • a plurality of first active layers (ACT1) of the first transistors (T1_1, T1_2, T1_3) connected to each sub-pixel (SPX1, SPX2, SPX3) of the pixel (PX) are located on the left from the center of each pixel (PX). can be placed.
  • the first active layers (ACT1) are arranged to be spaced apart from each other in the first direction (DR1), and a portion thereof includes the lower metal layer (BML), the first electrode pattern (CSE1) of the second conductive layer, and the first electrode pattern (CSE1) of the third conductive layer.
  • each first active layer (ACT1) has a first region overlapping with the first voltage branch (DVL), a second region overlapping with the first electrode pattern (CSE1), and a first region and a second region.
  • Other parts may include a third area overlapping with the second electrode pattern CSE2.
  • the second active layer ACT2 of the second transistors T2_1, T2_2, and T2_3 connected to each sub-pixel SPX1, SPX2, and SPX3 may be disposed adjacent to the center of each pixel PX.
  • the second active layers (ACT2) are arranged to be spaced apart from each other in the first direction (DR1), and some portions are formed on the third gate pattern (GP3) of the second conductive layer, the third conductive pattern (DP3) of the third conductive layer, and It may be arranged to overlap the fourth conductive pattern DP4.
  • the second active layer ACT2 includes a first region overlapping the third conductive pattern DP3, a second region overlapping the third gate pattern GP3, and a region other than the first region and the second region. It may partially include a third area overlapping the fourth conductive pattern DP4.
  • the first area of the second active layer ACT2 may contact the third conductive pattern DP3, and the third area of the second active layer ACT2 may contact the fourth conductive pattern DP4.
  • the second active layer ACT2 of the second transistors T2 may have different lengths depending on the arrangement of the data lines DTL1, DTL2, and DTL3.
  • the first regions of the second active layer (ACT2) are positioned side by side in the first direction (DR1), and the third data line (DTL3), the second data line (DTL2), and the first data line (DTL1) ) may be sequentially arranged from the first area of the second active layer ACT2 in the second direction DR2.
  • the second active layer (ACT2) of the second transistor (T2_1) connected to the first sub-pixel (SPX1) has a length measured in the second direction (DR2) as the first data line (DTL1) is arranged to be the most spaced apart from each other.
  • the second active layer (ACT3) of the third transistor (T2_3) connected to the third sub-pixel (SPX3) is disposed closest to the third data line (DTL3) in the second direction (DR2).
  • the length measured may be the shortest.
  • the length relationship of the second active layers ACT2 may vary depending on the arrangement of the sub-pixels SPXn and the arrangement of the data lines DTL.
  • the third active layer ACT3 of the third transistors T3_1, T3_2, and T3_3 connected to each sub-pixel SPX1, SPX2, and SPX3 may also be disposed at the center of the pixel PX.
  • the third active layers ACT3 may be arranged to be spaced apart in the first direction DR1 and may be arranged side by side with the second active layers ACT2 in the first direction DR1.
  • the third active layer (ACT3) may be partially disposed to overlap the third gate pattern (GP3) of the second conductive layer, the fifth conductive pattern (DP5) and the second electrode pattern (CSE2) of the third conductive layer. there is.
  • the third active layer ACT3 includes a first region overlapping the fifth conductive pattern DP5, a second region overlapping the third gate pattern GP3, and a region other than the first region and the second region. It may partially include a third area overlapping with the second electrode pattern CSE2. The first region of the third active layer ACT3 may contact the fifth conductive pattern DP5, and the third region may contact the second electrode pattern CSE2.
  • the third active layer ACT3 of the third transistors T3_1 and T3_2 connected to the first sub-pixel SPX1 and the second sub-pixel SPX2 has a first area overlapping the fifth conductive pattern DP5. These can be integrated with each other. Since the third transistors T3 of each sub-pixel SPXn may be turned on at the same time, the third active layers ACT3 of different transistors may be partially integrated with each other.
  • the second conductive layer may include a plurality of gate patterns (GP1, GP2, and GP3) and a first electrode pattern (CSE1).
  • the first gate pattern GP1 and the second gate pattern GP2 have a shape extending in the first direction DR1 and may be disposed on both sides of each pixel PX.
  • the first gate pattern GP1 and the second gate pattern GP2 may be arranged to overlap the first scan line SL1 and the second scan line SL2, respectively.
  • the first gate pattern (GP1) is directly connected to the first scan line (SL1) through a contact hole penetrating the buffer layer (BL) and the first gate insulating layer (GI)
  • the second gate pattern (GP2) is a buffer layer ( It may be directly connected to the second scan line SL2 through a contact hole penetrating the BL) and the first gate insulating layer GI.
  • the first gate pattern (GP1) and the second gate pattern (GP2) receive scan signals applied from the pad area (PDA) through the first scan line (SL1) and the second scan line (SL2), respectively, to the display area (DPA). Depending on the location, the intensity can be prevented from lowering. Additionally, even if the scan lines SL1 and SL2 extend in the first direction DR1 and are interrupted, the scan signal can flow through the first and second gate patterns GP1 and GP2.
  • the third gate pattern GP3 may have a shape extending in the first direction DR1 and may be disposed at the center of each pixel PX.
  • the third gate pattern GP3 extends from the top of the pixel PX in the first direction DR1 and may overlap a plurality of second active layers ACT2 and third active layers ACT3.
  • the third gate pattern GP3 may overlap the second area of the second active layer ACT2 and the second area of the third active layer ACT3.
  • the third gate pattern GP3 may serve as the second gate electrode G2 of the second transistor T2 and the third gate electrode G3 of the third transistor T3.
  • the third gate pattern GP3 may be electrically connected to the first scan line SL1 or the second scan line SL2 through the third scan line SL3, and the scan signal may be transmitted through the third gate pattern GP3. It may be transmitted to the second transistor T2 and the third transistor T3 through the pattern GP3.
  • the first electrode pattern CSE1 may be spaced apart from each other in the first direction DR1 and disposed between the third gate pattern GP3 and the first voltage line VL1.
  • Each first electrode pattern CSE1 may partially overlap the lower metal layer BML, the first active layer ACT1, and the second electrode pattern CSE2 of the third conductive layer.
  • each first electrode pattern CSE1 may partially overlap the second region of the first active layer ACT1 and serve as the first gate electrode G1 of the first transistor T1. You can.
  • the first electrode pattern CSE1 may be connected to the third conductive pattern DP3, as will be described later, and may transmit a data signal applied through the second transistor T2 to the first gate electrode G1 of the first transistor T1. ) can be passed on. Additionally, the first electrode pattern CSE1 may overlap the second electrode pattern CSE2 to form a storage capacitor Cst.
  • the third conductive layer may include a third scan line (SL3), a third voltage line (VL3), a fourth voltage line (VL4), and a plurality of conductive patterns (DP1, DP2, DP3, DP4, and DP5).
  • the third scan line SL3 extends in the second direction DR2 and is disposed across a plurality of pixels PX arranged in the second direction DR2.
  • the third scan line SL3 may be disposed above each pixel PX in a plan view and across each sub-pixel SPXn.
  • the third scan line SL3 may be connected to the first scan line SL1 or the second scan line SL2 of the first conductive layer.
  • the third scan line SL3 may be connected to the first scan line SL1 or the second scan line SL2 through a contact hole penetrating the buffer layer BL and the first interlayer insulating layer IL1.
  • the third scan line (SL3) When the third scan line (SL3) is connected to the first scan line (SL1) arranged in one pixel (PX), the third scan line (SL3) is connected to another scan line (SL3) arranged in the same row as the pixel (PX). 2 It may not be connected to the scan line (SL2).
  • the other third scan line (SL3) spaced apart from the corresponding third scan line (SL3) in the first direction (DR1) is a scan line (SL1) other than the first scan line (SL1) disposed in the one pixel (PX). , SL2) can be connected.
  • the third scan line SL3 is connected to the third gate pattern GP3 of the second conductive layer and may be connected to the second transistor T2 and the third transistor T3.
  • the third scan line SL3 may be connected to the third gate pattern GP3 through a contact hole penetrating the first interlayer insulating layer IL1.
  • One third scan line SL3 may be connected to each of the third gate patterns GP3 arranged in the pixels PX in the same row.
  • the third scan line SL3 transmits a scan signal to the second transistor T2 and the third transistor T3 through the first scan line SL1 or the second scan line SL2 and the third gate pattern GP3. It can be transmitted to the gate electrode.
  • the third voltage line VL3 and the fourth voltage line VL4 extend in the second direction DR2 and are disposed across a plurality of pixels PX arranged in the second direction DR2.
  • the third voltage line VL3 may be disposed below each pixel PX in the plan view and across the non-emission area of each sub-pixel SPXn.
  • the fourth voltage line VL4 may be disposed above each pixel PX in a plan view and above the third scan line SL3.
  • the third voltage line VL3 may be electrically connected to the first voltage line VL1, and the fourth voltage line VL4 may be electrically connected to the second voltage line VL2.
  • the third voltage line VL3 and the fourth voltage line VL4 may be alternately arranged and spaced apart from each other in the first direction DR1.
  • the plurality of voltage lines VL1, VL2, VL3, and VL4 may be arranged in a mesh structure by extending in the first direction DR1 and the second direction DR2 from the front of the display area DPA.
  • the first voltage line (VL1) and the second voltage line (VL2) are made of a first conductive layer and extend in the first direction (DR1) and are disposed in each pixel (PX), and the third voltage line (VL3) and the 4
  • the voltage line VL4 is made of a third conductive layer and extends in the second direction DR2 and is arranged in different rows of pixels PX, so that it can be arranged in a mesh shape on the entire surface of the display area DPA. there is.
  • a plurality of pixel rows can be distinguished from each other according to the relative arrangement of the third voltage line (VL3) and the fourth voltage line (VL4).
  • VL3 the third voltage line
  • VL4 the fourth voltage line
  • the third voltage line VL3 may be disposed on the upper side
  • the fourth voltage line VL4 may be disposed on the lower side.
  • the third voltage line VL3 and the fourth voltage line VL4 are respectively disposed between different pixel rows adjacent in the first direction DR1, and are located between pixel rows adjacent to each other in the first direction DR1.
  • the pixels PX may share the third voltage line VL3 or the fourth voltage line VL4.
  • the third voltage line VL3 may include a first voltage branch portion DVL extending in the first direction DR1.
  • the third voltage line VL3 may be connected to the first voltage line VL1 through the first voltage branch DVL.
  • the first voltage branch portion DVL may be disposed as a conductive pattern separated from the third voltage line VL3.
  • the second electrode pattern CSE2 may be arranged to be spaced apart from each other in the first direction DR1 and overlap the first electrode pattern CSE1 and the lower metal layer BML.
  • the second electrode pattern CSE2 is disposed to be spaced apart from the first electrode pattern CSE1 with the first interlayer insulating layer IL1 therebetween, and a storage capacitor Cst may be formed between them.
  • the second electrode pattern CSE2 may be disposed to partially overlap the first active layer ACT1 and the third active layer ACT3.
  • Each second electrode pattern (CSE2) may be connected to the first active layer (ACT1) through a contact hole penetrating the first interlayer insulating layer (IL1) at a portion overlapping with the first active layer (ACT1), It may serve as the first source electrode (S1) of the transistor (T1).
  • the second electrode pattern CSE2 may be connected to the lower metal layer BML through a contact hole penetrating the buffer layer BL and the first interlayer insulating layer IL1.
  • the second electrode pattern CSE2 may be connected to the third active layer ACT3 through a contact hole penetrating the first interlayer insulating layer IL1 at a portion overlapping with the third active layer ACT3, and the third transistor It may serve as the third source electrode (S3) of (T3).
  • the second electrode pattern CSE2 may be connected to the first electrode RME1 disposed on the via layer VIA, which will be described later.
  • the second electrode patterns CSE2 forming the storage capacitor Cst connected to several sub-pixels SPXn are arranged to non-overlap the area occupied by the corresponding sub-pixels SPXn in the third direction DR3, which is the thickness direction. It can be.
  • the third conductive layer may include a plurality of electrode connection parts CET1 and CET2 connected to one of the second electrode patterns CSE2.
  • the first electrode RME1 disposed in a first sub-pixel SPX1 may be directly connected to the first electrode connection part CET1.
  • the second electrode pattern CSE2 forming the storage capacitor Cst connected to the second sub-pixel SPX2 and the third sub-pixel SPX3 is formed in the area occupied by the corresponding sub-pixel SPXn and in the third direction ( DR3), and the first electrode (RME1) disposed in the second sub-pixel (SPX2) and the third sub-pixel (SPX3) is directly connected to the second electrode pattern (CSE2) of the corresponding sub-pixel (SPXn).
  • the first conductive pattern DP1 and the second conductive pattern DP2 have a shape extending in the first direction DR1 and may be disposed on both sides of each pixel PX.
  • the first conductive pattern DP1 overlaps the first scan line SL1 and the first gate pattern GP1, and the second conductive pattern DP2 overlaps the second scan line SL2 and the second gate pattern GP2. It can be placed to overlap.
  • the first conductive pattern DP1 is directly connected to the first scan line SL1 through a contact hole penetrating the buffer layer BL and the first interlayer insulating layer IL1, and the second conductive pattern DP2 is a buffer layer ( BL) and the first interlayer insulating layer IL1 may be directly connected to the second scan line SL2 through a contact hole.
  • the first voltage branch DVL may have a shape extending in the first direction DR1 and may be disposed between the second electrode patterns CSE2 and the second scan line SL2.
  • the first voltage branch DVL may partially overlap the first voltage line VL1 and the first active layer ACT1 and may be connected to them, respectively.
  • the first voltage branch DVL contacts the first voltage line VL1 through a contact hole penetrating the buffer layer BL and the first interlayer insulating layer IL1, and connects the first interlayer insulating layer IL1 to the first voltage line VL1. Each may contact the first active layer (ACT1) through the penetrating contact hole.
  • the first voltage branch DVL may function as the first drain electrode D1 of the first transistor T1.
  • the first voltage branch DVL may be connected to the third voltage line VL3 or may be arranged to be spaced apart from the third voltage line VL3.
  • the third conductive patterns DP3 are arranged to overlap the second active layer ACT2 and the first electrode pattern CSE1, and the fourth conductive patterns DP4 are disposed to overlap the second active layer ACT2 and the data line DTL. It can be arranged to overlap any one of the fields.
  • the third conductive patterns DP3 contact the first electrode pattern CSE1 through a contact hole penetrating the first gate insulating layer GI and the first interlayer insulating layer IL1. ) may be in contact with the second active layer (ACT2) through a contact hole penetrating.
  • the third conductive pattern DP3 may serve as the second source electrode S2 of the second transistor T2.
  • the fourth conductive patterns DP4 are in contact with the data line DTL through a contact hole penetrating the buffer layer BL and the first interlayer insulating layer IL1, and are in contact with the data line DTL through a contact hole penetrating the first interlayer insulating layer IL1. It may contact the second active layer (ACT2) through the hole.
  • the fourth conductive pattern DP4 may serve as the second drain electrode D2 of the second transistor T2.
  • the fifth conductive patterns DP5 may be arranged to overlap the initialization voltage line VIL and the third active layer ACT3.
  • the fifth conductive patterns DP5 contact the initialization voltage line VIL through a contact hole penetrating the buffer layer BL and the first interlayer insulating layer IL1, and penetrate the first interlayer insulating layer IL1. It can contact the third active layer (ACT3) through the contact hole.
  • the fifth conductive pattern DP5 may serve as the third drain electrode D3 of the third transistor T3.
  • a first protective layer (shown in FIG. 24) and a via layer (shown in FIG. 24) are disposed on the third conductive layer.
  • a plurality of electrodes (shown in FIG. 23), light emitting elements (shown in FIG. 23), and connection electrodes (shown in FIG. 23) may be disposed on the via layer (VIA).
  • FIG. 23 is a plan view showing the arrangement of electrodes and light-emitting elements disposed in one sub-pixel of a display device according to an embodiment.
  • Figure 24 is a cross-sectional view taken along line Q1-Q1' in Figure 23.
  • Figure 25 is a cross-sectional view taken along line Q2-Q2' in Figure 23.
  • Figure 26 is a cross-sectional view taken along line Q3-Q3' in Figure 23.
  • FIG. 23 shows electrodes (RME: RME1, RME2), partitions (BP1, BP2), bank layer (BNL), and light emitting elements (ED1, ED2) disposed in one sub-pixel (SPXn) of the display device 10. and the planar arrangement of connection electrodes (CNE: CNE1, CNE2, CNE3).
  • FIG. 24 shows a cross section across both ends of the light emitting elements ED1 and ED2 disposed on different electrodes RME1 and RME2.
  • 25 and 26 show cross-sections across a plurality of electrode contact holes (CTD, CTS, CTV) and contact portions (CT1, CT2).
  • the display device 10 may have structures of the electrode RME, the connection electrode CNE, and the partition walls BP1 and BP2 that are different from the above-described embodiments.
  • the electrode RME the connection electrode CNE
  • the partition walls BP1 and BP2 that are different from the above-described embodiments.
  • the plurality of partition walls BP1 and BP2 have a shape extending in the first direction DR1, but the widths measured in the second direction DR2 may be different from each other, and one partition wall BP1 and BP2 extends in the second direction DR1.
  • (DR2) may be arranged across neighboring sub-pixels (SPXn).
  • the partition walls BP1 and BP2 are arranged across the light emission areas EMA of different sub-pixels SPXn, with the first partition BP1 arranged within the emission area EMA of each sub-pixel SPXn. It may include a second partition wall (BP2).
  • the first partition BP1 is disposed at the center of the light emitting area EMA, and the second partition walls BP2 are arranged to be spaced apart from the first partition BP1 with the first partition BP1 in between.
  • the first and second partitions BP1 and BP2 may be alternately arranged along the second direction DR2.
  • Light emitting elements ED may be disposed between the first and second partitions BP1 and BP2.
  • the first and second partitions BP1 and BP2 may have the same length in the first direction DR1, but may have different widths measured in the second direction DR2.
  • a portion of the bank layer BNL extending in the first direction DR1 may overlap the second partition BP2 in the thickness direction.
  • the first barrier rib BP1 is disposed to overlap the first electrode RME1, and the second barrier rib BP2 overlaps the electrode branches RM_B1 and RM_B2 and the bank layer BNL of the second electrode RME2. It can be arranged to do so.
  • the first and second partitions BP1 and BP2 may have the same length in the first direction DR1, but may have different widths measured in the second direction DR2.
  • a portion of the bank layer BNL extending in the first direction DR1 may overlap the second partition BP2 in the thickness direction.
  • the partition walls BP1 and BP2 may be arranged in an island-shaped pattern on the front surface of the display area DPA.
  • the plurality of electrodes RME includes a first electrode RME1 disposed at the center of each sub-pixel SPXn, and a second electrode RME2 disposed across different sub-pixels SPXn.
  • the first electrode RME1 and the second electrode RME2 generally have a shape extending in the first direction DR1, but the shapes of the portions disposed in the light emitting area EMA may be different from each other.
  • the first electrode RME1 is disposed at the center of the sub-pixel SPXn, and a portion disposed in the emission area EMA may be disposed on the first partition BP1.
  • the first electrode RME1 may extend from the sub-area SA in the first direction DR1 to the sub-area SA of the other sub-pixel SPXn.
  • the first electrode RME1 may have a shape in which the width measured in the second direction DR2 varies depending on the position, and at least the portion overlapping with the first barrier rib BP1 in the light emitting area EMA is formed by the first barrier rib ( It can have a larger width than BP1).
  • the second electrode RME2 may include a portion extending in the first direction DR1 and portions branched near the light emitting area EMA.
  • the second electrode RME2 includes an electrode stem RM_S extending in the first direction DR1, branched from the electrode stem RM_S and bent in the second direction DR2, and then bent again in the second direction DR2. It may include a plurality of electrode branches RM_B1 and RM_B2 extending in one direction DR1.
  • the electrode stem RM_S may be disposed to overlap a portion of the bank layer BNL extending in the first direction DR1 and may be disposed on one side of the sub-region SA in the second direction DR2.
  • the electrode branch parts RM_B1 and RM_B2 are branched from the electrode stem part RM_S disposed in the part extending in the first direction DR1 and the part extending in the second direction DR2 of the bank layer BNL, and are connected to each other. It can be bent on both sides of the second direction DR2.
  • the electrode branches RM_B1 and RM_B2 may be disposed across the light emitting area EMA in the first direction DR1 and may be bent again to be integrated and connected to the electrode stem RM_S. That is, the electrode branches RM_B1 and RM_B2 of the second electrode RME2 may be branched above the light emitting area EMA of one sub-pixel SPXn and then connected to each other again below.
  • the second electrode RME2 may include a first electrode branch RM_B1 disposed on the left side of the first electrode RME1 and a second electrode branch RM_B2 disposed on the right side of the first electrode RME1.
  • the electrode branches (RM_B1, RM_B2) included in one second electrode (RME2) are each disposed in the emission area (EMA) of the neighboring sub-pixels (SPXn) in the second direction (DR2), and one sub-pixel ( In SPXn), electrode branch portions RM_B1 and RM_B2 of different second electrodes RME2 may be disposed.
  • the first electrode branch part RM_B1 of the second electrode RME2 is disposed on the left side of the first electrode RME1, and the second electrode branch part RM_B1 of the second electrode RME2 is disposed on the right side of the first electrode RME1.
  • An electrode branch (RM_B2) may be disposed.
  • Each of the electrode branches RM_B1 and RM_B2 of the second electrode RME2 may overlap one side of the second partition BP2.
  • the first electrode branch RM_B1 partially overlaps the second partition BP2 disposed on the left side of the first partition BP1, and the second electrode branch RM_B2 is located on the right side of the first partition BP1. It may partially overlap the disposed second partition BP2.
  • the first electrode RME1 may face the different electrode branches RM_B1 and RM_B2 of the second electrode RME2 on both sides, and the first electrode RME1 and each electrode branch RM_B1,
  • the spacing between RM_B2) may be smaller than the spacing between different partition walls BP1 and BP2.
  • the width measured in the second direction DR2 of the first electrode RME1 may be larger than the widths of the electrode stem RM_S and the electrode branches RM_B1 and RM_B2 of the second electrode RME2.
  • the first electrode (RME1) has a larger width than the first partition (BP1) and overlaps both sides, while the second electrode (RME2) has a relatively small width, so that the electrode branches (RM_B1, RM_B2) are formed on the second side. It can overlap only one side of the bulkhead (BP2).
  • the first electrode (RME1) is connected to the first conductive pattern (CDP) of the third conductive layer through the first electrode contact hole (CTD) in a portion overlapping with the portion extending in the second direction (DR2) of the bank layer (BNL). can come into contact with
  • the second electrode RME2 may contact the second voltage line VL2 of the third conductive layer through the second electrode contact hole CTS at the electrode stem RM_S.
  • the first electrode (RME1) is disposed so that the portion disposed in the sub-area (SA) overlaps the first contact portion (CT1), and the second electrode (RME2) is disposed in the second direction (DR2) from the electrode stem (RM_S). It includes a part that protrudes and is disposed in the sub-area SA, and the protruded part may overlap with the second contact part CT2.
  • the first electrode (RME1) is disposed up to the separation portions (ROP1, ROP2) of the sub-area (SA), while the second electrode (RME2) is disposed up to the separation portion (ROP1, ROP2) of the sub-area (SA) ) may not be separated from.
  • One second electrode (RME2) includes a plurality of electrode stems (RM_S) and electrode branches (RM_B1, RM_B2) and extends in the first direction (DR1) and forms a light emitting area (EMA) of each sub-pixel (SPXn). It may have a branched shape in the vicinity.
  • the first electrode RME1 is disposed between the separators ROP1 and ROP2 disposed in different sub-areas SA1 and SA2 of each sub-pixel SPXn and may be disposed across the emission area EMA. .
  • the display device 10 is disposed in the first sub-area SA1 among the plurality of sub-areas SA1 and SA2 of each sub-pixel (SPXn) and displays the first sub-area (SA1) of each sub-pixel (SPXn). It may include a wire connection electrode (EP) disposed between the electrodes (RME1). The wire connection electrode EP is not disposed in the second sub-area SA of the sub-pixel SPXn, and the first electrodes RME1 of other sub-pixels SPXn adjacent in the first direction DR1 are spaced apart from each other. You can. Among the plurality of sub-pixels (SPXn), the sub-pixel (SPXn) shown in FIG.
  • SA1 first sub-area
  • SPXn second sub-pixel
  • the area SA2 may be disposed below the light emitting area EMA.
  • SA1 first sub-area where the wire connection electrode (EP) is disposed
  • EMA light-emitting area
  • SPXn second sub-pixel
  • the area SA2 may be disposed below the light emitting area EMA.
  • SA1 first sub-area where the wiring connection electrode (EP) is disposed
  • EMA light-emitting area
  • the second sub-area SA2 may be disposed above the light-emitting area EMA.
  • the first electrode RME1 may be spaced apart from the wiring connection electrode EP in the first sub-area SA1 with the first separator ROP1 therebetween.
  • Two first separators (ROP1) may be disposed in one first sub-area (SA1), and the wire connection electrode (EP) may be connected to the corresponding sub-pixel (SPXn) with the lower first separator (ROP1) interposed therebetween. It may be spaced apart from the first electrode RME1 disposed in and may be spaced apart from the first electrode RME1 disposed in another sub-pixel SPXn with the upper first separator ROP1 in between.
  • One second separation part ROP2 is disposed in the second sub-area SA2, and different first electrodes RME1 may be spaced apart in the first direction DR1.
  • the wire connection electrode EP may be connected to the first voltage wire VL1 of the third conductive layer through the third electrode contact hole CTV penetrating the via layer VIA.
  • the first electrode (RME1) is formed in a state connected to the wire connection electrode (EP), and the electrical signal applied to place the light emitting elements (ED) is transmitted from the first voltage wire (VL1) through the wire connection electrode (EP). It may be applied to the first electrode (RME1).
  • signals are applied to the first voltage line (VL1) and the second voltage line (VL2), and these can be transmitted to the first electrode (RME1) and the second electrode (RME2), respectively. there is.
  • the second electrode contact hole (CTS) may have a different relative arrangement from the third electrode contact hole (CTV), which will be described later.
  • the second electrode contact hole (CTS) may be placed in a portion of the bank layer (BNL) surrounding the second sub-area (SA2), and the third electrode contact hole (CTV) may be placed in the first sub-area (SA1). there is. This may be because the second electrode contact hole (CTS) and the third electrode contact hole (CTV) each expose the upper surfaces of different voltage lines (VL1 and VL2), and the positions of each electrode contact hole are determined accordingly.
  • the bank layer (BNL) may surround the light emitting area (EMA) and the plurality of sub-areas (SA1 and SA2), similar to the above-described embodiment. However, in an embodiment in which the display device 10 includes distinct sub-areas SA1 and SA2, the areas surrounded by the bank layer BNL may be distinct from each other.
  • the bank layer (BNL) is the same as the above-described embodiment except that it surrounds different sub-areas (SA1 and SA2).
  • a plurality of light emitting elements ED may be disposed on different electrodes RME between different partition walls BP1 and BP2.
  • the light emitting element ED1 has both ends disposed on the second electrode branch RM_B2 of the first electrode RME1 and the second electrode RME2, and both ends are disposed on the first electrode RME1 and the second electrode branch RM_B2 of the second electrode RME2. It may include a second light emitting device (ED2) disposed on the first electrode branch (RM_B1) of the electrode (RME1) and the other second electrode (RME2).
  • the first light emitting elements ED1 may be placed on the right side of the first electrode RME1, and the second light emitting elements ED2 may be placed on the left side of the first electrode RME1.
  • the first light-emitting elements ED1 are disposed on the first electrode (RME1) and the second electrode (RME2), and the second light-emitting elements (ED2) are disposed on the first electrode (RME1) and the second electrode (RME2) It can be.
  • the plurality of connection electrodes may include a first connection electrode (CNE1), a second connection electrode (CNE2), and a third connection electrode (CNE3).
  • the first connection electrode CNE1 may have a shape extending in the first direction DR1 and may be disposed on the first electrode RME1.
  • the portion of the first connection electrode CNE1 disposed on the first partition BP1 overlaps the first electrode RME1 and extends in the first direction DR1 to form a light emitting area beyond the bank layer BNL. It can be arranged up to the first sub-area (SA1) located above (EMA).
  • SA1 first sub-area located above (EMA).
  • the first connection electrode CNE1 may contact the first electrode RME1 in the first sub-area SA1 through the first contact portion CT1.
  • the second connection electrode CNE2 may have a shape extending in the first direction DR1 and may be disposed on the second electrode RME2.
  • the portion of the second connection electrode CNE2 disposed on the second barrier rib BP2 overlaps the second electrode RME2 and extends in the first direction DR1 from thereto to form a light emitting area beyond the bank layer BNL. It can be arranged up to the first sub-area (SA1) located above (EMA).
  • SA1 located above
  • the first connection electrode CNE1 and the second connection electrode CNE2 are respectively located in the second sub-area SA2.
  • the first electrode (RME1) and the second electrode (RME2) can be contacted through the disposed contact parts (CT1, CT2), respectively.
  • the third connection electrode CNE3 may include extension parts CN_E1 and CN_E2 extending in the first direction DR1, and a first connection part CN_B1 connecting the extension parts CN_E1 and CN_E2.
  • the first extension portion CN_E1 faces the first connection electrode CNE1 within the light emitting area EMA and is disposed on the second electrode branch portion RM_B2 of the second electrode RME2, and the second extension portion ( CN_E2) faces the second connection electrode CNE2 in the light emitting area EMA and is disposed on the first electrode RME1.
  • the first connection part CN_B1 extends in the second direction DR2 on the bank layer BNL disposed below the light emitting area EMA and can connect the first extension part CN_E1 and the second extension part CN_E2. there is.
  • the third connection electrode CNE3 is disposed on the light emitting area EMA and the bank layer BNL, and may not be directly connected to the electrode RME.
  • the second electrode branch (RM_B2) disposed below the first extension (CN_E1) is electrically connected to the second voltage line (VL2), and the second power supply voltage applied to the second electrode branch (RM_B2) is 3 It may not be transmitted to the connection electrode (CNE3).
  • one pixel PX of the display device 10 has a plurality of wires, for example, data lines DTL1, DTL2, and DTL3, in a portion overlapping with the area where the light emitting elements ED are arranged. ), and an initialization voltage line (VIL) may be disposed.
  • the wires may generate a parasitic electric field that causes the light emitting elements (EDs) to be misaligned during the manufacturing process of the display device 10.
  • the display device 10 has a plurality of traces that electrically connect the first voltage line (VL1) and the second voltage line (VL2), the data lines (DTL), and the initialization voltage line (VIL). May include connection patterns.
  • the display device 10 may have a structure in which the connection patterns are arranged in the non-display area NDA adjacent to the outermost pixels of the display area DPA, similar to the embodiments of FIGS. 16 and 18 .
  • FIG. 27 is a plan view showing pixels adjacent to the non-display area of the display device of FIG. 21 and wires arranged in the non-display area.
  • the display device 10_3 may include connection patterns RP_3 and bridge patterns BRP_3 disposed outside the display area DPA.
  • the connection patterns (RP_3) and bridge patterns (BRP_3) are connected to the data lines (DTL1, DTL2, DTL3), the initialization voltage line (VIL), and the first voltage on the outside of the display area (DPA) or in the non-display area (NDA). They may be electrically connected to the wiring (VL1) and then remain as separate traces.
  • connection patterns RP_3 and the bridge patterns BRP_3 of the display device 10_3 may each be disposed in the non-display area NDA located on the upper side of the display area DPA in the first direction DR1.
  • the connection patterns RP_3 may be disposed on the same layer as the electrodes RME of the display area DPA, and the bridge patterns BRP_3 may be disposed on the third conductive layer.
  • the connection patterns RP_3 and the bridge patterns BRP_3 may be arranged in an area of the non-display area NDA parallel to the pixel PX in the first direction DR1.
  • the bridge pattern (BRP_3) may include a plurality of seventh bridge patterns (BRP7_3).
  • Each of the seventh bridge patterns BRP7_3 may be arranged to overlap the first voltage line VL1, the initialization voltage line VIL, and the first to third data lines DTL1, DTL2, and DTL3, respectively.
  • Each of the seventh bridge patterns (BRP7_3) is connected to the first voltage line (VL1), the initialization voltage line (VIL), and the first to third data lines (DTL1, DTL2, and DTL3) through the seventh bridge contact hole (CNTD7). You can contact each of them.
  • Each of the seventh bridge contact holes CNTD7 may penetrate the first interlayer insulating layer IL1 and the buffer layer BL.
  • the connection pattern RP_3 may include a plurality of seventh connection patterns RP7_3 arranged to overlap each other with the seventh bridge pattern BRP7_3. Each of the seventh connection patterns (RP7_3) may contact each of the seventh bridge patterns (BRP7_3) through the seventh connection contact hole (CTA7).
  • One seventh connection pattern (RP7_3) and one seventh bridge pattern (BRP7_3) form a pair to connect the first voltage line (VL1), the initialization voltage line (VIL), and the first to third data lines (DTL1, It can be electrically connected to any one of DTL2, DTL3).
  • VL1 first voltage line
  • VIL initialization voltage line
  • DTL1 first to third data lines
  • the display device 10_3 may include a fourth separation portion ROP4 that is disposed in the non-display area NDA and is an area where the connection patterns RP_3 are separated.
  • the connection patterns RP_3 are connected to each other in the fourth separator ROP4 and formed in an integrated state (the dotted line portion inside the fourth separator ROP4 in FIG. 27), and then after the alignment process of the light emitting element ED. may be separated from each other in the fourth separation part (ROP4).
  • the first voltage line VL1, the initialization voltage line VIL, and the data lines DTL1, DTL2, and DTL3 are connected to the connection pattern RP_3.
  • the first voltage line (VL1), the initialization voltage line (VIL), and the data lines (DTL1, DTL2, DTL3) are not electrically connected to each other, and electrical signals are applied independently. You can.
  • FIG. 28 is a plan view showing pixels adjacent to the non-display area of the display device of FIG. 21 and wires arranged in the non-display area.
  • the display device 10_4 may include connection patterns RP_4 and bridge patterns BRP_4 disposed outside the display area DPA.
  • the connection patterns (RP_4) and bridge patterns (BRP_4) are connected to the data lines (DTL1, DTL2, DTL3), the initialization voltage line (VIL), and the first voltage on the outside of the display area (DPA) or in the non-display area (NDA). They may be electrically connected to the wiring (VL1) and then remain as separate traces.
  • connection patterns RP_4 and the bridge patterns BRP_4 of the display device 10_4 may each be disposed in the non-display area NDA located on the lower side of the display area DPA in the first direction DR1.
  • the connection patterns RP_4 may be disposed on the same layer as the electrodes RME of the display area DPA, and the bridge patterns BRP_4 may be disposed on the third conductive layer.
  • the connection patterns RP_4 and the bridge patterns BRP_4 may be arranged in an area of the non-display area NDA parallel to the pixel PX in the first direction DR1.
  • the bridge pattern (BRP_4) may include a plurality of eighth bridge patterns (BRP8_4).
  • Each of the eighth bridge patterns BRP8_4 may be arranged to overlap the first voltage line VL1, the initialization voltage line VIL, and the first to third data lines DTL1, DTL2, and DTL3, respectively.
  • Each of the eighth bridge patterns (BRP8_3) is connected to the first voltage line (VL1), the initialization voltage line (VIL), and the first to third data lines (DTL1, DTL2, DTL3) through the eighth bridge contact hole (CNTD8). You can contact each of them.
  • Each of the eighth bridge contact holes CNTD8 may penetrate the first interlayer insulating layer IL1 and the buffer layer BL.
  • the connection pattern RP_4 may include a plurality of eighth connection patterns RP8_4 arranged to overlap each other with the eighth bridge pattern BRP8_4. Each of the eighth connection patterns RP7_4 may contact each of the eighth bridge patterns BRP8_4 through the eighth connection contact hole CTA8.
  • One eighth connection pattern (RP8_4) and one eighth bridge pattern (BRP8_4) form a pair to connect a first voltage line (VL1), an initialization voltage line (VIL), and first to third data lines (DTL1, It can be electrically connected to any one of DTL2, DTL3).
  • VL1 first voltage line
  • VIL initialization voltage line
  • DTL1 first to third data lines
  • DTL1 first to third data lines
  • DTL1 first to third data lines
  • DTL1 first to third data lines
  • DTL1 first to third data lines
  • DTL1 first to third data lines
  • DTL1 first to third data lines
  • DTL1 first to third data lines
  • DTL1 first to third data lines
  • the display device 10_4 may include a fifth separation portion ROP5 that is disposed in the non-display area NDA and is an area where the connection patterns RP_4 are separated.
  • the connection patterns RP_4 are connected to each other in the fifth separator ROP5 and formed in an integrated state (the dotted line portion inside the fifth separator ROP5 in FIG. 28), and then after the alignment process of the light emitting device ED, may be separated from each other in the fifth separation part (ROP5).
  • the first voltage line VL1, the initialization voltage line VIL, and the data lines DTL1, DTL2, and DTL3 are connected to the connection pattern RP_4.
  • the first voltage line (VL1), the initialization voltage line (VIL), and the data lines (DTL1, DTL2, DTL3) are not electrically connected to each other, and electrical signals are applied independently. You can.
  • FIG. 29 is a plan view illustrating pixels adjacent to a non-display area and wires arranged in the non-display area of a display device according to another embodiment.
  • the display device 10_5 may include connection patterns RP_5 and bridge patterns BRP_5 disposed outside the display area DPA.
  • the connection patterns (RP_5) and bridge patterns (BRP_5) are connected to the data lines (DTL1, DTL2, DTL3), the initialization voltage line (VIL), and the first voltage on the outside of the display area (DPA) or in the non-display area (NDA). They may be electrically connected to the wiring (VL1) and then remain as separate traces.
  • connection patterns RP_5 and the bridge patterns BRP_5 of the display device 10_5 may each be disposed in the non-display area NDA located on the upper side of the display area DPA in the first direction DR1.
  • the connection patterns RP_5 may be disposed on the same layer as the electrodes RME of the display area DPA, and the bridge patterns BRP_5 may be disposed on the third conductive layer.
  • the connection patterns RP_5 and the bridge patterns BRP_5 may be arranged in an area of the non-display area NDA parallel to the pixel PX in the first direction DR1.
  • the bridge pattern (BRP_5) may include a plurality of ninth bridge patterns (BRP7_5).
  • Each of the ninth bridge patterns (BRP9_5) includes a first voltage line (VL1), an initialization voltage line (VIL), first to third data lines (DTL1, DTL2, DTL3), a first scan line (SL1), and a first scan line (SL1). It can be arranged to overlap each of the two scan lines (SL2).
  • Each of the ninth bridge patterns (BRP9_5) is connected to the first voltage line (VL1), the initialization voltage line (VIL), and the first to third data lines (DTL1, DTL2, DTL3) through the ninth bridge contact hole (CNTD9). , may contact the first scan line (SL1) and the second scan line (SL2), respectively.
  • Each of the ninth bridge contact holes CNTD9 may penetrate the first interlayer insulating layer IL1 and the buffer layer BL.
  • the connection pattern RP_5 may include a plurality of ninth connection patterns RP9_5 arranged to overlap each of the ninth bridge patterns BRP9_5. Each of the ninth connection patterns (RP9_5) may contact each of the ninth bridge patterns (BRP9_5) through the ninth connection contact hole (CTA9).
  • One ninth connection pattern (RP9_5) and one ninth bridge pattern (BRP9_5) form a pair to connect a first voltage line (VL1), an initialization voltage line (VIL), and first to third data lines (DTL1, DTL2). , DTL3), and may be electrically connected to any one of the first scan line (SL1) and the second scan line (SL2).
  • VL1 first voltage line
  • VIL initialization voltage line
  • DTL1 first to third data lines
  • DTL3 first to third data lines
  • SL1 and the second scan line (SL2) Corresponding to one pixel column of the display area (DPA), seven ninth connection patterns (RP9_5) and seven ninth bridge patterns (BRP9_5) may be arranged in
  • the display device 10_5 may include a sixth separation portion ROP6 that is disposed in the non-display area NDA and is an area where the connection patterns RP_5 are separated.
  • the connection patterns RP_5 are connected to each other in the sixth separator ROP6 and formed in an integrated state (the dotted line portion inside the sixth separator ROP6 in FIG. 29), and then after the alignment process of the light emitting element ED, may be separated from each other in the sixth separation part (ROP6).
  • the first voltage line VL1, the initialization voltage line VIL, the data lines DTL1, DTL2, and DTL3, and the first scan line ( SL1) and the second scan line SL2 may be electrically connected to each other through connection patterns RP_5 and bridge patterns BRP_5.
  • the first voltage line (VL1), the initialization voltage line (VIL), the data lines (DTL1, DTL2, DTL3), the first scan line (SL1), and the second scan line (SL2) are not electrically connected to each other, and electrical signals can be applied independently.

Landscapes

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Abstract

표시 장치는 제1 전압 배선과 제2 전압 배선 사이에 배치되고 제1 방향으로 연장된 데이터 라인, 제1 방향으로 연장되어 배치되고 제1 전압 배선과 전기적으로 연결된 제1 전극, 제1 전극과 제2 방향으로 이격되고, 제1 방향으로 연장되어 제2 전압 배선과 전기적으로 연결된 제2 전극, 제1 전극 및 제2 전극 상에 배치된 복수의 발광 소자들, 및 제1 전극 및 제2 전극과 이격되어 배치되고, 제1 전압 배선과 전기적으로 연결된 제1 연결 패턴, 및 데이터 라인과 전기적으로 연결된 제2 연결 패턴을 포함하고, 제1 연결 패턴과 제2 연결 패턴은 제1 전극 및 제2 전극과 동일한 층에 배치되되 서로 이격되어 배치된다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 발광 소자를 포함하는 자발광 표시 장치가 있다. 자발광 표시 장치는 발광 소자로서 유기물을 발광 물질로 이용하는 유기 발광 표시 장치, 또는 무기물을 발광 물질로 이용하는 무기 발광 표시 장치 등이 있다.
본 발명이 해결하고자 하는 과제는 서로 다른 두 배선들과 전기적으로 연결된 흔적인 연결 패턴을 포함하여 발광 소자의 정렬 이탈을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장되며 서로 제2 방향으로 이격된 제1 전압 배선과 제2 전압 배선, 상기 제1 전압 배선과 상기 제2 전압 배선 사이에 배치되고 상기 제1 방향으로 연장된 데이터 라인, 상기 제1 방향으로 연장되어 배치되고 상기 제1 전압 배선과 전기적으로 연결된 제1 전극, 상기 제1 전극과 상기 제2 방향으로 이격되고, 상기 제1 방향으로 연장되어 상기 제2 전압 배선과 전기적으로 연결된 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들, 및 상기 제1 전극 및 상기 제2 전극과 이격되어 배치되고, 상기 제1 전압 배선과 전기적으로 연결된 제1 연결 패턴, 및 상기 데이터 라인과 전기적으로 연결된 제2 연결 패턴을 포함하고, 상기 제1 연결 패턴과 상기 제2 연결 패턴은 상기 제1 전극 및 상기 제2 전극과 동일한 층에 배치되되 서로 이격되어 배치된다.
상기 제1 전압 배선과 교차하도록 상기 제2 방향으로 연장되고 상기 제1 전압 배선과 접촉하는 제3 전압 배선, 및 상기 데이터 라인과 중첩하도록 배치된 제1 브릿지 패턴을 포함하고, 상기 제1 연결 패턴은 상기 제1 전압 배선 및 상기 제3 전압 배선과 중첩하도록 배치되며 상기 제3 전압 배선과 접촉하고, 상기 제2 연결 패턴은 상기 제1 브릿지 패턴과 중첩하며 상기 제1 브릿지 패턴과 접촉할 수 있다.
상기 제3 전압 배선과 상기 제1 브릿지 패턴은 상기 제1 전압 배선 및 상기 제2 전압 배선보다 상부에 위치하고 상기 제1 연결 패턴 및 상기 제2 연결 패턴보다 하부에 위치한 층에 배치될 수 있다.
상기 제3 전압 배선 및 상기 제1 브릿지 패턴과 동일한 층에 배치되고 상기 제2 방향으로 연장된 제4 전압 배선, 및 상기 제3 전압 배선과 상기 제4 전압 배선 사이에 배치된 전극 패턴을 포함하고, 상기 제1 전극은 상기 전극 패턴과 접촉하고 상기 제2 전극은 상기 제4 전압 배선과 접촉할 수 있다.
상기 제1 전압 배선과 상기 데이터 라인 사이에서 상기 제1 방향으로 연장된 초기화 전압 배선, 상기 초기화 전압 배선과 중첩하며 상기 초기화 전압 배선과 접촉하는 제2 브릿지 패턴, 및 상기 제2 브릿지 패턴과 중첩하며 상기 제2 브릿지 패턴과 접촉하는 제3 연결 패턴을 더 포함할 수 있다.
상기 제3 연결 패턴은 상기 제1 전극과 상기 제2 전극, 상기 제1 연결 패턴, 및 상기 제2 연결 패턴과 동일한 층에 배치되되, 상기 제1 연결 패턴 및 상기 제2 연결 패턴과 이격될 수 있다.
상기 제3 연결 패턴은 상기 제2 연결 패턴과 상기 제1 방향으로 이격되고, 상기 제1 연결 패턴은 상기 제2 연결 패턴과 상기 제2 방향으로 이격될 수 있다.
상기 제1 전극과 상기 제2 방향으로 이격된 제3 전극을 더 포함하고, 상기 제1 전극과 상기 제3 전극은 상기 제1 방향으로 연장되되 다른 상기 제1 전극 및 상기 제3 전극과 제1 분리부를 사이에 두고 상기 제1 방향으로 이격되고, 상기 제2 전극은 상기 제1 분리부와 상기 제1 방향으로 비중첩하도록 배치될 수 있다.
상기 제1 연결 패턴, 및 상기 제2 연결 패턴은 상기 제1 분리부의 상기 제1 방향 일 측에서 상기 제3 전극을 사이에 두고 서로 상기 제2 방향으로 이격되고, 상기 제3 연결 패턴은 상기 제1 분리부의 상기 제1 방향 타 측에 배치되며 상기 제1 전극 및 상기 제3 전극 사이에 배치될 수 있다.
상기 제1 방향 및 상기 제2 방향으로 연장된 부분을 포함하여 상기 발광 소자들이 배치된 영역을 둘러싸는 뱅크층을 더 포함하고, 상기 제2 전극은 상기 뱅크층의 상기 제2 방향으로 연장된 부분을 가로지르도록 배치되고, 상기 제1 분리부는 상기 뱅크층이 둘러싸는 영역의 외측에 배치될 수 있다.
상기 발광 소자들 및 상기 제1 전극과 상기 제2 전극이 배치된 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하고, 상기 데이터 라인은 일부분이 상기 비표시 영역까지 연장되고, 상기 제1 연결 패턴 및 상기 제2 연결 패턴은 각각 상기 비표시 영역에 배치되고, 상기 비표시 영역에서 상기 제1 연결 패턴 및 상기 제1 전압 배선과 중첩하는 제1 브릿지 패턴, 및 상기 비표시 영역에서 상기 제2 연결 패턴 및 상기 데이터 라인과 중첩하는 제2 브릿지 패턴을 더 포함할 수 있다.
상기 제1 연결 패턴 및 상기 제2 연결 패턴은 상기 비표시 영역에 배치된 제2 분리부를 사이에 두고 서로 이격될 수 있다.
상기 제1 브릿지 패턴 및 상기 제2 브릿지 패턴은 각각 상기 제1 전압 배선 및 상기 데이터 라인보다 상부에 위치하고 상기 제1 연결 패턴 및 상기 제2 연결 패턴보다 하부에 위치한 층에 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역을 둘러싸는 비표시 영역, 상기 표시 영역 및 상기 비표시 영역에 제1 방향으로 연장되고 서로 상기 제1 방향과 교차하는 제2 방향으로 이격된 제1 전압 배선, 및 제2 전압 배선, 상기 제1 방향으로 연장되며 상기 제1 전압 배선과 상기 제2 전압 배선 사이에 배치된 적어도 하나의 데이터 라인, 상기 제1 방향으로 연장되며 상기 제1 전압 배선과 상기 데이터 라인 사이에 배치된 초기화 전압 배선, 상기 비표시 영역에 배치되고 상기 제1 전압 배선, 상기 데이터 라인, 및 상기 초기화 전압 배선들 중 어느 하나와 접촉하는 복수의 브릿지 패턴들, 상기 비표시 영역에서 상기 브릿지 패턴들 중 어느 하나와 접촉하고, 상기 제1 전압 배선, 상기 데이터 라인, 및 상기 초기화 전압 배선들 중 어느 하나와 전기적으로 연결된 복수의 연결 패턴들, 상기 표시 영역에서 상기 제1 방향으로 연장되며 서로 상기 제2 방향으로 이격된 제1 전극과 제2 전극, 및 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하고, 상기 연결 패턴은 각각 상기 제1 전극 및 상기 제2 전극과 동일한 층에 배치된다.
상기 복수의 브릿지 패턴들은 각각 상기 제1 전압 배선보다 상부에 위치한 층에 배치되고 상기 연결 패턴들보다 하부에 위치한 층에 배치될 수 있다.
상기 제1 전극은 상기 브릿지 패턴과 동일한 층에 배치되고 상기 제1 전압 배선과 전기적으로 연결된 전극 패턴과 직접 접촉하고, 상기 제2 전극은 상기 브릿지 패턴과 동일한 층에 배치되고 상기 제2 전압 배선과 접촉하는 제3 전압 배선과 직접 접촉할 수 있다.
상기 데이터 라인은 상기 초기화 전압 배선과 상기 제2 전압 배선 사이에 복수개로 배치되고, 상기 브릿지 패턴은 상기 제1 전압 배선과 접촉하는 제1 브릿지 패턴, 상기 복수의 데이터 라인들 각각과 접촉하는 복수의 제2 브릿지 패턴들; 및 상기 초기화 전압 배선과 접촉하는 제3 브릿지 패턴을 포함하고, 상기 연결 패턴은 상기 제1 브릿지 패턴과 접촉하는 제1 연결 패턴, 상기 복수의 제2 브릿지 패턴과 각각 접촉하는 복수의 제2 연결 패턴들, 및 상기 제3 브릿지 패턴과 접촉하는 제3 연결 패턴을 포함하며, 상기 제1 연결 패턴, 상기 제2 연결 패턴들, 및 상기 제3 연결 패턴은 서로 이격되어 배치될 수 있다.
상기 제1 방향으로 연장되어 상기 표시 영역 및 상기 비표시 영역에 걸쳐 배치된 복수의 스캔 라인들을 더 포함하고, 상기 브릿지 패턴들 중 어느 하나는 상기 스캔 라인들 중 어느 하나와 접촉하고, 상기 연결 패턴들 중 어느 하나는 상기 스캔 라인과 접촉하는 상기 브릿지 패턴과 직접 접촉할 수 있다.
상기 표시 영역에서 상기 제1 방향 및 상기 제2 방향으로 배열되고, 상기 제1 전극, 상기 제2 전극 및 상기 발광 소자를 포함하는 복수의 서브 화소들을 포함하고, 상기 연결 패턴들 및 상기 브릿지 패턴들 각각은 상기 표시 영역의 상기 제1 방향의 일측에 위치한 상기 비표시 영역에 배치되며, 상기 제2 방향으로 배열된 상기 서브 화소열들 각각에 대응되어 배치될 수 있다.
상기 표시 영역에서 상기 제1 방향 및 상기 제2 방향으로 배열되고, 상기 제1 전극, 상기 제2 전극 및 상기 발광 소자를 포함하는 복수의 서브 화소들을 포함하는 복수의 화소들을 포함하고, 상기 연결 패턴들 및 상기 브릿지 패턴들 각각은 상기 표시 영역의 상기 제1 방향의 타측에 위치한 상기 비표시 영역에 배치되며, 상기 제2 방향으로 배열된 화소열들 각각에 대응되어 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 발광 소자 상에 순차적으로 배치되는 접촉 전극층, 중간층 및 연결 전극층을 포함한다. 표시 장치는 접촉 전극층의 단선 불량이 발생할 경우, 연결 전극층을 통한 리페어 공정이 즉각적으로 가능하여, 리페어 공정이 용이해지는 효과가 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 배선들의 개략적인 배치를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치에 배치된 서브 화소의 화소 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소에 배치된 배선들을 나타내는 레이아웃도이다.
도 5는 도 4의 제1 서브 화소에 배치된 배선들의 레이아웃도이다.
도 6은 일 실시예에 따른 표시 장치의 일 화소에 배치된 제3 도전층과 전극들의 배치를 나타내는 평면도이다.
도 7은 일 실시예에 따른 표시 장치의 일 서브 화소에 배치된 전극들과 발광 소자의 배치를 나타내는 평면도이다.
도 8은 도 5의 N1-N1’선을 따라 자른 단면도이다.
도 9는 도 5의 N2-N2’선 및 N3-N3’선을 따라 자른 단면도이다.
도 10은 도 7의 N4-N4’선을 따라 자른 단면도이다.
도 11은 도 7의 N5-N5’선을 따라 자른 단면도이다.
도 12는 일 실시예에 따른 표시 장치에 배치된 전압 배선 및 이에 인접한 도전 패턴들이 배치된 부분을 확대하여 도시한 평면도이다.
도 13은 도 12에 도시된 부분에서 제1 도전층, 제3 도전층 및 전극들의 상대적인 배치를 도시한 평면도이다.
도 14는 도 13의 P1-P1’선, P2-P2’선, 및 P3-P3’선을 따라 자른 단면도이다.
도 15는 일 실시예에 따른 발광 소자의 개략도이다.
도 16은 다른 실시예에 따른 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다.
도 17은 도 16의 P4-P4’선을 따라 자른 단면도이다.
도 18은 다른 실시예에 따른 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다.
도 19는 도 18의 P5-P5’선을 따라 자른 단면도이다.
도 20은 일 실시예에 따른 표시 장치의 배선들의 개략적인 배치를 나타내는 평면도이다.
도 21은 일 실시예에 따른 표시 장치에 배치된 서브 화소의 화소 회로도이다.
도 22는 일 실시예에 따른 표시 장치의 일 화소에 배치된 배선들을 나타내는 레이아웃도이다.
도 23은 일 실시예에 따른 표시 장치의 일 서브 화소에 배치된 전극들과 발광 소자의 배치를 나타내는 평면도이다.
도 24는 도 23의 Q1-Q1’선을 따라 자른 단면도이다.
도 25는 도 23의 Q2-Q2’선을 따라 자른 단면도이다.
도 26은 도 23의 Q3-Q3’선을 따라 자른 단면도이다.
도 27은 도 21의 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다.
도 28은 도 21의 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다.
도 29는 다른 실시예에 따른 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 장치(10)는 표시 영역(DPA)에 배치된 복수의 화소(PX)들을 포함할 수 있다. 복수의 화소(PX)들은 행렬 방향으로 배열될 수 있다. 예를 들어, 서로 다른 화소(PX)들은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 배선들의 개략적인 배치를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 표시 장치(10)는 복수의 스캔 라인(SL1, SL2)들, 복수의 데이터 라인(DTL1, DTL2, DTL3), 초기화 전압 배선(VIL), 및 복수의 전압 배선(VL; VL1, VL2, VL3, VL4)들을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다. 복수의 배선들은 제1 도전층으로 이루어지고 제1 방향(DR1)으로 연장된 배선들과, 제3 도전층으로 이루어지고 제2 방향(DR2)으로 연장된 배선들을 포함할 수 있다. 다만, 각 배선들의 연장 방향은 이에 제한되지 않는다.
제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제2 방향(DR)으로 연장되어 배치될 수 있다. 한 쌍의 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 제1 방향(DR1)으로 이격되어 배치되며, 다른 한 쌍의 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 제1 방향(DR1)으로 반복 배열될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 표시 영역(DPA)의 제2 방향(DR2) 일 측에 배치된 스캔 구동부(SCD)에 전기적으로 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 비표시 영역(NDA)에 스캔 구동부(SCD)로부터 표시 영역(DPA)을 제2 방향(DR2)으로 가로지르도록 배치될 수 있다.
한편, 본 명세서에서 ‘연결’의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로서 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 라인(DTL)들은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 데이터 라인(DTL)은 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)을 포함하며, 하나의 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들은 하나의 쌍을 이룰 수 있다. 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들은 서로 제2 방향(DR2)으로 이격되어 배치되고, 이들 사이에는 다른 배선들이 배치될 수 있다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
초기화 전압 배선(VIL)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 초기화 전압 배선(VIL)은 데이터 라인(DTL)들과 제1 전압 배선(VL1) 사이에 배치될 수 있다. 초기화 전압 배선(VIL)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 제1 방향(DR1)으로 연장되어 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제2 방향(DR2)으로 연장되어 배치된다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제2 방향(DR2)으로 교번되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 방향(DR1)으로 교번되어 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 표시 영역(DPA)을 가로지르도록 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 각각 일부의 배선들은 표시 영역(DPA)에 배치되고 다른 배선들은 표시 영역(DPA)의 제1 방향(DR1) 양 측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 도전층으로 이루어지고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 도전층과 다른 층에 배치된 제3 도전층으로 이루어질 수 있다. 제1 전압 배선(VL1)은 적어도 하나의 제3 전압 배선(VL3)과 연결되며, 제2 전압 배선(VL2)은 적어도 하나의 제4 전압 배선(VL4)과 복수의 전압 배선(VL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있다. 다만, 이에 제한되지 않는다.
데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 각 배선 패드(WPD)들은 표시 영역(DPA)의 제1 방향(DR1) 타 측인 하측에 위치한 패드 영역(PDA)에 배치될 수 있다. 복수의 데이터 라인(DTL)들은 각각 서로 다른 데이터 배선 패드(WPD_DT)와 연결된다. 초기화 전압 배선(VIL)의 초기화 배선 패드(WPD_Vint)에 연결되며, 제1 전압 배선(VL1)은 제1 전압 배선 패드(WPD_VL1), 및 제2 전압 배선(VL2)은 제2 전압 배선 패드(WPD_VL2)와 연결된다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다. 도면에서는 각 배선 패드(WPD)들이 표시 영역(DPA)의 하측에 배치된 패드 영역(PDA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 복수의 배선 패드(WPD)들 중 일부는 표시 영역(DPA)의 상측, 또는 좌우측 어느 한 영역에 배치될 수도 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(SPXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(SPXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 표시 장치에 배치된 서브 화소의 화소 회로도들이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 제1 스캔 라인(SL1)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 스캔 라인(SL2)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 4는 일 실시예에 따른 표시 장치의 일 화소에 배치된 배선들을 나타내는 레이아웃도이다. 도 5는 도 4의 제1 서브 화소에 배치된 배선들의 레이아웃도이다.
도 4 및 도 5에서는 표시 장치(10)의 제1 도전층, 반도체층, 제2 도전층, 및 제3 도전층의 평면 배치를 도시하고 있다. 도 4에서는 일 화소(PX)에 배치된 도전층들 및 반도체층을 도시하고 있고, 도 5는 도 4의 제1 서브 화소(SPX1)에 배치된 도전층들 및 반도체층을 확대하여 도시하고 있다. 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)의 평면 배치는 제1 서브 화소(SPX1)와 실질적으로 동일할 수 있다.
도 4 및 도 5를 참조하면, 표시 장치(10)의 화소(PX)들 각각은 복수의 서브 화소(SPXn, n은 1 내지 3)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들, 또는 복수의 서브 화소(SPXn)들 중 일부는 서로 동일한 색의 광을 발광할 수도 있다. 예를 들어, 각 서브 화소(SPXn)들은 동일한 청색의 광을 발광하거나, 2개의 서브 화소(SPXn)는 동일한 청색의 광을 발광하고, 다른 하나의 서브 화소(SPXn)는 청색과 다른 녹색의 광을 발광할 수도 있다. 도면에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
각 화소(PX)의 서브 화소(SPXn)들은 화소(PX) 내에서 제2 방향(DR2)으로 배열될 수 있다. 제1 서브 화소(SPX1)는 화소(PX)의 중앙에서 제2 방향(DR2)의 일 측인 좌측에 배치되고, 제2 서브 화소(SPX2)는 화소(PX)의 중앙에 배치되며, 제3 서브 화소(SPX3)는 화소(PX)의 중앙에서 제2 방향(DR2)의 타 측인 우측에 배치될 수 있다. 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)에 배치된 도전층들, 및 반도체층의 구조는 서로 실질적으로 동일할 수 있다. 후술할 바와 같이, 각 서브 화소(SPXn)의 도전층들 상에 배치된 전극(도 6에 도시)들, 발광 소자(도 7에 도시), 및 연결 전극(도 7에 도시) 등의 배치도 서로 동일할 수 있다. 하나의 화소(PX)는 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)에 접속되는 회로층이 특정 패턴으로 배치되며, 상기 패턴들은 하나의 서브 화소(SPXn)를 단위로 반복 배열될 수 있다.
다만, 이에 제한되지 않는다. 다른 실시예에서, 각 서브 화소(SPXn)들이 차지하는 영역에 배치된 도전층들, 및 반도체층의 구조는 서로 다를 수 있으나, 도전층들 상에 배치된 전극들, 발광 소자, 및 연결 전극 등의 배치는 서로 동일할 수도 있다. 이 경우, 하나의 화소(PX)는 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)에 접속되는 회로층이 특정 패턴으로 배치되며, 상기 패턴들은 하나의 서브 화소(SPXn)가 아닌 하나의 화소(PX)를 단위로 반복 배열될 수 있다.
표시 장치(10)의 일 화소(PX)에 배치된 복수의 도전층들 및 반도체층들에 대하여 구체적으로 설명하면, 표시 장치(10)는 제1 기판(도 8에 도시), 및 제1 기판 상에 배치된 제1 도전층, 반도체층, 제2 도전층, 및 제3 도전층을 포함할 수 있다. 표시 장치(10)는 상기 도전층들 및 반도체층 사이에 배치된 복수의 절연층들을 더 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 표시 소자층을 구성할 수 있다. 표시 장치(10)의 단면 구조에 대하여는 다른 도면들이 더 참조되어 후술된다. 이하에서는 표시 장치(10)의 일 화소(PX) 또는 일 서브 화소(SPXn)에 배치된 도전층들 및 반도체층의 평면 배치에 대하여 자세하게 설명하기로 한다.
제1 도전층은 제1 방향(DR1)으로 연장된 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 초기화 전압 배선(VIL), 데이터 라인(DTL; DTL1, DTL2, DTL3)들, 및 하부 금속층(BML)을 포함할 수 있다.
제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 배치되고, 이들은 각각 제1 방향(DR1)으로 배열된 복수의 화소(PX)들 및 서브 화소(SPXn)들에 걸쳐 배치될 수 있다. 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 서로 제2 방향(DR2)으로 이격되어 각 서브 화소(SPXn)마다 배치될 수 있다. 제1 전압 배선(VL1)은 서브 화소(SPXn)의 중심을 기준으로 좌측에 배치되고, 제2 전압 배선(VL2)은 서브 화소(SPXn)의 중심을 기준으로 우측에 배치될 수 있다. 서로 제2 방향(DR2)으로 인접한 두 서브 화소(SPXn)의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 인접하여 배치될 수 있다. 예를 들어, 제1 서브 화소(SPX1)의 제2 전압 배선(VL2)은 제1 서브 화소(SPX1)에 접속한 제1 전압 배선(VL1)보다 제2 서브 화소(SPX2)에 접속한 제1 전압 배선(VL1)과 더 인접하게 배치될 수 있다.
제1 전압 배선(VL1)은 제1 트랜지스터(T1)를 통해 각 서브 화소(SPXn)의 제1 전극(도 7에 도시)과 전기적으로 연결되고, 제2 전압 배선(VL2)은 다른 도전층에 배치된 제4 전압 배선(VL4)을 통해 제3 전극(도 7에 도시)과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 전극(도 7에 도시)들과 전기적으로 연결되지 않고, 발광 소자(도 7에 도시)와 접촉하는 연결 전극(도 7에 도시)과 직접 전기적으로 연결될 수도 있다.
제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 각각 전압 배선 패드(WPD_VL1, WPD_VL2)로부터 인가된 전원 전압을 각 서브 화소(SPXn)에 배치된 전극(도 7에 도시)들 또는 연결 전극(도 7에 도시)들에 전달할 수 있다. 제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
복수의 데이터 라인(DTL1, DTL2, DTL3)들은 제1 방향(DR1)으로 연장되어 배치된다. 하나의 화소(PX)에는 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)이 배치되고, 각 데이터 라인(DTL1, DTL2, DTL3)들은 제1 방향(DR1)으로 배열된 복수의 화소(PX)들 또는 서브 화소(SPXn)들에 걸쳐 배치될 수 있다. 서로 다른 데이터 라인(DTL)들은 각각 서로 다른 서브 화소(SPXn)들에 배치될 수 있다. 예를 들어, 제1 데이터 라인(DTL1)은 제1 서브 화소(SPX1)에 배치되고, 제2 데이터 라인(DTL2)은 제2 서브 화소(SPX2)에 배치되며, 제3 데이터 라인(DTL3)은 제3 서브 화소(SPX3)에 배치될 수 있다. 데이터 라인(DTL)들 각각은 각 서브 화소(SPXn)에서 제1 전압 배선(VL1)과 제2 전압 배선(VL2) 사이에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)들 각각은 제2 전압 배선(VL2)의 제2 방향(DR2) 일 측인 좌측에 인접하여 배치될 수 있다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 다른 도전층에 배치된 도전 패턴을 통해 제2 트랜지스터(T2)와 전기적으로 연결되어 제2 트랜지스터(T2)에 데이터 신호를 인가할 수 있다.
초기화 전압 배선(VIL)은 제1 방향(DR1)으로 연장되어 제1 방향(DR1)으로 배열된 복수의 화소(PX)들에 걸쳐 배치된다. 하나의 화소(PX)에는 복수의 초기화 전압 배선(VIL)들이 배치되고, 이들은 각각 서로 다른 서브 화소(SPXn)들에 배치될 수 있다. 하나의 화소(PX)가 3개의 서브 화소(SPXn)를 포함한 실시예에서, 하나의 화소(PX)에는 3개의 초기화 전압 배선(VIL)이 배치될 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서, 초기화 전압 배선(VIL)은 하나의 화소(PX)에 포함된 서브 화소(SPXn)의 개수와 무관하게, 하나의 화소(PX)에 하나의 배선만이 배치될 수도 있다. 이 경우, 표시 장치(10)는 각 화소(PX)마다 복수의 서브 화소(SPXn)들에 걸쳐 배치되고 초기화 전압 배선(VIL)과 전기적으로 연결된 초기화 전압 분배 배선을 더 포함할 수도 있다.
초기화 전압 배선(VIL)은 각 서브 화소(SPXn)에서 제1 전압 배선(VL1)과 데이터 라인(DTL) 사이에 배치될 수 있다. 일 실시예에서, 초기화 전압 배선(VIL)은 데이터 라인(DTL)의 좌측에 인접하게 배치되어 제1 전압 배선(VL1)보다 데이터 라인(DTL)에 더 인접하여 배치될 수 있다. 초기화 전압 배선(VIL)은 제3 트랜지스터(T3)와 전기적으로 연결될 수 있고, 제3 트랜지스터(T3)에 초기화 전압을 인가할 수 있다.
하부 금속층(BML)들은 제1 전압 배선(VL1)과 초기화 전압 배선(VIL) 사이에 배치될 수 있다. 하나의 화소(PX)에는 복수의 하부 금속층(BML)들이 배치되고, 이들은 각각 서로 다른 서브 화소(SPXn)들에 배치될 수 있다. 하나의 화소(PX)가 3개의 서브 화소(SPXn)를 포함한 실시예에서, 하나의 화소(PX)에는 3개의 하부 금속층(BML)이 배치될 수 있다.
하부 금속층(BML)은 반도체층의 제1 액티브층(ACT1), 및 제2 도전층의 제1 전극 패턴(CSE1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 특성을 안정화하는 기능을 수행할 수 있다. 일 예로, 하부 금속층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 하부 금속층(BML)은 생략될 수 있다.
반도체층은 제1 도전층 상에 배치될 수 있다. 반도체층은 트랜지스터(T1, T2, T3)들의 액티브층(ACT1, ACT2, ACT3)들을 포함할 수 있다. 액티브층(ACT1, ACT2, ACT3)은 각 서브 화소(SPXn)에 접속된 제1 트랜지스터(T1)의 제1 액티브층(ACT1), 제2 트랜지스터(T2)의 제2 액티브층(ACT2), 및 제3 트랜지스터(T3)의 제3 액티브층(ACT3)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 액티브층(ACT1)은 각 서브 화소(SPXn)의 중앙에서 하측으로 치우쳐져 배치될 수 있다. 제1 액티브층(ACT1)은 제1 도전층의 제1 전압 배선(VL1), 하부 금속층(BML), 제2 도전층의 제1 전극 패턴(CSE1), 제2 도전층의 제2 전극 패턴(CSE2) 및 제1 도전 패턴(DP1)과 중첩하도록 배치될 수 있다. 예를 들어, 제1 액티브층(ACT1)은 제1 도전 패턴(DP1)과 중첩한 제1 영역, 제2 전극 패턴(CSE2)과 중첩한 제2 영역, 및 제1 영역과 제2 영역 이외의 부분으로 제1 전극 패턴(CSE1)과 중첩한 제3 영역을 포함할 수 있다. 제1 액티브층(ACT1)의 제1 영역은 제1 도전 패턴(DP1)과 접촉하고, 제2 영역은 제2 전극 패턴(CSE2)과 접촉할 수 있다. 제1 액티브층(ACT1)의 제1 영역은 드레인 영역이고, 제2 영역은 소스 영역이며, 제3 영역은 게이트 영역일 수 있다.
제2 트랜지스터(T2)의 제2 액티브층(ACT2)은 각 서브 화소(SPXn)의 중앙에서 상측에 배치될 수 있다. 제2 액티브층(ACT2)은 제2 도전층의 제1 전극 패턴(CSE1), 제1 게이트 패턴(GP1), 제2 도전층의 제2 도전 패턴(DP2) 및 제1 스캔 라인(SL1)과 중첩하도록 배치될 수 있다. 예를 들어, 제2 액티브층(ACT2)은 제2 도전 패턴(DP2)과 중첩한 제1 영역, 제1 전극 패턴(CSE1)과 중첩한 제2 영역, 및 제1 영역과 제2 영역 이외의 부분으로 제1 게이트 패턴(GP1) 및 제1 스캔 라인(SL1)과 중첩한 제3 영역을 포함할 수 있다. 제2 액티브층(ACT2)의 제1 영역은 제2 도전 패턴(DP2)과 접촉하고, 제2 영역은 제1 전극 패턴(CSE1)과 접촉할 수 있다. 제2 액티브층(ACT2)의 제1 영역은 드레인 영역이고, 제2 영역은 소스 영역이며, 제3 영역은 게이트 영역일 수 있다.
제3 트랜지스터(T3)의 제3 액티브층(ACT3)은 각 서브 화소(SPXn)의 중앙에서 하측에 배치될 수 있다. 제3 액티브층(ACT3)은 제1 액티브층(ACT1)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제3 액티브층(ACT3)은 제2 도전층의 제2 게이트 패턴(GP2), 제3 도전층의 제2 전극 패턴(CSE2), 제3 도전 패턴(DP3) 및 제2 스캔 라인(SL2)과 중첩하도록 배치될 수 있다. 예를 들어, 제3 액티브층(ACT3)은 제3 도전 패턴(DP3)과 중첩한 제1 영역, 제2 전극 패턴(CSE2)과 중첩한 제2 영역, 및 제1 영역과 제2 영역 이외의 부분으로 제2 게이트 패턴(GP2) 및 제2 스캔 라인(SL2)과 중첩한 제3 영역을 포함할 수 있다. 제3 액티브층(ACT3)의 제1 영역은 제3 도전 패턴(DP3)과 접촉하고, 제2 영역은 제2 전극 패턴(CSE2)과 접촉할 수 있다. 제3 액티브층(ACT3)의 제1 영역은 드레인 영역이고, 제2 영역은 소스 영역이며, 제3 영역은 게이트 영역일 수 있다.
일 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
제2 도전층은 반도체층 상에 배치된다. 제2 도전층은 복수의 게이트 패턴(GP1, GP2)들, 및 제1 전극 패턴(CSE1)을 포함할 수 있다.
제1 게이트 패턴(GP1)은 서브 화소(SPXn)의 상측에 배치될 수 있다. 제1 게이트 패턴(GP1)은 제3 도전층의 제1 스캔 라인(SL1), 및 제2 액티브층(ACT2)과 중첩하도록 배치될 수 있다. 제1 게이트 패턴(GP1)은 제1 스캔 라인(SL1)과 접촉하여 제1 스캔 신호가 인가될 수 있고, 제2 트랜지스터(T2)에 제1 스캔 신호를 전달할 수 있다.
제2 게이트 패턴(GP2)은 서브 화소(SPXn)의 하측에 배치될 수 있다. 제2 게이트 패턴(GP2)은 제3 도전층의 제2 스캔 라인(SL2), 및 제3 액티브층(ACT3)과 중첩하도록 배치될 수 있다. 제2 게이트 패턴(GP2)은 제2 스캔 라인(SL2)과 접촉하여 제2 스캔 신호가 인가될 수 있고, 제3 트랜지스터(T3)에 제2 스캔 신호를 전달할 수 있다.
제1 전극 패턴(CSE1)은 제3 도전층의 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)사이, 제3 전압 배선(VL3)과 제4 전압 배선(VL4) 사이, 또는 반도체층의 제2 액티브층(ACT2)과 제3 액티브층(ACT3) 사이에 배치될 수 있다. 제1 전극 패턴(CSE1)은 제1 도전층의 하부 금속층(BML), 반도체층의 제1 액티브층(ACT1), 및 제2 도전층의 제2 전극 패턴(CSE2)과 중첩하도록 배치될 수 있다.
예를 들어, 제1 전극 패턴(CSE1)은 일부분이 제1 액티브층(ACT1)의 제3 영역과 중첩할 수 있고, 제1 트랜지스터(T1)의 게이트 전극의 역할을 할 수 있다. 제1 전극 패턴(CSE1)은 제3 도전층의 제4 도전 패턴(DP4)과 연결될 수 있고, 제2 트랜지스터(T2)를 통해 인가되는 데이터 신호를 제1 트랜지스터(T1)에 전달할 수 있다. 제1 전극 패턴(CSE1)은 제2 전극 패턴(CSE2)과 중첩하여 스토리지 커패시터(Cst)를 구성할 수 있다. 제1 전극 패턴(CSE1)은 스토리지 커패시터(Cst)의 제1 정전 용량 전극이 되고, 제2 전극 패턴(CSE2)은 제2 정전 용량 전극이 될 수 있다.
제3 도전층은 제2 도전층 상에 배치된다. 제3 도전층은 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2), 제3 전압 배선(VL3)과 제4 전압 배선(VL4), 복수의 도전 패턴(DP1, DP2, DP3, DP4)들 및 제2 전극 패턴(CSE2)을 포함할 수 있다.
제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)은 제2 방향(DR2)으로 연장되어 배치된다. 하나의 화소(PX)에는 하나의 제1 스캔 라인(SL1) 및 하나의 제2 스캔 라인(SL2)이 배치되고, 각 스캔 라인(SL1, SL2)들은 제2 방향(DR2)으로 배열된 복수의 화소(PX)들 및 서브 화소(SPXn)들에 걸쳐 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 제1 방향(DR1)으로 이격되며 각 화소(PX)의 제1 방향(DR1) 양 측에 배치될 수 있다. 예를 들어, 제1 스캔 라인(SL1)은 화소(PX) 또는 서브 화소(SPXn)의 상측에 배치되고, 제2 스캔 라인(SL2)은 화소(PX) 또는 서브 화소(SPXn)의 하측에 배치될 수 있다.
제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)은 각각 다른 도전층에 배치된 게이트 패턴(GP1, GP2)을 통해 제 트랜지스터(T2) 및 제3 트랜지스터(T3)에 전기적으로 연결될 수 있다. 예를 들어, 제1 스캔 라인(SL1)은 제8 컨택홀(CNT8)을 통해 제1 게이트 패턴(GP1)과 접촉할 수 있고, 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다. 제2 스캔 라인(SL2)은 제8 컨택홀(CNT8)을 통해 제2 게이트 패턴(GP2)과 접촉할 수 있고, 제3 트랜지스터(T3)와 전기적으로 연결될 수 있다. 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)은 각각 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 제1 스캔 신호 또는 제2 스캔 신호를 전달할 수 있다.
제3 전압 배선(VL3) 및 제4 전압 배선(VL4)은 제2 방향(DR2)으로 연장되어 제2 방향(DR2)으로 배열된 복수의 화소(PX)들 및 서브 화소(SPXn)들에 걸쳐 배치된다. 제3 전압 배선(VL3)은 평면도 상 각 화소(PX)의 하측에 배치되고, 제4 전압 배선(VL4)은 평면도 상 각 화소(PX)의 상측에 배치될 수 있다. 제3 전압 배선(VL3)은 제1 전압 배선(VL1)과 전기적으로 연결되고, 제4 전압 배선(VL4)은 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 제3 전압 배선(VL3)은 제1 전압 배선(VL1)과 교차하는 영역에 형성된 제4 컨택홀(CNT4)을 통해 제1 전압 배선(VL1)과 접촉할 수 있다. 제4 전압 배선(VL4)은 제2 전압 배선(VL2)과 교차하는 영역에 형성된 제4 컨택홀(CNT4)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 서로 제1 방향(DR1)으로 이격되어 서로 교대로 반복 배치될 수 있다.
복수의 전압 배선(VL1, VL2, VL3, VL4)들은 표시 영역(DPA)에서 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 메쉬 구조로 배치될 수 있다. 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 제1 도전층으로 이루어지며 제1 방향(DR1)으로 연장되어 각 화소(PX)마다 배치될 수 있다. 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제3 도전층으로 이루어지며 제2 방향(DR2)으로 연장되어 서로 다른 행의 화소(PX)들에 배치될 수 있다.
제1 방향(DR1)으로 인접한 복수의 화소(PX)들은 제3 전압 배선(VL3) 또는 제4 전압 배선(VL4)을 공유할 수 있다. 예를 들어, 도 4 및 도 5에 도시된 바와 같이, 제1 화소행의 화소(PX)들에 배치된 제3 전압 배선(VL3)이 하측에 배치되고 제4 전압 배선(VL4)이 상측에 배치된 실시예에서, 제1 화소행과 제1 방향(DR1)의 일 측인 상측에 배치된 화소행의 화소(PX)는 제4 전압 배선(VL4)을 공유하고, 제1 방향(DR1)의 타 측인 하측에 배치된 화소행의 화소(PX)는 제3 전압 배선(VL3)을 공유할 수 있다. 제1 화소행의 화소는 제3 전압 배선(VL3)이 하측에 배치된 화소들을 포함하고, 제1 화소행과 제1 방향(DR1)으로 인접한 다른 화소행은 제3 전압 배선(VL3)이 상측에 배치된 화소들을 포함할 수 있다. 표시 장치(10)는 표시 영역(DPA)에 배치되는 전압 배선들의 배선 수를 줄일 수 있고, 대형 표시 장치에 있어 전압 배선을 통해 인가되는 전압의 전압 강하를 방지할 수 있다.
제1 도전 패턴(DP1)은 제1 전압 배선(VL1) 및 제1 액티브층(ACT1)과 중첩하도록 배치될 수 있다. 제1 도전 패턴(DP1)은 제1 액티브층(ACT1) 및 제1 전압 배선(VL1)과 접촉할 수 있다. 제1 도전 패턴(DP1)은 제1 전압 배선(VL1)과 전기적으로 연결되며 일부분이 제1 트랜지스터(T1)의 드레인 전극의 역할을 할 수 있다.
제2 도전 패턴(DP2)은 데이터 라인(DTL), 및 제2 액티브층(ACT2)과 중첩하도록 배치될 수 있다. 제2 도전 패턴(DP2)은 제2 액티브층(ACT2) 및 데이터 라인(DTL)과 접촉할 수 있다. 제2 도전 패턴(DP2)은 데이터 라인(DTL)과 전기적으로 연결되며 일부분이 제2 트랜지스터(T2)의 드레인 전극의 역할을 할 수 있다.
제3 도전 패턴(DP3)은 초기화 전압 배선(VIL), 및 제3 액티브층(ACT3)과 중첩하도록 배치될 수 있다. 제3 도전 패턴(DP3)은 제3 액티브층(ACT3) 및 초기화 전압 배선(VIL)과 접촉할 수 있다. 제3 도전 패턴(DP3)은 초기화 전압 배선(VIL)과 전기적으로 연결되며 일부분이 제3 트랜지스터(T3)의 드레인 전극의 역할을 할 수 있다.
제4 도전 패턴(DP4)은 제2 액티브층(ACT2) 및 제1 전극 패턴(CSE1)과 중첩하도록 배치될 수 있다. 제4 도전 패턴(DP4)은 제2 액티브층(ACT2) 및 제1 전극 패턴(CSE1)과 접촉할 수 있다. 제4 도전 패턴(DP4)은 제1 전극 패턴(CSE1)과 전기적으로 연결되며 일부분이 제2 트랜지스터(T2)의 소스 전극의 역할을 할 수 있다.
제2 전극 패턴(CSE2)은 제3 전압 배선(VL3)과 제4 전압 배선(VL4) 사이에 배치될 수 있다. 제2 전극 패턴(CSE2)은 제1 전극 패턴(CSE1) 및 하부 금속층(BML)들과 중첩하도록 배치될 수 있다. 제2 전극 패턴(CSE2)은 제1 층간 절연층(도 8에 도시)을 사이에 두고 제1 전극 패턴(CSE1)과 중첩하도록 배치되고, 이들 사이에는 스토리지 커패시터(Cst)가 형성될 수 있다.
제2 전극 패턴(CSE2)은 일부분이 제1 액티브층(ACT1) 및 제3 액티브층(ACT3)과 중첩하도록 배치될 수 있다. 제2 전극 패턴(CSE2)은 제1 액티브층(ACT1)과 연결될 수 있고, 일부분이 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 제2 전극 패턴(CSE2)은 제3 액티브층(ACT3)과 연결될 수 있고, 일부분이 제3 트랜지스터(T3)의 제3 소스 전극(S3)의 역할을 할 수 있다.
제2 전극 패턴(CSE2)은 후술하는 비아층(VIA) 상에 배치된 제1 전극(도 7에 도시)과 전기적으로 연결될 수 있다. 제4 전압 배선(VL4)은 후술하는 제3 전극(도 7에 도시)과 전기적으로 연결될 수 있다. 제3 도전층의 패턴들 및 배선들은 제1 도전층의 배선들로부터 인가된 전기 신호를 직접 또는 트랜지스터(T1, T2, T3)들을 통해 비아층(VIA) 상부의 전극들에 전달할 수 있다. 상기 전극들에 전달된 전기 신호는 전극과 전기적으로 연결된 발광 소자로 전달되고, 발광 소자는 광을 방출할 수 있다.
도 6은 일 실시예에 따른 표시 장치의 일 화소에 배치된 제3 도전층과 전극들의 배치를 나타내는 평면도이다. 도 7은 일 실시예에 따른 표시 장치의 일 서브 화소에 배치된 전극들과 발광 소자의 배치를 나타내는 평면도이다.
도 6은 제3 도전층의 배선들 및 도전 패턴들과 그 상부에 배치된 전극(RME)들의 상대적인 평면 배치를 도시하고 있다. 도 7은 일 서브 화소(SPXn)에 배치된 전극(RME: RME1, RME2, RME3)들과 발광 소자(ED: ED1, ED2, ED3, ED4)들, 및 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4, CNE5)들의 평면 배치를 도시하고 있다. 도 6의 화소(PX)는 도 7에 도시된 구조를 갖는 복수의 서브 화소(SPXn)들을 포함할 수 있으며, 각 서브 화소(SPXn)들의 구조는 도 7에 도시된 구조와 실질적으로 동일할 수 있다.
도 4 및 도 5에 더하여 도 6 및 도 7을 참조하면, 표시 장치(10)의 서브 화소(SPXn)들은 발광 영역(EMA)과 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 생성되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다. 화소(PX)의 비발광 영역은 각 서브 화소(SPXn)들의 발광 영역(EMA) 이외의 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
화소(PX)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)은 발광 영역(EMA)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)을 따라 교번되어 배열되며, 제1 방향(DR1)으로 이격된 서로 다른 서브 화소(SPXn)의 발광 영역(EMA) 사이에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)과 서브 영역(SA)은 서로 제1 방향(DR1)으로 교대 배열되고, 발광 영역(EMA)은 제2 방향(DR2)으로 반복 배열될 수 있고, 서브 영역(SA)은 제2 방향(DR2)으로 연장될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 7과 다른 배열을 가질 수도 있다.
발광 영역(EMA)은 각 서브 화소(SPXn)들 마다 배치되고, 서브 영역(SA)은 복수의 서브 화소(SPXn)들에 걸쳐 배치될 수 있다. 후술할 바와 같이, 발광 영역(EMA)과 서브 영역(SA)은 뱅크층(BNL)에 의해 구분될 수 있는데, 뱅크층(BNL)은 각 서브 화소(SPXn)마다 발광 영역(EMA)을 포함할 수 있도록 이를 둘러싸도록 배치되고, 서브 영역(SA)은 서로 다른 서브 화소(SPXn)들 사이에서 구분되지 않도록 배치될 수 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP)에서 서로 분리되어 배치될 수 있다.
표시 장치(10)는 복수의 전극(RME: RME1, RME2, RME3)들, 격벽(BP1, BP2, BP3)들, 뱅크층(BNL), 발광 소자(ED)들, 및 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4, CNE5)들을 포함할 수 있다.
복수의 격벽(BP1, BP2, BP3)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 격벽(BP1, BP2, BP3)들은 대체로 제1 방향(DR1)으로 연장되고, 서로 제2 방향(DR2)을 이격되어 배치될 수 있다.
예를 들어, 격벽(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 서로 제2 방향(DR2)으로 이격된 제1 격벽(BP1), 제2 격벽(BP2), 및 제3 격벽(BP3)을 포함할 수 있다. 제1 격벽(BP1)은 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 일 측인 좌측에 배치되고, 제2 격벽(BP2)들은 제1 격벽(BP1)과 이격되어 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 타 측인 우측에 배치될 수 있다. 제3 격벽(BP3)은 제1 격벽(BP1)과 제2 격벽(BP2) 사이에 배치될 수 있다. 제1 격벽(BP1), 제3 격벽(BP3), 및 제2 격벽(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치되며, 표시 영역(DPA)에서 섬형의 패턴으로 배치될 수 있다. 제1 격벽(BP1)과 제3 격벽(BP3) 사이, 및 제3 격벽(BP3)과 제2 격벽(BP2) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 격벽(BP1), 제2 격벽(BP2) 및 제3 격벽(BP3)은 제1 방향(DR1) 길이는 서로 동일하고 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이보다 작을 수 있다. 격벽(BP1, BP2, BP3)들은 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분과 이격될 수 있다. 다만, 이에 제한되지 않고, 격벽(BP1, BP2, BP3)들은 뱅크층(BNL)과 일체화되거나, 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 일부 중첩할 수도 있다. 이 경우, 격벽(BP1, BP2, BP3)들의 제1 방향(DR1) 길이는 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이와 동일하거나 더 클 수 있다.
몇몇 격벽(BP1, BP2, BP3)들의 제2 방향(DR2)으로 측정된 폭은 서로 동일하지 않을 수 있다. 예를 들어, 제1 격벽(BP1)과 제2 격벽(BP2)의 제2 방향(DR2)으로 측정된 폭은 제3 격벽(BP3)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있다. 격벽(BP1, BP2, BP3)들 상에는 전극(RME)들이 배치되는데, 제1 격벽(BP1)과 제2 격벽(BP2) 상에는 각각 하나의 전극(RME)들이 배치되고, 제3 격벽(BP3) 상에는 하나의 전극(예를 들어, 제2 전극(RME2))에서 분지된 두개의 전극 라인(RM1, RM2)이 배치될 수 있다. 제3 격벽(BP3)은 서로 분지된 두 전극 라인이 이격되어 배치될 수 있도록 충분한 폭을 가질 수 있다. 다만, 이에 제한되지 않고, 각 격벽(BP1, BP2, BP3)들은 서로 동일한 폭을 가질 수도 있다.
도면에서는 각 서브 화소(SPXn)마다 3개의 격벽(BP1, BP2, BP3)이 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 격벽(BP1, BP2, BP3)들의 개수 및 형상은 전극(RME)들의 개수 또는 배치 구조에 따라 달라질 수 있다.
복수의 전극(RME: RME1, RME2, RME3)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME1, RME2, RME3)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 전극(RME)들은 후술하는 발광 소자(ED)와 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며, 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1), 제2 전극(RME2) 및 제3 전극(RME3)을 포함할 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제3 전극(RME3)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심에서 우측에 배치되며, 제2 전극(RME2)은 제1 전극(RME1)과 제3 전극(RME3) 사이에 배치될 수 있다. 제1 전극(RME1)은 제1 격벽(BP1) 상에 배치되고, 제2 전극(RME2)은 제2 격벽(BP2) 상에 배치될 수 있다. 제1 전극(RME1), 제2 전극(RME2) 및 제3 전극(RME3)은 뱅크층(BNL)을 넘어 해당 서브 화소(SPXn) 및 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제3 전극(RME3)은 서브 영역(SA) 내에 위치한 분리부(ROP)에서 서로 이격되거나 분리될 수 있다. 반면, 제2 전극(RME2)은 서브 영역(SA)에서 분리되지 않고, 제1 방향(DR1)으로 연장될 수 있다. 하나의 제2 전극(RME2)은 제1 방향(DR1)으로 배열된 복수의 서브 화소(SPXn)들 또는 화소(PX)들에 걸쳐 배치될 수 있다.
일 실시예에 따르면, 제1 전극(RME1)은 제1 방향(DR1)으로 연장되어 서브 영역(SA)에 배치된 분리부(ROP)로부터 다른 서브 영역(SA)의 분리부(ROP)까지 배치될 수 있다. 제1 전극(RME1)의 제1 방향(DR1)의 일 단은 발광 영역(EMA)의 상측에 배치된 서브 영역(SA)에 배치되고, 제1 방향(DR1)의 타 단은 발광 영역(EMA)의 하측에 배치된 서브 영역(SA)에 배치될 수 있다. 제1 전극(RME1)은 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)의 제1 전극(RME1)과 분리부(ROP)에서 서로 이격될 수 있다.
제3 전극(RME3)도 제1 방향(DR1)으로 연장되어 서브 영역(SA)에 배치된 분리부(ROP)로부터 다른 서브 영역(SA)의 분리부(ROP)까지 배치될 수 있다. 제3 전극(RME3)의 제1 방향(DR1)의 일 단은 발광 영역(EMA)의 상측에 배치된 서브 영역(SA)에 배치되고, 제1 방향(DR1)의 타 단은 발광 영역(EMA)의 하측에 배치된 서브 영역(SA)에 배치될 수 있다. 제3 전극(RME3)은 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)의 제3 전극(RME3)과 분리부(ROP)에서 서로 이격될 수 있다.
서브 영역(SA)의 분리부(ROP)는 발광 영역(EMA)과 제1 방향(DR1)으로 나란하지 않고 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분과 나란할 수 있다. 그에 맞춰 제1 전극(RME1)과 제3 전극(RME3)은 발광 영역(EMA)에 배치된 부분으로부터 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 부분을 포함할 수 있다. 제1 전극(RME1)과 제3 전극(RME3)은 분리부(ROP)를 기준으로 다른 제1 전극(RME1) 및 제3 전극(RME3)과 각각 제1 방향(DR1)으로 이격될 수 있다. 제2 전극(RME2)은 분리부(ROP)와 제1 방향(DR1)으로 비중첩하도록 배치되고, 분리부(ROP)가 배치되지 않은 부분, 또는 서로 다른 분리부(ROP)들 사이에서 제1 방향(DR1)으로 연장될 수 있다.
일 실시예에 따르면, 제1 전극(RME1)은 발광 영역(EMA)에 배치된 메인부와 이와 연결되어 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 절곡된 절곡부를 포함할 수 있다. 제1 전극(RME1)의 메인부는 발광 영역(EMA)을 제1 방향(DR1)으로 가로지르도록 배치되고, 제1 전극(RME1)의 절곡부는 뱅크층(BNL) 중 발광 영역(EMA)들 사이에 배치된 부분과 중첩하도록 배치될 수 있다. 제1 전극(RME1)의 메인부는 후술하는 발광 소자(ED)들이 배치되는 부분이고, 제1 전극(RME1)의 절곡부는 제1 트랜지스터(T1)와 전기적으로 연결되는 부분일 수 있다. 후술할 바와 같이, 제1 전극(RME1)은 절곡부가 제1 전극 컨택홀(CTD)을 통해 제1 트랜지스터(T1)의 소스 전극, 또는 제3 도전층의 제2 전극 패턴(CSE2)과 직접 접촉할 수 있다.
제2 전극(RME2)은 제1 방향(DR1)으로 연장되되 발광 영역(EMA)에서 복수의 전극 라인(RM1, RM2)으로 분지될 수 있다. 제2 전극(RME2)은 뱅크층(BNL)과 중첩하는 부분, 및 서브 영역(SA)에 배치된 부분은 하나의 라인으로 연장되는 반면, 발광 영역(EMA)에서는 제1 전극 라인(RM1)과 제2 전극 라인(RM2)으로 분지될 수 있다. 제1 전극 라인(RM1)은 제1 전극(RME1)과 이격되어 대향하고, 제2 전극 라인(RM2)은 제3 전극(RME3)과 이격되어 대향할 수 있다. 제1 전극 라인(RM1)은 제3 격벽(BP3) 중 제1 격벽(BP1)과 대향하는 일 측 상에 배치되고, 제2 전극 라인(RM2)은 제3 격벽(BP3) 중 제2 격벽(BP2)과 대향하는 타 측 상에 배치될 수 있다. 제2 전극(RME2)은 뱅크층(BNL)과 중첩하는 부분에 형성된 제2 전극 컨택홀(CTS)을 통해 제3 도전층의 제4 전압 배선(VL4)과 접촉할 수 있다. 제2 전극(RME2)은 제4 전압 배선(VL4)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다.
도면에서는 각 서브 화소(SPXn)마다 3개의 전극(RME)들이 제1 방향(DR1)으로 연장된 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치(10)는 하나의 서브 화소(SPXn)에 더 많은 수의 전극(RME)들이 배치되거나, 전극(RME)들이 위치에 따라 폭이 다른 형상을 가질 수도 있다.
뱅크층(BNL)은 복수의 서브 화소(SPXn)들, 및 발광 영역(EMA)을 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 표시 장치(10)의 서브 화소(SPXn)들, 발광 영역(EMA) 및 서브 영역(SA)은 뱅크층(BNL)의 배치에 의해 구분되는 영역들일 수 있다. 복수의 서브 화소(SPXn)들과 발광 영역(EMA)들, 및 서브 영역(SA)들 사이의 간격은 뱅크층(BNL)의 폭에 따라 달라질 수 있다.
뱅크층(BNL)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에 배치될 수 있다. 뱅크층(BNL)은 제2 방향(DR2)으로 연장된 부분이 표시 영역(DPA)을 가로지르도록 배치되는 반면, 제1 방향(DR1)으로 연장된 부분은 표시 영역(DPA)을 완전히 가로지르지는 않을 수 있다. 예를 들어, 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 각 서브 화소(SPXn)의 발광 영역(EMA)들 사이에만 배치되고, 서브 영역(SA)에는 배치되지 않을 수 있다. 그에 따라, 각 서브 화소(SPXn)들은 발광 영역(EMA)이 뱅크층(BNL)에 의해 구분되는 반면, 서브 영역(SA)은 구분되지 않을 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 격벽(BP1, BP2, BP3)들 사이에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고, 양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 대체로 연장된 방향이 전극(RME)들이 연장된 제1 방향(DR1)에 수직하게 배열될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)의 연장된 방향은 제2 방향(DR2) 또는 그에 비스듬히 기울어진 방향을 향하도록 배치될 수 있다.
복수의 발광 소자(ED)들은 격벽(BP1, BP2, BP3)들 사이, 또는 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들 중 일부는 제1 격벽(BP1)과 제3 격벽(BP3) 사이에 배치되고, 다른 일부는 제3 격벽(BP3)과 제2 격벽(BP2) 사이에 배치될 수 있다. 일 실시예에 따르면, 발광 소자(ED)는 제1 격벽(BP1)과 제3 격벽(BP3) 사이에 배치된 제1 발광 소자(ED1) 및 제3 발광 소자(ED3)와, 제3 격벽(BP3)과 제2 격벽(BP2) 사이에 배치된 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)를 포함할 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 각각 제1 전극(RME1)과 제2 전극(RME2)의 제1 전극 라인(RM1) 상에 배치되고, 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 각각 제2 전극(RME2)의 제2 전극 라인(RM2)과 제3 전극(RME3) 상에 배치될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 하측에 인접하여 배치되고, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 상측에 인접하여 배치될 수 있다.
다만, 각 발광 소자(ED)들은 발광 영역(EMA)에서 배치된 위치에 따라 구분되는 것이 아니며, 후술하는 연결 전극(CNE)과의 연결 관계에 따라 구분된 것일 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들의 배치 구조에 따라 양 단부가 접촉하는 연결 전극(CNE)이 서로 다를 수 있고, 접촉하는 연결 전극(CNE)의 종류에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5)들은 복수의 전극(RME)들, 및 격벽(BP1, BP2, BP3)들 상에 배치될 수 있다. 복수의 연결 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 각 연결 전극(CNE)들은 발광 소자(ED)와 접촉하고, 전극(RME) 또는 그 하부의 도전층과 전기적으로 연결될 수 있다.
연결 전극(CNE)들은 각 서브 화소(SPXn)에 배치된 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1) 상에 배치되고, 제2 연결 전극(CNE2)은 제2 전극(RME2)의 제2 전극 라인(RM2) 상에 배치될 수 있다. 제3 연결 전극(CNE3), 제4 연결 전극(CNE4), 및 제5 연결 전극(CNE5)은 복수의 전극(RME)들에 걸쳐 배치될 수 있다.
제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 또는 제1 격벽(BP1) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2)의 제2 전극 라인(RM2) 또는 제2 격벽(BP2) 상에 배치될 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제1 방향(DR1)으로 연장된 길이가 비교적 짧을 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)의 중심을 기준으로 하측에 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)과 그 하측의 뱅크층(BNL)을 넘어 서브 영역(SA)에 걸쳐 배치되고, 각각 서브 영역(SA)에 형성된 컨택부(CT1, CT2, CT3)를 통해 전극(RME)과 직접 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 전극(RME1)과 중첩하는 부분에 형성된 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 직접 접촉할 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제2 방향(DR2)으로 연장된 부분을 더 포함하고, 제2 전극(RME2) 및 제3 전극(RME3)과 중첩하는 부분에 형성된 제2 컨택부(CT2) 및 제3 컨택부(CT3)를 통해 제2 전극(RME2) 및 제3 전극(RME3)과 각각 접촉할 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 전극(RME)과 직접 접촉하는 제1 타입 연결 전극일 수 있다.
제3 연결 전극(CNE3)은 제2 전극(RME2)의 제1 전극 라인(RM1) 상에 배치된 제1 연장부(CN_E1), 제1 전극(RME1) 상에 배치된 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 이격 대향하고, 제2 연장부(CN_E2)는 제1 연결 전극(CNE1)과 제1 방향(DR1)으로 이격될 수 있다. 제1 연장부(CN_E1)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제2 연장부(CN_E2)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제1 연장부(CN_E1)와 제2 연장부(CN_E2)는 발광 영역(EMA) 내에 배치될 수 있다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 중심부에서 제1 전극(RME1) 및 제2 전극(RME2)에 걸쳐 배치될 수 있다. 제3 연결 전극(CNE3)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제4 연결 전극(CNE4)은 제3 전극(RME3) 상에 배치된 제3 연장부(CN_E3), 제2 전극(RME2)의 제2 전극 라인(RM2) 상에 배치된 제4 연장부(CN_E4), 및 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제3 연장부(CN_E3)는 제2 연결 전극(CNE2)과 제2 방향(DR2)으로 이격 대향하며, 제4 연장부(CN_E4)는 제2 연결 전극(CNE2)과 제1 방향(DR1)으로 이격될 수 있다. 제3 연장부(CN_E3)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제4 연장부(CN_E4)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제3 연장부(CN_E3)와 제4 연장부(CN_E4)는 발광 영역(EMA) 내에 배치될 수 있다. 제2 연결부(CN_B2)는 발광 영역(EMA)의 중심에 인접하여 제2 전극(RME2) 및 제3 전극(RME3)에 걸쳐 배치될 수 있다. 제4 연결 전극(CNE4)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제5 연결 전극(CNE5)은 제2 전극(RME2)의 제1 전극 라인(RM1) 상에 배치된 제5 연장부(CN_E5), 제3 전극(RME3) 상에 배치된 제6 연장부(CN_E6), 및 제5 연장부(CN_E5)와 제6 연장부(CN_E6)를 연결하는 제3 연결부(CN_B3)를 포함할 수 있다. 제5 연장부(CN_E5)는 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)와 제2 방향(DR2)으로 이격 대향하고, 제6 연장부(CN_E6)는 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)와 제2 방향(DR2)으로 이격 대향할 수 있다. 제5 연장부(CN_E5) 및 제6 연장부(CN_E6)는 각각 발광 영역(EMA)의 상측에 배치되고, 제3 연결부(CN_B3)는 제2 전극(RME2), 및 제3 전극(RME3)에 걸쳐 배치될 수 있다. 제5 연결 전극(CNE5)은 평면도 상 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)를 둘러싸는 형상으로 배치될 수 있다.
제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)은 각각 전극(RME1, RME2, RME3)과 접촉하지 않는 제2 타입 연결 전극일 수 있다. 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)은 각각 발광 영역(EMA) 내에만 배치되고, 서브 영역(SA)까지 연장되지 않을 수 있다.
제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제1 방향(DR1)으로 연장된 전극 연장부들이 서로 제2 방향(DR2)으로 나란하지 않은 연결 전극들이고, 제5 연결 전극(CNE5)은 제1 방향(DR1)으로 연장된 전극 연장부들이 서로 제2 방향(DR2)으로 나란한 연결 전극일 수 있다. 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제1 방향(DR1)으로 연장되되 절곡된 형상을 갖고, 제5 연결 전극(CNE5)은 다른 연결 전극의 일부분을 둘러싸는 형상을 가질 수 있다.
제1 연결 전극(CNE1)은 제1 발광 소자(ED1)의 제1 단부와 접촉하고, 제2 연결 전극(CNE2)은 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다. 제3 연결 전극(CNE3)은 제1 발광 소자(ED1)의 제2 단부, 및 제3 발광 소자(ED3)의 제1 단부와 접촉할 수 있다. 제4 연결 전극(CNE4)은 제4 발광 소자(ED4)의 제2 단부, 및 제2 발광 소자(ED2)의 제1 단부와 접촉할 수 있다. 제5 연결 전극(CNE5)은 제3 발광 소자(ED3)의 제2 단부, 및 제4 발광 소자(ED4)의 제1 단부와 접촉할 수 있다.
연결 전극(CNE)들의 배치 구조에 대응하여 복수의 발광 소자(ED)들은 양 단부가 접촉하는 연결 전극(CNE)에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다. 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)는 제1 단부가 제1 타입 연결 전극과 접촉하고 제2 단부가 제2 타입 연결 전극과 접촉할 수 있다. 제1 발광 소자(ED1)는 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)과 접촉하고, 제2 발광 소자(ED2)는 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)과 접촉할 수 있다. 제3 발광 소자(ED3) 및 제4 발광 소자(ED4)는 양 단부가 제2 타입 연결 전극과 접촉할 수 있다. 제3 발광 소자(ED3)는 제3 연결 전극(CNE3) 및 제5 연결 전극(CNE5)과 접촉하고, 제4 발광 소자(ED4)는 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)과 접촉할 수 있다.
도 8은 도 5의 N1-N1’선을 따라 자른 단면도이다. 도 9는 도 5의 N2-N2’선 및 N3-N3’선을 따라 자른 단면도이다. 도 10은 도 7의 N4-N4’선을 따라 자른 단면도이다. 도 11은 도 7의 N5-N5’선을 따라 자른 단면도이다.
도 8은 일 서브 화소(SPXn)에 접속된 제1 트랜지스터(T1)를 가로지르는 단면을 도시하고, 도 9는 일 서브 화소(SPXn)에 접속된 제2 트랜지스터(T2)와 제3 트랜지스터(T3)를 가로지르는 단면을 도시하고 있다. 도 10은 일 서브 화소(SPXn)에 배치된 전극(RME)들과 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)의 양 단부를 가로지르는 단면을 도시하고, 도 11은 일 서브 화소(SPXn)의 컨택부(CT1, CT2, CT3)들을 가로지르는 단면을 도시하고 있다.
도 4 내지 도 7 더하여 도 8 내지 도 11을 참조하여 표시 장치(10)의 단면 구조에 대하여 설명하면, 표시 장치(10)는 제1 기판(SUB)과 그 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 또한, 표시 장치(10)는 복수의 전극(RME)들, 발광 소자(ED) 및 연결 전극(CNE)을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층을 구성할 수 있다. 상기 도전층, 반도체층, 전극(RME)들, 발광 소자(ED) 및 연결 전극(CNE)의 평면 배치에 대한 설명은 상술한 바와 동일하다. 이하에서는 단면 구조로서 다른 층들과의 연결 관계에 대하여 중점적으로 설명하기로 한다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 제1 기판(SUB)은 표시 영역(DPA)과 이를 둘러싸는 비표시 영역(NDA)을 포함하고, 표시 영역(DPA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML), 제1 전압 배선(VL1), 제2 전압 배선(VL2), 데이터 라인(DTL)들, 및 초기화 전압 배선(VIL)을 포함할 수 있다.
하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 제3 도전층의 제1 도전 패턴(DP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제2 전압 배선(VL2)은 제3 도전층의 제4 전압 배선(VL4)을 통해 제2 전극(RME2)과 전기적으로 연결될 수 있다.
데이터 라인(DTL)은 제3 도전층의 제2 도전 패턴(DP2)을 통해 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다. 초기화 전압 배선(VIL)은 제3 도전층의 제3 도전 패턴(DP3)을 통해 제3 트랜지스터(T3)와 전기적으로 연결될 수 있다.
버퍼층(BL)은 제1 도전층 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1), 제2 트랜지스터(T2)의 제2 액티브층(ACT2) 및 제3 트랜지스터(T3)의 제3 액티브층(ACT3)을 포함할 수 있다. 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제3 액티브층(ACT3)은 각각 후술하는 제2 도전층의 패턴들과 부분적으로 중첩하도록 배치될 수 있다. 상기 패턴들은 각 트랜지스터(T1, T2, T3)들의 게이트 전극(G1, G2, G3)의 역할을 할 수 있다.
제1 게이트 절연층(GI)은 표시 영역(DPA)에서 반도체층 상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터(T1, T2, T3)의 게이트 절연막의 역할을 할 수 있다. 도면에서는 제1 게이트 절연층(GI)이 후술하는 제2 도전층의 게이트 전극(G1, G2, G3)과 함께 패터닝되어, 제2 도전층과 반도체층의 액티브층(ACT1, ACT2, ACT3) 사이에 부분적으로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 게이트 절연층(GI)은 버퍼층(BL) 상에 전면적으로 배치될 수도 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 전극 패턴(CSE1), 제1 게이트 패턴(GP1), 및 제2 게이트 패턴(GP2)을 포함할 수 있다. 제1 전극 패턴(CSE1)은 제1 게이트 절연층(GI)을 사이에 두고 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 중첩하도록 배치될 수 있다. 제1 전극 패턴(CSE1)은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)의 역할을 할 수 있다.
제1 게이트 패턴(GP1)은 제1 게이트 절연층(GI)을 사이에 두고 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 중첩하도록 배치될 수 있다. 제1 게이트 패턴(GP1)은 제2 트랜지스터(T2)의 제2 게이트 전극(G2)의 역할을 할 수 있다. 제2 게이트 패턴(GP2)은 제1 게이트 절연층(GI)을 사이에 두고 제3 트랜지스터(T3)의 제3 액티브층(ACT3)과 중첩하도록 배치될 수 있다. 제2 게이트 패턴(GP2)은 제3 트랜지스터(T3)의 제3 게이트 전극(G3)의 역할을 할 수 있다. 제1 전극 패턴(CSE1), 제1 게이트 패턴(GP1) 및 제2 게이트 패턴(GP2)은 각각 액티브층(ACT1, ACT2, ACT3)의 제3 영역과 제1 기판(SUB)의 두께 방향인 제3 방향(DR3)으로 중첩할 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 복수의 도전 패턴(DP1, DP2, DP3, DP4)들과 제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 제3 전압 배선(VL3), 제4 전압 배선(VL4) 및 제2 전극 패턴(CSE2)을 포함할 수 있다.
제1 도전 패턴(DP1)은 제1 액티브층(ACT1) 및 제1 전압 배선(VL1)과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 도전 패턴(DP1)은 제1 층간 절연층(IL1)을 관통하는 제1 컨택홀(CNT1)을 통해 제1 액티브층(ACT1)과 접촉할 수 있다. 또한, 제1 도전 패턴(DP1)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 다른 제1 컨택홀(CNT1)을 통해 제1 전압 배선(VL1)과 접촉할 수 있다. 제1 도전 패턴(DP1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다.
제2 도전 패턴(DP2)은 제2 액티브층(ACT2) 및 데이터 라인(DTL)과 중첩하도록 배치될 수 있다. 제2 도전 패턴(DP2)은 제1 층간 절연층(IL1)을 관통하는 제7 컨택홀(CNT7)을 통해 제2 액티브층(ACT2)과 접촉할 수 있다. 또한, 제2 도전 패턴(DP2)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 제6 컨택홀(CNT6)을 통해 데이터 라인(DTL)과 접촉할 수 있다. 제2 도전 패턴(DP2)은 제2 트랜지스터(T2)의 제2 드레인 전극(D2)의 역할을 할 수 있다.
제3 도전 패턴(DP3)은 제3 액티브층(ACT3) 및 초기화 전압 배선(VIL)과 중첩하도록 배치될 수 있다. 제3 도전 패턴(DP3)은 제1 층간 절연층(IL1)을 관통하는 제10 컨택홀(CNT10)을 통해 제3 액티브층(ACT3)과 접촉할 수 있다. 또한, 제3 도전 패턴(DP3)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 제11 컨택홀(CNT11)을 통해 초기화 전압 배선(VIL)과 접촉할 수 있다. 제3 도전 패턴(DP3)은 제3 트랜지스터(T3)의 제3 드레인 전극(D3)의 역할을 할 수 있다.
제4 도전 패턴(DP4)은 제2 액티브층(ACT2) 및 제1 전극 패턴(CSE1)과 중첩하도록 배치될 수 있다. 제4 도전 패턴(DP4)은 제1 층간 절연층(IL1)을 관통하는 제5 컨택홀(CNT5)을 통해 제2 액티브층(ACT2)과 접촉할 수 있다. 또한, 제4 도전 패턴(DP4)은 제1 층간 절연층(IL1)을 관통하는 다른 제5 컨택홀(CNT5)을 통해 제1 전극 패턴(CSE1)과 접촉할 수 있다. 제4 도전 패턴(DP4)은 제2 트랜지스터(T2)의 제2 소스 전극(S2)의 역할을 할 수 있다.
제2 전극 패턴(CSE2)은 제1 액티브층(ACT1), 제3 액티브층(ACT3), 제1 전극 패턴(CSE1), 및 하부 금속층(BML)과 두께 방향으로 중첩하도록 배치될 수 있다. 제2 전극 패턴(CSE2)은 제1 층간 절연층(IL1)을 관통하는 제2 컨택홀(CNT2) 및 제9 컨택홀(CNT9)을 통해 제1 액티브층(ACT1) 및 제3 액티브층(ACT3)과 각각 접촉할 수 있다. 제2 전극 패턴(CSE2)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 제3 컨택홀(CNT3)을 통해 하부 금속층(BML)과 접촉할 수 있다. 제2 전극 패턴(CSE2)은 제1 트랜지스터(T1)의 제1 소스 전극(S1) 및 제3 트랜지스터(T3)의 제3 소스 전극(S3)의 역할을 할 수 있다. 또한, 제2 전극 패턴(CSE2)은 제1 전극 패턴(CSE1)과 제1 층간 절연층(IL1)을 사이에 두고 중첩하도록 배치될 수 있고, 이들 사이에는 스토리지 커패시터가 형성될 수 있다.
도 8 내지 도 11에 도시되지 않았으나, 제1 스캔 라인(SL1)은 제1 층간 절연층(IL1)을 관통하는 제8 컨택홀(CNT8)을 통해 제1 게이트 패턴(GP1)과 접촉하고, 제2 스캔 라인(SL2)은 제1 층간 절연층(IL1)을 관통하는 다른 제8 컨택홀(CNT8)을 통해 제2 게이트 패턴(GP2)과 접촉할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
제2 도전층, 및 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(VIA)은 표시 영역(DPA)에서 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
표시 장치(10)는 비아층(VIA) 상에 배치된 표시 소자층으로서, 격벽(BP1, BP2, BP3)들, 복수의 전극(RME)들과 뱅크층(BNL), 복수의 발광 소자(ED)들과 복수의 연결 전극(CNE)들을 포함할 수 있다. 또한, 표시 장치(10)는 비아층(VIA) 상에 배치된 절연층(PAS1, PAS2, PAS3)들을 포함할 수 있다.
복수의 격벽(BP1, BP2, BP3)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 격벽(BP1, BP2, BP3)들은 비아층(VIA) 상에 직접 배치될 수 있고, 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 격벽(BP1, BP2, BP3)의 돌출된 부분은 경사지거나 일정 곡률을 갖고 휘어진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 격벽(BP1, BP2, BP3) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 도면에 예시된 바와 달리, 격벽(BP1, BP2, BP3)은 단면도 상 외면이 일정 곡률을 갖고 휘어진 형상, 예컨대 반원 또는 반타원의 형상을 가질 수도 있다. 격벽(BP1, BP2)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME)들은 격벽(BP1, BP2, BP3) 및 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 제1 전극(RME1), 제2 전극(RME2) 및 제3 전극(RME3)은 적어도 격벽(BP1, BP2, BP3)의 경사진 측면 상에 배치될 수 있다. 복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 격벽(BP1, BP2, BP3)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있고, 전극(RME)들이 제2 방향(DR2)으로 이격된 간격은 격벽(BP1, BP2, BP3)들 사이의 간격보다 좁을 수 있다. 전극(RME)들은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
격벽(BP1, BP2, BP3)들 사이에는 배치된 발광 소자(ED)는 양 단부 방향으로 광을 방출하고, 상기 방출된 광은 격벽(BP1, BP2, BP3) 상에 배치된 전극(RME)으로 향할 수 있다. 각 전극(RME)은 격벽(BP1, BP2, BP3) 상에 배치된 부분이 발광 소자(ED)에서 방출된 광을 반사시킬 수 있는 구조를 가질 수 있다. 전극(RME)들은 적어도 격벽(BP1, BP2, BP3)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
제1 전극(RME1)은 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분과 중첩하는 절곡부가 제3 도전층과 접촉할 수 있다. 제1 전극(RME1)은 절곡부가 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제2 전극 패턴(CSE2)과 접촉할 수 있다. 제1 전극(RME1)은 제2 전극 패턴(CSE2)을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제2 전극(RME2)은 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분에서 제3 도전층과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제4 전압 배선(VL4)과 접촉할 수 있다. 제2 전극(RME2)은 제4 전압 배선(VL4)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다.
제1 전극(RME1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 전극(RME)들은 제3 도전층과 전기적으로 연결되지 않을 수도 있고, 연결 전극(CNE)이 제3 도전층과 직접 연결될 수 있다.
복수의 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 제1 기판(SUB)의 상부 방향으로 반사할 수 있다.
제1 절연층(PAS1)은 표시 영역(DPA) 전면에 배치되며, 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 절연성 물질을 포함하여 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 뱅크층(BNL)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
제1 절연층(PAS1)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2, CT3)들을 포함할 수 있다. 컨택부(CT1, CT2, CT3)들은 각각 서로 다른 전극(RME)과 중첩하도록 배치될 수 있다. 예를 들어, 컨택부(CT1, CT2, CT3)들은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2), 및 제3 전극(RME3)과 중첩하도록 배치된 제3 컨택부(CT3)를 포함할 수 있다. 컨택부(CT1, CT2, CT3)들은 제1 절연층(PAS1)을 관통하여 그 하부의 전극(RME)의 상면 일부를 노출할 수 있다. 컨택부(CT1, CT2, CT3)들은 각각 제1 절연층(PAS1) 상에 배치되는 다른 절연층들 중 일부를 더 관통할 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)의 발광 영역(EMA)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다.
뱅크층(BNL)은 격벽(BP1, BP2, BP3)과 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 격벽(BP1, BP2, BP3)보다 높을 수 있고, 그 두께는 격벽(BP1, BP2, BP3)과 같거나 더 클 수 있다. 뱅크층(BNL)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 격벽(BP1, BP2, BP3)과 동일하게 폴리 이미드와 같은 유기 절연 물질을 포함할 수 있다.
발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 격벽(BP1, BP2, BP3)들 사이에서 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)들은 연결 전극(CNE)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들, 제1 절연층(PAS1), 및 뱅크층(BNL) 상에 배치될 수 있다. 제2 절연층(PAS2)은 격벽(BP1, BP2, BP3)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다. 제2 절연층(PAS2) 중 일부분은 뱅크층(BNL) 상부, 및 서브 영역(SA)들에 배치될 수 있다.
제2 절연층(PAS2)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2, CT3)들을 포함할 수 있다. 제2 절연층(PAS2)은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2) 및 제3 전극(RME3)과 중첩하도록 배치된 제3 컨택부(CT3)를 포함할 수 있다. 컨택부(CT1, CT2, CT3)들은 제1 절연층(PAS1)에 더하여 제2 절연층(PAS2)도 관통할 수 있다. 복수의 컨택부(CT1, CT2, CT3)들은 각각 그 하부의 전극(RME)의 상면 일부를 노출할 수 있다.
복수의 연결 전극(CNE)들은 복수의 전극(RME)들, 및 격벽(BP1, BP2, BP3)들 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1) 및 제1 격벽(BP1) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)의 제2 전극 라인(RM2) 및 제3 격벽(BP3) 상에 배치될 수 있다. 제3 연결 전극(CNE3)은 제2 전극(RME2)의 제1 전극 라인(RM1) 및 제3 격벽(BP3) 상에 배치되고, 제4 연결 전극(CNE4)은 제3 전극(RME3) 및 제2 격벽(BP2) 상에 배치될 수 있다. 도 10에 도시되지 않은 제5 연결 전극(CNE5)도 전극(RME)들 중 어느 하나 상에 배치될 수 있다.
각 연결 전극(CNE)들은 발광 소자(ED)와 접촉할 수 있다. 이들에 대한 설명은 상술한 바와 동일하다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제2 절연층(PAS2) 및 제3 절연층(PAS3) 상에 배치되고, 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)은 제2 절연층(PAS2)과 제3 절연층(PAS3) 사이에 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 서브 영역(SA)에서 컨택부(CT1, CT2, CT3)들을 통해 전극(RME)들과 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉하고, 제2 연결 전극(CNE2)은 제2 컨택부(CT2) 및 제3 컨택부(CT3)를 통해 제2 전극(RME2) 및 제3 전극(RME3)과 각각 접촉할 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각 전극(RME)들을 통해 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 연결 전극(CNE2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)은 발광 소자(ED)들을 통해 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)과 전기적으로 연결될 수 있다. 각 연결 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 출사될 수 있다.
제3 절연층(PAS3)은 제3 연결 전극(CNE3), 제4 연결 전극(CNE4), 및 제5 연결 전극(CNE5)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제3 연결 전극(CNE3), 제4 연결 전극(CNE4), 및 제5 연결 전극(CNE5)을 덮도록 배치되고, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 다른 층의 연결 전극(CNE)들이 서로 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
제3 절연층(PAS3)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2, CT3)들을 포함할 수 있다. 컨택부(CT1, CT2, CT3)들은 제1 절연층(PAS1) 및 제2 절연층(PAS2)에 더하여 제3 절연층(PAS3)도 관통할 수 있다.
도면으로 도시하지 않았으나, 제3 절연층(PAS3) 상에는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 일 예로, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질을 포함하거나, 제1 절연층(PAS1) 및 제3 절연층(PAS3)은 무기물 절연성 물질을 포함하되 제2 절연층(PAS2)은 유기물 절연성 물질을 포함할 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각, 또는 적어도 어느 한 층은 복수의 절연층이 교번 또는 반복하여 적층된 구조로 형성될 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.
표시 장치(10)는 제1 도전층의 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)에 전기 신호가 인가되고, 상기 전기 신호는 제2 도전층, 제3 도전층, 전극(RME)들, 및 연결 전극(CNE)을 통해 발광 소자(ED)들에 전달될 수 있다. 표시 장치(10)의 도전층들 및 전극들은 발광 소자(ED)들의 발광에 관여하는 배선들, 또는 전극들을 포함할 수 있다. 다만, 표시 장치(10)의 제조 공정에는 복수의 배선들 중 일부에만 전기 신호가 직접 인가되어 발광 소자(ED)의 정렬 공정에 활용될 수 있다.
일 실시예에 따른 표시 장치(10)는 제조 공정 중에는 서로 다른 배선들과 동시에 전기적으로 연결되었다가, 표시 장치(10)에서 어느 한 배선과만 전기적으로 연결된 패턴들을 포함할 수 있다. 상기 패턴들은 제3 도전층, 또는 전극(RME)들과 동일한 층에 배치되어 제1 도전층의 배선들과 전기적으로 연결될 수 있다. 상기 패턴들에 의해 발광 소자(ED)들의 정렬을 위한 전기 신호가 직접 인가되지 않는 배선들도 발광 소자(ED)들의 정렬 공정에 관여할 수 있다. 발광 소자(ED)의 정렬 공정 이후에는 상기 배선들이 정렬 신호가 인가되는 배선과 전기적으로 연결이 분리되고, 발광 소자(ED)의 구동을 위한 전기 신호가 인가될 수 있다. 표시 장치(10)는 상기 패턴들을 통해 발광 소자(ED)들의 정렬 이탈을 방지하여 제품 품질을 개선할 수 있다. 이에 대한 설명은 다른 도면들이 더 참조된다.
도 12는 일 실시예에 따른 표시 장치에 배치된 전압 배선 및 이에 인접한 도전 패턴들이 배치된 부분을 확대하여 도시한 평면도이다. 도 13은 도 12에 도시된 부분에서 제1 도전층, 제3 도전층 및 전극들의 상대적인 배치를 도시한 평면도이다. 도 14는 도 13의 P1-P1’선, P2-P2’선, 및 P3-P3’선을 따라 자른 단면도이다.
도 12 및 도 13은 서브 영역(SA)의 분리부(ROP)에 인접하여 배치된 도전층들 및 연결 패턴(RP)과 전극(RME)들의 평면 배치를 도시하고 있다. 도 14는 복수의 연결 패턴(RP)들 및 브릿지 패턴(BRP)들이 연결된 부분을 가로지르는 단면을 도시하고 있다.
도 12 내지 도 14를 참조하면, 일 실시예에 따른 표시 장치(10)는 제1 도전층의 복수의 배선들과 전기적으로 연결된 다른 층의 패턴들을 포함할 수 있다. 상기 패턴들은 표시 장치(10)의 제조 공정에서 서로 연결된 상태로 형성되었다가, 발광 소자(ED)의 정렬 공정 이후에 서로 전기적으로 분리될 수 있다. 표시 장치(10)는 상기 분리된 패턴들의 흔적으로서, 제1 도전층의 배선들에 각각 전기적으로 연결된 패턴들을 포함할 수 있다.
예를 들어, 표시 장치(10)는 제1 도전층의 초기화 전압 배선(VIL)과 데이터 라인(DTL), 및 제1 전압 배선(VL1)과 연결된 패턴들로서, 제3 도전층의 브릿지 패턴(BRP)들, 및 전극(RME)과 동일한 층에 배치된 연결 패턴(RP)들을 포함할 수 있다. 예를 들어, 제3 도전층의 브릿지 패턴(BRP), 연결 패턴(RP), 및 전극(RME)은 동일층(예컨데, 비아층(VIA) 상에 배치될 수 있다.
연결 패턴(RP)들은 각각 비아층(VIA) 상에 직접 배치되고, 전극(RME)들과 동일한 층에 배치될 수 있다. 연결 패턴(RP)들은 전극(RME)과 동일한 재료를 포함하여 서로 연결된 일체로 형성되었다가 분리부(ROP)에서 전극(RME)들과 분리된 것일 수 있다. 표시 장치(10)에서 연결 패턴(RP)들은 서로 분리되되, 이들 각각은 제1 도전층의 배선들과 전기적으로 연결될 수 있다. 연결 패턴(RP)들은 이들이 전기적으로 연결된 제1 도전층의 배선들의 배치에 대응하여 분리부(ROP)의 주변에 배치될 수 있다.
연결 패턴(RP)은 제1 전압 배선(VL1)과 전기적으로 연결된 제1 연결 패턴(RP1), 데이터 라인(DTL)과 전기적으로 연결된 제2 연결 패턴(RP2), 및 초기화 전압 배선(VIL)과 전기적으로 연결된 제3 연결 패턴(RP3)을 포함할 수 있다.
제1 연결 패턴(RP1)은 도 13을 기준으로 분리부(ROP)의 제1 방향(DR1)의 타 측인 하측에서 좌측에 인접하여 배치될 수 있다. 제1 연결 패턴(RP1)은 어느 한 제3 전극(RME3)과 제1 방향(DR1)으로 나란하게 배치되고, 다른 제3 전극(RME3)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 연결 패턴(RP1)은 분리부(ROP)의 상측에 배치된 제3 전극(RME3)과 제1 방향(DR1)으로 이격되고, 분리부(ROP)의 하측에 배치된 제3 전극(RME3)과 제2 방향(DR2)으로 이격되어 배치될 수 있다.
제1 연결 패턴(RP1)은 제1 전압 배선(VL1) 및 제3 전압 배선(VL3)과 중첩하도록 배치될 수 있다. 제1 연결 패턴(RP1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 연결 컨택홀(CTA1)을 통해 제3 전압 배선(VL3)과 접촉할 수 있다. 제3 전압 배선(VL3)이 제4 컨택홀(CNT4)을 통해 제1 전압 배선(VL1)과 접촉하므로, 제1 연결 패턴(RP1)은 제3 전압 배선(VL3)을 통해 제1 전압 배선(VL1)과 전기적으로 연결될 수 있다. 예를 들어, 제3 전압 배선(VL3)은 제1 전압 배선(VL1), 제2 전압 배선(VL2) 및 초기화 전압 배선(VIL)보다 높은 위치에 배치될 수 있고, 제1 기판(SUB)을 기준으로 제1 연결 패턴(RP1)보다 낮은 위치에 배치될 수 있다.
제2 연결 패턴(RP2)은 도 13을 기준으로 분리부(ROP)의 제1 방향(DR1)의 타 측인 하측에 배치될 수 있다. 제2 연결 패턴(RP2)은 제1 전극(RME1)의 절곡부가 배치된 부분, 또는 제1 전극 컨택홀(CTD)과 제1 방향(DR1)으로 나란하게 배치될 수 있다. 제2 연결 패턴(RP2)은 분리부(ROP)의 하측에 배치된 제1 전극(RME1) 및 제3 전극(RME3) 사이에 배치되고, 이들과 제2 방향(DR2)으로 이격될 수 있다. 제2 연결 패턴(RP2)은 분리부(ROP)를 사이에 두고 제3 연결 패턴(RP3)과 제1 방향(DR1)으로 이격될 수 있다. 예를 들어, 제2 도전 패턴(DP2)은 제1 전압 배선(VL1), 제2 전압 배선(VL2) 및 초기화 전압 배선(VIL)보다 높은 위치에 배치될 수 있고, 제1 기판(SUB)을 기준으로 제2 연결 패턴(RP2)보다 낮은 위치에 배치될 수 있다. 예를 들어, 제3 전압 배선(VL3), 제4 전압 배선(VL4) 및 제2 도전층(DP2)은 제1 층간 절연층(IL1)과 같은 동일층 상에 배치될 수 있다.
제2 연결 패턴(RP2)은 데이터 라인(DTL)과 연결된 제2 도전 패턴(DP2)과 중첩하도록 배치될 수 있다. 제2 연결 패턴(RP2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 연결 컨택홀(CTA2)을 통해 제2 도전 패턴(DP2)과 접촉할 수 있다. 제2 도전 패턴(DP2)이 제6 컨택홀(CNT6)을 통해 데이터 라인(DTL)과 접촉하므로, 제2 연결 패턴(RP2)은 데이터 라인(DTL)과 전기적으로 연결될 수 있다. 제2 도전 패턴(DP2)은 제1 도전층의 데이터 라인(DTL)과 그 상부의 제2 연결 패턴(RP2)을 전기적으로 연결하는 제1 브릿지 패턴(BRP1)일 수 있다. 제2 연결 패턴(RP2)은 대체로 제2 트랜지스터(T2)와 인접하여 배치될 수 있다. 예를 들어, 제3 도전 패턴(DP3)은 제1 전압 배선(VL1), 제2 전압 배선(VL2) 및 초기화 전압 배선(VIL)보다 높은 위치에 배치될 수 있고, 제1 기판(SUB)을 기준으로 제3 연결 패턴(RP3)보다 낮은 위치에 배치될 수 있다.
제3 연결 패턴(RP3)은 도 13을 기준으로 분리부(ROP)의 제1 방향(DR1)의 일 측인 상측에 배치될 수 있다. 제3 연결 패턴(RP3)은 제1 전극(RME1)의 절곡부와 분리부(ROP) 사이에 배치되고, 제1 전극 컨택홀(CTD)과 제1 방향(DR1)으로 나란하게 배치될 수 있다. 제3 연결 패턴(RP3)은 분리부(ROP)의 상측에 배치된 제1 전극(RME1) 및 제3 전극(RME3) 사이에 배치되고, 이들과 제2 방향(DR2)으로 이격될 수 있다. 제3 연결 패턴(RP3)은 분리부(ROP)를 사이에 두고 제2 연결 패턴(RP2)과 제1 방향(DR1)으로 이격될 수 있다.
제3 연결 패턴(RP3)은 초기화 전압 배선(VIL)과 연결된 제3 도전 패턴(DP3)과 중첩하도록 배치될 수 있다. 제3 연결 패턴(RP3)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제3 연결 컨택홀(CTA3)을 통해 제3 도전 패턴(DP3)과 접촉할 수 있다. 제3 도전 패턴(DP3)이 제11 컨택홀(CNT11)을 통해 초기화 전압 배선(VIL)과 접촉하므로, 제3 연결 패턴(RP3)은 초기화 전압 배선(VIL)과 전기적으로 연결될 수 있다. 제3 도전 패턴(DP3)은 제1 도전층의 초기화 전압 배선(VIL)과 그 상부의 제3 연결 패턴(RP3)을 전기적으로 연결하는 제2 브릿지 패턴(BRP2)일 수 있다. 제3 연결 패턴(RP3)은 대체로 제3 트랜지스터(T3)와 인접하여 배치될 수 있다.
연결 패턴(RP1, RP2, RP3)들 중 제1 연결 패턴(RP1)은 제1 전압 배선(VL1)과 전기적으로 연결된 연결 패턴이고, 제2 연결 패턴(RP2) 및 제3 연결 패턴(RP3)은 각각 데이터 라인(DTL) 및 초기화 전압 배선(VIL)과 전기적으로 연결된 연결 패턴일 수 있다. 브릿지 패턴(BRP1, BRP2)들은 제2 연결 패턴(RP2) 및 제3 연결 패턴(RP3)과 데이터 라인(DTL) 및 초기화 전압 배선(VIL)에 직접 연결된 패턴들일 수 있다. 제1 연결 패턴(RP1)은 제1 전압 배선(VL1)으로 인가된 전기 신호가 전달되는 연결 패턴이고, 제2 연결 패턴(RP2), 제3 연결 패턴(RP3) 및 브릿지 패턴(BRP1, BRP2)은 제1 연결 패턴(RP1)으로 전달된 전기 신호를 데이터 라인(DTL)과 초기화 전압 배선(VIL)으로 전달하는 패턴들일 수 있다.
연결 패턴(RP)들은 분리부(ROP)에 인접하여 배치되는데, 이들 중 일부는 서브 영역(SA)에 배치되고, 다른 일부는 뱅크층(BNL)과 중첩하도록 배치될 수 있다. 제1 연결 패턴(RP1)은 서브 영역(SA)에 배치되어 뱅크층(BNL)과 비중첩하고, 제2 연결 패턴(RP2)과 제3 연결 패턴(RP3)은 일부분이 뱅크층(BNL) 하부에 배치될 수 있다. 제1 연결 컨택홀(CTA1)은 뱅크층(BNL)과 비중첩하되, 제2 연결 컨택홀(CTA2) 및 제3 연결 컨택홀(CTA3)은 뱅크층(BNL)과 중첩할 수 있다. 이는 연결 패턴(RP)들이 제1 전압 배선(VL1), 데이터 라인(DTL) 및 초기화 전압 배선(VIL)의 위치를 고려하여 형성된 것에 기인한 배치 구조일 수 있다.
일 실시예에서, 표시 장치(10)의 제조 공정은 발광 소자(ED)들을 정렬하기 위해 전압 배선(VL1, VL2, VL3, VL4)들에 정렬 신호를 인가하는 공정을 포함할 수 있다. 전압 배선(VL1, VL2, VL3, VL4)에 정렬 신호를 인가하면, 이와 전기적으로 연결된 전극(RME) 상에 전기장이 생성되고, 잉크에 분산된 상태로 전극(RME)들 상에 분사된 발광 소자(ED)들은 상기 전기장에 의해 위치 및 방향이 변하면서 전극(RME)들 상에 배치될 수 있다.
제1 전극(RME1)과 제3 전극(RME3)은 연결 패턴(RP)들과 함께 분리부(ROP)에서 서로 연결된 상태로 형성되었다가(도 13의 점선 부분), 발광 소자(ED)들의 정렬 이후에 분리 공정을 통해 서로 이격될 수 있다. 제1 전극(RME1)과 제3 전극(RME3)은 제1 전극 컨택홀(CTD)을 통해 제1 전압 배선(VL1)과 전기적으로 연결되고, 제2 전극(RME2)은 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 전압 배선(VL1, VL2, VL3, VL4)에 인가된 정렬 신호는 각 전극(RME)들에 전달될 수 있고, 발광 소자(ED)들을 전극(RME)들 상에 정렬시킬 수 있다.
발광 소자(ED)들의 정렬 공정에서 데이터 라인(DTL)과 초기화 전압 배선(VIL)에는 전기 신호가 인가되지 않을 수 있다. 다만, 전극(RME)들이 연결 패턴(RP)들과 일체화된 상태에서, 데이터 라인(DTL)과 초기화 전압 배선(VIL)은 연결 패턴(RP)들 및 브릿지 패턴(BRP)들을 통해 제1 전압 배선(VL1)과 전기적으로 연결될 수 있다. 예를 들어, 제1 연결 패턴(RP1)이 제3 전압 배선(VL3)을 통해 제1 전압 배선(VL1)과 전기적으로 연결되므로, 제1 연결 패턴(RP1)과 연결된 상태로 형성되었던 제2 연결 패턴(RP2) 및 제3 연결 패턴(RP3)도 제1 전압 배선(VL1)과 전기적으로 연결될 수 있다. 제2 연결 패턴(RP2)은 제1 브릿지 패턴(BRP1), 또는 제2 도전 패턴(DP2)을 통해 데이터 라인(DTL)과 전기적으로 연결되고, 제3 연결 패턴(RP3)은 제2 브릿지 패턴(BRP2), 또는 제3 도전 패턴(DP3)을 통해 초기화 전압 배선(VIL)과 전기적으로 연결될 수 있다.
그에 따라, 데이터 라인(DTL)과 초기화 전압 배선(VIL)은 표시 장치(10)의 제조 공정, 또는 발광 소자(ED)의 정렬 공정에서는 제1 전압 배선(VL1)과 전기적으로 연결될 수 있다. 제1 도전층의 제1 전압 배선(VL1)에 인가된 정렬 신호는 일체화된 제1 전극(RME1), 제3 전극(RME3) 및 연결 패턴(RP)들과 데이터 라인(DTL) 및 초기화 전압 배선(VIL)에 전달될 수 있다. 제2 전압 배선(VL2)에 인가된 정렬 신호는 제2 전극(RME2)에 전달될 수 있다. 제1 도전층의 전압 배선(VL1, VL2)들에 인가된 정렬 신호는 제1 전극 컨택홀(CTD), 제2 전극 컨택홀(CTS), 및 연결 컨택홀(CTA1, CTA2, CTA3)들을 통해 전극(RME)들로 전달될 수 있다.
발광 소자(ED)들의 정렬 공정이 완료되면 일체화되어 형성된 전극(RME)은 분리부(ROP)에서 단선되어 복수의 연결 패턴(RP)들과 제1 전극(RME1) 및 제3 전극(RME3)으로 분리될 수 있다. 데이터 라인(DTL)과 초기화 전압 배선(VIL)도 제1 전압 배선(VL1)과 전기적으로 연결이 끊어질 수 있고, 발광 소자(ED)의 구동을 위한 다른 전기 신호(예를 들어, 초기화 전압 또는 데이터 신호)가 인가될 수 있다. 전극(RME)들 및 연결 패턴(RP)들이 분리된 흔적으로, 분리부(ROP)에는 적어도 제1 절연층(PAS1)이 배치되지 않을 수 있다.
표시 장치(10)의 연결 패턴(RP)들 및 브릿지 패턴(BRP)은 제조 공정 중 서로 다른 배선들과 동시에 전기적으로 연결되었다가, 어느 한 배선과만 전기적으로 연결된 흔적으로 남을 수 있다. 예를 들어, 표시 장치(10)에서는 제1 연결 패턴(RP1)은 제1 전압 배선(VL1) 및 제3 전압 배선(VL3)과 전기적으로 연결되되, 제1 전극(RME1) 및 제1 트랜지스터(T1)와는 직접 연결되지 않을 수 있다. 제2 연결 패턴(RP2)은 제2 트랜지스터(T2)와 전기적으로 연결되고, 제3 연결 패턴(RP3)은 제3 트랜지스터(T3)와 연결될 수 있다. 브릿지 패턴(BRP1, BRP2)들은 트랜지스터(예를 들어, 제2 트랜지스터(T2)와 제3 트랜지스터(T3))의 드레인 전극의 역할을 할 수 있다.
표시 장치(10)의 제조 공정 중, 발광 소자(ED)의 정렬 공정에서는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL)들이 연결 패턴(RP)과 브릿지 패턴(BRP)들을 통해 서로 전기적으로 연결될 수 있다. 발광 소자(ED)의 정렬 공정 이후에는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL)들이 서로 전기적으로 연결되지 않고, 독립적으로 전기 신호가 인가될 수 있다.
발광 소자(ED)의 정렬 공정에서, 서로 다른 정렬 신호가 전달된 전극들 상에 발광 소자(ED)들의 정렬을 위한 전기장이 생성될 수 있다. 제1 전극(RME1), 및 제3 전극(RME3)에 동일한 정렬 신호가 인가되고, 제2 전극(RME2)에 다른 정렬 신호가 인가됨에 따라, 발광 소자(ED)들은 제1 전극(RME1)과 제2 전극(RME2), 또는 제2 전극(RME2)과 제3 전극(RME3) 상에 배치될 수 있다.
도 13에 도시된 바와 같이, 제1 전극(RME1)은 제1 도전층의 초기화 전압 배선(VIL) 및 데이터 라인(DTL)과 인접하여 배치될 수 있다. 일 실시예에서, 제1 전극(RME1)은 데이터 라인(DTL)과 중첩하고, 초기화 전압 배선(VIL)은 평면도 상 인접하여 위치할 수 있다. 초기화 전압 배선(VIL)과 데이터 라인(DTL)에 전기 신호가 인가되지 않는다면, 제1 전극(RME1)과 상기 배선들 사이에 발광 소자(ED)들의 정렬을 방해하는 전기장이 생성될 수 있다. 다만, 일 실시예에 따른 표시 장치(10)는 연결 패턴(RP)들을 포함하여 초기화 전압 배선(VIL)과 데이터 라인(DTL)이 발광 소자(ED)의 정렬 공정에서 제1 전압 배선(VL1)과 전기적으로 연결되므로, 제1 전극(RME1)과 초기화 전압 배선(VIL) 및 데이터 라인(DTL) 사이에는 전기장이 생성되지 않을 수 있다. 특히, 초기화 전압 배선(VIL) 및 데이터 라인(DTL)은 제1 전극(RME1)과 뱅크층(BNL) 사이 영역에 중첩하도록 배치될 수 있는데(도 10에 도시), 초기화 전압 배선(VIL)과 데이터 라인(DTL)이 제1 전압 배선(VL1)과 전기적으로 연결됨에 따라, 발광 영역(EMA)에서 뱅크층(BNL)과 제1 전극(RME1) 사이에 발광 소자(ED)들이 정렬되는 것이 방지될 수 있다. 표시 장치(10)는 원하는 위치에 정렬되지 않고 유실된 발광 소자(ED)들의 개수를 줄일 수 있고, 발광 소자(ED)들을 높은 정렬도로 전극(RME)들 상에 배치시킬 수 있다. 그에 따라, 표시 장치(10)는 제품의 품질이 개선되고 제조 공정의 수율이 향상되는 이점이 있다.
도 15는 일 실시예에 따른 발광 소자의 개략도이다.
도 15를 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 예를 들어 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn, Se 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 발광층(36) 사이, 또는 제2 반도체층(32)과 발광층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, InN 및 SLs 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번되어 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번되어 적층된 구조인 경우, 양자층은 AlGaN, 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번되어 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다양한 실시예들에 대하여 설명하기로 한다.
도 16은 다른 실시예에 따른 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다. 도 17은 도 16의 P4-P4’선을 따라 자른 단면도이다.
도 16 및 도 17을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 표시 영역(DPA)의 외곽에 배치된 연결 패턴(RP_1)들 및 브릿지 패턴(BRP_1)들을 포함할 수 있다. 연결 패턴(RP_1)들 및 브릿지 패턴(BRP_1)들은 표시 영역(DPA)의 외곽부, 또는 비표시 영역(NDA)에서 데이터 라인(DTL) 및 초기화 전압 배선(VIL)과 제1 전압 배선(VL1)에 전기적으로 연결되었다가 서로 분리된 흔적으로 남을 수 있다.
도 12 및 도 13의 실시예에서, 연결 패턴(RP)들은 표시 영역(DPA) 내에 배치되고, 전극(RME)들과 이격된 상태로 남을 수 있다. 브릿지 패턴(BRP)들은 표시 영역(DPA) 내에 배치되고, 트랜지스터들의 소스/드레인 전극의 역할을 할 수 있다. 다만, 연결 패턴(RP)과 브릿지 패턴(BRP)들은 반드시 표시 영역(DPA)에 배치되지 않을 수 있다. 본 실시예에 따른 표시 장치(10_1)는 연결 패턴(RP_1)과 브릿지 패턴(BRP_1)이 비표시 영역(NDA)에 배치되어 제1 전압 배선(VL1)과 데이터 라인(DTL) 및 초기화 전압 배선(VIL)에 전기적으로 연결된 흔적으로 남을 수 있다.
표시 장치(10_1)의 연결 패턴(RP_1)들과 브릿지 패턴(BRP_1)들은 각각 표시 영역(DPA)의 제1 방향(DR1) 일 측인 상측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 연결 패턴(RP_1)들은 표시 영역(DPA)의 전극(RME)들과 동일한 층에 배치되고, 브릿지 패턴(BRP_1)들은 제3 도전층에 배치될 수 있다. 연결 패턴(RP_1)들과 브릿지 패턴(BRP_1)들은 비표시 영역(NDA) 중 서브 화소(SPXn)들과 제1 방향(DR1)으로 나란한 영역에 각각 배치될 수 있다. 도면에 도시된 바와 같이, 표시 영역(DPA)에서 3개의 서브 화소(SPXn)들이 배치된 영역과 제1 방향(DR1)으로 나란한 비표시 영역(NDA)에는 복수의 연결 패턴(RP_1)들 및 브릿지 패턴(BRP_1)으로 이루어진 3개의 그룹이 각각 배치될 수 있다.
브릿지 패턴(BRP_1)은 제1 전압 배선(VL1)과 중첩하도록 배치된 제1 브릿지 패턴(BRP1_1), 데이터 라인(DTL)과 중첩하도록 배치된 제2 브릿지 패턴(BRP2_1), 및 초기화 전압 배선(VIL)과 중첩하도록 배치된 제3 브릿지 패턴(BRP3_1)을 포함할 수 있다. 제1 브릿지 패턴(BRP1_1)은 제1 브릿지 컨택홀(CNTD1)을 통해 제1 전압 배선(VL1)과 접촉할 수 있다. 제2 브릿지 패턴(BRP2_1)은 제2 브릿지 컨택홀(CNTD2)을 통해 데이터 라인(DTL)과 접촉하고, 제3 브릿지 패턴(BRP3_1)은 제3 브릿지 컨택홀(CNTD3)을 통해 초기화 전압 배선(VIL)과 접촉할 수 있다. 제1 내지 제3 브릿지 컨택홀(CNTD1, CNTD2, CNTD3)들은 각각 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통할 수 있다.
연결 패턴(RP_1)은 제1 브릿지 패턴(BRP1_1)과 중첩하도록 배치된 제1 연결 패턴(RP1_1), 제2 브릿지 패턴(BRP2_1)과 중첩하도록 배치된 제2 연결 패턴(RP2_1), 및 제3 브릿지 패턴(BRP3_1)과 중첩하도록 배치된 제3 연결 패턴(RP3_1)을 포함할 수 있다. 제1 연결 패턴(RP1_1)은 제1 연결 컨택홀(CTA1)을 통해 제1 브릿지 패턴(BRP1_1)과 접촉할 수 있다. 제2 연결 패턴(RP2_1)은 제2 연결 컨택홀(CTA2)을 통해 제2 브릿지 패턴(BRP2_1)과 접촉할 수 있고, 제3 연결 패턴(RP3_1)은 제3 연결 컨택홀(CTA3)을 통해 제3 브릿지 패턴(BRP3_1)과 접촉할 수 있다. 제1 내지 제3 연결 컨택홀(CTA1, CTA2, CTA3)들은 각각 비아층(VIA) 및 제1 보호층(PV1)을 관통할 수 있다.
표시 장치(10_1)는 비표시 영역(NDA)에 배치되고 연결 패턴(RP_1)들이 분리된 영역인 제2 분리부(ROP2)를 포함할 수 있다. 연결 패턴(RP_1)들은 제2 분리부(ROP2)에서 서로 연결되어 일체화된 상태로 형성되었다가(도 16의 제2 분리부(ROP2) 내부의 점선 부분), 발광 소자(ED)의 정렬 공정 이후에 제2 분리부(ROP2)에서 서로 분리될 수 있다. 연결 패턴(RP_1)들이 연결된 이후에 이들이 분리된 흔적으로, 제2 분리부(ROP2)에는 적어도 제1 절연층(PAS1)이 배치되지 않을 수 있다.
상술한 바와 같이, 연결 패턴(RP_1)들이 서로 일체화된 상태로 형성된다면, 표시 장치(10_1)의 정렬 공정에서 데이터 라인(DTL)과 초기화 전압 배선(VIL)은 제1 전압 배선(VL1)과 전기적으로 연결될 수 있다. 그에 따라, 표시 장치(10_1)는 상술한 실시예와 같이 표시 영역(DPA)의 발광 영역(EMA)에서 발광 소자(ED)들의 정렬 이탈을 방지할 수 있다.
도면에 도시되지 않았으나, 표시 장치(10_1)가 비표시 영역(NDA)에 배치된 연결 패턴(RP_1)들 및 브릿지 패턴(BRP_1)을 포함하는 실시예에서, 표시 영역(DPA), 특히 분리부(ROP)와 인접한 영역에는 상술한 실시예들과 유사한 연결 패턴(RP)이 배치되지 않을 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DPA)의 분리부(ROP) 주변, 및 비표시 영역(NDA)에 각각 연결 패턴(RP_1)들과 브릿지 패턴(BRP_1)들이 배치될 수도 있다.
표시 영역(DPA)에서 연결 패턴(RP)들 배치와 무관하게, 표시 영역(DPA)에는 제1 전극(RME1) 및 제3 전극(RME3)이 일체화되어 형성되었다가 분리된 흔적인 분리부(또는 제1 분리부)가 배치될 수 있다. 표시 영역(DPA)의 분리부와 비표시 영역(NDA)의 제2 분리부(ROP2)에서는 동시에 전극(RME)들, 또는 연결 패턴(RP_1)들을 단선시키는 공정이 수행될 수 있다. 그 흔적으로서, 표시 영역(DPA)의 분리부와 비표시 영역(NDA)의 제2 분리부(ROP2)에는 적어도 제1 절연층(PAS1)이 배치되지 않을 수 있다.
표시 장치(10_1)의 제조 공정 중, 발광 소자(ED)의 정렬 공정에서는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL)들이 연결 패턴(RP_1)과 브릿지 패턴(BRP_1)들을 통해 서로 전기적으로 연결될 수 있다. 발광 소자(ED)의 정렬 공정 이후에는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL)들이 서로 전기적으로 연결되지 않고, 독립적으로 전기 신호가 인가될 수 있다.
도 18은 다른 실시예에 따른 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다. 도 19는 도 18의 P5-P5’선을 따라 자른 단면도이다.
도 18 및 도 19를 참조하면, 일 실시예에 따른 표시 장치(10_2)는 표시 영역(DPA)의 외곽에 연결 패턴(RP_2)들 및 브릿지 패턴(BRP_2)들을 포함할 수 있다. 연결 패턴(RP_2)들 및 브릿지 패턴(BRP_2)들은 표시 영역(DPA)의 외곽부, 또는 비표시 영역(NDA)에서 데이터 라인(DTL) 및 초기화 전압 배선(VIL)과 제1 전압 배선(VL1)에 전기적으로 연결되었다가 서로 분리된 흔적으로 남을 수 있다.
표시 장치(10_2)의 연결 패턴(RP_2)들과 브릿지 패턴(BRP_2)들은 각각 표시 영역(DPA)의 제1 방향(DR1) 타 측인 하측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 연결 패턴(RP_2)들은 표시 영역(DPA)의 전극(RME)들과 동일한 층에 배치되고, 브릿지 패턴(BRP_2)들은 제3 도전층에 배치될 수 있다. 본 실시예는 연결 패턴(RP_2)들과 브릿지 패턴(BRP_2)들이 표시 영역(DPA)의 하측에 배치된 비표시 영역(NDA)에 배치된 점에서도 16 및 도 17의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하고 차이점에 대하여 설명하기로 한다.
제1 전압 배선(VL1), 제2 전압 배선(VL2), 초기화 전압 배선(VIL), 및 데이터 라인(DTL)들은 표시 영역(DPA)의 하측에 위치한 비표시 영역(NDA)까지 연장될 수 있다. 표시 영역(DPA)의 하측에 위치한 비표시 영역(NDA)에서, 초기화 전압 배선(VIL) 및 데이터 라인(DTL)들은 다른 배선들과 전기적으로 연결될 수 있다.
예를 들어, 데이터 라인(DTL)들은 비표시 영역(NDA)에 배치되어 제1 방향(DR1)으로 연장된 팬아웃 데이터 라인(FDL)과 전기적으로 연결될 수 있다. 팬아웃 데이터 라인(FDL)은 데이터 라인(DTL)들과 제1 방향(DR1)으로 나란하지 않게 배치되고, 데이터 라인(DTL)들과 동일하게 제1 도전층에 배치될 수 있다. 데이터 라인(DTL)과 팬아웃 데이터 라인(FDL)은 제3 도전층에 배치된 팬아웃 도전 패턴(FDP)과 각각 접촉하여 서로 전기적으로 연결될 수 있다. 팬아웃 도전 패턴(FDP)은 제5 브릿지 컨택홀(CNTD5)을 통해 데이터 라인(DTL) 및 팬아웃 데이터 라인(FDL)과 각각 접촉할 수 있다. 도 18에서는 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)만이 팬아웃 데이터 라인(FDL)과 전기적으로 연결된 것이 도시되어 있는데, 제1 데이터 라인(DTL1)도 다른 위치에서 팬아웃 데이터 패턴(FDP)과 전기적으로 연결될 수 있다.
초기화 전압 배선(VIL)들은 비표시 영역(NDA)에 배치되어 제2 방향(DR2)으로 연장된 팬아웃 초기화 배선(FVL)과 전기적으로 연결될 수 있다. 팬아웃 초기화 배선(FVL)은 제3 도전층에 배치되고, 복수의 서브 화소(SPXn)들에 배치된 초기화 전압 배선(VIL)들과 동시에 연결될 수 있다. 초기화 전압 배선(VIL)과 팬아웃 초기화 배선(FVL)은 제6 브릿지 컨택홀(CNTD6)을 통해 서로 접촉할 수 있다.
표시 장치(10_2)는 표시 영역(DPA)의 하측 비표시 영역(NDA)에 배치된 제4 브릿지 패턴(BRP4_2)을 포함할 수 있다. 제4 브릿지 패턴(BRP4_2)은 제1 전압 배선(VL1)과 중첩하도록 배치되고, 제1 전압 배선(VL1)과 전기적으로 연결될 수 있다. 제4 브릿지 패턴(BRP4_2)은 제3 도전층에 배치되고, 제4 브릿지 컨택홀(CNTD4)을 통해 제1 전압 배선(VL1)과 접촉할 수 있다. 팬아웃 데이터 패턴(FDP)과 팬아웃 초기화 배선(FVL)은 각각 연결 패턴(RP_2)과 연결되어 제5 브릿지 패턴(BRP5_2) 및 제6 브릿지 패턴(BRP6_2)이 될 수 있다. 제5 브릿지 패턴(BRP5_2) 또는 팬아웃 데이터 패턴(FDP)은 제5 브릿지 컨택홀(CNTD5)을 통해 데이터 라인(DTL)들과 접촉하고, 제6 브릿지 패턴(BRP6_2) 또는 팬아웃 초기화 배선(FVL)은 제6 브릿지 컨택홀(CNTD6)을 통해 초기화 전압 배선(VIL)과 접촉할 수 있다. 제4 내지 제6 브릿지 컨택홀(CNTD4, CNTD5, CNTD6)들은 각각 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통할 수 있다.
연결 패턴(RP_2)은 제4 브릿지 패턴(BRP4_2)과 중첩하도록 배치된 제4 연결 패턴(RP4_2), 제5 브릿지 패턴(BRP5_2)과 중첩하도록 배치된 제5 연결 패턴(RP5_2), 및 제6 브릿지 패턴(BRP6_2)과 중첩하도록 배치된 제6 연결 패턴(RP6_2)을 포함할 수 있다. 제4 연결 패턴(RP4_2)은 제4 연결 컨택홀(CTA4)을 통해 제4 브릿지 패턴(BRP4_2)과 접촉할 수 있다. 제5 연결 패턴(RP5_2)은 제5 연결 컨택홀(CTA5)을 통해 제5 브릿지 패턴(BRP5_2)과 접촉할 수 있고, 제6 연결 패턴(RP6_2)은 제6 연결 컨택홀(CTA6)을 통해 제6 브릿지 패턴(BRP6_2)과 접촉할 수 있다. 제4 내지 제6 연결 컨택홀(CTA4, CTA5, CTA6)들은 각각 비아층(VIA) 및 제1 보호층(PV1)을 관통할 수 있다.
표시 장치(10_2)는 비표시 영역(NDA)에 배치되고 연결 패턴(RP_2)들이 분리된 영역인 제3 분리부(ROP3)를 포함할 수 있다. 연결 패턴(RP_2)들은 제3 분리부(ROP3)에서 서로 연결되어 일체화된 상태로 형성되었다가(도 18의 제3 분리부(ROP3) 내부의 점선 부분), 발광 소자(ED)의 정렬 공정 이후에 제3 분리부(ROP3)에서 서로 분리될 수 있다. 연결 패턴(RP_2)들이 연결된 이후에 이들이 분리된 흔적으로, 제3 분리부(ROP3)에는 적어도 제1 절연층(PAS1)이 배치되지 않을 수 있다.
상술한 바와 같이, 연결 패턴(RP_2)들이 서로 일체화된 상태로 형성된다면, 표시 장치(10_2)의 정렬 공정에서 데이터 라인(DTL)과 초기화 전압 배선(VIL)은 제1 전압 배선(VL1)과 전기적으로 연결될 수 있다. 그에 따라, 표시 장치(10_1)는 상술한 실시예와 같이 표시 영역(DPA)의 발광 영역(EMA)에서 발광 소자(ED)들의 정렬 이탈을 방지할 수 있다.
본 실시예의 표시 장치(10_2)는 도 16의 표시 장치(10_1)와 달리 연결 패턴(RP_2)들과 브릿지 패턴(BRP_2)들이 비표시 영역(NDA) 중 화소(PX)와 제1 방향(DR1)으로 나란한 영역에 각각 배치될 수 있다. 도면에 도시된 바와 같이, 표시 영역(DPA)에서 하나의 화소(PX) 및 3개의 서브 화소(SPXn)들이 배치된 영역과 제1 방향(DR1)으로 나란한 비표시 영역(NDA)에는 복수의 연결 패턴(RP_2)들 및 브릿지 패턴(BRP_2)으로 이루어진 하나의 그룹이 배치될 수 있다.
도면에 도시되지 않았으나, 표시 장치(10_2)가 비표시 영역(NDA)에 배치된 연결 패턴(RP_2)들 및 브릿지 패턴(BRP_2)을 포함하는 실시예에서, 표시 영역(DPA), 특히 분리부(ROP)와 인접한 영역에는 상술한 실시예들과 유사한 연결 패턴(RP)이 배치되지 않을 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DPA)의 분리부(ROP) 주변, 및 비표시 영역(NDA)에 각각 연결 패턴(RP_2)들과 브릿지 패턴(BRP_2)들이 배치될 수도 있다. 또한, 도 16의 실시예처럼 표시 영역(DPA)의 상측 비표시 영역(NDA)에도 연결 패턴(RP_1)들과 브릿지 패턴(BRP_1)들이 배치될 수 있다.
표시 장치(10_2)의 제조 공정 중, 발광 소자(ED)의 정렬 공정에서는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL)들이 연결 패턴(RP_2)과 브릿지 패턴(BRP_2)들을 통해 서로 전기적으로 연결될 수 있다. 발광 소자(ED)의 정렬 공정 이후에는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL)들이 서로 전기적으로 연결되지 않고, 독립적으로 전기 신호가 인가될 수 있다.
한편, 일 실시예에 따른 표시 장치(10)는 표시 영역(DPA)의 배선들, 및 각 화소(PX)의 배치 구조가 상술한 실시예와 다를 수 있다. 표시 장치(10)는 각 화소(PX)의 구조가 다르더라도 상술한 실시예와 동일한 배선 설계 구조를 포함하여 발광 소자(ED)의 정렬 이탈을 방지할 수 있다. 이하, 다른 도면들을 참조하여 다른 화소 구조를 갖는 표시 장치(10)에 대하여 설명하기로 한다.
도 20은 일 실시예에 따른 표시 장치의 배선들의 개략적인 배치를 나타내는 평면도이다.
도 20을 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 표시 장치(10)는 복수의 스캔 라인(SL; SL1, SL2, SL3)들, 복수의 데이터 라인(DTL; DTL1, DTL2, DTL3), 초기화 전압 배선(VIL), 및 복수의 전압 배선(VL; VL1, VL2, VL3, VL4)들을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다. 복수의 배선들은 제1 도전층으로 이루어지고 제1 방향(DR1)으로 연장된 배선들과, 제3 도전층으로 이루어지고 제2 방향(DR2)으로 연장된 배선들을 포함할 수 있다. 다만, 각 배선들의 연장 방향은 이에 제한되지 않는다.
제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 인접한 상태로 배치되며, 다른 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 스캔 구동부(미도시)에 연결된 스캔 배선 패드(WPD_SC)와 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제3 스캔 라인(SL3)은 제2 방향(DR2)으로 연장되어 배치되고, 다른 제3 스캔 라인(SL3)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 하나의 제3 스캔 라인(SL3)은 하나 이상의 제1 스캔 라인(SL1), 또는 하나 이상의 제2 스캔 라인(SL2)과 연결될 수 있다. 복수의 스캔 라인(SL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있으나, 이에 제한되지 않는다.
데이터 라인(DTL)들은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 데이터 라인(DTL)은 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)을 포함하며, 하나의 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들은 하나의 쌍을 이루며 서로 인접하게 배치된다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다. 다만, 이에 제한되지 않으며, 복수의 데이터 라인(DTL)들은 후술하는 제1 전압 배선(VL1)과 제2 전압 배선(VL2) 사이에서 등간격으로 이격되어 배치될 수도 있다.
초기화 전압 배선(VIL)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 초기화 전압 배선(VIL)은 데이터 라인(DTL)들과 제1 전압 배선(VL1) 사이에 배치될 수 있다. 초기화 전압 배선(VIL)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제2 방향(DR2)으로 연장되어 배치된다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제2 방향(DR2)으로 교번되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 방향(DR1)으로 교번되어 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 표시 영역(DPA)을 가로지르도록 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 각각 일부의 배선들은 표시 영역(DPA)에 배치되고 다른 배선들은 표시 영역(DPA)의 제1 방향(DR1) 양 측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 도전층으로 이루어지고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 도전층과 다른 층에 배치된 제3 도전층으로 이루어질 수 있다. 제1 전압 배선(VL1)은 적어도 하나의 제3 전압 배선(VL3)과 연결되며, 제2 전압 배선(VL2)은 적어도 하나의 제4 전압 배선(VL4)과 복수의 전압 배선(VL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있다. 다만, 이에 제한되지 않는다.
제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 각 배선 패드(WPD)들은 표시 영역(DPA)의 제1 방향(DR1) 타 측인 하측에 위치한 패드 영역(PDA)에 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 패드 영역(PDA)에 배치된 스캔 배선 패드(WPD_SC)와 연결되고, 복수의 데이터 라인(DTL)들은 각각 서로 다른 데이터 배선 패드(WPD_DT)와 연결된다. 초기화 전압 배선(VIL)의 초기화 배선 패드(WPD_Vint)에 연결되며, 제1 전압 배선(VL1)은 제1 전압 배선 패드(WPD_VL1), 및 제2 전압 배선(VL2)은 제2 전압 배선 패드(WPD_VL2)와 연결된다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다. 도면에서는 각 배선 패드(WPD)들이 표시 영역(DPA)의 하측에 배치된 패드 영역(PDA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 복수의 배선 패드(WPD)들 중 일부는 표시 영역(DPA)의 상측, 또는 좌우측 어느 한 영역에 배치될 수도 있다.
도 21은 일 실시예에 따른 표시 장치에 배치된 서브 화소의 화소 회로도이다.
도 21을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 라인(SL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 스캔 라인(SL)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SL)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 게이트 전극은 서로 동일한 스캔 라인(SL)에 연결될 수 있다. 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 동일한 스캔 라인에서 인가된 스캔 신호에 의해 동시에 턴-온될 수도 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 22는 일 실시예에 따른 표시 장치의 일 화소에 배치된 배선들을 나타내는 레이아웃도이다.
도 22를 참조하면, 표시 장치(10)는 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 표시 소자층을 구성할 수 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 제1 방향(DR1)으로 연장된 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2), 복수의 데이터 라인(DTL; DTL1, DTL2, DTL3)들, 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 초기화 전압 배선(VIL), 및 복수의 하부 금속층(BML)을 포함할 수 있다.
복수의 스캔 라인(SL1, SL2)들은 제1 방향(DR1)으로 연장되어 배치된다. 하나의 화소(PX)에는 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)이 배치되고, 각 스캔 라인(SL1, SL2)들은 제1 방향(DR1)으로 배열된 복수의 화소(PX)들에 걸쳐 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 스캔 라인(SL1)은 화소(PX)의 우측에 배치되고, 제2 스캔 라인(SL2)은 화소(PX)의 좌측에 배치될 수 있다. 하나의 화소(PX)는 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2) 중 어느 한 스캔 라인이 접속될 수 있고, 어느 한 화소(PX)에 접속된 스캔 라인은 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)에 각각 접속될 수 있다. 스캔 라인(SL1, SL2)은 다른 도전층에 배치된 도전 패턴을 통해 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 연결되어 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 스캔 신호를 인가할 수 있다.
제1 및 제2 스캔 라인(SL1, SL2)들 중, 좌측에 배치된 스캔 라인(SL1, SL2)들은 해당 화소(PX)의 서브 화소(SPXn)들에 접속되는 스캔 라인(SL1, SL2)이고, 우측에 배치된 스캔 라인(SL1, SL2)은 해당 화소(PX)의 우측에 이웃한 다른 화소(PX)에 접속된 스캔 라인일 수 있다.
복수의 데이터 라인(DTL1, DTL2, DTL3)들은 제1 방향(DR1)으로 연장되어 배치된다. 하나의 화소(PX)에는 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)이 배치되고, 각 데이터 라인(DTL1, DTL2, DTL3)들은 제1 방향(DR1)으로 배열된 복수의 화소(PX)들에 걸쳐 배치될 수 있다. 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)은 제2 방향(DR2)으로 서로 이격되되 서로 이웃한 상태로 배치될 수 있다. 제3 데이터 라인(DTL3), 제2 데이터 라인(DTL2) 및 제1 데이터 라인(DTL1)은 제2 방향(DR2)을 따라 순차적으로 배열될 수 있고, 이들은 각각 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)에 접속될 수 있다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 다른 도전층에 배치된 도전 패턴을 통해 제2 트랜지스터(T2)와 연결되어 제2 트랜지스터(T2)에 데이터 신호를 인가할 수 있다.
초기화 전압 배선(VIL)은 제1 방향(DR1)으로 연장되어 제1 방향(DR1)으로 배열된 복수의 화소(PX)들에 걸쳐 배치된다. 초기화 전압 배선(VIL)은 평면도 상 제3 데이터 라인(DTL3)의 좌측으로서, 하부 금속층(BML)들과 제3 데이터 라인(DTL3) 사이에 배치될 수 있으나, 이에 제한되지 않는다. 초기화 전압 배선(VIL)은 다른 도전층에 배치된 도전 패턴과 연결되어 화소(PX)에 접속될 수 있다. 초기화 전압 배선(VIL)은 제3 트랜지스터(T3)의 드레인 전극과 전기적으로 연결될 수 있고, 제3 트랜지스터(T3)에 초기화 전압을 인가할 수 있다.
제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 배치되고, 이들은 각각 제1 방향(DR1)으로 배열된 복수의 화소(PX)들에 걸쳐 배치될 수 있다. 제1 전압 배선(VL1)은 복수의 하부 금속층(BML)들과 제2 스캔 라인(SL2) 사이에 배치되고, 제2 전압 배선(VL2)은 제2 데이터 라인(DTL2)과 제1 스캔 라인(SL1) 사이에 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 각각 하나의 화소(PX)에 속한 복수의 서브 화소(SPXn)들에 접속될 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)를 통해 각 서브 화소(SPXn)의 제1 전극(RME1)에 전기적으로 연결되고, 제2 전압 배선(VL2)은 다른 도전층에 배치된 제4 전압 배선(VL4)을 통해 제2 전극(RME2)에 전기적으로 연결될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 각각 전압 배선 패드(WPD_VL1, WPD_VL2)로부터 인가된 전원 전압을 각 서브 화소(SPXn)에 배치된 전극(RME1, RME2)들에 전달할 수 있다. 제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
복수의 하부 금속층(BML)들은 제1 전압 배선(VL1)과 초기화 전압 배선(VIL) 사이에 배치될 수 있다. 하부 금속층(BML)들은 각각 후술하는 반도체층의 제1 액티브층(ACT1), 및 제2 도전층의 제1 전극 패턴(CSE1)과 중첩하도록 배치된다. 하부 금속층(BML)들은 평면 상 각 화소(PX)의 중심부에서 제1 방향(DR1)으로 서로 이격 배치될 수 있다.
하부 금속층(BML)들은 광을 차단하는 재료를 포함하여, 제1 트랜지스터(T1)의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 하부 금속층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 하부 금속층(BML)은 생략될 수 있고, 다른 트랜지스터(T1, T2, T3)들의 액티브층과 중첩하도록 배치될 수도 있다.
반도체층은 트랜지스터(T1, T2, T3)들의 액티브층(ACT1, ACT2, ACT3)들을 포함할 수 있다. 화소(PX)의 각 서브 화소(SPX1, SPX2, SPX3)들에 접속되는 제1 트랜지스터(T1_1, T1_2, T1_3)들의 복수의 제1 액티브층(ACT1)들은 각 화소(PX)의 중심에서 좌측에 배치될 수 있다. 제1 액티브층(ACT1)들은 제1 방향(DR1)으로 서로 이격되어 배치되며, 일부분이 하부 금속층(BML), 제2 도전층의 제1 전극 패턴(CSE1), 및 제3 도전층의 제1 전압 분지부(DVL) 및 제2 전극 패턴(CSE2)과 중첩하도록 배치될 수 있다. 예를 들어, 각 제1 액티브층(ACT1)은 제1 전압 분지부(DVL)와 중첩한 제1 영역, 제1 전극 패턴(CSE1)과 중첩한 제2 영역, 및 제1 영역과 제2 영역 이외의 부분으로 제2 전극 패턴(CSE2)과 중첩한 제3 영역을 포함할 수 있다.
각 서브 화소(SPX1, SPX2, SPX3)들에 접속되는 제2 트랜지스터(T2_1, T2_2, T2_3)들의 제2 액티브층(ACT2)들은 각 화소(PX)의 중심에 인접하여 배치될 수 있다. 제2 액티브층(ACT2)들은 제1 방향(DR1)으로 서로 이격되어 배치되며, 일부분이 제2 도전층의 제3 게이트 패턴(GP3), 및 제3 도전층의 제3 도전 패턴(DP3) 및 제4 도전 패턴(DP4)과 중첩하도록 배치될 수 있다. 예를 들어, 제2 액티브층(ACT2)은 제3 도전 패턴(DP3)과 중첩한 제1 영역, 제3 게이트 패턴(GP3)과 중첩한 제2 영역, 및 제1 영역과 제2 영역 이외의 부분으로 제4 도전 패턴(DP4)과 중첩한 제3 영역을 포함할 수 있다. 제2 액티브층(ACT2)의 제1 영역은 제3 도전 패턴(DP3)과 접촉할 수 있고, 제2 액티브층(ACT2)의 제3 영역은 제4 도전 패턴(DP4)과 접촉할 수 있다.
제2 트랜지스터(T2)들의 제2 액티브층(ACT2)은 데이터 라인(DTL1, DTL2, DTL3)들의 배치에 따라 서로 다른 길이를 가질 수 있다. 예를 들어, 제2 액티브층(ACT2)의 제1 영역은 서로 제1 방향(DR1)으로 나란하게 위치하고, 제3 데이터 라인(DTL3), 제2 데이터 라인(DTL2) 및 제1 데이터 라인(DTL1)들은 제2 액티브층(ACT2)들의 제1 영역으로부터 제2 방향(DR2)으로 순차적으로 배치될 수 있다. 제1 서브 화소(SPX1)에 접속된 제2 트랜지스터(T2_1)의 제2 액티브층(ACT2)은 제1 데이터 라인(DTL1)이 가장 이격되어 배치됨에 따라 제2 방향(DR2)으로 측정된 길이가 가장 길 수 있고, 제3 서브 화소(SPX3)에 접속된 제3 트랜지스터(T2_3)의 제2 액티브층(ACT3)은 제3 데이터 라인(DTL3)이 가장 인접하여 배치됨에 따라 제2 방향(DR2)으로 측정된 길이가 가장 짧을 수 있다. 다만, 제2 액티브층(ACT2)들의 길이 대소 관계는 서브 화소(SPXn)들의 배치, 및 데이터 라인(DTL)들의 배치에 따라 달라질 수 있다.
각 서브 화소(SPX1, SPX2, SPX3)들에 접속되는 제3 트랜지스터(T3_1, T3_2, T3_3)의 제3 액티브층(ACT3)들도 화소(PX)의 중심에 배치될 수 있다. 제3 액티브층(ACT3)들은 제1 방향(DR1)으로 이격되어 배치되며, 제2 액티브층(ACT2)들과 제1 방향(DR1)으로 나란히 배치될 수 있다. 제3 액티브층(ACT3)들은 일부분이 제2 도전층의 제3 게이트 패턴(GP3), 제3 도전층의 제5 도전 패턴(DP5) 및 제2 전극 패턴(CSE2)들에 중첩하도록 배치될 수 있다. 예를 들어, 제3 액티브층(ACT3)은 제5 도전 패턴(DP5)과 중첩한 제1 영역, 제3 게이트 패턴(GP3)과 중첩한 제2 영역, 및 제1 영역과 제2 영역 이외의 부분으로 제2 전극 패턴(CSE2)과 중첩한 제3 영역을 포함할 수 있다. 제3 액티브층(ACT3)의 제1 영역은 제5 도전 패턴(DP5)과 접촉할 수 있고, 제3 영역은 제2 전극 패턴(CSE2)과 접촉할 수 있다.
한편, 제1 서브 화소(SPX1) 및 제2 서브 화소(SPX2)에 접속되는 제3 트랜지스터(T3_1, T3_2)들의 제3 액티브층(ACT3)은 제5 도전 패턴(DP5)과 중첩하는 제1 영역이 서로 일체화될 수 있다. 각 서브 화소(SPXn)들의 제3 트랜지스터(T3)들은 동시에 턴-온 되더라도 무방하므로, 서로 다른 트랜지스터들의 제3 액티브층(ACT3)들은 부분적으로 서로 일체화될 수도 있다.
제2 도전층은 복수의 게이트 패턴(GP1, GP2, GP3)들, 및 제1 전극 패턴(CSE1)을 포함할 수 있다.
제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2)은 제1 방향(DR1)으로 연장된 형상을 갖고, 각 화소(PX)의 양 측에 배치될 수 있다. 제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2)은 각각 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 중첩하도록 배치될 수 있다. 제1 게이트 패턴(GP1)은 버퍼층(BL) 및 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 스캔 라인(SL1)과 직접 연결되고, 제2 게이트 패턴(GP2)은 버퍼층(BL) 및 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제2 스캔 라인(SL2)과 직접 연결될 수 있다. 제1 게이트 패턴(GP1)과 제2 게이트 패턴(GP2)은 각각 패드 영역(PDA)으로부터 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)을 통해 인가되는 스캔 신호가 표시 영역(DPA)의 위치에 따라 그 세기가 낮아지는 것을 방지할 수 있다. 또한, 스캔 라인(SL1, SL2)들이 제1 방향(DR1)으로 연장되다가 중간에 끊어지더라도, 스캔 신호는 제1 및 제2 게이트 패턴(GP1, GP2)을 통해 신호가 흐를 수 있다.
제3 게이트 패턴(GP3)은 제1 방향(DR1)으로 연장된 형상을 갖고 각 화소(PX)의 중심에 배치될 수 있다. 제3 게이트 패턴(GP3)은 화소(PX)의 상측으로부터 제1 방향(DR1)으로 연장되어 복수의 제2 액티브층(ACT2) 및 제3 액티브층(ACT3)과 중첩할 수 있다. 예를 들어, 제3 게이트 패턴(GP3)은 제2 액티브층(ACT2)들의 제2 영역, 및 제3 액티브층(ACT3)들의 제2 영역과 중첩할 수 있다. 제3 게이트 패턴(GP3)은 제2 트랜지스터(T2)의 제2 게이트 전극(G2) 및 제3 트랜지스터(T3)의 제3 게이트 전극(G3)의 역할을 할 수 있다. 후술할 바와 같이, 제3 게이트 패턴(GP3)은 제3 스캔 라인(SL3)을 통해 제1 스캔 라인(SL1) 또는 제2 스캔 라인(SL2)과 전기적으로 연결될 수 있고, 스캔 신호는 제3 게이트 패턴(GP3)을 통해 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)로 전달될 수 있다.
제1 전극 패턴(CSE1)은 서로 제1 방향(DR1)으로 이격되어 제3 게이트 패턴(GP3)과 제1 전압 배선(VL1) 사이에 배치될 수 있다. 각 제1 전극 패턴(CSE1)들은 일부분이 하부 금속층(BML), 제1 액티브층(ACT1), 및 제3 도전층의 제2 전극 패턴(CSE2)과 중첩할 수 있다. 예를 들어, 각 제1 전극 패턴(CSE1)들은 일부분이 제1 액티브층(ACT1)의 제2 영역과 중첩할 수 있고, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)의 역할을 할 수 있다. 제1 전극 패턴(CSE1)은 후술할 바와 같이 제3 도전 패턴(DP3)과 연결될 수 있고, 제2 트랜지스터(T2)를 통해 인가되는 데이터 신호를 제1 트랜지스터(T1)의 제1 게이트 전극(G1)에 전달할 수 있다. 또한, 제1 전극 패턴(CSE1)은 제2 전극 패턴(CSE2)과 중첩하여 스토리지 커패시터(Cst)를 구성할 수 있다.
제3 도전층은 제3 스캔 라인(SL3), 제3 전압 배선(VL3), 제4 전압 배선(VL4) 및 복수의 도전 패턴(DP1, DP2, DP3, DP4, DP5)들을 포함할 수 있다.
제3 스캔 라인(SL3)은 제2 방향(DR2)으로 연장되어 제2 방향(DR2)으로 배열된 복수의 화소(PX)들에 걸쳐 배치된다. 제3 스캔 라인(SL3)은 평면도 상 각 화소(PX)의 상측에 배치되어 각 서브 화소(SPXn)들을 가로질러 배치될 수 있다. 제3 스캔 라인(SL3)은 제1 도전층의 제1 스캔 라인(SL1) 또는 제2 스캔 라인(SL2)과 연결될 수 있다. 제3 스캔 라인(SL3)은 버퍼층(BL), 및 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 스캔 라인(SL1) 또는 제2 스캔 라인(SL2)과 연결될 수 있다.
제3 스캔 라인(SL3)이 일 화소(PX)에 배치된 제1 스캔 라인(SL1)과 연결되는 경우, 해당 제3 스캔 라인(SL3)은 해당 화소(PX)와 동일한 행에 배치된 다른 제2 스캔 라인(SL2)과 연결되지 않을 수 있다. 해당 제3 스캔 라인(SL3)과 제1 방향(DR1)으로 이격된 다른 제3 스캔 라인(SL3)은 상기 일 화소(PX)에 배치된 제1 스캔 라인(SL1)을 제외한 다른 스캔 라인(SL1, SL2)과 연결될 수 있다.
제3 스캔 라인(SL3)은 제2 도전층의 제3 게이트 패턴(GP3)과 연결되고, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 연결될 수 있다. 제3 스캔 라인(SL3)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제3 게이트 패턴(GP3)과 연결될 수 있다. 하나의 제3 스캔 라인(SL3)은 동일 행의 화소(PX)들에 배치된 제3 게이트 패턴(GP3)과 각각 연결될 수 있다. 제3 스캔 라인(SL3)은 제1 스캔 라인(SL1) 또는 제2 스캔 라인(SL2)과 제3 게이트 패턴(GP3)을 통해 스캔 신호를 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 게이트 전극에 전달할 수 있다.
제3 전압 배선(VL3) 및 제4 전압 배선(VL4)은 제2 방향(DR2)으로 연장되어 제2 방향(DR2)으로 배열된 복수의 화소(PX)들에 걸쳐 배치된다. 제3 전압 배선(VL3)은 평면도 상 각 화소(PX)의 하측에 배치되어 각 서브 화소(SPXn)들의 비발광 영역을 가로질러 배치될 수 있다. 제4 전압 배선(VL4)은 평면도 상 각 화소(PX)의 상측으로서 제3 스캔 라인(SL3)의 상측에 배치될 수 있다. 제3 전압 배선(VL3)은 제1 전압 배선(VL1)과 전기적으로 연결되고, 제4 전압 배선(VL4)은 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 서로 제1 방향(DR1)으로 이격되어 서로 교대로 반복 배치될 수 있다.
복수의 전압 배선(VL1, VL2, VL3, VL4)들은 표시 영역(DPA) 전면에서 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 메쉬 구조로 배치될 수 있다. 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 제1 도전층으로 이루어지며 제1 방향(DR1)으로 연장되어 각 화소(PX)마다 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제3 도전층으로 이루어지며 제2 방향(DR2)으로 연장되어 서로 다른 행의 화소(PX)들에 배치됨에 따라, 표시 영역(DPA) 전면에서 메쉬 형상으로 배치될 수 있다.
복수의 화소행들은 제3 전압 배선(VL3)과 제4 전압 배선(VL4)의 상대적 배치에 따라 서로 구분될 수 있다. 예를 들어, 도면에 도시된 바와 같이 어느 화소행의 화소(PX)들에 배치된 제3 전압 배선(VL3)이 하측에 배치되고, 제4 전압 배선(VL4)이 상측에 배치된 경우, 상기 화소행과 제1 방향(DR1)으로 이웃한 화소행들에는 제3 전압 배선(VL3)이 상측에 배치되고 제4 전압 배선(VL4)이 하측에 배치될 수 있다. 즉, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 각각 제1 방향(DR1)으로 이웃한 서로 다른 화소행들 사이에 배치되며, 제1 방향(DR1)으로 이웃한 화소행의 화소(PX)들은 제3 전압 배선(VL3) 또는 제4 전압 배선(VL4)을 공유할 수 있다.
제3 전압 배선(VL3)이 하측에 배치된 화소행에서, 제3 전압 배선(VL3)은 제1 방향(DR1)으로 연장된 제1 전압 분지부(DVL)를 포함할 수 있다. 제3 전압 배선(VL3)은 제1 전압 분지부(DVL)를 통해 제1 전압 배선(VL1)과 연결될 수 있다. 제1 전압 배선(VL1)이 상측에 배치된 화소행에서, 제1 전압 분지부(DVL)는 제3 전압 배선(VL3)과 분리된 도전 패턴으로 배치될 수 있다.
제2 전극 패턴(CSE2)은 서로 제1 방향(DR1)으로 이격되어 제1 전극 패턴(CSE1) 및 하부 금속층(BML)들과 중첩하도록 배치될 수 있다. 제2 전극 패턴(CSE2)은 제1 층간 절연층(IL1)을 사이에 두고 제1 전극 패턴(CSE1)과 이격되어 배치되고, 이들 사이에는 스토리지 커패시터(Cst)가 형성될 수 있다.
제2 전극 패턴(CSE2)은 일부분이 제1 액티브층(ACT1) 및 제3 액티브층(ACT3)과 중첩하도록 배치될 수 있다. 각 제2 전극 패턴(CSE2)은 제1 액티브층(ACT1)과 중첩하는 부분에서 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 액티브층(ACT1)과 연결될 수 있고, 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 제2 전극 패턴(CSE2)은 버퍼층(BL), 및 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 하부 금속층(BML)과도 연결될 수 있다. 제2 전극 패턴(CSE2)은 제3 액티브층(ACT3)과 중첩하는 부분에서 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제3 액티브층(ACT3)과 연결될 수 있고, 제3 트랜지스터(T3)의 제3 소스 전극(S3)의 역할을 할 수 있다.
제2 전극 패턴(CSE2)은 각각 후술하는 비아층(VIA) 상에 배치된 제1 전극(RME1)과 연결될 수 있다. 몇몇 서브 화소(SPXn)에 접속된 스토리지 커패시터(Cst)를 형성하는 제2 전극 패턴(CSE2)들은 각각 해당 서브 화소(SPXn)가 차지하는 영역과 두께 방향인 제3 방향(DR3)으로 비중첩하도록 배치될 수 있다. 제3 도전층은 제2 전극 패턴(CSE2) 중 어느 하나와 연결된 복수의 전극 연결부(CET1, CET2)들을 포함할 수 있다. 어느 제1 서브 화소(SPX1)에 배치된 제1 전극(RME1)은 제1 전극 연결부(CET1)와 직접 연결될 수 있다. 반면, 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)에 접속된 스토리지 커패시터(Cst)를 형성하는 제2 전극 패턴(CSE2)은 해당 서브 화소(SPXn)가 차지하는 영역과 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)에 배치된 제1 전극(RME1)은 해당 서브 화소(SPXn)의 제2 전극 패턴(CSE2)과 직접 연결될 수 있다.
제1 도전 패턴(DP1) 및 제2 도전 패턴(DP2)은 제1 방향(DR1)으로 연장된 형상을 갖고, 각 화소(PX)의 양 측에 배치될 수 있다. 제1 도전 패턴(DP1)은 제1 스캔 라인(SL1) 및 제1 게이트 패턴(GP1)과 중첩하고, 제2 도전 패턴(DP2)은 제2 스캔 라인(SL2) 및 제2 게이트 패턴(GP2)과 중첩하도록 배치될 수 있다. 제1 도전 패턴(DP1)은 버퍼층(BL) 및 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 스캔 라인(SL1)과 직접 연결되고, 제2 도전 패턴(DP2)은 버퍼층(BL) 및 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제2 스캔 라인(SL2)과 직접 연결될 수 있다.
제1 전압 분지부(DVL)는 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극 패턴(CSE2)들 및 제2 스캔 라인(SL2) 사이에 배치될 수 있다. 제1 전압 분지부(DVL)는 제1 전압 배선(VL1) 및 제1 액티브층(ACT1)과 부분적으로 중첩할 수 있고, 이들과 각각 연결될 수 있다. 제1 전압 분지부(DVL)는 버퍼층(BL), 및 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 전압 배선(VL1)과 접촉하고, 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 액티브층(ACT1)과 각각 접촉할 수 있다. 제1 전압 분지부(DVL)는 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 상술한 바와 같이, 제1 전압 분지부(DVL)는 제3 전압 배선(VL3)과 연결되거나, 이와 이격되어 배치될 수 있다.
제3 도전 패턴(DP3)들은 제2 액티브층(ACT2) 및 제1 전극 패턴(CSE1)과 중첩하도록 배치되고, 제4 도전 패턴(DP4)들은 제2 액티브층(ACT2)과 데이터 라인(DTL)들 중 어느 하나와 중첩하도록 배치될 수 있다. 제3 도전 패턴(DP3)들은 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 전극 패턴(CSE1)과 접촉하고, 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제2 액티브층(ACT2)과 접촉할 수 있다. 제3 도전 패턴(DP3)은 제2 트랜지스터(T2)의 제2 소스 전극(S2)의 역할을 할 수 있다. 제4 도전 패턴(DP4)들은 버퍼층(BL), 및 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 데이터 라인(DTL)과 접촉하고, 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제2 액티브층(ACT2)과 접촉할 수 있다. 제4 도전 패턴(DP4)은 제2 트랜지스터(T2)의 제2 드레인 전극(D2)의 역할을 할 수 있다.
제5 도전 패턴(DP5)들은 초기화 전압 배선(VIL) 및 제3 액티브층(ACT3)과 중첩하도록 배치될 수 있다. 제5 도전 패턴(DP5)들은 버퍼층(BL), 및 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 초기화 전압 배선(VIL)과 접촉하고, 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제3 액티브층(ACT3)과 접촉할 수 있다. 제5 도전 패턴(DP5)은 제3 트랜지스터(T3)의 제3 드레인 전극(D3)의 역할을 할 수 있다.
제3 도전층 상에는 제1 보호층(도 24에 도시) 및 비아층(도 24에 도시)이 배치된다. 비아층(VIA) 상에는 복수의 전극(도 23에 도시)들, 발광 소자(도 23에 도시)들, 및 연결 전극(도 23에 도시)들이 배치될 수 있다.
도 23은 일 실시예에 따른 표시 장치의 일 서브 화소에 배치된 전극들과 발광 소자의 배치를 나타내는 평면도이다. 도 24는 도 23의 Q1-Q1’선을 따라 자른 단면도이다. 도 25는 도 23의 Q2-Q2’선을 따라 자른 단면도이다. 도 26은 도 23의 Q3-Q3’선을 따라 자른 단면도이다.
도 23은 표시 장치(10)의 일 서브 화소(SPXn)에 배치된 전극(RME: RME1, RME2)들, 격벽(BP1, BP2)들과 뱅크층(BNL), 발광 소자(ED1, ED2)들 및 연결 전극(CNE: CNE1, CNE2, CNE3)의 평면 배치를 도시하고 있다. 도 24는 서로 다른 전극(RME1, RME2)들 상에 배치된 발광 소자(ED1, ED2)의 양 단부를 가로지르는 단면을 도시하고 있다. 도 25 및 도 26은 복수의 전극 컨택홀(CTD, CTS, CTV), 및 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있다.
도 23 내지 도 26을 참조하면, 일 실시예에 따른 표시 장치(10)는 전극(RME), 연결 전극(CNE) 및 격벽(BP1, BP2)의 구조가 상술한 실시예들과 다를 수 있다. 이하에서는 상술한 실시예들과 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
복수의 격벽(BP1, BP2)들은 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 측정된 폭이 서로 다를 수 있고, 어느 한 격벽(BP1, BP2)은 제2 방향(DR2)으로 이웃한 서브 화소(SPXn)들에 걸쳐 배치될 수 있다. 예를 들어, 격벽(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치된 제1 격벽(BP1), 및 서로 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치된 제2 격벽(BP2)을 포함할 수 있다.
제1 격벽(BP1)은 발광 영역(EMA)의 중심부에서 배치되고, 제2 격벽(BP2)들은 제1 격벽(BP1)을 사이에 두고 이와 이격되어 배치된다. 제1 격벽(BP1)과 제2 격벽(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치될 수 있다. 제1 격벽(BP1)과 제2 격벽(BP2)이 이격된 사이에는 발광 소자(ED)들이 배치될 수 있다.
제1 격벽(BP1)과 제2 격벽(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 제2 방향(DR2)으로 측정된 폭은 서로 다를 수 있다. 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 격벽(BP2)과 두께 방향으로 중첩할 수 있다. 제1 격벽(BP1)은 제1 전극(RME1)과 중첩하도록 배치되고, 제2 격벽(BP2)은 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들 및 뱅크층(BNL)과 중첩하도록 배치될 수 있다.
제1 격벽(BP1)과 제2 격벽(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 제2 방향(DR2)으로 측정된 폭은 서로 다를 수 있다. 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 격벽(BP2)과 두께 방향으로 중첩할 수 있다. 격벽(BP1, BP2)들은 표시 영역(DPA) 전면에서 섬형의 패턴으로 배치될 수 있다.
복수의 전극(RME)들은 각 서브 화소(SPXn)의 중심부에 배치된 제1 전극(RME1), 및 서로 다른 서브 화소(SPXn)들에 걸쳐 배치된 제2 전극(RME2)을 포함한다. 제1 전극(RME1)과 제2 전극(RME2)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 발광 영역(EMA)에 배치된 부분의 형상이 서로 다를 수 있다.
제1 전극(RME1)은 서브 화소(SPXn)의 중심에 배치되며, 발광 영역(EMA)에 배치된 부분은 제1 격벽(BP1) 상에 배치될 수 있다. 제1 전극(RME1)은 서브 영역(SA)으로부터 제1 방향(DR1)으로 연장되어 다른 서브 화소(SPXn)의 서브 영역(SA)까지 연장될 수 있다. 제1 전극(RME1)은 제2 방향(DR2)으로 측정된 폭이 위치에 따라 달라지는 형상을 가질 수 있으며, 적어도 발광 영역(EMA)에서 제1 격벽(BP1)과 중첩하는 부분은 제1 격벽(BP1)보다 큰 폭을 가질 수 있다.
제2 전극(RME2)은 제1 방향(DR1)으로 연장된 부분과 발광 영역(EMA) 부근에서 분지된 부분들을 포함할 수 있다. 일 실시예에서, 제2 전극(RME2)은 제1 방향(DR1)으로 연장된 전극 줄기부(RM_S)와, 전극 줄기부(RM_S)로부터 분지되어 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 복수의 전극 분지부(RM_B1, RM_B2)들을 포함할 수 있다. 전극 줄기부(RM_S)는 뱅크층(BNL)의 제1 방향(DR1)으로 연장된 부분과 중첩하도록 배치되고, 서브 영역(SA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 전극 분지부(RM_B1, RM_B2)들은 뱅크층(BNL)의 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분에 배치된 전극 줄기부(RM_S)에서 분지되며, 서로 제2 방향(DR2) 양 측으로 절곡될 수 있다. 전극 분지부(RM_B1, RM_B2)들은 발광 영역(EMA)을 제1 방향(DR1)으로 가로지르며 배치되고, 다시 절곡되어 전극 줄기부(RM_S)에 통합되어 연결될 수 있다. 즉, 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들은 어느 한 서브 화소(SPXn)의 발광 영역(EMA)을 기준으로, 그 상측에서 분지되었다가 하측에서 다시 서로 연결될 수 있다.
제2 전극(RME2)은 제1 전극(RME1)의 좌측에 배치된 제1 전극 분지부(RM_B1)와 제1 전극(RME1)의 우측에 배치된 제2 전극 분지부(RM_B2)를 포함할 수 있다. 하나의 제2 전극(RME2)에 포함된 전극 분지부(RM_B1, RM_B2)들은 각각 제2 방향(DR2)으로 이웃한 서브 화소(SPXn)들의 발광 영역(EMA)에 배치되며, 하나의 서브 화소(SPXn)에는 서로 다른 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들이 배치될 수 있다. 제1 전극(RME1)을 기준으로 그 좌측에는 제2 전극(RME2)의 제1 전극 분지부(RM_B1)가 배치되고, 제1 전극(RME1)의 우측에는 다른 제2 전극(RME2)의 제2 전극 분지부(RM_B2)가 배치될 수 있다.
제2 전극(RME2)의 각 전극 분지부(RM_B1, RM_B2)들은 제2 격벽(BP2)의 일 측과 중첩할 수 있다. 제1 전극 분지부(RM_B1)는 제1 격벽(BP1)의 좌측에 배치된 제2 격벽(BP2)과 부분적으로 중첩하고, 제2 전극 분지부(RM_B2)는 제1 격벽(BP1)의 우측에 배치된 제2 격벽(BP2)과 부분적으로 중첩할 수 있다. 제1 전극(RME1)은 양 측이 서로 다른 제2 전극(RME2)의 서로 다른 전극 분지부(RM_B1, RM_B2)와 이격 대향할 수 있고, 제1 전극(RME1)과 각 전극 분지부(RM_B1, RM_B2)들 사이의 간격은 서로 다른 격벽(BP1, BP2)들 사이의 간격보다 작을 수 있다.
제1 전극(RME1)의 제2 방향(DR2)으로 측정된 폭은 제2 전극(RME2)의 전극 줄기부(RM_S) 및 전극 분지부(RM_B1, RM_B2)의 폭보다 클 수 있다. 제1 전극(RME1)은 제1 격벽(BP1)보다 큰 폭을 갖고 양 측과 중첩하는 반면, 제2 전극(RME2)은 그 폭이 비교적 작게 형성되어 전극 분지부(RM_B1, RM_B2)들이 제2 격벽(BP2)의 일 측과만 중첩할 수 있다.
제1 전극(RME1)은 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 중첩하는 부분에서 제1 전극 컨택홀(CTD)을 통해 제3 도전층의 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(RME2)은 전극 줄기부(RM_S)에서 제2 전극 컨택홀(CTS)을 통해 제3 도전층의 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 서브 영역(SA)에 배치된 부분이 제1 컨택부(CT1)와 중첩하도록 배치되고, 제2 전극(RME2)은 전극 줄기부(RM_S)에서 제2 방향(DR2)으로 돌출되어 서브 영역(SA)에 배치된 부분을 포함하고, 상기 돌출된 부분에서 제2 컨택부(CT2)와 중첩할 수 있다.
제1 전극(RME1)과 제2 전극(RME2) 중 제1 전극(RME1)은 서브 영역(SA)의 분리부(ROP1, ROP2)까지 배치되는 반면, 제2 전극(RME2)은 서브 영역(SA)에서 분리되지 않을 수 있다. 하나의 제2 전극(RME2)은 복수의 전극 줄기부(RM_S)와 전극 분지부(RM_B1, RM_B2)들을 포함하여 제1 방향(DR1)으로 연장되며 각 서브 화소(SPXn)의 발광 영역(EMA) 부근에서 분지된 형상을 가질 수 있다. 제1 전극(RME1)은 각 서브 화소(SPXn)의 서로 다른 서브 영역(SA1, SA2)에 배치된 분리부(ROP1, ROP2)들 사이에 배치되며 발광 영역(EMA)을 가로질러 배치될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 서브 화소(SPXn)의 복수의 서브 영역(SA1, SA2) 중, 제1 서브 영역(SA1)에 배치되어 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)들 사이에 배치된 배선 연결 전극(EP)을 포함할 수 있다. 서브 화소(SPXn)의 제2 서브 영역(SA)에는 배선 연결 전극(EP)이 배치되지 않고, 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)들의 제1 전극(RME1)이 서로 이격될 수 있다. 복수의 서브 화소(SPXn)들 중 도 23에 도시된 서브 화소(SPXn)는 배선 연결 전극(EP)이 배치된 제1 서브 영역(SA1)이 발광 영역(EMA)의 상측에 배치되고 제2 서브 영역(SA2)이 발광 영역(EMA)의 하측에 배치될 수 있다. 반면, 도 23의 서브 화소(SPXn)와 제1 방향(DR1)으로 인접한 서브 화소(SPXn)는 배선 연결 전극(EP)이 배치된 제1 서브 영역(SA1)이 발광 영역(EMA)의 하측에 배치되고 제2 서브 영역(SA2)이 발광 영역(EMA)의 상측에 배치될 수 있다.
제1 전극(RME1)은 제1 서브 영역(SA1)에서 제1 분리부(ROP1)를 사이에 두고 배선 연결 전극(EP)과 이격될 수 있다. 하나의 제1 서브 영역(SA1)에는 2개의 제1 분리부(ROP1)들이 배치될 수 있고, 배선 연결 전극(EP)은 하측 제1 분리부(ROP1)를 사이에 두고 해당 서브 화소(SPXn)에 배치되는 제1 전극(RME1)과 이격되고, 상측 제1 분리부(ROP1)를 사이에 두고 다른 서브 화소(SPXn)에 배치되는 제1 전극(RME1)과 이격될 수 있다. 제2 서브 영역(SA2)에는 하나의 제2 분리부(ROP2)가 배치되고, 서로 다른 제1 전극(RME1)들이 제1 방향(DR1)으로 이격될 수 있다.
일 실시예예서, 배선 연결 전극(EP)은 비아층(VIA)을 관통하는 제3 전극 컨택홀(CTV)을 통해 제3 도전층의 제1 전압 배선(VL1)과 연결될 수 있다. 제1 전극(RME1)은 배선 연결 전극(EP)과 연결된 상태로 형성되고, 발광 소자(ED)들을 배치하기 위해 인가되는 전기 신호는 제1 전압 배선(VL1)으로부터 배선 연결 전극(EP)을 통해 제1 전극(RME1)으로 인가될 수 있다. 발광 소자(ED)를 배치하는 공정은 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)으로 신호가 인가되고, 이들은 각각 제1 전극(RME1)과 제2 전극(RME2)으로 전달될 수 있다.
한편, 제2 전극 컨택홀(CTS)은 후술하는 제3 전극 컨택홀(CTV)과 상대적인 배치가 다를 수 있다. 제2 전극 컨택홀(CTS)은 뱅크층(BNL) 중 제2 서브 영역(SA2)을 둘러싸는 부분에 배치되고, 제3 전극 컨택홀(CTV)은 제1 서브 영역(SA1)에 배치될 수 있다. 이는 제2 전극 컨택홀(CTS) 및 제3 전극 컨택홀(CTV)이 각각 서로 다른 전압 배선(VL1, VL2)의 상면을 노출하므로, 그에 대응하여 각 전극 컨택홀의 위치가 결정된 것일 수 있다.
뱅크층(BNL)은 상술한 실시예와 유사하게 발광 영역(EMA) 및 복수의 서브 영역(SA1, SA2)들을 둘러쌀 수 있다. 다만, 표시 장치(10)가 서로 구분되는 서브 영역(SA1, SA2)들을 포함하는 실시예에서, 뱅크층(BNL)이 둘러싸는 영역들이 서로 구분될 수 있다. 뱅크층(BNL)은 서로 다른 서브 영역(SA1, SA2)들을 둘러싸는 점을 제외하고는 상술한 실시예와 동일하다.
복수의 발광 소자(ED)들은 서로 다른 격벽(BP1, BP2) 사이에서 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 양 단부가 제1 전극(RME1) 및 제2 전극(RME2)의 제2 전극 분지부(RM_B2)상에 배치된 제1 발광 소자(ED1), 및 양 단부가 제1 전극(RME1) 및 다른 제2 전극(RME2)의 제1 전극 분지부(RM_B1) 상에 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 제1 발광 소자(ED1)들은 제1 전극(RME1)을 기준으로 우측에 배치되고, 제2 발광 소자(ED2)들은 제1 전극(RME1)을 기준으로 좌측에 배치될 수 있다. 제1 발광 소자(ED1)들은 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치되고, 제2 발광 소자(ED2)들은 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치될 수 있다.
복수의 연결 전극(CNE: CNE1, CNE2, CNE3)들은 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 제3 연결 전극(CNE3)을 포함할 수 있다.
제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 연결 전극(CNE1) 중 제1 격벽(BP1) 상에 배치된 부분은 제1 전극(RME1)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장되어 뱅크층(BNL)을 넘어 발광 영역(EMA)의 상측에 위치한 제1 서브 영역(SA1)까지 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 서브 영역(SA1)에서 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다.
제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 연결 전극(CNE2) 중 제2 격벽(BP2) 상에 배치된 부분은 제2 전극(RME2)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장되어 뱅크층(BNL)을 넘어 발광 영역(EMA)의 상측에 위치한 제1 서브 영역(SA1)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 서브 영역(SA1)에서 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다.
한편, 도 23의 서브 화소(SPXn)와 제1 방향(DR1)으로 인접한 서브 화소(SPXn)에서는 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)이 각각 제2 서브 영역(SA2)에 배치된 컨택부(CT1, CT2)들을 통해 각각 제1 전극(RME1)과 제2 전극(RME2)에 접촉할 수 있다.
제3 연결 전극(CNE3)은 제1 방향(DR1)으로 연장된 연장부(CN_E1, CN_E2)들, 및 연장부(CN_E1, CN_E2)들을 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 발광 영역(EMA) 내에서 제1 연결 전극(CNE1)과 대향하며 제2 전극(RME2)의 제2 전극 분지부(RM_B2) 상에 배치되고, 제2 연장부(CN_E2)는 발광 영역(EMA) 내에서 제2 연결 전극(CNE2)과 대향하며 제1 전극(RME1) 상에 배치된다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 하측에 배치된 뱅크층(BNL) 상에서 제2 방향(DR2)으로 연장되어 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)를 연결할 수 있다. 제3 연결 전극(CNE3)은 발광 영역(EMA) 및 뱅크층(BNL) 상에 배치되며, 전극(RME)과 직접 연결되지 않을 수 있다. 제1 연장부(CN_E1) 하부에 배치된 제2 전극 분지부(RM_B2)는 제2 전압 배선(VL2)과 전기적으로 연결되되, 제2 전극 분지부(RM_B2)로 인가된 제2 전원 전압은 제3 연결 전극(CNE3)에 전달되지 않을 수 있다.
도 20에 도시된 바와 같이, 표시 장치(10)의 일 화소(PX)에는 발광 소자(ED)들이 배치된 영역과 중첩하는 부분에 복수의 배선들, 예를 들어 데이터 라인(DTL1, DTL2, DTL3)들, 및 초기화 전압 배선(VIL)이 배치될 수 있다. 상기 배선들은 표시 장치(10)의 제조 공정에서 발광 소자(ED)들의 정렬 이탈을 유발하는 기생 전기장을 생성할 수 있다. 이를 방지하기 위해, 표시 장치(10)는 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)과 데이터 라인(DTL)들, 및 초기화 전압 배선(VIL)을 전기적으로 연결한 흔적인 복수의 연결 패턴들을 포함할 수 있다. 표시 장치(10)는 도 16 및 도 18의 실시예와 유사하게, 표시 영역(DPA)의 최외곽 화소들과 인접한 비표시 영역(NDA)에 상기 연결 패턴들이 배치된 구조를 가질 수 있다.
도 27은 도 21의 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다.
도 27을 참조하면, 일 실시예에 따른 표시 장치(10_3)는 표시 영역(DPA)의 외곽에 배치된 연결 패턴(RP_3)들 및 브릿지 패턴(BRP_3)들을 포함할 수 있다. 연결 패턴(RP_3)들 및 브릿지 패턴(BRP_3)들은 표시 영역(DPA)의 외곽부, 또는 비표시 영역(NDA)에서 데이터 라인(DTL1, DTL2, DTL3) 및 초기화 전압 배선(VIL)과 제1 전압 배선(VL1)에 전기적으로 연결되었다가 서로 분리된 흔적으로 남을 수 있다.
표시 장치(10_3)의 연결 패턴(RP_3)들과 브릿지 패턴(BRP_3)들은 각각 표시 영역(DPA)의 제1 방향(DR1) 일 측인 상측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 연결 패턴(RP_3)들은 표시 영역(DPA)의 전극(RME)들과 동일한 층에 배치되고, 브릿지 패턴(BRP_3)들은 제3 도전층에 배치될 수 있다. 연결 패턴(RP_3)들과 브릿지 패턴(BRP_3)들은 비표시 영역(NDA) 중 화소(PX)와 제1 방향(DR1)으로 나란한 영역에 배치될 수 있다.
브릿지 패턴(BRP_3)은 복수의 제7 브릿지 패턴(BRP7_3)을 포함할 수 있다. 제7 브릿지 패턴(BRP7_3)들 각각은 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들과 각각 중첩하도록 배치될 수 있다. 제7 브릿지 패턴(BRP7_3)들 각각은 제7 브릿지 컨택홀(CNTD7)을 통해 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들과 각각 접촉할 수 있다. 제7 브릿지 컨택홀(CNTD7)들 각각은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통할 수 있다.
연결 패턴(RP_3)은 제7 브릿지 패턴(BRP7_3)과 각각 중첩하도록 배치된 복수의 제7 연결 패턴(RP7_3)들을 포함할 수 있다. 제7 연결 패턴(RP7_3)들 각각은 제7 연결 컨택홀(CTA7)을 통해 제7 브릿지 패턴(BRP7_3)들 각각과 접촉할 수 있다. 하나의 제7 연결 패턴(RP7_3) 및 하나의 제7 브릿지 패턴(BRP7_3)은 한 쌍을 이루어 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들 중 어느 하나와 전기적으로 연결될 수 있다. 표시 영역(DPA)의 하나의 화소 열에 대응하여, 비표시 영역(NDA)에는 5개의 제7 연결 패턴(RP7_3)과 5개의 제7 브릿지 패턴(BRP7_3)이 배치될 수 있다.
표시 장치(10_3)는 비표시 영역(NDA)에 배치되고 연결 패턴(RP_3)들이 분리된 영역인 제4 분리부(ROP4)를 포함할 수 있다. 연결 패턴(RP_3)들은 제4 분리부(ROP4)에서 서로 연결되어 일체화된 상태로 형성되었다가(도 27의 제4 분리부(ROP4) 내부의 점선 부분), 발광 소자(ED)의 정렬 공정 이후에 제4 분리부(ROP4)에서 서로 분리될 수 있다. 표시 장치(10_3)의 제조 공정 중, 발광 소자(ED)의 정렬 공정에서는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL1, DTL2, DTL3)들이 연결 패턴(RP_3)과 브릿지 패턴(BRP_3)들을 통해 서로 전기적으로 연결될 수 있다. 발광 소자(ED)의 정렬 공정 이후에는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL1, DTL2, DTL3)들이 서로 전기적으로 연결되지 않고, 독립적으로 전기 신호가 인가될 수 있다.
도 28은 도 21의 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다.
도 28을 참조하면, 일 실시예에 따른 표시 장치(10_4)는 표시 영역(DPA)의 외곽에 배치된 연결 패턴(RP_4)들 및 브릿지 패턴(BRP_4)들을 포함할 수 있다. 연결 패턴(RP_4)들 및 브릿지 패턴(BRP_4)들은 표시 영역(DPA)의 외곽부, 또는 비표시 영역(NDA)에서 데이터 라인(DTL1, DTL2, DTL3) 및 초기화 전압 배선(VIL)과 제1 전압 배선(VL1)에 전기적으로 연결되었다가 서로 분리된 흔적으로 남을 수 있다.
표시 장치(10_4)의 연결 패턴(RP_4)들과 브릿지 패턴(BRP_4)들은 각각 표시 영역(DPA)의 제1 방향(DR1) 타 측인 하측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 연결 패턴(RP_4)들은 표시 영역(DPA)의 전극(RME)들과 동일한 층에 배치되고, 브릿지 패턴(BRP_4)들은 제3 도전층에 배치될 수 있다. 연결 패턴(RP_4)들과 브릿지 패턴(BRP_4)들은 비표시 영역(NDA) 중 화소(PX)와 제1 방향(DR1)으로 나란한 영역에 배치될 수 있다.
브릿지 패턴(BRP_4)은 복수의 제8 브릿지 패턴(BRP8_4)을 포함할 수 있다. 제8 브릿지 패턴(BRP8_4)들 각각은 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들과 각각 중첩하도록 배치될 수 있다. 제8 브릿지 패턴(BRP8_3)들 각각은 제8 브릿지 컨택홀(CNTD8)을 통해 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들과 각각 접촉할 수 있다. 제8 브릿지 컨택홀(CNTD8)들 각각은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통할 수 있다.
연결 패턴(RP_4)은 제8 브릿지 패턴(BRP8_4)과 각각 중첩하도록 배치된 복수의 제8 연결 패턴(RP8_4)들을 포함할 수 있다. 제8 연결 패턴(RP7_4)들 각각은 제8 연결 컨택홀(CTA8)을 통해 제8 브릿지 패턴(BRP8_4)들 각각과 접촉할 수 있다. 하나의 제8 연결 패턴(RP8_4) 및 하나의 제8 브릿지 패턴(BRP8_4)은 한 쌍을 이루어 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들 중 어느 하나와 전기적으로 연결될 수 있다. 표시 영역(DPA)의 하나의 화소 열에 대응하여, 비표시 영역(NDA)에는 5개의 제8 연결 패턴(RP8_4)과 5개의 제8 브릿지 패턴(BRP8_4)이 배치될 수 있다.
표시 장치(10_4)는 비표시 영역(NDA)에 배치되고 연결 패턴(RP_4)들이 분리된 영역인 제5 분리부(ROP5)를 포함할 수 있다. 연결 패턴(RP_4)들은 제5 분리부(ROP5)에서 서로 연결되어 일체화된 상태로 형성되었다가(도 28의 제5 분리부(ROP5) 내부의 점선 부분), 발광 소자(ED)의 정렬 공정 이후에 제5 분리부(ROP5)에서 서로 분리될 수 있다. 표시 장치(10_4)의 제조 공정 중, 발광 소자(ED)의 정렬 공정에서는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL1, DTL2, DTL3)들이 연결 패턴(RP_4)과 브릿지 패턴(BRP_4)들을 통해 서로 전기적으로 연결될 수 있다. 발광 소자(ED)의 정렬 공정 이후에는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 및 데이터 라인(DTL1, DTL2, DTL3)들이 서로 전기적으로 연결되지 않고, 독립적으로 전기 신호가 인가될 수 있다.
도 29는 다른 실시예에 따른 표시 장치의 비표시 영역에 인접한 화소, 및 비표시 영역에 배치된 배선들을 나타내는 평면도이다.
도 29를 참조하면, 일 실시예에 따른 표시 장치(10_5)는 표시 영역(DPA)의 외곽에 배치된 연결 패턴(RP_5)들 및 브릿지 패턴(BRP_5)들을 포함할 수 있다. 연결 패턴(RP_5)들 및 브릿지 패턴(BRP_5)들은 표시 영역(DPA)의 외곽부, 또는 비표시 영역(NDA)에서 데이터 라인(DTL1, DTL2, DTL3) 및 초기화 전압 배선(VIL)과 제1 전압 배선(VL1)에 전기적으로 연결되었다가 서로 분리된 흔적으로 남을 수 있다.
표시 장치(10_5)의 연결 패턴(RP_5)들과 브릿지 패턴(BRP_5)들은 각각 표시 영역(DPA)의 제1 방향(DR1) 일 측인 상측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 연결 패턴(RP_5)들은 표시 영역(DPA)의 전극(RME)들과 동일한 층에 배치되고, 브릿지 패턴(BRP_5)들은 제3 도전층에 배치될 수 있다. 연결 패턴(RP_5)들과 브릿지 패턴(BRP_5)들은 비표시 영역(NDA) 중 화소(PX)와 제1 방향(DR1)으로 나란한 영역에 배치될 수 있다.
표시 장치(10_5)는 제1 도전층에 배치된 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)을 포함함에 따라, 제1 및 제2 스캔 라인(SL1, SL2)도 제조 공정 중 제1 전압 배선(VL1)에 전기적으로 연결될 수 있다. 브릿지 패턴(BRP_5)은 복수의 제9 브릿지 패턴(BRP7_5)을 포함할 수 있다. 제9 브릿지 패턴(BRP9_5)들 각각은 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들, 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 각각 중첩하도록 배치될 수 있다. 제9 브릿지 패턴(BRP9_5)들 각각은 제9 브릿지 컨택홀(CNTD9)을 통해 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들, 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 각각 접촉할 수 있다. 제9 브릿지 컨택홀(CNTD9)들 각각은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통할 수 있다.
연결 패턴(RP_5)은 제9 브릿지 패턴(BRP9_5)과 각각 중첩하도록 배치된 복수의 제9 연결 패턴(RP9_5)들을 포함할 수 있다. 제9 연결 패턴(RP9_5)들 각각은 제9 연결 컨택홀(CTA9)을 통해 제9 브릿지 패턴(BRP9_5)들 각각과 접촉할 수 있다. 하나의 제9 연결 패턴(RP9_5) 및 하나의 제9 브릿지 패턴(BRP9_5)은 한 쌍을 이루어 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들, 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2) 중 어느 하나와 전기적으로 연결될 수 있다. 표시 영역(DPA)의 하나의 화소 열에 대응하여, 비표시 영역(NDA)에는 7개의 제9 연결 패턴(RP9_5)과 7개의 제9 브릿지 패턴(BRP9_5)이 배치될 수 있다.
표시 장치(10_5)는 비표시 영역(NDA)에 배치되고 연결 패턴(RP_5)들이 분리된 영역인 제6 분리부(ROP6)를 포함할 수 있다. 연결 패턴(RP_5)들은 제6 분리부(ROP6)에서 서로 연결되어 일체화된 상태로 형성되었다가(도 29의 제6 분리부(ROP6) 내부의 점선 부분), 발광 소자(ED)의 정렬 공정 이후에 제6 분리부(ROP6)에서 서로 분리될 수 있다. 표시 장치(10_5)의 제조 공정 중, 발광 소자(ED)의 정렬 공정에서는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 데이터 라인(DTL1, DTL2, DTL3)들, 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)이 연결 패턴(RP_5)과 브릿지 패턴(BRP_5)들을 통해 서로 전기적으로 연결될 수 있다. 발광 소자(ED)의 정렬 공정 이후에는 제1 전압 배선(VL1), 초기화 전압 배선(VIL), 데이터 라인(DTL1, DTL2, DTL3)들, 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)들이 서로 전기적으로 연결되지 않고, 독립적으로 전기 신호가 인가될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 방향으로 연장되며 서로 제2 방향으로 이격된 제1 전압 배선과 제2 전압 배선;
    상기 제1 전압 배선과 상기 제2 전압 배선 사이에 배치되고 상기 제1 방향으로 연장된 데이터 라인;
    상기 제1 방향으로 연장되어 배치되고 상기 제1 전압 배선과 전기적으로 연결된 제1 전극;
    상기 제1 전극과 상기 제2 방향으로 이격되고, 상기 제1 방향으로 연장되어 상기 제2 전압 배선과 전기적으로 연결된 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들; 및
    상기 제1 전극 및 상기 제2 전극과 이격되어 배치되고, 상기 제1 전압 배선과 전기적으로 연결된 제1 연결 패턴, 및 상기 데이터 라인과 전기적으로 연결된 제2 연결 패턴을 포함하고,
    상기 제1 연결 패턴과 상기 제2 연결 패턴은 상기 제1 전극 및 상기 제2 전극과 동일한 층에 배치되되 서로 이격되어 배치된 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전압 배선과 교차하도록 상기 제2 방향으로 연장되고 상기 제1 전압 배선과 접촉하는 제3 전압 배선, 및
    상기 데이터 라인과 중첩하도록 배치된 제1 브릿지 패턴을 포함하고,
    상기 제1 연결 패턴은 상기 제1 전압 배선 및 상기 제3 전압 배선과 중첩하도록 배치되며 상기 제3 전압 배선과 접촉하고,
    상기 제2 연결 패턴은 상기 제1 브릿지 패턴과 중첩하며 상기 제1 브릿지 패턴과 접촉하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제3 전압 배선과 상기 제1 브릿지 패턴은 상기 제1 전압 배선 및 상기 제2 전압 배선보다 상부에 위치하고 상기 제1 연결 패턴 및 상기 제2 연결 패턴보다 하부에 위치한 층에 배치된 표시 장치.
  4. 제2 항에 있어서,
    상기 제3 전압 배선 및 상기 제1 브릿지 패턴과 동일한 층에 배치되고 상기 제2 방향으로 연장된 제4 전압 배선, 및
    상기 제3 전압 배선과 상기 제4 전압 배선 사이에 배치된 전극 패턴을 포함하고,
    상기 제1 전극은 상기 전극 패턴과 접촉하고 상기 제2 전극은 상기 제4 전압 배선과 접촉하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 전압 배선과 상기 데이터 라인 사이에서 상기 제1 방향으로 연장된 초기화 전압 배선;
    상기 초기화 전압 배선과 중첩하며 상기 초기화 전압 배선과 접촉하는 제2 브릿지 패턴; 및
    상기 제2 브릿지 패턴과 중첩하며 상기 제2 브릿지 패턴과 접촉하는 제3 연결 패턴을 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제3 연결 패턴은 상기 제1 전극과 상기 제2 전극, 상기 제1 연결 패턴, 및 상기 제2 연결 패턴과 동일한 층에 배치되되, 상기 제1 연결 패턴 및 상기 제2 연결 패턴과 이격된 표시 장치.
  7. 제6 항에 있어서,
    상기 제3 연결 패턴은 상기 제2 연결 패턴과 상기 제1 방향으로 이격되고,
    상기 제1 연결 패턴은 상기 제2 연결 패턴과 상기 제2 방향으로 이격된 표시 장치.
  8. 제5 항에 있어서,
    상기 제1 전극과 상기 제2 방향으로 이격된 제3 전극을 더 포함하고,
    상기 제1 전극과 상기 제3 전극은 상기 제1 방향으로 연장되되 다른 상기 제1 전극 및 상기 제3 전극과 제1 분리부를 사이에 두고 상기 제1 방향으로 이격되고,
    상기 제2 전극은 상기 제1 분리부와 상기 제1 방향으로 비중첩하도록 배치된 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 연결 패턴, 및 상기 제2 연결 패턴은 상기 제1 분리부의 상기 제1 방향 일 측에서 상기 제3 전극을 사이에 두고 서로 상기 제2 방향으로 이격되고,
    상기 제3 연결 패턴은 상기 제1 분리부의 상기 제1 방향 타 측에 배치되며 상기 제1 전극 및 상기 제3 전극 사이에 배치된 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 방향 및 상기 제2 방향으로 연장된 부분을 포함하여 상기 발광 소자들이 배치된 영역을 둘러싸는 뱅크층을 더 포함하고,
    상기 제2 전극은 상기 뱅크층의 상기 제2 방향으로 연장된 부분을 가로지르도록 배치되고,
    상기 제1 분리부는 상기 뱅크층이 둘러싸는 영역의 외측에 배치된 표시 장치.
  11. 제1 항에 있어서,
    상기 발광 소자들 및 상기 제1 전극과 상기 제2 전극이 배치된 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하고,
    상기 데이터 라인은 일부분이 상기 비표시 영역까지 연장되고,
    상기 제1 연결 패턴 및 상기 제2 연결 패턴은 각각 상기 비표시 영역에 배치되고,
    상기 비표시 영역에서 상기 제1 연결 패턴 및 상기 제1 전압 배선과 중첩하는 제1 브릿지 패턴, 및 상기 비표시 영역에서 상기 제2 연결 패턴 및 상기 데이터 라인과 중첩하는 제2 브릿지 패턴을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 연결 패턴 및 상기 제2 연결 패턴은 상기 비표시 영역에 배치된 제2 분리부를 사이에 두고 서로 이격된 표시 장치.
  13. 제11 항에 있어서,
    상기 제1 브릿지 패턴 및 상기 제2 브릿지 패턴은 각각 상기 제1 전압 배선 및 상기 데이터 라인보다 상부에 위치하고 상기 제1 연결 패턴 및 상기 제2 연결 패턴보다 하부에 위치한 층에 배치된 표시 장치.
  14. 표시 영역, 및 상기 표시 영역을 둘러싸는 비표시 영역;
    상기 표시 영역 및 상기 비표시 영역에 제1 방향으로 연장되고 서로 상기 제1 방향과 교차하는 제2 방향으로 이격된 제1 전압 배선, 및 제2 전압 배선;
    상기 제1 방향으로 연장되며 상기 제1 전압 배선과 상기 제2 전압 배선 사이에 배치된 적어도 하나의 데이터 라인;
    상기 제1 방향으로 연장되며 상기 제1 전압 배선과 상기 데이터 라인 사이에 배치된 초기화 전압 배선;
    상기 비표시 영역에 배치되고 상기 제1 전압 배선, 상기 데이터 라인, 및 상기 초기화 전압 배선들 중 어느 하나와 접촉하는 복수의 브릿지 패턴들;
    상기 비표시 영역에서 상기 브릿지 패턴들 중 어느 하나와 접촉하고, 상기 제1 전압 배선, 상기 데이터 라인, 및 상기 초기화 전압 배선들 중 어느 하나와 전기적으로 연결된 복수의 연결 패턴들;
    상기 표시 영역에서 상기 제1 방향으로 연장되며 서로 상기 제2 방향으로 이격된 제1 전극과 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하고,
    상기 연결 패턴은 각각 상기 제1 전극 및 상기 제2 전극과 동일한 층에 배치된 표시 장치.
  15. 제14 항에 있어서,
    상기 복수의 브릿지 패턴들은 각각 상기 제1 전압 배선보다 상부에 위치한 층에 배치되고 상기 연결 패턴들보다 하부에 위치한 층에 배치된 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 전극은 상기 브릿지 패턴과 동일한 층에 배치되고 상기 제1 전압 배선과 전기적으로 연결된 전극 패턴과 직접 접촉하고,
    상기 제2 전극은 상기 브릿지 패턴과 동일한 층에 배치되고 상기 제2 전압 배선과 접촉하는 제3 전압 배선과 직접 접촉하는 표시 장치.
  17. 제16 항에 있어서,
    상기 데이터 라인은 상기 초기화 전압 배선과 상기 제2 전압 배선 사이에 복수개로 배치되고,
    상기 브릿지 패턴은 상기 제1 전압 배선과 접촉하는 제1 브릿지 패턴, 상기 복수의 데이터 라인들 각각과 접촉하는 복수의 제2 브릿지 패턴들, 및 상기 초기화 전압 배선과 접촉하는 제3 브릿지 패턴을 포함하고,
    상기 연결 패턴은 상기 제1 브릿지 패턴과 접촉하는 제1 연결 패턴, 상기 복수의 제2 브릿지 패턴과 각각 접촉하는 복수의 제2 연결 패턴들, 및 상기 제3 브릿지 패턴과 접촉하는 제3 연결 패턴을 포함하며,
    상기 제1 연결 패턴, 상기 제2 연결 패턴들, 및 상기 제3 연결 패턴은 서로 이격되어 배치된 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 방향으로 연장되어 상기 표시 영역 및 상기 비표시 영역에 걸쳐 배치된 복수의 스캔 라인들을 더 포함하고,
    상기 브릿지 패턴들 중 어느 하나는 상기 스캔 라인들 중 어느 하나와 접촉하고, 상기 연결 패턴들 중 어느 하나는 상기 스캔 라인과 접촉하는 상기 브릿지 패턴과 직접 접촉하는 표시 장치.
  19. 제16 항에 있어서,
    상기 표시 영역에서 상기 제1 방향 및 상기 제2 방향으로 배열되고, 상기 제1 전극, 상기 제2 전극 및 상기 발광 소자를 포함하는 복수의 서브 화소들을 포함하고,
    상기 연결 패턴들 및 상기 브릿지 패턴들 각각은 상기 표시 영역의 상기 제1 방향의 일측에 위치한 상기 비표시 영역에 배치되며, 상기 제2 방향으로 배열된 상기 서브 화소열들 각각에 대응되어 배치된 표시 장치.
  20. 제16 항에 있어서,
    상기 표시 영역에서 상기 제1 방향 및 상기 제2 방향으로 배열되고, 상기 제1 전극, 상기 제2 전극 및 상기 발광 소자를 포함하는 복수의 서브 화소들을 포함하는 복수의 화소들을 포함하고,
    상기 연결 패턴들 및 상기 브릿지 패턴들 각각은 상기 표시 영역의 상기 제1 방향의 타측에 위치한 상기 비표시 영역에 배치되며, 상기 제2 방향으로 배열된 화소열들 각각에 대응되어 배치된 표시 장치.
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