KR20230118212A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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KR20230118212A
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light emitting
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배성근
정다솔
최수민
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 기판; 상기 기판 상의 트랜지스터의 게이트 전극, 제1-1 연결 도전 패턴, 및 제1-2 연결 도전 패턴을 포함하는 제1 도전층; 상기 제1 도전층 상의 상기 트랜지스터의 소스 전극, 상기 트랜지스터의 드레인 전극, 제2-1 연결 도전 패턴, 및 제2-2 연결 도전 패턴을 포함하는 제2 도전층; 상기 제2 도전층 상의 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 복수의 서브 화소들을 둘러싸는 뱅크층; 상기 뱅크층 상의 상기 서브 화소에서 상기 제1 방향으로 연장되어 배치된 제1 전극; 상기 뱅크층 상의 상기 제1 전극을 사이에 두고 상기 제1 전극과 제2 방향으로 이격되고, 상기 제1 방향으로 연장된 복수의 제2 전극들; 상기 제1 전극과 상기 제2 전극 상에 배치된 발광 소자; 상기 제1 전극 상에 배치되고 상기 제1 발광 소자와 접촉하는 제1 연결 전극; 및 상기 제2 전극 상에 배치되고 상기 제2 발광 소자와 접촉하는 제2 연결 전극을 포함하고, 상기 제1 전극은 상기 제1-1 연결 도전 패턴과 제1 콘택홀을 통해 직접 연결되고, 상기 제2 전극은 상기 제1-2 연결 도전 패턴과 제2 콘택홀을 통해 직접 연결된다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING FOR THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 발광 소자를 포함하는 자발광 표시 장치가 있다. 자발광 표시 장치는 발광 소자로서 유기물을 발광 물질로 이용하는 유기 발광 표시 장치, 또는 무기물을 발광 물질로 이용하는 무기 발광 표시 장치 등이 있다.
본 발명이 해결하고자 하는 과제는 제1 전극 또는 제2 전극 및 연결 전극들을 직접 연결하지 않고, 별도의 도전 패턴들을 이용하여 연결하여 저항이 개선된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판; 상기 기판 상의 트랜지스터의 게이트 전극, 제1-1 연결 도전 패턴, 및 제1-2 연결 도전 패턴을 포함하는 제1 도전층; 상기 제1 도전층 상의 상기 트랜지스터의 소스 전극, 상기 트랜지스터의 드레인 전극, 제2-1 연결 도전 패턴, 및 제2-2 연결 도전 패턴을 포함하는 제2 도전층; 상기 제2 도전층 상의 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 복수의 서브 화소들을 둘러싸는 뱅크층; 상기 뱅크층 상의 상기 서브 화소에서 상기 제1 방향으로 연장되어 배치된 제1 전극; 상기 뱅크층 상의 상기 제1 전극을 사이에 두고 상기 제1 전극과 제2 방향으로 이격되고, 상기 제1 방향으로 연장된 복수의 제2 전극들; 상기 제1 전극과 상기 제2 전극 상에 배치된 발광 소자; 상기 제1 전극 상에 배치되고 상기 제1 발광 소자와 접촉하는 제1 연결 전극; 및 상기 제2 전극 상에 배치되고 상기 제2 발광 소자와 접촉하는 제2 연결 전극을 포함하고, 상기 제1 전극은 상기 제1-1 연결 도전 패턴과 제1 콘택홀을 통해 직접 연결되고, 상기 제2 전극은 상기 제1-2 연결 도전 패턴과 제2 콘택홀을 통해 직접 연결된다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 상기 기판 상의 트랜지스터의 게이트 전극, 제1-1 연결 도전 패턴, 및 제1-2 연결 도전 패턴을 포함하는 제1 도전층을 형성하는 단계; 상기 제1 도전층 상의 상기 트랜지스터의 소스 전극, 상기 트랜지스터의 드레인 전극, 제2-1 연결 도전 패턴, 및 제2-2 연결 도전 패턴을 포함하는 제2 도전층을 형성하는 단계; 상기 제2 도전층 상의 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 복수의 서브 화소들을 둘러싸는 뱅크층을 형성하는 단계; 상기 뱅크층 상의 상기 서브 화소에서 상기 제1 방향으로 연장되어 배치된 제1 전극과, 상기 뱅크층 상의 상기 제1 전극을 사이에 두고 상기 제1 전극과 제2 방향으로 이격되고, 상기 제1 방향으로 연장된 복수의 제2 전극들을 형성하는 단계; 상기 제1 전극과 상기 제2 전극 상에 배치된 발광 소자를 형성하는 단계; 상기 제1 전극 상에 상기 제1 발광 소자와 접촉하는 제1 연결 전극을 형성하는 단계; 및 상기 제2 전극 상에 상기 제2 발광 소자와 접촉하는 제2 연결 전극을 형성하는 단계를 포함하고, 상기 제1 전극은 상기 제1-1 연결 도전 패턴과 제1 콘택홀을 통해 직접 연결되고, 상기 제2 전극은 상기 제1-2 연결 도전 패턴과 제2 콘택홀을 통해 직접 연결된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면 제1 전극 또는 제2 전극 및 연결 전극들을 직접 연결하지 않고, 별도의 도전 패턴들을 이용하여 연결하여 저항이 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 배선들의 배치를 나타내는 평면도이다.
도 3 및 도 4는 일 실시예에 따른 표시 장치의 화소 회로도이다.
도 5는 일 실시예에 따른 표시 장치의 서브 화소를 나타내는 평면도이다.
도 6은 도 5의 N1-N1'선을 따라 자른 단면도이다.
도 7은 도 5의 N2-N2'선을 따라 자른 단면도이다.
도 8은 도 5의 N3-N3'선을 따라 자른 단면도이다.
도 9는 일 실시예에 따른 발광 소자의 개략도이다.
도 10 내지 도 23은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 24 및 도 25는 다른 실시예에 따른 표시 장치의 단면도들이다.
도 26 및 도 27은 또 다른 실시예에 따른 표시 장치의 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 복수의 배선들을 나타내는 개략적인 배치도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 표시 장치(10)는 복수의 스캔 라인(SL; SL1, SL2, SL3)들, 복수의 데이터 라인(DTL; DTL1, DTL2, DTL3), 초기화 전압 배선(VIL), 및 복수의 전압 배선(VL; VL1, VL2, VL3, VL4)들을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다. 복수의 배선들은 제1 도전층으로 이루어지고 제1 방향(DR1)으로 연장된 배선들과, 제3 도전층으로 이루어지고 제2 방향(DR2)으로 연장된 배선들을 포함할 수 있다. 다만, 각 배선들의 연장 방향은 이에 제한되지 않는다.
제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 인접한 상태로 배치되며, 다른 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 스캔 구동부(미도시)에 연결된 스캔 배선 패드(WPD_SC)와 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제3 스캔 라인(SL3)은 제2 방향(DR2)으로 연장되어 배치되고, 다른 제3 스캔 라인(SL3)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 하나의 제3 스캔 라인(SL3)은 하나 이상의 제1 스캔 라인(SL1), 또는 하나 이상의 제2 스캔 라인(SL2)과 연결될 수 있다. 복수의 스캔 라인(SL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있으나, 이에 제한되지 않는다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로서 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 라인(DTL)들은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 데이터 라인(DTL)은 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)을 포함하며, 하나의 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들은 하나의 쌍을 이루며 서로 인접하게 배치된다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다. 다만, 이에 제한되지 않으며, 복수의 데이터 라인(DTL)들은 후술하는 제1 전압 배선(VL1)과 제2 전압 배선(VL2) 사이에서 등간격으로 이격되어 배치될 수도 있다.
초기화 전압 배선(VIL)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 초기화 전압 배선(VIL)은 데이터 라인(DTL)들과 제1 전압 배선(VL1) 사이에 배치될 수 있다. 초기화 전압 배선(VIL)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제2 방향(DR2)으로 연장되어 배치된다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제2 방향(DR2)으로 교번되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 방향(DR1)으로 교번되어 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 표시 영역(DPA)을 가로지르도록 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 각각 일부의 배선들은 표시 영역(DPA)에 배치되고 다른 배선들은 표시 영역(DPA)의 제1 방향(DR1) 양 측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 도전층으로 이루어지고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 도전층과 다른 층에 배치된 제3 도전층으로 이루어질 수 있다. 제1 전압 배선(VL1)은 적어도 하나의 제3 전압 배선(VL3)과 연결되며, 제2 전압 배선(VL2)은 적어도 하나의 제4 전압 배선(VL4)과 복수의 전압 배선(VL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있다. 다만, 이에 제한되지 않는다.
제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 각 배선 패드(WPD)들은 표시 영역(DPA)의 제1 방향(DR1) 타 측인 하측에 위치한 패드 영역(PDA)에 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 패드 영역(PDA)에 배치된 스캔 배선 패드(WPD_SC)와 연결되고, 복수의 데이터 라인(DTL)들은 각각 서로 다른 데이터 배선 패드(WPD_DT)와 연결된다. 초기화 전압 배선(VIL)의 초기화 배선 패드(WPD_Vint)에 연결되며, 제1 전압 배선(VL1)은 제1 전압 배선 패드(WPD_VL1), 및 제2 전압 배선(VL2)은 제2 전압 배선 패드(WPD_VL2)와 연결된다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다. 도면에서는 각 배선 패드(WPD)들이 표시 영역(DPA)의 하측에 배치된 패드 영역(PDA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 복수의 배선 패드(WPD)들 중 일부는 표시 영역(DPA)의 상측, 또는 좌우측 어느 한 영역에 배치될 수도 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(SPXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(SPXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 구조가 적용될 수도 있다.
도 3 및 도 4는 일 실시예에 따른 표시 장치의 화소 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 제1 스캔 라인(SL1)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 스캔 라인(SL2)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 3의 실시예에서, 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 다른 스캔 라인으로, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 서로 다른 스캔 라인에서 인가된 스캔 신호에 턴-온될 수 있다. 다만, 이에 제한되지 않는다.
도 4를 참조하면, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 게이트 전극은 서로 동일한 스캔 라인(SL)에 연결될 수 있다. 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 동일한 스캔 라인에서 인가된 스캔 신호에 의해 동시에 턴-온될 수도 있다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 5는 일 실시예에 따른 표시 장치의 서브 화소를 나타내는 평면도이다. 도 6은 도 5의 N1-N1'선을 따라 자른 단면도이다. 도 7은 도 5의 N2-N2'선을 따라 자른 단면도이다. 도 8은 도 5의 N3-N3'선을 따라 자른 단면도이다.
도 5는 일 실시예에 따른 표시 장치의 제1 서브 화소(SPX1)의 개략적인 평면도를 보여준다. 도 5 내지 도 8에서는 제1 서브 화소(SPX1)의 평면도 및 단면도를 보여주고 있으나, 제2 및 제3 서브 화소(SPX2. SPX3)의 평면도 및 단면도는 실질적으로 각각 제1 서브 화소(SPX1)의 구조와 동일한 바 도시하지 않았다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다.
표시 장치(10)의 제1 서브 화소(SPX1)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 제1 서브 화소(SPX1)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
제1 서브 화소(SPX1)는 비발광 영역에 배치된 서브 영역(SA1, SA2)을 더 포함할 수 있다. 서브 영역(SA1, SA2)은 발광 영역(EMA)의 제1 방향(DR1) 일 측인 상측에 배치된 제1 서브 영역(SA1)과, 발광 영역(EMA)의 제1 방향(DR1) 타 측인 하측에 배치된 제2 서브 영역(SA2)을 포함할 수 있다. 발광 영역(EMA)과 서브 영역(SA1, SA2)은 화소(PX) 및 제1 서브 화소(SPX1)들의 배열에 따라 제1 방향(DR1)으로 교번적으로 배열되며, 제1 방향(DR1)으로 이격된 서로 다른 발광 영역(EMA) 사이에는 제1 서브 영역(SA1) 또는 제2 서브 영역(SA2)이 배치될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들은 제1 서브 영역(SA1) 또는 제2 서브 영역(SA2)을 사이에 두고 제1 방향(DR1)으로 반복되어 배열될 수 있다. 복수의 발광 영역(EMA)들, 제1 서브 영역(SA1)들 및 제2 서브 영역(SA2)들 각각은 제2 방향(DR2)으로 반복되어 배치될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA1, SA2)들은 도 5와 다른 배열을 가질 수도 있다.
제1 서브 영역(SA1)과 제2 서브 영역(SA2)은 제1 방향(DR1)으로 인접한 제1 서브 화소(SPX1)들이 서로 공유하는 영역일 수 있다. 예를 들어, 도 5에 도시된 제2 서브 영역(SA2)은 도면에 도시된 제1 서브 화소(SPX1)와 도면에 도시되지 않고 제1 방향(DR1)으로 인접한 제1 서브 화소(SPX1)가 서로 공유할 수 있다. 도면에 도시된 제1 서브 화소(SPX1)들은 제1 서브 영역(SA1)이 발광 영역(EMA)의 상측에 배치된 서브 화소들이고, 이들과 제1 방향(DR1)으로 인접한 제1 서브 화소(SPX1)들은 제2 서브 영역(SA2)이 발광 영역(EMA)의 상측에 배치된 서브 화소들일 수 있다.
서브 영역(SA1, SA2)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA1, SA2)의 분리부에서 서로 분리되어 배치될 수 있다(도 5의 ROP 참조).
일 실시예에 따른 표시 장치(10)는 복수의 전극(RME: RME1, RME2)들, 뱅크 패턴(BP1, BP2)들, 뱅크층(BNL), 발광 소자(ED)들, 및 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4, CNE5, CNE4, CNE5)들을 포함할 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 제1 서브 화소(SPX1)의 발광 영역(EMA)에 배치될 수 있다. 뱅크 패턴(BP1, BP2)들은 제2 방향(DR2)으로 일정 폭을 갖고 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
예를 들어, 뱅크 패턴(BP1, BP2)들은 제1 서브 화소(SPX1)의 발광 영역(EMA) 내에서 서로 제2 방향(DR2)으로 이격된 제1 뱅크 패턴(BP1), 및 제2 뱅크 패턴(BP2)을 포함할 수 있다. 제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심부에서 배치되고, 제2 뱅크 패턴(BP2)들은 제1 뱅크 패턴(BP1)을 사이에 두고 이와 이격되어 배치된다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치되며, 표시 영역(DPA)에서 섬형의 패턴으로 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
복수의 전극(RME: RME1, RME2)들은 일 방향으로 연장된 형상으로 제1 서브 화소(SPX1)마다 배치된다. 복수의 전극(RME1, RME2)들은 제1 방향(DR1)으로 연장되어 제1 서브 화소(SPX1)의 발광 영역(EMA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 발광 소자(ED)와 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며, 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다. 복수의 전극(RME)들은 제1 전극(RME1)과 제2 전극(RME2)을 포함할 수 있다.
제1 전극(RME1)은 도시하지 않았지만, 제2 도전 패턴(CDP2)과 전기적으로 연결되고, 제2 전극(RME2)은 제1 도전 패턴(CDP1)과 전기적으로 연결될 수 있다.
제1 전극(RME1)은 제3 컨택부(CT3)를 통해 제2-1 연결 도전 패턴(DCL21)과 연결될 수 있다. 제1 전극(RME1)은 제3 컨택부(CT3)를 통해 제2-1 연결 도전 패턴(DCL21)과 직접 접할 수 있다. 제2-1 연결 도전 패턴(DCL21)은 제2 도전 패턴(CDP2) 또는 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다.
제2 전극(RME2)은 제2 컨택부(CT2)를 통해 제1-1 연결 도전 패턴(DCL11)과 연결될 수 있다. 제2 전극(RME2)은 제2 컨택부(CT2)를 통해 제1-1 연결 도전 패턴(DCL11)과 직접 접할 수 있다. 제1-1 연결 도전 패턴(DCL11)은 제1 도전 패턴(CDP1)과 전기적으로 연결될 수 있다.
도면에서는 제1 서브 화소(SPX1)마다 하나의 제1 전극(RME1) 및 하나의 제2 전극(RME2)이 배치된 경우를 예시하고 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치(10)는 제1 서브 화소(SPX1)에 더 많은 수의 전극(RME)들이 배치되거나, 전극(RME)들의 배치 및 형상이 달라질 수 있다.
뱅크층(BNL)은 복수의 제1 서브 화소(SPX1)들, 및 발광 영역(EMA)과 서브 영역(SA1, SA2)을 둘러싸도록 배치될 수 있다.
발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 대체로 연장된 방향이 전극(RME)들이 연장된 제1 방향(DR1)에 수직하게 배열될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)의 연장된 방향은 제2 방향(DR2) 또는 그에 비스듬히 기울어진 방향을 향하도록 배치될 수 있다.
발광 소자(ED)는 양 단부가 제1 전극(RME1) 및 제2 전극(RME2) 중 어느 하나 상에 배치된 제1 발광 소자(ED1), 및 양 단부가 제1 전극(RME1) 및 다른 제2 전극(RME2) 상에 배치된 제2 발광 소자(ED2)를 포함할 수 있다.
연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5)들은 전극(RME)들, 및 뱅크 패턴(BP1, BP2)들 상에 배치될 수 있다. 연결 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 연결 전극(CNE)들은 발광 소자(ED)와 접촉하고, 그 하부의 도전층과 전기적으로 연결될 수 있다.
연결 전극(CNE)들은 제1 서브 화소(SPX1)에 배치된 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 제3 연결 전극(CNE3), 제4 연결 전극(CNE4), 및 제5 연결 전극(CNE5)을 포함할 수 있다.
제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 중첩하도록 배치되며, 발광 영역(EMA)으로부터 제1 방향(DR1)으로 연장되어 발광 영역(EMA)의 상측에 위치한 제1 서브 영역(SA1)까지 배치될 수 있다. 제1 연결 전극(CNE1)은 제4 컨택부(CT4)를 통해 제2-2 연결 도전 패턴(DCL22)과 연결될 수 있다. 제1 연결 전극(CNE1)은 제4 컨택부(CT4)를 통해 제2-2 연결 도전 패턴(DCL22)과 직접 접할 수 있다.
제2 연결 전극(CNE2)은 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 이격되며 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 컨택부(CT1)를 통해 제1-2 연결 도전 패턴(DCL12)과 연결될 수 있다. 제2 연결 전극(CNE2)은 제1 컨택부(CT1)를 통해 제1-2 연결 도전 패턴(DCL12)과 직접 접할 수 있다.
제3 연결 전극(CNE3)은 제1 전극(RME1) 및 제2 전극(RME2)과 중첩하면서 제1 방향(DR1)을 따라 연장된 형상을 가질 수 있다. 제3 연결 전극(CNE3)은 제1 방향(DR1) 일측에서는 제1 전극(RME1)과 중첩하고, 제1 방향(DR1) 타측 방향으로 연장되면서 제2 방향(DR2) 타측으로 절곡되고, 다시 제1 방향(DR1) 타측 방향으로 연장될 수 있다. 다시 제1 방향(DR1) 타측 방향으로 연장된 제3 연결 전극(CNE3)은 제2 전극(RME2)과 중첩할 수 있다.
제4 연결 전극(CNE4)은 제1 방향(DR1)을 따라 연장되고 상호 제2 방향(DR2)을 따라 이격된 제1 연장부들, 및 상기 제1 연장부들을 연결하고 제2 방향(DR2)을 따라 연장된 제2 연장부를 포함할 수 있다. 제2 방향(DR2) 타측에 위치한 상기 제1 연장부는 제3 연결 전극(CNE3)과 제5 연결 전극(CNE5) 사이에 위치하고, 제2 방향(DR2) 일측에 위치한 상기 제1 연장부는 제5 연결 전극(CNE5)의 제2 방향(DR2) 일측에 위치할 수 있다.
표시 장치(10)는 전극(RME1, RME2)들, 발광 소자(ED)들, 및 연결 전극(CNE1, CNE2, CNE3, CNE4, CNE5)들 사이에 배치된 절연층(PAS1, PAS2, PAS3)들을 더 포함할 수 있다. 전극(RME1, RME2)들, 발광 소자(ED)들, 및 연결 전극(CNE1, CNE2, CNE3, CNE4, CNE5)들은 서로 중첩하도록 배치되지만 그 사이에 배치된 절연층(PAS1, PAS2, PAS3)에 의해 일부분만이 서로 접촉할 수 있다.
도 5 내지 도 8을 참조하여 표시 장치(10)의 단면 구조에 대하여 설명하면, 표시 장치(10)는 제1 기판(SUB)과 그 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 또한, 표시 장치(10)는 복수의 전극(RME: RME1, RME2)들, 발광 소자(ED: ED1, ED2) 및 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4, CNE5)을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 제1 기판(SUB)은 표시 영역(DPA)과 이를 둘러싸는 비표시 영역(NDA)을 포함하고, 표시 영역(DPA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA1, SA2)을 포함할 수 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML), 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)을 포함할 수 있다. 하부 금속층(BML)은 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
도면에서는 제1 전압 배선(VL1)과 제2 전압 배선(VL2)이 제1 도전층에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다.
버퍼층(BL)은 상기 제1 도전층 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 표시 영역(DPA)에서 반도체층 상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터(T1, T2)의 게이트 절연막의 역할을 할 수 있다. 도면에서는 제1 게이트 절연층(GI)이 후술하는 제2 도전층의 게이트 전극(G1, G2)과 함께 패터닝되어, 제2 도전층과 반도체층의 액티브층(ACT1, ACT2) 사이에 부분적으로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 게이트 절연층(GI)은 버퍼층(BL) 상에 전면적으로 배치될 수도 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 도면에 도시하지 않았으나, 제2 도전층은 스토리지 커패시터의 일 전극을 더 포함할 수도 있다. 한편, 상기 제2 도전층은 제1-1 연결 도전 패턴(DCL11), 및 제2-1 연결 도전 패턴(DCL21)을 더 포함할 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 복수의 도전 패턴(CDP1, CDP2, CDP3)들과 각 트랜지스터(T1, T2)들의 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함할 수 있다. 도전 패턴(CDP1, CDP2, CDP3)들 중 일부는 서로 다른 층의 도전층들 또는 반도체층들을 서로 전기적으로 연결하며 트랜지스터(T1, T2)의 소스/드레인 전극을 역할을 할 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 버퍼층(BL)을 관통하는 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 제1 도전 패턴(CDP1)은 제2 전극(RME2) 또는 제2 연결 전극(CNE2)과 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제2 전극(RME2) 또는 제2 연결 전극(CNE2)으로 전달할 수 있다.
제2 도전 패턴(CDP2)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제2 도전 패턴(CDP2)은 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 전기적으로 연결될 수 있다. 제2 전압 배선(VL2)은 제2 전원 전압을 제1 전극(RME1) 또는 제1 연결 전극(CNE1)으로 전달할 수 있다.
제3 도전 패턴(CDP3)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 제1 전압 배선(VL1)과 접촉할 수 있다. 또한, 제3 도전 패턴(CDP3)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제3 도전 패턴(CDP3)은 제1 전압 배선(VL1)을 제1 트랜지스터(T1)와 전기적으로 연결하며 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다. 제2 트랜지스터(T2)는 데이터 신호를 제1 트랜지스터(T1)에 전달하거나, 초기화 신호를 전달할 수 있다.
한편, 상기 제3 도전층은 제1-2 연결 도전 패턴(DCL12), 및 제2-2 연결 도전 패턴(DCL22)을 더 포함할 수 있다.
상술한 제1-1 연결 도전 패턴(DCL11)과 제1-2 연결 도전 패턴(DCL12)은 제1 연결 도전 배선(DCL1)을 구성하고, 제2-1 연결 도전 패턴(DCL21)과 제2-2 연결 도전 패턴(DCL22)은 제2 연결 도전 배선(DCL2)을 구성할 수 있다. 도 5에 도시된 바와 같이, 제2 연결 도전 배선(DCL2)은 제2 방향(DR2)을 따라 제1 서브 화소(SPX1)에서 일체로 연장되고, 제1 연결 도전 배선(DCL1)은 제1 전극(RME1)을 사이에 두고 서로 단절될 수 있다. 제1 연결 도전 배선(DCL1) 및 제2 연결 도전 배선(DCL2)의 구성 물질은 서로 동일할 수 있다. 예를 들어, 제1 연결 도전 배선(DCL1) 및 제2 연결 도전 배선(DCL2)은 각각 구리(Cu)를 포함할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
비아층(VIA)은 표시 영역(DPA)에서 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
표시 장치(10)는 비아층(VIA) 상에 배치된 표시 소자층으로서, 뱅크 패턴(BP1, BP2)들, 복수의 전극(RME: RME1, RME2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들과 복수의 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4, CNE5)들을 포함할 수 있다. 또한, 표시 장치(10)는 비아층(VIA) 상에 배치된 절연층(PAS1, PAS2, PAS3)들을 포함할 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 직접 배치될 수 있고, 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 뱅크 패턴(BP1, BP2)의 돌출된 부분은 경사지거나 일정 곡률을 갖고 휘어진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 도면에 예시된 바와 달리, 뱅크 패턴(BP1, BP2)은 단면도 상 외면이 일정 곡률을 갖고 휘어진 형상, 예컨대 반원 또는 반타원의 형상을 가질 수도 있다. 뱅크 패턴(BP1, BP2)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME: RME1, RME2)들은 뱅크 패턴(BP1, BP2) 및 비아층(VIA) 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 경사진 측면 상에 배치될 수 있다. 도면에서는 제2 전극(RME2)이 제2 뱅크 패턴(BP2) 중 발광 영역(EMA) 내에 배치된 일 측면을 덮는 것이 예시되어 있으나, 제2 전극(RME2)은 인접한 다른 서브 화소(SPXn)의 발광 영역(EMA)에 배치된 제2 뱅크 패턴(BP2)의 다른 측면도 덮을 수 있다.
뱅크 패턴(BP1, BP2)들 사이에는 배치된 발광 소자(ED)는 양 단부 방향으로 광을 방출하고, 상기 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치된 전극(RME)으로 향할 수 있다. 각 전극(RME)은 뱅크 패턴(BP1, BP2) 상에 배치된 부분이 발광 소자(ED)에서 방출된 광을 반사시킬 수 있는 구조를 가질 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
상술한 바와 같이, 제1 전극(RME1)은 비아층(VIA), 제1 보호층(PV1), 및 제1 층간 절연층(IL1)을 관통하는 제3 컨택홀(CT3)을 통해 제2-1 연결 도전 패턴(DCL21)과 직접 연결되고, 제2 전극(RME2)은 비아층(VIA), 제1 보호층(PV1), 및 제1 층간 절연층(IL1)을 관통하는 제2 컨택홀(CT2)을 통해 제1-1 연결 도전 패턴(DCL11)과 직접 연결될 수 있다.
복수의 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 일 실시예에서, 전극(RME)들은 각각 알루미늄(Al)을 포함할 수 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 제1 기판(SUB)의 상부 방향으로 반사할 수 있다.
제1 절연층(PAS1)은 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 절연성 물질을 포함하여 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 뱅크층(BNL)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA1, SA2)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다. 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 발광 영역(EMA)과 서브 영역(SA1, SA2)을 구분하고, 제2 방향(DR2)으로 연장된 부분은 인접한 서브 화소(SPXn)들을 구분할 수 있다. 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분은 제2 뱅크 패턴(BP2) 상에 배치될 수 있다.
뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 뱅크 패턴(BP1, BP2)보다 높을 수 있고, 그 두께는 뱅크 패턴(BP1, BP2)과 같거나 더 클 수 있다. 뱅크층(BNL)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 동일하게 폴리 이미드와 같은 유기 절연 물질을 포함할 수 있다.
발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이에서 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)들은 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4, CNE5)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들, 제1 절연층(PAS1), 및 뱅크층(BNL) 상에 배치될 수 있다. 제2 절연층(PAS2)은 뱅크 패턴(BP1, BP2)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다. 또한, 제2 절연층(PAS2) 중 일부분은 뱅크층(BNL) 상부, 및 서브 영역(SA1, SA2)들에 배치될 수 있다.
복수의 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4, CNE5)들은 전극(RME)들, 및 뱅크 패턴(BP1, BP2)들 상에 배치될 수 있다.
제1 연결 전극(CNE1), 제2 연결 전극(CNE2) 및 제3 연결 전극(CNE3)은 각각 제2 절연층(PAS2) 상에 배치되며 발광 소자(ED)들과 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 발광 소자(ED1)들의 제1 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제2 발광 소자(ED2)들의 제2 단부와 접촉할 수 있다. 제3 연결 전극(CNE3)은 제1 발광 소자(ED1)들의 제1 및 제2 단부와 접촉할 수 있다. 제4 연결 전극(CNE4)은 제1 및 제2 발광 소자(ED1, ED2)의 제2 단부와 접촉할 수 있다. 제5 연결 전극(CNE5)은 제2 발광 소자(ED2)들의 제1 및 제2 단부와 접촉할 수 있다. 제1 및 제2 연결 전극(CNE1, CNE2)은 각각 제2 절연층(PAS2), 제1 절연층(PAS1), 비아층(VIA), 및 제1 보호층(PV1)을 관통하는 컨택홀(CT1, CT4)을 통해 연결 도전 패턴(DCL22, DCL12)과 직접 연결될 수 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 출사될 수 있다.
제3 절연층(PAS3)은 제1 연결 전극층의 제3 연결 전극(CNE3)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제3 연결 전극(CNE3)을 덮도록 배치되고, 제2 연결 전극층의 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)이 제3 연결 전극(CNE3)과 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
일 실시예에 따른 표시 장치(10)는, 상술한 바와 같이, 제1 전극(RME1)과 제1 연결 전극(CNE1) 및 제2 전극(RME2)과 제2 연결 전극(CNE2)이 각각 직접 연결되지 않고, 각각 제1 및 제2 연결 도전 배선(DCL1, DCL2)과 직접 연결되는 구조를 가질 수 있다. 제1 및 제2 연결 도전 배선(DCL1, DCL2)은 각각 구리(Cu)를 포함하여 이루어질 수 있다. 제1 전극(RME1)과 제1 연결 전극(CNE1) 및 제2 전극(RME2)과 제2 연결 전극(CNE2)이 각각 직접 연결되는 경우, 표시 장치(10)의 전반적인 저항이 높아질 수 있다. 더욱 구체적으로 설명하면, 제1 전극(RME1) 및 제2 전극(RME2) 각각을 알루미늄(Al)으로 형성한 경우, 제1 및 제2 전극(RME1, RME2) 상부에 알루미늄 옥사이드(또는 산화막)가 형성되어, 제1 전극(RME1)과 제1 연결 전극(CNE1) 및 제2 전극(RME2)과 제2 연결 전극(CNE2) 각각의 연결 저항이 증가될 수 있다. 다만, 일 실시예에 의한 경우, 전극(RME1, RME2)들이 컨택홀(CT2, CT3)을 통해 각각 연결 도전 패턴(DCL11, DCL21)과 직접 연결되고, 연결 전극(CNE1. CNE2)들이 컨택홀(CT1, CT4)을 통해 각각 연결 도전 패턴(DCL12, DCL22)과 직접 연결됨으로써, 제1 전극(RME1)과 제1 연결 전극(CNE1) 및 제2 전극(RME2)과 제2 연결 전극(CNE2) 각각의 연결 저항이 증가되는 문제를 미연에 방지할 수 있다는 이점이 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 일 예로, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질을 포함하거나, 제1 절연층(PAS1) 및 제3 절연층(PAS3)은 무기물 절연성 물질을 포함하되 제2 절연층(PAS2)은 유기물 절연성 물질을 포함할 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각, 또는 적어도 어느 한 층은 복수의 절연층이 교번 또는 반복하여 적층된 구조로 형성될 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.
도 9는 일 실시예에 따른 발광 소자의 개략도이다.
도 9를 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn, Se 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 발광층(36) 사이, 또는 제2 반도체층(32)과 발광층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, InN 및 SLs 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번되어 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번되어 적층된 구조인 경우, 양자층은 AlGaN, 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번되어 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 제조 방법에 대해 설명하기로 한다.
도 10 내지 도 23은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 10 내지 도 23을 참조하여 표시 장치의 제조 방법을 설명하면서, 상술한 도 1 내지 도 8이 함께 참조된다.
도 10 및 도 11에 도시된 바와 같이, 일 실시예에 따른 표시 장치의 제조 방법은, 우선, 기판(SUB) 상의 버퍼층(BL), 버퍼층(BL) 상의 게이트 절연층(GI), 게이트 절연층(GI) 상의 트랜지스터(T1, T2)의 게이트 전극(G1, G2), 제1-1 연결 도전 패턴(DCL11), 및 제2-1 연결 도전 패턴(DCL21)을 포함하는 제1 도전층을 형성한다.
이어서, 도 12 및 도 13에 도시된 바와 같이, 상기 제1 도전층 상에 제1 층간 절연층(IL1)을 형성한다.
이어서, 도 14 및 도 15에 도시된 바와 같이, 제1 층간 절연층(IL1) 상에 트랜지스터(T1, T2)의 소스 전극(S1, S2), 트랜지스터(T1, T2)의 드레인 전극(D1, D2), 제1-2 연결 도전 패턴(DCL12), 및 제2-2 연결 도전 패턴(DCL22)을 포함하는 제2 도전층을 형성한다.
이어서, 도 16 및 도 17에 도시된 바와 같이, 상기 제2 도전층 상에 제1 보호층(PV1), 및 제1 보호층(PV1) 상의 비아층(VIA)을 형성한다.
이어서, 도 18 및 도 19에 도시된 바와 같이, 비아층(VIA) 상에 전극(RME1, RME2)을 형성한다. 제1 전극(RME1)은 제3 컨택홀(CT3)을 통해 제2-1 연결 도전 패턴(DCL21)과 직접 연결되고, 제2 전극(RME2)은 제2 컨택홀(CT2)을 통해 제1-1 연결 도전 패턴(DCL11)과 직접 연결될 수 있다.
이어서, 도 20 내지 도 23에 도시된 바와 같이, 전극(RME1, RME2) 상에 제1 절연층(PAS1), 및 제1 절연층(PAS1) 상에 제2 절연층(PAS2)을 형성하고, 제2 절연층(PAS2) 상에 연결 전극(CNE1, CNE2)을 형성한다. 제1 연결 전극(CNE1)은 제4 컨택홀(CT4)을 통해 제2-2 연결 도전 패턴(DCL22)과 직접 연결되고, 제2 연결 전극(CNE2)은 제1 컨택홀(CT1)을 통해 제1-2 연결 도전 패턴(DCL12)과 직접 연결될 수 있다.
이하, 일 실시예에 따른 표시 장치의 다른 실시예들에 대해 설명한다.
도 24 및 도 25는 다른 실시예에 따른 표시 장치의 단면도들이다.
도 24 및 도 25를 참조하면, 본 실시예에 따른 표시 장치의 제2 전극(RME2)과 제2 연결 전극(CNE2)은 각각 컨택홀(CT2, CT1_1)을 통해 제1-1 연결 도전 패턴(DCL11_1)과 직접 연결된다는 점에서, 도 7 및 도 8에 따른 표시 장치와 상이하다. 제1 컨택홀(CT1_1)은 제2 컨택홀(CT2)과 동일한 단면 구조를 가질 수 있다. 더 나아가, 본 실시예에 따른 표시 장치의 제1 전극(RME1)과 제1 연결 전극(CNE1)은 각각 컨택홀(CT3, CT4_1)을 통해 제2-1 연결 도전 패턴(DCL21_1)과 직접 연결된다는 점에서, 도 7 및 도 8에 따른 표시 장치와 상이하다. 제4 컨택홀(CT4_1)은 제3 컨택홀(CT3)과 동일한 단면 구조를 가질 수 있다.
도 26 및 도 27은 또 다른 실시예에 따른 표시 장치의 단면도들이다.
도 26 및 도 27을 참조하면, 본 실시예에 따른 표시 장치의 제2 전극(RME2)과 제2 연결 전극(CNE2)은 각각 컨택홀(CT2_1, CT1)을 통해 제1-2 연결 도전 패턴(DCL12_1)과 직접 연결된다는 점에서, 도 7 및 도 8에 따른 표시 장치와 상이하다. 제2 컨택홀(CT2_1)은 제1 컨택홀(CT1)과 동일한 단면 구조를 가질 수 있다. 더 나아가, 본 실시예에 따른 표시 장치의 제1 전극(RME1)과 제1 연결 전극(CNE1)은 각각 컨택홀(CT3_1, CT4)을 통해 제2-2 연결 도전 패턴(DCL22_1)과 직접 연결된다는 점에서, 도 7 및 도 8에 따른 표시 장치와 상이하다. 제3 컨택홀(CT3_1)은 제4 컨택홀(CT4)과 동일한 단면 구조를 가질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
SUB: 기판
RME: 전극
VIA: 비아층
PAS1, PAS2, PAS3: 제1 내지 제3 절연층
BP1, BP2: 뱅크 패턴
BNL: 뱅크층
ED: 발광 소자
CNE: 연결 전극

Claims (20)

  1. 기판;
    상기 기판 상의 트랜지스터의 게이트 전극, 제1-1 연결 도전 패턴, 및 제1-2 연결 도전 패턴을 포함하는 제1 도전층;
    상기 제1 도전층 상의 상기 트랜지스터의 소스 전극, 상기 트랜지스터의 드레인 전극, 제2-1 연결 도전 패턴, 및 제2-2 연결 도전 패턴을 포함하는 제2 도전층;
    상기 제2 도전층 상의 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 복수의 서브 화소들을 둘러싸는 뱅크층;
    상기 뱅크층 상의 상기 서브 화소에서 상기 제1 방향으로 연장되어 배치된 제1 전극;
    상기 뱅크층 상의 상기 제1 전극을 사이에 두고 상기 제1 전극과 제2 방향으로 이격되고, 상기 제1 방향으로 연장된 복수의 제2 전극들;
    상기 제1 전극과 상기 제2 전극 상에 배치된 발광 소자;
    상기 제1 전극 상에 배치되고 상기 제1 발광 소자와 접촉하는 제1 연결 전극; 및
    상기 제2 전극 상에 배치되고 상기 제2 발광 소자와 접촉하는 제2 연결 전극을 포함하고,
    상기 제1 전극은 상기 제1-1 연결 도전 패턴과 제1 콘택홀을 통해 직접 연결되고,
    상기 제2 전극은 상기 제1-2 연결 도전 패턴과 제2 콘택홀을 통해 직접 연결된 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 도전층은 구리(Cu)를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1-1 연결 도전 패턴 및 상기 제1-2 연결 도전 패턴은 각각 구리(Cu)를 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 연결 전극은 상기 제2-1 연결 도전 패턴과 제3 콘택홀을 통해 직접 연결되고, 상기 제2 연결 전극은 상기 제2-2 연결 도전 패턴과 제4 콘택홀을 통해 직접 연결된 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 도전층은 상기 제1 도전층과 동일한 물질을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제2-1 연결 도전 패턴 및 상기 제2-2 연결 도전 패턴은 각각 구리(Cu)를 포함하는 표시 장치.
  7. 제4 항에 있어서,
    상기 제1 도전층 상의 제1 층간 절연층, 상기 제1 층간 절연층과 상기 제2 도전층 사이의 제1 보호층을 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 도전층과 상기 제1 전극 사이, 및 상기 제2 도전층과 상기 제2 전극 사이의 비아층을 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 콘택홀 및 상기 제2 콘택홀은 각각 상기 비아층, 상기 제1 보호층, 및 상기 제1 층간 절연층을 관통하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 전극과 상기 제2 전극 상의 제1 절연층, 및 상기 제1 절연층 상의 제2 절연층을 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제3 콘택홀 및 상기 제4 콘택홀은 각각 상기 제2 절연층, 상기 제1 절연층, 상기 비아층, 및 상기 제1 보호층을 관통하는 표시 장치.
  12. 제4 항에 있어서,
    상기 제1-1 연결 도전 패턴과 상기 제2-1 연결 도전 패턴은 직접 연결된 표시 장치.
  13. 제12 항에 있어서,
    상기 제1-2 연결 도전 패턴과 상기 제2-2 연결 도전 패턴은 직접 연결된 표시 장치.
  14. 제4 항에 있어서,
    상기 제1-1 연결 도전 패턴에는 저준위 전압이 인가되고, 상기 제1-2 연결 도전 패턴에는 고준위 전압이 인가되는 표시 장치.
  15. 기판 상의 트랜지스터의 게이트 전극, 제1-1 연결 도전 패턴, 및 제1-2 연결 도전 패턴을 포함하는 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상의 상기 트랜지스터의 소스 전극, 상기 트랜지스터의 드레인 전극, 제2-1 연결 도전 패턴, 및 제2-2 연결 도전 패턴을 포함하는 제2 도전층을 형성하는 단계;
    상기 제2 도전층 상의 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 복수의 서브 화소들을 둘러싸는 뱅크층을 형성하는 단계;
    상기 뱅크층 상의 상기 서브 화소에서 상기 제1 방향으로 연장되어 배치된 제1 전극과, 상기 뱅크층 상의 상기 제1 전극을 사이에 두고 상기 제1 전극과 제2 방향으로 이격되고, 상기 제1 방향으로 연장된 복수의 제2 전극들을 형성하는 단계;
    상기 제1 전극과 상기 제2 전극 상에 배치된 발광 소자를 형성하는 단계;
    상기 제1 전극 상에 상기 제1 발광 소자와 접촉하는 제1 연결 전극을 형성하는 단계; 및
    상기 제2 전극 상에 상기 제2 발광 소자와 접촉하는 제2 연결 전극을 형성하는 단계를 포함하고,
    상기 제1 전극은 상기 제1-1 연결 도전 패턴과 제1 콘택홀을 통해 직접 연결되고,
    상기 제2 전극은 상기 제1-2 연결 도전 패턴과 제2 콘택홀을 통해 직접 연결된 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 제1-1 연결 도전 패턴 및 상기 제1-2 연결 도전 패턴은 각각 구리(Cu)를 포함하는 표시 장치의 제조 방법.
  17. 제15 항에 있어서,
    상기 제1 연결 전극은 상기 제2-1 연결 도전 패턴과 제3 콘택홀을 통해 직접 연결되고, 상기 제2 연결 전극은 상기 제2-2 연결 도전 패턴과 제4 콘택홀을 통해 직접 연결된 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제2 도전층은 상기 제1 도전층과 동일한 물질을 포함하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1-1 연결 도전 패턴과 상기 제2-1 연결 도전 패턴은 직접 연결되고, 상기 제1-2 연결 도전 패턴과 상기 제2-2 연결 도전 패턴은 직접 연결된 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1-1 연결 도전 패턴에는 저준위 전압이 인가되고, 상기 제1-2 연결 도전 패턴에는 고준위 전압이 인가되는 표시 장치의 제조 방법.
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