KR20230073406A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20230073406A
KR20230073406A KR1020210159530A KR20210159530A KR20230073406A KR 20230073406 A KR20230073406 A KR 20230073406A KR 1020210159530 A KR1020210159530 A KR 1020210159530A KR 20210159530 A KR20210159530 A KR 20210159530A KR 20230073406 A KR20230073406 A KR 20230073406A
Authority
KR
South Korea
Prior art keywords
electrode
connection electrode
disposed
light emitting
connection
Prior art date
Application number
KR1020210159530A
Other languages
English (en)
Inventor
왕정국
강기녕
김인표
김재희
문홍준
차종환
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210159530A priority Critical patent/KR20230073406A/ko
Priority to US17/896,462 priority patent/US20230155064A1/en
Priority to PCT/KR2022/017421 priority patent/WO2023090743A1/ko
Priority to CN202211399930.XA priority patent/CN116137791A/zh
Publication of KR20230073406A publication Critical patent/KR20230073406A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치가 제공된다. 표시 장치는 제1 방향으로 연장된 제1 전극, 상기 제1 전극과 제2 방향으로 이격되고 상기 제1 방향으로 연장된 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치되고 상기 제1 전극 상에 배치된 제1 단부 및 상기 제2 전극 상에 배치된 제2 단부를 포함하는 복수의 발광 소자들, 상기 제1 방향으로 연장되어 상기 제1 전극 상에 배치되고 상기 발광 소자의 상기 제1 단부와 접촉하는 제1 연결 전극, 상기 제1 방향으로 연장되어 상기 제2 전극 상에 배치되고 상기 발광 소자의 상기 제2 단부와 접촉하는 제2 연결 전극, 및 상기 제1 전극 상에 배치되며 상기 제1 연결 전극과 중첩하는 연결 전극 패턴을 포함하고, 상기 제2 연결 전극은 상기 연결 전극 패턴과 동일한 재료를 포함하며, 상기 제1 연결 전극의 두께는 상기 제2 연결 전극 및 상기 연결 전극 패턴의 두께보다 작다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 발광 소자를 포함하는 자발광 표시 장치가 있다. 자발광 표시 장치는 발광 소자로서 유기물을 발광 물질로 이용하는 유기 발광 표시 장치, 또는 무기물을 발광 물질로 이용하는 무기 발광 표시 장치 등이 있다.
본 발명이 해결하고자 하는 과제는 서로 다른 층의 전극들 간의 연결 불량이 방지된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장된 제1 전극, 상기 제1 전극과 제2 방향으로 이격되고 상기 제1 방향으로 연장된 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치되고 상기 제1 전극 상에 배치된 제1 단부 및 상기 제2 전극 상에 배치된 제2 단부를 포함하는 복수의 발광 소자들, 상기 제1 방향으로 연장되어 상기 제1 전극 상에 배치되고 상기 발광 소자의 상기 제1 단부와 접촉하는 제1 연결 전극, 상기 제1 방향으로 연장되어 상기 제2 전극 상에 배치되고 상기 발광 소자의 상기 제2 단부와 접촉하는 제2 연결 전극, 및 상기 제1 전극 상에 배치되며 상기 제1 연결 전극과 중첩하는 연결 전극 패턴을 포함하고, 상기 제2 연결 전극은 상기 연결 전극 패턴과 동일한 재료를 포함하며, 상기 제1 연결 전극의 두께는 상기 제2 연결 전극 및 상기 연결 전극 패턴의 두께보다 작다.
상기 제1 연결 전극은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 및 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 어느 하나를 포함하고, 상기 제2 연결 전극 및 상기 연결 전극 패턴은 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 란타늄(La), 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb) 중 적어도 어느 하나를 포함하거나, 이들의 합금일 수 있다.
상기 제1 연결 전극의 두께는 500 Å 이상 1000 Å 이하이고, 상기 제2 연결 전극 및 상기 연결 전극 패턴의 두께는 1000 Å 이상 3000 Å 이하일 수 있다.
상기 발광 소자는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하고, 상기 제2 반도체층은 상기 발광 소자의 상기 제1 단부에 배치되고 상기 제1 반도체층은 상기 발광 소자의 상기 제2 단부에 배치되며 상기 제2 연결 전극과 접촉할 수 있다.
상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층; 상기 제1 절연층 상에서 상기 발광 소자들 상에 배치된 제2 절연층; 및 상기 제2 절연층, 상기 제2 연결 전극 및 상기 연결 전극 패턴 상에 배치된 제3 절연층을 더 포함하고, 상기 발광 소자는 상기 제1 절연층 상에 직접 배치되고, 상기 제1 연결 전극은 일부분이 상기 제3 절연층 상에 직접 배치될 수 있다.
상기 연결 전극 패턴은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 전극과 직접 접촉하고, 상기 제2 연결 전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 전극과 직접 접촉하며, 상기 제1 연결 전극은 상기 제3 절연층을 관통하는 제3 컨택홀을 통해 상기 연결 전극 패턴과 직접 접촉할 수 있다.
상기 제1 절연층 상에 배치되고 상기 발광 소자들이 배치된 발광 영역, 및 상기 발광 영역의 일 측에 배치된 서브 영역을 둘러싸는 뱅크층을 더 포함하고, 상기 제1 전극 및 상기 제2 전극은 상기 발광 영역 및 상기 서브 영역에 걸쳐 배치되며, 상기 연결 전극 패턴은 상기 서브 영역에 배치될 수 있다.
상기 제1 전극과 이격되며 상기 제1 전극을 사이에 두고 서로 이격된 복수의 상기 제2 전극을 포함하고, 상기 발광 소자는 제1 단부가 상기 제1 전극 상에 배치되고 제2 단부가 상기 제2 전극 중 어느 하나 상에 배치된 제1 발광 소자, 및 제1 단부가 상기 제1 전극 상에 배치되고 제2 단부가 상기 제2 전극 중 다른 하나 상에 배치된 제2 발광 소자를 포함할 수 있다.
상기 제1 연결 전극은 상기 제1 전극 상에 배치되며 상기 제1 발광 소자의 상기 제1 단부와 접촉하고, 상기 제2 연결 전극은 상기 제2 발광 소자의 상기 제2 단부가 배치된 상기 제2 전극 상에 배치되며 상기 제2 발광 소자의 상기 제2 단부와 접촉할 수 있다.
상기 제1 전극 상에서 상기 제1 연결 전극과 이격되며 상기 제2 발광 소자의 상기 제1 단부와 접촉하는 제3 연결 전극, 및 상기 제2 발광 소자의 상기 제2 단부 및 상기 제3 연결 전극과 접촉하는 제4 연결 전극을 더 포함하고, 상기 제4 연결 전극은 상기 제2 발광 소자의 상기 제2 단부가 배치된 제2 전극 상에 배치된 제1 연장부, 상기 제3 연결 전극과 접촉하는 제1 연결부, 및 상기 제1 연장부 및 상기 제1 연결부와 각각 연결되며 상기 제1 연결 전극을 우회하는 제1 우회부를 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장된 제1 전극, 상기 제1 전극과 제2 방향으로 이격되고 상기 제1 방향으로 연장된 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치되고 상기 제1 전극 상에 배치된 제1 단부 및 상기 제2 전극 상에 배치된 제2 단부를 포함하는 복수의 발광 소자들, 상기 제1 방향으로 연장되어 상기 제1 전극 상에 배치된 제1 연결 전극, 상기 제1 방향으로 연장되어 상기 제2 전극 상에 배치된 제2 연결 전극, 상기 제1 전극 상에서 상기 제1 연결 전극과 상기 제1 방향으로 이격되어 배치되고, 상기 제2 연결 전극과 상기 제2 방향으로 대향하는 제3 연결 전극, 상기 제1 연결 전극과 상기 제2 방향으로 대향하는 제1 연장부를 포함하는 제4 연결 전극, 및 상기 제1 전극 상에 배치되며 상기 제1 연결 전극과 중첩하는 연결 전극 패턴을 포함하고, 상기 제4 연결 전극은 상기 제1 전극 상에 배치되며 상기 제3 연결 전극과 접촉하는 제1 연결부, 및 상기 제1 연장부 및 상기 제1 연결부와 각각 연결되며 상기 제1 연결 전극을 우회하는 우회부를 포함한다.
상기 제1 연결 전극 및 상기 제3 연결 전극은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 및 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 어느 하나를 포함하고, 상기 제2 연결 전극, 상기 제4 연결 전극 및 상기 연결 전극 패턴은 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 란타늄(La), 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb) 중 적어도 어느 하나를 포함하거나 이들의 합금이고, 상기 제1 연결 전극 및 상기 제3 연결 전극의 두께는 상기 제2 연결 전극, 상기 제4 연결 전극 및 상기 연결 전극 패턴의 두께보다 작을 수 있다.
상기 제4 연결 전극의 상기 제1 연장부는 상기 제2 전극 상에서 상기 제2 연결 전극과 상기 제1 방향으로 이격되어 배치되고, 상기 발광 소자는 상기 제1 연결 전극과 접촉하는 제1 단부 및 상기 제4 연결 전극의 상기 제1 연장부와 접촉하는 제2 단부를 포함하는 제1 발광 소자, 및 상기 제3 연결 전극과 접촉하는 제1 단부 및 상기 제2 연결 전극과 접촉하는 제2 단부를 포함하는 제2 발광 소자를 포함할 수 있다.
상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층; 상기 제1 절연층 상에 배치되고 상기 발광 소자들이 배치된 발광 영역, 및 상기 발광 영역의 일 측에 배치된 서브 영역을 둘러싸는 뱅크층을 더 포함하고, 상기 제4 연결 전극의 상기 우회부는 상기 서브 영역에서 상기 제2 방향으로 연장된 제1 우회부, 상기 제1 우회부와 연결되어 상기 뱅크층 상에서 상기 제1 방향으로 연장된 제2 우회부, 및 상기 제2 우회부 및 상기 제1 연결부와 연결되어 상기 제2 방향으로 연장되며 상기 제2 연결 전극과 이격된 제3 우회부를 포함할 수 있다.
상기 제1 절연층 상에서 상기 발광 소자들 상에 배치된 제2 절연층; 및 상기 제2 절연층, 상기 제2 연결 전극, 상기 제4 연결 전극 및 상기 연결 전극 패턴 상에 배치된 제3 절연층을 더 포함하고, 상기 발광 소자는 상기 제1 절연층 상에 직접 배치되고, 상기 제1 연결 전극 및 상기 제3 연결 전극은 일부분이 상기 제3 절연층 상에 직접 배치될 수 있다.
상기 연결 전극 패턴은 상기 서브 영역에서 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 전극과 직접 접촉하고, 상기 제2 연결 전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 전극과 직접 접촉하며, 상기 제1 연결 전극은 상기 제3 절연층을 관통하는 제3 컨택홀을 통해 상기 연결 전극 패턴과 직접 접촉하고, 상기 제3 연결 전극은 상기 발광 영역 내에서 상기 제3 절연층을 관통하는 제4 컨택홀을 통해 상기 제4 연결 전극과 접촉할 수 있다.
상기 제1 전극 및 상기 제2 전극 사이에서 상기 제1 방향으로 연장된 제3 전극, 및 상기 제2 전극을 사이에 두고 상기 제3 전극과 상기 제2 방향으로 이격된 제4 전극을 더 포함하고, 상기 제4 연결 전극의 상기 제1 연장부는 상기 제3 전극 상에서 상기 제1 연결 전극과 상기 제2 연결 전극 사이에 배치되고, 상기 발광 소자는 상기 제1 전극 상에 배치되고 상기 제1 연결 전극과 접촉하는 제1 단부를 포함하는 제1 발광 소자, 상기 제2 전극 상에 배치되고 상기 제2 연결 전극과 접촉하는 제2 단부를 포함하는 제2 발광 소자, 상기 제1 전극 상에 배치되고 상기 제3 연결 전극과 접촉하는 제1 단부를 포함하는 제3 발광 소자, 및 상기 제4 전극 상에 배치된 제1 단부 및 상기 제2 전극 상에 배치된 제2 단부를 포함하는 제4 발광 소자를 포함할 수 있다.
상기 제3 전극 상에 배치되어 상기 제3 발광 소자의 제2 단부와 접촉하는 제2 연장부를 포함하는 제5 연결 전극; 상기 제4 전극 상에 배치되어 상기 제4 발광 소자의 상기 제1 단부와 접촉하는 제6 연결 전극; 상기 제2 전극 상에 배치되어 상기 제4 발광 소자의 제2 단부와 접촉하는 제3 연장부를 포함하는 제7 연결 전극; 및 상기 제4 전극 상에 배치되어 상기 제2 발광 소자의 상기 제1 단부와 접촉하는 제8 연결 전극;을 더 포함할 수 있다.
상기 제6 연결 전극 및 상기 제8 연결 전극은 상기 제1 연결 전극과 동일한 재료를 포함하고, 상기 제5 연결 전극 및 상기 제7 연결 전극은 상기 제2 연결 전극과 동일한 재료를 포함할 수 있다.
상기 제5 연결 전극은 상기 제2 연장부와 연결되고 상기 뱅크층 상에서 상기 제2 방향으로 연장된 제4 우회부, 및 상기 제4 우회부로부터 상기 제1 방향으로 연장되어 상기 제6 연결 전극과 접촉하는 제2 연결부를 더 포함하고, 상기 제7 연결 전극은 상기 제3 연장부와 연결되고 상기 제2 발광 소자 및 상기 제4 발광 소자 사이에서 상기 제2 방향으로 연장된 제5 우회부, 및 상기 제5 우회부로부터 상기 제1 방향으로 연장되어 상기 제8 연결 전극과 연결된 제3 연결부를 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 서로 다른 두께를 갖는 연결 전극들을 포함하여, 상대적으로 두께가 얇은 연결 전극의 단선 불량을 방지할 수 있다.
일 실시예에 따른 표시 장치는 발광 소자의 배향 방향을 고려하여 배치된 연결 전극들을 포함하여, 발광 소자에서 생성된 광들의 출광 효율을 유지하면서 연결 전극의 단선 불량을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 복수의 배선들의 배치를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 5는 도 4의 N1-N1'선을 따라 자른 단면도이다.
도 6은 도 4의 N2-N2'선을 따라 자른 단면도이다.
도 7은 도 6의 A 부분의 확대도이다.
도 8은 도 6의 B 부분의 확대도이다.
도 9는 일 실시예에 따른 발광 소자의 개략도이다.
도 10은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 11은 도 10의 일 서브 화소에 배치된 제1 연결 전극층을 나타내는 평면도이다.
도 12는 도 10의 일 서브 화소에 배치된 제2 연결 전극층을 나타내는 평면도이다.
도 13은 도 10의 N3-N3'선을 따라 자른 단면도이다.
도 14는 도 10의 N4-N4'선을 따라 자른 단면도이다.
도 15는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 16은 도 15의 일 서브 화소에 배치된 제1 연결 전극층을 나타내는 평면도이다.
도 17은 도 15의 일 서브 화소에 배치된 제2 연결 전극층을 나타내는 평면도이다.
도 18은 도 15의 N5-N5'선을 따라 자른 단면도이다.
도 19는 도 15의 N6-N6'선을 따라 자른 단면도이다.
도 20은 도 15의 N7-N7'선을 따라 자른 단면도이다.
도 21은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 22는 도 21의 N8-N8'선을 따라 자른 단면도이다.
도 23은 도 21의 N9-N9'선을 따라 자른 단면도이다.
도 24는 도 21의 N10-N10'선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치에 포함된 복수의 배선들의 배치를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 표시 장치(10)는 복수의 스캔 라인(SL; SL1, SL2, SL3)들, 복수의 데이터 라인(DTL; DTL1, DTL2, DTL3), 초기화 전압 배선(VIL), 및 복수의 전압 배선(VL; VL1, VL2, VL3, VL4)들을 포함할 수 있다. 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다.
제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 인접하게 이웃한 상태로 배치되며, 다른 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 스캔 구동부(미도시)에 연결된 스캔 배선 패드(WPD_SC)와 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제3 스캔 라인(SL3)은 제2 방향(DR2)으로 연장되어 배치되고, 다른 제3 스캔 라인(SL3)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 하나의 제3 스캔 라인(SL3)은 하나 이상의 제1 스캔 라인(SL1), 또는 하나 이상의 제2 스캔 라인(SL2)과 연결될 수 있다. 일 실시예에서, 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제3 스캔 라인(SL3)과 다른 층에 배치된 도전층으로 이루어질 수 있다. 복수의 스캔 라인(SL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있으나, 이에 제한되지 않는다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 이는 일체화된 하나의 부재로서 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 라인(DTL)들은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 데이터 라인(DTL)은 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)을 포함하며, 하나의 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들은 하나의 쌍을 이루며 서로 이웃하여 인접하게 배치된다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다. 다만, 이에 제한되지 않으며, 복수의 데이터 라인(DTL)들은 후술하는 제1 전압 배선(VL1)과 제2 전압 배선(VL2) 사이에서 등간격으로 이격되어 배치될 수도 있다.
초기화 전압 배선(VIL)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 초기화 전압 배선(VIL)은 데이터 라인(DTL)들과 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2) 사이에 배치될 수 있다. 초기화 전압 배선(VIL)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제2 방향(DR2)으로 연장되어 배치된다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제2 방향(DR2)으로 교번적으로 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 방향(DR1)으로 교번적으로 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 표시 영역(DPA)을 가로지르도록 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 각각 일부의 배선들은 표시 영역(DPA)에 배치되고 다른 배선들은 표시 영역(DPA)의 제1 방향(DR1) 양 측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제3 전압 배선(VL3) 및 제4 전압 배선(VL4)과 다른 층에 배치된 도전층으로 이루어질 수 있다. 제1 전압 배선(VL1)은 적어도 하나의 제3 전압 배선(VL3)과 연결되며, 제2 전압 배선(VL2)은 적어도 하나의 제4 전압 배선(VL4)과 복수의 전압 배선(VL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있다. 다만, 이에 제한되지 않는다.
제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 각 배선 패드(WPD)들은 표시 영역(DPA)의 제1 방향(DR1) 타 측인 하측에 위치한 패드 영역(PDA)에 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 패드 영역(PDA)에 배치된 스캔 배선 패드(WPD_SC)와 연결되고, 복수의 데이터 라인(DTL)들은 각각 서로 다른 데이터 배선 패드(WPD_DT)와 연결된다. 초기화 전압 배선(VIL)의 초기화 배선 패드(WPD_Vint)에 연결되며, 제1 전압 배선(VL1)은 제1 전압 배선 패드(WPD_VL1), 및 제2 전압 배선(VL2)은 제2 전압 배선 패드(WPD_VL2)와 연결된다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다. 도면에서는 각 배선 패드(WPD)들이 표시 영역(DPA)의 하측에 배치된 패드 영역(PDA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 복수의 배선 패드(WPD)들 중 일부는 표시 영역(DPA)의 상측, 또는 좌우측 어느 한 영역에 배치될 수도 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(SPXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(SPXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 제1 스캔 라인(SL1)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 스캔 라인(SL2)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 4는 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2)들, 뱅크 패턴(BP1, BP2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE; CNE1, CNE2)의 평면 배치를 도시하고 있다.
도 4를 참조하면, 표시 장치(10)의 화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 도면에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 해당 서브 화소(SPXn)의 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 타 측인 하측에 배치될 수 있다. 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)을 따라 교번적으로 배열되며, 제1 방향(DR1)으로 이격된 서로 다른 서브 화소(SPXn)의 발광 영역(EMA) 사이에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)과 서브 영역(SA)은 서로 제1 방향(DR1)으로 교대 배열되고, 발광 영역(EMA) 및 서브 영역(SA) 각각은 제2 방향(DR2)으로 반복 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 4와 다른 배열을 가질 수도 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.
각 화소(PX)에 배치되어 발광 다이오드(EL)에 접속되는 회로층의 배선들 및 회로 소자들은 각각 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)에 접속될 수 있다. 다만, 상기 배선들과 회로 소자들은 각 서브 화소(SPXn) 또는 발광 영역(EMA)이 차지하는 영역에 대응되어 배치되지 않고, 하나의 화소(PX) 내에서 발광 영역(EMA)의 위치와 무관하게 배치될 수 있다.
뱅크층(BNL)은 복수의 서브 화소(SPXn)들, 및 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 표시 장치(10)의 서브 화소(SPXn)들, 발광 영역(EMA) 및 서브 영역(SA)은 뱅크층(BNL)의 배치에 의해 구분되는 영역들일 수 있다. 복수의 서브 화소(SPXn)들과 발광 영역(EMA)들, 및 서브 영역(SA)들 사이의 간격은 뱅크층(BNL)의 폭에 따라 달라질 수 있다.
뱅크층(BNL)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 뱅크층(BNL)은 서브 화소(SPXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
도 5는 도 4의 N1-N1'선을 따라 자른 단면도이다. 도 6은 도 4의 N2-N2'선을 따라 자른 단면도이다. 도 5는 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부와 전극 컨택홀(CTD, CTS)을 가로지르는 단면을 도시하고 있고, 도 6은 제1 서브 화소(SPXn)에 배치된 발광 소자(ED)의 양 단부와 컨택홀(CT1, CT2, CT3)을 가로지르는 단면을 도시하고 있다.
도 4에 결부하여 도 5 및 도 6을 참조하면, 표시 장치(10)는 제1 기판(SUB)과 그 상에 배치되는 반도체층, 도전층, 및 절연층들을 포함할 수 있다. 표시 장치(10)는 전극(RME; RME1, RME2)들, 발광 소자(ED) 및 연결 전극(CNE; CNE1, CNE2)을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 제1 기판(SUB)은 표시 영역(DPA)과 이를 둘러싸는 비표시 영역(NDA)을 포함하고, 표시 영역(DPA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 표시 영역(DPA)에서 반도체층 상에 배치된다. 제1 게이트 절연층(GI)은 패드 영역(PDA)에는 배치되지 않을 수 있다. 각 트랜지스터(T1, T2)의 게이트 절연막의 역할을 할 수 있다. 도면에서는 제1 게이트 절연층(GI)이 후술하는 제2 도전층의 게이트 전극(G1, G2)과 함께 패터닝되어, 제2 도전층과 반도체층의 액티브층(ACT1, ACT2) 사이에 부분적으로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 게이트 절연층(GI)은 버퍼층(BL) 상에 전면적으로 배치될 수도 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 도면에 도시하지 않았으나, 제2 도전층은 스토리지 커패시터의 일 전극을 더 포함할 수도 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 표시 영역(DPA)에 배치되는 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP1)과, 각 트랜지스터(T1, T2)들의 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함할 수 있다. 도면에 도시하지 않았으나, 제3 도전층은 스토리지 커패시터의 타 전극을 더 포함할 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 제2 전압 배선(VL2)은 후술하는 제2 전극(RME2)과 직접 연결될 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 제1 도전 패턴(CDP1)은 후술하는 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1) 또는 제1 연결 전극(CNE1)으로 전달할 수 있다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다. 제2 트랜지스터(T2)는 도 3을 참조하여 상술한 스위칭 트랜지스터들 중 어느 하나일 수 있다. 제2 트랜지스터(T2)는 도 3의 데이터 라인(DTL)으로부터 인가된 신호를 제1 트랜지스터(T1)에 전달하거나, 도 3의 초기화 전압 배선(VIL)으로부터 인가된 신호를 스토리지 커패시터의 타 전극으로 전달할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
비아층(VIA)은 표시 영역(DPA)에서 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
표시 장치(10)는 비아층(VIA) 상에 배치된 표시 소자층으로서, 뱅크 패턴(BP1, BP2)들, 복수의 전극(RME; RME1, RME2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들과 복수의 연결 전극(CNE; CNE1, CNE2)들을 포함할 수 있다. 표시 장치(10)는 비아층(VIA) 상에 배치된 제1 절연층(PAS1), 및 절연층(PAS1, PAS2)들을 포함할 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 뱅크 패턴(BP1, BP2)들은 제2 방향(DR2)으로 일정 폭을 갖고 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
예를 들어, 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 서로 제2 방향(DR2)으로 이격된 제1 뱅크 패턴(BP1), 및 제2 뱅크 패턴(BP2)을 포함할 수 있다. 제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 일 측인 좌측에 배치되고, 제2 뱅크 패턴(BP2)들은 제1 뱅크 패턴(BP1)과 이격되어 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 타 측인 우측에 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치되며, 표시 영역(DPA)에서 섬형의 패턴으로 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이보다 작을 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분과 이격될 수 있다. 다만, 이에 제한되지 않고, 뱅크 패턴(BP1, BP2)들은 뱅크층(BNL)과 일체화되거나, 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 일부 중첩할 수도 있다. 이 경우, 뱅크 패턴(BP1, BP2)들의 제1 방향(DR1) 길이는 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이와 동일하거나 더 클 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)의 폭이 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 이들은 서로 다른 폭을 가질 수도 있다. 예를 들어, 어느 한 뱅크 패턴은 다른 뱅크 패턴보다 큰 폭을 가질 수 있고, 폭이 큰 뱅크 패턴은 제2 방향(DR2)으로 인접한 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치될 수 있다. 이 경우, 복수의 발광 영역(EMA)에 걸쳐 배치된 뱅크 패턴은 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 뱅크 패턴(BP2)과 두께 방향으로 중첩할 수 있다. 도면에서는 각 서브 화소(SPXn)마다 2개의 뱅크 패턴(BP1, BP2)이 동일한 폭을 갖고 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 뱅크 패턴(BP1, BP2)들의 개수 및 형상은 전극(RME)들의 개수 또는 배치 구조에 따라 달라질 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 직접 배치될 수 있고, 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 뱅크 패턴(BP1, BP2)의 돌출된 부분은 경사지거나 일정 곡률을 갖고 휘어진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 도면에 예시된 바와 달리, 뱅크 패턴(BP1, BP2)은 단면도 상 외면이 일정 곡률을 갖고 휘어진 형상, 예컨대 반원 또는 반타원의 형상을 가질 수도 있다. 뱅크 패턴(BP1, BP2)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME; RME1, RME2)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME1, RME2)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 후술하는 발광 소자(ED)와 전기적으로 연결될 수 있으나, 이에 제한되지 않고 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심에서 우측에 배치된다. 제1 전극(RME1)은 제1 뱅크 패턴(BP1) 상에 배치되고, 제2 전극(RME2)은 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 뱅크층(BNL)을 넘어 해당 서브 화소(SPXn) 및 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.
도면에서는 각 서브 화소(SPXn)마다 2개의 전극(RME)들이 제1 방향(DR1)으로 연장된 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치(10)는 하나의 서브 화소(SPXn)에 더 많은 수의 전극(RME)들이 배치되거나, 전극(RME)들이 부분적으로 절곡되고, 위치에 따라 폭이 다른 형상을 가질 수도 있다.
제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 경사진 측면 상에 배치될 수 있다. 일 실시예에서, 복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 뱅크 패턴(BP1, BP2)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있고, 제1 전극(RME1)과 제2 전극(RME2)이 제2 방향(DR2)으로 이격된 간격은 뱅크 패턴(BP1, BP2)들 사이의 간격보다 좁을 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
뱅크 패턴(BP1, BP2)들 사이에는 배치된 발광 소자(ED)는 양 단부 방향으로 광을 방출하고, 상기 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치된 전극(RME)으로 향할 수 있다. 각 전극(RME)은 뱅크 패턴(BP1, BP2) 상에 배치된 부분이 발광 소자(ED)에서 방출된 광을 반사할 수 있는 구조를 가질 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사할 수 있다.
각 전극(RME)들은 발광 영역(EMA)과 서브 영역(SA) 사이에서 뱅크층(BNL)과 중첩하는 부분에서 전극 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 접촉할 수 있다. 제1 전극 컨택홀(CTD)은 뱅크층(BNL)과 제1 전극(RME1)이 중첩하는 영역에 형성되고, 제2 전극 컨택홀(CTS)은 뱅크층(BNL)과 제2 전극(RME2)이 중첩하는 영역에 형성될 수 있다. 제1 전극(RME1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 각 전극(RME1, RME2)들은 제3 도전층의 전압 배선(VL1, VL2)들과 전기적으로 연결되지 않을 수도 있고, 후술하는 연결 전극(CNE)이 제3 도전층과 직접 연결될 수 있다.
전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 제1 기판(SUB)의 상부 방향으로 반사할 수 있다.
제1 절연층(PAS1)은 표시 영역(DPA) 전면에 배치되며, 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 특히, 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 뱅크층(BNL)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다. 뱅크층(BNL)은 표시 영역(DPA)에 전면적으로 배치되어 격자형 패턴을 형성하며, 표시 영역(DPA)에서 뱅크층(BNL)이 개구하는 영역은 발광 영역(EMA)과 서브 영역(SA)일 수 있다.
뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 뱅크 패턴(BP1, BP2)보다 높을 수 있고, 그 두께는 뱅크 패턴(BP1, BP2)과 같거나 더 클 수 있다. 뱅크층(BNL)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 동일하게 폴리이미드와 같은 유기 절연 물질을 포함할 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고, 양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 대체로 연장된 방향이 전극(RME)들이 연장된 제1 방향(DR1)에 수직하게 배열될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)의 연장된 방향은 제2 방향(DR2) 또는 그에 비스듬히 기울어진 방향을 향하도록 배치될 수 있다.
복수의 발광 소자(ED)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 갖고, 연장된 일 방향이 제1 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 반도체층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)들은 연결 전극(CNE: CNE1, CNE2)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 발광 소자(ED)들, 제1 절연층(PAS1), 및 뱅크층(BNL) 상에 배치될 수 있다. 제2 절연층(PAS2)은 뱅크 패턴(BP1, BP2)들 사이에서 제1 방향(DR1)으로 연장되어 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다. 제2 절연층(PAS2) 중 일부분은 뱅크층(BNL) 상부, 및 서브 영역(SA)들에 배치될 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2)들은 전극(RME)들, 및 뱅크 패턴(BP1, BP2)들 상에 배치될 수 있다. 연결 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 각 연결 전극(CNE)들은 발광 소자(ED)와 접촉하고, 제3 도전층과 전기적으로 연결될 수 있다.
연결 전극(CNE)들은 각 서브 화소(SPXn)에 배치된 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 또는 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 또는 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 발광 소자(ED)들과 접촉하며, 전극(RME)들, 또는 그 하부의 도전층과 전기적으로 연결될 수 있다.
예를 들어, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제2 절연층(PAS2)의 측면 상에 배치되며 발광 소자(ED)들과 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 소자(ED)들의 제1 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하여 발광 소자(ED)들의 제2 단부와 접촉할 수 있다. 복수의 연결 전극(CNE)들은 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치된다. 연결 전극(CNE)들은 발광 영역(EMA)에 배치된 부분에서 발광 소자(ED)들과 접촉하고, 서브 영역(SA)에 배치된 부분에서 제3 도전층과 전기적으로 연결될 수 있다.
제3 절연층(PAS3)은 제2 연결 전극(CNE2)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제2 연결 전극(CNE2)을 덮도록 배치되고, 제1 연결 전극(CNE1)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 제2 연결 전극(CNE2)이 배치된 영역을 제외하고 비아층(VIA) 상에 전면적으로 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)이 제2 연결 전극(CNE2)과 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
도면으로 도시하지 않았으나, 제3 절연층(PAS3), 및 제1 연결 전극(CNE1) 상에는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 일 예로, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질을 포함하거나, 제1 절연층(PAS1)과 제3 절연층(PAS3)은 무기물 절연성 물질을 포함하되 제2 절연층(PAS2)을 유기물 절연성 물질을 포함할 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각, 또는 적어도 어느 한 층은 복수의 절연층이 교번 또는 반복하여 적층된 구조로 형성될 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.
일 실시예에 따르면, 표시 장치(10)의 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 서로 다른 재료를 포함하여 서로 다른 층에 배치될 수 있다. 제1 연결 전극(CNE1)은 제3 절연층(PAS3) 상에 배치되고, 제2 연결 전극(CNE2)은 제2 절연층(PAS2)과 제3 절연층(PAS3) 사이에 배치될 수 있다. 제2 연결 전극(CNE2)은 일부분이 제2 절연층(PAS2) 상에 직접 배치되고, 제3 절연층(PAS3)은 제2 연결 전극(CNE2)을 덮을 수 있다. 제1 연결 전극(CNE1)은 일부분이 제3 절연층(PAS3) 상에 직접 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 절연층(PAS2)과 제3 절연층(PAS3) 사이에 배치된 제1 연결 전극층이고, 제1 연결 전극(CNE1)은 제3 절연층(PAS3) 상에 배치된 제2 연결 전극층일 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제1 절연층(PAS1) 하부에 배치된 전극(RME)과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 전극(RME1, RME2)과 직접 접촉하거나, 다른 층에 배치된 전극 패턴을 통해 전극(RME1, RME2)과 전기적으로 연결될 수 있다.
도 7은 도 6의 A 부분의 확대도이다. 도 8은 도 6의 B 부분의 확대도이다. 도 7은 제1 연결 전극(CNE1)과 연결 전극 패턴(CNP)이 배치된 부분을 도시하고, 도 8은 발광 소자(ED)가 배치된 부분을 확대하여 도시하고 있다.
도 4 내지 도 6에 더하여 도 7 및 도 8을 참조하면, 일 실시예에 따른 표시 장치(10)는 제2 절연층(PAS2)과 제3 절연층(PAS3) 사이에 배치된 연결 전극 패턴(CNP)을 포함할 수 있다. 제1 연결 전극(CNE1)은 연결 전극 패턴(CNP)을 통해 제1 전극(RME1)과 전기적으로 연결되고, 제2 연결 전극(CNE2)은 제2 전극(RME2)과 직접 접촉하여 제2 전극(RME2)과 전기적으로 연결될 수 있다.
연결 전극 패턴(CNP)은 각 서브 화소(SPXn)의 서브 영역(SA)에서 제1 전극(RME1) 상에 배치될 수 있다. 연결 전극 패턴(CNP)은 제2 절연층(PAS2) 및 제3 절연층(PAS3) 사이의 층으로서, 제2 연결 전극(CNE2)과 동일한 제1 연결 전극층에 배치될 수 있다. 연결 전극 패턴(CNP)은 서브 영역(SA)에서 제1 전극(RME1) 및 제1 연결 전극(CNE1)과 각각 중첩할 수 있다.
연결 전극 패턴(CNP)은 서브 영역(SA)에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제1 컨택홀(CT1)을 통해 제1 전극(RME1)과 직접 접촉할 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전극(RME2)과 직접 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제3 절연층(PAS3)을 관통하는 제3 컨택홀(CT3)을 통해 연결 전극 패턴(CNP)과 직접 접촉할 수 있다. 제1 컨택홀(CT1)과 제2 컨택홀(CT2)은 각각 제1 전극(RME1) 또는 제2 전극(RME2)과 중첩하도록 배치되며, 제1 컨택홀(CT1)과 제2 컨택홀(CT2)은 서로 제2 방향(DR2)으로 이격될 수 있다. 제1 컨택홀(CT1)과 제3 컨택홀(CT3)은 서로 두께 방향으로 중첩할 수 있다. 다만, 이에 제한되지 않는다. 제1 컨택홀(CT1)과 제3 컨택홀(CT3)은 서로 두께 방향으로 중첩하지 않을 수 있으며, 이들의 위치는 연결 전극 패턴(CNP)의 형상 및 위치에 따라 달라질 수 있다.
각 연결 전극(CNE)들은 각 전극(RME)들을 통해 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 연결 전극 패턴(CNP) 및 제1 전극(RME1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 연결 전극(CNE2)은 제2 전극(RME2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 각 연결 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.
제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)과 연결 전극 패턴(CNP)은 각각 적어도 하나의 절연층(PAS1, PAS2, PAS3)을 관통하는 컨택홀(CT1, CT2, CT3)을 통해 하부의 층과 직접 접촉할 수 있다. 제1 연결 전극(CNE1)은 하나의 절연층(예를 들어, 제3 절연층(PAS3))을 관통하는 컨택홀(예를 들어, 제3 컨택홀(CT3))을 통해 하부의 층과 직접 접촉하고, 연결 전극 패턴(CNP)과 제2 연결 전극(CNE2)은 둘 이상의 절연층(예를 들어, 제1 절연층(PAS1) 및 제2 절연층(PAS2))을 관통하는 컨택홀(예를 들어, 제1 컨택홀(CT1) 및 제2 컨택홀(CT2))을 통해 하부의 층과 직접 접촉할 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 배치된 층에 따라 전극(RME1, RME2)들 상에 배치된 절연층을 관통하는 서로 다른 컨택홀(CT1, CT2, CT3)을 통해 전극(RME1, RME2) 중 어느 하나와 전기적으로 연결될 수 있다.
일 실시예에 따른 표시 장치(10)는 제1 연결 전극층의 제2 연결 전극(CNE2) 및 연결 전극 패턴(CNP)과 제2 연결 전극층의 제1 연결 전극(CNE1)이 서로 다른 재료를 포함하여 서로 다른 두께를 가질 수 있다. 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 연결 전극 패턴(CNP)은 각각 전도성 물질을 포함하되, 서로 다른 종류의 물질을 포함할 수 있다.
제1 연결 전극층의 제2 연결 전극(CNE2) 및 연결 전극 패턴(CNP)은 제2 연결 전극층의 제1 연결 전극(CNE1)보다 두꺼운 두께를 가질 수 있다. 제1 컨택홀(CT1) 및 제2 컨택홀(CT2)이 둘 이상의 절연층(예를 들어, 제1 절연층(PAS1) 및 제2 절연층(PAS2))을 관통하므로, 제1 컨택홀(CT1) 및 제2 컨택홀(CT2)의 깊이는 제3 컨택홀(CT3)보다 클 수 있다. 제1 연결 전극층의 제2 연결 전극(CNE2) 및 연결 전극 패턴(CNP)은 깊이가 깊은 제1 컨택홀(CT1) 및 제2 컨택홀(CT2)을 통해 전극(RME)과 직접 접촉하더라도, 절연층들에 의한 단차로 전극 재료가 단선되지 않을 정도의 두께를 가질 수 있다. 반면, 제3 컨택홀(CT3)은 하나의 절연층(예를 들어, 제3 절연층(PAS3))을 관통하므로, 제3 컨택홀(CT3)의 깊이는 제1 컨택홀(CT1) 및 제2 컨택홀(CT2)보다 작을 수 있다. 제2 연결 전극층의 제1 연결 전극(CNE1)은 상대적으로 두께가 얇더라도, 깊이가 낮은 제3 컨택홀(CT3)을 통해 연결 전극 패턴(CNP)과 접촉하므로, 절연층들에 의한 단차로 전극 재료가 단선되지 않을 수 있다.
일 예로, 제1 연결 전극층의 제2 연결 전극(CNE2) 및 연결 전극 패턴(CNP)의 두께(TH1)는 1000Å 이상 3000Å이하이고, 제2 연결 전극층의 제1 연결 전극(CNE1)의 두께(TH2)는 500Å 이상 1000Å 이하일 수 있다. 일 실시예에서, 제1 연결 전극(CNE1)은 850Å 내외의 두께를 갖고, 제2 연결 전극(CNE2) 및 연결 전극 패턴(CNP)은 2000Å 내외의 두께를 가질 수 있다. 일 실시예에 따른 표시 장치(10)는 하부 층과 연결되는 경로인 컨택홀(CT1, CT2, CT3)의 깊이에 따라 제1 연결 전극층과 제2 연결 전극층가 서로 다른 재료를 포함하여 절연층들에 의한 단차로 재료 단선을 방지할 수 있다.
일 실시예에 따르면, 제1 연결 전극(CNE1)은 투명성 전도성 물질을 포함하고, 제2 연결 전극(CNE2) 및 연결 전극 패턴(CNP)은 제1 연결 전극(CNE1)보다 두꺼운 전도성 물질로서 불투명성, 또는 반사성 전도성 물질을 포함할 수 있다. 예를 들어, 제1 연결 전극(CNE1)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 갈륨 산화물(IGO), 인듐 아연 주석 산화물(IZTO), 인듐 갈륨 주석 산화물(IGTO), 인듐 갈륨 아연 산화물(IGZO), 및 인듐 갈륨 아연 주석 산화물(IGZTO) 중 적어도 어느 하나를 포함하고, 제2 연결 전극(CNE2) 및 연결 전극 패턴(CNP)은 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 란타늄(La), 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb) 중 적어도 어느 하나를 포함하거나, 이들의 합금일 수 있다. 예를 들어, 제2 연결 전극(CNE2) 및 연결 전극 패턴(CNP)은 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속을 포함하는 합금, 또는 상기 금속을 포함하는 금속층과 상기 합금이 적층된 구조를 가질 수 있다. 일 실시예에서, 제1 연결 전극(CNE1)은 ITO를 포함하고, 제2 연결 전극(CNE2) 및 연결 전극 패턴(CNP)은 티타늄(Ti)-구리(Cu) 합금, 또는 알루미늄(Al), 니켈(Ni), 및 란타늄(La)을 포함하는 알루미늄 합금을 포함할 수 있다.
제1 연결 전극(CNE1)은 발광 소자(ED)의 제1 단부와 접촉하고, 제2 연결 전극(CNE2)은 발광 소자(ED)의 제2 단부와 접촉할 수 있다. 도 9를 참조하여 상세히 후술할 바와 같이, 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 및 이들 사이에 배치되고 광이 생성되는 발광층(36)을 포함할 수 있다. 발광 소자(ED)는 제2 반도체층(32) 상에 배치된 전극층(37), 및 제1 반도체층(31), 제2 반도체층(32), 및 발광층(36)을 둘러싸는 절연막(38)을 포함할 수 있다. 발광 소자(ED)의 발광층(36)은 발광 소자(ED)의 중심으로부터 제1 단부에 인접하여 배치될 수 있다.
발광 소자(ED)에서 생성된 광은 발광층(36)에서 생성되어 제1 단부 및 제2 단부로 출사될 수 있다. 발광층(36)이 제1 단부에 인접하여 배치되므로, 상기 광들은 대부분 제1 단부에서 출사될 수 있다. 표시 장치(10)는 발광 소자(ED)의 제1 단부가 투명성 전도성 물질을 포함하는 제1 연결 전극(CNE1)과 접촉하므로, 제2 연결 전극(CNE2)이 불투명한 재료를 포함하더라도 표시 장치(10)의 출광 효율은 유지할 수 있다. 투명성 재료를 포함하는 제1 연결 전극(CNE1)과 불투명한 재료를 포함하는 제2 연결 전극(CNE2)의 배치는 발광 소자(ED)의 배향 방향에 따라 결정될 수 있다. 예를 들어, 발광 소자(ED)의 제1 단부가 제1 전극(RME1) 상에 배치되고 제2 단부가 제2 전극(RME2) 상에 배치되면, 투명성 재료를 포함하는 제1 연결 전극(CNE1)이 제1 전극(RME1) 상에 배치되고 불투명한 재료를 포함하는 제2 연결 전극(CNE2)은 제2 전극(RME2) 상에 배치될 수 있다. 일 실시예에 따른 표시 장치(10)는 충분한 출광 효율을 가지면서도 연결 전극(CNE1, CNE2)들과 전극(RME)들의 접촉 시 발생할 수 있는 재료의 단선을 방지할 수 있다.
도 9는 일 실시예에 따른 발광 소자의 개략도이다.
도 9를 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있다. 예를 들어, 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 발광층(36) 사이, 또는 제2 반도체층(32)과 발광층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, InN 및 SLs 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 배리어층(Barrier layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 배리어층과 우물층이 교번적으로 적층된 구조인 경우, 배리어층은 AlGaN, 또는 AlGaInN, 우물층은 GaN, InGaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예들에 대하여 설명하기로 한다.
도 10은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 10은 표시 장치(10_1)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2)들, 뱅크 패턴(BP1, BP2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4)의 평면 배치를 도시하고 있다.
도 10을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 더 많은 수의 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4)들을 포함할 수 있다. 본 실시예에 따른 표시 장치(10_1)는 각 서브 화소(SPXn)가 더 많은 수의 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4)들을 포함하여 발광 소자(ED; ED1, ED2)들 중 일부가 서로 직렬로 연결된 점에서 도 4의 실시예와 차이가 있다. 이하에서는 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
도 11은 도 10의 일 서브 화소에 배치된 제1 연결 전극층을 나타내는 평면도이다. 도 12는 도 10의 일 서브 화소에 배치된 제2 연결 전극층을 나타내는 평면도이다. 도 13은 도 10의 N3-N3'선을 따라 자른 단면도이다. 도 14는 도 10의 N4-N4'선을 따라 자른 단면도이다.
도 11 및 도 12는 일 서브 화소(SPXn)에 배치된 서로 다른 연결 전극층의 연결 전극(CNE1, CNE2, CNE3, CNE4)들의 평면 배치를 도시하고 있다. 도 13은 일 서브 화소(SPXn)에 배치된 제1 발광 소자(ED1)와 제1 컨택홀(CT1) 및 제3 컨택홀(CT3)을 가로지르는 단면을 도시하고 있고, 도 14는 일 서브 화소(SPXn)에 배치된 제2 발광 소자(ED2)와 제2 컨택홀(CT2) 및 제4 컨택홀(CT4)을 가로지르는 단면을 도시하고 있다.
도 10에 결부하여 도 11 내지 도 14를 참조하면, 일 실시예에 따른 표시 장치(10_1)는 복수의 연결 전극(CNE)이 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)에 더하여, 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)을 더 포함할 수 있다.
제1 연결 전극(CNE1)은 제1 전극(RME1) 상에 배치되며, 제3 절연층(PAS3) 상에 배치된 제2 연결 전극층에 포함될 수 있다. 도 4의 실시예와 달리, 제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 길이가 비교적 짧고, 발광 영역(EMA)의 중심을 기준으로 하측에 배치될 수 있다. 제1 연결 전극(CNE1)은 해당 서브 화소(SPXn)의 발광 영역(EMA)과 그 하측에 배치된 서브 영역(SA)에 걸쳐 배치될 수 있다. 제1 연결 전극(CNE1)은 발광 소자(ED)들 중 발광 영역(EMA)의 하측에 배치된 발광 소자(ED)들의 제1 단부와 접촉할 수 있다. 제1 연결 전극(CNE1)은 발광 영역(EMA)의 하측에 배치된 서브 영역(SA)에서 제3 절연층(PAS3)을 관통하는 제3 컨택홀(CT3)을 통해 연결 전극 패턴(CNP)과 직접 접촉하고, 제1 전극(RME1)과 전기적으로 연결될 수 있다.
제2 연결 전극(CNE2)은 제2 전극(RME2) 상에 배치되며, 제2 절연층(PAS2)과 제3 절연층(PAS3) 사이에 배치된 제1 연결 전극층에 포함될 수 있다. 도 4의 실시예와 달리, 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 길이가 비교적 짧고, 발광 영역(EMA)의 중심을 기준으로 상측에 배치될 수 있다. 제2 연결 전극(CNE2)은 해당 서브 화소(SPXn)의 발광 영역(EMA)과 그 상측에 배치된 서브 영역(SA)에 걸쳐 배치될 수 있다. 제2 연결 전극(CNE2)은 발광 소자(ED)들 중 발광 영역(EMA)의 상측에 배치된 발광 소자(ED)들의 제2 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 발광 영역(EMA)의 상측에 배치된 서브 영역(SA)에서 제2 절연층(PAS2) 및 제3 절연층(PAS3)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전극(RME2)과 직접 접촉하고 제2 전극(RME2)과 전기적으로 연결될 수 있다.
연결 전극 패턴(CNP)은 해당 서브 화소(SPXn)의 발광 영역(EMA) 하측에 배치된 서브 영역(SA)에 배치될 수 있다. 연결 전극 패턴(CNP)은 제1 전극(RME1)과 중첩하도록 배치되며, 제1 전극(RME1)과 직접 접촉할 수 있다. 연결 전극 패턴(CNP)은 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제1 컨택홀(CT1)을 통해 제1 전극(RME1)과 직접 연결될 수 있다.
제3 연결 전극(CNE3)은 제1 전극(RME1) 상에 배치되며, 제3 절연층(PAS3) 상에 배치된 제2 연결 전극층에 포함될 수 있다. 제3 연결 전극(CNE3)은 제1 연결 전극(CNE1)과 제1 방향(DR1)으로 이격되고, 제2 연결 전극(CNE2)과 제2 방향(DR2)으로 대향할 수 있다. 제3 연결 전극(CNE3)은 발광 소자(ED)들 중 발광 영역(EMA)의 상측에 배치된 발광 소자(ED)들의 제1 단부와 접촉할 수 있다. 제3 연결 전극(CNE3)은 발광 영역(EMA) 내에 배치되며, 제1 방향(DR1)으로 연장된 길이가 제1 연결 전극(CNE1)보다 짧을 수 있다. 제3 연결 전극(CNE3)은 하부의 제1 전극(RME1) 또는 제2 전극(RME2)과 직접 연결되지 않을 수 있다.
제4 연결 전극(CNE4)은 제2 절연층(PAS2)과 제3 절연층(PAS3) 사이에 배치된 제1 연결 전극층에 포함될 수 있다. 제4 연결 전극(CNE4)은 발광 영역(EMA)에 배치된 제1 연장부(CN_E1), 제3 연결 전극(CNE3)과 접촉하는 제1 연결부(CN_C1), 및 제1 연장부(CN_E1)와 제1 연결부(CN_C1)를 연결하는 우회부(CN_B1, CN_B2, CN_B3)를 포함할 수 있다.
제4 연결 전극(CNE4)의 제1 연장부(CN_E1)는 제2 전극(RME2) 상에 배치되어 제2 연결 전극(CNE2)과 제1 방향(DR1)으로 이격되고, 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 대향할 수 있다. 제4 연결 전극(CNE4)의 제1 연장부(CN_E1)는 발광 소자(ED)들 중 발광 영역(EMA)의 하측에 배치된 발광 소자(ED)들의 제2 단부와 접촉할 수 있다. 제1 연장부(CN_E1)는 발광 영역(EMA) 및 해당 서브 화소(SPXn)의 발광 영역(EMA) 하측에 배치된 서브 영역(SA)에 걸쳐 배치될 수 있다.
제4 연결 전극(CNE4)은 우회부(CN_B1, CN_B2, CN_B3)들 및 제1 연결부(CN_C1)를 포함하여 제1 연장부(CN_E1)가 제3 연결 전극(CNE3)과 전기적으로 연결될 수 있다. 제4 연결 전극(CNE4)은 제1 연장부(CN_E1)와 제1 연결부(CN_C1)를 연결하는 제1 우회부(CN_B1), 제2 우회부(CN_B2) 및 제3 우회부(CN_B3)를 포함할 수 있다. 제4 연결 전극(CNE4)의 우회부(CN_B1, CN_B2, CN_B3)들은 발광 영역(EMA) 또는 제1 연결 전극(CNE1)을 우회하며 제3 연결 전극(CNE3)과 연결될 수 있다. 제4 연결 전극(CNE4)의 우회부(CN_B1, CN_B2, CN_B3)들은 제1 연결 전극(CNE1)과 이격될 수 있다.
제1 우회부(CN_B1)는 발광 영역(EMA) 하측의 서브 영역(SA)에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 제1 우회부(CN_B1)는 연결 전극 패턴(CNP) 및 제1 연결 전극(CNE1)과 제1 방향(DR1)으로 이격될 수 있다. 제1 우회부(CN_B1)는 제1 연장부(CN_E1)와 연결되며, 서브 영역(SA)에서 뱅크층(BNL) 상부까지 제2 방향(DR2)으로 연장될 수 있다. 제2 우회부(CN_B2)는 뱅크층(BNL) 상에서 제1 방향(DR1)으로 연장될 수 있다. 제2 우회부(CN_B2)는 제1 우회부(CN_B1)와 연결되어 발광 영역(EMA)의 상측에 위치한 뱅크층(BNL)까지 연장될 수 있다. 제3 우회부(CN_B3)는 뱅크층(BNL) 상에서 제2 방향(DR2)으로 연장될 수 있다. 제3 우회부(CN_B3)는 제2 우회부(CN_B2)와 연결되어 일부분이 제1 전극(RME1)과 중첩하되 제2 연결 전극(CNE2)과 이격되도록 연장될 수 있다. 제1 연결부(CN_C1)는 제3 우회부(CN_B3)와 연결되며 제1 방향(DR1)으로 연장될 수 있다. 제1 연결부(CN_C1)는 발광 영역(EMA)의 상측에 배치된 뱅크층(BNL)으로부터 제3 연결 전극(CNE3)과 중첩할 수 있을 정도의 길이를 가질 수 있다. 제1 연결부(CN_C1)는 제3 절연층(PAS3)을 관통하는 제4 컨택홀(CT4)을 통해 제3 연결 전극(CNE3)과 직접 연결될 수 있다. 제1 내지 제3 컨택홀(CT1, CT2, CT3)은 서브 영역(SA)에 배치된 반면, 제4 컨택홀(CT4)은 발광 영역(EMA)에 배치될 수 있다.
제4 연결 전극(CNE4)은 제1 연장부(CN_E1), 우회부(CN_B1, CN_B2, CN_B3)들 및 제1 연결부(CN_C1)가 하나의 패턴으로 일체화될 수 있다. 제4 연결 전극(CNE4)은 발광 소자(ED)와 직접 접촉하는 제1 연장부(CN_E1), 뱅크층(BNL) 상에서 발광 영역(EMA), 및 제1 연결 전극(CNE1)을 우회하는 우회부(CN_B1, CN_B2, CN_B3)들, 및 제3 연결 전극(CNE3)과 직접 연결된 제1 연결부(CN_C1)를 포함할 수 있다. 제4 연결 전극(CNE4)은 전극(RME)들과 직접 연결되지 않되, 제3 연결 전극(CNE3)과 전기적으로 연결될 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 서브 영역(SA)에 배치된 컨택홀(CT1, CT2, CT3)을 통해 전극(RME)과 직접 연결되거나 연결 전극 패턴(CNP)을 통해 전기적으로 연결된 제1 타입 연결 전극일 수 있다. 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 전극(RME)과 직접 연결되지 않는 제2 타입 연결 전극일 수 있다.
일 실시예에 따르면, 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)은 제1 연결 전극층이고, 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)은 제2 연결 전극층일 수 있다. 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)은 제2 연결 전극층으로서, 발광 소자(ED)들의 제1 단부와 접촉할 수 있다. 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)은 제1 연결 전극층으로서, 발광 소자(ED)들의 제2 단부와 접촉할 수 있다. 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)은 불투명한 전도성 재료를 포함하고, 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)은 투명성 전도성 재료를 포함할 수 있다. 도 4의 실시예와 유사하게, 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)의 두께는 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)의 두께보다 두꺼울 수 있다. 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)은 서로 동일한 재료로서, ITO, IZO, 및 ITZO 중 적어도 어느 하나를 포함할 수 있다. 제2 연결 전극(CNE2), 제4 연결 전극(CNE4) 및 연결 전극 패턴(CNP)도 서로 동일한 재료로서 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속을 포함하는 합금, 또는 상기 금속을 포함하는 금속층과 상기 합금이 적층된 구조를 가질 수 있다.
연결 전극(CNE)들의 배치 구조에 대응하여 복수의 발광 소자(ED)들은 양 단부가 접촉하는 연결 전극(CNE)에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다. 제1 발광 소자(ED1)는 제1 단부가 제1 연결 전극(CNE1)과 접촉하고 제2 단부가 제4 연결 전극(CNE4)과 접촉할 수 있다. 제2 발광 소자(ED2)는 제1 단부가 제3 연결 전극(CNE3)과 접촉하고 제2 단부가 제2 연결 전극(CNE2)과 접촉할 수 있다. 제1 발광 소자(ED1)의 제1 단부는 제1 전극(RME1)과 전기적으로 연결되고, 제2 발광 소자(ED2)의 제2 단부는 제2 전극(RME2)과 전기적으로 연결될 수 있다. 제1 발광 소자(ED1)의 제2 단부와 제2 발광 소자(ED2)의 제1 단부는 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)을 통해 서로 전기적으로 연결될 수 있다. 복수의 발광 소자(ED)들은 복수의 연결 전극(CNE)들을 통해 서로 직렬로 연결될 수 있다.
본 실시예에 따른 표시 장치(10_1)는 각 서브 화소(SPXn)마다 더 많은 수의 연결 전극(CNE)들을 포함할 수 있다. 표시 장치(10_1)의 연결 전극(CNE)들은 발광 영역(EMA)에서 일부분이 서로 이격되며, 발광 소자(ED)들은 양 단부가 접촉하는 연결 전극(CNE)의 종류에 따라 서로 구분될 수 있다. 일 실시예에 따른 표시 장치(10_1)는 제4 연결 전극(CNE4)과 같이 뱅크층(BNL) 상에서 발광 영역(EMA), 및 제1 연결 전극(CNE1)을 우회하는 연결 전극을 포함하여, 발광 소자(ED)들의 직렬 연결을 구성할 수 있고 단위 면적 당 발광량이 더욱 증가할 수 있다.
도 15는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 15는 표시 장치(10_2)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2, RME3, RME4)들, 뱅크 패턴(BP1, BP2, BP3)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5)의 평면 배치를 도시하고 있다.
도 15를 참조하면, 일 실시예에 따른 표시 장치(10)는 더 많은 수의 전극(RME; RME1, RME2, RME3, RME4)들과 뱅크 패턴(BP1, BP2, BP3)들, 발광 소자(ED; ED1, ED2, ED3, ED4)들 및 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5, CNE6, CNE7, CNE8)들을 포함할 수 있다. 본 실시예에 따른 표시 장치(10_2)는 각 서브 화소(SPXn) 당 더 많은 수의 전극과 발광 소자들을 포함하는 점에서 도 4의 실시예와 차이가 있다. 이하에서는 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
도 16은 도 15의 일 서브 화소에 배치된 제1 연결 전극층을 나타내는 평면도이다. 도 17은 도 15의 일 서브 화소에 배치된 제2 연결 전극층을 나타내는 평면도이다. 도 18은 도 15의 N5-N5'선을 따라 자른 단면도이다. 도 19는 도 15의 N6-N6'선을 따라 자른 단면도이다. 도 20은 도 15의 N7-N7'선을 따라 자른 단면도이다.
도 16 및 도 17은 일 서브 화소(SPXn)에 배치된 서로 다른 연결 전극층들의 연결 전극(CNE1, CNE2, CNE3, CNE4, CNE5, CNE6, CNE7, CNE8)들의 평면 배치를 도시하고 있다. 도 18은 일 서브 화소(SPXn)에 배치된 제1 발광 소자(ED1)와 제2 발광 소자(ED2)의 양 단부를 가로지르는 단면을 도시하고 있다. 도 19는 일 서브 화소(SPXn)에 배치된 복수의 컨택홀(CT1, CT2, CT3, CT4)들을 가로지르는 단면을 도시하고 있고, 도 20은 일 서브 화소(SPXn)에 배치된 일 컨택홀(CT4)을 가로지르는 단면을 도시하고 있다.
도 15에 결부하여 도 16 내지 도 20을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 더 많은 수의 전극(RME; RME1, RME2, RME3, RME4)들과 뱅크 패턴(BP1, BP2, BP3)들, 발광 소자(ED; ED1, ED2, ED3, ED4)들 및 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5, CNE6, CNE7, CNE8)들을 포함할 수 있다. 본 실시예에 따른 표시 장치(10_2)는 각 서브 화소(SPXn) 당 더 많은 수의 전극(RME)과 발광 소자(ED)들을 포함하는 점에서 도 10의 실시예와 차이가 있다. 이하에서는 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
뱅크 패턴(BP1, BP2, BP3)은 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치된 제3 뱅크 패턴(BP3)을 더 포함할 수 있다. 제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 뱅크 패턴(BP2)은 발광 영역(EMA)의 중심에서 우측에 배치되며, 제3 뱅크 패턴(BP3)은 발광 영역(EMA)의 중심에 배치될 수 있다. 제3 뱅크 패턴(BP3)은 제1 뱅크 패턴(BP1) 및 제2 뱅크 패턴(BP2)보다 제2 방향(DR2)으로 측정된 폭이 더 클 수 있다. 각 뱅크 패턴(BP1, BP2, BP3)들 사이의 제2 방향(DR2)으로 이격된 간격은 각 전극(RME)들 사이의 간격보다 클 수 있다. 제1 뱅크 패턴(BP1)은 제1 전극(RME1)과 부분적으로 중첩하도록 배치되고, 제2 뱅크 패턴(BP2)은 제4 전극(RME4)과 부분적으로 중첩하도록 배치될 수 있다. 제3 뱅크 패턴(BP3)은 제2 전극(RME2) 및 제3 전극(RME3)과 부분적으로 중첩하도록 배치될 수 있다. 각 전극(RME)들은 적어도 일부분이 뱅크 패턴(BP1, BP2, BP3)들과 비중첩하도록 배치될 수 있다.
각 서브 화소(SPXn)마다 배치되는 복수의 전극(RME)은 제1 전극(RME1) 및 제2 전극(RME2)에 더하여 제3 전극(RME3)과 제4 전극(RME4)을 더 포함할 수 있다.
제3 전극(RME3)은 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치되고, 제4 전극(RME4)은 제2 전극(RME2)을 사이에 두고 제3 전극(RME3)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 서브 화소(SPXn)의 좌측으로부터 우측으로 갈수록 제1 전극(RME1), 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)이 순차적으로 배치될 수 있다. 각 전극(RME)들은 서로 제2 방향(DR2)으로 이격되어 대향할 수 있다. 복수의 전극(RME)들은 서브 영역(SA)의 분리부(ROP)에서 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)의 전극(RME)들과 이격될 수 있다.
복수의 전극(RME)들 중, 제1 전극(RME1)과 제2 전극(RME2)은 각각 뱅크층(BNL) 하부에 배치된 전극 컨택홀(CTD, CTS)을 통해 하부의 제1 도전 패턴(CDP1) 및 제2 전압 배선(VL2)과 접촉하는 반면, 제3 전극(RME3)과 제4 전극(RME4)은 그렇지 않을 수 있다.
제1 절연층(PAS1)은 상술한 실시예들과 유사한 구조로 배치될 수 있다. 제1 절연층(PAS1)은 표시 영역(DPA)에 전면적으로 배치되며, 복수의 전극(RME)들 및 뱅크 패턴(BP1, BP2, BP3)들을 덮을 수 있다.
복수의 발광 소자(ED)들은 뱅크 패턴(BP1, BP2, BP3)들 사이, 또는 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들 중 일부는 제1 뱅크 패턴(BP1)과 제3 뱅크 패턴(BP3) 사이에 배치되고, 다른 일부는 제3 뱅크 패턴(BP3)과 제2 뱅크 패턴(BP2) 사이에 배치될 수 있다. 일 실시예에 따르면, 발광 소자(ED)는 제1 뱅크 패턴(BP1)과 제3 뱅크 패턴(BP3) 사이에 배치된 제1 발광 소자(ED1) 및 제3 발광 소자(ED3)와, 제3 뱅크 패턴(BP3)과 제2 뱅크 패턴(BP2) 사이에 배치된 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)를 포함할 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 각각 제1 전극(RME1)과 제3 전극(RME3) 상에 배치되고, 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 각각 제2 전극(RME2)과 제4 전극(RME4) 상에 배치될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 하측, 또는 서브 영역(SA)에 인접하여 배치되고, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 상측에 인접하여 배치될 수 있다.
다만, 각 발광 소자(ED)들은 발광 영역(EMA)에서 배치된 위치에 따라 구분되는 것이 아니며, 후술하는 연결 전극(CNE)과의 연결 관계에 따라 구분된 것일 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들의 배치 구조에 따라 양 단부가 접촉하는 연결 전극(CNE)이 서로 다를 수 있고, 접촉하는 연결 전극(CNE)의 종류에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
복수의 연결 전극(CNE)은 제1 전극(RME1) 상에 배치된 제1 연결 전극(CNE1) 및 제2 전극(RME2) 상에 배치된 제2 연결 전극(CNE2)에 더하여, 제3 연결 전극(CNE3), 제4 연결 전극(CNE4), 제5 연결 전극(CNE5), 제6 연결 전극(CNE6), 제7 연결 전극(CNE7) 및 제8 연결 전극(CNE8)을 더 포함할 수 있다. 연결 전극 패턴(CNP1, CNP2)은 서브 영역(SA)에서 제1 전극(RME1) 상에 배치된 제1 연결 전극 패턴(CNP1) 및 제4 전극(RME4) 상에 배치된 제2 연결 전극 패턴(CNP4)을 포함할 수 있다.
도 10의 실시예와 유사하게, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제1 방향(DR1)으로 연장된 길이가 비교적 짧을 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)의 중심을 기준으로 하측에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 발광 소자(ED1)의 제1 단부와 접촉하고, 제2 연결 전극(CNE2)은 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)과 해당 서브 화소(SPXn)의 서브 영역(SA)에 걸쳐 배치되고, 각각 서브 영역(SA)에 형성된 컨택홀(CT1, CT2, CT3)을 통해 전극(RME)과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 제3 절연층(PAS3)을 관통하는 제3 컨택홀(CT3)을 통해 제1 연결 전극 패턴(CNP1)과 직접 접촉하고, 제1 전극(RME1)과 전기적으로 연결될 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1), 및 제2 절연층(PAS2)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전극(RME2)과 직접 접촉할 수 있다. 제1 연결 전극(CNE1)은 제3 절연층(PAS3) 상에 배치된 제2 연결 전극층에 포함되고, 제2 연결 전극(CNE2) 및 제1 연결 전극 패턴(CNP1)은 제2 절연층(PAS2)과 제3 절연층(PAS3) 사이에 배치된 제1 연결 전극층에 포함될 수 있다.
제3 연결 전극(CNE3)은 제1 전극(RME1) 상에 배치되며, 제3 절연층(PAS3) 상에 배치된 제2 연결 전극층에 포함될 수 있다. 제3 연결 전극(CNE3)은 제1 연결 전극(CNE1)과 제1 방향(DR1)으로 이격되고 후술하는 제5 연결 전극(CNE5)과 대향할 수 있다. 제3 연결 전극(CNE3)은 발광 소자(ED)들 중 발광 영역(EMA)의 상측에 배치된 제3 발광 소자(ED3)들의 제1 단부와 접촉할 수 있다. 제3 연결 전극(CNE3)은 발광 영역(EMA) 내에 배치되며, 제1 방향(DR1)으로 연장된 길이가 제1 연결 전극(CNE1)보다 짧을 수 있다. 제3 연결 전극(CNE3)은 하부의 제1 전극(RME1) 또는 제2 전극(RME2)과 직접 연결되지 않을 수 있다.
제4 연결 전극(CNE4)은 제2 절연층(PAS2)과 제3 절연층(PAS3) 사이에 배치된 제1 연결 전극층에 포함될 수 있다. 제4 연결 전극(CNE4)은 발광 영역(EMA)에 배치된 제1 연장부(CN_E1), 제3 연결 전극(CNE3)과 접촉하는 제1 연결부(CN_C1), 및 제1 연장부(CN_E1)와 제1 연결부(CN_C1)를 연결하는 우회부(CN_B1, CN_B2, CN_B3)를 포함할 수 있다.
제4 연결 전극(CNE4)의 제1 연장부(CN_E1)는 제3 전극(RME3) 상에 배치되어 후술하는 제5 연결 전극(CNE5)과 제1 방향(DR1)으로 이격되고, 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 대향할 수 있다. 제4 연결 전극(CNE4)의 제1 연장부(CN_E1)는 발광 소자(ED)들 중 발광 영역(EMA)의 하측에 배치된 제1 발광 소자(ED1)들의 제2 단부와 접촉할 수 있다. 제1 연장부(CN_E1)는 발광 영역(EMA) 및 해당 서브 화소(SPXn)의 발광 영역(EMA) 하측에 배치된 서브 영역(SA)에 걸쳐 배치될 수 있다.
제4 연결 전극(CNE4)은 우회부(CN_B1, CN_B2, CN_B3)들 및 제1 연결부(CN_C1)를 포함하여 제1 연장부(CN_E1)가 제3 연결 전극(CNE3)과 전기적으로 연결될 수 있다. 제4 연결 전극(CNE4)은 제1 연장부(CN_E1)와 제1 연결부(CN_C1)를 연결하는 제1 우회부(CN_B1), 제2 우회부(CN_B2) 및 제3 우회부(CN_B3)를 포함할 수 있다.
도 10의 실시예와 유사하게, 제4 연결 전극(CNE4)의 제1 우회부(CN_B1)는 발광 영역(EMA) 하측의 서브 영역(SA)에 배치되어 뱅크층(BNL)까지 제2 방향(DR2)으로 연장될 수 있다. 제2 우회부(CN_B2)는 뱅크층(BNL) 상에서 제1 방향(DR1)으로 연장될 수 있다. 제3 우회부(CN_B3)는 뱅크층(BNL) 상에서 제2 방향(DR2)으로 연장될 수 있다. 제3 우회부(CN_B3)는 제2 우회부(CN_B2)와 연결되어 일부분이 제1 전극(RME1)과 중첩하되 제5 연결 전극(CNE5)과 이격되도록 연장될 수 있다. 제1 연결부(CN_C1)는 제3 우회부(CN_B3)와 연결되며 제1 방향(DR1)으로 연장될 수 있다. 제1 연결부(CN_C1)는 발광 영역(EMA)의 상측에 배치된 뱅크층(BNL)으로부터 제3 연결 전극(CNE3)과 중첩할 수 있을 정도의 길이를 가질 수 있다. 제1 연결부(CN_C1)는 제3 절연층(PAS3)을 관통하는 제4 컨택홀(CT4)을 통해 제3 연결 전극(CNE3)과 직접 연결될 수 있다. 제1 내지 제3 컨택홀(CT1, CT2, CT3)은 서브 영역(SA)에 배치된 반면, 제4 컨택홀(CT4)은 발광 영역(EMA)에 배치될 수 있다.
제4 연결 전극(CNE4)은 제1 연장부(CN_E1), 우회부(CN_B1, CN_B2, CN_B3)들 및 제1 연결부(CN_C1)가 하나의 패턴으로 일체화될 수 있다. 제4 연결 전극(CNE4)은 제1 연장부(CN_E1), 발광 영역(EMA) 및 제1 연결 전극(CNE1)을 우회하는 우회부(CN_B1, CN_B2, CN_B3)들, 및 제3 연결 전극(CNE3)과 직접 연결된 제1 연결부(CN_C1)를 포함할 수 있다. 제4 연결 전극(CNE4)은 전극(RME)들과 직접 연결되지 않되, 제3 연결 전극(CNE3)과 전기적으로 연결될 수 있다.
제5 연결 전극(CNE5)은 제2 절연층(PAS2)과 제3 절연층(PAS3) 사이에 배치된 제1 연결 전극층에 포함될 수 있다. 제5 연결 전극(CNE5)은 발광 영역(EMA)에 배치된 제2 연장부(CN_E2), 제6 연결 전극(CNE6)과 접촉하는 제2 연결부(CN_C2), 및 제2 연장부(CN_E2)와 제2 연결부(CN_C2)를 연결하는 우회부(CN_B4)를 포함할 수 있다.
제5 연결 전극(CNE5)의 제2 연장부(CN_E2)는 제3 전극(RME3) 상에 배치되어 제4 연결 전극(CNE4)의 제1 연장부(CN_E1)와 제1 방향(DR1)으로 이격되고, 제3 연결 전극(CNE3)과 제2 방향(DR2)으로 대향할 수 있다. 제5 연결 전극(CNE5)의 제2 연장부(CN_E2)는 발광 소자(ED)들 중 발광 영역(EMA)의 상측에 배치된 제3 발광 소자(ED3)들의 제2 단부와 접촉할 수 있다. 제2 연장부(CN_E2)는 발광 영역(EMA) 및 발광 영역(EMA)의 상측에 배치된 뱅크층(BNL)에 걸쳐 배치될 수 있다.
제5 연결 전극(CNE5)은 제4 우회부(CN_B4)들 및 제2 연결부(CN_C2)를 포함하여 제2 연장부(CN_E2)가 제6 연결 전극(CNE6)과 전기적으로 연결될 수 있다. 제5 연결 전극(CNE5)의 제4 우회부(CN_B4)는 뱅크층(BNL) 상에서 제2 방향(DR2)으로 연장될 수 있다. 제4 우회부(CN_B4)는 제2 연장부(CN_E2)와 연결되어 일부분이 제2 전극(RME2), 및 제4 전극(RME4)과 중첩할 수 있다. 제2 연결부(CN_C2)는 제4 우회부(CN_B4)와 연결되며 제1 방향(DR1)으로 연장될 수 있다. 제2 연결부(CN_C2)는 발광 영역(EMA)의 상측에 배치된 뱅크층(BNL)으로부터 제6 연결 전극(CNE6)과 중첩할 수 있을 정도의 길이를 가질 수 있다. 제2 연결부(CN_C2)는 제3 절연층(PAS3)을 관통하는 제4 컨택홀(CT4)을 통해 제6 연결 전극(CNE6)과 직접 연결될 수 있다.
제5 연결 전극(CNE5)은 제2 연장부(CN_E2), 제4 우회부(CN_B4) 및 제2 연결부(CN_C2)가 하나의 패턴으로 일체화될 수 있다. 제5 연결 전극(CNE5)은 제2 연장부(CN_E2)와 제7 연결 전극(CNE7)을 우회하는 제4 우회부(CN_B4) 및 제6 연결 전극(CNE6)과 직접 연결된 제2 연결부(CN_C2)를 포함할 수 있다. 제5 연결 전극(CNE5)은 전극(RME)들과 직접 연결되지 않되, 제6 연결 전극(CNE6)과 전기적으로 연결될 수 있다.
제6 연결 전극(CNE6)은 제4 전극(RME4) 상에 배치되며, 제3 절연층(PAS3) 상에 배치된 제2 연결 전극층에 포함될 수 있다. 제6 연결 전극(CNE6)은 후술하는 제8 연결 전극(CNE8)과 제1 방향(DR1)으로 이격되고, 제7 연결 전극(CNE7)과 대향할 수 있다. 제6 연결 전극(CNE6)은 발광 소자(ED)들 중 발광 영역(EMA)의 상측에 배치된 제4 발광 소자(ED4)들의 제1 단부와 접촉할 수 있다. 제6 연결 전극(CNE6)은 발광 영역(EMA) 내에 배치되며, 제1 방향(DR1)으로 연장된 길이가 제1 연결 전극(CNE1)보다 짧을 수 있다. 제6 연결 전극(CNE6)은 하부의 제1 전극(RME1) 또는 제2 전극(RME2)과 직접 연결되지 않을 수 있다.
제7 연결 전극(CNE7)은 제2 절연층(PAS2)과 제3 절연층(PAS3) 사이에 배치된 제1 연결 전극층에 포함될 수 있다. 제7 연결 전극(CNE7)은 발광 영역(EMA)에 배치된 제3 연장부(CN_E3), 제8 연결 전극(CNE8)과 접촉하는 제3 연결부(CN_C3), 및 제3 연장부(CN_E3)와 제3 연결부(CN_C3)를 연결하는 제5 우회부(CN_B5)를 포함할 수 있다.
제7 연결 전극(CNE7)의 제3 연장부(CN_E3)는 제2 전극(RME2) 상에 배치되어 제2 연결 전극(CNE2)과 제1 방향(DR1)으로 이격되고, 제6 연결 전극(CNE6)과 제2 방향(DR2)으로 대향할 수 있다. 제7 연결 전극(CNE5)의 제3 연장부(CN_E3)는 발광 소자(ED)들 중 발광 영역(EMA)의 상측에 배치된 제4 발광 소자(ED4)들의 제2 단부와 접촉할 수 있다. 제3 연장부(CN_E3)는 발광 영역(EMA) 내에 배치될 수 있다.
제7 연결 전극(CNE7)은 제5 우회부(CN_B5) 및 제3 연결부(CN_C3)를 포함하여 제3 연장부(CN_E3)가 제8 연결 전극(CNE8)과 전기적으로 연결될 수 있다. 제7 연결 전극(CNE7)의 제5 우회부(CN_B5)는 발광 영역(EMA) 내에서 제2 연결 전극(CNE2)과 제3 연장부(CN_E3) 사이, 및 제6 연결 전극(CNE6)과 제8 연결 전극(CNE8) 사이에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 제5 우회부(CN_B5)는 제3 연장부(CN_E3)와 연결되어 일부분이 제2 전극(RME2), 및 제4 전극(RME4)과 중첩할 수 있다. 제3 연결부(CN_C3)는 제5 우회부(CN_B5)와 연결되며 제1 방향(DR1)으로 연장될 수 있다. 제3 연결부(CN_C3)는 발광 영역(EMA)의 중심부에서 제8 연결 전극(CNE8)과 중첩할 수 있을 정도의 길이를 가질 수 있다. 제3 연결부(CN_C3)는 제3 절연층(PAS3)을 관통하는 제4 컨택홀(CT4)을 통해 제8 연결 전극(CNE8)과 직접 연결될 수 있다.
제7 연결 전극(CNE7)은 제3 연장부(CN_E3), 제5 우회부(CN_B5) 및 제3 연결부(CN_C3)가 하나의 패턴으로 일체화될 수 있다. 제7 연결 전극(CNE7)은 제5 연결 전극(CNE5)은 전극(RME)들과 직접 연결되지 않되, 제8 연결 전극(CNE8)과 전기적으로 연결될 수 있다.
제8 연결 전극(CNE8)은 제4 전극(RME4) 상에 배치되며, 제3 절연층(PAS3) 상에 배치된 제2 연결 전극층에 포함될 수 있다. 제8 연결 전극(CNE8)은 제6 연결 전극(CNE6)과 제1 방향(DR1)으로 이격되고, 제2 연결 전극(CNE2)과 대향할 수 있다. 제8 연결 전극(CNE8)은 발광 소자(ED)들 중 발광 영역(EMA)의 하측에 배치된 제2 발광 소자(ED2)들의 제1 단부와 접촉할 수 있다. 제8 연결 전극(CNE8)은 발광 영역(EMA)과 발광 영역(EMA)의 하측에 배치된 서브 영역(SA)에 걸쳐 배치되며, 제1 방향(DR1)으로 연장된 길이가 제1 연결 전극(CNE1)과 동일할 수 있다. 제8 연결 전극(CNE8)은 서브 영역(SA)에서 제3 절연층(PAS3)을 관통하는 제3 컨택홀(CT3)을 통해 제2 연결 전극 패턴(CNP2)과 직접 접촉하고, 제1 전극(RME1)과 전기적으로 연결될 수 있다.
제1 연결 전극 패턴(CNP1) 및 제2 연결 전극 패턴(CNP2)은 해당 서브 화소(SPXn)의 발광 영역(EMA) 하측에 배치된 서브 영역(SA)에 배치될 수 있다. 제1 연결 전극 패턴(CNP1)은 제1 전극(RME1)과 중첩하도록 배치되며, 제1 전극(RME1)과 직접 접촉할 수 있다. 제2 연결 전극 패턴(CNP2)은 제4 연결 전극(RME4)과 중첩하도록 배치되며, 제4 전극(RME4)과 직접 접촉할 수 있따. 제1 연결 전극 패턴(CNP1) 및 제2 연결 전극 패턴(CNP2)은 각각은 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 서로 다른 제1 컨택홀(CT1)을 통해 제1 전극(RME1) 또는 제4 전극(RME4)과 직접 연결될 수 있다.
제1 연결 전극(CNE1), 제3 연결 전극(CNE3), 제6 연결 전극(CNE6) 및 제8 연결 전극(CNE8)은 제3 절연층(PAS3) 상에 배치된 제2 연결 전극층에 포함되고, 제2 연결 전극(CNE2), 제4 연결 전극(CNE4), 제5 연결 전극(CNE5) 및 제7 연결 전극(CNE7)은 제2 절연층(PAS2)과 제3 절연층(PAS3) 사이에 배치된 제1 연결 전극층에 포함될 수 있다. 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 제4 연결 전극(CNE4) 및 제8 연결 전극(CNE8)은 전극(RME)과 직접 접촉하거나, 연결 전극 패턴(CNP1, CNP2)과 직접 접촉하여 전극(RME)과 전기적으로 연결된 제1 타입 접촉 전극일 수 있다. 제3 접촉 전극(CNE3), 제5 접촉 전극(CNE5), 제6 접촉 전극(CNE6) 및 제7 접촉 전극(CNE7)은 전극(RME)과 직접 접촉하지 않는 제2 타입 접촉 전극일 수 있다. 제2 타입 접촉 전극들은 전극(RME)과 직접 연결되지 않되, 발광 소자(ED)들과 접촉하여 전기적 연결 회로를 구성할 수 있다. 제3 연결 전극(CNE3), 제6 연결 전극(CNE6) 및 제8 접촉 전극(CNE8)은 제2 연결 전극층으로서 제1 연결 전극층과 직접 접촉하는 연결 전극들일 수 있다.
일 실시예에 따르면, 제1 연결 전극층의 제2 연결 전극(CNE2), 제4 연결 전극(CNE4), 제5 연결 전극(CNE5) 및 제7 연결 전극(CNE7)은 불투명한 전도성 재료를 포함하고, 제2 연결 전극층의 제1 연결 전극(CNE1), 제3 연결 전극(CNE3), 제6 연결 전극(CNE6) 및 제8 연결 전극(CNE8)은 투명성 전도성 재료를 포함할 수 있다. 도 4의 실시예와 유사하게, 제2 연결 전극(CNE2), 제4 연결 전극(CNE4), 제5 연결 전극(CNE5) 및 제7 연결 전극(CNE7)의 두께는 제1 연결 전극(CNE1), 제3 연결 전극(CNE3), 제6 연결 전극(CNE6) 및 제8 연결 전극(CNE8)의 두께보다 두꺼울 수 있다. 제1 연결 전극(CNE1), 제3 연결 전극(CNE3), 제6 연결 전극(CNE6) 및 제8 연결 전극(CNE8)은 서로 동일한 재료로서, ITO, IZO, 및 ITZO 중 적어도 어느 하나를 포함할 수 있다. 제2 연결 전극(CNE2), 제4 연결 전극(CNE4), 제5 연결 전극(CNE5), 제7 연결 전극(CNE7) 및 연결 전극 패턴(CNP1, CNP2)들도 서로 동일한 재료로서 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속을 포함하는 합금, 또는 상기 금속을 포함하는 금속층과 상기 합금이 적층된 구조를 가질 수 있다.
연결 전극(CNE)들의 배치 구조에 대응하여 복수의 발광 소자(ED)들은 양 단부가 접촉하는 연결 전극(CNE)에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다. 제1 발광 소자(ED1)는 제1 단부가 제1 연결 전극(CNE1)과 접촉하고 제2 단부가 제4 연결 전극(CNE4)과 접촉할 수 있다. 제2 발광 소자(ED2)는 제1 단부가 제8 연결 전극(CNE8)과 접촉하고 제2 단부가 제2 연결 전극(CNE2)과 접촉할 수 있다. 제3 발광 소자(ED3)는 제1 단부가 제3 연결 전극(CNE3)과 접촉하고 제2 단부가 제5 연결 전극(CNE5)과 접촉할 수 있다. 제4 발광 소자(ED4)는 제1 단부가 제6 연결 전극(CNE6)과 접촉하고 제2 단부가 제7 연결 전극(CNE7)과 접촉할 수 있다. 제1 발광 소자(ED1)의 제1 단부는 제1 전극(RME1)과 전기적으로 연결되고, 제2 발광 소자(ED2)의 제2 단부는 제2 전극(RME2)과 전기적으로 연결될 수 있다. 제1 발광 소자(ED1)의 제2 단부, 제3 발광 소자(ED3), 제4 발광 소자(ED4), 및 제2 발광 소자(ED2)의 제1 단부는 제3 내지 제8 연결 전극(CNE3, CNE4, CNE5, CNE6, CNE7, CNE8)을 통해 서로 전기적으로 연결될 수 있다. 복수의 발광 소자(ED)들은 복수의 연결 전극(CNE)들을 통해 서로 직렬로 연결될 수 있다.
복수의 발광 소자(ED)들은 복수의 연결 전극(CNE)들을 통해 서로 직렬로 연결될 수 있다. 본 실시예에 따른 표시 장치(10_2)는 각 서브 화소(SPXn)마다 더 많은 수의 발광 소자(ED)들을 포함하며 이들의 직렬 연결을 구성할 수 있어, 단위 면적 당 발광량이 더욱 증가할 수 있다.
도 21은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 22는 도 21의 N8-N8'선을 따라 자른 단면도이다. 도 23은 도 21의 N9-N9'선을 따라 자른 단면도이다. 도 24는 도 21의 N10-N10'선을 따라 자른 단면도이다.
도 21은 표시 장치(10_8)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2)들, 뱅크 패턴(BP1, BP2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4)의 평면 배치를 도시하고 있다. 도 22는 서로 다른 전극(RME)들 상에 배치된 발광 소자(ED; ED1, ED2)의 양 단부를 가로지르는 단면을 도시하고 있다. 도 23 및 도 24는 복수의 전극 컨택홀(CTD, CTS, CTA), 및 컨택홀(CT1, CT2, CT3, CT4)들을 가로지르는 단면을 도시하고 있다.
도 21 내지 도 24를 참조하면, 일 실시예에 따른 표시 장치(10_8)는 전극(RME), 연결 전극(CNE) 및 뱅크 패턴(BP1, BP2)의 구조가 상술한 실시예들과 다를 수 있다. 이하에서는 상술한 실시예들과 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
복수의 뱅크 패턴(BP1, BP2)들은 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 측정된 폭이 서로 다를 수 있고, 어느 한 뱅크 패턴(BP1, BP2)은 제2 방향(DR2)으로 이웃한 서브 화소(SPXn)들에 걸쳐 배치될 수 있다. 예를 들어, 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치된 제1 뱅크 패턴(BP1), 및 서로 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치된 제2 뱅크 패턴(BP2)을 포함할 수 있다.
제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심부에서 배치되고, 제2 뱅크 패턴(BP2)들은 제1 뱅크 패턴(BP1)을 사이에 두고 이와 이격되어 배치된다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)이 이격된 사이에는 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 제2 방향(DR2)으로 측정된 폭은 서로 다를 수 있다. 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 뱅크 패턴(BP2)과 두께 방향으로 중첩할 수 있다. 제1 뱅크 패턴(BP1)은 제1 전극(RME1)과 중첩하도록 배치되고, 제2 뱅크 패턴(BP2)은 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들 및 뱅크층(BNL)과 중첩하도록 배치될 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 제2 방향(DR2)으로 측정된 폭은 서로 다를 수 있다. 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 뱅크 패턴(BP2)과 두께 방향으로 중첩할 수 있다. 뱅크 패턴(BP1, BP2)들은 표시 영역(DPA) 전면에서 섬형의 패턴으로 배치될 수 있다.
복수의 전극(RME)들은 각 서브 화소(SPXn)의 중심부에 배치된 제1 전극(RME1), 및 서로 다른 서브 화소(SPXn)들에 걸쳐 배치된 제2 전극(RME2)을 포함한다. 제1 전극(RME1)과 제2 전극(RME2)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 발광 영역(EMA)에 배치된 부분의 형상이 서로 다를 수 있다.
제1 전극(RME1)은 서브 화소(SPXn)의 중심에 배치되며, 발광 영역(EMA)에 배치된 부분은 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 전극(RME1)은 서브 영역(SA)으로부터 제1 방향(DR1)으로 연장되어 다른 서브 화소(SPXn)의 서브 영역(SA)까지 연장될 수 있다. 제1 전극(RME1)은 제2 방향(DR2)으로 측정된 폭이 위치에 따라 달라지는 형상을 가질 수 있으며, 적어도 발광 영역(EMA)에서 제1 뱅크 패턴(BP1)과 중첩하는 부분은 제1 뱅크 패턴(BP1)보다 큰 폭을 가질 수 있다.
제2 전극(RME2)은 제1 방향(DR1)으로 연장된 부분과 발광 영역(EMA) 부근에서 분지된 부분들을 포함할 수 있다. 일 실시예에서, 제2 전극(RME2)은 제1 방향(DR1)으로 연장된 전극 줄기부(RM_S)와, 전극 줄기부(RM_S)로부터 분지되어 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 복수의 전극 분지부(RM_B1, RM_B2)들을 포함할 수 있다. 전극 줄기부(RM_S)는 뱅크층(BNL)의 제1 방향(DR1)으로 연장된 부분과 중첩하도록 배치되고, 서브 영역(SA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 전극 분지부(RM_B1, RM_B2)들은 뱅크층(BNL)의 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분에 배치된 전극 줄기부(RM_S)에서 분지되며, 서로 제2 방향(DR2) 양 측으로 절곡될 수 있다. 전극 분지부(RM_B1, RM_B2)들은 발광 영역(EMA)을 제1 방향(DR1)으로 가로지르며 배치되고, 다시 절곡되어 전극 줄기부(RM_S)에 통합되어 연결될 수 있다. 즉, 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들은 어느 한 서브 화소(SPXn)의 발광 영역(EMA)을 기준으로, 그 상측에서 분지되었다가 하측에서 다시 서로 연결될 수 있다.
제2 전극(RME2)은 제1 전극(RME1)의 좌측에 배치된 제1 전극 분지부(RM_B1)와 제1 전극(RME1)의 우측에 배치된 제2 전극 분지부(RM_B2)를 포함할 수 있다. 하나의 제2 전극(RME2)에 포함된 전극 분지부(RM_B1, RM_B2)들은 각각 제2 방향(DR2)으로 이웃한 서브 화소(SPXn)들의 발광 영역(EMA)에 배치되며, 하나의 서브 화소(SPXn)에는 서로 다른 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들이 배치될 수 있다. 제1 전극(RME1)을 기준으로 그 좌측에는 제2 전극(RME2)의 제1 전극 분지부(RM_B1)가 배치되고, 제1 전극(RME1)의 우측에는 다른 제2 전극(RME2)의 제2 전극 분지부(RM_B2)가 배치될 수 있다.
제2 전극(RME2)의 각 전극 분지부(RM_B1, RM_B2)들은 제2 뱅크 패턴(BP2)의 일 측과 중첩할 수 있다. 제1 전극 분지부(RM_B1)는 제1 뱅크 패턴(BP1)의 좌측에 배치된 제2 뱅크 패턴(BP2)과 부분적으로 중첩하고, 제2 전극 분지부(RM_B2)는 제1 뱅크 패턴(BP1)의 우측에 배치된 제2 뱅크 패턴(BP2)과 부분적으로 중첩할 수 있다. 제1 전극(RME1)은 양 측이 서로 다른 제2 전극(RME2)의 서로 다른 전극 분지부(RM_B1, RM_B2)와 이격 대향할 수 있고, 제1 전극(RME1)과 각 전극 분지부(RM_B1, RM_B2)들 사이의 간격은 서로 다른 뱅크 패턴(BP1, BP2)들 사이의 간격보다 작을 수 있다.
제1 전극(RME1)의 제2 방향(DR2)으로 측정된 폭은 제2 전극(RME2)의 전극 줄기부(RM_S) 및 전극 분지부(RM_B1, RM_B2)의 폭보다 클 수 있다. 제1 전극(RME1)은 제1 뱅크 패턴(BP1)보다 큰 폭을 갖고 양 측과 중첩하는 반면, 제2 전극(RME2)은 그 폭이 비교적 작게 형성되어 전극 분지부(RM_B1, RM_B2)들이 제2 뱅크 패턴(BP2)의 일 측과만 중첩할 수 있다.
제1 전극(RME1)은 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 중첩하는 부분에서 제1 전극 컨택홀(CTD)을 통해 제3 도전층의 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제2 전극(RME2)은 전극 줄기부(RM_S)에서 제2 전극 컨택홀(CTS)을 통해 제3 도전층의 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 서브 영역(SA)에 배치된 부분이 제1 컨택홀(CT1)과 중첩하도록 배치되고, 제2 전극(RME2)은 전극 줄기부(RM_S)에서 제2 방향(DR2)으로 돌출되어 서브 영역(SA)에 배치된 부분을 포함하고, 상기 돌출된 부분에서 제2 컨택홀(CT2)과 중첩할 수 있다.
제1 전극(RME1)과 제2 전극(RME2) 중 제1 전극(RME1)은 서브 영역(SA)의 분리부(ROP1, ROP2)까지 배치되는 반면, 제2 전극(RME2)은 서브 영역(SA)에서 분리되지 않을 수 있다. 하나의 제2 전극(RME2)은 복수의 전극 줄기부(RM_S)와 전극 분지부(RM_B1, RM_B2)들을 포함하여 제1 방향(DR1)으로 연장되며 각 서브 화소(SPXn)의 발광 영역(EMA) 부근에서 분지된 형상을 가질 수 있다. 제1 전극(RME1)은 각 서브 화소(SPXn)의 서로 다른 서브 영역(SA1, SA2)에 배치된 분리부(ROP1, ROP2)들 사이에 배치되며 발광 영역(EMA)을 가로질러 배치될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 서브 화소(SPXn)의 복수의 서브 영역(SA1, SA2) 중, 제1 서브 영역(SA1)에 배치되어 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)들 사이에 배치된 배선 연결 전극(EP)을 포함할 수 있다. 서브 화소(SPXn)의 제2 서브 영역(SA)에는 배선 연결 전극(EP)이 배치되지 않고, 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)들의 제1 전극(RME1)이 서로 이격될 수 있다. 복수의 서브 화소(SPXn)들 중 도 21에 도시된 서브 화소(SPXn)는 배선 연결 전극(EP)이 배치된 제1 서브 영역(SA1)이 발광 영역(EMA)의 상측에 배치되고 제2 서브 영역(SA2)이 발광 영역(EMA)의 하측에 배치될 수 있다. 반면, 도 21의 서브 화소(SPXn)와 제1 방향(DR1)으로 인접한 서브 화소(SPXn)는 배선 연결 전극(EP)이 배치된 제1 서브 영역(SA1)이 발광 영역(EMA)의 하측에 배치되고 제2 서브 영역(SA2)이 발광 영역(EMA)의 상측에 배치될 수 있다.
제1 전극(RME1)은 제1 서브 영역(SA1)에서 제1 분리부(ROP1)를 사이에 두고 배선 연결 전극(EP)과 이격될 수 있다. 하나의 제1 서브 영역(SA1)에는 2개의 제1 분리부(ROP1)들이 배치될 수 있고, 배선 연결 전극(EP)은 하측 제1 분리부(ROP1)를 사이에 두고 해당 서브 화소(SPXn)에 배치되는 제1 전극(RME1)과 이격되고, 상측 제1 분리부(ROP1)를 사이에 두고 다른 서브 화소(SPXn)에 배치되는 제1 전극(RME1)과 이격될 수 있다. 제2 서브 영역(SA2)에는 하나의 제2 분리부(ROP2)가 배치되고, 서로 다른 제1 전극(RME1)들이 제1 방향(DR1)으로 이격될 수 있다.
일 실시예예서, 배선 연결 전극(EP)은 비아층(VIA)을 관통하는 제3 전극 컨택홀(CTA)을 통해 제3 도전층의 제1 전압 배선(VL1)과 연결될 수 있다. 제1 전극(RME1)은 배선 연결 전극(EP)과 연결된 상태로 형성되고, 발광 소자(ED)들을 배치하기 위해 인가되는 전기 신호는 제1 전압 배선(VL1)으로부터 배선 연결 전극(EP)을 통해 제1 전극(RME1)으로 인가될 수 있다. 발광 소자(ED)를 배치하는 공정은 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)으로 신호가 인가되고, 이들은 각각 제1 전극(RME1)과 제2 전극(RME2)으로 전달될 수 있다.
한편, 제2 전극 컨택홀(CTS)은 후술하는 제3 전극 컨택홀(CTA)과 상대적인 배치가 다를 수 있다. 제2 전극 컨택홀(CTS)은 뱅크층(BNL) 중 제2 서브 영역(SA2)을 둘러싸는 부분에 배치되고, 제3 전극 컨택홀(CTA)은 제1 서브 영역(SA1)에 배치될 수 있다. 이는 제2 전극 컨택홀(CTS) 및 제3 전극 컨택홀(CTA)이 각각 서로 다른 전압 배선(VL1, VL2)의 상면을 노출하므로, 그에 대응하여 각 전극 컨택홀의 위치가 결정된 것일 수 있다.
뱅크층(BNL)은 상술한 실시예와 유사하게 발광 영역(EMA) 및 복수의 서브 영역(SA1, SA2)들을 둘러쌀 수 있다. 다만, 표시 장치(10)가 서로 구분되는 서브 영역(SA1, SA2)들을 포함하는 실시예에서, 뱅크층(BNL)이 둘러싸는 영역들이 서로 구분될 수 있다. 뱅크층(BNL)은 서로 다른 서브 영역(SA1, SA2)들을 둘러싸는 점을 제외하고는 상술한 실시예와 동일하다.
복수의 발광 소자(ED)들은 서로 다른 뱅크 패턴(BP1, BP2) 사이에서 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 양 단부가 제1 전극(RME1) 및 제2 전극(RME2)의 제2 전극 분지부(RM_B2)상에 배치된 제1 발광 소자(ED1), 및 양 단부가 제1 전극(RME1) 및 다른 제2 전극(RME2)의 제1 전극 분지부(RM_B1) 상에 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 제1 발광 소자(ED1)들은 제1 전극(RME1)을 기준으로 우측에 배치되고, 제2 발광 소자(ED2)들은 제1 전극(RME1)을 기준으로 좌측에 배치될 수 있다. 제1 발광 소자(ED1)들은 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치되고, 제2 발광 소자(ED2)들은 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치될 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2, CNE3)들은 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 제3 연결 전극(CNE3), 및 제4 연결 전극(CNE4)을 포함할 수 있다.
제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제3 절연층(PAS3) 상에 배치된 제2 연결 전극층에 포함될 수 있다. 제1 연결 전극(CNE1) 중 제1 뱅크 패턴(BP1) 상에 배치된 부분은 제1 전극(RME1)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장되어 뱅크층(BNL)을 넘어 발광 영역(EMA)의 상측에 위치한 제1 서브 영역(SA1)까지 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 발광 소자(ED)들의 제1 단부와 접촉할 수 있다. 제1 연결 전극(CNE1)은 발광 영역(EMA)의 상측에 배치된 제1 서브 영역(SA1)에서 제3 절연층(PAS3)을 관통하는 제3 컨택홀(CT3)을 통해 연결 전극 패턴(CNP)과 직접 접촉하고, 제1 전극(RME1)과 전기적으로 연결될 수 있다.
제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 절연층(PAS2)과 제3 절연층(PAS3) 사이에 배치된 제1 연결 전극층에 포함될 수 있다. 제2 연결 전극(CNE2) 중 제2 뱅크 패턴(BP2) 상에 배치된 부분은 제2 전극(RME2)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장되어 뱅크층(BNL)을 넘어 발광 영역(EMA)의 상측에 위치한 제1 서브 영역(SA1)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 발광 소자(ED2)들의 제2 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제1 서브 영역(SA1)에서 제2 절연층(PAS2) 및 제3 절연층(PAS3)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전극(RME2)과 접촉할 수 있다.
연결 전극 패턴(CNP)은 해당 서브 화소(SPXn)의 발광 영역(EMA) 상측에 배치된 제1 서브 영역(SA1)에 배치될 수 있다. 연결 전극 패턴(CNP)은 제1 전극(RME1)과 중첩하도록 배치되며, 제1 전극(RME1)과 직접 접촉할 수 있다. 연결 전극 패턴(CNP)은 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제1 컨택홀(CT1)을 통해 제1 전극(RME1)과 직접 연결될 수 있다.
제3 연결 전극(CNE3)은 발광 영역(EMA) 내에서 제1 전극(RME1) 상에 배치되며 제2 연결 전극(CNE2)과 대향할 수 있다. 제3 연결 전극(CNE3)은 제3 절연층(PAS3) 상에 배치된 제2 연결 전극층에 포함될 수 있다. 제3 연결 전극(CNE3)은 제2 발광 소자(ED2)의 제1 단부와 접촉할 수 있다. 제3 연결 전극(CNE3)은 제1 방향(DR1)으로 연장된 길이가 제1 연결 전극(CNE1)보다 짧을 수 있다. 제3 연결 전극(CNE3)은 하부의 제1 전극(RME1) 또는 제2 전극(RME2)과 직접 연결되지 않을 수 있다.
제4 연결 전극(CNE4)은 제2 절연층(PAS2)과 제3 절연층(PAS3) 사이에 배치된 제1 연결 전극층에 포함될 수 있다. 제4 연결 전극(CNE4)은 발광 영역(EMA)에 배치된 제1 연장부(CN_E1), 제3 연결 전극(CNE3)과 접촉하는 제1 연결부(CN_C1), 및 제1 연장부(CN_E1)와 제1 연결부(CN_C1)를 연결하는 제1 우회부(CN_B1)를 포함할 수 있다.
제4 연결 전극(CNE4)의 제1 연장부(CN_E1)는 영역(EMA) 내에서 제1 연결 전극(CNE1)과 대향하며 제2 전극(RME2)의 제2 전극 분지부(RM_B2) 상에 배치될 수 있다. 제1 연장부(CN_E1)는 제1 발광 소자(ED1)들의 제2 단부와 접촉할 수 있다.
제4 연결 전극(CNE4)의 제1 우회부(CN_B1)는 발광 영역(EMA)의 하측에 배치된 뱅크층(BNL) 상에서 제2 방향(DR2)으로 연장되어 제1 연장부(CN_E1) 및 제1 연결부(CN_C1)를 연결할 수 있다. 제1 연결부(CN_C1)는 제1 우회부(CN_B1)와 연결되며 제1 방향(DR1)으로 연장될 수 있다. 제1 연결부(CN_C1)는 발광 영역(EMA)의 하측에 배치된 뱅크층(BNL)으로부터 제3 연결 전극(CNE3)과 중첩할 수 있을 정도의 길이를 가질 수 있다. 제1 연결부(CN_C1)는 제3 절연층(PAS3)을 관통하는 제4 컨택홀(CT4)을 통해 제3 연결 전극(CNE3)과 직접 연결될 수 있다. 제1 내지 제3 컨택홀(CT1, CT2, CT3)은 서브 영역(SA)에 배치된 반면, 제4 컨택홀(CT4)은 발광 영역(EMA)에 배치될 수 있다.
제4 연결 전극(CNE4)은 제1 연장부(CN_E1), 제1 우회부(CN_B1)들 및 제1 연결부(CN_C1)가 하나의 패턴으로 일체화될 수 있다. 제4 연결 전극(CNE4)은 발광 소자(ED)와 직접 접촉하는 제1 연장부(CN_E1), 뱅크층(BNL) 상에서 발광 영역(EMA), 및 제1 연결 전극(CNE1)을 우회하는 제1 우회부(CN_B1)들, 및 제3 연결 전극(CNE3)과 직접 연결된 제1 연결부(CN_C1)를 포함할 수 있다. 제4 연결 전극(CNE4)은 전극(RME)들과 직접 연결되지 않되, 제3 연결 전극(CNE3)과 전기적으로 연결될 수 있다.
표시 장치(10_3)는 상술한 실시예들과 다른 구조의 전극(RME) 및 뱅크 패턴(BP1, BP2)들을 포함할 수 있다. 발광 소자(ED)들은 배치 위치, 및 접촉하는 연결 전극(CNE)들의 종류에 따라 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)로 구분될 수 있으며, 이들은 전기적으로 직렬 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
SUB: 기판
RME: 전극 VIA: 비아층
PAS1, PAS2, PAS3: 제1 내지 제3 절연층
BP1, BP2: 뱅크 패턴
BNL: 뱅크층
ED: 발광 소자
CNE: 연결 전극

Claims (20)

  1. 제1 방향으로 연장된 제1 전극, 상기 제1 전극과 제2 방향으로 이격되고 상기 제1 방향으로 연장된 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치되고 상기 제1 전극 상에 배치된 제1 단부 및 상기 제2 전극 상에 배치된 제2 단부를 포함하는 복수의 발광 소자들;
    상기 제1 방향으로 연장되어 상기 제1 전극 상에 배치되고 상기 발광 소자의 상기 제1 단부와 접촉하는 제1 연결 전극;
    상기 제1 방향으로 연장되어 상기 제2 전극 상에 배치되고 상기 발광 소자의 상기 제2 단부와 접촉하는 제2 연결 전극; 및
    상기 제1 전극 상에 배치되며 상기 제1 연결 전극과 중첩하는 연결 전극 패턴을 포함하고,
    상기 제2 연결 전극은 상기 연결 전극 패턴과 동일한 재료를 포함하며,
    상기 제1 연결 전극의 두께는 상기 제2 연결 전극 및 상기 연결 전극 패턴의 두께보다 작은 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 연결 전극은 인듐 주석 산화물, 인듐 아연 산화물, 인듐 갈륨 산화물, 인듐 아연 주석 산화물, 인듐 갈륨 주석 산화물, 인듐 갈륨 아연 산화물, 및 인듐 갈륨 아연 주석 산화물 중 적어도 어느 하나를 포함하고,
    상기 제2 연결 전극 및 상기 연결 전극 패턴은 은, 구리, 알루미늄, 니켈, 란타늄, 티타늄, 몰리브덴, 및 나이오븀 중 적어도 어느 하나를 포함하거나 이들의 합금인 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 연결 전극의 두께는 500 Å 이상 1000 Å 이하이고,
    상기 제2 연결 전극 및 상기 연결 전극 패턴의 두께는 1000 Å 이상 3000 Å 이하인 표시 장치.
  4. 제2 항에 있어서,
    상기 발광 소자는 제1 반도체층,
    제2 반도체층, 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하고,
    상기 제2 반도체층은 상기 발광 소자의 상기 제1 단부에 배치되고,
    상기 제1 반도체층은 상기 발광 소자의 상기 제2 단부에 배치되며 상기 제2 연결 전극과 접촉하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상에서 상기 발광 소자들 상에 배치된 제2 절연층; 및
    상기 제2 절연층, 상기 제2 연결 전극 및 상기 연결 전극 패턴 상에 배치된 제3 절연층을 더 포함하고,
    상기 발광 소자는 상기 제1 절연층 상에 직접 배치되고,
    상기 제1 연결 전극은 일부분이 상기 제3 절연층 상에 직접 배치된 표시 장치.
  6. 제5 항에 있어서,
    상기 연결 전극 패턴은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 전극과 직접 접촉하고,
    상기 제2 연결 전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 전극과 직접 접촉하며,
    상기 제1 연결 전극은 상기 제3 절연층을 관통하는 제3 컨택홀을 통해 상기 연결 전극 패턴과 직접 접촉하는 표시 장치.
  7. 제5 항에 있어서,
    상기 제1 절연층 상에 배치되고 상기 발광 소자들이 배치된 발광 영역, 및
    상기 발광 영역의 일 측에 배치된 서브 영역을 둘러싸는 뱅크층을 더 포함하고,
    상기 제1 전극 및 상기 제2 전극은 상기 발광 영역 및 상기 서브 영역에 걸쳐 배치되며,
    상기 연결 전극 패턴은 상기 서브 영역에 배치된 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 전극과 이격되며 상기 제1 전극을 사이에 두고 서로 이격된 복수의 상기 제2 전극을 포함하고,
    상기 발광 소자는 제1 단부가 상기 제1 전극 상에 배치되고 제2 단부가 상기 제2 전극 중 어느 하나 상에 배치된 제1 발광 소자, 및
    제1 단부가 상기 제1 전극 상에 배치되고 제2 단부가 상기 제2 전극 중 다른 하나 상에 배치된 제2 발광 소자를 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 연결 전극은 상기 제1 전극 상에 배치되며 상기 제1 발광 소자의 상기 제1 단부와 접촉하고,
    상기 제2 연결 전극은 상기 제2 발광 소자의 상기 제2 단부가 배치된 상기 제2 전극 상에 배치되며 상기 제2 발광 소자의 상기 제2 단부와 접촉하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 전극 상에서 상기 제1 연결 전극과 이격되며 상기 제2 발광 소자의 상기 제1 단부와 접촉하는 제3 연결 전극, 및
    상기 제2 발광 소자의 상기 제2 단부 및 상기 제3 연결 전극과 접촉하는 제4 연결 전극을 더 포함하고,
    상기 제4 연결 전극은 상기 제2 발광 소자의 상기 제2 단부가 배치된 제2 전극 상에 배치된 제1 연장부,
    상기 제3 연결 전극과 접촉하는 제1 연결부, 및
    상기 제1 연장부 및 상기 제1 연결부와 각각 연결되며 상기 제1 연결 전극을 우회하는 제1 우회부를 포함하는 표시 장치.
  11. 제1 방향으로 연장된 제1 전극, 상기 제1 전극과 제2 방향으로 이격되고 상기 제1 방향으로 연장된 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치되고 상기 제1 전극 상에 배치된 제1 단부 및 상기 제2 전극 상에 배치된 제2 단부를 포함하는 복수의 발광 소자들;
    상기 제1 방향으로 연장되어 상기 제1 전극 상에 배치된 제1 연결 전극;
    상기 제1 방향으로 연장되어 상기 제2 전극 상에 배치된 제2 연결 전극;
    상기 제1 전극 상에서 상기 제1 연결 전극과 상기 제1 방향으로 이격되어 배치되고, 상기 제2 연결 전극과 상기 제2 방향으로 대향하는 제3 연결 전극;
    상기 제1 연결 전극과 상기 제2 방향으로 대향하는 제1 연장부를 포함하는 제4 연결 전극; 및
    상기 제1 전극 상에 배치되며 상기 제1 연결 전극과 중첩하는 연결 전극 패턴을 포함하고,
    상기 제4 연결 전극은 상기 제1 전극 상에 배치되며 상기 제3 연결 전극과 접촉하는 제1 연결부, 및 상기 제1 연장부 및 상기 제1 연결부와 각각 연결되며 상기 제1 연결 전극을 우회하는 우회부를 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 연결 전극 및 상기 제3 연결 전극은 인듐 주석 산화물, 인듐 아연 산화물, 인듐 갈륨 산화물, 인듐 아연 주석 산화물, 인듐 갈륨 주석 산화물, 인듐 갈륨 아연 산화물, 및 인듐 갈륨 아연 주석 산화물 중 적어도 어느 하나를 포함하고,
    상기 제2 연결 전극, 상기 제4 연결 전극 및 상기 연결 전극 패턴은 은, 구리, 알루미늄, 니켈, 란타늄, 티타늄, 몰리브덴, 및 나이오븀 중 적어도 어느 하나를 포함하거나 이들의 합금이고,
    상기 제1 연결 전극 및 상기 제3 연결 전극의 두께는 상기 제2 연결 전극, 상기 제4 연결 전극 및 상기 연결 전극 패턴의 두께보다 작은 표시 장치.
  13. 제12 항에 있어서,
    상기 제4 연결 전극의 상기 제1 연장부는 상기 제2 전극 상에서 상기 제2 연결 전극과 상기 제1 방향으로 이격되어 배치되고,
    상기 발광 소자는 상기 제1 연결 전극과 접촉하는 제1 단부 및 상기 제4 연결 전극의 상기 제1 연장부와 접촉하는 제2 단부를 포함하는 제1 발광 소자, 및
    상기 제3 연결 전극과 접촉하는 제1 단부 및 상기 제2 연결 전극과 접촉하는 제2 단부를 포함하는 제2 발광 소자를 포함하는 표시 장치.
  14. 제11 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되고 상기 발광 소자들이 배치된 발광 영역, 및 상기 발광 영역의 일 측에 배치된 서브 영역을 둘러싸는 뱅크층을 더 포함하고,
    상기 제4 연결 전극의 상기 우회부는 상기 서브 영역에서 상기 제2 방향으로 연장된 제1 우회부,
    상기 제1 우회부와 연결되어 상기 뱅크층 상에서 상기 제1 방향으로 연장된 제2 우회부, 및
    상기 제2 우회부 및 상기 제1 연결부와 연결되어 상기 제2 방향으로 연장되며 상기 제2 연결 전극과 이격된 제3 우회부를 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 절연층 상에서 상기 발광 소자들 상에 배치된 제2 절연층; 및
    상기 제2 절연층, 상기 제2 연결 전극, 상기 제4 연결 전극 및 상기 연결 전극 패턴 상에 배치된 제3 절연층을 더 포함하고,
    상기 발광 소자는 상기 제1 절연층 상에 직접 배치되고,
    상기 제1 연결 전극 및 상기 제3 연결 전극은 일부분이 상기 제3 절연층 상에 직접 배치된 표시 장치.
  16. 제15 항에 있어서,
    상기 연결 전극 패턴은 상기 서브 영역에서 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 전극과 직접 접촉하고,
    상기 제2 연결 전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 전극과 직접 접촉하며,
    상기 제1 연결 전극은 상기 제3 절연층을 관통하는 제3 컨택홀을 통해 상기 연결 전극 패턴과 직접 접촉하고,
    상기 제3 연결 전극은 상기 발광 영역 내에서 상기 제3 절연층을 관통하는 제4 컨택홀을 통해 상기 제4 연결 전극과 접촉하는 표시 장치.
  17. 제14 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 사이에서 상기 제1 방향으로 연장된 제3 전극; 및
    상기 제2 전극을 사이에 두고 상기 제3 전극과 상기 제2 방향으로 이격된 제4 전극을 더 포함하고,
    상기 제4 연결 전극의 상기 제1 연장부는 상기 제3 전극 상에서 상기 제1 연결 전극과 상기 제2 연결 전극 사이에 배치되고,
    상기 발광 소자는 상기 제1 전극 상에 배치되고 상기 제1 연결 전극과 접촉하는 제1 단부를 포함하는 제1 발광 소자;
    상기 제2 전극 상에 배치되고 상기 제2 연결 전극과 접촉하는 제2 단부를 포함하는 제2 발광 소자;
    상기 제1 전극 상에 배치되고 상기 제3 연결 전극과 접촉하는 제1 단부를 포함하는 제3 발광 소자; 및
    상기 제4 전극 상에 배치된 제1 단부 및 상기 제2 전극 상에 배치된 제2 단부를 포함하는 제4 발광 소자를 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제3 전극 상에 배치되어 상기 제3 발광 소자의 제2 단부와 접촉하는 제2 연장부를 포함하는 제5 연결 전극;
    상기 제4 전극 상에 배치되어 상기 제4 발광 소자의 상기 제1 단부와 접촉하는 제6 연결 전극;
    상기 제2 전극 상에 배치되어 상기 제4 발광 소자의 제2 단부와 접촉하는 제3 연장부를 포함하는 제7 연결 전극; 및
    상기 제4 전극 상에 배치되어 상기 제2 발광 소자의 상기 제1 단부와 접촉하는 제8 연결 전극을 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제6 연결 전극 및 상기 제8 연결 전극은 상기 제1 연결 전극과 동일한 재료를 포함하고,
    상기 제5 연결 전극 및 상기 제7 연결 전극은 상기 제2 연결 전극과 동일한 재료를 포함하는 표시 장치.
  20. 제18 항에 있어서,
    상기 제5 연결 전극은 상기 제2 연장부와 연결되고 상기 뱅크층 상에서 상기 제2 방향으로 연장된 제4 우회부; 및
    상기 제4 우회부로부터 상기 제1 방향으로 연장되어 상기 제6 연결 전극과 접촉하는 제2 연결부를 더 포함하고,
    상기 제7 연결 전극은 상기 제3 연장부와 연결되고 상기 제2 발광 소자 및 상기 제4 발광 소자 사이에서 상기 제2 방향으로 연장된 제5 우회부; 및
    상기 제5 우회부로부터 상기 제1 방향으로 연장되어 상기 제8 연결 전극과 연결된 제3 연결부를 더 포함하는 표시 장치.
KR1020210159530A 2021-11-18 2021-11-18 표시 장치 KR20230073406A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210159530A KR20230073406A (ko) 2021-11-18 2021-11-18 표시 장치
US17/896,462 US20230155064A1 (en) 2021-11-18 2022-08-26 Display device
PCT/KR2022/017421 WO2023090743A1 (ko) 2021-11-18 2022-11-08 표시 장치
CN202211399930.XA CN116137791A (zh) 2021-11-18 2022-11-09 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210159530A KR20230073406A (ko) 2021-11-18 2021-11-18 표시 장치

Publications (1)

Publication Number Publication Date
KR20230073406A true KR20230073406A (ko) 2023-05-26

Family

ID=86324147

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210159530A KR20230073406A (ko) 2021-11-18 2021-11-18 표시 장치

Country Status (4)

Country Link
US (1) US20230155064A1 (ko)
KR (1) KR20230073406A (ko)
CN (1) CN116137791A (ko)
WO (1) WO2023090743A1 (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102299992B1 (ko) * 2018-04-25 2021-09-10 삼성디스플레이 주식회사 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법
KR20210008252A (ko) * 2019-07-12 2021-01-21 삼성디스플레이 주식회사 화소, 이를 구비한 표시 장치 및 그의 제조 방법
KR20210086805A (ko) * 2019-12-30 2021-07-09 삼성디스플레이 주식회사 표시장치 및 이의 제조방법
KR20210132259A (ko) * 2020-04-24 2021-11-04 삼성디스플레이 주식회사 화소, 이를 구비한 표시 장치, 및 그의 제조 방법

Also Published As

Publication number Publication date
WO2023090743A1 (ko) 2023-05-25
CN116137791A (zh) 2023-05-19
US20230155064A1 (en) 2023-05-18

Similar Documents

Publication Publication Date Title
KR20230134039A (ko) 배선 기판 및 이를 포함하는 표시 장치
KR20230073406A (ko) 표시 장치
KR20230054532A (ko) 표시 장치
KR20230118212A (ko) 표시 장치 및 이의 제조 방법
EP4167283A1 (en) Display device
US20230163247A1 (en) Light emitting element and display device including the same
KR20230128179A (ko) 표시 장치
EP4109529A1 (en) Wiring substrate and display device including the same
US20230207610A1 (en) Display device
KR20230014038A (ko) 표시 장치
KR20230121656A (ko) 표시 장치
KR20230094212A (ko) 표시 장치
KR20230092055A (ko) 표시 장치
KR20230076925A (ko) 배선 기판 및 이를 포함하는 표시 장치
KR20230121657A (ko) 표시 장치
KR20230120152A (ko) 표시 장치
KR20240017198A (ko) 표시 장치 및 이의 제조 방법
KR20230143240A (ko) 배선 기판 및 이를 포함하는 표시 장치
KR20230142010A (ko) 표시 장치
KR20240050554A (ko) 표시 장치
KR20230142064A (ko) 표시 장치 및 이의 제조 방법
KR20230115364A (ko) 표시 장치
KR20230097282A (ko) 표시 장치
KR20230132030A (ko) 표시 장치 및 이의 제조 방법
KR20230110392A (ko) 표시 장치