KR20230097282A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20230097282A
KR20230097282A KR1020210186434A KR20210186434A KR20230097282A KR 20230097282 A KR20230097282 A KR 20230097282A KR 1020210186434 A KR1020210186434 A KR 1020210186434A KR 20210186434 A KR20210186434 A KR 20210186434A KR 20230097282 A KR20230097282 A KR 20230097282A
Authority
KR
South Korea
Prior art keywords
light emitting
electrode
disposed
bank
layer
Prior art date
Application number
KR1020210186434A
Other languages
English (en)
Inventor
김재훈
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210186434A priority Critical patent/KR20230097282A/ko
Priority to US17/868,216 priority patent/US20230207543A1/en
Priority to CN202211412114.8A priority patent/CN116344704A/zh
Publication of KR20230097282A publication Critical patent/KR20230097282A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H01L33/46—Reflective coating, e.g. dielectric Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H01L33/60—Reflective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 서로 이격된 복수의 뱅크 패턴들, 상기 기판 상에 배치되며, 서로 평행하게 연장되고 서로 이격된 복수의 전극들, 상기 복수의 전극들 및 상기 뱅크 패턴들 상에 배치된 제1 절연층, 및 상기 제1 절연층 상에 배치되며, 양 단부가 상기 복수의 전극들 상에 배치된 복수의 발광 소자들을 포함하고, 상기 복수의 뱅크 패턴들은 서로 대향하는 측면들을 포함하며, 상기 복수의 발광 소자들 중 일부는 상기 복수의 뱅크 패턴들의 상기 측면들 상에 배치된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 발광 소자들의 정렬시 발광 소자들이 뭉치는 것을 방지하여 점등 불량을 개선하고 휘도를 향상시킬 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 서로 이격된 복수의 뱅크 패턴들, 상기 기판 상에 배치되며, 서로 평행하게 연장되고 서로 이격된 복수의 전극들, 상기 복수의 전극들 및 상기 뱅크 패턴들 상에 배치된 제1 절연층, 및 상기 제1 절연층 상에 배치되며, 양 단부가 상기 복수의 전극들 상에 배치된 복수의 발광 소자들을 포함하고, 상기 복수의 뱅크 패턴들은 서로 대향하는 측면들을 포함하며, 상기 복수의 발광 소자들 중 일부는 상기 복수의 뱅크 패턴들의 상기 측면들 상에 배치될 수 있다.
상기 복수의 뱅크 패턴들은 일 방향으로 연장된 제1 뱅크 패턴 및 상기 제1 뱅크 패턴과 평행하게 배치된 제2 뱅크 패턴을 포함하고, 상기 복수의 발광 소자들은 상기 제1 뱅크 패턴의 측면, 상기 제2 뱅크 패턴의 측면, 및 상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴 사이에 배치될 수 있다.
상기 복수의 전극들은 상기 제1 뱅크 패턴과 중첩하는 제1 전극, 상기 제2 뱅크 패턴과 중첩하는 제2 전극, 상기 제1 뱅크 패턴과 중첩하며 상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 및 상기 제2 뱅크 패턴과 중첩하며 상기 제3 전극과 상기 제2 전극 사이에 배치된 제4 전극을 포함할 수 있다.
상기 복수의 발광 소자들은 상기 제1 전극과 상기 제3 전극 상에 배치된 제1 발광 소자, 상기 제3 전극과 상기 제4 전극 상에 배치된 제2 발광 소자, 및 상기 제4 전극과 상기 제2 전극 상에 배치된 제3 발광 소자를 포함할 수 있다.
상기 제1 발광 소자는 상기 제1 뱅크 패턴과 중첩하고, 상기 제3 발광 소자는 상기 제2 뱅크 패턴과 중첩하며, 상기 제2 발광 소자는 상기 제1 뱅크 패턴 및 상기 제2 뱅크 패턴과 비중첩할 수 있다.
상기 제1 발광 소자의 길이 방향은 상기 제1 뱅크 패턴의 측면과 평행하고, 상기 제2 발광 소자의 길이 방향은 상기 기판과 평행하며, 상기 제3 발광 소자의 길이 방향은 상기 제2 뱅크 패턴의 측면과 평행할 수 있다.
상기 복수의 전극들 상에 배치되는 복수의 연결 전극들을 더 포함하고, 상기 복수의 연결 전극들은 상기 제1 발광 소자의 제1 단부와 접촉하는 제1 연결 전극, 상기 제3 발광 소자의 제1 단부와 접촉하는 제2 연결 전극, 상기 제1 발광 소자의 제2 단부 및 상기 제2 발광 소자의 제1 단부와 접촉하는 제3 연결 전극, 및 상기 제2 발광 소자의 제2 단부 및 상기 제3 발광 소자의 제2 단부와 접촉하는 제4 연결 전극을 포함할 수 있다.
상기 제1 연결 전극 및 상기 제2 연결 전극은 상기 복수의 전극들과 평행하게 연장될 수 있다.
상기 제3 연결 전극은 상기 제1 연결 전극과 인접하고 상기 제1 연결 전극과 평행한 제1 연장부, 상기 제2 연결 전극과 인접하고 상기 제2 연결 전극과 평행한 제2 연장부, 및 상기 제1 연장부와 상기 제2 연장부를 연결하는 제1 연결부를 포함하고, 상기 제1 연장부는 상기 제1 발광 소자의 제2 단부에 접촉하고 상기 제2 연장부는 상기 제2 발광 소자의 제1 단부와 접촉할 수 있다.
상기 제4 연결 전극은 상기 제1 연결 전극과 인접하고 상기 제1 연결 전극과 평행한 제3 연장부, 상기 제2 연결 전극과 인접하고 상기 제2 연결 전극과 평행한 제4 연장부, 및 상기 제3 연장부와 상기 제4 연장부를 연결하는 제2 연결부를 포함하고, 상기 제3 연장부는 상기 제2 발광 소자의 제2 단부에 접촉하고 상기 제4 연장부는 상기 제3 발광 소자의 제2 단부와 접촉할 수 있다.
상기 복수의 뱅크 패턴들은 각각 상기 복수의 뱅크 패턴들을 관통하는 뱅크홀을 포함하고, 상기 뱅크홀들 내부에 배치된 반사층을 더 포함할 수 있다.
상기 복수의 뱅크 패턴들은 각각 상기 복수의 뱅크 패턴들의 상면으로부터 두께 방향으로 오목한 뱅크홈을 포함하고, 상기 뱅크홈들 내부에 배치된 반사층을 더 포함할 수 있다.
또한, 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 비아층, 상기 비아층 상에 배치되며, 제1 방향으로 평행하게 연장된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되며, 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들, 및 상기 제1 절연층 상에 배치되며, 상기 복수의 발광 소자들의 제1 단부와 접촉하는 제1 연결 전극 및 상기 복수의 발광 소자들의 제2 단부와 접촉하는 제2 연결 전극을 포함하며, 상기 비아층은 상기 비아층의 상면으로부터 두께 방향으로 오목한 비아홈을 포함하고, 상기 제1 전극, 상기 제2 전극 및 상기 복수의 발광 소자들은 상기 비아홈 내에 배치될 수 있다.
상기 복수의 발광 소자들 중 일부는 상기 두께 방향으로 서로 적층될 수 있다.
상기 제1 연결 전극은 상기 두께 방향으로 적층된 상기 복수의 발광 소자들의 상기 제1 단부들에 연속적으로 배치되고, 상기 제2 연결 전극은 상기 두께 방향으로 적층된 상기 복수의 발광 소자들의 상기 제2 단부들에 연속적으로 배치될 수 있다.
상기 비아홈의 깊이는 상기 비아층의 두께보다 작으며, 상기 복수의 발광 소자들 중 일부는 상기 비아홈과 중첩하며 상기 비아층의 상면 위로 돌출될 수 있다.
상기 비아층 상에 배치되며, 상기 복수의 발광 소자들이 배치된 발광 영역 및 상기 발광 영역과 이격된 서브 영역을 구분하는 뱅크층을 더 포함할 수 있다.
상기 비아홈은 상기 발광 영역 내에 배치되며, 상기 제1 전극과 평행하게 연장될 수 있다.
상기 비아홈은 상기 제1 방향과 교차하는 제2 방향으로 측정된 폭을 가지며, 상기 복수의 발광 소자들은 상기 제2 방향으로 연장된 길이를 가지고, 상기 비아홈의 폭은 상기 복수의 발광 소자들의 길이보다 클 수 있다.
상기 제1 전극과 상기 제2 전극은 상기 제2 방향으로 서로 이격되며, 상기 제1 전극과 상기 제2 전극이 이격된 간격은 상기 비아홈과 중첩할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 뱅크 패턴들의 측면에 발광 소자들을 더 정렬 배치함으로써, 서브 화소의 발광 면적을 증가시키고, 발광 소자들이 뭉치는 것을 방지할 수 있다. 따라서, 발광 소자들과 연결 전극들의 접촉 불량에 따른 발광 불량을 개선하여 표시 품질을 향상시킬 수 있다.
또한, 뱅크 패턴 내에 반사층을 형성하여, 발광 소자들의 발광 효율을 더욱 향상시킬 수 있다.
또한, 비아층의 비아홈 내에 발광 소자들을 정렬 배치하고 연결 전극들의 일부가 비아홈 내의 발광 소자들에 각각 접촉함으로써, 발광 소자들이 뭉치는 것을 방지하고 휘도를 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 4은 도 3의 E1-E1'선을 따라 자른 단면도이다.
도 5는 도 3의 E2-E2'선을 따라 자른 단면도이다.
도 6은 도 4의 A 영역을 확대한 단면도이다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
도 8은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 9는 도 8의 E3-E3'선을 따라 자른 일 예를 나타낸 단면도이다.
도 10은 도 9의 B 영역을 확대한 도면이다.
도 11은 도 8의 E3-E3'선을 따라 자른 다른 예를 나타낸 단면도이다.
도 12는 또 다른 실시예에 따른 표시 장치의 일 화소를 개략적으로 나타내는 평면도이다.
도 13은 도 12의 E4-E4'선을 따라 자른 단면도이다.
도 14는 도 12의 E5-E5'선을 따라 자른 단면도이다.
도 15는 또 다른 실시예에 따른 표시 장치의 일 서브 화소의 비아홈을 개략적으로 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 3은 일 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 2는 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME: RME1, RME2, RME3, RME4)들, 뱅크 패턴(BP1, BP2)들과 뱅크층(BNL), 복수의 발광 소자(ED: ED1, ED2, ED3)들 및 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4)의 평면 배치를 도시하고 있다.
도 2 및 도 3을 참조하면, 표시 장치(10)의 화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 방출하고, 제2 서브 화소(SPX2)는 제2 색의 광을 방출하며, 제3 서브 화소(SPX3)는 제3 색의 광을 방출할 수 있다. 일 예로, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 도면에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 해당 서브 화소(SPXn)의 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 타 측인 하측에 배치될 수 있다. 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)을 따라 교번되어 배열되며, 제1 방향(DR1)으로 이격된 서로 다른 서브 화소(SPXn)의 발광 영역(EMA) 사이에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)과 서브 영역(SA)은 서로 제1 방향(DR1)으로 교대 배열되고, 발광 영역(EMA) 및 서브 영역(SA) 각각은 제2 방향(DR2)으로 반복 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 2와 다른 배열을 가질 수도 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.
표시 장치(10)는 복수의 전극(RME: RME1, RME2, RME3, RME4)들, 뱅크 패턴(BP1, BP2)들, 뱅크층(BNL), 발광 소자(ED: ED1, ED2, ED3)들, 및 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4)들을 포함할 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 뱅크 패턴(BP1, BP2)들은 제2 방향(DR2)으로 일정 폭을 갖고 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
예를 들어, 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 서로 제2 방향(DR2)으로 이격된 제1 뱅크 패턴(BP1), 및 제2 뱅크 패턴(BP2)을 포함할 수 있다. 제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 일 측인 좌측에 배치되고, 제2 뱅크 패턴(BP2)들은 제1 뱅크 패턴(BP1)과 이격되어 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 타 측인 우측에 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치되며, 표시 영역(DPA)에서 섬형의 패턴으로 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이보다 작을 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분과 이격될 수 있다. 다만, 이에 제한되지 않고, 뱅크 패턴(BP1, BP2)들은 뱅크층(BNL)과 일체화되거나, 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 일부 중첩할 수도 있다. 이 경우, 뱅크 패턴(BP1, BP2)들의 제1 방향(DR1) 길이는 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이와 동일하거나 더 클 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)의 폭이 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 이들은 서로 다른 폭을 가질 수도 있다. 예를 들어, 어느 한 뱅크 패턴은 다른 뱅크 패턴보다 큰 폭을 가질 수 있고, 폭이 큰 뱅크 패턴은 제2 방향(DR2)으로 인접한 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치될 수 있다. 이 경우, 복수의 발광 영역(EMA)에 걸쳐 배치된 뱅크 패턴은 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 뱅크 패턴(BP2)과 두께 방향으로 중첩할 수 있다. 도면에서는 각 서브 화소(SPXn)마다 2개의 뱅크 패턴(BP1, BP2)이 동일한 폭을 갖고 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 뱅크 패턴(BP1, BP2)들의 개수 및 형상은 전극(RME)들의 개수 또는 배치 구조에 따라 달라질 수 있다.
복수의 전극(RME: RME1, RME2, RME3, RME4)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME1, RME2, RME3, RME4)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 후술하는 발광 소자(ED)와 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며, 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1), 제2 전극(RME2), 제3 전극(RME3) 및 제4 전극(RME4)을 포함할 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심에서 우측에 배치된다. 제3 전극(RME3)은 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치되고, 제4 전극(RME4)은 제2 전극(RME2)과 제3 전극(RME3) 사이에 배치될 수 있다. 복수의 전극(RME)들은 서브 화소(SPXn)의 좌측으로부터 우측으로 갈수록 제1 전극(RME1), 제3 전극(RME3), 제4 전극(RME4) 및 제2 전극(RME2)이 순차적으로 배치될 수 있다.
제1 전극(RME1)과 제3 전극(RME3)은 일부가 제1 뱅크 패턴(BP1) 상에 배치되고, 제2 전극(RME2)과 제4 전극(RME4)은 일부가 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제1 전극(RME1), 제2 전극(RME2), 제3 전극(RME3) 및 제4 전극(RME4)은 뱅크층(BNL)을 넘어 해당 서브 화소(SPXn) 및 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1), 제2 전극(RME2), 제3 전극(RME3) 및 제4 전극(RME4)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.
복수의 전극(RME)들 중, 제1 전극(RME1)과 제2 전극(RME2)은 컨택홀(CTD, CTS)을 통해 하부의 제3 도전층과 연결될 수 있다. 다만, 제3 전극(RME3)과 제4 전극(RME4)은 하부의 제3 도전층과 직접 연결되지 않으며, 발광 소자(ED)들 및 연결 전극(CNE)들을 통해 제1 전극(RME1) 및 제2 전극(RME2)과 전기적으로 연결될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 연결된 제1 타입 전극이고, 제3 전극(RME3)과 제4 전극(RME4)은 그렇지 않은 제2 타입 전극일 수 있다. 제2 타입 전극들은 연결 전극(CNE)과 함께 발광 소자(ED)들의 전기적 연결 경로를 제공할 수 있다.
도면에서는 각 서브 화소(SPXn)마다 4개의 전극(RME)들이 제1 방향(DR1)으로 연장된 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치(10)는 하나의 서브 화소(SPXn)에 더 적은 수의 전극(RME)들이 배치되거나, 더 많은 수의 전극(RME)들이 배치될 수도 있다. 또한, 전극(RME)들이 부분적으로 절곡되고, 위치에 따라 폭이 다른 형상을 가질 수도 있다.
뱅크층(BNL)은 복수의 서브 화소(SPXn)들, 및 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 표시 장치(10)의 서브 화소(SPXn)들, 발광 영역(EMA) 및 서브 영역(SA)은 뱅크층(BNL)의 배치에 의해 구분되는 영역들일 수 있다. 복수의 서브 화소(SPXn)들과 발광 영역(EMA)들, 및 서브 영역(SA)들 사이의 간격은 뱅크층(BNL)의 폭에 따라 달라질 수 있다.
뱅크층(BNL)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크층(BNL)은 서브 화소(SPXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
복수의 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이, 또는 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들 중 일부는 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치되고, 다른 일부는 제1 뱅크 패턴(BP1)의 측면 상에 배치되고, 또 다른 일부는 제2 뱅크 패턴(BP2)의 측면 상에 배치될 수 있다. 일 실시예에 따르면, 발광 소자(ED)는 제1 뱅크 패턴(BP1)의 측면 상에 배치된 제1 발광 소자(ED1), 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치된 제2 발광 소자(ED2), 및 제2 뱅크 패턴(BP2)의 측면 상에 배치된 제3 발광 소자(ED3)를 포함할 수 있다. 제1 발광 소자(ED1)는 제1 전극(RME1)과 제3 전극(RME3) 상에 배치되고, 제2 발광 소자(ED2)는 제3 전극(RME3)과 제4 전극(RME4) 상에 배치되며, 제3 발광 소자(ED3)는 제4 전극(RME4)과 제2 전극(RME2) 상에 배치될 수 있다. 예시적인 실시예에서, 제1 발광 소자(ED1)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 좌측에 배치되고, 제2 발광 소자(ED2)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 중심에 배치되며, 제3 발광 소자(ED3)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 우측에 배치될 수 있다. 다만, 각 발광 소자(ED)들은 발광 영역(EMA)에서 배치된 위치에 따라 구분되는 것이 아니며, 후술하는 연결 전극(CNE)과의 연결 관계에 따라 구분된 것일 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들의 배치 구조에 따라 양 단부가 접촉하는 연결 전극(CNE)이 서로 다를 수 있고, 접촉하는 연결 전극(CNE)의 종류에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
복수의 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4)들은 복수의 전극(RME)들, 및 뱅크 패턴(BP1, BP2)들 상에 배치될 수 있다. 복수의 연결 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 각 연결 전극(CNE)들은 발광 소자(ED)들과 접촉하고, 전극(RME)들 또는 그 하부의 도전층과 전기적으로 연결될 수 있다.
연결 전극(CNE)들은 각 서브 화소(SPXn)에 배치된 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 또는 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 또는 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다.
제3 연결 전극(CNE3)은 제3 전극(RME3) 상에 배치된 제1 연장부(CN_E1), 제4 전극(RME4) 상에 배치된 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 이격 대향하고, 제2 연장부(CN_E2)는 제4 연결 전극(CNE4)의 제3 연장부(CN_E3)와 제2 방향(DR2)으로 이격 대향할 수 있다. 제1 연결부(CN_B1)는 제3 전극(RME3) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다.
제4 연결 전극(CNE4)은 제3 전극(RME3) 상에 배치된 제3 연장부(CN_E3), 제4 전극(RME4) 상에 배치된 제4 연장부(CN_E4), 및 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제3 연장부(CN_E3)는 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)와 제2 방향(DR2)으로 이격 대향하고, 제4 연장부(CN_E4)는 제2 연결 전극(CNE2)과 제2 방향(DR2)으로 이격 대향할 수 있다. 제2 연결부(CN_B2)는 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제3 도전층과 직접 연결된 제1 전극(RME1) 및 제2 전극(RME2)과 접촉하는 제1 타입 연결 전극이고, 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)은 제3 도전층과 직접 연결되지 않는 제3 전극(RME3) 및 제4 전극(RME4)과 접촉하는 제2 타입 연결 전극일 수 있다.
상술한 바와 같이, 연결 전극(CNE)들의 배치 구조에 대응하여 복수의 발광 소자(ED)들은 양 단부가 접촉하는 연결 전극(CNE)에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
제1 발광 소자(ED1) 및 제3 발광 소자(ED3)는 제1 단부가 제1 타입 연결 전극과 접촉하고 제2 단부가 제2 타입 연결 전극과 접촉할 수 있다. 제1 발광 소자(ED1)는 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)과 접촉하고, 제3 발광 소자(ED3)는 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)과 접촉할 수 있다. 제3 발광 소자(ED3)는 제1 단부 및 제2 단부가 제2 타입 연결 전극과 접촉할 수 있다. 제3 발광 소자(ED3)는 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)과 접촉할 수 있다.
복수의 발광 소자(ED)들은 복수의 연결 전극(CNE)들을 통해 서로 직렬로 연결될 수 있다. 본 실시예에 따른 표시 장치(10)는 각 서브 화소(SPXn)마다 더 많은 수의 발광 소자(ED)들을 포함하며 이들의 직렬 연결을 구성할 수 있어, 단위 면적 당 발광량이 더욱 증가할 수 있다.
도 4은 도 3의 E1-E1'선을 따라 자른 단면도이다. 도 5는 도 3의 E2-E2'선을 따라 자른 단면도이다. 도 6은 도 4의 A 영역을 확대한 단면도이다.
도 4는 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부와 전극 컨택홀(CTD, CTS)들을 가로지르는 단면을 도시하고 있고, 도 5는 제1 서브 화소(SPXn)에 배치된 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있다.
도 3 내지 도 6을 참조하여 표시 장치(10)의 단면 구조에 대하여 설명하면, 표시 장치(10)는 기판(SUB)과 그 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 또한, 표시 장치(10)는 복수의 전극(RME: RME1, RME2, RME3, RME4)들, 발광 소자(ED: ED1, ED2, ED3) 및 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4)을 포함할 수 있다.
기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 기판(SUB)은 표시 영역(DPA)과 이를 둘러싸는 비표시 영역(NDA)을 포함하고, 표시 영역(DPA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다.
제1 도전층은 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 표시 영역(DPA)에서 반도체층 상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터(T1, T2)의 게이트 절연막의 역할을 할 수 있다. 도면에서는 제1 게이트 절연층(GI)이 후술하는 제2 도전층의 게이트 전극(G1, G2)과 함께 패터닝되어, 제2 도전층과 반도체층의 액티브층(ACT1, ACT2) 사이에 부분적으로 배치된 것이 예시되어 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 게이트 절연층(GI)은 버퍼층(BL) 상에 전면적으로 배치될 수도 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 표시 영역(DPA)에 배치되는 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP1)과, 각 트랜지스터(T1, T2)들의 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함할 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 제2 전압 배선(VL2)은 후술하는 제2 전극(RME2)과 직접 연결될 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 버퍼층(BL)을 관통하는 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 또한, 제1 도전 패턴(CDP1)은 후술하는 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1) 또는 제1 연결 전극(CNE1)으로 전달할 수 있다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
비아층(VIA)은 표시 영역(DPA)에서 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
표시 장치(10)는 비아층(VIA) 상에 배치된 표시 소자층으로서, 뱅크 패턴(BP1, BP2)들, 복수의 전극(RME: RME1, RME2, RME3, RME4)들과 뱅크층(BNL), 복수의 발광 소자(ED: ED1, ED2, ED3)들과 복수의 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4)들을 포함할 수 있다. 또한, 표시 장치(10)는 비아층(VIA) 상에 배치된 절연층(PAS1, PAS2, PAS3)들을 포함할 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 직접 배치될 수 있고, 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 뱅크 패턴(BP1, BP2)의 돌출된 부분은 경사지거나 일정 곡률을 갖고 휘어진 측면을 가질 수 있고, 발광 소자(ED)들에서 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치되는 전극(RME)들에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 도면에 예시된 바와 달리, 뱅크 패턴(BP1, BP2)은 단면도 상 외면이 일정 곡률을 갖고 휘어진 형상, 예컨대 반원 또는 반타원의 형상을 가질 수도 있다. 뱅크 패턴(BP1, BP2)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME: RME1, RME2, RME3, RME4)들은 뱅크 패턴(BP1, BP2) 및 비아층(VIA) 상에 배치되어 이들과 중첩할 수 있다. 제1 전극(RME1), 제2 전극(RME2), 제3 전극(RME4) 및 제4 전극(RME4)은 적어도 뱅크 패턴(BP1, BP2)의 경사진 측면 상에 배치될 수 있다. 예를 들어, 제1 전극(RME1)과 제3 전극(RME3)은 제1 뱅크 패턴(BP1)과 중첩할 수 있다. 제1 전극(RME1)과 제3 전극(RME3)은 적어도 일부가 제1 뱅크 패턴(BP1)의 경사진 측면 상에 배치될 수 있고, 나머지 일부는 비아층(VIA)의 상면 상에 배치될 수 있다. 제2 전극(RME2)과 제4 전극(RME4)은 제2 뱅크 패턴(BP2)과 중첩할 수 있다. 제2 전극(RME2)과 제4 전극(RME4)은 적어도 일부가 제2 뱅크 패턴(BP2)의 경사진 측면 상에 배치될 수 있고, 나머지 일부는 비아층(VIA)의 상면 상에 배치될 수 있다.
복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 뱅크 패턴(BP1, BP2)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있고, 제3 전극(RME3)과 제4 전극(RME4)이 제2 방향(DR2)으로 이격된 간격은 뱅크 패턴(BP1, BP2)들 사이의 간격보다 좁을 수 있다. 제1 전극(RME1), 제2 전극(RME2), 제3 전극(RME4) 및 제4 전극(RME4)은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
뱅크 패턴(BP1, BP2)들 상부 또는 사이에 배치된 발광 소자(ED)들은 양 단부 방향으로 광을 방출하고, 상기 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치된 전극(RME)으로 향할 수 있다. 각 전극(RME)은 뱅크 패턴(BP1, BP2) 상에 배치된 부분이 발광 소자(ED)에서 방출된 광을 반사시킬 수 있는 구조를 가질 수 있다. 제1 전극(RME1), 제2 전극(RME2), 제3 전극(RME4) 및 제4 전극(RME4)은 적어도 뱅크 패턴(BP1, BP2)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
전극(RME)들 중 제1 전극(RME1)과 제2 전극(RME2)은 발광 영역(EMA)과 서브 영역(SA) 사이에서 뱅크층(BNL)과 중첩하는 부분에서 전극 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 접촉할 수 있다. 제1 전극 컨택홀(CTD)은 뱅크층(BNL)과 제1 전극(RME1)이 중첩하는 영역에 형성되고, 제2 전극 컨택홀(CTS)은 뱅크층(BNL)과 제2 전극(RME2)이 중첩하는 영역에 형성될 수 있다. 제1 전극(RME1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 제3 전극(RME3)과 제4 전극(RME4)은 제3 도전층의 전압 배선(VL1, VL2)들과 전기적으로 연결되지 않을 수 있다.
복수의 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)들과 전기적으로 연결되면서, 발광 소자(ED)들에서 방출된 광들 중 일부를 기판(SUB)의 상부 방향으로 반사할 수 있다.
제1 절연층(PAS1)은 표시 영역(DPA) 전면에 배치되며, 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 절연성 물질을 포함하여 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 뱅크층(BNL)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)들이 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME)들 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)들이 배치되고, 발광 소자(ED)들과 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다. 상기 공간에는 후술하는 제2 절연층(PAS2)이 채워질 수 있다.
제1 절연층(PAS1)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2)들을 포함할 수 있다. 컨택부(CT1, CT2)들은 각각 서로 다른 전극(RME)과 중첩하도록 배치될 수 있다. 예를 들어, 컨택부(CT1, CT2)들은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 및 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)를 포함할 수 있다. 제1 컨택부(CT1)와 제2 컨택부(CT2)는 제1 절연층(PAS1)을 관통하여 그 하부의 제1 전극(RME1) 또는 제2 전극(RME2)의 상면 일부를 노출할 수 있다. 제1 컨택부(CT1)와 제2 컨택부(CT2)는 각각 제1 절연층(PAS1) 상에 배치되는 다른 절연층들 중 일부를 더 관통할 수 있다. 각 컨택부(CT1, CT2)들에 의해 노출된 제1 전극(RME1)과 제2 전극(RME2)은 연결 전극(CNE)들과 접촉할 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다.
뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 뱅크 패턴(BP1, BP2)보다 높을 수 있고, 그 두께는 뱅크 패턴(BP1, BP2)과 같거나 더 클 수 있다. 뱅크층(BNL)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 동일하게 폴리 이미드와 같은 유기 절연 물질을 포함할 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 복수의 발광 소자(ED)들은 제1 전극(RME1)과 제3 전극(RME3) 상에 배치된 제1 발광 소자(ED1), 제3 전극(RME3)과 제4 전극(RME4) 상에 배치된 제2 발광 소자(ED2), 및 제4 전극(RME4)과 제2 전극(RME2) 상에 배치된 제3 발광 소자(ED)를 포함할 수 있다.
발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 상부 또는 사이에서 제1 절연층(PAS1) 상에 배치될 수 있다. 예를 들어, 제1 발광 소자(ED1)들은 제1 뱅크 패턴(BP1) 상에서 제1 뱅크 패턴(BP1)과 중첩하여 배치되며, 제1 뱅크 패턴(BP1)의 경사진 측면과 평행하게 배치될 수 있다. 제2 발광 소자(ED2)들은 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치되며 이들과 비중첩할 수 있다. 제2 발광 소자(ED2)들은 기판(SUB) 또는 비아층(VIA)의 상면과 평행하게 배치될 수 있다. 제3 발광 소자(ED3)들은 제2 뱅크 패턴(BP2) 상에서 제2 뱅크 패턴(BP2)과 중첩하여 배치되며, 제2 뱅크 패턴(BP2)의 경사진 측면과 평행하게 배치될 수 있다. 제1 발광 소자(ED1)들이 배치된 제1 뱅크 패턴(BP1)의 측면과 제3 발광 소자(ED3)들이 배치된 제2 뱅크 패턴(BP2)의 측면은 서로 대향할 수 있다.
발광 소자(ED)들은 일 방향으로 연장된 길이 방향이 비아층(VIA) 또는 뱅크 패턴(BP1, BP2)들의 일면과 평행하도록 배치될 수 있다. 예를 들어, 제1 발광 소자(ED1)들의 길이 방향이 제1 뱅크 패턴(BP1)의 측면과 평행하도록 배치될 수 있고, 제2 발광 소자(ED2)들의 길이 방향이 비아층(VIA)의 상면과 평행하도록 배치될 수 있으며, 제3 발광 소자(ED3)들의 길이 방향이 제2 뱅크 패턴(BP2)의 측면과 평행하도록 배치될 수 있다.
상술한 바와 같이, 발광 소자(ED)들은 비아층(VIA)의 상면에 배치됨과 더불어 뱅크 패턴(BP1, BP2)들의 측면들에 배치될 수 있다. 비아층(VIA)의 상면과 중첩하는 제2 발광 소자(ED2)들에서 광이 방출되고, 제1 뱅크 패턴(BP1)의 측면과 중첩하는 제1 발광 소자(ED1)들 및 제2 뱅크 패턴(BP2)의 측면과 중첩하는 제3 발광 소자(ED3)들 각각에서 광이 방출될 수 있다. 따라서, 하나의 서브 화소(SPXn)에서 광이 방출되는 발광 면적이 증가될 수 있다. 또한, 비아층(VIA)의 상부뿐만 아니라, 뱅크 패턴(BP1, BP2)들의 측면들에도 발광 소자(ED)들이 정렬 배치됨으로써, 발광 소자(ED)들의 정렬 시, 발광 소자(ED)들이 뭉치는 것을 방지할 수 있다. 따라서, 발광 소자(ED)들에 연결 전극(CNE)들의 접촉 불량에 따른 발광 불량을 개선하여 표시 품질을 향상시킬 수 있다.
후술할 바와 같이, 발광 소자(ED)들은 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있다. 제2 발광 소자(ED2)들의 상기 복수의 반도체층들은 비아층(VIA)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 제1 발광 소자(ED1)들의 상기 복수의 반도체층들은 제1 뱅크 패턴(BP1)의 측면과 평행한 방향을 따라 순차적으로 배치될 수 있고, 제3 발광 소자(ED3)들의 상기 복수의 반도체층들은 제2 뱅크 패턴(BP2)의 측면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)들이 다른 구조를 갖는 경우, 상기 복수의 반도체층들은 비아층(VIA)에 수직한 방향 또는 뱅크 패턴(BP1, BP2)들의 측면에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다. 발광 소자(ED)들은 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4)들과 접촉하여 전극(RME)들 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들, 제1 절연층(PAS1), 및 뱅크층(BNL) 상에 배치될 수 있다. 제2 절연층(PAS2)은 뱅크 패턴(BP1, BP2)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)들을 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다. 예를 들어, 제2 절연층(PAS2)은 발광 소자(ED)들을 완전하게 덮도록 형성되었다가, 발광 소자(ED)들의 양 단부를 노출하도록 패터닝될 수 있고, 제2 절연층(PAS2)은 일 부분이 발광 소자(ED)들과 그 하부의 제1 절연층(PAS1) 사이의 공간을 채울 수 있다. 또한, 제2 절연층(PAS2) 중 일부분은 뱅크층(BNL) 상부, 및 서브 영역(SA)들에 배치될 수 있다.
제2 절연층(PAS2)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2)들을 포함할 수 있다. 제2 절연층(PAS2)은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 및 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)를 포함할 수 있다. 컨택부(CT1, CT2)들은 제1 절연층(PAS1)에 더하여 제2 절연층(PAS2)도 관통할 수 있다. 복수의 제1 컨택부(CT1)들과 제2 컨택부(CT2)들은 각각 그 하부의 제1 전극(RME1) 또는 제2 전극(RME2)의 상면 일부를 노출할 수 있다.
복수의 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4)들은 복수의 전극(RME)들, 및 뱅크 패턴(BP1, BP2)들 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1) 및 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2) 및 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다.
제3 연결 전극(CNE3)은 제3 전극(RME3), 제4 전극(RME4), 비아층(VIA) 및 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제3 연결 전극(CNE3)은 제1 연장부(CN_E1), 제2 연장부(CN_E2) 및 제1 연결부(CN_B1)를 포함할 수 있다. 제3 연결 전극(CNE3)의 제1 연장부(CN_E1)는 제1 연결 전극(CNE1)과 인접하여 제1 연결 전극(CNE1)과 평행하게 배치될 수 있다. 제1 연장부(CN_E1)는 제3 전극(RME3)과 제1 뱅크 패턴(BP1) 상에 배치되어 중첩할 수 있다. 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)는 제2 연결 전극(CNE2)과 인접하여 제2 연결 전극(CNE2)과 평행하게 배치될 수 있다. 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)는 제4 전극(RME4)과 비아층(VIA) 상에 배치되어 중첩할 수 있다. 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)는 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하며 제2 방향(DR2)으로 연장될 수 있다. 제3 연결 전극(CNE3)은 제3 전극(RME3) 및 제4 전극(RME4)과 부분적으로 중첩하고, 발광 영역(EMA)에 배치될 수 있다.
제4 연결 전극(CNE4)은 제3 전극(RME3), 제4 전극(RME4), 비아층(VIA) 및 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제4 연결 전극(CNE4)은 제3 연장부(CN_E3), 제4 연장부(CN_E4) 및 제2 연결부(CN_B2)를 포함할 수 있다. 제4 연결 전극(CNE4)의 제3 연장부(CN_E3)는 제1 연결 전극(CNE1)과 인접하고 제1 연결 전극(CNE1)과 평행하게 배치될 수 있다. 제4 연결 전극(CNE4)의 제3 연장부(CN_E3)는 제3 전극(RME3)과 비아층(VIA) 상에 배치되어 중첩할 수 있다. 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)는 제2 연결 전극(CNE2)과 인접하고 제2 연결 전극(CNE2)과 평행하게 배치될 수 있다. 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)는 제4 전극(RME4)과 제2 뱅크 패턴(BP2) 상에 배치되어 중첩할 수 있다. 제4 연결 전극(CNE4)의 제2 연결부(CN_B2)는 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하며 제2 방향(DR2)으로 연장될 수 있다. 제4 연결 전극(CNE4)은 제3 전극(RME3) 및 제4 전극(RME4)과 부분적으로 중첩하고, 발광 영역(EMA)에 배치될 수 있다. 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 뱅크층(BNL)과 비중첩하고 서브 영역(SA)에 배치되지 않는다.
제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)은 각각 제2 절연층(PAS2) 상에 배치되며 발광 소자(ED)들과 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 제1 발광 소자(ED1)들의 일 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하여 제3 발광 소자(ED3)들의 일 단부와 접촉할 수 있다. 제3 연결 전극(CNE3)의 제1 연장부(CN_E1)는 제1 발광 소자(ED1)들의 타 단부와 접촉할 수 있고, 제2 연장부(CN_E2)는 제2 발광 소자(ED2)들의 일 단부와 접촉할 수 있다. 제4 연결 전극(CNE4)의 제3 연장부(CN_E3)는 제2 발광 소자(ED2)들의 타 단부와 접촉할 수 있고, 제4 연장부(CN_E4)는 제3 발광 소자(ED3)들의 타 단부와 접촉할 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치된다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)에 배치된 부분에서 발광 소자(ED1, ED3)들과 접촉하고, 서브 영역(SA)에 배치된 부분에서 제3 도전층과 전기적으로 연결될 수 있다. 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 발광 영역(EMA)에만 배치되며, 발광 소자(ED1, ED2, ED3)들과 접촉할 수 있다.
일 실시예에 따르면, 표시 장치(10)는 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)이 서브 영역(SA)에 배치된 컨택부(CT1, CT2)를 통해 제1 전극(RME1) 및 제2 전극(RME2)과 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제1 전극(RME1) 및 제2 전극(RME2)을 통해 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 연결 전극(CNE2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)에서 발광 소자(ED)들과 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다. 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 전극(RME)들에 연결되지 않으며, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2) 및 발광 소자(ED)들을 통해 전원을 전기적으로 연결할 수 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)들은 투명성 전도성 물질을 포함하고, 발광 소자(ED)들에서 방출된 광은 연결 전극(CNE)들을 투과하여 출사될 수 있다.
제3 절연층(PAS3)은 제2 연결 전극(CNE2), 제3 연결 전극(CNE3), 및 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제2 연결 전극(CNE2)과 제3 연결 전극(CNE3)을 덮도록 배치되고, 제1 연결 전극(CNE1)과 제4 연결 전극(CNE4)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)과 제4 연결 전극(CNE4)이 제2 연결 전극(CNE2) 및 제3 연결 전극(CNE3)과 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
제3 절연층(PAS3)은 서브 영역(SA)에 배치된 제1 컨택부(CT1)들을 포함할 수 있다. 제1 컨택부(CT1)는 제1 절연층(PAS1) 및 제2 절연층(PAS2)에 더하여 제3 절연층(PAS3)도 관통할 수 있다. 복수의 제1 컨택부(CT1)들은 그 하부의 제1 전극(RME1)의 상면 일부를 노출할 수 있다.
도면으로 도시하지 않았으나, 제3 절연층(PAS3), 제1 연결 전극(CNE1) 및 제4 연결 전극(CNE4) 상에는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 일 예로, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질을 포함하거나, 제1 절연층(PAS1) 및 제3 절연층(PAS3)은 무기물 절연성 물질을 포함하되 제2 절연층(PAS2)은 유기물 절연성 물질을 포함할 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각, 또는 적어도 어느 한 층은 복수의 절연층이 교번 또는 반복하여 적층된 구조로 형성될 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
도 7을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 발광층(36) 사이, 또는 제2 반도체층(32)과 발광층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, InN 및 SLs 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번되어 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번되어 적층된 구조인 경우, 양자층은 AlGaN, 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번되어 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
도 8은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 9는 도 8의 E3-E3'선을 따라 자른 일 예를 나타낸 단면도이다. 도 10은 도 9의 B 영역을 확대한 도면이다. 도 11은 도 8의 E3-E3'선을 따라 자른 다른 예를 나타낸 단면도이다.
도 8 내지 도 11을 참조하면, 본 실시예에서는 뱅크 패턴(BP1, BP2)들에 반사층(RFL)들이 더 배치된다는 점에서 상술한 도 2 내지 도 6의 실시예와 차이가 있다. 이하, 상술한 실시예들과 중복되는 설명은 생략하고 차이점에 대해 설명하기로 한다.
도 8 내지 도 10을 참조하면, 뱅크 패턴(BP1, BP2)들은 뱅크 패턴(BP1, BP2)들을 관통하는 뱅크홀(BNH)들을 포함할 수 있다. 뱅크홀(BNH)들은 뱅크 패턴(BP1, BP2)들을 관통하여 이들의 하부에 배치된 비아층(VIA)의 상면을 노출할 수 있다. 뱅크홀(BNH)들은 제1 뱅크 패턴(BP1) 및 제2 뱅크 패턴(BP2)에 배치될 수 있다. 뱅크홀(BNH)들은 제1 뱅크 패턴(BP1)에 배치된 제1 뱅크홀(BNH1) 및 제2 뱅크 패턴(BP2)에 배치된 제2 뱅크홀(BNH2)을 포함할 수 있다. 뱅크홀(BNH)들은 제1 방향(DR1)으로 연장되며, 전극(RME)들과 평행하게 배치될 수 있다. 뱅크홀(BNH)들은 전극(RME)들과 제2 방향(DR2)으로 이격 배치될 수 있다.
예를 들어, 제1 뱅크홀(BNH1)은 제1 전극(RME1) 및 제3 전극(RME3)과 제2 방향(DR2)으로 이격 배치되며, 이들과 비중첩할 수 있다. 예시적인 실시예에서 제1 뱅크홀(BNH1)은 제1 뱅크 패턴(BP1)의 좌측 가장자리에 배치될 수 있다. 제2 뱅크홀(BNH2)은 제2 전극(RME2) 및 제4 전극(RME4)과 제2 방향(DR2)으로 이격 배치되며, 이들과 비중첩할 수 있다. 예시적인 실시예에서 제2 뱅크홀(BNH2)은 제2 뱅크 패턴(BP2)의 우측 가장자리에 배치될 수 있다.
반사층(RFL)들은 비아층(VIA) 상에 배치되며, 뱅크 패턴(BP1, BP2)들의 뱅크홀(BNH)들 내부에 배치될 수 있다. 예를 들어, 반사층(RFL)들은 뱅크홀(BNH)들 내부를 채우고 비아층(VIA)의 상면에 직접 접촉할 수 있다. 반사층(RFL)들은 제1 뱅크 패턴(BP1)의 제1 뱅크홀(BNH1)에 배치된 제1 반사층(RFL1)과 제2 뱅크 패턴(BP2)의 제2 뱅크홀(BNH2)에 배치된 제2 반사층(RFL2)을 포함할 수 있다.
반사층(RFL)들은 제1 방향(DR1)으로 연장되며, 전극(RME)들과 평행하게 배치될 수 있다. 반사층(RFL)들은 전극(RME)들과 제2 방향(DR2)으로 이격 배치될 수 있다. 예를 들어, 제1 반사층(RFL1)은 제1 전극(RME1) 및 제3 전극(RME3)과 제2 방향(DR2)으로 이격 배치되며, 이들과 비중첩할 수 있다. 예시적인 실시예에서 제1 반사층(RFL1)은 제1 뱅크 패턴(BP1)의 좌측 가장자리에 배치될 수 있다. 제2 반사층(RFL2)은 제2 전극(RME2) 및 제4 전극(RME4)과 제2 방향(DR2)으로 이격 배치되며, 이들과 비중첩할 수 있다. 예시적인 실시예에서 제2 반사층(RFL2)은 제2 뱅크 패턴(BP2)의 우측 가장자리에 배치될 수 있다.
반사층(RFL)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 반사층(RFL)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 반사층(RFL)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다. 반사층(RFL)들은 상술한 전극(RME)들과 동일한 물질을 포함할 수 있으며, 전극(RME)과 동시에 형성될 수 있다.
상술한 반사층(RFL)들은 뱅크 패턴(BP1, BP2)들의 측면들에 각각 배치된 발광 소자(ED)들에서 방출된 광을 반사할 수 있다. 예를 들어, 제1 발광 소자(ED1)에서 방출된 광은 제1 뱅크 패턴(BP1) 내로 입사될 수 있다. 입사된 광은 제1 반사층(RFL1)에 반사되어 제1 뱅크 패턴(BP1) 상부로 출사될 수 있다. 제1 뱅크 패턴(BP1) 상부로 출사된 광은 발광 소자(ED)들에서 직접 상부로 방출된 광과 더불어 서브 화소(SPXn)들의 휘도를 증가시킬 수 있다.
도 11을 참조하면, 다른 실시예에 따르면 뱅크 패턴(BP1, BP2)들은 소정 부분 두께 방향으로 오목한 뱅크홈(BNG)을 포함할 수 있다.
뱅크 패턴(BP1, BP2)들은 뱅크 패턴(BP1, BP2)들의 상면으로부터 두께 방향인 제3 방향(DR3)으로 오목하게 파인 뱅크홈(BNG)들을 포함할 수 있다. 뱅크홈(BNG)들은 제1 뱅크 패턴(BP1) 및 제2 뱅크 패턴(BP2)에 배치될 수 있다. 뱅크홈(BNG)들은 제1 뱅크 패턴(BP1)에 배치된 제1 뱅크홈(BNG1) 및 제2 뱅크 패턴(BP2)에 배치된 제2 뱅크홈(BNG2)을 포함할 수 있다. 뱅크홈(BNG)들은 제1 방향(DR1)으로 연장되며, 전극(RME)들과 평행하게 배치될 수 있다. 뱅크홀(BNH)들은 전극(RME)들과 제2 방향(DR2)으로 이격 배치될 수 있다.
예를 들어, 제1 뱅크홈(BNG1)은 제1 전극(RME1) 및 제3 전극(RME3)과 제2 방향(DR2)으로 이격 배치되며, 이들과 비중첩할 수 있다. 예시적인 실시예에서 제1 뱅크홈(BNG1)은 제1 뱅크 패턴(BP1)의 좌측 가장자리에 배치될 수 있다. 제2 뱅크홈(BNG2)은 제2 전극(RME2) 및 제4 전극(RME4)과 제2 방향(DR2)으로 이격 배치되며, 이들과 비중첩할 수 있다. 예시적인 실시예에서 제2 뱅크홈(BNG2)은 제2 뱅크 패턴(BP2)의 우측 가장자리에 배치될 수 있다. 뱅크홈(BNG)들의 평면 상 배치는 상술한 뱅크홀(BNH)들과 동일할 수 있다.
뱅크홈(BNG)들은 뱅크 패턴(BP1, BP2)들의 상면으로부터 소정 깊이만큼 배치될 수 있다. 뱅크홈(BNG)들의 깊이는 뱅크 패턴(BP1, BP2)의 두께보다 작을 수 있다. 예를 들어, 제1 뱅크홈(BNG1)의 깊이는 제1 뱅크 패턴(BP1)의 두께보다 작고, 제2 뱅크홈(BNG2)의 깊이는 제2 뱅크 패턴(BP2)의 두께보다 작을 수 있다. 뱅크홈(BNG)들의 깊이는 뱅크 패턴(BP1, BP2)들의 하부에 배치된 비아층(VIA)의 상면이 노출되지 않을 정도로 충분히 깊을 수 있다.
반사층(RFL)들은 비아층(VIA) 상에 배치되며, 뱅크 패턴(BP1, BP2)들의 뱅크홈(BNG)들 내부에 배치될 수 있다. 예를 들어, 반사층(RFL)들은 뱅크홈(BNG)들 내부를 채우고 비아층(VIA)의 상면에 직접 접촉할 수 있다. 반사층(RFL)들은 제1 뱅크 패턴(BP1)의 제1 뱅크홈(BNG1)에 배치된 제1 반사층(RFL1)과 제2 뱅크 패턴(BP2)의 제2 뱅크홈(BNG2)에 배치된 제2 반사층(RFL2)을 포함할 수 있다. 반사층(RFL)들의 평면상 배치는 상술한 도 8에 도시된 바와 동일할 수 있다.
뱅크홈(BNG)들에 배치된 반사층(RFL)들은 뱅크 패턴(BP1, BP2)들의 측면들에 각각 배치된 발광 소자(ED)들에서 방출된 광을 반사할 수 있다. 예를 들어, 제1 발광 소자(ED1)에서 방출된 광은 제1 뱅크 패턴(BP1) 내로 입사될 수 있다. 입사된 광은 제1 반사층(RFL1)에 반사되어 제1 뱅크 패턴(BP1) 상부로 출사될 수 있다. 제1 뱅크 패턴(BP1) 상부로 출사된 광은 발광 소자(ED)들에서 직접 상부로 방출된 광과 더불어 서브 화소(SPXn)들의 휘도를 증가시킬 수 있다.
도 12는 또 다른 실시예에 따른 표시 장치의 일 화소를 개략적으로 나타내는 평면도이다. 도 13은 도 12의 E4-E4'선을 따라 자른 단면도이다. 도 14는 도 12의 E5-E5'선을 따라 자른 단면도이다. 도 15는 또 다른 실시예에 따른 표시 장치의 일 서브 화소의 비아홈을 개략적으로 나타내는 평면도이다.
도 12 내지 도 15를 참조하면, 본 실시예에서는 비아층(VIA)에 비아홈(VIH)이 배치되고, 비아홈(VIH) 내에 발광 소자(ED)들이 배치된다는 점에서 상술한 도 2 내지 도 11의 실시예와 차이가 있다. 이하, 상술한 실시예들과 중복되는 설명은 생략하고 차이점에 대해 설명하기로 한다.
도 12를 참조하면, 표시 장치(10)는 복수의 전극(RME: RME1, RME2)들, 뱅크층(BNL), 발광 소자(ED)들, 및 연결 전극(CNE: CNE1, CNE2)들을 포함할 수 있다.
복수의 전극(RME: RME1, RME2)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME1, RME2)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 발광 소자(ED)와 전기적으로 연결될 수 있으나, 이에 제한되지 않는다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심에서 우측에 배치된다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.
뱅크층(BNL)은 표시 영역(DPA) 전면에 걸쳐 배치되며, 복수의 서브 화소(SPXn)들의 일부분을 노출하거나 둘러쌀 수 있다. 예를 들어, 뱅크층(BNL)은 서브 화소(SPXn)의 발광 영역(EMA)과 서브 영역(SA)을 구분할 수 있다.
발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고, 양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다. 예를 들어, 발광 소자(ED)는 제1 단부가 제1 전극(RME1) 상에 배치되고, 제2 단부가 제2 전극(RME2) 상에 배치될 수 있다.
연결 전극(CNE)은 발광 소자(ED) 및 뱅크층(BNL) 상에 배치될 수 있다. 연결 전극(CNE)은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 각 연결 전극(CNE)은 발광 소자(ED)와 접촉하고, 전극(RME)들과 전기적으로 연결될 수 있다.
연결 전극(CNE)은 각 서브 화소(SPXn)에 배치된 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)에서 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)에서 서브 영역(SA)까지 배치될 수 있다. 제1 연결 전극(CNE1)은 발광 소자(ED)의 제1 단부와 접촉하고, 제2 연결 전극(CNE2)은 발광 소자(ED)의 제2 단부와 접촉할 수 있다.
각 연결 전극(CNE)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2)를 통해 전극(RME)과 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 연결 전극(CNE)은 각각 전극(RME)을 통해 전원 전압이 인가될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)을 통해 제1 전원 전압이 인가되고, 제2 연결 전극(CNE2)은 제2 전극(RME2)을 통해 제2 전원 전압이 인가될 수 있다. 각 연결 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.
도 12와 결부하여, 도 13 내지 도 15를 참조하면, 비아층(VIA)은 표시 영역(DPA)에서 제3 도전층 상에 배치될 수 있다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다.
비아층(VIA)은 소정 부분 두께 방향으로 오목한 비아홈(GRO)을 포함할 수 있다. 비아홈(GRO)은 비아층(VIA)의 상면으로부터 두께 방향으로 오목하게 파인 구조로 이루어질 수 있다. 비아홈(GRO)은 발광 영역(EMA)의 중심부에 배치될 수 있으며, 제1 방향(DR1)으로 연장되어 배치될 수 있다. 비아홈(GRO)은 각 서브 화소(SPXn)에서 섬형 패턴으로 배치될 수 있다.
비아홈(GRO)은 전극(RME)들과 평행하게 연장되어 배치되며, 연결 전극(CNE)들과도 평행하게 배치될 수 있다. 비아홈(GRO)은 전극(RME), 연결 전극(CNE)들 및 발광 소자(ED)와 중첩하여 배치될 수 있다. 예를 들어, 제1 전극(RME1)과 제2 전극(RME2)은 각각 서로 인접하여 대향하는 일부가 비아홈(GRO)과 중첩할 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 서로 인접하여 대향하는 일부가 비아홈(GRO)과 중첩할 수 있다. 복수의 발광 소자(ED)들은 전체적으로 비아홈(GRO)과 중첩할 수 있다.
비아홈(GRO)은 비아층(VIA)의 상면으로부터 소정 깊이만큼 배치될 수 있다. 비아홈(GRO)의 깊이는 비아층(VIA)의 두께보다 작을 수 있다. 비아홈(GRO)의 깊이는 비아층(VIA)의 하부에 배치된 제1 보호층(PV1)의 상면이 노출되지 않을 정도로 형성될 수 있다. 예시적인 실시예에서 비아홈(GRO)의 깊이는 발광 소자(ED)의 직경보다 클 수 있으나, 이에 제한되지 않으며 발광 소자(ED)의 직경보다 작을 수도 있다. 비아홈(GRO)은 내부에 발광 소자(ED)들이 배치될 수 있도록 소정 폭을 가질 수 있다. 비아홈(GRO)의 제2 방향(DR2)으로의 폭은 발광 소자(ED)의 제2 방향(DR2)으로 연장된 길이보다 크게 형성되어, 발광 소자(ED)들이 비아홈(GRO) 내에 배치될 수 있다.
표시 장치(10)는 비아층(VIA) 상에 배치된 표시 소자층으로서, 전극(RME: RME1, RME2)들, 뱅크층(BNL), 발광 소자(ED), 및 연결 전극(CNE: CNE1, CNE2)을 포함할 수 있다. 또한, 표시 장치(10)는 비아층(VIA) 상에 배치된 제1 절연층(PAS1)과 제2 절연층(PAS2)을 포함할 수 있다.
복수의 전극(RME)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 복수의 전극(RME)들은 비아층(VIA) 상에 직접 배치되며, 서로 이격되어 대향할 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 각각 뱅크층(BNL)과 중첩할 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 서로 이격되어 배치되며, 이들이 이격된 간격은 비아홈(GRO)과 중첩할 수 있다. 일 실시예에서, 제1 전극(RME1)과 제2 전극(RME2)은 서로 이격된 간격이 비아층(VIA)의 비아홈(GRO)의 폭보다 작을 수 있다. 비아홈(GRO)은 발광 소자(ED)가 배치될 수 있을 정도의 폭을 갖고, 제1 전극(RME1)과 제2 전극(RME2)은 발광 소자(ED)의 양 단부가 놓일 수 있을 정도의 간격으로 이격될 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 각각 적어도 일부가 비아홈(GRO) 내에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)이 서로 인접하여 대향하는 가장자리들은 비아홈(GRO) 내로 연장되어 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 비아홈(GRO)의 바닥면 상에서 서로 이격하여 배치될 수 있다.
각 전극(RME)들은 발광 영역(EMA)과 서브 영역(SA) 사이에서 뱅크층(BNL)과 중첩하는 부분에서 전극 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 접촉할 수 있다. 제1 전극 컨택홀(CTD)은 뱅크층(BNL)과 제1 전극(RME1)이 중첩하는 영역에 형성되고, 제2 전극 컨택홀(CTS)은 뱅크층(BNL)과 제2 전극(RME2)이 중첩하는 영역에 형성될 수 있다. 제1 전극(RME1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 도전 패턴(CDP2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 도전 패턴(CDP2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다.
제1 절연층(PAS1)은 표시 영역(DPA) 전면적으로 배치되며, 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 발광 소자(ED)의 하부에 배치되어, 전극(RME)들을 덮을 수 있다. 예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)에서 단차가 형성된 부분은 비아홈(GRO) 내에 배치될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다. 상기 공간에는 후술하는 제2 절연층(PAS2)이 채워질 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 각각 서브 화소(SPXn)의 발광 영역(EMA), 또는 서브 화소(SPXn)의 경계에 배치될 수 있다. 뱅크층(BNL)은 상술한 바와 동일하므로 설명을 생략한다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 비아홈(GRO) 내에 배치될 수 있다. 상술한 바와 같이, 비아홈(GRO)의 폭은 발광 소자(ED)들의 길이보다 크게 형성됨으로써, 발광 소자(ED)들이 비아홈(GRO) 내에 배치될 수 있다. 발광 소자(ED)들이 포함된 잉크가 전극(RME)들 상에 분사되면, 전극(RME)들에 형성된 전계에 의해 전극(RME)들 사이에 정렬될 수 있다. 즉, 전극(RME)들 사이에서 전계가 강하게 형성되는 부분이 비아홈(GRO)에 대응되므로, 비아홈(GRO)은 발광 소자(ED)들이 비아홈(GRO) 내부로 모이도록 유도할 수 있다. 특히, 비아홈(GRO)은 발광 소자(ED)들이 정렬되기 위한 공간을 제공하여, 발광 소자(ED)들이 비아홈(GRO)의 정해진 공간 내에 정렬되어 무분별하게 뭉치는 것을 방지할 수 있다.
발광 소자(ED)들은 양 단부가 각각 서로 다른 전극(RME) 상에 배치될 수 있다. 예를 들어, 발광 소자(ED)의 제1 단부는 제1 전극(RME1) 상에 배치되고, 제2 단부는 제2 전극(RME2) 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길고, 비아홈(GRO)의 폭보다 작을 수 있다. 비아홈(GRO)의 깊이는 발광 소자(ED)의 직경보다 크게 형성되어, 발광 소자(ED)를 많이 함유한 잉크가 분사된 경우 비아홈(GRO) 내에 배치된 발광 소자(ED)들이 두께 방향으로 적층될 수 있다. 예시적인 실시예에서 두께 방향으로 적층된 일부 발광 소자(ED)들은 비아층(VIA) 상면 위로 돌출될 수도 있다. 다만 이에 제한되지 않으며, 비아홈(GRO) 내에 배치된 발광 소자(ED)들은 단층으로 배치될 수도 있다.
제2 절연층(PAS2)은 발광 소자(ED)들 상에 부분적으로 배치될 수 있다. 제2 절연층(PAS2)의 일부는 발광 소자(ED) 및 비아홈(GRO)과 중첩할 수 있다. 제2 절연층(PAS2)은 표시 장치(10)의 제조 공정 중 발광 소자(ED), 전극(RME)들 및 제1 절연층(PAS1)을 덮도록 배치된 뒤 발광 소자(ED)의 양 단부를 노출하도록 일부가 제거될 수 있다. 제2 절연층(PAS2)은 일 부분이 발광 소자(ED)들과 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수 있다. 제2 절연층(PAS2)은 평면상 제1 절연층(PAS1) 상에서 제1 방향(DR1)으로 연장되어 배치됨으로써 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다.
연결 전극(CNE)들은 발광 소자(ED)들, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 뱅크층(BNL) 상에 배치될 수 있다. 연결 전극(CNE)들은 발광 소자(ED) 상에 직접 배치되어 발광 소자(ED)와 전기적으로 연결되고 발광 소자(ED)들을 고정할 수 있다.
연결 전극(CNE)들 각 서브 화소(SPXn)에 배치된 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 포함할 수 있다. 제1 연결 전극(CNE1)은 발광 영역(EMA)에서 제1 절연층(PAS1), 발광 소자(ED)들 및 제2 절연층(PAS2) 상에 직접 배치되어, 발광 소자(ED)의 제1 단부와 접촉할 수 있다. 제1 연결 전극(CNE1)은 발광 영역(EMA)에서 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1)과 제2 절연층(PAS2)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다.
제2 연결 전극(CNE2)은 발광 영역(EMA)에서 제1 절연층(PAS1), 발광 소자(ED)들 및 제2 절연층(PAS2) 상에 직접 배치되어, 발광 소자(ED)의 제2 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 발광 영역(EMA)에서 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 발광 소자(ED)의 양 단부와 접촉할 수 있을 정도의 간격으로 서로 이격될 수 있다. 예를 들어, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2) 사이의 간격은 발광 소자(ED)의 길이보다 작을 수 있다. 또한, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2) 사이의 간격은 비아홈(GRO)의 폭보다 작을 수 있다.
일 실시예에서, 각 연결 전극(CNE)들은 일부가 비아홈(GRO) 내에 배치될 수 있다. 제1 연결 전극(CNE1)은 발광 소자(ED)들의 제1 단부를 따라 연장되어 비아홈(GRO) 내부에 배치된 제1 절연층(PAS1) 상에 직접 접촉할 수 있다. 제1 연결 전극(CNE1) 중 일부는 비아홈(GRO) 내부에서 제1 절연층(PAS1)과 발광 소자(ED)들의 제1 단부 사이에 배치될 수 있다. 제2 연결 전극(CNE2)은 발광 소자(ED)들의 제2 단부를 따라 연장되어 비아홈(GRO) 내부에 배치된 제1 절연층(PAS1) 상에 직접 접촉할 수 있다. 제2 연결 전극(CNE2) 중 일부는 비아홈(GRO) 내부에서 제1 절연층(PAS1)과 발광 소자(ED)들의 제2 단부 사이에 배치될 수 있다.
각 연결 전극(CNE)들은 두께 방향으로 적층된 발광 소자(ED)들의 제1 단부들 및 제2 단부들에 각각 접촉할 수 있다. 예를 들어, 제1 연결 전극(CNE1)은 두께 방향으로 적층된 발광 소자(ED)들의 제1 단부들에 연속적으로 배치되어 접촉하고, 제2 연결 전극(CNE2)은 두께 방향으로 적층된 발광 소자(ED)들의 제2 단부들에 연속적으로 배치되어 접촉할 수 있다. 이로써, 전기적으로 연결될 수 있는 발광 소자(ED)들의 개수가 증가될 수 있다. 상술한 바와 같이, 발광 소자(ED)들은 비아홈(GRO) 내부에서 두께 방향으로 적층되어 배치됨으로써, 각 연결 전극(CNE)들은 두께 방향으로 적층된 다수의 발광 소자(ED)들과 직접 접촉할 수 있다. 즉, 동일 면적에서 각 연결 전극(CNE)과 연결되는 발광 소자(ED)들의 개수가 증가됨으로써, 휘도를 현저히 향상시킬 수 있다.
제1 연결 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 연결 전극(CNE2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 각 연결 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다. 각 발광 소자(ED)들은 각 연결 전극(CNE)들을 통해 전달되는 전압에 의해 발광될 수 있다.
상기와 같이, 실시예들에 따른 표시 장치(10)는 발광 소자(ED)들을 뱅크 패턴(BP1, BP2)들의 측면에도 정렬 배치함으로써, 서브 화소(SPXn)의 발광 면적을 증가시키고, 발광 소자(ED)들이 뭉치는 것을 방지할 수 있다. 따라서, 발광 소자(ED)들과 연결 전극(CNE)들의 접촉 불량에 따른 발광 불량을 개선하여 표시 품질을 향상시킬 수 있다. 또한, 뱅크 패턴(BP1, BP2) 내에 반사층(RFL)을 형성하여, 발광 소자(ED)들의 발광 효율을 더욱 향상시킬 수 있다.
또한, 비아층(VIA)의 비아홈(GRO) 내에 발광 소자(ED)들을 정렬 배치하고 연결 전극(CNE)들의 일부가 비아홈(GRO) 내의 발광 소자(ED)들에 각각 접촉함으로써, 발광 소자(ED)들이 뭉치는 것을 방지하고 휘도를 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 SUB: 기판
VIA: 비아층 RME1~4: 제1 내지 제4 전극
PAS1~3: 제1 내지 제3 절연층 BP1, 2: 제1 및 제2 뱅크 패턴
ED1~3: 제1 내지 제3 발광 소자 CNE1~4: 제1 내지 제4 연결 전극
BNH1, 2: 제1 및 제2 뱅크홀 RFL1, 2: 제1 및 제2 반사층
BNG1, 2: 제1 및 제2 뱅크홈 GRO: 비아홈

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 서로 이격된 복수의 뱅크 패턴들;
    상기 기판 상에 배치되며, 서로 평행하게 연장되고 서로 이격된 복수의 전극들;
    상기 복수의 전극들 및 상기 뱅크 패턴들 상에 배치된 제1 절연층; 및
    상기 제1 절연층 상에 배치되며, 양 단부가 상기 복수의 전극들 상에 배치된 복수의 발광 소자들을 포함하고,
    상기 복수의 뱅크 패턴들은 서로 대향하는 측면들을 포함하며,
    상기 복수의 발광 소자들 중 일부는 상기 복수의 뱅크 패턴들의 상기 측면들 상에 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 뱅크 패턴들은 일 방향으로 연장된 제1 뱅크 패턴 및 상기 제1 뱅크 패턴과 평행하게 배치된 제2 뱅크 패턴을 포함하고,
    상기 복수의 발광 소자들은 상기 제1 뱅크 패턴의 측면, 상기 제2 뱅크 패턴의 측면, 및 상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴 사이에 배치되는 표시 장치.
  3. 제2 항에 있어서,
    상기 복수의 전극들은 상기 제1 뱅크 패턴과 중첩하는 제1 전극, 상기 제2 뱅크 패턴과 중첩하는 제2 전극, 상기 제1 뱅크 패턴과 중첩하며 상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 및 상기 제2 뱅크 패턴과 중첩하며 상기 제3 전극과 상기 제2 전극 사이에 배치된 제4 전극을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 복수의 발광 소자들은 상기 제1 전극과 상기 제3 전극 상에 배치된 제1 발광 소자, 상기 제3 전극과 상기 제4 전극 상에 배치된 제2 발광 소자, 및 상기 제4 전극과 상기 제2 전극 상에 배치된 제3 발광 소자를 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 발광 소자는 상기 제1 뱅크 패턴과 중첩하고, 상기 제3 발광 소자는 상기 제2 뱅크 패턴과 중첩하며, 상기 제2 발광 소자는 상기 제1 뱅크 패턴 및 상기 제2 뱅크 패턴과 비중첩하는 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 발광 소자의 길이 방향은 상기 제1 뱅크 패턴의 측면과 평행하고, 상기 제2 발광 소자의 길이 방향은 상기 기판과 평행하며, 상기 제3 발광 소자의 길이 방향은 상기 제2 뱅크 패턴의 측면과 평행한 표시 장치.
  7. 제4 항에 있어서,
    상기 복수의 전극들 상에 배치되는 복수의 연결 전극들을 더 포함하고,
    상기 복수의 연결 전극들은 상기 제1 발광 소자의 제1 단부와 접촉하는 제1 연결 전극, 상기 제3 발광 소자의 제1 단부와 접촉하는 제2 연결 전극, 상기 제1 발광 소자의 제2 단부 및 상기 제2 발광 소자의 제1 단부와 접촉하는 제3 연결 전극, 및 상기 제2 발광 소자의 제2 단부및 상기 제3 발광 소자의 제2 단부와 접촉하는 제4 연결 전극을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 연결 전극 및 상기 제2 연결 전극은 상기 복수의 전극들과 평행하게 연장되는 표시 장치.
  9. 제7 항에 있어서,
    상기 제3 연결 전극은 상기 제1 연결 전극과 인접하고 상기 제1 연결 전극과 평행한 제1 연장부, 상기 제2 연결 전극과 인접하고 상기 제2 연결 전극과 평행한 제2 연장부, 및 상기 제1 연장부와 상기 제2 연장부를 연결하는 제1 연결부를 포함하고,
    상기 제1 연장부는 상기 제1 발광 소자의 제2 단부에 접촉하고 상기 제2 연장부는 상기 제2 발광 소자의 제1 단부와 접촉하는 표시 장치.
  10. 제7 항에 있어서,
    상기 제4 연결 전극은 상기 제1 연결 전극과 인접하고 상기 제1 연결 전극과 평행한 제3 연장부, 상기 제2 연결 전극과 인접하고 상기 제2 연결 전극과 평행한 제4 연장부, 및 상기 제3 연장부와 상기 제4 연장부를 연결하는 제2 연결부를 포함하고,
    상기 제3 연장부는 상기 제2 발광 소자의 제2 단부에 접촉하고 상기 제4 연장부는 상기 제3 발광 소자의 제2 단부와 접촉하는 표시 장치.
  11. 제1 항에 있어서,
    상기 복수의 뱅크 패턴들은 각각 상기 복수의 뱅크 패턴들을 관통하는 뱅크홀을 포함하고,
    상기 뱅크홀들 내부에 배치된 반사층을 더 포함하는 표시 장치.
  12. 제1 항에 있어서,
    상기 복수의 뱅크 패턴들은 각각 상기 복수의 뱅크 패턴들의 상면으로부터 두께 방향으로 오목한 뱅크홈을 포함하고,
    상기 뱅크홈들 내부에 배치된 반사층을 더 포함하는 표시 장치.
  13. 기판;
    상기 기판 상에 배치된 비아층;
    상기 비아층 상에 배치되며, 제1 방향으로 평행하게 연장된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되며, 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들; 및
    상기 제1 절연층 상에 배치되며, 상기 복수의 발광 소자들의 제1 단부와 접촉하는 제1 연결 전극 및 상기 복수의 발광 소자들의 제2 단부와 접촉하는 제2 연결 전극을 포함하며,
    상기 비아층은 상기 비아층의 상면으로부터 두께 방향으로 오목한 비아홈을 포함하고,
    상기 제1 전극, 상기 제2 전극 및 상기 복수의 발광 소자들은 상기 비아홈 내에 배치되는 표시 장치.
  14. 제13 항에 있어서,
    상기 복수의 발광 소자들 중 일부는 상기 두께 방향으로 서로 적층된 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 연결 전극은 상기 두께 방향으로 적층된 상기 복수의 발광 소자들의 상기 제1 단부들에 연속적으로 배치되고, 상기 제2 연결 전극은 상기 두께 방향으로 적층된 상기 복수의 발광 소자들의 상기 제2 단부들에 연속적으로 배치되는 표시 장치.
  16. 제13 항에 있어서,
    상기 비아홈의 깊이는 상기 비아층의 두께보다 작으며,
    상기 복수의 발광 소자들 중 일부는 상기 비아홈과 중첩하며 상기 비아층의 상면 위로 돌출된 표시 장치.
  17. 제13 항에 있어서,
    상기 비아층 상에 배치되며, 상기 복수의 발광 소자들이 배치된 발광 영역 및 상기 발광 영역과 이격된 서브 영역을 구분하는 뱅크층을 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 비아홈은 상기 발광 영역 내에 배치되며, 상기 제1 전극과 평행하게 연장되는 표시 장치.
  19. 제13 항에 있어서,
    상기 비아홈은 상기 제1 방향과 교차하는 제2 방향으로 측정된 폭을 가지며, 상기 복수의 발광 소자들은 상기 제2 방향으로 연장된 길이를 가지고,
    상기 비아홈의 폭은 상기 복수의 발광 소자들의 길이보다 큰 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 상기 제2 방향으로 서로 이격되며, 상기 제1 전극과 상기 제2 전극이 이격된 간격은 상기 비아홈과 중첩하는 표시 장치.
KR1020210186434A 2021-12-23 2021-12-23 표시 장치 KR20230097282A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210186434A KR20230097282A (ko) 2021-12-23 2021-12-23 표시 장치
US17/868,216 US20230207543A1 (en) 2021-12-23 2022-07-19 Display device
CN202211412114.8A CN116344704A (zh) 2021-12-23 2022-11-11 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210186434A KR20230097282A (ko) 2021-12-23 2021-12-23 표시 장치

Publications (1)

Publication Number Publication Date
KR20230097282A true KR20230097282A (ko) 2023-07-03

Family

ID=86875298

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210186434A KR20230097282A (ko) 2021-12-23 2021-12-23 표시 장치

Country Status (3)

Country Link
US (1) US20230207543A1 (ko)
KR (1) KR20230097282A (ko)
CN (1) CN116344704A (ko)

Also Published As

Publication number Publication date
US20230207543A1 (en) 2023-06-29
CN116344704A (zh) 2023-06-27

Similar Documents

Publication Publication Date Title
KR20210022799A (ko) 표시 장치
KR20210143969A (ko) 표시 장치
KR20210104392A (ko) 표시 장치
CN116057614A (zh) 显示装置
KR20220058761A (ko) 표시 장치
KR20220037017A (ko) 표시 장치 및 이의 제조 방법
KR20220044034A (ko) 표시 장치 및 이의 제조 방법
KR20210143350A (ko) 표시 장치
KR20230097282A (ko) 표시 장치
CN220210915U (zh) 显示装置
US20230124028A1 (en) Display device
US20220293672A1 (en) Display device
US20230231081A1 (en) Display device
KR20230121656A (ko) 표시 장치
KR20230128179A (ko) 표시 장치
KR20230142010A (ko) 표시 장치
KR20230094212A (ko) 표시 장치
KR20230054532A (ko) 표시 장치
KR20230120152A (ko) 표시 장치
KR20230118212A (ko) 표시 장치 및 이의 제조 방법
KR20230014038A (ko) 표시 장치
KR20230092055A (ko) 표시 장치
KR20230114794A (ko) 표시 장치
KR20240003011A (ko) 표시 장치 및 이의 제조 방법
KR20230073406A (ko) 표시 장치