KR20230114794A - 표시 장치 - Google Patents

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KR20230114794A
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electrode
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light emitting
layer
insulating layer
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소명수
김명희
김슬기
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 기판 상에 배치된 제1 전극과 제2 전극, 상기 제1 전극과 상기 제2 전극을 이격하도록 형성된 이격 영역, 상기 제1 전극과 상기 제2 전극 상에 배치되고, 상기 이격 영역을 채우도록 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되며, 상기 제1 전극 상에 배치되는 제1 단부 및 상기 제1 단부와 마주보는 제2 단부를 갖는 발광 소자, 및 상기 제1 단부에 인접하며 상기 제1 절연층을 노출하는 제1 개구부를 포함하고, 상기 이격 영역은 상기 제2 단부에 인접하도록 배치된다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치, 또는 발광 소자로서 초소형 발광 다이오드 소자(또는 마이크로 발광 다이오드 소자, micro light emitting diode)를 포함할 수 있다.
본 발명이 해결하고자 하는 과제는 출광 효율이 개선된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 배치된 제1 전극과 제2 전극, 상기 제1 전극과 상기 제2 전극을 이격하도록 형성된 이격 영역, 상기 제1 전극과 상기 제2 전극 상에 배치되고, 상기 이격 영역을 채우도록 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되며, 상기 제1 전극 상에 배치되는 제1 단부 및 상기 제1 단부와 마주보는 제2 단부를 갖는 발광 소자, 및 상기 제1 단부에 인접하며 상기 제1 절연층을 노출하는 제1 개구부를 포함하고, 상기 이격 영역은 상기 제2 단부에 인접하도록 배치된다.
표시 장치는 상기 기판의 두께 방향으로 상기 기판과 상기 제1 전극 사이에 배치되며, 전기적으로 플로팅된 플로팅 전극을 포함할 수 있다.
상기 플로팅 전극은 상기 이격 영역과 상기 기판의 두께 방향으로 중첩할 수 있다.
상기 발광 소자는 N형 반도체층, P형 반도체층, 및 상기 N형 반도체층과 상기 P형 반도체층 사이에 배치된 발광층을 포함하고, 상기 제2 단부는 상기 N형 반도체층의 일 면을 포함할 수 있다.
상기 제1 전극은 상기 발광 소자의 중심부와 상기 기판의 두께 방향으로 중첩할 수 있다.
상기 발광 소자의 제2 단부는 상기 제2 전극과 비중첩할 수 있다.
상기 발광 소자의 제2 단부는 상기 제1 전극과 상기 기판의 두께 방향으로 중첩할 수 있다.
상기 발광 소자의 제2 단부는 상기 이격 영역과 상기 기판의 두께 방향으로 중첩할 수 있다.
상기 제1 개구부는 상기 제1 절연층의 상면을 노출하도록 형성될 수 있다.
상기 제1 개구부는 상기 제1 절연층의 측면, 및 상기 제1 전극을 노출하도록 형성될 수 있다.
표시 장치는 상기 기판과 상기 제1 전극 사이에 배치된 제1 뱅크 패턴 및 상기 기판과 상기 제2 전극 사이에 배치된 제2 뱅크 패턴을 더 포함하고, 상기 이격 영역은 상기 제2 뱅크 패턴을 노출하도록 형성되며, 상기 제1 절연층은 노출된 상기 제2 뱅크 패턴과 접촉할 수 있다.
상기 제2 전극의 일 단부는 상기 제2 뱅크 패턴 상에 배치될 수 있다.
표시 장치는 상기 제1 절연층 상에서 상기 발광 소자의 제1 단부와 접촉하는 제1 연결 전극, 및 상기 제1 절연층 상에서 상기 발광 소자의 제2 단부와 접촉하는 제2 연결 전극을 더 포함할 수 있다.
상기 제2 연결 전극은 상기 제1 전극과 상기 기판의 두께 방향으로 중첩할 수 있다.
상기 제1 절연층은 상기 제2 전극의 상면을 노출하는 제2 개구부를 더 포함하고, 상기 제2 연결 전극은 상기 제2 전극의 노출된 상면과 접촉할 수 있다.
상기 제1 절연층은 상기 제1 전극의 상면을 노출하는 제3 개구부를 더 포함하고, 상기 제1 연결 전극은 상기 제1 전극의 노출된 상면과 접촉할 수 있다.
상기 제1 전극은 상기 제2 전극과 상기 기판의 두께 방향으로 중첩할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판 상에 서로 이격되어 배치된 제1 전극과 제2 전극, 상기 제1 전극과 상기 제2 전극 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되며, 상기 제1 전극 상에 배치되는 제1 단부 및 상기 제1 단부와 마주보는 제2 단부를 갖는 발광 소자, 및 상기 제1 단부에 인접하며 상기 제1 절연층을 노출하는 제1 개구부를 포함하고, 상기 제1 단부와 상기 제1 전극의 일 단부 사이의 제1 거리는 상기 제2 단부와 상기 제1 전극의 일 단부 사이의 제2 거리보다 길다.
표시 장치는 상기 기판과 상기 제1 전극 사이에 배치된 제1 뱅크 패턴 및 상기 기판과 상기 제2 전극 사이에 배치된 제2 뱅크 패턴을 더 포함하고, 상기 제2 전극의 일 단부는 상기 제2 뱅크 패턴 상에 배치될 수 있다.
상기 기판으로부터 상기 제1 전극의 최소 거리는 상기 기판으로부터 상기 제2 전극의 최소 거리보다 짧을 수 있다.
실시예들에 따른 표시 장치는 발광 소자를 정렬하는 전계 형성을 위한 제1 전극과 제2 전극을 포함한다. 제1 전극과 제2 전극은 일 측으로 치우쳐서 이격 배치되므로, 발광 소자의 하부 방향으로 출광되는 광의 손실을 줄이고, 상부 방향의 출광 효율이 향상될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 E1-E1'선을 따라 자른 단면도이다.
도 4는 도 2의 E2-E2'선을 따라 자른 단면도이다.
도 5는 일 실시예에 따른 발광 소자의 개략도이다.
도 6은 일 실시예에서 발광 소자가 배치된 부분을 확대한 단면도의 일 예이다.
도 7은 일 실시예에서 발광 소자가 배치된 부분을 확대한 단면도의 다른 예이다.
도 8은 일 실시예에서 발광 소자의 출광 방향을 나타낸 개념도이다.
도 9는 일 실시예에서 발광 소자가 배치된 부분을 확대한 단면도의 또 다른 예이다.
도 10은 일 실시예에서 제1 전극 및 제2 전극에 형성되는 전계와 발광 소자의 정렬 과정을 나타낸 개념도이다.
도 11은 다른 실시예에 따른 표시 장치의 단면도이다.
도 12는 다른 실시예에서 발광 소자가 배치된 부분을 확대한 단면도이다.
도 13은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 14는 또 다른 실시예에서 발광 소자가 배치된 부분을 확대한 단면도이다.
도 15는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 16은 또 다른 실시예에서 발광 소자가 배치된 부분을 확대한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2는 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME: RME1, RME2)들, 뱅크 패턴(BP1, BP2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE: CNE1, CNE2)의 평면 배치를 도시하고 있다.
도 2를 참조하면, 표시 장치(10)의 화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 도 2에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 해당 서브 화소(SPXn)의 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 타 측인 하측에 배치될 수 있다. 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)을 따라 교번되어 배열되며, 제1 방향(DR1)으로 이격된 서로 다른 서브 화소(SPXn)의 발광 영역(EMA) 사이에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)과 서브 영역(SA)은 서로 제1 방향(DR1)으로 교대 배열되고, 발광 영역(EMA) 및 서브 영역(SA) 각각은 제2 방향(DR2)으로 반복 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 2와 다른 배열을 가질 수도 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME)의 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP)에서 서로 분리되어 배치될 수 있다.
표시 장치(10)는 복수의 전극(RME: RME1, RME2)들, 뱅크 패턴(BP1, BP2)들, 뱅크층(BNL), 발광 소자(ED)들, 및 연결 전극(CNE: CNE1, CNE2)들을 포함할 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 뱅크 패턴(BP1, BP2)들은 제2 방향(DR2)으로 일정 폭을 갖고 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
예를 들어, 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 서로 제2 방향(DR2)으로 이격된 제1 뱅크 패턴(BP1), 및 제2 뱅크 패턴(BP2)을 포함할 수 있다. 제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 일 측인 좌측에 배치되고, 제2 뱅크 패턴(BP2)들은 제1 뱅크 패턴(BP1)과 이격되어 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 타 측인 우측에 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치되며, 표시 영역(DPA)에서 섬형의 패턴으로 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)의 제1 방향(DR1) 길이는 서로 동일하되, 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이보다 작을 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분과 이격될 수 있다. 다만, 이에 제한되지 않고, 뱅크 패턴(BP1, BP2)들은 뱅크층(BNL)과 일체화되거나, 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 일부 중첩할 수도 있다. 이 경우, 뱅크 패턴(BP1, BP2)들의 제1 방향(DR1) 길이는 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이와 동일하거나 더 클 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)의 폭이 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 이들은 서로 다른 폭을 가질 수도 있다. 예를 들어, 어느 한 뱅크 패턴은 다른 뱅크 패턴보다 큰 폭을 가질 수 있고, 폭이 큰 뱅크 패턴은 제2 방향(DR2)으로 인접한 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치될 수 있다. 이 경우, 복수의 발광 영역(EMA)에 걸쳐 배치된 뱅크 패턴은 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분과 두께 방향으로 중첩할 수 있다. 도면에서는 각 서브 화소(SPXn)마다 2개의 뱅크 패턴(BP1, BP2)이 동일한 폭을 갖고 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 뱅크 패턴(BP1, BP2)들의 개수 및 형상은 전극(RME)들의 개수 또는 배치 구조에 따라 달라질 수 있다.
복수의 전극(RME: RME1, RME2)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 후술하는 발광 소자(ED)와 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며, 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.
일 실시예에서, 표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 제2 전극(RME2)은 발광 영역(EMA)의 중심에서 우측에 배치되고, 제1 전극(RME1)은 제2 전극(RME2)과 제2 방향(DR2)으로 이격될 수 있다. 제1 전극(RME1)의 일부분은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 다른 일부분은 발광 영역(EMA)의 중심에서 우측에 배치될 수 있다. 제1 전극(RME1)의 폭은 제2 전극(RME2)의 폭보다 클 수 있다. 이에 따라, 제1 전극(RME1)과 제2 전극(RME2) 사이의 이격된 영역은 발광 영역(EMA)의 중심보다 우측에 배치될 수 있다.
제1 전극(RME1)은 제1 뱅크 패턴(BP1) 상에 배치되고, 제2 전극(RME2)은 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 뱅크층(BNL)을 넘어 해당 서브 화소(SPXn) 및 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.
후술하겠지만, 발광 소자(ED)가 발광 영역(EMA)의 중심에 배치되는 경우, 제1 전극(RME1)은 발광 소자(ED)와 중첩하지만, 제2 전극(RME2)은 발광 소자(ED)와 중첩하지 않을 수 있다.
도면에서는 각 서브 화소(SPXn) 마다 2개의 전극(RME)들이 제1 방향(DR1)으로 연장된 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치(10)는 하나의 서브 화소(SPXn)에 더 많은 수의 전극(RME)들이 배치되거나, 전극(RME)들이 부분적으로 절곡될 수도 있다.
뱅크층(BNL)은 복수의 서브 화소(SPXn)들, 및 각 서브 화소(SPXn)들의 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 표시 장치(10)의 서브 화소(SPXn)들, 발광 영역(EMA), 및 서브 영역(SA)은 뱅크층(BNL)의 배치에 의해 구분되는 영역들일 수 있다. 복수의 서브 화소(SPXn)들과 발광 영역(EMA)들, 및 서브 영역(SA)들 사이의 간격은 뱅크층(BNL)의 폭에 따라 달라질 수 있다.
뱅크층(BNL)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크층(BNL)은 서브 화소(SPXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)들은 제2 방향(DR2)의 일 측인 좌측에 대응하는 제1 단부와 제2 방향(DR2)의 타 측인 우측에 대응하는 제2 단부를 가질 수 있다. 제1 단부는 제1 전극(RME1) 상에 배치되지만, 제2 단부는 제2 전극(RME2) 상에 배치되지 않는다. 제2 단부는 제1 전극(RME1) 상에 배치되거나, 제1 전극(RME1)과 제2 전극(RME2) 사이의 이격 영역(도 3의 'SP') 상에 배치될 수 있다.
발광 소자(ED)들은 대체로 연장된 방향이 전극(RME)들이 연장된 제1 방향(DR1)에 수직하게 배열될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)의 연장된 방향은 제2 방향(DR2) 또는 그에 비스듬히 기울어진 방향일 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2)들은 복수의 전극(RME)들, 및 뱅크 패턴(BP1, BP2)들 상에 배치될 수 있다. 복수의 연결 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 각 연결 전극(CNE)들은 발광 소자(ED)와 접촉하고, 전극(RME) 또는 그 하부의 도전층과 전기적으로 연결될 수 있다.
연결 전극(CNE)들은 각 서브 화소(SPXn)에 배치된 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 또는 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 전부 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME1) 또는 제2 뱅크 패턴(BP) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다.
도 3은 도 2의 E1-E1'선을 따라 자른 단면도이다. 도 4는 도 2의 E2-E2'선을 따라 자른 단면도이다. 도 3은 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부와 전극 컨택홀(CTD, CTS)들을 가로지르는 단면을 도시하고 있고, 도 4는 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부와 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있다.
도 2 내지 도 4를 참조하여 표시 장치(10)의 단면 구조에 대하여 설명하면, 표시 장치(10)는 제1 기판(SUB)과 그 상에 배치되는 반도체층, 복수의 도전층들, 및 복수의 절연층들을 포함할 수 있다. 또한, 표시 장치(10)는 복수의 전극(RME: RME1, RME2)들, 발광 소자(ED) 및 연결 전극(CNE: CNE1, CNE2)을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 제1 기판(SUB)은 표시 영역(DPA)과 이를 둘러싸는 비표시 영역(NDA)을 포함하고, 표시 영역(DPA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML), 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)을 포함할 수 있다. 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 제3 도전층의 도전 패턴(예를 들어, 제3 도전 패턴(CDP))을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제2 전압 배선(VL2)은 제3 도전층의 도전 패턴(예를 들어, 제2 도전 패턴(CDP))을 통해 제2 전극(RME2)과 전기적으로 연결될 수 있다.
도면에서는 제1 전압 배선(VL1)과 제2 전압 배선(VL2)이 제1 도전층에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제3 도전층에 배치되어 각각 제1 트랜지스터(T1)와 제2 전극(RME2)에 직접 전기적으로 연결될 수도 있다.
버퍼층(BL)은 제1 도전층 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 표시 영역(DPA)에서 반도체층 상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터(T1, T2)의 게이트 절연막의 역할을 할 수 있다. 도면에서는 제1 게이트 절연층(GI)이 후술하는 제2 도전층의 게이트 전극(G1, G2)과 함께 패터닝되어, 제2 도전층과 반도체층의 액티브층(ACT1, ACT2) 사이에 부분적으로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 게이트 절연층(GI)은 버퍼층(BL) 상에 전면적으로 배치될 수도 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 도면에 도시하지 않았으나, 제2 도전층은 스토리지 커패시터의 일 전극을 더 포함할 수도 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 복수의 도전 패턴(CDP1, CDP2, CDP3)들과 각 트랜지스터(T1, T2)들의 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함할 수 있다. 도전 패턴(CDP1, CDP2, CDP3)들 중 일부는 서로 다른 층의 도전층들 또는 반도체층들을 서로 전기적으로 연결하며 트랜지스터(T1, T2)의 소스/드레인 전극을 역할을 할 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 버퍼층(BL)을 관통하는 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 제1 도전 패턴(CDP1)은 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1) 또는 제1 연결 전극(CNE1)으로 전달할 수 있다.
제2 도전 패턴(CDP2)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제2 도전 패턴(CDP2)은 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 전기적으로 연결될 수 있다. 제2 전압 배선(VL2)은 제2 전원 전압을 제2 전극(RME2) 또는 제2 연결 전극(CNE2)으로 전달할 수 있다.
제3 도전 패턴(CDP3)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 제1 전압 배선(VL1)과 접촉할 수 있다. 또한, 제3 도전 패턴(CDP3)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제3 도전 패턴(CDP3)은 제1 전압 배선(VL1)을 제1 트랜지스터(T1)와 전기적으로 연결하며 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다. 제2 트랜지스터(T2)는 데이터 신호를 제1 트랜지스터(T1)에 전달하거나, 초기화 신호를 전달할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
제4 도전층은 제1 보호층(PV1) 상에 배치될 수 있다. 제4 도전층은 플로팅 전극(FE)을 포함할 수 있다. 플로팅 전극(FE)은 어떠한 전압도 인가되지 않는 섬형 패턴의 전극일 수 있다. 즉, 플로팅 전극(FE)은 전기적으로 플로팅될 수 있다.
도면에서는 플로팅 전극(FE)이 제4 도전층에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 플로팅 전극(FE)은 제1 내지 제3 도전층 중 어느 하나에 배치될 수도 있다.
비아층(VIA)은 표시 영역(DPA)에서 제4 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
표시 장치(10)는 비아층(VIA) 상에 배치된 표시 소자층으로서, 뱅크 패턴(BP1, BP2)들, 복수의 전극(RME: RME1, RME2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들과 복수의 연결 전극(CNE: CNE1, CNE2)들을 포함할 수 있다. 또한, 표시 장치(10)는 비아층(VIA) 상에 배치된 절연층(PAS1, PAS2, PAS3)들을 포함할 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 직접 배치될 수 있고, 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 뱅크 패턴(BP1, BP2)의 돌출된 부분은 경사지거나 일정 곡률을 갖고 휘어진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 도면에 예시된 바와 달리, 뱅크 패턴(BP1, BP2)은 단면도 상 외면이 일정 곡률을 갖고 휘어진 형상, 예컨대 반원 또는 반타원의 형상을 가질 수도 있다. 뱅크 패턴(BP1, BP2)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME: RME1, RME2)들은 뱅크 패턴(BP1, BP2) 및 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 경사진 측면 상에 배치될 수 있다. 제1 전극(RME1)은 뱅크 패턴(BP1, BP2) 사이에 위치하는 비아층(VIA) 상에 배치될 수 있다. 제2 전극(RME2)은 뱅크 패턴(BP1, BP2) 사이에 위치하는 비아층(VIA) 상에 배치되지 않을 수 있다. 복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 뱅크 패턴(BP1, BP2)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있고, 제1 전극(RME1)과 제2 전극(RME2)이 제2 방향(DR2)으로 이격된 간격은 뱅크 패턴(BP1, BP2)들 사이의 간격보다 좁을 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
일 실시예에 따르면, 제1 전극(RME1)과 제2 전극(RME2) 사이에는 이들을 이격시키는 이격 영역(SP)(또는, 이격 공간)이 배치될 수 있다. 이격 영역(SP)은 전극(RME1, RME2)의 적어도 일부분을 제거하거나 관통하여 형성될 수 있다. 예를 들어, 전극(RME1, RME2)은 뱅크 패턴(BP1, BP2)과 비아층(VIA) 상에 증착된 후 이격 영역(SP)에 배치된 전극을 식각하여 제1 전극(RME1)과 제2 전극(RME2)으로 분리될 수 있다. 이격 영역(SP)에 의해 비아층(VIA)과 뱅크 패턴(BP1, BP2)의 일부가 노출될 수 있다.
예를 들어, 이격 영역(SP)은 발광 소자(ED)를 중심으로 우측에 형성될 수 있다. 이격 영역(SP)은 제1 뱅크 패턴(BP1)보다 제2 뱅크 패턴(BP2)에 인접하게 배치될 수 있다. 이격 영역(SP)은 비아층(VIA) 및 제2 뱅크 패턴(BP2)의 측면의 적어도 일부를 노출할 수 있다.
뱅크 패턴(BP1, BP2)들 사이에는 배치된 발광 소자(ED)는 양 단부 방향으로 광을 방출하고, 상기 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치된 전극(RME)으로 향할 수 있다. 각 전극(RME)은 뱅크 패턴(BP1, BP2) 상에 배치된 부분이 발광 소자(ED)에서 방출된 광을 반사시킬 수 있는 구조를 가질 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 측면을 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
각 전극(RME)들은 발광 영역(EMA)과 서브 영역(SA) 사이에서 뱅크층(BNL)과 중첩하는 부분에서 전극 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 접촉할 수 있다. 제1 전극 컨택홀(CTD)은 뱅크층(BNL)과 제1 전극(RME1)이 중첩하는 영역에 형성되고, 제2 전극 컨택홀(CTS)은 뱅크층(BNL)과 제2 전극(RME2)이 중첩하는 영역에 형성될 수 있다. 제1 전극(RME1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 각 전극(RME1, RME2)들은 제3 도전층의 전압 배선(VL1, VL2)들과 전기적으로 연결되지 않을 수도 있고, 후술하는 연결 전극(CNE)이 제3 도전층과 직접 연결될 수 있다.
복수의 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 제1 기판(SUB)의 상부 방향으로 반사할 수 있다.
일 실시예에 따르면, 전극(RME)들을 분리하는 이격 영역(SP)이 뱅크 패턴(BP1, BP2)의 사이의 중심부에 배치되지 않고, 일 측으로 치우쳐서 배치됨으로써 발광 소자(ED)에서 방출된 광들 중 하부로 향하는 광들의 비율을 최소화할 수 있다. 예를 들어, 이격 영역(SP)이 제2 뱅크 패턴(BP2)에 치우쳐서 발광 소자(ED)의 일 단부에 인접하게 배치되며, 제1 전극(RME1)은 발광 소자(ED)의 중심부에 중첩하므로 발광 소자(ED)에서 방출된 광들 중 하부로 향하는 광들을 상부 방향으로 반사시킬 수 있다. 이에 관한 자세한 설명은 다른 도면을 참조하여 후술하기로 한다.
제1 절연층(PAS1)은 표시 영역(DPA) 전면에 배치되며, 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 복수의 전극(RME)들에 의해 형성된 이격 영역(SP)을 채우도록 배치될 수 있다. 제1 절연층(PAS1)은 절연성 물질을 포함하여 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 뱅크층(BNL)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제1 절연층(PAS1)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2)들을 포함할 수 있다. 컨택부(CT1, CT2)들은 각각 서로 다른 전극(RME)과 중첩하도록 배치될 수 있다. 예를 들어, 컨택부(CT1, CT2)들은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1)들, 및 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)들을 포함할 수 있다. 제1 컨택부(CT1)들과 제2 컨택부(CT2)들은 제1 절연층(PAS1)을 관통하여 그 하부의 제1 전극(RME1) 또는 제2 전극(RME2)의 상면 일부를 노출할 수 있다. 제1 컨택부(CT1)와 제2 컨택부(CT2)는 각각 제1 절연층(PAS1) 상에 배치되는 다른 절연층들 중 일부를 더 관통할 수 있다. 각 컨택부(CT1, CT2)들에 의해 노출된 전극(RME)은 연결 전극(CNE)과 접촉할 수 있다.
후술하겠지만, 제1 절연층(PAS1)은 제1 전극(RME1)과 중첩하는 부분에서 상면의 일부가 함몰되도록 단차가 형성되거나, 상면의 전부가 제거될 수 있다. 제1 절연층(PAS1)의 전부 또는 일부가 노출된 영역은 전기적 신호에 따라 강한 전계를 형성할 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다.
뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 뱅크 패턴(BP1, BP2)보다 높을 수 있고, 그 두께는 뱅크 패턴(BP1, BP2)과 같거나 더 클 수 있다. 뱅크층(BNL)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 동일하게 폴리 이미드와 같은 유기 절연 물질을 포함할 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이에서 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)들은 연결 전극(CNE)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들, 제1 절연층(PAS1), 및 뱅크층(BNL) 상에 배치될 수 있다. 제2 절연층(PAS2)은 뱅크 패턴(BP1, BP2)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 또한, 제2 절연층(PAS2) 중 일부분은 뱅크층(BNL) 상부, 및 서브 영역(SA)들에 배치될 수 있다.
제2 절연층(PAS2)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2)들을 포함할 수 있다. 제2 절연층(PAS2)은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 및 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)를 포함할 수 있다. 컨택부(CT1, CT2)들은 제1 절연층(PAS1)에 더하여 제2 절연층(PAS2)도 관통할 수 있다. 복수의 제1 컨택부(CT1)들과 제2 컨택부(CT2)들은 각각 그 하부의 제1 전극(RME1) 또는 제2 전극(RME2)의 상면 일부를 노출할 수 있다.
복수의 연결 전극(CNE: CNE1, CNE2)들은 복수의 전극(RME)들, 및 뱅크 패턴(BP1, BP2)들 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1) 및 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 일 실시예에서, 제2 연결 전극(CNE2)은 제2 전극(RME2), 제2 뱅크 패턴(BP2), 및 제1 전극(RME1) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 전극(RME1) 및 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 또한, 제2 연결 전극(CNE2)은 이격 영역(SP)과 중첩할 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제2 절연층(PAS2) 상에 배치되며 발광 소자(ED)들과 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 소자(ED)들의 제1 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하여 발광 소자(ED)들의 제2 단부와 접촉할 수 있다. 복수의 연결 전극(CNE)들은 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치된다. 연결 전극(CNE)들은 발광 영역(EMA)에 배치된 부분에서 발광 소자(ED)들과 접촉하고, 서브 영역(SA)에 배치된 부분에서 제3 도전층과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 연결 전극(CNE)들이 서브 영역(SA)에 배치된 컨택부(CT1, CT2)를 통해 전극(RME)과 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 각 연결 전극(CNE)들은 각 전극(RME)들을 통해 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 연결 전극(CNE2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 각 연결 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서 복수의 연결 전극(CNE)들은 제3 도전층과 직접 접촉할 수 있고, 전극(RME)이 아닌 다른 패턴들을 통해 제3 도전층과 전기적으로 연결될 수도 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 출사될 수 있다.
제3 절연층(PAS3)은 제1 연결 전극층의 제2 연결 전극(CNE2)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제2 연결 전극(CNE2)을 덮도록 배치되고, 제2 연결 전극층의 제1 연결 전극(CNE1)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)이 제2 연결 전극(CNE2)과 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
제3 절연층(PAS3)은 서브 영역(SA)에 배치된 제1 컨택부(CT1)들을 포함할 수 있다. 제1 컨택부(CT1)는 제1 절연층(PAS1) 및 제2 절연층(PAS2)에 더하여 제3 절연층(PAS3)도 관통할 수 있다. 복수의 제1 컨택부(CT1)들은 그 하부의 제1 전극(RME1)의 상면 일부를 노출할 수 있다.
도면으로 도시하지 않았으나, 제3 절연층(PAS3), 및 제1 연결 전극(CNE1) 상에는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 일 예로, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질을 포함하거나, 제1 절연층(PAS1) 및 제3 절연층(PAS3)은 무기물 절연성 물질을 포함하되 제2 절연층(PAS2)은 유기물 절연성 물질을 포함할 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각, 또는 적어도 어느 한 층은 복수의 절연층이 교번 또는 반복하여 적층된 구조로 형성될 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.
도 5는 일 실시예에 따른 발광 소자의 개략도이다.
도 5를 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn, Se 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 발광층(36) 사이, 또는 제2 반도체층(32)과 발광층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, InN 및 SLs 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번되어 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번되어 적층된 구조인 경우, 양자층은 AlGaN, 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번되어 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 절연막(38)의 상면은 단면상 라운드(Round) 형태, 반원 또는 반타원의 형상을 가질 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
일 실시예에서, 발광 소자(ED)는 전극층(37)이 배치된 제1 단부(E1), 및 제1 반도체층(31)이 배치되며, 제1 단부(E1)와 제3 방향(DR3)으로 마주보는 제2 단부(E2)를 가질 수 있다.
도 6은 일 실시예에서 발광 소자가 배치된 부분을 확대한 단면도의 일 예이다. 도 7은 일 실시예에서 발광 소자가 배치된 부분을 확대한 단면도의 다른 예이다.
도 6 및 도 7을 참조하면, 발광 소자(ED)의 제1 단부(E1)는 제1 뱅크 패턴(BP1)에 인접하게 배치되고, 제2 단부(E2)는 제2 뱅크 패턴(BP2)에 인접하게 배치될 수 있다. 발광 소자(ED)는 표시 장치(10)에서 제2 방향(DR2)으로 연장된 형상으로 배치될 수 있다. 표시 장치(10)에서 제1 전극(RME1)과 제2 전극(RME2)은 이격 영역(SP)을 사이에 두고 제2 방향(DR2)으로 이격되어 배치되고, 발광 소자(ED)의 반도체층(31, 32), 발광층(36), 및 전극층(37)은 제2 방향(DR2)으로 순차적으로 배치될 수 있다. 보다 구체적으로, 발광 소자(ED)는 전극층(37), 제2 반도체층(32), 발광층(36), 및 제1 반도체층(31)이 제2 방향(DR2)으로 순차적으로 형성될 수 있다.
이격 영역(SP)은 제1 전극(RME1)과 제2 전극(RME2)을 이격시키도록 형성될 수 있다. 이격 영역(SP)은 뱅크 패턴(BP1, BP2)의 일 측으로 치우쳐서 배치될 수 있다. 예를 들어, 이격 영역(SP)은 제2 뱅크 패턴(BP2) 측으로 치우쳐서 배치될 수 있다. 이격 영역(SP)은 제2 뱅크 패턴(BP2)의 측면의 적어도 일부 및 비아층(VIA)의 상면을 노출할 수 있다. 이격 영역(SP)은 발광 소자(ED)의 중심에서 우측으로 배치될 수 있다.
이격 영역(SP)에 의해 분리된 전극(RME1, RME2)들 중 제1 전극(RME1)은 비아층(VIA)의 상면에 배치되는 일 단부를 가지고, 제2 전극(RME2)은 제2 뱅크 패턴(BP2)의 측면에 배치되는 일 단부를 가질 수 있다. 일 실시예에 따라, 비아층(VIA)(또는 제1 기판(SUB))의 하면으로부터 제1 전극(RME1)의 일 단부 사이의 최소 거리(H1)는 비아층(VIA)(또는 제1 기판(SUB))의 하면으로부터 제2 전극(RME2)의 일 단부 사이의 최소 거리(H2)보다 짧을 수 있다.
제1 절연층(PAS1)은 비아층(VIA), 복수의 전극(RME)들 상에 배치되며, 복수의 전극(RME)들에 의해 형성된 이격 영역(SP)을 채우도록 배치될 수 있다. 제1 절연층(PAS1)은 제2 뱅크 패턴(BP2)의 측면 및 비아층(VIA)의 상면과 직접 접촉할 수 있다. 도면에서는 이격 영역(SP)에서 제1 절연층(PAS1)의 단차가 존재하지 않는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 절연층(PAS1)은 이격 영역(SP)에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다.
제1 절연층(PAS1)은 제1 전극(RME1)과 중첩하는 부분에서 상면의 일부 또는 전부가 제거되는 영역에 형성된 개구부를 포함할 수 있다. 예를 들어, 제1 절연층(PAS1)은 제1 절연층(PAS1)의 상면의 일부가 제거되며, 측면 및 상면을 노출하는 제1 개구부(OP1)를 포함할 수 있다. 제1 개구부(OP1)는 제1 뱅크 패턴(BP1)에 치우쳐 배치되며, 이격 영역(SP)과 달리 발광 소자(ED)의 중심에서 좌측에 배치될 수 있다. 이에 따라, 후술할 발광 소자(ED)의 정렬 과정에서 제1 절연층(PAS1)이 노출된 제1 개구부(OP1)와 중첩하는 제1 전극(RME1) 부분의 전계가 강화될 수 있다. 발광 소자(ED)는 제1 전극(RME1) 부분의 강화된 전계와 이격 영역(SP) 부근의 제2 전극(RME1)의 일 단부의 전계에 의해 발광 영역(EMA)의 중심부에 정렬될 수 있다.
발광 소자(ED)의 제1 단부(E1)는 제1 개구부(OP1)에 인접하게 배치되며, 제1 전극(RME1) 상에 배치될 수 있다. 발광 소자(ED)의 제1 단부(E1)는 고전위 전압(또는, 제1 전원 전압)이 인가되는 제1 전극(RME1)에 인접하고, 제2 단부(E2)는 저전위 전압(또는, 제2 전원 전압)이 인가되는 제2 전극(RME2)에 인접하게 배치될 수 있다. 일 예로, 도 6을 참조하면, 제1 단부(E1)는 제1 전극(RME1) 및 제1 개구부(OP1)와 중첩할 수 있다. 제1 단부(E1)에 대응되는 전극층(37)이 제1 개구부(OP1)와 중첩할 수 있다. 다른 예로, 도 7을 참조하면 제1 단부(E1)는 제1 개구부(OP1)와 중첩하지 않고, 제1 전극(RME1)과 중첩할 수 있다.
발광 소자(ED)의 제2 단부(E2)는 이격 영역(SP)에 인접하게 배치될 수 있다. 제2 단부(E2)는 제1 전극(RME1) 및 제2 전극(RME2)과 비중첩할 수 있다. 일 예로, 도 6을 참조하면, 제2 단부(E2)는 이격 영역(SP)에 배치될 수 있다. 즉, 제2 단부(E2)에 대응되는 제1 반도체층(31)이 이격 영역(SP)에 배치될 수 있다. 다른 예로, 도 7을 참조하면, 제2 단부(E2)는 제1 전극(RME1)에 배치될 수 있다.
발광 소자(ED)의 반도체층들의 대부분은 제1 전극(RME1)과 중첩할 수 있다. 발광 소자(ED)의 제2 반도체층(32)과 발광층(36), 및 제1 반도체층(31)의 일부는 제1 전극(RME1)과 중첩할 수 있다. 발광 소자(ED)의 중심부는 제1 전극(RME1)과 중첩할 수 있다. 일 실시예에서, 발광 소자(ED)의 제1 단부(E1)와 제1 전극(RME1)의 일 단부 사이의 제1 거리(L1)는 제2 단부(E2)와 제1 전극(RME1)의 일 단부 사이의 제2 거리(L2)보다 길 수 있다.
제1 보호층(PV1) 상에 배치되는 플로팅 전극(FE)은 이격 영역(SP)과 적어도 부분적으로 중첩하는 영역에 형성될 수 있다. 플로팅 전극(FE)은 제1 전극(RME1)의 일 단부와 제2 전극(RME2)의 일 단부 사이에 형성되는 강한 전계에 의해 발광 소자(ED)가 중심으로 정렬되지 않고 우측으로 치우쳐 정렬되는 것을 방지할 수 있다. 즉, 플로팅 전극(FE)은 제1 전극(RME1)의 일 단부와 제2 전극(RME2)의 일 단부 사이에 형성되는 전계를 약화시킬 수 있다.
제1 연결 전극(CNE1)은 제1 절연층(PAS1) 상에서 발광 소자(ED)의 제1 단부(E1)와 접촉하며, 제2 연결 전극(CNE2)은 발광 소자(ED)의 제2 단부(E2)와 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 중첩할 수 있고, 제1 개구부(OP1) 내에 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 전극(RME1), 및 제2 전극(RME2)과 중첩할 수 있고, 이격 영역(SP)과 중첩할 수 있다.
도 8은 일 실시예에서 발광 소자의 출광 방향을 나타낸 개념도이다. 도 8은 표시 장치(10)의 발광 소자(ED)에서 광이 출사되는 것을 개략적으로 도시하고 있다.
도 8을 참조하면, 발광 소자(ED)에서 방출된 방출광은 발광 소자(ED)의 발광층(36)에서 생성되어 무작위의 방향으로 출사될 수 있다. 방출광 중 제1 방출광(EL1)은 발광층(36)에서 절연막(38), 제2 절연층(PAS2), 연결 전극(CNE1, CNE2), 및 제3 절연층(PAS3)을 관통하여 상부 방향으로 향할 수 있다. 방출광 중 다른 일부는 발광 소자(ED)의 양 단부로 출사되어 뱅크 패턴(BP1, BP2) 상의 전극(RME1, RME2)을 향할 수 있다.
방출광 중 제2 방출광(EL2)과 제3 방출광(EL3)은 발광 소자(ED)의 하부로 출사될 수 있다. 제2 방출광(EL2)은 발광 소자(ED)의 발광층(36)에서 절연막(38)을 관통하여 되어 제1 기판(SUB)을 향할 수 있다. 일 실시예에서, 이격 영역(SP)은 발광 소자(ED)의 발광층(36)으로부터 멀리 떨어져 배치되므로, 발광 소자(ED)로부터 방출되어 이격 영역(SP)을 통해 제1 기판(SUB)을 향하는 제2 방출광(EL2)의 광량이 감소할 수 있다. 즉, 하부로 출사되는 광의 비율을 최소화할 수 있다.
제3 방출광(EL3)은 발광 소자(ED)의 하부 방향으로 방출되어 제1 전극(RME1)에서 반사될 수 있다. 제1 전극(RME1)은 입사되는 광을 반사하는 반사 전극의 기능을 하므로, 제1 전극(RME1)으로 입사되는 제3 방출광(EL3)은 제1 전극(RME1)에서 반사되어 상부를 향해 출사될 수 있다. 즉, 뱅크 패턴(BP1, BP2)들의 중앙부에 배치된 제1 전극(RME1)이 반사 전극의 기능을 수행함에 따라, 하부 방향으로 출사된 광들의 리사이클링(Recycling) 효과를 가질 수 있다.
발광 소자(ED)와 반사 전극 사이의 이격 거리가 가까울수록 리사이클링 효과에 의한 상부 방향 출광 효율이 증가할 수 있다. 예를 들어, 발광 소자(ED)와 반사 전극 사이의 이격 거리가 1㎛ 이내인 경우, 리사이클링 효과에 의한 상부 방향 출광 효율은 이격 거리가 1㎛ 이상인 경우에 대비하여 대략 10% 이상 증가할 수 있다. 예시적인 실시예에서, 발광 소자(ED)와 제1 전극(RME1) 사이의 이격 거리는 1㎛ 이내일 수 있으므로, 상부 방향 출광 효율이 증가할 수 있다.
정리하면, 전극(RME1, RME2)들을 분리하는 이격 영역(SP)은 발광 소자(ED)의 중심부에 배치되지 않고, 일 단부로 치우쳐 배치됨으로써 발광 소자(ED)에서 방출된 광들 중 하부로 향하는 광들의 비율을 최소화할 수 있다. 예를 들어, 이격 영역(SP)이 발광 소자(ED)의 제2 단부(E2)에 인접하게 배치되며, 발광층(36)과 멀리 떨어져 배치될 수 있다. 제1 전극(RME1)은 발광 소자(ED)의 발광층(36)을 포함한 발광 소자(ED)의 대부분의 영역과 중첩할 수 있다. 이에 따라, 발광 소자(ED)로부터 방출된 방출광 중 제1 기판(SUB)의 하부로 출사되는 광의 양을 줄이고, 하부로 출사되는 광을 제1 전극(RME1)을 통해 상부 방향으로 반사시킬 수 있다. 표시 장치(10)는 하부 방향으로 출광되는 광의 손실을 줄이고, 상부 방향의 출광 효율을 향상시킬 수 있다.
도 9은 일 실시예에서 발광 소자가 배치된 부분을 확대한 단면도의 또 다른 예이다.
일 실시예에 따른 표시 장치(10)에서 제1 개구부(OP1)는 일부 영역에서 제1 절연층(PAS1)의 상면을 전부 제거하도록 형성될 수 있다. 제1 개구부(OP1)는 제1 절연층(PAS1)의 측면 및 제1 전극(RME1)의 상면을 노출시킬 수 있다. 제1 연결 전극(CNE1)은 상면이 노출된 제1 전극(RME1)과 직접 접촉할 수 있다.
도 10은 일 실시예에서 제1 전극 및 제2 전극에 형성되는 전계와 발광 소자의 정렬 과정을 나타낸 개념도이다. 도 10은 제1 전극(RME1)과 제2 전극(RME2)에 전기 신호를 인가하여 제1 전극(RME1)과 제2 전극(RME2) 사이에 형성되는 전계를 개념적으로 도시하였다.
일반적으로 전기장의 밀도는 전극의 단부(또는 모서리)에서 가장 높을 수 있다. 예를 들어, 제1 전극(RME1)과 제2 전극(RME2)의 일 단부에서 가장 높은 밀도의 전계가 형성될 수 있다.
플로팅 전극(FE)은 전극(RME1, RME2)들의 일 단부에서 발생된 전계를 약화시킬 수 있다. 플로팅 전극(FE)은 이격 영역(SP)과 두께 방향으로 중첩하는 부분에 형성되어 제1 전극(RME1)의 일 단부와 제2 전극(RME2)의 일 단부 사이에 형성되는 강한 전계를 약화시킬 수 있다. 이에 따라, 발광 소자(ED)가 전계에 의해 뱅크 패턴(BP1, BP2)들 사이의중앙부에 안착되지 않고, 일 측(예를 들어, 우측)으로 치우쳐 정렬되는 것을 방지할 수 있다.
제1 절연층(PAS1)의 전부 또는 일부를 노출하는 제1 개구부(OP1)는 이와 중첩하는 제1 전극(RME1)의 전계를 강화시킬 수 있다. 제1 개구부(OP1)는 제1 절연층(PAS1)의 두께를 얇게 형성하거나, 제1 절연층(PAS1)을 제거할 수 있으므로 해당 부분에서 제1 전극(RME1)의 전계가 증가할 수 있다. 두께가 얇은 제1 절연층(PAS1)으로 덮힌 제1 전극(RME1)의 상면부의 강화된 전계와 제2 전극(RME1)의 일 단부의 약화된 전계에 의해 중앙부 정렬 전계가 안정적으로 형성될 수 있다. 발광 소자(ED)는 해당 전계에 의해 뱅크 패턴(BP1, BP2)들 사이의 중앙부에 안착되며, 일 측으로 치우쳐 정렬되는 것을 방지할 수 있다.
이하, 다른 실시예에 따른 표시 장치(10_1, 10_2, 10_3)에 대해 설명한다. 이하의 실시예에서 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 11은 다른 실시예에 따른 표시 장치의 단면도이다. 도 12는 다른 실시예에서 발광 소자가 배치된 부분을 확대한 단면도이다.
도 11 및 도 12를 참조하면, 본 실시예에 따른 표시 장치(10_1)에서 이격 영역(SP)은 제2 뱅크 패턴(BP2)에만 형성되고, 제1 절연층(PAS1)은 제2 전극(RME2)의 상면을 노출하는 제2 개구부(OP2)를 더 포함한다는 점에서 이전 실시예와 다르다.
이격 영역(SP)은 비아층(VIA)의 상면에 형성되지 않고, 제2 뱅크 패턴(BP2)의 측면에 형성될 수 있다. 이격 영역(SP)이 제1 개구부(OP1)와 이격된 거리는 이전 실시예보다 길 수 있다. 이격 영역(SP)을 채우도록 배치된 제1 절연층(PAS1)은 비아층(VIA)의 상면에 접하지 않고, 제2 뱅크 패턴(BP2)의 측면에 접할 수 있다.
전극(RME1, RME2)들은 제2 뱅크 패턴(BP2)의 측면에서 이격되어 배치될 수 있다. 제1 전극(RME1)은 제2 뱅크 패턴(BP2)에 접촉하도록 비아층(VIA)의 상면 전부를 덮도록 배치될 수 있다. 제2 전극(RME2)은 제2 뱅크 패턴(BP2)에 접촉하지만, 비아층(VIA)의 상면에는 배치되지 않을 수 있다.
제1 절연층(PAS1)은 제1 개구부(OP1) 및 제2 개구부(OP2)를 포함할 수 있다. 제1 개구부(OP1)는 이전 실시예와 동일하게 발광 소자(ED)의 제1 단부(E1)에 인접하며, 제1 절연층(PAS1)의 상면 및 측면 일부를 노출할 수 있다. 제2 개구부(OP2)는 제1 절연층(PAS1)을 관통하여 제2 뱅크 패턴(BP2) 상에 배치되는 제2 전극(RME2)을 부분적으로 노출할 수 있다. 제2 연결 전극(CNE2)은 제2 개구부(OP2) 내에서 노출된 제2 전극(RME2)과 접촉할 수 있다.
발광 소자(ED)는 제1 전극(RME1)과 완전히 중첩할 수 있다. 발광 소자(ED)의 전극층(37), 제2 반도체층(32), 발광층(36), 및 제1 반도체층(31)은 제1 전극(RME1)과 완전히 중첩할 수 있다. 발광 소자(ED)는 제2 전극(RME2)과 비중첩할 수 있다.
연결 전극(CNE1, CNE2)은 이전 실시예와 동일하게 발광 소자(ED)의 양 단부와 접촉할 수 있다. 예를 들어, 제1 연결 전극(CNE1)은 제1 단부(E1)와 접촉하고, 제2 연결 전극(CNE2)은 제2 단부(E2)와 접촉할 수 있다.
플로팅 전극(FE)은 이격 영역(SP)과 부분적으로 중첩할 수 있고, 제1 전극(RME1)과 부분적으로 중첩할 수 있다. 플로팅 전극(FE)은 제1 전극(RME1)과 제2 전극(RME1)의 일 단부 사이에 형성되는 전계를 약화시킬 수 있다. 일 실시에에서, 플로팅 전극(FE)은 발광 소자(ED)를 중앙부에 정렬하기 위한 제1 전극(RME1)의 상면부와 제2 전극(RME2)의 일 단부 사이의 전계를 약화시킬 수도 있다.
본 실시예에서, 플로팅 전극(FE)에 의해 제1 전극(RME1)의 상면부와 제2 전극(RME2)의 일 단부 사이의 전계가 약화되면서 발광 소자(ED)가 발광 영역(EMA)의 중심부에 배치되지 않는 것을 방지하기 위해, 제2 전극(RME2)의 상면을 노출하는 제2 개구부(OP2)를 포함할 수 있다. 제2 개구부(OP2)에 의해 노출된 제2 전극(RME2)의 상면부의 전계가 강화되며, 제2 전극(RME2)의 상면부와 제1 전극(RME1)의 상면부 사이에는 발광 소자(ED)의 중앙 정렬 전계가 형성될 수 있다.
본 실시예에 따른 표시 장치(10_1)는 이격 영역(SP)을 발광 소자(ED)의 일 측에 치우쳐 배치함으로써 제1 기판(SUB)의 하부 방향으로 출광되는 광의 손실을 줄이고, 상부 방향의 출광 효율을 향상시킬 수 있다. 또한, 제1 전극(RME1)과 제2 전극(RME2) 사이의 전계를 조절하여, 표시 장치(10_1)의 발광 소자(ED)는 발광 영역(EMA)의 중심(또는 뱅크 패턴(BP1, BP2)들 사이의 중앙부)에 정렬될 수 있다.
도 13은 또 다른 실시예에 따른 표시 장치의 단면도이다. 도 14는 또 다른 실시예에서 발광 소자가 배치된 부분을 확대한 단면도이다.
도 13 및 도 14를 참조하면, 본 실시예에 따른 표시 장치(10_2)에서 이격 영역(SP)은 비아층(VIA)과 제2 뱅크 패턴(BP2)에 형성되며, 제1 전극(RME1)의 일 단부는 비아층(VIA) 상면에 배치되고, 제2 전극(RME2)의 일 단부는 제2 뱅크 패턴(BP2) 측면에 배치된다는 점은 도 6 내지 도 9의 실시예와 동일하다. 제1 절연층(PAS2)은 제2 전극(RME2)의 상면 일부를 노출하는 제2 개구부(OP2)와 더불어, 제1 전극(RME1)의 상면 일부를 노출하는 제3 개구부(OP3)를 더 포함할 수 있다.
제1 절연층(PAS1)은 제1 개구부(OP1), 제2 개구부(OP2), 및 제3 개구부(OP3)를 포함할 수 있다. 제1 개구부(OP1)는 이전 실시예와 동일하게 발광 소자(ED)의 제1 단부(E1)에 인접하며, 제1 절연층(PAS1)의 상면 및 측면 일부를 노출할 수 있다. 제2 개구부(OP2)는 제1 절연층(PAS1)을 관통하여 제2 뱅크 패턴(BP2) 상에 배치되는 제2 전극(RME2)을 부분적으로 노출할 수 있다. 제2 연결 전극(CNE2)은 제2 개구부(OP2) 내에서 노출된 제2 전극(RME2)과 접촉할 수 있다. 제3 개구부(OP3)는 제1 절연층(PAS1)을 관통하여 제1 뱅크 패턴(BP1) 상에 배치되는 제1 전극(RME1)을 부분적으로 노출할 수 있다. 제1 연결 전극(CNE1)은 제3 개구부(OP3) 내에서 노출된 제1 전극(RME1)과 접촉할 수 있다.
본 실시예에 따른 표시 장치(10_2)는 이격 영역(SP)을 발광 소자(ED)의 일 측에 치우쳐 배치함으로써 제1 기판(SUB)의 하부 방향으로 출광되는 광의 손실을 줄이고, 상부 방향의 출광 효율을 향상시킬 수 있다. 또한, 제1 전극(RME1)과 제2 전극(RME2) 사이의 전계를 조절하여, 표시 장치(10)의 발광 소자(ED)는 발광 영역(EMA)의 중심(또는 뱅크 패턴(BP1, BP2)들 사이의 중앙부)에 정렬될 수 있다.
도 15는 또 다른 실시예에 따른 표시 장치의 단면도이다. 도 16은 또 다른 실시예에서 발광 소자가 배치된 부분을 확대한 단면도이다.
도 15 및 도 16을 참조하면, 본 실시예에 따른 표시 장치(10_3)에서 이격 영역(SP)은 이격 영역(SP)은 제2 뱅크 패턴(BP2)에만 형성되며, 제1 전극(RME1)의 일 부분은 비아층(VIA)(또는 제1 기판(SUB))과 제2 뱅크 패턴(BP2) 사이에 배치된다는 점에서 이전 실시예와 다르다. 본 실시예에서 플로팅 전극(FE) 대신 제1 전극(RME1)의 일 부분이 전계를 약화시키는 기능을 할 수 있다.
이격 영역(SP)은 비아층(VIA)의 상면에 형성되지 않고, 제2 뱅크 패턴(BP2)의 측면에 형성될 수 있다. 이격 영역(SP)을 채우도록 배치된 제1 절연층(PAS1)은 비아층(VIA)의 상면에 접하지 않고, 제2 뱅크 패턴(BP2)의 측면에 접할 수 있다.
제1 전극(RME1)은 비아층(VIA)과 제2 뱅크 패턴(BP2) 사이에 배치되는 일 부분을 포함할 수 있다. 제1 전극(RME1)의 일 부분은 제2 뱅크 패턴(BP2)의 하면과 접촉할 수 있다. 제1 전극(RME1)은 제2 전극(RME2)과 제1 기판(SUB)의 두께 방향으로 중첩할 수 있다.
일 실시예에서, 제1 전극(RME1)은 이격 영역(SP)에서 형성되는 전계를 약화시킬 수 있다. 이에 따라, 발광 소자(ED)는 일측으로 치우쳐 정렬되지 않고, 뱅크 패턴(BP1, BP2)들의 중앙부에 정렬될 수 있다.
본 실시예에 따른 표시 장치(10_3)는 이격 영역(SP)을 발광 소자(ED)의 일 측에 치우쳐 배치함으로써 제1 기판(SUB)의 하부 방향으로 출광되는 광의 손실을 줄이고, 상부 방향의 출광 효율을 향상시킬 수 있다
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 ED: 발광 소자
RME1, RME2: 전극 CNE1, CNE2: 연결 전극
BP1, BP2: 뱅크 패턴 PAS1, PAS2, PAS3: 절연층
FE: 플로팅 전극 SP: 이격 영역
E1: 제1 단부 E2: 제2 단부
OP1, OP2, OP3: 개구부 PX: 화소
EMA: 발광 영역 BNL: 뱅크층

Claims (20)

  1. 기판 상에 배치된 제1 전극과 제2 전극;
    상기 제1 전극과 상기 제2 전극을 이격하도록 형성된 이격 영역;
    상기 제1 전극과 상기 제2 전극 상에 배치되고, 상기 이격 영역을 채우도록 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되며, 상기 제1 전극 상에 배치되는 제1 단부 및 상기 제1 단부와 마주보는 제2 단부를 갖는 발광 소자; 및
    상기 제1 단부에 인접하며 상기 제1 절연층을 노출하는 제1 개구부를 포함하고,
    상기 이격 영역은 상기 제2 단부에 인접하도록 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 기판의 두께 방향으로 상기 기판과 상기 제1 전극 사이에 배치되며, 전기적으로 플로팅된 플로팅 전극을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 플로팅 전극은 상기 이격 영역과 상기 기판의 두께 방향으로 중첩하는 표시 장치.
  4. 제1 항에 있어서,
    상기 발광 소자는 N형 반도체층, P형 반도체층, 및 상기 N형 반도체층과 상기 P형 반도체층 사이에 배치된 발광층을 포함하고,
    상기 제2 단부는 상기 N형 반도체층의 일 면을 포함하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 전극은 상기 발광 소자의 중심부와 상기 기판의 두께 방향으로 중첩하는 표시 장치.
  6. 제1 항에 있어서,
    상기 발광 소자의 제2 단부는 상기 제2 전극과 비중첩하는 표시 장치.
  7. 제6 항에 있어서,
    상기 발광 소자의 제2 단부는 상기 제1 전극과 상기 기판의 두께 방향으로 중첩하는 표시 장치.
  8. 제6 항에 있어서,
    상기 발광 소자의 제2 단부는 상기 이격 영역과 상기 기판의 두께 방향으로 중첩하는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 개구부는 상기 제1 절연층의 상면을 노출하도록 형성되는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 개구부는 상기 제1 절연층의 측면, 및 상기 제1 전극을 노출하도록 형성되는 표시 장치.
  11. 제1 항에 있어서,
    상기 기판과 상기 제1 전극 사이에 배치된 제1 뱅크 패턴 및 상기 기판과 상기 제2 전극 사이에 배치된 제2 뱅크 패턴을 더 포함하고,
    상기 이격 영역은 상기 제2 뱅크 패턴을 노출하도록 형성되며, 상기 제1 절연층은 노출된 상기 제2 뱅크 패턴과 접촉하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 전극의 일 단부는 상기 제2 뱅크 패턴 상에 배치되는 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 절연층 상에서 상기 발광 소자의 제1 단부와 접촉하는 제1 연결 전극; 및
    상기 제1 절연층 상에서 상기 발광 소자의 제2 단부와 접촉하는 제2 연결 전극을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 연결 전극은 상기 제1 전극과 상기 기판의 두께 방향으로 중첩하는 표시 장치.
  15. 제13 항에 있어서,
    상기 제1 절연층은 상기 제2 전극의 상면을 노출하는 제2 개구부를 더 포함하고,
    상기 제2 연결 전극은 상기 제2 전극의 노출된 상면과 접촉하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 절연층은 상기 제1 전극의 상면을 노출하는 제3 개구부를 더 포함하고,
    상기 제1 연결 전극은 상기 제1 전극의 노출된 상면과 접촉하는 표시 장치.
  17. 제1 항에 있어서,
    상기 제1 전극은 상기 제2 전극과 상기 기판의 두께 방향으로 중첩하는 표시 장치.
  18. 기판 상에 서로 이격되어 배치된 제1 전극과 제2 전극;
    상기 제1 전극과 상기 제2 전극 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되며, 상기 제1 전극 상에 배치되는 제1 단부 및 상기 제1 단부와 마주보는 제2 단부를 갖는 발광 소자; 및
    상기 제1 단부에 인접하며 상기 제1 절연층을 노출하는 제1 개구부를 포함하고,
    상기 제1 단부와 상기 제1 전극의 일 단부 사이의 제1 거리는 상기 제2 단부와 상기 제1 전극의 일 단부 사이의 제2 거리보다 긴 표시 장치.
  19. 제18 항에 있어서,
    상기 기판과 상기 제1 전극 사이에 배치된 제1 뱅크 패턴 및 상기 기판과 상기 제2 전극 사이에 배치된 제2 뱅크 패턴을 더 포함하고, 상기 제2 전극의 일 단부는 상기 제2 뱅크 패턴 상에 배치되는 표시 장치.
  20. 제18 항에 있어서,
    상기 기판으로부터 상기 제1 전극의 최소 거리는 상기 기판으로부터 상기 제2 전극의 최소 거리보다 짧은 표시 장치.
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