KR20230093113A - 표시 장치 및 그 제조 방법 - Google Patents

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KR20230093113A
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김영록
박규순
정종현
조우진
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삼성디스플레이 주식회사
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Abstract

일 실시예에 따른 표시 장치는 기판 상에 배치된 비아층, 상기 비아층 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되며, 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자들, 상기 제1 절연층 상에 배치되며, 상기 발광 소자들이 배치된 제1 개구부 및 상기 제1 개구부와 이격된 제2 개구부를 포함하는 뱅크층, 상기 발광 소자들 상에 배치된 제2 절연층, 및 상기 뱅크층, 상기 발광 소자들 및 상기 제2 절연층 상에 서로 이격하여 배치되며, 상기 발광 소자들의 일 단부에 접촉하는 제1 접촉 전극 및 상기 발광 소자들의 타 단부에 접촉하는 제2 접촉 전극을 포함하며, 상기 제2 개구부에서 상기 제1 절연층과 중첩하는 상기 비아층의 두께는 상기 제1 절연층과 비중첩하는 상기 비아층의 두께보다 크다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 발광 소자를 포함하는 자발광 표시 장치가 있다. 자발광 표시 장치는 발광 소자로서 유기물을 발광 물질로 이용하는 유기 발광 표시 장치, 또는 무기물을 발광 물질로 이용하는 무기 발광 표시 장치 등이 있다.
본 발명이 해결하고자 하는 과제는 제조 공정을 단순화할 수 있는 표시 장치 및 그 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 배치된 비아층, 상기 비아층 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되며, 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자들, 상기 제1 절연층 상에 배치되며, 상기 발광 소자들이 배치된 제1 개구부 및 상기 제1 개구부와 이격된 제2 개구부를 포함하는 뱅크층, 상기 발광 소자들 상에 배치된 제2 절연층, 및 상기 뱅크층, 상기 발광 소자들 및 상기 제2 절연층 상에 서로 이격하여 배치되며, 상기 발광 소자들의 일 단부에 접촉하는 제1 접촉 전극 및 상기 발광 소자들의 타 단부에 접촉하는 제2 접촉 전극을 포함하며, 상기 제2 개구부에서 상기 제1 절연층과 중첩하는 상기 비아층의 두께는 상기 제1 절연층과 비중첩하는 상기 비아층의 두께보다 클 수 있다.
상기 제2 개구부에서 상기 제1 절연층의 일 측면과 상기 비아층의 일 측면이 노출되며, 상기 제1 절연층의 일 측면과 상기 비아층의 일 측면은 상호 정렬되어 일치될 수 있다.
상기 뱅크층은 상기 제1 전극과 중첩하는 제1 격벽부, 상기 제1 개구부를 사이에 두고 상기 제1 격벽부와 이격되며, 상기 제2 전극과 중첩하는 제2 격벽부, 상기 제1 격벽부 및 상기 제2 격벽부를 둘러싸는 뱅크부, 및 상기 제2 개구부를 둘러싸는 서브 격벽부를 포함할 수 있다.
상기 뱅크부의 두께는 상기 제1 격벽부 및 상기 제2 격벽부의 두께보다 크고, 상기 제1 격벽부 및 상기 제2 격벽부의 두께는 상기 서브 격벽부의 두께보다 클 수 있다.
상기 뱅크층의 서브 격벽부의 일 측면은 상기 제1 절연층의 상면에 접촉하며 상기 제1 절연층의 일 측면과 이격될 수 있다.
상기 발광 소자들은 상기 제1 격벽부와 상기 제2 격벽부 사이에 배치될 수 있다.
상기 제1 격벽부, 상기 제2 격벽부, 상기 뱅크부 및 상기 서브 격벽부는 일체로 이루어질 수 있다.
상기 기판은 상기 발광 소자들과 중첩하는 발광 영역 및 상기 발광 영역과 이격된 서브 영역을 포함하며, 상기 제1 개구부는 상기 발광 영역에 배치되고, 상기 제2 개구부는 상기 서브 영역에 배치될 수 있다.
상기 서브 영역에는 제1 컨택부 및 상기 제1 컨택부와 이격된 제2 컨택부가 배치되며, 상기 제1 접촉 전극은 상기 뱅크층 및 상기 제1 절연층을 관통하는 상기 제1 컨택부를 통해 상기 제1 전극이 접촉하고, 상기 제2 접촉 전극은 상기 뱅크층 및 상기 제1 절연층을 관통하는 제2 컨택부를 통해 상기 제2 전극과 접촉할 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 비아층을 형성하는 단계, 상기 비아층 상에 서로 이격된 제1 전극 및 제2 전극을 형성하는 단계, 상기 제1 전극 및 상기 제2 전극 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 뱅크 물질층을 도포하고 마스크를 이용하여, 보호부를 포함하는 뱅크층을 형성하는 단계, 상기 뱅크층을 마스크로 이용하여 상기 제1 절연층을 패터닝하는 단계, 상기 뱅크층을 애싱하여 상기 보호부를 제거하여 제1 개구부를 형성하는 단계, 상기 제1 개구부에서 상기 제1 절연층 상에 발광 소자들을 형성하는 단계, 상기 발광 소자들 상에 제2 절연층을 형성하는 단계, 및 상기 발광 소자들 상에 서로 이격하여 배치되며, 상기 발광 소자들의 일 단부에 접촉하는 제1 접촉 전극 및 상기 발광 소자들의 타 단부에 접촉하는 제2 접촉 전극을 형성하는 단계를 포함할 수 있다.
상기 마스크는 투과 영역, 차단 영역, 제1 반투과 영역 및 제2 반투과 영역을 포함하며, 상기 제2 반투과 영역은 상기 제1 반투과 영역보다 투과되는 광의 양이 많을 수 있다.
상기 뱅크층은 상기 투과 영역과 대응하는 영역이 제거되고, 상기 차단 영역과 대응하는 영역에 뱅크부가 형성되고, 상기 제1 반투과 영역과 대응하는 영역에 격벽부들이 형성되며, 상기 제2 반투과 영역과 대응하는 영역에 서브 격벽부와 상기 보호부가 형성될 수 있다.
상기 뱅크부의 두께는 상기 격벽부들의 두께보다 크고, 상기 격벽부들의 두께는 상기 서브 격벽부의 두께보다 클 수 있다.
상기 뱅크층을 형성하는 단계에서 제2 개구부가 형성되고, 상기 보호부가 제거되는 단계에서 상기 제2 개구부 내의 상기 비아층의 표면 일부가 제거될 수 있다.
상기 제2 개구부 내에서, 상기 제1 절연층의 일 측면과 상기 비아층의 일 측면이 상호 정렬되어 일치될 수 있다.
또한, 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 비아층을 형성하는 단계, 상기 비아층 상에 서로 이격된 제1 전극 및 제2 전극을 형성하는 단계, 상기 제1 전극 및 상기 제2 전극 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 뱅크 물질층을 도포하고 마스크를 이용하여, 보호부를 포함하는 뱅크층을 형성하는 단계, 상기 뱅크층을 마스크로 이용하여 상기 제1 절연층을 패터닝하고 동시에 상기 보호부를 제거하는 단계, 상기 제1 절연층 상에 발광 소자들을 형성하는 단계, 상기 발광 소자들 상에 제2 절연층을 형성하는 단계, 및 상기 발광 소자들 상에 서로 이격하여 배치되며, 상기 발광 소자들의 일 단부에 접촉하는 제1 접촉 전극 및 상기 발광 소자들의 타 단부에 접촉하는 제2 접촉 전극을 형성하는 단계를 포함할 수 있다.
상기 제1 절연층을 패터닝하고 상기 보호부를 제거하는 단계는 건식 식각 공정으로 수행될 수 있다.
상기 제1 절연층은 상기 보호부가 제거됨에 따라 노출된 표면 일부가 식각되어 두께가 감소될 수 있다.
상기 보호부가 제거되어 상기 뱅크층의 제1 개구부가 형성되고, 상기 발광 소자들은 상기 제1 개구부 상에 형성될 수 있다.
상기 마스크를 이용하여 상기 뱅크층을 형성하는 단계에서, 상기 제1 절연층을 노출하는 제2 개구부가 형성되고, 상기 제2 개구부에서 상기 뱅크층의 일 측면과 상기 제1 절연층의 일 측면이 상호 정렬되어 일치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치 및 그 제조 방법에 의하면, 뱅크층과 제1 절연층을 형성하는 공정의 마스크 수를 저감하여 제조 비용을 절감하고 생산성을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 E1-E1'선을 따라 자른 단면도이다.
도 4는 도 2의 E2-E2'선을 따라 자른 단면도이다.
도 5는 도 3의 A 영역을 확대하여 나타낸 도면이다.
도 6은 일 실시예에 따른 발광 소자의 개략도이다.
도 7 내지 도 12는 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 단면도들이다.
도 13은 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 14는 도 13의 B 영역을 확대한 도면이다.
도 15 및 도 16은 다른 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변할 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2는 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2)들, 뱅크층(BNL), 복수의 발광 소자(ED)들 및 접촉 전극층(CNL: CNE1, CNE2)의 평면 배치를 도시하고 있다.
도 2를 참조하면, 표시 장치(10)의 화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 도면에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 해당 서브 화소(SPXn)의 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1)의 타측인 하측에 배치될 수 있다. 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)을 따라 교번되어 배열되며, 제1 방향(DR1)으로 이격된 서로 다른 서브 화소(SPXn)의 발광 영역(EMA) 사이에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)과 서브 영역(SA)은 서로 제1 방향(DR1)으로 교대 배열되고, 발광 영역(EMA) 및 서브 영역(SA) 각각은 제2 방향(DR2)으로 반복 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 2와 다른 배열을 가질 수도 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.
표시 장치(10)는 복수의 전극(RME: RME1, RME2)들, 뱅크층(BNL), 발광 소자(ED)들, 및 접촉 전극층(CNL: CNE1, CNE2)을 포함할 수 있다.
복수의 전극(RME: RME1, RME2)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME1, RME2)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 후술하는 발광 소자(ED)와 전기적으로 연결될 수 있으나, 이에 제한되지 않는다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심에서 우측에 배치된다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.
도면에서는 각 서브 화소(SPXn)마다 2개의 전극(RME)들이 제1 방향(DR1)으로 연장된 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치(10)는 하나의 서브 화소(SPXn)에 더 많은 수의 전극(RME)들이 배치되거나, 전극(RME)들이 부분적으로 절곡되고, 위치에 따라 폭이 다른 형상을 가질 수도 있다.
뱅크층(BNL)은 표시 영역(DPA) 전면에 걸쳐 배치되며, 복수의 서브 화소(SPXn)들의 일부분을 노출하거나 둘러쌀 수 있다. 예를 들어, 뱅크층(BNL)은 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치된 제1 개구부(OP1)와 발광 영역(EMA)의 일 측에 배치된 서브 영역(SA)의 제2 개구부(OP2)를 둘러쌀 수 있다. 또는, 뱅크층(BNL)은 표시 영역(DPA) 전면에 배치되고, 서브 화소(SPXn)의 발광 영역(EMA)의 일부분을 노출하는 제1 개구부(OP1) 및 서브 영역(SA)의 일부분을 노출하는 제2 개구부(OP2)를 포함할 수 있다.
후술할 바와 같이, 뱅크층(BNL)은 뱅크부(도 5의 'BNP'), 뱅크부(BNP)보다 낮은 높이를 갖는 격벽부(도 3의 'BP1', 'BP2'), 및 서브 격벽부(도 3의 'SBP')를 포함할 수 있다. 뱅크부(BNP)는 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 표시 장치(10)의 서브 화소(SPXn)들, 발광 영역(EMA) 및 서브 영역(SA)은 뱅크부(BNP)의 배치에 의해 구분되는 영역들일 수 있다. 복수의 서브 화소(SPXn)들과 발광 영역(EMA)들, 및 서브 영역(SA)들 사이의 간격은 뱅크부(BNP)의 폭에 따라 달라질 수 있다. 뱅크부(BNP)는 서브 화소(SPXn)의 경계, 및 발광 영역(EMA)과 서브 영역(SA) 사이에서 전극(RME1, RME2)들과 중첩할 수 있다.
뱅크층(BNL)의 격벽부(BP1, BP2)는 뱅크부(BNP)와 일체화되어 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 격벽부(BP1, BP2)는 발광 영역(EMA)에 배치된 제1 개구부(OP1)를 사이에 두고 서로 이격된 부분일 수 있다. 격벽부(BP1, BP2)가 형성하는 제1 개구부(OP1)에는 발광 소자(ED)들이 배치될 수 있다. 격벽부(BP1, BP2)는 서브 화소(SPXn)의 발광 영역(EMA)에서 각각 전극(RME1, RME2)들과 중첩할 수 있다.
뱅크층(BNL)의 서브 격벽부(SBP1)는 뱅크부(BNP) 및 격벽부(BP1, BP2)와 일체로 이루어져 각 서브 화소(SPXn)의 서브 영역(SA)에 배치될 수 있다. 서브 격벽부(SBP1)는 서브 영역(SA)에 배치된 제2 개구부(OP2)를 둘러싸는 부분일 수 있다. 서브 격벽부(SBP1)가 형성하는 제2 개구부(OP2)는 분리부(ROP)와 동일할 수 있으며, 전극들(RME), 제1 절연층(도 3의 'PAS1') 및 접촉 전극층(CNL)이 배치되지 않는다. 제2 개구부(OP2)에는 비아층(도 3의 'VIA')의 상면에 노출될 수 있다.
발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크층(BNL)의 제1 개구부(OP1)에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고, 양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다. 예를 들어, 발광 소자(ED)는 제1 단부가 제1 전극(RME1) 상에 배치되고, 제2 단부가 제2 전극(RME2) 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 대체로 연장된 방향이 전극(RME)들이 연장된 제1 방향(DR1)에 수직하게 배열될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)의 연장된 방향은 제2 방향(DR2) 또는 그에 비스듬히 기울어진 방향을 향하도록 배치될 수 있다.
접촉 전극층(CNL)은 발광 소자(ED), 제2 절연층(도 3의 'PAS2') 및 뱅크층(BNL) 상에 배치될 수 있다. 접촉 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 각 접촉 전극(CNE)들은 발광 소자(ED)와 접촉하고, 전극(RME)들과 전기적으로 연결될 수 있다.
접촉 전극(CNE)은 각 서브 화소(SPXn)에 배치된 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)을 포함할 수 있다. 제1 접촉 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)에서 서브 영역(SA)까지 배치될 수 있다. 제2 접촉 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 접촉 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)에서 서브 영역(SA)까지 배치될 수 있다. 제1 접촉 전극(CNE1)은 발광 소자(ED)의 제1 단부와 접촉하고, 제2 접촉 전극(CNE2)은 발광 소자(ED)의 제2 단부와 접촉할 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 접촉 전극(CNE)들이 서브 영역(SA)에 배치된 컨택부(CT1, CT2)를 통해 전극(RME)과 접촉할 수 있다. 제1 접촉 전극(CNE1)은 서브 영역(SA)에서 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제2 접촉 전극(CNE2)은 서브 영역(SA)에서 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 접촉 전극(CNE)들은 각각 전극(RME)을 통해 전원 전압이 인가될 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1)을 통해 제1 전원 전압이 인가되고, 제2 접촉 전극(CNE2)은 제2 전극(RME2)을 통해 제2 전원 전압이 인가될 수 있다. 각 접촉 전극(CNL)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.
도 3은 도 2의 E1-E1'선을 따라 자른 단면도이다. 도 4는 도 2의 E2-E2'선을 따라 자른 단면도이다. 도 5는 도 3의 A 영역을 확대하여 나타낸 도면이다.
도 3은 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부와 전극 컨택홀(CTD, CTS)들 및 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있고, 도 4는 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부와 뱅크층(BNL) 일부를 가로지르는 단면을 도시하고 있다.
도 2와 결부하여, 도 3 내지 도 5를 참조하면, 표시 장치(10)는 기판(SUB)과 그 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 표시 장치(10)는 복수의 전극(RME: RME1, RME2)들, 발광 소자(ED), 및 접촉 전극층(CNL: CNE1, CNE2)을 포함할 수 있다.
기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 기판(SUB)은 표시 영역(도 1의 'DPA')과 이를 둘러싸는 비표시 영역(도 1의 'NDA')을 포함하고, 표시 영역(DPA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다.
제1 도전층은 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML), 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)을 포함할 수 있다. 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 제3 도전층의 도전 패턴(예를 들어, 제3 도전 패턴(CDP)을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제2 전압 배선(VL2)은 제3 도전층의 도전 패턴(예를 들어, 제2 도전 패턴(CDP))을 통해 제2 전극(RME2)과 전기적으로 연결될 수 있다.
도면에서는 제1 전압 배선(VL1)과 제2 전압 배선(VL2)이 제1 도전층에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제3 도전층에 배치되어 각각 제1 트랜지스터(T1)와 제2 전극(RME2)에 직접 전기적으로 연결될 수도 있다.
버퍼층(BL)은 제1 도전층 및 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 표시 영역(DPA)에서 반도체층 상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터(T1, T2)의 게이트 절연막의 역할을 할 수 있다. 도면에서는 제1 게이트 절연층(GI)이 후술하는 제2 도전층의 게이트 전극(G1, G2)과 함께 패터닝되어, 제2 도전층과 반도체층의 액티브층(ACT1, ACT2) 사이에 부분적으로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 게이트 절연층(GI)은 버퍼층(BL) 상에 전면적으로 배치될 수도 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 도면에 도시하지 않았으나, 제2 도전층은 스토리지 커패시터의 일 전극을 더 포함할 수도 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 복수의 도전 패턴(CDP1, CDP2, CDP3)들과 각 트랜지스터(T1, T2)들의 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함할 수 있다. 도전 패턴(CDP1, CDP2, CDP3)들 중 일부는 서로 다른 층의 도전층들 또는 반도체층들을 서로 전기적으로 연결하며 트랜지스터(T1, T2)의 소스/드레인 전극을 역할을 할 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 버퍼층(BL)을 관통하는 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 제1 도전 패턴(CDP1)은 제1 전극(RME1) 또는 제1 접촉 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1) 또는 제1 접촉 전극(CNE1)으로 전달할 수 있다.
제2 도전 패턴(CDP2)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제2 도전 패턴(CDP2)은 제1 전극(RME1) 또는 제1 접촉 전극(CNE1)과 전기적으로 연결될 수 있다. 제2 전압 배선(VL2)은 제2 전원 전압을 제2 전극(RME2) 또는 제2 접촉 전극(CNE2)으로 전달할 수 있다.
제3 도전 패턴(CDP3)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 제1 전압 배선(VL1)과 접촉할 수 있다. 또한, 제3 도전 패턴(CDP3)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제3 도전 패턴(CDP3)은 제1 전압 배선(VL1)을 제1 트랜지스터(T1)와 전기적으로 연결하며 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다. 제2 트랜지스터(T2)는 데이터 신호를 제1 트랜지스터(T1)에 전달하거나, 초기화 신호를 전달할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
비아층(VIA)은 표시 영역(DPA)에서 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
표시 장치(10)는 비아층(VIA) 상에 배치된 표시 소자층으로서, 전극(RME; RME1, RME2)들, 뱅크층(BNL), 발광 소자(ED)와 접촉 전극층(CNL)을 포함할 수 있다. 또한, 표시 장치(10)는 비아층(VIA) 상에 배치된 제1 절연층(PAS1)과 제2 절연층(PAS2)을 포함할 수 있다.
복수의 전극(RME)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 복수의 전극(RME)들은 비아층(VIA) 상에 직접 배치되며, 서로 이격되어 대향할 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 각각 후술하는 뱅크층(BNL)의 뱅크부(BNP) 및 격벽부(BP1, BP2)와 중첩할 수 있다. 제1 전극(RME1)은 뱅크부(BNP) 및 제1 격벽부(BP1)와 중첩하고, 제2 전극(RME2)은 뱅크부(BNP) 및 제2 격벽부(BP2)와 중첩할 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 서로 이격되어 배치되며, 이들이 이격된 공간은 뱅크층(BNL)의 제1 개구부(OP1)와 중첩할 수 있다. 일 실시예에서, 제1 전극(RME1)과 제2 전극(RME2)은 서로 이격된 간격이 뱅크층(BNL)의 제1 개구부(OP1)의 폭, 또는 제1 격벽부(BP1)와 제2 격벽부(BP2) 사이의 간격보다 작을 수 있다. 제1 개구부(OP1)는 발광 소자(ED)가 배치될 수 있을 정도의 폭을 갖고, 제1 전극(RME1)과 제2 전극(RME2)은 발광 소자(ED)의 양 단부가 놓일 수 있을 정도의 간격으로 이격될 수 있다.
각 전극(RME)들은 발광 영역(EMA)과 서브 영역(SA) 사이에서 뱅크층(BNL)과 중첩하는 부분에서 전극 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 접촉할 수 있다. 제1 전극 컨택홀(CTD)은 뱅크층(BNL)과 제1 전극(RME1)이 중첩하는 영역에 형성되고, 제2 전극 컨택홀(CTS)은 뱅크층(BNL)과 제2 전극(RME2)이 중첩하는 영역에 형성될 수 있다. 제1 전극(RME1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 도전 패턴(CDP2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 도전 패턴(CDP2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 각 전극(RME1, RME2)들은 제3 도전층의 도전 패턴(CDP1, CDP2)과 전기적으로 연결되지 않을 수도 있고, 후술하는 접촉 전극층(CNL)이 제3 도전층과 직접 연결될 수 있다.
복수의 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 기판(SUB)의 상부 방향으로 반사할 수 있다.
제1 절연층(PAS1)은 표시 영역(DPA) 전면적으로 배치되며, 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 후술하는 발광 소자(ED)의 하부에 배치되어, 전극(RME)들을 덮을 수 있다. 제1 절연층(PAS1)은 절연성 물질을 포함하여 복수의 전극(RME)들을 보호하면서 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 뱅크층(BNL)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 뱅크부(BNP), 뱅크부(BNP)와 높이가 다른 격벽부(BP1, BP2), 및 뱅크부(BNP)와 격벽부(BP1, BP2)와 높이가 다른 서브 격벽부(SBP1)를 포함하고, 이들은 각각 서브 화소(SPXn)의 발광 영역(EMA), 또는 서브 화소(SPXn)의 경계에 배치될 수 있다. 서브 격벽부(SBP1), 격벽부(BP1, BP2) 및 뱅크부(BNP)는 서로 일체화될 수 있고, 이들은 배치된 위치 및 높이에 따라 뱅크층(BNL)의 일부분으로서 지칭된 것일 수 있다.
뱅크층(BNL)의 격벽부(BP1, BP2)는 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 격벽부(BP1, BP2)들은 제1 방향(DR1)으로 연장된 형상을 가질 수 있고, 발광 영역(EMA)에 배치된 제1 개구부(OP1)를 사이에 두고 서로 이격될 수 있다. 예를 들어, 격벽부(BP1, BP2)는 제1 개구부(OP1)를 기준으로 서로 제2 방향(DR2)으로 이격된 제1 격벽부(BP1), 및 제2 격벽부(BP2)를 포함할 수 있다. 제1 격벽부(BP1)는 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 일 측인 좌측에 배치되고, 제2 격벽부(BP2)는 제1 격벽부(BP1)와 이격되어 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 타 측인 우측에 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 격벽부(BP1)와 제2 격벽부(BP2) 사이에는 뱅크부(BNP)가 배치될 수 있다. 제1 격벽부(BP1)와 제2 격벽부(BP2) 사이의 제1 개구부(OP1)에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 격벽부(BP1)와 제2 격벽부(BP2)는 제1 방향(DR1)으로 연장되어 뱅크층(BNL)의 뱅크부(BNP) 중 발광 영역(EMA)의 둘러싸는 부분과 일체화될 수 있다. 격벽부(BP1, BP2)들의 제1 방향(DR1) 길이는 발광 영역(EMA)의 제1 방향(DR1) 길이와 동일할 수 있다. 또한, 제1 격벽부(BP1)와 제2 격벽부(BP2)는 서브 영역(SA)도 배치될 수 있다. 제1 격벽부(BP1)는 서브 영역(SA)의 제1 컨택부(CT1)와 중첩하여 배치될 수 있고, 제2 격벽부(BP2)는 서브 영역(SA)의 제2 컨택부(CT2)와 중첩하여 배치될 수 있다. 서브 영역(SA)의 제1 격벽부(BP1)는 뱅크부(BNP)를 사이에 두고 발광 영역(EMA)의 제1 격벽부(BP1)와 이격하여 배치될 수 있다. 서브 영역(SA)의 제2 격벽부(BP2)는 뱅크부(BNP)를 사이에 두고 발광 영역(EMA)의 제2 격벽부(BP2)와 이격하여 배치될 수 있다.
제1 격벽부(BP1)와 제2 격벽부(BP2)는 제2 방향(DR2)의 폭이 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 이들은 서로 다른 폭을 가질 수도 있다. 예를 들어, 어느 한 격벽부는 다른 격벽보다 큰 폭을 가질 수 있다. 도면에서는 서브 화소(SPXn)에 2개의 격벽부(BP1, BP2)가 동일한 폭을 갖고 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 격벽부(BP1, BP2)들의 개수 및 형상은 전극(RME)들의 개수 또는 배치 구조에 따라 달라질 수 있다.
복수의 격벽부(BP1, BP2)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 예를 들어, 격벽부(BP1, BP2)들은 제1 절연층(PAS1) 상에 직접 배치될 수 있고, 제1 절연층(PAS1)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 격벽부(BP1, BP2)의 돌출된 부분은 경사지거나 일정 곡률을 갖고 휘어진 측면을 가질 수 있다. 도면에 예시된 바와 달리, 격벽부(BP1, BP2)는 단면도 상 외면이 일정 곡률을 갖고 휘어진 형상, 예컨대 반원 또는 반타원의 형상을 가질 수도 있다.
뱅크층(BNL)의 뱅크부(BNP)는 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크부(BNP)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크부(BNP)는 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있고, 발광 영역(EMA)에 배치된 격벽부(BP1, BP2) 및 서브 영역(SA)에 배치된 서브 격벽부(SBP1)와 일체화될 수 있다. 뱅크층(BNL)의 뱅크부(BNP)는 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다. 뱅크층(BNL)은 표시 영역(DPA)에 전면적으로 배치되어 격자형으로 형성되며, 표시 영역(DPA)에서 뱅크층(BNL)이 개구하는 영역은 발광 영역(EMA)에 배치된 제1 개구부(OP1)와 서브 영역(SA)의 제2 개구부(OP2)일 수 있다. 뱅크층(BNL) 중 격벽부(BP1, BP2)가 배치된 부분은 발광 영역(EMA)일 수 있다.
뱅크층(BNL)의 뱅크부(BNP)는 격벽부(BP1, BP2)보다 두께가 클 수 있다. 뱅크부(BNP)의 상면의 높이는 격벽부(BP1, BP2)의 상면의 높이보다 높을 수 있다. 뱅크부(BNP)는 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
뱅크층(BNL)의 서브 격벽부(SBP1)는 각 서브 화소(SPXn)의 서브 영역(SA)에 배치될 수 있다. 서브 격벽부(SBP1)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 형상을 가질 수 있고, 서브 영역(SA)에 배치된 제2 개구부(OP2)를 둘러싸도록 배치될 수 있다. 예를 들어, 서브 격벽부(SBP1)는 서브 영역(SA)에서 격벽부들(BP1, BP2)을 제외한 나머지 영역일 수 있다. 서브 격벽부(SBP1)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 뱅크층(BNL)의 격벽부들(BP1, BP2) 및 뱅크부(BNP)와 일체화될 수 있다. 서브 격벽부(SBP1)의 두께는 격벽부들(BP1, BP2)의 두께보다 작을 수 있으며, 뱅크부(BNP)의 두께가 서브 격벽부(SBP1)의 두께보다 클 수 있다.
뱅크층(BNL)의 서브 격벽부(SBP1)는 제1 절연층(PAS1) 상에 배치될 수 있다. 예를 들어, 뱅크층(BNL)의 서브 격벽부(SBP1)는 제1 절연층(PAS1) 상에 직접 배치될 수 있고, 제1 절연층(PAS1)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다.
일 실시예에 따르면, 뱅크층(BNL)과 제1 절연층(PAS1)은 컨택부(CT1, CT2)들을 포함할 수 있다. 컨택부(CT1, CT2)들은 서브 영역(SA)에서 접촉 전극(CNE)과 전극(RME)이 연결되는 부분에 형성될 수 있다. 제1 절연층(PAS1)은 비아층(VIA) 상에 배치되되, 컨택부(CT1, CT2)들이 형성된 부분에서는 하부의 층들을 일부 노출할 수 있다. 또한, 뱅크층(BNL) 중 격벽부(BP1, BP2)는 컨택부(CT1, CT2)들이 형성된 부분에서 하부의 층들을 일부 노출할 수 있다.
제1 절연층(PAS1)과 뱅크층(BNL)에 형성된 컨택부(CT1, CT2)들은 각각 서로 다른 전극(RME)과 중첩하도록 배치될 수 있다. 예를 들어, 컨택부(CT1, CT2)들은 각각 서브 영역(SA)에서 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 및 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)를 포함할 수 있다. 제1 컨택부(CT1)와 제2 컨택부(CT2)는 뱅크층(BNL)과 제1 절연층(PAS1)을 관통하여 그 하부의 제1 전극(RME1) 또는 제2 전극(RME2)의 상면 일부를 노출할 수 있다. 각 컨택부(CT1, CT2)들에 의해 노출된 전극(RME)은 접촉 전극(CNE)과 접촉할 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크층(BNL)의 격벽부(BP1, BP2)들 사이에 배치되며, 양 단부가 각각 서로 다른 전극(RME) 상에 배치될 수 있다. 예를 들어, 발광 소자(ED)의 제1 단부는 제1 전극(RME1) 상에 배치되고, 제2 단부는 제2 전극(RME2) 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길고, 뱅크층(BNL)의 제1 개구부(OP1)의 폭보다 작을 수 있다.
복수의 발광 소자(ED)들은 제1 절연층(PAS1) 상에 직접 배치될 수 있다. 발광 소자(ED)는 연장된 일 방향이 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다. 발광 소자(ED)들은 접촉 전극(CNE: CNE1, CNE2)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 예를 들어, 제2 절연층(PAS2)은 발광 소자(ED)를 감싸면서 발광 소자(ED)의 양 단부가 노출되도록 발광 소자(ED)의 길이보다 작은 폭을 갖고 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(PAS2)은 표시 장치(10)의 제조 공정 중 발광 소자(ED), 전극(RME)들 및 제1 절연층(PAS1)을 덮도록 배치된 뒤 발광 소자(ED)의 양 단부를 노출하도록 일부가 제거될 수 있다. 제2 절연층(PAS2)은 평면상 제1 절연층(PAS1) 상에서 제1 방향(DR1)으로 연장되어 배치됨으로써 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다.
접촉 전극층(CNL)은 발광 소자(ED), 제2 절연층(PAS2) 및 뱅크층(BNL) 상에 배치될 수 있다. 접촉 전극층(CNL)은 발광 소자(ED) 상에 직접 배치되어 발광 소자(ED)와 전기적으로 연결되고 발광 소자(ED)들을 고정할 수 있다.
접촉 전극층(CNL)의 접촉 전극(CNE)은 각 서브 화소(SPXn)에 배치된 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)을 포함할 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1)과, 뱅크층(BNL)의 뱅크부(BNP)와 제1 격벽부(BP1) 상에 배치될 수 있다. 제2 접촉 전극(CNE2)은 제2 전극(RME2)과, 뱅크층(BNL)의 뱅크부(BNP와 제2 격벽부(BP2) 상에 배치될 수 있다.
제1 접촉 전극(CNE1)은 발광 영역(EMA)에서 뱅크층(BNL)의 뱅크부(BNP)와 제1 격벽부(BP1) 상에 직접 배치되며 발광 소자(ED)의 제1 단부와 접촉할 수 있다. 제1 접촉 전극(CNE1)은 발광 영역(EMA)에서 뱅크층(BNL)의 뱅크부(BNP)를 넘어 서브 영역(SA)까지 배치될 수 있다. 제1 접촉 전극(CNE1)은 서브 영역(SA)에서 뱅크층(BNL)의 제1 격벽부(BP1)와 제1 절연층(PAS1)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다.
제2 접촉 전극(CNE2)은 발광 영역(EMA)에서 뱅크층(BNL)의 뱅크부(BNP)와 제2 격벽부(BP2) 상에 직접 배치되며 발광 소자(ED)의 제2 단부와 접촉할 수 있다. 제2 접촉 전극(CNE2)은 발광 영역(EMA)에서 뱅크층(BNL)의 뱅크부(BNP)를 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 접촉 전극(CNE2)은 서브 영역(SA)에서 뱅크층(BNL)의 제2 격벽부(BP2)와 제1 절연층(PAS1)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 발광 소자(ED)의 양 단부와 접촉할 수 있을 정도의 간격으로 서로 이격될 수 있다. 일 실시예에서, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 사이의 간격은 발광 소자(ED)의 길이보다 작을 수 있다. 또한, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 사이의 간격은 뱅크층(BNL)의 제1 개구부(OP1)의 폭보다 작을 수 있다.
제1 접촉 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 접촉 전극(CNE2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 각 접촉 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서 복수의 접촉 전극(CNE)들은 제3 도전층과 직접 접촉할 수 있고, 전극(RME)이 아닌 다른 패턴들을 통해 제3 도전층과 전기적으로 연결될 수도 있다.
일 실시예에서, 도 3 및 도 5를 참조하면, 서브 영역(SA)에서 뱅크층(BNL)의 서브 격벽부(SBP1)는 제1 절연층(PAS1)의 상면을 노출하며, 제1 절연층(PAS1)과 단차를 형성할 수 있다. 뱅크층(BNL)의 제2 개구부(OP2)에서 서브 격벽부(SBP1)의 일 측면과 제1 절연층(PAS1)의 일 측면이 서로 노출된다. 서브 격벽부(SBP1)의 일 측면은 제1 절연층(PAS1)의 일 측면과 상호 정렬되지 않을 수 있다. 예를 들어, 서브 격벽부(SBP1)의 일 측면은 제1 절연층(PAS1)의 일 측면으로부터 제2 방향(DR2) 또는 제1 방향(DR1)으로 이격되어 배치될 수 있다. 서브 격벽부(SBP1)의 일 측면은 제1 절연층(PAS1)의 상면에 접촉할 수 있다.
후술할 제조 방법에서 뱅크층(BNL)과 제1 절연층(PAS1)의 식각 공정을 하나의 마스크를 이용하여 수행할 수 있다. 이 과정에서 뱅크층(BNL)은 발광 소자(ED)가 안착되는 영역을 제거하기 위한 애싱(ashing) 공정이 수행된다. 이 애싱 공정에 의해 뱅크층(BNL)의 크기가 작아져, 뱅크층(BNL) 중 서브 격벽부(SBP1)의 일 측면이 제1 절연층(PAS1)의 일 측면으로부터 이격되도록 형성될 수 있다.
또한, 일 실시예에서 제1 절연층(PAS1)의 일 측면은 비아층(VIA)의 일 측면과 상호 정렬되어 일치될 수 있다. 상술한 뱅크층(BNL)의 애싱 공정에서 뱅크층(BNL) 외에 노출된 비아층(VIA)도 일부 식각되어 제거될 수 있다. 구체적으로, 제1 절연층(PAS1)과 중첩하는 영역의 비아층(VIA)은 애싱 공정에 의해 식각되지 않고, 제1 절연층(PAS1)과 비중첩하여 노출된 영역의 비아층(VIA)은 애싱 공정에 의해 일부 식각되어 두께가 감소할 수 있다. 이에 따라, 비아층(VIA)은 제1 절연층(PAS1)과 중첩하는 부분과 비중첩하는 부분 간에 두께 차이가 발생하여, 제1 절연층(PAS1)의 일 측면과 상호 정렬되는 비아층(VIA)의 일 측면이 형성될 수 있다.
상술한 공정에 의해, 제2 개구부(OP2)에서 제1 절연층(PAS1)과 중첩하는 비아층(VIA)의 제1 두께(TT1)는 제1 절연층(PAS1)과 비중첩하는 비아층(VIA)의 제2 두께(TT2)보다 클 수 있다. 제1 절연층(PAS1)과 비중첩하는 비아층(VIA)은 상기 애싱 공정에 의해 두께가 감소되므로, 비아층(VIA)의 제2 두께(TT2)는 제1 절연층(PAS1)과 중첩하는 비아층(VIA)의 제1 두께(TT1)보다 작을 수 있다.
상기와 같이, 일 실시예에 따른 표시 장치(10)는 뱅크층(BNL)과 제1 절연층(PAS1)을 형성하는 공정의 마스크 수를 저감하여 제조 비용을 절감하고 생산성을 향상시킬 수 있다.
도 6은 일 실시예에 따른 발광 소자의 개략도이다.
도 6을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 발광층(36) 사이, 또는 제2 반도체층(32)과 발광층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, InN 및 SLs 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번되어 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번되어 적층된 구조인 경우, 양자층은 AlGaN, 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번되어 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
이하, 다른 도면들을 참조하여 상술한 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 7 내지 도 12는 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 단면도들이다. 도 7 내지 도 12에 도시된 표시 장치(10)의 제조 공정은 상술한 도 3의 표시 장치(10)에 대응할 수 있다.
먼저, 도 7을 참조하면, 기판(SUB)을 준비하고, 기판(SUB) 상에 버퍼층(BL), 반도체층, 제1 내지 제3 도전층, 층간 절연층(IL1), 제1 보호층(PV1), 비아층(VIA), 전극(RME1, RME2)들, 및 제1 절연층(PAS1)을 형성한다.
기판(SUB) 상에 배치되는 제1 내지 제3 도전층, 및 복수의 전극(RME)들은 각각 각 층들을 이루는 재료, 예컨대 금속 재료를 증착하고 이를 마스크를 이용한 패터닝 공정으로 형성될 수 있다. 또한, 기판(SUB) 상에 배치되는 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 비아층(VIA), 및 제1 절연층(PAS1)은 각 층을 이루는 재료, 예컨대 절연 물질을 도포하거나, 필요에 따라 마스크를 이용한 패터닝 공정을 통해 형성될 수 있다. 기판(SUB) 상에 배치되는 복수의 층들의 구조에 대한 설명은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
다음, 제1 절연층(PAS1) 상에 뱅크 물질층(BNLL)을 도포한다. 뱅크 물질층(BNLL)은 상술한 폴리이미드(PI)와 같은 유기 절연 물질을 포함할 수 있다. 뱅크 물질층(BNLL)은 스핀 코팅 등의 용액 도포법을 이용할 수 있다. 이어, 뱅크 물질층(BNLL) 상에 마스크(MS)를 정렬시킨다. 마스크(MS)는 하프톤 마스크(half-tone mask) 또는 멀티톤 마스크(multi-tone mask)일 수 있다. 마스크(MS)는 광이 완전히 투과되는 투과 영역(SS1), 광이 차단되는 차단 영역(SS2), 및 광의 투과되는 양이 조절되는 반투과 영역들(HF1, HF2)을 포함할 수 있다. 반투과 영역들(HF1, HF2)은 제1 반투과 영역(HF1) 및 제1 반투과 영역(HF1)보다 더 많은 양의 광이 투과되는 제2 반투과 영역(HF2)을 포함할 수 있다.
마스크(MS)의 각 영역들 중 투과 영역(SS1)은 뱅크 물질층(BNLL)이 완전 제거될 부분, 예를 들어 서브 영역(SA)의 제2 개구부(OP2)와 대응하는 영역에 대응될 수 있다. 차단 영역(SS2)은 뱅크층(BNL)의 뱅크부(BNP)가 형성될 영역에 대응될 수 있다. 제1 반투과 영역(HF1)은 뱅크층(BNL)의 격벽부들(BP1, BP2)이 형성될 영역에 대응할 수 있고, 제2 반투과 영역(HF2)은 서브 격벽부(SBP1) 및 후술할 보호부(PRT)가 형성될 영역에 대응할 수 있다.
이어, 마스크(MS) 상에서 기판(SUB)을 향해 광을 조사하는 노광 공정을 수행한다. 광은 UV 광일 수 있다. 광은 마스크(MS)의 투과 영역(SS1)을 투과하여 뱅크 물질층(BNLL)에 조사되고, 차단 영역(SS2)에서 차단될 수 있다. 또한, 광은 마스크(MS)의 제1 반투과 영역(HF1)에서 양이 조절되어 투과하여 뱅크 물질층(BNLL)에 조사되고, 제2 반투과 영역(HF2)에서 제1 반투과 영역(HF1)보다 더 많은 양이 투과하여 뱅크 물질층(BNLL)에 조사될 수 있다. 광이 조사된 뱅크 물질층(BNLL)은 후술하는 현상 공정에서 현상액에 의해 녹게 된다. 노광 공정이 수행된 후 마스크(MS)는 제거된다.
다음, 도 8을 참조하면, 뱅크 물질층(BNLL)에 현상액을 도포하여 뱅크층(BNL)을 형성한다. 뱅크층(BNL)은 마스크(MS)의 투과 영역(SS1)과 대응하는 부분에서 완전히 제거되고, 차단 영역(SS2)과 대응하는 부분에서 뱅크부(BNP)로 형성된다. 또한, 뱅크층(BNL)은 마스크(MS)의 제1 반투과 영역(HF1)과 대응하는 부분에서 뱅크부(BNP)보다 높이가 낮은 격벽부(BP1, BP2)가 형성되고, 제2 반투과 영역(HF2)과 대응하는 부분에서 격벽부(BP1, BP2)보다 두께가 낮은 서브 격벽부(SBP1) 및 보호부(PRT)가 형성된다.
보호부(PRT)는 후술할 발광 소자(ED)가 정렬되어 안착되는 영역에 대응할 수 있다. 보호부(PRT)는 후술할 제1 절연층(PAS1)의 식각 공정에서 식각액에 의해 제1 절연층(PAS1)의 상면이 식각되는 것을 방지할 수 있다.
이어, 도 9를 참조하면, 뱅크층(BNL)을 마스크로 이용하여 제1 절연층(PAS1)을 식각한다. 예를 들어, 뱅크층(BNL)이 형성된 기판(SUB) 상에 건식 식각 공정을 수행한다. 뱅크층(BNL)에 의해 마스킹된 영역의 제1 절연층(PAS1)은 남아있고, 마스킹되지 않은 영역의 제1 절연층(PAS1)은 식각되어 제거된다.
다음, 도 10을 참조하면, 발광 소자(ED)가 안착될 영역에 형성된 보호부(PRT)를 제거하기 위한 애싱 공정을 수행한다. 애싱 공정은 반응 가스로 플루오로(F) 이온을 배제하거나 미량 포함한 산소(O2) 가스를 이용하여 수행할 수 있다. 애싱 공정이 수행되면 뱅크층(BNL)의 표면이 제거되어 전체적으로 크기가 감소하게 된다. 애싱 공정에 의해 뱅크층(BNL)의 보호부(PRT)가 완전히 제거되어 발광 소자(ED)가 안착된 격벽부들(BP1, BP2) 사이의 제1 절연층(PAS1)이 노출된다. 나머지 뱅크층(BNL)은 애싱 공정에 의해 전체적인 크기가 감소하게 된다. 이에 따라, 서브 영역(SA)에서 제1 절연층(PAS1) 상에 배치된 뱅크층(BNL)의 서브 격벽부(SBP1)의 일 측면이 제1 절연층(PAS1)의 일 측면보다 안쪽으로 이격되어 배치될 수 있다. 또한, 제1 절연층(PAS1)에 의해 마스킹되지 않은 비아층(VIA)이 표면 일부가 애싱 공정에 의해 제거되어 두께가 감소하게 된다.
이어, 도 11을 참조하면, 복수의 발광 소자(ED)를 형성한다. 복수의 발광 소자(ED)는 잉크젯 프린팅 공정(Inkjet Printing Process)을 통해 전극(RME) 상에 배치될 수 있다. 발광 소자(ED)들이 분산된 잉크를 뱅크층(BNL)이 둘러싸는 영역 내에 분사한 뒤, 전극(RME)들에 전기 신호를 인가하면, 잉크 내의 발광 소자(ED)들이 위치 및 배향 방향이 변하면서 전극(RME)들 상에 안착될 수 있다. 발광 소자(ED)들은 뱅크층(BNL)의 제1 개구부(OP1) 내에서 전극(RME)에 인가된 전기 신호로 생성된 전계에 의해 정렬될 수 있다. 발광 소자(ED)는 제1 단부가 제1 전극(RME1) 상에 놓이고, 제2 단부가 제2 전극(RME2) 상에 놓이도록 배치될 수 있다.
이어, 제2 절연층(PAS2)을 형성한다. 제2 절연층(PAS2)은 발광 소자(ED) 및 뱅크층(BNL)이 형성된 기판(SUB) 상에 무기 절연 물질을 증착하고 마스크를 이용하여 패터닝함으로써 형성된다. 또한, 제2 절연층(PAS2)의 패터닝 공정 시 뱅크층(BNL)과 제1 절연층(PAS1)의 일부를 식각하여 제1 컨택부(CT1)와 제2 컨택부(CT2)를 형성한다.
다음, 도 12를 참조하면, 발광 소자(ED), 제2 절연층(PAS2) 및 뱅크층(BNL) 상에 접촉 전극 물질층을 적층하고 패터닝하여 접촉 전극(CNE)들을 형성한다. 접촉 전극(CNE)은 각각 발광 소자(ED)와 직접 접촉하고, 뱅크층(BNL) 및 제1 절연층(PAS1)과 직접 접촉할 수 있다. 따라서, 일 실시예에 따른 표시 장치(10)를 제조한다.
상기와 같이, 일 실시예에 따른 표시 장치(10)의 제조 방법은 하나의 마스크를 이용하여 뱅크층(BNL)과 제1 절연층(PAS1)을 형성함으로써, 마스크 수를 저감하여 제조 비용을 절감하고 생산성을 향상시킬 수 있다.
도 13은 다른 실시예에 따른 표시 장치를 나타낸 단면도이다. 도 14는 도 13의 B 영역을 확대한 도면이다.
도 13을 참조하면, 본 실시예에서는 서브 영역(SA)에서 뱅크층(BNL)과 제1 절연층(PAS1)의 각 측면들이 서로 일치하고, 비아층(VIA)의 두께가 동일하다는 점에서 상술한 실시예와 차이가 있다. 특히, 뱅크층(BNL)과 중첩하는 제1 절연층(PAS1)의 두께가 뱅크층(BNL)과 비중첩하는 제1 절연층(PAS1)의 두께보다 크다는 점에서 차이가 있다. 이하, 상술한 실시예와 중복되는 설명은 생략하고 차이점에 대해 살펴보기로 한다.
일 실시예에 따르면, 서브 영역(SA)에서 뱅크층(BNL)의 서브 격벽부(SBP1)의 일 측면은 제1 절연층(PAS1)의 일 측면과 상호 정렬되어 일치될 수 있다. 상술한 도 3 내지 도 12의 실시예와는 달리, 후술할 제조 방법에서 발광 소자(ED)가 안착되는 영역의 뱅크층(BNL)을 제거하기 위한 애싱 공정이 수행되지 않는다. 이에 따라, 뱅크층(BNL)의 크기가 작아지지 않으므로, 서브 격벽부(SBP1)의 일 측면은 제1 절연층(PAS1)의 일 측면과 상호 정렬되어 일치될 수 있다. 또한, 비아층(VIA)은 전체적으로 두께가 동일할 수 있다. 예를 들어, 제1 절연층(PAS1)과 중첩하는 비아층(VIA)의 두께 및 제1 절연층(PAS1)과 비중첩하는 비아층(VIA)의 두께는 서로 동일할 수 있다.
도 14를 참조하면, 일 실시예에서 제1 절연층(PAS1)은 영역에 따라 두께가 서로 다를 수 있다. 구체적으로, 뱅크층(BNL)과 중첩하는 제1 절연층(PAS1)의 제3 두께(TT3)는 뱅크층(BNL)과 비중첩하는 제1 절연층(PAS1)의 제4 두께(TT4)보다 클 수 있다. 뱅크층(BNL)과 비중첩하는 제1 절연층(PAS1)은 뱅크층(BNL)의 제1 개구부(OP1)와 중첩할 수 있다.
후술할 제조 방법과 같이, 일 실시예에서는 뱅크층(BNL)의 보호부(PRT)와 제1 절연층(PAS1)이 동시에 식각될 수 있다. 뱅크층(BNL)과 비중첩하는 영역에서는 제1 절연층(PAS1)이 모두 식각된다. 뱅크층(BNL)의 보호부(PRT)가 배치된 영역에서는 보호부(PRT)가 모두 식각된 후 노출된 제1 절연층(PAS1)의 표면 일부가 식각될 수 있다. 따라서, 뱅크층(BNL)과 중첩하는 제1 절연층(PAS1)의 제3 두께(TT3)는 뱅크층(BNL)과 비중첩하는 제1 절연층(PAS1)의 제4 두께(TT4)보다 클 수 있다.
도 15 및 도 16은 다른 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 단면도들이다.
도 15를 참조하면, 상술한 도 8과 동일한 공정으로 뱅크층(BNL)을 형성한다. 이어, 뱅크층(BNL)을 마스크로 이용하여 제1 절연층(PAS1) 및 뱅크층(BNL)의 보호부(PRT)를 식각한다. 예를 들어, 뱅크층(BNL)이 형성된 기판(SUB) 상에 건식 식각 공정을 수행한다. 뱅크층(BNL)에 의해 마스킹된 영역의 제1 절연층(PAS1)은 남아있고, 마스킹되지 않은 영역의 제1 절연층(PAS1)은 식각되어 제거된다. 특히, 건식 식각 공정에 의해 뱅크층(BNL)의 전체적인 크기가 감소하면서 보호부(PRT)도 식각되어 제거될 수 있다. 보호부(PRT)의 하부에 배치된 제1 절연층(PAS1)은 보호부(PRT)에 의해 완전 식각되어 제거되지 않고 표면의 일부가 제거되어 두께가 감소된다. 그리고, 뱅크층(BNL)의 크기가 감소하면 제1 절연층(PAS1) 상부의 마스킹 영역도 같이 감소하게 된다. 이에 따라, 제1 절연층(PAS1)의 일 측면이 뱅크층(BNL)의 일 측면과 상호 정렬되어 일치할 수 있다.
다음, 도 16과 같이, 뱅크층(BNL)이 형성된 기판(SUB) 상에 발광 소자(ED) 및 접촉 전극들(CNE)을 형성하여 일 실시예에 따른 표시 장치(10)를 제조한다.
상기와 같이, 일 실시예에 따른 표시 장치(10)의 제조 방법은 하나의 마스크를 이용하여 뱅크층(BNL)과 제1 절연층(PAS1)을 형성함으로써, 마스크 수를 저감하여 제조 비용을 절감하고 생산성을 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 VIA: 비아층
PAS1, 2: 제1 및 제2 절연층 ED: 발광 소자
BNL: 뱅크층 BNP: 뱅크부
BP1, 2: 제1 및 제2 격벽부 SBP1: 서브 격벽부
CNE1, 2: 제1 및 제2 접촉 전극 RME1, 2: 제1 및 제2 전극

Claims (20)

  1. 기판 상에 배치된 비아층;
    상기 비아층 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되며, 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자들;
    상기 제1 절연층 상에 배치되며, 상기 발광 소자들이 배치된 제1 개구부 및 상기 제1 개구부와 이격된 제2 개구부를 포함하는 뱅크층;
    상기 발광 소자들 상에 배치된 제2 절연층; 및
    상기 뱅크층, 상기 발광 소자들 및 상기 제2 절연층 상에 서로 이격하여 배치되며, 상기 발광 소자들의 일 단부에 접촉하는 제1 접촉 전극 및 상기 발광 소자들의 타 단부에 접촉하는 제2 접촉 전극을 포함하며,
    상기 제2 개구부에서 상기 제1 절연층과 중첩하는 상기 비아층의 두께는 상기 제1 절연층과 비중첩하는 상기 비아층의 두께보다 큰 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 개구부에서 상기 제1 절연층의 일 측면과 상기 비아층의 일 측면이 노출되며, 상기 제1 절연층의 일 측면과 상기 비아층의 일 측면은 상호 정렬되어 일치되는 표시 장치.
  3. 제1 항에 있어서,
    상기 뱅크층은 상기 제1 전극과 중첩하는 제1 격벽부,
    상기 제1 개구부를 사이에 두고 상기 제1 격벽부와 이격되며, 상기 제2 전극과 중첩하는 제2 격벽부,
    상기 제1 격벽부 및 상기 제2 격벽부를 둘러싸는 뱅크부, 및
    상기 제2 개구부를 둘러싸는 서브 격벽부를 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 뱅크부의 두께는 상기 제1 격벽부 및 상기 제2 격벽부의 두께보다 크고, 상기 제1 격벽부 및 상기 제2 격벽부의 두께는 상기 서브 격벽부의 두께보다 큰 표시 장치.
  5. 제3 항에 있어서,
    상기 뱅크층의 서브 격벽부의 일 측면은 상기 제1 절연층의 상면에 접촉하며 상기 제1 절연층의 일 측면과 이격된 표시 장치.
  6. 제3 항에 있어서,
    상기 발광 소자들은 상기 제1 격벽부와 상기 제2 격벽부 사이에 배치되는 표시 장치.
  7. 제3 항에 있어서,
    상기 제1 격벽부, 상기 제2 격벽부, 상기 뱅크부 및 상기 서브 격벽부는 일체로 이루어진 표시 장치.
  8. 제1 항에 있어서,
    상기 기판은 상기 발광 소자들과 중첩하는 발광 영역 및 상기 발광 영역과 이격된 서브 영역을 포함하며,
    상기 제1 개구부는 상기 발광 영역에 배치되고, 상기 제2 개구부는 상기 서브 영역에 배치되는 표시 장치.
  9. 제8 항에 있어서,
    상기 서브 영역에는 제1 컨택부 및 상기 제1 컨택부와 이격된 제2 컨택부가 배치되며,
    상기 제1 접촉 전극은 상기 뱅크층 및 상기 제1 절연층을 관통하는 상기 제1 컨택부를 통해 상기 제1 전극이 접촉하고,
    상기 제2 접촉 전극은 상기 뱅크층 및 상기 제1 절연층을 관통하는 제2 컨택부를 통해 상기 제2 전극과 접촉하는 표시 장치.
  10. 기판 상에 비아층을 형성하는 단계;
    상기 비아층 상에 서로 이격된 제1 전극 및 제2 전극을 형성하는 단계;
    상기 제1 전극 및 상기 제2 전극 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 뱅크 물질층을 도포하고 마스크를 이용하여, 보호부를 포함하는 뱅크층을 형성하는 단계;
    상기 뱅크층을 마스크로 이용하여 상기 제1 절연층을 패터닝하는 단계;
    상기 뱅크층을 애싱하여 상기 보호부를 제거하여 제1 개구부를 형성하는 단계;
    상기 제1 개구부에서 상기 제1 절연층 상에 발광 소자들을 형성하는 단계;
    상기 발광 소자들 상에 제2 절연층을 형성하는 단계; 및
    상기 발광 소자들 상에 서로 이격하여 배치되며, 상기 발광 소자들의 일 단부에 접촉하는 제1 접촉 전극 및 상기 발광 소자들의 타 단부에 접촉하는 제2 접촉 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 마스크는 투과 영역, 차단 영역, 제1 반투과 영역 및 제2 반투과 영역을 포함하며, 상기 제2 반투과 영역은 상기 제1 반투과 영역보다 투과되는 광의 양이 많은 표시 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 뱅크층은 상기 투과 영역과 대응하는 영역이 제거되고, 상기 차단 영역과 대응하는 영역에 뱅크부가 형성되고, 상기 제1 반투과 영역과 대응하는 영역에 격벽부들이 형성되며, 상기 제2 반투과 영역과 대응하는 영역에 서브 격벽부와 상기 보호부가 형성되는 표시 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 뱅크부의 두께는 상기 격벽부들의 두께보다 크고, 상기 격벽부들의 두께는 상기 서브 격벽부의 두께보다 큰 표시 장치의 제조 방법.
  14. 제10 항에 있어서,
    상기 뱅크층을 형성하는 단계에서 제2 개구부가 형성되고, 상기 보호부가 제거되는 단계에서 상기 제2 개구부 내의 상기 비아층의 표면 일부가 제거되는 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 제2 개구부 내에서, 상기 제1 절연층의 일 측면과 상기 비아층의 일 측면이 상호 정렬되어 일치되는 표시 장치의 제조 방법.
  16. 기판 상에 비아층을 형성하는 단계;
    상기 비아층 상에 서로 이격된 제1 전극 및 제2 전극을 형성하는 단계;
    상기 제1 전극 및 상기 제2 전극 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 뱅크 물질층을 도포하고 마스크를 이용하여, 보호부를 포함하는 뱅크층을 형성하는 단계;
    상기 뱅크층을 마스크로 이용하여 상기 제1 절연층을 패터닝하고 동시에 상기 보호부를 제거하는 단계;
    상기 제1 절연층 상에 발광 소자들을 형성하는 단계;
    상기 발광 소자들 상에 제2 절연층을 형성하는 단계; 및
    상기 발광 소자들 상에 서로 이격하여 배치되며, 상기 발광 소자들의 일 단부에 접촉하는 제1 접촉 전극 및 상기 발광 소자들의 타 단부에 접촉하는 제2 접촉 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 절연층을 패터닝하고 상기 보호부를 제거하는 단계는 건식 식각 공정으로 수행되는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 절연층은 상기 보호부가 제거됨에 따라 노출된 표면 일부가 식각되어 두께가 감소되는 표시 장치의 제조 방법.
  19. 제16 항에 있어서,
    상기 보호부가 제거되어 상기 뱅크층의 제1 개구부가 형성되고, 상기 발광 소자들은 상기 제1 개구부 상에 형성되는 표시 장치의 제조 방법.
  20. 제16 항에 있어서,
    상기 마스크를 이용하여 상기 뱅크층을 형성하는 단계에서, 상기 제1 절연층을 노출하는 제2 개구부가 형성되고, 상기 제2 개구부에서 상기 뱅크층의 일 측면과 상기 제1 절연층의 일 측면이 상호 정렬되어 일치되는 표시 장치의 제조 방법.
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