KR20220044034A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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Abstract

표시 장치가 제공된다. 표시 장치는 제1 방향으로 연장된 제1 전극, 상기 제1 방향으로 연장되고 상기 제1 전극과 제2 방향으로 이격된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 상에 배치되고 일 방향으로 연장된 형상의 복수의 발광 소자들을 포함하는 복수의 서브 화소를 포함하고, 상기 서브 화소는 상기 일 방향으로 연장된 길이가 제1 길이를 갖는 제1 발광 소자들을 포함하는 제1 서브 화소, 및 상기 일 방향으로 연장된 길이가 상기 제1 길이보다 긴 제2 길이를 갖는 제2 발광 소자들을 포함하는 제2 서브 화소를 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로서, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드, 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 서로 다른 길이를 갖는 발광 소자들을 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장된 제1 전극, 상기 제1 방향으로 연장되고 상기 제1 전극과 제2 방향으로 이격된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 상에 배치되고 일 방향으로 연장된 형상의 복수의 발광 소자들을 포함하는 복수의 서브 화소를 포함하고, 상기 서브 화소는 상기 일 방향으로 연장된 길이가 제1 길이를 갖는 제1 발광 소자들을 포함하는 제1 서브 화소, 및 상기 일 방향으로 연장된 길이가 상기 제1 길이보다 긴 제2 길이를 갖는 제2 발광 소자들을 포함하는 제2 서브 화소를 포함한다.
상기 제1 서브 화소의 상기 제1 전극과 상기 제2 전극 사이의 제1 간격은 상기 제2 서브 화소의 상기 제1 전극과 상기 제2 전극 사이의 제2 간격보다 작을 수 있다.
상기 제1 서브 화소는 상기 제1 간격이 상기 제1 발광 소자의 상기 제1 길이보다 작을 수 있다.
상기 제1 서브 화소의 상기 제1 전극 및 상기 제2 전극은 각각 상기 제2 서브 화소의 상기 제1 전극 및 상기 제2 전극과 폭이 서로 동일할 수 있다.
상기 제2 발광 소자의 상기 제1 전극과 상기 제2 전극 사이의 제2 간격은 상기 제1 발광 소자의 상기 제1 길이와 동일할 수 있다.
상기 제2 발광 소자의 상기 제2 길이와 상기 제1 발광 소자의 상기 제1 길이의 차이는 상기 제1 전극 및 상기 제2 전극이 상기 제1 발광 소자와 중첩하는 부분의 폭의 합과 동일할 수 있다.
상기 서브 화소는 상기 일 방향으로 연장된 길이가 상기 제2 길이보다 긴 제3 길이를 갖는 제3 발광 소자들을 포함하는 제3 서브 화소를 더 포함할 수 있다.
상기 제3 서브 화소의 상기 제1 전극과 상기 제2 전극 사이의 제3 간격은 상기 제2 발광 소자의 상기 제2 길이와 동일할 수 있다.
상기 서브 화소는 상기 제1 전극 및 상기 제2 전극 상에 배치되고 상기 제1 전극의 상면 일부를 노출하는 제1 컨택부 및 상기 제2 전극의 상면 일부를 노출하는 제2 컨택부를 포함하는 제1 절연층, 및 상기 제1 절연층 상에 배치되며 상기 발광 소자의 양 단부를 노출하는 개구부를 포함하는 제2 절연층을 더 포함하고, 상기 개구부는 상기 제1 절연층의 상기 제1 컨택부 및 상기 제2 컨택부를 노출할 수 있다.
상기 제1 서브 화소에 배치된 상기 제2 절연층은 상기 개구부의 폭이 상기 제2 발광 소자의 상기 제2 길이와 동일할 수 있다.
상기 제1 전극 상에 배치되어 상기 발광 소자의 제1 단부 및 상기 제1 전극과 접촉하는 제1 접촉 전극, 및 상기 제2 전극 상에 배치되어 상기 발광 소자의 제2 단부 및 상기 제2 전극과 접촉하는 제2 접촉 전극을 더 포함할 수 있다.
상기 제1 전극과 상기 제1 접촉 전극은 폭이 서로 동일하고, 상기 제2 전극과 상기 제2 접촉 전극은 폭이 서로 동일하며, 상기 제1 전극의 상기 발광 소자와 중첩하는 부분의 폭은 상기 제1 전극의 폭의 절반일 수 있다.
상기 제1 전극과 상기 제2 전극 사이의 간격은 상기 발광 소자의 길이와 상기 제1 전극의 폭의 차이와 동일할 수 있다.
상기 제1 서브 화소는 상기 제2 발광 소자, 및 상기 일 방향으로 연장된 길이가 상기 제2 길이보다 긴 제3 길이를 갖는 제3 발광 소자들을 더 포함할 수 있다.
상기 제1 서브 화소의 상기 제1 전극은 상기 제1 발광 소자가 배치된 제1 전극부, 상기 제2 발광 소자가 배치된 제2 전극부, 및 상기 제3 발광 소자가 배치된 제3 전극부를 포함하고, 상기 제1 서브 화소의 상기 제2 전극은 상기 제1 발광 소자가 배치된 제4 전극부, 상기 제2 발광 소자가 배치된 제5 전극부, 및 상기 제3 발광 소자가 배치된 제6 전극부를 포함하며, 상기 제1 전극부와 상기 제4 전극부 사이의 간격은 상기 제2 전극부와 상기 제5 전극부 사이의 간격보다 작을 수 있다.
상기 제1 서브 화소는 상기 제1 전극과 상기 제1 방향으로 이격된 제3 전극, 상기 제2 전극과 상기 제1 방향으로 이격된 제4 전극, 상기 제3 전극과 상기 제1 방향으로 이격된 제5 전극, 및 상기 제4 전극과 상기 제1 방향으로 이격된 제6 전극을 더 포함하고, 상기 제1 전극과 상기 제2 전극 사이의 간격은 상기 제3 전극과 상기 제4 전극 사이의 간격보다 작을 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장되고 서로 제2 방향으로 이격된 복수의 전극들, 상기 전극들 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되고 양 단부가 상기 제2 방향으로 이격된 상기 전극들 상에 배치된 복수의 발광 소자들 및 상기 전극들 중 어느 하나 상에 배치되어 상기 발광 소자와 접촉하는 복수의 접촉 전극들을 포함하고, 상기 발광 소자는 일 방향으로 연장된 길이가 제1 길이를 갖는 제1 발광 소자, 및 상기 일 방향으로 연장된 길이가 상기 제1 길이보다 긴 제2 길이를 갖고 상기 제1 발광 소자와 상기 제1 방향으로 이격되어 배치된 제2 발광 소자를 포함한다.
상기 전극들 중 상기 제1 발광 소자가 배치된 부분 사이의 간격은 상기 제2 발광 소자가 배치된 부분 사이의 간격보다 작고, 상기 접촉 전극은 상기 제1 발광 소자의 일 단부와 접촉하는 제1 접촉 전극, 상기 제1 발광 소자의 타 단부와 접촉하는 제2 접촉 전극, 상기 제2 발광 소자의 일 단부와 접촉하는 제3 접촉 전극, 및 상기 제2 발광 소자의 타 단부와 접촉하는 제4 접촉 전극을 포함할 수 있다.
상기 전극들은 제1 전극, 상기 제1 전극과 상기 제2 방향으로 이격된 제2 전극, 상기 제1 전극과 상기 제1 방향으로 이격된 제3 전극, 및 상기 제2 전극과 상기 제2 방향으로 이격된 제4 전극을 포함하고, 상기 제1 발광 소자는 상기 제1 전극과 상기 제2 전극 상에 배치되고, 상기 제2 발광 소자는 상기 제3 전극 및 상기 제4 전극 상에 배치되며, 상기 제1 전극과 상기 제2 전극 사이의 제1 간격은 상기 제3 전극과 상기 제4 전극 사이의 제2 간격보다 작을 수 있다.
상기 제1 절연층은 상기 복수의 전극들의 상면 일부를 노출하는 복수의 컨택부들을 포함하고, 상기 복수의 접촉 전극들은 상기 발광 소자의 일 단부 및 상기 컨택부를 통해 노출된 상기 전극의 상면 일부와 접촉할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 서브 화소마다 다른 색의 광을 방출하며 길이가 서로 다른 발광 소자들을 포함한다. 서브 화소 마다 전극들 사이의 간격 등이 발광 소자의 길이에 대응하여 설계될 수 있다. 표시 장치는 제조 공정에서 잉크젯 프린팅 공정으로 분사된 잉크가 다른 서브 화소로 넘치더라도, 각 서브 화소에 해당하는 발광 소자만이 전극과 전기적으로 연결되어 발광할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다.
도 4는 도 3의 Q4-Q4'선, Q5-Q5'선 및 Q6-Q6'선을 따라 자른 단면도이다.
도 5는 도 2의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면을 도시하는 도면이다.
도 6 및 도 7은 일 실시예에 따른 표시 장치의 일부 단면을 나타내는 도면들이다.
도 8은 일 실시예에 따른 표시 장치의 일부 단면을 나타내는 도면이다.
도 9 및 도 10은 일 실시예에 따른 발광 소자의 개략도이다.
도 11은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 12는 도 11의 Q7-Q7'선, Q8-Q8'선 및 Q9-Q9'선을 따라 자른 단면을 도시하는 도면이다.
도 13은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 14는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 15는 도 14의 표시 장치의 일부 단면을 나타내는 도면이다.
도 16은 도 14의 표시 장치에서 발광 소자들이 발광하는 것을 나타내는 개략도이다.
도 17은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 18은 도 17의 표시 장치의 일부 단면을 나타내는 도면이다.
도 19는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(10)의 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 서브 화소(PXn)마다 다른 종류의 발광 소자(ED)를 포함할 수 있다. 서로 다른 서브 화소(PXn)에 배치된 발광 소자(ED)들은 각각 다른 색의 광을 방출할 수 있고, 서브 화소(PXn)들은 발광 소자(ED)의 종류에 따라 발광하는 광의 색이 다를 수 있다. 또한, 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고, 서로 다른 서브 화소(PXn)에 배치된 발광 소자(ED)들은 그 연장된 방향의 길이가 서로 다를 수 있다. 그에 따라 서로 다른 서브 화소(PXn)들은 발광 소자(ED)와 전기적으로 연결된 전극(RME1, RME2)들 사이의 간격이 서로 다를 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(ED)가 배치된 영역을 포함하여, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 제1 서브 화소(PX1)의 제1 발광 영역(EMA1), 제2 서브 화소(PX2)의 제2 발광 영역(EMA2) 및 제3 서브 화소(PX3)의 제3 발광 영역(EMA3)이 각각 실질적으로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(PXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
또한, 각 서브 화소(PXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 일 측에 배치되어 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 서브 영역(SA)들은 각각 제2 방향(DR2)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)으로 교대 배열될 수 있다. 서브 영역(SA)들 및 발광 영역(EMA)들 사이에는 제1 뱅크(BNL1)가 배치되고, 이들 사이의 간격은 제1 뱅크(BNL1)의 폭에 따라 달라질 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(RME1, RME2) 일부가 배치될 수 있다. 몇몇 서브 화소(PXn)에 배치되는 전극(RME1, RME2)들은 서브 영역(SA)에서 서로 분리되어 배치될 수 있다.
제1 뱅크(BNL1)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제1 뱅크(BNL1)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제1 뱅크(BNL1)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다. 도 4는 도 3의 Q4-Q4'선, Q5-Q5'선 및 Q6-Q6'선을 따라 자른 단면도이다. 도 4는 제1 서브 화소(PX1)에 배치된 제1 발광 소자(ED1)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3 및 도 4를 참조하면, 표시 장치(10)는 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층(CCL)과 표시 소자층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 다만, 몇몇 실시예에서 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 제1 기판(SUB) 상에 전면적으로 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 이들은 후술하는 제2 도전층의 게이트 전극(G1)등과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(PXn)에 포함된 트랜지스터들 중 제1 트랜지스터(T1)만을 도시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 한편, 도면으로 도시하지 않았으나, 제2 도전층은 스토리지 커패시터의 정전 용량 전극을 더 포함할 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 액티브층(ACT1)과 각각 접촉할 수 있다. 또한, 제1 소스 전극(S1)은 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 도면으로 도시하지 않았으나, 제3 도전층은 복수의 데이터 배선들, 또는 스토리지 커패시터의 정전 용량 전극을 더 포함할 수 있다.
제2 층간 절연층(IL2)은 제3 도전층 상에 배치된다. 제2 층간 절연층(IL2)은 제3 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
제4 도전층은 제2 층간 절연층(IL2) 상에 배치된다. 제4 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
제1 도전 패턴(CDP)은 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(RME1)과도 접촉하며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1)으로 전달할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다.
또한, 제2 도전층, 제3 도전층 및 제4 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(VIA)은 제4 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
비아층(VIA) 상에는 표시 소자층으로서, 복수의 전극(RME; RME1, RME2)들, 발광 소자(ED), 및 복수의 접촉 전극(CNE; CNE1, CNE2)들이 배치된다. 또한, 비아층(VIA) 상에는 복수의 절연층(PAS1, PAS2)들이 배치될 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 일 방향으로 연장된 형상으로 각 서브 화소(PXn)마다 배치된다. 예를 들어, 제1 전극(RME1)과 제2 전극(RME2)들은 제1 방향(DR1)으로 연장된 형상을 갖고, 각 서브 화소(PXn) 내에서 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다.
또한, 제1 전극(RME1)과 제2 전극(RME2)은 제1 뱅크(BNL1)의 제2 방향(DR2)으로 연장된 부분을 넘어 해당 서브 화소(PXn)의 서브 영역(SA)에 부분적으로 배치될 수 있다. 서브 영역(SA)에는 서로 다른 서브 화소(PXn)의 제1 전극(RME1)과 제2 전극(RME2)들이 서로 이격되어 배치될 수 있다. 서로 다른 서브 화소(PXn)의 제1 전극(RME1)과 제2 전극(RME2)들은 어느 한 서브 화소(PXn)의 서브 영역(SA) 내에 위치한 제1 분리부(ROP1)를 기준으로 서로 이격될 수 있다.
제1 전극(RME1)은 발광 영역(EMA)의 중심을 기준으로 좌측에 배치될 수 있다. 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되며, 발광 영역(EMA)의 중심을 기준으로 우측에 배치될 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 각각 하부의 제4 도전층과 연결될 수 있다. 예를 들어, 제1 전극(RME1)은 비아층(VIA)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 각 서브 화소(PXn)마다 분리되어 배치되기 때문에, 서로 다른 서브 화소(PXn)의 발광 소자(ED)들은 개별적으로 발광할 수 있다.
복수의 전극(RME1, RME2)들은 발광 소자(ED)와 전기적으로 연결될 수 있다. 각 전극(RME1, RME2)들은 후술하는 접촉 전극(CNE1, CNE2)을 통해 발광 소자(ED)의 양 단부와 연결될 수 있고, 제4 도전층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다. 제1 전극(RME1)과 제2 전극(RME2)에는 발광 소자(ED)들을 발광하기 위한 전기 신호가 직접 인가될 수 있다.
또한, 제1 전극(RME1)과 제2 전극(RME2)은 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 정렬하기 위해 서브 화소(PXn) 내에 전계를 생성하는 데에 활용될 수 있다. 발광 소자(ED)는 전극 라인들 상에 생성된 전계에 의해 유전영동힘을 받아 전극(RME1, RME2) 상에 정렬될 수 있다.
제1 전극(RME1)과 제2 전극(RME2) 각각은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 제1 전극(RME1)과 제2 전극(RME2)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다.
다만, 이에 제한되지 않고 제1 전극(RME1)과 제2 전극(RME2)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 제1 전극(RME1)과 제2 전극(RME2)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 제1 전극(RME1)과 제2 전극(RME2)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 제1 전극(RME1)과 제2 전극(RME2)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 제1 전극(RME1)과 제2 전극(RME2) 상에 배치된다. 제1 절연층(PAS1)은 이들을 전면적으로 덮도록 배치되며, 제1 전극(RME1)과 제2 전극(RME2)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 제1 전극(RME1)과 제2 전극(RME2) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다. 다만, 이에 제한되지 않는다.
제1 절연층(PAS1)은 제1 전극(RME1)과 제2 전극(RME2)의 상면 일부를 노출하는 복수의 컨택부(CT1, CT2)들을 포함할 수 있다. 복수의 컨택부(CT1, CT2)들은 제1 절연층(PAS1)을 관통하며, 후술하는 접촉 전극(CNE1, CNE2)들은 컨택부(CT1, CT2)들을 통해 노출된 전극과 접촉할 수 있다.
제1 뱅크(BNL1)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제1 뱅크(BNL1)는 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 일 실시예에 따르면, 제1 뱅크(BNL1)는 일정 높이를 갖도록 형성되어 각 영역들을 구분할 수 있다. 예를 들어, 제1 뱅크(BNL1)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제1 뱅크(BNL1)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
또한, 제1 뱅크(BNL1)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지할 수 있다. 제1 뱅크(BNL1)는 다른 서브 화소(PXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 제1 뱅크(BNL1)는 폴리이미드로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 뱅크(BNL1)의 제1 방향(DR1)으로 연장된 부분 중 발광 영역(EMA) 사이에 배치된 부분은 서브 영역(SA) 사이에 배치된 부분보다 큰 폭을 가질 수 있고, 서브 영역(SA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다. 다만, 이에 제한되지 않으며, 그 반대로 제1 뱅크(BNL1)의 폭은 서브 영역(SA)들 사이의 간격이 발광 영역(EMA)들 사이의 간격보다 크도록 달라질 수 있다.
발광 소자(ED)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(ED)들은 각 전극(RME1, RME2)들이 연장된 제1 방향(DR1)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(RME1, RME2)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME1, RME2)들이 연장된 방향에 기울어진 방향으로 배치될 수도 있다.
발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함할 수 있다. 발광 소자(ED)는 복수의 반도체층들을 포함하여 전극(RME1, RME2) 상에 생성되는 전계의 방향에 따라 일 단부가 특정 방향을 향하도록 배향될 수 있다. 또한, 발광 소자(ED)는 발광층(도 9의 '36')을 포함하여 특정 파장대의 광을 방출할 수 있다. 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 발광층(36)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 일 실시예에 따르면, 서로 다른 서브 화소(PXn)에 배치된 발광 소자(ED)들은 서로 다른 발광층(36)을 포함하여 서로 다른 색의 광을 방출할 수 있다.
발광 소자(ED)는 제1 기판(SUB)의 상면에 평행한 방향으로 배치된 복수의 층들을 포함할 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
발광 소자(ED)는 제2 방향(DR2)으로 이격된 전극(RME1, RME2)들 상에 배치될 수 있다. 발광 소자(ED)의 연장된 길이는 제1 전극(RME1)과 제2 전극(RME2) 사이의 간격보다 길 수 있고, 발광 소자(ED)의 양 단부는 서로 다른 전극들 상에 배치될 수 있다.
발광 소자(ED)는 복수의 반도체층들을 포함하고, 어느 한 반도체층을 기준으로 제1 단부와 그 반대편 제2 단부가 정의될 수 있다. 발광 소자(ED)는 제1 단부 및 제2 단부가 각각 특정 전극(RME1, RME2) 상에 놓이도록 배치될 수 있다. 예를 들어, 발광 소자(ED)는 제1 단부가 제1 전극(RME1) 상에 놓이고 제2 단부가 제2 전극(RME2) 상에 놓이도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 복수의 발광 소자(ED)들은 전극(RME1, RME2)들 사이에서 배향된 방향에 따라 어느 한 단부만이 전극(RME1, RME2) 상에 놓이도록 배치될 수도 있다.
발광 소자(ED)의 양 단부는 각각 접촉 전극(CNE1, CNE2)들과 접촉할 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면에는 절연막(도 9의 '38')이 형성되지 않고 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 접촉 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(CNE1, CNE2)과 직접 접촉할 수도 있다. 각 발광 소자(ED)들은 접촉 전극(CNE1, CNE2)들을 통해 각 전극(RME1, RME2)들, 또는 다른 발광 소자(ED)와 전기적으로 연결될 수 있다.
제2 절연층(PAS2)은 제1 절연층(PAS1) 상에 부분적으로 배치될 수 있다. 일 예로, 제2 절연층(PAS2)은 제1 절연층(PAS1) 상에서 발광 소자(ED)가 배치된 부분을 제외한 영역에 배치될 수 있다. 즉, 제2 절연층(PAS2)은 제1 절연층(PAS1) 상에 전면적으로 배치되되, 발광 소자(ED)들을 노출하도록 배치될 수 있다. 제2 절연층(PAS2)은 적어도 발광 소자(ED)의 양 단부를 노출하는 개구부가 형성될 수 있고, 개구부는 제1 절연층(PAS1)에 형성된 컨택부(CT1, CT2)도 노출할 수 있다. 몇몇 실시예에서, 제2 절연층(PAS2)의 개구부는 그 폭이 제1 절연층(PAS1)의 서로 다른 컨택부(CT1, CT2)들의 최외곽 측벽 사이의 간격과 동일할 수 있다. 제2 절연층(PAS2)의 개구부가 형성된 부분의 측벽은 제1 절연층(PAS1)의 컨택부(CT1, CT2)가 형성된 부분의 측벽과 나란할 수 있다. 도면에서는 제2 절연층(PAS2)이 발광 소자(ED)의 양 단부와 단면도 상 상면부가 모두 노출되도록 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 경우에 따라 제2 절연층(PAS2)은 발광 소자(ED)의 양 단부만을 노출하고, 발광 소자(ED)의 단면도 상 상면부 상에 일부분 배치될 수도 있다.
또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우면서 제1 뱅크(BNL1) 상에도 배치될 수 있다. 이러한 제2 절연층(PAS2)의 형상은 표시 장치(10)의 제조 공정 중 제1 절연층(PAS1) 상에 전면적으로 배치되었다가 개구부를 형성하기 위해 일부분을 제거하는 공정에 의해 형성된 것일 수 있다.
제2 절연층(PAS2) 상에는 복수의 접촉 전극(CNE; CNE1, CNE2)들이 배치될 수 있다. 접촉 전극(CNE1, CNE2)은 발광 소자(ED)의 어느 일 단부 및 적어도 하나의 전극(RME1, RME2)과 접촉할 수 있다. 예를 들어, 접촉 전극(CNE1, CNE2)은 제2 절연층(PAS2)이 배치되지 않고 노출된 발광 소자(ED)의 일 단부와, 제1 절연층(PAS1)에 형성되어 전극(RME1, RME2)의 일부분을 노출하는 컨택부(CT1, CT2)들을 통해 전극(RME1, RME2) 중 적어도 어느 하나와 접촉할 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 전극(RME1)과 제2 전극(RME2) 상에 배치될 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 방향(DR1)으로 연장된 형상을 갖고 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 선형의 패턴을 형성할 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1)의 상면을 노출하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉하고, 제2 접촉 전극(CNE2)은 제2 전극(RME2)의 상면을 노출하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 또한, 제1 접촉 전극(CNE1)은 발광 소자(ED)의 제1 단부와 접촉하고 제2 접촉 전극(CNE2)은 발광 소자(ED)의 제2 단부와 접촉할 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 제1 전극(RME1) 및 제2 전극(RME2)으로 인가된 전기 신호를 발광 소자(ED)의 어느 일 단부로 전달할 수 있다.
도면에서는 하나의 서브 화소(PXn)에 각 접촉 전극(CNE1, CNE2)들이 하나씩 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 각 접촉 전극(CNE1, CNE2)들의 개수, 및 그 형상은 각 서브 화소(PXn)에 배치된 전극(RME1, RME2)의 수에 따라 달라질 수 있다.
접촉 전극(CNE1, CNE2)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(CNE1, CNE2)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 접촉 전극(CNE1, CNE2)을 투과하여 전극(RME1, RME2)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
도면에 도시하지 않았으나, 복수의 접촉 전극(CNE1, CNE2)들 상에는 이들을 덮는 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에서 전면적으로 배치되어 제1 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1) 및 제2 절연층(PAS2)은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 일 실시예에 따른 표시 장치(10)는 서로 다른 서브 화소(PXn)마다 다른 종류의 발광 소자(ED; ED1, ED2, ED3)를 포함하고, 각 서브 화소(PXn)의 전극(RME1, RME2)들은 그 배치가 서로 다를 수 있다.
도 5는 도 2의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면을 도시하는 도면이다. 도 5에서는 서로 다른 서브 화소(PXn; PX1, PX2, PX3)에 배치된 서로 다른 발광 소자(ED; ED1, ED2, ED3)의 양 단부를 가로지르는 단면들을 도시하고 있다.
도 2 내지 도 4에 결부하여 도 5를 더 참조하면, 일 실시예에 따른 표시 장치(10)는 제1 방향(DR1)으로 연장되고 서로 제2 방향(DR2)으로 이격된 복수의 전극(RME1, RME2)들과, 전극(RME1, RME2)들 상에 배치된 복수의 발광 소자(ED)를 포함한 복수의 서브 화소(PXn)들을 포함하고, 서브 화소(PXn)는 배치된 발광 소자(ED)의 길이가 서로 다른 서브 화소(PX1, PX2, PX3)들을 포함할 수 있다.
예를 들어, 제1 서브 화소(PX1)는 연장된 방향의 길이가 제1 길이(LD1)를 갖는 제1 발광 소자(ED1)가 배치된다. 제2 서브 화소(PX2)에는 제2 길이(LD2)를 갖는 제2 발광 소자(ED2)가 배치되고, 제3 서브 화소(PX3)에는 제3 길이(LD3)를 갖는 제3 발광 소자(ED3)가 배치된다. 일 실시예에서, 제1 발광 소자(ED1)는 제2 발광 소자(ED2)보다 길이가 짧고, 제2 발광 소자(ED2)는 제3 발광 소자(ED3)보다 길이가 짧을 수 있다. 즉, 제1 길이(LD1)는 제2 길이(LD2) 및 제3 길이(LD3)보다 작고, 제2 길이(LD2)는 제3 길이(LD3)보다 작을 수 있다.
상술한 바와 같이, 각 서브 화소(PXn)는 서로 다른 색을 발광할 수 있다. 표시 장치(10)는 서로 다른 색의 광을 방출하는 발광 소자(ED; ED1, ED2, ED3)들을 포함하여 각 서브 화소(PXn)가 서로 다른 색을 발광할 수 있다. 서로 다른 종류의 발광 소자(ED)들은 서로 다른 길이(LD1, LD2, LD3)를 가질 수 있고, 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 그 길이 및 방출하는 광의 색에 의해 구분될 수 있다.
발광 소자(ED)들은 제2 방향(DR2)으로 이격된 서로 다른 전극(RME1, RME2)들 상에 배치된다. 각 서브 화소(PXn)마다 다른 길이를 갖는 발광 소자(ED1, ED2, ED3)들이 배치됨에 따라, 서로 다른 서브 화소(PXn)에 배치된 전극(RME1, RME2)들은 제2 방향(DR2)으로 이격된 간격이 서로 다를 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제1 전극(RME1#1)과 제2 전극(RME2#1)은 제2 방향(DR2)으로 제1 간격(A1)만큼 이격될 수 있다. 제1 서브 화소(PX1)의 제1 전극(RME1#1)과 제2 전극(RME2#1)은 제1 발광 소자(ED1)의 양 단부가 각각 전극(RME1#1, RME2#1) 상에 놓이도록 제1 간격(A1)이 제1 길이(LD1)보다 작을 수 있다. 제1 발광 소자(ED1)는 제1 단부가 부분적으로 제1 전극(RME1#1)과 두께 방향으로 중첩하고, 제2 단부가 부분적으로 제2 전극(RME2#1)과 두께 방향으로 중첩할 수 있다. 제1 전극(RME1#1)은 제1 발광 소자(ED1)와 중첩하는 부분을 포함하고, 제2 전극(RME2#1)은 제1 발광 소자(ED1)와 중첩하는 부분을 포함하는데, 제1 전극(RME1#1)과 제2 전극(RME2#1)은 제1 발광 소자(ED1)와 중첩하는 부분의 제1 폭(B1)이 서로 동일할 수 있다. 즉, 제1 발광 소자(ED1)의 제1 길이(LD1)는 제1 서브 화소(PX1)의 제1 전극(RME1#1)과 제2 전극(RME2#1) 사이의 제1 간격(A1)과 제1 폭(B1)의 두배의 합(A1+2B1)과 동일할 수 있다.
제2 서브 화소(PX2)의 제2 발광 소자(ED2)는 제2 길이(LD2)가 제1 발광 소자(ED1)의 제1 길이(LD1)보다 크고, 제2 서브 화소(PX2)의 전극(RME1#2, RME2#2)들은 제2 발광 소자(ED2)의 길이에 따라 그 배치가 달라질 수 있다. 일 실시예에 따르면, 표시 장치(10)는 서로 다른 서브 화소(PXn)에 배치된 제1 전극(RME1)과 제2 전극(RME2)이 동일한 폭을 가질 수 있고, 발광 소자(ED)와 중첩된 부분의 폭(B1, B2, B3)도 실질적으로 서로 동일할 수 있다. 제2 서브 화소(PX2)의 전극(RME1#2, RME2#2)들은 제1 서브 화소(PX1)의 전극(RME1#1, RME2#1)들과 동일한 폭을 갖고, 제2 발광 소자(ED2)와 중첩된 부분의 제2 폭(B2)은 제1 서브 화소(PX1)의 전극(RME1#1, RME2#1)들의 제1 폭(B1)과 동일할 수 있다. 이에 따라, 제1 발광 소자(ED1)와 다른 길이를 갖는 제2 발광 소자(ED2)의 양 단부가 제2 폭(B2)만큼 전극(RME1#2, RME2#2)들과 중첩하도록 배치되기 위해, 일 실시예에 따르면 제2 서브 화소(PX2)의 전극(RME1#2, RME2#2) 사이의 제2 간격(A2)은 제1 서브 화소(PX1)의 제1 간격(A1)보다 클 수 있다. 제2 발광 소자(ED2)의 제2 길이(LD2)는 제2 서브 화소(PX2)의 제1 전극(RME1#2)과 제2 전극(RME2#2) 사이의 제2 간격(A2)과 제2 폭(B2)의 두배의 합(A2+2B2)과 동일할 수 있다. 제1 폭(B1)과 제2 폭(B2)이 동일하므로, 제2 간격(A2)은 제2 발광 소자(ED2)의 제2 길이(LD2)와 제1 발광 소자(ED1)의 제1 길이(LD1) 사이의 차이만큼 제1 간격(A1)보다 클 수 있다. 몇몇 실시예에서, 제2 발광 소자(ED2)의 제2 길이(LD2)는 제1 발광 소자(ED1)의 제1 길이(LD1)보다 제2 폭(B2)의 두배만큼 클 수 있다. 이에 따라, 제2 서브 화소(PX2)의 전극(RME1#2, RME2#2)들 사이의 제2 간격(A2)은 제1 간격(A1)보다 제2 폭(B2)의 두배만큼 클 수 있고, 제1 발광 소자(ED1)의 제1 길이(LD1)는 제2 서브 화소(PX2)의 제2 간격(A2)과 동일할 수 있다.
이와 유사하게, 제3 서브 화소(PX3)는 제1 전극(RME1#3)과 제2 전극(RME2#3) 사이의 제3 간격(A3)이 제2 간격(A2)보다 크며 제2 발광 소자(ED2)의 제2 길이(LD2)와 동일할 수 있다. 제3 발광 소자(ED3)의 제3 길이(LD3)는 제3 서브 화소(PX3)의 전극(RME1#3, RME2#3)들 사이의 제3 간격(A3)과 제3 폭(B3)의 두배의 합(A3+2B3)과 동일할 수 있다. 또한, 제3 발광 소자(ED3)의 제3 길이(LD3)는 제2 발광 소자(ED2)의 제2 길이(LD2)보다 제3 폭(B3)의 두배만큼 클 수 있다.
서로 다른 서브 화소(PX1, PX2, PX3)에 배치되는 제1 전극(RME1)과 제2 전극(RME2)들은 그 폭은 일정하게 유지하면서 그 사이의 간격(A1, A2, A3)이 달라질 수 있다. 전극(RME1, RME2)들 사이의 간격(A1, A2, A3)은 해당 서브 화소(PXn)에 배치되는 발광 소자(ED)의 길이에 대응하여 달라질 수 있고, 발광 소자(ED)가 다른 서브 화소(PXn)에 배치되더라도 해당 발광 소자(ED)는 양 단부 중 적어도 어느 하나가 전극(RME1, RME2) 상에 놓이지 않을 수 있다.
한편, 제1 절연층(PAS1)에 형성된 컨택부(CT1, CT2)들도 발광 소자(ED1, ED2, ED3)들의 길이(LD1, LD2, LD3)에 따라 그 위치가 달라질 수 있다. 예를 들어, 제1 서브 화소(PX1)에 형성되는 컨택부(CT1, CT2)들은 제2 방향(DR2)으로 이격된 간격이 제2 서브 화소(PX2)에 형성되는 컨택부(CT1, CT2)들 사이의 간격보다 작을 수 있다. 또한, 제2 서브 화소(PX2)에 형성되는 컨택부(CT1, CT2)들 사이의 간격은 제3 서브 화소(PX3)에 형성되는 컨택부(CT1, CT2)들 사이의 간격보다 작을 수 있다. 컨택부(CT1, CT2)들은 전극(RME1, RME2)들의 상면을 노출하되, 발광 소자(ED)에 의해 가려지지 않는 위치에 형성될 수 있다. 예를 들어, 제1 서브 화소(PX1)에 형성된 제1 컨택부(CT1)와 제2 컨택부(CT2)가 제2 방향(DR2)으로 이격된 간격이 제1 발광 소자(ED1)의 제1 길이(LD1)보다 작을 경우, 컨택부(CT1, CT2)들 중 적어도 어느 하나, 또는 컨택부(CT1, CT2)들이 부분적으로 제1 발광 소자(ED1)에 의해 가려질 수 있다. 이를 방지하기 위해, 제1 절연층(PAS1)은 컨택부(CT1, CT2)들의 형성 위치도 발광 소자(ED)의 길이에 대응하여 형성될 수 있다.
또한, 제2 절연층(PAS2)은 발광 소자(ED)를 노출하는 개구부가 형성될 수 있고, 개구부는 컨택부(CT1, CT2)들도 노출하도록 형성될 수 있다. 제2 절연층(PAS2)의 개구부 측벽이 제1 절연층(PAS1)의 컨택부(CT1, CT2) 측벽과 나란하게 형성되는 실시예에서, 표시 장치(10)는 제2 절연층(PAS2)에 형성된 개구부들이 갖는 개구 폭(PO1, PO2, PO3)이 서로 다른 서브 화소(PX1, PX2, PX3)마다 다를 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제2 절연층(PAS2)에 형성된 개구부는 제1 개구 폭(PO1)이 제1 발광 소자(ED1)의 길이보다 길고, 제2 서브 화소(PX2)의 제2 절연층(PAS2)에 형성된 개구부는 제2 개구 폭(PO2)이 제2 발광 소자(ED2)의 길이보다 길 수 있다. 즉, 제1 서브 화소(PX1)의 제1 개구 폭(PO1)은 제2 서브 화소(PX2)의 제2 개구 폭(PO2)보다 작을 수 있다. 이와 유사하게, 제2 서브 화소(PX2)의 제2 개구 폭(PO2)은 제3 서브 화소(PX3)의 제3 개구 폭(PO3)보다 작을 수 있다.
각 서브 화소(PXn)에 형성되는 제2 절연층(PAS2)의 개구부는 해당 서브 화소(PXn)에 배치된 발광 소자(ED)의 길이(LD1, LD2, LD3)에 따라 다른 폭을 가짐으로써, 해당 서브 화소(PXn)에는 특정 발광 소자(ED)만이 접촉 전극(CNE1, CNE2)을 통해 전기적으로 연결될 수 있다. 제2 절연층(PAS2)은 발광 소자(ED) 상에 배치되는 층으로서, 개구부는 적어도 발광 소자(ED)의 양 단부를 노출하도록 형성된다. 각 서브 화소(PXn)의 개구부는 해당 서브 화소(PXn)에 배치되는 발광 소자(ED)에 따라 설계된 폭을 갖는다. 몇몇 실시예에서, 개구부의 설계된 폭보다 큰 길이를 갖는 발광 소자(ED)가 배치되더라도 해당 발광 소자(ED)가 접촉 전극(CNE1, CNE2)과 양 단부가 접촉하지 못하도록 제2 절연층(PAS2)의 개구부의 개구 폭이 설계될 수도 있다.
일 실시예에 따른 표시 장치(10)는 서로 다른 색의 광을 방출하는 발광 소자(ED1, ED2, ED3)들이 다른 길이(LD1, LD2, LD3)를 가질 수 있고, 그에 따라 서로 다른 색을 발광하는 서브 화소(PX1, PX2, PX3)들은 전극(RME1, RME2)들 사이의 간격(A1, A2, A3)이 다를 수 있다. 몇몇 실시예에서, 표시 장치(10)는 발광 소자(ED)들이 잉크 내에 분산된 상태로 전극(RME1, RME2)들 상에 분사되는 잉크젯 프린팅 공정이 수행되어 제조될 수 있다. 각 서브 화소(PXn)마다 다른 종류의 발광 소자(ED)들을 포함한 잉크가 분사될 수 있는데, 상기 잉크가 다른 서브 화소(PXn)로 넘치거나 잉크가 잘못된 위치에 분사되더라도 해당 발광 소자(ED)는 전극(RME1, RME2)들과 전기적으로 연결되지 않을 수 있다.
도 6 및 도 7은 일 실시예에 따른 표시 장치의 일부 단면을 나타내는 도면들이다. 도 6은 제1 서브 화소(PX1)의 전극(RME1#1, RME2#1)들 상에 제3 발광 소자(ED3)가 배치된 경우를 예시하고 있고, 도 7은 제3 서브 화소(PX3)의 전극(RME1#3, RME2#3)들 상에 제1 발광 소자(ED1)가 배치된 경우를 예시하고 있다.
먼저, 도 6을 참조하면, 제1 서브 화소(PX1)의 제1 전극(RME1#1)과 제2 전극(RME2#1) 사이의 간격은 제1 발광 소자(ED1)의 제1 길이(LD1)에 따라 설계된 제1 간격(A1)을 갖는다. 또한, 제1 절연층(PAS1)의 컨택부(CT1, CT2)들의 위치도 그에 대응하여 설계된 위치에 형성되고, 제2 절연층(PAS2)의 개구부도 제1 발광 소자(ED1)의 제1 길이(LD1)에 따라 설계된 제1 개구 폭(PO1)을 갖는다. 제1 간격(A1) 및 제1 개구 폭(PO1)으로 설계된 제1 서브 화소(PX1)에 제3 길이(LD3)를 갖는 제3 발광 소자(ED3)가 배치될 경우, 제3 길이(LD3)가 제1 간격(A1)보다 크기 때문에 제3 발광 소자(ED3)는 양 단부가 제1 전극(RME1#1)과 제2 전극(RME2#1) 상에 놓이도록 배치될 수 있다. 다만, 제3 발광 소자(ED3)는 제1 절연층(PAS1)의 컨택부(CT1, CT2)들을 덮도록 배치되고, 제3 길이(LD3)가 제1 개구 폭(PO1)보다 클 수 있어 제3 발광 소자(ED3)의 양 단부는 제2 절연층(PAS2)에 의해 덮일 수 있다. 제1 서브 화소(PX1)에 배치된 제3 발광 소자(ED3)는 양 단부가 접촉 전극(CNE1, CNE2)과 접촉하지 못하여 전극(RME1, RME2)과 전기적으로 연결되지 않고 발광하지 않을 수 있다.
반대로, 도 7을 참조하면, 제3 서브 화소(PX3)의 제1 전극(RME1#3)과 제2 전극(RME2#3) 사이의 간격은 제3 발광 소자(ED3)의 제3 길이(LD3)에 따라 설계된 제3 간격(A3)을 갖는다. 또한, 제1 절연층(PAS1)의 컨택부(CT1, CT2)들의 위치도 그에 대응하여 설계된 위치에 형성되고, 제2 절연층(PAS2)의 개구부도 제3 발광 소자(ED3)의 제3 길이(LD3)에 따라 설계된 제3 개구 폭(PO3)을 갖는다. 제3 간격(A3) 및 제3 개구 폭(PO3)으로 설계된 제3 서브 화소(PX3)에 제1 길이(LD1)를 갖는 제1 발광 소자(ED1)가 배치될 경우, 제1 길이(LD1)가 제3 간격(A3)보다 작기 때문에 제1 발광 소자(ED1)는 양 단부가 제1 전극(RME1#3)과 제2 전극(RME2#3) 상에 놓이지 않을 수 있다. 또한, 제1 절연층(PAS1)의 컨택부(CT1, CT2)들 사이 간격, 제2 절연층(PAS2)의 제3 개구 폭(PO3)도 제1 발광 소자(ED1)의 제1 길이(LD1)보다 클 수 있고, 접촉 전극(CNE1, CNE2)들은 제1 발광 소자(ED1)와 접촉하지 않을 수 있다. 제3 서브 화소(PX3)에 배치된 제1 발광 소자(ED1)도 양 단부가 접촉 전극(CNE1, CNE2)과 접촉하지 못하여 전극(RME1, RME2)과 전기적으로 연결되지 않고 발광하지 않을 수 있다.
특히, 각 서브 화소(PXn)에 해당 발광 소자(ED)만이 접촉 전극(CNE1, CNE2)을 통해 전기적으로 연결되도록, 제2 절연층(PAS2)의 개구부 폭을 설계할 수 있다. 제2 절연층(PAS2)의 개구부 폭(PO1, PO2, PO3)을 조절하여 발광 소자(ED)의 양 단부가 노출되지 않는다면, 다른 서브 화소(PXn)에 배치된 발광 소자(ED)가 접촉 전극(CNE1, CNE2)과 접촉하는 것을 방지할 수 있다.
도 8은 일 실시예에 따른 표시 장치의 일부 단면들을 나타내는 도면이다. 도 8은 제1 서브 화소(PX1) 및 제2 서브 화소(PX2)에 배치된 제1 발광 소자(ED1)와 제2 발광 소자(ED2)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 8을 참조하면, 일 실시예에 따르면, 표시 장치(10)는 개구부의 설계된 폭보다 큰 길이를 갖는 발광 소자(ED)가 배치되더라도 해당 발광 소자(ED)가 접촉 전극(CNE1, CNE2)과 양 단부가 접촉하지 못하도록 제2 절연층(PAS2)의 개구부의 개구 폭이 설계될 수도 있다.
예를 들어, 표시 장치(10)는 제1 서브 화소(PX1)의 제2 절연층(PAS2)에 형성된 제1 개구 폭(PO1)은 제1 발광 소자(ED1)의 제1 길이(LD1)보다 길고, 제2 발광 소자(ED2)의 제2 길이(LD2)와 동일할 수 있다. 제2 발광 소자(ED2)가 제1 서브 화소(PX1)에 배치되면, 제2 절연층(PAS2)의 개구부가 갖는 제1 개구 폭(PO1)과 제2 길이(LD2)가 동일하므로 제2 발광 소자(ED2)의 양 단부는 제2 절연층(PAS2)에 의해 덮일 수 있다. 또한, 제2 절연층(PAS2)의 개구부 측벽이 제1 절연층(PAS1)의 컨택부(CT1, CT2) 측벽과 나란하게 형성되는 실시예에서, 제1 서브 화소(PX1)에 배치된 제2 발광 소자(ED2)는 제2 길이(LD2)가 제1 개구 폭(PO1)과 동일하므로, 제1 절연층(PAS1)의 컨택부(CT1, CT2)들을 덮을 수 있다. 이와 유사하게, 제2 서브 화소(PX2)의 제2 절연층(PAS2)에 형성된 제2 개구 폭(PO2)은 제2 발광 소자(ED2)의 제2 길이(LD2)보다 길고, 제3 발광 소자(ED3)의 제3 길이(LD3)와 동일할 수 있다.
표시 장치(10)는 각 서브 화소(PXn)마다 다른 색의 광을 방출하는 발광 소자(ED; ED1, ED2, ED3)들이 배치되고, 각 발광 소자(ED1, ED2, ED3)들은 길이(LD1, LD2, LD3)가 서로 다를 수 있다. 각 서브 화소(PXn)는 전극(RME1, RME2)들 사이의 간격(A1, A2, A3), 제2 절연층(PAS2)의 개구 폭(PO1, PO2, PO3), 및 제1 절연층(PAS1)의 컨택부(CT1, CT2)들 사이의 간격을 발광 소자(ED)의 길이(LD1, LD2, LD3)에 대응하여 설계할 수 있다. 그에 따라, 잉크젯 프린팅 공정으로 분사된 잉크가 다른 서브 화소(PXn)로 넘치더라도, 각 서브 화소(PXn)에는 해당 발광 소자(ED)만이 전극(RME1, RME2)과 전기적으로 연결되어 발광할 수 있다.
도 9 및 도 10은 일 실시예에 따른 발광 소자의 개략도이다. 도 9은 제1 발광 소자(ED1) 또는 제2 발광 소자(ED2)가 가질 수 있는 구조의 일 예를 도시하고, 도 10은 제3 발광 소자(ED3)가 가질 수 있는 구조의 일 예를 도시하고 있다.
도 9 및 도 10을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 표시 장치(10)는 서로 다른 서브 화소(PXn)에 배치된 발광 소자(ED)가 도 9 또는 도 10에 예시된 구조를 가질 수 있고, 이들은 서로 다른 길이를 갖고 다른 색의 광을 발광할 수 있다.
제1 발광 소자(ED1) 및 제2 발광 소자(ED2)가 가질 수 있는 구조의 일 예로써, 도 9에 도시된 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 발광 소자(ED)의 제1 단부는 발광층(36)을 기준으로 제1 반도체층(31)이 배치된 부분일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 발광 소자(ED)의 제2 단부는 발광층(36)을 기준으로 제2 반도체층(32)이 배치된 부분일 수 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
제3 발광 소자(ED3)가 가질 수 있는 구조의 일 예로써, 도 10에 도시된 발광 소자(ED')는 제1 반도체층(31')과 발광층(36') 사이에 배치된 제3 반도체층(33'), 발광층(36')과 제2 반도체층(32') 사이에 배치된 제4 반도체층(34') 및 제5 반도체층(35')을 더 포함할 수 있다. 또한, 발광 소자(ED')는 양 단부에 각각 배치된 복수의 전극층(37a', 37b')들을 포함할 수 있다.
도 10의 발광 소자(ED’)는 발광층(36’) 및 다른 반도체층들이 각각 적어도 인(P)을 포함하는 반도체일 수 있다. 즉, 일 실시예에 따른 발광 소자(ED’)는 중심 파장 대역이 620nm 내지 750nm의 범위를 갖는 적색(Red)의 광을 방출할 수 있다. 다만, 적색광의 중심 파장대역이 상술한 범위에 제한되는 것은 아니며, 본 기술분야에서 적색으로 인식될 수 있는 파장 범위를 모두 포함하는 것으로 이해되어야 한다.
구체적으로, 제1 반도체층(31’)은 n형 반도체층으로 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31’)은 n형으로 도핑된 InAlGaP, GaP, AlGaP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다.
제2 반도체층(32’)은 p형 반도체층으로 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32’)은 p형으로 도핑된 InAlGaP, GaP, AlGaNP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다.
발광층(36’)은 제1 반도체층(31’)과 제2 반도체층(32’) 사이에 배치될 수 있다. 발광층(36’)은 단일 또는 다중 양자 우물 구조의 물질을 포함하여 특정 파장대의 광을 방출할 수 있다. 발광층(36’)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaP 또는 AlInGaP, 우물층은 GaP 또는 AlInP 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 발광층(36’)은 양자층으로 AlGaInP를, 우물층으로 AlInP를 포함하여 620nm 내지 750nm의 중심 파장대역을 갖는 적색광을 방출할 수 있다.
도 10의 발광 소자(ED’)는 발광층(36’)과 인접하여 배치되는 클래드층(Clad layer)을 포함할 수 있다. 발광층(36’)의 상하에서 제1 반도체층(31’) 및 제2 반도체층(32’) 사이에 배치된 제3 반도체층(33’)과 제4 반도체층(34’)은 클래드층일 수 있다.
제3 반도체층(33’)은 제1 반도체층(31’)과 발광층(36’) 사이에 배치될 수 있다. 제3 반도체층(33’)은 제1 반도체층(31’)과 같이 n형 반도체일 수 있으며, 일 예로 제3 반도체층(33’)은 InxAlyGa1-x-yP(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예시적인 실시예에서, 제1 반도체층(31’)은 n-AlGaInP이고, 제3 반도체층(33’)은 n-AlInP일 수 있다.
제4 반도체층(34’)은 발광층(36’)과 제2 반도체층(32’) 사이에 배치될 수 있다. 제4 반도체층(34’)은 제2 반도체층(32’)과 같이 n형 반도체일 수 있으며, 일 예로 제4 반도체층(34’)은 InxAlyGa1-x-yP(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예시적인 실시예에서, 제2 반도체층(32’)은 p-GaP이고, 제4 반도체층(34’)은 p-AlInP 일 수 있다.
제5 반도체층(35’)은 제4 반도체층(34’)과 제2 반도체층(32’) 사이에 배치될 수 있다. 제5 반도체층(35’)은 제2 반도체층(32’) 및 제4 반도체층(34’)과 같이 p형으로 도핑된 반도체일 수 있다. 몇몇 실시예에서, 제5 반도체층(35’)은 제4 반도체층(34’)과 제2 반도체층(32’) 사이의 격자 상수(Lattice constant) 차이를 줄여주는 기능을 수행할 수 있다. 즉, 제5 반도체층(35’)은 TSBR(Tensile strain barrier reducing)층일 수 있다. 일 예로, 제5 반도체층(35’)은 p-GaInP, p-AlInP, p-AlGaInP 등을 포함할 수 있으나, 이에 제한되지 않는다.
제1 전극층(37a')과 제2 전극층(37b')은 각각 제1 반도체층(31’) 및 제2 반도체층(32’)의 일 면에 배치될 수 있다. 제1 전극층(37a’)은 제1 반도체층(31’)의 하면에 배치되고, 제2 전극층(37b’)은 제2 반도체층(32’)의 상면에 배치될 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예에 대하여 설명하기로 한다.
도 11은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 12는 도 11의 Q7-Q7'선, Q8-Q8'선 및 Q9-Q9'선을 따라 자른 단면을 도시하는 도면이다.
도 11 및 도 12를 참조하면, 일 실시예에 따른 표시 장치(10_1)는 복수의 전극(RME1_1, RME2_1)들과 접촉 전극(CNE1_1, CNE2_1)은 그 폭이 서로 동일할 수 있다. 표시 장치(10_1)는 서로 다른 서브 화소(PXn)마다 다른 종류의 발광 소자(ED)들이 배치되고, 그에 따라 전극(RME1_1, RME2_1)들의 구조 등이 달라질 수 있다. 몇몇 실시예에서, 표시 장치(10_1)는 전극(RME1_1, RME2_1)들과 접촉 전극(CNE1, CNE2)들이 서로 동일한 폭을 갖고, 전극(RME1_1, RME2_1)들의 폭(WR1)과 간격(A1, A2, A3)은 발광 소자(ED)의 길이(LD1, LD2, LD3)에 따라 설계될 수 있다.
예를 들어, 제1 전극(RME1_1)의 폭(WR1)은 제1 접촉 전극(CNE1)의 폭(WC1)과 동일할 수 있고, 제2 전극(RME2_1)의 폭은 제2 접촉 전극(CNE2)의 폭과 동일할 수 있다. 제1 전극(RME1_1)과 제2 전극(RME2_1) 사이의 간격(A1, A2, A3)은 도 5의 실시예와 동일할 수 있다. 다만, 제1 전극(RME1_1)과 제2 전극(RME2_1)의 폭은 발광 소자(ED)와 중첩하는 부분의 폭(C1, C2, C3)에 따라 달라질 수 있다.
일 실시예에 따르면, 제1 서브 화소(PX1)의 전극(RME1_1, RME2_1)들의 폭(WR1)은 전극(RME1_1, RME2_1) 중 제1 발광 소자(ED1)와 중첩하는 부분의 폭(C1)의 2배, 또는 그 이상일 수 있다. 예를 들어, 제1 발광 소자(ED1)는 양 단부가 각각 제1 전극(RME1_1) 및 제2 전극(RME2_1)의 절반의 폭(WR1/2)만큼 중첩될 수 있다. 또한, 제1 발광 소자(ED1)의 제1 길이(LD1)와 제2 발광 소자(ED2)의 제2 길이(LD2) 사이의 차(L2-L1)는 제1 전극(RME1_1) 및 제2 전극(RME2_1) 중 제1 발광 소자(ED1)와 중첩하는 부분의 폭의 합(2*C1), 즉 전극(RME1_1, RME2_1)의 폭(WR1)과 동일할 수 있다. 제1 서브 화소(PX1)의 전극(RME1_1, RME2_1)들 사이의 제1 간격(A1)은 제1 발광 소자(ED1)의 제1 길이(LD1)와 제1 전극(RME1_1) 및 제2 전극(RME2_1) 중 제1 발광 소자(ED1)와 중첩하는 부분의 폭의 합(2*C1), 즉 전극(RME1_1, RME2_1)의 폭(WR1)과의 차이(LD1-WR1)와 동일할 수 있다.
이와 유사하게, 제2 서브 화소(PX2)는 전극(RME1_1, RME2_1)들 사이의 제2 간격(A2)이 제2 발광 소자(ED2)의 제2 길이(LD2)와 전극(RME1_1, RME2_1)의 폭(WR1)과의 차이(LD2-WR1)와 동일하고, 제3 서브 화소(PX3)는 전극(RME1_1, RME2_1)들 사이의 제3 간격(A3)이 제3 발광 소자(ED3)의 제3 길이(LD3)와 전극(RME1_1, RME2_1)의 폭(WR1)과의 차이(LD3-WR1)와 동일할 수 있다.
서로 다른 발광 소자(ED1, ED2, ED3)들의 길이(LD1, LD2, LD3) 차이가 전극(RME1_1, RME2_1)의 폭(WR1)과 동일하므로, 어느 한 서브 화소(PXn)에 해당하는 발광 소자(ED)가 다른 서브 화소(PXn)에 배치되면, 그 발광 소자(ED)는 전극(RME1_1, RME2_1)들의 상면을 모두 덮을 수 있는 길이(LD1, LD2, LD3)를 가질 수 있다. 표시 장치(10_1)는 전극(RME1_1, RME2_1)의 폭(WR1) 및 간격(A1, A2, A3)을 발광 소자(ED)의 길이에 따라 설계함으로써 다른 서브 화소(PXn)에 해당하는 발광 소자(ED)가 배치되더라도 전기적 연결을 방지할 수 있다. 다만, 서브 화소(PXn)의 전극(RME1_1, RME2_1)들의 폭(WR1)은 반드시 전극(RME1_1, RME2_1) 중 발광 소자(ED)와 중첩하는 부분의 폭(C1)의 2배로 한정되지 않고 그 이상일 수 있다. 일 예로, 전극(RME1_1, RME2_1)들의 폭(WR1)은 발광 소자(ED)와 중첩하는 부분의 폭(C1)의 2배 내지 3배의 범위를 가질 수 있다. 전극(RME1_1, RME2_1)들의 폭(WR1)은 다른 서브 화소(PXn)에 배치되는 발광 소자(ED)가 해당 서브 화소(PXn)에 배치되더라도, 전극(RME1_1, RME2_1)과 전기적으로 연결되지 않을 수 있다면 그 폭(WR1)은 일정 범위 내에서 조절될 수 있다.
도 13은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 13을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제2 절연층(PAS2)이 생략될 수 있다. 본 실시예에 따른 표시 장치(10_2)는 제2 절연층(PAS2)이 생략된 점에서 도 11 및 도 12의 실시예와 차이가 있다. 전극(RME1_1, RME2_1)이 상대적으로 작은 폭(WR1)을 가짐에 따라, 제2 절연층(PAS2)이 생략되더라도 발광 소자(ED)들의 정렬이 원활할 수 있다. 이에 따라, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 발광 소자(ED)와 제1 절연층(PAS1) 상에 직접 배치될 수 있다.
도 14는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 15는 도 14의 표시 장치의 일부 단면을 나타내는 도면이다.
도 14 및 도 15를 참조하면, 일 실시예에 따른 표시 장치(10_3)는 하나의 서브 화소(PXn)가 서로 다른 종류의 발광 소자(ED; ED1, ED2, ED3)들을 포함하고, 서로 다른 종류의 발광 소자(ED)들은 서로 분리된 전극들 상에 배치될 수 있다. 도 2의 표시 장치(10)는 서로 다른 색의 광을 방출하기 위해 서로 다른 서브 화소(PXn)마다 다른 종류의 발광 소자(ED)들이 배치된 반면, 도 14의 표시 장치(10_3)는 각 서브 화소(PXn)마다 다른 종류의 발광 소자(ED)들이 배치될 수 있다.
일 서브 화소(PXn)를 예시하여 설명하면, 표시 장치(10_3)는 하나의 발광 영역(EMA) 내에 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)가 배치될 수 있다. 또한, 각 서브 화소(PXn)는 제1 전극(RME1_3) 및 제2 전극(RME2_3)에 더하여, 제1 전극(RME1_3)과 제1 방향(DR1)으로 이격된 제3 전극(RME3_3), 제2 전극(RME2_3)과 제1 방향(DR1)으로 이격된 제4 전극(RME4_3), 제3 전극(RME3_3)과 제1 방향(DR1)으로 이격된 제5 전극(RME5_3) 및 제4 전극(RME4_3)과 제1 방향(DR1)으로 이격된 제6 전극(RME6_3)을 더 포함할 수 있다. 제1 전극(RME1_3), 제3 전극(RME3_3) 및 제5 전극(RME5_3)은 서로 제1 방향(DR1)으로 이격되고, 제2 전극(RME2_3), 제4 전극(RME4_3) 및 제6 전극(RME6_3)도 서로 제1 방향(DR1)으로 이격될 수 있다. 제1 전극(RME1_3)과 제2 전극(RME2_3), 제3 전극(RME3_3)과 제4 전극(RME4_3), 및 제5 전극(RME5_3)과 제6 전극(RME6_3)은 서로 제2 방향(DR2)으로 이격되어 대향하고, 복수의 발광 소자(ED1, ED2, ED3)들은 서로 다른 전극(RME)들 상에 배치될 수 있다.
일 실시예에서, 제1 발광 소자(ED1)는 서로 이격된 간격이 제1 간격(A1)인 제1 전극(RME1_3)과 제2 전극(RME2_3) 상에 배치되고, 제2 발광 소자(ED2)는 서로 이격된 간격이 제2 간격(A2)인 제3 전극(RME3_3)과 제4 전극(RME4_3) 상에 배치되며, 제3 발광 소자(ED3)는 서로 이격된 간격이 제3 간격(A3)인 제5 전극(RME5_3)과 제6 전극(RME6_3) 상에 배치될 수 있다. 제1 간격(A1)은 제2 간격(A2) 및 제3 간격(A3)보다 작고, 제2 간격(A2)은 제3 간격(A3)보다 작을 수 있다. 복수의 전극(RME)들은 2개의 전극(RME)이 하나의 쌍을 이루어 서로 제2 방향(DR2)으로 이격되고, 다른 쌍의 전극(RME)들과 제1 방향(DR1)으로 이격될 수 있다. 한 쌍의 전극(RME)들 사이의 간격(A1, A2, A3)은 서로 다른 발광 소자(ED1, ED2, ED3)의 길이(LD1, LD2, LD3)에 따라 다를 수 있고, 복수의 발광 소자(ED1, ED2, ED3)들은 제1 뱅크(BNL1)가 둘러싸는 동일한 영역 내에 분사되더라도 각각 다른 쌍의 전극(RME)들 상에 배치될 수 있다. 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)는 서로 다른 쌍의 전극(RME)들이 이격된 방향, 즉 제1 방향(DR1)을 따라 서로 이격되어 배치될 수 있다.
또한, 표시 장치(10_3)의 각 서브 화소(PXn)는 제3 전극(RME3_3) 상에 배치된 제3 접촉 전극(CNE3_3), 제4 전극(RME4_3) 상에 배치된 제4 접촉 전극(CNE4_3), 제5 전극(RME5_3) 상에 배치된 제5 접촉 전극(CNE5_3) 및 제6 전극(RME6_3) 상에 배치된 제6 접촉 전극(CNE6_3)을 더 포함할 수 있다. 각 접촉 전극(CNE)들은 발광 소자(ED)의 어느 일 단부 및 전극(RME)들 중 어느 하나와 접촉할 수 있다.
복수의 전극(RME)들은 각각 그 하부의 비아층(VIA)을 관통하는 전극 컨택홀(CTD, CTS)들을 통해 서로 다른 제1 트랜지스터(T1_1, T1_2, T1_3)와 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(RME1_3), 제3 전극(RME3_3) 및 제5 전극(RME5_3)은 각각 다른 제1 트랜지스터((T1_1, T1_2, T1_3)와 전기적으로 연결될 수 있다. 이에 따라, 각 서브 화소(PXn)에 배치된 서로 다른 종류의 발광 소자(ED1, ED2, ED3)들은 서로 다른 쌍의 전극(RME)들 상에 배치되어 각각 개별적으로 발광할 수 있다.
도 16은 도 14의 표시 장치에서 발광 소자들이 발광하는 것을 나타내는 개략도이다.
도 16을 참조하면, 표시 장치(10_3)는 제1 뱅크(BNL1)가 둘러싸는 영역에 무관하게, 각 서브 화소(PXn)에 배치된 발광 소자(ED)들의 배치를 기준으로 발광 그룹(EMG; EMG1, EMG2, EMG3)이 정의될 수도 있다. 제1 내지 제3 서브 화소(PX1, PX2, PX3)에는 각각 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)가 배치되고, 각 서브 화소(PX1, PX2, PX3)의 발광 영역(EMA)에는 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)들이 서로 제1 방향(DR1)으로 이격될 수 있다. 표시 장치(10_3)는 하나의 서브 화소(PXn)에 다른 종류의 발광 소자(ED)들이 배치되더라도, 서로 다른 쌍의 전극(RME)들은 개별적으로 전기 신호를 받을 수 있다. 그에 따라, 서로 다른 서브 화소(PX1, PX2, PX3)들에 배치된 제1 발광 소자(ED1)들은 제1 발광 그룹(EMG1)을 형성하여 동시에 발광할 수 있고, 제2 발광 소자(ED2)들은 제2 발광 그룹(EMG2)을, 제3 발광 소자(ED3)들은 제3 발광 그룹(EMG3)을 형성할 수 있다.
본 실시예에 따른 표시 장치(10_3)는 각 서브 화소(PXn)마다 다른 종류의 발광 소자(ED)들이 배치되더라도, 발광 소자(ED)의 종류에 따라 개별적으로 발광할 수 있다. 각 서브 화소(PXn)에 배치된 다른 쌍의 전극(RME)들은 제2 방향(DR2)으로 이격된 간격(A1, A2, A3)이 발광 소자(ED1, ED2, ED3)의 길이(LD1, LD2, LD3)에 대응하여 설계될 수 있다. 표시 장치(10_3)는 발광 소자(ED)들을 분사하는 잉크젯 프린팅 공정에서 서로 다른 종류의 발광 소자(ED)들이 혼합된 잉크를 사용하여도, 다른 쌍의 전극(RME)들에 다른 종류의 발광 소자(ED)들을 배치시킬 수 있어 제조 공정 상의 이점이 있다.
한편, 도 14의 표시 장치(10_3)는 각 서브 화소(PXn)에 서로 분리된 전극(RME)들이 배치되나, 이에 제한되지 않고 하나의 전극(RME)이 위치에 따라 다른 전극(RME)과의 간격이 조절될 수 있다.
도 17은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 18은 도 17의 표시 장치의 일부 단면을 나타내는 도면이다.
도 17 및 도 18을 참조하면, 일 실시예에 따른 표시 장치(10_4)는 하나의 서브 화소(PXn)가 서로 다른 종류의 발광 소자(ED1, ED2, ED3)들을 포함하면서, 이들은 동일한 전극(RME1_4, RME2_4) 상에 놓이도록 배치될 수 있다. 각 전극(RME1_4, RME2_4)은 제2 방향(DR2)으로 이격된 간격이 서로 다른 복수의 전극부(EP1, EP2, EP3, EP4, EP5, EP6)들을 포함할 수 있다.
표시 장치(10_4)의 제1 전극(RME1_4)은 제1 전극부(EP1), 제2 전극부(EP2) 및 제3 전극부(EP3)를 포함하고, 제2 전극(RME2_4)은 제4 전극부(EP4), 제5 전극부(EP5) 및 제6 전극부(EP6)를 포함한다. 제1 전극부(EP1)는 제4 전극부(EP4)와 제2 방향(DR2)으로 이격되어 대향하고 제2 전극부(EP2)는 제5 전극부(EP5)와 제2 방향(DR2)으로 이격되어 대향하며 제3 전극부(EP3)는 제6 전극부(EP6)와 제2 방향(DR2)으로 이격되어 대향할 수 있다. 일 실시예에 따르면, 제1 전극부(EP1)와 제4 전극부(EP4) 사이의 간격은 제2 전극부(EP2)와 제5 전극부(EP5) 사이의 간격보다 작고, 제2 전극부(EP2)와 제5 전극부(EP5) 사이의 간격은 제3 전극부(EP3)와 제6 전극부(EP6) 사이의 간격보다 작을 수 있다. 복수의 전극부들 사이의 간격은 발광 소자(ED1, ED2, ED3)들의 길이(LD1, LD2, LD3)에 대응하여 설계될 수 있고, 서로 다른 종류의 발광 소자(ED1, ED2, ED3)들은 서로 다른 쌍의 전극부들 상에 배치될 수 있다.
예를 들어, 제1 발광 소자(ED1)는 제1 전극부(EP1)와 제4 전극부(EP4) 상에 배치되고, 제2 발광 소자(ED2)는 제2 전극부(EP2)와 제5 전극부(EP5) 상에 배치되고, 제3 발광 소자(ED3)는 제3 전극부(EP3)와 제6 전극부(EP6) 상에 배치될 수 있다.
한편, 복수의 접촉 전극(CNE)들은 제1 전극(RME1_4) 또는 제2 전극(RME2_4) 상에 배치되되, 서로 다른 전극부들 상에 배치될 수 있다. 복수의 전극부들이 서로 연결되어 하나의 전극(RME1_4, RME2_4)을 구성하므로, 서로 다른 발광 소자(ED)들이 개별적으로 발광하기 위해 복수의 접촉 전극(CNE)들은 전극 컨택홀(CTD, CTS)을 통해 제4 도전층과 직접 연결될 수 있다.
제1 접촉 전극(CNE1_4)과 제2 접촉 전극(CNE2_4)은 각각 제1 전극부(EP1) 및 제4 전극부(EP4) 상에 배치되되, 이들과 접촉하지 않을 수 있다. 다만, 제1 접촉 전극(CNE1_4)은 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP)과 직접 접촉하고, 제2 접촉 전극(CNE2_4)은 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 직접 접촉할 수 있다. 이와 유사하게, 제3 접촉 전극(CNE3_4)과 제4 접촉 전극(CNE4_4)은 각각 제2 전극부(EP2) 및 제5 전극부(EP5) 상에 배치되되, 이들과 접촉하지 않을 수 있다. 제5 접촉 전극(CNE5_4)과 제6 접촉 전극(CNE6_4)은 각각 제3 전극부(EP3) 및 제6 전극부(EP6) 상에 배치되되, 이들과 접촉하지 않을 수 있다. 복수의 접촉 전극(CNE)들은 제1 전극(RME1_4)과 제2 전극(RME2_4)보다 넓은 폭을 갖고, 비아층(VIA)을 관통하는 전극 컨택홀(CTD, CTS)을 통해 제4 도전층과 직접 접촉할 수 있다. 이에 따라, 복수의 발광 소자(ED1, ED2, ED3)들이 서로 연결되어 하나의 전극(RME1_4, RME2_4)을 형성하는 전극부들 상에 배치되더라도, 접촉 전극(CNE)들을 통해 개별적으로 발광할 수 있다.
도 19는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 19를 참조하면, 일 실시예에 따른 표시 장치(10_5)는 제2 절연층(PAS2_5)이 부분적으로 발광 소자(ED)를 덮도록 배치될 수 있다. 제2 절연층(PAS2_5)은 제1 절연층(PAS1)과 발광 소자(ED) 상에 배치되되, 발광 소자(ED)의 양 단부만을 노출하도록 배치될 수 있다. 일 실시예에 따르면, 제2 절연층(PAS2_5) 중 적어도 일부는 발광 소자(ED)의 외면을 감싸도록 배치되어 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다. 제2 절연층(PAS2_5) 중 발광 소자(ED) 상에 배치된 부분은 평면도상 제1 절연층(PAS1) 상에서 제1 방향(DR1)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 본 실시예는 제2 절연층(PAS2_5)이 발광 소자(ED)를 덮도록 배치된 부분을 더 포함하는 점에서 도 4의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
RME: 전극
ED: 발광 소자
CNE1, CNE2: 제1 및 제2 접촉 전극
EMA: 발광 영역 SA: 서브 영역
BNL1: 제1 뱅크
PAS1, PAS2: 제1 및 제2 절연층

Claims (20)

  1. 제1 방향으로 연장된 제1 전극, 상기 제1 방향으로 연장되고 상기 제1 전극과 제2 방향으로 이격된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 상에 배치되고 일 방향으로 연장된 형상의 복수의 발광 소자들을 포함하는 복수의 서브 화소를 포함하고,
    상기 서브 화소는 상기 일 방향으로 연장된 길이가 제1 길이를 갖는 제1 발광 소자들을 포함하는 제1 서브 화소, 및 상기 일 방향으로 연장된 길이가 상기 제1 길이보다 긴 제2 길이를 갖는 제2 발광 소자들을 포함하는 제2 서브 화소를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 서브 화소의 상기 제1 전극과 상기 제2 전극 사이의 제1 간격은 상기 제2 서브 화소의 상기 제1 전극과 상기 제2 전극 사이의 제2 간격보다 작은 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 서브 화소는 상기 제1 간격이 상기 제1 발광 소자의 상기 제1 길이보다 작은 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 서브 화소의 상기 제1 전극 및 상기 제2 전극은 각각 상기 제2 서브 화소의 상기 제1 전극 및 상기 제2 전극과 폭이 서로 동일한 표시 장치.
  5. 제2 항에 있어서,
    상기 제2 발광 소자의 상기 제1 전극과 상기 제2 전극 사이의 제2 간격은 상기 제1 발광 소자의 상기 제1 길이와 동일한 표시 장치.
  6. 제2 항에 있어서,
    상기 제2 발광 소자의 상기 제2 길이와 상기 제1 발광 소자의 상기 제1 길이의 차이는 상기 제1 전극 및 상기 제2 전극이 상기 제1 발광 소자와 중첩하는 부분의 폭의 합과 동일한 표시 장치.
  7. 제2 항에 있어서,
    상기 서브 화소는 상기 일 방향으로 연장된 길이가 상기 제2 길이보다 긴 제3 길이를 갖는 제3 발광 소자들을 포함하는 제3 서브 화소를 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제3 서브 화소의 상기 제1 전극과 상기 제2 전극 사이의 제3 간격은 상기 제2 발광 소자의 상기 제2 길이와 동일한 표시 장치.
  9. 제1 항에 있어서,
    상기 서브 화소는 상기 제1 전극 및 상기 제2 전극 상에 배치되고 상기 제1 전극의 상면 일부를 노출하는 제1 컨택부 및 상기 제2 전극의 상면 일부를 노출하는 제2 컨택부를 포함하는 제1 절연층, 및
    상기 제1 절연층 상에 배치되며 상기 발광 소자의 양 단부를 노출하는 개구부를 포함하는 제2 절연층을 더 포함하고,
    상기 개구부는 상기 제1 절연층의 상기 제1 컨택부 및 상기 제2 컨택부를 노출하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 서브 화소에 배치된 상기 제2 절연층은 상기 개구부의 폭이 상기 제2 발광 소자의 상기 제2 길이와 동일한 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 전극 상에 배치되어 상기 발광 소자의 제1 단부 및 상기 제1 전극과 접촉하는 제1 접촉 전극, 및 상기 제2 전극 상에 배치되어 상기 발광 소자의 제2 단부 및 상기 제2 전극과 접촉하는 제2 접촉 전극을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 전극과 상기 제1 접촉 전극은 폭이 서로 동일하고,
    상기 제2 전극과 상기 제2 접촉 전극은 폭이 서로 동일하며,
    상기 제1 전극의 상기 발광 소자와 중첩하는 부분의 폭은 상기 제1 전극의 폭의 절반인 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이의 간격은 상기 발광 소자의 길이와 상기 제1 전극의 폭의 차이와 동일한 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 서브 화소는 상기 제2 발광 소자, 및 상기 일 방향으로 연장된 길이가 상기 제2 길이보다 긴 제3 길이를 갖는 제3 발광 소자들을 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 서브 화소의 상기 제1 전극은 상기 제1 발광 소자가 배치된 제1 전극부, 상기 제2 발광 소자가 배치된 제2 전극부, 및 상기 제3 발광 소자가 배치된 제3 전극부를 포함하고,
    상기 제1 서브 화소의 상기 제2 전극은 상기 제1 발광 소자가 배치된 제4 전극부, 상기 제2 발광 소자가 배치된 제5 전극부, 및 상기 제3 발광 소자가 배치된 제6 전극부를 포함하며,
    상기 제1 전극부와 상기 제4 전극부 사이의 간격은 상기 제2 전극부와 상기 제5 전극부 사이의 간격보다 작은 표시 장치.
  16. 제14 항에 있어서,
    상기 제1 서브 화소는 상기 제1 전극과 상기 제1 방향으로 이격된 제3 전극, 상기 제2 전극과 상기 제1 방향으로 이격된 제4 전극, 상기 제3 전극과 상기 제1 방향으로 이격된 제5 전극, 및 상기 제4 전극과 상기 제1 방향으로 이격된 제6 전극을 더 포함하고,
    상기 제1 전극과 상기 제2 전극 사이의 간격은 상기 제3 전극과 상기 제4 전극 사이의 간격보다 작은 표시 장치.
  17. 제1 방향으로 연장되고 서로 제2 방향으로 이격된 복수의 전극들;
    상기 전극들 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되고 양 단부가 상기 제2 방향으로 이격된 상기 전극들 상에 배치된 복수의 발광 소자들; 및
    상기 전극들 중 어느 하나 상에 배치되어 상기 발광 소자와 접촉하는 복수의 접촉 전극들을 포함하고,
    상기 발광 소자는 일 방향으로 연장된 길이가 제1 길이를 갖는 제1 발광 소자, 및 상기 일 방향으로 연장된 길이가 상기 제1 길이보다 긴 제2 길이를 갖고 상기 제1 발광 소자와 상기 제1 방향으로 이격되어 배치된 제2 발광 소자를 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 전극들 중 상기 제1 발광 소자가 배치된 부분 사이의 간격은 상기 제2 발광 소자가 배치된 부분 사이의 간격보다 작고,
    상기 접촉 전극은 상기 제1 발광 소자의 일 단부와 접촉하는 제1 접촉 전극, 상기 제1 발광 소자의 타 단부와 접촉하는 제2 접촉 전극, 상기 제2 발광 소자의 일 단부와 접촉하는 제3 접촉 전극, 및 상기 제2 발광 소자의 타 단부와 접촉하는 제4 접촉 전극을 포함하는 표시 장치.
  19. 제17 항에 있어서,
    상기 전극들은 제1 전극, 상기 제1 전극과 상기 제2 방향으로 이격된 제2 전극, 상기 제1 전극과 상기 제1 방향으로 이격된 제3 전극, 및 상기 제2 전극과 상기 제2 방향으로 이격된 제4 전극을 포함하고,
    상기 제1 발광 소자는 상기 제1 전극과 상기 제2 전극 상에 배치되고,
    상기 제2 발광 소자는 상기 제3 전극 및 상기 제4 전극 상에 배치되며,
    상기 제1 전극과 상기 제2 전극 사이의 제1 간격은 상기 제3 전극과 상기 제4 전극 사이의 제2 간격보다 작은 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 절연층은 상기 복수의 전극들의 상면 일부를 노출하는 복수의 컨택부들을 포함하고,
    상기 복수의 접촉 전극들은 상기 발광 소자의 일 단부 및 상기 컨택부를 통해 노출된 상기 전극의 상면 일부와 접촉하는 표시 장치.
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