KR20220033630A - 표시 장치 - Google Patents

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KR20220033630A
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light emitting
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이항재
박상훈
윤성재
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 표시 장치는 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 배열된 복수의 서브 화소들을 포함하고, 상기 서브 화소는 발광 영역, 상기 발광 영역에 배치되어 상기 제1 방향으로 연장되고 서로 상기 제2 방향으로 이격된 복수의 전극들, 및 상기 제2 방향으로 이격된 복수의 상기 전극들 상에 배치된 복수의 발광 소자들을 포함하며, 상기 서브 화소는 복수의 제1 타입 서브 화소들, 및 상기 발광 영역에 배치된 상기 전극의 개수가 상기 제1 타입 서브 화소와 다른 복수의 제2 타입 서브 화소들을 포함한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로서, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 서로 다른 전극 구조를 갖는 화소들이 배열된 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 서로 다른 구조의 화소가 배열된 위치에 무관하게 균일한 휘도를 갖는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 배열된 복수의 서브 화소들을 포함하고, 상기 서브 화소는 발광 영역, 상기 발광 영역에 배치되어 상기 제1 방향으로 연장되고 서로 상기 제2 방향으로 이격된 복수의 전극들, 및 상기 제2 방향으로 이격된 복수의 상기 전극들 상에 배치된 복수의 발광 소자들을 포함하며, 상기 서브 화소는 복수의 제1 타입 서브 화소들, 및 상기 발광 영역에 배치된 상기 전극의 개수가 상기 제1 타입 서브 화소와 다른 복수의 제2 타입 서브 화소들을 포함한다.
상기 제1 타입 서브 화소는 상기 발광 영역의 단위 면적 당 상기 발광 소자들의 개수가 상기 제2 타입 서브 화소보다 많되 상기 발광 영역에 배치된 상기 전극들의 개수는 상기 제2 타입 서브 화소보다 적을 수 있다.
복수의 상기 제1 타입 서브 화소들이 상기 제1 방향 및 상기 제2 방향으로 배열된 복수의 제1 영역들, 및 상기 제1 영역과 이웃하며 상기 제2 타입 서브 화소가 상기 제1 방향 및 상기 제2 방향으로 배열된 복수의 제2 영역들을 포함하고, 상기 제1 영역과 상기 제2 영역의 상기 제1 방향의 길이는 서로 동일할 수 있다.
상기 제1 영역 및 상기 제2 영역은 상기 제2 방향으로 교번하여 배열되고, 상기 제2 방향으로 이격된 서로 다른 상기 제2 영역들 사이의 간격은 서로 동일할 수 있다.
복수의 상기 제2 영역 중 적어도 일부는 상기 제2 방향으로 측정된 폭이 다른 상기 제2 영역보다 작을 수 있다.
상기 서브 화소는 상기 발광 영역과 상기 제1 방향으로 이격된 서브 영역을 더 포함하고, 상기 제1 방향으로 배열된 복수의 상기 서브 화소들의 상기 전극들은 상기 서브 영역에서 서로 분리될 수 있다.
상기 서브 화소는 제1 전극, 상기 제1 전극과 상기 제2 방향으로 이격된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 상에 배치된 제1 발광 소자를 포함하고, 상기 제2 타입 서브 화소는 상기 제1 전극과 상기 제1 방향으로 이격된 제3 전극, 상기 제2 전극과 상기 제1 방향으로 이격된 제4 전극, 및 상기 제3 전극과 상기 제4 전극 상에 배치된 제2 발광 소자를 더 포함할 수 있다.
상기 제1 타입 서브 화소는 상기 제1 전극 상에 배치된 제1 접촉 전극, 및 상기 제2 전극 상에 배치된 제2 접촉 전극을 더 포함하고, 상기 제1 접촉 전극은 상기 제1 발광 소자의 제1 단부와 접촉하고 상기 제2 접촉 전극은 상기 제1 발광 소자의 제2 단부와 접촉할 수 있다.
상기 제2 타입 서브 화소는 상기 제1 전극 상에 배치된 제1 접촉 전극, 상기 제4 전극 상에 배치된 제2 접촉 전극, 및 상기 제2 전극과 상기 제3 전극 상에 배치된 제3 접촉 전극을 더 포함하고, 상기 제1 접촉 전극은 상기 제1 발광 소자의 제1 단부와 접촉하고 상기 제3 접촉 전극은 상기 제1 발광 소자의 제2 단부 및 상기 제2 발광 소자의 제1 단부와 접촉하며, 상기 제2 접촉 전극은 상기 제2 발광 소자의 제2 단부와 접촉할 수 있다.
상기 서브 화소는 제1 전극, 상기 제1 전극과 상기 제2 방향으로 이격된 제2 전극, 상기 제1 전극과 상기 제1 방향으로 이격된 제3 전극, 및 상기 제2 전극과 상기 제1 방향으로 이격된 제4 전극을 포함하고, 상기 제2 타입 서브 화소는 상기 제1 전극과 상기 제2 전극 사이에 배치된 제5 전극, 상기 제2 전극과 상기 제2 방향으로 이격된 제6 전극, 상기 제5 전극과 상기 제1 방향으로 이격된 제7 전극 및 상기 제6 전극과 상기 제1 방향으로 이격된 제8 전극을 더 포함할 수 있다.
상기 제1 타입 서브 화소는 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 발광 소자, 상기 제3 전극 및 상기 제4 전극 상에 배치된 제2 발광 소자, 상기 제1 전극 상에 배치된 제1 접촉 전극, 및 상기 제2 전극 상에 배치된 제2 접촉 전극을 더 포함할 수 있다.
상기 제2 타입 서브 화소는 상기 제1 전극 및 상기 제5 전극 상에 배치된 제1 발광 소자, 상기 제2 전극 및 상기 제6 전극 상에 배치된 제2 발광 소자, 상기 제3 전극 및 상기 제7 전극 상에 배치된 제3 발광 소자, 상기 제4 전극 및 상기 제8 전극 상에 배치된 제4 발광 소자, 상기 제1 전극 상에 배치된 제1 접촉 전극, 상기 제2 전극 상에 배치된 제2 접촉 전극, 상기 제5 전극과 상기 제3 전극 상에 배치된 제3 접촉 전극, 상기 제7 전극과 상기 제8 전극 상에 배치된 제4 접촉 전극 및 상기 제4 전극과 상기 제6 전극 상에 배치된 제4 접촉 전극을 더 포함할 수 있다.
상기 서브 화소는 상기 제1 전극과 상기 제3 전극 사이에 배치된 제9 전극 및 상기 제9 전극과 상기 제2 방향으로 이격되고 상기 제2 전극과 상기 제4 전극 사이에 배치된 제10 전극을 더 포함하는 제3 타입 서브 화소를 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 복수의 서브 화소들을 포함하는 복수의 화소들이 배치된 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고, 상기 서브 화소는 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 이격된 복수의 전극들을 포함하는 제1 전극 그룹, 상기 제1 전극 그룹과 상기 제1 방향으로 이격되고, 상기 제2 방향으로 이격된 복수의 상기 전극들을 포함하는 제2 전극 그룹 및 상기 제1 방향으로 이격된 상기 전극들 상에 배치된 복수의 발광 소자들을 포함하고, 상기 화소는 복수의 제1 화소들, 및 상기 서브 화소에 배치된 상기 전극들의 개수가 상기 제1 화소와 다른 복수의 제2 화소들을 포함하며, 상기 표시 영역은 상기 제1 화소들이 배열된 복수의 제1 영역들, 및 상기 제2 화소들이 배열된 복수의 제2 영역들을 포함할 수 있다.
상기 서브 화소는 상기 발광 소자 및 상기 전극들이 배치된 발광 영역을 포함하고, 상기 제1 화소는 상기 발광 영역의 단위 면적 당 상기 발광 소자들의 개수가 상기 제2 화소보다 많되, 상기 발광 영역에 배치된 상기 전극들의 개수가 상기 제2 화소보다 적을 수 있다.
상기 제1 영역 및 상기 제2 영역은 상기 제1 방향으로 연장되며 상기 제2 방향으로 서로 교번하여 배열되고, 상기 제1 영역과 상기 제2 영역의 상기 제1 방향의 길이는 서로 동일할 수 있다.
상기 제2 방향으로 이격된 상기 제2 영역들 사이에는 상기 제1 영역이 배치되고, 상기 제2 방향으로 이격된 서로 다른 상기 제2 영역 사이의 간격은 서로 동일할 수 있다.
상기 표시 영역 중 상기 제2 방향의 최외곽 표시 영역에 배치된 상기 제2 영역의 폭은 상기 표시 영역 중 내측 표시 영역에 배치된 상기 제2 영역의 폭보다 작을 수 있다.
상기 제1 영역 및 상기 제2 영역 사이에 배치되고 상기 서브 화소에 배치된 상기 전극들의 개수가 상기 제1 화소 및 상기 제2 화소와 다른 제3 화소들이 배열된 제3 영역을 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 서로 다른 전극 구조를 갖고 발광 소자들의 직렬 연결 수가 다른 타입의 서브 화소들을 포함한다. 표시 장치는 프린팅 공정의 산포에 대응한 서브 화소의 배열을 가질 수 있고, 서브 화소들이 발광 영역의 단위 면적 당 배치된 발광 소자의 개수가 다르더라도 일부 영역이 낮은 휘도를 갖는 것을 방지할 수 있다.
또한, 표시 장치는 다른 타입의 서브 화소의 구동 신호를 보정하여 단위 면적 당 배치된 발광 소자들의 개수 및 이들의 직렬 연결 수가 다르더라도 표시 영역의 위치에 무관하게 균일한 휘도를 가질 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 표시 영역에 배치된 복수의 화소들의 배열을 나타내는 개략도이다.
도 3은 일 실시예에 따른 표시 장치의 제1 화소를 나타내는 평면도이다.
도 4는 일 실시예에 따른 표시 장치의 제2 화소를 나타내는 평면도이다.
도 5는 도 3의 제1 타입 서브 화소를 나타내는 평면도이다.
도 6은 도 5의 Q1-Q1'선, Q2-Q2'선, 및 Q3-Q3'선을 따라 자른 단면도이다.
도 7은 도 5의 Q4-Q4'선을 따라 자른 단면도이다.
도 8은 도 4의 제2 타입 서브 화소를 나타내는 평면도이다.
도 9는 도 8의 Q5-Q5'선을 따라 자른 단면도이다.
도 10 및 도 11은 일 실시예에 따른 표시 장치의 제조 공정에서 잉크의 프린팅 공정을 나타내는 개략도들이다.
도 12는 일 실시예에 따른 표시 장치의 화소 배열에 따른 휘도를 나타내는 개략적인 그래프이다.
도 13은 일 실시예에 따른 발광 소자의 개략도이다.
도 14는 일 실시예에 따른 표시 장치의 제1 영역과 제2 영역의 경계에 배치된 서브 화소들의 배치를 나타내는 개략도이다.
도 15는 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 복수의 화소들의 배열을 나타내는 개략도이다.
도 16은 도 15의 표시 장치의 제1 영역과 제2 영역의 경계에 배치된 서브 화소들의 배치를 나타내는 개략도이다.
도 17은 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 복수의 화소들의 배열을 나타내는 개략도이다.
도 18은 도 17의 표시 장치에 배치된 제3 화소의 일 서브 화소를 나타내는 평면도이다.
도 19는 다른 실시예에 따른 표시 장치의 제1 화소의 일 서브 화소를 나타내는 평면도이다.
도 20은 도 19의 표시 장치의 제1 영역과 제2 영역의 경계에 배치된 서브 화소들의 배치를 나타내는 개략도이다.
도 21은 다른 실시예에 따른 표시 장치의 제2 화소의 일 서브 화소를 나타내는 평면도이다.
도 22는 도 21의 표시 장치의 제1 영역과 제2 영역의 경계에 배치된 서브 화소들의 배치를 나타내는 개략도이다.
도 23은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 24는 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 복수의 화소들의 배열을 나타내는 개략도이다.
도 25는 도 24의 표시 장치의 제1 영역과 제2 영역의 경계에 배치된 서브 화소들의 배치를 나타내는 개략도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제1 방향(DR1)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 표시 영역에 배치된 복수의 화소들의 배열을 나타내는 개략도이다.
도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 복수의 제1 화소(PXA) 및 제2 화소(PXB)들을 포함할 수 있다. 표시 장치(10)의 표시 영역(DPA)은 제1 화소(PXA)들이 배열된 제1 영역(AA1)과, 제2 화소(PXB)들이 배열된 제2 영역(AA2)을 포함할 수 있다.
표시 장치(10)는 제1 방향(DR1)의 가로가 제2 방향(DR2)의 세로보다 긴 실시예에서, 제1 화소(PXA)와 제2 화소(PXB)들은 각각 제1 방향(DR1)으로 배열될 수 있다. 표시 영역(DPA)에는 복수의 화소(PX)들이 복수의 화소 행으로 배열될 수 있고, 하나의 화소 행에서 제1 방향(DR1)으로 배치된 화소(PX)들은 서로 동일한 화소일 수 있다. 예를 들어, 하나의 화소 행에는 복수의 제1 화소(PXA)들이 배열되거나 제2 화소(PXB)들이 배열되고, 어느 한 화소 행에 배치된 화소(PX)들은 이웃한 다른 화소 행에 배치된 화소(PX)와 서로 같거나 다를 수 있다. 제1 화소(PXA)와 제2 화소(PXB)는 각각 복수의 화소 행으로 배열될 수 있고, 제1 영역(AA1)과 제2 영역(AA2)에는 복수의 화소 행들이 배열될 수 있다. 제1 화소(PXA)들이 배열된 제1 영역(AA1), 또는 제2 화소(PXB)들이 배열된 제2 영역(AA2)은 각각 제1 방향(DR1) 및 제2 방향(DR2)으로 동일한 종류의 화소(PX)들이 배열되고, 제1 영역(AA1)과 제2 영역(AA2)의 경계를 기준으로 제2 방향(DR2)으로 이웃한 화소 행에는 서로 다른 종류의 화소(PXA, PXB)들이 배열될 수 있다.
후술할 바와 같이, 일 실시예에 따른 표시 장치(10)는 전극 구조 및 발광 소자들의 연결이 서로 다른 타입의 서브 화소들을 포함할 수 있고, 이들은 각각 제1 영역(AA1)과 제2 영역(AA2)에 배치될 수 있다. 서로 다른 타입의 서브 화소들은 각각 제1 화소(PXA) 및 제2 화소(PXB)를 구성할 수 있고, 제1 화소(PXA)와 제2 화소(PXB)는 서로 구분된 영역에 배열될 수 있다. 표시 장치(10)는 제조 공정에서 잉크젯 프린팅 공정이 수행될 수 있는데, 해당 공정의 프린팅 산포에 따라 각 영역 또는 서브 화소에 프린팅되는 발광 소자들의 개수가 달라질 수 있다. 발광 소자의 개수 차이에 의한 휘도 차이를 보완하기 위해, 표시 장치(10)는 프린팅 공정의 산포에 대응하여 서로 다른 전극 구조를 갖는 서브 화소들을 포함할 수 있다. 이에 대한 보다 자세한 설명은 후술하기로 한다.
한편, 도 2에서는 서로 다른 타입의 서브 화소들이 각각 제1 화소(PXA) 및 제2 화소(PXB)를 구성함에 따라, 제1 영역(AA1)과 제2 영역(AA2)이 제1 화소(PXA) 및 제2 화소(PXB)의 배열에 대응하여 구분된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 표시 장치(10)의 표시 영역(DPA)은 서로 다른 전극 구조를 갖는 다른 타입의 서브 화소들의 배치에 따라 제1 영역(AA1)과 제2 영역(AA2)이 구분될 수 있다. 이 경우, 서로 다른 타입의 서브 화소들이 하나의 화소(PX)를 구성할 수도 있다. 이하, 다른 도면들을 더 참조하여 각 화소(PXA, PXB), 및 이에 포함된 서브 화소(PXn)의 구조에 대하여 설명하기로 한다.
도 3은 일 실시예에 따른 표시 장치의 제1 화소를 나타내는 평면도이다. 도 4는 일 실시예에 따른 표시 장치의 제2 화소를 나타내는 평면도이다.
도 2에 결부하여 도 3 및 도 4를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 6의 정수)를 포함할 수 있다. 예를 들어, 하나의 제1 영역(AA1)에 배열된 제1 화소(PXA)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제2 영역(AA2)에 배열된 제2 화소(PXB)는 제4 서브 화소(PX4), 제5 서브 화소(PX5) 및 제6 서브 화소(PX6)를 포함할 수 있다. 제1 서브 화소(PX1) 및 제4 서브 화소(PX4)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2) 및 제5 서브 화소(PX5)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3) 및 제6 서브 화소(PX6)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 3 및 도 4에서는 하나의 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 하나의 화소(PX)에 속한 복수의 서브 화소(PXn)들은 제2 방향(DR2)으로 배열될 수 있다. 표시 장치(10)는 제2 방향(DR2)의 세로보다 제1 방향(DR1)의 가로가 긴 실시예에서, 복수의 서브 화소(PXn)들은 제2 방향(DR2)으로 배열되고, 동일한 타입의 서브 화소들은 제1 방향(DR1)으로 배열될 수 있다. 다만, 이에 제한되는 것은 아니다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(ED)가 배치된 영역을 포함하여, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 제1 서브 화소(PX1)의 제1 발광 영역(EMA1), 제2 서브 화소(PX2)의 제2 발광 영역(EMA2) 및 제3 서브 화소(PX3)의 제3 발광 영역(EMA3)이 각각 실질적으로 균일한 면적을 갖고, 제4 서브 화소(PX4)의 제4 발광 영역(EMA4), 제5 서브 화소(PX5)의 제5 발광 영역(EMA5) 및 제6 서브 화소(PX6)의 제6 발광 영역(EMA6)도 각각 실질적으로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(PXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
또한, 각 서브 화소(PXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 일 측에 배치되어 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 서브 영역(SA)들은 각각 제2 방향(DR2)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)으로 교대 배열될 수 있다. 서브 영역(SA)들 및 발광 영역(EMA)들 사이에는 제3 뱅크(BNL3)가 배치되고, 이들 사이의 간격은 제3 뱅크(BNL3)의 폭에 따라 달라질 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 몇몇 서브 화소(PXn)에 배치되는 전극(RME)들은 서브 영역(SA)에서 서로 분리되어 배치될 수 있다.
제3 뱅크(BNL3)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제3 뱅크(BNL3)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제3 뱅크(BNL3)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
도 5는 도 3의 제1 타입 서브 화소를 나타내는 평면도이다. 도 6은 도 5의 Q1-Q1'선, Q2-Q2'선, 및 Q3-Q3'선을 따라 자른 단면도이다. 도 7은 도 5의 Q4-Q4'선을 따라 자른 단면도이다. 도 8은 도 4의 제2 타입 서브 화소를 나타내는 평면도이다. 도 9는 도 8의 Q5-Q5'선을 따라 자른 단면도이다. 도 5는 제1 타입 서브 화소(PX#1)로서 제1 화소(PXA)의 제1 서브 화소(PX1)를, 도 8은 제2 타입 서브 화소(PX#2)로서 제2 화소(PXB)의 제4 서브 화소(PX4)를 도시하고 있다. 도 6 및 도 9는 일 서브 화소(PXn)에 배치된 발광 소자(ED)의 양 단부를 가로지르는 단면을 도시하고 있다. 도 7은 전극(RME)과 접촉 전극(CNE)이 접촉하는 컨택부(CT1, CT2)를 가로지르는 단면을 도시하고 있다.
먼저, 도 3에 결부하여 도 5 내지 도 7을 참조하여 제1 화소(PXA)를 구성하는 제1 타입 서브 화소(PX#1)의 구조에 대하여 설명하면, 표시 장치(10)는 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층(CCL)과 표시 소자층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 다만, 몇몇 실시예에서 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 제1 기판(SUB) 상에 전면적으로 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 이들은 후술하는 제2 도전층의 게이트 전극(G1)등과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 액티브층(ACT1)은 복수의 도체화 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT1)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(PXn)에 포함된 트랜지스터들 중 제1 트랜지스터(T1)만을 도시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 서브 화소(PXn)마다 제1 트랜지스터(T1)에 더하여 하나 이상의 트랜지스터들을 더 포함하여 2개 또는 3개의 트랜지스터들을 포함할 수도 있다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)과 스토리지 커패시터의 제1 정전 용량 전극(CSE1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 정전 용량 전극(CSE1)은 후술하는 제2 정전 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치될 수 있다. 몇몇 실시예에서, 제1 정전 용량 전극(CSE1)은 게이트 전극(G1)과 일체화되어 연결될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 층간 절연층(IL1)은 제2 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1), 및 제2 정전 용량 전극(CSE2)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 액티브층(ACT1)의 도핑 영역과 각각 접촉할 수 있다. 또한, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 또 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다.
제2 정전 용량 전극(CSE2)은 제1 정전 용량 전극(CSE1)과 두께 방향으로 중첩하도록 배치된다. 일 실시예에서, 제2 정전 용량 전극(CSE2)은 제1 소스 전극(S1)과 일체화되어 연결될 수 있다. 제1 정전 용량 전극(CSE1)과 제2 정전 용량 전극(CSE2) 사이에는 스토리지 커패시터가 형성될 수 있다.
도면에 도시하지 않았으나, 제3 도전층은 다른 트랜지스터에 데이터 신호를 인가하는 데이터 라인을 더 포함할 수 있다. 데이터 라인은 다른 트랜지스터의 소스/드레인 전극과 연결되어 데이터 라인에서 인가되는 신호를 전달할 수 있다.
제2 층간 절연층(IL2)은 제3 도전층 상에 배치된다. 제2 층간 절연층(IL2)은 제3 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(IL2)은 제3 도전층을 덮으며 제3 도전층을 보호하는 기능을 수행할 수 있다.
제4 도전층은 제2 층간 절연층(IL2) 상에 배치된다. 제4 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2) 또는 제4 전극(RME4)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
제1 도전 패턴(CDP)은 제2 정전 용량 전극(CSE2)과 연결될 수 있고, 이를 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(RME1)과도 접촉하며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1)으로 전달할 수 있다. 한편, 도면에서는 제4 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제4 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다.
또한, 제2 도전층, 제3 도전층 및 제4 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 층간 절연층(IL3)은 제4 도전층 상에 배치된다. 제3 층간 절연층(IL3)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제3 층간 절연층(IL3) 상에는 표시 소자층으로서, 복수의 제1 뱅크(BNL1)들, 복수의 전극(RME1, RME2, RME3, RME4)들, 발광 소자(ED), 복수의 접촉 전극(CNE1, CNE2, CNE3)들 및 제3 뱅크(BNL3)가 배치된다. 또한, 제3 층간 절연층(IL3) 상에는 복수의 절연층(PAS1, PAS2, PAS3)들이 배치될 수 있다.
복수의 제1 뱅크(BNL1)들은 서브 화소(PXn)의 발광 영역(EMA) 내에서 배치되어 서로 이격될 수 있다. 예를 들어, 제1 뱅크(BNL1)는 각 발광 영역(EMA)에서 서로 제2 방향(DR2)으로 이격된 복수의 서브 뱅크(BNL_A, BNL_B)들을 포함할 수 있다. 제1 서브 뱅크(BNL_A)는 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 서브 뱅크(BNL_B)는 우측에 배치될 수 있다. 서브 뱅크(BNL_A, BNL_B)들은 제1 방향(DR1)으로 연장된 형상을 갖되, 그 길이가 제3 뱅크(BNL3)가 둘러싸는 개구 영역의 제1 방향(DR1) 길이보다 짧을 수 있다. 하나의 서브 화소(PXn)에는 제1 서브 뱅크(BNL_A)와 제2 서브 뱅크(BNL_B)가 각각 2개씩 배치되어 서로 제1 방향(DR1)으로 이격될 수 있다. 제1 뱅크(BNL1)는 표시 영역(DPA) 전면에서 일 방향으로 연장된 섬형의 패턴을 형성할 수 있다.
제1 뱅크(BNL1)는 제3 층간 절연층(IL3)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 제1 뱅크(BNL1) 상에 배치되는 전극(RME)에서 반사되어 제3 층간 절연층(IL3)의 상부 방향으로 출사될 수 있다. 제1 뱅크(BNL1)는 측면이 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME)들은 일 방향으로 연장된 형상으로 각 서브 화소(PXn)마다 배치된다. 예를 들어, 복수의 전극(RME)들은 제1 방향(DR1)으로 연장된 형상을 갖고, 각 서브 화소(PXn) 내에서 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 이격되어 배치될 수 있다. 일 실시예에서, 복수의 전극(RME)들은 제2 방향(DR2)으로 나란하게 배치되어 서로 이격된 전극들을 포함한 전극 그룹(RME#1, RME#2)들로 구분될 수 있고, 각 전극 그룹(RME#1, RME#2)들은 서로 제1 방향(DR1)으로 이격될 수 있다.
예를 들어, 하나의 서브 화소(PXn)에는 서로 제1 방향(DR1)으로 이격된 제1 전극 그룹(RME#1) 및 제2 전극 그룹(RME#2)을 포함할 수 있다. 제1 전극 그룹(RME#1)은 발광 영역(EMA)의 중심을 기준으로 제1 방향(DR1) 일 측인 상측에 배치되고, 제2 전극 그룹(RME#2)은 제1 전극 그룹(RME#1)과 제1 방향(DR1)으로 이격되어 발광 영역(EMA)의 하측에 배치될 수 있다. 해당 서브 화소(PXn)의 제1 전극 그룹(RME#1)과 제2 전극 그룹(RME#2)은 발광 영역(EMA) 내에 위치한 제1 분리부(ROP1)를 기준으로 서로 이격될 수 있다.
또한, 제1 전극 그룹(RME#1)의 전극(RME)들은 제3 뱅크(BNL3)를 넘어 해당 서브 화소(PXn)의 서브 영역(SA)에 부분적으로 배치될 수 있고, 제2 전극 그룹(RME#2)의 전극(RME)들은 제3 뱅크(BNL3)를 넘어 다른 서브 화소(PXn)의 서브 영역(SA)에 부분적으로 배치될 수 있다. 즉, 서브 영역(SA)에는 서로 다른 서브 화소(PXn)의 제1 전극 그룹(RME#1)과 제2 전극 그룹(RME#2)이 서로 이격되어 배치될 수 있다. 서로 다른 서브 화소(PXn)의 제1 전극 그룹(RME#1)과 제2 전극 그룹(RME#2)은 어느 한 서브 화소(PXn)의 서브 영역(SA) 내에 위치한 제2 분리부(ROP2)를 기준으로 서로 이격될 수 있다.
서로 다른 전극 그룹(RME#1, RME#2)들의 전극들은 제1 방향(DR1)으로 나란하게 이격될 수 있다. 예를 들어, 제1 전극 그룹(RME#1)에 속한 어느 한 전극은 제2 전극 그룹(RME#2)에 속한 어느 한 전극과 제1 방향(DR1)으로 나란하게 배치될 수 있다. 이러한 전극(RME)의 배치는 제1 방향(DR1)으로 연장된 하나의 전극 라인으로 형성되었다가 발광 소자(ED)들을 배치한 뒤 후속 공정에서 서로 분리되어 형성될 수 있다. 전극 라인은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위해 서브 화소(PXn) 내에 전계를 생성하는 데에 활용될 수 있다. 발광 소자(ED)는 전극 라인들 상에 생성된 전계에 의해 유전영동힘을 받아 전극(RME) 상에 정렬될 수 있다. 발광 소자(ED)들을 정렬시킨 뒤 전극 라인을 제1 분리부(ROP1)와 제2 분리부(ROP2)에서 분리하여 서로 제1 방향(DR1)으로 이격된 복수의 전극 그룹(RME#1, RME#2)들을 형성할 수 있다.
한편, 도면에서는 각 서브 화소(PXn)에 발광 영역(EMA) 내에 위치한 제1 분리부(ROP1)에서 분리된 제1 전극 그룹(RME#1)과 제2 전극 그룹(RME#2)이 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(PXn)에 배치된 전극들은 제1 분리부(ROP1)에서 분리되지 않고 서로 연결됨에 따라 서로 다른 전극 그룹(RME#1, RME#2)으로 구분되지 않을 수도 있다. 또한, 각 전극 그룹(RME#1, RME#2)들에 속한 전극(RME)들의 개수는 각 서브 화소(PXn)에 배치되는 발광 소자(ED)들의 수에 따라 달라질 수도 있다.
각 전극 그룹(RME#1, RME#2)이 포함하는 전극들에 대하여 구체적으로 설명하면, 제1 전극 그룹(RME#1)은 제1 전극(RME1) 및 제2 전극(RME2)을 포함하고, 제2 전극 그룹(RME#2)은 제3 전극(RME3) 및 제4 전극(RME4)을 포함할 수 있다. 각 서브 화소(PXn)마다 배치되는 전극(RME)들은 각각 서로 이격된 복수의 제1 뱅크(BNL1)들 상에 배치될 수 있다.
제1 전극(RME1)은 발광 영역(EMA)의 중심을 기준으로 좌상측에 배치될 수 있다. 제1 전극(RME1)은 일부분이 발광 영역(EMA)의 상측에 배치된 제1 서브 뱅크(BNL_A) 상에 배치된다. 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되며, 발광 영역(EMA)의 중심을 기준으로 우상측에 배치될 수 있다. 제2 전극(RME2)은 일부분이 발광 영역(EMA)의 상측에 배치된 제2 서브 뱅크(BNL_B) 상에 배치된다.
제3 전극(RME3)은 발광 영역(EMA)의 중심을 기준으로 좌하측에 배치되어 제1 전극(RME1)과 제1 방향(DR1)으로 이격될 수 있다. 제3 전극(RME3)은 일부분이 발광 영역(EMA)의 하측에 배치된 제1 서브 뱅크(BNL_A) 상에 배치된다. 제4 전극(RME4)은 발광 영역(EMA)의 중심을 기준으로 우하측에 배치되어 제2 전극(RME2)과 제1 방향(DR1)으로 이격될 수 있다. 제4 전극(RME4)은 일부분이 발광 영역(EMA)의 상측에 배치된 제2 서브 뱅크(BNL_B) 상에 배치된다.
일 실시예에서, 제1 전극(RME1)과 제4 전극(RME4)은 각각 하부의 제4 도전층과 연결된 제1 타입 전극일 수 있다. 예를 들어, 제1 전극(RME1)은 제3 뱅크(BNL3)와 중첩된 부분에 형성되어 그 하부의 제3 층간 절연층(IL3)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제4 도전층의 제1 도전 패턴(CDP)과 직접 연결될 수 있다. 제4 전극(RME4)은 제3 뱅크(BNL3)와 중첩된 부분에 형성되어 그 하부의 제3 층간 절연층(IL3)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제4 도전층의 제2 전압 배선(VL2)과 직접 연결될 수 있다.
제1 전극(RME1)은 제1 도전 패턴(CDP)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 제2 전극(RME2)과 제3 전극(RME3)은 후술하는 접촉 전극(CNE)을 통해 상기 전원 전압들이 전달될 수도 있다. 복수의 전극(RME)들은 각 서브 화소(PXn)마다 분리되어 배치되기 때문에, 서로 다른 서브 화소(PXn)의 발광 소자(ED)들은 개별적으로 발광할 수 있다. 도면에서는 제1 전극 컨택홀(CTD)과 제2 전극 컨택홀(CTS)이 제3 뱅크(BNL3)와 중첩하는 위치에 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 각 전극 컨택홀(CTD, CTS)들은 제3 뱅크(BNL2)가 둘러싸는 발광 영역(EMA) 내에 위치할 수도 있다.
제2 전극(RME2)과 제3 전극(RME3)은 제1 타입 전극과 달리 각각 하부의 제4 도전층과 직접 연결되지 않는 제2 타입 전극일 수 있다. 제2 타입 전극은 발광 소자(ED) 또는 접촉 전극(CNE)을 통해 제1 타입 전극으로 직접 인가된 전기 신호가 전달될 수 있다. 제2 전극(RME2) 및 제3 전극(RME3)은 하부의 제4 도전층과 직접 연결되지 않으나, 이들로부터 인가된 전기 신호는 전달되어 플로팅(Floating) 되지 않은 상태일 수 있다.
한편, 후술할 바와 같이, 표시 장치(10)는 서로 다른 전극 구조를 갖는 서브 화소(PXn)들을 포함하고, 서로 다른 타입의 서브 화소(PX#1, PX#2)는 전극 구조에 따라 제4 도전층과 연결되는 제1 타입 전극과 제2 타입 전극은 달라질 수 있다. 예를 들어, 제2 타입 서브 화소(PX#2)들이 제1 타입 서브 화소(PX#1)보다 더 많은 전극들을 포함하는 실시예에서, 제2 전극(RME2)이 제4 도전층과 직접 연결된 제1 타입 전극이고, 제4 전극(RME4)이 제2 타입 전극일 수도 있다.
일 실시예에서, 복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 제1 뱅크(BNL1)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있다. 각 전극(RME)들은 적어도 제1 뱅크(BNL1)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다. 또한, 복수의 전극(RME)들이 제2 방향(DR2)으로 이격된 간격은 제1 뱅크(BNL1)의 서브 뱅크(BNL_A, BNL_B)들 사이의 간격보다 좁을 수 있다. 각 전극(RME)들은 적어도 일부 영역이 제3 층간 절연층(IL3) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
복수의 전극(RME)들은 발광 소자(ED)와 전기적으로 연결될 수 있다. 각 전극(RME)들은 후술하는 접촉 전극(CNE)을 통해 발광 소자(ED)의 양 단부와 연결될 수 있고, 제4 도전층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다. 제1 타입 전극인 제1 전극(RME1)과 제4 전극(RME4)에는 발광 소자(ED)들을 발광하기 위한 전기 신호가 직접 인가될 수 있고, 다른 전극들에는 후술하는 접촉 전극(CNE) 및 발광 소자(ED)들을 통해 상기 전기 신호가 전달될 수 있다.
복수의 전극(RME)들 각각은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 전극(RME)은 발광 소자(ED)에서 방출되어 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 복수의 전극(RME)들과 제1 뱅크(BNL1) 상에 배치된다. 제1 절연층(PAS1)은 복수의 전극(RME)들과 제1 뱅크(BNL1)를 전면적으로 덮도록 배치되며, 복수의 전극(RME)들을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다. 다만, 이에 제한되지 않는다.
제1 절연층(PAS1)은 각 전극(RME)들의 상면 일부를 노출하는 복수의 컨택부(CT1, CT2)들을 포함할 수 있다. 복수의 컨택부(CT1, CT2)들은 제1 절연층(PAS1)을 관통하며, 후술하는 접촉 전극(CNE)들은 컨택부(CT1, CT2)를 통해 노출된 전극(RME)과 접촉할 수 있다.
제3 뱅크(BNL3)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제3 뱅크(BNL3)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있고, 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제3 뱅크(BNL3)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제3 뱅크(BNL3)의 제2 방향(DR2)으로 연장된 부분 중 발광 영역(EMA) 사이에 배치된 부분은 서브 영역(SA) 사이에 배치된 부분보다 큰 폭을 가질 수 있고, 서브 영역(SA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다. 다만, 이에 제한되지 않으며, 그 반대로 제3 뱅크(BNL3)의 폭은 서브 영역(SA)들 사이의 간격이 발광 영역(EMA)들 사이의 간격보다 크도록 달라질 수 있다.
제3 뱅크(BNL3)는 제1 뱅크(BNL1)보다 더 큰 높이를 갖도록 형성될 수 있다. 제3 뱅크(BNL3)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하여 다른 서브 화소(PXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 제3 뱅크(BNL3)는 제1 뱅크(BNL1)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(ED)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(ED)들은 각 전극(RME)들이 연장된 제1 방향(DR1)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(RME)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME)들이 연장된 방향에 비스듬히 배치될 수도 있다.
발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함할 수 있다. 발광 소자(ED)는 복수의 반도체층들을 포함하여 전극(RME) 상에 생성되는 전계의 방향에 따라 일 단부가 특정 방향을 향하도록 배향될 수 있다. 또한, 발광 소자(ED)는 발광층(도 13의 ‘36’)을 포함하여 특정 파장대의 광을 방출할 수 있다. 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 발광층(36)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)는 제1 기판(SUB)의 상면에 평행한 방향으로 복수의 층들이 배치될 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
발광 소자(ED)는 제1 뱅크(BNL1)들 사이에서 제2 방향(DR2)으로 이격된 전극(RME) 상에 배치될 수 있다. 발광 소자(ED)의 연장된 길이는 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있고, 발광 소자(ED)의 양 단부는 서로 다른 전극들 상에 배치될 수 있다. 예를 들어, 발광 소자(ED)는 양 단부가 제1 전극 그룹(RME#1)의 제1 전극(RME1)과 제2 전극(RME2) 상에 놓이도록 배치된 제1 발광 소자(ED1), 및 제2 전극 그룹(RME#2)의 제3 전극(RME3)과 제4 전극(RME4) 상에 놓이도록 배치된 제2 발광 소자(ED2)를 포함할 수 있다.
발광 소자(ED)는 복수의 반도체층들을 포함하여 어느 한 반도체층을 기준으로 제1 단부와 그 반대편 제2 단부가 정의될 수 있다. 발광 소자(ED)는 제1 단부 및 제2 단부가 각각 특정 전극(RME) 상에 놓이도록 배치될 수 있다. 예를 들어, 제1 발광 소자(ED1)는 제1 단부가 제1 전극(RME1) 상에 놓이고 제2 단부가 제2 전극(RME2) 상에 놓이도록 배치될 수 있다. 제2 발광 소자(ED2)는 제1 단부가 제3 전극(RME3) 상에 놓이고 제2 단부가 제4 전극(RME4) 상에 놓이도록 배치될 수 있다. 각 발광 소자(ED)들은 제1 단부와 제2 단부가 각각 서로 다른 전극(RME)과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며, 복수의 발광 소자(ED)들 중 적어도 몇몇은 전극(RME)들 사이에서 배향된 방향에 따라 어느 한 단부만이 전극(RME) 상에 놓이도록 배치되거나, 제1 단부 및 제2 단부의 방향이 서로 다를 수도 있다.
발광 소자(ED)의 양 단부는 각각 접촉 전극(CNE)들과 접촉할 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면에는 절연막(도 13의 ‘38’)이 형성되지 않고 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 접촉 전극(CNE)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(CNE)과 직접 접촉할 수도 있다. 발광 소자(ED)의 양 단부는 서로 다른 접촉 전극(CNE)을 통해 전극(RME)과 전기적으로 연결될 수 있다.
제2 절연층(PAS2)은 제1 절연층(PAS1)과 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 일 예로, 제2 절연층(PAS2)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 제1 단부 및 제2 단부는 덮지 않도록 배치된다. 제2 절연층(PAS2) 중 발광 소자(ED) 상에 배치된 부분은 평면도상 제1 절연층(PAS1) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다.
또한, 제2 절연층(PAS2)은 제1 뱅크(BNL1)와 제3 뱅크(BNL3) 상에서 제1 절연층(PAS1) 상에 직접 배치될 수 있다. 즉, 제2 절연층(PAS2)은 발광 영역(EMA)에서 발광 소자(ED)를 포함하여 제1 절연층(PAS1) 및 제3 뱅크(BNL3) 상에 배치되되, 발광 소자(ED)의 양 단부와 함께 전극(RME)들이 배치된 부분 일부를 노출하도록 배치될 수 있다. 이러한 제2 절연층(PAS2)의 형상은 표시 장치(10)의 제조 공정 중 제1 절연층(PAS1) 상에 전면적으로 배치되었다가 발광 소자(ED)의 양 단부를 노출하도록 제거하는 공정에 의해 형성된 것일 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다.
한편, 도면으로 도시하지 않았으나, 제2 절연층(PAS2)은 서브 영역(SA)에 일부분 배치될 수도 있다. 복수의 서브 화소(PXn)들에 배치된 전극(RME)들은 제2 방향(DR2)으로 연장되어 서로 연결된 상태로 형성되었다가, 발광 소자(ED)를 정렬시키고 제2 절연층(PAS2)을 형성한 뒤에 서브 영역(SA)에서 분리될 수 있다. 전극(RME)의 분리 공정에서 각 전극(RME)들에 더하여 제1 절연층(PAS1) 및 제2 절연층(PAS2)도 부분적으로 제거될 수 있고, 이들이 제거된 부분에는 후술하는 제3 절연층(PAS3)이 제3 층간 절연층(IL3) 상에 직접 배치될 수 있다. 다만, 이에 제한되지 않으며, 서브 영역(SA)에서 전극(RME)들이 분리된 부분에는 제3 절연층(PAS3)도 제거되어 제3 층간 절연층(IL3) 일부가 노출될 수도 있다. 또는 제3 절연층(PAS3) 상에 배치되어 각 부재들을 덮는 다른 절연층이 제3 층간 절연층(IL3) 상에 직접 배치될 수도 있다.
제2 절연층(PAS2) 상에는 복수의 접촉 전극(CNE)들과 제3 절연층(PAS3)이 배치될 수 있다. 접촉 전극(CNE)은 발광 소자(ED)의 어느 일 단부 및 적어도 하나의 전극(RME)과 접촉할 수 있다. 예를 들어, 접촉 전극(CNE)은 제2 절연층(PAS2)이 배치되지 않고 노출된 발광 소자(ED)의 일 단부와, 제1 절연층(PAS1)에 형성되어 전극(RME)의 일부분을 노출하는 컨택부(CT1, CT2)를 통해 전극(RME) 중 적어도 어느 하나와 접촉할 수 있다.
일 실시예에 따르면, 표시 장치(10)의 접촉 전극(CNE)들은 서로 다른 타입의 전극과 전기적으로 연결되는 서로 다른 타입의 접촉 전극들로 구분될 수 있다. 예를 들어, 접촉 전극(CNE)은 제1 타입 전극인 제1 전극(RME1) 또는 제4 전극(RME4) 상에 배치되는 제1 타입 접촉 전극으로, 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)을 포함할 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 전극(RME1)과 제4 전극(RME4) 중 일부 상에 배치될 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 각각 제1 방향(DR1)으로 연장된 형상을 갖고 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 선형의 패턴을 형성할 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1)의 상면을 노출하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉하고, 제2 접촉 전극(CNE2)은 제4 전극(RME4)의 상면을 노출하는 제1 컨택부(CT1)를 통해 제4 전극(RME4)과 접촉할 수 있다. 또한, 제1 접촉 전극(CNE1)은 제1 발광 소자(ED1)의 제1 단부와 접촉하고 제2 접촉 전극(CNE2)은 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다.
제1 타입 접촉 전극인 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 제1 타입 전극으로 인가된 전기 신호를 발광 소자(ED)의 어느 일 단부로 전달할 수 있다. 제1 발광 소자(ED1)의 제1 단부와 제2 발광 소자(ED2)의 제2 단부는 상기 전기 신호가 직접 인가될 수 있고, 상기 전기 신호는 제1 발광 소자(ED1)의 제2 단부 및 제2 발광 소자(ED2)의 제1 단부를 통해 다른 접촉 전극(CNE)들 및 발광 소자(ED)로 전달될 수 있다.
접촉 전극(CNE)은 제2 타입 전극인 제2 전극(RME2) 및 제3 전극(RME3)에 걸쳐 배치되는 제2 타입 접촉 전극인 제3 접촉 전극(CNE3)을 포함할 수 있다.
제3 접촉 전극(CNE3)은 제2 전극(RME2) 및 제3 전극(RME3) 상에 배치될 수 있다. 제3 접촉 전극(CNE3)은 제1 방향(DR1)으로 연장된 제1 연장부(CN_E1)와 제2 연장부(CN_E2), 및 발광 영역(EMA)의 제1 분리부(ROP1) 내에서 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제3 접촉 전극(CNE3)은 대체로 제1 방향(DR1)으로 연장되되 제2 전극(RME2) 및 제3 전극(RME3) 상에 배치되도록 절곡된 형상을 가질 수 있다. 제1 연장부(CN_E1)는 제2 전극(RME2) 상에 배치되어 제2 전극(RME2) 및 제1 발광 소자(ED1)와 접촉할 수 있다. 제1 연장부(CN_E1)는 제1 발광 소자(ED1)의 제2 단부와 제2 컨택부(CT2)를 통해 노출된 제2 전극(RME2)과 접촉할 수 있다. 제2 연장부(CN_E2)는 제3 전극(RME3) 상에 배치되어 제3 전극(RME3) 및 제2 발광 소자(ED2)와 접촉할 수 있다. 제2 연장부(CN_E2)는 제2 발광 소자(ED2)의 제1 단부 및 제2 컨택부(CT2)를 통해 노출된 제3 전극(RME3)과 접촉할 수 있다. 제1 연결부(CN_B1)는 제1 분리부(ROP1) 내에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다.
제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제3 접촉 전극(CNE3)을 통해 상호 전기적으로 연결될 수 있다. 제1 접촉 전극(CNE1)을 통해 인가된 전기 신호는 제1 발광 소자(ED1) 및 제3 접촉 전극(CNE3)을 통해 제2 발광 소자(ED2)로 전달될 수 있다. 하나의 서브 화소(PXn)에 배치된 복수의 발광 소자(ED)들은 제2 타입 접촉 전극들을 통해 서로 직렬로 연결될 수 있다.
한편, 접촉 전극(CNE)들과 전극(RME)이 접촉하는 부분에 형성된 컨택부(CT1, CT2)들은 발광 소자(ED)들과 제2 방향(DR2)으로 중첩하지 않도록 배치될 수 있다. 예를 들어, 각 컨택부(CT1, CT2)들은 복수의 발광 소자(ED)들이 배치되는 영역과 제1 방향(DR1)으로 이격되어 제3 뱅크(BNL3) 중 제2 방향(DR2)으로 연장된 부분에 인접하여 배치될 수 있다. 발광 소자(ED)는 양 단부에서 광이 방출되는데, 컨택부(CT1, CT2)들은 상기 광의 진행 경로에서 벗어나도록 위치할 수 있다. 다만, 이에 제한되지 않으며, 컨택부(CT1, CT2)의 위치는 전극(RME)의 구조 및 발광 소자(ED)들의 위치에 따라 달라질 수 있다.
도면에서는 하나의 서브 화소(PXn)에 각 접촉 전극(CNE1, CNE2, CNE3)들이 하나씩 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 각 접촉 전극(CNE1, CNE2, CNE3)들의 개수, 및 그 형상은 각 서브 화소(PXn)에 배치된 전극(RME)의 수에 따라 달라질 수 있다.
접촉 전극(CNE)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 접촉 전극(CNE)을 투과하여 전극(RME)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
복수의 접촉 전극(CNE)들 중, 일부는 동일한 층에 배치되되 다른 일부는 다른 층에 배치될 수 있다. 예를 들어, 제3 접촉 전극(CNE3)은 제2 절연층(PAS2) 상에 배치되고, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 접촉 전극(CNE3)은 제2 절연층(PAS2)이 패터닝되어 노출하는 영역에 배치되고, 제1 접촉 전극(CNE2)과 제2 접촉 전극(CNE2)은 제2 절연층(PAS2) 및 제3 절연층(PAS3)이 패터닝되어 노출하는 영역에 배치될 수 있다. 다만, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 제2 절연층(PAS2)과 제3 절연층(PAS3)이 배치되지 않고 발광 소자(ED)의 양 단부가 노출된 영역에서는 제1 절연층(PAS1) 상에 직접 배치될 수도 있다.
제3 절연층(PAS3)은 제3 접촉 전극(CNE3) 상에 배치된다. 이에 더하여 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)이 배치된 영역을 제외한 제2 절연층(PAS2) 상에도 배치될 수 있다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)과 제3 접촉 전극(CNE3) 및 제5 접촉 전극(CNE5)이 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
다만, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 사이에 제3 절연층(PAS3)이 배치되어 이들을 상호 절연시킬 수 있으나, 상술한 바와 같이 제3 절연층(PAS3)은 생략될 수도 있다. 이 경우, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 동일한 층에 배치될 수 있다.
도면에 도시하지 않았으나, 복수의 접촉 전극(CNE)들, 제3 절연층(PAS3) 및 제3 뱅크(BNL3) 상에는 이들을 덮는 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 전면적으로 배치되어 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
일 실시예에 따르면, 표시 장치(10)는 상술한 제1 타입 서브 화소(PX#1)와 다른 전극 구조를 갖는 제2 타입 서브 화소(PX#2)들을 더 포함할 수 있다. 제2 타입 서브 화소(PX#2)는 각 서브 화소(PXn)들이 제1 타입 서브 화소(PX#1)보다 더 많은 수의 전극(RME)들과 접촉 전극(CNE)들을 포함하여 발광 소자(ED)들 사이의 직렬 연결 수가 증가할 수 있다.
도 8 및 도 9를 참조하여 제2 화소(PXB)를 구성하는 제2 타입 서브 화소(PX#2)에 대하여 설명하면, 제2 화소(PXB)의 서브 화소(PXn)는 더 많은 수의 전극(RME)들 및 접촉 전극(CNE)들을 포함할 수 있다. 제2 화소(PXB)에 속한 제4 서브 화소(PX4)는 제1 화소(PXA)의 제1 서브 화소(PX1)와 비교하여 제2 뱅크(BNL2)와 더 많은 수의 전극(RME)들 및 접촉 전극(CNE)들을 포함하는 점에서 차이가 있다. 이하에서는 중복된 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
제2 화소(PXB)의 각 서브 화소(PXn)들은 제2 방향(DR2)으로 이격된 제1 뱅크(BNL1)들 사이에 배치된 제2 뱅크(BNL2)를 더 포함할 수 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 같이 제3 층간 절연층(IL3) 상에 직접 배치될 수 있다. 제2 뱅크(BNL2)는 제1 방향(DR1)으로 연장되되 발광 영역(EMA)에 배치된 부분 중 일부분이 큰 폭을 갖도록 형성될 수 있다. 일 예로, 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 대향하는 부분이 큰 폭을 갖도록 형성되고, 제1 서브 뱅크(BNL_A) 및 제2 서브 뱅크(BNL_B) 사이에서 제1 방향(DR1)으로 연장될 수 있다. 제1 뱅크(BNL1)와 달리, 제2 뱅크(BNL2)는 발광 영역(EMA)을 넘어 서브 영역(SA)까지 연장될 수 있다. 제2 뱅크(BNL2)는 제1 방향(DR1)으로 이웃한 복수의 서브 화소(PXn)들에 배치되어 표시 영역(DPA) 전면에서 선형의 패턴을 형성할 수 있다.
제2 화소(PXB)의 서브 화소(PXn)들은 제1 전극 그룹(RME#1) 및 제2 전극 그룹(RME#2)이 더 많은 전극들을 포함할 수 있다. 제1 전극 그룹(RME#1)은 제1 전극(RME1)과 제2 전극(RME2)에 더하여 제5 전극(RME5) 및 제6 전극(RME6)을 더 포함하고, 제2 전극 그룹(RME#2)은 제3 전극(RME3)과 제4 전극(RME4)에 더하여 제7 전극(RME7) 및 제8 전극(RME8)을 더 포함할 수 있다.
제1 타입 서브 화소(PX#1)와 달리, 제2 타입 서브 화소(PX#2)는 제2 전극(RME2)이 제1 타입 전극으로 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 직접 연결될 수 있다. 제4 전극(RME4)은 제2 타입 전극으로 제4 도전층과 직접 연결되지 않을 수 있다. 또한, 제2 타입 서브 화소(PX#2)의 제2 전극(RME2)과 제4 전극(RME4)은 각각 제1 전극(RME1) 및 제3 전극(RME3)과 이격되어 발광 영역(EMA)의 중심과 인접하게 배치될 수 있다. 제2 전극(RME2)과 제4 전극(RME4)은 일부분이 제2 뱅크(BNL2) 중 제2 서브 뱅크(BNL_B)와 대향하는 일 측 상에 배치될 수 있다.
제5 전극(RME5)은 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치될 수 있다. 제5 전극(RME5)은 제1 전극(RME1)과 이격되어 대향하며, 제2 뱅크(BNL2) 상에서 제2 전극(RME2)과 이격되어 배치될 수 있다. 제5 전극(RME5)은 일부분이 제2 뱅크(BNL2) 중 발광 영역(EMA)의 상측에 위치한 제1 서브 뱅크(BNL_A)와 대향하는 타 측 상에 배치될 수 있다. 제6 전극(RME6)은 제2 전극(RME2)과 이격되어 대향하며 발광 영역(EMA)의 중심을 기준으로 우상측에 배치될 수 있다. 제6 전극(RME6)은 일부분이 상측에 배치된 제2 서브 뱅크(BNL_B) 상에 배치될 수 있다.
제7 전극(RME7)은 제3 전극(RME3)과 제4 전극(RME4) 사이에 배치되어 제5 전극(RME5)과 제1 방향(DR1)으로 이격될 수 있다. 제7 전극(RME7)은 제3 전극(RME3)과 이격되어 대향하며, 제2 뱅크(BNL2) 상에서 제4 전극(RME4)과 이격되어 배치될 수 있다. 제7 전극(RME7)은 일부분이 제2 뱅크(BNL2) 중 발광 영역(EMA)의 하측에 위치한 제1 서브 뱅크(BNL_A)와 대향하는 타 측 상에 배치될 수 있다. 제6 전극(RME6)은 제2 전극(RME2)과 이격되어 대향하며 제4 전극(RME4)과 제2 방향(DR2)으로 이격될 수 있다. 제8 전극(RME8)은 발광 영역(EMA)의 중심을 기준으로 우하측에 배치되며, 일부분이 하측에 배치된 제2 서브 뱅크(BNL_B) 상에 배치될 수 있다.
제5 전극(RME5) 내지 제8 전극(RME8)은 각각 제1 타입 전극과 달리 각각 하부의 제4 도전층과 직접 연결되지 않는 제2 타입 전극일 수 있다. 복수의 전극(RME)들이 제2 방향(DR2)으로 이격된 간격은 제1 뱅크(BNL1)와 제2 뱅크(BNL2) 사이의 간격보다 좁을 수 있다. 각 전극(RME)들은 적어도 일부 영역이 제3 층간 절연층(IL3) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
제2 타입 서브 화소(PX#2)는 더 많은 수의 전극(RME)들을 포함함에 따라, 더 많은 직렬 연결을 구성하는 발광 소자(ED)들을 포함할 수 있다. 예를 들어, 제2 타입 서브 화소(PX#2)는 양 단부가 제1 전극(RME1)과 제5 전극(RME5) 상에 놓이도록 배치된 제1 발광 소자(ED1), 및 제2 전극(RME2)과 제6 전극(RME6) 상에 놓이도록 배치된 제2 발광 소자(ED2), 제3 전극(RME3)과 제7 전극(RME7) 상에 놓이도록 배치된 제3 발광 소자(ED3), 및 제4 전극(RME4)과 제8 전극(RME8) 상에 놓이도록 배치된 제4 발광 소자(ED4)를 포함할 수 있다.
제1 발광 소자(ED1)는 제1 단부가 제1 전극(RME1) 상에 놓이고 제2 단부가 제3 전극(RME3) 상에 놓이도록 배치될 수 있다. 제2 발광 소자(ED2)는 제1 단부가 제4 전극(RME4) 상에 놓이고 제2 단부가 제2 전극(RME2) 상에 놓이도록 배치될 수 있다. 이와 유사하게, 제3 발광 소자(ED3)는 제1 단부가 제5 전극(RME5) 상에 놓이고 제2 단부는 제7 전극(RME7) 상에 놓이도록 배치될 수 있다. 제4 발광 소자(ED4)는 제1 단부는 제8 전극(RME8) 상에 놓이고 제2 단부는 제6 전극(RME6) 상에 놓이도록 배치될 수 있다.
제2 타입 서브 화소(PX#2)는 더 많은 직렬 연결을 구성하는 발광 소자(ED)들을 포함함에 따라, 더 많은 수의 접촉 전극(CNE)들을 포함할 수 있다. 접촉 전극(CNE)은 제1 내지 제3 접촉 전극(CNE1, CNE2, CNE3)에 더하여, 제4 접촉 전극(CNE4) 및 제5 접촉 전극(CNE5)을 더 포함할 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 전극(RME1)과 제2 전극(RME2) 중 일부 상에 배치될 수 있다. 제1 접촉 전극(CNE1)은 제1 발광 소자(ED1)의 제1 단부와 접촉하고 제2 접촉 전극(CNE2)은 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다.
제3 접촉 전극(CNE3)은 제3 전극(RME3) 및 제5 전극(RME5) 상에 배치될 수 있다. 제3 접촉 전극(CNE3)은 제5 전극(RME5) 상에 배치된 제1 연장부(CN_E1)와 제3 전극(RME3) 상에 배치된 제2 연장부(CN_E2), 및 이들을 연결하며 제1 분리부(ROP1) 내에 배치된 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 제1 발광 소자(ED1)의 제2 단부와 제2 컨택부(CT2)를 통해 노출된 제5 전극(RME5)과 접촉할 수 있다. 제2 연장부(CN_E2)는 제3 발광 소자(ED3)의 제1 단부 및 제2 컨택부(CT2)를 통해 노출된 제3 전극(RME3)과 접촉할 수 있다.
제4 접촉 전극(CNE4)은 제7 전극(RME7) 및 제8 전극(RME8) 상에 배치될 수 있다. 제4 접촉 전극(CNE4)은 제1 방향(DR1)으로 연장된 제3 연장부(CN_E3)와 제4 연장부(CN_E4), 및 발광 영역(EMA)의 하측에서 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제2 연결부(CN_B2)는 제1 분리부(ROP1) 이외의 영역에서 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결할 수 있다. 제3 연장부(CN_E3)는 제7 전극(RME7) 상에 배치되어 제7 전극(RME7) 및 제3 발광 소자(ED3)의 제2 단부와 접촉할 수 있다. 제4 연장부(CN_E4)는 제8 전극(RME8) 상에 배치되어 제8 전극(RME8) 및 제4 발광 소자(ED4)의 제1 단부와 접촉할 수 있다. 제4 접촉 전극(CNE4)은 후술하는 제5 접촉 전극(CNE5)의 제5 연장부(CN_E5)와 이격되어 이를 둘러싸는 형상을 가질 수 있다.
제5 접촉 전극(CNE5)은 제3 접촉 전극(CNE3)과 유사한 형상을 갖고 제4 전극(RME4) 및 제6 전극(RME6) 상에 배치될 수 있다. 제5 접촉 전극(CNE5)은 제1 방향(DR1)으로 연장된 제5 연장부(CN_E5)와 제6 연장부(CN_E6), 및 발광 영역(EMA)의 제1 분리부(ROP1) 내에서 제5 연장부(CN_E5)와 제6 연장부(CN_E6)를 연결하는 제3 연결부(CN_B3)를 포함할 수 있다. 제5 연장부(CN_E5)는 제6 전극(RME6) 상에 배치되어 제6 전극(RME6) 및 제4 발광 소자(ED4)의 제2 단부와 접촉하고, 제6 연장부(CN_E6)는 제4 전극(RME4) 상에 배치되어 제4 전극(RME4) 및 제2 발광 소자(ED2)의 제1 단부와 접촉할 수 있다. 제3 연결부(CN_B3)는 제1 분리부(ROP1) 내에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다.
제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 제3 접촉 전극(CNE3)을 통해 상호 전기적으로 연결될 수 있다. 이와 유사하게, 상기 전기 신호는 제4 접촉 전극(CNE4) 및 제5 접촉 전극(CNE4)을 통해 제5 발광 소자(ED5)와 제2 발광 소자(ED2)로 전달될 수 있다. 하나의 서브 화소(PXn)에 배치된 복수의 발광 소자(ED)들은 제2 타입 접촉 전극들을 통해 서로 직렬로 연결될 수 있다.
제2 타입 서브 화소(PX#2)는 제1 타입 서브 화소(PX#1)보다 더 많은 전극들을 포함하여 발광 소자(ED)들의 직렬 연결이 증가할 수 있다. 일 실시예에 따른 표시 장치(10)는 전극(RME)들의 구조 및 발광 소자(ED)들의 직렬 연결이 다른 타입의 서브 화소(PX#1, PX#2)들을 포함할 수 있다. 이는 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 배치하기 위한 잉크젯 프린팅 공정의 프린팅 산포를 보완하기 위한 것일 수 있다.
도 10 및 도 11은 일 실시예에 따른 표시 장치의 제조 공정에서 잉크의 프린팅 공정을 나타내는 개략도들이다.
도 10 및 도 11을 참조하면, 일 실시예에 따른 표시 장치(10)의 제조 공정은 발광 소자(ED)들을 포함한 잉크(Ink)를 표시 영역(DPA) 상에 프린팅하는 공정을 포함할 수 있다. 프린팅 공정은 잉크젯 프린팅 장치(IJH)를 이용하여 수행될 수 있으며, 구체적으로 잉크젯 프린팅 장치(IJH)가 일 방향으로 이동하면서 잉크(Ink)를 표시 영역(DPA)에 분사하는 방식으로 수행될 수 있다. 제1 방향(DR1)의 가로가 제2 방향(DR2)의 세로보다 긴 실시예에서, 표시 장치(10)는 복수의 잉크젯 프린팅 장치(IJH)들이 제1 방향(DR1)으로 이동하면서 잉크(Ink)들을 분사할 수 있다.
잉크젯 프린팅 장치(IJH)는 잉크(Ink)가 토출되는 복수의 노즐(미도시)들을 포함할 수 있고, 각 노즐에서 토출되는 잉크(Ink)의 양, 및 단위 잉크(Ink)에 포함된 발광 소자(ED)들의 개수는 균일하도록 조절될 수 있다. 다만, 잉크젯 프린팅 장치(IJH)의 성능에 따라 노즐에서 토출되는 잉크(Ink)의 양은 산포가 생길 수 있고, 특히 잉크젯 프린팅 장치(IJH)의 최외곽에 위치한 노즐은 내측에 위치한 노즐 대비 적은 양의 잉크(Ink)가 토출될 수도 있다. 이에 따라, 잉크젯 프린팅 장치(IJH)가 이동하며 잉크(Ink)를 분사할 때, 최외곽에 위치한 노즐에서 분사된 잉크(Ink)가 안착된 영역은 다른 영역보다 적은 개수의 발광 소자(ED)들이 위치할 수 있다.
도 3 및 도 4에서 상술한 제1 화소(PXA) 및 제2 화소(PXB)와 결부하여 설명하면, 잉크젯 프린팅 장치(IJH)의 내측 노즐에서 토출된 잉크(Ink)들은 제1 화소(PXA)가 배열된 제1 영역(AA1)에 분사되고, 제1 화소(PXA)의 제1 타입 서브 화소(PX#1)들에는 균일한 개수의 발광 소자(ED)들이 배치될 수 있다. 반면, 잉크젯 프린팅 장치(IJH)의 최외곽 노즐에서 토출된 잉크(Ink)들은 제2 화소(PXB)가 배열된 제2 영역(AA2)에 분사되고, 프린팅 산포에 의해 제2 화소(PXB)의 제2 타입 서브 화소(PX#2)들에는 제1 타입 서브 화소(PX#1)보다 적은 개수의 발광 소자(ED)들이 배치될 수 있다.
도면에 도시된 발광 소자(ED)의 개수는 서로 다른 화소(PX) 또는 서브 화소(PXn) 간 상대적인 차이를 표현하기 위한 것일 뿐, 해당 서브 화소(PXn)에 배치된 발광 소자(ED)의 개수와 동일하지 않을 수 있다. 예를 들어, 도 5에서는 하나의 제1 타입 서브 화소(PX#1)의 발광 영역(EMA)에 10개의 발광 소자(ED)들이 배치되고, 도 8에서는 하나의 제2 타입 서브 화소(PX#2)의 발광 영역(EMA)에 8개의 발광 소자(ED)들이 배치된 것이 예시되어 있다. 다만, 제1 타입 서브 화소(PX#1)와 제2 타입 서브 화소(PX#2)에 배치된 발광 소자(ED)의 개수가 각각 10개 또는 8개로 제한되는 것이 아니고, 해당 서브 화소(PXn)에 배치된 발광 소자(ED)들의 개수는 그보다 많거나 더 적을 수도 있다.
또한, 서로 다른 서브 화소(PXn)들에 도시된 발광 소자(ED)들의 개수가 서로 동일하다면, 해당 서브 화소(PXn)들은 실질적으로 동일한 개수의 발광 소자(ED)들을 포함하는 것을 의미한다. 반면, 서로 다른 서브 화소(PXn)들에 도시된 발광 소자(ED)들의 개수가 서로 다르다면, 해당 서브 화소(PXn)들 중 어느 한 서브 화소(PXn)가 다른 서브 화소(PXn)보다 많은 발광 소자(ED)들을 포함하는 것을 의미할 수 있다. 즉, 발광 소자(ED)의 개수는 다른 화소(PX) 또는 서브 화소(PXn)에 배치된 발광 소자(ED)들 간의 개략적인 비율, 및 상대적인 차이를 의미하고 정확한 개수를 의미하지 않는다.
일 실시예에 따르면, 표시 장치(10)는 화소(PX) 및 서브 화소(PXn)의 종류에 무관하게 제3 뱅크(BNL3)가 둘러싸는 발광 영역(EMA)의 면적이 균일할 수 있다. 제1 타입 서브 화소(PX#1)와 제2 타입 서브 화소(PX#2)가 서로 다른 전극 구조를 갖더라도, 이에 무관하게 제3 뱅크(BNL3)는 일정한 형상을 가질 수 있고, 각 서브 화소(PXn)의 발광 영역(EMA)은 균일한 면적을 가질 수 있다. 표시 영역(DPA)의 제1 영역(AA1)에는 해당 서브 화소(PXn)의 발광 영역(EMA)에 배치된 발광 소자(ED)들의 개수가 상대적으로 많은 제1 타입 서브 화소(PX#1)가 배열되고, 제2 영역(AA2)에는 발광 소자(ED)들의 개수가 상대적으로 적은 제2 타입 서브 화소(PX#2)가 배열될 수 있다. 제1 타입 서브 화소(PX#1)는 발광 영역(EMA)의 단위 면적 당 배치된 발광 소자(ED)들의 개수가 제2 타입 서브 화소(PX#2)보다 많을 수 있다.
'발광 영역(EMA)의 단위 면적 당 발광 소자(ED)의 개수'는 제3 뱅크(BNL3)가 둘러싸는 발광 영역(EMA) 내에 배치된 발광 소자(ED)의 개수를 의미할 수 있으나, 이에 제한되지 않는다. 상술한 바와 같이 발광 소자(ED)는 전극(RME)들과 전기적으로 연결되어 하부의 회로층에서 전기 신호를 받아 발광할 수 있다. 각 서브 화소(PXn)는 발광 영역(EMA) 내에 배치된 발광 소자(ED)들 중, 전극(RME)과 원활하게 전기적으로 연결되어 발광 가능한 발광 소자(ED)들에 의한 휘도를 가질 수 있고, 서로 다른 화소(PX)는 전극(RME)과 전기적으로 연결된 발광 소자(ED)들의 개수에 따라 상대적인 휘도 차이를 가질 수 있다.
즉, 서로 다른 화소(PX) 간 상대적인 차이를 판단하기 위한 '발광 영역(EMA)의 단위 면적 당 발광 소자(ED)의 개수'는 발광 영역(EMA) 내에서 전극(RME)과 전기적으로 연결된 발광 소자(ED)의 개수를 의미할 수도 있다. 다만, 서로 다른 화소(PX) 간 발광 영역(EMA)에 배치된 발광 소자(ED)의 개수 대비 전극(RME)과 연결된 발광 소자(ED)의 비율이 균일하다면, 서로 다른 화소(PX) 간 발광 영역(EMA)에 배치된 발광 소자(ED) 개수의 상대적인 비율과 발광 영역(EMA)에서 전극(RME)과 전기적으로 연결된 발광 소자(ED) 개수의 상대적인 비율은 실질적으로 동일할 수 있다.
한편, 본 명세서에서, '발광 소자(ED)들의 개수가 동일'하거나 '발광 영역(EMA)의 면적이 동일'한 것은 그 개수 및 크기가 정확하게 일치하는 것을 포함하여, 일정 오차 범위 내에서 차이가 있는 것을 포함할 수 있다. 반면, '발광 소자(ED)들의 개수가 동일하지 않은', 또는 '발광 영역(EMA)의 면적이 동일하지 않은' 것, 또는 서로 '다른 것'은 그 개수 및 크기가 오차 범위를 벗어나, 그 범위에 있어 명백한 차이가 있는 것을 포함할 수 있다. 즉, 본 명세서에서 '발광 영역(EMA) 또는 발광 소자(ED)들의 개수가 동일하지 않거나 균일하지 않은 것'은 특정 대상과의 비교에 있어서 유의미한 차이가 존재하는 것을 의미할 수 있다.
한편, 서로 다른 타입의 서브 화소(PX#1, PX#2)들, 또는 서로 다른 화소(PXA, PXB)가 잉크젯 프린팅 장치(IJH)의 프린팅 산포에 대응하여 배열됨에 따라, 제1 영역(AA1)과 제2 영역(AA2)은 프린팅 산포에 따른 형상을 가질 수 있다. 표시 장치(10)는 제1 방향(DR1)의 가로가 제2 방향(DR2)의 세로보다 긴 실시예에서, 잉크젯 프린팅 장치(IJH)는 제1 방향(DR1)으로 이동할 수 있고, 그에 대응한 서로 다른 타입의 서브 화소(PX#1, PX#2)들이 배열된 제1 영역(AA1)과 제2 영역(AA2)은 제1 방향(DR1)으로 연장되어 형성될 수 있다. 제1 영역(AA1)과 제2 영역(AA2)은 제1 방향(DR1)으로 측정된 길이가 서로 동일할 수 있다. 다만, 제1 영역(AA1)과 제2 영역(AA2)의 제2 방향(DR2)으로 측정된 폭은 잉크젯 프린팅 장치(IJH)의 형상 및 크기에 따라 서로 다를 수 있다.
도 2와 결부하여 설명하면, 일 실시예에 따른 표시 장치(10)는 표시 영역(DPA)에 복수의 제1 영역(AA1)들과 제2 영역(AA2)들이 형성되고, 이들은 제2 방향(DR2)을 따라 교번적으로 배열될 수 있다. 제1 영역(AA1)과 제2 영역(AA2)은 각각 하나 이상의 화소 행으로 이루어질 수 있으므로, 제1 타입 서브 화소(PX#1)를 포함한 제1 화소(PXA)들과 제2 타입 서브 화소(PX#2)를 포함한 제2 화소(PXB)들은 제2 방향(DR2)을 따라 교대로 배열되지는 않을 수 있다. 제1 화소(PXA)들은 제1 영역(AA1) 내에서 다른 제1 화소(PXA)와 제2 방향(DR2)으로 이웃할 수 있다. 다만, 제2 영역(AA2)과의 경계에 위치한 제1 화소(PXA)는 제2 화소(PXB)와 이웃할 수 있다.
표시 영역(DPA)에 형성된 복수의 제1 영역(AA1)들은 차지하는 면적이 서로 동일할 수 있다. 제1 영역(AA1)은 잉크젯 프린팅 장치(IJH)의 내측 노즐에서 분사되어 기 설정된 양의 잉크(Ink)가 안착되는 영역으로써, 비교적 넓은 면적을 차지할 수 있다. 복수의 제1 영역(AA1)들은 제2 영역(AA2)을 사이에 두고 서로 이격될 수 있으며, 표시 영역(DPA)의 제2 방향(DR2) 양 측에 위치한 비표시 영역(NDA)과도 제2 영역(AA2)을 사이에 두고 서로 이격될 수 있다.
다만, 제1 영역(AA1)과 달리, 제2 영역(AA2)들이 차지하는 면적은 서로 다를 수 있다. 표시 장치(10)는 제1 방향(DR1)의 가로가 세로보다 긴 실시예에서, 제2 영역(AA2)들 중, 제2 방향(DR2)의 최외곽 표시 영역(DPA)에 위치한 제2 영역(AA2)의 면적은 이들과 이격되어 내측 표시 영역(DPA)에 위치한 제2 영역(AA2)보다 작은 면적을 가질 수 있다. 내측 표시 영역(DPA)에 위치한 제2 영역(AA2)은 제1 영역(AA1)들 사이의 제2 영역(AA2)일 수 있다. 상술한 바와 같이, 잉크젯 프린팅 장치(IJH)의 프린팅 산포는 최외곽 노즐에서 발생하기 쉽고, 잉크젯 프린팅 장치(IJH)의 최외곽 노즐에 대응한 위치에 제2 타입 서브 화소(PX#2)들이 배열될 수 있다.
표시 장치(10)는 복수의 잉크젯 프린팅 장치(IJH)들이 동시에 프린팅 공정을 수행할 수 있으므로, 표시 영역(DPA) 중 내측에서는 서로 다른 잉크젯 프린팅 장치(IJH)들이 이웃하여 잉크(Ink)를 프린팅하고, 표시 영역(DPA) 중 최외곽에서는 어느 한 잉크젯 프린팅 장치(IJH)의 최외곽 노즐이 잉크(Ink)를 프린팅할 수 있다. 이에 따라, 내측 표시 영역(DPA)에 위치한 제2 영역(AA2)에는 서로 다른 잉크젯 프린팅 장치(IJH)들의 최외곽 노즐에 대응하여 적어도 둘 이상의 행으로 제2 타입 서브 화소(PX#2)들이 배열되고, 최외곽 표시 영역(DPA)의 제2 영역(AA2)에는 최소 하나 이상의 행으로 제2 타입 서브 화소(PX#2)들이 배열될 수 있다. 그에 따라, 제1 영역(AA1)들 사이에 위치한 제2 영역(AA2)의 제2 방향(DR2) 폭은 최외곽 표시 영역(DPA)에 위치한 제2 영역(AA2)의 제2 방향(DR2) 폭보다 클 수 있다.
몇몇 실시예에서, 서로 이격된 제2 화소(PXB) 및 이들 사이에 배치된 복수의 제1 화소(PXA)들이 배열된 화소 행의 제2 방향(DR2)으로 측정된 폭은 하나의 잉크젯 프린팅 장치(IJH)의 제2 방향(DR2) 폭과 동일할 수 있다. 상술한 바와 같이, 잉크젯 프린팅 장치(IJH)들의 최외곽 노즐에 대응한 위치에 제2 타입 서브 화소(PX#2)들이 위치할 수 있으므로, 하나의 잉크젯 프린팅 장치(IJH)가 토출한 잉크(Ink)에 의해 형성된 화소 행들에는 서로 이격된 제2 화소(PXB)로 이루어진 화소 행들과 이들 사이에 배열된 제1 화소(PXA)로 이루어진 화소 행들이 위치할 수 있다. 다만, 이에 제한되지 않는다.
상술한 바와 같이 제1 타입 서브 화소(PX#1)와 제2 타입 서브 화소(PX#2)는 서로 다른 전극 구조를 가질 수 있고, 복수의 발광 소자(ED)들의 직렬 연결 수가 다를 수 있다. 도 5의 제1 타입 서브 화소(PX#1)는 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)가 직렬로 연결된 2단 직렬 구조를 가질 수 있고, 도 8의 제2 타입 서브 화소(PX#2)는 제1 발광 소자(ED1) 내지 제4 발광 소자(ED4)가 직렬로 연결된 4단 직렬 구조를 가질 수 있다. 제2 타입 서브 화소(PX#2)가 발광 영역(EMA)의 단위 면적 당 배치된 발광 소자(ED)의 개수가 제1 타입 서브 화소(PX#1)보다 적더라도, 발광 소자(ED)들의 직렬 연결 수가 더 클 수 있어 단위 면적 당 휘도가 더 클 수 있다. 일 실시예에 따른 표시 장치(10)는 제조 공정에서 잉크젯 프린팅 장치(IJH)의 프린팅 산포에 따라 안착된 발광 소자(ED)의 개수가 적은 화소(PX)가 존재하더라도, 잉크젯 프린팅 장치(IJH)의 프린팅 산포에 대응하여 해당 화소(PX)의 전극 구조를 달리하여 설계함으로써 프린팅 산포에 따라 일부 화소(PX)가 낮은 휘도를 갖는 것을 방지할 수 있다.
또한, 제1 타입 서브 화소(PX#1)와 제2 타입 서브 화소(PX#2)가 서로 다른 전극 구조를 가짐에 따라 휘도 차이가 발생할 수 있다. 표시 장치(10)는 다른 타입의 서브 화소(PX#1, PX#2)의 구동 신호를 보정하여 단위 면적 당 배치된 발광 소자(ED)들의 개수 및 이들의 직렬 연결 수가 다르더라도 표시 영역(DPA)의 위치에 무관하게 균일한 휘도를 가질 수 있다.
도 12는 일 실시예에 따른 표시 장치의 화소 배열에 따른 휘도를 나타내는 개략적인 그래프이다.
도 12를 참조하면, 제1 타입 서브 화소(PX#1)들이 배열된 제1 영역(AA1)과 제2 타입 서브 화소(PX#2)들이 배열된 제2 영역(AA2)은 발광 소자(ED)들의 개수 및 직렬 연결 수에 따라 다른 휘도를 가질 수 있다. 발광 영역(EMA)의 단위 면적 당 배치된 발광 소자(ED)의 개수가 적은 제2 영역(AA2)은 발광 소자(ED)들의 직렬 연결이 더 많으므로 제1 영역(AA1)보다 큰 휘도를 가질 수 있다(도 12의 'Control X'). 표시 장치(10)의 구동 시, 제1 영역(AA1)의 제1 타입 서브 화소(PX#1)들이 갖는 휘도를 기준으로 제2 영역(AA2)의 제2 타입 서브 화소(PX#2)들의 휘도를 보정한다면(도 12의 'Control O'), 표시 장치(10)는 표시 영역(DPA)의 위치 및 해당 위치에 배치된 서브 화소(PXn)들의 종류에 무관하게 균일한 휘도를 가질 수 있다.
특히, 잉크젯 프린팅 장치(IJH)의 프린팅 산포에 따라 발광 소자(ED)들의 개수가 적은 서브 화소(PXn)들의 전극 구조를 달리 설계함으로써 이들이 다른 위치의 서브 화소(PXn)들보다 큰 휘도를 가질 수 있다. 상대적으로 작은 휘도를 갖는 서브 화소(PXn)들을 기준으로 휘도 보정을 하더라도, 해당 서브 화소(PXn)가 설계된 휘도와 유사한 수준의 휘도를 가질 수 있으므로, 표시 장치(10)는 휘도 보정이 있더라도 큰 휘도를 가질 수 있는 효과가 있다.
도 13은 일 실시예에 따른 발광 소자의 개략도이다.
도 13을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 다만, 이에 제한되는 것은 아니다. 발광 소자(ED)의 제1 단부는 발광층(36)을 기준으로 제1 반도체층(31)이 배치된 부분일 수 있다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 다만, 이에 제한되는 것은 아니다. 발광 소자(ED)의 제2 단부는 발광층(36)을 기준으로 제2 반도체층(32)이 배치된 부분일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
한편, 표시 장치(10)는 제1 방향(DR1)의 가로가 제2 방향(DR2)의 세로보다 긴 실시예에서 잉크젯 프린팅 장치(IJH)들이 제1 방향(DR1)으로 이동하면서 잉크(Ink)들을 분사할 수 있다. 그에 따라, 동일한 타입의 서브 화소(PX#1, PX#2)들은 제1 방향(DR1)으로 배열되는데, 각 서브 화소(PXn)에 배치된 전극(RME)들도 동일한 타입의 서브 화소(PX#1, PX#2)들이 배열된 방향을 따라 연장된 형상을 가질 수 있다. 즉, 표시 장치(10)에 배치된 복수의 전극(RME)들도 잉크젯 프린팅 장치(IJH)의 프린팅 공정에 대응한 형상 및 구조를 가질 수 있다.
도 14는 일 실시예에 따른 표시 장치의 제1 영역과 제2 영역의 경계에 배치된 서브 화소들의 배치를 나타내는 개략도이다. 도 14에서는 표시 영역(DPA)의 제1 방향(DR1) 일 측의 최외곽에서 제1 영역(AA1)과 제2 영역(AA2)에 배치된 몇몇 서브 화소(PXn)들을 도시하고 있다. 또한, 도 14에서는 전극(RME)의 상대적인 배치를 명확하게 도시하기 위해 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)는 생략하여 도시하였다.
도 14를 참조하면, 일 실시예에 따른 표시 장치(10)는 각 서브 화소(PXn)들의 전극(RME)들의 연장 방향이 동일한 타입의 서브 화소(PX#1, PX#2)들의 배열 방향과 동일할 수 있다. 상술한 바와 같이, 표시 장치(10)는 서로 다른 서브 화소(PXn)에 배치된 복수의 전극(RME)들이 일 방향으로 연장된 하나의 전극 라인으로 형성되었다가, 발광 소자(ED)들을 배치한 뒤 각 서브 화소(PXn)의 서브 영역(SA)에서 분리되어 하나의 전극(RME)을 형성할 수 있다. 상기 전극 라인은 비표시 영역(NDA)의 일 측으로부터 타 측까지 연장될 수 있고, 각 서브 화소(PXn)의 서브 영역(SA)에서 분리되어 각각 전극(RME)을 구성할 수 있다.
표시 장치(10)는 잉크젯 프린팅 장치(IJH)의 프린팅 산포에 따라 서로 다른 전극 구조를 갖는 서브 화소(PXn)들을 포함할 수 있다. 각 타입의 서브 화소(PX#1, PX#2)들이 서로 다른 전극 구조를 가짐에 따라 제조 공정에서 형성되는 전극 라인도 각 타입의 서브 화소(PX#1, PX#2)들의 배열을 고려하여 형성될 수 있다. 잉크젯 프린팅 장치(IJH)의 이동 방향을 따라 동일한 타입의 서브 화소(PX#1, PX#2)들이 배열되므로, 발광 소자(ED)의 정렬에 활용되는 전극 라인들도 잉크젯 프린팅 장치(IJH)의 이동 방향을 따라 연장될 수 있다. 이에 따라, 표시 장치(10)는 각 서브 화소(PXn)에 포함된 복수의 전극(RME)들의 연장 방향이 동일한 타입의 서브 화소(PX#1, PX#2)들의 배열 및 잉크젯 프린팅 장치(IJH)의 이동 방향과 동일할 수 있다.
도면에 도시된 바와 같이, 제1 영역(AA1) 및 제2 영역(AA2)에 배치된 제1 화소(PXA) 및 제2 화소(PXB)의 전극(RME)들은 각각 제1 방향(DR1)으로 연장될 수 있다. 제1 방향(DR1)으로 배열된 제1 타입 서브 화소(PX#1)의 전극들은 동일한 전극 라인으로 형성되었다가 서브 영역(SA)에서 분리될 수 있다. 이와 유사하게, 제1 방향(DR1)으로 배열된 제2 타입 서브 화소(PX#2)의 전극들은 동일한 전극 라인으로 형성되었다가 서브 영역(SA)에서 분리될 수 있다. 제1 방향(DR1)의 가로가 제2 방향(DR2)의 세로보다 긴 실시예에서, 잉크젯 프린팅 장치(IJH)가 제1 방향(DR1)으로 이동함에 따라 복수의 전극(RME)들도 제1 방향(DR1)으로 연장되어 배치될 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예에 대하여 설명하기로 한다.
도 15는 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 복수의 화소들의 배열을 나타내는 개략도이다. 도 16은 도 15의 표시 장치의 제1 영역과 제2 영역의 경계에 배치된 서브 화소들의 배치를 나타내는 개략도이다. 도 16에서는 표시 영역(DPA)의 제2 방향(DR2) 일 측의 최외곽에서 제1 영역(AA1)과 제2 영역(AA2)에 배치된 몇몇 서브 화소(PXn)들을 도시하고 있다.
도 15 및 도 16을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 제1 영역(AA1) 및 제2 영역(AA2)이 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 타입 서브 화소(PX#1)를 포함한 제1 화소(PXA)와 제2 타입 서브 화소(PX#2)를 포함한 제2 화소(PXB)는 각각 동일한 화소 열에서 제2 방향(DR2)으로 배열되고, 제1 영역(AA1)과 제2 영역(AA2)은 제1 방향(DR1)을 따라 배열될 수 있다. 상술한 바와 같이, 표시 장치(10_1)는 제조 공정에서 잉크젯 프린팅 장치(IJH)의 이동 방향에 따라 제1 영역(AA1)과 제2 영역(AA2)의 위치, 및 각 서브 화소(PXn)들의 전극(RME) 배치가 달라질 수 있다. 본 실시예는 제1 타입 서브 화소(PX#1) 및 제2 타입 서브 화소(PX#2)의 배열이 다른 점에서 도 2 및 도 14의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
표시 장치(10_1)는 제1 방향(DR1)의 가로가 제2 방향(DR2)의 세로보다 긴 실시예에서, 잉크젯 프린팅 장치(IJH)는 제2 방향(DR2)으로 이동하면서 잉크(Ink)를 분사할 수 있다. 표시 장치(10_1)는 잉크젯 프린팅 장치(IJH)의 프린팅 산포에 대응하여 동일한 타입의 서브 화소(PX#1, PX#2)들이 제2 방향(DR2)을 따라 배열될 수 있고, 제1 타입 서브 화소(PX#1)와 제2 타입 서브 화소(PX#2)는 제1 방향(DR1)으로 이웃할 수 있다.
도면에 도시된 바와 같이, 제1 영역(AA1) 및 제2 영역(AA2)에 배치된 제1 화소(PXA) 및 제2 화소(PXB)의 전극(RME)들은 각각 제2 방향(DR2)으로 연장될 수 있다. 제2 방향(DR2)으로 배열된 제1 타입 서브 화소(PX#1)의 전극들은 동일한 전극 라인으로 형성되었다가 서브 영역(SA)에서 분리될 수 있다. 이와 유사하게, 제2 방향(DR2)으로 배열된 제2 타입 서브 화소(PX#2)의 전극들은 동일한 전극 라인으로 형성되었다가 서브 영역(SA)에서 분리될 수 있다. 제1 방향(DR1)의 가로가 제2 방향(DR2)의 세로보다 긴 실시예에서, 잉크젯 프린팅 장치(IJH)가 제2 방향(DR2)으로 이동함에 따라 복수의 전극(RME)들도 제2 방향(DR2)으로 연장되어 배치되고, 제1 영역(AA1)과 제2 영역(AA2)도 제2 방향(DR2)으로 연장된 형상을 가질 수 있다.
도 17은 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 복수의 화소들의 배열을 나타내는 개략도이다. 도 18은 도 17의 표시 장치에 배치된 제3 화소의 일 서브 화소를 나타내는 평면도이다. 도 18에서는 해당 서브 화소(PXn)에 배치된 전극(RME)의 구조를 명확하게 도시하기 위해 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)는 생략하여 도시하였다.
도 17 및 도 18을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제1 영역(AA1)과 제2 영역(AA2) 사이에 배치되고, 제1 영역(AA1) 및 제2 영역(AA2)에 배치된 서브 화소(PXn)들과 다른 전극 구조를 갖는 서브 화소(PXn)들이 배치된 제3 영역(AA3)을 더 포함할 수 있다. 제3 영역(AA3)에 배치된 서브 화소(PXn)들은 제1 영역(AA1) 및 제2 영역(AA2)에 배치된 서브 화소들인 제1 타입 서브 화소(PX#1) 및 제2 타입 서브 화소(PX#2)와 다른 전극 구조 및 직렬 수를 갖는 제3 타입 서브 화소(PX#3)들을 포함할 수 있다. 본 실시예는 제1 영역(AA1)과 제2 영역(AA2) 사이의 제3 영역(AA3)을 더 포함하여 프린팅 산포에 따른 휘도 차이를 더 세분화하여 보정한 점에서 도 2의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하고 제3 영역(AA3) 및 제3 타입 서브 화소(PX#3)의 구조에 대하여 설명하기로 한다.
표시 장치(10_2)는 제3 영역(AA3)은 제1 영역(AA1) 및 제2 영역(AA2) 사이에 배치되어 제1 방향(DR1)으로 연장될 수 있다. 제3 영역(AA3)은 도 2의 실시예에서 제1 영역(AA1) 중 제2 영역(AA2)과 인접한 화소 행에 형성될 수 있다. 그에 따라, 표시 영역(DPA)에는 제2 방향(DR2)을 따라 제2 영역(AA2), 제3 영역(AA3) 및 제1 영역(AA1)이 배열될 수 있다. 제1 영역(AA1)은 제2 방향(DR2)으로 이격된 제3 영역(AA3)들 사이에 배치되고, 제2 영역(AA2)도 제2 방향(DR2)으로 이격된 제3 영역(AA3)들 사이에 배치될 수 있다. 즉, 제3 영역(AA3)은 제1 영역(AA1)과 제2 영역(AA2) 사이에 배치된 것일 수 있다.
제3 영역(AA3)은 제2 영역(AA2)과 달리 잉크젯 프린팅 장치(IJH)의 최외곽 노즐보다 내측에 위치한 노즐에서 토출되는 잉크(Ink)들이 분사될 수 있다. 복수의 잉크젯 프린팅 장치(IJH)들이 동시에 프린팅 공정을 수행하더라도, 최외곽의 내측에 위치한 노즐은 다른 잉크젯 프린팅 장치(IJH)와 이웃하지 않을 수 있다. 이에 따라, 제3 영역(AA3)은 제2 방향(DR2)의 폭이 제2 영역(AA2) 중 내측 표시 영역(DPA)에 위치한 제2 영역(AA2)의 제2 방향(DR2) 폭보다 작을 수 있다.
제3 영역(AA3)에 배치된 제3 타입 서브 화소(PX#3)는 제1 영역(AA1)의 제1 타입 서브 화소(PX#1)와 제2 타입 서브 화소(PX#2) 사이의 휘도 차이를 줄이기 위해 배치될 수 있다. 제3 타입 서브 화소(PX#3)는 2단 직렬 구조의 제1 타입 서브 화소(PX#1)보다 많되 4단 직렬 구조의 제2 타입 서브 화소(PX#2)보다는 적은 수의 직렬 구조를 가질 수 있다.
일 실시예에서, 제3 타입 서브 화소(PX#3)는 제1 타입 서브 화소(PX#1)보다 많은 수의 전극(RME)들을 포함하되 제2 타입 서브 화소(PX#2)보다 적은 수의 전극(RME)들을 포함할 수 있다. 제3 타입 서브 화소(PX#3)는 제1 전극 그룹(RME#1)과 제2 전극 그룹(RME#2) 사이에 배치된 제3 전극 그룹(RME#3)을 더 포함할 수 있다.
제3 전극 그룹(RME#3)은 제1 전극(RME1)과 제3 전극(RME3) 사이에 배치되어 이들과 제1 방향(DR1)으로 이격된 제9 전극(RME9), 제2 전극(RME2)과 제4 전극(RME4) 사이에 배치되어 제9 전극(RME9)과 제2 방향(DR2)으로 이격된 제10 전극(RME10)을 포함할 수 있다. 발광 소자(ED)는 제1 전극 그룹(RME#1)들 상에 배치된 제1 발광 소자(ED1), 제2 전극 그룹(RME#2)들 상에 배치된 제2 발광 소자(ED2) 및 제3 전극 그룹(RME#3)들 상에 배치된 제3 발광 소자(ED3)를 포함할 수 있다. 제3 타입 서브 화소(PX#3)는 발광 영역(EMA)의 단위 면적 당 배치된 발광 소자(ED)의 개수가 제1 타입 서브 화소(PX#1)보다 적되 제2 타입 서브 화소(PX#2)보다 많을 수 있다.
접촉 전극(CNE)은 제1 타입 접촉 전극인 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)에 더하여, 제2 타입 접촉 전극으로 제2 전극(RME2)과 제9 전극(RME9) 상에 배치된 제3 접촉 전극(CNE3) 및 제10 전극(RME10)과 제3 전극(RME3) 상에 배치된 제4 접촉 전극(CNE4)을 더 포함할 수 있다. 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)는 제3 접촉 전극(CNE3)과 제4 접촉 전극(CNE4)을 통해 서로 직렬로 연결될 수 있다. 제3 타입 서브 화소(PX#3)는 제1 타입 서브 화소(PX#1)보다 많은 전극들을 포함하여 3단 직렬 연결 구조를 가질 수 있다. 일 실시예에 따른 표시 장치(10_2)는 제3 타입 서브 화소(PX#3) 및 이들이 배열된 제3 영역(AA3)을 더 포함하여, 제1 영역(AA1)과 제2 영역(AA2) 사이에서 단계적으로 휘도 차이가 발생할 수 있고, 각 영역(AA1, AA2, AA3)별 휘도 보정을 통해 표시 영역(DPA)의 휘도를 균일하게 조절할 수 있다.
도 19는 다른 실시예에 따른 표시 장치의 제1 화소의 일 서브 화소를 나타내는 평면도이다. 도 20은 도 19의 표시 장치의 제1 영역과 제2 영역의 경계에 배치된 서브 화소들의 배치를 나타내는 개략도이다. 도 19에서는 해당 서브 화소(PXn)에 배치된 전극(RME)의 구조를 명확하게 도시하기 위해 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)는 생략하여 도시하였다.
도 19 및 도 20을 참조하면, 일 실시예에 따른 표시 장치(10_3)는 제1 타입 서브 화소(PX#1)가 도 5보다 적은 수의 전극(RME)들을 포함할 수 있다. 제1 타입 서브 화소(PX#1)는 제3 전극(RME3) 및 제4 전극(RME4)이 생략되고 제1 전극(RME1)과 제2 전극(RME2)만을 포함한다. 표시 장치(10_3)의 제1 타입 서브 화소(PX#1)는 제1 전극(RME1) 상에 배치된 제1 접촉 전극(CNE1)과 제2 전극(RME2) 상에 배치된 제2 접촉 전극(CNE2)을 포함하여 복수의 발광 소자(ED)들이 1단 직렬 구조를 가질 수 있다.
제2 타입 서브 화소(PX#2)는 도 5에 도시된 서브 화소(PXn)와 동일한 구조를 가질 수 있다. 일 실시예에 따른 표시 장치(10_3)는 1단 직렬 구조의 제1 타입 서브 화소(PX#1)들이 배열된 제1 영역(AA1)과 2단 직렬 구조의 제2 타입 서브 화소(PX#2)들이 배열된 제2 영역(AA2)을 포함할 수 있다. 도 19의 제1 타입 서브 화소(PX#1)는 전극(RME)의 수가 적더라도 발광 영역(EMA)의 단위 면적 당 배치된 발광 소자(ED)의 개수는 제2 타입 서브 화소(PX#2)보다 더 많을 수 있다. 본 실시예는 제1 타입 서브 화소(PX#1)와 제2 타입 서브 화소(PX#2)가 각각 1단 직렬 구조 및 2단 직렬 구조를 갖는 점에서 도 5 및 도 8의 실시예와 차이가 있다.
도 21은 다른 실시예에 따른 표시 장치의 제2 화소의 일 서브 화소를 나타내는 평면도이다. 도 22는 도 21의 표시 장치의 제1 영역과 제2 영역의 경계에 배치된 서브 화소들의 배치를 나타내는 개략도이다. 도 21에서는 해당 서브 화소(PXn)에 배치된 전극(RME)의 구조를 명확하게 도시하기 위해 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)는 생략하여 도시하였다.
도 21 및 도 22를 참조하면, 일 실시예에 따른 표시 장치(10_4)는 제2 타입 서브 화소(PX#2)가 도 8보다 많은 수의 전극(RME)들을 포함할 수 있다. 제2 타입 서브 화소(PX#2)는 제1 전극 그룹(RME#1) 및 제2 전극 그룹(RME#2)이 각각 복수의 상부 전극(RME_A)들 및 복수의 하부 전극(RME_B)들을 더 포함할 수 있다. 표시 장치(10_4)의 제2 타입 서브 화소(PX#2)는 제1 전극 그룹(RME#1)이 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치된 4개의 상부 전극(RME_A)들을 더 포함하고 제2 전극 그룹(RME#2)은 제3 전극(RME3)과 제4 전극(RME4) 사이에 배치된 4개의 하부 전극(RME_B)들을 더 포함하여, 발광 영역(EMA)에는 12개의 전극(RME)들이 배치될 수 있다.
접촉 전극(CNE)은 제1 전극(RME1) 상에 배치된 제1 접촉 전극(CNE1)과 제4 전극(RME4) 상에 배치된 제2 접촉 전극(CNE2)에 더하여, 제1 전극 그룹(RME#1)과 제2 전극 그룹(RME#2)들에 걸쳐 배치된 복수의 접촉 전극(CNE_A)들, 및 복수의 제1 전극 그룹(RME#1)과 복수의 제2 전극 그룹(RME#2)에 걸쳐 배치된 복수의 접촉 전극(CNE_B)들을 더 포함할 수 있다. 도 21의 표시 장치(10_4)는 제2 타입 서브 화소(PX#2)가 더 많은 수의 전극(RME)들 및 접촉 전극(CNE)들을 포함하여 복수의 발광 소자(ED)들이 6단 직렬 구조를 가질 수 있다.
제1 타입 서브 화소(PX#1)는 도 8에 도시된 서브 화소(PXn)와 동일한 구조를 가질 수 있다. 일 실시예에 따른 표시 장치(10_4)는 4단 직렬 구조의 제1 타입 서브 화소(PX#1)들이 배열된 제1 영역(AA1)과 6단 직렬 구조의 제2 타입 서브 화소(PX#2)들이 배열된 제2 영역(AA2)을 포함할 수 있다. 도 21의 제1 타입 서브 화소(PX#2)는 전극(RME)의 수가 많더라도 발광 영역(EMA)의 단위 면적 당 배치된 발광 소자(ED)의 개수는 제1 타입 서브 화소(PX#1)보다 더 적을 수 있다. 본 실시예는 제1 타입 서브 화소(PX#1)와 제2 타입 서브 화소(PX#2)가 각각 4단 직렬 구조 및 6단 직렬 구조를 갖는 점에서 도 5 및 도 8의 실시예와 차이가 있다.
도 23은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 23에서는 해당 서브 화소(PXn)에 배치된 전극(RME)의 구조를 명확하게 도시하기 위해 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)는 생략하여 도시하였다.
도 23을 참조하면, 일 실시예에 따른 표시 장치(10_5)는 제2 타입 서브 화소(PX#2)가 도 21보다 더 많은 수의 전극(RME)들을 포함할 수 있다.
제2 타입 서브 화소(PX#2)는 제1 전극 그룹(RME#1)이 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치된 5개의 상부 전극(RME_A)들과 제2 전극(RME2)과 이격된 1개의 상부 전극(RME_A)을 더 포함하고, 제2 전극 그룹(RME#2)은 제3 전극(RME3)과 제4 전극(RME4) 사이에 배치된 5개의 하부 전극(RME_B)들과 제4 전극(RME4)과 이격된 1개의 하부 전극(RME_B)을 더 포함하여, 발광 영역(EMA)에는 16개의 전극(RME)들이 배치될 수 있다.
접촉 전극(CNE)은 제1 전극(RME1) 상에 배치된 제1 접촉 전극(CNE1)과 제2 전극(RME2) 상에 배치된 제2 접촉 전극(CNE2)에 더하여, 제1 전극 그룹(RME#1)과 제2 전극 그룹(RME#2)들에 걸쳐 배치된 복수의 접촉 전극(CNE_A)들, 및 복수의 제1 전극 그룹(RME#1)과 복수의 제2 전극 그룹(RME#2)에 걸쳐 배치된 복수의 접촉 전극(CNE_B)들을 더 포함할 수 있다. 도 23의 표시 장치(10_5)는 제2 타입 서브 화소(PX#2)가 더 많은 수의 전극(RME)들 및 접촉 전극(CNE)들을 포함하여 복수의 발광 소자(ED)들이 8단 직렬 구조를 가질 수 있다.
제1 타입 서브 화소(PX#1)는 도 21에 도시된 서브 화소(PXn)와 동일한 구조를 가질 수 있다. 일 실시예에 따른 표시 장치(10_5)는 6단 직렬 구조의 제1 타입 서브 화소(PX#1)들이 배열된 제1 영역(AA1)과 8단 직렬 구조의 제2 타입 서브 화소(PX#2)들이 배열된 제2 영역(AA2)을 포함할 수 있다. 도 23의 제1 타입 서브 화소(PX#2)는 전극(RME)의 수가 많더라도 발광 영역(EMA)의 단위 면적 당 배치된 발광 소자(ED)의 개수는 제1 타입 서브 화소(PX#1)보다 더 적을 수 있다. 본 실시예는 제1 타입 서브 화소(PX#1)와 제2 타입 서브 화소(PX#2)가 각각 6단 직렬 구조 및 7단 직렬 구조를 갖는 점에서 도 21의 실시예와 차이가 있다.
한편, 하나의 화소(PX)는 3개의 서브 화소(PXn)들을 포함할 수 있는데, 상술한 실시예들은 동일한 타입의 서브 화소(PX#1, PX#2)들이 각각 하나의 화소(PXA, PXA)를 구성한 실시예들이 예시되어 있다. 다만, 이에 제한되지 않으며, 하나의 화소(PX)를 구성하는 3개의 서브 화소(PXn)는 서로 다른 타입의 서브 화소(PX#1, PX#2)로 구성될 수도 있다.
도 24는 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 복수의 화소들의 배열을 나타내는 개략도이다. 도 25는 도 24의 표시 장치의 제1 영역과 제2 영역의 경계에 배치된 서브 화소들의 배치를 나타내는 개략도이다.
도 24 및 도 25를 참조하면, 일 실시예에 따른 표시 장치(10_6)는 제1 영역(AA1)과 제2 영역(AA2)이 제1 타입 서브 화소(PX#1) 및 제2 타입 서브 화소(PX#2)들의 배치를 기준으로 구분되고, 하나의 화소(PX)가 서로 다른 타입의 서브 화소(PX#1, PX#2)들을 포함할 수도 있다. 표시 영역(DPA)의 제1 영역(AA1)과 제2 영역(AA2)은 도 2의 실시예와 유사하게 서로 다른 타입의 서브 화소(PX#1, PX2)를 기준으로 구분될 수 있다. 다만, 3개의 서브 화소(PXn)들이 구성하는 하나의 화소(PX)는 도 2의 실시예와 달리 서로 다른 타입의 서브 화소(PX#1, PX#2)들을 모두 포함할 수 있다.
예를 들어, 도 2의 실시예는 3개의 제1 타입 서브 화소(PX#1)들이 하나의 제1 화소(PXA)를 구성하므로, 제1 영역(AA1)은 제1 화소(PXA)만이 배열될 수 있다. 또한, 3개의 제2 타입 서브 화소(PX#2)들은 하나의 제2 화소(PXB)를 구성하고, 제2 영역(AA2)은 제2 화소(PXB)만이 배열될 수 있다. 반면, 도 24 및 도 25의 실시예는 2개의 제1 타입 서브 화소(PX#1)와 하나의 제2 타입 서브 화소(PX#2)가 하나의 화소(PX)를 구성할 수 있으며, 하나의 화소(PX)는 제1 영역(AA1)과 제2 영역(AA2)에 걸쳐 배열될 수 있다. 표시 장치(10_6)는 제조 공정에서 프린팅 공정의 산포를 고려하여 서브 화소(PXn)들의 전극 구조를 설계할 수 있다. 전극(RME)의 구조는 하나의 화소(PX)가 아닌 하나의 서브 화소(PXn)를 기준으로 프린팅 공정의 산포에 따라 달라질 수 있다. 이에 따라, 표시 장치(10_6)는 서로 다른 타입의 서브 화소(PX#1, PX#2)들을 포함하는 복수의 화소(PX)들을 포함할 수 있다. 이 경우, 서브 화소(PXn)들의 직렬 연결 수에 따라 조절되는 휘도 보정은 화소(PX)가 아닌 서브 화소(PXn)들을 기준으로 수행될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
RME: 전극
ED: 발광 소자
CNE1~CNE3: 접촉 전극
CT1, CT2: 컨택부
EMA: 발광 영역 SA: 서브 영역
BNL1: 제1 뱅크 BNL2: 제2 뱅크
BNL3: 제3 뱅크
PAS1, PAS2, PAS3: 제1 내지 제3 절연층

Claims (20)

  1. 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 배열된 복수의 서브 화소들을 포함하고,
    상기 서브 화소는 발광 영역, 상기 발광 영역에 배치되어 상기 제1 방향으로 연장되고 서로 상기 제2 방향으로 이격된 복수의 전극들, 및 상기 제2 방향으로 이격된 복수의 상기 전극들 상에 배치된 복수의 발광 소자들을 포함하며,
    상기 서브 화소는 복수의 제1 타입 서브 화소들, 및 상기 발광 영역에 배치된 상기 전극의 개수가 상기 제1 타입 서브 화소와 다른 복수의 제2 타입 서브 화소들을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 타입 서브 화소는 상기 발광 영역의 단위 면적 당 상기 발광 소자들의 개수가 상기 제2 타입 서브 화소보다 많되, 상기 발광 영역에 배치된 상기 전극들의 개수는 상기 제2 타입 서브 화소보다 적은 표시 장치.
  3. 제2 항에 있어서,
    복수의 상기 제1 타입 서브 화소들이 상기 제1 방향 및 상기 제2 방향으로 배열된 복수의 제1 영역들, 및 상기 제1 영역과 이웃하며 상기 제2 타입 서브 화소가 상기 제1 방향 및 상기 제2 방향으로 배열된 복수의 제2 영역들을 포함하고,
    상기 제1 영역과 상기 제2 영역의 상기 제1 방향의 길이는 서로 동일한 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 영역 및 상기 제2 영역은 상기 제2 방향으로 교번하여 배열되고, 상기 제2 방향으로 이격된 서로 다른 상기 제2 영역들 사이의 간격은 서로 동일한 표시 장치.
  5. 제4 항에 있어서,
    복수의 상기 제2 영역 중 적어도 일부는 상기 제2 방향으로 측정된 폭이 다른 상기 제2 영역보다 작은 표시 장치.
  6. 제3 항에 있어서,
    상기 서브 화소는 상기 발광 영역과 상기 제1 방향으로 이격된 서브 영역을 더 포함하고,
    상기 제1 방향으로 배열된 복수의 상기 서브 화소들의 상기 전극들은 상기 서브 영역에서 서로 분리된 표시 장치.
  7. 제2 항에 있어서,
    복수의 상기 제1 타입 서브 화소들을 포함하는 복수의 제1 화소들, 및 복수의 상기 제2 타입 서브 화소들을 포함하는 복수의 제2 화소들을 포함하고, 복수의 상기 제1 화소 및 상기 제2 화소는 각각 상기 제1 방향으로 배열된 표시 장치.
  8. 제1 항에 있어서,
    상기 서브 화소는 제1 전극, 상기 제1 전극과 상기 제2 방향으로 이격된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 상에 배치된 제1 발광 소자를 포함하고,
    상기 제2 타입 서브 화소는 상기 제1 전극과 상기 제1 방향으로 이격된 제3 전극, 상기 제2 전극과 상기 제1 방향으로 이격된 제4 전극, 및 상기 제3 전극과 상기 제4 전극 상에 배치된 제2 발광 소자를 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 타입 서브 화소는 상기 제1 전극 상에 배치된 제1 접촉 전극, 및 상기 제2 전극 상에 배치된 제2 접촉 전극을 더 포함하고,
    상기 제1 접촉 전극은 상기 제1 발광 소자의 제1 단부와 접촉하고 상기 제2 접촉 전극은 상기 제1 발광 소자의 제2 단부와 접촉하는 표시 장치.
  10. 제8 항에 있어서,
    상기 제2 타입 서브 화소는 상기 제1 전극 상에 배치된 제1 접촉 전극, 상기 제4 전극 상에 배치된 제2 접촉 전극, 및 상기 제2 전극과 상기 제3 전극 상에 배치된 제3 접촉 전극을 더 포함하고,
    상기 제1 접촉 전극은 상기 제1 발광 소자의 제1 단부와 접촉하고,
    상기 제3 접촉 전극은 상기 제1 발광 소자의 제2 단부 및 상기 제2 발광 소자의 제1 단부와 접촉하며,
    상기 제2 접촉 전극은 상기 제2 발광 소자의 제2 단부와 접촉하는 표시 장치.
  11. 제1 항에 있어서,
    상기 서브 화소는 제1 전극, 상기 제1 전극과 상기 제2 방향으로 이격된 제2 전극, 상기 제1 전극과 상기 제1 방향으로 이격된 제3 전극, 및 상기 제2 전극과 상기 제1 방향으로 이격된 제4 전극을 포함하고,
    상기 제2 타입 서브 화소는 상기 제1 전극과 상기 제2 전극 사이에 배치된 제5 전극, 상기 제2 전극과 상기 제2 방향으로 이격된 제6 전극, 상기 제5 전극과 상기 제1 방향으로 이격된 제7 전극 및 상기 제6 전극과 상기 제1 방향으로 이격된 제8 전극을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 타입 서브 화소는 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 발광 소자, 상기 제3 전극 및 상기 제4 전극 상에 배치된 제2 발광 소자, 상기 제1 전극 상에 배치된 제1 접촉 전극, 및 상기 제2 전극 상에 배치된 제2 접촉 전극을 더 포함하는 표시 장치.
  13. 제11 항에 있어서,
    상기 제2 타입 서브 화소는 상기 제1 전극 및 상기 제5 전극 상에 배치된 제1 발광 소자,
    상기 제2 전극 및 상기 제6 전극 상에 배치된 제2 발광 소자,
    상기 제3 전극 및 상기 제7 전극 상에 배치된 제3 발광 소자,
    상기 제4 전극 및 상기 제8 전극 상에 배치된 제4 발광 소자,
    상기 제1 전극 상에 배치된 제1 접촉 전극, 상기 제2 전극 상에 배치된 제2 접촉 전극,
    상기 제5 전극과 상기 제3 전극 상에 배치된 제3 접촉 전극,
    상기 제7 전극과 상기 제8 전극 상에 배치된 제4 접촉 전극 및
    상기 제4 전극과 상기 제6 전극 상에 배치된 제4 접촉 전극을 더 포함하는 표시 장치.
  14. 제11 항에 있어서,
    상기 서브 화소는 상기 제1 전극과 상기 제3 전극 사이에 배치된 제9 전극 및 상기 제9 전극과 상기 제2 방향으로 이격되고 상기 제2 전극과 상기 제4 전극 사이에 배치된 제10 전극을 더 포함하는 제3 타입 서브 화소를 더 포함하는 표시 장치.
  15. 복수의 서브 화소들을 포함하는 복수의 화소들이 배치된 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고,
    상기 서브 화소는 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 이격된 복수의 전극들을 포함하는 제1 전극 그룹;
    상기 제1 전극 그룹과 상기 제1 방향으로 이격되고, 상기 제2 방향으로 이격된 복수의 상기 전극들을 포함하는 제2 전극 그룹; 및
    상기 제1 방향으로 이격된 상기 전극들 상에 배치된 복수의 발광 소자들을 포함하고,
    상기 화소는 복수의 제1 화소들, 및 상기 서브 화소에 배치된 상기 전극들의 개수가 상기 제1 화소와 다른 복수의 제2 화소들을 포함하며,
    상기 표시 영역은 상기 제1 화소들이 배열된 복수의 제1 영역들, 및 상기 제2 화소들이 배열된 복수의 제2 영역들을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 서브 화소는 상기 발광 소자 및 상기 전극들이 배치된 발광 영역을 포함하고,
    상기 제1 화소는 상기 발광 영역의 단위 면적 당 상기 발광 소자들의 개수가 상기 제2 화소보다 많되, 상기 발광 영역에 배치된 상기 전극들의 개수가 상기 제2 화소보다 적은 표시 장치.
  17. 제15 항에 있어서,
    상기 제1 영역 및 상기 제2 영역은 상기 제1 방향으로 연장되며 상기 제2 방향으로 서로 교번하여 배열되고,
    상기 제1 영역과 상기 제2 영역의 상기 제1 방향의 길이는 서로 동일한 표시 장치.
  18. 제17 항에 있어서,
    상기 제2 방향으로 이격된 상기 제2 영역들 사이에는 상기 제1 영역이 배치되고,
    상기 제2 방향으로 이격된 서로 다른 상기 제2 영역 사이의 간격은 서로 동일한 표시 장치.
  19. 제18 항에 있어서,
    상기 표시 영역 중 상기 제2 방향의 최외곽 표시 영역에 배치된 상기 제2 영역의 폭은 상기 표시 영역 중 내측 표시 영역에 배치된 상기 제2 영역의 폭보다 작은 표시 장치.
  20. 제18 항에 있어서,
    상기 제1 영역 및 상기 제2 영역 사이에 배치되고 상기 서브 화소에 배치된 상기 전극들의 개수가 상기 제1 화소 및 상기 제2 화소와 다른 제3 화소들이 배열된 제3 영역을 더 포함하는 표시 장치.
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