KR20210148539A - 표시 장치 - Google Patents

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KR20210148539A
KR20210148539A KR1020200065039A KR20200065039A KR20210148539A KR 20210148539 A KR20210148539 A KR 20210148539A KR 1020200065039 A KR1020200065039 A KR 1020200065039A KR 20200065039 A KR20200065039 A KR 20200065039A KR 20210148539 A KR20210148539 A KR 20210148539A
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light emitting
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이지혜
김경배
박노경
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 복수의 발광 영역들을 포함하는 화소, 상기 화소의 상기 발광 영역들 외부에 배치되어 제1 방향 및 제2 방향으로 연장된 제1 전압 배선과 제2 전압 배선, 상기 각 발광 영역에 배치되어 일 방향으로 연장된 복수의 제1 전극과 제2 전극, 상기 제1 전극과 제2 전극 상에 배치된 복수의 발광 소자들, 상기 제1 전극 및 상기 발광 소자와 접촉하는 제1 접촉 전극들 및 상기 제2 전극 및 상기 발광 소자와 접촉하는 제2 접촉 전극들, 및 상기 제1 전압 배선과 중첩하며 상기 발광 영역들의 외부에 배치된 제1 전극 라인 및 상기 제2 전압 배선과 중첩하며 상기 발광 영역들의 외부에 배치된 제2 전극 라인을 포함하고, 상기 제1 전극 및 제1 전극 라인은 각각 상기 제1 전압 배선과 전기적으로 연결되고, 상기 제2 전극 및 상기 제2 전극 라인은 각각 상기 제2 전압 배선과 전기적으로 연결된다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 전압이 인가되는 배선을 보다 하부의 도전층으로 형성하여 공정 수가 감소된 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 상기 배선을 발광 영역에서 벗어나도록 배치하여 제조 공정 중 발광 소자들이 원하지 않는 영역에 정렬되는 것을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 복수의 발광 영역들을 포함하는 화소, 상기 화소의 상기 발광 영역들 외부에 배치되어 제1 방향 및 제2 방향으로 연장된 제1 전압 배선과 제2 전압 배선, 상기 발광 영역에 각각 배치되어 일 방향으로 연장된 복수의 제1 전극과 제2 전극, 상기 제1 전극과 제2 전극 상에 배치된 복수의 발광 소자들, 상기 제1 전극 및 상기 발광 소자와 접촉하는 제1 접촉 전극들 및 상기 제2 전극 및 상기 발광 소자와 접촉하는 제2 접촉 전극들, 및 상기 제1 전압 배선과 중첩하며 상기 발광 영역들의 외부에 배치된 제1 전극 라인 및 상기 제2 전압 배선과 중첩하며 상기 발광 영역들의 외부에 배치된 제2 전극 라인을 포함하고, 상기 제1 전극 및 제1 전극 라인은 각각 상기 제1 전압 배선과 전기적으로 연결되고, 상기 제2 전극 및 상기 제2 전극 라인은 각각 상기 제2 전압 배선과 전기적으로 연결된다.
상기 제1 전압 배선은 상기 제1 방향으로 연장된 제1 배선 가로부 및 상기 제2 방향으로 연장된 제1 배선 세로부를 포함하고, 상기 제2 전압 배선은 상기 제1 방향으로 연장된 제2 배선 가로부 및 상기 제2 방향으로 연장된 제2 배선 세로부를 포함할 수 있다.
상기 제1 배선 세로부 및 상기 제2 배선 세로부은 상기 제1 배선 가로부 및 상기 제2 배선 가로부와 서로 다른 층에 배치된 도전층으로 이루어질 수 있다.
상기 제1 배선 가로부와 상기 제1 배선 세로부와 교차하는 영역에 형성된 제1 배선 컨택홀 및 상기 제2 배선 가로부와 상기 제2 배선 세로부가 교차하는 영역에 형성된 제2 배선 컨택홀을 포함할 수 있다.
상기 제1 배선 세로부는 상기 발광 영역들로부터 상기 제1 방향 상기 일 측에 배치되고, 상기 제2 배선 세로부는 상기 제1 방향 타 측에 배치되며, 상기 제2 배선 가로부는 상기 발광 영역들로부터 상기 제2 방향 일 측에 배치되고 상기 제1 배선 가로부는 상기 제2 방향 타 측에 배치될 수 있다.
상기 제1 전극 라인은 상기 제1 배선 세로부와 두께 방향으로 중첩하도록 배치되고 상기 제2 전극 라인은 상기 제2 배선 세로부와 두께 방향으로 중첩하도록 배치되며, 상기 제2 전극들은 각각 상기 제2 전극 라인과 직접 연결될 수 있다.
상기 제1 전극 및 상기 제2 전극은 상기 제1 방향으로 연장되고, 상기 제1 전극은 상기 제1 전극 라인과 이격되어 배치되되 제1 전극 컨택홀을 통해 제1 전압 배선과 전기적으로 연결될 수 있다.
상기 제1 배선 세로부와 중첩하도록 배치되며 상기 제1 배선 세로부와 연결된 제1 도전 패턴 및 상기 제1 배선 세로부와 중첩하도록 배치되며 상기 제2 배선 세로부와 연결된 제2 도전 패턴을 더 포함하고, 상기 제2 전극 라인은 상기 제2 도전 패턴과 중첩하는 부분에 형성된 제2 전극 컨택홀을 통해 상기 제2 도전 패턴과 접촉하고, 상기 제1 전극 라인은 상기 제1 도전 패턴과 중첩하는 부분에 형성된 제3 전극 컨택홀을 통해 상기 제1 도전 패턴과 접촉할 수 있다.
상기 제1 전극 라인은 상기 제2 방향으로 연장된 제1 전극 줄기부 및 상기 제1 전극 줄기부에서 상기 제1 방향으로 분지된 제1 전극 가지부를 포함하고, 상기 제2 전극 라인은 상기 제2 방향으로 연장된 제2 전극 줄기부 및 상기 제2 전극 줄기부에서 상기 제1 방향으로 분지된 제2 전극 가지부를 포함하며, 상기 제1 전극 가지부 및 상기 제2 전극 가지부는 각각 상기 제1 배선 가로부 및 상기 제2 배선 가로부와 두께 방향으로 중첩할 수 있다.
상기 제1 전극과 상기 제2 전극은 각각 상기 제2 방향으로 연장되고, 상기 제2 전극은 상기 제2 전극 가지부와 직접 연결되고 상기 제1 전극은 상기 제1 전극 가지부와 이격되어 배치될 수 있다.
상기 발광 영역과 상기 전극들이 연장된 일 방향으로 이격되어 배치된 복수의 절단부 영역을 더 포함하고, 상기 제1 전극과 상기 제1 전극 라인은 상기 절단부 영역을 사이에 두고 서로 이격될 수 있다.
상기 각 발광 영역 내에 배치되어 상기 제1 전극과 상기 제2 전극이 연장된 상기 일 방향으로 연장된 복수의 제1 뱅크들, 및 상기 발광 영역들을 둘러싸도록 배치된 제2 뱅크를 더 포함하고, 상기 제1 전압 배선과 상기 제2 전압 배선은 상기 제2 뱅크와 두께 방향으로 중첩할 수 있다.
상기 발광 영역은 서로 이격된 제1 발광 영역, 제2 발광 영역 및 제3 발광 영역을 포함하고, 상기 제1 전극과 상기 제2 전극은 상기 제1 내지 제3 발광 영역에 각각 배치되되, 상기 각 발광 영역에 배치된 상기 제2 전극들은 동일한 상기 제2 전극 라인과 직접 연결될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 방향 및 제2 방향으로 배열되어 복수의 화소열 및 복수의 화소행에 배치되고, 복수의 발광 영역들을 포함하는 화소들, 상기 제1 방향 및 상기 제2 방향으로 연장되어 상기 화소열 및 상기 화소행들 사이에 배치된 제1 전압 배선과 제2 전압 배선, 상기 제1 전압 배선과 중첩하도록 배치되고 상기 제1 전압 배선과 연결된 제1 전극 라인 및 상기 제2 전압 배선과 중첩하도록 배치되고 상기 제2 전압 배선과 연결된 제2 전극 라인, 상기 화소의 상기 발광 영역에 배치되며 일 방향으로 연장된 복수의 제1 전극들과 제2 전극들 및 제1 단부가 상기 제1 전극 상에 배치되고 제2 단부가 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하고, 상기 각 화소에 배치된 상기 제1 전극들은 상기 제1 전극 라인과 이격되고 상기 제2 전극들은 상기 제2 전극 라인과 연결되며, 상기 화소는 상기 발광 소자의 제1 단부가 상기 제1 방향의 일 측을 향하도록 배치되고 상기 제1 전극이 상기 제2 전극의 상기 제1 방향 일 측에 이격되어 배치된 복수의 제1 타입 화소를 포함한다.
상기 복수의 제1 타입 화소는 제1 화소열에서 상기 제2 방향으로 배열되고, 상기 화소는 제2 화소열에 배치되어 상기 발광 소자의 제1 단부가 상기 제1 방향 타 측을 향하도록 배치되고 상기 제1 전극 및 상기 제2 전극이 상기 제2 방향으로 연장된 가상선을 기준으로 상기 제1 타입 화소와 대칭적으로 배치된 복수의 제2 타입 화소를 포함할 수 있다.
상기 화소는 상기 발광 소자의 제1 단부가 상기 제1 방향 일 측을 향하도록 배치되고 상기 제1 전극 및 상기 제2 전극이 상기 제1 방향으로 연장된 가상선을 기준으로 상기 제1 타입 화소와 대칭적으로 배치된 복수의 제3 타입 화소 및 상기 발광 소자의 제1 단부가 상기 제1 방향 타 측을 향하도록 배치되고 상기 제1 전극 및 상기 제2 전극이 상기 제1 방향으로 연장된 가상선을 기준으로 상기 제2 타입 화소와 대칭적으로 배치된 복수의 제4 타입 화소를 포함할 수 있다.
상기 제1 타입 화소 및 상기 제2 타입 화소의 상기 제1 전극은 각각 상기 제3 타입 화소 및 상기 제4 타입 화소의 상기 제1 전극과 서로 상기 제2 방향으로 나란하게 배치될 수 있다.
상기 제1 화소열은 상기 제1 타입 화소와 상기 제3 타입 화소가 상기 제2 방향을 따라 교번적으로 배치되고, 상기 제2 화소열은 상기 제2 타입 화소와 상기 제4 타입 화소가 상기 제2 방향을 따라 교번적으로 배치될 수 있다.
상기 제1 화소열은 상기 제1 타입 화소와 상기 제4 타입 화소가 상기 제2 방향을 따라 교번적으로 배치되고, 상기 제2 화소열은 상기 제2 타입 화소와 상기 제3 타입 화소가 상기 제2 방향을 따라 교번적으로 배치될 수 있다.
상기 제1 화소열 및 상기 제2 화소열은 각각 상기 제1 타입 화소와 상기 제4 타입 화소가 상기 제2 방향을 따라 교번적으로 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 발광 영역의 외부에 전압 배선들과 전극 라인들을 배치하여 제조 공정 중 전극 라인의 하부 배선과 등전위를 형성하여 발광 소자들이 이탈되는 것을 방지할 수 있다. 또한, 표시 장치는 각 화소 당 한 쌍이 전압 배선들이 배치되어 복수의 서브 화소들이 동일한 전압 배선을 공유할 수 있고, 단위 면적 당 배치되는 배선 수를 줄일 수 있어 초고해상도 표시 장치의 구현에 이점이 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소에 배치된 배선들을 나타내는 개략적인 평면도이다.
도 5는 일 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 도전층들을 나타내는 레이아웃도이다.
도 6은 일 실시예에 따른 표시 장치의 일 화소에 포함된 제1 도전층, 제2 도전층 및 반도체층의 배치를 나타내는 레이아웃도이다.
도 7은 일 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 전극들과 뱅크들을 나타내는 개략적인 평면도이다.
도 8은 도 5 및 도 7의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다.
도 9는 도 5 및 도 7의 Q4-Q4'선, Q5-Q5'선 및 Q6-Q6'선을 따라 자른 단면도이다.
도 10은 일 실시예에 따른 표시 장치의 일 화소에 배치된 전압 배선들과 전극 및 전극 라인들의 배치를 나타내는 개략도이다.
도 11은 도 10의 Q7-Q7'선 및 Q8-Q8'선을 따라 자른 단면도이다.
도 12는 일 실시예에 따른 표시 장치의 복수의 화소들에 배치된 전압 배선들 및 전극 라인들의 배치를 나타내는 개략도이다.
도 13은 일 실시예에 따른 발광 소자의 개략도이다.
도 14 내지 도 16은 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 평면도들이다.
도 17은 다른 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 전극들과 뱅크들을 나타내는 개략적인 평면도이다.
도 18 및 도 19는 도 17의 표시 장치의 제조 공정 중 일부를 나타내는 평면도들이다.
도 20은 또 다른 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 전극들과 뱅크들을 나타내는 개략적인 평면도이다.
도 21은 또 다른 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 전극들과 뱅크들을 나타내는 개략적인 평면도이다.
도 22 내지 도 25는 다른 실시예에 따른 표시 장치의 복수의 화소들에 배치된 전압 배선들 및 전극 라인들의 배치를 나타내는 개략도이다.
도 26은 다른 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 전극들과 뱅크들을 나타내는 개략적인 평면도이다.
도 27은 도 26의 Q9-Q9'선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 장치(10)를 기준으로 상부 방향, 즉 제3 방향(DR3)의 일 방향을 가리키고, “하부”, “바텀”, “하면”은 제3 방향(DR3)의 타 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 제1 방향(DR1)의 일 방향, “우”는 제1 방향(DR1)의 타 방향, “상”은 제2 방향(DR2)의 일 방향, “하”는 제2 방향(DR2)의 타 방향을 가리킨다.
도 1를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(ED)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 복수의 배선은 스캔 라인(SCL), 센싱 라인(SSL), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL) 등을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다.
스캔 라인(SCL)과 센싱 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 표시 영역(DPA)의 제1 방향(DR1) 일 측에 배치될 수 있지만, 이에 제한되지 않는다. 스캔 구동부(SDR)는 신호 배선 패턴(CWL)과 연결되고, 신호 배선 패턴(CWL)의 적어도 일 단부는 비표시 영역(NDA) 상에서 패드(WPD_CW)를 형성하여 외부 장치와 연결될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로써 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 라인(DTL)과 초기화 전압 배선(VIL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 배치된다. 후술할 바와 같이, 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분이 서로 다른 층에 배치된 도전층으로 이루어지고, 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있다. 다만, 이에 제한되지 않는다. 표시 장치(10)의 각 화소(PX)들은 적어도 하나의 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)에 접속될 수 있다.
데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 표시 영역(DPA)의 제2 방향(DR2) 일 측에 패드 영역(PDA)에 배치되고, 초기화 전압 배선(VIL)의 배선 패드(WPD_Vint, 이하, '초기화 전압 패드'), 제1 전압 배선(VDL)의 배선 패드(WPD_VDD, 이하 제1 전원 패드') 및 제2 전압 배선(VSL)의 배선 패드(WPD_VSS, 이하, '제2 전원 패드')는 표시 영역(DPA)의 제2 방향(DR2) 타 측에 위치하는 패드 영역(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 초기화 전압 패드(WPD_Vint), 제1 전원 패드(WPD_VDD) 및 제2 전원 패드(WPD_VSS)가 모두 동일한 영역, 예컨대 표시 영역(DPA)의 상측에 위치한 비표시 영역(NDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(PXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(PXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(PXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VDL)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VSL)에 연결될 수 있다. 또한, 발광 다이오드(EL)의 타 단은 제2 트랜지스터(T2)의 소스 전극에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VDL)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VDL)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 센싱 라인(SSL)의 센싱 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 센싱 라인(SSL)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 또한, 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 4는 일 실시예에 따른 표시 장치의 일 화소에 배치된 배선들을 나타내는 개략적인 평면도이다. 도 4에서는 표시 장치(10)의 각 화소(PX)에 배치되는 복수의 배선들과 제2 뱅크(BNL2)의 개략적인 형상을 도시하며 각 서브 화소(PXn)의 발광 영역(EMA1, EMA2, EMA3)에 배치된 부재들과 그 하부에 배치된 몇몇 도전층들은 생략하여 도시하고 있다. 이하의 각 도면들에, 제1 방향(DR1)의 양 측은 각각 좌측과 우측으로, 제2 방향(DR2)의 양 측은 각각 상측과 하측으로 지칭될 수 있다. 또한, 도 4에서는 하나의 화소(PX)와 이에 제1 방향(DR1)으로 인접한 다른 화소(PX)의 일부 영역이 함께 도시되어 있다.
도 4를 참조하면, 표시 장치(10)의 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다.
표시 장치(10)의 하나의 화소(PX)는 복수의 발광 영역(EMA1, EMA2, EMA3)들을 포함하고, 각 서브 화소(PXn)들은 발광 영역(EMA1, EMA2, EMA3) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA1, EMA2, EMA3)은 발광 소자(도 13의 'ED')가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(ED)가 배치된 영역을 포함하여, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
화소(PX)의 제1 발광 영역(EMA1)은 제1 서브 화소(PX1)에 배치되고, 제2 발광 영역(EMA2)은 제2 서브 화소(PX2), 제3 발광 영역(EMA3)은 제3 서브 화소(PX3)에 배치된다. 각 서브 화소(PXn)는 서로 다른 종류의 발광 소자(ED)를 포함하여 제1 내지 제3 발광 영역(EMA1, EMA2, EMA3)에서는 각각 서로 다른 색의 광이 방출될 수 있다. 예를 들어, 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)는 동일한 발광 소자(ED)를 포함하여 각 발광 영역(EMA1, EMA2, EMA3) 또는 하나의 화소(PX)에서는 동일한 색의 광이 방출될 수도 있다.
또한, 화소(PX)는 발광 영역(EMA1, EMA2, EMA3)과 이격되어 배치된 복수의 절단부 영역(CBA)을 포함할 수 있다. 절단부 영역(CBA)은 각 서브 화소(PXn)의 발광 영역(EMA1, EMA2, EMA3)에서 제2 방향(DR2) 일 측에 배치되어 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA1, EMA2, EMA3) 사이에 배치될 수 있다. 복수의 발광 영역(EMA1, EMA2, EMA3)들과 절단부 영역(CBA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 발광 영역(EMA1, EMA2, EMA3)과 절단부 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 절단부 영역(CBA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(도 7의 'RME1', 'RME2') 일부가 배치될 수 있다. 각 서브 화소(PXn)마다 배치되는 전극(RME1, RME2)들 중 일부는 절단부 영역(CBA)에서 분리되어 배치될 수 있다.
제2 뱅크(BNL2)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제2 뱅크(BNL2)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제2 뱅크(BNL2)는 서브 화소(PXn)마다 배치된 발광 영역(EMA1, EMA2, EMA3)과 절단부 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제2 뱅크(BNL2)에 대한 보다 자세한 설명은 후술하기로 한다.
표시 장치(10)의 각 화소(PX)에는 복수의 상술한 배선들이 배치된다. 예를 들어, 표시 장치(10)는 제1 방향(DR1)으로 연장되어 배치된 스캔 라인(SCL) 및 센싱 라인(SSL)에 더하여, 제1 전압 배선(VDL)과 제2 전압 배선(VSL)의 배선 가로부(VDL_H, VSL_H)들을 포함한다. 또한, 표시 장치(10)는 제2 방향(DR2)으로 연장되어 배치된 복수의 데이터 라인(DTL), 초기화 전압 배선(VIL), 및 전압 배선(VDL, VSL)들의 배선 세로부(VDL_V, VSL_V)들을 포함한다.
각 화소(PX)에 배치되어 발광 다이오드(EL)에 접속되는 회로층의 배선들 및 회로 소자들은 각각 제1 내지 제3 서브 화소(PX1, PX2, PX3)에 접속될 수 있다. 다만, 상기 배선들과 회로 소자들은 각 서브 화소(PXn)가 차지하는 영역에 대응되어 배치되지 않고, 하나의 화소(PX) 내에서 서브 화소(PXn)의 위치와 무관하게 배치될 수 있다. 즉, 일 실시예에 따른 표시 장치(10)는 각 서브 화소(PXn)의 발광 다이오드(EL)를 구동하기 위한 회로층들이 화소(PX) 내에서 서브 화소(PXn)의 위치와 무관하게 배치될 수 있다.
하나의 화소(PX)는 제1 내지 제3 서브 화소(PX1, PX2, PX3)를 포함하여 이에 접속되는 회로층이 특정 패턴으로 배치되며, 상기 패턴들은 서브 화소(PXn)가 아닌 하나의 화소(PX)를 단위로 반복 배열될 수 있다. 하나의 화소(PX)에 배치된 서브 화소(PXn)들은 발광 영역(EMA1, EMA2, EMA3)을 기준으로 구분된 영역이며, 이들에 접속된 회로층은 서브 화소(PXn)의 영역과 무관하게 배치될 수 있다. 표시 장치(10)는 단위 화소(PX)를 기준으로 상기 회로층의 배선들과 소자들을 반복 배치함으로써 각 서브 화소(PXn)에 접속되는 배선들 및 소자들이 차지하는 면적을 최소화할 수 있고, 단위 면적 당 많은 수의 화소(PX) 및 서브 화소(PXn)를 포함할 수 있어 초고해상도 표시 장치를 구현할 수 있다.
복수의 데이터 라인(DTL1, DTL2, DTL3)들은 제2 방향(DR2)으로 연장되어 제2 방향(DR2)으로 배열된 복수의 화소(PXn)들에 걸쳐 배치된다. 표시 영역(DPA)에는 복수의 데이터 라인(DTL1, DTL2, DTL3)들이 제2 방향(DR2)으로 배열된 복수의 화소(PX)들에 배치되고, 이들은 서로 제1 방향(DR1)으로 이격될 수 있다. 하나의 화소(PX)에는 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들이 배치되고, 이들은 각 서브 화소, 예를 들어 제1 내지 제3 서브 화소(PX1, PX2, PX3)에 접속될 수 있다. 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)들은 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 일 예로, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)가 제1 방향(DR1) 일 측으로 순차 배열된 반면, 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)들은 제1 방향(DR1) 타 측 방향으로 순차 배열될 수 있다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 다른 도전층에 배치된 도전 패턴을 통해 제2 트랜지스터(T2)와 연결되어 제2 트랜지스터(T2)에 데이터 신호를 인가할 수 있다. 다만, 상술한 바와 같이, 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들은 제1 내지 제3 서브 화소(PX1, PX2, PX3)가 차지하는 영역에 각각 대응되어 배치되지 않고, 하나의 화소(PX) 내에서 특정 위치에 배치될 수 있다. 도면에서는 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들이 제1 서브 화소(PX1)와 제2 서브 화소(PX2)에 걸쳐 배열된 것이 예시되어 있으나, 이에 제한되지 않는다.
초기화 전압 배선(VIL)은 제2 방향(DR2)으로 연장되어, 제2 방향(DR2)으로 배열된 복수의 화소(PX)들에 걸쳐 배치된다. 표시 영역(DPA)에는 복수의 초기화 전압 배선(VIL)들이 제1 방향(DR1)으로 이격되어 배치되고, 각 초기화 전압 배선(VIL)들은 동일한 열에 배열된 복수의 화소(PX)들에 걸쳐 배치될 수 있다. 초기화 전압 배선(VIL)은 평면도 상 제1 데이터 라인(DTL1)의 좌측에 배치될 수 있다. 초기화 전압 배선(VIL)은 제1 방향(DR1)으로 배열된 하나의 화소(PX) 당 한 배선이 배치될 수 있고, 다른 도전층에 배치된 도전 패턴과 연결되어 각 서브 화소(PXn)들에 접속될 수 있다. 초기화 전압 배선(VIL)은 제3 트랜지스터(T3)의 드레인 전극과 전기적으로 연결될 수 있고, 제3 트랜지스터(T3)에 초기화 전압을 인가할 수 있다.
제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 배치될 수 있다. 일 실시예에서, 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 각각 제2 방향(DR2)으로 연장되어 배치된 배선 세로부(VDL_V, VSL_V)를 포함할 수 있다. 배선 세로부(VDL_V, VSL_V)들은 제2 방향(DR2)으로 연장되어 제2 방향(DR2)으로 이웃하는 복수의 화소(PX)에 걸쳐 배치된다. 제1 전압 배선(VDL)의 제1 배선 세로부(VDL_V)는 각 화소(PX)의 중심부를 기준으로 제1 방향(DR1) 일 측인 우측에 배치되고, 제2 전압 배선(VSL)의 제2 배선 세로부(VSL_V)는 제1 방향(DR1) 타 측인 좌측에 배치될 수 있다. 각 배선 세로부(VDL_V, VSL_V)들은 후술하는 배선 가로부(VDL_H, VSL_H)들과 교차할 수 있고, 이들이 서로 교차하는 영역에서 컨택홀을 통해 상호 연결되어 하나의 전압 배선(VDL, VSL)을 구성할 수 있다.
데이터 라인(DTL1, DTL2, DTL3)들, 초기화 전압 배선(VIL), 및 전압 배선(VDL, VSL)들의 배선 세로부(VDL_V, VSL_V)들은 각각 제1 도전층으로 이루어질 수 있다. 제1 도전층은 상기 배선들 및 라인들에 더하여 다른 도전층을 더 포함할 수 있다.
스캔 라인(SCL)과 센싱 라인(SSL)은 제1 방향(DR1)으로 연장되어 제1 방향(DR1)으로 배열된 복수의 화소(PX)들에 걸쳐 배치된다. 예를 들어, 복수의 스캔 라인(SCL)들과 센싱 라인(SSL)들은 제2 방향(DR2)으로 이격되어 배치되고, 각 스캔 라인(SCL)들과 센싱 라인(SSL)들은 동일한 행으로 배열된 복수의 화소(PXn)들에 걸쳐 배치될 수 있다. 스캔 라인(SCL)은 평면도 상 각 화소(PX)의 중심을 기준으로 하측에 배치되고 센싱 라인(SSL)은 평면도 상 각 화소(PX)의 중심을 기준으로 상측에 배치될 수 있다. 스캔 라인(SCL)과 센싱 라인(SSL)은 발광 영역(EMA1, EMA2, EMA3)의 외곽부에 위치한 비발광 영역에 배치될 수 있으나, 센싱 라인(SSL)의 일부는 발광 영역(EMA1, EMA2, EMA3)에 걸쳐 배치될 수도 있다. 또한, 스캔 라인(SCL)과 센싱 라인(SSL)은 제1 도전층 상에 배치된 제2 도전층에 배치되어 제2 방향(DR2)으로 연장된 게이트 패턴과 연결될 수 있고, 상기 게이트 패턴은 제2 트랜지스터(T2) 또는 제3 트랜지스터(T3)의 게이트 전극을 구성할 수 있다.
제1 전압 배선(VDL) 및 제2 전압 배선(VSL)의 배선 가로부(VDL_H, VSL_H)들은 제1 방향(DR1)으로 연장되어 제1 방향(DR1)으로 이웃하는 복수의 화소(PX)에 걸쳐 배치된다. 복수의 배선 가로부(VDL_H, VSL_H)들은 각각 제2 방향(DR2)으로 이격되어 배치되고, 각 배선 가로부(VDL_H, VSL_H)들은 동일한 행에 배열된 복수의 화소(PX)들에 걸쳐 배치될 수 있다. 제1 전압 배선(VDL)의 제1 배선 가로부(VDL_H)는 각 화소(PX)의 중심부를 기준으로 제2 방향(DR2) 타 측인 하측에 배치되고, 제2 전압 배선(VSL)의 제2 배선 가로부(VSL_H)는 제2 방향(DR2) 일 측인 상측에 배치될 수 있다. 배선 세로부(VDL_V, VSL_V)와 배선 가로부(VDL_H, VSL_H)는 서로 다른 층에 배치된 도전층으로 이루어질 수 있고, 이들은 컨택홀을 통해 연결될 수 있다. 예를 들어, 제1 배선 가로부(VDL_H)는 화소(PX)의 하측에 배치되어 제1 배선 세로부(VDL_V)와 교차하는 부분에서 컨택홀을 통해 연결되되 제2 배선 세로부(VSL_V)와 교차하는 부분에서는 서로 연결되지 않을 수 있다. 이와 유사하게, 제2 배선 가로부(VSL_H)는 화소(PX)의 상측에 배치되어 제2 배선 세로부(VSL_V)와 교차하는 부분에서 컨택홀을 통해 연결되되 제1 배선 세로부(VDL_V)와 교차하는 부분에서는 서로 연결되지 않을 수 있다.
일 실시예에서, 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 각 화소(PX)의 발광 영역(EMA1, EMA2, EMA3)들의 외부에 배치되어 제1 방향(DR1) 및 제2 방향(DR2)으로 연장될 수 있다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)이 표시 영역(DPA) 전면에서 메쉬 구조로 배치되되 발광 영역(EMA1, EMA2, EMA3)들을 둘러싸도록 배치되고, 발광 영역(EMA1, EMA2, EMA3)의 외곽부에 배치된 전극 라인(RM1, RM2)과 전기적으로 연결될 수 있다.
또한, 각 화소(PX)의 제1 내지 제3 서브 화소(PX1, PX2, PX3)들은 동일한 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)을 공유할 수 있다. 상술한 바와 같이, 각 화소(PX)에 배치된 복수의 서브 화소(PXn)들은 동일한 신호가 인가되는 제1 전압 배선(VDL)과 제2 전압 배선(VSL)을 공유함으로써, 단위 면적 당 배치되는 배선 수를 줄일 수 있다.
제1 전압 배선(VDL)은 각 서브 화소(PXn)의 제1 트랜지스터(T1)의 드레인 전극과 전기적으로 연결될 수 있고, 제1 트랜지스터(T1)에 제1 전원 전압을 인가할 수 있다. 제2 전압 배선(VSL)은 발광 다이오드(EL)의 제2 전극과 전기적으로 연결되어 발광 소자에 제2 전원 전압을 인가할 수 있다.
한편, 도면에서는 하나의 화소(PX)에 배선 세로부(VDL_V, VSL_V)들과 배선 가로부(VDL_H, VSL_H)들이 각각 하나씩 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 하나의 화소(PX)에 대응하여 각각 배선 세로부(VDL_V, VSL_V)들과 배선 가로부(VDL_H, VSL_H)들이 배치될 수 있고, 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 화소(PX)와 배선 세로부(VDL_V, VSL_V) 및 배선 가로부(VDL_H, VSL_H)을 공유할 수도 있다. 이 경우, 배선 세로부(VDL_V, VSL_V)들은 화소(PX) 단위로 제1 방향(DR1)을 따라 반복 배열되지 않고 서로 교대로 배열되고, 배선 가로부(VDL_H, VSL_H)들은 제2 방향(DR2)을 따라 반복 배열되지 않고 서로 교대로 배열될 수도 있다. 이에 따라, 복수의 화소(PX)들 중 일부는 발광 다이오드(EL)에 접속된 회로층의 배선들 및 소자들이 화소(PX) 사이의 경계를 기준으로 서로 대칭적 구조로 배치될 수도 있다. 또한, 후술하는 발광 소자(ED)와 전극(RME1, RME2) 및 전극 라인(RM1, RM2)들도 특정 방향을 가질 수 있고, 복수의 화소(PX)들은 발광 소자(ED) 및 전극(RME1, RME2)들의 배치도 서로 대칭 구조로 배치될 수도 있다. 이에 대한 자세한 설명은 후술하기로 한다.
스캔 라인(SCL)과 센싱 라인(SSL), 및 배선 가로부(VDL_H, VSL_H)들은 제2 도전층 상에 배치된 제3 도전층으로 이루어질 수 있다. 제3 도전층은 상기 배선들 및 라인들에 더하여 다른 도전 패턴들을 더 포함할 수 있다.
일 실시예에 따른 표시 장치(10)는 발광 다이오드(EL)를 구동하기 위한 신호를 전달하는 회로층이 제1 내지 제3 도전층을 포함할 수 있다. 특히, 발광 다이오드(EL)에 전원 전압을 인가하는 제1 전압 배선(VDL)과 제2 전압 배선(VSL)이 각각 제1 도전층과 제3 도전층에 배치된 배선들로 이루어지고, 데이터 라인(DTL)들, 초기화 전압 배선(VIL) 또는 다른 도전 패턴들과 동일한 층에 배치될 수 있다. 표시 장치(10)는 회로층을 구성하는 도전층의 개수를 줄일 수 있어 제조 공정 상 이점이 있다. 이하, 다른 도면들을 더 참조하여, 각 서브 화소(PXn)의 구조에 대하여 보다 상세히 설명하기로 한다.
도 5는 일 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 도전층들을 나타내는 레이아웃도이다. 도 6은 일 실시예에 따른 표시 장치의 일 화소에 포함된 제1 도전층, 제2 도전층 및 반도체층의 배치를 나타내는 레이아웃도이다. 도 7은 일 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 전극들과 뱅크들을 나타내는 개략적인 평면도이다. 도 8은 도 5 및 도 7의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다. 도 9는 도 5 및 도 7의 Q4-Q4'선, Q5-Q5'선 및 Q6-Q6'선을 따라 자른 단면도이다.
도 5는 하나의 화소(PX)에 접속된 회로층의 배선들 및 소자들의 평면 배치를 도시하고 있고, 도 6은 도 5의 회로층 중 제1 도전층, 제2 도전층 및 액티브층의 평면 배치를 도시하고 있다. 도 5 및 도 6에 도시된 회로층은 하나의 화소(PX) 단위로 하여 이에 배치된 도전층들을 도시하고 있으며, 제1 방향(DR1)으로 이웃한 다른 화소(PX)에 배치된 회로층의 구성 중 일부를 함께 도시하고 있다.
도 7은 각 화소(PX)에 배치된 표시 소자층으로, 제2 뱅크(BNL2)에 의하여 구분되는 각 서브 화소(PXn)를 기준으로 도시하고 있다. 도 7에서는 발광 다이오드(EL)를 이루는 각 전극(RME1, RME2)들과 발광 소자(ED)에 더하여, 복수의 전극 라인(RM1, RM2)들, 복수의 뱅크(BNL1, BNL2)들 및 접촉 전극(CNE1, CNE2)의 배치를 도시하고 있다. 도 8 및 도 9에서는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 단면을 도시하고 있다.
도 4에 결부하여 도 5 내지 도 9를 참조하면, 표시 장치(10)는 회로층과 표시 소자층을 포함할 수 있다. 표시 소자층은 발광 다이오드(EL)의 발광 소자(ED)를 포함하여 전극 라인(RM1, RM2)들, 제1 전극(RME1) 및 제2 전극(RME2)이 배치된 층이고, 회로층은 발광 다이오드(EL)를 구동하기 위한 화소 회로 소자들을 포함하여 복수의 배선들이 배치된 층일 수 있다. 예를 들어, 회로층은 스캔 라인(SCL), 센싱 라인(SSL), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL), 및 제2 전압 배선(VSL)에 더하여, 각 트랜지스터(T1, T2, T3)들을 포함할 수 있다.
구체적으로, 표시 장치(10)는 회로층 및 표시 소자층들이 배치되는 제1 기판(SUB)을 포함한다. 제1 기판(SUB)은 절연 기판일 수 있으며, 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 기판(SUB) 상에는 제1 도전층이 배치된다. 제1 도전층은 전압 배선(VDL, VSL)들의 배선 세로부(VDL_V, VSL_V)들, 초기화 전압 배선(VIL), 데이터 라인(DTL1, DTL2, DTL3)들 및 복수의 차광층(BML1, BML2, BML3)들을 포함한다.
전압 배선(VDL, VSL)들의 배선 세로부(VDL_V, VSL_V)들 제2 방향(DR2)으로 연장되어 배치된다. 전압 배선(VDL, VSL)들의 배선 세로부(VDL_V, VSL_V)들은 발광 영역(EMA1, EMA2, EMA3)과 비중첩하도록 비발광 영역에서 제2 뱅크(BNL2)와 두께 방향인 제3 방향(DR3)으로 중첩하는 위치에 배치된다. 이들은 패드 영역(PDA)의 패드(WPD_VDD, WPD_VSS)와 연결될 수 있고, 제1 전원 전압 및 제2 전원 전압이 인가될 수 있다.
제1 전압 배선(VDL)의 제1 배선 세로부(VDL_V)는 제3 도전층의 제1 도전 패턴(DP1)을 통해 제1 트랜지스터(T1)의 드레인 전극과 연결될 수 있다. 또한, 제1 배선 세로부(VDL_V)는 제1 배선 가로부(VDL_H)와 교차하는 부분에서 제1 배선 컨택홀(CTV1)을 통해 상호 연결될 수 있다. 제2 전압 배선(VSL)의 제2 배선 세로부(VSL_V)는 제3 도전층의 제5 도전 패턴(DP5)을 통해 제2 전극(RME2)과 연결될 수 있다. 또한, 제2 배선 세로부(VSL_V)는 제2 배선 가로부(VSL_H)와 교차하는 부분에서 제2 배선 컨택홀(CTV2)을 통해 상호 연결될 수 있다.
초기화 전압 배선(VIL)은 제2 방향(DR2)으로 연장되어 배선 세로부(VDL_V, VSL_V)들 사이에 배치될 수 있다. 초기화 전압 배선(VIL)은 제3 도전층의 제4 도전 패턴(DP4)을 통해 제3 트랜지스터(T3)의 드레인 전극과 연결되고, 각 서브 화소(PXn)의 제3 트랜지스터(T3)에 초기화 전압을 전달할 수 있다.
복수의 차광층(BML1, BML2, BML3)들은 제1 기판(SUB) 상에 배치될 수 있다. 차광층(BML1, BML2, BML3)은 후술하는 반도체층의 제1 액티브층(ACT1), 및 제2 도전층의 제1 정전 용량 전극(CSE1)과 중첩하도록 배치된다. 제1 차광층(BML1)은 제1 서브 화소(PX1)에 접속된 제1 트랜지스터(T1_1)의 제1 액티브층(ACT1)과 중첩하도록 배치된다. 제2 차광층(BML2)은 제2 서브 화소(PX2)에 접속된 제1 트랜지스터(T1_2)의 제1 액티브층(ACT1), 제3 차광층(BML3)은 제3 서브 화소(PX3)에 접속된 제1 트랜지스터(T1_3)의 제1 액티브층(ACT1)과 중첩하도록 배치된다. 제1 내지 제3 차광층(BML1, BML2, BMl3)은 제2 방향(DR2)으로 서로 이격 배치되며, 평면 상 각 화소(PX)의 중심부로부터 우측으로 인접하게 배치될 수 있다. 차광층(BML1, BML2, BML3)들은 광을 차단하는 재료를 포함하여, 제1 트랜지스터(T1)의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 차광층(BML1, BML2, BML3)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 차광층(BML1, BML2, BML3)은 생략될 수 있고, 다른 트랜지스터(T1, T2, T3)들의 액티브층과 중첩하도록 배치될 수도 있다.
복수의 데이터 라인(DTL1, DTL2, DTL3)들은 초기화 전압 배선(VIL)과 차광층(BML1, BML2, BML3)들 사이에서 제2 방향(DR2)으로 연장되어 배치된다. 데이터 라인(DTL1, DTL2, DTL3)들은 제3 도전층의 제3 도전 패턴(DP3)과 연결되어 이를 통해 제2 트랜지스터(T2)의 드레인 전극과 연결될 수 있다. 제1 데이터 라인(DTL1)은 제1 서브 화소(PX1)의 제2 트랜지스터(T2_1)와 연결되고, 제2 데이터 라인(DTL2)은 제2 서브 화소(PX2)의 제2 트랜지스터(T2_2), 제3 데이터 라인(DTL3)은 제3 서브 화소(PX3)의 제2 트랜지스터(T2_3)와 연결될 수 있다.
버퍼층(BF)은 제1 도전층을 포함하여 제1 기판(SUB) 상에 전면적으로 배치될 수 있다. 버퍼층(BF)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 각 트랜지스터(T1, T2, T3)들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BF) 상에 배치된다. 반도체층은 각 트랜지스터(T1, T2, T3)들의 액티브층(ACT1, ACT2, ACT3)들을 포함할 수 있다.
하나의 화소(PX)는 각 서브 화소(PX1, PX2, PX3)들에 접속되는 제1 트랜지스터(T1_1, T1_2, T1_3)들에 포함된 복수의 제1 액티브층(ACT1)을 포함할 수 있다. 각 제1 트랜지스터(T1)의 제1 액티브층(ACT1)은 각 화소(PX)의 중심에 인접하여 그 우측에 배치될 수 있다. 제1 액티브층(ACT1)의 일 측에는 제1 드레인 영역(D1)이 형성되고 타 측에는 제1 소스 영역(S1)이 형성된다. 제1 액티브층(ACT1)들은 제2 방향(DR2)으로 서로 이격되어 배치되며 , 제1 드레인 영역(D1) 및 제1 소스 영역(S1)은 각각 제1 배선 세로부(VDL_V) 및 차광층(BML1, BML2, BML3)들과 중첩하도록 배치될 수 있다. 제1 드레인 영역(D1)은 제1 배선 세로부(VDL_V) 상에 배치되고 제1 소스 영역(S1)은 제3 도전층의 제2 정전 용량 전극(CSE2)과 중첩하도록 배치될 수 있다. 제1 트랜지스터(T1)의 제1 드레인 영역(D1)은 제1 도전 패턴(DP1)을 통해 제1 전압 배선(VDL)과 연결되고 제1 소스 영역(S1)은 제2 정전 용량 전극(CSE2)과 연결될 수 있다.
하나의 화소(PX)는 각 서브 화소(PX1, PX2, PX3)들에 접속되는 제2 트랜지스터(T2_1, T2_2, T2_3)들에 포함된 복수의 제2 액티브층(ACT2)을 포함할 수 있다. 각 제2 트랜지스터(T2)의 제2 액티브층(ACT2)은 각 화소(PX)의 중심에 인접하여 그 좌측에 배치될 수 있다. 제2 액티브층(ACT2)의 일 측에는 제2 드레인 영역(D2)이 형성되고 타 측에는 제2 소스 영역(S2)이 형성된다. 제2 액티브층(ACT2)들은 제2 방향(DR2)으로 서로 이격되어 배치되며 제2 드레인 영역(D2)과 제2 소스 영역(S2)은 각각 데이터 라인(DTL1, DTL2, DTL3)들 및 제3 도전층의 제3 도전 패턴(DP3)과 제2 도전 패턴(DP2)에 중첩하도록 배치될 수 있다. 제2 드레인 영역(D2)은 제3 도전 패턴(DP3)과 연결되어 이를 통해 데이터 라인(DTL)에 연결되고, 제2 소스 영역(S2)은 제2 도전 패턴(DP2)과 연결되어 이를 통해 제1 트랜지스터(T1)의 게이트 전극과 연결될 수 있다.
제2 트랜지스터(T2)의 제2 액티브층(ACT2)들은 제1 방향(DR1)으로 측정된 폭이 서로 다를 수 있다. 제2 액티브층(ACT2)의 일 측에 형성된 제2 소스 영역(S2)은 제2 방향(DR2)으로 배열된 제2 도전 패턴(DP2)들과 중첩하고 타 측에 형성된 제2 드레인 영역(D2)은 제1 방향(DR1)으로 배열된 서로 다른 데이터 라인(DTL1, DTL2, DTL3)들과 중첩할 수 있다. 제2 트랜지스터(T2)의 제2 소스 영역(S2)을 기준으로, 제1 데이터 라인(DTL1이 가장 인접하게 배치되고 제3 데이터 라인(DTL3)이 가장 이격되어 배치될 수 있다. 이에 따라, 제1 서브 화소(PX1)에 접속된 제2 트랜지스터(T2_1)의 제2 액티브층(ACT2)의 길이는 제2 서브 화소(PX2)에 접속된 제2 트랜지스터(T2_2) 및 제3 서브 화소(PX3)에 접속된 제2 트랜지스터(T2_3)의 제2 액티브층(ACT2)의 길이보다 짧을 수 있다. 또한, 제2 서브 화소(PX2)에 접속된 제2 트랜지스터(T2_2)의 제2 액티브층(ACT2)의 길이는 제3 서브 화소(PX3)에 접속된 제2 트랜지스터(T2_3) 의 제2 액티브층(ACT2)의 길이보다 짧을 수 있다. 다만, 이에 제한되지 않는다.
하나의 화소(PX)는 각 서브 화소(PX1, PX2, PX3)들에 접속되는 제3 트랜지스터(T3_1, T3_2, T3_3)들에 포함된 복수의 제3 액티브층(ACT3)을 포함할 수 있다. 각 제3 트랜지스터(T3)의 제3 액티브층(ACT3)은 각 화소(PX)의 우측에 배치되어 제1 방향(DR1)으로 인접한 다른 화소(PX)에 걸쳐 배치될 수 있다. 제3 액티브층(ACT3)의 일 측에는 제3 드레인 영역(D3)이 형성되고 타 측에는 제3 소스 영역(S3)이 형성된다. 제3 액티브층(ACT3)들은 제2 방향(DR2)으로 서로 이격되어 배치되며, 제3 드레인 영역(D3)과 제3 소스 영역(S3)은 각각 다른 화소(PX)에 배치된 초기화 전압 배선(VIL) 및 제3 도전층의 제2 정전 용량 전극(CSE2)과 중첩하도록 배치될 수 있다. 제3 드레인 영역(D3)은 제4 도전 패턴(DP4)과 연결되어 이를 통해 초기화 전압 배선(VIL)에 연결되고, 제3 소스 영역(S3)은 제2 정전 용량 전극(CSE2)과 연결될 수 있다.
예시적인 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 각 액티브층(ACT1, ACT2, ACT3)들은 복수의 도체화 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 예시적인 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT1, ACT2, ACT3)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다. 다만, 이에 제한되지 않는다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BF)상에 배치된다. 제1 게이트 절연층(GI)은 반도체층을 포함하여, 버퍼층(BF) 상에 배치될 수 있다. 제1 게이트 절연층(GI)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 각 트랜지스터(T1, T2, T3)들의 게이트 전극(G1, G2, G3)들을 구성하는 스토리지 커패시터의 제1 정전 용량 전극(CSE1), 제1 게이트 패턴(DP_C), 제2 게이트 패턴(DP_S) 및 제3 게이트 패턴(DP_R)을 포함할 수 있다.
하나의 화소(PX)에는 복수의 제1 정전 용량 전극(CSE1)들이 배치된다. 각 제1 정전 용량 전극(CSE1)은 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 중첩하도록 배치될 수 있고, 제1 액티브층(ACT1)과 중첩하는 부분은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)을 형성할 수 있다. 또한, 제1 정전 용량 전극(CSE1)은 차광층(BML1, BML2, BML3)들 및 제3 도전층의 제2 정전 용량 전극(CSE2)과 중첩하도록 배치될 수 있다. 제1 정전 용량 전극(CSE1)은 제2 트랜지스터(T2)의 소스 전극과 전기적으로 연결될 수 있다. 일 예로, 제1 정전 용량 전극(CSE1)은 제1 게이트 전극(G1)과 일체화되어 형성될 수 있고, 제2 트랜지스터(T2)의 제2 소스 영역(S2)과 연결된 제2 도전 패턴(DP2)과 컨택홀을 통해 연결될 수 있다.
제1 게이트 패턴(DP_C)은 제1 방향(DR1)으로 연장된 부분과 이에 연결되어 제2 방향(DR2)으로 연장된 부분을 포함할 수 있다. 제1 게이트 패턴(DP_C)의 제1 방향(DR1)으로 연장된 부분은 각 화소(PX)의 하측에 배치되어 스캔 라인(SCL)과 중첩하도록 배치될 수 있다. 제1 게이트 패턴(DP_C)은 복수의 제2 액티브층(ACT2)들과 중첩하도록 배치되고, 제1 게이트 패턴(DP_C)은 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 형성할 수 있다. 제1 게이트 패턴(DP_C)은 스캔 라인(SCL)과 전기적으로 연결되고 제2 트랜지스터(T2)는 스캔 신호가 인가될 수 있다.
제2 게이트 패턴(DP_S)은 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제2 게이트 패턴(DP_S)은 각 화소(PX)의 좌상측에 배치되어 센싱 라인(SSL)과 중첩하도록 배치될 수 있다. 도면에서는 하나의 화소(PX)와 이에 이웃하여 인접한 다른 화소(PX)에 각각 배치된 제2 게이트 패턴(DP_S)이 도시되어 있다. 제2 게이트 패턴(DP_S)은 복수의 제3 액티브층(ACT3)들과 중첩하도록 배치되고, 제2 게이트 패턴(DP_S)은 제3 트랜지스터(T3)의 제3 게이트 전극(G3)을 형성할 수 있다. 제2 게이트 패턴(DP_S)은 센싱 라인(SSL)과 전기적으로 연결되고 제3 트랜지스터(T3)는 센싱 신호가 인가될 수 있다.
제3 게이트 패턴(DP_R)은 제1 정전 용량 전극(CSE1)들의 상측에 배치되어 센싱 라인(SSL)과 중첩하도록 배치될 수 있다. 제3 게이트 패턴(DP_R)은 센싱 라인(SSL)과 연결되어 제1 방향(DR1)으로 연장된 센싱 라인(SSL)의 배선 저항을 낮출 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 스캔 라인(SCL), 센싱 라인(SSL), 배선 가로부(VDL_H, VSL_H)와 제2 정전 용량 전극(CSE2)들을 포함한다. 또한, 제3 도전층은 각 트랜지스터(T1, T2, T3)들의 소스 영역(S1, S2, S3)과 드레인 영역(D1, D2, D3)에 연결되거나 배선 세로부(VDL_V, VSL_V) 또는 초기화 전압 배선(VIL)과 연결되는 복수의 도전 패턴(DP1, DP2, DP3, DP4, DP5)를 포함할 수 있다.
스캔 라인(SCL)과 센싱 라인(SSL)은 제1 방향(DR1)으로 연장되어 각 화소(PX)의 상측과 하측에 배치된다. 스캔 라인(SCL)은 화소(PX)의 하측에 배치되어 제1 게이트 패턴(DP_C)과 중첩할 수 있고, 제1 층간 절연층(IL1)을 관통하는 제10 컨택홀(CT10)을 통해 제1 게이트 패턴(DP_C)과 연결될 수 있다. 센싱 라인(SSL)은 화소(PX)의 상측에 배치되어 제2 게이트 패턴(DP_S) 및 제3 게이트 패턴(DP_R)과 중첩할 수 있고, 제1 층간 절연층(IL1)을 관통하는 제11 컨택홀(CT11) 및 제12 컨택홀(CT12)을 통해 각각 제2 게이트 패턴(DP_S) 및 제3 게이트 패턴(DP_R)과 연결될 수 있다.
하나의 화소(PX)에는 복수의 제2 정전 용량 전극(CSE2)들이 배치된다. 각 제2 정전 용량 전극(CSE2)은 제1 정전 용량 전극(CSE1), 제1 트랜지스터(T1)의 제1 소스 영역(S1) 및 제3 트랜지스터(T3)의 제3 소스 영역(S3)과 중첩하도록 배치될 수 있다. 제2 정전 용량 전극(CSE2)은 제1 층간 절연층(IL1)을 사이에 두고 제1 정전 용량 전극(CSE1)과 두께 방향으로 중첩하고 이들 사이에 스토리지 커패시터(Cst)가 형성될 수 있다. 또한, 제2 정전 용량 전극(CSE2) 중 일부분은 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 관통하는 제1 컨택홀(CT1)을 통해 각 제1 트랜지스터(T1)의 제1 소스 영역(S1)과 연결될 수 있고, 제1 트랜지스터(T1)의 소스 전극을 형성할 수 있다. 제2 정전 용량 전극(CSE2)은 버퍼층(BF), 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 관통하는 제4 컨택홀(CT4)을 통해 차광층(BML1, BML2, BML3)과 연결될 수 있고, 제1 트랜지스터(T1)의 소스 전극은 차광층(BML1, BML2, BML3)과도 연결될 수 있다. 제2 정전 용량 전극(CSE2) 중 다른 일부분은 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 관통하는 제3 컨택홀(CT3)을 통해 각 제3 트랜지스터(T3)의 제3 소스 영역(S3)과 연결될 수 있고, 제3 트랜지스터(T3)의 소스 전극을 형성할 수 있다.
또한, 제2 정전 용량 전극(CSE2)은 제1 전극(RME1)과 연결되고, 제1 트랜지스터(T1)를 통해 인가되는 전기 신호를 제1 전극(RME1)에 전달할 수 있다. 제2 정전 용량 전극(CSE2) 중, 제1 서브 화소(PX1)에 접속되는 제2 정전 용량 전극(CSE2)은 제1 방향(DR1)으로 연장된 연장 전극부(EP)를 더 포함할 수 있고, 연장 전극부(EP)는 제1 전극(RME1)과 직접 접촉할 수 있다. 제2 서브 화소(PX2)와 제3 서브 화소(PX3)에 접속되는 제2 정전 용량 전극(CSE2)은 연장 전극부(EP)를 포함하지 않더라도 제1 정전 용량 전극(CSE1)과 중첩하는 부분에서 제1 전극(RME1)과 연결될 수 있다.
제1 도전 패턴(DP1)은 각 화소(PX)의 우측에 배치되어 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 도전 패턴(DP1)은 제1 배선 세로부(VDL_V)와 두께 방향으로 중첩하도록 배치되고, 버퍼층(BF), 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 관통하는 제6 컨택홀(CT6)을 통해 제1 배선 세로부(VDL_V)와 연결될 수 있다. 또한, 제1 도전 패턴(DP1)은 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 관통하는 제1 컨택홀(CT1)을 통해 각 제1 트랜지스터(T1)의 제1 드레인 영역(D1)과 연결될 수 있고, 제1 트랜지스터(T1)의 드레인 전극을 형성할 수 있다. 제1 트랜지스터(T1)는 제1 도전 패턴(DP1)을 통해 제1 전압 배선(VDL)과 연결되고 제1 전원 전압이 전달될 수 있다.
복수의 제2 도전 패턴(DP2)들은 각 화소(PX)의 중심부에 배치되어 제1 정전 용량 전극(CSE1) 및 제2 트랜지스터(T2)의 제2 소스 영역(S2)과 두께 방향으로 중첩하여 배치될 수 있다. 각 제2 도전 패턴(DP2)들은 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 관통하는 제2 컨택홀(CT2)을 통해 제2 소스 영역(S2)과 접촉할 수 있다. 제2 도전 패턴(DP2)들은 각각 제2 트랜지스터(T2)의 소스 전극을 형성할 수 있다. 또한, 제2 도전 패턴(DP2)들은 제1 층간 절연층(IL1)을 관통하는 제5 컨택홀(CT5)을 통해 제1 정전 용량 전극(CSE1)과 연결되고, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 연결될 수 있다.
복수의 제3 도전 패턴(DP3)들은 각 화소(PX)의 중심부에 배치되어 데이터 라인(DTL1, DTL2, DTL3)들 및 제2 트랜지스터(T2)의 제2 드레인 영역(D2)과 두께 방향으로 중첩하여 배치될 수 있다. 복수의 제3 도전 패턴(DP3)들은 각 서브 화소(PX1, PX2, PX3)에 접속된 제2 트랜지스터(T2_1, T2_2, T2_3)들의 제2 드레인 영역(D2) 및 각 데이터 라인(DTL1, DTL2, DTL3)과 중첩하도록 배치될 수 있다. 제3 도전 패턴(DP3)은 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 관통하는 제2 컨택홀(CT2)을 통해 제2 드레인 영역(D2)과 접촉할 수 있다. 또한, 제3 도전 패턴(DP3)들은 버퍼층(BF), 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 관통하는 제7 컨택홀(CT7)을 통해 데이터 라인(DTL1, DTL2, DTL3)과 연결될 수 있다. 서로 다른 제3 도전 패턴(DP3)들은 제2 트랜지스터(T2)의 드레인 전극을 형성할 수 있고, 제2 트랜지스터(T2)는 제3 도전 패턴(DP3)을 통해 데이터 라인(DTL1, DTL2, DTL3)과 연결될 수 있다.
제4 도전 패턴(DP4)은 각 화소(PX)의 좌측에 배치되어 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제4 도전 패턴(DP4)은 초기화 전압 배선(VIL))과 두께 방향으로 중첩하도록 배치되고, 버퍼층(BF), 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 관통하는 제8 컨택홀(CT8)을 통해 초기화 전압 배선(VIL)과 연결될 수 있다. 또한, 제4 도전 패턴(DP4)은 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 관통하는 제3 컨택홀(CT3)을 통해 각 제3 트랜지스터(T3)의 제3 드레인 영역(D3)과 연결될 수 있고, 제3 트랜지스터(T3)의 드레인 전극을 형성할 수 있다. 제3 트랜지스터(T3)는 제4 도전 패턴(DP4)을 통해 초기화 전압 배선(VIL)과 연결되어 초기화 전압이 인가될 수 있다.
제5 도전 패턴(DP5)은 각 화소(PX)의 좌측에 배치되어 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제5 도전 패턴(DP5)은 제2 배선 세로부(VSL_V)와 두께 방향으로 중첩하도록 배치되고, 버퍼층(BF), 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 관통하는 제9 컨택홀(CT9)을 통해 제2 배선 세로부(VSL_V)와 연결될 수 있다. 또한, 제5 도전 패턴(DP5)은 후술하는 제2 전극 라인(RM2)과 연결되고, 제2 전극 라인(RM2) 및 제2 전극(RME2)에 제2 전원 전압을 인가할 수 있다.
전압 배선(VDL, VSL)의 배선 가로부(VDL_H, VSL_H)들은 각각 화소(PX)의 하측 및 상측에 배치될 수 있다. 제1 배선 가로부(VDL_H)는 제1 배선 세로부(VDL_V)와 교차하는 부분에서 버퍼층(BF), 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 관통하는 제1 배선 컨택홀(CTV1)을 통해 제1 배선 세로부(VDL_V)와 연결될 수 있다. 이와 유사하게, 제2 배선 가로부(VSL_H)는 제2 배선 세로부(VSL_V)와 교차하는 부분에서 버퍼층(BF), 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 관통하는 제2 배선 컨택홀(CTV2)을 통해 제2 배선 세로부(VSL_V)와 연결될 수 있다.
제2 층간 절연층(IL2)은 제3 도전층 상에 배치된다. 제2 층간 절연층(IL2)은 제3 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(IL2)은 제3 도전층을 덮으며 제3 도전층을 보호하는 기능을 수행할 수 있다. 또한, 제2 층간 절연층(IL2)은 표면 평탄화 기능을 수행할 수 있다.
상술한 제1 내지 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 상술한 버퍼층(BF), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 층간 절연층(IL2) 상에는 복수의 제1 뱅크(BNL1)들, 복수의 전극 라인(RM1, RM2)과 전극(RME1, RME2)들, 발광 소자(ED), 제2 뱅크(BNL2) 및 복수의 접촉 전극(CNE1, CNE2)들이 배치된다. 또한, 제2 층간 절연층(IL2) 상에는 복수의 절연층(PAS1, PAS2)들이 더 배치될 수 있다.
복수의 제1 뱅크(BNL1)들은 제2 층간 절연층(IL2) 상에 직접 배치될 수 있다. 하나의 서브 화소(PXn)에는 각 발광 영역(EMA1, EMA2, EMA3)에 배치되어 서로 이격된 복수의 제1 뱅크(BNL1)들을 포함한다. 예를 들어, 하나의 서브 화소(PXn)는 발광 영역(EMA1, EMA2, EMA3)에 2개의 제1 뱅크(BNL1)들이 배치되고 2개의 제1 뱅크(BNL1)들은 서로 제1 방향(DR1)으로 이격될 수 있다. 제1 방향(DR1)으로 이격된 제1 뱅크(BNL1)들 사이에는 발광 소자(ED)가 배치될 수 있다. 도면에서는 각 서브 화소(PXn)의 발광 영역(EMA1, EMA2, EMA3)에 2개의 제1 뱅크(BNL1)들이 배치되어 선형 또는 스트라이프(Stripe)형 패턴을 형성하는 것이 예시되어 있으나, 이에 제한되지 않는다. 각 서브 화소(PXn)의 발광 영역(EMA1, EMA2, EMA3)에 배치되는 제1 뱅크(BNL1)의 수는 전극(RME1, RME2)의 수 또는 발광 소자(ED)들의 배치에 따라 달라질 수 있다.
제1 뱅크(BNL1)들은 제2 방향(DR2)으로 측정된 길이가 발광 영역(EMA1, EMA2, EMA3)의 제2 방향(DR2)으로 측정된 길이보다 작게 형성되어 일부분은 비발광 영역의 제2 뱅크(BNL2)와 비중첩하도록 배치될 수 있다.
제1 뱅크(BNL1)는 제2 층간 절연층(IL2)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 제1 뱅크(BNL1) 상에 배치되는 전극(RME1, RME2)에서 반사되어 제2 층간 절연층(IL2)의 상부 방향으로 출사될 수 있다. 제1 뱅크(BNL1)는 발광 소자(ED)가 배치되는 영역을 제공함과 동시에 발광 소자(ED)에서 방출된 광을 상부 방향으로 반사시키는 반사벽의 기능을 수행할 수도 있다. 제1 뱅크(BNL1)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제1 뱅크(BNL1)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME1, RME2)들은 일 방향으로 연장된 형상을 갖고 각 서브 화소(PXn)마다 배치된다. 복수의 전극(RME1, RME2)들은 제2 방향(DR2)으로 연장되고 서로 제1 방향(DR1)으로 이격되어 각 서브 화소(PXn)마다 배치될 수 있다. 복수의 전극(RME1, RME2)은 제1 전극(RME1) 및 제2 전극(RME2)을 포함하고, 이들 상에는 복수의 발광 소자(ED)들이 배치될 수 있다. 도면에서는 하나의 제1 전극(RME1)과 제2 전극(RME2)이 배치된 것이 예시되어 있으나 이에 제한되지 않으며, 각 서브 화소(PXn)에 배치되는 전극(RME1, RME2)들은 그 개수, 또는 각 서브 화소(PXn)에 배치된 발광 소자(ED)들의 수에 따라 배치되는 위치가 달라질 수 있다.
각 서브 화소(PXn)마다 배치되는 전극(RME1, RME2)들은 각각 서로 이격된 제1 뱅크(BNL1)들 상에 배치될 수 있다. 각 전극(RME1, RME2)들은 제1 뱅크(BNL1)들의 제1 방향(DR1) 일 측 상에 배치되어 제1 뱅크(BNL1)의 경사진 측면 상에 배치될 수 있다. 일 실시예에서, 복수의 전극(RME1, RME2)들의 제1 방향(DR1)으로 측정된 폭은 제1 뱅크(BNL1)의 제1 방향(DR1)으로 측정된 폭보다 작을 수 있다. 각 전극(RME1, RME2)들은 적어도 제1 뱅크(BNL1)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
또한, 복수의 전극(RME1, RME2)들이 제1 방향(DR1)으로 이격된 간격은 제1 뱅크(BNL1)들 사이의 간격보다 좁을 수 있다. 각 전극(RME1, RME2)들은 적어도 일부 영역이 제2 층간 절연층(IL2) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
한편, 일 실시예에 따른 표시 장치(10)는 각 화소(PX)의 발광 영역(EMA1, EMA2, EMA3)들 외부에 배치되어 이들을 둘러싸는 연장된 전극 라인(RM1, RM2)들을 포함할 수 있다. 전극 라인(RM1, RM2)은 각 화소(PX)의 우측에서 제2 방향(DR2)으로 연장되며 제1 전압 배선(VDL)의 제1 배선 세로부(VDL_V)와 중첩하도록 배치된 제1 전극 라인(RM1)과, 각 화소(PX)의 좌측에서 제2 방향(DR2)으로 연장되며 제2 전압 배선(VSL)의 제2 배선 세로부(VSL_V)와 중첩하도록 배치된 제2 전극 라인(RM2)을 포함할 수 있다. 각 전극 라인(RM1, RM2)들은 제1 전압 배선(VDL) 또는 제2 전압 배선(VSL) 일부와 중첩하도록 배치되며 이들과 연결될 수 있다.
또한, 제1 전극 라인(RM1)과 제2 전극 라인(RM2)은 제1 방향(DR1)으로 분지된 부분을 더 포함할 수 있다. 예를 들어, 제1 전극 라인(RM1)은 제2 방향(DR2)으로 연장된 제1 전극 줄기부(RM1_S)와, 제1 전극 줄기부(RM1_S)에서 제1 방향(DR1)으로 분지된 제1 전극 가지부(RM1_B)를 포함할 수 있다. 제2 전극 라인(RM2)은 제2 방향(DR2)으로 연장된 제2 전극 줄기부(RM2_S)와, 제2 전극 줄기부(RM2_S)에서 제1 방향(DR1)으로 분지된 제2 전극 가지부(RM2_B)를 포함할 수 있다. 제1 전극 가지부(RM1_B)는 제1 방향(DR1) 타 측으로 분지되되 제2 전극 줄기부(RM2_S)와 이격되며 제1 배선 가로부(VDL_H)와 중첩하도록 배치된다. 제2 전극 가지부(RM2_B)는 제1 방향(DR1) 일 측으로 분지되되 제1 전극 줄기부(RM1_S)와 이격되며 제2 배선 가로부(VSL_H)와 중첩하도록 배치된다.
일 실시예에서, 전극 라인(RM1, RM2)들은 각 발광 영역(EMA1, EMA2, EMA3)에 배치된 전극(RME1, RME2)들에 정렬 신호를 인가하여 발광 소자(ED)를 배치시키기 위한 전계를 생성하는 데에 활용될 수 있다. 제1 전극 라인(RM1)과 제2 전극 라인(RM2)은 전극 줄기부(RM1_S, RM2_S)를 포함하여 복수의 화소(PX)에 걸쳐 배치된다. 전극 라인(RM1, RM2)들은 각 서브 화소(PXn)의 제1 전극(RME1)과 제2 전극(RME2)에 연결될 수 있고, 전극 라인(RM1, RM2)에 정렬 신호가 인가되면 전극(RME1, RME2)들 상에 전계가 생성될 수 있다. 발광 소자(ED)들은 잉크젯 프린팅 공정을 통해 전극 라인들 상에 분사되고, 전극 라인들 상에 발광 소자(ED)를 포함하는 잉크가 분사되면 전극 라인들에 정렬 신호를 인가하여 전계를 생성한다. 발광 소자(ED)는 전극 라인들 사이에 형성된 전계에 의해 전극들 상에 배치될 수 있다. 잉크 내에 분산된 발광 소자(ED)는 생성된 전계에 의해 유전영동힘을 받아 전극(RME) 상에 정렬될 수 있다.
각 전극 라인(RM1, RM2)이 전극 줄기부(RM1_S, RM2_S)와 이에 분지된 전극 가지부(RM1_B, RM2_B)를 포함하는 실시예에서, 제1 전극(RME1)과 제2 전극(RME2)은 각각 제1 전극 가지부(RM1_B)와 제2 전극 가지부(RM2_B)에 연결된 상태로 형성될 수 있다. 표시 장치(10)의 제조 공정 중 전극 라인(RM1, RM2)에 인가된 정렬 신호가 전극(RME1, RME2)들에 전달되고, 전극 상에 생성된 전계에 의해 발광 소자(ED)들이 배치될 수 있다. 이후, 후속 공정에서 제1 전극(RME1)과 제1 전극 가지부(RM1_B)를 분리하는 공정이 수행되고, 제1 전극(RME1)은 각 서브 화소(PXn)에 접속된 제1 트랜지스터(T1)와만 연결될 수 있다. 반면, 제2 전극(RME2)은 제2 전극 가지부(RM2_B)와 연결된 상태로 남을 수 있고, 제2 전압 배선(VSL)과 연결된 제2 전극 라인(RM2)으로부터 제2 전원 전압이 인가될 수 있다.
여기서, 전극 라인(RM1, RM2)에 인가된 정렬 전압과 그 하부의 배선들, 예를 들어 제3 도전층의 전압 배선(VDL, VSL)에 인가된 전압이 서로 다를 경우, 정렬 신호에 의해 생성된 전계의 세기가 약하거나 그 방향이 원하지 않는 영역에 형성될 수 있다. 이는 발광 소자(ED)들이 원하는 위치에 정렬되지 않고 유실될 가능성을 높일 수 있다. 일 실시예에 따른 표시 장치(10)는 전압 배선(VDL, VSL)들을 발광 영역(EMA1, EMA2, EMA3)의 외부에 배치하고, 이들과 연결된 전극 라인(RM1, RM2)들을 활용하여 발광 소자(ED)들을 정렬시킬 수 있다. 전압 배선(VDL, VSL)들이 발광 영역(EMA1, EMA2, EMA3) 외곽부에 배치됨에 따라, 발광 영역(EMA1, EMA2, EMA3) 내에 생성되는 전계의 방향이나 세기에 영향을 줄일 수 있고, 전극 라인(RM1, RM2)과 전압 배선(VDL, VSL)이 연결됨에 따라 이들 사이에 등전위가 형성될 수 있다. 이에 따라, 발광 소자(ED)들이 유실되는 것을 방지할 수 있다. 전극 라인(RM1, RM2)들에 대한 보다 자세한 설명은 다른 도면들을 더 참조하여 후술하기로 한다.
복수의 전극(RME1, RME2)은 발광 소자(ED)와 전기적으로 연결될 수 있다. 또한, 복수의 전극(RME1, RME2)들은 제3 도전층과 연결되어 발광 소자(ED)를 발광하기 위한 신호가 인가될 수 있다. 제1 전극(RME1)은 제1 전극 컨택홀(CTD)을 통해, 제2 전극(RME2)은 제2 전극 라인(RM2)에 형성된 제2 전극 컨택홀(CTS)을 통해 제3 도전층과 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(RME1)은 발광 영역(EMA1, EMA2, EMA3) 내에서 제1 뱅크(BNL1)가 배치되지 않은 부분에 형성된 전극 컨택부(CTP)들을 포함할 수 있고, 전극 컨택부(CTP)는 제2 층간 절연층(IL2)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제2 정전 용량 전극(CSE2)과 접촉할 수 있다. 제2 전극(RME2)은 비발광 영역에 배치된 제2 전극 라인(RM2)이 제2 뱅크(BNL2)와 중첩된 영역에 형성되어 제2 층간 절연층(IL2)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제5 도전 패턴(DP5)과 접촉할 수 있다. 제1 전극(RME1)은 제2 정전 용량 전극(CSE2)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전극 라인(RM2) 및 제5 도전 패턴(DP5)을 통해 제2 전압 배선(VSL)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 제1 전극(RME1)은 각 화소(PX) 및 각 서브 화소(PXn)마다 분리되기 때문에, 서로 다른 서브 화소(PXn)의 발광 소자(ED)들은 개별적으로 발광할 수 있다.
각 전극(RME1, RME2)과 전극 라인(RM1, RM2)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(RME1, RME2)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 각 전극(RME1, RME2)은 발광 소자(ED)에서 방출되어 제1 뱅크(BNL1)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME1, RME2)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME1, RME2)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME1, RME2)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 복수의 전극(RME1, RME2)들 및 제1 뱅크(BNL1) 상에 배치된다. 제1 절연층(PAS1)은 제1 뱅크(BNL1)들 및 제1 전극(RME1)과 제2 전극(RME2)들을 덮도록 배치되되, 제1 전극(RME1)과 제2 전극(RME2) 상면 일부가 노출되도록 배치될 수 있다. 제1 절연층(PAS1)에는 각 전극(RME1, RME2)들의 상면 중, 제1 뱅크(BNL1) 상에 배치된 부분의 상면을 노출하는 개구부가 형성될 수 있고, 접촉 전극(CNE1, CNE2)들은 상기 개구부를 통해 전극(RME1, RME2)들과 접촉할 수 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제1 전극(RME1)과 제2 전극(RME2) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)은 제1 전극(RME1)과 제2 전극(RME2)을 덮도록 배치됨에 따라 이들 사이에서 단차지게 형성될 수도 있다. 다만, 이에 제한되지 않는다. 제1 절연층(PAS1)은 제1 전극(RME1)과 제2 전극(RME2)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1) 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제2 뱅크(BNL2)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 뱅크(BNL2)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 제2 뱅크(BNL2)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제2 뱅크(BNL2)는 서브 화소(PXn)마다 배치된 발광 영역(EMA1, EMA2, EMA3)과 절단부 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분 중 발광 영역(EMA1, EMA2, EMA3) 사이에 배치된 부분과 절단부 영역(CBA) 사이에 배치된 부분은 동일한 폭을 가질 수 있다. 이에 따라, 절단부 영역(CBA)들 사이의 간격은 발광 영역(EMA1, EMA2, EMA3)들 사이의 간격과 동일할 수 있다. 다만, 이에 제한되지 않는다.
제2 뱅크(BNL2)는 제1 뱅크(BNL1)보다 더 큰 높이를 갖도록 형성될 수 있다. 제2 뱅크(BNL2)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하여 다른 서브 화소(PXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 하나의 제1 뱅크(BNL1)가 제1 방향(DR1)으로 이웃한 서브 화소(PXn)에 걸쳐 배치됨에 따라, 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분 중 일부는 제1 뱅크(BNL1) 상에 배치될 수도 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(ED)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(ED)들은 각 전극(RME1, RME2)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(RME1, RME2)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME1, RME2)들이 연장된 방향에 비스듬히 배치될 수도 있다.
발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함할 수 있다. 발광 소자(ED)는 복수의 반도체층들을 포함하여 전극(RME1, RME2) 상에 생성되는 전계의 방향에 따라 일 단부가 특정 방향을 향하도록 배향될 수 있다. 또한, 발광 소자(ED)는 발광층(도 13의 '36')을 포함하여 특정 파장대의 광을 방출할 수 있다. 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 발광층(36)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)는 제1 뱅크(BNL1)들 사이에서 각 전극(RME1, RME2) 상에 배치될 수 있다. 예를 들어 발광 소자(ED)는 일 단부가 제1 전극(RME1) 상에 놓이고, 타 단부가 제2 전극(RME2) 상에 놓이도록 배치될 수 있다. 발광 소자(ED)의 연장된 길이는 제1 전극(RME1)과 제2 전극(RME2) 사이의 간격보다 길고, 발광 소자(ED)의 양 단부가 각각 제1 전극(RME1)과 제2 전극(RME2) 상에 배치될 수 있다.
발광 소자(ED)는 제1 기판(SUB)의 상면에 수직한 방향으로 복수의 층들이 배치될 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
발광 소자(ED)의 양 단부는 각각 접촉 전극(CNE1, CNE2)들과 접촉할 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면에는 절연막(도 13의 '38')이 형성되지 않고 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 접촉 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(CNE1, CNE2)과 직접 접촉할 수도 있다.
제2 절연층(PAS2)은 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 일 예로, 제2 절연층(PAS2)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 일 단부 및 타 단부는 덮지 않도록 배치된다. 후술하는 접촉 전극(CNE1, CNE2)들은 제2 절연층(PAS2)이 덮지 않는 발광 소자(ED)의 양 단부와 접촉할 수 있다. 제2 절연층(PAS2) 중 발광 소자(ED) 상에 배치된 부분은 평면상 제1 절연층(PAS1) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다.
한편, 표시 장치(10)의 제조 공정 중, 전극 라인을 형성한 뒤 이들을 분리하여 각 전극(RME1, RME2)을 형성하기 위한 절단 공정은 제2 절연층(PAS2)을 형성한 뒤에 수행될 수 있다. 제2 절연층(PAS2)은 절단부 영역(CBA)에는 배치되지 않고 발광 영역(EMA1, EMA2, EMA3)에만 배치될 수 있고, 절단부 영역(CBA)에서는 전극(RME1, RME2)들과 제1 절연층(PAS1)만이 배치될 수도 있다. 절단부 영역(CBA)에서 전극(RME1, RME2)들이 이격되어 제2 층간 절연층(IL2)이 노출되고, 분리된 전극(RME1, RME2) 상에는 제1 절연층(PAS1)이 분리되어 배치될 수 있다.
제2 절연층(PAS2) 상에는 복수의 접촉 전극(CNE1, CNE2)들이 배치될 수 있다. 접촉 전극(CNE1, CNE2)의 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 전극(RME1)과 제2 전극(RME2) 중 일부 상에 배치될 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1) 상에 배치되고, 제2 접촉 전극(CNE2)은 제2 전극(RME2) 상에 배치되며, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 서로 제1 방향(DR1)으로 이격 대향할 수 있으며, 이들은 각 서브 화소(PXn)의 발광 영역(EMA1, EMA2, EMA3) 내에서 선형의 패턴을 형성할 수 있다.
몇몇 실시예에서, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 일 방향으로 측정된 폭이 각각 제1 전극(RME1)과 제2 전극(RME2)의 상기 일 방향으로 측정된 폭보다 더 작을 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 발광 소자(ED)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(RME1)과 제2 전극(RME2)의 상면 일부 상에만 배치될 수 있다.
복수의 접촉 전극(CNE1, CNE2)들은 각각 발광 소자(ED) 및 전극(RME1, RME2)들과 접촉할 수 있다. 발광 소자(ED)는 연장된 방향의 양 단부면에는 반도체층이 노출되고, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 상기 반도체층이 노출된 단부면에서 발광 소자(ED)와 접촉할 수 있다. 발광 소자(ED)의 일 단부는 제1 접촉 전극(CNE1)을 통해 제1 전극(RME1)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(CNE2)을 통해 제2 전극(RME2)과 전기적으로 연결될 수 있다.
도면에서는 하나의 서브 화소(PXn)에 하나의 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(RME1)과 제2 전극(RME2)의 수에 따라 달라질 수 있다.
접촉 전극(CNE1, CNE2)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(CNE1, CNE2)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 접촉 전극(CNE1, CNE2)을 투과하여 전극(RME1, RME2)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
도면에 도시하지 않았으나, 접촉 전극(CNE1, CNE2)들, 및 제2 뱅크(BNL2) 상에는 이들을 덮는 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 전면적으로 배치되어 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1) 및 제2 절연층(PAS2) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(PAS1) 및 제2 절연층(PAS2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
상술한 바와 같이 일 실시예에 따른 표시 장치(10)는 각 화소(PX)의 발광 영역(EMA1, EMA2, EMA3) 외곽부에 배치된 전압 배선(VDL, VSL)들과, 이들과 중첩하도록 배치된 전극 라인(RM1, RM2)들을 포함할 수 있다.
도 10은 일 실시예에 따른 표시 장치의 일 화소에 배치된 전압 배선들과 전극 및 전극 라인들의 배치를 나타내는 개략도이다. 도 11은 도 10의 Q7-Q7'선 및 Q8-Q8'선을 따라 자른 단면도이다. 도 11은 전압 배선(VDL, VSL)들과 전극 라인(RM1, RM2)들이 연결된 부분을 가로지르는 단면을 도시하고 있다.
도 10 및 도 11을 참조하면, 표시 장치(10)는 배선 세로부(VDL_V, VSL_V)와 배선 가로부(VDL_H, VSL_H)를 포함하는 전압 배선(VDL, VSL)들이 각 화소(PX)의 발광 영역(EMA1, EMA2, EMA3) 외곽부에 배치될 수 있다. 전압 배선(VDL, VSL)들은 제2 뱅크(BNL2)와 두께 방향으로 중첩하도록 배치되되, 해당 화소(PX)와 다른 화소(PX)와의 경계에 인접하여 배치될 수 있다. 각 전압 배선(VDL, VSL)들은 화소(PX)의 발광 영역(EMA1, EMA2, EMA3) 내부, 또는 발광 영역(EMA1, EMA2, EMA3) 사이에는 배치되지 않고, 이들을 둘러싸도록 배치될 수 있다. 하나의 전압 배선(VDL, VSL)들은 적어도 하나의 화소(PX)에 연결될 수 있고, 각 화소(PX)의 서브 화소(PXn)들은 동일한 전압 배선(VDL, VSL)들을 공유할 수 있다.
제1 전극 라인(RM1)과 제2 전극 라인(RM2)도 전압 배선(VDL, VSL)들과 중첩하며 발광 영역(EMA1, EMA2, EMA3)들을 둘러싸도록 배치될 수 있다. 상술한 바와 같이, 각 전극 라인(RM1, RM2)들은 배선 세로부(VDL_V, VSL_V)들과 두께 방향으로 중첩하는 전극 줄기부(RM1_S, RM2_S)와, 배선 가로부(VDL_H, VSL_H)들과 두께 방향으로 중첩하는 전극 가지부(RM1_B, RM2_B)들을 포함할 수 있다.
제1 전극 줄기부(RM1_S)는 제2 층간 절연층(IL2)을 관통하는 복수의 제3 전극 컨택홀(CTA)을 통해 제1 도전 패턴(DP1)과 접촉하고, 이를 통해 제1 전압 배선(VDL)과 연결될 수 있다. 제2 전극 줄기부(RM2_S)는 제2 층간 절연층(IL2)을 관통하는 복수의 제2 전극 컨택홀(CTS)들을 통해 제5 도전 패턴(DP5)과 접촉하고, 이를 통해 제2 전압 배선(VSL)과 연결될 수 있다.
표시 장치(10)의 제조 공정 중에는 제1 전극 라인(RM1)의 제1 전극 가지부(RM1_B)들이 각 서브 화소(PXn)에 배치된 제1 전극(RME1)들과 연결될 수 있다. 제2 전극(RME2)들도 제2 전극 가지부(RM2_B)와 연결되므로, 하나의 화소(PX)에 배치된 제1 전극 라인(RM1) 및 제2 전극 라인(RM2)은 복수의 서브 화소(PXn)에 배치된 전극(RME1, RME2)들과 동시에 연결될 수 있다.
전극 줄기부(RM1_S, RM2_S)들에는 정렬 신호가 직접 인가될 수 있고, 상기 정렬 신호는 전극 가지부(RM1_B, RM2_B)들을 통해 각 전극(RME1, RME2)에 전달되고 전극(RME1, RME2)들 상에는 전계가 생성된다. 각 화소(PX)의 복수의 서브 화소(PXn)들은 동일한 전극 라인(RM1, RM2)을 공유하면서 각 전극(RME1, RME2)들이 이에 연결되어 동시에 전계가 생성될 수 있다.
또한, 제1 전압 배선(VDL)과 제2 전압 배선(VSL)들도 전극 줄기부(RM1_S, RM2_S)와 연결되어 정렬 신호가 전달될 수 있다. 이에 따라, 전극 라인(RM1, RM2)들과 그 하부의 전압 배선(VDL, VSL)들은 동일한 전압이 인가되어 등전위를 형성할 수 있다. 전압 배선(VDL, VSL)들이 발광 영역(EMA1, EMA2, EMA3) 내부를 가로질러 배치되지 않고 전극 라인(RM1, RM2)과 등전위를 형성함에 따라, 전압 배선(VDL, VSL)들에 의해 원하지 않는 영역에 전계가 생성되지 않을 수 있고, 발광 소자(ED)들이 이탈하는 것을 방지할 수 있다.
발광 소자(ED)들이 배치된 후에는 각 서브 화소(PXn)별로 구동하기 위해 제1 전극(RME1)을 제1 전극 라인(RM1)과 분리하는 공정이 수행된다. 일 실시예에서 제1 전극(RME1)은 절단부 영역(CBA)에서 제1 전극 가지부(RM1_B)와 분리되어 이격되어 배치될 수 있다. 제1 전극 라인(RM1)과 분리됨에 따라 제1 전극(RME1)은 제1 전극 컨택홀(CTD)을 통해 연결된 제1 트랜지스터(T1)로부터 제1 전압 배선(VDL)의 제1 전원 전압이 전달될 수 있다. 반면, 제2 전극(RME2)은 제2 전극 라인(RM2)과 분리되지 않고 제2 전극 컨택홀(CTS)을 통해 연결된 제2 전압 배선(VSL)의 제2 전원 전압이 전달될 수 있다.
일 실시예에 따른 표시 장치(10)는 제1 전극 라인(RM1)과 제1 전압 배선(VDL), 및 제2 전극 라인(RM2)과 제2 전압 배선(VSL)이 표시 장치(10)의 제조 공정 및 구동 중에 서로 전기적으로 연결될 수 있고, 표시 영역(DPA) 전면에 걸쳐 메쉬 구조로 배치됨에 따라 전압 강하를 방지할 수 있다. 또한, 각 화소(PX)에 포함된 서브 화소(PXn)들은 동일한 전압 배선(VDL, VSL) 및 전극 라인(RM1, RM2)을 공유할 수 있고, 표시 장치(10)는 단위 면적 당 필요한 배선의 수를 줄일 수 있어 초고해상도 표시 장치의 구현이 가능하다.
한편, 전압 배선(VDL, VSL)들이 메쉬 구조를 가짐에 따라, 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 화소(PX)들의 경계에는 전압 배선(VDL, VSL) 및 전극 라인(RM1, RM2)들이 배치된다. 하나의 화소(PX)에 각각 서로 다른 전압 배선(VDL, VSL)들 및 전극 라인(RM1, RM2)들이 배치될 경우, 각 화소(PX)에 배치된 서브 화소(PXn)들의 배치 구조는 동일할 수 있다.
도 12는 일 실시예에 따른 표시 장치의 복수의 화소들에 배치된 전압 배선들 및 전극 라인들의 배치를 나타내는 개략도이다. 도 12는 전압 배선(VDL, VSL)들과 전극 라인(RM1, RM2)들을 기준으로 구분된 복수의 화소(PX)들과, 각 화소(PX)의 서브 화소(PXn)들에 배치된 전극(RME1, RME2) 및 발광 소자(ED)의 배치를 개략적으로 도시하고 있다.
도 12를 참조하면, 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 각각 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되며 각 화소(PX) 마다 배치될 수 있다. 이와 동일하게, 제1 전극 라인(RM1)과 제2 전극 라인(RM2)은 각각 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 전압 배선(VDL, VSL)들과 중첩하여 각 화소(PX)마다 배치될 수 있다.
표시 영역(DPA)에는 복수의 화소열(PXC1, PXC2)과 복수의 화소행(PXR1, PXR2, PXR3)들이 배열될 수 있다. 도면에서는 제1 화소열(PXC1)과 제2 화소열(PXC2), 및 제1 화소행(PXR1), 제2 화소행(PXR2)과 제3 화소행(PXR3)에 배치된 화소(PX)들이 예시되어 있다. 제1 화소열(PXC1)에는 제1 화소행(PXR1)에 배치된 1번 화소(PX#1), 제2 화소행(PXR2)에 배치된 2번 화소(PX#2), 및 제3 화소행(PXR3)에 배치된 3번 화소(PX#3)가 배치된다. 제2 화소열(PXC2)에는 제1 화소행(PXR1)에 배치된 4번 화소(PX#4), 제2 화소행(PXR2)에 배치된 5번 화소(PX#5), 및 제3 화소행(PXR3)에 배치된 6번 화소(PX#6)가 배치된다.
본 실시예에서 전압 배선(VDL, VSL)들과 전극 라인(RM1, RM2)들은 하나의 화소(PX)를 단위로 그 구조가 반복 배치될 수 있다. 동일한 화소열(PXC)에 배치된 화소들로, 제1 화소열(PXC1)의 1번 화소(PX#1), 2번 화소(PX#2) 및 3번 화소(PX#3)는 동일한 배선 세로부(VDL_V, VSL_V)를 공유할 수 있다. 이와 유사하게 제2 화소열(PXC2)의 4번 화소(PX#4), 5번 화소(PX#5) 및 6번 화소(PX#6)도 동일한 배선 세로부(VDL_V, VSL_V)를 공유할 수 있다. 또한, 동일한 화소행(PXR)에 배치된 화소들로, 제1 화소행(PXR1)의 1번 화소(PX#1) 및 4번 화소(PX#4)는 동일한 배선 가로부(VDL_H, VSL_H)를 공유할 수 있다. 이와 유사하게, 제2 화소행(PXR2)의 2번 화소(PX#2) 및 5번 화소(PX#5), 제3 화소행(PXR3)의 3번 화소(PX#3) 및 6번 화소(PX#6)도 각각 동일한 배선 가로부(VDL_H, VSL_H)를 공유할 수 있다. 다만, 서로 다른 화소열(PXC)과 다른 화소행(PXR)에 배치된 화소(PX)들은 각각 서로 다른 배선 세로부(VDL_V, VSL_V) 및 배선 가로부(VDL_H, VSL_H)가 배치될 수 있다.
이와 유사하게, 제1 전극 라인(RM1)과 제2 전극 라인(RM2)의 경우, 동일한 화소열(PXC)에 배치된 화소들은 전극 줄기부(RM1_S, RM2_S)를 공유하되, 다른 화소열(PXC)에 배치된 화소들과 다른 전극 줄기부(RM1_S, RM2_S)가 배치될 수 있다. 반면, 동일한 화소행(PXR)에 배치된 화소들은 각각 다른 전극 가지부(RM1_B, RM2_B)가 배치될 수 있다.
각 전압 배선(VDL, VSL)들과 전극 라인(RM1, RM2)들이 각 화소(PX)마다 배치된 실시예에서는 1번 내지 6번 화소(PX#1~PX#6)의 전극(RME1, RME2) 배치와 발광 소자(ED)의 배치가 동일할 수 있다. 화소(PX)의 중심부를 기준으로, 상측에는 제2 전극 라인(RM2)이, 하측에는 제1 전극 라인(RM1)이 배치되고, 각 서브 화소(PXn)는 제2 전극(RME2)이 좌측에, 제1 전극(RME1)이 우측에 배치된 구조를 가질 수 있다. 발광 소자(ED)는 복수의 반도체층과 이들 사이에 배치된 발광층(36)을 포함하고, 발광층(36)이 인접하여 배치된 제1 단부가 정의될 수 있다. 발광 소자(ED)는 제1 단부가 제1 전원 전압이 인가되는 제1 전극(RME1) 상에 놓이도록 배치될 수 있다. 도 12의 실시예와 같이, 1번 내지 6번 화소(PX#1~PX#6)의 발광 소자(ED)들은 제1 단부가 제1 방향(DR1) 일 측을 향하도록 배치될 수 있다.
표시 장치(10)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 전압 배선(VDL, VSL)들 및 전극 라인(RM1, RM2)들이 각 화소(PX)마다 배치됨에 따라 각 화소(PX)에 배치된 전극(RME1, RME2)과 발광 소자(ED)들이 동일한 배치를 가질 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 서로 인접하여 배치된 화소(PX)들이 전압 배선(VDL, VSL) 또는 전극 라인(RM1, RM2)을 공유할 수 있고, 복수의 화소(PX)는 각 서브 화소(PXn)의 발광 소자(ED)들이 향하는 방향이 다른 서로 다른 타입의 화소들을 포함할 수 있다. 이에 대한 설명은 다른 실시예가 참조된다.
도 13은 일 실시예에 따른 발광 소자의 개략도이다.
발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(ED)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(ED)는 원통형 또는 로드형(Rod)일 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(ED)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 13을 참조하면, 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 일 예로, 발광 소자(ED)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 일 예로, 발광 소자(ED)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(ED)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 11에서는 발광 소자(ED)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(ED)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(ED)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(37)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(38)은 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(ED)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Al2O3) 등을 포함할 수 있다. 이에 따라 발광층(36)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광층(36)을 포함하여 발광 소자(ED)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 몇몇 실시예에서, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(ED)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(ED)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(ED)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(ED)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(ED)의 직경은 500nm 내외의 범위를 가질 수 있다.
이하, 다른 도면들을 더 참조하여 일 실시예에 따른 표시 장치(10)의 제 조 공정에 대하여 설명하기로 한다.
도 14 내지 도 16은 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 평면도들이다. 도 14 내지 도 16에서는 전극 라인(RM1, RM2)들과 전극(RME1, RME2)을 형성하고, 발광 소자(ED)를 정렬시킨 뒤에 전극 라인(RM1, RM2)과 전극(RME1, RME2)들을 분리하는 공정이 예시되어 있다.
먼저, 도 14 및 도 15를 참조하면, 표시 장치(10)의 제조 공정은 복수의 전극 라인(RM1, RM2)들을 형성하고, 이에 신호를 인가하여 각 서브 화소(PXn)의 발광 영역(EMA1, EMA2, EMA3) 내에 발광 소자(ED)들을 정렬시킨다. 제조 공정 중에는 각 전극 가지부(RM1_B, RM2_B)들이 제1 전극(RME1) 및 제2 전극(RME2)과 연결된 상태로 형성될 수 있다. 제1 전극(RME1)은 절단부 영역(도 16의 'CBA')을 넘어 제2 방향(DR2)으로 연장되어 배치되고, 발광 영역(EMA1, EMA2, EMA3)의 외곽부에서 제1 전극 가지부(RM1_B)와 연결될 수 있다. 각 전극 줄기부(RM1_S, RM2_S)들은 제2 방향(DR2)으로 연장되어 표시 영역(DPA) 외부의 패드 영역(PDA)까지 연장될 수 있다. 전극 줄기부(RM1_S, RM2_S)는 패드 영역(PDA)의 배선 패드와 연결되어 외부 장치를 통한 정렬 신호가 인가될 수 있다.
일 실시예에서, 발광 소자(ED)는 잉크에 분산된 상태로 준비되고, 잉크젯 프린팅 공정을 통해 각 서브 화소(PXn)의 발광 영역(EMA1, EMA2, EMA3)에 분사될 수 있다. 제2 뱅크(BNL2)는 상기 잉크가 이웃하는 다른 서브 화소(PXn)의 발광 영역(EMA1, EMA2, EMA3)으로 넘치는 것을 방지할 수 있다. 상기 잉크가 발광 영역(EMA1, EMA2, EMA3)에 분사되면 제1 전극 라인(RM1)과 제2 전극 라인(RM2)에 정렬 신호를 인가하여 전극(RME1, RME2)들 상에 전계를 생성한다. 잉크 내에 분산된 발광 소자(ED)는 전계에 의해 유전영동힘을 받아 위치 및 배향 방향이 변하면서 양 단부가 서로 다른 전극(RME1, RME2)들 상에 배치될 수 있다. 도면에 도시하지 않았으나, 발광 소자(ED)가 배치되면 이를 고정시키는 제2 절연층(PAS2)을 형성한다.
표시 장치(10)의 제조 공정 중, 발광 소자(ED)들을 정렬하기 위한 정렬 신호는 제1 전극 라인(RM1)과 제2 전극 라인(RM2)에 인가될 수 있다. 복수의 서브 화소(PXn)에 배치된 제1 전극(RME1)과 제2 전극(RME2)들은 각각 동일한 전극 라인(RM1, RM2)에 연결될 수 있고, 발광 소자(ED)의 정렬을 위한 신호는 각 서브 화소(PXn)들에 동시에 인가될 수 있다.
일 실시예에서, 전극 라인(RM1, RM2)과 전압 배선(VDL, VSL)들은 각 화소(PX)에 배치된 복수의 발광 영역(EMA1, EMA2, EMA3)들의 외곽부에 배치되므로, 전극(RME1, RME2)의 하부에 배치된 배선에 의해 발광 영역(EMA1, EMA2, EMA3)의 원하지 않는 영역에 전계가 생성되는 것을 방지할 수 있다. 발광 영역(EMA1, EMA2, EMA3)에 분사된 발광 소자(ED)들은 전극(RME1, RME2) 상에 생성된 전계에 의해 원하는 위치에 안착될 수 있고, 하부 배선에 의해 생성된 전계로 인하여 전극(RME1, RME2) 상부가 아닌 다른 위치에 안착되어 이탈되는 것이 방지될 수 있다.
또한, 제1 전극 라인(RM1)과 제2 전극 라인(RM2)은 각각 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)과 연결될 수 있고, 전극 라인(RM1, RM2)에 인가된 정렬 신호에 의하여 전압 배선(VDL, VSL)들과 전극 라인(RM1, RM2)은 등전위를 형성할 수 있다. 표시 장치(10)는 전극(RME1, RME2)의 하부에 배치된 전압 배선(VDL, VSL)들이 다른 전위를 가짐에 따라 전극(RME1, RME2)들 상에 생성된 전계의 방향 및 세기가 달라지거나, 하부 배선들에 의해 원하지 않는 영역에 전계가 생성되는 것을 방지할 수 있다.
이어, 도 16을 참조하면, 절단부 영역(CBA)에서 제1 전극(RME1)과 제1 전극 라인(RM1)을 분리하는 공정을 수행한다. 상기 분리 공정은 절단부 영역(CBA)에서 제1 전극(RME1)과 제1 전극 가지부(RM1_B)를 연결하는 부분을 제거하는 공정으로 수행된다. 제1 전극(RME1)이 제1 전극 라인(RM1)과 분리됨에 따라, 제1 전극(RME1)은 제1 전압 배선(VDL)과 직접 연결되지 않고 제1 트랜지스터(T1)를 통해 연결될 수 있다. 표시 장치(10)의 제조 공정 중에는 제1 전극 라인(RM1)을 통해 정렬 신호가 제1 전극(RME1)으로 직접 전달되나, 표시 장치(10)의 구동 중에는 제1 전압 배선(VDL)으로 인가되는 제1 전원 전압이 각 서브 화소(PXn)의 제1 트랜지스터(T1)를 통해서 전달될 수 있다. 즉, 제조 공정 중 복수의 서브 화소(PXn)에 배치된 제1 전극(RME1)들에 정렬 신호가 동시에 인가되는 반면, 구동 중에는 각 서브 화소(PXn)의 제1 트랜지스터(T1)에 의해 각 제1 전극(RME1)들은 개별적으로 구동할 수 있다.
마지막으로, 도면으로 도시하지 않았으나, 발광 소자(ED) 및 전극(RME1, RME2)과 접촉하는 접촉 전극(CNE1, CNE2)들을 형성한다. 이상의 공정을 통해 일 실시예에 따른 표시 장치(10)를 제조할 수 있다. 표시 장치(10)는 전압 배선(VDL, VSL)들을 각 화소(PX)에서 발광 영역(EMA1, EMA2, EMA3)들 외부에 배치시키고 전극 라인(RM1, RM2)과 연결시킴에 따라, 원하지 않는 영역에 발광 소자(ED)들이 배치되는 것을 방지할 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예에 대하여 설명하기로 한다.
도 17은 다른 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 전극들과 뱅크들을 나타내는 개략적인 평면도이다. 도 18 및 도 19는 도 17의 표시 장치의 제조 공정 중 일부를 나타내는 평면도들이다. 도 17 내지 도 19에서는 설명의 편의를 위해 전압 배선(VDL, VSL)들과 전극 라인(RM1, RM2)들, 및 전극(RME1_1, RME2_1)만을 도시하였다.
도 17 내지 도 19를 참조하면, 일 실시예에 따른 표시 장치(10_1)는 각 서브 화소(PXn)마다 더 많은 수의 전극(RME1_1, RME2_1)들과 발광 소자(ED)들이 배치될 수 있다. 각 서브 화소(PXn)는 2개의 제1 전극(RME1_1)과 2개의 제2 전극(RME2_1)들을 포함하고 이들이 서로 교대로 배치될 수 있다. 본 실시예는 각 서브 화소(PXn)마다 더 많은 수의 전극들이 배치된 점에서 도 7의 실시예와 차이가 있다.
각 서브 화소(PXn)에 더 많은 수의 전극(RME1_1, RME2_1)들이 배치됨에 따라, 더 많은 수의 제1 뱅크(BNL1)들이 배치될 수 있다. 제1 뱅크(BNL1)는 복수의 제1 서브 뱅크(BNL_A)들과 이들 사이에 배치된 제2 서브 뱅크(BNL_B)를 포함할 수 있다. 제1 서브 뱅크(BNL_A)는 도 7의 제1 뱅크(BNL1)와 동일하게 제2 방향(DR2)으로 연장되어 배치되며, 그 상에는 각각 제1 전극(RME1_1)과 제2 전극(RME2_1)이 배치될 수 있다. 제2 서브 뱅크(BNL_B)는 제1 서브 뱅크(BNL_A)들 사이에 배치되되, 제1 서브 뱅크(BNL_A)보다 큰 폭을 가질 수 있다. 제2 서브 뱅크(BNL_B)의 제1 방향(DR1) 양 측에는 서로 다른 전극(RME1_1, RME2_1)들이 배치되며, 이들은 제2 서브 뱅크(BNL_B) 상에서 서로 이격될 수 있다. 다만, 이에 제한되지 않으며 각 서브 뱅크(BNL_A, BNL_B)들은 실질적으로 동일한 폭을 가질 수 있다.
각 서브 화소(PXn)에는 복수의 제1 전극(RME1_1)들과 제2 전극(RME2_1)들이 배치될 수 있다. 복수의 제1 전극(RME1_1)들은 제2 방향(DR2)으로 연장되며 이들은 절단부 영역(CBA)과 인접하여 배치된 연결부를 통해 상호 연결될 수 있다. 제1 전극(RME1_1)들 중 어느 한 제1 전극(RME1_1)은 제1 전극 컨택홀(CTD)을 통해 하부의 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 도면에서는 제1 전극(RME1_1)이 전극 컨택부(CTP)가 생략된 것으로 도시되어 있으나, 이에 제한되지 않는다. 복수의 제2 전극(RME2_1)들은 제2 방향(DR2)으로 연장되며 각각 제2 전극 라인(RM2)과 연결될 수 있다. 제1 전극(RME1_1)들과 제2 전극(RME2_1)들은 서로 제1 방향(DR1)으로 이격되며 이들은 서로 교번적으로 배치될 수 있다. 제1 전극(RME1_1)과 제2 전극(RME2_1) 상에는 각각 발광 소자(ED)들이 배치될 수 있으며, 각 서브 화소(PXn)에는 더 많은 수의 발광 소자(ED)들이 배치되어 단위 면적 당 발광량이 증가할 수 있다.
또한, 각 서브 화소(PXn)에는 복수의 제1 접촉 전극(CNE1_1)들과 제2 접촉 전극(CNE2_1)들이 배치된다. 제1 접촉 전극(CNE1_1)들은 각각 서로 다른 제1 전극(RME1_1) 상에 배치되고, 제2 접촉 전극(CNE2_1)들도 각각 서로 다른 제2 전극(RME2_1) 상에 배치될 수 있다. 접촉 전극(CNE1_1, CNE2_1)들에 대한 설명은 상술한 바와 동일하다.
제1 전극(RME1_1)들은 연결부를 통해 서로 연결되고, 제2 전극(RME2_1)도 각각 제2 전극 라인(RM2)에 연결되므로, 각 전극(RME1_1, RME2_1)들에는 전원 전압이 동시에 인가될 수 있다. 이에 따라, 서로 다른 제1 전극(RME1_1)과 제2 전극(RME2_1) 상에 배치된 발광 소자(ED)들은 서로 병렬로 연결될 수 있다.
본 실시예에 따른 표시 장치(10_1)의 제조 공정은 도 14 내지 도 16을 참조하여 상술한 바와 실질적으로 동일하다. 제1 전극(RME1_1)들은 제1 전극 라인(RM1)과 연결된 상태로 형성되었다가, 발광 소자(ED)들이 배치되면 절단부 영역(CBA)에서 제1 전극 라인(RM1)과 분리될 수 있다. 여기서 복수의 제1 전극(RME1_1)들이 서로 분리될 경우, 어느 한 제1 전극(RME1_1) 상에 배치된 발광 소자(ED)에는 전원 전압이 인가되지 않을 수 있으므로, 절단부 영역(CBA)에서 분리되는 제1 전극(RME1_1)들은 서로 연결될 수 있다.
도 20은 또 다른 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 전극들과 뱅크들을 나타내는 개략적인 평면도이다.
도 20을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 각 서브 화소(PXn)에 배치된 전극(RME1_2, RME2_2)들이 제1 방향(DR1)으로 연장되고 제2 방향(DR2)으로 이격될 수 있다. 전극 라인(RM1_2, RM2_2)들은 각각 전극 가지부(RM1_B, RM2_B)가 생략되고, 배선 세로부(VDL_V, VSL_V)와 중첩된 부분에서 제2 방향(DR2)으로 연장될 수 있다. 제1 전극(RME1_2)은 제2 방향(DR2)으로 연장된 제1 전극 라인(RM1_2)과 절단부 영역(CBA)에서 분리되고, 제2 전극(RME2_2)은 제2 방향(DR2)으로 연장된 제2 전극 라인(RM2_2)과 직접 연결될 수 있다.
복수의 전압 배선(VDL, VSL)들이 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 배치되고, 하나의 화소(PX)에 배치된 서브 화소(PXn)들이 동일한 전압 배선(VDL, VSL)들을 공유함에 따라, 각 서브 화소(PXn)의 방향 및 배열은 다양하게 변형될 수 있다. 복수의 전압 배선(VDL, VSL)들은 하나의 화소(PX)의 외곽부에서 발광 영역(EMA1, EMA2, EMA3)들을 둘러싸도록 배치되고, 발광 영역(EMA1, EMA2, EMA3)들은 화소(PX) 내에서 다양한 방향으로 배열될 수 있다. 본 실시예는 각 화소(PX)에 배치된 서브 화소(PXn)들이 제2 방향(DR2)으로 배열됨에 따라 전극(RME1_2, RME2_2)들이 제1 방향(DR1)으로 연장된 점에서 도 17의 실시예와 차이가 있다. 전극 라인(RM1_2, RM2_2)들은 제2 방향(DR2)으로 연장된 부분에서 제1 도전 패턴(DP1) 및 제5 도전 패턴(DP5)을 통해 전압 배선(VDL, VSL)과 연결되므로, 서브 화소(PXn)의 배열이 달라지더라도 이상의 실시예와 동일하게 연결될 수 있다. 그 외 다른 설명은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
도 21은 또 다른 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 전극들과 뱅크들을 나타내는 개략적인 평면도이다.
도 21을 참조하면, 일 실시예에 따른 표시 장치(10_3)는 각 서브 화소(PXn)마다 배치되어 서로 구분되는 전극(RME1_3, RME2_3, RME3_3, RME4_3)들을 포함할 수 있다. 각 서브 화소(PXn)는 제1 전극(RME1_3)과 제2 전극(RME2_3) 사이에 배치된 제3 전극(RME3_3)과, 제2 전극(RME2_3)을 사이에 두고 제3 전극(RME3_3)과 이격된 제4 전극(RME4_3)을 포함할 수 있다. 제1 전극(RME1_3)은 제1 전극 컨택홀(CTD)을 통해 제1 트랜지스터(T1)와 연결되고, 제2 전극(RME2_3)은 제2 전극 라인(RM2)과 연결될 수 있다. 반면, 제3 전극(RME3_3)과 제4 전극(RME4_3)은 그 하부의 회로층과 연결되지 않을 수 있다. 본 실시예는 제1 전극(RME1_3) 및 제2 전극(RME2_3)과 구분된 다른 전극들을 더 포함하는 점에서 도 7의 실시예와 차이가 있다.
구체적으로, 제1 전극(RME1_3)은 제1 서브 뱅크(BNL_A) 상에 배치되고, 제2 전극(RME2_3)은 제2 서브 뱅크(BNL_B)의 일 측 상에 배치된다. 제3 전극(RME3_3)은 제2 서브 뱅크(BNL_B)의 타 측 상에 배치되고 제4 전극(RME4_3)은 다른 제1 서브 뱅크(BNL_A) 상에 배치된다. 각 전극(RME1_3, RME2_3, RME3_3, RME4_3)들은 제2 방향(DR2)으로 연장되되 서로 제1 방향(DR1)으로 이격되며, 이들 상에는 발광 소자(ED)들이 배치될 수 있다.
제1 전극(RME1_3)과 제4 전극(RME4_3)은 각각 제1 전극 라인(RM1)과 연결되었다가, 발광 소자(ED)의 정렬 공정 후에 이와 분리되어 형성될 수 있다. 이와 유사하게, 제3 전극(RME3_3)은 제2 전극 라인(RM2)과 연결되었다가 후속 공정에서 분리되어 형성될 수 있다. 일 실시예에 따르면, 각 서브 화소(PXn)는 발광 영역(EMA)의 제2 방향(DR2) 양 측에 각각 배치된 제1 절단부 영역(CBA1) 및 제2 절단부 영역(CBA2)을 포함할 수 있다. 제1 전극(RME1_3)과 제4 전극(RME4_3)은 제1 절단부 영역(CBA1)에서 제1 전극 라인(RM1)과 분리되고, 제3 전극(RME3_3)은 제2 절단부 영역(CBA2)에서 제1 전극 라인(RM1)과 분리될 수 있다. 이에 따라, 제1 전극 컨택홀(CTD)이 형성된 제1 전극(RME1_3)을 제외하고 제3 전극(RME3_3)과 제4 전극(RME4_3)은 하부의 회로층과 직접 연결되지 않을 수 있다.
발광 소자(ED)들은 제1 단부가 제1 전극(RME1_3) 상에 배치되고 제2 단부가 제3 전극(RME3_3) 상에 배치된 제1 발광 소자(ED1)와, 제1 단부가 제4 전극(RME4_3) 상에 배치되고 제2 단부가 제2 전극(RME2_3) 상에 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제1 단부가 향하는 방향이 서로 반대 방향일 수 있다.
표시 장치(10)는 더 많은 수의 전극(RME1_3, RME2_3, RME3_3, RME4_3)들을 포함함에 따라, 더 많은 수의 접촉 전극(CNE1_3, CNE2_3, CNE3_3)들을 포함할 수 있다.
예시적인 실시예에서, 접촉 전극(CNE1_3, CNE2_3, CNE3_3)은 제1 전극(RME1_3) 상에 배치된 제1 접촉 전극(CNE1_3), 제2 전극(RME2_3) 상에 배치된 제2 접촉 전극(CNE2_3) 및 제3 전극(RME3_3) 및 제4 전극(RME4_3) 상에 배치되어 제2 접촉 전극(CNE2_3)을 둘러싸는 제3 접촉 전극(CNE3_3)을 포함할 수 있다.
제1 접촉 전극(CNE1_3)은 제1 전극(RME1_3) 상에 배치되어 제1 발광 소자(ED1)의 제1 단부와 접촉한다. 제2 접촉 전극(CNE2_3)은 제2 전극(RME2_3) 상에 배치되어 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다. 제1 접촉 전극(CNE1_3)과 제2 접촉 전극(CNE2_3)은 각각 제1 트랜지스터(T1) 및 제2 전압 배선(VSL)과 연결된 전극(RME1_3, RME2_3)들과 접촉할 수 있다.
각 서브 화소(PXn)에는 제1 및 제2 전극 컨택홀(CTD, CTS)이 형성되지 않은 전극(RME3_3, RME4_3)들이 더 배치된다. 이들은 실질적으로 제1 트랜지스터(T1) 또는 제2 전압 배선(VSL)으로부터 직접 전기 신호가 인가되지 않는 전극일 수 있다. 다만, 이들 상에는 제3 접촉 전극(CNE3_3)이 배치되고, 발광 소자(ED1, ED2)로 전달된 전기 신호는 제3 접촉 전극(CNE3_3)을 통해 흐를 수 있다.
제3 접촉 전극(CNE3_3)은 제3 전극(RME3_3) 및 제4 전극(RME4_3) 상에 배치되며, 제2 접촉 전극(CNE2_3)을 둘러싸도록 배치될 수 있다. 제3 접촉 전극(CNE3_3)은 제2 방향(DR2)으로 연장된 부분들과 이들을 연결하며 제1 방향(DR1)으로 연장된 부분을 포함하여 제2 접촉 전극(CNE2_3)을 둘러쌀 수 있다. 제3 접촉 전극(CNE3_3)의 제2 방향(DR2)으로 연장된 부분들은 각각 제3 전극(RME3_3) 및 제4 전극(RME4_3)과 접촉할 수 있다. 예를 들어, 제3 접촉 전극(CNE3_3) 중 제3 전극(RME3_3) 상에 배치된 부분은 제1 발광 소자(ED1)의 제2 단부와 접촉하고, 제4 전극(RME4_3) 상에 배치된 부분은 제2 발광 소자(ED2)의 제1 단부와 접촉할 수 있다. 또한, 제3 접촉 전극(CNE3_3)은 제3 전극(RME3_3) 및 제4 전극(RME4_3)과 각각 접촉할 수 있고, 제3 및 제4 전극(RME3_3, RME4_3)들은 제3 도전층과 연결되지 않더라도 플로팅(Floating) 상태로 배치되는 것을 방지할 수 있다.
제1 접촉 전극(CNE1_3)으로부터 제1 발광 소자(ED1)의 제1 단부로 전달된 전기 신호는 제1 발광 소자(ED1)의 제2 단부와 접촉하는 제3 접촉 전극(CNE3_3)으로 전달된다. 제3 접촉 전극(CNE3_3)은 상기 전기 신호를 제2 발광 소자(ED2)의 제1 단부로 전달하고, 이는 제2 접촉 전극(CNE2_3)을 통해 제2 전극(RME2_3)으로 전달될 수 있다. 이에 따라, 발광 소자(ED)의 발광을 위한 전기 신호는 하나의 제1 전극(RME1_3) 및 제2 전극(RME2_3)으로만 전달되고, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제3 접촉 전극(CNE3_3)을 통해 직렬로 연결될 수 있다.
한편, 이상의 실시예들에서는 각 화소(PX) 마다 전압 배선(VDL, VSL) 및 전극 라인(RM1, RM2)들이 배치된 경우를 예시하였으나, 이에 제한되지 않는다. 일 실시예에 따르면, 표시 장치(10)는 전압 배선(VDL, VSL)들 및 전극 라인(RM1, RM2)들 중 일부가 화소(PX)를 기준으로 반복 배열되지 않고 교대 배열될 수 있으며, 하나의 전압 배선(VDL, VSL) 또는 전극 라인(RM1, RM2)을 공유하는 화소(PX)들을 포함할 수 있다.
도 22 내지 도 25는 다른 실시예에 따른 표시 장치의 복수의 화소들에 배치된 전압 배선들 및 전극 라인들의 배치를 나타내는 개략도이다. 도 22 내지 도 25는 전압 배선(VDL, VSL)들과 전극 라인(RM1, RM2)들을 기준으로 구분된 복수의 화소(PX)들과, 각 화소(PX)의 서브 화소(PXn)들에 배치된 전극(RME1, RME2) 및 발광 소자(ED)의 배치를 개략적으로 도시하고 있다.
먼저, 도 22를 참조하면, 일 실시예에 따른 표시 장치(10_4)는 제1 화소열(PXC1)과 제2 화소열(PXC2)에 배치된 화소(PX)들이 동일한 전압 배선(VDL, VSL)을 공유할 수 있다. 제1 방향(DR1)으로 인접한 제1 화소열(PXC1)과 제2 화소열(PXC2)의 화소(PX)들은 하나의 전압 배선(VDL, VSL)을 공유함에 따라, 이들 사이에는 하나의 배선 세로부(VDL_V, VSL_V)만이 배치될 수 있다.
도 22에서는 제1 화소열(PXC1)과 제2 화소열(PXC2)의 화소(PX)들 사이에 하나의 제1 배선 세로부(VDL_V)가 배치된 부분을 예시하고 있으나, 도면에 도시되지 않은 다른 화소열(PXC) 사이에는 하나의 제2 배선 세로부(VSL_V)만이 배치될 수 있다. 이하에서는 제1 전압 배선(VDL)을 공유하는 부분을 예시하여 설명하기로 한다.
도 12의 실시예와 달리, 제1 배선 세로부(VDL_V)와 제2 배선 세로부(VSL_V)는 각 화소(PX)를 기준으로 제1 방향(DR1)을 따라 서로 교대로 배열될 수 있다. 예를 들어, 제1 화소열(PXC1)과 제2 화소열(PXC2) 사이에는 제1 배선 세로부(VDL_V)만이 배치되고, 제2 화소열(PXC2)과 제1 방향(DR1)으로 인접한 다른 화소열(PXC) 사이에는 제2 배선 세로부(VSL_V) 만이 배치될 수 있다. 본 실시예는 제1 방향(DR1)으로 인접한 화소열(PXC)의 화소(PX)들이 제1 배선 세로부(VDL_V)를 공유하는 점에서 도 12의 실시예와 차이가 있다.
도 12의 실시예와 같이, 동일한 화소행(PXR)에 배치된 화소(PX)들은 동일한 배선 가로부(VDL_H, VSL_H)를 공유할 수 있다. 반면, 서로 다른 화소열(PXC)에 배치된 화소들은 서로 동일한 배선 세로부(VDL_V, VSL_V)를 공유할 수 있다. 제1 화소열(PXC1)과 제2 화소열(PXC2)의 화소들이 제1 배선 세로부(VDL_V)를 공유함에 따라, 이와 두께 방향으로 중첩하는 제1 전극 라인(RM1)도 제1 화소열(PXC1)과 제2 화소열(PXC2)의 화소들이 공유할 수 있다. 제1 화소열(PXC1)과 제2 화소열(PXC2) 사이에는 하나의 제1 전극 줄기부(RM1_S) 또는 제2 전극 줄기부(RM2_S)가 배치되고, 제1 방향(DR1)으로 인접한 다른 화소열(PXC)의 화소들은 동일한 전극 줄기부(RM1_S, RM2_S)를 공유할 수 있다. 동일한 화소행(PXR)에 배치된 화소들에는 동일한 전극 줄기부(RM1_S, RM2_S)에서 분지된 서로 다른 전극 가지부(RM1_B, RM2_B)들이 배치될 수 있다. 제1 화소열(PXC1)에 배치된 화소(PX)들에는 제1 방향(DR1) 타 측으로 분지된 제1 전극 가지부(RM1_B) 및 제1 방향(DR1) 일 측으로 분지된 제2 전극 가지부(RM2_B)가 배치되고, 제2 화소열(PXC2)에 배치된 화소(PX)들에는 제1 방향(DR1) 일 측으로 분지된 제1 전극 가지부(RM1_B) 및 제1 방향(DR1) 타 측으로 분지된 제2 전극 가지부(RM2_B)가 배치될 수 있다. 서로 다른 화소열(PXC)에 배치된 전극 가지부(RM1_B, RM2_B)들의 연장 방향이 다름에 따라, 각 서브 화소(PXn)에 배치된 전극(RME1, RME2)들이 배치된 위치도 서로 다를 수 있다.
예를 들어, 제1 화소열(PXC1)에 배치된 화소(PX)로, 1번 내지 3번 화소(PX#1, PX#2, PX#3)들은 도 12의 실시예와 동일하게 각 서브 화소(PXn)의 중심에서 좌측에 제2 전극(RME2)이, 우측에 제1 전극(RME1)이 배치될 수 있다. 1번 내지 3번 화소(PX#1, PX#2, PX#3)들의 서브 화소(PXn)에는 발광 소자(ED)의 제1 단부가 제1 방향(DR1) 일 측을 향하는 제1 발광 소자(ED1)일 수 있다. 반면, 제2 화소열(PXC2)에 배치된 화소(PX)로, 4번 내지 6번 화소(PX#4, PX#5, PX#6)들은 각 서브 화소(PXn)의 중심에서 좌측에 제1 전극(RME1)이, 우측에 제2 전극(RME2)이 배치될 수 있다. 4번 내지 6번 화소(PX#4, PX#5, PX#6)들의 서브 화소(PXn)에는 발광 소자(ED)의 제1 단부가 제1 방향(DR1) 타 측을 향하는 제2 발광 소자(ED2)일 수 있다. 일 실시예에 따른 표시 장치(10_4)는 이웃한 화소열(PXC)의 화소들이 전압 배선(VDL, VSL) 및 전극 라인(RM1, RM2)들을 공유함에 따라, 각 서브 화소(PXn)의 전극(RME1, RME2)과 발광 소자(ED)의 배치가 다른 서로 다른 타입의 화소(PX#A, PX#B)를 포함할 수 있다. 1번 내지 3번 화소(PX#1, PX#2, PX#3)는 발광 소자(ED)의 제1 단부가 제1 방향(DR1) 일 측을 향하는 제1 타입 화소(PX#A)들이고, 4번 내지 6번 화소(PX#4, PX#5, PX#6)는 발광 소자(ED)의 제1 단부가 제1 방향(DR1) 타 측을 향하는 제2 타입 화소(PX#B)들일 수 있다. 제1 타입 화소(PX#A)와 제2 타입 화소(PX#B)는 각 발광 소자(ED)들 및 전극(RME1, RME2)들이 이들 사이를 제2 방향(DR2)으로 가로지르는 가상선을 기준으로 서로 대칭적 구조로 배치될 수 있다.
본 실시예는 전압 배선(VDL, VSL) 및 전극 라인(RM1, RM2)이 각 화소(PX)를 기준으로 반복 배치되지 않고 교대 배열됨에 따라 이웃한 화소(PX)들이 전압 배선(VDL, VSL) 및 전극 라인(RM1, RM2)을 공유할 수 있다. 이에 따라 단위 면적 당 배치되는 배선의 수를 줄일 수 있어 초고해상도 표시 장치 구현에 이점이 있다. 나아가, 표시 장치(10_4)는전압 배선(VDL, VSL) 및 전극 라인(RM1, RM2)이 교대 배열됨에 따라 발광 소자(ED) 및 전극(RME1, RME2)의 배치를 기준으로 서로 다른 타입의 화소(PX#A, PX#B)들을 포함할 수 있다.
이어, 도 23 내지 도 25를 참조하면, 일 실시예에 따른 표시 장치(10_5, 10_6, 10_7)는 이웃하는 화소행(PXR)에 배치된 화소(PX)들이 동일한 전압 배선(VDL, VSL) 및 전극 라인(RM1, RM2)을 공유할 수 있다. 제2 방향(DR2)으로 인접한 제1 화소행(PXR1)과 제2 화소행(PXR2), 및 제2 화소행(PXR2)과 제3 화소행(PXR3)의 화소(PX)들은 하나의 배선 가로부(VDL_H, VSL_H) 및 전극 가지부(RM1_B, RM2_B)를 공유함에 따라, 이들 사이에는 하나의 배선 가로부(VDL_H, VSL_H) 및 전극 가지부(RM1_B, RM2_B)만이 배치될 수 있다. 도 23 내지 도 25의 실시예는 이웃한 화소행(PXR)들도 전압 배선(VDL, VSL) 및 전극 라인(RM1, RM2)을 공유하도록 배치된 점에서 도 22의 실시예와 차이가 있다.
도 22의 실시예와 달리, 제1 배선 가로부(VDL_H)와 제2 배선 가로부(VSL_H)는 각 화소(PX)를 기준으로 제2 방향(DR2)을 따라 서로 교대로 배열될 수 있다. 예를 들어, 제1 화소행(PXR1)과 제2 화소행(PXR2) 사이에는 제1 배선 가로부(VDL_H)만이 배치되고, 제2 화소행(PXR2)과 제3 화소행(PXR3) 사이에는 제2 배선 가로부(VSL_H)만이 배치될 수 있다. 서로 다른 화소행(PXR)의 화소들이 배선 가로부(VDL_H, VSL_H)를 공유함에 따라, 이와 두께 방향으로 중첩하는 전극 라인(RM1, RM2)도 서로 다른 화소행(PXR)의 화소들이 공유할 수 있다.
예를 들어, 각 화소열(PXC)의 제1 화소행(PXR1)과 제2 화소행(PXR2) 사이에는 하나의 제1 전극 가지부(RM1_B)가 배치되고, 제2 화소행(PXR2)과 제3 화소행(PXR3) 사이에는 하나의 제2 전극 가지부(RM2_B)가 배치될 수 있다. 제2 방향(DR2)으로 인접한 다른 화소행(PXR)의 화소들은 동일한 전극 가지부(RM1_B, RM2_B)를 공유할 수 있다. 다만, 도 22의 실시예와 같이 동일한 화소행(PXR)에 배치된 화소들에는 동일한 전극 줄기부(RM1_S, RM2_S)에서 분지된 서로 다른 전극 가지부(RM1_B, RM2_B)들이 배치될 수 있다.
제2 방향(DR2)으로 이웃한 화소(PX)들이 전극 가지부(RM1_B, RM2_B)를 공유함에 따라, 각 서브 화소(PXn)에 배치된 전극(RME1, RME2)들이 배치된 위치도 서로 다를 수 있다.
먼저, 도 23의 실시예의 경우, 표시 장치(10_5)는 하나의 전극 가지부(RM1_B, RM2_B)와 연결되어 서로 다른 화소(PX)에 배치된 전극(RME1, RME2)들이 제2 방향(DR2)으로 나란하게 배치될 수 있다. 예를 들어, 제1 화소열(PXC1)의 제1 화소행(PXR1)에 배치된 제1 전극(RME1)들과 제1 화소열(PXC1)의 제2 화소행(PXR2)에 배치된 제1 전극(RME1)들은 제2 방향(DR2)으로 동일 선 상에 놓일 수 있다. 이에 따라, 1번 화소(PX#1)와 2번 화소(PX#2)의 제1 전극(RME1)들은 나란하게 배치될 수 있다. 이와 유사하게, 제1 화소열(PXC1)의 제2 화소행(PXR2)에 배치된 제2 전극(RME2)들과 제1 화소열(PXC1)의 제3 화소행(PXR3)에 배치된 제2 전극(RME2)들은 제2 방향(DR2)으로 동일 선 상에 놓이고, 2번 화소(PX#2)와 3번 화소(PX#3)의 제2 전극(RME2)들은 나란하게 배치될 수 있다. 다른 4번 내지 6번 화소(PX#4, PX#5, PX#6)들의 전극(RME1, RME2)들도 이와 유사한 배치를 가질 수 있다.
1번 화소(PX#1)와 3번 화소(PX#3)는 도 22의 실시예와 동일한 제1 타입 화소(PX#A)이고, 4번 화소(PX#4)와 6번 화소(PX#6)의 경우에도 제2 타입 화소(PX#B)일 수 있다. 다만, 2번 화소(PX#2)의 경우, 제1 전극(RME1)이 좌측에, 제2 전극(RME2)이 우측에 배치되어 발광 소자(ED)의 제1 단부가 제1 방향(DR1) 일 측을 향하도록 배치되나, 제1 전극(RME1)이 각 서브 화소(PXn)의 상측에 배치된 제1 전극 라인(RM1)에서 분리되고, 제2 전극(RME2)이 각 서브 화소(PXn)의 하측에 배치된 제2 전극 라인(RM2)과 연결된 점에서 제1 타입 화소(PX#A)와 차이가 있다. 또한, 5번 화소(PX#5)의 경우에도 제1 전극(RME1)이 우측에, 제2 전극(RME2)이 좌측에 배치되어 발광 소자(ED)의 제1 단부가 제1 방향(DR1) 타 측을 향하도록 배치되나, 제1 전극(RME1)이 각 서브 화소(PXn)의 각 서브 화소(PXn)의 상측에 배치된 제1 전극 라인(RM1)에서 분리되고, 제2 전극(RME2)이 각 서브 화소(PXn)의 하측에 배치된 제2 전극 라인(RM2)과 연결된 점에서 제2 타입 화소(PX#B)와 차이가 있다.
표시 장치(10_5)는 발광 소자(ED)의 제1 단부가 향하는 방향, 전극(RME1, RME2)들의 배치에 더하여, 전극(RME1, RME2)들이 분리되거나 연결된 전극 라인(RM1, RM2)의 배치에 따라 다른 타입의 화소를 더 포함할 수 있다. 일 실시예에서, 2번 화소(PX#2)는 제3 타입 화소(PX#C)이고, 5번 화소(PX#5)는 제4 타입 화소(PX#D)일 수 있다. 제3 타입 화소(PX#C)는 발광 소자(ED) 및 전극(RME1, RME2)들이 이들 사이를 제1 방향(DR1)으로 가로지르는 가상선을 기준으로 제1 타입 화소(PX#A)와 대칭적으로 배치될 수 있다. 또한, 제4 타입 화소(PX#D)는 발광 소자(ED) 및 전극(RME1, RME2)들이 이들 사이를 제1 방향(DR1)으로 가로지르는 가상선을 기준으로 제2 타입 화소(PX#B)와 대칭적으로 배치될 수 있다.
다만, 이에 제한되지 않는다. 각 전극(RME1, RME2)들이 동일한 전극 라인(RM1, RM2)에서 분리 또는 연결되더라도 이들이 서로 나란하지 않고 엇갈리도록 배치될 수도 있다.
도 24를 참조하면, 표시 장치(10_6)는 하나의 전극 가지부(RM1_B, RM2_B)와 연결되어 서로 다른 화소(PX)에 배치된 전극(RME1, RME2)들이 제2 방향(DR2)으로 엇갈리게 배치될 수 있다. 예를 들어, 제1 화소열(PXC1)의 제1 화소행(PXR1)에 배치된 제1 전극(RME1)들은 제1 화소열(PXC1)의 제2 화소행(PXR2)에 배치된 제1 전극(RME1)들과 제2 방향(DR2)으로 엇갈려 배치되고, 제2 전극(RME2)들과 제2 방향(DR2)으로 동일 선 상에 놓일 수 있다. 이에 따라, 1번 화소(PX#1)의 제1 전극(RME1)과 2번 화소(PX#2)의 제2 전극(RME2)들은 나란하게 배치될 수 있다. 이와 유사하게, 2번 화소(PX#2)의 제2 전극(RME2)과 3번 화소(PX#3)의 제1 전극(RME1)들은 나란하게 배치될 수 있다. 다른 4번 내지 6번 화소(PX#4, PX#5, PX#6)들의 전극(RME1, RME2)들도 이와 유사한 배치를 가질 수 있다.
1번 화소(PX#1)와 3번 화소(PX#3), 4번 화소(PX#4)와 6번 화소(PX#6)는 도 23의 실시예와 동일하게 각각 제1 타입 화소(PX#A) 또는 제2 타입 화소(PX#B)일 수 있다. 다만, 2번 화소(PX#2)는 도 23의 5번 화소(PX#5)와 같이 제4 타입 화소(PX#D)이고, 5번 화소(PX#5)는 도 23의 2번 화소(PX#5)와 같이 제3 타입 화소(PX#C)일 수 있다. 본 실시예는 전극 라인(RM1, RM2)으로부터 분리 또는 연결된 전극(RME1, RME2)의 배치가 다른 점에서 도 23의 실시예와 차이가 있다.
이웃한 화소행(PXR)에 배치된 전극(RME1, RME2)들의 분리 및 연결 위치가 다른 것과 유사하게, 이웃한 화소열(PXC)에 서로 다른 전극 가지부(RM1_B, RM2_B)가 배치되더라도 이로부터 분리 또는 연결된 전극(RME1, RME2)들의 배치가 서로 동일할 수도 있다.
도 25를 참조하면, 표시 장치(10_7)는 평면 상 각 서브 화소(PXn)의 제1 전극(RME1)과 제2 전극(RME2)의 배치가 제1 화소열(PXC1)에 배치된 화소(PX)들과 제2 화소열(PXC2)에 배치된 화소(PX)들이 서로 동일할 수 있다. 이 경우, 서로 다른 화소열(PXC)에 배치되더라도 동일한 화소행(PXR)에 배치된 화소(PX)들은 서로 동일한 타입의 화소일 수 있다. 예를 들어, 1번 화소(PX#1) 및 4번 화소(PX#4)는 각각 제1 화소행(PXR1)에 배치되어 각각 제1 타입 화소(PX#A)일 수 있다. 2번 화소(PX#2) 및 5번 화소(PX#5)는 제2 화소행(PXR2)에 배치되어 각각 제4 타입 화소(PX#D)이고, 3번 화소(PX#3) 및 6번 화소(PX#6)는 각각 제3 화소행(PXR3)에 배치되어 각각 제1 타입 화소(PX#A)일 수 있다.
일 실시예에 따른 표시 장치(10)는 메쉬 구조로 배치된 전압 배선(VDL, VSL) 및 전극 라인(RM1, RM2)들의 배치를 변형하여 이웃한 화소(PX)들이 동일한 배선 또는 라인을 공유할 수 있고, 발광 소자(ED)와 전극(RME1, RME2)의 배치가 서로 다른 타입의 화소(PX)들을 포함할 수 있다.
도 26은 다른 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 전극들과 뱅크들을 나타내는 개략적인 평면도이다. 도 27은 도 26의 Q9-Q9'선을 따라 자른 단면도이다.
도 26 및 도 27을 참조하면, 일 실시예에 따른 표시 장치(10_8)는 제1 접촉 전극(CNE1_8)이 제2 정전 용량 전극(CSE2) 또는 연결된 연장 전극부(EP)와 직접 연결될 수 있다. 제1 전극(RME1)은 전극 컨택부(CTP)가 생략되고 제1 접촉 전극(CNE1_8)은 접촉 전극 컨택부(CN_P)를 포함할 수 있다. 접촉 전극 컨택부(CN_P)는 각 서브 화소(PXn)마다 형성된 제1 전극 컨택홀(CTD)을 통해 연장 전극부(EP) 또는 제2 정전 용량 전극(CSE2)과 직접 접촉할 수 있다. 본 실시예는 제1 전극(RME1) 및 제1 접촉 전극(CNE1_8)이 접촉 전극 컨택부(CN_P)를 통해 제1 트랜지스터(T1)와 전기적으로 연결된 점에서 도 7 및 도 8의 실시예와 차이가 있다. 그 외 다른 설명은 실질적으로 동일한 바, 자세한 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
VDL: 제1 전압 배선 VSL: 제2 전압 배선
T1, T2, T3: 제1 내지 제3 트랜지스터
DTL: 데이터 라인 VIL: 초기화 전압 배선
BNL1, BNL2: 제1 및 제2 뱅크
RME1, RME2: 제1 및 제2 전극
RM1, RM2: 제1 및 제2 전극 라인
ED: 발광 소자
CNE1, CNE2: 제1 및 제2 접촉 전극
PAS1, PAS2: 제1 및 제2 절연층

Claims (20)

  1. 복수의 발광 영역들을 포함하는 화소;
    상기 화소의 상기 발광 영역들 외부에 배치되어 제1 방향 및 제2 방향으로 연장된 제1 전압 배선과 제2 전압 배선;
    상기 발광 영역에 각각 배치되어 일 방향으로 연장된 복수의 제1 전극과 제2 전극;
    상기 제1 전극과 제2 전극 상에 배치된 복수의 발광 소자들;
    상기 제1 전극 및 상기 발광 소자와 접촉하는 제1 접촉 전극들 및 상기 제2 전극 및 상기 발광 소자와 접촉하는 제2 접촉 전극들, 및
    상기 제1 전압 배선과 중첩하며 상기 발광 영역들의 외부에 배치된 제1 전극 라인 및 상기 제2 전압 배선과 중첩하며 상기 발광 영역들의 외부에 배치된 제2 전극 라인을 포함하고,
    상기 제1 전극 및 제1 전극 라인은 각각 상기 제1 전압 배선과 전기적으로 연결되고, 상기 제2 전극 및 상기 제2 전극 라인은 각각 상기 제2 전압 배선과 전기적으로 연결된 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전압 배선은 상기 제1 방향으로 연장된 제1 배선 가로부 및 상기 제2 방향으로 연장된 제1 배선 세로부를 포함하고,
    상기 제2 전압 배선은 상기 제1 방향으로 연장된 제2 배선 가로부 및 상기 제2 방향으로 연장된 제2 배선 세로부를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 배선 세로부 및 상기 제2 배선 세로부은 상기 제1 배선 가로부 및 상기 제2 배선 가로부와 서로 다른 층에 배치된 도전층으로 이루어진 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 배선 가로부와 상기 제1 배선 세로부와 교차하는 영역에 형성된 제1 배선 컨택홀 및 상기 제2 배선 가로부와 상기 제2 배선 세로부가 교차하는 영역에 형성된 제2 배선 컨택홀을 포함하는 표시 장치.
  5. 제2 항에 있어서,
    상기 제1 배선 세로부는 상기 발광 영역들로부터 상기 제1 방향 상기 일 측에 배치되고, 상기 제2 배선 세로부는 상기 제1 방향 타 측에 배치되며,
    상기 제2 배선 가로부는 상기 발광 영역들로부터 상기 제2 방향 일 측에 배치되고 상기 제1 배선 가로부는 상기 제2 방향 타 측에 배치된 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 전극 라인은 상기 제1 배선 세로부와 두께 방향으로 중첩하도록 배치되고 상기 제2 전극 라인은 상기 제2 배선 세로부와 두께 방향으로 중첩하도록 배치되며,
    상기 제2 전극들은 각각 상기 제2 전극 라인과 직접 연결된 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 상기 제1 방향으로 연장되고,
    상기 제1 전극은 상기 제1 전극 라인과 이격되어 배치되되 제1 전극 컨택홀을 통해 제1 전압 배선과 전기적으로 연결된 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 배선 세로부와 중첩하도록 배치되며 상기 제1 배선 세로부와 연결된 제1 도전 패턴 및 상기 제1 배선 세로부와 중첩하도록 배치되며 상기 제2 배선 세로부와 연결된 제2 도전 패턴을 더 포함하고,
    상기 제2 전극 라인은 상기 제2 도전 패턴과 중첩하는 부분에 형성된 제2 전극 컨택홀을 통해 상기 제2 도전 패턴과 접촉하고,
    상기 제1 전극 라인은 상기 제1 도전 패턴과 중첩하는 부분에 형성된 제3 전극 컨택홀을 통해 상기 제1 도전 패턴과 접촉하는 표시 장치.
  9. 제6 항에 있어서,
    상기 제1 전극 라인은 상기 제2 방향으로 연장된 제1 전극 줄기부 및 상기 제1 전극 줄기부에서 상기 제1 방향으로 분지된 제1 전극 가지부를 포함하고,
    상기 제2 전극 라인은 상기 제2 방향으로 연장된 제2 전극 줄기부 및 상기 제2 전극 줄기부에서 상기 제1 방향으로 분지된 제2 전극 가지부를 포함하며,
    상기 제1 전극 가지부 및 상기 제2 전극 가지부는 각각 상기 제1 배선 가로부 및 상기 제2 배선 가로부와 두께 방향으로 중첩하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 각각 상기 제2 방향으로 연장되고,
    상기 제2 전극은 상기 제2 전극 가지부와 직접 연결되고 상기 제1 전극은 상기 제1 전극 가지부와 이격되어 배치된 표시 장치.
  11. 제1 항에 있어서,
    상기 발광 영역과 상기 전극들이 연장된 일 방향으로 이격되어 배치된 복수의 절단부 영역을 더 포함하고,
    상기 제1 전극과 상기 제1 전극 라인은 상기 절단부 영역을 사이에 두고 서로 이격된 표시 장치.
  12. 제1 항에 있어서,
    상기 각 발광 영역 내에 배치되어 상기 제1 전극과 상기 제2 전극이 연장된 상기 일 방향으로 연장된 복수의 제1 뱅크들, 및 상기 발광 영역들을 둘러싸도록 배치된 제2 뱅크를 더 포함하고,
    상기 제1 전압 배선과 상기 제2 전압 배선은 상기 제2 뱅크와 두께 방향으로 중첩하는 표시 장치.
  13. 제1 항에 있어서,
    상기 발광 영역은 서로 이격된 제1 발광 영역, 제2 발광 영역 및 제3 발광 영역을 포함하고,
    상기 제1 전극과 상기 제2 전극은 상기 제1 내지 제3 발광 영역에 각각 배치되되, 상기 각 발광 영역에 배치된 상기 제2 전극들은 동일한 상기 제2 전극 라인과 직접 연결된 표시 장치.
  14. 제1 방향 및 제2 방향으로 배열되어 복수의 화소열 및 복수의 화소행에 배치되고, 복수의 발광 영역들을 포함하는 화소들;
    상기 제1 방향 및 상기 제2 방향으로 연장되어 상기 화소열 및 상기 화소행들 사이에 배치된 제1 전압 배선과 제2 전압 배선;
    상기 제1 전압 배선과 중첩하도록 배치되고 상기 제1 전압 배선과 연결된 제1 전극 라인 및 상기 제2 전압 배선과 중첩하도록 배치되고 상기 제2 전압 배선과 연결된 제2 전극 라인;
    상기 화소의 상기 발광 영역에 배치되며 일 방향으로 연장된 복수의 제1 전극들과 제2 전극들; 및
    제1 단부가 상기 제1 전극 상에 배치되고 제2 단부가 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하고,
    상기 각 화소에 배치된 상기 제1 전극들은 상기 제1 전극 라인과 이격되고 상기 제2 전극들은 상기 제2 전극 라인과 연결되며,
    상기 화소는 상기 발광 소자의 제1 단부가 상기 제1 방향의 일 측을 향하도록 배치되고 상기 제1 전극이 상기 제2 전극의 상기 제1 방향 일 측에 이격되어 배치된 복수의 제1 타입 화소를 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 복수의 제1 타입 화소는 제1 화소열에서 상기 제2 방향으로 배열되고,
    상기 화소는 제2 화소열에 배치되어 상기 발광 소자의 제1 단부가 상기 제1 방향 타 측을 향하도록 배치되고 상기 제1 전극 및 상기 제2 전극이 상기 제2 방향으로 연장된 가상선을 기준으로 상기 제1 타입 화소와 대칭적으로 배치된 복수의 제2 타입 화소를 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 화소는,
    상기 발광 소자의 제1 단부가 상기 제1 방향 일 측을 향하도록 배치되고 상기 제1 전극 및 상기 제2 전극이 상기 제1 방향으로 연장된 가상선을 기준으로 상기 제1 타입 화소와 대칭적으로 배치된 복수의 제3 타입 화소; 및
    상기 발광 소자의 제1 단부가 상기 제1 방향 타 측을 향하도록 배치되고 상기 제1 전극 및 상기 제2 전극이 상기 제1 방향으로 연장된 가상선을 기준으로 상기 제2 타입 화소와 대칭적으로 배치된 복수의 제4 타입 화소를 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 타입 화소 및 상기 제2 타입 화소의 상기 제1 전극은 각각 상기 제3 타입 화소 및 상기 제4 타입 화소의 상기 제1 전극과 서로 상기 제2 방향으로 나란하게 배치된 표시 장치.
  18. 제16 항에 있어서,
    상기 제1 화소열은 상기 제1 타입 화소와 상기 제3 타입 화소가 상기 제2 방향을 따라 교번적으로 배치되고,
    상기 제2 화소열은 상기 제2 타입 화소와 상기 제4 타입 화소가 상기 제2 방향을 따라 교번적으로 배치된 표시 장치.
  19. 제16 항에 있어서,
    상기 제1 화소열은 상기 제1 타입 화소와 상기 제4 타입 화소가 상기 제2 방향을 따라 교번적으로 배치되고,
    상기 제2 화소열은 상기 제2 타입 화소와 상기 제3 타입 화소가 상기 제2 방향을 따라 교번적으로 배치된 표시 장치.
  20. 제16 항에 있어서,
    상기 제1 화소열 및 상기 제2 화소열은 각각 상기 제1 타입 화소와 상기 제4 타입 화소가 상기 제2 방향을 따라 교번적으로 배치된 표시 장치.
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Cited By (2)

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WO2024034998A1 (ko) * 2022-08-12 2024-02-15 삼성디스플레이 주식회사 표시 장치

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016219125A (ja) * 2015-05-15 2016-12-22 ソニー株式会社 発光素子及び表示装置
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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KR102509929B1 (ko) * 2018-09-05 2023-03-14 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
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KR20210132257A (ko) * 2020-04-24 2021-11-04 삼성디스플레이 주식회사 표시 장치
KR20210148536A (ko) * 2020-05-29 2021-12-08 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023136515A1 (ko) * 2022-01-14 2023-07-20 삼성디스플레이 주식회사 표시 장치
WO2024034998A1 (ko) * 2022-08-12 2024-02-15 삼성디스플레이 주식회사 표시 장치

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