KR20200145899A - 표시 장치 - Google Patents

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이지혜
김경배
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채종철
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 베이스층, 베이스층 상에 배치된 화소 회로층, 및 화소 회로층 상에 배치된 표시 소자층을 포함하되, 화소 회로층은 화소 회로층의 상면을 기준으로 베이스층 방향으로 함몰된 렌즈 패턴부를 포함하고, 표시 소자층은 렌즈 패턴부와 적어도 일부가 중첩된 발광 소자를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 복수의 초소형 발광 소자들을 제조하고, 상기 초소형 발광 소자들을 이용하여 화소를 비롯한 각종 발광 장치를 제조하는 기술이 개발되고 있다.
본 발명이 해결하고자 하는 과제는, 복수의 발광 소자들을 포함하는 표시 장치에 있어서, 발광 소자의 하부에 렌즈 패턴을 형성하여 광학 효율이 향상된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 베이스층, 상기 베이스층 상에 배치된 화소 회로층, 및 상기 화소 회로층 상에 배치된 표시 소자층을 포함하되, 상기 화소 회로층은 상기 화소 회로층의 상면을 기준으로 상기 베이스층 방향으로 함몰된 렌즈 패턴부를 포함하고, 상기 표시 소자층은 상기 렌즈 패턴부와 적어도 일부가 중첩된 발광 소자를 포함한다.
상기 표시 소자층은 제1 전극 및 상기 제1 전극으로부터 이격된 제2 전극을 포함하고, 상기 발광 소자는 상기 제1 전극과 상기 제2 전극의 사이에 배열될 수 있다.
상기 발광 소자는 제1 반도체층, 상기 제1 반도체층의 적어도 일부를 감싸는 활성층, 및 상기 제1 반도체층과 상이한 타입을 가지고 상기 활성층의 적어도 일부를 감싸는 제2 반도체층을 포함할 수 있다.
상기 발광 소자는 제1 단부 및 제2 단부를 포함하되, 상기 제1 단부는 상기 활성층을 포함하고, 상기 제2 단부는 상기 활성층을 포함하지 않을 수 있다.
상기 표시 소자층은 상기 제1 전극 상에 배치되고 상기 제1 단부와 전기적으로 연결된 제1 컨택 전극, 및 상기 제2 전극 상에 배치되고 상기 제2 단부와 전기적으로 연결된 제2 컨택 전극을 포함할 수 있다.
상기 화소 회로층은 복수의 트랜지스터 및 상기 복수의 트랜지스터를 덮는 유기층을 포함하고, 상기 유기층은 상기 렌즈 패턴부를 포함할 수 있다.
상기 표시 소자층은 상기 제1 전극, 상기 제2 전극 및 상기 유기층을 덮는 절연층을 포함하고, 상기 절연층의 굴절률은 상기 유기층의 굴절률보다 높을 수 있다.
상기 렌즈 패턴부는 요철 패턴을 더 포함하고, 상기 요철 패턴은 입사된 광을 난반사시킬 수 있다.
상기 제1 전극 및 상기 제2 전극은 상기 렌즈 패턴부와 중첩하지 않을 수 있다.
상기 렌즈 패턴부의 폭은 상기 발광 소자의 길이보다 좁을 수 있다.
상기 렌즈 패턴부는 상기 발광 소자와 일대일 대응되도록 형성될 수 있다.
상기 렌즈 패턴부의 폭은 상기 발광 소자의 길이의 2배 이상일 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 베이스층, 상기 베이스층 상에 배치된 화소 회로층, 및 상기 화소 회로층 상에 배치된 표시 소자층을 포함하되, 상기 화소 회로층은 복수의 테이퍼부를 포함하는 렌즈 패턴부를 포함하고, 상기 표시 소자층은 상기 렌즈 패턴부와 적어도 일부가 중첩된 발광 소자를 포함한다.
상기 표시 소자층은 제1 전극 및 상기 제1 전극으로부터 이격된 제2 전극을 포함하고, 상기 발광 소자는 상기 제1 전극과 상기 제2 전극의 사이에 배열될 수 있다.
상기 발광 소자는 제1 반도체층, 상기 제1 반도체층의 적어도 일부를 감싸는 활성층, 및 상기 제1 반도체층과 상이한 타입을 가지고 상기 활성층의 적어도 일부를 감싸는 제2 반도체층을 포함할 수 있다.
상기 발광 소자는 제1 단부 및 제2 단부를 포함하되, 상기 제1 단부는 상기 활성층을 포함하고, 상기 제2 단부는 상기 활성층을 포함하지 않을 수 있다.
상기 복수의 테이퍼부는 제1 테이퍼부 및 상기 제1 테이퍼부와 이격된 제2 테이퍼부를 포함하되, 상기 제1 테이퍼부의 테이퍼 각도는 상기 제2 테이퍼부의 테이퍼 각도와 상이할 수 있다.
상기 화소 회로층은 복수의 트랜지스터 및 상기 복수의 트랜지스터 상에 배치되어 상기 복수의 트랜지스터 중 적어도 하나와 전기적으로 연결된 금속층을 포함하고, 상기 금속층은 상기 렌즈 패턴부를 포함할 수 있다.
상기 금속층은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있다.
상기 렌즈 패턴부의 폭은 상기 발광 소자의 길이와 같거나 좁을 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따른 표시 장치는 복수의 발광 소자들을 포함하고, 발광 소자의 하부에 렌즈 패턴을 형성하여 광학 효율을 향상시킬 수 있다.
또한, 발광 소자의 하부에 형성되는 렌즈 패턴은 별도의 마스크를 필요로 하지 않고, 기존 구성들과 함께 형성할 수 있으므로, 공정 비용을 저감시키고, 표시 장치의 수율을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a 및 도 1b는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4a 내지 도 4c는 각각 일 실시예에 따른 화소를 나타내는 회로도이다.
도 5는 일 실시예에 따른 화소를 나타내는 평면도이다.
도 6은 도 5의 A-A'선을 따라 자른 단면도이다.
도 7a는 도 6의 Q영역의 부분 확대도이다.
도 7b는 도 7a에 도시된 구조의 변형예이다.
도 8은 다른 실시예에 따른 화소의 단면도이다.
도 9는 도 8의 Q1영역의 부분 확대도이다.
도 10은 또 다른 실시예에 따른 화소의 평면도이다.
도 11은 도 10의 B-B'선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1a 및 도 1b는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 2a 및 도 2b는 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1a 및 도 1b는 코어-쉘 구조의 발광 소자(LD)를 도시하였고, 도 2a 및 도 2b에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
먼저, 도 1a 및 도 1b를 참조하면, 일 실시예에 의한 발광 소자(LD)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 상기 제1 및 제2 도전형 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함한다. 실시예에 따라, 제1 도전형 반도체층(11)은 발광 소자(LD)의 중앙 영역에 배치되고, 활성층(12)은 제1 도전형 반도체층(11)의 적어도 일 영역을 감싸도록 상기 제1 도전형 반도체층(11)의 표면에 배치될 수 있다. 그리고, 제2 도전형 반도체층(13)은, 활성층(12)의 적어도 일 영역을 감싸도록 상기 활성층(12)의 표면에 배치될 수 있다.
또한, 발광 소자(LD)는, 제2 도전형 반도체층(13)의 적어도 일 영역을 감싸는 전극층(14) 및/또는 절연성 피막(INF)을 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는, 제2 도전형 반도체층(13)의 일 영역을 감싸도록 상기 제2 도전형 반도체층(13)의 표면에 배치되는 전극층(14)과, 상기 전극층(14)의 적어도 일 영역을 감싸도록 상기 전극층(14)의 표면에 배치되는 절연성 피막(INF)을 더 포함할 수 있다. 즉, 상술한 실시예에 의한 발광 소자(LD)는, 중앙으로부터 외곽 방향으로 순차적으로 배치된 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13), 전극층(14) 및 절연성 피막(INF)을 포함하는 코어-쉘 구조로 구현될 수 있고, 전극층(14) 및/또는 절연성 피막(INF)은 실시예에 따라 생락될 수도 있다.
일 실시예에서, 발광 소자(LD)는 어느 일 방향을 따라 연장된 다각 뿔 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)의 적어도 일 영역은 육각 뿔 형상을 가질 수 있다. 다만, 발광 소자(LD)의 형상이 이에 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
발광 소자(LD)의 연장 방향을 길이(LDL) 방향이라고 하면, 발광 소자(LD)는 상기 길이(LDL) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 하나가 배치되고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 도전형 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 다각 기둥 형상, 일 예로, 양측 단부가 돌출된 육각 뿔 형상으로 제조된 코어-쉘 구조의 초소형 발광 다이오드일 수 있다. 예를 들어, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 폭 및/또는 길이(LDL)를 가질 수 있다. 다만, 발광 소자(LD)는, 이를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 그 크기 및/또는 형상 등이 다양하게 변경될 수 있다.
일 실시예에서, 발광 소자(LD)의 길이(LDL) 방향을 따라 제1 도전형 반도체층(11)의 양측 단부는 돌출된 형상을 가질 수 있다. 제1 도전형 반도체층(11)의 양측 단부의 돌출된 형상은 서로 상이할 수 있다. 일 예로, 제1 도전형 반도체층(11)의 양측 단부 중 상측에 배치된 일 단부는 상부로 향할수록 폭이 좁아지면서 하나의 꼭지점에 접하는 뿔 형상을 가질 수 있다. 또한, 제1 도전형 반도체층(11)의 양측 단부 중 하측에 배치된 타 단부는 일정한 폭의 다각 기둥 형상을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 제1 도전형 반도체층(11)이 하부로 향할수록 폭이 점진적으로 좁아지는 다각 형상 또는 계단 형상 등의 단면을 가질 수도 있다. 제1 도전형 반도체층(11)의 양측 단부의 형상은 실시예에 따라 다양하게 변경될 수 있는 것으로서, 상술한 실시예에 한정되지는 않는다.
실시예에 따라, 제1 도전형 반도체층(11)은 발광 소자(LD)의 코어(core), 즉, 중심(또는, 중앙 영역)에 위치할 수 있다. 또한, 발광 소자(LD)는 제1 도전형 반도체층(11)의 형상에 대응되는 형상으로 제공될 수 있다. 일 예로, 제1 도전형 반도체층(11)이 육각 뿔 형상을 갖는 경우, 발광 소자(LD)는 육각 뿔 형상을 가질 수 있다.
또한, 제1 도전형 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전형 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전형 반도체층(11)을 구성할 수 있다.
활성층(12)은 발광 소자(LD)의 길이(LDL) 방향에서 제1 도전형 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 구체적으로, 활성층(12)은 발광 소자(LD)의 길이(LDL) 방향에서 제1 도전형 반도체층(11)의 양측 단부 중 하부에 배치된 타 단부를 제외한 나머지 영역을 둘러싸는 형태로 제공 및/또는 형성될 수 있다.
활성층(12)은 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 도전형 반도체층(13)은 발광 소자(LD)의 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성되며, 제2 도전형 반도체층(13)은 제1 도전형 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전형 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전형 반도체층(13)을 구성할 수 있다.
일 실시예에서, 발광 소자(LD)는 제2 도전형 반도체층(13)의 적어도 일측을 둘러싸는 전극층(14)을 포함한다. 전극층(14)은 제2 도전형 반도체층(13)에 전기적으로 연결되는 오믹(ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 상기 전극층(14)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 상기 전극층(14)은 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITZO(Indium Tin Zinc Oxide)와 같은 투명 전극 물질 등을 단독 또는 혼합하여 형성될 수 있다. 또한, 실시예에 따라, 상기 전극층(14)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(14)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
발광 소자(LD)는 그 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 실시예에 따라, 절연성 피막(INF)은 이산화규소(SiO2), 질화규소(Si3N4), 산화알루미늄(Al2O3) 및 이산화티타늄(TiO2) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
절연성 피막(INF)은 제1 도전형 반도체층(11)의 외주면 일부와 전극층(14)의 외주면을 덮도록 제공될 수 있다. 일 실시예에서, 절연성 피막(INF)은 발광 소자(LD)에 포함된 전극층(14)의 외주면 전체를 덮도록 형성된 이후, 도시되지 않은 전극(일 예로, 화소의 제1 전극)과의 전기적인 연결을 위하여 전극층(14)의 일 영역을 노출하도록 부분적으로 제거될 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 상기 발광 장치는, 표시 장치나 조명 장치 등과 같이 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다.
다음으로, 도 2a 및 도 2b에서는 도 1a 및 도 1b에 도시된 발광 소자들(LD)과 상이한 구조의 발광 소자(LD), 일 예로 원 기둥 형상의 막대형 구조의 발광 소자를 도시하였다. 즉, 본 발명의 실시예에 의한 발광 소자(LD)의 종류, 구조 및/또는 형상 등은 다양하게 변경될 수 있다. 도 2a 및 도 2b의 실시예에서, 도 1a 및 도 1b의 실시예들과 유사 또는 동일한 구성 요소(일 예로, 서로 상응하는 구성 요소)에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 상기 제1 및 제2 도전형 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13) 및 전극층(14)이 순차적으로 적층된 적층체로 구성될 수 있다.
발광 소자(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 하나가 배치되고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 도전형 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다. 또한, 발광 소자(LD)는 제2 도전형 반도체층(13)의 일단 측에 배치되는 전극층(14)을 포함할 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전형 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부는 노출할 수 있다.
발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 본 명세서에서, “막대형”이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이는 그 직경(또는, 횡단면의 폭)보다 클 수 있다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 3에서는 도 1a 내지 도 2b의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 일 예로, 표시 패널(PNL)의 각 화소 유닛(PXU) 및 이를 구성하는 각각의 화소(PXL1, PXL2, PXL3)는 복수의 발광 소자들(LD)을 포함할 수 있다.
설명의 편의상, 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수 있다.
도 3를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 베이스층(BSL)과, 상기 베이스층(BSL) 상에 배치된 다수의 화소들을 포함할 수 있다. 실시예에 따라, 상기 화소들은, 제1색 화소들(PXL1), 제2색 화소들(PXL2) 및/또는 제3색 화소들(PXL3)을 포함할 수 있다. 이하에서, 제1색 화소들(PXL1), 제2색 화소들(PXL2) 및 제3색 화소들(PXL3) 중 하나 이상의 화소를 임의로 지칭하거나, 또는 두 종류 이상의 화소들을 포괄적으로 지칭할 때, “화소(PXL)” 또는 “화소들(PXL)”이라 하기로 한다.
구체적으로, 표시 패널(PNL) 및 이를 형성하기 위한 베이스층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 베이스층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
베이스층(BSL)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 실시예에 따라, 베이스층(BSL)은 경성 또는 연성의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
또한, 베이스층(BSL)은 투명할 수 있으나, 이에 한정되지는 않는다. 일 예로, 베이스층(BSL)은 투명, 반투명, 불투명, 또는 반사성의 베이스 부재일 수 있다.
베이스층(BSL) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 베이스층(BSL)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
표시 영역(DA)에는 다수의 화소들(PXL)이 분산되어 배치될 수 있다. 일 예로, 표시 영역(DA)에는 스트라이프 또는 펜타일 배열 구조 등에 따라 다수의 화소들(PXL)이 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 두 종류 이상의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는, 제1색의 빛을 방출하는 제1색 화소들(PXL1), 제2색의 빛을 방출하는 제2색 화소들(PXL2), 및 제3색의 빛을 방출하는 제3색 화소들(PXL3)이 배치될 수 있다. 그리고, 서로 인접하도록 배치된 적어도 하나의 제1색 화소(PXL1), 제2색 화소(PXL2) 및 제3색 화소(PXL3)는, 다양한 색상의 빛을 방출하는 하나의 화소 유닛(PXU)을 구성할 수 있다.
각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 화소(PXL)가 방출하는 빛의 색은 다양하게 변경될 수 있다.
각각의 화소(PXL)는, 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 각각의 화소(PXL)는, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형 발광 소자(LD)를 포함할 수 있다. 일 예로, 각각의 화소(PXL)는, 제1 및 제2 화소 전극들 및/또는 제1 및 제2 전원선들의 사이에 서로 직렬 및/또는 병렬로 연결되어 해당 화소(PXL)의 광원 또는 광원 유닛을 구성하는 복수의 초소형 발광 소자들을 포함할 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식 등이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 형태의 수동형 또는 능동형 구조를 가진 발광 표시 장치의 화소로 구성될 수 있다.
도 4a 내지 도 4c는 각각 일 실시예에 따른 화소를 나타내는 회로도이다. 실시예에 따라, 도 4a 내지 도 4c에 도시된 각각의 화소(PXL)는 도 3의 표시 패널(PNL)에 구비된 제1색 화소(PXL1), 제2색 화소(PXL2) 및 제3색 화소(PXL3) 중 어느 하나일 수 있다. 또한, 상기 제1색 화소(PXL1), 제2색 화소(PXL2) 및 제3색 화소(PXL3)는 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
먼저 도 4a를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 광원 유닛(LSU)을 포함한다. 또한, 화소(PXL)는, 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
실시예에 따라, 광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 발광 소자들(LD)은 서로 병렬로 연결될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 제1 전원(VDD)과 제2 전원(VSS)의 사이에, 복수의 발광 소자들(LD)이 직/병렬 혼합 구조로 연결될 수도 있다.
실시예에 따라, 제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 4a에서는 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
실시예에 따라, 각각의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 일 단부는 상기 광원 유닛(LSU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극 및/또는 제1 컨택 전극)을 통해 화소 회로(PXC)에 공통으로 접속되며, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속될 수 있다. 그리고, 발광 소자들(LD)의 다른 단부는 상기 광원 유닛(LSU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극 및/또는 제2 컨택 전극) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
각각의 광원 유닛(LSU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(“구동 트랜지스터”라고도 함)(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(“스위칭 트랜지스터”라고도 함)(T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속된다. 이러한 제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
한편, 도 4a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들면, 도 4b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 이 경우, 각각의 프레임 기간 마다 데이터선(Dj)으로 공급되는 데이터 신호를 화소(PXL)에 기입하기 위한 주사 신호의 게이트-온 전압은 하이 레벨 전압일 수 있다. 유사하게, 제1 트랜지스터(T1)를 턴-온시키기 위한 데이터 신호의 전압은 도 4a의 실시예와 상반된 파형의 전압일 수 있다. 일 예로, 도 4b의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 높은 전압 레벨을 가진 데이터 신호가 공급될 수 있다.
도 4b에 도시된 화소(PXL)는, 트랜지스터 타입 변경에 따라 일부 회로 소자의 접속 위치 및 제어 신호들(일 예로, 주사 신호 및 데이터 신호)의 전압 레벨이 변경되는 것을 제외하고, 그 구성 및 동작이 도 4a의 화소(PXL)와 실질적으로 유사하다. 따라서, 도 4b의 화소(PXL)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 4a 및 도 4b에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 4c에 도시된 실시예와 같이 구성될 수도 있다.
도 4c를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 제3의 다른 전원에 더 연결될 수 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속된다. 예를 들어, 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)은 제5 트랜지스터(T5) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속되고, 제1 트랜지스터(T1)의 다른 전극(일 예로, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 전극)에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극(일 예로, 드레인 전극)과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결한다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 실시예에 따라, 제1 트랜지스터(T1)의 게이트 전압을 초기화시키기 위한 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 레벨 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU) 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 전극)과 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급한다. 이에 따라, 광원 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 광원 유닛(LSU)의 일 전극의 전압이 초기화된다. 한편, 제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 주사선, 즉 i번째 주사선(Si)에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 도 4c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
또한, 본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 4a 내지 도 4c에 도시된 실시예들에 한정되지는 않으며, 각각의 화소(PXL)는 현재 공지된 다양한 구조를 가질 수 있다.
도 5는 일 실시예에 따른 화소를 나타내는 평면도이다. 실시예에 따라, 각각의 화소(PXL)는 도 4a 내지 도 4c에 도시된 화소들(PXL) 중 어느 하나일 수 있으나, 이에 한정되지는 않는다.
도 5에서는 광원 유닛(LSU)을 중심으로 각 화소(PXL)의 구조를 도시하기로 한다. 다만, 화소(PXL)는 각각의 광원 유닛(LSU)을 제어하기 위한 회로 소자(일 예로, 도 4a 내지 도 4c의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자)를 더 포함할 수 있다. 실시예에 따라, 상기 회로 소자는 광원 유닛(LSU)과 다른 층에 배치될 수 있다. 일 예로, 상기 회로 소자는 베이스층(BSL)의 일면 상에 위치한 화소 회로층에 배치되고, 광원 유닛(LSU)은 상기 화소 회로층 상에 위치한 표시 소자층에 배치될 수 있다.
또한, 도 5에서는 각각의 광원 유닛(LSU)이, 제1 및 제2 컨택홀(CH1, CH2)을 통해, 소정의 전원선(일 예로, 제1 및/또는 제2 전원선들(PL1, PL2), 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자) 및/또는 신호선(일 예로, 주사선(Si) 및/또는 데이터선(Dj))에 연결되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 각 화소(PXL)의 제1 및 제2 전극들(ELT1, ELT2) 중 적어도 하나가, 컨택홀 및/또는 중간 배선 등을 경유하지 않고 소정의 전원선 및/또는 신호선에 직접적으로 연결될 수도 있다.
도 5를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는, 각각의 광원 유닛(LSU)을 구성하기 위한 복수의 발광 소자들(LD) 및 전극들을 포함할 수 있다. 예를 들어, 화소(PXL)는, 각각의 화소 영역에 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배열된 복수의 발광 소자들(LD)과, 각각 제1 전극(ELT1) 및 제2 전극(ELT2) 상에 배치된 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 포함할 수 있다. 상기 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제1 및 제2 전극들(ELT1, ELT2)과 같이 각각의 화소 영역에 서로 이격되도록 배치되어, 발광 소자들(LD)의 제1 단부들(EP1) 및 제2 단부들(EP2)을 각각 제1 전극(ELT1) 및 제2 전극(ELT2)에 전기적으로 연결할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 각각의 화소(PXL)가 제공 및/또는 형성되는 각각의 화소 영역, 특히 해당 화소(PXL)의 발광 영역(EMA)에 서로 이격되어 배치될 수 있다. 실시예에 따라, 각각의 화소 영역은 해당 화소(PXL)를 구성하기 위한 회로 소자들 및/또는 광원 유닛(LSU)이 배치되는 영역을 포괄적으로 의미할 수 있다. 그리고, 발광 영역(EMA)은 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)(특히, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 온전히 연결된 유효 광원들)이 배치되는 영역일 수 있다. 또한, 발광 영역(EMA)에는, 상기 발광 소자들(LD)에 연결되는 소정의 전극들(일 예로, 제1 및 제2 전극들(ELT1, ELT2)과 제1 및 제2 컨택 전극들(CNE1, CNE2)) 또는 상기 전극들의 일 영역이 배치될 수 있다. 이러한 발광 영역(EMA)은, 각각의 화소 영역 및 그 내부의 발광 영역(EMA)을 규정하도록 화소들(PXL)의 사이에 형성되는 차광성 및/또는 반사성의 뱅크 구조물("화소 정의막"이라고도 함)에 의해 둘러싸일 수 있다. 예를 들어, 발광 영역(EMA)의 주변에는 상기 발광 영역(EMA)을 둘러싸는 뱅크 구조물이 배치될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 서로 이격되어 배치될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 각각의 발광 영역(EMA)에서 제1 방향(DR1)을 따라 소정 간격만큼 이격되어 나란히 배치될 수 있다.
일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2)은, 어느 일 방향을 따라 연장되는 바 형상을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 제1 방향(DR1)과 교차하는(일 예로, 직교하는) 제2 방향(DR2)을 따라 연장되는 바 형상을 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 전극들(ELT1, ELT2)의 형상, 배열 방향 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
또한, 제1 및 제2 전극들(ELT1, ELT2)은, 각각의 화소 영역에 하나 이상 배치될 수 있는 것으로서, 상기 화소 영역에 배치되는 제1 및 제2 전극들(ELT1, ELT2)의 개수가 특별히 한정되지는 않는다. 예를 들어, 각각의 화소 영역에는 각각 제2 방향(DR2)을 따라 연장되며 서로 평행하게 배열되는 복수의 제1 전극들(ELT1)이 배치될 수 있다. 또한, 각각의 화소 영역에는 각각의 제1 전극(ELT1)과 마주하는 적어도 하나의 제2 전극(ELT2)이 배치될 수 있다. 예를 들어, 각각의 화소 영역에는, 두 개의 제1 전극들(ELT1)의 사이에 하나의 제2 전극(ELT2)이 배치되거나, 상기 복수의 제1 전극들(ELT1) 각각에 대응하는 복수의 제2 전극들(ELT2)이 배치될 수 있다.
실시예에 따라, 제1 전극(ELT1)은 제1 연결 전극(CNL1) 및/또는 제1 컨택홀(CH1)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제1 전원선(PL1)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 일 실시예에서, 제1 전극(ELT1)은 제1 연결 전극(CNL1) 및 제1 컨택홀(CH1)을 통해, 그 하부에 배치된 소정의 회로 소자에 전기적으로 연결되고 상기 회로 소자를 통해 제1 배선에 전기적으로 연결될 수 있다. 제1 배선은 제1 전원(VDD)을 공급하기 위한 제1 전원선(PL1)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 제1 배선은 소정의 제1 구동 신호(일 예로, 주사 신호, 데이터 신호, 또는 소정의 제어 신호 등)가 공급되는 신호선일 수도 있다.
다른 실시예에서, 제1 전극(ELT1)은 제1 연결 전극(CNL1), 제1 컨택홀(CH1) 및/또는 회로 소자를 경유하지 않고 소정의 전원선 또는 신호선에 직접 연결될 수도 있다. 이 경우, 제1 전극(ELT1)은 상기 소정의 전원선 또는 신호선에 일체 또는 비일체로 연결될 수 있다.
실시예에 따라, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 각각의 화소 영역에서 서로 다른 방향을 따라 연장될 수 있다. 예를 들어, 제1 연결 전극(CNL1)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제1 전극(ELT1)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
일 실시예에서, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 서로 일체로 연결될 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 연결 전극(CNL1)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제1 전극(ELT1) 및 제1 연결 전극(CNL1)이 서로 일체로 연결되는 경우, 제1 연결 전극(CNL1)을 제1 전극(ELT1)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다.
실시예에 따라, 제2 전극(ELT2)은 제2 연결 전극(CNL2) 및/또는 제2 컨택홀(CH2)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제2 전극(ELT2)은 제2 연결 전극(CNL2) 및 제2 컨택홀(CH2)을 통해, 그 하부에 배치된 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 또는, 다른 실시예에서, 제2 전극(ELT2)은 제2 연결 전극(CNL2) 및/또는 제2 컨택홀(CH2) 등을 경유하지 않고 소정의 전원선 또는 신호선에 직접 연결될 수도 있다. 이 경우, 제2 전극(ELT2)은 상기 소정의 전원선 또는 신호선에 일체 또는 비일체로 연결될 수 있다.
실시예에 따라, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 서로 다른 방향을 따라 연장될 수 있다. 예를 들어, 제2 연결 전극(CNL2)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제2 전극(ELT2)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
일 실시예에서, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 서로 일체로 연결될 수 있다. 예를 들어, 제2 전극(ELT2)은 제2 연결 전극(CNL2)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제2 전극(ELT2) 및 제2 연결 전극(CNL2)이 서로 일체로 연결되는 경우, 제2 연결 전극(CNL2)을 제2 전극(ELT2)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다.
발광 소자들(LD)의 정렬 단계에서 제1 및 제2 전극들(ELT1, ELT2)의 사이에 소정의 정렬 신호가 인가되고, 이에 따라 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성될 수 있다. 이러한 전계에 의해 각각의 화소 영역, 특히 각 화소(PXL)의 발광 영역(EMA)에 공급된 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)의 사이에는 복수의 발광 소자들(LD)이 배열될 수 있다. 각각의 발광 소자(LD)는 서로 대응하는 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다.
각각의 발광 소자(LD)는, 길이(LDL) 방향의 일단에 위치되며 제1 전극(ELT1)에 전기적으로 연결되는 제1 단부(EP1)와, 상기 길이(LDL) 방향의 다른 일단에 위치되며 제2 전극(ELT2)에 전기적으로 연결되는 제2 단부(EP2)를 포함할 수 있다. 예를 들어, 각각의 발광 소자(LD)는 서로 대응하는 제1 및 제2 전극들(ELT1, ELT2)이 마주하도록 배치된 영역에서, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 제1 방향(DR1)을 따라 가로로 배열될 수 있다.
한편, 도 5에서는 발광 소자들(LD)이 어느 하나의 방향, 일 예로, 제1 방향(DR1)으로 균일하게 배열된 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 사선 방향 등으로 배열될 수도 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 등을 이용해 각각의 화소 영역(특히, 각 화소(PXL)의 발광 영역(EMA))에 공급될 수 있다. 예를 들어, 발광 소자들(LD)은 휘발성 용매에 섞여 각각의 발광 영역(EMA)에 공급될 수 있다. 이때, 제1 및 제2 전극들(ELT1, ELT2)에 소정의 정렬 전압(또는, 정렬 신호)을 인가하게 되면, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성되면서, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이 외의 다른 방식으로 제거하여 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배치할 수 있다. 또한, 발광 소자들(LD)의 양 단부, 일 예로 제1 및 제2 단부들(EP1, EP2) 상에 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 형성할 수 있다. 이에 따라, 상기 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 보다 안정적으로 연결할 수 있다.
발광 소자들(LD)의 제1 단부들(EP1)은, 제1 컨택 전극(CNE1), 제1 전극(ELT1), 화소 회로(PXC) 및/또는 제1 전원선(PL1) 등을 경유하여 제1 전원(VDD)에 전기적으로 연결될 수 있다. 그리고, 발광 소자들(LD)의 제2 단부들(EP2)은, 제2 컨택 전극(CNE2), 제2 전극(ELT2) 및/또는 제2 전원선(PL2) 등을 경유하여 제2 전원(VSS)에 전기적으로 연결될 수 있다. 이에 의해, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순 방향으로 연결되는 적어도 하나의 발광 소자(LD)가 화소 회로(PXC) 등으로부터 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있게 된다. 이에 따라, 화소(PXL)가 구동 전류에 대응하는 빛을 방출하게 된다.
각 화소(PXL)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배열된 발광 소자들(LD) 중 적어도 하나의 발광 소자(LD)는, 각각의 제1 및 제2 단부들(EP1, EP2)이 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 직접적으로 연결되어, 상기 제1 및 제2 컨택 전극들(CNE1, CNE2)을 통해 각각 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1)은, 각각의 제1 전극(ELT1)과 중첩되도록 상기 제1 전극(ELT1)의 상부에 배치될 수 있다. 제1 컨택 전극(CNE1)은 적어도 일 영역에서 각각의 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 또한, 제2 컨택 전극(CNE2)은, 제2 전극(ELT2)과 중첩되도록 상기 제2 전극(ELT2)의 상부에 배치될 수 있다. 제2 컨택 전극(CNE2)은 적어도 일 영역에서 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
화소들(PXL)은 각 발광 소자(LD)와 적어도 일부가 중첩된 렌즈 패턴부(LA)를 포함할 수 있다. 렌즈 패턴부(LA)는 각 발광 소자(LD)와 일대일 대응하여 형성될 수 있으나, 이에 제한되지 않는다. 예를 들어, 복수의 발광 소자(LD)들과 하나의 렌즈 패턴부(LA)가 대응할 수도 있다.
렌즈 패턴부(LA)는 평면상 원형 또는 타원형의 형상을 가질 수 있으나, 이에 제한되는 것은 아니다. 즉, 렌즈 패턴부(LA)는 삼각형, 사각형, 이 외의 다각형일 수도 있다. 예컨대, 렌즈 패턴부(LA)는 제1 방향(DR1)의 폭이 제2 방향(DR2)의 폭보다 넓은 타원형일 수 있다.
일 실시예로 렌즈 패턴부(LA)의 폭(또는, 직경)(D1)은 발광 소자(LD)의 길이(LDL)보다 좁을 수 있으나, 다른 실시예로 렌즈 패턴부(LA)의 폭은 발광 소자(LD)의 길이(LDL)보다 넓을 수 있다. 예컨대, 렌즈 패턴부(LA)의 폭은 발광 소자(LD)의 길이(LDL)의 2배 이상일 수 있다.
렌즈 패턴부(LA)는 발광 소자(LD)의 하부에 배치되어 발광 소자(LD)의 하측으로 방출된 광을 상측으로 반사시키는 역할을 수행할 수 있다. 즉, 렌즈 패턴부(LA)는 화소(PXL)를 포함하는 표시 장치의 출광 효율을 향상시킬 수 있다. 실시예에 따라, 렌즈 패턴부(LA)는 요철 패턴을 더 포함할 수 있다. 렌즈 패턴부(LA)의 요철 패턴은 렌즈 패턴부(LA) 측으로 입사된 광을 상측으로 난반사시킬 수 있다. 난반사된 광에 의해 화소(PXL)를 포함하는 표시 장치의 시야각 특성이 개선될 수 있다.
렌즈 패턴부(LA)는 화소 회로부의 어느 한 구성(예를 들어, 제2 유기층 또는 제2 금속층) 형성 시 함께 형성될 수 있다. 즉, 렌즈 패턴부(LA)를 형성하기 위한 별도의 마스크 공정이 필요하지 않을 수 있다. 기존 공정을 통해 함께 형성되므로 공정 비용을 절감할 수 있으며, 공정 시간 또한 단축될 수 있다.
도 6은 도 5의 A-A'선을 따라 자른 단면도이다. 도 6의 실시예에서 앞서 설명한 실시예들과 유사 또는 동일한 구성 요소에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 6을 도 5와 함께 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는, 베이스층(BSL)의 일면 상에 배치되며 복수의 발광 소자들(LD)을 포함한 표시 소자층(DPL)을 포함한다. 또한, 화소(PXL)는, 화소 회로층(PCL)을 선택적으로 더 포함할 수 있다. 일 예로, 화소(PXL)는, 베이스층(BSL)과 표시 소자층(DPL)의 사이에 배치되며, 발광 소자들(LD)에 전기적으로 연결되는 적어도 하나의 회로 소자를 포함한 화소 회로층(PCL)을 더 포함할 수 있다.
실시예에 따라, 화소 회로층(PCL)은 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자를 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 상기 화소 회로(PXC)를 구성하기 위한 복수의 트랜지스터들 및 스토리지 커패시터를 포함하며, 이 외에도 화소 회로(PXC) 및/또는 광원 유닛(LSU)에 연결되는 적어도 하나의 전원선 및/또는 신호선 등을 더 포함할 수 있다.
화소 회로층(PCL)은 각각의 전극들 및/또는 배선들의 사이에 배치되는 복수의 절연층들을 포함할 수 있다. 일 실시예에서, 화소 회로층(PCL)은 베이스층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 층간 절연층(ILD), 제1 유기층(VIA1), 및 제2 유기층(VIA2)을 포함할 수 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
각각의 트랜지스터는, 반도체층(ACT), 게이트 전극들(GT1, GT2), 및 트랜지스터 전극들(SD11, SD12, SD2)을 포함할 수 있다.
반도체층(ACT)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(ACT)은 버퍼층(BFL)이 형성된 베이스층(BSL)과 제1 게이트 절연층(GI1)의 사이에 배치될 수 있다. 반도체층(ACT)은 소스 영역 및 드레인 영역을 포함하고, 소스 영역과 드레인 영역 사이에 위치한 채널 영역을 포함할 수 있다.
실시예에 따라, 반도체층(ACT)은 폴리 실리콘, 아모포스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(ACT)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(ACT)의 소스 영역 및 드레인 영역은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
제1 게이트 전극(GT1)은 제1 게이트 절연층(GI1)을 사이에 개재하고 반도체층(ACT) 상에 배치될 수 있다. 일 예로, 제1 게이트 전극(GT1)은 제1 게이트 절연층(GI1) 및 제2 게이트 절연층(GI2)의 사이에, 반도체층(ACT)의 적어도 일 영역과 중첩되도록 배치될 수 있다. 반도체층(ACT)이 복수의 채널 영역을 포함하는 경우, 반도체층(ACT) 상에 배치되는 제1 게이트 전극(GT1)도 각각의 채널 영역과 적어도 일 영역이 중첩되도록 복수 개 배치될 수 있다.
제2 게이트 전극(GT2)은 제2 게이트 절연층(GI2)을 사이에 개재하고, 제1 게이트 전극(GT1) 상에 배치될 수 있다. 일 예로, 제2 게이트 전극(GT2)은 제2 게이트 절연층(GI2) 및 층간 절연층(ILD)의 사이에, 제1 게이트 전극(GT1)의 적어도 일 영역과 중첩되도록 배치될 수 있다.
실시예에 따라, 제1 게이트 전극(GT1)이 복수 개 배치되는 경우, 제2 게이트 전극(GT2)은 각각의 제1 게이트 전극(GT1) 중 어느 하나와 중첩되도록 배치될 수 있고, 모든 제1 게이트 전극(GT1)과 중첩되도록 배치될 수도 있다.
제1 금속층들(SD11, SD12)은, 적어도 한 층의 층간 절연층(ILD)을 사이에 개재하고, 각각의 반도체층(ACT) 및 게이트 전극들(GT1, GT2) 상에 배치될 수 있다. 예를 들어, 제1 금속층들(SD11, SD12)은 층간 절연층(ILD)과 제1 유기층(VIA1)의 사이에 배치될 수 있다.
이러한 제1 금속층들(SD11, SD12)은 반도체층(ACT) 또는 게이트 전극들(GT1, GT2)에 전기적으로 연결될 수 있다. 예를 들어, 제1 금속층들(SD11, SD12) 중 어느 한 제1 금속층(SD11)은 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 및 층간 절연층(ILD)을 관통하는 컨택홀(CT11)을 통해 반도체층(ACT)에 연결될 수 있다. 또한, 다른 한 제1 금속층(SD12)은 층간 절연층(ILD)을 관통하는 컨택홀(CT12)을 통해 제2 게이트 전극(GT2)에 연결될 수 있다.
제1 금속층(SD1) 상에는 제1 유기층(VIA1)이 배치될 수 있다. 제1 유기층(VIA1)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니며, 제1 유기층(VIA1)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 금속층(SD2)은 제1 유기층(VIA1)을 사이에 개재하고, 각각의 반도체층(ACT), 게이트 전극들(GT1, GT2), 및 제1 금속층들(SD11, SD12) 상에 배치될 수 있다. 예를 들어, 제2 금속층(SD2)은 제1 유기층(VIA1)과 제2 유기층(VIA2)의 사이에 배치될 수 있다. 이러한 제2 금속층(SD2)은 반도체층(ACT), 게이트 전극들(GT1, GT2) 또는 제1 금속층들(SD11, SD12)에 전기적으로 연결될 수 있다. 예를 들어, 제2 금속층(SD2)은 제1 유기층(VIA1)을 관통하는 컨택홀(CT2)을 통해 제1 금속층(SD11)에 연결될 수 있다. 제2 금속층(SD2)은 제1 유기층(VIA1) 상에 전체적으로 배치된 뒤, 패터닝되어 다른 구성들과 전기적으로 연결될 수 있다.
상술한 제1 금속층들(SD11, SD12) 및 제2 금속층(SD2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다.
제2 유기층(VIA2)은 제2 금속층(SD2) 상에 배치될 수 있다. 제2 유기층(VIA2)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니며, 제2 유기층(VIA2)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 금속층(SD2) 상에 배치된 제2 유기층(VIA2)은 렌즈 패턴부(LA)를 포함할 수 있다. 렌즈 패턴부(LA)는 발광 소자(LD)와 적어도 일부가 중첩하도록 형성될 수 있다. 렌즈 패턴부(LA)의 폭(D1)은 제1 및 제2 전극들(ELT1, ELT2)의 간격과 동일할 수 있으나, 이에 제한되는 것은 아니고, 제1 및 제2 전극들(ELT1, ELT2)의 간격보다 좁거나 넓을 수 있다.
상술한 바와 같이 렌즈 패턴부(LA)는 발광 소자(LD)의 하부에 배치되어 발광 소자(LD)의 하측(발광 소자를 기준으로 베이스층 방향)으로 방출된 광을 다시 상측으로 반사시킬 수 있다. 따라서, 렌즈 패턴부(LA)는 표시 장치의 출광 효율을 개선시킬 수 있다.
일 실시예로, 렌즈 패턴부(LA)는 제2 유기층(VIA2) 형성 시 동시에 형성될 수 있다. 예를 들어, 렌즈 패턴부(LA)는 하프-톤 마스크 또는 기 설정된 간격을 갖는 슬릿을 이용하여 제2 유기층(VIA2) 형성 시 동시에 형성될 수 있다. 다른 실시예로, 렌즈 패턴부(LA)는 제2 유기층(VIA2) 형성 후 별도의 공정을 통해 형성될 수 있다. 예를 들어, 렌즈 패턴부(LA)는 제2 유기층(VIA2) 형성 후 식각 공정을 통해 형성될 수 있다.
렌즈 패턴부(LA)는 제2 유기층(VIA2)의 상면을 기준으로 베이스층 방향으로 함몰된 리세스 패턴일 수 있다. 즉, 제2 유기층(VIA2)은 렌즈 패턴부(LA)의 중심부에서 두께가 가장 얇고, 렌즈 패턴부(LA)의 가장자리로 갈수록 두께가 두꺼워질 수 있다.
이하에서는, 도 7a 및 도 7b를 더 참조하여 발광 소자(LD) 및 제2 유기층(VIA2)의 렌즈 패턴부(LA)에 대해 자세히 설명한다.
도 7a는 도 6의 Q영역의 부분 확대도이다. 도 7b는 도 7a에 도시된 구조의 변형예이다.
도 6에 결부하여 도 7a 및 도 7b를 더 참조하면, 제2 유기층(VIA2)은 렌즈 패턴부(LA)를 포함할 수 있고, 렌즈 패턴부(LA) 상에는 발광 소자(LD)가 배치될 수 있다.
상술한 바와 같이 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13), 전극층(14), 및 상기 구성들을 덮는 절연성 피막(INF)을 포함할 수 있다.
제1 도전형 반도체층(11)과 제2 도전형 반도체층(13)은 서로 다른 타입의 반도체층으로 이루어 질 수 있다. 예를 들어, 제1 도전형 반도체층(11)은 N타입 반도체 물질을 포함하고, 제2 도전형 반도체층(13)은 P타입 반도체 물질을 포함할 수 있다. 활성층(12)은 제1 도전형 반도체층(11)과 제2 도전형 반도체층(13) 사이에 개재될 수 있다. 전극층(14)은 제2 도전형 반도체층(13)을 감싸도록 배치될 수 있다. 절연성 피막(INF)은 전극층(14)을 덮도록 배치될 수 있고, 제1 도전형 반도체층(11)의 돌출된 외면을 덮도록 배치될 수 있다.
발광 소자(LD)는 제1 및 제2 컨택 전극들(CNE1, CNE2)과 접촉하여 전기적으로 연결되기 위해 제1 및 제2 개구부(14a, 11a)를 포함할 수 있다.
제1 개구부(14a)는 절연성 피막(INF)에 형성될 수 있고, 제1 개구부(14a)를 통해 전극층(14)의 적어도 일부가 외부로 노출될 수 있다. 전극층(14)은 제1 개구부(14a)를 통해 제1 컨택 전극(CNE1)과 접촉할 수 있다.
제2 개구부(11a)는 절연성 피막(INF)에 형성될 수 있고, 제2 개구부(11a)를 통해 제1 도전형 반도체층(11)의 적어도 일부가 외부로 노출될 수 있다. 제1 도전형 반도체층(11)은 제2 개구부(11a)를 통해 제2 컨택 전극(CNE2)과 접촉할 수 있다.
제1 개구부(14a) 및 제2 개구부(11a)는 제1 절연층(INS1) 상에 발광 소자(LD)를 배치한 뒤, 식각 공정을 통해 형성될 수 있다.
제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)을 통해 발광 소자(LD)에 전압이 인가되면 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 발광 소자(LD)에서 방출된 광(L1, L2, L3)은 제1 도전형 반도체층(11)과 제2 도전형 반도체층(13) 사이에 개재된 활성층(12)을 기준으로 외측 방향으로 방출될 수 있다. 그러나, 활성층(12) 및 제2 도전형 반도체층(13)과 중첩하지 않는 제1 도전형 반도체층(11)의 일 단부는 빛이 방출되지 않는 영역일 수 있다. 이러한 빛이 방출되지 않는 영역은 사용자에게 표시 장치의 시야각 차이를 느끼게 할 수 있다.
발광 소자(LD)에서 방출된 광(L1, L2, L3)은 발광 소자(LD)를 기준으로 상측으로 방출되는 광(L1, L2)과 하측으로 방출되는 광(L3)을 포함할 수 있다. 상측으로 방출되는 광(L1, L2)은 외부로 출사되어 사용자에게 인식될 수 있으나, 하측으로 방출되는 광(L3)은 외부로 출사되지 않아 사용자에게 인식되지 않는다.
발광 소자(LD)의 하부에 배치된 제2 유기층(VIA2)과 제1 절연층(INS1)은 서로 다른 굴절률을 가질 수 있고, 예를 들어, 제2 유기층(VIA2)의 굴절률은 제1 절연층(INS1)의 굴절률보다 낮을 수 있다. 제1 절연층(INS1)과 제2 유기층(VIA2)의 굴절률이 서로 상이한 바, 제1 절연층(INS1)과 제2 유기층(VIA2)의 접촉면은 광학 계면을 이룰 수 있다.
제1 절연층(INS1)에서 제2 유기층(VIA2) 측으로 진행하는 광(L3) 중 적어도 일부의 광은 제1 절연층(INS1)과 제2 유기층(VIA2)의 광학 계면에서 반사될 수 있다. 반사된 광(L4)은 상측으로 출사될 수 있으며, 사용자에게 시인될 수 있다. 즉, 제2 유기층(VIA2)에 렌즈 패턴부(LA)를 형성할 경우, 표시 장치의 출광 효율을 향상시킬 수 있다.
또한, 렌즈 패턴부(LA)는 반사되는 광의 반사 방향을 조절할 수 있다. 광의 반사 방향은 렌즈 패턴부(LA)의 형상에 따라 다양할 수 있다. 일 실시예로, 반사된 광(L4)이 제1 도전형 반도체층(11)의 일 단부(빛이 방출되지 않는 영역) 측을 향하도록 렌즈 패턴부(LA)를 형성할 경우, 발광 소자(LD)에서 빛이 방출되지 않는 영역을 커버할 수 있으므로, 표시 장치의 시야각 특성을 개선할 수 있다.
일 실시예로 렌즈 패턴부(LA)의 표면은 대체적으로 매끄럽게 형성되어 반사된 광(L4)의 응집력을 향상시키고, 광 추출 효율을 향상시킬 수 있다. 다만, 렌즈 패턴부(LA)의 표면은 이에 제한되지 않는다. 예컨대, 도 7b에 도시된 바와 같이 렌즈 패턴부(LA')의 표면은 요철 패턴(LAc, LAv)을 포함할 수 있다. 도 7b는 도 7a에 도시된 구조의 변형 예이다.
요철 패턴(LAc, LAv)은 렌즈 패턴부(LA')의 표면을 따라 형성될 수 있다. 요철 패턴(LAc, LAv)은 입사된 광을 난반사시켜 무작위적인 방향으로 빛을 반사시킬 수 있다. 즉, 요철 패턴(LAc, LAv)은 모든 방향에서의 광량을 분산시키고, 시야각에 따른 광량 차를 저감하여 표시 장치의 시야각 특성을 더욱 향상시킬 수 있다.
요철 패턴(LAc, LAv)은 구체적으로, 복수의 오목 패턴(LAc) 및 복수의 볼록 패턴(LAv)을 포함할 수 있다. 오목 패턴(LAc)과 볼록 패턴(LAv)은 서로 교번적으로 배치될 수 있다. 일 실시예로 오목 패턴(LAc)과 볼록 패턴(LAv)의 폭은 서로 동일할 수 있으나, 이에 한정되는 것은 아니고 서로 상이할 수도 있다. 또한, 각 오목 패턴(LAc) 간의 폭도 서로 동일할 수 있으나, 필요에 따라 각 오목 패턴(LAc)의 폭도 서로 다를 수 있다.
요철 패턴(LAc, LAv)은 렌즈 패턴부(LA')에 전체적으로 형성될 수 있으나, 반사된 광(L4)의 방향을 조절하기 위해 특정 영역에만 형성되거나, 특정 영역에만 형성되지 않을 수 있다. 예컨대, 렌즈 패턴(LA')의 중심부에는 요철 패턴(LAc, LAv)이 형성되지 않고, 주변부에만 요철 패턴(LAc, LAv)이 형성될 수 있다.
도 7b에 도시된 실시예에 따른 구조는 후술할 실시예들에 모두 적용될 수 있다.
다시 도 5 및 도 6을 참조하면, 표시 소자층(DPL)은 화소들(PXL) 각각의 광원 유닛(LSU)을 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은, 적어도 한 쌍의 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, EPT2)의 사이에 배치된 복수의 발광 소자들(LD)을 포함할 수 있다. 또한, 표시 소자층(DPL)은 적어도 하나의 도전층 및/또는 절연층 등을 더 포함할 수 있다.
일 실시예에서, 표시 소자층(DPL)은, 베이스층(BSL) 및/또는 화소 회로층(PCL)의 상부에 순차적으로 배치 및/또는 형성된 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1), 발광 소자들(LD), 제2 절연층(INS2), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 제3 절연층(INS3)을 포함할 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 이들의 합금과 같은 금속, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITZO(Indium Tin Zinc Oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 전극들(ELT1, ELT2) 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2) 상부에 전면적으로 형성될 수 있다. 또한, 제1 절연층(INS1)은 제2 유기층(VIA2)의 렌즈 패턴부(LA)를 덮을 수 있다. 즉, 제1 절연층(INS1)은 제2 유기층(VIA2)에 렌즈 패턴부(LA)에 의해 발생한 단차를 완화할 수 있다. 제1 절연층(INS1)의 상면은 대체적으로 평탄하여 발광 소자(LD)가 배치될 공간을 마련할 수 있다. 그러나 이에 제한되는 것은 아니다. 예를 들어, 제1 절연층(INS1)은 제2 유기층(VIA2)의 표면을 따라 형성될 수 있으며, 이 경우, 제1 절연층(INS1)의 상면은 제2 유기층(VIA2)처럼 단차가 발생하여 오목 패턴을 포함할 수 있다.
다시 말해, 제1 절연층(INS1)은, 일차적으로 제1 및 제2 전극들(ELT1, ELT2) 및 제2 유기층(VIA2)을 전면적으로 커버하도록 형성될 수 있다. 이러한 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 상기 제1 절연층(INS1)은 적어도 일 영역에서 제1 및 제2 전극들(ELT1, ELT2)을 노출하도록 부분적으로 개구될 수 있다.
제1 절연층(INS1)이 형성된 각각의 발광 영역에는 복수의 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 각각의 발광 영역(EMA)에 다수의 발광 소자들(LD)이 공급되고, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)에 인가되는 소정의 정렬 전압(또는, 정렬 신호)에 의해 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다.
제2 절연층(INS2)은, 발광 소자들(LD), 특히, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬된 발광 소자들(LD)의 상부에 배치되며, 상기 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 예를 들어, 제2 절연층(INS2)은 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)은 커버하지 않고, 상기 발광 소자들(LD)의 일 영역 상부에만 부분적으로 배치될 수 있다. 이러한 제2 절연층(INS2)은 각각의 발광 영역 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다.
발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성함으로써, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 한편, 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 상기 공간은 제2 절연층(INS2)을 형성하는 과정에서 채워질 수 있다. 이에 따라, 발광 소자들(LD)을 보다 안정적으로 지지할 수 있다.
또한, 상술한 바와 같이 제2 절연층(INS2)을 형성하는 과정에서 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 제1 및 제2 컨택 전극들(CNE1, CNE2)과 접촉하기 위한 제1 및 제2 개구부들(도 7a의 "14a, 11a")을 형성할 수 있다.
일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제2 절연층(INS2) 상에 배치될 수 있고, 서로 동일한 층에 배치될 수 있다. 이 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일 공정에서, 동일한 도전 물질을 이용하여 형성될 수 있으나, 이에 한정되지는 않는다.
다른 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 서로 다른 층에 배치될 수도 있다. 이 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 서로 다른 공정에서, 서로 동일하거나 또는 상이한 도전 물질을 이용하여 형성될 수 있다. 제1 및 제2 컨택 전극들(CNE1, CNE2)이 서로 다른 층에 배치될 경우, 보다 하부 층에 배치된 컨택 전극 상에는 도시되지 않은 적어도 한 층의 절연층이 더 형성될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 전기적으로 연결될 수 있다. 또한, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 적어도 일 영역에서 제1 절연층(INS1) 및 제2 절연층(INS2)을 관통하여 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)는 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수 있다. 다만, 다른 실시예로 제1 및 제2 컨택 전극들(CNE1, CNE2)이 별도의 전원선 및/또는 신호선과 직접 연결되는 경우, 제1 및 제2 전극들(ELT1, ELT2)과 전기적으로 연결되지 않을 수도 있다.
다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 컨택 전극들(CNE1, CNE2)과 제1 및 제2 전극들(ELT1, ELT2) 사이의 연결 구조는 다양하게 변경될 수 있다.
이러한 제1 및 제2 컨택 전극들(CNE1, CNE2) 상에는 제3 절연층(INS3)이 배치될 수 있다. 예를 들어, 제3 절연층(INS3)은, 발광 소자들(LD), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)을 커버하도록, 발광 소자들(LD), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)이 형성된 베이스층(BSL)의 일면 상에 형성 및/또는 배치될 수 있다. 이러한 제3 절연층(INS3)은, 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다.
일 실시예에서, 제3 절연층(INS3)은 다층 구조의 박막 봉지층을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라서는, 제3 절연층(INS3)의 상부에 도시되지 않은 적어도 한 층의 오버코트층 및/또는 봉지 기판 등이 더 배치될 수도 있다.
실시예에 따라, 제1 내지 제3 절연층들(INS1, INS2, INS3) 각각은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 내지 제3 절연층들(INS1, INS2, INS3) 각각은, 실리콘 질화물(SiNx) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제1 내지 제3 절연층들(INS1, INS2, INS3) 각각의 구성 물질이 특별히 한정되지는 않는다. 또한, 상기 제1 내지 제3 절연층들(INS1, INS2, INS3)은 서로 다른 절연 물질을 포함하거나, 또는 상기 제1 내지 제3 절연층들(INS1, INS2, INS3) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
상술한 바와 같이, 각 발광 소자(LD)의 하부에는 렌즈 패턴부(LA)가 형성될 수 있다. 렌즈 패턴부(LA)는 발광 소자(LD)에서 렌즈 패턴부(LA) 측으로 방출되는 광을 상측으로 반사시켜 표시 장치의 출광 효율을 향상시킬 수 있고, 반사 광의 방향을 조절하여 표시 장치의 시야각 특성을 개선할 수 있다. 렌즈 패턴부(LA)의 구조 및 형상은 본 실시예에 한정되지 않으며, 더욱 다양할 수 있다.
이하, 표시 장치의 다른 실시예들에 대해 설명한다. 이하의 실시예에서 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하고, 그 설명을 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 8은 다른 실시예에 따른 화소의 단면도이다. 도 9는 도 8의 Q1영역의 부분 확대도이다. 도 8 및 도 9의 실시예는 렌즈 패턴부(LA1)가 제2 유기층(VIA2)이 아닌 제2 금속층(SD2)에 형성되는 점에서 차이가 있으며, 그 외의 구성은 동일하거나 유사하다.
도 8 및 도 9를 참조하면, 제2 금속층(SD2)은 렌즈 패턴부(LA1)를 포함할 수 있다. 렌즈 패턴부(LA1)는 발광 소자(LD)의 하부에 배치되어 발광 소자(LD)와 적어도 일부가 중첩될 수 있다. 렌즈 패턴부(LA1)는 각 발광 소자(LD)와 일대일 대응하여 형성될 수 있으나, 이에 제한되지 않는다. 예를 들어, 복수의 발광 소자(LD)들과 하나의 렌즈 패턴부(LA1)가 대응할 수 있다.
렌즈 패턴부(LA1)의 평면상 형상은 도 5에 도시된 렌즈 패턴부(LA)와 동일하거나 유사할 수 있다. 예컨대, 렌즈 패턴부(LA1)는 평면상 원형 또는 타원형을 가질 수 있다.
일 실시예로 렌즈 패턴부(LA1)의 폭(D2)은 발광 소자(LD)의 길이(LDL)보다 좁을 수 있으나, 다른 실시예로 렌즈 패턴부(LA1)의 폭(D2)은 발광 소자(LD)의 길이(LDL)보다 넓을 수 있다.
렌즈 패턴부(LA1)는 발광 소자(LD)의 하부에 배치되어 발광 소자(LD)의 하측으로 방출된 광을 상측으로 반사시키는 역할을 수행할 수 있다. 즉, 렌즈 패턴부(LA1)는 화소(PXL1)를 포함하는 표시 장치의 출광 효율을 향상시킬 수 있다.
렌즈 패턴부(LA1)는 제2 금속층(SD2)의 형성 시 동시에 형성될 수 있다. 예컨대, 렌즈 패턴부(LA1)는 제2 금속층(SD2)을 제1 유기층(VIA1) 상에 전체적으로 배치한 뒤, 패터닝하는 과정에서 형성될 수 있다.
렌즈 패턴부(LA1)는 복수의 테이퍼부(TP1, TP2, TP3)를 포함할 수 있다. 복수의 테이퍼부(TP1, TP2, TP3)는 제1 테이퍼부(TP1), 제2 테이퍼부(TP2), 및 제3 테이퍼부(TP3)를 포함할 수 있고, 제1 테이퍼부(TP1)를 둘러싸도록 제2 테이퍼부(TP2)가 배치되고, 제2 테이퍼부(TP2)를 둘러싸도록 제3 테이퍼부(TP3)가 배치될 수 있다.
각 테이퍼부(TP1, TP2, TP3)는 서로 이격되어 배치될 수 있으나 이에 제한되는 것은 아니고, 서로 적어도 일부가 접촉될 수 도 있다.
각 테이퍼부(TP1, TP2, TP3)는 서로 다른 테이퍼 각도를 가질 수 있다. 예를 들어, 제1 테이퍼부(TP1)의 테이퍼 각도가 가장 작고, 그 다음으로 제2 테이퍼부(TP2)의 테이퍼 각도가 크며, 제3 테이퍼부(TP3)의 테이퍼 각도가 가장 클 수 있다. 다만, 이에 제한되는 것은 아니고 필요에 따라 각 테이퍼부(TP1, TP2, TP3)의 테이퍼 각도는 달라질 수 있다.
발광 소자(LD)로부터 하측으로 방출된 광(L3) 중 적어도 일부의 광은 제2 유기층(VIA2)을 투과하여 제2 금속층(SD2) 측으로 진행할 수 있다. 실시예에 따라, 제2 금속층(SD2)은 반사율이 높은 금속 재료를 포함할 수 있다. 제2 금속층(SD2) 측으로 진행한 광은 각 테이퍼부(TP1, TP2, TP3)의 표면에서 반사될 수 있다.
상술한 바와 같이 각 테이퍼부(TP1, TP2, TP3)는 서로 다른 테이퍼 각도를 가질 수 있고, 이에 따라 제2 금속층(SD2)의 렌즈 패턴부(LA1)에 입사된 광은 서로 다른 방향으로 반사될 수 있다. 각 테이퍼부(TP1, TP2, TP3)에 의해 반사된 광(L4)은 외부로 출사될 수 있다. 외부로 출사된 광에 의해 표시 장치의 출광 효율 및 시야각 특성이 개선될 수 있다.
본 실시예에 따른 구조는 상술한 실시예 및 후술할 실시예들에 모두 적용될 수 있다. 예컨대, 도 5 내지 도 7b의 실시예와 같이 제2 유기층(VIA2)이 렌즈 패턴부(LA)를 포함하고, 제2 금속층(SD2)도 렌즈 패턴부(LA1)를 포함할 수 있다.
도 10은 또 다른 실시예에 따른 화소의 평면도이다. 도 11은 도 10의 B-B'선을 따라 자른 단면도이다. 도 10 및 도 11의 실시예는 렌즈 패턴부가 발광 소자와 일대일로 대응하지 않고 더 넓은 폭을 가지도록 형성되는 점에서 차이가 있으며, 그 외의 구성은 동일하거나 유사하다.
도 10 및 도 11을 참조하면, 제2 유기층(VIA2)은 렌즈 패턴부(LA2)를 포함할 수 있다. 렌즈 패턴부(LA2)는 평면상 원형 또는 타원형의 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
렌즈 패턴부(LA2)는 발광 소자(LD)의 하부에 배치되고, 복수의 발광 소자(LD)와 중첩할 수 있다. 도 10의 실시예는 렌즈 패턴부(LA2)가 6개의 발광 소자(LD)와 중첩하는 것을 예시하고 있으나, 이보다 적은 수의 발광 소자(LD)와 중첩하거나, 더 많은 수의 발광 소자(LD)와 중첩할 수도 있다.
렌즈 패턴부(LA2)의 폭(D3)은 발광 소자(LD)의 길이(LDL)보다 넓을 수 있다. 예컨대, 렌즈 패턴부(LA2)의 폭(D3)은 발광 소자(LD)의 길이(LDL)의 2배 이상일 수 있다.
렌즈 패턴부(LA2)는 발광 소자(LD)로부터 하측으로 방출된 광들을 상측으로 반사할 수 있다. 렌즈 패턴부(LA2)에 의해 더 많은 광이 상측으로 출사될 수 있으며, 표시 장치의 출광 효율 및 시야각 특성이 개선될 수 있다.
이 외의 구성은 도 5 내지 도 7b의 실시예에서 설명한 렌즈 패턴부(LA)와 동일하거나 유사한 바, 구체적인 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
BSL: 베이스층 EMA: 발광 영역
CNE1: 제1 컨택 전극 CNE2: 제2 컨택 전극
DA: 표시 영역 DPL: 표시 소자층
ELT1: 제1 전극 ELT2: 제2 전극
EP1: 제1 단부 EP2: 제2 단부
LD: 제1 발광 소자 LSU: 광원 유닛
PCL: 화소 회로층 PNL: 표시 패널
PXL: 화소 LA: 렌즈 패턴
VIA1: 제1 유기층 VIA2: 제2 유기층
SD11, SD12: 제1 금속층 SD2: 제2 금속층

Claims (20)

  1. 베이스층;
    상기 베이스층 상에 배치된 화소 회로층; 및
    상기 화소 회로층 상에 배치된 표시 소자층을 포함하되,
    상기 화소 회로층은 상기 화소 회로층의 상면을 기준으로 상기 베이스층 방향으로 함몰된 렌즈 패턴부를 포함하고,
    상기 표시 소자층은 상기 렌즈 패턴부와 적어도 일부가 중첩된 발광 소자를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 표시 소자층은 제1 전극 및 상기 제1 전극으로부터 이격된 제2 전극을 포함하고, 상기 발광 소자는 상기 제1 전극과 상기 제2 전극의 사이에 배열되는 표시 장치.
  3. 제2 항에 있어서,
    상기 발광 소자는 제1 반도체층, 상기 제1 반도체층의 적어도 일부를 감싸는 활성층, 및 상기 제1 반도체층과 상이한 타입을 가지고 상기 활성층의 적어도 일부를 감싸는 제2 반도체층을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 발광 소자는 제1 단부 및 제2 단부를 포함하되, 상기 제1 단부는 상기 활성층을 포함하고, 상기 제2 단부는 상기 활성층을 포함하지 않는 표시 장치.
  5. 제4 항에 있어서,
    상기 표시 소자층은 상기 제1 전극 상에 배치되고 상기 제1 단부와 전기적으로 연결된 제1 컨택 전극, 및 상기 제2 전극 상에 배치되고 상기 제2 단부와 전기적으로 연결된 제2 컨택 전극을 포함하는 표시 장치.
  6. 제2 항에 있어서,
    상기 화소 회로층은 복수의 트랜지스터 및 상기 복수의 트랜지스터를 덮는 유기층을 포함하고, 상기 유기층은 상기 렌즈 패턴부를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 표시 소자층은 상기 제1 전극, 상기 제2 전극 및 상기 유기층을 덮는 절연층을 포함하고, 상기 절연층의 굴절률은 상기 유기층의 굴절률보다 높은 표시 장치.
  8. 제6 항에 있어서,
    상기 렌즈 패턴부는 요철 패턴을 더 포함하고, 상기 요철 패턴은 입사된 광을 난반사시키는 것을 특징으로 하는 표시 장치.
  9. 제2 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 상기 렌즈 패턴부와 중첩하지 않는 표시 장치.
  10. 제9 항에 있어서,
    상기 렌즈 패턴부의 폭은 상기 발광 소자의 길이보다 좁은 표시 장치.
  11. 제10 항에 있어서,
    상기 렌즈 패턴부는 상기 발광 소자와 일대일 대응되도록 형성되는 표시 장치.
  12. 제2 항에 있어서,
    상기 렌즈 패턴부의 폭은 상기 발광 소자의 길이의 2배 이상인 표시 장치.
  13. 베이스층;
    상기 베이스층 상에 배치된 화소 회로층; 및
    상기 화소 회로층 상에 배치된 표시 소자층을 포함하되,
    상기 화소 회로층은 복수의 테이퍼부를 포함하는 렌즈 패턴부를 포함하고,
    상기 표시 소자층은 상기 렌즈 패턴부와 적어도 일부가 중첩된 발광 소자를 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 표시 소자층은 제1 전극 및 상기 제1 전극으로부터 이격된 제2 전극을 포함하고, 상기 발광 소자는 상기 제1 전극과 상기 제2 전극의 사이에 배열되는 표시 장치.
  15. 제14 항에 있어서,
    상기 발광 소자는 제1 반도체층, 상기 제1 반도체층의 적어도 일부를 감싸는 활성층, 및 상기 제1 반도체층과 상이한 타입을 가지고 상기 활성층의 적어도 일부를 감싸는 제2 반도체층을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 발광 소자는 제1 단부 및 제2 단부를 포함하되, 상기 제1 단부는 상기 활성층을 포함하고, 상기 제2 단부는 상기 활성층을 포함하지 않는 표시 장치.
  17. 제14 항에 있어서,
    상기 복수의 테이퍼부는 제1 테이퍼부 및 상기 제1 테이퍼부와 이격된 제2 테이퍼부를 포함하되, 상기 제1 테이퍼부의 테이퍼 각도는 상기 제2 테이퍼부의 테이퍼 각도와 상이한 표시 장치.
  18. 제17 항에 있어서,
    상기 화소 회로층은 복수의 트랜지스터 및 상기 복수의 트랜지스터 상에 배치되어 상기 복수의 트랜지스터 중 적어도 하나와 전기적으로 연결된 금속층을 포함하고, 상기 금속층은 상기 렌즈 패턴부를 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 금속층은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 이들의 합금과 같은 금속 중 적어도 하나를 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 렌즈 패턴부의 폭은 상기 발광 소자의 길이와 같거나 좁은 표시 장치.
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