KR20210095266A - 발광 소자 및 이를 포함하는 표시 장치 - Google Patents

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고윤혁
이창희
곽진오
송근규
정연구
조성찬
하재국
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Abstract

발광 소자 및 이를 포함하는 표시 장치가 제공된다. 발광 소자는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층, 상기 제1 반도체층, 상기 제2 반도체층, 및 상기 활성층 중 적어도 하나의 외면을 둘러싸도록 배치된 보호층, 및 상기 보호층의 외면을 둘러싸도록 배치된 절연층을 포함하되, 상기 제1 반도체층, 상기 제2 반도체층, 및 상기 활성층 중 적어도 하나의 표면은 제1 격자점을 포함하고, 상기 보호층은 제1 원자 및 제2 원자로 이루어지고, 상기 보호층의 제1 원자는 상기 제1 격자점에 제공된다.

Description

발광 소자 및 이를 포함하는 표시 장치{LIGHT EMITTING ELEMENT AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 발광 소자 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광 물질로 이용하는 무기 발광 다이오드 등이 있다.
형광 물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사 방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하려는 과제는 반도체 코어의 표면 결함을 최소화하여 소자 수명 및 효율이 향상된 발광 소자 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층, 상기 제1 반도체층, 상기 제2 반도체층, 및 상기 활성층 중 적어도 하나의 외면을 둘러싸도록 배치된 보호층, 및 상기 보호층의 외면을 둘러싸도록 배치된 절연층을 포함하되, 상기 제1 반도체층, 상기 제2 반도체층, 및 상기 활성층 중 적어도 하나의 표면은 제1 격자점을 포함하고, 상기 보호층은 제1 원자 및 제2 원자로 이루어지고, 상기 보호층의 제1 원자는 상기 제1 격자점에 제공된다.
상기 제1 원자는 3족 원소를 포함하고, 상기 제2 원자는 5족 원소를 포함할 수 있다.
상기 제1 반도체층, 상기 제2 반도체층, 및/또는 상기 활성층은 제3 원자 및 제4 원자로 이루어지고, 상기 제3 원자는 3족 원소를 포함하고, 상기 제4 원자는 5족 원소를 포함할 수 있다.
상기 제3 원자는 상기 제1 원자와 동일한 원소일 수 있다.
상기 제4 원자는 상기 제2 원자와 동일한 원소일 수 있다.
상기 제1 원자는 상기 제1 격자점에서 상기 제4 원자와 결합할 수 있다.
상기 보호층의 두께는 상기 절연층의 두께보다 얇을 수 있다.
상기 보호층은 상기 제1 원자 및 상기 제2 원자로 구성된 단분자막일 수 있다.
상기 절연층은 무기 물질로 이루어질 수 있다.
상기 절연층은 상기 보호층 상에 직접 형성될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 위치한 복수의 화소들을 포함하고, 상기 화소들은 각각, 상기 기판 상에 서로 이격되어 배치된 제1 전극 및 제2 전극, 및 일 단부가 상기 제1 전극과 연결되고 타 단부가 상기 제2 전극과 연결되는 복수의 발광 소자들을 포함하고, 상기 발광 소자들은 각각 반도체 코어, 상기 반도체 코어의 외면을 둘러싸도록 배치된 보호층, 및 상기 보호층의 외면을 둘러싸도록 배치되고, 제1 원자 및 제2 원자로 이루어진 절연층을 포함하되, 상기 반도체 코어의 표면은 제1 격자점을 포함하고, 상기 절연층의 제1 원자는 상기 제1 격자점에 제공된다.
상기 제1 원자는 3족 원소를 포함하고, 상기 제2 원자는 5족 원소를 포함할 수 있다.
상기 반도체 코어는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함할 수 있다.
상기 반도체 코어는 제3 원자 및 제4 원자로 이루어지고, 상기 제3 원자는 3족 원소를 포함하고, 상기 제4 원자는 5족 원소를 포함할 수 있다.
상기 제1 원자는 상기 제1 격자점에서 상기 제4 원자와 결합할 수 있다.
상기 제3 원자는 상기 제1 원자와 동일한 원소일 수 있다.
상기 제4 원자는 상기 제2 원자와 동일한 원소일 수 있다.
상기 보호층의 두께는 상기 절연층의 두께보다 얇을 수 있다.
상기 절연층은 무기 물질로 이루어질 수 있다.
상기 보호층의 일면은 상기 반도체 코어와 접하고, 상기 보호층의 타면은 상기 절연층과 접할 수 있다.
상기 제1 원자는 5족 원소를 포함하고, 상기 제2 원자는 3족 원소를 포함할 수 있다.
상기 제1 반도체층, 상기 제2 반도체층, 및 상기 활성층 중 적어도 하나의 표면은 제2 격자점을 더 포함하고, 상기 보호층의 상기 제2 원자는 상기 제2 격자점에 제공될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 의하면, 발광 소자의 반도체 코어 상에 보호층을 형성함으로써 반도체 코어 표면에 공격자점 등의 결함 부위가 존재하더라도, 보호층에 의해 공격자점의 농도를 감소시키거나 결함 부위를 보호할 수 있다. 즉, 반도체 코어의 표면 결함을 최소화할 수 있으므로, 발광 소자의 수명, 효율 및 결정성을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3 및 도 4는 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 5 및 도 6은 또 다른 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 7은 도 2의 A 영역을 확대한 단면도이다.
도 8은 다른 실시예에 따른 발광 소자의 A 영역을 확대한 단면도이다.
도 9는 또 다른 실시예에 따른 발광 소자의 A 영역을 확대한 단면도이다.
도 10은 일 실시예와 비교예에 따른 발광 소자의 휘도 차이를 도시한 그래프이다.
도 11은 일 실시예와 비교예에 따른 발광 소자의 수명 차이를 도시한 그래프이다.
도 12는 일 실시예와 비교예에 따른 발광 소자의 결정도 차이를 도시한 그래프이다.
도 13 내지 도 15는 발광 소자의 제조 공정을 개략적으로 나타낸 확대 단면도들이다.
도 16은 일 실시예에 따른 표시 장치를 나타내는 개념도이다.
도 17은 도 16의 서브 화소의 일 예를 나타내는 회로도이다.
도 18 내지 도 21은 도 17의 단위 화소로 적용될 수 있는 일 예를 나타내는 회로도들이다.
도 22는 도 16의 단위 화소들의 배치를 나타내는 평면 배치도이다.
도 23은 도 22의 Ⅰ-Ⅰ'선을 따라 자른 단면도이다.
이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서 원 기둥 형상의 막대형 발광 소자(LD)가 도시되었으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되는 것은 아니다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 반도체 코어(NR), 반도체 코어(NR)를 둘러싸는 보호층(PVL), 및 보호층(PVL)을 둘러싸는 절연층(INF)을 포함할 수 있다. 반도체 코어(NR)는 제1 반도체층(11) 및 제2 반도체층(13)과, 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 반도체 코어(NR)는 일 방향을 따라 제1 반도체층(11), 활성층(12) 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)는 일 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 여기서, 막대 형상은 원 기둥 또는 다각 기둥 등과 같이 폭 방향보다 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 나노 스케일 또는 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 Si로 도핑된 GaP, GaAs, GaInP, AlGaInP 중 적어도 하나의 반도체 재료를 포함할 수 있다. 즉, 제1 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 반도체층(11)을 구성할 수 있다. 이에 대한 상세한 설명은 도 7을 참조하여 후술하기로 한다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압이 인가되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)는 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용될 수 있다.
제2 반도체층(13)은 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 즉, 제2 반도체층(13)은 Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 Mg로 도핑된 GaP, GaAs, GaInP, AlGaInP 중 적어도 하나의 반도체 재료를 포함할 수 있다. 즉, 제2 반도체층(13)은 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
실시예에 따라, 발광 소자(LD)는 반도체 코어(NR)의 표면에 제공된 보호층(PVL)을 더 포함할 수 있다. 보호층(PVL)은 반도체 코어(NR) 즉, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 적어도 하나의 외주면을 둘러싸도록 배치될 수 있다. 보호층(PVL)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)의 표면 상에 직접 형성될 수 있다. 다만, 보호층(PVL)은 서로 다른 극성을 가지는 반도체 코어(NR)의 양 단부를 노출할 수 있다. 예를 들어, 보호층(PVL)은 길이 방향 상에서 반도체 코어(NR)의 양단에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 평면(즉, 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
반도체 코어(NR)의 표면 상에 보호층(PVL)이 형성되는 경우, 반도체 코어(NR)의 표면에 공격자점(vacancy) 등의 결함 부위가 존재하더라도, 보호층(PVL)에 의해 공격자점의 농도를 감소시키거나 결함 부위를 보호할 수 있다. 즉, 반도체 코어(NR)의 표면 결함을 최소화할 수 있으므로, 발광 소자(LD)의 수명 및 효율을 향상시킬 수 있다. 이에 대한 상세한 설명은 도 7 내지 도 13을 참조하여 후술하기로 한다.
실시예에 따라, 발광 소자(LD)는 보호층(PVL)의 표면에 제공된 절연층(INF)을 더 포함할 수 있다. 절연층(INF)은 보호층(PVL)의 외주면을 둘러싸도록 배치될 수 있다. 절연층(INF)은 보호층(PVL)의 표면 상에 직접 형성될 수 있다. 절연층(INF)의 두께는 보호층(PVL)의 두께보다 두꺼울 수 있으나, 반드시 이에 한정되는 것은 아니다.
절연층(INF)은 서로 다른 극성을 가지는 반도체 코어(NR)의 양 단부를 노출할 수 있다. 예를 들어, 절연층(INF)은 길이 방향 상에서 반도체 코어(NR)의 양단에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 평면(즉, 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
반도체 코어(NR) 및 보호층(PVL) 상에 절연층(INF)이 제공됨으로써, 활성층(12)이 적어도 하나의 전극(예를 들어, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것이 방지될 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성이 확보될 수 있다.
실시예에 따라, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 보호층(PVL) 및/또는 절연층(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체 물질 및/또는 전극층을 추가적으로 포함할 수 있다.
도 3 및 도 4는 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 5 및 도 6은 또 다른 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 3 및 도 4를 참조하면, 발광 소자(LD)는 제2 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다.
도 5 및 도 6를 참조하면, 발광 소자(LD)는 제1 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 전극층들(14, 15) 각각은 금속 또는 도전성 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITZO(Indium Tin Zinc Oxide)와 같은 투명 전극 물질 등을 단독 또는 혼합하여 형성될 수 있다. 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 보호층(PVL) 및/또는 절연층(INF)은 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 보호층(PVL) 및/또는 절연층(INF)은 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 보호층(PVL) 및/또는 절연층(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 다만, 반드시 이에 한정되는 것은 아니다.
도 7은 도 2의 A 영역을 확대한 단면도이다.
도 7을 참조하면, 반도체 코어(NR), 보호층(PVL), 및/또는 절연층(INF)은 층간에서 직접적인 화학 결합이 형성될 수 있다.
구체적으로, 절연층(INF)은 무기 물질로 이루어지고, 절연층(INF)과 보호층(PVL)은 층간에서 직접적인 화학 결합이 형성될 수 있다.
도면에서는 절연층(INF)이 AL2O3로 이루어지고, 절연층(INF)을 구성하는 산소 원자가 보호층(PVL)과 화학 결합을 이루는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 절연층(INF)은 SiO2, Si3N4, 및 TiO2 중 적어도 하나의 절연 물질을 포함할 수 있다.
보호층(PVL)은 제1 원자(Xa)들과 제2 원자(Ya)들로 이루어질 수 있다.
제1 원자(Xa)는 3족 원소이고, 제2 원자(Ya)는 5족 원소일 수 있다. 예를 들어, 제1 원자(Xa)는 B, Al, Ga, 및 In 중 적어도 하나를 포함하고, 제2 원자(Ya)는 N, P, As, 및 Sb 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
도면에서는 보호층(PVL)이 제1 원자(Xa)들과 제2 원자(Ya)들로 구성된 단분자막인 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다.
반도체 코어(NR)는 제3 원자(Xb)들과 제4 원자(Yb)들로 이루어질 수 있다.
제3 원자(Xb)는 상술한 제1 원자(Xa)와 실질적으로 동일하고, 제4 원자(Yb)는 상술한 제2 원자(Ya)와 실질적으로 동일할 수 있다. 즉, 제3 원자(Xb)는 3족 원소이고, 제4 원자(Yb)는 5족 원소일 수 있다. 예를 들어, 제3 원자(Xb)는 B, Al, Ga, 및 In 중 적어도 하나를 포함하고, 제4 원자(Yb)는 N, P, As, 및 Sb 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
일반적으로, 반도체 코어(NR) 제조를 위해 건식 식각(dry etch) 공정을 진행하는 경우, 반도체 코어(NR) 표면의 원자가 부분적으로 결여되어 공격자점 또는 댕글링 본드가 생성될 수 있다. 이러한 표면 결함을 제어하기 위해 습식 식각(dry etch)을 진행하더라도, 반도체 코어(NR)의 결함 부위가 소멸되지 않을 수 있다. 또한, 반도체 코어(NR) 상에 절연층을 직접 형성하더라도, 반도체 코어(NR)의 공격자점으로 인해 절연층과의 계면에 격자 결함이 존재할 수 있으며, 이로 인해 절연층이 성장되지 않아 반도체 코어(NR)의 표면이 충분히 보호되지 않을 수 있다. 즉, 반도체 코어(NR)의 표면 결함으로 인해 발광 소자(LD)의 수명, 효율 및 결정성이 저하될 수 있다.
이에, 일 실시예에 따른 발광 소자(LD)는 반도체 코어(NR)의 표면에 공격자점 등의 결함 부위가 존재하더라도, 보호층(PVL)을 구성하는 원자에 의해 공격자점의 농도를 감소시킬 수 있으므로, 반도체 코어(NR)의 표면의 격자 결함을 최소화할 수 있다. 따라서, 발광 소자(LD)의 수명, 효율 및 결정성을 향상시킬 수 있다.
구체적으로, 반도체 코어(NR)는 제1 격자점(Vx)을 포함할 수 있다. 제1 격자점(Vx)은 반도체 코어(NR) 형성 시에는 원자가 결여되어 공격자점으로 존재할 수 있다. 제1 격자점(Vx)은 상호 인접하는 제4 원자(Yb)들 사이에 존재할 수 있다. 반도체 코어(NR)의 표면 상에 보호층(PVL)을 형성하는 경우, 제1 격자점(Vx)에는 보호층(PVL)을 구성하는 제1 원자(Xa)가 제공될 수 있다. 이 경우, 제1 원자(Xa)는 제1 격자점(Vx)에서 제4 원자(Yb)들과 화학 결합을 이룰 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 8은 다른 실시예에 따른 발광 소자의 A 영역을 확대한 단면도이다.
도 8을 참조하면, 본 실시예에 따른 발광 소자(LD_A)는 제2 격자점(Vy)을 포함한다는 점에서 도 1 내지 도 7의 실시예와 상이하다.
구체적으로, 발광 소자(LD_A)의 반도체 코어(NR)는 제2 격자점(Vy)을 포함할 수 있다. 제2 격자점(Vy)은 반도체 코어(NR) 형성 시에는 원자가 결여되어 공격자점으로 존재할 수 있다.
제2 격자점(Vy)은 상호 인접하는 제3 원자(Xb)들 사이에 존재할 수 있다. 반도체 코어(NR)의 표면 상에 보호층(PVL)을 직접 형성하는 경우, 제2 격자점(Vy)에는 보호층(PVL)을 구성하는 제2 원자(Ya)가 제공될 수 있다. 이 경우, 제2 원자(Ya)는 제2 격자점(Vy)에서 제3 원자(Xb)들과 화학 결합을 이룰 수 있다.
제1 원자(Xa)는 3족 원소이고, 제2 원자(Ya)는 5족 원소일 수 있다. 예를 들어, 제1 원자(Xa)는 B, Al, Ga, 및 In 중 적어도 하나를 포함하고, 제2 원자(Ya)는 N, P, As, 및 Sb 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제3 원자(Xb)는 상술한 제1 원자(Xa)와 실질적으로 동일하고, 제4 원자(Yb)는 상술한 제2 원자(Ya)와 실질적으로 동일할 수 있다. 즉, 제3 원자(Xb)는 3족 원소이고, 제4 원자(Yb)는 5족 원소일 수 있다. 예를 들어, 제3 원자(Xb)는 B, Al, Ga, 및 In 중 적어도 하나를 포함하고, 제4 원자(Yb)는 N, P, As, 및 Sb 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
본 실시예에 따른 발광 소자(LD_A)는 식각 공정에 의해 반도체 코어(NR)의 제2 격자점(Vy)의 원자가 부분적으로 결여되더라도, 제2 격자점(Vy)에 보호층(PVL)을 구성하는 제2 원자(Ya)가 제공되어 공격자점의 농도를 감소시킬 수 있다. 따라서, 발광 소자(LD_A)의 수명, 효율 및 결정성을 향상시킬 수 있음은 앞서 설명한 바와 같다.
이외, 반도체 코어(NR), 보호층(PVL), 및/또는 절연층(INF)은 도 7에서 설명한 바 있으므로, 중복되는 내용은 생략한다.
도 9는 또 다른 실시예에 따른 발광 소자의 A 영역을 확대한 단면도이다.
도 9를 참조하면, 본 실시예에 따른 발광 소자(LD_B)는 제1 격자점(Vx) 및 제2 격자점(Vy)을 포함한다는 점에서 도 1 내지 도 7의 실시예와 상이하다.
구체적으로, 발광 소자(LD_B)의 반도체 코어(NR)는 제1 격자점(Vx) 및 제2 격자점(Vy)을 포함할 수 있다. 제1 격자점(Vx) 및 제2 격자점(Vy)은 반도체 코어(NR) 형성 시에는 원자가 결여되어 공격자점으로 존재할 수 있다.
제1 격자점(Vx)은 상호 인접하는 제4 원자(Yb)들 사이에 존재할 수 있다. 반도체 코어(NR)의 표면 상에 보호층(PVL)을 형성하는 경우, 제1 격자점(Vx)에는 보호층(PVL)을 구성하는 제1 원자(Xa)가 제공될 수 있다. 이 경우, 제1 원자(Xa)는 제1 격자점(Vx)에서 제4 원자(Yb)들과 화학 결합을 이룰 수 있다.
제2 격자점(Vy)은 상호 인접하는 제3 원자(Xb)들 사이에 존재할 수 있다. 반도체 코어(NR)의 표면 상에 보호층(PVL)을 직접 형성하는 경우, 제2 격자점(Vy)에는 보호층(PVL)을 구성하는 제2 원자(Ya)가 제공될 수 있다. 이 경우, 제2 원자(Ya)는 제2 격자점(Vy)에서 제3 원자(Xb)들과 화학 결합을 이룰 수 있다.
제1 원자(Xa)는 3족 원소이고, 제2 원자(Ya)는 5족 원소일 수 있다. 예를 들어, 제1 원자(Xa)는 B, Al, Ga, 및 In 중 적어도 하나를 포함하고, 제2 원자(Ya)는 N, P, As, 및 Sb 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제3 원자(Xb)는 상술한 제1 원자(Xa)와 실질적으로 동일하고, 제4 원자(Yb)는 상술한 제2 원자(Ya)와 실질적으로 동일할 수 있다. 즉, 제3 원자(Xb)는 3족 원소이고, 제4 원자(Yb)는 5족 원소일 수 있다. 예를 들어, 제3 원자(Xb)는 B, Al, Ga, 및 In 중 적어도 하나를 포함하고, 제4 원자(Yb)는 N, P, As, 및 Sb 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
본 실시예에 따른 발광 소자(LD_B)는 식각 공정에 의해 반도체 코어(NR)의 제1 격자점(Vx) 및 제2 격자점(Vy)의 원자가 부분적으로 결여되더라도, 제1 격자점(Vx)에 보호층(PVL)을 구성하는 제1 원자(Xa)가 제공되고, 제2 격자점(Vy)에 보호층(PVL)을 구성하는 제2 원자(Ya)가 제공되어 공격자점의 농도를 감소시킬 수 있다. 따라서, 발광 소자(LD_B)의 수명, 효율 및 결정성을 향상시킬 수 있음은 앞서 설명한 바와 같다.
이외, 반도체 코어(NR), 보호층(PVL), 및/또는 절연층(INF)은 도 7에서 설명한 바 있으므로, 중복되는 내용은 생략한다.
도 10은 일 실시예와 비교예에 따른 발광 소자의 휘도 차이를 도시한 그래프이다. 도 10의 x축은 파장(wavelength)을 나타내고, y축은 발광 강도(PL intensity)를 나타내며, A는 비교예에 따른 발광 소자의 휘도를 도시하였으며, B는 일 실시예에 따른 발광 소자의 휘도를 도시하였다.
도 11은 일 실시예와 비교예에 따른 발광 소자의 수명 차이를 도시한 그래프이다. 도 11의 x축은 시간(time)을 나타내고, y축은 발광 강도(PL intensity)를 나타내며, A는 비교예에 따른 발광 소자의 수명을 도시하였으며, B는 일 실시예에 따른 발광 소자의 수명을 도시하였다.
도 12는 일 실시예와 비교예에 따른 발광 소자의 결정도 차이를 도시한 그래프이다. 도 12의 x축은 입사각(w)을 나타내고, y축은 X-ray Diffraction 강도(XRD intensity)를 나타내며, A는 비교예에 따른 발광 소자의 결정도를 도시하였으며, B는 일 실시예에 따른 발광 소자의 결정도를 도시하였다.
도 10 내지 도 12를 참조하면, 상술한 실시예에 따른 발광 소자의 경우(B), 보호층(PVL)이 생략되는 경우(A)에 비해 반도체 코어의 공격자점의 농도를 감소시키거나 결함 부위를 보호할 수 있으므로, 발광 소자의 수명, 효율 및 결정성이 향상됨을 확인할 수 있다.
이하, 도 13 내지 도 15를 참조하여, 상술한 발광 소자(LD)의 제조 방법에 대해 설명한다.
도 13 내지 도 15는 발광 소자의 제조 공정을 개략적으로 나타낸 확대 단면도들이다. 도 13 내지 도 15는 도 7의 발광 소자를 제조하는 방법을 설명하기 위한 단면도들로서, 도 7과 실질적으로 동일한 구성요소에 대해서는 동일한 부호로 나타내고 자세한 부호는 생략한다.
도 13을 참조하면, 먼저 반도체 코어(NR)를 형성한다. 도면으로 도시하지 않았지만, 반도체 코어(NR)는 기판 상에 형성될 수 있다. 상기 기판은 표면 상에 GaAs 층을 갖는 ZnO 기판을 포함할 수 있다. 또한, 상기 기판은 표면 상에 GaAs 층을 갖는 Ge 기판 및 Si 웨이퍼 상에 버퍼층을 사이에 두고 GaAs 층을 갖는 Si 기판이 적용될 수도 있다.
상기 기판은 공지의 제법으로 제작된 시판품의 단결정 기판을 사용할 수 있다. 발광 소자(LD)를 제조하기 위한 선택비를 만족하고 에피택셜 성장이 원활히 이루어질 수 있는 경우, 상기 기판의 재료는 특별히 제한되지 않는다. 상기 기판 상에는 희생층이 더 형성될 수 있다. 상기 희생층은 MOCVD 방법, MBE 방법, VPE 방법, 또는 LPE 방법 등으로 형성될 수 있다.
상기 기판 상에 제1 반도체 물질층, 활성 물질층, 및 제2 반도체 물질층을 순차적으로 형성하고, 이를 식각하여 반도체 코어(NR)를 형성할 수 있다. 상기 제1 반도체 물질층은 상술한 제1 반도체층(11)을 구성하는 물질과 실질적으로 동일한 물질을 포함할 수 있으므로, 중복되는 내용은 생략한다. 또한, 상기 활성 물질층은 상술한 활성층(12)을 구성하는 물질과 실질적으로 동일한 물질을 포함할 수 있으므로, 중복되는 내용은 생략한다. 또한, 상기 제2 반도체 물질층은 상술한 제2 반도체층(13)을 구성하는 물질과 실질적으로 동일한 물질을 포함할 수 있으므로, 중복되는 내용은 생략한다.
제1 반도체 물질층, 활성 물질층, 및 제2 반도체 물질층 상부에 마스크를 배치한 후 식각 공정을 진행함으로써, 나노 스케일 또는 마이크로 스케일 간격으로 패터닝하여 복수의 반도체 코어(NR)를 형성할 수 있다. 상술한 바와 같이, 제1 반도체 물질층, 활성 물질층, 및 제2 반도체 물질층을 식각하는 과정에서 제1 격자점(Vx) 등에서 원자가 부분적으로 결여되어 공격자점 또는 댕글링 본드가 생성될 수 있다. 이러한 결함 부위는 발광 소자(LD)의 수명, 효율, 및 결정성이 저하되는 요인으로 작용할 수 있다.
이에, 도 14에 도시된 바와 같이, 반도체 코어(NR) 상에 보호층(PVL)을 형성하여 공격자점의 농도를 감소시키거나 결함 부위를 보호할 수 있다.
구체적으로, 보호층(PVL)은 용액 기반 방법에 의해 형성될 수 있다. 이하에서는 용액 기반 방법으로서, 고온 주입(hot-injection) 방법을 중심으로 설명한다. 보호층(PVL)은 반응 전구체 및 계면 활성제 등을 혼합하여 제조한 용액을 반도체 코어와 함께 혼합하여 가열함으로써 제조할 수 있다. 상기 혼합 용액의 가열은 여러 단계로 이루어질 수 있다. 즉, 가열 과정에서 디가스(degas)를 수행하고, 이후 성장 온도인 100℃ 내지 400℃까지 승온할 수 있다. 또는, 200℃ 내지 300℃까지 승온할 수 있다.
상술한 바와 같이, 보호층(PVL)의 제1 원자(Xa)가 3족 원소인 경우, 상기 반응 전구체는 ⅢM(Ⅲ: B, Al, Ga, 및 In 중 적어도 하나, M: Cl, Br, I, acetate, 및 acetylacetone 중 적어도 하나)을 포함할 수 있다.
또한, 보호층(PVL)의 제2 원자(Ya)가 5족 원소인 경우, 상기 반응 전구체는 VN(V: N, P, As, 및 Sb 중 적어도 하나, N: Hexamethyldisilazane, Tris(trimethylsilyl)amine, 및 N,N-Bis(trimethylsilyl)methylamine 중 적어도 하나)을 더 포함할 수 있다.
상기 계면 활성제는 oleyamine, oleic acid, hexadecylamine, 및 dodecylamine 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
보호층(PVL)은 하기 반응식에 따라 형성될 수 있으나, 반응 물질이 하기 반응식에 예시된 물질에 제한되는 것은 아니다.
Ⅲ(MA)3·(NH2)n+ (TMS)3V → ⅢV + 3(TMS)-Z
R=C8H17
MA= O2C-C12H17
Z = NH-R or MA
3족 반응 전구체와 반도체 코어(NR)의 표면 간의 반응에 의해 보호층(PVL)의 제1 원자(Xa)는 반도체 코어(NR)의 제1 격자점(Vx)에 제공될 수 있다. 즉, 보호층(PVL)의 제1 원자(Xa)는 제1 격자점(Vx)에서 반도체 코어(NR)의 제4 원자(Yb)들과 결합할 수 있다. 이에 따라, 반도체 코어(NR)의 공격자점의 농도를 감소시키거나 결함 부위를 보호할 수 있으므로, 발광 소자(LD)의 수명, 효율 및 결정성을 향상시킬 수 있음은 앞서 설명한 바와 같다.
상술한 바와 같이, 용액 기반 방법, 특히 고온 주입 방법에 의해 보호층(PVL)을 형성하는 경우, 타 공정 대비 경제성을 확보할 수 있다. 예를 들어, 용액 기반 방법에 의해 보호층(PVL)을 형성하는 경우, 원자층 증착(ALD) 방식 대비, 보호층(PVL)의 성장률을 용이하게 조절할 수 있으며, 공정 비용을 최소화할 수 있다. 다만, 보호층(PVL)의 형성 방식이 반드시 이에 제한되는 것은 아니며, 보호층(PVL)은 화학 기상 증착(CVD), 원자층 증착(ALD) 또는 분자빔 에피택시(MBE) 방식에 의해 형성될 수도 있다.
도 15를 참조하면, 이어서 보호층(PVL) 상에 절연층(INF)을 더 형성하여 도 7과 같은 발광 소자(LD)를 완성한다.
절연층(INF)은 예를 들어, 용액 기반 방법에 의해 형성될 수 있다. 용액 기반 방법, 특히 고온 주입 방법에 의해 절연층(INF)을 형성하는 경우, 타 공정 대비 경제성을 확보할 수 있다. 예를 들어, 용액 기반 방법에 의해 절연층(INF)을 형성하는 경우, 원자층 증착(ALD) 방식 대비, 절연층(INF)의 두께를 용이하게 조절할 수 있으며, 공정 비용을 최소화할 수 있다. 이때, 절연층(INF)의 두께는 50nm 이상으로 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
용액 기반 방법 특히, 고온 주입 방법은 도 14를 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
실시예에 따라, 절연층(INF)은 화학 기상 증착(CVD), 원자층 증착(ALD) 또는 분자빔 에피택시(MBE) 방식에 의해 형성될 수도 있다. 예를 들어, 절연층(INF)이 원자층 증착(ALD) 방식에 의해 형성되는 경우, TMA(trimethyl aluminum)와 H2O 소스를 펄스 형태로 공급하여 화학적 흡착과 탈착을 이용하여 절연층(INF)을 형성할 수 있으나, 반드시 이에 제한되는 것은 아니다.
상술한 실시예에 따른 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 초소형 발광 소자들(LD)을 배치하고, 상기 초소형 발광 소자들(LD)을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다. 이하에서는 도 16 내지 도 23을 참조하여 상술한 실시예에 따른 발광 소자(LD)를 포함하는 표시 장치에 대해 상세히 설명한다.
도 16은 일 실시예에 따른 표시 장치를 나타내는 개념도이다.
도 16을 참조하면, 표시 장치는 표시 패널(21), 주사 구동부(30) 및 데이터 구동부(40)를 포함할 수 있다.
주사 구동부(30) 및 데이터 구동부(40)는 표시 패널(21)의 외부에 위치할 수 있다. 주사 구동부(30) 및 데이터 구동부(40) 각각은 표시 패널(21)과 복수의 신호 배선들로 연결될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 주사 구동부(30) 및 데이터 구동부(40)는 표시 패널(21) 내부에 위치할 수도 있다.
표시 패널(21)은 평면상 직사각형 형상으로 이루어질 수 있다. 표시 패널(21)은 제2 방향(Y축 방향)으로 연장된 양 단변과 제2 방향(Y축 방향)과 교차하는 제1 방향(X축 방향)으로 연장된 양 장변을 포함할 수 있다. 평면상 표시 패널(21)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 한정되지 않으며, 라운드진 곡선 형상을 가질 수도 있다. 표시 패널(21)의 평면 형상은 예시된 것에 제한되지 않고, 정사각형, 원형, 타원이나 기타 다른 형상을 가질 수 있다.
표시 패널(21)은 기판(SUB1)과, 기판(SUB1) 상에 정의된 화소(PXL)를 포함할 수 있다.
기판(SUB1)은 표시 패널(21)의 베이스 부재를 구성할 수 있다. 예를 들어, 기판(SUB1)은 하부 패널(예를 들어, 표시 패널(21)의 하판)의 베이스 부재를 구성할 수 있다.
기판(SUB1)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB1)은 유리, 강화 유리 또는 각종 웨이퍼로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다.
기판(SUB1)은 화소(PXL)가 배치되는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 실시예에 따라, 표시 영역(DA)은 표시 패널(21)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(21)의 가장자리를 따라 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수도 있다.
화소(PXL)는 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1 내지 도 7의 발광 소자(LD), 일 예로 실시예들 중 어느 하나에 의한 적어도 하나의 막대형 발광 다이오드를 포함할 수 있다. 예를 들어, 화소(PXL)는, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 서로 병렬로 연결된 복수의 막대형 발광 다이오드들을 포함할 수 있다. 복수의 막대형 발광 다이오드들은 화소(PXL)의 광원을 구성할 수 있다.
화소(PXL)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 서로 다른 색상들로 발광할 수 있다. 예를 들어, 제1 서브 화소(SPX1)는 적색으로 발광하는 적색 서브 화소일 수 있고, 제2 서브 화소(SPX2)는 녹색으로 발광하는 녹색 서브 화소일 수 있으며, 제3 서브 화소(SPX3)는 청색으로 발광하는 청색 서브 화소일 수 있다. 다만, 화소(PXL)를 구성하는 서브 화소(SPX1, SPX2, SPX3)들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 다양하게 변경될 수 있다. 또한, 도 16에서는 표시 영역(DA) 내에서 화소(PXL)가 스트라이프 형태로 배열되는 경우를 예시하였으나, 반드시 이에 한정되는 것은 아니다.
기판(SUB1)의 비표시 영역(NDA)은 복수의 패드들(PAD1, PAD2)이 배치되는 패드 영역(PDA)을 포함할 수 있다. 패드 영역(PDA)은 비표시 영역(NDA)에서 표시 영역(DA)의 일측 엣지와 인접하도록 배치될 수 있다. 도면에서는 패드 영역(PDA)이 표시 영역(DA)의 하측 엣지에 인접하여 배치되는 것으로 도시되었으나, 반드시 이에 제한되는 것은 아니다.
복수의 패드들(PAD1, PAD2)은 제1 패드(PAD1) 및 제2 패드(PAD2)를 포함할 수 있다. 예를 들어, 제1 패드(PAD1)는 게이트 패드이고, 제2 패드(PAD2)는 데이터 패드일 수 있다. 제1 패드(PAD1)는 표시 패널 외부에 위치하는 주사 구동부(30)에 연결될 수 있다. 따라서, 상기 주사 구동부(30)로부터 인가되는 주사 신호는 상기 제1 패드(PAD1)를 거쳐 주사선으로 전달될 수 있다.
제2 패드(PAD2)는 표시 패널(21) 외부에 위치하는 데이터 구동부(40)에 연결될 수 있다. 따라서, 상기 데이터 구동부(40)로부터 인가되는 데이터 신호는 상기 제2 패드(PAD2)를 거쳐 데이터선으로 전달될 수 있다.
도 17은 도 16의 서브 화소의 일 예를 나타내는 회로도이다.
제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 대응하는 데이터선들(Dj, Dj+1, Dj+2)에 각각 연결된다는 점을 제외하고, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 상호 실질적으로 동일하거나 유사할 수 있으므로, 제1 서브 화소(SPX1)를 중심으로 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)을 포괄하여 설명하기로 한다.
제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 주사선들(Si-1, Si)(단, i는 자연수) 및 데이터선들(Dj, Dj+1, Dj+2)(단, j는 자연수)에 의해 구획된 영역들에 각각 배치될 수 있다. 예를 들어, 제1 서브 화소(SPX1)는 제i-1 및 제i 주사선들(Si-1, Si) 및 제j 및 제j+1 데이터선들(Dj, Dj+1)에 의해 구획된 영역에 배치될 수 있다. 다만, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)의 배치가 이에 한정되는 것은 아니다.
제1 서브 화소(SPX1)는 주사선(Si) 및 데이터선(Dj)에 연결되고, 또한, 제1 전원선 및 제2 전원선에 연결될 수 있다. 여기서, 제1 전원선에는 제1 전원(VDD)이 인가되고, 제2 전원선에는 제2 전원(VSS)이 인가되며, 제1 및 제2 전원선들 각각은 복수의 서브 화소들에 연결되는 공통 배선일 수 있다. 제1 및 제2 전원들(VDD, VSS)은 제1 서브 화소(SPX1)가 발광할 수 있도록 서로 다른 전위를 가질 수 있으며, 제1 전원(VDD)은 제2 전원(VSS)의 전압 레벨보다 높은 전압 레벨을 가질 수 있다.
제1 서브 화소(SPX1)는 적어도 하나의 단위 화소들(SSPX1 내지 SSPXk)(단, k는 자연수)을 포함할 수 있다.
단위 화소들(SSPX1 내지 SSPXk) 각각은 주사선(Si) 및 데이터선(Dj)에 연결되고, 또한, 제1 전원선 및 제2 전원선에 연결될 수 있다. 단위 화소들(SSPX1 내지 SSPXk) 각각은 주사선(Si)을 통해 전송되는 주사 신호에 응답하여 데이터선(Dj)을 통해 전송되는 데이터 신호에 대응하는 휘도로 발광할 수 있다. 단위 화소들(SSPX1 내지 SSPXk)은 상호 실질적으로 동일한 화소 구조 또는 화소 회로를 포함할 수 있다.
단위 화소들(SSPX1 내지 SSPXk)(또는, 서브 화소들(SPX1 내지 SPX3)) 각각은 능동형 화소로 구성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 단위 화소(SSPX1 내지 SSPXk)는 현재 공지된 다양한 수동형 또는 능동형 구조를 가진 표시 패널(21)의 화소로 구성될 수 있다.
도 18 내지 도 21은 도 17의 단위 화소로 적용될 수 있는 일 예를 나타내는 회로도들이다.
제1 내지 제k 단위 화소들(SSPX1 내지 SSPXk)은 실질적으로 동일 또는 유사한 구조를 가지며, 도 11 내지 도 14에 도시된 제1 단위 화소(SSPX1)는 예시적인 것으로, 도 10의 제1 내지 제k 단위 화소들(SSPX1 내지 SSPXk) 중 어느 하나에 동일 또는 유사하게 적용될 수 있다.
도 18을 참조하면, 단위 화소(SSPX1)는 데이터 신호에 대응하는 휘도로 발광하는 광원 유닛(LSU)을 포함할 수 있다. 또한, 단위 화소(SSPX1)는, 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 발광 소자들(LD)은 서로 병렬 구조로 연결될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 전원(VDD)과 제2 전원(VSS)의 사이에, 복수의 발광 소자들(LD)이 병렬 구조로 연결될 수도 있다.
제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 예를 들어, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 여기서, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 단위 화소(SSPX1)(또는, 제1 서브 화소(SPX1))의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 18에서는 발광 소자들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 발광 소자들(LD) 중 일부는 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결되어 각각의 유효 광원을 구성하고, 다른 일부는 역방향으로 연결될 수도 있다. 다른 예로, 단위 화소(SSPX1)가 단일의 발광 소자(LD)(예를 들어, 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결된 단일의 유효 광원)만을 포함할 수도 있다.
발광 소자들(LD) 각각의 일 단부는, 제1 전극을 통해 해당 화소 회로(PXC)에 공통으로 접속되며, 화소 회로(PXC) 및 제1 전원선을 통해 제1 전원(VDD)에 접속될 수 있다. 발광 소자들(LD) 각각의 다른 단부는, 제2 전극 및 제2 전원선을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
광원 유닛(LSU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(도 16의 DA)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 서브 화소(즉, 제1 서브 화소(SPX1))에 대응하는 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 예를 들어, 제1 서브 화소(SPX1)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 단위 화소(SSPX1)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다.
화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1, 또는, 구동 트랜지스터)는 제1 전원(VDD)과 광원 유닛(LSU) 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2, 또는, 스위칭 트랜지스터)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속될 수 있다.
제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(예컨대, 로우 전압)의 주사 신호에 응답하여 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
프레임 기간마다 데이터선(Dj)으로 해당 프레임의 데이터 신호가 공급되고, 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달될 수 있다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
한편, 도 18에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 및 제2 트랜지스터들(T1, T2)이 모두 P타입의 트랜지스터들인 것으로 도시되어 있으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들어, 도 19에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 이 경우, 각각의 프레임 기간 마다 데이터선(Dj)으로 공급되는 데이터 신호를 단위 화소(SSPX1_1)에 기입하기 위한 주사 신호의 게이트-온 전압은 하이 레벨 전압일 수 있다. 유사하게, 제1 트랜지스터(T1)를 턴-온시키기 위한 데이터 신호의 전압은 도 18의 실시예와 상반된 파형의 전압일 수 있다. 일 예로, 도 19의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 높은 전압 레벨을 가진 데이터 신호가 공급될 수 있다.
도 19에 도시된 단위 화소(SSPX1_1)는, 트랜지스터 타입 변경에 따라 일부 회로 소자의 접속 위치 및 제어 신호들(일 예로, 주사 신호 및 데이터 신호)의 전압 레벨이 변경되는 것을 제외하고, 그 구성 및 동작이 도 18의 단위 화소(SSPX1)와 실질적으로 유사할 수 있으므로, 중복되는 설명은 생략한다.
한편, 화소 회로(PXC)의 구조가 도 18 및 도 19에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 예를 들어, 화소 회로(PXC)는 도 20에 도시된 실시예와 같이 구성될 수도 있다.
도 20을 참조하면, 단위 화소(SSPX1_2) 내 화소 회로(PXC)는 해당 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 다른 전원에 더 연결될 수 있다. 예를 들어, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다.
실시예에 따라, 화소 회로(PXC)는 7개의 트랜지스터들(T1 내지 T7)을 포함할 수 있다. 상기 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU) 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 일 전극(예를 들어, 소스 전극)은 제5 트랜지스터(T5)를 통해 제1 전원(VDD)에 접속되고, 제1 트랜지스터(T1)의 다른 전극(예를 들어, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 광원 유닛(LSU)의 일 전극에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속될 수 있다. 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극(예를 들어, 드레인 전극)과 제1 노드(N1) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속될 수 있다. 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속될 수 있다. 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속될 수 있다. 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU)의 제1 전극 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속될 수 있다. 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 제1 전극과 초기화 전원(Vint)(또는, 초기화 전원을 전송하는 제3 전원선)의 사이에 접속될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속될 수 있다. 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 제1 전극으로 공급할 수 있다. 이 경우, 광원 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 광원 유닛(LSU)의 제1 전극의 전압이 초기화될 수 있다.
제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호는 다양하게 변경될 수 있다. 예를 들어, 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 주사선, 즉, i번째 주사선(Si)에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1)의 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장할 수 있다.
한편, 도 20에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예를 들어 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 반드시 이에 제한되는 것은 아니다. 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
실시예에 따라 화소 회로(PXC)는 데이터선(Dj) 외에 다른 배선에 더 연결될 수 있다.
도 21을 참조하면, 단위 화소(SSPX1_3) 내 화소 회로(PXC)는 센싱선(SENj)에 연결될 수 있다. 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 내지 T3)과 스토리지 커패시터(Cst)를 포함할 수 있다. 제1 및 제2 트랜지스터들(T1, T2) 및 스토리지 커패시터(Cst)는, 도 12를 참조하여 설명한 제1 및 제2 트랜지스터들(T1, T2) 및 스토리지 커패시터(Cst)와 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 생략한다.
제3 트랜지스터(T3)는 센싱선(SENj)과 제2 노드(N2) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제1 주사선(S1)과 다른 제2 주사선(S2)(예를 들어, j번째 주사선(Sj)과 다른 j+1번째 주사선(Sj+1))에 연결될 수 있다.
광원 유닛(LSU)은 제2 노드(N2) 및 제2 전원선(즉, 제2 전원(VSS)이 인가된 전원선) 사이에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 주사선(S2)으로부터 전송되는 게이트-온 전압의 주사 신호에 응답하여 턴-온되어, 센싱선(SENj)과 제2 노드(N2)를 전기적으로 연결할 수 있다.
예를 들어, 제1 트랜지스터(T1)에 기준 전압에 대응하는 구동 전류가 흐르는 상태에서 제3 트랜지스터(T3)가 턴온되는 경우, 제1 트랜지스터(T1)를 통해 흐르는 구동 전류가 제3 트랜지스터(T3) 및 센싱선(SENj)을 통해 외부 센싱 장치에 제공되며, 상기 구동 전류에 기초하여 제1 트랜지스터(T1)의 특성(예를 들어, Vth)에 대응하는 신호가 센싱선(SENj)을 통해 외부로 출력될 수 있다.
또한, 본 발명에 적용될 수 있는 단위 화소(SSPX1)의 구조가 도 18 내지 도 21에 도시된 실시예들에 한정되지는 않으며, 단위 화소(SSPX1)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 단위 화소(SSPX1)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 단위 화소(SSPX1)는 수동형 발광 표시 패널(21) 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 광원 유닛(LSU)의 제1 및 제2 전극들 각각은 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수도 있다.
도 22는 도 16의 단위 화소들의 배치를 나타내는 평면 배치도이다.
제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3)은 상호 실질적으로 동일하거나 유사할 수 있으므로, 제1 단위 화소(SSPX1)를 중심으로 설명하기로 한다.
도 22를 참조하면, 제1 단위 화소(SSPX1)는 서로 이격되어 배치된 제1 전극(ETL1) 및 제2 전극들(ETL21, ETL22, ETL23)과, 제1 및 제2 전극들(ETL1, ETL21, ETL22, ETL23)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
실시예에 따라, 제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3)은 상이한 색상들의 빛을 방출하는 발광 영역을 정의할 수도 있다. 일 예로, 제1 단위 화소(SSPX1)는 적색으로 발광하는 발광 소자들(LD)을 포함하고, 제2 단위 화소(SSPX2)는 녹색으로 발광하는 발광 소자들(LD)을 포함하고, 제3 단위 화소(SSPX3)는 청색으로 발광하는 발광 소자들(LD)을 포함할 수 있다. 다른 예로, 제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3)은 모두 청색의 빛을 방출하는 발광 소자들(LD)을 포함할 수도 있다. 이 경우, 풀-컬러의 화소(PXL)를 구성하기 위하여, 제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3) 중 적어도 일부의 상부에는 해당 단위 화소에서 방출되는 빛의 색상을 변환하기 위한 광 변환층 및/또는 컬러 필터가 배치될 수도 있다.
일 실시예로, 제1 전극(ETL1)은 제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3)이 공유하는 전극일 수 있다. 이 경우, 제1 내지 제3 단위 화소들은 제2 방향(Y축 방향)을 따라 배치될 수 있다.
제2 전극들(ETL21, ETL22, ETL23)은 제1 전극으로부터 제1 방향(X축 방향) 일측에 이격되어 배치될 수 있다. 제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3) 내에 배치되는 제2 전극들(ETL21, ETL22, ETL23)은 제2 방향(Y축 방향)으로 배열될 수 있다.
제1 및 제2 전극들 (ETL1, ETL21, ETL22, ETL23)은 소정의 간격으로 이격되어 나란히(평행하게) 배치될 수 있다.
제1 전극(ETL1)은 제2 전원(VSS)에 전기적으로 접속된 캐소드 전극일 수 있다. 제2 전극들(ETL21, ETL22, ETL23)은 제1 전원(VDD)에 전기적으로 접속된 애노드 전극일 수 있다. 제1 전극(ETL1)과 제2 전극들(ETL21, ETL22, ETL23)에 각각 일 단부와 타 단부가 전기적으로 연결되는 발광 소자들(LD)이 배치됨으로써, 제1 전극(ETL1)과 각각의 제2 전극들(ETL21, ETL22, ETL23)은 전기적으로 연결될 수 있다.
도 23은 도 22의 Ⅰ-Ⅰ'선을 따라 자른 단면도이다.
도 23을 참조하면, 표시 패널(21)은 하부에 배치된 기판(SUB1)을 포함할 수 있다. 기판(SUB1)은 도 16을 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
기판(SUB1) 상에는 제1 버퍼층(111)이 배치된다. 제1 버퍼층(111)은 기판(SUB1)의 표면을 평활하게 하고, 수분 또는 외부 공기의 침투를 방지하는 기능을 한다. 제1 버퍼층(111)은 무기막일 수 있다. 제1 버퍼층(111)은 단일막 또는 다층막일 수 있다
제1 버퍼층(111) 상에는 복수의 트랜지스터들(Tdr, Tsw)이 배치된다. 여기서, 복수의 트랜지스터들(Tdr, Tsw)은 박막 트랜지스터로서, 구동 트랜지스터인 제1 트랜지스터(Tdr)와, 스위칭 트랜지스터인 제2 트랜지스터(Tsw)를 포함할 수 있다.
복수의 트랜지스터들(Tdr, Tsw) 각각은 반도체 패턴(ACT1, ACT2), 게이트 전극(GE1, GE2), 소스 전극(SDE2, SDE4), 드레인 전극(SDE1, SDE3)을 포함할 수 있다. 예를 들어, 제1 트랜지스터(Tdr)는 제1 반도체 패턴(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(SDE2) 및 제1 드레인 전극(SDE1)을 포함할 수 있다. 제2 트랜지스터(Tsw)는 제2 반도체 패턴(ACT2), 제2 게이트 전극(GE2), 제2 소스 전극(SDE4) 및 제2 드레인 전극(SDE3)을 포함할 수 있다. 제1 및 제2 트랜지스터들(Tdr, Tsw)의 구성에 따라, 소스 전극 및 드레인 전극은 서로 바뀔 수도 있다.
구체적으로, 제1 버퍼층(111) 상에 반도체층이 배치된다. 반도체층은 상술한 제1 반도체 패턴(ACT1) 및 제2 반도체 패턴(ACT2)을 포함할 수 있다. 또한, 반도체층은 제3 반도체 패턴(ACT3)을 더 포함할 수 있다.
반도체층은 비정질 실리콘(amorphous silicon), 폴리 실리콘(poly silicon), 저온 폴리 실리콘(low temperature poly silicon) 및 유기 반도체를 포함할 수 있다. 다른 실시예에서, 반도체층은 산화물 반도체일 수도 있다. 명확히 도시하지는 않았지만, 반도체층은 채널 영역과, 채널 영역의 양 측에 배치되며, 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다.
반도체층 상에는 게이트 절연막(112)이 배치된다. 게이트 절연막(112)은 무기막일 수 있다. 게이트 절연막(112)은 단일막 또는 다층막일 수 있다.
게이트 절연막(112) 상에는 제1 도전층이 배치된다. 제1 도전층은 상술한 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 및 제1 저전원 패턴(VSSL1)을 포함할 수 있다. 제1 도전층은 도전성을 가지는 금속 물질로 형성될 수 있다. 예를 들면, 제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti)을 포함할 수 있다. 제1 도전층은 단일막 또는 다층막일 수 있다.
제1 저전원 패턴(VSSL1)은 제2 전원선과 전기적으로 연결될 수 있다. 제1 저전원 패턴(VSSL1)은 표시 영역(DA)에 배치되며, 제3 반도체 패턴(ACT3)과 중첩할 수 있다.
제1 도전층 상에 제2 게이트 절연막(113)이 배치된다. 제2 게이트 절연막(113)은 무기막일 수 있다. 제2 게이트 절연막(113)은 단일막 또는 다층막일 수 있다.
제1 도전층 상에는 층간 절연막(113)이 배치된다. 층간 절연막(113)은 유기막 또는 무기막일 수 있다. 층간 절연막(113)은 단일막 또는 다층막일 수 있다.
층간 절연막(113) 상에는 제2 도전층이 배치된다. 제2 도전층은 상술한 소스 전극들(SDE2, SDE4), 드레인 전극들(SDE1, SDE3), 및 제2 저전원 패턴(VSSL2)을 포함할 수 있다. 제2 도전층은 도전성을 가지는 금속 물질로 형성된다. 예를 들면, 소스 전극들(SDE2, SDE4)과 드레인 전극들(SDE1, SDE3)은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo)을 포함할 수 있다.
제2 저전원 패턴(VSSL2)은 제2 전원선과 전기적으로 연결될 수 있다. 제2 저전원 패턴(VSSL2)은 층간 절연막(113)을 관통하는 컨택홀을 통해 제1 저전원 패턴(VSSL1)과 접촉할 수 있다. 제2 저전원 패턴(VSSL2)은 표시 영역(DA)에 배치되며, 제1 저전원 패턴(VSSL1) 및 제3 반도체 패턴(ACT3)과 중첩할 수 있다.
소스 전극들(SDE2, SDE4)과 드레인 전극들(SDE1, SDE3)은 층간 절연막(113) 및 게이트 절연막(112)을 관통하는 컨택홀을 통하여 대응되는 각 반도체 패턴(ACT1, ACT2)의 소스 영역 및 드레인 영역에 각각 전기적으로 연결될 수 있다.
제2 도전층 상에 제1 보호층(121)이 배치된다. 여기서, 제1 보호층(121)은 트랜지스터들(Tdr, Tsw)를 포함하는 회로부를 덮도록 배치된다. 제1 보호층(121)은 패시베이션막 또는 평탄화막일 수 있다. 패시베이션막은 SiO2, SiNx 등을 포함할 수 있고, 평탄화막은 아크릴, 폴리이미드와 같은 재질을 포함할 수 있다. 제1 보호층(121)은 패시베이션막과 평탄화막을 모두 포함할 수도 있다. 이 경우, 제2 도전층 및 층간 절연막(113) 상에 패시베이션막이 배치되고, 패시베이션막 상에 평탄화막이 배치될 수 있다. 제1 보호층(121)의 상면은 평탄할 수 있다.
제1 보호층(121)의 상에는 제3 도전층이 배치될 수 있다. 제3 도전층은 전원 배선, 신호 배선, 및 연결 전극과 같은 여러 도전 패턴 등을 포함할 수 있다. 제3 도전층은 도전성을 가지는 금속 물질로 형성된다. 예를 들면, 제3 도전층은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo)을 포함할 수 있다.
제3 도전층은 제1 연결 패턴(CE1)을 포함할 수 있다. 제1 연결 패턴(CE1)은 제1 보호층(121)을 관통하는 컨택홀을 통해 제1 트랜지스터(Tdr)의 소스 전극(SDE2) 또는 드레인 전극(SDE1)에 접촉할 수 있다.
제3 도전층 상에는 제2 보호층(122)이 배치된다. 제2 보호층(122)은 패시베이션막 또는 평탄화막일 수 있다. 패시베이션막은 SiO2, SiNx 등을 포함할 수 있고, 평탄화막은 아크릴, 폴리이미드와 같은 재질을 포함할 수 있다. 제2 보호층(122)은 패시베이션막과 평탄화막을 모두 포함할 수도 있다.
제2 보호층(122) 상에는 제1 및 제2 격벽들(PW1, PW2)이 배치될 수 있다.
제1 및 제2 격벽들(PW1, PW2)은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 도면에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면 형상을 가질 수 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 경사면을 가질 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 격벽들(PW1, PW2)의 형상은 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 제1 및 제2 격벽들(PW1, PW2) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
제1 및 제2 격벽들(PW1, PW2)은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 SiNx 또는 SiOx 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 및 제2 격벽들(PW1, PW2)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 격벽들(PW1, PW2)의 구성 물질은 다양하게 변경될 수 있다.
제1 및 제2 격벽들(PW1, PW2)은 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 그 상부에 제공된 제1 및 제2 전극(ETL1, ETL21)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 격벽들(PW1, PW2) 상에는 각각 제1 및 제2 전극(ETL1, ETL21)이 배치될 수 있다. 제1 전극(ETL1)은 제1 격벽(PW1) 상에 배치되고, 제2 전극(ETL21)은 제2 격벽(PW2) 상에 배치되어 서로 이격되도록 배치될 수 있다.
제1 및 제2 전극(ETL1, ETL21) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극(ETL1, ETL21) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 및 제2 전극(ETL1, ETL21) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극(ETL1, ETL21) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극(ETL1, ETL21) 각각은, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 및 제2 전극(ETL1, ETL21) 각각의 반사 전극층은, 균일한 반사율을 갖는 전극 물질로 구성될 수 있다. 일 예로, 반사 전극층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 전극 물질로 구성될 수 있다. 제1 및 제2 전극(ETL1, ETL21) 각각이 반사 전극층을 포함할 경우, 발광 소자들(LD) 각각의 양단, 즉, 일 단부들 및 타 단부들에서 방출되는 광을 화상이 표시되는 방향(일 예로, 제3 방향(Z축 방향), 정면 방향)으로 더욱 진행되도록 할 수 있다.
또한, 제1 및 제2 전극(ETL1, ETL21) 각각의 투명 전극층은, 다양한 투명 전극 물질로 구성될 수 있다. 일 예로, 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 및 제2 전극(ETL1, ETL21) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 전극(ETL1, ETL21)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 및 제2 전극(ETL1, ETL21) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하는 경우, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 인해 제1 및 제2 전극(ETL1, ETL21)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 도전성 캡핑층은 제1 및 제2 전극(ETL1, ETL21)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 도전성 캡핑층은 제1 및 제2 전극(ETL1, ETL21) 각각의 구성 요소로 간주되거나, 또는 상기 제1 및 제2 전극(ETL1, ETL21) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제2 전극(ETL21)은 제1 연결 패턴(CE1)과 적어도 부분적으로 중첩하도록 배치될 수 있다. 제2 전극(ETL21)은 제2 보호층(122)을 관통하는 제1 컨택홀(CH)을 통해 제1 연결 패턴(CE1)에 접촉될 수 있다.
제1 및 제2 전극(ETL1, ETL21)의 일 영역 상에는 제1 절연층(131)이 배치될 수 있다. 예를 들어, 제1 절연층(131)은, 제1 및 제2 전극(ETL1, ETL21)의 일 영역을 커버하도록 형성되며, 제1 및 제2 전극(ETL1, ETL21)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다.
즉, 제1 절연층(131)은, 일차적으로 제1 및 제2 전극(ETL1, ETL21)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연층(131) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연층(131)은 제1 및 제2 전극(ETL1, ETL21)을 노출하도록 부분적으로 개구될 수 있다. 또는, 제1 절연층(131)은, 발광 소자들(LD)이 공급 및 정렬이 완료된 이후, 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
이에 따라, 제1 절연층(131)은 제1 및 제2 전극(ETL1, ETL21)과 발광 소자들(LD)의 사이에 개재되되, 제1 및 제2 전극(ETL1, ETL21) 각각의 적어도 일 영역을 노출할 수 있다. 제1 절연층(131)은 제1 및 제2 전극(ETL1, ETL21)이 형성된 이후 제1 및 제2 전극(ETL1, ETL21)을 커버하도록 형성되어, 후속 공정에서 제1 및 제2 전극(ETL1, ETL21)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제1 절연층(131)은, 각각의 발광 소자(LD)를 안정적으로 지지할 수 있다. 실시예에 따라서는 제1 절연층(131)은 생략될 수도 있다.
제1 절연층(131) 상에는 뱅크(BNK)가 배치될 수 있다. 일 예로, 뱅크(BNK)는 서브 화소(도 17의 SPX1, SPX2, SPX3)를 둘러싸도록 서브 화소의 경계에 형성되어, 발광 영역을 구획하는 화소 정의막으로서 기능할 수 있다.
발광 소자(LD) 상에는 제2 절연층(132)이 배치될 수 있다. 제2 절연층(132)은 발광 소자(LD) 상에 부분적으로 배치되어, 발광 소자들(LD)의 일 단부 및 타 단부를 노출할 수 있다.
제2 절연층(132)은 각각의 발광 영역 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 또한, 도 23에 도시된 바와 같이, 제2 절연층(132)의 형성 이전에 제1 절연층(131)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 이격 공간에 제2 절연층(132)이 배치될 수 있다. 이에 따라, 발광 소자들(LD)은 보다 안정적으로 지지될 수 있다.
발광 소자(LD) 및 제1 및 제2 전극(ETL1, ETL21) 상에는 제1 및 제2 컨택 전극들(CNE1, CNE2)이 배치될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 각각 발광 소자들(LD)의 일 단부 및 타 단부를 제1 및 제2 전극(ETL1, ETL21)에 각각 전기적으로 연결할 수 있다.
예를 들어, 제1 컨택 전극(CNE1)은, 제1 전극(ETL1)과 접촉되도록 제1 전극(ETL1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)은 제1 절연층(131)에 의해 커버되지 않은 제1 전극(ETL1)의 일 영역 상에서 제1 전극(ETL1)과 접촉되도록 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 제1 전극(ETL1)에 인접한 적어도 하나의 발광 소자, 일 예로 복수의 발광 소자들(LD)의 일 단부와 접촉되도록 상기 일 단부 상에 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 상기 일 단부와 이에 대응하는 제1 전극(ETL1)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 일 단부가 제1 전극(ETL1)에 전기적으로 연결될 수 있다.
유사하게, 제2 컨택 전극(CNE2)은, 제2 전극들(ETL21, ETL22, ETL23)과 접촉되도록 제2 전극들(ETL21, ETL22, ETL23) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제1 절연층(131)에 의해 커버되지 않은 제2 전극(ETL21)의 일 영역 상에서 제2 전극(ETL21)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 전극(ETL21)에 인접한 적어도 두개의 발광 소자의 단부들과 접촉되도록 단부들 상에 배치될 수 있다. 즉, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 일 단부 또는 타 단부와 이에 대응하는 제2 전극(ETL21)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 일 단부 또는 타 단부가 각 제2 전극(ETL21)에 전기적으로 연결될 수 있다.
즉, 발광 소자는 일 단부가 제1 컨택 전극(CNE1)과 접촉하고, 타 단부가 제2 컨택 전극(CNE2)과 접촉할 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2) 상에는 제3 절연층(141)이 배치될 수 있다.
제3 절연층(141)은 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극(ETL1, ETL21), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 뱅크(BNK)를 커버할 수 있다.
실시예에 따라, 제1 내지 제3 절연층들(131, 132, 141) 각각은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 또한, 제1 내지 제3 절연층들(131, 132, 141)은 서로 다른 절연 물질을 포함하거나, 또는 제1 내지 제3 절연층들(131, 132, 141) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
제3 절연층(141) 상에 적어도 한 층의 무기막 및/또는 유기막을 포함하는 박막 봉지층(151)을 포함할 수 있다. 박막 봉지층(151)은 또 하나의 절연층일 수 있다. 실시예에 따라 박막 봉지층(151)은 생략될 수도 있다.
이상 첨부된 도면을 참조하여 실시예들을 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
LD: 발광 소자
11: 제1 반도체층
12: 활성층
13: 제2 반도체층
PVL: 보호층
INF: 절연층
21: 표시 패널
PXL: 화소
SPX1: 제1 서브 화소
SPX2: 제2 서브 화소
SPX3: 제3 서브 화소
LSU: 광원 유닛
ETL1: 제1 전극
ETL21, ETL22, ETL23: 제2 전극
CNE1: 제1 컨택 전극
CNE2: 제2 컨택 전극

Claims (22)

  1. 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층;
    상기 제1 반도체층, 상기 제2 반도체층, 및 상기 활성층 중 적어도 하나의 외면을 둘러싸도록 배치된 보호층; 및
    상기 보호층의 외면을 둘러싸도록 배치된 절연층을 포함하되,
    상기 제1 반도체층, 상기 제2 반도체층, 및 상기 활성층 중 적어도 하나의 표면은 제1 격자점을 포함하고,
    상기 보호층은 제1 원자 및 제2 원자로 이루어지고,
    상기 보호층의 상기 제1 원자는 상기 제1 격자점에 제공되는 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 원자는 3족 원소를 포함하고, 상기 제2 원자는 5족 원소를 포함하는 발광 소자.
  3. 제1 항에 있어서,
    상기 제1 반도체층, 상기 제2 반도체층, 및/또는 상기 활성층은 제3 원자 및 제4 원자로 이루어지고,
    상기 제3 원자는 3족 원소를 포함하고, 상기 제4 원자는 5족 원소를 포함하는 발광 소자.
  4. 제3 항에 있어서,
    상기 제3 원자는 상기 제1 원자와 동일한 원소인 발광 소자.
  5. 제3 항에 있어서,
    상기 제4 원자는 상기 제2 원자와 동일한 원소인 발광 소자.
  6. 제3 항에 있어서,
    상기 제1 원자는 상기 제1 격자점에서 상기 제4 원자와 결합하는 발광 소자.
  7. 제1 항에 있어서,
    상기 보호층의 두께는 상기 절연층의 두께보다 얇은 발광 소자.
  8. 제1 항에 있어서,
    상기 보호층은 상기 제1 원자 및 상기 제2 원자로 구성된 단분자막인 발광 소자.
  9. 제1 항에 있어서,
    상기 절연층은 무기 물질로 이루어진 발광 소자.
  10. 제1 항에 있어서,
    상기 절연층은 상기 보호층 상에 직접 형성된 발광 소자.
  11. 제1 항에 있어서,
    상기 제1 원자는 5족 원소를 포함하고, 상기 제2 원자는 3족 원소를 포함하는 발광 소자.
  12. 제1 항에 있어서,
    상기 제1 반도체층, 상기 제2 반도체층, 및 상기 활성층 중 적어도 하나의 표면은 제2 격자점을 더 포함하고,
    상기 보호층의 상기 제2 원자는 상기 제2 격자점에 제공되는 발광 소자.
  13. 기판 상에 위치한 복수의 화소들을 포함하고,
    상기 화소들은 각각,
    상기 기판 상에 서로 이격되어 배치된 제1 전극 및 제2 전극; 및
    일 단부가 상기 제1 전극과 연결되고 타 단부가 상기 제2 전극과 연결되는 복수의 발광 소자들을 포함하고,
    상기 발광 소자들은 각각 반도체 코어;
    상기 반도체 코어의 외면을 둘러싸도록 배치된 보호층; 및
    상기 보호층의 외면을 둘러싸도록 배치되고, 제1 원자 및 제2 원자로 이루어진 절연층을 포함하되,
    상기 반도체 코어의 표면은 제1 격자점을 포함하고,
    상기 절연층의 제1 원자는 상기 제1 격자점에 제공되는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 원자는 3족 원소를 포함하고, 상기 제2 원자는 5족 원소를 포함하는 표시 장치.
  15. 제13 항에 있어서,
    상기 반도체 코어는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 표시 장치.
  16. 제13 항에 있어서,
    상기 반도체 코어는 제3 원자 및 제4 원자로 이루어지고, 상기 제3 원자는 3족 원소를 포함하고, 상기 제4 원자는 5족 원소를 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 원자는 상기 제1 격자점에서 상기 제4 원자와 결합하는 표시 장치.
  18. 제16 항에 있어서,
    상기 제3 원자는 상기 제1 원자와 동일한 원소인 표시 장치.
  19. 제16 항에 있어서,
    상기 제4 원자는 상기 제2 원자와 동일한 원소인 표시 장치.
  20. 제13 항에 있어서,
    상기 보호층의 두께는 상기 절연층의 두께보다 얇은 표시 장치.
  21. 제13 항에 있어서,
    상기 절연층은 무기 물질로 이루어진 표시 장치.
  22. 제13 항에 있어서,
    상기 보호층의 일면은 상기 반도체 코어와 접하고, 상기 보호층의 타면은 상기 절연층과 접하는 표시 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023096228A1 (ko) * 2021-11-23 2023-06-01 삼성디스플레이 주식회사 발광 소자 및 이를 포함하는 표시 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022109471A (ja) * 2021-01-15 2022-07-28 セイコーエプソン株式会社 発光装置およびプロジェクター

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2914430B2 (ja) * 1996-01-05 1999-06-28 日本電気株式会社 半導体レーザ素子の製造方法
TW420835B (en) * 1997-06-16 2001-02-01 Matsushita Electric Ind Co Ltd Semiconductor manufacture method and manufacturing device therefor
KR100819730B1 (ko) * 2000-08-14 2008-04-07 샌디스크 쓰리디 엘엘씨 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법
KR100693129B1 (ko) 2002-12-23 2007-03-13 김화목 ｐｎ 접합 ＧａＮ 나노막대 ＬＥＤ 제조방법
US8330173B2 (en) 2005-06-25 2012-12-11 Seoul Opto Device Co., Ltd. Nanostructure having a nitride-based quantum well and light emitting diode employing the same
TWI340481B (en) 2007-06-11 2011-04-11 Univ Nat Chiao Tung The method for promoting light emission efficiency of led using nano-rod structure
JP2009032796A (ja) * 2007-07-25 2009-02-12 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
KR101515100B1 (ko) 2008-10-21 2015-04-24 삼성전자주식회사 발광 다이오드 및 그 제조 방법
KR20120045879A (ko) * 2010-11-01 2012-05-09 삼성엘이디 주식회사 반도체 발광소자 제조방법
JP5496436B1 (ja) * 2012-10-01 2014-05-21 パナソニック株式会社 構造体及びその製造方法、並びに構造体を用いた窒化ガリウム系半導体発光素子及びその製造方法
US11502219B2 (en) 2013-03-14 2022-11-15 The Royal Institution For The Advancement Of Learning/Mcgill University Methods and devices for solid state nanowire devices
US9876143B2 (en) * 2014-10-01 2018-01-23 Rayvio Corporation Ultraviolet light emitting device doped with boron
JP2017050537A (ja) * 2015-08-31 2017-03-09 株式会社半導体エネルギー研究所 半導体装置
KR102707509B1 (ko) * 2016-12-19 2024-09-23 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
KR102502608B1 (ko) * 2018-06-11 2023-02-22 삼성디스플레이 주식회사 발광 소자, 그 제조방법 및 발광 소자를 포함하는 표시 장치
KR102626051B1 (ko) * 2018-08-14 2024-01-19 삼성디스플레이 주식회사 발광 소자, 발광 소자를 포함하는 픽셀 구조체 및 그 제조 방법
KR102541260B1 (ko) * 2018-12-13 2023-06-12 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
WO2020175783A1 (ko) * 2019-02-28 2020-09-03 삼성디스플레이 주식회사 표시 장치
KR20200145899A (ko) * 2019-06-19 2020-12-31 삼성디스플레이 주식회사 표시 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023096228A1 (ko) * 2021-11-23 2023-06-01 삼성디스플레이 주식회사 발광 소자 및 이를 포함하는 표시 장치

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