KR20210151285A - 표시 장치 - Google Patents

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Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역에 배치된 복수의 화소들을 포함하며, 복수의 상기 화소들은 각각, 제1 방향으로 서로 이격된 제1 전극 및 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 적어도 하나의 발광 소자를 포함하고, 상기 발광 소자의 일단과 상기 제2 전극의 일단 간의 상기 제1 방향의 간격은 상기 발광 소자의 타단과 상기 제1 전극의 일단 간의 상기 제1 방향의 간격보다 크다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명이 해결하려는 과제는 단일 정렬 신호(또는, 정렬 전압)을 이용하여 발광 소자의 편향 정렬 및 중앙 정렬할 수 있는 표시 장치를 제공하는 것이다.
과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역에 배치된 복수의 화소들을 포함하며, 복수의 상기 화소들은 각각, 제1 방향으로 서로 이격된 제1 전극 및 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 적어도 하나의 발광 소자를 포함하고, 상기 발광 소자의 일단과 상기 제2 전극의 일단 간의 상기 제1 방향의 간격은 상기 발광 소자의 타단과 상기 제1 전극의 일단 간의 상기 제1 방향의 간격보다 크다.
상기 제2 전극의 상기 제1 방향의 폭은 상기 제1 전극의 상기 제1 방향의 폭보다 클 수 있다.
상기 발광 소자는, 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제1 반도체층은 상기 제2 전극과 전기적으로 연결되고, 상기 제2 반도체층은 상기 제1 전극과 전기적으로 연결될 수 있다.
상기 제1 반도체층은 상기 제2 전극과 중첩하고, 상기 제2 반도체층은 상기 제1 전극과 중첩할 수 있다.
상기 제2 전극이 상기 제1 반도체층과 중첩하는 면적은 상기 제1 전극이 상기 제2 반도체층과 중첩하는 면적보다 클 수 있다.
상기 활성층과 상기 제1 전극의 일단 간의 상기 제1 방향의 간격은 상기 활성층과 상기 제2 전극의 일단 간의 상기 제1 방향의 간격과 실질적으로 동일할 수 있다.
복수의 상기 화소들은, 상기 제1 전극 하부에 배치되어 상기 제1 전극과 중첩하는 제1 뱅크 패턴, 및 상기 제2 전극 하부에 배치되어 상기 제2 전극과 중첩하는 제2 뱅크 패턴을 더 포함할 수 있다.
상기 제2 전극의 일단과 상기 제2 뱅크 패턴의 일단 간의 상기 제1 방향의 간격은 상기 제1 전극의 일단과 상기 제1 뱅크 패턴의 일단 간의 상기 제1 방향의 간격보다 클 수 있다.
상기 발광 소자의 일단과 상기 제2 뱅크 패턴의 일단 간의 상기 제1 방향의 간격은 상기 발광 소자의 타단과 상기 제1 뱅크 패턴의 일단 간의 상기 제1 방향의 간격과 실질적으로 동일할 수 있다.
상기 발광 소자는, 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제2 뱅크 패턴의 일단과 상기 활성층 간의 상기 제1 방향의 간격은 상기 제1 뱅크 패턴의 일단과 상기 활성층 간의 상기 제1 방향의 간격보다 클 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 표시 영역에 배치된 복수의 화소들을 포함하며, 복수의 상기 화소들은 각각, 제1 방향으로 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 적어도 하나의 중간 전극, 상기 중간 전극과 상기 제1 전극 사이에 배치된 제1 발광 소자, 및 상기 중간 전극과 상기 제2 전극 사이에 배치된 제2 발광 소자를 포함하고, 상기 중간 전극과 상기 제1 발광 소자가 중첩하는 면적은 상기 중간 전극과 상기 제2 발광 소자가 중첩하는 면적보다 클 수 있다.
상기 제1 발광 소자 및 상기 제2 발광 소자는 각각, 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함할 수 있다.
상기 중간 전극은 상기 제1 발광 소자의 상기 제1 반도체층과 중첩할 수 있다.
상기 중간 전극은 상기 제2 발광 소자의 상기 제2 반도체층과 중첩할 수 있다.
상기 중간 전극의 일단과 상기 제1 발광 소자의 상기 제1 반도체층의 일단 간의 상기 제1 방향의 간격은 상기 중간 전극의 타단과 상기 제2 발광 소자의 상기 제2 반도체층의 일단 간의 상기 제1 방향의 간격보다 클 수 있다.
상기 중간 전극의 일단과 상기 제1 발광 소자의 상기 활성층 간의 상기 제1 방향의 간격은 상기 중간 전극의 타단과 상기 제2 발광 소자의 상기 활성층 간의 상기 제1 방향의 간격과 실질적으로 동일할 수 있다.
복수의 상기 화소들은 상기 중간 전극 하부에 배치된 뱅크 패턴을 더 포함할 수 있다.
상기 중간 전극의 일단과 상기 뱅크 패턴의 일단 간의 상기 제1 방향의 간격은 상기 중간 전극의 타단과 상기 뱅크 패턴의 타단 간의 상기 제1 방향의 간격보다 클 수 있다.
상기 뱅크 패턴의 일단과 상기 제1 발광 소자의 일단 간의 상기 제1 방향의 간격은 상기 뱅크 패턴의 타단과 상기 제2 발광 소자의 일단 간의 상기 제1 방향의 간격과 실질적으로 동일할 수 있다.
상기 제1 발광 소자 및 제2 발광 소자는 각각, 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제1 발광 소자의 상기 활성층과 상기 뱅크 패턴의 일단 간의 상기 제1 방향의 간격은 상기 제2 발광 소자의 상기 활성층과 상기 뱅크 패턴의 타단 간의 상기 제1 방향의 간격보다 클 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 의하면, 정렬 전극을 비대칭으로 설계함으로써 단일 정렬 신호를 이용하여 발광 소자들을 중앙 정렬할 수 있다. 즉, 별도의 중앙 정렬 신호를 생략할 수 있으므로 정렬 신호를 단순화할 수 있으며, 중앙 정렬을 통해 발광 소자와 컨택 전극 간의 컨택 면적을 안정적으로 확보할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 내지 도 6은 각각 일 실시예에 따른 발광 소자를 나타내는 사시도들 및 단면도들이다.
도 7은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 8 내지 도 11은 각각 일 실시예에 따른 화소를 나타내는 회로도들이다.
도 12는 일 실시예에 따른 화소를 나타내는 평면도이다.
도 13 및 도 14는 도 12의 A-A' 선을 기준으로 자른 단면도들이다.
도 15는 도 13의 A 영역을 확대한 단면도이다.
도 16은 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 17 및 도 18은 도 16의 B-B' 선을 기준으로 자른 단면도들이다.
도 19는 또 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 20 및 도 21은 도 19의 C-C' 선을 기준으로 자른 단면도들이다.
도 22는 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 23 및 도 24는 도 22의 D-D' 선을 기준으로 자른 단면도들이다.
이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 실시예들을 상세히 설명한다. 도면 상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1 내지 도 6은 각각 일 실시예에 따른 발광 소자를 나타내는 사시도들 및 단면도들이다.
도 1 내지 도 6에서는 원기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 제한되는 것은 아니다.
먼저 도 1 및 도 2를 참조하면, 일 실시예에 따른 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 상기 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12) 및 제2 반도체층(13)을 포함할 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 그리고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 본 명세서에서, “막대형”이라 함은 원기둥 또는 다각기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 N형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 P형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)의 두께는 서로 상이할 수 있다. 여기서, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)의 두께는 길이(L) 방향의 두께를 의미할 수 있다. 일 실시예에서, 제1 반도체층(11)의 두께는 제2 반도체층(13)의 두께보다 클 수 있다. 제1 반도체층(11)과 제2 반도체층(13)의 두께 차이로 인해, 활성층(12)은 발광 소자(LD)의 중심에 배치되지 않을 수 있다. 따라서, 활성층(12)의 영구 쌍극자(permanent dipole)를 이용하여 발광 소자(LD)를 정렬하는 경우, 활성층(12)의 편심으로 인해 발광 소자(LD)의 중앙 정렬이 원활하게 일어나지 않을 수 있다. 이에, 일 실시예에 따른 표시 장치는 발광 소자(LD) 내에서의 활성층(12)의 편심을 고려하여 정렬 전극을 비대칭으로 설계함으로써 단일 정렬 신호를 이용하여 발광 소자(LD)를 중앙 정렬할 수 있다. 이에 대한 상세한 설명은 도 12 내지 도 15를 참조하여 후술하기로 한다.
발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 길이(L) 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 밑면(도 1 및 도 2에서, 발광 소자(LD)의 상부면 및 하부면)은 커버하지 않고 노출할 수 있다. 몇몇 다른 실시예에서, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부 및 상기 양 단부와 인접한 반도체층들(11, 13)의 측부를 노출할 수도 있다.
실시예에 따라, 절연막(INF)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13) 및/또는 절연막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 3 및 도 4에 도시된 바와 같이 제2 반도체층(13)의 일단 측에 배치되는 적어도 하나의 추가 전극(14)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 소자(LD)는 도 5 및 도 6에 도시된 바와 같이 제1 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 추가 전극(15)을 더 포함할 수도 있다. 도 3 및 도 5에서는 설명의 편의를 위해 절연막(INF)의 일부가 생략되어 도시되었다.
상기 추가 전극들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 실시예에 따라, 상기 추가 전극들(14, 15)은 쇼트키(Schottky) 전극일 수 있다. 또한, 상기 추가 전극들(14, 15) 각각은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 상기 추가 전극들(14, 15) 각각은 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITZO(Indium Tin Zinc Oxide)와 같은 투명 전극 물질 등을 단독 또는 혼합하여 형성될 수 있다. 또한, 실시예에 따라, 상기 추가 전극들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 상기 추가 전극들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연막(INF)은, 상기 추가 전극들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연막(INF)은 추가 전극들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 추가 전극들(14, 15)의 적어도 일 영역을 노출할 수 있다. 실시예에 따라, 절연막(INF)은 추가 전극들(14, 15)과 인접한 모서리 영역에서 곡면 형상을 가질 수 있다. 상기 곡면은 발광 소자(LD) 제조 시 에칭(etching)으로 인하여 형성된 것일 수 있다. 또 다른 실시예에서는, 절연막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 표면에 절연막(INF)이 제공되면, 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 각 실시예를 설명함에 있어, “연결(또는, 접속)”이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 및/또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결을 포괄적으로 의미할 수 있다.
또한, 발광 소자(LD)의 표면에 절연막(INF)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
이와 관련한 비제한적인 실시예로서, 소수성 재료를 이용하여 절연막(INF) 자체를 소수성 막으로 형성하거나, 절연막(INF) 상에 소수성 재료로 이루어진 소수막을 추가적으로 형성할 수 있다. 실시예에 따라, 소수성 재료는 소수성을 나타내도록 불소를 함유하는 재료일 수 있다. 또한, 실시예에 따라, 소수성 재료는 자기조립 단분자막(self-assembled monolayer; SAM)의 형태로 발광 소자들(LD)에 적용될 수 있다. 이 경우, 소수성 재료는 옥타데실 트라이클로로실란(octadecyl trichlorosilane), 플루오로알킬 트라이클로로실란(fluoroalkyl trichlorosilane), 퍼플루오로알킬 트라이에톡시실란(perfluoroalkyl triethoxysilane) 등을 포함할 수 있다. 또한, 소수성 재료는 테플론(TeflonTM)이나 사이토프(CytopTM)와 같은 상용화된 불소 함유 재료이거나, 이에 상응하는 재료일 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 초소형 발광 소자들(LD)을 배치하고, 상기 초소형 발광 소자들(LD)을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 7은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
실시예에 따라, 도 7에서는 도 1 내지 도 6에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 일 예로, 표시 패널(PNL)의 화소들(PXL)은 각각 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 7에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수 있다.
도 7을 참조하면, 일 실시예에 따른 표시 패널(PNL)은, 베이스층(BSL)과, 상기 베이스층(BSL) 상에 배치된 다수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 이를 형성하기 위한 베이스층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 베이스층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다. 이러한 표시 영역(DA)은, 영상이 표시되는 화면을 구성할 수 있다.
베이스층(BSL)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 실시예에 따라, 베이스층(BSL)은 경성 또는 연성의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
또한, 베이스층(BSL)은 투명할 수 있으나, 이에 한정되지는 않는다. 일 예로, 베이스층(BSL)은 투명, 반투명, 불투명, 또는 반사성의 베이스 부재일 수 있다.
베이스층(BSL) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 베이스층(BSL)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
실시예에 따라, 화소들(PXL)은 표시 영역(DA)의 각 화소 영역에 배치될 수 있다. 일 실시예에서, 화소들(PXL)은 스트라이프 또는 펜타일 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소들(PXL)은 현재 공지된 다양한 배열 구조로 표시 영역(DA)에 배열될 수 있다.
각각의 화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 예를 들면, 각각의 화소(PXL)는 도 1 내지 도 6의 실시예들 중 어느 하나의 실시예에 의한 발광 소자(LD), 일 예로, 각각 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형 막대형 발광 소자(LD)를 포함할 수 있다. 다만, 실시예에서 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각각의 화소(PXL)가, 성장 방식으로 제조된 코어-쉘 구조의 발광 소자를 포함할 수도 있다. 일 실시예에서, 코어-쉘 구조의 발광 소자는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가진 초소형 코어-쉘 구조의 발광 소자일 수 있으나, 상기 코어-쉘 구조의 발광 소자의 크기가 한정되지는 않는다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 현재 공지된 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 8 내지 도 11은 각각 일 실시예에 따른 화소를 나타내는 회로도들이다.
예를 들어, 도 8 내지 도 11은 능동형 표시 장치에 적용될 수 있는 화소(PXL)의 서로 다른 실시예들을 나타낸다. 다만, 실시예가 적용될 수 있는 화소(PXL) 및 표시 장치의 종류가 이에 한정되지는 않는다. 실시예에 따라, 도 8 내지 도 11에 도시된 각각의 화소(PXL)는 도 7의 표시 패널(PNL)에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
먼저 도 8을 참조하면, 일 실시예에 따른 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 광원 유닛(LSU)을 포함한다. 또한, 화소(PXL)는, 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 광원 유닛(LSU)은, 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ET1)과, 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ET2)과, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ET1)은 애노드 전극이고, 제2 전극(ET2)은 캐소드 전극일 수 있다.
실시예에 따라, 상기 발광 소자들(LD) 각각은, 제1 전극(ET1)을 통해 제1 전원(VDD)에 연결되는 P형 단부와, 제2 전극(ET2)을 통해 제2 전원(VSS)에 연결되는 N형 단부를 포함할 수 있다. 즉, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ET1, ET2)의 사이에 순방향으로 병렬 연결될 수 있다. 이와 같이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
실시예에 따라, 제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
실시예에 따라, 각각의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 P형 단부는 광원 유닛(LSU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극(ET1)(“제1 화소 전극” 또는 “제1 정렬 전극”이라고도 함))을 통해 화소 회로(PXC)에 공통으로 접속되며, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속될 수 있다. 그리고, 발광 소자들(LD)의 N형 단부는 상기 광원 유닛(LSU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극(ET2)(“제2 화소 전극” 또는 “제2 정렬 전극”이라고도 함)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
광원 유닛(LSU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 광원 유닛(LSU)으로 공급할 수 있다. 광원 유닛(LSU)으로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 광원 유닛(LSU)이 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)(“구동 트랜지스터”라고도 함)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)(“스위칭 트랜지스터”라고도 함)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속된다. 이러한 제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
한편, 도 8에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다.
예를 들면, 도 9에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N형 트랜지스터들일 수 있다. 이 경우, 각각의 프레임 기간마다 데이터선(Dj)으로 공급되는 데이터 신호를 화소(PXL)에 기입하기 위한 주사 신호의 게이트-온 전압은 하이 레벨 전압(“게이트-하이 전압”이라고도 함)일 수 있다. 유사하게, 제1 트랜지스터(T1)를 턴-온시키기 위한 데이터 신호의 전압은 도 8의 실시예와 상반된 레벨의 전압일 수 있다. 일 예로, 도 9의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 높은 전압의 데이터 신호가 공급될 수 있다.
일 실시예에서, 화소 회로(PXC) 및 광원 유닛(LSU)의 상호 접속 위치는 변경될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 화소 회로(PXC)를 구성하는 제1 및 제2 트랜지스터들(T1, T2)이 모두 N형 트랜지스터들일 때, 화소 회로(PXC)는 광원 유닛(LSU)과 제2 전원(VSS)의 사이에 접속되고, 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 전원(VSS)의 사이에 접속될 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소 회로(PXC)가 N형 트랜지스터들로 구성되더라도 상기 화소 회로(PXC)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속되고, 스토리지 커패시터(Cst)는 제1 노드(N1)와 제1 전원(VDD)의 사이에 접속될 수도 있다.
도 9에 도시된 화소(PXL)는, 트랜지스터의 타입 변경에 따라 일부 회로 소자의 접속 위치 및 제어 신호들(일 예로, 주사 신호 및 데이터 신호)의 전압 레벨이 변경되는 것을 제외하고, 그 구성 및 동작이 도 8의 화소(PXL)와 실질적으로 유사하다. 따라서, 도 9의 화소(PXL)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 8 및 도 9에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 10에 도시된 실시예와 같이 구성될 수도 있다.
도 10을 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 제3의 다른 전원에 더 연결될 수도 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속된다. 예를 들어, 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)은 제5 트랜지스터(T5) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속되고, 제1 트랜지스터(T1)의 다른 전극(일 예로, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 화소 전극 및/또는 제1 컨택 전극)에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결한다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 실시예에 따라, 제1 트랜지스터(T1)가 P형 트랜지스터일 때, 상기 제1 트랜지스터(T1)의 게이트 전압을 초기화시키기 위한 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 레벨 전압)의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU) 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 화소 전극(ET1))과 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단(다음 수평 화소열)의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급한다. 이에 따라, 광원 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 광원 유닛(LSU)의 일 전극의 전압이 초기화된다. 한편, 제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 주사선, 즉 i번째 주사선(Si)에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장한다.
한편, 도 10에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다.
또한, 도 8 내지 도 10에서는, 각각의 광원 유닛(LSU)을 구성하는 유효 광원들, 즉 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 도 11에 도시된 바와 같이, 각 화소(PXL)의 광원 유닛(LSU)이 직렬 연결 구조를 포함하도록 구성될 수도 있다. 도 11의 실시예를 설명함에 있어, 도 8 내지 도 10의 실시예와 유사 또는 동일한 구성(일 예로, 화소 회로(PXC))에 대한 상세한 설명은 생략하기로 한다.
도 11을 참조하면, 광원 유닛(LSU)은 서로 직렬로 연결된 적어도 두 개의 발광 소자들을 포함할 수 있다. 일 예로, 광원 유닛(LSU)은, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 직렬 연결되어 각각의 유효 광원을 구성하는 제1 발광 소자(LD1), 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)를 포함할 수 있다. 이하에서는, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 특정 발광 소자를 지칭할 때에는 해당 발광 소자를 “제1 발광 소자(LD1)”, “제2 발광 소자(LD2)” 또는 “제3 발광 소자(LD3)”로 명기하기로 한다. 그리고, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 적어도 하나의 발광 소자를 임의로 지칭하거나, 상기 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 포괄적으로 지칭할 때에는, “발광 소자(LD)” 또는 “발광 소자들(LD)"이라 하기로 한다.
제1 발광 소자(LD1)의 P형 단부는 광원 유닛(LSU)의 제1 전극(ET1) 등을 통해 제1 전원(VDD)에 연결되고, 상기 제1 발광 소자(LD1)의 N형 단부는 제1 중간 전극(IET1)을 통해 제2 발광 소자(LD2)의 P형 단부에 연결될 수 있다. 제2 발광 소자(LD2)의 P형 단부는 제1 발광 소자(LD1)의 N형 단부에 연결되고, 상기 제2 발광 소자(LD2)의 N형 단부는 제2 중간 전극(IET2)을 통해 제3 발광 소자(LD3)의 P형 단부에 연결될 수 있다. 제3 발광 소자(LD3)의 P형 단부는 제2 발광 소자(LD2)의 N형 단부에 연결되고, 상기 제3 발광 소자(LD3)의 N형 단부는 광원 유닛(LSU)의 제2 전극(ET2) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결될 수 있다. 상술한 방식으로, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은, 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2)의 사이에 순차적으로 직렬 연결될 수 있다.
한편, 도 11에서는 3단 직렬 구조로 발광 소자들(LD)을 연결하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 두 개의 발광 소자들(LD)을 2단 직렬 구조로 연결하거나, 네 개 이상의 발광 소자들(LD)을 4단 이상의 직렬 구조로 연결할 수도 있다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 이용하여 동일 휘도를 표현한다고 가정할 때, 상기 발광 소자들(LD)을 직렬 연결한 구조의 광원 유닛(LSU)에서는, 상기 발광 소자들(LD)을 병렬 연결한 구조의 광원 유닛(LSU)에 비해 제1 및 제2 전극들(ET1, ET2)의 사이에 인가되는 전압은 증가하고, 상기 광원 유닛(LSU)에 흐르는 구동 전류의 크기는 감소할 수 있다. 따라서, 발광 소자들(LD)의 직렬 연결 구조를 적용하여 각 화소(PXL)의 광원 유닛(LSU)을 구성할 경우, 표시 장치를 구동함에 따라 표시 패널(PNL)에 흐르는 패널 전류를 저감할 수 있다. 이에 따라, 전력 손실을 줄여 효율을 개선하고, 소비 전력을 낮출 수 있다. 또한, 각각의 계조를 표현하기 위하여 광원 유닛(LSU)으로 공급해야 할 구동 전류의 크기가 저감되면서, 화소(PXL)의 구동 트랜지스터(일 예로, 제1 트랜지스터(T1)) 및/또는 구동 회로의 출력단 버퍼(일 예로, 각 채널의 증폭 회로)의 크기를 축소할 수 있게 된다.
또한, 발광 소자들(LD)을 오직 병렬로만 연결한 광원 유닛(LSU)에서는 상기 발광 소자들(LD) 중 적어도 하나에서 쇼트 결함이 발생하였을 경우, 구동 전류가 결함 발광 소자를 통해 흐르면서 나머지 발광 소자들(LD)에 구동 전류가 원활히 흐르지 않을 수 있다. 이에 따라, 암점 불량이 발생할 수 있다. 반면, 발광 소자들(LD)을 적어도 두 단의 직렬 구조로 연결한 광원 유닛(LSU)에서는, 일부 직렬 단에서 쇼트 결함이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 구동 전류가 흐르면서 나머지 직렬 단의 발광 소자들(LD)이 발광할 수 있게 된다.
상술한 실시예들에서와 같이, 화소(PXL)는 다양한 구조의 화소 회로(PXC) 및/또는 광원 유닛(LSU)을 구비할 수 있다. 다만, 본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 8 내지 도 11에 도시된 실시예들에 한정되지는 않으며, 각각의 화소(PXL)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 다른 실시예에서, 각각의 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2)은, 각각 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수 있다.
도 12는 일 실시예에 따른 화소를 나타내는 평면도이다.
도 12에 도시된 각각의 화소(PXL)는 도 8 내지 도 11에 도시된 화소들(PXL) 중 어느 하나일 수 있다. 일 실시예에서, 표시 영역(도 4의 DA)에 배치되는 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 12에서는 화소(PXL)의 광원 유닛(LSU)을 중심으로 상기 화소(PXL)의 구조를 도시하기로 한다. 다만, 화소(PXL)는 각각의 화소 회로(일 예로, 도 8 내지 도 11의 화소 회로(PXC))를 구성하는 회로 소자들을 더 포함할 수 있다. 실시예에 따라, 상기 회로 소자들은 광원 유닛(LSU)과 다른 층에 배치될 수 있다. 일 예로, 상기 회로 소자들은 베이스층(BSL)의 일면 상에 위치한 회로 소자층(또는, “화소 회로층”이라고도 함)에 배치되고, 광원 유닛(LSU)은 상기 회로 소자층 상에 위치한 표시 소자층에 배치될 수 있다.
또한, 실시예에 따라 도 12에서는 각각의 광원 유닛(LSU)이, 제1 및 제2 컨택홀들(CH1, CH2)을 통해, 소정의 전원선(일 예로, 제1 및/또는 제2 전원선들(PL1, PL2), 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자) 및/또는 신호선(일 예로, 주사선(Si) 및/또는 데이터선(Dj))에 연결되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각 화소(PXL)의 제1 및 제2 전극들(ET1, ET2) 중 적어도 하나가, 컨택홀 및/또는 중간 배선 등을 경유하지 않고 소정의 전원선 및/또는 신호선에 직접적으로 연결될 수도 있다.
먼저 도 12를 참조하면, 실시예에 따른 화소(PXL)는, 서로 이격된 제1 전극(ET1) 및 제2 전극(ET2)과, 상기 제1 및 제2 전극들(ET1, ET2) 사이에 배치되어, 제1 및 제2 전극들(ET1, ET2)과 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
실시예에 따라, 제1 전극(ET1) 및 제2 전극(ET2)은 제1 방향(X축 방향)을 따라 서로 이격되어 교대로 배열될 수 있다. 또한, 제1 전극(ET1) 및 제2 전극(ET2) 각각은, 제1 방향과 교차하는 제2 방향(Y축 방향)을 따라 연장될 수 있다. 다만, 광원 유닛(LSU)을 구성하는 전극들의 형상, 배열 방향 및/또는 상호 배치 구조가 이에 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 예를 들어, 제1 전극(ET1) 및 제2 전극(ET2) 중 적어도 하나는, 일 영역에서 꺾이거나 구부러진 구조를 가질 수도 있다.
실시예에 따라, 제2 전극(ET2)의 제1 방향(X축 방향)의 폭(WET2)은 제1 전극(ET1)의 제1 방향(X축 방향)의 폭(WET1)보다 클 수 있다. 이에 따라, 제1 반도체층(11)과 제2 반도체층(13)의 두께 차이(제1 방향(X축 방향)으로의 길이 차이)로 인해 활성층(12)이 발광 소자(LD)의 중심에 배치되지 않더라도, 제1 반도체층(11)과 중첩하는 제1 전극(ET1)의 제1 방향(X축 방향)의 폭(WET1)을 크게 설계함으로써 발광 소자(LD)를 중앙 정렬할 수 있다. 이에 대한 상세한 설명은 도 15를 참조하여 후술하기로 한다.
실시예에 따라, 제1 전극(ET1)은 제1 전극 배선(ETL1)(“제1 정렬 배선” 또는 “제1 연결 배선”이라고도 함)에 전기적으로 연결되고, 상기 제1 전극 배선(ETL1)을 통해 화소 회로(PXC) 및/또는 제1 전원(VDD)에 전기적으로 연결될 수 있다. 실시예에 따라, 제1 전극(ET1)과 제1 전극 배선(ETL1)은 일체 또는 비일체로 연결될 수 있다. 제1 전극(ET1)과 제1 전극 배선(ETL1)이 일체로 연결된 경우, 상기 제1 전극(ET1)과 제1 전극 배선(ETL1)을 하나의 전극, 배선, 또는 패턴의 서로 다른 영역들로 간주할 수도 있다.
실시예에 따라, 제2 전극(ET2)은 제2 전극 배선(ETL2)(“제2 정렬 배선” 또는 “제2 연결 배선”이라고도 함)에 전기적으로 연결되고, 상기 제2 전극 배선(ETL2)을 통해 제2 전원(VSS)에 전기적으로 연결될 수 있다. 실시예에 따라, 제2 전극(ET2)과 제2 전극 배선(ETL2)은 일체 또는 비일체로 연결될 수 있다. 제2 전극(ET2)과 제2 전극 배선(ETL2)이 일체로 연결된 경우, 상기 제2 전극(ET2)과 제2 전극 배선(ETL2)을 하나의 전극, 배선, 또는 패턴의 서로 다른 영역들로 간주할 수도 있다.
일 실시예에서, 제1 및 제2 전극 배선들(ETL1, ETL2) 각각은 제1 및 제2 전극들(ET1, ET2)과 교차하는 방향을 따라 연장될 수 있다. 예를 들어, 제1 및 제2 전극 배선들(ETL1, ETL2) 각각은 제1 방향(X축 방향)을 따라 연장되며, 해당 광원 유닛(LSU)의 전극들을 사이에 두고 서로 평행하게 배치될 수 있다.
제1 전극 배선(ETL1)은 제1 전원선(PL1)과 제1 전극(ET1)의 사이에 연결될 수 있다. 이러한 제1 전극 배선(ETL1)은 표시 장치가 구동되는 기간 동안 제1 전원선(PL1)으로부터 공급되는 제1 전원(VDD)(또는, 주사 신호, 데이터 신호 또는 소정의 다른 제어 신호와 같은 제1 구동 신호)을 공급받고, 이를 제1 전극(ET1)으로 전달할 수 있다. 일 실시예에서, 제1 전극 배선(ETL1)은 제1 컨택홀(CH1), 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제1 전원선(PL1)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제1 전극 배선(ETL1)은, 제1 컨택홀(CH1)을 통해 그 하부에 배치된 소정의 회로 소자에 전기적으로 연결되고, 상기 회로 소자를 통해 제1 전원선(PL1)에 연결될 수 있다. 일 예로, 각각의 화소(PXL)는, 제1 전극 배선(ETL1)과 제1 전원(VDD)의 사이에 접속된 화소 회로(PXC)를 더 포함할 수 있다. 실시예에 따라, 화소 회로(PXC)는 각각의 광원 유닛(LSU)의 하부에 배치되어, 제1 컨택홀(CH1)을 통해 상기 광원 유닛(LSU)의 제1 전극 배선(ETL1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 전극 배선(ETL1)은, 제1 컨택홀(CH1) 등을 경유하여 소정의 제1 구동 신호가 공급되는 신호선에 연결될 수도 있다. 또 다른 실시예에서, 제1 전극 배선(ETL1)은, 제1 컨택홀(CH1) 및/또는 회로 소자를 경유하지 않고 제1 전원선(PL1) 또는 소정의 신호선에 직접 연결될 수도 있다. 이 경우, 제1 전극 배선(ETL1)은 상기 제1 전원선(PL1) 또는 소정의 신호선에 일체 또는 비일체로 연결될 수 있다.
일 실시예에서, 화소들(PXL) 각각의 제1 전극(ET1)에 연결된 제1 전극 배선(ETL1)은 먼저 복수의 화소들(PXL)에 공통으로 연결된 형태로 형성되어, 발광 소자들(LD)을 정렬하는 단계에서 소정의 제1 정렬 신호(또는, 제1 정렬 전압)를 공급받을 수 있다.
제2 전극 배선(ETL2)은 제2 전원선(PL2)과 제2 전극(ET2)의 사이에 연결될 수 있다. 이러한 제2 전극 배선(ETL2)은 표시 장치가 구동되는 기간 동안 제2 전원(VSS)(또는, 주사 신호, 데이터 신호 또는 소정의 다른 제어 신호와 같은 제2 구동 신호)을 공급받고, 이를 제2 전극(ET2)으로 전달할 수 있다. 일 실시예에서, 제2 전극 배선(ETL2)은 제2 컨택홀(CH2), 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제2 전극 배선(ETL2)은, 제2 컨택홀(CH2)을 통해 그 하부에 배치된 제2 전원선(PL2)에 연결될 수 있다. 다른 실시예에서, 제2 전극 배선(ETL2)은, 제2 컨택홀(CH2) 및/또는 회로 소자 등을 경유하지 않고 제2 전원선(PL2) 또는 소정의 신호선에 직접 연결될 수도 있다. 이 경우, 제2 전극 배선(ETL2)은 상기 제2 전원선(PL2) 또는 소정의 신호선에 일체 또는 비일체로 연결될 수 있다.
이러한 제2 전극 배선(ETL2)은, 발광 소자들(LD)을 정렬하는 단계에서 소정의 제2 정렬 신호(또는, 제2 정렬 전압)를 공급받을 수 있다. 한편, 표시 장치가 실제로 구동되는 기간 동안, 제2 전극 배선(ETL2)은 제2 전원(VSS) 또는 소정의 제2 구동 신호를 공급받을 수 있다.
예를 들어, 제1 및 제2 전극 배선들(ETL1, ETL2)은 표시 장치를 제조하기 위하여 각 화소(PXL)의 내부에 발광 소자들(LD)을 정렬하는 단계에서 각각의 광원 유닛(LSU)에 인가되는 소정의 정렬 신호를 공급받으며, 상기 정렬 신호에 대응하는 정렬 전류가 흐르는 경로 상에 배치된 정렬 배선들일 수 있다. 또한, 상기 제1 및 제2 전극 배선들(ETL1, ETL2)은, 표시 장치의 구동 단계에서(일 예로, 실 사용 시), 각각의 광원 유닛(LSU)에 인가되는 소정의 구동 전압을 공급받으며, 각 화소(PXL)의 구동 전류가 흐르는 경로 상에 배치된 연결 배선들일 수 있다.
상술한 제1 정렬 신호(또는, 제1 정렬 전압) 및 제2 정렬 신호(또는, 제2 정렬 전압)은 발광 소자들(LD)이 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 가지는 신호들일 수 있다. 제1 정렬 신호(또는, 제1 정렬 전압) 및 제2 정렬 신호(또는, 제2 정렬 전압) 중 적어도 하나는 교류 신호일 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 전극(ET1) 및 제2 전극(ET2) 사이에는 적어도 하나의 발광 소자(LD)가 배치되어, 제1 전극(ET1) 및 제2 전극(ET2)과 전기적으로 연결될 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는, 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있다. 예를 들어, 각각의 발광 소자(LD)는 도 1 내지 도 6에 도시된 바와 같은, 나노 스케일 내지 마이크로 스케일 범위의 크기를 가지는 초소형의 막대형 발광 소자일 수 있다. 다만, 발광 소자들(LD)의 크기, 종류 및 형상 등은 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 각각의 발광 소자(LD)가 성장 방식으로 제조된 코어-쉘 구조의 발광 소자일 수도 있다. 상기 코어-쉘 구조의 발광 소자는, 나노 스케일 내지 마이크로 스케일 범위의 크기를 가지는 초소형 발광 소자일 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 등을 이용해 각각의 화소 영역(일 예로, 인접한 화소들(PXL)의 사이에 배치된 뱅크(“화소 정의막”이라고도 함)에 의해 둘러싸이는 각각의 발광 영역)에 공급될 수 있다. 일 실시예에서, 발광 소자들(LD)은 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각각의 화소 영역에 공급될 수 있다. 예를 들어, 발광 소자들(LD)은 휘발성 용매에 섞여 각 화소(PXL)의 발광 영역에 공급될 수 있다. 이때, 제1 및 제2 전극들(ET1, ET2)에 소정의 정렬 신호(또는, 정렬 전압)를 인가하게 되면, 이웃한 전극들의 사이에 전계가 형성되면서, 활성층(12)의 영구 쌍극자에 의해 상기 전극들의 사이에 발광 소자들(LD)이 정렬된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이 외의 다른 방식으로 제거하여 각 화소(PXL)의 내부에 발광 소자들(LD)을 안정적으로 배치할 수 있다.
화소(PXL)는 광원 유닛(LSU)을 구성하는 전극들 각각의 일 영역과 중첩하는 복수의 뱅크 패턴들(PW)을 더 포함할 수 있다. 뱅크 패턴들(PW)은 각각 제1 방향(X축 방향)을 따라 서로 이격되어 배열될 수 있다. 또한, 뱅크 패턴들(PW)은 각각 제2 방향(Y축 방향)을 따라 연장될 수 있다. 다만, 뱅크 패턴들(PW)의 형상, 배열 방향 및/또는 상호 배치 구조가 이에 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 뱅크 패턴들(PW)은 제1 전극(ET1)과 중첩하는 제1 뱅크 패턴(PW1) 및 제3 뱅크 패턴(PW3)과, 제2 전극(ET2)과 중첩하는 제2 뱅크 패턴(PW2) 및 제4 뱅크 패턴(PW4)을 포함할 수 있다. 상술한 제1 발광 소자(LD1)는 제1 뱅크 패턴(PW1)과 제2 뱅크 패턴(PW2) 사이에 배치되고, 제2 발광 소자(LD2)는 제2 뱅크 패턴(PW2)과 제3 뱅크 패턴(PW3) 사이에 배치되고, 제3 발광 소자(LD3)는 제3 뱅크 패턴(PW3)과 제4 뱅크 패턴(PW4) 사이에 배치될 수 있다.
또한, 화소(PXL)는 광원 유닛(LSU)을 구성하는 전극들 각각의 일 영역과 중첩하는 복수의 컨택 전극들(CE)을 더 포함할 수 있다. 컨택 전극들(CE)은 각각 제1 방향(X축 방향)을 따라 서로 이격되어 배열될 수 있다. 또한, 컨택 전극들(CE)은 각각 제2 방향(Y축 방향)을 따라 연장될 수 있다. 다만, 컨택 전극들(CE)의 형상, 배열 방향 및/또는 상호 배치 구조가 이에 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 컨택 전극들(CE)은 제1 전극(ET1)과 중첩하는 제1 컨택 전극(CE1) 및 제3 컨택 전극(CE3)과, 제2 전극(ET2)과 중첩하는 제2 컨택 전극(CE2) 및 제4 컨택 전극(CE4)을 포함할 수 있다. 제1 컨택 전극(CE1)은 제1 발광 소자(LD1)의 일단과 중첩하고, 제2 컨택 전극(CE2)은 제1 발광 소자(LD1)의 타단 및 제2 발광 소자(LD2)의 일단과 중첩하고, 제3 컨택 전극(CE3)은 제2 발광 소자(LD2)의 타단 및 제3 발광 소자(LD3)의 일단과 중첩하고, 제4 컨택 전극(CE4)은 제3 발광 소자(LD3)의 타단과 중첩할 수 있다.
도 13 및 도 14는 도 12의 A-A' 선을 기준으로 자른 단면도들이다. 도 15는 도 13의 A 영역을 확대한 단면도이다.
도 13 및 도 14는 일 실시예에 따른 화소(PXL)의 단면에 대한 서로 다른 실시예들을 나타낸다.
먼저 도 13을 참조하면, 일 실시예에 따른 화소(PXL) 및 이를 포함한 표시 장치는, 베이스층(BSL)의 일면 상에 순차적으로 배치된 회로 소자층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다.
회로 소자층(PCL)은, 각 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결되는 적어도 하나의 회로 소자를 포함할 수 있다. 예를 들어, 회로 소자층(PCL)은 각각의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들(T) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 또한, 회로 소자층(PCL)은 각각의 화소 회로(PXC) 및/또는 광원 유닛(LSU)에 연결되는 적어도 하나의 전원선 및/또는 신호선 등을 더 포함할 수 있다.
설명의 편의를 위해, 도 13에서는 회로 소자층(PCL)에 배치되는 회로 소자들 및 배선들 중 어느 하나의 트랜지스터(T)만을 대표적으로 도시하기로 한다. 다만, 회로 소자층(PCL)의 평면/단면 구조는 다양하게 변경될 수 있는 것으로서, 각각의 트랜지스터(T)의 위치 및 단면 구조는 실시예에 따라 다양하게 변경될 수 있다.
또한, 회로 소자층(PCL)은 복수의 절연층들을 포함할 수 있다. 예를 들어, 회로 소자층(PCL)은 베이스층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및/또는 패시베이션층(PSV)을 포함할 수 있다. 또한, 실시예에 따라서는, 회로 소자층(PCL)이 적어도 일부의 트랜지스터(T)의 하부에 배치되는 적어도 하나의 차광 패턴(미도시) 등을 더 포함할 수도 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 이러한 버퍼층(BFL) 상에는 트랜지스터들(T) 및 스토리지 커패시터(Cst) 등과 같은 각종 회로 소자와, 상기 회로 소자에 연결되는 각종 배선들이 배치될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있고, 이 경우 적어도 하나의 회로 소자 및/또는 배선이 베이스층(BSL)의 일면 상에 직접 배치될 수도 있다.
각각의 트랜지스터(T)는, 반도체층(SCL)(“반도체 패턴” 또는 “활성층”이라고도 함), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함한다. 한편, 실시예에 따라 도 13에서는 각각의 트랜지스터(T)가, 반도체층(SCL)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 적어도 하나의 트랜지스터(T)에 구비되는 제1 및/또는 제2 트랜지스터 전극들(TE1, TE2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 베이스층(BSL)과 게이트 절연층(GI)의 사이에 배치될 수 있다. 반도체층(SCL)은 각각의 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역과, 각각의 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아모포스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
일 실시예에서, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(T)의 반도체층(SCL)은 실질적으로 동일 또는 유사한 물질로 이루어질 수 있다. 예를 들어, 상기 트랜지스터들(T)의 반도체층(SCL)은, 폴리 실리콘, 아모포스 실리콘 및 산화물 반도체 중 동일한 어느 하나의 물질로 이루어질 수 있다. 다른 실시예에서, 상기 트랜지스터들(T) 중 일부와 나머지 일부는 서로 다른 물질로 이루어진 반도체층(SCL)을 포함할 수도 있다. 예를 들어, 상기 트랜지스터들(T) 중 일부의 반도체층(SCL)은 폴리 실리콘 또는 아모포스 실리콘으로 이루어지고, 상기 트랜지스터들(T) 중 다른 일부의 반도체층(SCL)은 산화물 반도체로 이루어질 수 있다.
게이트 절연층(GI)은 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체층(SCL)과 게이트 전극(GE)의 사이에 배치될 수 있다. 이러한 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 배치될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 반도체층(SCL)과 중첩되도록 배치될 수 있다. 한편, 도 13에서는 탑-게이트 구조의 트랜지스터(T)를 도시하였으나, 다른 실시예에서, 트랜지스터(T)는 바텀-게이트 구조를 가질 수도 있다. 이 경우, 게이트 전극(GE)은, 반도체층(SCL)의 하부에 상기 반도체층(SCL)과 중첩되도록 배치될 수도 있다.
층간 절연층(ILD)은 게이트 전극(GE) 상에 배치될 수 있다. 일 예로, 층간 절연층(ILD)은 게이트 전극(GE)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다. 이러한 층간 절연층(ILD)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)은, 적어도 한 층의 층간 절연층(ILD)을 사이에 개재하고, 각각의 반도체층(SCL) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 사이에 개재하고, 반도체층(SCL)의 서로 다른 단부들 상에 배치될 수 있다. 이러한 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 각각의 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 각각의 컨택홀을 통해 반도체층(SCL)의 제1 및 제2 영역들에 연결될 수 있다. 실시예에 따라, 상기 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
트랜지스터들(T)을 비롯한 회로 소자들 및/또는 배선들의 상부에는 패시베이션층(PSV)이 배치될 수 있다. 패시베이션층(PSV)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 일 예로, 패시베이션층(PSV)은 적어도 하나의 유기 절연층을 포함하며 회로 소자층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 상기 패시베이션층(PSV)의 상부에는 표시 소자층(DPL)이 배치될 수 있다.
회로 소자층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다.
표시 소자층(DPL)은 화소들(PXL) 각각의 광원 유닛(LSU)을 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은, 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 복수의 전극들과, 상기 전극들의 사이에 배열된 복수의 발광 소자들(LD)을 포함할 수 있다. 일 예로, 표시 소자층(DPL)은, 각 화소(PXL)의 제1 및 제2 전극들(ET1, ET2), 각각 상기 제1 및 제2 전극들(ET1, ET2)에 연결되는 제1 및 제2 전극 배선들(ETL1, ETL2), 및 제1 및 제2 전극들(ET1, ET2) 사이에 배치되어 제1 및 제2 전극들(ET1, ET2)과 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
또한, 표시 소자층(DPL)은, 상기 전극들 각각의 일 영역을 제3 방향(Z축 방향)으로 돌출시키기 위한 복수의 뱅크 패턴들(PW)과, 상기 전극들의 사이에 발광 소자들(LD)을 보다 안정적으로 연결하기 위한 복수의 컨택 전극들(CE)을 더 포함할 수 있다. 또한, 표시 소자층(DPL)은 이외에도 적어도 하나의 도전층 및/또는 절연층 등을 더 포함할 수 있다.
뱅크 패턴들(PW)은 각 화소(PXL)의 발광 영역에 서로 이격되어 배치될 수 있다. 이러한 뱅크 패턴들(PW)은 회로 소자층(PCL)이 형성된 베이스층(BSL)의 일면 상에서 제3 방향(Z축 방향)으로 돌출될 수 있다. 실시예에 따라, 뱅크 패턴들(PW)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 각각의 뱅크 패턴(PW)은, 각각의 전극(일 예로, 제1 및 제2 전극들(ET1, ET2) 중 어느 하나)과 회로 소자층(PCL)의 사이에 배치될 수 있다. 또한, 각각의 뱅크 패턴(PW)은, 인접한 적어도 하나의 발광 소자(LD)의 일단 또는 타단과 마주하도록 상기 적어도 하나의 발광 소자(LD)의 주변에 배치될 수 있다.
실시예에 따라, 뱅크 패턴들(PW)은 다양한 형상을 가질 수 있다. 일 실시예에서, 뱅크 패턴들(PW)은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수 있다. 이 경우, 각각의 뱅크 패턴(PW)은 적어도 일 측면에서 곡면을 가질 수 있다. 또한, 뱅크 패턴들(PW)의 상부에 배치되는 각각의 전극 및/또는 절연층은 상기 뱅크 패턴들(PW)에 대응하는 형상을 가질 수 있다. 일 예로, 뱅크 패턴들(PW)의 상부에 배치되는 각각의 전극 및/또는 절연층은 상기 뱅크 패턴들(PW)에 대응하는 영역에서 경사면 또는 곡면을 가질 수 있다. 다만, 본 발명에서 뱅크 패턴들(PW)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
뱅크 패턴들(PW)은 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 뱅크 패턴들(PW)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 뱅크 패턴들(PW)은 현재 공지된 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토 레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 실시예에서, 뱅크 패턴들(PW)의 구성 물질은 다양하게 변경될 수 있다.
일 실시예에서, 뱅크 패턴들(PW)은 반사 부재로 기능할 수 있다. 일 예로, 뱅크 패턴들(PW)은 그 상부에 제공된 제1 및 제2 전극들(ET1, ET2)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
뱅크 패턴들(PW)의 상부에는 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2)이 배치될 수 있다. 실시예에 따라, 상기 전극들은 각각의 뱅크 패턴(PW)에 대응하는 형상을 가질 수 있다. 예를 들어, 각각의 전극은, 각각의 뱅크 패턴(PW)에 대응하는 경사면 또는 곡면을 가지면서, 제3 방향(Z축 방향)으로 돌출될 수 있다.
제1 및 제2 전극들(ET1, ET2)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ET1, ET2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), SnO2(Tin Oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 및 제2 전극들(ET1, ET2)은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ET1, ET2)은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ET1, ET2)은 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
제1 및 제2 전극들(ET1, ET2)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 전극들(ET1, ET2)의 일 영역을 커버하도록 형성되며, 상기 제1 및 제2 전극들(ET1, ET2)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다. 일 예로, 제1 절연층(INS1)은, 각각의 뱅크 패턴(PW) 상에서 제1 및 제2 전극들(ET1, ET2)의 일 영역을 노출할 수 있다. 한편, 실시예에 따라 제1 절연층(INS1)은 생략될 수도 있다.
일 실시예에서, 제1 절연층(INS1)은, 일차적으로 제1 및 제2 전극들(ET1, ET2)을 전면적으로 커버하도록 형성될 수 있다. 이러한 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 상기 제1 절연층(INS1)은 각 뱅크 패턴(PW) 상부의 일 영역에서 제1 및 제2 전극들(ET1, ET2)을 노출하도록 부분적으로 개구될 수 있다. 또는, 다른 실시예에서, 제1 절연층(INS1)은, 발광 소자들(LD)의 공급 및 정렬이 완료된 이후, 상기 발광 소자들(LD)의 하부에만 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다. 즉, 제1 절연층(INS1)은, 제1 및 제2 전극들(ET1, ET2)과 발광 소자들(LD)의 사이에 개재되되, 상기 전극들 각각의 적어도 일 영역을 노출할 수 있다. 이러한 제1 절연층(INS1)은 상기 전극들이 형성된 이후 상기 전극들을 커버하도록 형성되어, 후속 공정에서 상기 전극들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)은 각각의 발광 소자(LD)를 안정적으로 지지할 수 있다.
제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다.
제1 절연층(INS1)이 형성된 각각의 화소 영역, 특히, 각 화소(PXL)의 발광 영역에는 복수의 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식 등을 통해 각 화소(PXL)의 발광 영역에 다수의 발광 소자들(LD)이 공급되고, 상기 발광 소자들(LD)은 정렬 신호(또는, 정렬 전압)에 의해 방향성을 가지고 정렬될 수 있다.
발광 소자들(LD)의 정렬에 대한 상세한 설명을 위해 도 15가 참조된다. 이하에서는 설명의 편의를 위해 제1 발광 소자(LD1)를 중심으로 발광 소자들(LD)의 편향 정렬 및 중앙 정렬을 설명한다.
도 15를 참조하면, 정렬 신호(또는, 정렬 전압)는 활성층(12)의 영구 쌍극자를 이용하여 제1 발광 소자(LD1)를 정렬할 수 있다. 이 경우, 활성층(12)은 제1 전극(ET1)의 일단과 제2 전극(ET2)의 일단의 중앙에 배치될 수 있다. 즉, 활성층(12)과 제1 전극(ET1)의 일단 간의 제1 방향(X축 방향)의 간격(E112)은 활성층(12)과 제2 전극(ET2)의 일단 간의 제1 방향(X축 방향)의 간격(E212)과 실질적으로 동일할 수 있다.
제1 발광 소자(LD1)는 상기 정렬 신호(또는, 정렬 전압)에 의해 제1 전극(ET1) 및 제2 전극(ET2) 사이에서 방향성을 가지고 정렬될 수 있다.
실시예에 따라, 제1 발광 소자(LD1)는 제1 반도체층(11)이 제2 전극(ET2)에 인접하고, 제2 반도체층(13)이 제1 전극(ET1)에 인접하도록 제1 방향(X축 방향)을 따라 정렬될 수 있다. 즉, 제1 발광 소자(LD1)는 제1 반도체층(11)의 일단이 제2 전극(ET2)과 중첩하고, 제2 반도체층(13)의 일단이 제1 전극(ET1)과 중첩하도록 제1 방향(X축 방향)을 따라 정렬될 수 있다. 이와 같이, 발광 소자들(LD)을 편향 정렬하는 경우, 발광 소자들(LD)이 랜덤하게 배치되는 경우 대비 재료 효율을 향상시킬 수 있다.
한편, 발광 소자들(LD)을 편향 정렬하는 경우, 상술한 바와 같이 제1 반도체층(11)과 제2 반도체층(13)의 두께 차이(제1 방향(X축 방향))으로의 길이 차이)에 기인하는 활성층(12)의 편심으로 인해 발광 소자들(LD)의 중앙 정렬이 원활하게 이루어지지 않을 수 있다.
이에, 일 실시예에 따른 표시 장치는 활성층(12)의 편심을 고려하여 제1 전극(ET1) 및 제2 전극(ET2)을 비대칭으로 설계함으로써, 별도의 중앙 정렬 신호 없이도 발광 소자들(LD)을 중앙 정렬할 수 있다.
즉, 제1 발광 소자(LD1)의 일단(11E)(N형 단부)과 제2 전극(ET2)의 일단 간의 제1 방향(X축 방향)의 간격(E211)이 제1 발광 소자(LD1)의 타단(13E)(P형 단부)과 제1 전극(ET1)의 일단 간의 제1 방향(X축 방향)의 간격(E113)보다 크도록 설계할 수 있다. 이에 따라, 활성층(12)이 제1 발광 소자(LD1) 내에서 편심된 만큼 제1 반도체층(11)이 정렬될 공간을 확보할 수 있다.
실시예에 따라, 제1 발광 소자(LD1)가 제2 전극(ET2)과 중첩하는 면적은 제1 발광 소자(LD1)가 제1 전극(ET1)과 중첩하는 면적보다 클 수 있다. 또한, 제1 반도체층(11)이 제2 전극(ET2)과 중첩하는 면적은 제2 반도체층(13)이 제1 전극(ET1)과 중첩하는 면적보다 클 수 있다. 또한, 제2 전극(ET2)의 일단과 제2 뱅크 패턴(PW2)의 일단 간의 제1 방향(X축 방향)의 간격(P2E2)은 제1 전극(ET1)의 일단과 제1 뱅크 패턴(PW1)의 일단 간의 제1 방향(X축 방향)의 간격(P1E1)보다 클 수 있다. 즉, 제2 전극(ET2)은 제2 뱅크 패턴(PW2)의 일단으로부터 상대적으로 더 연장되어 제1 반도체층(11)이 정렬될 공간을 확보할 수 있다.
상술한 실시예에 의하면, 제1 반도체층(11)과 제2 반도체층(13)의 두께 차이(제1 방향(X축 방향)으로의 길이 차이)로 인해 활성층(12)이 발광 소자(LD)의 중심에 배치되지 않더라도, 단일 정렬 신호(또는, 정렬 전압)를 이용하여 발광 소자(LD)를 뱅크 패턴들(PW) 사이에서 중앙 정렬할 수 있다. 즉, 별도의 중앙 정렬 신호를 생략할 수 있으므로, 정렬 신호(또는, 정렬 전압)를 단순화할 수 있다.
아울러, 발광 소자(LD)가 뱅크 패턴들(PW) 사이에서 중앙 정렬됨에 따라, 발광 소자(LD)의 일단(11E) 및 타단(13E)과 뱅크 패턴들(PW) 간의 충분한 공간을 확보할 수 있다. 즉, 발광 소자(LD)의 일단(11E) 및 타단(13E)과 컨택 전극(CE) 간의 컨택 면적을 안정적으로 확보할 수 있다.
발광 소자(LD)들이 뱅크 패턴들(PW) 사이에서 중앙 정렬됨에 따라, 제1 발광 소자(LD1)의 일단(11E)과 제2 뱅크 패턴(PW2)의 일단 간의 제1 방향(X축 방향)의 간격(P211)은 제1 발광 소자(LD1)의 타단(13E)과 제1 뱅크 패턴(PW1)의 일단 간의 제1 방향(X축 방향)의 간격(P113)과 실질적으로 동일할 수 있다. 또한, 활성층(12)과 제1 뱅크 패턴(PW1)의 일단 간의 제1 방향(X축 방향)의 간격(P112)은 활성층(12)과 제2 뱅크 패턴(PW2)의 일단 간의 제1 방향(X축 방향)의 간격(P212)과 상이할 수 있다. 예를 들어, 활성층(12)과 제2 뱅크 패턴(PW2)의 일단 간의 제1 방향(X축 방향)의 간격(P212)은 활성층(12)과 제1 뱅크 패턴(PW1)의 일단 간의 제1 방향(X축 방향)의 간격(P112)보다 클 수 있다.
다시 도 13을 참조하면, 발광 소자들(LD)의 일 영역 상에는, 절연 패턴(INP)이 배치될 수 있다. 예를 들어, 절연 패턴(INP)은, 발광 소자들(LD) 각각의 일단 및 타단을 노출하면서, 상기 발광 소자들(LD) 각각의 중앙 영역을 포함한 일 영역 상부에만 부분적으로 배치될 수 있다. 이러한 절연 패턴(INP)은 각 화소(PXL)의 발광 영역 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 절연 패턴(INP)은 실시예에 따라서 생략될 수도 있다.
절연 패턴(INP)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다.
발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 절연 패턴(INP)을 형성하게 되면, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 상기 이격 공간은 절연 패턴(INP)을 형성하는 과정에서 유입된 절연 물질로 채워질 수 있다. 이에 따라, 발광 소자들(LD)을 보다 안정적으로 지지할 수 있다.
절연 패턴(INP)에 의해 커버되지 않은 발광 소자들(LD)의 일단 및 타단은 컨택 전극(CE)에 의해 커버될 수 있다. 예를 들어, 이웃한 컨택 전극들(CE) 각각의 일단은, 절연 패턴(INP)을 사이에 개재하고, 적어도 하나의 인접한 발광 소자(LD)의 일단 및 타단 상에 이격되어 배치될 수 있다.
일 실시예에서, 컨택 전극들(CE)은 도 13에 도시된 바와 같이 베이스층(BSL)의 일면 상에서 동일한 층에 동시에 형성될 수 있다. 이에 따라, 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정을 간소화할 수 있다.
다른 실시예에서, 컨택 전극들(CE)은 복수의 그룹으로 나뉘어 각 그룹 별로 베이스층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 예를 들어, 도 14에 도시된 바와 같이 이웃한 한 쌍의 컨택 전극들(CE)은 베이스층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 이 경우, 상기 한 쌍의 컨택 전극들(CE)의 사이에는 제3 절연층(INS3)이 추가적으로 배치될 수 있다. 즉, 컨택 전극들(CE)의 위치 및 상호 배치 관계는 다양하게 변경될 수 있다.
또한, 컨택 전극들(CE)은 제1 및 제2 전극들(ET1, ET2)의 노출 영역을 커버하도록 상기 제1 및 제2 전극들(ET1, ET2)의 상부에 배치될 수 있다. 예를 들어, 컨택 전극들(CE)은, 제1 및 제2 전극들(ET1, ET2)과 접촉되도록 상기 제1 및 제2 전극들(ET1, ET2)의 적어도 일 영역 상에 배치될 수 있다. 이에 따라, 컨택 전극들(CE)이 각각의 상부에 배치된 제1 및 제2 전극들(ET1, ET2)에 전기적으로 연결되고, 상기 컨택 전극들(CE)을 통해 제1 및 제2 전극들(ET1, ET2) 사이에 배치된 적어도 하나의 발광 소자(LD)의 일단 및 타단에 전기적으로 연결될 수 있다.
실시예에 따라, 컨택 전극들(CE)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 컨택 전극들(CE)은 ITO, IZO 및 ITZO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)의 일단 및 타단으로부터 방출되는 빛이 컨택 전극들(CE)을 투과하여 표시 장치의 외부로 방출될 수 있게 된다.
컨택 전극들(CE) 상에는 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은, 뱅크 패턴들(PW), 제1 및 제2 전극들(ET1, ET2), 발광 소자들(LD), 절연 패턴(INP), 및 컨택 전극들(CE)을 커버하도록, 뱅크 패턴들(PW), 제1 및 제2 전극들(ET1, ET2), 발광 소자들(LD), 절연 패턴(INP), 및 컨택 전극들(CE)이 형성된 베이스층(BSL)의 표시 영역(DA) 상에 전면적으로 형성 및/또는 배치될 수 있다. 이러한 제2 절연층(INS2)은, 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다.
일 실시예에서, 제2 절연층(INS2)은 다층 구조의 박막 봉지층을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라서는, 제2 절연층(INS2)의 상부에 적어도 한 층의 오버 코트층(OC)이 더 배치될 수도 있다.
실시예에 따라, 제2 절연층(INS2) 및 오버 코트층(OC) 각각은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제2 절연층(INS2) 및 오버 코트층(OC) 각각은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
상술한 실시예에 의하면, 제1 전극(ET1) 및 제2 전극(ET2)을 비대칭으로 설계함으로써 단일 정렬 신호(또는, 정렬 전압)를 이용하여 발광 소자들(LD)을 중앙 정렬할 수 있다. 즉, 별도의 중앙 정렬 신호를 생략할 수 있으므로, 정렬 신호(또는, 정렬 전압)를 단순화할 수 있으며, 중앙 정렬을 통해 발광 소자(LD)와 컨택 전극(CE) 간의 컨택 면적을 안정적으로 확보할 수 있다.
도 16은 다른 실시예에 따른 화소를 나타내는 평면도이다. 도 17 및 도 18은 도 16의 B-B' 선을 기준으로 자른 단면도들이다.
도 16 내지 도 18의 실시예에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
본 실시예에 따른 화소(PXL)는 복수의 뱅크 패턴들이 생략된다는 점에서 도 1 내지 도 15의 실시예와 상이하다.
구체적으로, 제1 전극(ET1) 및 제2 전극(ET2)은 회로 소자층(PCL)의 최상면(예컨대, 패시베이션층(PSV))의 일면 상에 직접 배치될 수 있다. 제1 전극(ET1) 및 제2 전극(ET2)은 회로 소자층(PCL)의 최상면(예컨대, 패시베이션층(PSV))의 일면의 형상을 따라 평탄하게 배치될 수 있다.
제1 전극(ET1) 및 제2 전극(ET2) 상에는 발광 소자들(LD)이 배치되고, 발광 소자들(LD)의 일단 및 타단은 컨택 전극(CE)에 의해 커버될 수 있다. 예를 들어, 이웃한 컨택 전극들(CE) 각각의 일단은, 절연 패턴(INP)을 사이에 개재하고, 적어도 하나의 인접한 발광 소자(LD)의 일단 및 타단 상에 이격되어 배치될 수 있다.
일 실시예에서, 컨택 전극들(CE)은 도 17에 도시된 바와 같이 베이스층(BSL)의 일면 상에서 동일한 층에 동시에 형성될 수 있다. 이에 따라, 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정을 간소화할 수 있다.
다른 실시예에서, 컨택 전극들(CE)은 복수의 그룹으로 나뉘어 각 그룹 별로 베이스층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 예를 들어, 도 14에 도시된 바와 같이 이웃한 한 쌍의 컨택 전극들(CE)은 베이스층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 이 경우, 상기 한 쌍의 컨택 전극들(CE)의 사이에는 제3 절연층(INS3)이 추가적으로 배치될 수 있다. 즉, 컨택 전극들(CE)의 위치 및 상호 배치 관계는 다양하게 변경될 수 있다.
또한, 컨택 전극들(CE)은 제1 절연층(INS1)에 의해 노출된 제1 전극(ET1) 및 제2 전극(ET2)의 일면을 커버할 수 있다. 이에 따라, 발광 소자들(LD)의 일단은 제1 컨택 전극(CE1)에 의해 제1 전극(ET1)과 전기적으로 연결되고, 발광 소자들(LD)의 타단은 제2 컨택 전극(CE2)에 의해 제2 전극(ET2)과 전기적으로 연결될 수 있다.
본 실시예에 의하면, 화소(PXL) 내의 복수의 뱅크 패턴이 생략될 수 있으므로, 화소(PXL) 내의 소자 밀도가 향상될 수 있다.
이외 구성은 도 1 내지 도 15를 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
도 19는 또 다른 실시예에 따른 화소를 나타내는 평면도이다. 도 20 및 도 21은 도 19의 C-C' 선을 기준으로 자른 단면도들이다.
도 19 내지 도 21의 실시예에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
본 실시예에 따른 화소(PXL)는 제1 및 제2 전극들(ET1, ET2)의 사이에 배치된 적어도 하나의 중간 전극(IET)을 더 포함하고, 발광 소자들(LD)이 직렬 연결된다는 점에서 도 1 내지 도 15의 실시예와 상이하다.
구체적으로, 도 19를 참조하면, 화소(PXL)는 서로 이격된 제1 전극(ET1) 및 제2 전극(ET2)과, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 배치된 적어도 하나의 중간 전극(IET)과, 상기 제1 및 제2 전극들(ET1, ET2) 및 상기 적어도 하나의 중간 전극(IET) 중 이웃한 한 쌍의 전극들의 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 전극(ET1), 적어도 하나의 중간 전극(IET) 및 제2 전극(ET2)은, 각각의 발광 소자(LD)를 경유하여 순차적으로 직렬 연결되어, 각 직렬 단의 전극들을 구성할 수 있다.
제1 전극(ET1), 제1 중간 전극(IET1), 제2 중간 전극(IET2) 및 제2 전극(ET2)은 제1 방향(X축 방향)을 따라 서로 이격되어 순차적으로 나열될 수 있다. 서로 이웃한 제1 전극(ET1)과 제1 중간 전극(IET1)은 쌍을 이뤄 제1 직렬 단의 전극들을 구성할 수 있다. 유사하게, 서로 이웃한 제1 중간 전극(IET1)과 제2 중간 전극(IET2)은 쌍을 이뤄 제2 직렬 단의 전극들을 구성하고, 서로 이웃한 제2 중간 전극(IET2)과 제2 전극(ET2)은 쌍을 이뤄 제3 직렬 단의 전극들을 구성할 수 있다.
제1 전극(ET1), 제1 중간 전극(IET1), 제2 중간 전극(IET2) 및 제2 전극(ET2) 각각은, 제2 방향(Y축 방향)을 따라 연장될 수 있다. 일 예로, 제1 전극(ET1), 제1 중간 전극(IET1), 제2 중간 전극(IET2) 및 제2 전극(ET2)은 각각이 제2 방향(Y축 방향)을 따라 연장되는 바 형상을 가지면서, 서로 나란히 배치될 수 있다. 다만, 광원 유닛(LSU)을 구성하는 전극들의 형상, 배열 방향 및/또는 상호 배치 구조가 이에 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 예를 들어, 광원 유닛(LSU)의 각 직렬 단을 구성하는 한 쌍의 전극들이 이중 나선형 구조 등으로 서로 이격되어 배치될 수도 있다. 또한, 제1 전극(ET1), 제1 중간 전극(IET1), 제2 중간 전극(IET2) 및 제2 전극(ET2) 중 적어도 하나는, 일 영역에서 꺾이거나 구부러진 구조를 가질 수도 있다.
실시예에 따라, 제1 전극(ET1)은 제1 전극 배선(ETL1)에 전기적으로 연결되고, 상기 제1 전극 배선(ETL1)을 통해 화소 회로(PXC) 및/또는 제1 전원(VDD)에 전기적으로 연결될 수 있다. 제2 전극(ET2)은 제2 전극 배선(ETL2)에 전기적으로 연결되고, 상기 제2 전극 배선(ETL2)을 통해 제2 전원(VSS)에 전기적으로 연결될 수 있다.
일 실시예에서, 제1 및 제2 전극 배선들(ETL1, ETL2) 각각은 제 및 제2 전극들(ET1, ET2)과 교차하는 방향을 따라 연장될 수 있다. 예를 들어, 제1 및 제2 전극 배선들(ETL1, ETL2) 각각은 제1 방향(X축 방향)을 따라 연장되며, 해당 광원 유닛(LSU)의 전극들을 사이에 두고 서로 평행하게 배치될 수 있다.
제1 전극 배선(ETL1)은 제1 전원선(PL1)과 제1 전극(ET1)의 사이에 연결될 수 있다. 이러한 제1 전극 배선(ETL1)은 표시 장치가 구동되는 기간 동안 제1 전원선(PL1)으로부터 공급되는 제1 전원(VDD)(또는, 주사 신호, 데이터 신호 또는 소정의 다른 제어 신호와 같은 제1 구동 신호)을 공급받고, 이를 제1 전극(ET1)으로 전달할 수 있다. 일 실시예에서, 제1 전극 배선(ETL1)은 제1 컨택홀(CH1), 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제1 전원선(PL1)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제1 전극 배선(ETL1)은, 제1 컨택홀(CH1)을 통해 그 하부에 배치된 소정의 회로 소자에 전기적으로 연결되고, 상기 회로 소자를 통해 제1 전원선(PL1)에 연결될 수 있다. 일 예로, 각각의 화소(PXL)는, 제1 전극 배선(ETL1)과 제1 전원(VDD)의 사이에 접속된 화소 회로(PXC)를 더 포함할 수 있다. 실시예에 따라, 화소 회로(PXC)는 각각의 광원 유닛(LSU)의 하부에 배치되어, 제1 컨택홀(CH1)을 통해 상기 광원 유닛(LSU)의 제1 전극 배선(ETL1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 전극 배선(ETL1)은, 제1 컨택홀(CH1) 등을 경유하여 소정의 제1 구동 신호가 공급되는 신호선에 연결될 수도 있다. 또 다른 실시예에서, 제1 전극 배선(ETL1)은, 제1 컨택홀(CH1) 및/또는 회로 소자를 경유하지 않고 제1 전원선(PL1) 또는 소정의 신호선에 직접 연결될 수도 있다. 이 경우, 제1 전극 배선(ETL1)은 상기 제1 전원선(PL1) 또는 소정의 신호선에 일체 또는 비일체로 연결될 수 있다.
일 실시예에서, 화소들(PXL) 각각의 제1 전극(ET1)에 연결된 제1 전극 배선(ETL1)은 먼저 복수의 화소들(PXL)에 공통으로 연결된 형태로 형성되어, 발광 소자들(LD)을 정렬하는 단계에서 소정의 제1 정렬 신호(또는, 제1 정렬 전압)를 공급받을 수 있다. 이후, 화소들(PXL)의 사이에서 제1 전극 배선(ETL1)을 단선시킴으로써, 화소들(PXL)을 개별 구동이 가능한 형태로 제조할 수 있다. 예를 들어, 서로 인접한 화소들(PXL)의 사이에서 상기 화소들(PXL)의 제1 전극 배선들(ETL1)은 서로 분리될 수 있다.
제2 전극 배선(ETL2)은 제2 전원선(PL2)과 제2 전극(ET2)의 사이에 연결될 수 있다. 이러한 제2 전극 배선(ETL2)은 표시 장치가 구동되는 기간 동안 제2 전원(VSS)(또는, 주사 신호, 데이터 신호 또는 소정의 다른 제어 신호와 같은 제2 구동 신호)을 공급받고, 이를 제2 전극(ET2)으로 전달할 수 있다. 일 실시예에서, 제2 전극 배선(ETL2)은 제2 컨택홀(CH2), 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제2 전극 배선(ETL2)은, 제2 컨택홀(CH2)을 통해 그 하부에 배치된 제2 전원선(PL2)에 연결될 수 있다. 다른 실시예에서, 제2 전극 배선(ETL2)은, 제2 컨택홀(CH2) 및/또는 회로 소자 등을 경유하지 않고 제2 전원선(PL2) 또는 소정의 신호선에 직접 연결될 수도 있다. 이 경우, 제2 전극 배선(ETL2)은 상기 제2 전원선(PL2) 또는 소정의 신호선에 일체 또는 비일체로 연결될 수 있다.
이러한 제2 전극 배선(ETL2)은, 발광 소자들(LD)을 정렬하는 단계에서 소정의 제2 정렬 신호(또는, 제2 정렬 전압)를 공급받을 수 있다. 한편, 표시 장치가 실제로 구동되는 기간 동안, 제2 전극 배선(ETL2)은 제2 전원(VSS) 또는 소정의 제2 구동 신호를 공급받을 수 있다.
예를 들어, 제1 및 제2 전극 배선들(ETL1, ETL2)은 표시 장치를 제조하기 위하여 각 화소(PXL)의 내부에 발광 소자들(LD)을 정렬하는 단계에서 각각의 광원 유닛(LSU)에 인가되는 소정의 정렬 신호를 공급받으며, 상기 정렬 신호에 대응하는 정렬 전류가 흐르는 경로 상에 배치된 정렬 배선들일 수 있다. 또한, 상기 제1 및 제2 전극 배선들(ETL1, ETL2)은, 표시 장치의 구동 단계에서(일 예로, 실 사용 시), 각각의 광원 유닛(LSU)에 인가되는 소정의 구동 전압을 공급받으며, 각 화소(PXL)의 구동 전류가 흐르는 경로 상에 배치된 연결 배선들일 수 있다.
실시예에 따라, 각각의 중간 전극(IET), 일 예로 제1 및 제2 중간 전극들(IET1, IET2)은, 먼저 제1 또는 제2 전극 배선(ETL1, ETL2)에 연결된 형태로 형성되어, 발광 소자들(LD)을 정렬하는 단계에서 소정의 제1 또는 제2 정렬 신호를 공급받을 수 있다. 그리고, 발광 소자들(LD)의 정렬이 완료된 이후, 각각의 중간 전극(IET)을 제1 또는 제2 전극 배선(ETL1, ETL2)으로부터 분리함으로써, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 직렬로 연결할 수 있다.
이웃한 한 쌍의 전극들의 사이에는 각각 적어도 하나의 발광 소자(LD)가 순방향으로 연결될 수 있다. 예를 들어, 제1 전극(ET1)과 제1 중간 전극(IET1)의 사이에는 적어도 하나의 제1 발광 소자(LD1)가 순방향으로 연결되고, 제1 중간 전극(IET1)과 제2 중간 전극(IET2)의 사이에는 적어도 하나의 제2 발광 소자(LD2)가 순방향으로 연결되고, 제2 중간 전극(IET2)과 제2 전극(ET2) 사이에는 적어도 하나의 제3 발광 소자(LD3)가 순방향으로 연결될 수 있다.
화소(PXL)는, 광원 유닛(LSU)을 구성하는 전극들 각각의 일 영역 하부에 배치되는 복수의 뱅크 패턴들(PW), 및/또는 상기 전극들 각각의 상부에 배치되는 복수의 컨택 전극들(CE)을 더 포함할 수 있다. 예를 들어, 화소(PXL)는, 제1 전극(ET1), 제1 중간 전극(IET1), 제2 중간 전극(IET2) 및 제2 전극(ET2)의 하부에 각각 배치되는 제1 내지 제4 뱅크 패턴(PW1, PW2, PW3, PW4)을 포함할 수 있다. 또한, 화소(PXL)는, 제1 전극(ET1), 제1 중간 전극(IET1), 제2 중간 전극(IET2) 및 제2 전극(ET2)의 상부에 각각 배치되는 제1 내지 제4 컨택 전극(CE1, CE2, CE3, CE4)을 포함할 수 있다.
이하에서는 설명의 편의를 위해 회로 소자층(PCL)의 상세한 구조는 생략하였으며, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 중심으로 화소(PXL)의 단면 구조를 설명한다.
도 20을 참조하면, 제1 발광 소자(LD1)는 제1 전극(ET1)과 제1 중간 전극(IET1) 사이에 배치되고, 제2 발광 소자(LD2)는 제1 중간 전극(IET1)과 제2 중간 전극(IET2) 사이에 배치될 수 있다.
제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 활성층(12)의 영구 쌍극자를 이용한 정렬 신호(또는, 정렬 전압)에 의해 전극들 사이에서 정렬될 수 있다.
이 경우, 제1 발광 소자(LD1)의 활성층(12)과 제1 중간 전극(IET1)의 일단 간의 제1 방향(X축 방향)의 간격(E121)은 제2 발광 소자(LD2)의 활성층(12)과 제1 중간 전극(IET1)의 타단 간의 제1 방향(X축 방향)의 간격(E122)과 실질적으로 동일할 수 있다.
제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 정렬 신호(또는, 정렬 전압)에 의해 전극들 사이에서 방향성을 가지고 정렬될 수 있다. 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)가 배열되는 방향은 서로 동일할 수 있으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 각각 제1 반도체층(11)이 제1 방향(X축 방향)을 향하고, 제2 반도체층(13)이 제1 방향(X축 방향)의 반대 방향을 향하도록 정렬될 수 있다. 즉, 제1 발광 소자(LD1)는 제1 반도체층(11)이 제1 중간 전극(IET1)에 인접하고, 제2 반도체층(13)이 제1 전극(ET1)에 인접하도록 제1 방향(X축 방향)을 따라 정렬될 수 있다. 제2 발광 소자(LD2)는 제1 반도체층(11)이 제2 중간 전극(IET2)에 인접하고, 제2 반도체층(13)이 제1 중간 전극(IET1)에 인접하도록 제1 방향(X축 방향)을 따라 정렬될 수 있다.
실시예에 따라, 제1 중간 전극(IET1)은 제1 발광 소자(LD1)의 제1 반도체층(11)과 중첩하고, 제2 발광 소자(LD2)의 제2 반도체층(13)과 중첩할 수 있다. 이와 같이, 발광 소자들(LD)을 편향 정렬하는 경우, 발광 소자들(LD)이 랜덤하게 배치되는 경우 대비 재료 효율을 향상시킬 수 있음은 앞서 설명한 바와 같다.
한편, 발광 소자들(LD)을 편향 정렬하는 경우, 상술한 바와 같이 제1 반도체층(11)과 제2 반도체층(13)의 두께 차이(제1 방향(X축 방향)으로의 길이 차이)에 기인하는 활성층(12)의 편심으로 인해 발광 소자들(LD)의 중앙 정렬이 원활하게 이루어지지 않을 수 있다.
이에, 본 실시예에 따른 표시 장치는 활성층(12)의 편심을 고려하여 제1 중간 전극(IET1)을 비대칭으로 설계함으로써 별도의 중앙 정렬 신호 없이도 발광 소자들(LD)을 중앙 정렬할 수 있다.
즉, 제1 중간 전극(IET1)과 제1 발광 소자(LD1)의 제1 반도체층(11)이 중첩하는 면적은 제1 중간 전극(IET1)과 제2 발광 소자(LD2)의 제2 반도체층(13)이 중첩하는 면적보다 크도록 설계할 수 있다. 이에 따라, 활성층(12)이 발광 소자들(LD1, LD2) 내에서 편심된 만큼 제1 반도체층(11)이 정렬될 공간을 확보할 수 있다.
실시예에 따라, 제1 중간 전극(IET1)의 일단과 제1 발광 소자(LD1)의 제1 반도체층(11)의 일단 간의 제1 방향(X축 방향)의 간격(E11)은 제1 중간 전극(IET1)의 타단과 제2 발광 소자(LD2)의 제3 반도체층(13)의 일단 간의 제1 방향(X축 방향)의 간격(E13)보다 클 수 있다. 또한, 제1 중간 전극(IET1)의 일단과 제2 뱅크 패턴(PW2)의 일단 간의 제1 방향(X축 방향)의 간격(PE1)은 제1 중간 전극(IET1)의 타단과 제2 뱅크 패턴(PW2)의 타단 간의 제1 방향(X축 방향)의 간격(PE2)보다 클 수 있다.
본 실시예에 의하면, 제1 반도체층(11)과 제2 반도체층(13)의 두께 차이(제1 방향(X축 방향)으로의 길이 차이)로 인해 활성층(12)이 발광 소자(LD)의 중심에 배치되지 않더라도, 단일 정렬 신호(또는, 정렬 전압)를 이용하여 발광 소자(LD)를 뱅크 패턴들(PW) 사이에서 중앙 정렬할 수 있다. 즉, 별도의 중앙 정렬 신호를 생략할 수 있으므로, 정렬 신호(또는, 정렬 전압)를 단순화할 수 있음은 앞서 설명한 바와 같다.
아울러, 발광 소자(LD)가 뱅크 패턴들(PW) 사이에서 중앙 정렬됨에 따라, 발광 소자(LD)의 일단 및 타단과 뱅크 패턴들(PW) 간의 충분한 공간을 확보할 수 있다. 즉, 발광 소자(LD)의 일단 및 타단과 컨택 전극(CE) 간의 컨택 면적을 안정적으로 확보할 수 있음은 앞서 설명한 바와 같다.
실시예에 따라, 제1 발광 소자(LD)의 제1 반도체층(11)의 일단과 제2 뱅크 패턴(PW2)의 일단 간의 제1 방향(X축 방향)의 간격(P11)은 제2 발광 소자(LD2)의 제2 반도체층(13)의 일단과 제2 뱅크 패턴(PW2)의 타단 간의 제1 방향(X축 방향)의 간격(P13)과 실질적으로 동일할 수 있다. 또한, 제1 발광 소자(LD1)의 활성층(12)과 제2 뱅크 패턴(PW2)의 일단 간의 제1 방향(X축 방향)의 간격(P121)은 제2 발광 소자(LD2)의 활성층(12)과 제2 뱅크 패턴(PW2)의 타단 간의 제1 방향(X축 방향)의 간격(P122)과 상이할 수 있다. 예를 들어, 제1 발광 소자(LD1)의 활성층(12)과 제2 뱅크 패턴(PW2)의 일단 간의 제1 방향(X축 방향)의 간격(P121)은 제2 발광 소자(LD2)의 활성층(12)과 제2 뱅크 패턴(PW2)의 타단 간의 제1 방향(X축 방향)의 간격(P122)보다 클 수 있다.
이외 구성은 도 1 내지 도 15를 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
도 22는 다른 실시예에 따른 화소를 나타내는 평면도이다. 도 23 및 도 24는 도 22의 D-D' 선을 기준으로 자른 단면도들이다.
도 22 내지 도 24의 실시예에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
본 실시예에 따른 화소(PXL)는 복수의 뱅크 패턴들이 생략된다는 점에서 도 19 내지 도 21의 실시예와 상이하다.
구체적으로, 제1 전극(ET1), 제1 중간 전극(IET1) 및 제2 중간 전극(IET2)은 회로 소자층(PCL)의 최상면(예컨대, 패시베이션층(PSV))의 일면 상에 직접 배치될 수 있다. 제1 전극(ET1), 제1 중간 전극(IET1) 및 제2 중간 전극(IET2)은 회로 소자층(PCL)의 최상면(예컨대, 패시베이션층(PSV))의 일면의 형상을 따라 평탄하게 배치될 수 있다.
제1 전극(ET1), 제1 중간 전극(IET1), 제2 중간 전극(IET2), 및 제2 전극(ET2) 상에는 발광 소자들(LD)이 배치되고, 발광 소자들(LD)의 일단 및 타단은 컨택 전극들(CE)에 의해 커버될 수 있다. 예를 들어, 이웃한 컨택 전극들(CE) 각각의 일단은, 절연 패턴(INP)을 사이에 개재하고, 적어도 하나의 인접한 발광 소자들(LD)의 일단 및 타단 상에 이격되어 배치될 수 있다.
일 실시예에서, 컨택 전극들(CE)은 도 23에 도시된 바와 같이 베이스층(BSL)의 일면 상에서 동일한 층에 동시에 형성될 수 있다. 이에 따라, 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정을 간소화할 수 있음은 앞서 설명한 바와 같다.
다른 실시예에서, 컨택 전극들(CE)은 복수의 그룹으로 나뉘어 각 그룹 별로 베이스층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 예를 들어, 도 24에 도시된 바와 같이 이웃한 한 쌍의 컨택 전극들(CE)은 베이스층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 이 경우, 상기 한 쌍의 컨택 전극들(CE)의 사이에는 제3 절연층(INS3)이 추가적으로 배치될 수 있다. 즉, 컨택 전극들(CE)의 위치 및 상호 배치 관계는 다양하게 변경될 수 있다.
또한, 컨택 전극들(CE)은 제1 절연층(INS1)에 의해 노출된 제1 전극(ET1), 제1 중간 전극(IET1), 제2 중간 전극(IET2), 및 제2 전극(ET2)의 일면을 커버할 수 있다.
본 실시예에 의하면, 화소(PXL) 내의 복수의 뱅크 패턴이 생략될 수 있으므로, 화소(PXL) 내의 소자 밀도가 향상될 수 있음은 앞서 설명한 바와 같다.
이외 구성은 도 19 내지 도 21을 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
이상 첨부된 도면을 참조하여 실시예들을 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
DA: 표시 영역
PXL: 화소
BSL: 베이스층
PCL: 회로 소자층
DPL: 표시 소자층
ET1: 제1 전극
ET2: 제2 전극
LD: 발광 소자
PW: 뱅크 패턴
CE: 컨택 전극

Claims (20)

  1. 표시 영역에 배치된 복수의 화소들을 포함하며,
    복수의 상기 화소들은 각각,
    제1 방향으로 서로 이격된 제1 전극 및 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 적어도 하나의 발광 소자를 포함하고,
    상기 발광 소자의 일단과 상기 제2 전극의 일단 간의 상기 제1 방향의 간격은 상기 발광 소자의 타단과 상기 제1 전극의 일단 간의 상기 제1 방향의 간격보다 큰 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 전극의 상기 제1 방향의 폭은 상기 제1 전극의 상기 제1 방향의 폭보다 큰 표시 장치.
  3. 제1 항에 있어서,
    상기 발광 소자는,
    제1 반도체층;
    제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하고,
    상기 제1 반도체층은 상기 제2 전극과 전기적으로 연결되고, 상기 제2 반도체층은 상기 제1 전극과 전기적으로 연결되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 반도체층은 상기 제2 전극과 중첩하고, 상기 제2 반도체층은 상기 제1 전극과 중첩하는 표시 장치.
  5. 제3 항에 있어서,
    상기 제2 전극이 상기 제1 반도체층과 중첩하는 면적은 상기 제1 전극이 상기 제2 반도체층과 중첩하는 면적보다 큰 표시 장치.
  6. 제3 항에 있어서,
    상기 활성층과 상기 제1 전극의 일단 간의 상기 제1 방향의 간격은 상기 활성층과 상기 제2 전극의 일단 간의 상기 제1 방향의 간격과 실질적으로 동일한 표시 장치.
  7. 제1 항에 있어서,
    복수의 상기 화소들은,
    상기 제1 전극 하부에 배치되어 상기 제1 전극과 중첩하는 제1 뱅크 패턴; 및
    상기 제2 전극 하부에 배치되어 상기 제2 전극과 중첩하는 제2 뱅크 패턴을 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 전극의 일단과 상기 제2 뱅크 패턴의 일단 간의 상기 제1 방향의 간격은 상기 제1 전극의 일단과 상기 제1 뱅크 패턴의 일단 간의 상기 제1 방향의 간격보다 큰 표시 장치.
  9. 제7 항에 있어서,
    상기 발광 소자의 일단과 상기 제2 뱅크 패턴의 일단 간의 상기 제1 방향의 간격은 상기 발광 소자의 타단과 상기 제1 뱅크 패턴의 일단 간의 상기 제1 방향의 간격과 실질적으로 동일한 표시 장치.
  10. 제7 항에 있어서,
    상기 발광 소자는,
    제1 반도체층;
    제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하고,
    상기 제2 뱅크 패턴의 일단과 상기 활성층 간의 상기 제1 방향의 간격은 상기 제1 뱅크 패턴의 일단과 상기 활성층 간의 상기 제1 방향의 간격보다 큰 표시 장치.
  11. 표시 영역에 배치된 복수의 화소들을 포함하며,
    복수의 상기 화소들은 각각,
    제1 방향으로 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치된 적어도 하나의 중간 전극;
    상기 중간 전극과 상기 제1 전극 사이에 배치된 제1 발광 소자; 및
    상기 중간 전극과 상기 제2 전극 사이에 배치된 제2 발광 소자를 포함하고,
    상기 중간 전극과 상기 제1 발광 소자가 중첩하는 면적은 상기 중간 전극과 상기 제2 발광 소자가 중첩하는 면적보다 큰 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 발광 소자 및 상기 제2 발광 소자는 각각,
    제1 반도체층;
    제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 중간 전극은 상기 제1 발광 소자의 상기 제1 반도체층과 중첩하는 표시 장치.
  14. 제12 항에 있어서,
    상기 중간 전극은 상기 제2 발광 소자의 상기 제2 반도체층과 중첩하는 표시 장치.
  15. 제12 항에 있어서,
    상기 중간 전극의 일단과 상기 제1 발광 소자의 상기 제1 반도체층의 일단 간의 상기 제1 방향의 간격은 상기 중간 전극의 타단과 상기 제2 발광 소자의 상기 제2 반도체층의 일단 간의 상기 제1 방향의 간격보다 큰 표시 장치.
  16. 제12 항에 있어서,
    상기 중간 전극의 일단과 상기 제1 발광 소자의 상기 활성층 간의 상기 제1 방향의 간격은 상기 중간 전극의 타단과 상기 제2 발광 소자의 상기 활성층 간의 상기 제1 방향의 간격과 실질적으로 동일한 표시 장치.
  17. 제16 항에 있어서,
    복수의 상기 화소들은 상기 중간 전극 하부에 배치된 뱅크 패턴을 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 중간 전극의 일단과 상기 뱅크 패턴의 일단 간의 상기 제1 방향의 간격은 상기 중간 전극의 타단과 상기 뱅크 패턴의 타단 간의 상기 제1 방향의 간격보다 큰 표시 장치.
  19. 제17 항에 있어서,
    상기 뱅크 패턴의 일단과 상기 제1 발광 소자의 일단 간의 상기 제1 방향의 간격은 상기 뱅크 패턴의 타단과 상기 제2 발광 소자의 일단 간의 상기 제1 방향의 간격과 실질적으로 동일한 표시 장치.
  20. 제17 항에 있어서,
    상기 제1 발광 소자 및 제2 발광 소자는 각각,
    제1 반도체층;
    제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하고,
    상기 제1 발광 소자의 상기 활성층과 상기 뱅크 패턴의 일단 간의 상기 제1 방향의 간격은 상기 제2 발광 소자의 상기 활성층과 상기 뱅크 패턴의 타단 간의 상기 제1 방향의 간격보다 큰 표시 장치.
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