KR20210144989A - 표시 장치 - Google Patents

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KR20210144989A
KR20210144989A KR1020200061131A KR20200061131A KR20210144989A KR 20210144989 A KR20210144989 A KR 20210144989A KR 1020200061131 A KR1020200061131 A KR 1020200061131A KR 20200061131 A KR20200061131 A KR 20200061131A KR 20210144989 A KR20210144989 A KR 20210144989A
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semiconductor layer
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송명훈
배성근
이정현
이종찬
이태희
정웅희
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 제3 반도체층을 포함하는 발광 소자, 상기 제1 반도체층과 전기적으로 연결된 제1 컨택 전극, 상기 제2 반도체층과 전기적으로 연결된 제2 컨택 전극, 및 평면상 상기 제1 컨택 전극과 상기 제2 컨택 전극 사이에 배치되고, 상기 제3 반도체층과 전기적으로 연결된 제3 컨택 전극을 포함하되, 상기 제1 반도체층 및 상기 제2 반도체층은 제1 극성으로 도핑되고, 상기 제3 반도체층은 상기 제1 극성과 다른 제2 극성으로 도핑된다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기 발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 표시 패널은 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드, 무기물을 형광 물질로 이용하는 무기 발광 다이오드 등이 있다.
형광 물질로서 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전 영동(Dielectrophoresis, DEP)을 이용한 전사 방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 재료 효율을 향상시킬 수 있는 표시 장치를 제공하는 것이다.
과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 제3 반도체층을 포함하는 발광 소자, 상기 제1 반도체층과 전기적으로 연결된 제1 컨택 전극, 상기 제2 반도체층과 전기적으로 연결된 제2 컨택 전극, 및 평면상 상기 제1 컨택 전극과 상기 제2 컨택 전극 사이에 배치되고, 상기 제3 반도체층과 전기적으로 연결된 제3 컨택 전극을 포함하되, 상기 제1 반도체층 및 상기 제2 반도체층은 제1 극성으로 도핑되고, 상기 제3 반도체층은 상기 제1 극성과 다른 제2 극성으로 도핑된다.
상기 발광 소자는, 상기 제1 반도체층과 상기 제3 반도체층 사이에 배치된 제1 활성층, 및 상기 제2 반도체층과 상기 제3 반도체층 사이에 배치된 제2 활성층을 더 포함할 수 있다.
상기 발광 소자는 적어도 상기 제1 활성층 및 상기 제2 활성층의 외면을 둘러싸는 절연막을 더 포함할 수 있다.
상기 절연막은 상기 제3 반도체층의 일면을 노출시키는 컨택홀을 포함할 수 있다.
상기 제3 컨택 전극은 상기 컨택홀을 통해 상기 제3 반도체층과 직접 접할 수 있다.
상기 제1 컨택 전극 및 상기 제2 컨택 전극은 제1 도전층으로 이루어지고, 상기 제3 컨택 전극은 제2 도전층으로 이루어지고, 상기 제1 도전층과 상기 제2 도전층 사이에는 절연층이 배치될 수 있다.
상기 절연층은 상기 제3 반도체층과 중첩하는 개구부를 포함할 수 있다.
상기 제3 컨택 전극은 상기 개구부 내에 배치될 수 있다.
상기 표시 장치는 상기 발광 소자와 상기 제1 도전층 사이에 배치된 고정층을 더 포함할 수 있다.
상기 고정층은 상기 제1 반도체층과 상기 제1 컨택 전극 사이에 배치된 제1 고정층, 및 상기 제2 반도체층과 상기 제2 컨택 전극 사이에 배치된 제2 고정층을 포함할 수 있다.
상기 제1 컨택 전극은 제1 도전층으로 이루어지고, 상기 제2 컨택 전극은 제2 도전층으로 이루어지고, 상기 제1 도전층을 커버하는 제1 절연층 및 상기 제2 도전층을 커버하는 제2 절연층을 더 포함할 수 있다.
상기 제1 절연층 및 상기 제2 절연층은 상기 제3 반도체층과 비중첩할 수 있다.
상기 제3 컨택 전극은 상기 제1 절연층 및 상기 제2 절연층 상에 직접 배치될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 서로 이격된 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자, 상기 제1 전극 및 상기 발광 소자의 일단과 접하는 제1 컨택 전극, 상기 제2 전극 및 상기 발광 소자의 타단과 접하는 제2 컨택 전극, 및 평면상 상기 제1 컨택 전극과 상기 제2 컨택 전극 사이에 배치된 제3 컨택 전극을 포함하되, 상기 발광 소자는 반도체 코어, 및 상기 반도체 코어의 외면을 둘러싸는 절연막을 포함하고, 상기 제3 컨택 전극은 상기 절연막을 관통하는 컨택홀을 통해 상기 반도체 코어와 접한다.
상기 반도체 코어는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 제3 반도체층을 포함할 수 있다.
상기 제3 반도체층은 상기 제3 전극과 중첩할 수 있다.
상기 제3 컨택 전극은 상기 컨택홀을 통해 상기 제3 반도체층과 접할 수 있다.
상기 제1 컨택 전극은 상기 제1 반도체층과 접하고, 상기 제2 컨택 전극은 상기 제2 반도체층과 접할 수 있다.
상기 제1 반도체층 및 상기 제2 반도체층은 제1 극성으로 도핑되고, 상기 제3 반도체층은 상기 제1 극성과 다른 제2 극성으로 도핑될 수 있다.
상기 반도체 코어는, 상기 제1 반도체층과 상기 제3 반도체층 사이에 배치된 제1 활성층, 및 상기 제2 반도체층과 상기 제3 반도체층 사이에 배치된 제2 활성층을 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예에 의하면, 표시 장치가 NPN 및/또는 PNP 접합의 발광 소자를 포함함으로써, 기존 편향 정렬로 인한 역방향 발광 소자의 미점등 불량을 방지할 수 있으므로, 재료 효율을 향상시킬 수 있다. 아울러, 역방향 발광 소자로 인한 발열 및 저항을 감소시킬 수 있으므로, 표시 패널의 수명을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 다른 실시예에 따른 발광 소자를 나타내는 사시도이다.
도 4는 또 다른 실시예에 따른 발광 소자를 나타내는 단면도이다.
도 5는 또 다른 실시예에 따른 발광 소자를 나타내는 단면도이다.
도 6은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 7 내지 도 10은 각각 일 실시예에 따른 화소를 나타내는 회로도들이다.
도 11은 도 6의 화소의 일 예를 나타내는 평면도이다.
도 12는 도 11의 A-A' 선을 기준으로 자른 단면도이다.
도 13은 다른 실시예에 따른 화소를 나타내는 단면도이다.
도 14는 또 다른 실시예에 따른 화소를 나타내는 단면도이다.
도 15는 또 다른 실시예에 따른 화소를 나타내는 단면도이다.
이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 실시예들에 대해 상세히 설명한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 원기둥 형상의 막대형 발광 소자(LD)가 도시되었으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되는 것은 아니다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 반도체 코어(NR) 및 반도체 코어(NR)를 둘러싸는 절연막(INF)을 포함할 수 있다. 반도체 코어(NR)는 제1 반도체층(S1), 제2 반도체층(S2), 제3 반도체층(S3), 제1 반도체층(S1)과 제3 반도체층(S3) 사이에 배치된 제1 활성층(M1), 및 제2 반도체층(S2)과 제3 반도체층(S3) 사이에 배치된 제2 활성층(M2)을 포함할 수 있다. 일 예로, 반도체 코어(NR)는 일 방향을 따라 제1 반도체층(S1), 제1 활성층(M1), 제3 반도체층(S3), 제2 활성층(M2), 및 제2 반도체층(S2)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 여기서, 막대 형상은 원기둥 또는 다각 기둥 등과 같이 폭 방향보다 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일(nanometer scale to micrometer scale) 정도로 작은 크기, 일 예로 약 100 nm 내지 약 10 um 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)의 크기는 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 다양하게 변경될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 발광 소자(LD)의 일측 단부에는 제1 반도체층(S1)이 배치되고, 타측 단부에는 제2 반도체층(S2)이 배치될 수 있다.
제1 반도체층(S1)은 적어도 하나의 n형 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체층(S1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 반도체층(S2)은 제1 반도체층(S1)과 동일한 타입의 반도체 물질을 포함할 수 있다. 즉, 제2 반도체층(S2)은 적어도 하나의 n형 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체층(S1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제3 반도체층(S3)은 제1 반도체층(S1)과 제2 반도체층(S2) 사이에 배치될 수 있다. 제3 반도체층(S3)은 제1 반도체층(S1) 및/또는 제2 반도체층(S2)과 상이한 타입의 반도체 물질을 포함할 수 있다. 일 예로, 제3 반도체층(S3)은 적어도 하나의 p형 반도체 물질을 포함할 수 있다. 예를 들어, 제3 반도체층(S3)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체 물질을 포함할 수 있다. 다만, 제3 반도체층(S3)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제3 반도체층(S3)을 구성할 수 있다. 즉, 발광 소자(LD)는 NPN 접합의 발광 소자일 수 있다.
제1 활성층(M1)은 제1 반도체층(S1)과 제3 반도체층(S3) 사이에 배치되고, 제2 활성층(M2)은 제2 반도체층(S2)과 제3 반도체층(S3) 사이에 배치될 수 있다. 활성층(M1, M2)은 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(M1, M2)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN 또는 InAlGaN으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(M1, M2)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(M1, M2)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압이 인가되면, 활성층(M1, M2)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)는 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용될 수 있다.
실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(M1, M2)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 내지 제3 반도체층들(S1, S2, S3)의 일 영역을 더 둘러쌀 수 있다.
다만, 실시예에 따라, 절연막(INF)은 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 길이 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 반도체층(S1, S2) 각각의 일단, 일 예로 원기둥의 두 평면(즉, 상부면 및 하부면)은 커버하지 않고 노출할 수 있다. 몇몇 다른 실시예에서, 절연막(INF)은 발광 소자(LD)의 양 단부 및 상기 양 단부와 인접한 반도체층들(S1, S2)의 측부를 노출할 수도 있다. 또한, 절연막(INF)은 발광 소자(LD)의 정렬 이후 제3 반도체층(S3)과의 접속을 위해 제3 반도체층(S3)을 부분적으로 노출하는 컨택홀(도 12의 CH)을 포함할 수 있으며, 이에 대한 상세한 설명은 도 12를 참조하여 후술하기로 한다.
실시예에 따라, 절연막(INF)은 이산화규소(SiO2), 질화규소(Si3N4), 산화알루미늄(Al2O3) 및 이산화티타늄(TiO2) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
일 실시예에서, 발광 소자(LD)는 반도체 코어(NR) 및/또는 절연막(INF) 외에도 추가적인 구성요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 반도체 코어(NR)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체 물질 및/또는 전극층을 추가적으로 포함할 수 있다.
도 3은 다른 실시예에 따른 발광 소자를 나타내는 사시도이다. 도 3에서는 설명의 편의를 위해 절연막(INF)의 일부가 생략되어 도시되었다.
도 3을 참조하면, 발광 소자(LD)는 제1 반도체층(S1) 상에 배치된 전극층(LDE)을 더 포함할 수 있다.
전극층(LDE)은 제1 반도체층(S1)에 전기적으로 연결되는 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 실시예에 따라, 전극층(LDE)은 쇼트키(Schottky) 컨택 전극일 수 있다. 전극층(LDE)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 또한, 전극층(LDE)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)의 활성층(M1, M2)에서 생성되는 광이 전극층(LDE)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
별도로 도시하진 않았지만, 다른 실시예에서, 발광 소자(LD)는 제3 반도체층(S3) 상에 배치된 전극층을 더 포함할 수도 있다.
도 4는 또 다른 실시예에 따른 발광 소자를 나타내는 단면도이다.
도 4를 참조하면, 절연막(INF')이 전극층(LDE)과 인접한 모서리 영역에서 곡면의 형상을 가질 수 있다. 실시예에 따라, 상기 곡면은 발광 소자(LD)가 제조될 때, 에칭(etching)으로 인하여 형성된 것일 수 있다. 별도로 도시하진 않았지만, 상술한 제3 반도체층(S3) 상에 배치된 전극층을 더 포함한 구조를 가진 다른 실시예의 발광 소자에서도 절연막(INF')이 상기 전극층과 인접한 영역에서 곡면의 형상을 가질 수도 있다.
도 5는 또 다른 실시예에 따른 발광 소자를 나타내는 단면도이다.
도 5를 참조하면, 제1 반도체층(S1)은 적어도 하나의 p형 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체층(S1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체 물질을 포함할 수 있다. 다만, 제1 반도체층(S1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 반도체층(S1)을 구성할 수 있다.
제2 반도체층(S2)은 제1 반도체층(S1)과 동일한 타입의 반도체 물질을 포함할 수 있다. 즉, 제2 반도체층(S2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체 물질을 포함할 수 있다.
제3 반도체층(S3)은 제1 반도체층(S1) 및/또는 제2 반도체층(S2)과 상이한 타입의 반도체 물질을 포함할 수 있다. 일 예로, 제3 반도체층(S3)은 적어도 하나의 n형 반도체 물질을 포함할 수 있다. 예를 들어, 제3 반도체층(S3)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체 물질을 포함할 수 있다. 즉, 발광 소자(LD)는 PNP 접합의 발광 소자일 수 있다.
이외 활성층(M1, M2) 및 절연막(INF)은 도 2 등을 참조하여 설명한 바 있으므로 중복되는 내용은 생략한다.
이하의 실시예들은 도 1 및 도 2에 도시된 발광 소자(LD)가 적용된 것을 예로서 설명되나, 통상의 기술자라면 도 3 내지 도 5에 도시된 발광 소자(LD)를 포함한 다양한 형상의 발광 소자들을 실시예들에 적용할 수 있다.
도 6은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 6에는 상술한 발광 소자(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히, 표시 장치에 구비되는 표시 패널(PNL)이 도시되어 있다.
도 6을 참조하면, 표시 패널(PNL)은 기판(SUB)과, 기판(SUB) 상에 배치된 화소(PXL)(또는, 서브 화소)를 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 기판(SUB)은 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
표시 패널(PNL) 및 기판(SUB)은 화면을 표시하는 표시 영역(DA) 및 표시가 이루어지지 않는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다. 표시 영역(DA)은 복수의 화소들(PXL)을 포함할 수 있다. 화소들(PXL)은 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1 내지 도 5의 실시예들 중 어느 하나에 의한 적어도 발광 다이오드를 포함할 수 있다. 복수의 발광 다이오드들은 화소(PXL)의 광원을 구성할 수 있다.
도 6에서는 표시 영역(DA)에서 화소(PXL)가 스트라이프 형태로 배열되는 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니며, 화소(PXL)는 현재 공지된 다양한 화소 배열 형태를 가지고 배치될 수 있다.
화소(PXL)는 스캔 라인 및 데이터 라인에 연결되고, 또한, 고전위 전원선 및 저전위 전원선에 연결될 수 있다. 화소(PXL)는 스캔 라인을 통해 전송되는 스캔 신호에 응답하여 데이터 라인을 통해 전송되는 데이터 신호에 대응하는 휘도로 발광할 수 있다.
도 7 내지 도 10은 각각 일 실시예에 따른 화소를 나타내는 회로도들이다.
예를 들어, 도 7 내지 도 10은 능동형 표시 장치에 적용될 수 있는 화소(PXL)의 서로 다른 실시예들을 나타낸다. 다만, 실시예가 적용될 수 있는 화소(PXL) 및 표시 장치의 종류가 이에 한정되지는 않는다. 실시예에 따라, 도 7 내지 도 10에 도시된 각각의 화소(PXL)는 도 6의 표시 패널(PNL)에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 화소(PXL)는 상호 실질적으로 동일한 화소 구조 또는 화소 회로를 포함할 수 있다.
먼저 도 7을 참조하면, 일 실시예에 따른 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광 유닛(LSU) 및 발광 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
실시예에 따라, 발광 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(LSU)은 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 화소 전극(ET1)과, 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 화소 전극(ET2)과, 제1 및 제2 전극들(ET1, ET2)의 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 화소 전극(ET1)은 애노드 전극이고, 제2 화소 전극(ET2)은 캐소드 전극일 수 있다.
실시예에 따라, 발광 소자들(LD) 각각은 제1 화소 전극(ET1)을 통해 제1 전원(VDD)에 연결되는 P형 단부와, 제2 화소 전극(ET2)을 통해 제2 전원(VSS)에 연결되는 N형 단부를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 및 제2 전극들(ET1, ET2)의 사이에 순방향으로 병렬 연결될 수 있다. 이와 같이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(LSU)을 구성할 수 있다.
실시예에 따라, 제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
실시예에 따라, 각각의 발광 유닛(LSU)을 구성하는 발광 소자들(LD)의 P형 단부는 발광 유닛(LSU)의 일 전극(일 예로, 각 화소(PXL)의 제1 화소 전극(ET1)을 통해 화소 회로(PXC)에 공통으로 접속되며, 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속될 수 있다. 그리고, 발광 소자들(LD)의 N형 단부는 발광 유닛(LSU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 화소 전극(ET2)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
발광 유닛(LSU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(LSU)으로 공급할 수 있다. 발광 유닛(LSU)으로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(LSU)이 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)("구동 트랜지스터"라고도 함)는 제1 전원(VDD)과 발광 유닛(LSU)의 사이에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)("스위칭 트랜지스터"라고도 함)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속된다. 이러한 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
한편, 도 7에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다.
예를 들면, 도 8에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N형 트랜지스터들일 수 있다. 이 경우, 각각의 프레임 기간마다 데이터선(Dj)으로 공급되는 데이터 신호를 화소(PXL)에 기입하기 위한 주사 신호의 게이트-온 전압은 하이 레벨 전압("게이트-하이 전압"이라고도 함)일 수 있다. 유사하게, 제1 트랜지스터(T1)를 턴-온시키기 위한 데이터 신호의 전압은 도 7의 실시예와 상반된 레벨의 전압일 수 있다. 일 예로, 도 8의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 높은 전압의 데이터 신호가 공급될 수 있다.
일 실시예에서, 화소 회로(PXC) 및 발광 유닛(LSU)의 상호 접속 위치는 변경될 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 화소 회로(PXC)를 구성하는 제1 및 제2 트랜지스터들(T1, T2)이 모두 N형 트랜지스터들일 때, 화소 회로(PXC)는 발광 유닛(LSU)과 제2 전원(VSS)의 사이에 접속되고, 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 전원(VSS)의 사이에 접속될 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소 회로(PXC)가 N형 트랜지스터들로 구성되더라도 화소 회로(PXC)는 제1 전원(VDD)과 발광 유닛(LSU)의 사이에 접속되고, 스토리지 커패시터(Cst)는 제1 노드(N1)와 제1 전원(VDD)의 사이에 접속될 수도 있다.
도 8에 도시된 화소(PXL)는 트랜지스터의 타입 변경에 따라 일부 회로 소자의 접속 위치 및 제어 신호들(일 예로, 주사 신호 및 데이터 신호)의 전압 레벨이 변경되는 것을 제외하고, 그 구성 및 동작이 도 7의 화소(PXL)와 실질적으로 유사하다. 따라서, 도 8의 화소(PXL)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 7 및 도 8에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 9에 도시된 실시예와 같이 구성될 수도 있다.
도 9를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 제3의 다른 전원에 더 연결될 수도 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 발광 유닛(LSU)의 사이에 접속된다. 예를 들어, 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)은 제5 트랜지스터(T5) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속되고, 제1 트랜지스터(T1)의 다른 전극(일 예로, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 발광 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 화소 전극(ET1))에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결한다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 실시예에 따라, 제1 트랜지스터(T1)가 P형 트랜지스터일 때, 제1 트랜지스터(T1)의 게이트 전압을 초기화시키기 위한 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 레벨 전압)의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 유닛(LSU) 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 발광 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 화소 전극(ET1))과 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단(다음 수평 화소열)의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 유닛(LSU)의 일 전극으로 공급한다. 이에 따라, 발광 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 발광 유닛(LSU)의 일 전극의 전압이 초기화된다. 한편, 제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 주사선, 즉 i번째 주사선(Si)에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 유닛(LSU)의 일 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장한다.
한편, 도 9에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다.
또한, 도 7 내지 도 9에서는, 각각의 발광 유닛(LSU)을 구성하는 유효 광원들, 즉 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 도 10에 도시된 바와 같이, 각 화소(PXL)의 발광 유닛(LSU)이 직렬 연결 구조를 포함하도록 구성될 수도 있다. 도 10의 실시예를 설명함에 있어, 도 7 내지 도 9의 실시예와 유사 또는 동일한 구성(일 예로, 화소 회로(PXC))에 대한 상세한 설명은 생략하기로 한다.
도 10을 참조하면, 발광 유닛(LSU)은 서로 직렬로 연결된 적어도 두 개의 발광 소자들을 포함할 수 있다. 일 예로, 발광 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 직렬 연결되어 각각의 유효 광원을 구성하는 제1 발광 소자(LD1), 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)를 포함할 수 있다. 제1 발광 소자(LD1)의 P형 단부는 발광 유닛(LSU)의 제1 화소 전극(ET1) 등을 통해 제1 전원(VDD)에 연결되고, 제1 발광 소자(LD1)의 N형 단부는 제1 중간 전극(IET1)을 통해 제2 발광 소자(LD2)의 P형 단부에 연결될 수 있다. 제2 발광 소자(LD2)의 P형 단부는 제1 발광 소자(LD1)의 N형 단부에 연결되고, 제2 발광 소자(LD2)의 N형 단부는 제2 중간 전극(IET2)을 통해 제3 발광 소자(LD3)의 P형 단부에 연결될 수 있다. 제3 발광 소자(LD3)의 P형 단부는 제2 발광 소자(LD2)의 N형 단부에 연결되고, 제3 발광 소자(LD3)의 N형 단부는 발광 유닛(LSU)의 제2 화소 전극(ET2) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결될 수 있다. 상술한 방식으로, 제1 내지 제3 발광 소자들(LD1, LD2, LD3)은 발광 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2)의 사이에 순차적으로 직렬 연결될 수 있다. 한편, 도 10에서는 3단 직렬 구조로 발광 소자들(LD)을 연결하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 두 개의 발광 소자들(LD)을 2단 직렬 구조로 연결하거나, 네 개 이상의 발광 소자들(LD)을 4단 이상의 직렬 구조로 연결할 수도 있다.
도 11은 도 6의 화소의 일 예를 나타내는 평면도이다.
도 11을 참조하면, 화소(PXL)는 뱅크(BANK)(또는, 격벽)를 포함하고, 화소(PXL)의 발광 영역은 뱅크(BANK)에 의해 정의될 수 있다.
화소(PXL)는 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3)을 포함할 수 있다. 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3) 각각은 도 7 내지 도 10을 참조하여 설명한 제1 화소 전극(ET1) 및/또는 제2 화소 전극(ET2) 중 하나에 대응할 수 있다.
제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3) 각각은 제2 방향(Y축 방향)으로 연장하며, 제1 방향(X축 방향)을 따라 상호 이격되어 배치될 수 있다. 제3 전극(ELT)은 평면상 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
제1 전극(ELT1) 및/또는 제2 전극(ELT2)은 도 7 등을 참조하여 설명한 제2 전원(VSS)(또는, 제2 전원선)에 연결되고, 제3 전극(ELT3)은 도 9 등을 참조하여 설명한 제1 트랜지스터(T1)와 연결될 수 있다.
실시예에 따라, 제1 내지 제3 전극(ELT1, ELT2, ELT3) 각각은 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 내지 제3 전극(ELT1, ELT2, ELT3)은 반사 전극 및 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있다. 또한, 반사 전극은 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 반사 전극은 적어도 하나의 반사성 도전층을 포함하며, 반사성 도전층의 상부 및/또는 하부에 배치되는 적어도 하나의 투명 도전층을 선택적으로 더 포함할 수 있다.
실시예에 따라, 화소(PXL)는 제1 전극(ELT1)과 중첩하는 제1 뱅크 패턴(PW1) 및 제2 전극(ELT2)과 중첩하는 제2 뱅크 패턴(PW2)을 포함할 수 있다.
제1 뱅크 패턴(PW1)과 제2 뱅크 패턴(PW2)은 서로 이격되어 배치되며, 제1 전극(ELT1)과 제2 전극(ELT2) 각각의 일 영역을 상부 방향 즉, 제3 방향(Z축 방향)으로 돌출시킬 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 뱅크 패턴(PW1) 상에 배치되어 제1 뱅크 패턴(PW1)에 의해 제3 방향(Z축 방향)으로 돌출되고, 제2 전극(ELT2)은 제2 뱅크 패턴(PW2) 상에 배치되어 제2 뱅크 패턴(PW2)에 의해 제3 방향(Z축 방향)으로 돌출될 수 있다.
화소(PXL)의 뱅크(BANK) 내에는 복수의 발광 소자(LD)들이 제공될 수 있다. 복수의 발광 소자(LD)들은 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 배치될 수 있다. 발광 소자(LD)의 제1 반도체층(S1)은 제1 전극(ELT1)과 마주하고, 제2 반도체층(S2)은 제2 전극(ELT2)과 마주하고, 제3 반도체층(S3)은 제3 전극(ELT3)과 중첩할 수 있다.
실시예에 따라, 발광 소자(LD)들은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 공급될 수 있다. 일 예로, 발광 소자(LD)들은 휘발성 용매에 섞여 공급될 수 있다. 이때, 제1 내지 제3 전극(ELT1, ELT2, ELT3) 사이에 소정의 전압이 걸리면, 제1 내지 제3 전극(ELT1, ELT2, ELT3) 사이에 전계가 형성되면서, 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 발광 소자(LD)들이 자가 정렬하게 된다. 상술한 바와 같이, NPN 및/또는 PNP 접합의 발광 소자(LD)를 이용하는 경우, 발광 소자(LD)의 양단이 동일한 타입의 반도체층을 포함하므로 편향 정렬로 인한 미점등 불량을 방지할 수 있다. 즉, 기존 편향 정렬로 인한 역방향 발광 소자의 미점등 불량을 방지할 수 있으므로, 재료 효율을 향상시킬 수 있다. 이에 대한 상세한 설명은 후술하기로 한다. 발광 소자(LD)들이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 발광 소자(LD)들을 안정적으로 배열할 수 있다.
화소(PXL)는 제1 컨택 전극(CE1), 제2 컨택 전극(CE2), 및 제3 컨택 전극(CE3)을 포함할 수 있다. 제1 컨택 전극(CE1), 제2 컨택 전극(CE2), 및 제3 컨택 전극(CE3) 각각은 제2 방향(Y축 방향)으로 연장하며, 제1 방향(X축 방향)을 따라 상호 이격되어 배치될 수 있다. 제3 컨택 전극(CE3)은 평면상 제1 컨택 전극(CE1)과 제2 컨택 전극(CE2) 사이에 배치될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 내지 제3 컨택 전극(CE1, CE2, CE3)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
제1 컨택 전극(CE1)은 발광 소자(LD)의 제1 반도체층(S1) 및 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역 상에 형성되어, 발광 소자(LD)의 제1 반도체층(S1)을 제1 전극(ELT1)에 물리적 및/또는 전기적으로 연결할 수 있다.
제2 컨택 전극(CE2)은 발광 소자(LD)의 제2 반도체층(S2) 및 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역 상에 형성되어, 발광 소자(LD)의 제2 반도체층(S2)을 제2 전극(ELT2)에 물리적 및/또는 전기적으로 연결할 수 있다.
제3 컨택 전극(CE3)은 발광 소자(LD)의 제3 반도체층(S3) 및 이에 대응하는 제3 전극(ELT3)의 적어도 일 영역 상에 형성되어, 발광 소자(LD)의 제3 반도체층(S3)을 제3 전극(ELT3)에 물리적 및/또는 전기적으로 연결할 수 있다.
도 12는 도 11의 A-A' 선을 기준으로 자른 단면도이다.
도 12를 참조하면, 일 실시예에 따른 화소(PXL) 및 이를 포함한 표시 장치는 기판(SUB)의 일면 상에 순차적으로 배치된 회로 소자층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다.
회로 소자층(PCL)은 각 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결되는 적어도 하나의 회로 소자를 포함할 수 있다. 예를 들어, 회로 소자층(PCL)은 각각의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들(T) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 또한, 회로 소자층(PCL)은 각각의 화소 회로(PXC) 및/또는 발광 유닛(LSU)에 연결되는 적어도 하나의 전원선 및/또는 신호선 등을 더 포함할 수 있다.
설명의 편의를 위해, 도 12에서는 회로 소자층(PCL)에 배치되는 회로 소자들 및 배선들 중 어느 하나의 트랜지스터(T)만을 대표적으로 도시하기로 한다. 다만, 회로 소자층(PCL)의 평면/단면 구조는 다양하게 변경될 수 있는 것으로서, 각각의 트랜지스터(T)의 위치 및 단면 구조는 실시예에 따라 다양하게 변경될 수 있다.
또한, 회로 소자층(PCL)은 복수의 절연층들을 포함할 수 있다. 예를 들어, 회로 소자층(PCL)은 기판(SUB)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및/또는 보호층(PSV)을 포함할 수 있다. 또한, 실시예에 따라 회로 소자층(PCL)은 적어도 일부의 트랜지스터(T)의 하부에 배치되는 적어도 하나의 차광 패턴(미도시) 등을 더 포함할 수도 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 이러한 버퍼층(BFL) 상에는 트랜지스터들(T) 및 스토리지 커패시터(Cst) 등과 같은 각종 회로 소자와, 상기 회로 소자에 연결되는 각종 배선들이 배치될 수 있다. 한편, 실시예에 따라 버퍼층(BFL)은 생략될 수도 있고, 이 경우 적어도 하나의 회로 소자 및/또는 배선이 기판(SUB)의 일면 상에 직접 배치될 수도 있다.
각각의 트랜지스터(T)는 반도체층(SCL)("반도체 패턴" 또는 "활성층"이라고도 함), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함한다. 한편, 도 12에서는 각각의 트랜지스터(T)가 반도체층(SCL)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 구비하는 실시예를 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 기판(SUB)과 게이트 절연층(GI)의 사이에 배치될 수 있다. 반도체층(SCL)은 각각의 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역, 각각의 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역, 및 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아모포스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
일 실시예에서, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(T)의 반도체층(SCL)은 실질적으로 동일 또는 유사한 물질로 이루어질 수 있다. 예를 들어, 트랜지스터들(T)의 반도체층(SCL)은 폴리 실리콘, 아모포스 실리콘 및 산화물 반도체 중 동일한 어느 하나의 물질로 이루어질 수 있다. 다른 실시예에서, 트랜지스터들(T) 중 일부와 나머지 일부는 서로 다른 물질로 이루어진 반도체층(SCL)을 포함할 수도 있다. 예를 들어, 트랜지스터들(T) 중 일부의 반도체층(SCL)은 폴리 실리콘 또는 아모포스 실리콘으로 이루어지고, 트랜지스터들(T) 중 다른 일부의 반도체층(SCL)은 산화물 반도체로 이루어질 수 있다.
게이트 절연층(GI)은 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체층(SCL)과 게이트 전극(GE)의 사이에 배치될 수 있다. 이러한 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 배치될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 반도체층(SCL)과 중첩되도록 배치될 수 있다. 한편, 도 12에서는 탑-게이트 구조의 트랜지스터(T)를 도시하였으나, 다른 실시예에서, 트랜지스터(T)는 바텀-게이트 구조를 가질 수도 있다. 이 경우, 게이트 전극(GE)은 반도체층(SCL)의 하부에 반도체층(SCL)과 중첩되도록 배치될 수도 있다.
층간 절연층(ILD)은 게이트 전극(GE) 상에 배치될 수 있다. 일 예로, 층간 절연층(ILD)은 게이트 전극(GE)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다. 층간 절연층(ILD)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)은 적어도 한 층의 층간 절연층(ILD)을 사이에 개재하고, 각각의 반도체층(SCL) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 사이에 개재하고, 반도체층(SCL)의 서로 다른 단부들 상에 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 각각의 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 각각의 컨택홀을 통해 반도체층(SCL)의 제1 및 제2 영역들에 연결될 수 있다. 실시예에 따라, 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
트랜지스터들(T)을 비롯한 회로 소자들 및/또는 배선들의 상부에는 보호층(PSV)이 배치될 수 있다. 보호층(PSV)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 일 예로, 보호층(PSV)은 적어도 하나의 유기 절연층을 포함하며 회로 소자층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 보호층(PSV)의 상부에는 표시 소자층(DPL)이 배치될 수 있다.
회로 소자층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다.
표시 소자층(DPL)은 화소들(PXL) 각각의 발광 유닛(LSU)을 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은 회로 소자층PCL) 상에 순차적으로 배치 및/또는 형성된 제1 및 제2 뱅크 패턴(PW1, PW2), 제1 내지 제3 전극(ELT1, ELT2, ELT3), 및 제1 내지 제3 전극(ELT1, ELT2, ELT3) 사이에 발광 소자(LD)를 보다 안정적으로 연결하기 위한 제1 내지 제3 컨택 전극(CE1, CE2, CE3)을 포함할 수 있다.
제1 및 제2 뱅크 패턴(PW1, PW2)은 각 화소(PXL)의 발광 영역에 서로 이격되어 배치될 수 있다. 제1 및 제2 뱅크 패턴(PW1, PW2)은 회로 소자층(PCL)이 형성된 기판(SUB)의 일면 상에서 제3 방향(Z축 방향)으로 돌출될 수 있다.
실시예에 따라, 제1 및 제2 뱅크 패턴(PW1, PW2)은 인접한 발광 소자(LD)의 일단 또는 타단과 마주하도록 발광 소자(LD)의 주변에 배치될 수 있다. 제1 및 제2 뱅크 패턴(PW1, PW2)은 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 뱅크 패턴(PW1, PW2)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 및 제2 뱅크 패턴(PW1, PW2)은 현재 공지된 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토 레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다.
일 실시예에서, 제1 및 제2 뱅크 패턴(PW1, PW2)은 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 뱅크 패턴(PW1, PW2)은 그 상부에 제공된 제1 및 제2 전극들(ELT1, ELT2)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 뱅크 패턴(PW1, PW2)의 상부에는 발광 유닛(LSU)의 제1 및 제2 전극들(ELT1, ELT2)이 배치되고, 제1 및 제2 전극들(ELT1, ELT2) 사이에는 제3 전극(ELT3)이 배치될 수 있다. 제3 전극(ELT3)은 회로 소자층(PCL) 상에 직접 배치될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 하부에 배치된 제1 및 제2 뱅크 패턴(PW1, PW2)에 대응하는 경사면 또는 곡면을 가지면서, 제3 방향(Z축 방향)으로 돌출될 수 있다.
제1 내지 제3 전극들(ELT1, ELT2, ELT3)은 동일한 도전층으로 이루어질 수 있다. 예를 들어, 제1 내지 제3 전극들(ELT1, ELT2, ELT3)은 제1 도전층(CL1)으로 이루어질 수 있다. 제1 도전층(CL1)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), SnO2(Tin Oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 제1 도전층(CL1)은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 도전층(CL1)은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 도전층(CL1)은 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
제1 내지 제3 전극들(ELT1, ELT2, ELT3)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은 제1 내지 제3 전극들(ELT1, ELT2, ELT3)의 일 영역을 커버하도록 형성되며, 제1 내지 제3 전극들(ELT1, ELT2, ELT3)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다. 한편, 실시예에 따라 제1 절연층(INS1)은 생략될 수도 있다. 후술할 제1 및 제2 컨택 전극들(CE1, CE2)은 제1 절연층(INS1)의 개구부를 통해 제1 및 제2 전극들(ELT1, ELT2)과 접할 수 있다. 제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다.
제1 절연층(INS1)이 형성된 각각의 화소 영역, 특히, 각 화소(PXL)의 발광 영역에는 복수의 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식 등을 통해 각 화소(PXL)의 발광 영역에 다수의 발광 소자들(LD)이 공급되고, 발광 소자들(LD)은 정렬 신호(또는, 정렬 전압)에 의해 정렬될 수 있다. 예를 들어, 발광 소자(LD)의 제1 반도체층(S1)이 제1 전극(ELT1)에 인접하고, 제2 반도체층(S2)이 제2 전극(ELT2)에 인접하고, 제3 반도체층(S3)이 제3 전극(ELT3)과 중첩하도록 제1 방향(X축 방향)을 따라 정렬될 수 있다. 이와 같이, NPN 및/또는 PNP 접합의 발광 소자(LD)를 이용하는 경우, 발광 소자(LD)의 양단이 동일한 타입의 반도체층을 포함하므로 편향 정렬로 인한 미점등 불량을 방지할 수 있다. 즉, 기존 편향 정렬로 인한 역방향 발광 소자의 미점등 불량을 방지할 수 있으므로, 재료 효율을 향상시킬 수 있다.
발광 소자(LD)들이 정렬된 이후, 발광 소자(LD)의 절연막(INF) 중 제3 반도체층(S3)과 중첩하는 일 영역이 부분적으로 제거될 수 있다. 이에 따라, 절연막(INF)은 제3 반도체층(S3)의 일면을 노출시키는 컨택홀(CH)을 포함할 수 있다. 후술할 제3 컨택 전극(CE3)은 절연막(INF)의 컨택홀(CH)을 통해 제3 반도체층(S3)과 접속될 수 있다.
제1 및 제2 전극(ELT1, ELT2)과 발광 소자(LD) 상에는 제1 및 제2 컨택 전극(CE1, CE2)이 배치될 수 있다. 발광 소자(LD)의 일단 및 타단은 제1 및 제2 컨택 전극(CE1, CE2)에 의해 커버될 수 있다. 예를 들어, 제1 컨택 전극(CE1)은 발광 소자(LD)의 제1 반도체층(S1)과 접하고, 제1 절연층(INS1)의 개구부를 통해 제1 전극(ELT1)과 접할 수 있다. 즉, 제1 컨택 전극(CE1)은 제1 전극(ELT1)과 발광 소자(LD)의 제1 반도체층(S1)을 전기적으로 연결하는 역할을 할 수 있다. 또한, 제2 컨택 전극(CE2)은 발광 소자(LD)의 제2 반도체층(S2)과 접하고, 제1 절연층(INS1)의 개구부를 통해 제2 전극(ELT2)과 접할 수 있다. 즉, 제2 컨택 전극(CE2)은 제2 전극(ELT2)과 발광 소자(LD)의 제2 반도체층(S2)을 전기적으로 연결하는 역할을 할 수 있다.
제1 및 제2 컨택 전극(CE1, CE2)은 동일한 도전층으로 이루어질 수 있다. 즉, 제1 및 제2 컨택 전극(CE1, CE2)은 동일한 층에 동시에 형성될 수 있다. 이에 따라, 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정을 간소화할 수 있다. 구체적으로, 제1 및 제2 컨택 전극(CE1, CE2)은 제2 도전층(CL2)으로 이루어질 수 있다. 제2 도전층(CL2)은 다양한 투명 도전 물질을 포함할 수 있다. 일 예로, 제2 도전층(CL2)은 ITO, IZO 및 ITZO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)의 일단 및 타단으로부터 방출되는 빛이 제1 및 제2 컨택 전극(CE1, CE2)을 투과하여 표시 장치의 외부로 방출될 수 있게 된다.
제1 및 제2 컨택 전극(CE1, CE2) 상에는 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2)은 제1 및 제2 컨택 전극(CE1, CE2)과 제3 컨택 전극(CE3)을 절연시키는 역할을 할 수 있다. 제2 절연층(INS2)은 제1 및 제2 컨택 전극(CE1, CE2)을 커버하되, 발광 소자(LD)의 제3 반도체층(S3)과 중첩하는 개구부를 포함할 수 있다. 후술할 제3 컨택 전극(CE3)은 제2 절연층(INS2)의 개구부를 통해 제3 반도체층(S3)과 접속될 수 있다. 제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다.
제2 절연층(INS2) 상에는 제3 컨택 전극(CE3)이 배치될 수 있다. 제3 컨택 전극(CE3)은 제2 절연층(INS2)의 개구부 내에 배치될 수 있다. 제3 컨택 전극(CE3)은 발광 소자(LD)의 제3 반도체층(S3) 중첩하도록 배치될 수 있다. 제3 컨택 전극(CE3)은 절연막(INF)의 컨택홀(CH)을 통해 제3 반도체층(S3)과 접할 수 있다.
제3 컨택 전극(CE3)은 제1 및 제2 컨택 전극(CE1, CE2)과 다른 도전층으로 이루어질 수 있다. 예를 들어, 제3 컨택 전극(CE3)은 제3 도전층(CL3)으로 이루어질 수 있다. 제3 도전층(CL3)은 다양한 투명 도전 물질을 포함할 수 있다. 일 예로, 제3 도전층(CL3)은 ITO, IZO 및 ITZO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 제3 도전층(CL3)은 제2 도전층(CL2)과 동일한 물질로 이루어질 수 있으나, 반드시 이에 제한되는 것은 아니다.
제3 컨택 전극(CE3) 상에는 오버 코트층(OC)이 배치될 수 있다. 오버 코트층(OC)은 하부에 배치된 제1 내지 제3 도전층(CL1, CL2, CL3) 및 발광 소자(LD)를 커버할 수 있다. 오버 코트층(OC)은 하부에 배치된 다양한 구성들에 의해 발생된 단차를 완화시킬 수 있다. 오버 코트층(OC)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 오버 코트층(OC)은 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며 유기 절연막 및 무기 절연막을 포함하는 다중층으로 이루어질 수 있다.
상술한 실시예에 의하면, 표시 장치가 NPN 및/또는 PNP 접합의 발광 소자(LD)를 포함함으로써, 기존 편향 정렬로 인한 역방향 발광 소자의 미점등 불량을 방지할 수 있으므로, 재료 효율을 향상시킬 수 있다. 아울러, 역방향 발광 소자로 인한 발열 및 저항을 감소시킬 수 있으므로, 표시 패널(PNL)의 수명을 향상시킬 수 있다.
이하에서는 본 발명의 다른 실시예에 다른 표시 장치에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 13은 다른 실시예에 따른 화소를 나타내는 단면도이다.
도 13을 참조하면, 본 실시예에 따른 화소(PXL)는 제1 컨택 전극(CE1)과 제2 컨택 전극(CE2)이 서로 다른 도전층으로 이루어진다는 점에서 도 1 내지 도 12의 실시예와 상이하다.
구체적으로, 제1 컨택 전극(CE1)과 제2 컨택 전극(CE2)은 복수의 그룹으로 나뉘어 각 그룹 별로 기판(SUB)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수 있다. 예를 들어, 제1 컨택 전극(CE1)은 제2 도전층(CL2)으로 이루어지고, 제2 컨택 전극(CE2)은 제3 도전층(CL3)으로 이루어질 수 있다. 제2 도전층(CL2)(또는, 제1 컨택 전극(CE1)) 상에는 제2 절연층(INS2)이 배치되고, 제3 도전층(CL3)(또는, 제2 컨택 전극(CE2)) 상에는 제3 절연층(INS3)이 추가적으로 배치될 수 있다. 제2 도전층(CL2) 형성 이후 제2 절연층(INS2)을 형성하고, 제3 도전층(CL3) 형성 이후 제3 절연층(INS3)을 순차적으로 형성할 수 있다. 제2 절연층(INS2) 및 제3 절연층(INS3)은 제2 도전층(CL2)(또는, 제1 컨택 전극(CE1)) 및 제3 도전층(CL3)(또는, 제2 컨택 전극(CE2))을 각각 커버하며 상호 이격되어 배치될 수 있다. 예를 들어, 제2 절연층(INS2)과 제3 절연층(INS3)은 발광 소자(LD)의 제3 반도체층(S3)을 사이에 두고 상호 이격될 수 있다. 즉, 제2 절연층(INS2) 및 제3 절연층(INS3)은 제3 반도체층(S3)과 비중첩할 수 있다. 제2 절연층(INS2)과 제3 절연층(INS3)이 이격된 공간 내에는 제3 컨택 전극(CE3)이 배치될 수 있다. 제3 컨택 전극(CE3)은 제2 절연층(INS2) 및 제3 절연층(INS3) 상에 직접 배치될 수 있다. 제3 컨택 전극(CE3)은 제2 절연층(INS2)과 제3 절연층(INS3)이 이격된 공간 내에 배치되어 절연막(INF)의 컨택홀(CH)을 통해 제3 반도체층(S3)과 접할 수 있다. 제3 컨택 전극(CE3)은 제4 도전층(CL4)으로 이루어질 수 있다.
도 14는 또 다른 실시예에 따른 화소를 나타내는 단면도이다.
도 14를 참조하면, 본 실시예에 따른 화소(PXL)는 발광 소자(LD) 상에 배치된 고정층(AC)을 더 포함한다는 점에서 도 1 내지 도 12의 실시예와 상이하다.
구체적으로, 발광 소자(LD)의 일 영역 상에는 고정층(AC)이 배치될 수 있다. 예를 들어, 고정층(AC)은 발광 소자들(LD) 각각의 일단 및 타단을 노출하면서, 발광 소자(LD) 상부에 부분적으로 배치될 수 있다. 고정층(AC)은 각 화소(PXL)의 발광 영역 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 고정층(AC)을 형성하게 되면, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 또한, 고정층(AC)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다.
고정층(AC)은 제1 반도체층(S1)과 제1 컨택 전극(CE1) 사이에 배치된 제1 고정층(AC1), 및 제2 반도체층(S2)과 제2 컨택 전극(CE2) 사이에 배치된 제2 고정층(AC2)을 포함할 수 있다. 제1 고정층(AC1)과 제2 고정층(AC2)은 동일한 공정에 의해 동시에 형성될 수 있다. 제1 고정층(AC1)과 제2 고정층(AC2)은 상호 이격되어 배치될 수 있다. 예를 들어, 제1 고정층(AC1)과 제2 고정층(AC2)은 발광 소자(LD)의 제3 반도체층(S3)을 사이에 두고 상호 이격될 수 있다. 즉, 제1 고정층(AC1) 및 제2 고정층(AC2)은 제3 반도체층(S3)과 비중첩할 수 있다. 제1 고정층(AC1)과 제2 고정층(AC2)이 이격된 공간 내에는 제3 컨택 전극(CE3)이 배치될 수 있다. 제3 컨택 전극(CE3)은 제1 고정층(AC1)과 제2 고정층(AC2)이 이격된 공간 내에 배치되어 절연막(INF)의 컨택홀(CH)을 통해 제3 반도체층(S3)과 접할 수 있다.
도 15는 또 다른 실시예에 따른 화소를 나타내는 단면도이다.
도 15를 참조하면, 본 실시예에 따른 화소(PXL)는 제1 컨택 전극(CE1)과 제2 컨택 전극(CE2)이 서로 다른 도전층으로 이루어지고, 발광 소자(LD) 상에 배치된 고정층(AC)을 더 포함한다는 점에서 도 1 내지 도 12의 실시예와 상이하다.
구체적으로, 제1 컨택 전극(CE1)과 제2 컨택 전극(CE2)은 복수의 그룹으로 나뉘어 각 그룹 별로 기판(SUB)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수 있다. 예를 들어, 제1 컨택 전극(CE1)은 제2 도전층(CL2)으로 이루어지고, 제2 컨택 전극(CE2)은 제3 도전층(CL3)으로 이루어질 수 있다. 이 경우, 제2 도전층(CL2)(또는, 제1 컨택 전극(CE1)) 상에는 제2 절연층(INS2)이 배치되고, 제3 도전층(CL3)(또는, 제2 컨택 전극(CE2)) 상에는 제3 절연층(INS3)이 추가적으로 배치될 수 있다. 제2 도전층(CL2) 형성 이후 제2 절연층(INS2)을 형성하고, 제3 도전층(CL3) 형성 이후 제3 절연층(INS3)을 순차적으로 형성할 수 있다.
고정층(AC)은 발광 소자(LD)의 제1 반도체층(S1)과 제1 컨택 전극(CE1) 사이에 배치될 수 있다. 고정층(AC)은 발광 소자(LD)들의 정렬이 완료된 이후, 발광 소자(LD)들이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 도면에서는 고정층(AC)이 제1 반도체층(S1)과 제1 컨택 전극(CE1)(또는, 제2 도전층(CL2)) 사이에 부분적으로 배치되는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 즉, 제3 도전층(CL3) 형성 이후 제2 도전층(CL2)을 형성하는 경우, 고정층(AC)은 제2 반도체층(S2)과 제2 컨택 전극(CE2)(또는, 제3 도전층(CL3)) 사이에 부분적으로 배치될 수 있다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
PXL: 화소
ELT1: 제1 전극
ELT2: 제2 전극
ELT3: 제3 전극
CE1: 제1 컨택 전극
CE2: 제2 컨택 전극
CE3: 제3 컨택 전극
LD: 발광 소자
S1: 제1 반도체층
S2: 제2 반도체층
S3: 제3 반도체층

Claims (20)

  1. 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 제3 반도체층을 포함하는 발광 소자;
    상기 제1 반도체층과 전기적으로 연결된 제1 컨택 전극;
    상기 제2 반도체층과 전기적으로 연결된 제2 컨택 전극; 및
    평면상 상기 제1 컨택 전극과 상기 제2 컨택 전극 사이에 배치되고, 상기 제3 반도체층과 전기적으로 연결된 제3 컨택 전극을 포함하되,
    상기 제1 반도체층 및 상기 제2 반도체층은 제1 극성으로 도핑되고, 상기 제3 반도체층은 상기 제1 극성과 다른 제2 극성으로 도핑된 표시 장치.
  2. 제1 항에 있어서,
    상기 발광 소자는,
    상기 제1 반도체층과 상기 제3 반도체층 사이에 배치된 제1 활성층; 및
    상기 제2 반도체층과 상기 제3 반도체층 사이에 배치된 제2 활성층을 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 발광 소자는 적어도 상기 제1 활성층 및 상기 제2 활성층의 외면을 둘러싸는 절연막을 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 절연막은 상기 제3 반도체층의 일면을 노출시키는 컨택홀을 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제3 컨택 전극은 상기 컨택홀을 통해 상기 제3 반도체층과 직접 접하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 컨택 전극 및 상기 제2 컨택 전극은 제1 도전층으로 이루어지고,
    상기 제3 컨택 전극은 제2 도전층으로 이루어지고,
    상기 제1 도전층과 상기 제2 도전층 사이에는 절연층이 배치되는 표시 장치.
  7. 제6 항에 있어서,
    상기 절연층은 상기 제3 반도체층과 중첩하는 개구부를 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제3 컨택 전극은 상기 개구부 내에 배치되는 표시 장치.
  9. 제6 항에 있어서,
    상기 발광 소자와 상기 제1 도전층 사이에 배치된 고정층을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 고정층은 상기 제1 반도체층과 상기 제1 컨택 전극 사이에 배치된 제1 고정층, 및 상기 제2 반도체층과 상기 제2 컨택 전극 사이에 배치된 제2 고정층을 포함하는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 컨택 전극은 제1 도전층으로 이루어지고,
    상기 제2 컨택 전극은 제2 도전층으로 이루어지고,
    상기 제1 도전층을 커버하는 제1 절연층 및 상기 제2 도전층을 커버하는 제2 절연층을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층은 상기 제3 반도체층과 비중첩하는 표시 장치.
  13. 제11 항에 있어서,
    상기 제3 컨택 전극은 상기 제1 절연층 및 상기 제2 절연층 상에 직접 배치되는 표시 장치.
  14. 서로 이격된 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자;
    상기 제1 전극 및 상기 발광 소자의 일단과 접하는 제1 컨택 전극;
    상기 제2 전극 및 상기 발광 소자의 타단과 접하는 제2 컨택 전극; 및
    평면상 상기 제1 컨택 전극과 상기 제2 컨택 전극 사이에 배치된 제3 컨택 전극을 포함하되,
    상기 발광 소자는 반도체 코어, 및 상기 반도체 코어의 외면을 둘러싸는 절연막을 포함하고,
    상기 제3 컨택 전극은 상기 절연막을 관통하는 컨택홀을 통해 상기 반도체 코어와 접하는 표시 장치.
  15. 제14 항에 있어서,
    상기 반도체 코어는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 제3 반도체층을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제3 반도체층은 상기 제3 전극과 중첩하는 표시 장치.
  17. 제15 항에 있어서,
    상기 제3 컨택 전극은 상기 컨택홀을 통해 상기 제3 반도체층과 접하는 표시 장치.
  18. 제15 항에 있어서,
    상기 제1 컨택 전극은 상기 제1 반도체층과 접하고, 상기 제2 컨택 전극은 상기 제2 반도체층과 접하는 표시 장치.
  19. 제15 항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층은 제1 극성으로 도핑되고, 상기 제3 반도체층은 상기 제1 극성과 다른 제2 극성으로 도핑된 표시 장치.
  20. 제15 항에 있어서,
    상기 반도체 코어는,
    상기 제1 반도체층과 상기 제3 반도체층 사이에 배치된 제1 활성층; 및
    상기 제2 반도체층과 상기 제3 반도체층 사이에 배치된 제2 활성층을 더 포함하는 표시 장치.
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