KR20220007828A - 표시 장치 - Google Patents

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KR20220007828A
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layer
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최진우
김민우
송대호
양병춘
전형일
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치의 복수의 화소들은 각각, 제1 화소 전극, 상기 제1 화소 전극 상에 배치된 제1 연결 전극, 상기 제1 화소 전극과 이격된 제2 연결 전극, 상기 제2 연결 전극 상에 배치된 제2 화소 전극, 상기 제1 화소 전극과 상기 제1 연결 전극 사이에 배치된 복수의 제1 발광 소자들, 및 상기 제2 연결 전극과 상기 제2 화소 전극 사이에 배치된 복수의 제2 발광 소자들을 포함하되, 상기 제1 연결 전극은 상기 제2 연결 전극과 전기적으로 연결된다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 관한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 출광 효율이 향상된 표시 장치를 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 복수의 화소들은 각각, 제1 화소 전극, 상기 제1 화소 전극 상에 배치된 제1 연결 전극, 상기 제1 화소 전극과 이격된 제2 연결 전극, 상기 제2 연결 전극 상에 배치된 제2 화소 전극, 상기 제1 화소 전극과 상기 제1 연결 전극 사이에 배치된 복수의 제1 발광 소자들, 및 상기 제2 연결 전극과 상기 제2 화소 전극 사이에 배치된 복수의 제2 발광 소자들을 포함하되, 상기 제1 연결 전극은 상기 제2 연결 전극과 전기적으로 연결된다.
상기 제1 화소 전극과 상기 제2 연결 전극은 동일한 층에 배치될 수 있다.
상기 제1 연결 전극과 상기 제2 화소 전극은 동일한 층에 배치될 수 있다.
상기 제1 화소 전극 및 상기 제2 연결 전극 상에 배치되는 절연층을 더 포함할 수 있다.
상기 제1 연결 전극은 상기 절연층을 관통하는 컨택홀을 통해 상기 제2 연결 전극과 접할 수 있다.
상기 제1 발광 소자들은 상기 제1 화소 전극과 상기 제1 연결 전극 사이에 병렬 연결되어 제1 직렬 단을 이루고, 상기 제2 발광 소자들은 상기 제2 연결 전극과 상기 제2 화소 전극 사이에 병렬 연결되어 제2 직렬 단을 이룰 수 있다.
복수의 상기 제1 발광 소자들은 각각 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 중간층을 포함할 수 있다.
상기 제1 연결 전극은 상기 제2 반도체층 상에 직접 배치될 수 있다.
상기 제1 반도체층은 상기 제1 화소 전극과 전기적으로 연결되고, 상기 제2 반도체층은 상기 제1 연결 전극과 전기적으로 연결될 수 있다.
상기 제1 화소 전극과 상기 제1 반도체층 사이에 배치된 제1 컨택 전극을 더 포함할 수 있다.
복수의 상기 제2 발광 소자들은 각각 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 중간층을 포함할 수 있다.
상기 제2 화소 전극은 상기 제2 반도체층 상에 직접 배치될 수 있다.
상기 제1 반도체층은 상기 제2 연결 전극과 전기적으로 연결되고, 상기 제2 반도체층은 상기 제2 화소 전극과 전기적으로 연결될 수 있다.
상기 표시 장치는 상기 제2 연결 전극과 상기 제1 반도체층 사이에 배치된 제2 컨택 전극을 더 포함할 수 있다.
상기 표시 장치는 상기 제1 화소 전극과 전기적으로 연결된 제1 전원선, 및 상기 제2 화소 전극과 전기적으로 연결된 제2 전원선을 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 의하면, 발광 소자들을 직병렬 혼합 구조로 연결함으로써, 일부 발광 소자에서 오픈 불량이 발생하거나 일부의 직렬 단에서 쇼트 불량 등이 발생하더라도 화소의 암점 불량 가능성을 최소화할 수 있다. 즉, 표시 장치의 출광 효율을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4 및 도 5는 일 실시예에 따른 화소의 회로도들이다.
도 6은 일 실시예에 따른 화소의 개략적인 평면도이다.
도 7은 도 6의 A-A' 선을 기준으로 자른 단면도이다.
도 8은 다른 실시예에 따른 화소의 단면도이다.
본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 원기둥 형상의 막대형 발광 소자(LD)가 도시되었으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되는 것은 아니다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13)과, 제1 및 제2 반도체층들(11, 13)의 사이에 배치된 중간층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 일 방향을 따라 제1 반도체층(11), 중간층(12) 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)는 일 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 여기서, 막대 형상은 원기둥 또는 다각 기둥 등과 같이 폭 방향보다 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다.
실시예에 따라, 발광 소자(LD)는 마이크로미터(um) 단위의 크기를 갖는 마이크로 발광 다이오드(Micro LED)일 수 있다. 예를 들어, 발광 소자(LD)의 한 변의 길이는 100um 이하일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 발광 소자(LD)의 크기는 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치의 설계 조건에 따라 다양하게 변경될 수 있다.
제1 반도체층(11)은 적어도 하나의 p형 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제1 도전성 도펀트가 도핑된 p형 반도체 물질을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 반도체층(11)을 구성할 수 있다.
중간층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 중간층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlIn-GaN 등의 물질이 중간층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 중간층(12)을 구성할 수 있다. 중간층(12)은 제1 반도체층(11) 및 후술하는 제2 반도체층(13) 사이에 배치될 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압이 인가되면, 중간층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)는 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용될 수 있다.
제2 반도체층(13)은 중간층(12) 상에 배치되며, 제1 반도체층(11)의 타입과 상이한 타입의 반도체 물질을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 n형 반도체 물질을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제2 도전성 도펀트가 도핑된 n형 반도체 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 제2 반도체층(13)의 길이는 제1 반도체층(11)의 길이보다 길 수 있다.
실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 중간층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다.
실시예에 따라, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 길이 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 평면(즉, 상부면 및 하부면)은 커버하지 않고 노출할 수 있다. 몇몇 다른 실시예에서, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부 및 상기 양 단부와 인접한 반도체층들(11, 13)의 측부를 노출할 수도 있다.
실시예에 따라, 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 산화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층(예를 들어, 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층)으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 중간층(12), 제2 반도체층(13) 및/또는 절연막(INF) 외에도 추가적인 구성요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 중간층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체 물질 및/또는 전극층을 추가적으로 포함할 수 있다.
이하의 실시예들은 도 1 및 도 2에 도시된 발광 소자(LD)가 적용된 것을 예로서 설명되나, 통상의 기술자라면 다양한 형상의 발광 소자들을 실시예들에 적용할 수 있다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 도 3은 상술한 발광 소자(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히, 표시 장치에 구비되는 표시 패널(PNL)이 도시되어 있다.
도 3을 참조하면, 표시 패널(PNL)은 기판(SUB)과, 기판(SUB) 상에 정의된 복수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 기판(SUB)은 영상이 표시되는 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리를 따라 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되는 것은 아니며, 이들의 위치는 변경될 수도 있다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 예를 들어, 기판(SUB)은 하부 패널(예를 들어, 표시 패널(PNL)의 하판)의 베이스 부재를 구성할 수 있다.
실시예에 따라, 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 규정되어 복수의 화소(PXL)가 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
복수의 화소(PXL)들은 각각 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1 및 도 2의 실시예에 의한 적어도 하나의 발광 다이오드를 포함할 수 있다. 예를 들어, 복수의 화소(PXL)들은 각각 마이크로 스케일 정도로 작은 크기를 가지며 서로 병렬 및/또는 직렬로 연결된 복수의 발광 다이오드들을 포함할 수 있다. 복수의 발광 다이오드들은 화소(PXL)의 광원을 구성할 수 있다.
도 3에서는 화소(PXL)들이 표시 영역(DA)에서 스트라이프 형태로 배열되는 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 화소(PXL)들은 현재 공지된 펜타일(pentile) 형태 등 다양한 화소 배열 형태를 가지고 배치될 수 있다.
도 4 및 도 5는 일 실시예에 따른 화소의 회로도들이다. 도 4 및 도 5는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 대한 서로 다른 실시예들을 나타낸다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL) 및 표시 장치의 종류가 이에 한정되는 것은 아니다.
도 4 및 도 5를 참조하면, 복수의 화소(PXL)는 각각 데이터 신호에 대응하는 휘도의 광을 생성하는 발광부(EMU)를 포함할 수 있다. 또한, 화소(PXL)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
발광부(EMU)는 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
예를 들어, 발광부(EMU)는 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 화소 전극(PE1), 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 화소 전극(PE2), 및 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 서로 동일한 방향으로 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 화소 전극(PE1)은 애노드(anode) 전극일 수 있고, 제2 화소 전극(PE2)은 캐소드(cathode) 전극일 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다.
발광부(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광부(EMU)으로 공급할 수 있다. 발광부(EMU)으로 공급된 구동 전류는 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(PXC)의 구조가 도 4 및 도 5에 도시된 실시예들에 한정되는 것은 아니다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압(예컨대, 로우(Low) 전압)의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전될 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD)의 제1 화소 전극(PE1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어할 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
한편, 도 4 및 도 5에서는 데이터 신호를 화소(PXL) 내부로 전달하기 위한 제2 트랜지스터(T2), 상기 데이터 신호의 저장을 위한 스토리지 커패시터(Cst), 및 상기 데이터 신호에 대응하는 구동 전류를 발광 소자들(LD)로 공급하기 위한 제1 트랜지스터(T1)를 포함한 화소 회로(PXC)를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(T1)의 문턱 전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
또한, 도 4 및 도 5에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 반드시 이에 제한되는 것은 아니다. 즉, 화소 회로(PXC)에 포함된 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다. 또한, 화소 회로(PXC)는 실시예에 따라, 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 또한, 화소 회로(PXC)는 제1 및 제2 구동 전원들(VDD, VSS) 외에도 제3의 전원(예컨대, 초기화 전원)에 더 연결될 수도 있다.
발광 소자들(LD)은 도 4에 도시된 바와 같이 2개의 직렬 단(SET1, SET2)에 나뉘어 서로 직/병렬로 연결될 수 있다. 이 경우, 각각의 직렬 단(SET1, SET2)은 두 개의 전극들과, 상기 두 개의 전극들의 사이에 연결되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
예를 들어, 제1 직렬 단(SET1)은 제1 화소 전극(PE1), 제1 연결 전극(CE1) 및 제1 화소 전극(PE1)과 제1 연결 전극(CE1) 의 사이에 연결되는 적어도 하나의 제1 발광 소자(LD1)를 포함하고, 제2 직렬 단(SET2)은 제2 연결 전극(CE2), 제2 화소 전극(PE2) 및 제2 연결 전극(CE2)과 제2 화소 전극(PE2) 사이에 연결되는 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다.
발광부(EMU)의 첫 번째 전극, 일 예로 제1 화소 전극(PE1)은 발광부(EMU)의 애노드 전극일 수 있다. 그리고, 발광부(EMU)의 마지막 전극, 일 예로 제2 화소 전극(PE2)은 발광부(EMU)의 캐소드 전극일 수 있다.
발광부(EMU)의 나머지 전극들, 일 예로, 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)은 중간 전극(IET)을 구성할 수 있다. 예를 들어, 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)은 서로 일체 또는 비일체로 연결되어, 중간 전극(IET1)을 구성할 수 있다. 이 경우, 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)을 통합하여 하나의 중간 전극(IET1)으로 간주할 수도 있다.
한편, 도 4에서는 발광 소자들(LD)을 2단 직병렬 혼합 구조로 연결한 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 다른 실시예에서는 발광 소자들(LD)을 3단 이상의 직렬 또는 직병렬 혼합 구조로 연결할 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 발광 소자들(LD)은 3개의 직렬 단(SET1, SET2, SET3)에 나뉘어 서로 직병렬로 연결될 수 있다. 이 경우, 각각의 직렬 단(SET1, SET2, SET3)은 두 개의 전극들과, 상기 두 개의 전극들의 사이에 연결되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
예를 들어, 제1 직렬 단(SET1)은 제1 화소 전극(PE1), 제1 연결 전극(CE1) 및 제1 화소 전극(PE1)과 제1 연결 전극(CE1)의 사이에 연결되는 적어도 하나의 제1 발광 소자(LD1)를 포함하고, 제2 직렬 단(SET2)은 제2 연결 전극(CE2), 제3 연결 전극(CE3) 및 제2 연결 전극(CE2)과 제3 연결 전극(CE3) 사이에 연결되는 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 유사하게, 제3 직렬 단(SET3)은 제4 연결 전극(CE4), 제2 화소 전극(PE2) 및 제4 연결 전극(CE4)과 제2 화소 전극(PE2) 사이에 연결되는 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다.
발광부(EMU)의 첫 번째 전극, 일 예로 제1 화소 전극(PE1)은 발광부(EMU)의 애노드 전극일 수 있다. 그리고, 발광부(EMU)의 마지막 전극, 일 예로 제2 화소 전극(PE2)은 발광부(EMU)의 캐소드 전극일 수 있다.
발광부(EMU)의 나머지 전극들, 일 예로, 제1 연결 전극(CE1), 제2 연결 전극(CE2), 제3 연결 전극(CE3), 및 제4 연결 전극(CE4)은 각각의 중간 전극(IET1, IET2)을 구성할 수 있다. 예를 들어, 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)은 서로 일체 또는 비일체로 연결되어, 제1 중간 전극(IET1)을 구성할 수 있다. 유사하게, 제3 연결 전극(CE3) 및 제4 연결 전극(CE4)은 서로 일체 또는 비일체로 연결되어 제2 중간 전극(IET2)을 구성할 수 있다. 이 경우, 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)을 통합하여 하나의 제1 중간 전극(IET1)으로 간주하고, 제3 연결 전극(CE3) 및 제4 연결 전극(CE4)을 통합하여 하나의 제2 중간 전극(IET2)으로 간주할 수도 있다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 유효 광원으로 활용하여 발광부(EMU)를 구성한다고 할 때, 발광 소자들(LD)을 직렬 또는 직병렬 혼합 구조로 연결할 경우, 전력 효율을 향상시킬 수 있다. 예를 들어, 발광 소자들(LD)을 직렬 또는 직병렬로 연결한 발광부(EMU)에서는 발광 소자들(LD)을 병렬로만 연결한 발광부(미도시)에 비해 동일 전류로 보다 높은 휘도를 표현할 수 있다. 또한, 발광 소자들(LD)을 직렬 또는 직병렬로 연결한 발광부(EMU)에서는 발광 소자들(LD)을 병렬로 연결한 발광부에 비해 보다 낮은 구동 전류로 동일한 휘도를 표현할 수 있다.
또한, 발광 소자들(LD)을 직병렬 혼합 구조로 연결한 화소(PXL)에서는 일부 발광 소자(LD)에서 오픈 불량이 발생하거나, 일부의 직렬 단에서 쇼트 불량 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 소정의 휘도를 표현할 수 있기 때문에, 화소(PXL)의 암점 불량 가능성을 낮출 수 있다.
도 6은 일 실시예에 따른 화소의 개략적인 평면도이다. 도 7은 도 6의 A-A' 선을 기준으로 자른 단면도이다.
도 6에서는 각 화소(PXL)의 발광부(EMU)를 중심으로 화소(PXL)의 구조를 개략적으로 도시하였다. 다만, 실시예에 따라서, 각각의 화소(PXL)는 발광부(EMU)에 연결되는 회로 소자들(일 예로, 각각의 화소 회로(PXC)를 구성하는 복수의 회로 소자들)을 선택적으로 더 포함할 수 있다.
도 6 및 도 7을 참조하면, 각 화소(PXL)는 기판(SUB) 상에 배치된 화소 회로층(PCL) 및 발광 소자층(EML)을 포함할 수 있다.
화소 회로층(PCL)은 기판(SUB) 상에 순차적으로 적층된 제1 도전층, 제1 절연층(INS1), 반도체층, 제2 절연층(INS2), 제2 도전층, 제3 절연층(INS3), 제3 도전층, 제4 절연층(INS4), 제4 도전층, 및 제5 절연층(INS5)을 포함할 수 있다.
제1 도전층은 기판(SUB) 상에 배치되며, 백 게이트 전극(BML1)을 포함할 수 있다. 백 게이트 전극(BML1)은 제1 트랜지스터(T1)의 백 게이트 전극을 구성할 수 있다. 여기서, 제1 트랜지스터(T1)는 도 4 및 도 5를 참조하여 설명한 제1 트랜지스터(T1)일 수 있다. 한편, 제2 트랜지스터(T2)는 도 4 및 도 5를 참조하여 설명한 제2 트랜지스터(T2)이며, 백 게이트 전극을 제외하고 제1 트랜지스터(T1)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 제1 트랜지스터(T1)를 중심으로 화소 회로층(PCL)을 설명하기로 한다.
실시예에 따라, 제1 도전층 및 기판(SUB) 사이에는 버퍼층이 배치될 수 있다. 버퍼층은 기판(SUB)의 전면 상에 배치될 수 있다. 버퍼층은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다.
제1 절연층(INS1)은 기판(SUB) 및 제1 도전층 상에 배치될 수 있다. 제1 절연층(INS1)은 대체로 기판(SUB)의 전면에 걸쳐 배치될 수 있다.
제1 절연층(INS1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지 또는 벤조사이클로부텐 등의 유기 절연 물질을 포함할 수 있다. 제1 절연층(INS1)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
반도체층은 제1 절연층(INS1) 상에 배치될 수 있다. 반도체층은 제1 트랜지스터(T1)의 채널을 이루는 액티브층일 수 있다. 반도체층은 후술할 제1 트랜지스터 전극(또는, 소스 전극) 및 제2 트랜지스터 전극(또는, 드레인 전극)에 접촉되는 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다.
반도체층은 반도체 패턴(SCL)을 포함할 수 있다. 반도체 패턴(SCL)은 제1 트랜지스터(T1)(또는, 제2 트랜지스터(T2))의 채널을 구성할 수 있다.
반도체 패턴(SCL)은 산화물 반도체를 포함할 수 있다. 반도체 패턴(SCL)의 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 또한, 반도체 패턴(SCL)의 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 불순물로는 n형 불순물이 사용될 수 있다.
제2 절연층(INS2)(또는, 게이트 절연층)은 반도체층 및 제1 절연층(INS1) 상에 배치될 수 있다. 제2 절연층(INS2)은 대체로 기판(SUB)의 전면에 걸쳐 배치될 수 있다. 제2 절연층(INS2)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제2 절연층(INS2)은 제1 절연층(INS1)과 유사하게, 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다.
제2 도전층은 제2 절연층(INS2) 상에 배치될 수 있다. 제2 도전층은 게이트 전극(GE)(또는, 제1 도전 패턴) 및 제1 서브 전원선(PL2_1)을 포함할 수 있다. 또한, 제2 도전층은 트랜지스터의 게이트 전극(GE)과 연결되거나 게이트 전극(GE)을 구성하는 배선들(예를 들어, 주사선, 게이트선), 커패시터 전극들 등을 더 포함할 수도 있다. 게이트 전극(GE)은 반도체 패턴(SCL)과 중첩하여 배치되고, 제1 트랜지스터(T1)의 게이트 전극을 구성할 수 있다. 제1 서브 전원선(PL2_1)에는 도 4 및 도 5 등을 참조하여 설명한 제2 구동 전원(VSS)이 인가될 수 있다.
제2 도전층은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층은 단일막 또는 다층막 구조일 수 있다.
제3 절연층(INS3)(또는, 층간 절연층)은 제2 도전층 상에 배치되고, 대체로 기판(SUB)의 전면에 걸쳐 배치될 수 있다. 제3 절연층(INS3)은 제2 도전층과 제3 도전층을 절연시키는 역할을 하는 층간 절연막일 수 있다.
제3 절연층(INS3)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지 또는 벤조사이클로부텐 등의 유기 절연 물질을 포함할 수 있다. 제3 절연층(INS3)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제3 도전층은 제3 절연층(INS3) 상에 배치될 수 있다. 제3 도전층은 제1 트랜지스터 전극(ET1)(또는, 제2 도전 패턴), 제2 트랜지스터 전극(ET2)(또는, 제3 도전 패턴), 및 제2 서브 전원선(PL2_2)을 포함할 수 있다. 또한, 제3 도전층은 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2) 중 적어도 하나와 연결되는 배선들(예를 들어, 데이터선), 전원선들을 더 포함할 수도 있다.
제1 트랜지스터 전극(ET1)은 반도체 패턴(SCL)의 일부 영역(예를 들어, 제1 트랜지스터(T1)의 소스 영역)과 중첩하며, 컨택홀에 의해 노출된 반도체 패턴(SCL)의 일부 영역과 접속할 수 있다. 제1 트랜지스터 전극(ET1)은 제1 트랜지스터(T1)의 제1 전극(예를 들어, 소스 전극)을 구성할 수 있다.
유사하게, 제2 트랜지스터 전극(ET2)은 반도체 패턴(SCL)의 일부 영역(예를 들어, 제1 트랜지스터(T1)의 드레인 영역)과 중첩하며, 컨택홀에 의해 노출된 반도체 패턴(SCL)의 일부 영역과 접속할 수 있다. 제2 트랜지스터 전극(ET2)은 제1 트랜지스터(T1)의 제2 전극(예를 들어, 드레인 전극)을 구성할 수 있다.
제2 서브 전원선(PL2_2)은 컨택홀에 의해 노출된 제1 서브 전원선(PL2_1)과 접속할 수 있다. 제2 서브 전원선(PL2_2)은 제1 서브 전원선(PL2_1)과 함께, 화소(PXL)에 제2 구동 전원(VSS)을 공급하는 전원선을 구성할 수 있다.
제3 도전층은 제2 도전층과 유사하게, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층은 단일막 또는 다층막 구조일 수 있다.
제4 절연층(INS4)은 제3 도전층 상에 배치되고, 대체로 기판(SUB)의 전면에 걸쳐 배치될 수 있다. 제4 절연층(INS4)은 제3 도전층과 제4 도전층을 절연시키는 역할을 하는 층간 절연막일 수 있다. 제4 절연층(INS4)은 제3 절연층(INS3)과 유사하게, 무기 절연 물질이나 유기 절연 물질을 포함할 수 있다.
제4 도전층은 제4 절연층(INS4) 상에 배치될 수 있다. 제4 도전층은 제1 브리지 패턴(BRP1) 및 제2 브리지 패턴(BRP2)을 포함할 수 있다.
제1 브리지 패턴(BRP1)은 제1 트랜지스터(T1)의 제1 트랜지스터 전극(ET1)과 중첩하며, 컨택홀에 의해 노출된 제1 트랜지스터 전극(ET1)과 접속할 수 있다. 제1 브리지 패턴(BRP1)은 후술할 제1 화소 전극(PE1)과 제1 트랜지스터(T1)를 연결할 수 있다.
제2 브리지 패턴(BRP2)은 제2 서브 전원선(PL2_2)과 중첩하며, 컨택홀을 통해 노출된 제2 서브 전원선(PL2_2)과 접속할 수 있다. 제2 브리지 패턴(BRP2)은 후술할 제2 화소 전극(PE2)과 제2 서브 전원선(PL2_2)을 연결할 수 있다.
제5 절연층(INS5)은 제4 도전층 및 제4 절연층(INS4) 상에 배치될 수 있다. 제5 절연층(INS5)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다.
제5 절연층(INS5)에는 제1 브리지 패턴(BRP1)을 노출시키는 제1 컨택홀(CNT1) 및 제2 브리지 패턴(BRP2)을 노출시키는 제2 컨택홀(CNT2)이 형성될 수 있다.
제5 절연층(INS5) 상에는 발광 소자층(EML)이 배치될 수 있다.
발광 소자층(EML)은 제1 전극층(PE1, CE2), 제1 전극층(PE1, CE2) 상에 배치된 제2 전극층(CE1, PE2), 및 제1 전극층(PE1, CE2)과 제2 전극층(CE1, PE2) 사이에 배치된 복수의 발광 소자(LD1, LD2)들을 포함할 수 있다.
제1 전극층(PE1, CE2)은 화소 회로층(PCL)의 제5 절연층(INS5) 상에 배치될 수 있다. 제1 전극층(PE1, CE2)은 구리(Cu), 금(Au), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물과 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 산화아연(ZnO), 산화인듐(In2O3) 등 일함수가 높은 물질층이 적층된 적층막 구조를 가질 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 전극층(PE1, CE2)은 상술한 제1 화소 전극(PE1) 및 제2 연결 전극(CE2)을 포함할 수 있다. 제1 화소 전극(PE1) 및 제2 연결 전극(CE2)은 서로 분리되어 이격되도록 배치될 수 있다. 제1 화소 전극(PE1)은 제5 절연층(INS5)을 관통하는 제1 컨택홀(CNT1)을 통해 상술한 제1 브릿지 패턴(BRP1)과 전기적으로 연결되고, 제1 브릿지 패턴(BRP1)을 통해 제1 트랜지스터(T1)의 제1 트랜지스터 전극(ET1)과 전기적으로 연결될 수 있다. 제1 화소 전극(PE1)은 각 화소(PXL)의 애노드 전극일 수 있다.
제1 전극층(PE1, CE2) 상에는 복수의 발광 소자(LD1, LD2) 및 보호층(PVX)이 배치될 수 있다.
복수의 발광 소자(LD1, LD2)들은 제1 화소 전극(PE1) 상에 배치된 제1 발광 소자(LD1)들 및 제2 연결 전극(CE2) 상에 배치된 제2 발광 소자(LD2)들을 포함할 수 있다. 제1 발광 소자(LD1)들은 제1 화소 전극(PE1)과 제1 연결 전극(CE1) 사이에 배치될 수 있다. 제1 발광 소자(LD1)들의 일단은 제1 화소 전극(PE1)과 전기적으로 연결되고, 제1 발광 소자(LD1)들의 타단은 제1 연결 전극(CE1)과 전기적으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)들의 제1 반도체층(11)은 제1 화소 전극(PE1)과 전기적으로 연결되고, 제1 발광 소자(LD1)들의 제2 반도체층(13)은 제1 연결 전극(CE1)과 전기적으로 연결될 수 있다. 또한, 제2 발광 소자(LD2)들은 제2 연결 전극(CE2)과 제2 화소 전극(PE2) 사이에 배치될 수 있다. 제2 발광 소자(LD2)들의 일단은 제2 연결 전극(CE2)과 전기적으로 연결되고, 제2 발광 소자(LD2)들의 타단은 제2 화소 전극(PE2)과 전기적으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)들의 제1 반도체층(11)은 제2 연결 전극(CE2)과 전기적으로 연결되고, 제2 발광 소자(LD2)들의 제2 반도체층(13)은 제2 화소 전극(PE2)과 전기적으로 연결될 수 있다. 제1 발광 소자(LD1)들은 제1 화소 전극(PE1)과 제1 연결 전극(CE1) 사이에 병렬 연결되어 제1 직렬 단(도 4 등의 SET1)을 이루고, 제2 발광 소자(LD2)들은 제2 연결 전극(CE2)과 제2 화소 전극(PE2) 사이에 병렬 연결되어 제2 직렬 단(도 4 등의 SET2)을 이룰 수 있다. 이처럼 발광 소자(LD)들을 직병렬 혼합 구조로 연결함에 따라, 일부 발광 소자(LD)에서 오픈 불량이 발생하거나, 일부의 직렬 단(SET1, SET2)에서 쇼트 불량 등이 발생하더라도 화소(PXL)의 암점 불량 가능성을 최소화할 수 있음은 앞서 설명한 바와 같다.
보호층(PVX)은 발광 소자(LD)들을 둘러싸도록 배치될 수 있다. 보호층(PVX)은 발광 소자(LD) 등에 의한 단차를 방지하는 역할을 할 수 있다. 보호층(PVX)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(polyphenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
발광 소자(LD)들 및 보호층(PVX) 상에는 제2 전극층(CE1, PE2)이 배치될 수 있다. 제2 전극층(CE1, PE2)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 금속 박막으로 이루어질 수 있다. 또한, 제2 전극층(CE1, PE2)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다. 이에 따라, 제2 전극층(CE1, PE2)은 발광 소자(LD)에서 방출된 광을 투과시킬 수 있다.
제2 전극층(CE1, PE2)은 상술한 제1 연결 전극(CE1) 및 제2 화소 전극(PE2)을 포함할 수 있다. 제1 연결 전극(CE1) 및 제2 화소 전극(PE2)은 서로 분리되어 이격되도록 배치될 수 있다. 제1 연결 전극(CE1)은 제1 화소 전극(PE1) 및 제1 발광 소자(LD1)들 상에 배치될 수 있다. 제1 연결 전극(CE1)은 제1 발광 소자(LD1)들의 제2 반도체층(13) 상에 직접 배치될 수 있다. 또한, 제2 화소 전극(PE2)은 제2 연결 전극(CE2) 및 제2 발광 소자(LD2)들 상에 배치될 수 있다. 제2 화소 전극(PE2)은 제2 발광 소자(LD2)들의 제2 반도체층(13) 상에 직접 배치될 수 있다. 제1 연결 전극(CE1)은 제2 연결 전극(CE2)과 전기적으로 연결될 수 있다. 제1 연결 전극(CE1)은 상술한 보호층(PVX)을 관통하는 컨택홀을 통해 제2 연결 전극(CE2)과 접할 수 있다. 이에 따라, 제1 발광 소자(LD1)들과 제2 발광 소자(LD2)들이 전기적으로 연결될 수 있다. 제2 화소 전극(PE2)은 제5 절연층(INS5)을 관통하는 제2 컨택홀(CNT2)을 통해 상술한 제2 브릿지 패턴(BRP2)과 전기적으로 연결되고, 제2 브릿지 패턴(BRP2)을 통해 제1 및 제2 서브 전원선(PL2_1, PL2_2)과 전기적으로 연결될 수 있다. 제2 화소 전극(PE2)은 각 화소(PXL)의 캐소드 전극일 수 있다.
상술한 일 실시예에 따른 표시 장치에 의하면, 발광 소자(LD)들을 직병렬 혼합 구조로 연결함에 따라, 일부 발광 소자(LD)에서 오픈 불량이 발생하거나, 일부의 직렬 단(SET1, SET2)에서 쇼트 불량 등이 발생하더라도 화소(PXL)의 암점 불량 가능성을 최소화할 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 8은 다른 실시예에 따른 화소의 단면도이다. 도 8은 도 6의 A-A'선에 대응되는 단면을 나타낸다.
도 8을 참조하면, 본 실시예에 따른 표시 장치는 발광 소자(LD)들 하부에 배치된 컨택 전극(CTE1, CTE2)들을 더 포함한다는 점에서 도 1 내지 도 7의 실시예와 상이하다.
구체적으로, 컨택 전극(CTE1, CTE2)은 제1 전극층(PE1, CE2)과 발광 소자(LD)들 사이에 배치될 수 있다. 컨택 전극(CTE1, CTE2)은 제1 화소 전극(PE1)과 제1 발광 소자(LD1)들 사이에 배치된 제1 컨택 전극(CTE1) 및 제2 연결 전극(CE2)과 제2 발광 소자(LD2)들 사이에 배치된 제2 컨택 전극(CTE2)을 포함할 수 있다. 제1 발광 소자(LD1)들은 제1 컨택 전극(CTE1)을 통해 제1 화소 전극(PE1)에 용이하게 부착될 수 있다. 또한, 제2 발광 소자(LD2)들은 제2 컨택 전극(CTE2)을 통해 제2 연결 전극(CE2)에 용이하게 부착될 수 있다. 이 경우, 제1 컨택 전극(CTE1)은 제1 화소 전극(PE1)과 제1 발광 소자(LD1)들의 제1 반도체층(11) 사이에 직접 배치되어, 제1 화소 전극(PE1)의 일면과 제1 발광 소자(LD1)들의 제1 반도체층(11)과 직접 접할 수 있다. 또한, 제2 컨택 전극(CTE2)은 제2 연결 전극(CE2)과 제2 발광 소자(LD2)들의 제1 반도체층(11) 사이에 직접 배치되어, 제2 연결 전극(CE2)의 일면과 제2 발광 소자(LD2)들의 제1 반도체층(11)과 직접 접할 수 있다. 컨택 전극(CTE1, CTE2)은 금속 또는 금속 산화물을 포함할 수 있다. 예를 들어, 컨택 전극(CTE1, CTE2)은 구리(Cu), 금(Au), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 인듐 주석 산화물(ITO) 및 이들의 산화물 또는 합금 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
LD: 발광 소자
11: 제1 반도체층
12: 중간층
13: 제2 반도체층
PXL: 화소들
PE1: 제1 화소 전극
PE2: 제2 화소 전극
CE1: 제1 연결 전극
CE2: 제2 연결 전극

Claims (15)

  1. 복수의 화소들은 각각,
    제1 화소 전극;
    상기 제1 화소 전극 상에 배치된 제1 연결 전극;
    상기 제1 화소 전극과 이격된 제2 연결 전극;
    상기 제2 연결 전극 상에 배치된 제2 화소 전극;
    상기 제1 화소 전극과 상기 제1 연결 전극 사이에 배치된 복수의 제1 발광 소자들; 및
    상기 제2 연결 전극과 상기 제2 화소 전극 사이에 배치된 복수의 제2 발광 소자들을 포함하되,
    상기 제1 연결 전극은 상기 제2 연결 전극과 전기적으로 연결된 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 화소 전극과 상기 제2 연결 전극은 동일한 층에 배치되는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 연결 전극과 상기 제2 화소 전극은 동일한 층에 배치되는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 화소 전극 및 상기 제2 연결 전극 상에 배치되는 절연층을 더 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 연결 전극은 상기 절연층을 관통하는 컨택홀을 통해 상기 제2 연결 전극과 접하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 발광 소자들은 상기 제1 화소 전극과 상기 제1 연결 전극 사이에 병렬 연결되는 제1 직렬 단을 이루고,
    상기 제2 발광 소자들은 상기 제2 연결 전극과 상기 제2 화소 전극 사이에 병렬 연결되는 제2 직렬 단을 이루는 표시 장치.
  7. 제1 항에 있어서,
    복수의 상기 제1 발광 소자들은 각각 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 중간층을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 연결 전극은 상기 제2 반도체층 상에 직접 배치되는 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 반도체층은 상기 제1 화소 전극과 전기적으로 연결되고, 상기 제2 반도체층은 상기 제1 연결 전극과 전기적으로 연결되는 표시 장치.
  10. 제7 항에 있어서,
    상기 제1 화소 전극과 상기 제1 반도체층 사이에 배치된 제1 컨택 전극을 더 포함하는 표시 장치.
  11. 제1 항에 있어서,
    복수의 상기 제2 발광 소자들은 각각 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 중간층을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 화소 전극은 상기 제2 반도체층 상에 직접 배치되는 표시 장치.
  13. 제11 항에 있어서,
    상기 제1 반도체층은 상기 제2 연결 전극과 전기적으로 연결되고, 상기 제2 반도체층은 상기 제2 화소 전극과 전기적으로 연결되는 표시 장치.
  14. 제11 항에 있어서,
    상기 제2 연결 전극과 상기 제1 반도체층 사이에 배치된 제2 컨택 전극을 더 포함하는 표시 장치.
  15. 제1 항에 있어서,
    상기 제1 화소 전극과 전기적으로 연결된 제1 전원선; 및
    상기 제2 화소 전극과 전기적으로 연결된 제2 전원선을 더 포함하는 표시 장치.
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* Cited by examiner, † Cited by third party
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JPS5914330Y2 (ja) 1979-09-14 1984-04-26 株式会社東芝 包装箱装置
JP5643720B2 (ja) 2011-06-30 2014-12-17 株式会社沖データ ディスプレイモジュール及びその製造方法と表示装置
US10490534B2 (en) 2016-05-20 2019-11-26 Innolux Corporation Display device with LED pixels
KR20200001655A (ko) * 2018-06-27 2020-01-07 삼성디스플레이 주식회사 표시 장치
KR102605335B1 (ko) * 2018-06-27 2023-11-27 삼성디스플레이 주식회사 발광 표시 장치 및 그의 제조 방법
KR102536844B1 (ko) 2018-10-15 2023-05-30 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20200085977A (ko) * 2019-01-07 2020-07-16 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20200137059A (ko) * 2019-05-28 2020-12-09 삼성디스플레이 주식회사 표시 장치 및 표시 장치 제조 방법

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