KR20230131327A - 트랜지스터 및 표시 장치 - Google Patents

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KR20230131327A
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layer
electrode
disposed
light emitting
light
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KR1020220027506A
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이종찬
김진택
김현
박정수
이성진
정웅희
홍정은
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삼성디스플레이 주식회사
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Abstract

표시 장치 및 트랜지스터가 제공된다. 표시 장치는 기판 상에 배치된 반도체 패턴, 상기 반도체 패턴 상에 배치되며 개구 영역을 포함하는 절연층, 상기 절연층 상에 배치된 게이트 전극, 소스 전극, 및 드레인 전극, 상기 게이트 전극, 소스 전극, 및 드레인 전극 상에 배치되며, 서로 이격된 전극들, 및 상기 전극들 사이에 배치된 발광 소자들을 포함하며, 상기 소스 전극은 상기 개구 영역을 통해 상기 반도체 패턴의 도체화 영역과 접하고, 상기 반도체 패턴은 상기 개구 영역과 중첩하는 홀을 포함한다.

Description

트랜지스터 및 표시 장치 {TRANSISTOR AND DISPLAY DEVICE}
본 발명은 트랜지스터 및 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 제조 공정을 간소화하고 소자 신뢰성을 향상시킬 수 있는 트랜지스터 및 표시 장치를 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 배치된 반도체 패턴, 상기 반도체 패턴 상에 배치되며 개구 영역을 포함하는 절연층, 상기 절연층 상에 배치된 게이트 전극, 소스 전극, 및 드레인 전극, 상기 게이트 전극, 소스 전극, 및 드레인 전극 상에 배치되며, 서로 이격된 전극들, 및 상기 전극들 사이에 배치된 발광 소자들을 포함하며, 상기 소스 전극은 상기 개구 영역을 통해 상기 반도체 패턴의 도체화 영역과 접하고, 상기 반도체 패턴은 상기 개구 영역과 중첩하는 홀을 포함한다.
상기 게이트 전극, 상기 소스 전극, 및 상기 드레인 전극은 동일한 층에 배치될 수 있다.
상기 표시 장치는 상기 반도체 패턴의 상기 도체화 영역은 상기 소스 전극에 의해 노출된 테일부를 더 포함할 수 있다.
상기 소스 전극은 제1 층, 및 상기 제1 층 상에 배치된 제2 층을 포함하며, 상기 제1 층은 상기 제2 층에 의해 노출된 테일부를 더 포함할 수 있다.
상기 표시 장치는 상기 기판과 상기 반도체 패턴 사이에 배치된 하부 도전층을 더 포함할 수 있다.
상기 소스 전극은 상기 하부 도전층과 접할 수 있다.
상기 표시 장치는 상기 전극들 상에 배치된 뱅크를 더 포함할 수 있다.
상기 전극들은 상기 뱅크 사이에 배치될 수 있다.
상기 표시 장치는 상기 발광 소자들의 제1 단부 상에 배치된 제1 연결 전극, 및 상기 발광 소자들의 제2 단부 상에 배치된 제2 연결 전극을 더 포함할 수 있다.
상기 제1 연결 전극과 상기 제2 연결 전극은 동일한 층에 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 트랜지스터는 기판 상에 배치된 반도체 패턴, 상기 반도체 패턴 상에 배치되며 제1 개구 영역을 포함하는 절연층, 및 상기 절연층 상에 배치된 게이트 전극, 소스 전극, 및 드레인 전극을 포함하며, 상기 소스 전극은 상기 제1 개구 영역을 통해 상기 반도체 패턴의 제1 영역과 접하고, 상기 반도체 패턴은 상기 제1 개구 영역과 중첩하는 제1 홀을 포함한다.
상기 게이트 전극, 상기 소스 전극, 및 상기 드레인 전극은 동일한 층에 배치될 수 있다.
상기 트랜지스터는 상기 반도체 패턴의 상기 제1 영역은 상기 소스 전극에 의해 노출된 제1 테일부를 더 포함할 수 있다.
상기 소스 전극은 제1 층, 및 상기 제1 층 상에 배치된 제2 층을 포함하며, 상기 제1 층은 상기 제2 층에 의해 노출된 테일부를 더 포함할 수 있다.
상기 절연층은 제2 개구 영역을 더 포함하며, 상기 드레인 전극은 상기 제2 개구 영역을 통해 상기 반도체 패턴의 제2 영역과 접할 수 있다.
상기 반도체 패턴은 상기 제2 개구 영역과 중첩하는 제2 홀을 더 포함할 수 있다.
상기 반도체 패턴의 상기 제2 영역은 상기 드레인 전극에 의해 노출된 제2 테일부를 더 포함할 수 있다.
상기 게이트 전극은 상기 제1 개구 영역과 상기 제2 개구 영역 사이에 배치될 수 있다.
상기 트랜지스터는 상기 기판과 상기 반도체 패턴 사이에 배치된 하부 도전층을 더 포함할 수 있다.
상기 소스 전극은 상기 하부 도전층과 접할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 실시예에 의하면, 게이트 전극, 제1 트랜지스터 전극, 및/또는 제2 트랜지스터 전극을 동시에 형성하여 마스크 수를 저감하고 제조 공정을 간소화할 수 있다. 또한, 게이트 전극, 제1 트랜지스터 전극, 및/또는 제2 트랜지스터 전극을 식각하는 과정에서 반도체 패턴에 형성된 홀의 크기 등을 조절하여 트랜지스터의 특성 및 저항을 제어할 수 있으므로 신뢰성을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 발광 소자를 나타내는 사시도이다.
도 2는 일 실시예에 따른 발광 소자를 나타내는 단면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4는 일 실시예에 따른 화소를 나타내는 회로도이다.
도 5 및 도 6은 일 실시예에 따른 화소를 나타내는 평면도들이다.
도 7은 도 5의 A-A' 선을 기준으로 자른 단면도이다.
도 8은 도 5의 B-B' 선을 기준으로 자른 단면도이다.
도 9는 도 6의 C-C' 선을 기준으로 자른 단면도이다.
도 10은 도 6의 D-D' 선을 기준으로 자른 단면도이다.
도 11은 일 실시예에 따른 트랜지스터를 나타내는 평면도이다.
도 12 내지 도 14는 도 11의 E-E' 선을 기준으로 자른 단면도들이다.
도 15는 일 실시예에 따른 제1 내지 제3 화소들을 나타내는 단면도이다.
도 16은 일 실시예에 따른 화소의 단면도이다.
도 17 내지 도 20은 일 실시예에 따른 트랜지스터의 제조 방법의 공정 단계별 단면도들이다.
본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, "연결" 또는 "접속"이라 함은 물리적 및/또는 전기적인 연결 또는 접속을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결 또는 접속과 일체형 또는 비일체형 연결 또는 접속을 포괄적으로 의미할 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1은 일 실시예에 따른 발광 소자를 나타내는 사시도이다. 도 2는 일 실시예에 따른 발광 소자를 나타내는 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 전극층(14)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 형성될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 제2 단부(EP2)에는 제2 반도체층(13)이 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 종횡비가 1보다 큰 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 한정되는 것은 아니다.
발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 p형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, 또는 AlN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제1 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질이 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11)과 제2 반도체층(13) 사이에 배치될 수 있다. 활성층(12)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(multi quantum well, MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 활성층(12)은 GaN, InGaN, InAlGaN, AlGaN, 또는 AlN 등을 포함할 수 있으며, 이외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제2 반도체층(13)은 n형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, 또는 AlN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질로 제2 반도체층(13)을 구성할 수 있다.
전극층(14)은 발광 소자(LD)의 제1 단부(EP1) 및/또는 제2 단부(EP2) 상에 배치될 수 있다. 도 2에서는 제1 반도체층(11) 상에 전극층(14)이 형성되는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제2 반도체층(13) 상에 별도의 전극층이 더 배치될 수 있다.
전극층(14)은 투명한 금속 또는 투명한 금속 산화물을 포함할 수 있다. 일 예로, 전극층(14)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 및 아연 주석 산화물(ZTO) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 이와 같이, 전극층(14)이 투명한 금속 또는 투명한 금속 산화물로 이루어지는 경우, 발광 소자(LD)의 활성층(12)에서 생성된 광이 전극층(14)을 통과하여 발광 소자(LD)의 외부로 방출될 수 있다.
발광 소자(LD)의 표면 상에는 절연막(INF)이 제공될 수 있다. 절연막(INF)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 전극층(14)의 표면 상에 직접 배치될 수 있다. 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 실시예에 따라, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 인접한 전극층(14) 및/또는 제2 반도체층(13)의 측부를 노출할 수 있다.
절연막(INF)은 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(INF)은 발광 소자들(LD)의 표면 결함을 최소화하여 발광 소자들(LD)의 수명 및 발광 효율을 향상시킬 수 있다.
절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 예를 들어, 절연막(INF)은 이중층으로 구성되며, 상기 이중층을 구성하는 각 층은 서로 상이한 물질을 포함할 수 있다. 일 예로, 절연막(INF)은 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(INF)은 생략될 수도 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3에서는 도 1 및 도 2의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다.
설명의 편의를 위해 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 스캔 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 3을 참조하면, 표시 패널(PNL) 및 이를 형성하기 위한 베이스층(BSL)은 영상을 표시하기 위한 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상이 표시되는 화면을 구성할 수 있고, 비표시 영역(NDA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
표시 영역(DA)에는 화소 유닛(PXU)이 배치될 수 있다. 화소 유닛(PXU)은 제1 화소(PXL1), 제2 화소(PXL2) 및/또는 제3 화소(PXL3)를 포함할 수 있다. 이하에서는, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3) 중 적어도 하나의 화소를 임의로 지칭하거나 두 종류 이상의 화소들을 포괄적으로 지칭할 때, "화소(PXL)" 또는 "화소들(PXL)"이라 하기로 한다.
화소들(PXL)은 스트라이프(stripe) 또는 펜타일(PENTILETM) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 광을 방출하는 두 종류 이상의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는 제1 색의 광을 방출하는 제1 화소들(PXL1), 제2 색의 광을 방출하는 제2 화소들(PXL2), 및 제3 색의 광을 방출하는 제3 화소들(PXL3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 각각 소정 색의 광을 방출하는 화소일 수 있다. 실시예에 따라, 제1 화소(PXL1)는 적색의 광을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 광을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 광을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 서로 동일한 색의 광을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터층을 포함함으로써, 각각 제1 색, 제2 색, 및 제3 색의 광을 방출할 수 있다. 다른 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 각각 제1 색의 발광 소자, 제2 색의 발광 소자, 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색, 및 제3 색의 광을 방출할 수도 있다. 다만, 각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 즉, 각각의 화소(PXL)가 방출하는 광의 색은 다양하게 변경될 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은 도 1 및 도 2의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노미터 스케일 내지 마이크로미터 스케일 정도로 작은 크기를 가지는 초소형 기둥형 발광 소자들(LD)을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 이외에도 다양한 종류의 발광 소자(LD)가 화소(PXL)의 광원으로 이용될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 4는 일 실시예에 따른 화소를 나타내는 회로도이다.
도 4에 도시된 화소(PXL)는 도 3의 표시 패널(PNL)에 구비된 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3) 중 어느 하나일 수 있다. 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4를 참조하면, 화소(PXL)는 각각 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU) 및 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 발광부(EMU)의 사이에 연결될 수 있다. 또한, 화소 회로(PXC)는 해당 화소(PXL)의 주사선(SL) 및 데이터선(DL)에 연결되어, 주사선(SL) 및 데이터선(DL)으로부터 공급되는 주사 신호 및 데이터 신호에 대응하여 발광부(EMU)의 동작을 제어할 수 있다. 또한, 화소 회로(PXC)는 센싱 신호선(SSL) 및 센싱선(SENL)에 선택적으로 더 연결될 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원(VDD)과 제1 연결 전극(ELT1) 사이에 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다. 즉, 제1 트랜지스터(M1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 도전층(BML)("하부 전극", "백 게이트 전극" 또는 "하부 차광층"이라고도 함)을 선택적으로 포함할 수 있다. 제1 트랜지스터(M1)의 게이트 전극과 하부 도전층(BML)은 절연층을 사이에 두고 서로 중첩될 수 있다. 일 실시예에서, 하부 도전층(BML)은 제1 트랜지스터(M1)의 일 전극, 일 예로 소스 또는 드레인 전극에 연결될 수 있다.
제1 트랜지스터(M1)가 하부 도전층(BML)을 포함하는 경우, 화소(PXL) 구동 시에 제1 트랜지스터(M1)의 하부 도전층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 일 예로, 하부 도전층(BML)을 제1 트랜지스터(M1)의 소스 전극에 연결하여 소스-싱크 기술을 적용함으로써, 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시킬 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 도전층(BML)을 배치할 경우, 하부 도전층(BML)이 차광 패턴의 역할을 하면서 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다. 다만, 하부 도전층(BML)의 기능 및/또는 활용 방식이 이에 제한되는 것은 아니다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 연결할 수 있다.
각각의 프레임 기간마다 해당 프레임의 데이터 신호가 데이터선(DL)으로 공급되고, 상기 데이터 신호는 게이트-온 전압의 주사 신호가 공급되는 기간 동안 턴-온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다. 즉, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결되고, 다른 전극은 제1 트랜지스터(M1)의 제2 전극에 연결될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전할 수 있다.
제3 트랜지스터(M3)는 제1 연결 전극(ELT1)(또는, 제1 트랜지스터(M1)의 제2 전극)과 센싱선(SENL)의 사이에 연결될 수 있다. 제3 트랜지스터(M3)의 게이트 전극은 센싱 신호선(SSL)에 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 신호선(SSL)에 공급되는 센싱 신호에 따라 제1 연결 전극(ELT1)에 인가된 전압 값을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 전달된 전압 값은 외부 회로(일 예로, 타이밍 제어부)에 제공될 수 있고, 상기 외부 회로는 제공된 전압 값에 기초하여 각 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 4에서는 화소 회로(PXC)에 포함되는 트랜지스터들을 모두 n형 트랜지스터들로 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 p형 트랜지스터로 변경될 수도 있다.
또한, 화소(PXL)의 구조 및 구동 방식은 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 4에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
일 예로, 화소 회로(PXC)는 제3 트랜지스터(M3)를 포함하지 않을 수 있다. 또한, 화소 회로(PXC)는 제1 트랜지스터(M1)의 문턱 전압 등을 보상하기 위한 보상 트랜지스터, 제1 노드(N1) 및/또는 제1 연결 전극(ELT1)의 전압을 초기화하기 위한 초기화 트랜지스터, 발광부(EMU)로 구동 전류가 공급되는 기간을 제어하기 위한 발광 제어 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 더 포함할 수도 있다.
발광부(EMU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD), 일 예로, 복수의 발광 소자들(LD)을 포함할 수 있다.
예를 들어, 발광부(EMU)는 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 연결되는 제1 연결 전극(ELT1), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제5 연결 전극(ELT5), 및 제1 및 제5 연결 전극들(ELT1, ELT5)의 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다.
일 실시예에서, 발광부(EMU)는 적어도 하나의 직렬 단을 포함할 수 있다. 각각의 직렬 단은, 한 쌍의 전극들(일 예로, 두 개의 전극들)과, 상기 한 쌍의 전극들의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 발광부(EMU)를 구성하는 직렬 단의 개수, 및 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다. 일 예로, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 상기 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다.
예를 들어, 발광부(EMU)는 적어도 하나의 제1 발광 소자(LD1)를 포함하는 제1 직렬 단, 적어도 하나의 제2 발광 소자(LD2)를 포함하는 제2 직렬 단, 적어도 하나의 제3 발광 소자(LD3)를 포함하는 제3 직렬 단, 및 적어도 하나의 제4 발광 소자(LD4)를 포함하는 제4 직렬 단을 포함할 수 있다.
제1 직렬 단은 제1 연결 전극(ELT1) 및 제2 연결 전극(ELT2)과, 제1 및 제2 연결 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 각각의 제1 발광 소자(LD1)는 제1 및 제2 연결 전극들(ELT1, ELT2)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 연결 전극(ELT1)에 연결되고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제2 연결 전극(ELT2)에 연결될 수 있다.
제2 직렬 단은 제2 연결 전극(ELT2) 및 제3 연결 전극(ELT3)과, 제2 및 제3 연결 전극들(ELT2, ELT3)의 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는 제2 및 제3 연결 전극들(ELT2, ELT3)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제2 연결 전극(ELT2)에 연결되고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제3 연결 전극(ELT3)에 연결될 수 있다.
제3 직렬 단은 제3 연결 전극(ELT3) 및 제4 연결 전극(ELT4)과, 제3 및 제4 연결 전극들(ELT3, ELT4)의 사이에 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다. 각각의 제3 발광 소자(LD3)는 제3 및 제4 연결 전극들(ELT3, ELT4)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제3 발광 소자(LD3)의 제1 단부(EP1)는 제3 연결 전극(ELT3)에 연결되고, 제3 발광 소자(LD3)의 제2 단부(EP2)는 제4 연결 전극(ELT4)에 연결될 수 있다.
제4 직렬 단은 제4 연결 전극(ELT4) 및 제5 연결 전극(ELT5)과, 제4 및 제5 연결 전극들(ELT4, ELT5)의 사이에 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함할 수 있다. 각각의 제4 발광 소자(LD4)는 제4 및 제5 연결 전극들(ELT4, ELT5)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제4 발광 소자(LD4)의 제1 단부(EP1)는 제4 연결 전극(ELT4)에 연결되고, 제4 발광 소자(LD4)의 제2 단부(EP2)는 제5 연결 전극(ELT5)에 연결될 수 있다.
발광부(EMU)의 첫 번째 전극, 일 예로 제1 연결 전극(ELT1)은 발광부(EMU)의 애노드 전극일 수 있다. 발광부(EMU)의 마지막 전극, 일 예로 제5 연결 전극(ELT5)은 발광부(EMU)의 캐소드 전극일 수 있다.
발광부(EMU)의 나머지 전극, 일 예로, 제2 연결 전극(ELT2), 제3 연결 전극(ELT3) 및/또는 제4 연결 전극(ELT4)은 각각의 중간 전극을 구성할 수 있다. 예를 들어, 제2 연결 전극(ELT2)은 제1 중간 전극(IET1)을 구성하고, 제3 연결 전극(ELT3)은 제2 중간 전극(IET2)을 구성하며, 제4 연결 전극(ELT4)은 제3 중간 전극(IET3)을 구성할 수 있다.
발광 소자들(LD)을 직/병렬 구조로 연결할 경우, 동일 개수의 발광 소자들(LD)을 병렬로만 연결하는 경우에 비해 전력 효율을 향상시킬 수 있다. 또한, 발광 소자들(LD)을 직/병렬 구조로 연결한 화소(PXL)에서는 일부의 직렬 단에서 쇼트 결함 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 소정의 휘도를 표현할 수 있으므로 화소(PXL)의 암점 불량 가능성을 낮출 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 발광 소자들(LD)을 직렬로만 연결하여 발광부(EMU)를 구성하거나, 병렬로만 연결하여 발광부(EMU)를 구성할 수도 있다.
발광 소자들(LD)은 각각 적어도 하나의 전극(일 예로, 제1 연결 전극(ELT1)), 화소 회로(PXC) 및/또는 제1 전원선(PL1) 등을 경유하여 제1 전원(VDD)에 연결되는 제1 단부(EP1)(일 예로, p형 단부)와, 적어도 하나의 다른 전극(일 예로, 제5 연결 전극(ELT5)) 및 제2 전원선(PL2) 등을 경유하여 제2 전원(VSS)에 연결되는 제2 단부(EP2)(일 예로, n형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결될 수 있다. 순방향으로 연결된 발광 소자들(LD)은 발광부(EMU)의 유효 광원들을 구성할 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 구동 전류가 공급될 때 상기 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 구동 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도를 표현할 수 있게 된다.
도 5 및 도 6은 일 실시예에 따른 화소를 나타내는 평면도들이다. 도 7은 도 5의 A-A' 선을 기준으로 자른 단면도이다. 도 8은 도 5의 B-B' 선을 기준으로 자른 단면도이다. 도 9는 도 6의 C-C' 선을 기준으로 자른 단면도이다. 도 10은 도 6의 D-D' 선을 기준으로 자른 단면도이다. 도 11은 일 실시예에 따른 트랜지스터를 나타내는 평면도이다. 도 12 내지 도 14는 도 11의 E-E' 선을 기준으로 자른 단면도들이다.
일 예로, 도 5 및 도 6은 도 3의 화소 유닛(PXU)을 구성하는 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 중 어느 하나일 수 있으며, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다. 또한, 도 5 및 도 6에서는 각각의 화소(PXL)가 도 4에 도시된 바와 같이, 4개의 직렬 단에 배치된 발광 소자들(LD)을 포함하는 실시예를 개시하나, 각 화소(PXL)의 직렬 단의 개수는 실시예에 따라 다양하게 변경될 수도 있다.
이하에서, 제1 내지 제4 발광 소자들(LD1, LD2, LD3, LD4) 중 하나 이상의 발광 소자를 임의로 지칭하거나, 두 종류 이상의 발광 소자들을 포괄적으로 지칭할 때, "발광 소자(LD)" 또는 "발광 소자들(LD)"이라 하기로 한다. 또한, 제1 내지 제3 전극들(ALE1, ALE2, ALE3)을 비롯한 전극들 중 적어도 하나의 전극을 임의로 지칭할 때, "전극(ALE)" 또는 "전극들(ALE)"이라 하고, 제1 내지 제5 연결 전극들(ELT1, ELT2, ELT3, ELT4, ELT5)을 비롯한 전극들 중 적어도 하나의 전극을 임의로 지칭할 때, "연결 전극(ELT)" 또는 "연결 전극들(ELT)"이라 하기로 한다.
도 5 및 도 6을 참조하면, 화소(PXL)는 각각 발광 영역(EA)과 비발광 영역(NEA)을 포함할 수 있다. 발광 영역(EA)은 발광 소자들(LD)을 포함하여 빛을 방출할 수 있는 영역일 수 있다. 비발광 영역(NEA)은 발광 영역(EA)을 둘러싸도록 배치될 수 있다.
비발광 영역(NEA)에는 뱅크(BNK)가 배치될 수 있다. 실시예에 따라, 뱅크(BNK)는 발광 영역(EA)에도 부분적으로 배치될 수 있다.
뱅크(BNK)는 각 화소들(PXL)에 발광 소자들(LD)을 공급하는 단계에서 발광 소자들(LD)이 공급되어야 할 영역을 규정하는 댐 구조물을 형성할 수 있다. 예를 들어, 뱅크(BNK)에 의해 구획된 영역에 원하는 종류 및/또는 양의 발광 소자 잉크를 공급할 수 있다.
뱅크(BNK)는 아크릴 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크(BNK)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
실시예에 따라, 뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 이에 따라 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 뱅크(BNK)는 적어도 하나의 블랙 피그먼트를 포함할 수 있다.
화소(PXL)는 각각 전극들(ALE), 발광 소자들(LD), 및/또는 연결 전극들(ELT)을 포함할 수 있다.
전극들(ALE)은 적어도 발광 영역(EA)에 제공될 수 있다. 전극들(ALE)은 제2 방향(Y축 방향)을 따라 연장하며, 제1 방향(X축 방향)을 따라 서로 이격될 수 있다.
전극들(ALE)은 상술한 뱅크(BNK)와 적어도 부분적으로 중첩할 수 있다. 제1 내지 제3 전극들(ALE1, ALE2, ALE3)은 각각 제2 방향(Y축 방향)을 따라 연장하며, 제1 방향(X축 방향)을 따라 이격되어 순차적으로 배치될 수 있다. 전극들(ALE) 중 일부는 컨택홀을 통해 화소 회로(도 4의 PXC) 및/또는 소정의 전원선에 연결될 수 있다.
실시예에 따라, 전극들(ALE) 중 일부는 컨택홀을 통해 연결 전극들(ELT) 중 일부와 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(ALE1)은 컨택홀을 통해 제1 연결 전극(ELT1)과 전기적으로 연결되고, 제2 전극(ALE2)은 컨택홀을 통해 제5 연결 전극(ELT5)과 전기적으로 연결될 수 있다.
서로 인접한 한 쌍의 전극들(ALE)은 발광 소자들(LD)의 정렬 단계에서 서로 다른 신호들을 공급받을 수 있다. 예를 들어, 제1 내지 제3 전극들(ALE1, ALE2, ALE3)이 제1 방향(X축 방향)을 따라 순차적으로 배열되는 경우, 제1 전극(ALE1)과 제2 전극(ALE2)은 서로 다른 정렬 신호들을 공급받고, 제2 전극(ALE2)과 제3 전극(ALE3)은 서로 다른 정렬 신호들을 공급받을 수 있다.
발광 소자들(LD)은 각각 발광 영역(EA)에서 한 쌍의 전극들(ALE)의 사이에 정렬될 수 있다. 또한, 발광 소자들(LD)은 각각 한 쌍의 연결 전극들(ELT)의 사이에 전기적으로 연결될 수 있다.
제1 발광 소자(LD1)는 제1 및 제2 전극들(ALE1, ALE2)의 사이에 정렬될 수 있다. 제1 발광 소자(LD1)는 제1 및 제2 연결 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 일 예로, 제1 발광 소자(LD1)는 제1 및 제2 전극들(ALE1, ALE2)의 제1 영역(일 예로, 상단 영역)에 정렬되며, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 연결 전극(ELT1)과 전기적으로 연결되고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제2 연결 전극(ELT2)과 전기적으로 연결될 수 있다.
제2 발광 소자(LD2)는 제1 및 제2 전극들(ALE1, ALE2)의 사이에 정렬될 수 있다. 제2 발광 소자(LD2)는 제2 및 제3 연결 전극들(ELT2, ELT3)의 사이에 전기적으로 연결될 수 있다. 일 예로, 제2 발광 소자(LD2)는 제1 및 제2 전극들(ALE1, ALE2)의 제2 영역(일 예로, 하단 영역)에 정렬되며, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제2 연결 전극(ELT2)과 전기적으로 연결되고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제3 연결 전극(ELT3)과 전기적으로 연결될 수 있다.
제3 발광 소자(LD3)는 제2 및 제3 전극들(ALE2, ALE3)의 사이에 정렬될 수 있다. 제3 발광 소자(LD3)는 제3 및 제4 연결 전극들(ELT3, ELT4)의 사이에 전기적으로 연결될 수 있다. 일 예로, 제3 발광 소자(LD3)는 제2 및 제3 전극들(ALE2, ALE3)의 제2 영역(일 예로, 하단 영역)에 정렬되며, 제3 발광 소자(LD3)의 제1 단부(EP1)는 제3 연결 전극(ELT3)과 전기적으로 연결되고, 제3 발광 소자(LD3)의 제2 단부(EP2)는 제4 연결 전극(ELT4)과 전기적으로 연결될 수 있다.
제4 발광 소자(LD4)는 제2 및 제3 전극들(ALE2, ALE3)의 사이에 정렬될 수 있다. 제4 발광 소자(LD4)는 제4 및 제5 연결 전극들(ELT4, ELT5)의 사이에 전기적으로 연결될 수 있다. 일 예로, 제4 발광 소자(LD4)는 제2 및 제3 전극들(ALE2, ALE3)의 제1 영역(일 예로, 상단 영역)에 정렬되며, 제4 발광 소자(LD4)의 제1 단부(EP1)는 제4 연결 전극(ELT4)과 전기적으로 연결되고, 제4 발광 소자(LD4)의 제2 단부(EP2)는 제5 연결 전극(ELT5)과 전기적으로 연결될 수 있다.
일 예로, 발광 영역(EA)의 좌측 상단 영역에는 제1 발광 소자(LD1)가 위치하고, 발광 영역(EA)의 좌측 하단 영역에는 제2 발광 소자(LD2)가 위치할 수 있다. 발광 영역(EA)의 우측 하단 영역에는 제3 발광 소자(LD3)가 위치하고, 발광 영역(EA)의 우측 상단 영역에는 제4 발광 소자(LD4)가 위치할 수 있다. 다만, 발광 소자들(LD)의 배열 및/또는 연결 구조 등은 발광부(EMU)의 구조 및/또는 직렬 단의 개수 등에 따라 다양하게 변경될 수 있다.
연결 전극들(ELT)은 각각 적어도 발광 영역(EA)에 제공되며, 적어도 하나의 전극(ALE) 및/또는 발광 소자(LD)와 중첩되도록 배치될 수 있다. 예를 들어, 연결 전극들(ELT)은 각각 전극들(ALE) 및/또는 발광 소자들(LD)과 중첩되도록 전극들(ALE) 및/또는 발광 소자들(LD) 상에 형성되어, 발광 소자들(LD)과 전기적으로 연결될 수 있다.
제1 연결 전극(ELT1)은 제1 전극(ALE1)의 제1 영역(일 예로, 상단 영역) 및 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에 배치되어, 제1 발광 소자들(LD1)의 제1 단부들(EP1)과 전기적으로 연결될 수 있다.
제2 연결 전극(ELT2)은 제2 전극(ALE2)의 제1 영역(일 예로, 상단 영역) 및 제1 발광 소자들(LD1)의 제2 단부들(EP2) 상에 배치되어, 제1 발광 소자들(LD1)의 제2 단부들(EP2)과 전기적으로 연결될 수 있다. 또한, 제2 연결 전극(ELT2)은 제1 전극(ALE1)의 제2 영역(일 예로, 하단 영역) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 배치되어, 제2 발광 소자들(LD2)의 제1 단부들(EP1)과 전기적으로 연결될 수 있다. 예를 들어, 제2 연결 전극(ELT2)은 발광 영역(EA)에서 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다. 이를 위해, 제2 연결 전극(ELT2)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제2 연결 전극(ELT2)은 적어도 하나의 제1 발광 소자(LD1)가 배열되는 영역과 적어도 하나의 제2 발광 소자(LD2)가 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
제3 연결 전극(ELT3)은 제2 전극(ALE2)의 제2 영역(일 예로, 하단 영역) 및 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 배치되어, 제2 발광 소자들(LD2)의 제2 단부들(EP2)과 전기적으로 연결될 수 있다. 또한, 제3 연결 전극(ELT3)은 제3 전극(ALE3)의 제2 영역(일 예로, 하단 영역) 및 제3 발광 소자들(LD3)의 제1 단부들(EP1) 상에 배치되어, 제3 발광 소자들(LD3)의 제1 단부들(EP1)과 전기적으로 연결될 수 있다. 예를 들어, 제3 연결 전극(ELT3)은 발광 영역(EA)에서 제2 발광 소자들(LD2)의 제2 단부들(EP2) 및 제3 발광 소자들(LD3)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다. 이를 위해, 제3 연결 전극(ELT3)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제3 연결 전극(ELT3)은 적어도 하나의 제2 발광 소자(LD2)가 배열되는 영역과 적어도 하나의 제3 발광 소자(LD3)가 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
제4 연결 전극(ELT4)은 제2 전극(ALE2)의 제2 영역(일 예로, 하단 영역) 및 제3 발광 소자들(LD3)의 제2 단부들(EP2) 상에 배치되어, 제3 발광 소자들(LD3)의 제2 단부들(EP2)과 전기적으로 연결될 수 있다. 또한, 제4 연결 전극(ELT4)은 제3 전극(ALE3)의 제1 영역(일 예로, 상단 영역) 및 제4 발광 소자들(LD4)의 제1 단부들(EP1) 상에 배치되어, 제4 발광 소자들(LD4)의 제1 단부들(EP1)과 전기적으로 연결될 수 있다. 예를 들어, 제4 연결 전극(ELT4)은 발광 영역(EA)에서 제3 발광 소자들(LD3)의 제2 단부들(EP2) 및 제4 발광 소자들(LD4)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다. 이를 위해, 제4 연결 전극(ELT4)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제4 연결 전극(ELT4)은 적어도 하나의 제3 발광 소자(LD3)가 배열되는 영역과 적어도 하나의 제4 발광 소자(LD4)가 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
제5 연결 전극(ELT5)은 제2 전극(ALE2)의 제1 영역(일 예로, 상단 영역) 및 제4 발광 소자들(LD4)의 제2 단부들(EP2) 상에 배치되어, 제4 발광 소자들(LD4)의 제2 단부들(EP2)과 전기적으로 연결될 수 있다.
제1 연결 전극(ELT1), 제3 연결 전극(ELT3), 및/또는 제5 연결 전극(ELT5)은 서로 동일한 도전층으로 이루어질 수 있다. 또한, 제2 연결 전극(ELT2)과 제4 연결 전극(ELT4)은 서로 동일한 도전층으로 이루어질 수 있다. 일 예로, 도 5에 도시된 바와 같이 연결 전극들(ELT)은 복수의 도전층으로 이루어질 수 있다. 즉, 제1 연결 전극(ELT1), 제3 연결 전극(ELT3), 및/또는 제5 연결 전극(ELT5)은 제1 도전층으로 이루어지고, 제2 연결 전극(ELT2)과 제4 연결 전극(ELT4)은 제1 도전층과 다른 제2 도전층으로 이루어질 수 있다. 또는, 도 6에 도시된 바와 같이 제1 내지 제5 연결 전극들(ELT1, ELT2, ELT3, ELT4, ELT5)은 서로 동일한 도전층으로 이루어질 수 있다. 이와 같이, 제1 내지 제5 연결 전극들(ELT1, ELT2, ELT3, ELT4, ELT5)은 서로 동일한 도전층으로 이루어지는 경우, 마스크 수를 저감하고 제조 공정을 간소화할 수 있다.
상술한 방식으로, 연결 전극들(ELT)을 이용하여 전극들(ALE) 사이에 정렬된 발광 소자들(LD)을 원하는 형태로 연결할 수 있다. 예를 들어, 연결 전극들(ELT)을 이용하여 제1 발광 소자들(LD1), 제2 발광 소자들(LD2), 제3 발광 소자들(LD3), 및 제4 발광 소자들(LD4)을 순차적으로 직렬 연결할 수 있다.
이하에서는 도 7 내지 도 14를 참조하여 화소(PXL)의 단면 구조에 대해 상세히 설명한다. 도 7 및 도 9에서는 화소 회로(도 4의 PXC)를 구성하는 다양한 회로 소자들 중 제1 트랜지스터(M1)를 도시하며, 제1 내지 제3 트랜지스터들(M1, M2, M3)을 구분하여 명기할 필요가 없을 경우에는 "트랜지스터(M)"로 포괄하여 지칭하기로 한다. 한편, 트랜지스터들(M)의 구조 및/또는 층별 위치 등이 도 7 및 도 9에 도시된 실시예에 한정되는 것은 아니며, 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에 따른 화소들(PXL)은 베이스층(BSL) 상에 배치된 트랜지스터들(M)을 비롯한 회로 소자들 및 이에 연결되는 각종 배선들을 포함할 수 있다. 상기 회로 소자들 상에는 뱅크(BNK), 발광부(EMU)를 구성하는 전극들(ALE), 발광 소자들(LD), 및/또는 연결 전극들(ELT)이 배치될 수 있다.
베이스층(BSL)은 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 베이스층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 베이스층(BSL)의 재료 및/또는 물성이 특별히 한정되지는 않는다. 일 실시예에서, 베이스층(BSL)은 실질적으로 투명할 수 있다. 여기서, 실질적으로 투명이라 함은 소정의 투과도 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 베이스층(BSL)은 반투명 또는 불투명할 수 있다. 또한, 베이스층(BSL)은 실시예에 따라서 반사성의 물질을 포함할 수도 있다.
베이스층(BSL) 상에는 제1 하부 도전층(BML1)과 제2 하부 도전층(BML2)이 배치될 수 있다. 제1 하부 도전층(BML1)과 제2 하부 도전층(BML2)은 후술할 반도체 패턴(SCP)에 광이 입사되는 것을 차단하여 반도체 패턴(SCP)의 누설 전류를 방지할 수 있다.
제1 하부 도전층(BML1)과 제2 하부 도전층(BML2)은 동일한 층에 배치될 수 있다. 제1 하부 도전층(BML1)과 제2 하부 도전층(BML2)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 하부 도전층(BML1)과 제2 하부 도전층(BML2)은 각각 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 및 이들의 산화물 또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 일 예로, 도 12 내지 도 14에 도시된 바와 같이, 제1 하부 도전층(BML1)은 제1 층(B1a)과 제2 층(B1b)을 포함할 수 있다. 제1 하부 도전층(BML1)의 제2 층(B1b)은 제1 하부 도전층(BML1)의 제1 층(B1a) 상에 배치될 수 있다. 제1 하부 도전층(BML1)의 제1 층(B1a)은 티타늄(Ti)으로 이루어지고, 제1 하부 도전층(BML1)의 제2 층(B1b)은 구리(Cu)로 이루어질 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 도 12에 도시된 바와 같이, 제1 하부 도전층(BML1)을 식각하는 과정에서 테일부(BT1)가 형성될 수 있다. 제1 하부 도전층(BML1)의 테일부(BT1)는 제1 하부 도전층(BML1)의 제1 층(B1a) 중 제1 하부 도전층(BML1)의 제2 층(B1b)에 의해 노출된 부분을 의미할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 도 13 및 도 14에 도시된 바와 같이, 식각 공정에 따라 제1 하부 도전층(BML1)의 테일부(BT1)는 생략될 수도 있다.
유사하게, 제2 하부 도전층(BML2)은 제1 층(B2a)과 제2 층(B2b)을 포함할 수 있다. 제2 하부 도전층(BML2)의 제2 층(B2b)은 제2 하부 도전층(BML2)의 제1 층(B2a) 상에 배치될 수 있다. 제2 하부 도전층(BML2)의 제1 층(B2a)은 티타늄(Ti)으로 이루어지고, 제2 하부 도전층(BML2)의 제2 층(B2b)은 구리(Cu)로 이루어질 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 도 12에 도시된 바와 같이, 제2 하부 도전층(BML2)을 식각하는 과정에서 테일부(BT2)가 형성될 수 있다. 제2 하부 도전층(BML2)의 테일부(BT2)는 제2 하부 도전층(BML2)의 제1 층(B2a) 중 제2 하부 도전층(BML2)의 제2 층(B2b)에 의해 노출된 부분을 의미할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 도 13 및 도 14에 도시된 바와 같이, 식각 공정에 따라 제2 하부 도전층(BML2)의 테일부(BT2)는 생략될 수도 있다.
제1 하부 도전층(BML1)과 제2 하부 도전층(BML2) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 이중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 형성될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다.
버퍼층(BFL) 상에는 반도체 패턴(SCP)이 배치될 수 있다. 반도체 패턴(SCP)은 산화물 반도체로서 인듐 갈륨 아연 산화물(IGZO), 인듐 갈륨 산화물(IGO), 인듐 갈륨 주석 산화물(IGTO), 또는 인듐 아연 산화물(IZO) 중 적어도 하나를 포함할 수 있다.
반도체 패턴(SCP)은 제1 영역(SCP1), 제2 영역(SCP2), 및 제1 영역(SCP1)과 제2 영역(SCP2) 사이에 배치된 제3 영역(SCP3)을 포함할 수 있다. 제1 영역(SCP1)은 소스 영역으로서 소정의 불순물이 도핑된 제1 도체화 영역일 수 있다. 제2 영역(SCP2)은 드레인 영역으로서 소정의 불순물이 도핑된 제2 도체화 영역일 수 있다. 제3 영역(SCP3)은 채널 영역으로서, 불순물이 도핑되지 않은 영역일 수 있다.
제1 영역(SCP1)과 제3 영역(SCP3) 사이에는 제1 홀(H1)이 형성되고, 제2 영역(SCP2)과 제3 영역(SCP3) 사이에는 제2 홀(H2)이 형성될 수 있다. 제1 홀(H1)과 제2 홀(H2)은 후술할 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및/또는 제2 트랜지스터 전극(TE2)을 형성하는 과정에서 반도체 패턴(SCP)이 식각되어 형성될 수 있다.
도 12 내지 도 14에 도시된 바와 같이, 반도체 패턴(SCP)은 테일부(ST1, ST2)를 포함할 수 있다. 일 예로, 제1 영역(SCP1)은 제1 테일부(ST1)를 포함하고, 제2 영역(SCP2)은 제2 테일부(ST2)를 포함할 수 있다. 제1 테일부(ST1)는 제1 영역(SCP1) 중 후술할 제1 트랜지스터 전극(TE1)에 의해 노출된 부분을 의미할 수 있다. 제2 테일부(ST2)는 제2 영역(SCP2) 중 후술할 제2 트랜지스터 전극(TE2)에 의해 노출된 부분을 의미할 수 있다.
버퍼층(BFL)과 반도체 패턴(SCP) 상에는 게이트 절연층(GI)이 배치될 수 있다. 게이트 절연층(GI)은 개구 영역(OP1, OP2)을 포함할 수 있다. 제1 개구 영역(OP1)은 반도체 패턴(SCP)의 제1 영역(SCP1)을 적어도 부분적으로 노출할 수 있다. 상술한 반도체 패턴(SCP)의 제1 홀(H1)은 게이트 절연층(GI)의 제1 개구 영역(OP1)과 중첩할 수 있다.
제2 개구 영역(OP2)은 반도체 패턴(SCP)의 제2 영역(SCP2)을 적어도 부분적으로 노출할 수 있다. 상술한 반도체 패턴(SCP)의 제2 홀(H2)은 게이트 절연층(GI)의 제2 개구 영역(OP2)과 중첩할 수 있다.
게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
게이트 절연층(GI) 상에는 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및/또는 제2 트랜지스터 전극(TE2)이 배치될 수 있다. 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및/또는 제2 트랜지스터 전극(TE2)은 동일한 층에 배치될 수 있다. 예를 들어, 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및/또는 제2 트랜지스터 전극(TE2)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
게이트 전극(GE)은 게이트 절연층(GI) 상에서 반도체 패턴(SCP)의 제3 영역(SCP3)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 게이트 전극(GE)은 상술한 게이트 절연층(GI)의 제1 개구 영역(OP1)과 제2 개구 영역(OP2) 사이에 배치될 수 있다.
제1 트랜지스터 전극(TE1)은 게이트 절연층(GI)의 제1 개구 영역(OP1)을 통해 반도체 패턴(SCP)의 제1 영역(SCP1)과 접할 수 있다. 제1 트랜지스터 전극(TE1)은 소스 전극일 수 있다. 또한, 제1 트랜지스터 전극(TE1)은 게이트 절연층(GI)과 버퍼층(BFL)을 관통하는 컨택홀을 통해 제1 하부 도전층(BML1)과 전기적으로 연결될 수 있다. 제2 트랜지스터 전극(TE2)은 게이트 절연층(GI)의 제2 개구 영역(OP2)을 통해 반도체 패턴(SCP)의 제2 영역(SCP2)과 접할 수 있다. 제2 트랜지스터 전극(TE2)은 드레인 전극일 수 있다.
게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및/또는 제2 트랜지스터 전극(TE2)은 각각 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 및 이들의 산화물 또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 일 예로, 도 12 내지 도 14에 도시된 바와 같이, 게이트 전극(GE)은 제1 층(Ga)과 제2 층(Gb)을 포함할 수 있다. 게이트 전극(GE)의 제2 층(Gb)은 게이트 전극(GE)의 제1 층(Ga) 상에 배치될 수 있다. 게이트 전극(GE)의 제1 층(Ga)은 티타늄(Ti)으로 이루어지고, 게이트 전극(GE)의 제2 층(Gb)은 구리(Cu)로 이루어질 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 도 12 및 도 13에 도시된 바와 같이, 게이트 전극(GE)을 식각하는 과정에서 테일부(GT)가 형성될 수 있다. 게이트 전극(GE)의 테일부(GT)는 게이트 전극(GE)의 제1 층(Ga) 중 게이트 전극(GE)의 제2 층(Gb)에 의해 노출된 부분을 의미할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 도 14에 도시된 바와 같이, 식각 공정에 따라 게이트 전극(GE)의 테일부(GT)는 생략될 수도 있다.
유사하게, 제1 트랜지스터 전극(TE1)은 제1 층(T1a)과 제2 층(T1b)을 포함할 수 있다. 제1 트랜지스터 전극(TE1)의 제2 층(T1b)은 제1 트랜지스터 전극(TE1)의 제1 층(T1a) 상에 배치될 수 있다. 제1 트랜지스터 전극(TE1)의 제1 층(T1a)은 티타늄(Ti)으로 이루어지고, 제1 트랜지스터 전극(TE1)의 제2 층(T1b)은 구리(Cu)로 이루어질 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 도 12 및 도 13에 도시된 바와 같이, 제1 트랜지스터 전극(TE1)을 식각하는 과정에서 테일부(TT1)가 형성될 수 있다. 제1 트랜지스터 전극(TE1)의 테일부(TT1)는 제1 트랜지스터 전극(TE1)의 제1 층(T1a) 중 제1 트랜지스터 전극(TE1)의 제2 층(T1b)에 의해 노출된 부분을 의미할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 도 14에 도시된 바와 같이, 식각 공정에 따라 제1 트랜지스터 전극(TE1)의 테일부(TT1)는 생략될 수도 있다.
유사하게, 제2 트랜지스터 전극(TE2)은 제1 층(T2a)과 제2 층(T2b)을 포함할 수 있다. 제2 트랜지스터 전극(TE2)의 제2 층(T2b)은 제2 트랜지스터 전극(TE2)의 제1 층(T2a) 상에 배치될 수 있다. 제2 트랜지스터 전극(TE2)의 제1 층(T2a)은 티타늄(Ti)으로 이루어지고, 제2 트랜지스터 전극(TE2)의 제2 층(T2b)은 구리(Cu)로 이루어질 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 도 12 및 도 13에 도시된 바와 같이, 제2 트랜지스터 전극(TE2)을 식각하는 과정에서 테일부(TT2)가 형성될 수 있다. 제2 트랜지스터 전극(TE2)의 테일부(TT2)는 제2 트랜지스터 전극(TE2)의 제1 층(T2a) 중 제2 트랜지스터 전극(TE2)의 제2 층(T2b)에 의해 노출된 부분을 의미할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 도 14에 도시된 바와 같이, 식각 공정에 따라 제2 트랜지스터 전극(TE2)의 테일부(TT2)는 생략될 수도 있다.
게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및/또는 제2 트랜지스터 전극(TE2) 상에는 보호층(PSV)이 배치될 수 있다. 보호층(PSV)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
보호층(PSV) 상에는 비아층(VIA)이 배치될 수 있다. 비아층(VIA)은 하부 단차를 평탄화하기 위해 유기 물질로 이루어질 수 있다. 예를 들어, 비아층(VIA)은 아크릴 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 비아층(VIA)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
비아층(VIA) 상에는 전극들(ALE)이 배치될 수 있다. 전극들(ALE)은 서로 이격되도록 배치될 수 있다. 전극들(ALE)은 동일한 층에 배치될 수 있다. 예를 들어, 전극들(ALE)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
전극들(ALE)은 발광 소자들(LD)의 정렬 단계에서 정렬 신호를 공급받을 수 있다. 이에 따라, 전극들(ALE)의 사이에 전기장이 형성되어 각 화소들(PXL)에 제공된 발광 소자들(LD)이 전극들(ALE)의 사이에 정렬될 수 있다.
전극들(ALE)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 전극들(ALE)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
비아층(VIA) 상에는 뱅크(BNK)가 배치될 수 있다. 뱅크(BNK)는 발광 영역(EA)과 중첩하는 개구부를 포함할 수 있다. 뱅크(BNK)의 개구부는 각 화소들(PXL)에 발광 소자들(LD)을 공급하는 단계에서 발광 소자들(LD)이 제공될 수 있는 공간을 제공할 수 있다. 예를 들어, 뱅크(BNK)의 개구부에 의해 구획된 공간에 원하는 종류 및/또는 양의 발광 소자 잉크를 공급할 수 있다.
뱅크(BNK)는 실시예에 따라 다양한 형상을 가질 수 있다. 일 실시예에서, 뱅크(BNK)는 베이스층(BSL) 상에서 제3 방향(Z축 방향)으로 돌출된 형상을 가질 수 있다. 또한, 뱅크(BNK)는 베이스층(BSL)에 대하여 소정의 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크(BNK)는 곡면 또는 계단 형상 등의 측벽을 가질 수 있다. 일 예로, 뱅크(BNK)는 반원 또는 반타원 형상 등의 단면을 가질 수 있다.
뱅크(BNK)는 적어도 하나의 유기 물질 및/또는 무기 물질을 포함할 수 있다. 일 예로, 뱅크(BNK)는 아크릴 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크(BNK)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
전극들(ALE) 및/또는 뱅크(BNK) 상에는 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
전극들(ALE) 사이에는 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)은 뱅크(BNK)의 개구부 내에 제공되어 뱅크(BNK) 사이에 배치될 수 있다.
발광 소자들(LD)은 발광 소자 잉크 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식 등을 통해 각 화소들(PXL)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 분산되어 각 화소들(PXL)에 제공될 수 있다. 이어서, 전극들(ALE)에 정렬 신호를 공급하면 전극들(ALE)의 사이에 전기장이 형성되어 전극들(ALE)의 사이에 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 전극들(ALE)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다.
발광 소자들(LD) 상에는 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은 발광 소자들(LD) 상에 부분적으로 제공되며, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성하는 경우, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제2 절연층(INS2)에 의해 노출된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는 연결 전극들(ELT)이 배치될 수 있다. 제1 연결 전극(ELT1)은 제1 발광 소자들(LD1)의 제1 단부(EP1) 상에 직접 배치되어, 제1 발광 소자들(LD1)의 제1 단부(EP1)와 접할 수 있다.
또한, 제2 연결 전극(ELT2)은 제1 발광 소자들(LD1)의 제2 단부(EP2) 상에 직접 배치되어, 제1 발광 소자들(LD1)의 제2 단부(EP2)와 접할 수 있다. 또한, 제2 연결 전극(ELT2)은 제2 발광 소자들(LD2)의 제1 단부(EP1) 상에 직접 배치되어, 제2 발광 소자들(LD2)의 제1 단부(EP1)와 접할 수 있다. 즉, 제2 연결 전극(ELT2)은 제1 발광 소자들(LD1)의 제2 단부(EP2)와 제2 발광 소자들(LD2)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
유사하게, 제3 연결 전극(ELT3)은 제2 발광 소자들(LD2)의 제2 단부(EP2) 상에 직접 배치되어, 제2 발광 소자들(LD2)의 제2 단부(EP2)와 접할 수 있다. 또한, 제3 연결 전극(ELT3)은 제3 발광 소자들(LD3)의 제1 단부(EP1) 상에 직접 배치되어, 제3 발광 소자들(LD3)의 제1 단부(EP1)와 접할 수 있다. 즉, 제3 연결 전극(ELT3)은 제2 발광 소자들(LD2)의 제2 단부(EP2)와 제3 발광 소자들(LD3)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
유사하게, 제4 연결 전극(ELT4)은 제3 발광 소자들(LD3)의 제2 단부(EP2) 상에 직접 배치되어, 제3 발광 소자들(LD3)의 제2 단부(EP2)와 접할 수 있다. 또한, 제4 연결 전극(ELT4)은 제4 발광 소자들(LD4)의 제1 단부(EP1) 상에 직접 배치되어, 제4 발광 소자들(LD4)의 제1 단부(EP1)와 접할 수 있다. 즉, 제4 연결 전극(ELT4)은 제3 발광 소자들(LD3)의 제2 단부(EP2)와 제4 발광 소자들(LD4)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
유사하게, 제5 연결 전극(ELT5)은 제4 발광 소자들(LD4)의 제2 단부(EP2) 상에 직접 배치되어, 제4 발광 소자들(LD4)의 제2 단부(EP2)와 접할 수 있다.
제1 연결 전극(ELT1)은 제1 절연층(INS1)을 관통하는 컨택홀을 통해 제1 전극(ALE1)과 전기적으로 연결될 수 있다. 제5 연결 전극(ELT5)은 제1 절연층(INS1)을 관통하는 컨택홀을 통해 제2 전극(ALE2)과 전기적으로 연결될 수 있다.
일 실시예에서, 연결 전극들(ELT)은 복수의 도전층으로 구성될 수 있다. 예를 들어, 도 7 및 도 8에 도시된 바와 같이 제1 연결 전극(ELT1), 제3 연결 전극(ELT3), 및 제5 연결 전극(ELT5)은 서로 동일한 층에 배치될 수 있다. 또한, 제2 연결 전극(ELT2)과 제4 연결 전극(ELT4)은 서로 동일한 층에 배치될 수 있다. 제1 연결 전극(ELT1), 제3 연결 전극(ELT3), 및 제5 연결 전극(ELT5)은 제2 절연층(INS2) 상에 배치될 수 있다. 제1 연결 전극(ELT1), 제3 연결 전극(ELT3), 및 제5 연결 전극(ELT5) 상에는 제3 절연층(INS3)이 배치될 수 있다. 제3 절연층(INS3) 상에는 제2 연결 전극(ELT2)과 제4 연결 전극(ELT4)이 배치될 수 있다.
이와 같이, 서로 다른 도전층으로 이루어진 연결 전극들(ELT) 사이에 제3 절연층(INS3)이 배치되는 경우, 연결 전극들(ELT)이 제3 절연층(INS3)에 의해 안정적으로 분리될 수 있으므로 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 사이의 전기적 안정성을 확보할 수 있다.
제3 절연층(INS3)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
다른 실시예에서, 연결 전극들(ELT)은 서로 동일한 도전층으로 구성될 수 있다. 예를 들어, 도 9 및 도 10에 도시된 바와 같이 제1 내지 제5 연결 전극들(ELT1, ELT2, ELT3, ELT4, ELT5)은 서로 동일한 층에 배치될 수 있다. 일 예로, 제1 내지 제5 연결 전극들(ELT1, ELT2, ELT3, ELT4, ELT5)은 동일한 공정에서 동시에 형성될 수 있다. 이와 같이, 연결 전극들(ELT)을 동시에 형성하는 경우 마스크 수를 저감하고 제조 공정을 간소화할 수 있다.
연결 전극들(ELT)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 연결 전극들(ELT)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO)을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)로부터 방출된 광은 연결 전극들(ELT)을 통과하여 표시 패널(PNL)의 외부로 방출될 수 있다.
연결 전극들(ELT) 상에는 제4 절연층(INS4)이 배치될 수 있다. 제4 절연층(INS4)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
도 15는 일 실시예에 따른 제1 내지 제3 화소들을 나타내는 단면도이다. 도 16은 일 실시예에 따른 화소의 단면도이다.
도 15는 컬러 변환층(CCL), 광학층(OPL), 및/또는 컬러 필터층(CFL) 등을 도시한다. 도 15에서는 설명의 편의를 위해 도 7 내지 도 14의 베이스층(BSL)을 제외한 구성은 생략한다. 도 16은 컬러 변환층(CCL), 광학층(OPL), 및/또는 컬러 필터층(CFL)과 관련하여 화소(PXL)의 적층 구조를 상세히 나타낸다.
도 15 및 도 16을 참조하면, 뱅크 패턴(BNP)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 사이 또는 경계에 배치되며, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)과 각각 중첩하는 개구부를 포함할 수 있다. 뱅크 패턴(BNP)의 개구부는 컬러 변환층(CCL)이 제공될 수 있는 공간을 제공할 수 있다.
컬러 변환층(CCL)은 뱅크 패턴(BNP)의 개구부 내에서 발광 소자들(LD) 상에 배치될 수 있다. 컬러 변환층(CCL)은 제1 화소(PXL1)에 배치된 제1 컬러 변환층(CCL1), 제2 화소(PXL2)에 배치된 제2 컬러 변환층(CCL2), 및 제3 화소(PXL3)에 배치된 산란층(LSL)을 포함할 수 있다.
일 실시예에서, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 서로 동일한 색의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 제3 색(또는, 청색)의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 이러한 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 상에 각각 색 변환 입자들을 포함한 컬러 변환층(CCL)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
제1 컬러 변환층(CCL1)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 예를 들어, 제1 컬러 변환층(CCL1)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제1 퀀텀 닷(QD1)을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 화소(PXL1)가 적색 화소인 경우, 제1 컬러 변환층(CCL1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷(QD1)을 포함할 수 있다. 제1 퀀텀 닷(QD1)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다. 한편, 제1 화소(PXL1)가 다른 색의 화소인 경우, 제1 컬러 변환층(CCL1)은 제1 화소(PXL1)의 색에 대응하는 제1 퀀텀 닷(QD1)을 포함할 수 있다.
제2 컬러 변환층(CCL2)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 예를 들어, 제2 컬러 변환층(CCL2)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제2 퀀텀 닷(QD2)을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 화소(PXL2)가 녹색 화소인 경우, 제2 컬러 변환층(CCL2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷(QD2)을 포함할 수 있다. 제2 퀀텀 닷(QD2)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다. 한편, 제2 화소(PXL2)가 다른 색의 화소인 경우, 제2 컬러 변환층(CCL2)은 제2 화소(PXL2)의 색에 대응하는 제2 퀀텀 닷(QD2)을 포함할 수 있다.
일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)에 입사시킴으로써, 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 화소(PXL1) 및 제2 화소(PXL2)에서 방출되는 광 효율을 향상시킴과 동시에, 우수한 색 재현성을 확보할 수 있다. 또한, 동일한 색의 발광 소자들(LD)(일 예로, 청색 발광 소자)을 이용하여 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 발광부(EMU)를 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
산란층(LSL)은 발광 소자(LD)에서 방출되는 제3 색(또는, 청색)의 광을 효율적으로 이용하기 위해 구비될 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 화소(PXL3)가 청색 화소인 경우, 산란층(LSL)은 발광 소자(LD)로부터 방출되는 광을 효율적으로 이용하기 위하여 적어도 한 종류의 산란체(SCT)를 포함할 수 있다. 일 예로, 산란층(LSL)의 산란체(SCT)는 황산 바륨(BaSO4), 탄산 칼슘(CaCO3), 산화 티타늄(TiO2), 산화 규소(SiO2), 산화 알루미늄(Al2O3), 산화 지르코늄(ZrO2), 및 산화 아연(ZnO) 중 적어도 하나를 포함할 수 있다. 한편, 산란체(SCT)가 제3 화소(PXL3)에만 배치되는 것은 아니며, 제1 컬러 변환층(CCL1) 또는 제2 컬러 변환층(CCL2)의 내부에도 선택적으로 포함될 수 있다. 실시예에 따라, 산란체(SCT)가 생략되어 투명 폴리머로 구성된 산란층(LSL)이 제공될 수도 있다.
컬러 변환층(CCL) 상에는 제1 캡핑층(CPL1)이 배치될 수 있다. 제1 캡핑층(CPL1)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 제1 캡핑층(CPL1)은 컬러 변환층(CCL)을 커버할 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 변환층(CCL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제1 캡핑층(CPL1)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제1 캡핑층(CPL1) 상에는 광학층(OPL)이 배치될 수 있다. 광학층(OPL)은 컬러 변환층(CCL)으로부터 제공된 광을 전반사에 의해 리사이클링하여 광 추출 효율을 향상시키는 역할을 할 수 있다. 이를 위해, 광학층(OPL)은 컬러 변환층(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다. 예를 들어, 컬러 변환층(CCL)의 굴절률은 약 1.6 내지 2.0 이고, 광학층(OPL)의 굴절률은 약 1.1 내지 1.3 일 수 있다.
광학층(OPL) 상에는 제2 캡핑층(CPL2)이 배치될 수 있다. 제2 캡핑층(CPL2)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 제2 캡핑층(CPL2)은 광학층(OPL)을 커버할 수 있다. 제2 캡핑층(CPL2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 광학층(OPL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제2 캡핑층(CPL2)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제2 캡핑층(CPL2) 상에는 평탄화층(PLL)이 배치될 수 있다. 평탄화층(PLL)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다.
평탄화층(PLL)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 평탄화층(PLL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
평탄화층(PLL) 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 각 화소(PXL)의 색에 부합되는 컬러 필터들(CF1, CF2, CF3)을 포함할 수 있다. 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각의 색에 부합되는 컬러 필터들(CF1, CF2, CF3)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
컬러 필터층(CFL)은 제1 화소(PXL1)에 배치되어 제1 화소(PXL1)에서 방출되는 광을 선택적으로 투과시키는 제1 컬러 필터(CF1), 제2 화소(PXL2)에 배치되어 제2 화소(PXL2)에서 방출되는 광을 선택적으로 투과시키는 제2 컬러 필터(CF2), 및 제3 화소(PXL3)에 배치되어 제3 화소(PXL3)에서 방출되는 광을 선택적으로 투과시키는 제3 컬러 필터(CF3)를 포함할 수 있다.
일 실시예에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3)는 각각 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터일 수 있으나, 반드시 이에 제한되는 것은 아니다. 이하에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3) 중 임의의 컬러 필터를 지칭하거나, 두 종류 이상의 컬러 필터들을 포괄적으로 지칭할 때, "컬러 필터(CF)" 또는 "컬러 필터들(CF)"이라 하기로 한다.
제1 컬러 필터(CF1)는 제1 컬러 변환층(CCL1)과 제3 방향(Z축 방향)으로 중첩할 수 있다. 제1 컬러 필터(CF1)는 제1 색(또는, 적색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제1 화소(PXL1)가 적색 화소일 때, 제1 컬러 필터(CF1)는 적색 컬러 필터 물질을 포함할 수 있다.
제2 컬러 필터(CF2)는 및 제2 컬러 변환층(CCL2)과 제3 방향(Z축 방향)으로 중첩할 수 있다. 제2 컬러 필터(CF2)는 제2 색(또는, 녹색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제2 화소(PXL2)가 녹색 화소일 때, 제2 컬러 필터(CF2)는 녹색 컬러 필터 물질을 포함할 수 있다.
제3 컬러 필터(CF3)는 산란층(LSL)과 제3 방향(Z축 방향)으로 중첩할 수 있다. 제3 컬러 필터(CF3)는 제3 색(또는, 청색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제3 화소(PXL3)가 청색 화소일 때, 제3 컬러 필터(CF3)는 청색 컬러 필터 물질을 포함할 수 있다.
실시예에 따라, 제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 사이에는 차광층(BM)이 더 배치될 수 있다, 이와 같이, 차광층(BM)이 제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 사이에 형성되는 경우, 표시 장치의 정면 또는 측면에서 시인되는 혼색 불량을 방지할 수 있다. 차광층(BM)의 물질은 특별히 한정되지 않으며, 다양한 차광성 물질로 구성될 수 있다. 일 예로, 차광층(BM)은 제1 내지 제3 컬러 필터들(CF1, CF2, CF3)이 서로 적층되어 구현될 수도 있다.
컬러 필터층(CFL) 상에는 오버 코트층(OC)이 배치될 수 있다. 오버 코트층(OC)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 컬러 필터층(CFL)을 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 또한, 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
오버 코트층(OC)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 오버 코트층(OC)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
상술한 바와 같이, 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및/또는 제2 트랜지스터 전극(TE2)을 동시에 형성하는 경우 마스크 수를 저감하고 제조 공정을 간소화할 수 있다. 또한, 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및/또는 제2 트랜지스터 전극(TE2)을 식각하는 과정에서 반도체 패턴(SCP)에 형성된 홀(H1, H2)의 크기 등을 조절하여 트랜지스터(M)의 특성 및 저항을 제어할 수 있으므로 신뢰성을 향상시킬 수 있다.
계속해서, 상술한 일 실시예에 따른 트랜지스터의 제조 방법에 대해 설명한다.
도 17 내지 도 20은 일 실시예에 따른 트랜지스터의 제조 방법의 공정 단계별 단면도들이다. 도 17 내지 도 20은 도 12에 기초한 트랜지스터의 제조 방법을 설명하기 위한 평면도들과 단면도들로서, 도 12와 실질적으로 동일한 구성요소에 대해서는 동일한 부호로 나타내고 자세한 부호를 생략한다.
먼저 도 17을 참조하면, 베이스층(BSL) 상에 제1 하부 도전층(BML1)과 제2 하부 도전층(BML2)을 형성한다. 제1 하부 도전층(BML1)과 제2 하부 도전층(BML2)은 동일한 공정에서 동시에 형성될 수 있다. 제1 하부 도전층(BML1)과 제2 하부 도전층(BML2)은 제1 층(B1a, B2a), 및 제2 층(B1b, B2b)으로 형성될 수 있다. 또한, 제1 하부 도전층(BML1)과 제2 하부 도전층(BML2)을 식각하는 과정에서 테일부(BT1, BT2)가 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
이어서 도 18을 참조하면, 제1 하부 도전층(BML1)과 제2 하부 도전층(BML2) 상에 버퍼층(BFL)을 형성하고, 버퍼층(BFL) 상에 반도체 패턴(SCP)을 형성한다.
이어서 도 19를 참조하면, 반도체 패턴(SCP) 상에 게이트 절연층(GI)을 형성하고, 게이트 절연층(GI)을 식각하여 개구 영역(OP1, OP2)과 컨택홀을 형성한다. 제1 개구 영역(OP1)은 하부에 배치된 반도체 패턴(SCP)을 적어도 부분적으로 노출할 수 있다. 제2 개구 영역(OP2)은 하부에 배치된 반도체 패턴(SCP)을 적어도 부분적으로 노출할 수 있다. 컨택홀은 하부에 배치된 제1 하부 도전층(BML1)과 제2 하부 도전층(BML2)을 적어도 부분적으로 노출할 수 있다.
이어서 제1 개구 영역(OP1)에 의해 노출된 반도체 패턴(SCP)에 소정의 불순물을 도핑하여 제1 도체화 영역인 제1 영역(SCP1)을 형성한다. 또한, 제2 개구 영역(OP2)에 의해 노출된 반도체 패턴(SCP)에 소정의 불순물을 도핑하여 제2 도체화 영역인 제2 영역(SCP2)을 형성한다.
이어서 도 20을 참조하면, 게이트 절연층(GI) 상에 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및/또는 제2 트랜지스터 전극(TE2)을 형성한다. 게이트 절연층(GI) 상에 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및/또는 제2 트랜지스터 전극(TE2)은 동일한 공정에서 동시에 형성될 수 있다.
제1 트랜지스터 전극(TE1)은 상술한 게이트 절연층(GI)의 제1 개구 영역(OP1)을 통해 반도체 패턴(SCP)의 제1 영역(SCP1)과 접할 수 있다. 제2 트랜지스터 전극(TE2)은 상술한 게이트 절연층(GI)의 제2 개구 영역(OP2)을 통해 반도체 패턴(SCP)의 제2 영역(SCP2)과 접할 수 있다.
게이트 절연층(GI) 상에 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및/또는 제2 트랜지스터 전극(TE2)은 제1 층(Ga, T1a, T2a), 및 제2 층(Gb, T1b, T2b)으로 형성될 수 있다. 또한, 게이트 절연층(GI) 상에 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및/또는 제2 트랜지스터 전극(TE2)을 식각하는 과정에서 테일부(GT, TT1, TT2)가 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및/또는 제2 트랜지스터 전극(TE2)을 식각하는 과정에서 게이트 절연층(GI)의 개구 영역(OP1, OP2)에 의해 노출된 반도체 패턴(SCP)이 식각되어 홀(H1, H2)이 형성될 수 있다. 일 예로, 게이트 절연층(GI)의 제1 개구 영역(OP1)에 의해 노출된 반도체 패턴(SCP)의 제1 영역(SCP1)이 식각되어 제1 홀(H1)이 형성될 수 있다. 게이트 절연층(GI)의 제2 개구 영역(OP2)에 의해 노출된 반도체 패턴(SCP)의 제2 영역(SCP2)이 식각되어 제2 홀(H2)이 형성될 수 있다. 실시예에 따라, 반도체 패턴(SCP)이 식각되는 과정에서 테일부(TT1, TT2)가 형성될 수 있다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
SCP: 반도체 패턴
GI: 게이트 절연층
GE: 게이트 전극
TE1: 제1 트랜지스터 전극
TE2: 제2 트랜지스터 전극
LD: 발광 소자

Claims (20)

  1. 기판 상에 배치된 반도체 패턴;
    상기 반도체 패턴 상에 배치되며 개구 영역을 포함하는 절연층;
    상기 절연층 상에 배치된 게이트 전극, 소스 전극, 및 드레인 전극;
    상기 게이트 전극, 소스 전극, 및 드레인 전극 상에 배치되며, 서로 이격된 전극들; 및
    상기 전극들 사이에 배치된 발광 소자들을 포함하며,
    상기 소스 전극은 상기 개구 영역을 통해 상기 반도체 패턴의 도체화 영역과 접하고,
    상기 반도체 패턴은 상기 개구 영역과 중첩하는 홀을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 게이트 전극, 상기 소스 전극, 및 상기 드레인 전극은 동일한 층에 배치되는 표시 장치.
  3. 제1 항에 있어서,
    상기 반도체 패턴의 상기 도체화 영역은 상기 소스 전극에 의해 노출된 테일부를 더 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 소스 전극은 제1 층, 및 상기 제1 층 상에 배치된 제2 층을 포함하며,
    상기 제1 층은 상기 제2 층에 의해 노출된 테일부를 더 포함하는 표시 장치.
  5. 제1 항에 있어서,
    상기 기판과 상기 반도체 패턴 사이에 배치된 하부 도전층을 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 소스 전극은 상기 하부 도전층과 접하는 표시 장치.
  7. 제1 항에 있어서,
    상기 전극들 상에 배치된 뱅크를 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 전극들은 상기 뱅크 사이에 배치되는 표시 장치.
  9. 제1 항에 있어서,
    상기 발광 소자들의 제1 단부 상에 배치된 제1 연결 전극; 및
    상기 발광 소자들의 제2 단부 상에 배치된 제2 연결 전극을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 연결 전극과 상기 제2 연결 전극은 동일한 층에 배치되는 표시 장치.
  11. 기판 상에 배치된 반도체 패턴;
    상기 반도체 패턴 상에 배치되며 제1 개구 영역을 포함하는 절연층; 및
    상기 절연층 상에 배치된 게이트 전극, 소스 전극, 및 드레인 전극을 포함하며,
    상기 소스 전극은 상기 제1 개구 영역을 통해 상기 반도체 패턴의 제1 영역과 접하고,
    상기 반도체 패턴은 상기 제1 개구 영역과 중첩하는 제1 홀을 포함하는 트랜지스터.
  12. 제11 항에 있어서,
    상기 게이트 전극, 상기 소스 전극, 및 상기 드레인 전극은 동일한 층에 배치되는 트랜지스터.
  13. 제11 항에 있어서,
    상기 반도체 패턴의 상기 제1 영역은 상기 소스 전극에 의해 노출된 제1 테일부를 더 포함하는 트랜지스터.
  14. 제11 항에 있어서,
    상기 소스 전극은 제1 층, 및 상기 제1 층 상에 배치된 제2 층을 포함하며,
    상기 제1 층은 상기 제2 층에 의해 노출된 테일부를 더 포함하는 트랜지스터.
  15. 제11 항에 있어서,
    상기 절연층은 제2 개구 영역을 더 포함하며,
    상기 드레인 전극은 상기 제2 개구 영역을 통해 상기 반도체 패턴의 제2 영역과 접하는 트랜지스터.
  16. 제15 항에 있어서,
    상기 반도체 패턴은 상기 제2 개구 영역과 중첩하는 제2 홀을 더 포함하는 트랜지스터.
  17. 제15 항에 있어서,
    상기 반도체 패턴의 상기 제2 영역은 상기 드레인 전극에 의해 노출된 제2 테일부를 더 포함하는 트랜지스터.
  18. 제15 항에 있어서,
    상기 게이트 전극은 상기 제1 개구 영역과 상기 제2 개구 영역 사이에 배치되는 트랜지스터.
  19. 제11 항에 있어서,
    상기 기판과 상기 반도체 패턴 사이에 배치된 하부 도전층을 더 포함하는 트랜지스터.
  20. 제19 항에 있어서,
    상기 소스 전극은 상기 하부 도전층과 접하는 트랜지스터.
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