KR20200085977A - 표시 장치 및 그의 제조 방법 - Google Patents

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강신철
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Abstract

본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배치된 화소를 구비한다. 상기 화소는, 제1 방향을 따라 순차적으로 배치된 제1 및 제2 서브 영역들; 상기 제1 서브 영역에 서로 이격되어 배치된 제1 단의 제1 전극 및 제2 전극; 상기 제1 단의 제1 및 제2 전극들의 사이에 병렬로 배열된 제1 발광 소자들; 각각 상기 제1 단의 제1 및 제2 전극들 상에 배치되며, 상기 제1 발광 소자들을 상기 제1 단의 제1 및 제2 전극들의 사이에 전기적으로 연결하는 제1 단의 제1 컨택 전극 및 제2 컨택 전극; 상기 제2 서브 영역에 서로 이격되어 배치된 제2 단의 제1 전극 및 제2 전극; 상기 제2 단의 제1 및 제2 전극들의 사이에 병렬로 배열된 제2 발광 소자들; 각각 상기 제2 단의 제1 및 제2 전극들 상에 배치되며, 상기 제2 발광 소자들을 상기 제2 단의 제1 및 제2 전극들의 사이에 전기적으로 연결하는 제2 단의 제1 컨택 전극 및 제2 컨택 전극; 및 상기 제1 단의 제2 컨택 전극과 상기 제2 단의 제1 컨택 전극을 연결하는 연결 전극을 포함한다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명의 실시예는 표시 장치 및 그의 제조 방법에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 복수의 초소형 발광 소자들을 제조하고, 상기 초소형 발광 소자들을 이용하여 표시 장치의 화소 등과 같은 다양한 발광 장치의 광원을 구성하는 기술이 개발되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 발광 소자를 포함한 표시 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배치된 화소를 구비한다. 상기 화소는, 제1 방향을 따라 순차적으로 배치된 제1 및 제2 서브 영역들; 상기 제1 서브 영역에 서로 이격되어 배치된 제1 단의 제1 전극 및 제2 전극; 상기 제1 단의 제1 및 제2 전극들의 사이에 병렬로 배열된 제1 발광 소자들; 각각 상기 제1 단의 제1 및 제2 전극들 상에 배치되며, 상기 제1 발광 소자들을 상기 제1 단의 제1 및 제2 전극들의 사이에 전기적으로 연결하는 제1 단의 제1 컨택 전극 및 제2 컨택 전극; 상기 제2 서브 영역에 서로 이격되어 배치된 제2 단의 제1 전극 및 제2 전극; 상기 제2 단의 제1 및 제2 전극들의 사이에 병렬로 배열된 제2 발광 소자들; 각각 상기 제2 단의 제1 및 제2 전극들 상에 배치되며, 상기 제2 발광 소자들을 상기 제2 단의 제1 및 제2 전극들의 사이에 전기적으로 연결하는 제2 단의 제1 컨택 전극 및 제2 컨택 전극; 및 상기 제1 단의 제2 컨택 전극과 상기 제2 단의 제1 컨택 전극을 연결하는 연결 전극을 포함한다.
일 실시예에서, 상기 제1 단의 제1 및 제2 컨택 전극들과, 상기 제2 단의 제1 및 제2 컨택 전극들은, 각각 상기 제1 서브 영역 및 상기 제2 서브 영역에서 상기 제1 방향과 교차하는 제2 방향을 따라 순차적 또는 교번적으로 배치될 수 있다. 그리고, 상기 연결 전극은, 상기 제1 및 제2 서브 영역들의 경계에서 상기 제1 및 제2 방향들과 교차하는 제3 방향으로 연장되어 상기 제1 단의 제2 컨택 전극과 상기 제2 단의 제1 컨택 전극을 연결할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 방향을 따라 상기 제1 및 제2 서브 영역들에 후속하여 배치되는 제K(K는 3 이상의 자연수) 서브 영역; 상기 제K 서브 영역에 서로 이격되어 배치된 제K 단의 제1 전극 및 제2 전극; 상기 제K 단의 제1 및 제2 전극들의 사이에 병렬로 배열된 제K 발광 소자들; 각각 상기 제K 단의 제1 및 제2 전극들 상에 배치되며, 상기 제K 발광 소자들을 상기 제K 단의 제1 및 제2 전극들의 사이에 전기적으로 연결하는 제K 단의 제1 컨택 전극 및 제2 컨택 전극; 및 상기 제K 단의 제1 컨택 전극을 이전 단의 제2 컨택 전극에 연결하는 다른 연결 전극을 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 단의 제1 전극에 연결되며, 제1 전원 또는 제1 구동 신호가 공급되는 제1 배선; 및 상기 제K 단 또는 마지막 단의 제2 전극에 연결되며, 제2 전원 또는 제2 구동 신호가 공급되는 제2 배선을 더 포함할 수 있다.
일 실시예에서, 상기 제1 단의 제2 전극, 상기 제2 단을 포함한 중간 단의 제1 및 제2 전극들, 및 상기 제K 단 또는 마지막 단의 제1 전극은, 각각이 분리된 개별 패턴의 형상을 가질 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 단의 제1 전극에 연결되며, 제1 전원 또는 제1 구동 신호가 공급되는 제1 배선; 및 상기 제2 단의 제2 전극에 연결되며, 제2 전원 또는 제2 구동 신호가 공급되는 제2 배선을 더 포함할 수 있다.
일 실시예에서, 상기 제1 단의 제2 전극 및 상기 제2 단의 제1 전극은, 각각이 분리된 개별 패턴의 형상을 가질 수 있다.
일 실시예에서, 상기 제1 단의 제2 컨택 전극, 상기 연결 전극 및 상기 제2 단의 제1 컨택 전극은 서로 일체로 연결될 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 단 또는 상기 제2 단의 제1 및 제2 전극들의 사이에, 상기 제1 및 제2 발광 소자들과 반대 방향으로 연결된 적어도 하나의 역방향 발광 소자를 더 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 발광 소자들의 개수는, 상기 역방향 발광 소자의 개수보다 많을 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 서브 영역에 각각 복수 개씩 구비된 제1 단의 제1 전극들 및 제2 전극들; 상기 제1 단의 제1 및 제2 전극들 각각의 상부에 위치하도록 상기 제1 서브 영역에 각각 복수 개씩 구비된 제1 단의 제1 컨택 전극들 및 제2 컨택 전극들; 상기 제2 서브 영역에 각각 복수 개씩 구비된 제2 단의 제1 전극들 및 제2 전극들; 및 상기 제2 단의 제1 및 제2 전극들 각각의 상부에 위치하도록 상기 제2 서브 영역에 각각 복수 개씩 구비된 제2 단의 제1 컨택 전극들 및 제2 컨택 전극들을 포함할 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 단 및 상기 제2 단의 제1 및 제2 전극들 중 어느 한 쌍의 제1 및 제2 전극들의 사이에서 양 단부가 단락된 적어도 하나의 결함 발광 소자를 더 포함할 수 있다. 또한, 상기 결함 발광 소자에 직접적으로 연결된 제1 또는 제2 컨택 전극이, 나머지 제1 및 제2 컨택 전극들로부터 분리될 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 단의 제1 전극들 중 적어도 하나에 연결되며, 제1 전원 또는 제1 구동 신호가 공급되는 제1 배선; 상기 제2 단 또는 마지막 단의 제2 전극들 중 적어도 하나에 연결되며, 제2 전원 또는 제2 구동 신호가 공급되는 제2 배선; 및 상기 제1 단의 제1 전극들 및 상기 제2 단 또는 마지막 단의 제2 전극들 중 어느 하나의 제1 또는 제2 전극에 연결되며, 양 단부가 단락된 적어도 하나의 결함 발광 소자를 더 포함할 수 있다. 그리고, 상기 어느 하나의 제1 또는 제2 전극은 상기 제1 또는 제2 배선으로부터 분리될 수 있다.
일 실시예에서, 상기 화소는, 각각 상기 제1 단의 제1 전극 및 상기 제2 단의 제1 전극의 하부에 배치되며, 각각이 분리된 개별 패턴을 가지는 제1 격벽들; 및 각각 상기 제1 단의 제2 전극 및 상기 제2 단의 제2 전극의 하부에 배치되며, 각각이 분리된 개별 패턴을 가지는 제2 격벽들을 더 포함할 수 있다.
본 발명의 일 실시예에 의한 표시 장치의 제조 방법은, 각 화소의 발광 영역에, 각각이 제1 방향을 따라 연장되며 서로 이격되는 제1 정렬 전극 및 제2 정렬 전극과, 각각 상기 제1 및 제2 정렬 전극들에 연결되는 제1 배선 및 제2 배선을 형성하는 단계; 상기 발광 영역에 복수의 발광 소자들을 공급하고, 상기 발광 소자들을 상기 제1 및 제2 정렬 전극들의 사이에 배열하는 단계; 상기 제1 방향을 따라 상기 제1 정렬 전극의 서로 다른 일 영역 상에 배치되어 상기 발광 소자들의 제1 단부들을 상기 제1 정렬 전극에 연결하는 복수의 제1 컨택 전극들과, 상기 제1 방향을 따라 상기 제2 정렬 전극의 서로 다른 일 영역 상에 배치되어 상기 발광 소자들의 제2 단부들을 상기 제2 정렬 전극에 전기적으로 연결하는 복수의 제2 컨택 전극들을 형성하는 단계; 및 상기 제1 정렬 전극을 상기 제1 방향을 따라 배열된 복수의 제1 전극들로 분할하고, 상기 제2 정렬 전극을 상기 제1 방향을 따라 배열된 복수의 제2 전극들로 분할하는 단계를 포함하며, 상기 제1 및 제2 컨택 전극들을 형성하는 단계에서, 상기 발광 영역의 제1 단에 배치되는 제2 컨택 전극을 상기 발광 영역의 제2 단에 배치되는 제1 컨택 전극에 연결한다.
일 실시예에서, 상기 제1 및 제2 컨택 전극들을 형성하는 단계에서, 상기 발광 영역의 제1 단에 배치되는 제2 컨택 전극을 상기 발광 영역의 제2 단에 배치되는 제1 컨택 전극에 일체로 연결하는 연결 전극을 형성할 수 있다.
일 실시예에서, 상기 제1 및 제2 컨택 전극들을 형성하는 단계는, 상기 발광 영역의 제1 단에 배치되는 제2 컨택 전극과, 상기 발광 영역의 제2 단에 배치되는 제1 컨택 전극을 형성하는 단계; 및 상기 발광 영역의 제1 단에 배치되는 제1 컨택 전극과, 상기 발광 영역의 제2 단에 배치되는 제2 컨택 전극을 형성하는 단계를 순차적으로 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 정렬 전극들을 형성하는 단계에서, 상기 발광 영역에 제2 방향을 따라 교번적으로 배치되도록 복수의 제1 정렬 전극들 및 제2 정렬 전극들을 형성할 수 있다. 그리고, 상기 제1 및 제2 컨택 전극들을 형성하는 단계에서, 상기 발광 영역의 어느 일 단에 배치되는 제2 컨택 전극들을 상기 발광 영역의 다음 단에 배치되는 제1 컨택 전극들에 연결하는 복수의 연결 전극들을 형성할 수 있다.
일 실시예에서, 상기 표시 장치의 제조 방법은, 상기 발광 소자들의 단락 결함 여부를 검사하는 단계; 및 상기 발광 소자들 중 적어도 하나가 결함 발광 소자로 판별될 시, 상기 결함 발광 소자에 연결된 제1 또는 제2 컨택 전극에 연결된 연결 전극을 단선시키는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치의 제조 방법은, 상기 발광 소자들의 단락 결함 여부를 검사하는 단계; 및 상기 발광 소자들 중 적어도 하나가 결함 발광 소자로 판별될 시, 상기 결함 발광 소자에 연결된 제1 또는 제2 전극을 상기 제1 또는 제2 배선으로부터 분리하는 단계를 더 포함할 수 있다.
본 발명의 다양한 실시예들에 의한 화소를 구비하는 표시 장치 및 그의 제조 방법에 따르면, 각 화소의 발광 영역에 공급된 발광 소자들을 효율적으로 활용하여 각각의 광원 유닛을 구성함과 더불어, 표시 패널에 흐르는 구동 전류를 낮출 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 5a 내지 도 5e는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도이다.
도 6 및 도 7은 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도이다.
도 8 내지 도 11은 각각 본 발명의 일 실시예에 의한 화소를 나타내는 단면도로서, 일 예로 도 7의 Ⅰ~Ⅰ'선에 대응하는 화소의 단면에 대한 서로 다른 실시예들을 나타낸다.
도 12는 본 발명의 일 실시예에 의한 화소를 나타내는 단면도로서, 일 예로 도 7의 Ⅱ~Ⅱ'선에 대응하는 화소의 단면에 대한 일 실시예를 나타낸다.
도 13은 본 발명의 일 실시예에 의한 화소에 흐르는 구동 전류를 나타내는 평면도로서, 일 예로 도 7의 화소에 흐르는 구동 전류의 흐름을 나타낸다.
도 14a 내지 도 14e는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 평면도로서, 일 예로 도 7의 화소를 구비한 표시 장치의 제조 방법에 대한 일 실시예를 나타낸다.
도 15a 내지 도 15e는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 단면도로서, 일 예로 각각 도 14a 내지 도 14e의 Ⅲ~Ⅲ'선에 대응하는 단면의 일 실시예를 나타낸다.
도 16a 및 도 16b는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타내는 평면도로서, 일 예로 제1 및 제2 컨택 전극들을 형성하는 방법과 관련한 일 실시예를 나타낸다.
도 17 내지 도 20은 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도로서, 일 예로 결함이 수리된 화소에 대한 서로 다른 실시예들을 나타낸다.
도 21 및 도 22는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도로서, 일 예로 도 7의 실시예에 대한 서로 다른 변경 실시예들을 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 어떤 요소 또는 부분이 다른 요소 또는 부분 "상에" 있다고 할 경우, 이는 상기 다른 요소 또는 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 요소 또는 부분이 있는 경우도 포함한다. 또한, 이하의 설명에서 규정하는 특정 위치나 방향 등은 상대적인 관점에서 기술한 것으로서, 일 예로 이는 보는 관점이나 방향에 따라서는 반대로 변경될 수도 있음에 유의하여야 할 것이다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b, 도 2a 및 도 2b, 및 도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도 및 단면도이다. 도 1a 내지 도 3b에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
먼저 도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 상기 제1 및 제2 도전형 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 제1 도전형 반도체층(11), 활성층(12) 및 제2 도전형 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 하나가 배치될 수 있다. 그리고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 도전형 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전형 반도체층(11)은 일 예로 적어도 하나의 N형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 도전형 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전형 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전형 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 도전형 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전형 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전형 반도체층(13)은 적어도 하나의 P형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 도전형 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전형 반도체층(13)을 구성할 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전형 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부들은 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이(L) 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 도전형 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 밑면(도 1a 및 도 1b에서, 발광 소자(LD)의 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 이산화규소(SiO2), 질화규소(Si3N4), 산화알루미늄(Al2O3) 및 이산화타이타늄(TiO2) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12) 및/또는 제2 도전형 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 2a 및 도 2b에 도시된 바와 같이 제2 도전형 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 소자(LD)는 도 3a 및 도 3b에 도시된 바와 같이 제1 도전형 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
상기 전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 상기 전극층들(14, 15) 각각은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 상기 전극층들(14, 15) 각각은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITZO(Indium Tin Zinc Oxide)와 같은 투명 전극 물질 등을 단독 또는 혼합하여 형성될 수 있다. 또한, 실시예에 따라, 상기 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 상기 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은, 상기 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 표면에 절연성 피막(INF)이 제공되면, 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 본 발명의 각 실시예를 설명함에 있어, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 있다. 또한, 이는 직접적 및/또는 간접적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
이와 관련한 비제한적인 실시예로서, 소수성 재료를 이용하여 절연성 피막(INF) 자체를 소수성 막으로 형성하거나, 절연성 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다. 실시예에 따라, 소수성 재료는 소수성을 나타내도록 불소를 함유하는 재료일 수 있다. 또한, 실시예에 따라, 소수성 재료는 자기조립 단분자막(self-assembled monolayer; SAM)의 형태로 발광 소자들(LD)에 적용될 수 있다. 이 경우, 소수성 재료는 옥타데실 트라이클로로실란(octadecyl trichlorosilane), 플루오로알킬 트라이클로로실란(fluoroalkyl trichlorosilane), 퍼플루오로알킬 트라이에톡시실란(perfluoroalkyl triethoxysilane) 등을 포함할 수 있다. 또한, 소수성 재료는 테플론(TeflonTM)이나 사이토프(CytopTM)와 같은 상용화된 불소 함유 재료이거나, 이에 상응하는 재료일 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 초소형 발광 소자들(LD)을 배치하고, 상기 초소형 발광 소자들(LD)을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 4에서는 도 1a 내지 도 3b에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 일 예로, 표시 패널(PNL)의 화소들(PXL)은 각각 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 4에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 배치된 다수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다. 이러한 표시 영역(DA)은, 영상이 표시되는 화면을 구성할 수 있다.
베이스 층(BSL)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 실시예에 따라, 베이스 층(BSL)은 경성 또는 연성의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
또한, 베이스 층(BSL)은 투명할 수 있으나, 이에 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 투명, 반투명, 불투명, 또는 반사성의 베이스 부재일 수 있다.
베이스 층(BSL) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 베이스 층(BSL)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
실시예에 따라, 화소들(PXL)은 표시 영역(DA)의 각 화소 영역에 배치될 수 있다. 일 실시예에서, 화소들(PXL)은 스트라이프 또는 펜타일 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소들(PXL)은 현재 공지된 다양한 배열 구조로 표시 영역(DA)에 배열될 수 있다.
각각의 화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 예를 들면, 각각의 화소(PXL)는 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 발광 소자(LD), 일 예로, 각각 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형 막대형 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각각의 화소(PXL)가, 성장 방식으로 제조된 코어-쉘 구조의 발광 소자를 포함할 수도 있다. 일 실시예에서, 코어-쉘 구조의 발광 소자는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가진 초소형 코어-쉘 구조의 발광 소자일 수 있으나, 상기 코어-쉘 구조의 발광 소자의 크기가 한정되지는 않는다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 현재 공지된 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 5a 내지 도 5e는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도이다. 예를 들어, 도 5a 내지 도 5e는 능동형 표시 장치에 적용될 수 있는 화소(PXL)의 서로 다른 실시예들을 나타낸다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL) 및 표시 장치의 종류가 이에 한정되지는 않는다. 실시예에 따라, 도 5a 내지 도 5e에 도시된 각각의 화소(PXL)는 도 4의 표시 패널(PNL)에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
먼저 도 5a를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 광원 유닛(LSU)을 포함한다. 또한, 화소(PXL)는, 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
실시예에 따라, 광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 광원 유닛(LSU)은, 제1 전원(VDD)에 연결되는 제1 전극(ET1)과, 제2 전원(VSS)에 연결되는 제2 전극(ET2)과, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ET1)은 애노드 전극이고, 제2 전극(ET2)은 캐소드 전극일 수 있다.
실시예에 따라, 상기 발광 소자들(LD) 각각은, 제1 전극(ET1)을 통해 제1 전원(VDD)에 연결되는 P형 단부와, 제2 전극(ET2)을 통해 제2 전원(VSS)에 연결되는 N형 단부를 포함할 수 있다. 즉, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ET1, ET2)의 사이에 순방향으로 병렬 연결될 수 있다. 이와 같이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
실시예에 따라, 제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
실시예에 따라, 각각의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 일 단부(일 예로, P형 단부)는 광원 유닛(LSU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극("제1 화소 전극"이라고도 함)(ET1))을 통해 화소 회로(PXC)에 공통으로 접속되며, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속될 수 있다. 그리고, 발광 소자들(LD)의 다른 단부(일 예로, N형 단부)는 상기 광원 유닛(LSU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극("제2 화소 전극"이라고도 함)(ET2)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
광원 유닛(LSU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 광원 유닛(LSU)으로 공급할 수 있다. 광원 유닛(LSU)으로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 광원 유닛(LSU)이 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
일 실시예에서, 광원 유닛(LSU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수 있다. 일 예로, 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2)의 사이에는, 적어도 하나의 역방향 발광 소자(LDrv)가 더 연결되어 있을 수 있다.
각각의 역방향 발광 소자(LDrv)는, 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(ET1, ET2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 연결될 수 있다. 예를 들어, 역방향 발광 소자(LDrv)의 N형 단부는 제1 전극(ET1)을 경유하여 제1 전원(VDD)에 접속되고, 상기 역방향 발광 소자(LDrv)의 P형 단부는 제2 전극(ET2) 등을 경유하여 제2 전원(VSS)에 접속될 수 있다. 이러한 역방향 발광 소자(LDrv)는, 제1 및 제2 전극들(ET1, ET2)의 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDrv)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터("구동 트랜지스터"라고도 함)(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터("스위칭 트랜지스터"라고도 함)(T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속된다. 이러한 제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
한편, 도 5a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다.
예를 들면, 도 5b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N형 트랜지스터들일 수 있다. 이 경우, 각각의 프레임 기간마다 데이터선(Dj)으로 공급되는 데이터 신호를 화소(PXL)에 기입하기 위한 주사 신호의 게이트-온 전압은 하이 레벨 전압일 수 있다. 유사하게, 제1 트랜지스터(T1)를 턴-온시키기 위한 데이터 신호의 전압은 도 5a의 실시예와 상반된 레벨의 전압일 수 있다. 일 예로, 도 5b의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 높은 전압의 데이터 신호가 공급될 수 있다.
도 5b에 도시된 화소(PXL)는, 트랜지스터의 타입 변경에 따라 일부 회로 소자의 접속 위치 및 제어 신호들(일 예로, 주사 신호 및 데이터 신호)의 전압 레벨이 변경되는 것을 제외하고, 그 구성 및 동작이 도 5a의 화소(PXL)와 실질적으로 유사하다. 따라서, 도 5b의 화소(PXL)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 5a 및 도 5b에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 5c에 도시된 실시예와 같이 구성될 수도 있다.
도 5c를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 제3의 다른 전원에 더 연결될 수도 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속된다. 예를 들어, 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)은 제5 트랜지스터(T5) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속되고, 제1 트랜지스터(T1)의 다른 전극(일 예로, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 화소 전극 및/또는 제1 컨택 전극)에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결한다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 실시예에 따라, 제1 트랜지스터(T1)가 P형 트랜지스터일 때, 상기 제1 트랜지스터(T1)의 게이트 전압을 초기화시키기 위한 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 레벨 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU) 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 화소 전극)과 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단(다음 수평 화소열)의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급한다. 이에 따라, 광원 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 광원 유닛(LSU)의 일 전극의 전압이 초기화된다. 한편, 제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 주사선, 즉 i번째 주사선(Si)에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 도 5c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다.
또한, 도 5a 내지 도 5c에서는, 각각의 광원 유닛(LSU)을 구성하는 유효 광원들, 즉 발광 소자들(LD)이 모두 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 도 5d 및 도 5e에 도시된 바와 같이, 각 화소(PXL)의 광원 유닛(LSU)이 직렬 구조를 포함하도록 구성될 수도 있다. 도 5d 및 도 5e의 실시예를 설명함에 있어, 도 5a 내지 도 5c의 실시예와 유사 또는 동일한 구성(일 예로, 화소 회로(PXC))에 대한 상세한 설명은 생략하기로 한다.
도 5d를 참조하면, 광원 유닛(LSU)은 서로 직렬로 연결된 복수의 발광 소자들을 포함할 수 있다. 일 예로, 광원 유닛(LSU)은, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 직렬 연결되어 각각의 유효 광원을 구성하는 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 포함할 수 있다. 이하에서는, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 특정 발광 소자를 지칭할 때에는 해당 발광 소자를 제1 발광 소자(LD1), 제2 발광 소자(LD2) 또는 제3 발광 소자(LD3)로 명기하기로 한다. 그리고, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 적어도 하나의 발광 소자를 임의로 지칭하거나, 상기 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 포괄적으로 지칭할 때에는, 발광 소자(LD) 또는 발광 소자들(LD)이라 하기로 한다.
제1 발광 소자(LD1)의 P형 단부는 광원 유닛(LSU)의 제1 전극(ET1)을 통해 제1 전원(VDD)에 연결되고, 상기 제1 발광 소자(LD1)의 N형 단부는 제2 발광 소자(LD2)의 P형 단부에 연결될 수 있다. 제2 발광 소자(LD2)의 P형 단부는 제1 발광 소자(LD1)의 N형 단부에 연결되고, 상기 제2 발광 소자(LD2)의 N형 단부는 제3 발광 소자(LD3)의 P형 단부에 연결될 수 있다. 제3 발광 소자(LD3)의 P형 단부는 제2 발광 소자(LD2)의 N형 단부에 연결되고, 상기 제3 발광 소자(LD3)의 N형 단부는 광원 유닛(LSU)의 제2 전극(ET2)을 통해 제2 전원(VSS)에 연결될 수 있다. 상술한 방식으로, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은, 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2)의 사이에 직렬 연결될 수 있다.
한편, 도 5d에서는 3단 직렬 구조로 발광 소자들(LD)을 연결하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 두 개의 발광 소자들(LD)을 2단 직렬 구조로 연결하거나, 네 개 이상의 발광 소자들(LD)을 4단 이상의 직렬 구조로 연결할 수도 있다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 이용하여 동일 휘도를 표현한다고 가정할 때, 상기 발광 소자들(LD)을 직렬 연결한 구조의 광원 유닛(LSU)에서는, 상기 발광 소자들(LD)을 병렬 연결한 구조의 광원 유닛(LSU)에 비해 제1 및 제2 전극들(ET1, ET2)의 사이에 인가되는 전압은 증가하고, 상기 광원 유닛(LSU)에 흐르는 구동 전류의 크기는 감소할 수 있다. 따라서, 각 화소(PXL)의 광원 유닛(LSU)을 직렬 구조로 구성할 경우, 표시 장치를 구동함에 따라 표시 패널(PNL)에 흐르는 패널 전류를 저감할 수 있다. 이에 따라, 소비 전력을 저감할 수 있다. 이러한 직렬 연결 구조는 패널 전류가 상대적으로 큰 대형의 표시 패널(PNL)에서 패널 전류를 저감하는 데에 유용하게 적용될 수 있다.
일 실시예에서, 적어도 하나의 직렬 단은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다. 이 경우, 광원 유닛(LSU)은 직/병렬 혼합 구조로 구성될 수 있다. 예를 들면, 광원 유닛(LSU)은 도 5e의 실시예와 같이 구성될 수도 있다.
도 5e를 참조하면, 광원 유닛(LSU)의 각 직렬 단은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 광원 유닛(LSU)은, 제1 단("제1 직렬 단" 또는 "제1 행"이라고도 함)에 배치된 복수의 제1 발광 소자들(LD1)과, 제1 단에 후속되는 제2 단("제2 직렬 단" 또는 "제2 행"이라고도 함)에 배치된 복수의 제2 발광 소자들(LD2)을 포함할 수 있다. 또한, 광원 유닛(LSU)은, 제2 단에 후속되는 적어도 하나의 직렬 단을 선택적으로 더 포함할 수 있다. 일 예로, 광원 유닛(LSU)은, 제2 단에 후속되는 제3 단("제3 직렬 단" 또는 "제3 행"이라고도 함)에 배치된 복수의 제3 발광 소자들(LD3)을 더 포함할 수 있다. 또한, 일 실시예에서, 적어도 하나의 직렬 단은 적어도 하나의 역방향 발광 소자(LDrv)를 더 포함할 수 있으나, 이에 한정되지는 않는다.
제1 발광 소자들(LD1)은, 제1 단의 제1 및 제2 전극들(ET11, ET21)의 사이에 서로 병렬로 연결될 수 있다. 제2 발광 소자들(LD2)은, 제2 단의 제1 및 제2 전극들(ET12, ET22)의 사이에 서로 병렬로 연결될 수 있다. 제3 발광 소자들(LD3)은, 제3 단의 제1 및 제2 전극들(ET13, ET23)의 사이에 서로 병렬로 연결될 수 있다.
실시예에 따라, 각각의 직렬 단에 배치된 제1 및 제2 전극들(ET11~ET13, ET21~ET23)은, 광원 유닛(LSU) 내에 분산되어 배치된 분할 전극들을 구성할 수 있다. 이하에서는, 각각의 직렬 단에 배치된 제1 전극들("제1 분할 전극들"이라고도 함)(ET11~ET13) 중 적어도 하나의 제1 전극을 임의로 지칭하거나, 상기 각각의 직렬 단에 배치된 제1 전극들(ET11~ET13)을 포괄적으로 지칭할 때에는, 제1 전극("제1 분할 전극"이라고도 함)(ET1)이라 하기로 한다. 유사하게, 각각의 직렬 단에 배치된 제2 전극들(ET21~ET23)("제2 분할 전극들"이라고도 함) 중 적어도 하나의 제2 전극을 임의로 지칭하거나, 상기 각각의 직렬 단에 배치된 제2 전극들(ET21~ET23)을 포괄적으로 지칭할 때에는, 제2 전극("제2 분할 전극"이라고도 함)(ET2)이라 하기로 한다.
이와 같이, 복수의 발광 소자들(LD)을 직/병렬 혼합 구조로 연결하여 각 화소(PXL)의 광원 유닛(LSU)을 구성할 경우, 원하는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 조절할 수 있다. 예를 들어, 동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 이용하여 동일 휘도를 표현한다고 가정할 때, 상기 발광 소자들(LD)을 직/병렬 혼합 구조로 연결한 광원 유닛(LSU)에서는, 도 3a 내지 도 3c의 실시예들에서와 같이 발광 소자들(LD)을 모두 병렬 연결한 구조의 광원 유닛(LSU)에 비해 구동 전류를 감소시킬 수 있고, 도 3d의 실시예에서와 같이 발광 소자들(LD)을 모두 직렬 연결한 구조의 광원 유닛(LSU)에 비해서는 광원 유닛(LSU)의 양단에 인가되는 구동 전압을 감소시킬 수 있다. 또한, 발광 소자들(LD)을 모두 직렬로만 연결할 경우에는 직렬 연결된 발광 소자들(LD) 중 적어도 하나가 순방향으로 온전히 연결되지 않았을 때 화소(PXL)의 구동 전류가 흐를 수 있는 경로가 차단되면서 암점 결함을 유발할 수 있다. 반면, 발광 소자들(LD)을 직/병렬 혼합 구조로 연결할 경우 각각의 직렬 단의 내부에서 일부 발광 소자(LD)가 순방향으로 온전히 연결되지 않거나 일부 발광 소자(LD)에 결함이 발생하더라도 해당 직렬 단의 다른 발광 소자(LD)를 통해 구동 전류가 흐를 수 있게 된다. 이에 따라, 화소(PXL)의 결함을 방지 또는 저감할 수 있다.
상술한 실시예들에서와 같이 본 발명의 일 실시예에 의한 화소(PXL)는 다양한 구조의 화소 회로(PXC) 및/또는 광원 유닛(LSU)을 구비할 수 있다. 또한, 본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 5a 내지 도 5e에 도시된 실시예들에 한정되지는 않으며, 각각의 화소(PXL)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서, 각각의 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2)은, 각각 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수 있다.
도 6 및 도 7은 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도이다. 일 실시예에서, 도 6 및 도 7에 도시된 각각의 화소(PXL)는 도 4 내지 도 5e에 도시된 화소들(PXL) 중 어느 하나일 수 있다. 예를 들어, 도 6 및 도 7에 도시된 각각의 화소(PXL)는 도 5e의 실시예에 따른 화소(PXL)일 수 있다. 또한, 일 실시예에서, 표시 영역(도 4의 DA)에 배치되는 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
실시예에 따라, 도 6 및 도 7에서는 각각의 실시예에 따른 화소(PXL)의 광원 유닛(LSU)을 중심으로 상기 화소(PXL)의 구조를 도시하기로 한다. 다만, 화소(PXL)는 각각의 광원 유닛(LSU)을 제어하기 위한 회로 소자(일 예로, 도 5a 내지 도 5e의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자)를 더 포함할 수 있다. 실시예에 따라, 상기 회로 소자는 광원 유닛(LSU)과 다른 층에 배치될 수 있다. 일 예로, 상기 회로 소자는 베이스 층(BSL)의 일면 상에 위치한 화소 회로층에 배치되고, 광원 유닛(LSU)은 상기 화소 회로층 상에 위치한 표시 소자층에 배치될 수 있다.
또한, 실시예에 따라 도 6 및 도 7에서는 각각의 광원 유닛(LSU)이, 제1 및 제2 컨택홀들(CH1, CH2)을 통해, 소정의 전원선(일 예로, 제1 및/또는 제2 전원선들(PL1, PL2), 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자) 및/또는 신호선(일 예로, 주사선(Si) 및/또는 데이터선(Dj))에 연결되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 각 화소(PXL)의 제1 및 제2 전극들(ET1, ET2) 중 적어도 하나가, 컨택홀 및/또는 중간 배선 등을 경유하지 않고 소정의 전원선 및/또는 신호선에 직접적으로 연결될 수도 있다.
먼저 도 6을 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는, 각각 다수 개로 분할되어 발광 영역(EMA)에 분산된 제1 전극들(ET1) 및 제2 전극들(ET2)과, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 직/병렬 혼합 구조로 연결된 다수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 각 화소(PXL)의 발광 영역(EMA)은, 상기 화소(PXL)의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)이 배치되는 영역을 의미할 수 있다. 이러한 발광 영역(EMA)에는 발광 소자들(LD)과 함께, 상기 발광 소자들(LD)에 연결되는 제1 및 제2 전극들(ET1, ET2)이 더 배치될 수 있다.
일 실시예에서, 발광 영역(EMA)은 차광성 및/또는 반사성의 뱅크("화소 정의막"이라고도 함)(BNK)에 의해 둘러싸일 수 있다. 예를 들어, 각 화소(PXL)의 발광 영역(EMA)은 뱅크(BNK)에 의해 규정 및/또는 구획될 수 있다.
실시예에 따라, 뱅크(BNK)는 각각의 발광 영역(EMA)을 둘러싸도록 배치될 수 있다. 예를 들어, 뱅크(BNK)는 각 화소(PXL)의 외곽 영역 및/또는 인접한 화소들(PXL) 사이의 영역에 위치하도록 화소들(PXL)의 발광 영역들(EMA) 사이에 배치될 수 있다.
일 실시예에서, 제1 및 제2 전극들(ET1, ET2)은, 발광 영역(EMA) 내에서 제1 방향(일 예로, 열 방향, 또는 세로 방향)(DR1) 및 제2 방향(일 예로, 행 방향, 또는 가로 방향)(DR2)을 따라, 매트릭스 형태로 분산될 수 있다. 이하에서는, 제1 방향(DR1)을 따라, 각 직렬 단의 제1 및 제2 전극들(ET1, ET2)과 발광 소자들(LD)이 배치되는 영역을 각각의 서브 영역으로 구분하여 설명하기로 한다. 예를 들어, 광원 유닛(LSU)이 세 개의 직렬 단에 분산되어 배치된 다수의 발광 소자들(LD)을 포함한다고 할 때, 상기 광원 유닛(LSU)이 배치되는 발광 영역(EMA)은, 제1 방향(DR1)을 따라 세 개의 서브 영역들로 구획될 수 있다. 일 예로, 발광 영역(EMA)은, 제1 방향(DR1)을 따라 순차적으로 배치된 제1 서브 영역(SAR1), 제2 서브 영역(SAR2) 및 제3 서브 영역(SAR3)을 포함할 수 있다.
제1 서브 영역(SAR1)에는, 적어도 한 쌍의 제1 단 제1 및 제2 전극들(ET11, ET21)과, 이들의 사이에 연결되는 복수의 제1 발광 소자들(LD1)이 배치될 수 있다. 일 예로, 제1 서브 영역(SAR1)에는, 각각 복수 개의 제1 단 제1 전극들(ET11) 및 제1 단 제2 전극들(ET21)이 배치될 수 있다. 또한, 제1 서브 영역(SAR2)에는 각각 제1 단의 제1 및 제2 전극들(ET11, ET21)에 대응하는 적어도 한 쌍의 제1 단 제1 및 제2 컨택 전극들(CE11, CE21)이 선택적으로 더 배치될 수 있다.
제1 단의 제1 및 제2 전극들(ET11, ET21)은, 제1 서브 영역(SAR1)에 서로 이격되어 배치될 수 있다. 실시예에 따라, 제1 단의 제1 및 제2 전극들(ET11, ET21)은 제1 서브 영역(SAR1)에 규칙적으로 배열될 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 단의 제1 및 제2 전극들(ET11, ET21)은, 제1 서브 영역(SAR1)에서 어느 일 방향을 따라 연장되는 바 형상을 가질 수 있다. 예를 들어, 제1 단의 제1 및 제2 전극들(ET11, ET21)은, 각각 제1 방향(DR1)을 따라 연장되는 바 형상을 가지면서, 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 순차적 또는 교번적으로 서로 이격되어 배치될 수 있다. 다만, 제1 단의 제1 및 제2 전극들(ET11, ET21)의 형상, 배열 방향 및/또는 상호 배치 구조가 이에 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 제1 단의 제1 및 제2 전극들(ET11, ET21)이 이중 나선형 구조 등으로 서로 이격되어 배치될 수도 있다.
일 실시예에서, 각각의 제1 단 제1 전극(ET11)은 제1 배선("제1 연결 배선" 또는 "제1 연결 패턴"이라고도 함)(LI1)에 일체 또는 비일체로 연결될 수 있다. 예를 들어, 각각의 화소(PXL)는, 적어도 하나의 제1 단 제1 전극(ET11)에 연결되는 제1 배선(LI1)을 더 포함할 수 있다. 일 예로, 각각의 화소(PXL)는, 복수의 제1 단 제1 전극들(ET11)에 일체로 연결되는 제1 배선(LI1)을 더 포함할 수 있다. 이 경우, 상기 제1 단 제1 전극들(ET11)과 제1 배선(LI1)을 하나의 전극, 배선, 또는 패턴의 서로 다른 영역들로 간주할 수도 있다.
일 실시예에서, 제1 단 제1 전극들(ET11)과 제1 배선(LI1) 사이의 영역에서, 상기 제1 단 제1 전극들(ET11)과 제1 배선(LI1)을 구성하는 도전 패턴의 폭이 국부적으로 감소할 수 있다. 이러한 구조를 적용하게 되면, 필요한 경우 어느 하나의 제1 단 제1 전극(ET11)을 제1 배선(LI1)으로부터 용이하게 분리할 수 있다. 예를 들어, 어느 하나의 제1 단 제1 전극(ET11)에 연결된 적어도 하나의 제1 발광 소자(LD1)에 쇼트 결함 등이 발생하였을 경우, 상기 어느 하나의 제1 단 제1 전극(ET11)을 제1 배선(LI1)으로부터 분리하여 상기 쇼트 결함으로 인한 화소(PXL)의 결함을 수리할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각각의 제1 단 제1 전극(ET11)이 제1 배선(LI1)에 이어지는 영역에 이르기까지 상기 제1 단 제1 전극(ET11)의 폭이 균일하게 유지될 수도 있다.
실시예에 따라, 제1 배선(LI1)은, 표시 장치가 구동되는 기간 동안 제1 전원(VDD) 또는 제1 구동 신호(일 예로, 주사 신호, 데이터 신호 또는 소정의 다른 제어 신호)를 공급받을 수 있다. 일 실시예에서, 제1 배선(LI1)은 제1 컨택홀(CH1), 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제1 전원선(PL1)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제1 배선(LI1)은, 제1 컨택홀(CH1)을 통해 그 하부에 배치된 소정의 회로 소자에 전기적으로 연결되고, 상기 회로 소자를 통해 제1 전원선(PL1)에 연결될 수 있다. 다른 실시예에서, 제1 배선(LI1)은, 제1 컨택홀(CH1) 등을 경유하여 소정의 제1 구동 신호가 공급되는 신호선에 연결될 수도 있다. 또 다른 실시예에서, 제1 배선(LI1)은, 제1 컨택홀(CH1) 및/또는 회로 소자를 경유하지 않고 제1 전원선(PL1) 또는 소정의 신호선에 직접 연결될 수도 있다. 이 경우, 제1 배선(LI1)은 상기 제1 전원선(PL1) 또는 소정의 신호선에 일체 또는 비일체로 연결될 수 있다.
일 실시예에서, 화소들(PXL) 각각의 제1 단 제1 전극들(ET11)에 연결된 제1 배선(LI1)은 먼저 복수의 화소들(PXL)에 공통으로 연결된 상태로 제조되어, 발광 소자들(LD)을 정렬하는 단계에서 소정의 제1 정렬 신호(또는, 제1 정렬 전압)를 공급받을 수 있다. 이후, 화소들(PXL)의 사이에서 제1 배선(LI1)을 단선시킴으로써, 화소들(PXL)을 개별 구동이 가능한 형태로 제조할 수 있다.
일 실시예에서, 각각의 제1 단 제2 전극(ET21)은 각각이 분리된 개별 패턴의 형상을 가질 수 있다. 이러한 각각의 제1 단 제2 전극(ET21)은 다음 단의 적어도 하나의 전극에 전기적으로 연결될 수 있다. 일 예로, 각각의 제1 단 제2 전극(ET21)은, 각각의 제1 단 제2 컨택 전극(CE21)을 통하거나 통하지 않고, 어느 하나의 제2 단 제1 전극(ET12) 및/또는 어느 하나의 제2 단 제1 컨택 전극(CE12)에 전기적으로 연결될 수 있다.
제1 단의 제1 및 제2 전극들(ET11, ET21)의 사이에는 복수의 제1 발광 소자들(LD1)이 배치될 수 있다. 일 예로, 각각의 제1 단 제1 전극(ET11)과 이에 대응하는 제1 단 제2 전극(ET21)의 사이에는 복수의 제1 발광 소자들(LD1)이 서로 병렬로 배열될 수 있다.
각각의 제1 발광 소자(LD1)는, 어느 하나의 제1 단 제1 전극(ET11)에 연결되는 제1 단부(EP1)와, 어느 하나의 제1 단 제2 전극(ET21)에 연결되는 제2 단부(EP2)를 포함할 수 있다. 일 실시예에서, 제1 단부(EP1)는 P형 단부일 수 있고, 제2 단부(EP2)는 N형 단부일 수 있다.
실시예에 따라, 각각의 제1 발광 소자(LD1)는, 제1 단의 제1 및 제2 전극들(ET11, ET21)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제1 발광 소자들(LD1) 각각의 제1 단부(EP1)는 어느 하나의 제1 단 제1 전극(ET11)에 직접적으로 연결되거나, 또는 어느 하나의 제1 단 제1 컨택 전극(CE11)을 통해 상기 어느 하나의 제1 단 제1 전극(ET11)에 연결될 수 있다. 유사하게, 제1 발광 소자들(LD1) 각각의 제2 단부(EP2)는 어느 하나의 제1 단 제2 전극(ET21)에 직접적으로 연결되거나, 또는 어느 하나의 제1 단 제2 컨택 전극(CE21)을 통해 상기 어느 하나의 제1 단 제2 전극(ET21)에 연결될 수 있다. 이러한 제1 발광 소자들(LD1)은 제1 단의 유효 광원들을 구성할 수 있다.
일 실시예에서, 제1 단의 제1 및 제2 전극들(ET11, ET21)의 사이에는, 제1 발광 소자들(LD1)과는 반대 방향으로 연결된 적어도 하나의 역방향 발광 소자(LDrv)가 더 연결되어 있을 수 있다. 상기 적어도 하나의 역방향 발광 소자(LDrv)는 비활성화된 상태로 화소(PXL)에 남아있을 수 있다.
실시예에 따라, 각각의 제1 단 제1 전극(ET11) 상에는 각각의 제1 단 제1 컨택 전극(CE11)이 배치되고, 각각의 제1 단 제2 전극(ET21) 상에는 각각의 제1 단 제2 컨택 전극(CE21)이 배치될 수 있다. 일 예로, 제1 서브 영역(SAR1)에 각각 복수 개의 제1 단 제1 전극들(ET11) 및 제1 단 제2 전극들(ET21)이 배치될 경우, 상기 제1 서브 영역(SAR1)에는, 각각의 제1 단 제1 전극(ET11) 상에 배치되는 복수의 제1 단 제1 컨택 전극들(CE11)과, 각각의 제1 단 제2 전극(ET21) 상에 배치되는 복수의 제1 단 제2 컨택 전극들(CE21)이 배치될 수 있다. 일 실시예에서, 제1 단의 제1 및 제2 컨택 전극들(CE11, CE21)은, 제1 서브 영역(SAR1)에서 제2 방향(DR2)을 따라 순차적 또는 교번적으로 서로 이격되어 배치될 수 있다.
각각의 제1 단 제1 컨택 전극(CE11)은, 각각의 제1 단 제1 전극(ET11)과, 이에 인접한 적어도 하나의 제1 발광 소자(LD1)의 제1 단부(EP1) 상에 배치되어, 상기 제1 단부(EP1)를 각각의 제1 단 제1 전극(ET11)에 전기적으로 연결할 수 있다. 유사하게, 각각의 제1 단 제2 컨택 전극(CE21)은, 각각의 제1 단 제2 전극(ET21)과, 이에 인접한 적어도 하나의 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 배치되어, 상기 제2 단부(EP2)를 각각의 제1 단 제2 전극(ET21)에 전기적으로 연결할 수 있다. 예를 들어, 제1 단의 제1 및 제2 컨택 전극들(CE11, CE21)은, 제1 발광 소자들(LD1)을 제1 단의 제1 및 제2 전극들(ET11, ET21)의 사이에 전기적으로 연결할 수 있다.
일 실시예에서, 각각의 제1 단 제1 컨택 전극(CE11)은 각각이 분리된 개별 패턴의 형상을 가질 수 있다. 그리고, 각각의 제1 단 제2 컨택 전극(CE21)은 적어도 하나의 제2 단 제1 컨택 전극(CE12)과 일체 또는 비일체로 연결될 수 있다. 예를 들어, 제1 서브 영역(SAR1)과 제2 서브 영역(SAR2)의 경계 영역에는, 각각의 제1 단 제2 컨택 전극(CE21)을 다음 단에 위치한 적어도 하나의 제2 단 제1 컨택 전극(CE12)과 연결하는 적어도 하나의 제1-2 단 연결 전극(SCE1-2)이 배치될 수 있다.
일 실시예에서, 제1-2 단 연결 전극(SCE1-2)은, 제1 및 제2 서브 영역들(SAR1, SAR2)의 경계에서, 제1 및 제2 방향들(DR1, DR2)과 교차하는 제3 방향(DR3)(일 예로, 사선 방향)을 따라 연장되어, 각각의 제1 단 제2 컨택 전극(CE21)을 적어도 하나의 제2 단 제1 컨택 전극(CE12)과 연결할 수 있다. 예를 들어, 제1-2 단 연결 전극(SCE1-2)은, 제1 및 제2 서브 영역들(SAR1, SAR2)의 경계에서 사선 방향으로 연장되어 각각의 제1 단 제2 컨택 전극(CE21)을 적어도 하나의 제2 단 제1 컨택 전극(CE12)에 연결할 수 있다.
일 실시예에서, 제1-2 단 연결 전극(SCE1-2)은, 적어도 하나의 제1 단 제2 컨택 전극(CE21) 및 적어도 하나의 제2 단 제1 컨택 전극(CE12)과 일체로 연결될 수 있다. 이 경우, 각 단의 제1 및 제2 컨택 전극들(CE1, CE2)을 형성하는 단계에서, 각 단의 발광 소자들(LD)을 직렬 연결하기 위한 적어도 하나의 연결 전극("연결부", "브릿지부", 또는 "브릿지 패턴"이라고도 함)(SCE)을 동시에 형성할 수 있다. 이에 따라, 화소(PXL) 및 이를 포함한 표시 장치의 제조 공정을 단순화하고, 그 효율을 높일 수 있다. 한편, 연속되는 두 직렬 단에 배치된 복수의 컨택 전극들 및 이를 연결하는 적어도 하나의 연결 전극(SCE)(일 예로, 적어도 하나의 제1 단 제2 컨택 전극(CE21), 적어도 하나의 제2 단 제1 컨택 전극(CE12), 및 제1-2 단 연결 전극(SCE1-2))이 서로 일체로 연결될 경우, 이들을 하나의 컨택 전극의 서로 다른 일 영역으로 간주할 수도 있다.
제2 서브 영역(SAR2)에는, 적어도 한 쌍의 제2 단 제1 및 제2 전극들(ET12, ET22)과, 이들의 사이에 연결되는 복수의 제2 발광 소자들(LD2)이 배치될 수 있다. 일 예로, 제2 서브 영역(SAR2)에는, 각각 복수의 제2 단 제1 전극들(ET12) 및 제2 단 제2 전극들(ET22)이 배치될 수 있다. 또한, 제2 서브 영역(SAR2)에는 각각 제2 단의 제1 및 제2 전극들(ET12, ET22)에 대응하는 적어도 한 쌍의 제2 단 제1 및 제2 컨택 전극들(CE12, CE22)이 선택적으로 더 배치될 수 있다.
제2 단의 제1 및 제2 전극들(ET12, ET22)은, 제2 서브 영역(SAR2)에 서로 이격되어 배치될 수 있다. 실시예에 따라, 제2 단의 제1 및 제2 전극들(ET12, ET22)은 제2 서브 영역(SAR2)에 규칙적으로 배열될 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제2 단의 제1 및 제2 전극들(ET12, ET22)은, 제2 서브 영역(SAR2)에서 어느 일 방향을 따라 연장되는 바 형상을 가질 수 있다. 예를 들어, 제2 단의 제1 및 제2 전극들(ET12, ET22)은, 각각 제1 방향(DR1)을 따라 연장되는 바 형상을 가지면서, 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 순차적 및/또는 교번적으로 서로 이격되어 배치될 수 있다. 다만, 제2 단의 제1 및 제2 전극들(ET12, ET22)의 형상, 배열 방향 및/또는 상호 배치 구조는 다양하게 변경될 수 있다.
일 실시예에서, 직렬 구조의 중간 단인 제2 단의 제1 및 제2 전극들(ET12, ET22)은 각각이 분리된 개별 패턴의 형상을 가질 수 있다. 이러한 제2 단의 제1 및 제2 전극들(ET12, ET22) 각각은 이전 단(즉, 제1 단) 또는 다음 단(즉, 제3 단)의 적어도 하나의 전극에 연결될 수 있다. 일 예로, 각각의 제2 단 제1 전극(ET12)은, 각각의 제2 단 제1 컨택 전극(CE12)을 통하거나 통하지 않고, 적어도 하나의 제1 단(즉, 이전 단) 제2 전극(ET21) 및/또는 적어도 하나의 제1 단 제2 컨택 전극(CE21)에 전기적으로 연결될 수 있다. 그리고, 각각의 제2 단 제2 전극(ET22)은, 각각의 제2 단 제2 컨택 전극(CE22)을 통하거나 통하지 않고, 적어도 하나의 제3 단(즉, 다음 단) 제1 전극(ET13) 및/또는 적어도 하나의 제3 단 제1 컨택 전극(CE13)에 전기적으로 연결될 수 있다.
한편, 다른 실시예에서, 광원 유닛(LSU)이 오직 2단의 직렬 구조로 구성될 경우, 각각의 제2 단 제1 전극(ET12)은 각각이 분리된 개별 패턴의 형상을 가지되, 각각의 제2 단 제2 전극(ET22)은 제1 배선(L1)과는 상이한 전원(일 예로, 제2 전원(VSS)) 및/또는 신호(일 예로, 제2 구동 신호)가 공급되는 제2 배선(L2)에 바로 연결될 수도 있다.
제2 단의 제1 및 제2 전극들(ET12, ET22)의 사이에는 복수의 제2 발광 소자들(LD2)이 배치될 수 있다. 일 예로, 각각의 제2 단 제1 전극(ET12)과 이에 대응하는 제2 단 제2 전극(ET22)의 사이에는 복수의 제2 발광 소자들(LD2)이 서로 병렬로 배열될 수 있다.
각각의 제2 발광 소자(LD2)는, 어느 하나의 제2 단 제1 전극(ET12)에 연결되는 제1 단부(EP1)와, 어느 하나의 제2 단 제2 전극(ET22)에 연결되는 제2 단부(EP2)를 포함할 수 있다. 일 실시예에서, 제1 단부(EP1)는 P형 단부일 수 있고, 제2 단부(EP2)는 N형 단부일 수 있다.
실시예에 따라, 각각의 제2 발광 소자(LD2)는, 제2 단의 제1 및 제2 전극들(ET12, ET22)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)는 어느 하나의 제2 단 제1 전극(ET12)에 직접적으로 연결되거나, 또는 어느 하나의 제2 단 제1 컨택 전극(CE12)을 통해 상기 어느 하나의 제2 단 제1 전극(ET12)에 연결될 수 있다. 유사하게, 제2 발광 소자들(LD2) 각각의 제2 단부(EP2)는 어느 하나의 제2 단 제2 전극(ET22)에 직접적으로 연결되거나, 또는 어느 하나의 제2 단 제2 컨택 전극(CE22)을 통해 상기 어느 하나의 제2 단 제2 전극(ET22)에 연결될 수 있다. 이러한 제2 발광 소자들(LD2)은 제2 단의 유효 광원들을 구성할 수 있다.
일 실시예에서, 제2 단의 제1 및 제2 전극들(ET12, ET22)의 사이에는, 제2 발광 소자들(LD2)과는 반대 방향으로 연결된 적어도 하나의 역방향 발광 소자(LDrv)가 더 연결될 수 있다. 상기 적어도 하나의 역방향 발광 소자(LDrv)는 비활성화된 상태로 화소(PXL)에 남아있을 수 있다.
실시예에 따라, 각각의 제2 단 제1 전극(ET12) 상에는 각각의 제2 단 제1 컨택 전극(CE12)이 배치되고, 각각의 제2 단 제2 전극(ET22) 상에는 각각의 제2 단 제2 컨택 전극(CE22)이 배치될 수 있다. 일 예로, 제2 서브 영역(SAR2)에 각각 복수 개의 제2 단 제1 전극들(ET12) 및 제2 단 제2 전극들(ET22)이 배치될 경우, 상기 제2 서브 영역(SAR2)에는, 각각의 제2 단 제1 전극(ET12) 상에 배치되는 복수의 제2 단 제1 컨택 전극들(CE12)과, 각각의 제2 단 제2 전극(ET22) 상에 배치되는 복수의 제2 단 제2 컨택 전극들(CE22)이 배치될 수 있다. 일 실시예에서, 제2 단의 제1 및 제2 컨택 전극들(CE12, CE22)은, 제2 서브 영역(SAR2)에서 제2 방향(DR2)을 따라 순차적 또는 교번적으로 서로 이격되어 배치될 수 있다.
각각의 제2 단 제1 컨택 전극(CE12)은, 각각의 제2 단 제1 전극(ET12)과, 이에 인접한 적어도 하나의 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치되어, 상기 제1 단부(EP1)를 각각의 제2 단 제1 전극(ET12)에 전기적으로 연결할 수 있다. 유사하게, 각각의 제2 단 제2 컨택 전극(CE22)은, 각각의 제2 단 제2 전극(ET22)과, 이에 인접한 적어도 하나의 제2 발광 소자(LD2)의 제2 단부(EP2) 상에 배치되어, 상기 제2 단부(EP2)를 각각의 제2 단 제2 전극(ET22)에 전기적으로 연결할 수 있다. 예를 들어, 제2 단의 제1 및 제2 컨택 전극들(CE12, CE22)은, 제2 발광 소자들(LD2)을 제2 단의 제1 및 제2 전극들(ET12, ET22)의 사이에 전기적으로 연결할 수 있다.
일 실시예에서, 각각의 제2 단 제1 컨택 전극(CE11)은 적어도 하나의 제1 단(즉, 이전 단) 제2 컨택 전극(CE21)과 일체 또는 비일체로 연결되고, 각각의 제2 단 제2 컨택 전극(CE22)은 적어도 하나의 제3 단(즉, 다음 단) 제1 컨택 전극(CE13)과 일체 또는 비일체로 연결될 수 있다. 예를 들어, 제1 서브 영역(SAR1)과 제2 서브 영역(SAR2)의 경계 영역에는, 적어도 하나의 제1 단 제2 컨택 전극(CE21)과 적어도 하나의 제2 단 제1 컨택 전극(CE12)을 연결하는 적어도 하나의 제1-2 단 연결 전극(SCE1-2)이 배치될 수 있다. 그리고, 제2 서브 영역(SAR2)과 제3 서브 영역(SAR3)의 경계 영역에는, 적어도 하나의 제2 단 제2 컨택 전극(CE22)과 적어도 하나의 제3 단 제1 컨택 전극(CE13)을 연결하는 적어도 하나의 제2-3 단 연결 전극(SCE2-3)이 배치될 수 있다.
일 실시예에서, 제2-3 단 연결 전극(SCE2-3)은, 제2 및 제3 서브 영역들(SAR2, SAR3)의 경계에서, 제1 및 제2 방향들(DR1, DR2)과 교차하는 제3 방향(DR3)을 따라 연장되어, 각각의 제2 단 제2 컨택 전극(CE22)을 적어도 하나의 제3 단 제1 컨택 전극(CE13)과 연결할 수 있다. 예를 들어, 제2-3 단 연결 전극(SCE2-3)은, 제2 및 제3 서브 영역들(SAR2, SAR3)의 경계에서 사선 방향으로 연장되어 각각의 제2 단 제2 컨택 전극(CE22)을 적어도 하나의 제3 단 제1 컨택 전극(CE13)에 연결할 수 있다. 일 실시예에서, 제2-3 단 연결 전극(SCE2-3)은, 적어도 하나의 제2 단 제2 컨택 전극(CE22) 및 적어도 하나의 제3 단 제1 컨택 전극(CE13)과 일체로 연결될 수 있다.
한편, 다른 실시예에서, 광원 유닛(LSU)이 오직 2단의 직렬 구조로 구성될 경우, 각각의 제2 단 제2 컨택 전극(CE22)은 각각이 분리된 개별 패턴의 형상을 가질 수 있다. 이 경우, 각각의 제2 단 제2 컨택 전극(CE22)은 제2 단 제2 전극(ET22)을 통해 제2 배선(LI2)에 연결될 수 있다.
제3 서브 영역(SAR3)에는, 적어도 한 쌍의 제3 단 제1 및 제2 전극들(ET13, ET23)과, 이들의 사이에 연결되는 복수의 제3 발광 소자들(LD3)이 배치될 수 있다. 일 예로, 제3 서브 영역(SAR3)에는, 각각 복수의 제3 단 제1 전극들(ET13) 및 제3 단 제2 전극들(ET23)이 배치될 수 있다. 또한, 제3 서브 영역(SAR3)에는 각각 제3 단의 제1 및 제2 전극들(ET13, ET23)에 대응하는 적어도 한 쌍의 제3 단 제1 및 제2 컨택 전극들(CE13, CE23)이 선택적으로 더 배치될 수 있다.
제3 단의 제1 및 제2 전극들(ET13, ET23)은, 제3 서브 영역(SAR3)에 서로 이격되어 배치될 수 있다. 실시예에 따라, 제3 단의 제1 및 제2 전극들(ET13, ET23)은 제3 서브 영역(SAR3)에 규칙적으로 배열될 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제3 단의 제1 및 제2 전극들(ET13, ET23)은, 제3 서브 영역(SAR3)에서 어느 일 방향을 따라 연장되는 바 형상을 가질 수 있다. 예를 들어, 제3 단의 제1 및 제2 전극들(ET13, ET23)은, 각각 제1 방향(DR1)을 따라 연장되는 바 형상을 가지면서, 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 순차적 또는 교번적으로 서로 이격되어 배치될 수 있다. 다만, 제3 단의 제1 및 제2 전극들(ET13, ET23)의 형상, 배열 방향 및/또는 상호 배치 구조는 다양하게 변경될 수 있다.
일 실시예에서, 각각의 제3 단 제1 전극(ET13)은 각각이 분리된 개별 패턴의 형상을 가질 수 있다. 이러한 각각의 제3 단 제1 전극(ET13)은 이전 단의 적어도 하나의 전극에 전기적으로 연결될 수 있다. 일 예로, 각각의 제3 단 제1 전극(ET13)은, 각각의 제3 단 제1 컨택 전극(CE13)을 통하거나 통하지 않고, 어느 하나의 제2 단 제2 전극(ET22) 및/또는 어느 하나의 제2 단 제2 컨택 전극(CE22)에 전기적으로 연결될 수 있다.
일 실시예에서, 각각의 제3 단 제2 전극(ET23)은 제2 배선("제2 연결 배선" 또는 "제2 연결 패턴"이라고도 함)(LI2)에 일체 또는 비일체로 연결될 수 있다. 예를 들어, 각각의 화소(PXL)는, 적어도 하나의 제3 단 제2 전극(ET23)에 연결되는 제2 배선(LI2)을 더 포함할 수 있다. 일 예로, 각각의 화소(PXL)는, 복수의 제3 단 제2 전극들(ET23)에 일체로 연결되는 제2 배선(LI2)을 더 포함할 수 있다. 이 경우, 상기 제3 단 제2 전극들(ET23)과 제2 배선(LI2)을 하나의 전극, 배선, 또는 패턴의 서로 다른 영역들로 간주할 수도 있다.
일 실시예에서, 제3 단 제2 전극들(ET23)과 제2 배선(LI2) 사이의 영역에서, 상기 제3 단 제2 전극들(ET23)과 제2 배선(LI2)을 구성하는 도전 패턴의 폭이 국부적으로 감소할 수 있다. 이러한 구조를 적용하게 되면, 필요한 경우 어느 하나의 제3 단 제2 전극(ET23)을 제2 배선(LI2)으로부터 용이하게 분리할 수 있다. 예를 들어, 어느 하나의 제3 단 제2 전극(ET23)에 연결된 적어도 하나의 제3 발광 소자(LD3)에 쇼트 결함 등이 발생하였을 경우, 상기 어느 하나의 제3 단 제2 전극(ET23)을 제2 배선(LI2)으로부터 분리하여 상기 쇼트 결함으로 인한 화소(PXL)의 결함을 수리할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각각의 제3 단 제2 전극(ET23)이 제2 배선(LI2)에 이어지는 영역에 이르기까지 상기 제3 단 제2 전극(ET23)의 폭이 균일하게 유지될 수도 있다.
실시예에 따라, 제2 배선(LI2)은, 표시 장치가 구동되는 기간 동안 제2 전원(VSS) 또는 제2 구동 신호(일 예로, 주사 신호, 데이터 신호 또는 소정의 다른 제어 신호)를 공급받을 수 있다. 일 실시예에서, 제2 배선(LI2)은 제2 컨택홀(CH2), 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제2 배선(LI2)은, 제2 컨택홀(CH2)을 통해 그 하부에 배치된 제2 전원선(PL2)에 연결될 수 있다. 다른 실시예에서, 제2 배선(LI2)은, 제2 컨택홀(CH2) 및/또는 회로 소자 등을 경유하지 않고 제2 전원선(PL2) 또는 소정의 신호선에 직접 연결될 수도 있다. 이 경우, 제2 배선(LI2)은 상기 제2 전원선(PL2) 또는 소정의 신호선에 일체 또는 비일체로 연결될 수 있다.
일 실시예에서, 화소들(PXL) 각각의 마지막 단, 일 예로 제3 단의 제2 전극들(ET13)에 연결된 제2 배선(LI2)은 복수의 화소들(PXL)에 공통으로 연결될 수 있다. 이러한 제2 배선(LI2)은, 발광 소자들(LD)을 정렬하는 단계에서 소정의 제2 정렬 신호(또는, 제2 정렬 전압)을 공급받을 수 있다. 한편, 표시 장치가 실제로 구동되는 기간 동안, 제2 배선(LI2)은 제2 전원(VSS) 또는 소정의 제2 구동 신호를 공급받을 수 있다.
제3 단의 제1 및 제2 전극들(ET13, ET23)의 사이에는 복수의 제3 발광 소자들(LD3)이 배치될 수 있다. 일 예로, 각각의 제3 단 제1 전극(ET13)과 이에 대응하는 제3 단 제2 전극(ET23)의 사이에는 복수의 제3 발광 소자들(LD3)이 서로 병렬로 배열될 수 있다.
각각의 제3 발광 소자(LD3)는, 어느 하나의 제3 단 제1 전극(ET13)에 연결되는 제1 단부(EP1)와, 어느 하나의 제3 단 제2 전극(ET23)에 연결되는 제2 단부(EP2)를 포함할 수 있다. 일 실시예에서, 제1 단부(EP1)는 P형 단부일 수 있고, 제2 단부(EP2)는 N형 단부일 수 있다.
실시예에 따라, 각각의 제3 발광 소자(LD3)는, 제3 단의 제1 및 제2 전극들(ET13, ET23)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제3 발광 소자들(LD3) 각각의 제1 단부(EP1)는 어느 하나의 제3 단 제1 전극(ET13)에 직접적으로 연결되거나, 또는 어느 하나의 제3 단 제1 컨택 전극(CE13)을 통해 상기 어느 하나의 제3 단 제1 전극(ET13)에 연결될 수 있다. 유사하게, 제3 발광 소자들(LD3) 각각의 제2 단부(EP2)는 어느 하나의 제3 단 제2 전극(ET23)에 직접적으로 연결되거나, 또는 어느 하나의 제3 단 제2 컨택 전극(CE23)을 통해 상기 어느 하나의 제3 단 제2 전극(ET23)에 연결될 수 있다. 이러한 제3 발광 소자들(LD3)은 제3 단의 유효 광원들을 구성할 수 있다.
일 실시예에서, 제3 단의 제1 및 제2 전극들(ET13, ET23)의 사이에는, 제3 발광 소자들(LD3)과는 반대 방향으로 연결된 적어도 하나의 역방향 발광 소자(LDrv)가 더 연결될 수 있다. 상기 적어도 하나의 역방향 발광 소자(LDrv)는 비활성화된 상태로 화소(PXL)에 남아있을 수 있다. 예를 들어, 화소(PXL)는, 발광 영역(EMA)에 배치되어 유효 광원들을 구성하는 복수의 발광 소자들(LD), 일 예로, 제1, 제2 및/또는 제3 발광 소자들(LD, LD2, LD3)과 더불어, 상기 발광 영역(EMA)에 배치된 적어도 하나의 역방향 발광 소자(LDrv)를 포함할 수 있다.
실시예에 따라, 발광 영역(EMA)에 배치되는 발광 소자들(LD)의 개수는, 역방향 발광 소자(LDrv)의 개수보다 많을 수 있다. 일 예로, 제1, 제2 및 제3 서브 영역들(SAR1, SAR2, SAR3) 각각은, 역방향 발광 소자(LDrv)보다 많은 개수의 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 포함할 수 있다.
일 실시예에서, 발광 소자들(LD)을 정렬하는 단계에서 각각의 정렬 전극에 인가되는 정렬 신호(또는, 정렬 전압)를 제어하거나 자기장을 형성함으로써, 발광 영역(EMA)에 공급된 발광 소자들이 어느 일 방향(일 예로, 순방향) 측으로 보다 편향되어 정렬되도록 제어할 수 있다. 예를 들어, 발광 소자들(LD)의 정렬 단계에서, 정렬 신호의 파형을 조절하거나, 각각의 발광 영역(EMA)에 자계가 형성되도록 하는 등에 의해, 각각의 제1 단부(EP1)가 제1 정렬 전극을 향하고 각각의 제2 단부(EP2)가 제2 정렬 전극을 향하도록 순방향으로 배열되는 발광 소자들(LD)의 개수가, 각각의 제1 단부(EP1)가 제2 정렬 전극을 향하고 각각의 제2 단부(EP2)가 제1 정렬 전극을 향하도록 배열되는 역방향 발광 소자들(LDrv)의 개수보다 많아지도록 조절할 수 있다. 일 예로, 순방향으로 배열되는 발광 소자들(LD)과 역방향 발광 소자들(LDrv)의 개수 비가 대략 80:20이 될 수 있도록 공정 조건을 제어하여 발광 소자들(LD)을 정렬할 수 있다.
일 실시예에서, 발광 영역(EMA)에 배치되는 각각의 발광 소자(LD)는, 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있다. 예를 들어, 각각의 발광 소자(LD)는 도 1a 내지 도 3b에 도시된 바와 같은, 나노 스케일 내지 마이크로 스케일 범위의 크기를 가지는 초소형의 막대형 발광 소자일 수 있다. 다만, 발광 소자들(LD)의 크기, 종류 및 형상 등은 다양하게 변경될 수 있다.
한편, 도 6에서는 각각의 발광 소자(LD)가, 한 쌍의 제1 및 제2 전극들(ET1, ET2)이 마주하도록 배치된 영역에서, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 제1 방향(DR1)을 따라 균일하게 가로로 배열된 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는, 제1 및 제2 전극들(ET1, ET2)의 사이에 사선 방향 등으로 배열 및/또는 연결될 수도 있다. 또는, 도 6에는 도시하지 않았으나, 각각의 화소 영역 및/또는 그 주변 영역에는 제1 및 제2 전극들(ET1, ET2)의 사이에 온전히 연결되지 않은 적어도 하나의 발광 소자(일 예로, 역방향 발광 소자(LDrv) 이외의 또 다른 비유효 광원)가 더 배치되어 있을 수도 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 등을 이용해 각 화소(PXL)의 발광 영역(EMA)에 공급될 수 있다. 예를 들어, 발광 소자들(LD)은 휘발성 용매에 섞여 각각의 발광 영역(EMA)에 공급될 수 있다. 이때, 제1 및 제2 전극들(ET1, ET2)(또는, 제1 및 제2 전극들(ET1, ET2)이 각 서브 영역들의 경계에서 분할되기 이전의 상태인 제1 및 제2 정렬 전극들)에 소정의 정렬 신호(또는, 정렬 전압)를 인가하게 되면, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 전계가 형성되면서, 상기 제1 및 제2 전극들(ET1, ET2)(또는, 제1 및 제2 정렬 전극들)의 사이에 발광 소자들(LD)이 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이 외의 다른 방식으로 제거하여 제1 및 제2 전극들(ET1, ET2)의 사이에 발광 소자들(LD)을 안정적으로 배치할 수 있다. 또한, 이후 발광 소자들(LD)의 양 단부, 일 예로 제1 및 제2 단부들(EP1, EP2) 상에 제1 및 제2 컨택 전극들(CE1, CE2)을 형성함으로써, 상기 발광 소자들(LD)을 제1 및 제2 전극들(ET1, ET2)의 사이에 보다 안정적으로 연결할 수 있다.
실시예에 따라, 각각의 제3 단 제1 전극(ET13) 상에는 각각의 제3 단 제1 컨택 전극(CE13)이 배치되고, 각각의 제3 단 제2 전극(ET23) 상에는 각각의 제3 단 제2 컨택 전극(CE23)이 배치될 수 있다. 일 예로, 제3 서브 영역(SAR3)에 각각 복수의 제3 단 제1 전극들(ET13) 및 제3 단 제2 전극들(ET23)이 배치될 경우, 상기 제3 서브 영역(SAR3)에는, 각각의 제3 단 제1 전극(ET13) 상에 배치되는 복수의 제3 단 제1 컨택 전극들(CE13)과, 각각의 제3 단 제2 전극(ET23) 상에 배치되는 복수의 제3 단 제2 컨택 전극들(CE23)이 배치될 수 있다. 일 실시예에서, 제3 단의 제1 및 제2 컨택 전극들(CE13, CE23)은, 제3 서브 영역(SAR3)에서 제2 방향(DR2)을 따라 순차적 또는 교번적으로 서로 이격되어 배치될 수 있다.
각각의 제3 단 제1 컨택 전극(CE13)은, 각각의 제3 단 제1 전극(ET13)과, 이에 인접한 적어도 하나의 제3 발광 소자(LD3)의 제1 단부(EP1) 상에 배치되어, 상기 제1 단부(EP1)를 각각의 제3 단 제1 전극(ET13)에 전기적으로 연결할 수 있다. 유사하게, 각각의 제3 단 제2 컨택 전극(CE23)은, 각각의 제3 단 제2 전극(ET23)과, 이에 인접한 적어도 하나의 제3 발광 소자(LD3)의 제2 단부(EP2) 상에 배치되어, 상기 제2 단부(EP2)를 각각의 제3 단 제2 전극(ET23)에 전기적으로 연결할 수 있다. 예를 들어, 제3 단의 제1 및 제2 컨택 전극들(CE13, CE23)은, 제3 발광 소자들(LD3)을 제3 단의 제1 및 제2 전극들(ET13, ET23)의 사이에 전기적으로 연결할 수 있다.
일 실시예에서, 각각의 제3 단 제1 컨택 전극(CE13)은 적어도 하나의 제2 단(즉, 이전 단) 제2 컨택 전극(CE22)과 일체 또는 비일체로 연결될 수 있다. 예를 들어, 각각의 제3 단 제1 컨택 전극(CE13)은, 제2 및 제3 서브 영역들(SAR2, SAR3)의 경계에 배치된 적어도 하나의 제2-3 연결 전극(SCE2-3) 및 적어도 하나의 제2 단 제2 컨택 전극(CE22)과 일체로 연결될 수 있다. 그리고, 각각의 제3 단 제2 컨택 전극(CE23)은 각각이 분리된 개별 패턴의 형상을 가질 수 있다.
발광 영역(EMA)이 적어도 세 개의 서브 영역들을 포함할 경우, 상술한 방식으로 발광 영역(EMA)의 제K(K는 3 이상의 자연수) 서브 영역에는, 서로 이격되어 배치되는 제K 단의 제1 및 제2 전극들과, 상기 제K 단의 제1 및 제2 전극들의 사이에 병렬로 배열된 제K 발광 소자들과, 각각 제K 단의 제1 및 제2 전극들 상에 배치되며 제K 발광 소자들을 제K 단의 제1 및 제2 전극들의 사이에 전기적으로 연결하는 제K 단의 제1 및 제2 컨택 전극들이 배치될 수 있다. 그리고, 제K 서브 영역과 이전 단의 서브 영역(즉, 제[K-1] 서브 영역)의 경계에는, 제K 단의 제1 컨택 전극을 이전 단(즉, 제[K-1] 단)의 제2 컨택 전극에 연결하는 적어도 하나의 제[K-1]-K 연결 전극이 배치될 수 있다. 상술한 실시예에서, 제1 단의 제1 전극(ET11)은 제1 배선(LI1)에 연결되고, 제K 단 또는 마지막 단의 제2 전극은 제2 배선(LI2)에 연결될 수 있다. 그리고, 제1 단의 제2 전극(ET21), 제2 단을 포함한 중간 단의 제1 및 제2 전극들, 및 제K 단 또는 마지막 단의 제1 전극은 각각이 분리된 개별 패턴의 형상을 가질 수 있다.
도 7을 참조하면, 화소(PXL)는, 각각의 제1 전극(ET1)과 중첩되는 복수의 제1 격벽들(PW1)과, 각각의 제2 전극(ET2)과 중첩되는 복수의 제2 격벽들(PW2)을 더 포함할 수 있다. 실시예에 따라, 제1 격벽들(PW1) 및 제2 격벽들(PW2)은, 각각이 분리된 개별 패턴을 가질 수 있다.
일 실시예에서, 제1 격벽들(PW1) 및 제2 격벽들(PW2)은, 제1 전극들(ET1) 및 제2 전극들(ET2) 각각의 하부에 배치될 수 있다. 예를 들어, 각각의 제1 격벽(PW1)은, 제1, 제2 및 제3 서브 영역들(SAR1, SAR2, SAR3) 중 어느 하나의 서브 영역에 배치된 어느 하나의 제1 전극(ET1)의 하부에 배치될 수 있다. 그리고, 각각의 제2 격벽(PW2)은, 제1, 제2 및 제3 서브 영역들(SAR1, SAR2, SAR3) 중 어느 하나의 서브 영역에 배치된 어느 하나의 제2 전극(ET2)의 하부에 배치될 수 있다.
실시예에 따라, 각각의 제1 격벽(PW1)은, 각각의 제1 전극(ET1)보다 좁은 폭을 가지면서 상기 제1 전극(ET1)의 하부에 배치될 수 있다. 일 예로, 각각의 제1 격벽(PW1)은, 평면 상에서 보았을 때, 각각의 제1 전극(ET1)에 대응하는 형상을 가지면서 상기 제1 전극(ET1)의 내측에 위치할 수 있다.
제1 전극들(ET1)의 하부에 제1 격벽들(PW1)이 배치되면, 상기 제1 격벽들(PW1)이 배치된 영역에서 제1 전극들(ET1)이 상부 방향으로 돌출될 수 있다. 이에 따라, 제1 전극들(ET1)과 마주하는 발광 소자들(LD)의 제1 단부들(EP1)에서 방출되는 광이 보다 표시 장치의 정면 방향을 향하도록 제어할 수 있다.
실시예에 따라, 각각의 제2 격벽(PW2)은, 각각의 제2 전극(ET2)보다 좁은 폭을 가지면서 상기 제2 전극(ET2)의 하부에 배치될 수 있다. 일 예로, 각각의 제2 격벽(PW2)은, 평면 상에서 보았을 때, 각각의 제2 전극(ET2)에 대응하는 형상을 가지면서 상기 제2 전극(ET2)의 내측에 위치할 수 있다.
제2 전극들(ET2)의 하부에 제2 격벽들(PW2)이 배치되면, 상기 제2 격벽들(PW2)이 배치된 영역에서 제2 전극들(ET2)이 상부 방향으로 돌출될 수 있다. 이에 따라, 제2 전극들(ET2)과 마주하는 발광 소자들(LD)의 제2 단부들(EP2)에서 방출되는 광이 보다 표시 장치의 정면 방향을 향하도록 제어할 수 있다.
도 6 및 도 7의 실시예들에 의하면, 각 화소(PXL)의 발광 영역(EMA)을 어느 일 방향(일 예로, 제1 방향(DR1))을 따라 복수의 서브 영역들로 구획하고, 각각의 서브 영역에 제1 및 제2 전극들(ET1, ET2), 발광 소자들(LD), 및 제1 및 제2 컨택 전극들(CE1, CE2)을 배치한다. 그리고, 서브 영역들의 경계를 통과하는 연결 전극(SCE)을 통해 이웃한 서브 영역들의 사이에서 어느 일 단의 제2 컨택 전극들(CE2)을 다음 단의 제1 컨택 전극들(CE1)에 연결한다. 이러한 방식으로, 각각의 발광 영역(EMA)에 공급된 발광 소자들(LD)을 직/병렬 혼합 구조로 연결하여 각각의 광원 유닛(LSU)을 구성할 수 있다.
상술한 실시예들에 의하면, 직/병렬 혼합 구조의 광원 유닛(LSU)을 구성함으로써, 각각의 화소(PXL)를 안정적으로 구동하면서도 표시 패널(PNL)에 흐르는 구동 전류를 낮출 수 있다. 이에 따라, 소비 전력 효율을 개선할 수 있다. 또한, 발광 소자들(LD)을 편향 정렬함과 더불어, 복수의 제1 및 제2 전극들(ET1, ET2)을 복수의 서브 영역들에 분할하여 배치하고 이웃한 서브 영역들의 사이에서 제1 및 제2 컨택 전극들(CE1, CE2)을 교차 연결함으로써, 편향 정렬된 발광 소자들(LD)의 주 배열 방향을 각 직렬 단의 순방향과 매칭할 수 있다. 이에 따라, 각 화소(PXL)의 발광 영역(EMA)에 공급된 발광 소자들 중 보다 많은 개수의 발광 소자들(LD)을 유효 광원들로 활용하여 각각의 광원 유닛(LSU)을 구성할 수 있다. 즉, 상술한 실시예들에 의하면, 발광 소자들(LD)의 활용 효율을 높일 수 있다.
도 8 내지 도 11은 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도로서, 일 예로 도 7의 Ⅰ~Ⅰ'선에 대응하는 화소(PXL)의 단면에 대한 서로 다른 실시예들을 나타낸다. 그리고, 도 12는 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도로서, 일 예로 도 7의 Ⅱ~Ⅱ'선에 대응하는 화소(PXL)의 단면에 대한 일 실시예를 나타낸다. 이하에서는, 도 8 내지 도 12를 도 4 내지 도 7과 함께 결부하여 각 화소(PXL)의 단면 구조에 대한 실시예를 설명하기로 한다.
도 4 내지 도 12를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는, 베이스 층(BSL)의 일면 상에 배치되며 복수의 발광 소자들(LD)을 포함한 표시 소자층(DPL)을 포함한다. 또한, 화소(PXL)는, 화소 회로층(PCL)을 선택적으로 포함할 수 있다. 일 예로, 화소(PXL)는, 베이스 층(BSL)과 표시 소자층(DPL)의 사이에 배치되는 화소 회로층(PCL)을 더 포함할 수 있다.
실시예에 따라, 화소 회로층(PCL)은 발광 소자들(LD)에 전기적으로 연결되는 적어도 하나의 회로 소자를 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 각 화소(PXL)의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자를 포함할 수 있다.
일 예로, 화소 회로층(PCL)은 각각의 화소 영역에 배치되어 각각의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들(T) 및 스토리지 커패시터(Cst)를 포함하며, 이 외에도 각각의 화소 회로(PXC) 및/또는 광원 유닛(LSU)에 연결되는 적어도 하나의 전원선 및/또는 신호선 등을 더 포함할 수 있다. 한편, 화소 회로(PXC)가 생략되고, 각각의 광원 유닛(LSU)이 제1 및 제2 전원선들(PL1, PL2)(또는, 소정의 신호선들)에 직접적으로 연결되는 경우, 화소 회로층(PCL)은 생략될 수도 있다. 편의상, 도 8 내지 도 11에서는 화소 회로층(PCL)에 배치되는 회로 소자들 및 배선들 중 어느 하나의 트랜지스터(T)만을 대표적으로 도시하고, 도 12에서는 화소 회로층(PCL)에 배치되는 스토리지 커패시터(Cst)를 도시하기로 한다. 다만, 화소 회로층(PCL)의 평면/단면 구조는 다양하게 변경될 수 있는 것으로서, 각각의 트랜지스터(T) 및 스토리지 커패시터(Cst)의 위치 및 단면 구조는 실시예에 따라 다양하게 변경될 수 있다.
또한, 화소 회로층(PCL)은 각각의 전극들 및/또는 배선들의 사이에 배치되는 복수의 절연층들을 포함할 수 있다. 일 실시예에서, 화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV)을 포함할 수 있다. 또한, 실시예에 따라서는, 화소 회로층(PCL)이 적어도 일부의 트랜지스터(T)의 하부에 배치되는 적어도 하나의 차광 패턴(미도시) 등을 더 포함할 수도 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
각각의 트랜지스터(T)는, 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함한다. 한편, 실시예에 따라 도 8 내지 도 11에서는 각각의 트랜지스터(T)가, 반도체층(SCL)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 각각의 화소 영역에 배치되는 적어도 하나의 트랜지스터(T)에 구비되는 제1 및/또는 제2 트랜지스터 전극들(TE1, TE2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 베이스 층(BSL)과 게이트 절연층(GI)의 사이에 배치될 수 있다. 이러한 반도체층(SCL)은 각각의 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역과, 각각의 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아모포스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연층(GI) 및 층간 절연층(ILD)의 사이에, 반도체층(SCL)의 적어도 일 영역과 중첩되도록 배치될 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)은, 적어도 한 층의 층간 절연층(ILD)을 사이에 개재하고, 각각의 반도체층(SCL) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 사이에 개재하고, 반도체층(SCL)의 서로 다른 단부들 상에 배치될 수 있다. 이러한 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 각각의 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 각각의 컨택홀을 통해 반도체층(SCL)의 제1 및 제2 영역들에 연결될 수 있다. 실시예에 따라, 상기 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(T)는 적어도 하나의 화소 전극에 연결될 수 있다. 일 예로, 도 5e에 도시된 제1 트랜지스터(T1)의 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나(일 예로, 드레인 전극)는 패시베이션층(PSV)을 관통하는 컨택홀(일 예로, 제1 컨택홀(CH1))과 상기 패시베이션층(PSV) 상부의 제1 배선(LI1)을 통해, 해당 화소(PXL)의 제1 단 제1 전극들(ET11)에 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는, 서로 다른 층에 중첩되도록 배치된 제1 커패시터 전극(CET1) 및 제2 커패시터 전극(CET2)을 포함할 수 있다. 일 실시예에서, 제1 커패시터 전극(CET1)은 트랜지스터(T)의 게이트 전극(GE)과 동일한 층 상에 배치되고, 제2 커패시터 전극(CET2)은 트랜지스터(T)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층 상에 배치될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 커패시터 전극(CET1) 및/또는 제2 커패시터 전극(CET2)의 위치는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 층간 절연층(ILD)이 복수의 절연막들로 구성되고, 제1 또는 제2 커패시터 전극(CE1, CET2)은 상기 복수의 절연막들의 사이에 배치될 수도 있다. 또한, 실시예에 따라서는 제1 및 제2 커패시터 전극들(CET1, CET2) 중 적어도 하나가 다층의 도전막들로 구성될 수도 있다.
실시예에 따라, 각각의 화소(PXL)에 연결되는 적어도 하나의 신호선 및/또는 전원선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 각 화소(PXL)의 주사선(Si)은 트랜지스터들(T)의 게이트 전극들(GE)과 동일한 층 상에 배치되고, 각 화소(PXL)의 데이터선(Dj)은 트랜지스터들(T)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층 상에 배치될 수 있다. 또한, 제1 및/또는 제2 전원선들(PL1, PL2)은, 트랜지스터들(T)의 게이트 전극들(GE) 또는 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층 상에 배치될 수 있다.
실시예에 따라, 표시 소자층(DPL)은 화소들(PXL) 각각의 광원 유닛(LSU)을 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은, 각 화소(PXL)의 발광 영역(EMA)에 배치되는 복수의 제1 및 제2 전극들(ET1, ET2)과, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 배열된 복수의 발광 소자들(LD)과, 상기 발광 소자들(LD)을 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 전기적으로 연결하는 복수의 제1 및 제2 컨택 전극들(CE1, CE2)을 포함할 수 있다. 또한, 표시 소자층(DPL)은 적어도 하나의 도전층 및/또는 절연층 등을 더 포함할 수 있다.
일 실시예에서, 표시 소자층(DPL)은, 베이스 층(BSL) 및/또는 화소 회로층(PCL)의 상부에 순차적으로 배치 및/또는 형성된 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ET1, ET2), 제1 절연층(INS1), 발광 소자들(LD), 절연 패턴(INP), 제1 및 제2 컨택 전극들(CE1, CE2), 및 제2 절연층(INS2)을 포함할 수 있다.
제1 및 제2 격벽들(PW1, PW2)은 각 화소(PXL)의 발광 영역에 서로 이격되어 배치될 수 있다. 이러한 제1 및 제2 격벽들(PW1, PW2)은 베이스 층(BSL) 및/또는 화소 회로층(PCL) 상에서 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다. 실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 격벽들(PW1)은, 베이스 층(BSL) 및/또는 화소 회로층(PCL)과 각각의 제1 전극(ET1)의 사이에 배치될 수 있다. 이러한 제1 격벽들(PW1)은, 발광 소자들(LD)의 제1 단부들(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제1 격벽들(PW1)의 일 측면은, 발광 소자들(LD)의 제1 단부들(EP1)과 인접한 거리에 위치되어, 상기 제1 단부들(EP1)과 마주하도록 배치될 수 있다. 한편, 실시예에 따라, 적어도 하나의 제1 격벽(PW1)의 주변에 적어도 하나의 역방향 발광 소자(LDrv)가 위치될 경우, 상기 제1 격벽(PW1)의 일 측면은 상기 역방향 발광 소자(LDrv)의 제2 단부(EP2)와 마주하도록 배치될 수 있다.
실시예에 따라, 제2 격벽(PW2)은, 베이스 층(BSL) 및/또는 화소 회로층(PCL)과 제2 전극(ET2)의 사이에 배치될 수 있다. 이러한 제2 격벽(PW2)은, 발광 소자들(LD)의 제2 단부들(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제2 격벽(PW2)의 일 측면은, 발광 소자들(LD)의 제2 단부들(EP2)과 인접한 거리에 위치되어, 상기 제2 단부들(EP2)과 마주하도록 배치될 수 있다. 한편, 실시예에 따라, 적어도 하나의 제2 격벽(PW2)의 주변에 적어도 하나의 역방향 발광 소자(LDrv)가 위치될 경우, 상기 제2 격벽(PW2)의 일 측면은 상기 역방향 발광 소자(LDrv)의 제1 단부(EP1)와 마주하도록 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 다양한 형상을 가질 수 있다. 일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)은 도 8 및 도 10에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 경사면을 가질 수 있다. 다른 실시예에서, 제1 및 제2 격벽들(PW1, PW2)은 도 9 및 도 11에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수도 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 곡면을 가지고, 상기 제1 및 제2 격벽들(PW1, PW2)의 상부에 배치되는 적어도 하나의 전극 및/또는 절연층은 상기 제1 및 제2 격벽들(PW1, PW2)에 대응하는 영역에서 곡면을 가질 수 있다.
즉, 본 발명에서 제1 및 제2 격벽들(PW1, PW2)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 제1 및 제2 격벽들(PW1, PW2) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
제1 및 제2 격벽들(PW1, PW2)은 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 및 제2 격벽들(PW1, PW2)은 현재 공지된 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토 레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 본 발명의 실시예에서, 제1 및 제2 격벽들(PW1, PW2)의 구성 물질은 다양하게 변경될 수 있다.
또한, 일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)은 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 그 상부에 제공된 제1 및 제2 전극들(ET1, ET2)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 격벽들(PW1, PW2)의 상부에는 각각 제1 및 제2 전극들(ET1, ET2)이 배치될 수 있다. 이러한 제1 및 제2 전극들(ET1, ET2)은 각각의 화소 영역(특히, 각각의 발광 영역(EMA))에서 서로 이격되어 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2) 각각의 상부에 배치되는 제1 및 제2 전극들(ET1, ET2) 등은 상기 제1 및 제2 격벽들(PW1, PW2) 각각의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ET1, ET2)은, 각각 제1 및 제2 격벽들(PW1, PW2)에 대응하는 경사면 또는 곡면을 가지면서, 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다.
제1 및 제2 전극들(ET1, ET2) 각각은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ET1, ET2) 각각은, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), SnO2(Tin Oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극들(ET1, ET2) 각각은, 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 즉, 제1 및 제2 전극들(ET1, ET2) 각각은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다. 또한, 제1 및 제2 전극들(ET1, ET2) 각각은 동일한 도전 물질로 구성되거나, 또는 이들은 서로 다른 적어도 하나의 도전 물질을 포함할 수 있다.
또한, 제1 및 제2 전극들(ET1, ET2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ET1, ET2) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ET1, ET2) 각각은, 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 및 제2 전극들(ET1, ET2) 각각의 반사 전극층은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 상기 반사 전극층은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금으로 구성될 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다. 제1 및 제2 전극들(ET1, ET2) 각각이 반사 전극층을 포함할 경우, 발광 소자들(LD) 각각의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 및 제2 전극들(ET1, ET2)이 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 전극들(ET1, ET2)에 의해 반사되어 더욱 표시 패널(PNL)의 정면 방향(일 예로, 베이스 층(BSL)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율을 향상시킬 수 있다.
또한, 제1 및 제2 전극들(ET1, ET2) 각각의 투명 전극층은, 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 상기 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 및 제2 전극들(ET1, ET2) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 전극들(ET1, ET2)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 및 제2 전극들(ET1, ET2) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 인해 제1 및 제2 전극들(ET1, ET2)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 상기 도전성 캡핑층은 제1 및 제2 전극들(ET1, ET2)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 상기 도전성 캡핑층은 제1 및 제2 전극들(ET1, ET2) 각각의 구성 요소로 간주되거나, 또는 상기 제1 및 제2 전극들(ET1, ET2) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제1 및 제2 전극들(ET1, ET2)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 전극들(ET1, ET2)의 일 영역을 커버하도록 형성되며, 상기 제1 및 제2 전극들(ET1, ET2)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다. 일 예로, 제1 절연층(INS1)은, 소정의 제1 및 제2 컨택부들(CNT1, CNT2)에서 각각 제1 및 제2 전극들(ET1, ET2)을 노출할 수 있다. 제1 절연층(INS1)은 실시예에 따라서는 생략될 수도 있으며, 이 경우 패시베이션층(PSV) 및/또는 제1 및 제2 전극들(ET1, ET2) 각각의 일단 상에 바로 발광 소자들(LD)이 배치될 수도 있다.
일 실시예에서, 제1 절연층(INS1)은, 일차적으로 제1 및 제2 전극들(ET1, ET2)을 전면적으로 커버하도록 형성될 수 있다. 이러한 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 상기 제1 절연층(INS1)은 각각 제1 및 제2 격벽들(PW1, PW2) 상의 일 영역(예를 들어, 각각 제1 및 제2 컨택부들(CNT1, CNT2))에서 제1 및 제2 전극들(ET1, ET2)을 노출하도록 부분적으로 개구될 수 있다. 또는, 다른 실시예에서, 제1 절연층(INS1)은, 발광 소자들(LD)의 공급 및 정렬이 완료된 이후, 상기 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
즉, 제1 절연층(INS1)은, 제1 및 제2 전극들(ET1, ET2)과 발광 소자들(LD)의 사이에 개재되되, 상기 제1 및 제2 전극들(ET1, ET2) 각각의 적어도 일 영역을 노출할 수 있다. 이러한 제1 절연층(INS1)은 제1 및 제2 전극들(ET1, ET2)이 형성된 이후 상기 제1 및 제2 전극들(ET1, ET2)을 커버하도록 형성되어, 후속 공정에서 상기 제1 및 제2 전극들(ET1, ET2)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)은, 각각의 발광 소자(LD)를 안정적으로 지지할 수 있다.
제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 절연층(INS1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 산화 알루미늄(Al2O3) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제1 절연층(INS1)의 구성 물질이 특별히 한정되지는 않는다.
제1 절연층(INS1)이 형성된 각각의 화소 영역, 특히, 각 화소(PXL)의 발광 영역(EMA)에는 복수의 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 각각의 발광 영역(EMA)에 다수의 발광 소자들(LD)이 공급되고, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ET1, ET2)에 인가되는 소정의 정렬 신호(또는, 정렬 전압)에 의해 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 방향성을 가지고 정렬될 수 있다.
일 실시예에서, 발광 소자들(LD) 중 적어도 일부는, 그 길이 방향의 양 단부들, 즉, 제1 및 제2 단부들(EP1, EP2)이 한 쌍의 제1 및 제2 전극들(ET1, ET2)과 중첩되도록 상기 한 쌍의 제1 및 제2 전극들(ET1, ET2)의 사이에 가로 방향으로 배치될 수 있다. 또한, 실시예에 따라, 발광 소자들(LD) 중 다른 일부는 한 쌍의 제1 및 제2 전극들(ET1, ET2)의 사이에 사선 방향으로 배치될 수도 있다. 다른 실시예에서, 발광 소자들(LD) 중 적어도 일부는 한 쌍의 제1 및 제2 전극들(ET1, ET2)의 사이에 상기 제1 및 제2 전극들(ET1, ET2)과 중첩되지 않도록 배치되되, 각각의 제1 컨택 전극(CE1) 및 제2 컨택 전극(CE2)을 통해 상기 제1 및 제2 전극들(ET1, ET2)과 연결될 수도 있다.
발광 소자들(LD)의 일 영역 상에는, 절연 패턴(INP)이 배치될 수 있다. 예를 들어, 절연 패턴(INP)은, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출하면서, 상기 발광 소자들(LD) 각각의 중앙 영역을 포함한 일 영역 상부에만 부분적으로 배치될 수 있다. 이러한 절연 패턴(INP)은 각각의 발광 영역(EMA) 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 절연 패턴(INP)은 실시예에 따라서는 생략될 수도 있으며, 이 경우 발광 소자들(LD) 상에 제1 및 제2 컨택 전극들(CE1, CE2)의 양 끝단이 바로 배치될 수도 있다.
절연 패턴(INP)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 절연 패턴(INP)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 산화 알루미늄(Al2O3), 포토 레지스트(PR) 물질 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 절연 패턴(INP)의 구성 물질이 특별히 한정되지는 않는다.
발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 절연 패턴(INP)을 형성하게 되면, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 상기 이격 공간은 절연 패턴(INP)을 형성하는 과정에서 유입된 절연 물질로 채워질 수 있다. 이에 따라, 발광 소자들(LD)을 보다 안정적으로 지지할 수 있다.
절연 패턴(INP)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2)은, 각각 제1 및 제2 컨택 전극들(CE1, CE2)에 의해 커버될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CE1, CE2) 각각의 일단은, 절연 패턴(INP)을 사이에 개재하고, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 이격되어 배치될 수 있다.
일 실시예에서, 제1 및 제2 컨택 전극들(CE1, CE2)은 도 8 및 도 9에 도시된 바와 같이 베이스 층(BSL)의 일면 상에서 동일한 층에 동시에 형성될 수 있다. 이에 따라, 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정을 간소화할 수 있다. 일 예로, 각각의 마스크 공정을 통해 제1 및 제2 컨택 전극들(CE1, CE2)을 형성하는 경우에 비해, 화소(PXL)의 형성에 필요한 마스크 공정의 수를 줄이고, 제1 및 제2 컨택 전극들(CE1, CE2)을 보다 용이하게 형성할 수 있다.
다른 실시예에서, 제1 및 제2 컨택 전극들(CE1, CE2)은 도 10 및 도 11에 도시된 바와 같이 베이스 층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 이 경우, 제1 및 제2 컨택 전극들(CE1, CE2)의 사이에는 제3 절연층(INS3)이 추가적으로 배치될 수 있다. 즉, 제1 및 제2 컨택 전극들(CE1, CE2)의 위치 및 상호 배치 관계는 다양하게 변경될 수 있다.
또한, 제1 및 제2 컨택 전극들(CE1, CE2)은 각각 제1 및 제2 전극들(ET1, ET2)의 노출 영역(일 예로, 제1 및 제2 컨택부들(CNT1, CNT2))을 커버하도록 상기 제1 및 제2 전극들(ET1, ET2)의 상부에 배치될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CE1, CE2)은 각각 제1 및 제2 컨택부들(CNT1, CNT2)에서 제1 및 제2 전극들(ET1, ET2)과 접촉되도록 상기 제1 및 제2 전극들(ET1, ET2)의 적어도 일 영역 상에 배치될 수 있다. 이에 따라, 제1 및 제2 컨택 전극들(CE1, CE2)이 각각 제1 및 제2 전극들(ET1, ET2)에 전기적으로 연결되고, 상기 제1 및 제2 컨택 전극들(CE1, CE2)을 통해 제1 및 제2 전극들(ET1, ET2)이 각각 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 전기적으로 연결될 수 있다.
실시예에 따라, 제1 및 제2 컨택 전극들(CE1, CE2) 중 적어도 하나의 컨택 전극은, 이전 단 또는 다음 단에 배치된 적어도 하나의 컨택 전극에 일체 또는 비일체로 연결될 수 있다. 일 예로, 도 12에 도시된 바와 같이 각각의 제1 단 제2 전극(CE21)은, 적어도 하나의 제1-2 단 연결 전극(SCE1-2) 및 적어도 하나의 제2 단 제1 컨택 전극(CE12)에 일체로 연결될 수 있다.
제1 및 제2 컨택 전극들(CE1, CE2)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CE1, CE2)은 ITO, IZO 및 ITZO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 빛이 제1 및 제2 컨택 전극들(CE1, CE2)을 투과하여 표시 장치의 외부로 방출될 수 있게 된다.
제1 및 제2 컨택 전극들(CE1, CE2) 상에는 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ET1, ET2), 발광 소자들(LD), 절연 패턴(INP), 및 제1 및 제2 컨택 전극들(CE1, CE2)을 커버하도록, 상기 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ET1, ET2), 발광 소자들(LD), 절연 패턴(INP), 및 제1 및 제2 컨택 전극들(CE1, CE2)이 형성된 베이스 층(BSL)의 표시 영역(DA) 상에 전면적으로 형성 및/또는 배치될 수 있다. 이러한 제2 절연층(INS2)은, 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다.
일 실시예에서, 제2 절연층(INS2)은 다층 구조의 박막 봉지층을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라서는, 제2 절연층(INS2)의 상부에 도시되지 않은 적어도 한 층의 오버코트층 및/또는 봉지 기판 등이 더 배치될 수도 있다.
실시예에 따라, 제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제2 절연층(INS2)의 구성 물질이 특별히 한정되지는 않는다.
도 13은 본 발명의 일 실시예에 의한 화소(PXL)에 흐르는 구동 전류를 나타내는 평면도로서, 일 예로 도 7의 화소(PXL)에 흐르는 구동 전류를 나타낸다. 예를 들어, 도 13에서는 도 7의 화소(PXL)가 소정 계조의 데이터 신호에 대응하여 발광하도록 구동될 때 상기 화소(PXL)에 흐르는 구동 전류의 흐름을 점선의 화살표로 도시하였다.
도 4 내지 도 13을 참조하면, 각 화소(PXL)의 구동 트랜지스터(일 예로, 도 5e의 제1 트랜지스터(T1))에 의해 제1 전원선(PL1)으로부터 상기 화소(PXL)를 경유하여 제2 전원선(PL2)으로 구동 전류가 흐른다고 할 때, 상기 구동 전류는 제1 컨택홀(CH1)을 통해 광원 유닛(LSU)으로 유입될 수 있다. 일 예로, 제1 컨택홀(CH1)을 통해 구동 전류가 제1 단의 제1 전극들(ET11)로 공급되고, 상기 구동 전류는 제1 단의 제1 및 제2 전극들(ET11, ET21)의 사이에 순방향으로 연결된 제1 발광 소자들(LD1)을 경유하여 제1 단의 제2 전극들(ET21)로 흐르게 된다. 이에 따라, 제1 발광 소자들(LD1)이 각각의 분배 전류에 대응하는 휘도로 발광한다.
제1 단의 제2 전극들(ET21)에 흐르는 구동 전류는, 제1-2단 연결 전극들(SCE1-2)을 통해 제2 단의 제1 전극들(ET12)로 유입될 수 있다. 상기 구동 전류는 제2 단의 제1 및 제2 전극들(ET12, ET22)의 사이에 순방향으로 연결된 제2 발광 소자들(LD2)을 경유하여 제2 단의 제2 전극들(ET22)로 흐르게 된다. 이에 따라, 제2 발광 소자들(LD2)이 각각의 분배 전류에 대응하는 휘도로 발광한다.
제2 단의 제2 전극들(ET22)에 흐르는 구동 전류는, 제2-3단 연결 전극들(SCE2-3)을 통해 제3 단의 제1 전극들(ET13)로 유입될 수 있다. 상기 구동 전류는 제3 단의 제1 및 제2 전극들(ET13, ET23)의 사이에 순방향으로 연결된 제3 발광 소자들(LD3)을 경유하여 제3 단의 제2 전극들(ET23)로 흐르게 된다. 이에 따라, 제3 발광 소자들(LD3)이 각각의 분배 전류에 대응하는 휘도로 발광한다.
제3 단의 제2 전극들(ET23)에 흐르는 구동 전류는, 제2 컨택홀(CH2)을 경유하여 제2 전원선(PL2)으로 유입될 수 있다. 상술한 방식으로, 각 화소(PXL)의 구동 전류가, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 순차적으로 경유하면서 흐를 수 있다. 이에 따라, 화소(PXL)는 각각의 프레임 기간 동안 공급되는 데이터 신호에 대응하는 휘도로 발광할 수 있다.
도 14a 내지 도 14e는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 평면도로서, 일 예로 도 7의 화소(PXL)를 구비한 표시 장치의 제조 방법에 대한 일 실시예를 나타낸다. 그리고, 도 15a 내지 도 15e는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 단면도로서, 일 예로 각각 도 14a 내지 도 14e의 Ⅲ~Ⅲ'선에 대응하는 단면의 일 실시예를 나타낸다. 실시예에 따라, 제1 및 제2 전극들(ET1, ET2)의 사이에 순방향으로 연결된 발광 소자(LD)의 연결 구조에 대한 단면은 도 8 내지 12의 실시예들을 통해 상세히 개시한 바 있으므로, 도 15a 내지 도 15e에서는 역방향 발광 소자(LDrv)의 연결 구조에 대한 단면을 도시하기로 한다.
도 14a 및 도 15a를 참조하면, 먼저 각 화소(PXL)의 발광 영역(EMA)에 서로 이격되도록 제1 및 제2 격벽들(PW1, PW2)을 형성한다. 실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 베이스 층(BSL) 및/또는 화소 회로층(PCL) 상의 각 화소 영역(특히, 해당 화소(PXL)의 발광 영역(EMA))에 형성될 수 있다.
실시예에 따라, 발광 영역(EMA)이 복수의 서브 영역들, 일 예로 제1, 제2 및 제3 서브 영역들(SAR1, SAR2, SAR3)을 포함할 경우, 제1, 제2 및 제3 서브 영역들(SAR1, SAR2, SAR3) 각각에 적어도 한 쌍의 제1 및 제2 격벽들(PW1, PW2)을 형성할 수 있다. 일 예로, 발광 영역(EMA)이 제1 방향(DR1)을 따라 제1, 제2 및 제3 서브 영역들(SAR1, SAR2, SAR3)로 구획될 경우, 상기 제1, 제2 및 제3 서브 영역들(SAR1, SAR2, SAR3) 각각에, 제2 방향(DR2)을 따라 적어도 하나의 제1 격벽(PW1) 및 적어도 하나의 제2 격벽(PW2)이 순차적 또는 교번적으로 배열될 수 있다. 한편, 제1 및 제2 격벽들(PW1, PW2)은 선택적으로 형성될 수 있는 것으로서, 실시예에 따라서는 제1 및/또는 제2 격벽들(PW1, PW2)을 형성하는 단계가 생략될 수도 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 무기 재료 및/또는 유기 재료를 포함하는 절연막의 형성 공정 및/또는 패터닝 공정(일 예로, 마스크 공정)을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다. 또한, 실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 동일한 물질을 이용하여 베이스 층(BSL) 상의 동일한 층(또는, 동일한 평면) 상에 동시에 형성될 수 있으나, 본 발명이 이에 한정되지는 않는다.
도 14b 및 도 15b를 참조하면, 제1 및 제2 격벽들(PW1, PW2)이 선택적으로 형성된 각 화소(PXL)의 발광 영역(EMA)에 적어도 하나의 제1 정렬 전극(ALE1) 및 적어도 하나의 제2 정렬 전극(ALE2)을 형성할 수 있다. 일 예로, 각 화소(PXL)의 발광 영역(EMA)에 각각 복수의 제1 정렬 전극들(ALE1) 및 복수의 제2 정렬 전극들(ALE2)을 형성할 수 있다. 일 실시예에서, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 각각이 제1 방향(DR1)을 따라 연장되며 제2 방향(DR2)을 따라 서로 이격되도록 형성될 수 있다. 일 예로, 각각의 발광 영역(EMA)에서 제2 방향(DR2)을 따라 교번적으로 배치되도록 복수의 제1 정렬 전극들(ALE1) 및 제2 정렬 전극들(ALE2)을 형성할 수 있다.
일 실시예에서, 각각의 제1 정렬 전극(ALE1)은, 각각의 발광 영역(EMA)에서 제1 방향(DR1)을 따라 일렬로 배치되며 각각의 제1 격벽(PW1)을 커버하도록 형성되는 복수의 제1 패드 전극들(PAD1)과, 상기 제1 패드 전극들(PAD1)의 사이에 위치하며 상기 제1 패드 전극들(PAD1)에 일체로 연결되는 적어도 하나의 제1 연결부(CP1)를 포함할 수 있다. 실시예에 따라, 각각의 제1 연결부(CP1)는 후속 공정에서 단선될 수 있고, 이에 따라 서로 분리된 제1 패드 전극들(PAD1)이 각각의 제1 전극(ET1)을 구성할 수 있게 된다. 일 실시예에서, 각각의 제1 연결부(CP1)는 각각의 제1 패드 전극(PAD1)보다 좁은 폭을 가지도록 형성될 수 있다. 이 경우, 후속 공정에서 상기 제1 연결부(CP1)를 보다 용이하게 단선 또는 제거할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각각의 제1 연결부(CP1)가 각각의 제1 패드 전극(PAD1)과 동일한 폭을 가질 수도 있다.
유사하게, 각각의 제2 정렬 전극(ALE2)은, 각각의 발광 영역(EMA)에서 제1 방향(DR1)을 따라 일렬로 배치되며 각각의 제2 격벽(PW2)을 커버하도록 형성되는 복수의 제2 패드 전극들(PAD2)과, 상기 제2 패드 전극들(PAD2)의 사이에 위치하며 상기 제2 패드 전극들(PAD2)에 일체로 연결되는 적어도 하나의 제2 연결부(CP2)를 포함할 수 있다. 실시예에 따라, 각각의 제2 연결부(CP2)는 후속 공정에서 단선될 수 있고, 이에 따라 서로 분리된 제2 패드 전극들(PAD2)이 각각의 제2 전극(ET2)을 구성할 수 있게 된다. 일 실시예에서, 각각의 제2 연결부(CP2)는 각각의 제2 패드 전극(PAD2)보다 좁은 폭을 가지도록 형성될 수 있고, 이에 따라 후속 공정에서 상기 제2 연결부(CP2)를 보다 용이하게 단선 또는 제거할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각각의 제2 연결부(CP2)가 각각의 제2 패드 전극(PAD2)과 동일한 폭을 가질 수도 있다.
실시예에 따라, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 적어도 하나의 도전 재료를 포함하는 도전막의 형성 공정 및/또는 패터닝 공정을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2) 각각은 단일층 또는 다중층으로 형성될 수 있다. 일 예로, 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각은 반사 전극 및 도전성 캡핑층 등을 포함한 다중층으로 형성될 수 있다. 이 경우, 제1 및 제2 정렬 전극들(ALE1, ALE2)을 형성하는 단계는, 제1 및 제2 격벽들(PW1, PW2) 상에 각각의 반사 전극을 형성하는 단계와, 상기 각각의 반사 전극 상에 각각의 도전성 캡핑층을 형성하는 단계를 포함할 수 있다.
추가적으로, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 베이스 층(BSL) 상의 동일한 층 상에 동시에 형성될 수 있으나, 이에 한정되지는 않는다. 제1 및 제2 정렬 전극들(ALE1, ALE2)을 동시에 형성할 경우, 표시 장치의 제조에 이용되는 마스크 공정의 수를 저감 또는 최소화할 수 있게 된다.
일 실시예에서, 제1 및 제2 정렬 전극들(ALE1, ALE2)을 형성하는 단계에서, 제1 정렬 전극들(ALE1)에 연결되는 제1 배선(LI1)과 제2 정렬 전극들(ALE2)에 연결되는 제2 배선(LI2)을 함께 형성할 수 있다. 일 예로, 표시 영역(DA)에 배치된 복수의 화소들(PXL)에 배치된 제1 정렬 전극들(ALE1)에 공통으로 연결되도록 상기 제1 정렬 전극들(ALE1)과 일체로 적어도 하나의 제1 배선(LI1)을 형성하고, 상기 복수의 화소들(PXL)에 배치된 제2 정렬 전극들(ALE2)에 공통으로 연결되도록 상기 제2 정렬 전극들(ALE2)과 일체로 적어도 하나의 제2 배선(LI2)을 형성할 수 있다.
실시예에 따라, 제1 및 제2 정렬 전극들(ALE1, ALE2)을 형성한 이후, 적어도 상기 제1 및 제2 정렬 전극들(ALE1, ALE2)을 커버하도록 제1 절연층(INS1)을 형성할 수 있다. 일 예로, 제1 및 제2 정렬 전극들(ALE1, ALE2)과 제1 및 제2 배선(LI1, LI2)을 형성한 이후, 상기 제1 및 제2 정렬 전극들(ALE1, ALE2)과 제1 및 제2 배선(LI1, LI2)을 커버하도록 제1 절연층(INS1)을 형성할 수 있다. 다만, 제1 절연층(INS1)은 선택적으로 형성될 수 있는 것으로서, 실시예에 따라서는 제1 절연층(INS1)의 형성 공정이 생략될 수도 있다.
실시예에 따라, 제1 절연층(INS1)은 무기 절연 재료 및/또는 유기 절연 재료를 포함하는 절연막의 성막 공정을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다. 일 예로, 적어도 하나의 무기 절연 재료를 포함하는 절연막의 성막 공정을 통해, 제1 절연층(INS1)을 형성할 수 있다.
제1 절연층(INS1)은 단일층 또는 다중층으로 형성될 수 있다. 제1 절연층(INS1)이 다중층으로 구성될 경우, 이를 구성하는 각각의 절연 물질층이 순차적으로 형성될 수 있다.
도 14c 및 도 15c를 참조하면, 제1 및 제2 정렬 전극들(ALE1, ALE2) 및 제1 절연층(INS1) 등이 형성된 각각의 발광 영역(EMA)에 복수의 발광 소자들(LD)을 공급하고, 상기 발광 소자들(LD)을 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 배열한다. 일 실시예에서, 발광 소자들(LD)은 잉크젯 방식 등을 비롯한 다양한 방식을 통해 각각의 발광 영역(EMA)에 공급될 수 있다. 상기 발광 소자들(LD)의 공급과 동시에, 또는 상기 발광 소자들(LD)의 공급 이후에, 제1 및 제2 배선들(LI1, LI2)을 통해 제1 및 제2 정렬 전극들(ALE1, ALE2)에 소정의 정렬 신호(또는, 정렬 전압)를 인가하게 되면, 상기 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 발광 소자들(LD)이 정렬하게 된다. 일 예로, 상기 발광 소자들(LD)은, 각각의 제1 및 제2 단부들(EP1, EP2)이 각각 어느 하나의 제1 및 제2 정렬 전극들(ALE1, ALE2)을 향하도록 상기 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 순방향으로 배열될 수 있다. 또한, 이 과정에서, 적어도 한 쌍의 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에, 상기 발광 소자들(LD)과는 반대 방향으로 적어도 하나의 역방향 발광 소자(LDrv)가 배열될 수도 있다. 상기 역방향 발광 소자(LDrv)는 잉크젯 프린팅 방식 등을 통해 발광 소자들(LD)과 함께 각각의 화소 영역(일 예로, 각 화소(PXL)의 발광 영역(EMA))에 공급되어, 제1 단부(EP1)가 어느 하나의 제2 정렬 전극(ALE2)을 향하고 제2 단부(EP2)가 어느 하나의 제1 정렬 전극(ALE1)을 향하도록 상기 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 역방향으로 배열될 수 있다.
일 실시예에서, 발광 소자들(LD)을 정렬하는 단계에서 인가되는 정렬 신호의 파형을 조절하거나, 자기장을 인가하는 등의 다양한 방식을 통해 순방향으로 배열되는 발광 소자들(LD)과 역방향 발광 소자들(LDrv)의 비율을 조절할 수 있다. 일 예로, 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 순방향으로 배열되는 발광 소자들(LD)의 개수가 역방향 발광 소자들(LDrv)의 개수에 비해 대략 2배 이상이 되도록 공정 조건을 제어하여 발광 소자들(LD)을 편향 정렬할 수 있다. 이 경우, 보다 많은 개수의 발광 소자들(LD)을 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 순방향으로 배열하여 유효 광원들로 이용함으로써, 발광 소자들(LD)을 보다 효율적으로 활용할 수 있다.
실시예에 따라, 정렬 전극들(ALE1, ALE2)의 사이에 발광 소자들(LD)을 정렬한 이후, 상기 발광 소자들(LD) 및/또는 역방향 발광 소자들(LDrv) 상에 절연 패턴(INP)을 형성할 수 있다. 다만, 절연 패턴(INP)은 선택적으로 형성될 수 있는 것으로서, 실시예에 따라서는 절연 패턴(INP)의 형성 공정이 생략될 수도 있다.
또한, 상기 절연 패턴(INP)을 형성하기 위한 절연 물질층의 패터닝 공정, 또는 그 전후에 실시되는 식각 공정을 통해 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 일 영역을 노출하도록 제1 절연층(INS1)을 식각할 수 있다. 일 예로, 소정의 제1 및 제2 컨택부들(CNT1, CNT2)에 대응하는 영역에서 제1 및 제2 정렬 전극들(ALE1, ALE2)을 노출하도록 제1 절연층(INS1)을 식각할 수 있다.
도 14d 및 도 15d를 참조하면, 발광 소자들(LD) 및/또는 적어도 하나의 역방향 발광 소자(LDrv)가 배열된 각각의 발광 영역(EMA) 상에 제1 및 제2 컨택 전극들(CE1, CE2)을 형성한다. 이에 의해, 상기 발광 소자들(LD) 및/또는 적어도 하나의 역방향 발광 소자(LDrv)를 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 전기적으로 연결할 수 있다.
실시예에 따라, 각각의 발광 영역(EMA)에서 제1 방향(DR1)을 따라 각각의 제1 정렬 전극(ALE1)의 서로 다른 일 영역 상에 복수의 제1 컨택 전극들(CE1)을 형성할 수 있다. 일 예로, 제1 방향(DR1)을 따라 제1, 제2 및 제3 서브 영역들(SAR1, SAR2, SAR3)에 순차적으로 배치된 제1 전극 패드들(PAD1) 및 이에 인접한 발광 소자들(LD)의 제1 단부들(EP1) 상에 각각 제1 단, 제2 단 및 제3 단의 제1 컨택 전극들(CE11, CE12, CE13)을 형성할 수 있다. 이에 따라, 발광 소자들(LD)의 제1 단부들(EP1)이 제1 컨택 전극들(CE1)을 통해 인접한 제1 정렬 전극(ALE1)에 연결될 수 있다. 또한, 이 과정에서 적어도 하나의 역방향 발광 소자(LDrv)의 제2 단부(EP2)가 인접한 제1 정렬 전극(ALE1)에 연결될 수 있다.
유사하게, 각각의 발광 영역(EMA)에서 제1 방향(DR1)을 따라 각각의 제2 정렬 전극(ALE2)의 서로 다른 일 영역 상에 복수의 제2 컨택 전극들(CE2)을 형성할 수 있다. 일 예로, 제1 방향(DR1)을 따라 제1, 제2 및 제3 서브 영역들(SAR1, SAR2, SAR3)에 순차적으로 배치된 제2 전극 패드들(PAD2) 및 이에 인접한 발광 소자들(LD)의 제2 단부들(EP2) 상에 각각 제1 단, 제2 단 및 제3 단의 제2 컨택 전극들(CE21, CE22, CE23)을 형성할 수 있다. 이에 따라, 발광 소자들(LD)의 제2 단부들(EP2)이 제2 컨택 전극들(CE2)을 통해 인접한 제2 정렬 전극(ALE2)에 연결될 수 있다. 또한, 이 과정에서 적어도 하나의 역방향 발광 소자(LDrv)의 제1 단부(EP1)가 인접한 제2 정렬 전극(ALE2)에 연결될 수 있다.
일 실시예에서, 제1 및 제2 컨택 전극들(CE1, CE2)을 동일한 공정 단계에서 동시에 형성될 수 있다. 예를 들어, 발광 소자들(LD) 등이 배열된 베이스 층(BSL) 상에 투명 도전 물질을 도포하여 도전막을 형성하고, 상기 도전막을 패터닝함으로써 제1 및 제2 컨택 전극들(CE1, CE2)을 동시에 형성할 수 있다.
실시예에 따라, 제1 및 제2 컨택 전극들(CE1, CE2)을 형성하는 단계에서, 제1 방향(DR1)을 따라 발광 영역(EMA)의 연속된 두 개의 단(일 예로, 연속된 두 개의 직렬 단)에 배치된 제1 및 제2 컨택 전극들(CE1, CE2)을 교차 연결하는 적어도 하나의 연결 전극(SCE)을 동시에 형성할 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CE1, CE2)을 패터닝하는 과정에서, 발광 영역(EMA)의 어느 일 단에 배치된 제2 컨택 전극(CE2)을 다음 단에 배치된 적어도 하나의 제1 컨택 전극(CE1)에 연결하는 적어도 하나의 연결 전극(SCE)을, 상기 어느 일 단의 제2 컨택 전극(CE2)과 상기 다음 단의 제1 컨택 전극(CE1)과 일체로 형성할 수 있다. 예를 들어, 제1 및 제2 서브 영역들(SAR1, SAR2)의 경계에서 각각의 제1 단 제2 컨택 전극(CE21)을 적어도 하나의 제2 단 제1 컨택 전극(CE12)에 연결하는 적어도 하나의 제1-2단 연결 전극(SCE1-2)과, 제2 및 제3 서브 영역들(SAR2, SAR3)의 경계에서 각각의 제2 단 제2 컨택 전극(CE22)을 적어도 하나의 제3 단 제1 컨택 전극(CE13)에 연결하는 적어도 하나의 제2-3단 연결 전극(SCE2-3)을 형성할 수 있다.
도 14e 및 도 15e를 참조하면, 제1 및 제2 컨택 전극들(CE1, CE2)이 형성된 각각의 발광 영역(EMA)에서 제1 및 제2 정렬 전극들(ALE1, ALE2)을 각각 복수의 제1 전극들(ET1) 및 제2 전극들(ET2)로 분할할 수 있다. 예를 들어, 레이저를 조사함으로써 소정의 도전 패턴 또는 배선 등을 단선시키는 레이저 컷 방식 등을 이용하여, 제1 및 제2 정렬 전극들(ALE1, ALE2)의 제1 및 제2 연결부들(CP1, CP2)을 단선시키거나 제거함으로써, 각각의 제1 정렬 전극(ALE1)을 복수의 제1 전극들(ET1)로 분할하고, 각각의 제2 정렬 전극(ALE2)을 복수의 제2 전극들(ET2)로 분할할 수 있다.
또한, 제1 및 제2 정렬 전극들(ALE1, ALE2)을 분할하여 제1 및 제2 전극들(ET1, ET2)을 형성하는 과정에서, 화소들(PXL)의 사이에 연결되어 있던 제1 배선(LI1)을 단선시켜, 상기 제1 배선(LI1)을 각각의 화소(PXL) 단위로 개별적으로 분리할 수 있다. 이에 따라, 화소들(PXL)을 개별 구동이 가능한 형태로 제조할 수 있다.
한편, 제1 및 제2 컨택 전극들(CE1, CE2)의 상부에는 제2 절연층(INS2)이 형성될 수 있다. 실시예에 따라, 제2 절연층(INS2)은, 제1 및 제2 정렬 전극들(ALE1, ALE2)을 제1 및 제2 전극들(ET1, ET2)로 분할하기 이전 또는 그 이후에, 표시 영역(DA)을 전면적으로 커버하도록 형성될 수 있다.
추가적으로, 본 발명의 일 실시예에 의한 표시 장치의 제조 방법은, 발광 소자들(LD)의 결함 여부를 검사하고, 필요 시 화소(PXL)의 결함을 수리하는 단계를 선택적으로 더 포함할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
도 16a 및 도 16b는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타내는 평면도로서, 일 예로 제1 및 제2 컨택 전극들(CE1, CE2)을 형성하는 방법과 관련한 일 실시예를 나타낸다. 도 16a 및 도 16b의 실시예를 적용한 표시 장치의 제조 방법에 있어서, 도 14a 내지 도 15e의 실시예와 유사 또는 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 16a 및 도 16b를 참조하면, 제1 및 제2 컨택 전극들(CE1, CE2)은 복수의 그룹으로 나뉘어 순차적으로 형성될 수도 있다. 즉, 실시예에 따라서는 각각의 발광 영역(EMA)에 배치되는 제1 및 제2 컨택 전극들(CE1, CE2) 중 일부의 컨택 전극들과 다른 일부의 컨택 전극들이 순차적으로 형성될 수 있다. 일 예로, 발광 영역(EMA)의 홀수 단에 배치되는 적어도 하나의 제2 컨택 전극(CE2)과 상기 발광 영역(EMA)의 짝수 단에 배치되는 적어도 하나의 제1 컨택 전극(CE1)을 형성한 이후, 발광 영역(EMA)의 홀수 단에 배치되는 적어도 하나의 제1 컨택 전극(CE1)과 상기 발광 영역(EMA)의 짝수 단에 배치되는 적어도 하나의 제2 컨택 전극(CE2)을 형성할 수 있다.
예를 들어, 먼저 제1 및 제3 서브 발광 영역들(SAR1, SAR3)에 적어도 하나의 제1 단 제2 컨택 전극(CE21)과 적어도 하나의 제3 단 제2 컨택 전극(CE23)을 형성함과 동시에, 제2 서브 발광 영역(SAR2)에 적어도 하나의 제2 단 제1 컨택 전극(CE12)을 형성할 수 있다. 일 실시예에서, 적어도 하나의 제1 단 제2 컨택 전극(CE21)과 적어도 하나의 제2 단 제1 컨택 전극(CE12)은 일체로 형성될 수 있다.
이후, 제1 및 제3 서브 발광 영역들(SAR1, SAR3)에 적어도 하나의 제1 단 제1 컨택 전극(CE11)과 적어도 하나의 제3 단 제1 컨택 전극(CE13)을 형성함과 동시에, 제2 서브 발광 영역(SAR2)에 적어도 하나의 제2 단 제2 컨택 전극(CE22)을 형성할 수 있다. 일 실시예에서, 적어도 하나의 제2 단 제2 컨택 전극(CE22)과 적어도 하나의 제3 단 제1 컨택 전극(CE13)은 일체로 형성될 수 있다. 즉, 제1 및 제2 컨택 전극들(CE1, CE2)은 동시 또는 순차적으로 형성될 수 있는 것으로서, 제1 및 제2 컨택 전극들(CE1, CE2)의 형성 방식은 다양하게 변경될 수 있다.
도 17 내지 도 20은 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도로서, 일 예로 결함이 수리된 화소(PXL)에 대한 서로 다른 실시예들을 나타낸다. 실시예에 따라, 도 17 내지 도 20에서는, 도 7의 실시예에 의한 화소(PXL)의 다양한 위치에서 결함 발광 소자(LDd)에 의한 구동 불량이 발생한 것으로 가정하여, 각각의 실시예에 따라 수리된 화소(PXL)를 도시하기로 한다.
먼저 도 17 및 도 18을 참조하면, 제1 및 제2 전극들(ET1, ET2)의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(이하, "결함 발광 소자(LDd)"라 함)에서 제1 단부(EP1)와 제2 단부(EP2)가 단락되는 쇼트 결함이 발생하였을 경우, 적어도 해당 직렬 단에서 대부분의 구동 전류가 결함 발광 소자(LDd)를 통해 흐르면서 화소(PXL)가 원하는 휘도를 표현하지 못할 수 있다. 이 경우, 본 발명의 일 실시예에서는 결함 발광 소자(LDd)에 직접적으로 연결된 제1 및 제2 컨택 전극들(CE1, CE2) 중 적어도 하나를 나머지 제1 및 제2 컨택 전극들(CE1, CE2)로부터 분리(또는, 격리)하여 화소(PXL)의 결함을 수리할 수 있다.
일 실시예에서, 도 17에 도시된 바와 같이 결함 발광 소자(LDd)의 제1 및 제2 단부들(EP1, EP2)에 연결된 제1 및 제2 전극들(ET1, ET2) 중 개별 패턴의 형상을 가지는 전극이 있을 경우, 상기 개별 패턴의 전극에 연결된 컨택 전극을 나머지 컨택 전극들로부터 분리할 수 있다. 예를 들어, 제1 단에 위치한 결함 발광 소자(LDd)에 연결된 제1 단의 제1 전극(ET11)이 제1 배선(LI1)에 연결되고, 상기 결함 발광 소자(LDd)에 연결된 제1 단의 제2 전극(ETd)이 개별 패턴의 형태로 형성될 경우, 레이저 컷(laser cut) 방식 등을 통해, 상기 제1 단의 제2 전극(ETd)을 제2 단의 제1 컨택 전극(CE12)에 연결하는 연결 전극(SCE)을 단선시킬 수 있다. 이에 따라, 상기 결함 발광 소자(LDd)에 연결된 제2 전극(ETd) 및 제2 컨택 전극(CEd)에 전류가 흐르지 않도록 상기 제2 전극(ETd) 및 제2 컨택 전극(CEd)을 전기적으로 격리할 수 있다. 이 경우, 해당 직렬 단(일 예로, 제1 단)의 나머지 제1 및 제2 전극들(ET11, ET21)의 사이에 연결된 발광 소자들(LD)을 통해 구동 전류가 흐르면서 화소(PXL)가 원하는 휘도를 표현할 수 있게 된다.
일 실시예에서, 도 18에 도시된 바와 같이 적어도 두 개의 결함 발광 소자들(LDd)이 어느 하나의 제1 또는 제2 전극(ETd) 및 이에 대응하는 어느 하나의 컨택 전극(CEd)에 공통으로 연결될 경우, 상기 어느 하나의 제1 컨택 전극(CEd)을 나머지 제1 및 제2 컨택 전극들(CE1, CE2)로부터 분리할 수 있다. 예를 들어, 상기 어느 하나의 컨택 전극(CEd)을 이전 단 또는 다음 단의 제1 또는 제2 컨택 전극(CE1, CE2)과 연결하는 연결 전극(SCE)을 단선시킴으로써, 상기 결함 발광 소자들(LDd)에 연결된 제1 또는 제2 전극(ETd) 및 컨택 전극(CEd)을 전기적으로 격리할 수 있다. 이에 따라, 화소(PXL)의 결함을 수리할 수 있다.
상술한 실시예들에 의한 화소(PXL)를 구비하는 표시 장치의 제조 방법은, 각 화소(PXL)에 배열된 발광 소자들(LD)의 단락 결함 여부를 검사하는 단계를 포함할 수 있다. 또한, 상기 표시 장치의 제조 방법은, 상기 발광 소자들(LD) 중 적어도 하나가 결함 발광 소자(LDd)로 판별될 시, 상기 결함 발광 소자(LDd)에 연결된 제1 또는 제2 컨택 전극(CEd)을 다른 직렬 단(일 예로, 이전 단 또는 다음 단)의 제1 또는 제2 컨택 전극(CE1, CE2)에 연결하는 연결 전극(SCE)을 단선시키는 단계를 더 포함할 수 있다.
도 19 및 도 20을 참조하면, 적어도 하나의 결함 발광 소자(LDd)에 연결된 제1 또는 제2 전극(ET1, ET2)을 제1 또는 제2 배선(LI1, LI2)으로부터 분리함으로써, 상기 결함 발광 소자(LDd)로 인한 화소(PXL)의 결함을 수리할 수도 있다. 예를 들어, 각각의 직렬 단에 각각 복수의 제1 및 제2 전극들(ET1, ET2)이 배치되고, 첫 번째 직렬 단 또는 마지막 직렬 단에 배치된 한 쌍의 제1 및 제2 전극들(ET1, ET2)의 사이에 결함 발광 소자(LDd)가 연결되었을 경우, 상기 한 쌍의 제1 및 제2 전극들(ET1, ET2) 중 어느 하나의 전극을 제1 또는 제2 배선(LI1, LI2)으로부터 분리할 수 있다.
일 예로, 광원 유닛(LSU)이 세 개의 직렬 단을 포함하고, 적어도 한 쌍의 제3 단 제1 및 제2 전극들(ET13, ET23)의 사이에 적어도 하나의 결함 발광 소자(LDd)가 연결되었을 경우, 레이저 컷 방식 등을 통해 상기 결함 발광 소자(LDd)에 연결된 적어도 하나의 제3 단 제2 전극(ETd)을 제2 배선(LI2)으로부터 분리할 수 있다. 유사한 방식으로, 적어도 한 쌍의 제1 단 제1 및 제2 전극들(ET11, ET21)의 사이에 적어도 하나의 결함 발광 소자(LDd)가 연결되었을 경우, 레이저 컷 방식 등을 통해 상기 결함 발광 소자(LDd)에 연결된 적어도 하나의 제1 단 제1 전극(ET11)을 제1 배선(LI1)으로부터 분리할 수 있다.
상술한 실시예들에 의한 화소(PXL)를 구비하는 표시 장치의 제조 방법은, 각 화소(PXL)에 배열된 발광 소자들(LD)의 단락 결함 여부를 검사하는 단계를 포함할 수 있다. 또한, 상기 표시 장치의 제조 방법은, 상기 발광 소자들(LD) 중 적어도 하나가 결함 발광 소자(LDd)로 판별될 시, 상기 결함 발광 소자(LDd)에 연결된 제1 또는 제2 전극(ETd)을 제1 또는 제2 배선(LI1, LI2)으로부터 분리하는 단계를 더 포함할 수 있다.
전술한 바와 같이, 적어도 하나의 화소(PXL)에서 결함 발광 소자(LDd)에 의한 결함이 발견될 시, 상기 결함 발광 소자(LDd)에 연결된 제1 또는 제2 전극(ETd)과 제1 또는 제2 컨택 전극(CEd)을 격리함으로써, 화소(PXL)의 결함을 용이하게 수리할 수 있다. 이에 따라, 표시 장치의 수율을 높일 수 있다.
도 21 및 도 22는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도로서, 일 예로 도 7의 실시예에 대한 서로 다른 변경 실시예들을 나타낸다.
도 21 및 도 22를 참조하면, 각각의 광원 유닛(LSU)을 구성하는 직렬 단의 개수는 다양하게 변경될 수 있다. 일 실시예에서, 광원 유닛(LSU)은 도 21에 도시된 바와 같이 두 개의 직렬 단으로 구성될 수 있다. 이 경우, 각각의 발광 영역(EMA)은 제1 방향(DR1)을 따라 제1 및 제2 서브 영역들(SAR1, SAR2)로 구획되고, 각각의 서브 영역에는 각각의 제1 및 제2 전극들(ET1, ET2)과 발광 소자들(LD)이 배치될 수 있다. 상술한 실시예에서, 제1 서브 영역(SAR1)에 배치되는 제1 단의 제1 전극들(ET11)은 제1 배선(LI1)에 직접적으로 연결되고, 제2 서브 영역(SAR2)에 배치된 제2 단의 제2 전극들(ET22)은 제2 배선(LI2)에 직접적으로 연결될 수 있다. 또한, 제1 단의 제2 전극들(ET21)과 제2 단의 제1 전극들(ET12)은, 제1 단의 제2 컨택 전극들(CE21) 및 제2 단의 제1 컨택 전극들(CE12)과 제1-2단 연결 전극들(SCE1-2)을 통해 서로 연결될 수 있다.
다른 실시예에서, 광원 유닛(LSU)은 네 개 이상의 직렬 단으로 구성될 수 있다. 일 예로, 광원 유닛(LSU)은 도 22에 도시된 바와 같이 네 개의 직렬 단으로 구성될 수 있다. 이 경우, 각각의 발광 영역(EMA)은 제1 방향(DR1)을 따라 제1 내지 제4 서브 영역들(SAR1~SAR4)로 구획되고, 각각의 서브 영역에는 각각의 제1 및 제2 전극들(ET1, ET2)과 발광 소자들(LD)이 배치될 수 있다. 상술한 실시예에서, 제1 서브 영역(SAR1)에 배치되는 제1 단의 제1 전극들(ET11)은 제1 배선(LI1)에 직접적으로 연결되고, 제4 서브 영역(SAR4)에 배치된 제4 단의 제2 전극들(ET24)은 제2 배선(LI2)에 직접적으로 연결될 수 있다. 또한, 제1 단의 제2 전극들(ET21), 제2 단 내지 제3 단의 제1 및 제2 전극들(ET12, ET13, ET22, ET23), 및 제4 단의 제1 전극들(ET14)은, 각 직렬 단들의 사이에서 각각의 제1 및 제2 컨택 전극들(CE1, CE2)과, 제1-2 단 연결 전극들(SCE1-2), 제2-3 연결 전극들(SCE2-3) 및 제3-4 연결 전극들(SCE3-4)을 통해 교차 연결될 수 있다.
상술한 실시예들에서와 같이, 광원 유닛(LSU)의 구조는 다양하게 변경될 수 있다. 예를 들어, 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 직/병렬 혼합 구조는 다양한 형태로 구성될 수 있을 것이다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
ALE1: 제1 정렬 전극 ALE2: 제2 정렬 전극
BNK: 뱅크 BSL: 베이스 층
CE1: 제1 컨택 전극 CE11~CE14: 제1~4 단 제1 컨택 전극
CE2: 제2 컨택 전극 CE21~CE24: 제1~4 단 제2 컨택 전극
DA: 표시 영역 DPL: 표시 소자층
ET1: 제1 전극 ET11~ET14: 제1~4 단 제1 전극
ET2: 제2 전극 ET21~ET24: 제1~4 단 제2 전극
EP1: 제1 단부 EP2: 제2 단부
INS1~INS3: 제1~3 절연층 INP: 절연 패턴
INS3: 제3 절연층 LD: 발광 소자
LD1~LD4: 제1~4 발광 소자 LDd: 결함 발광 소자
LDrv: 역방향 발광 소자 LI1~LI2: 제1~2 배선
LSU: 광원 유닛 PCL: 화소 회로층
PNL: 표시 패널 PW1~PW2: 제1~2 격벽
PXC: 화소 회로 PXL: 화소
SAR1~SAR4: 제1~4 서브 영역 SCE: 연결 전극

Claims (20)

  1. 표시 영역에 배치된 화소를 구비하며, 상기 화소는,
    제1 방향을 따라 순차적으로 배치된 제1 및 제2 서브 영역들;
    상기 제1 서브 영역에 서로 이격되어 배치된 제1 단의 제1 전극 및 제2 전극;
    상기 제1 단의 제1 및 제2 전극들의 사이에 병렬로 배열된 제1 발광 소자들;
    각각 상기 제1 단의 제1 및 제2 전극들 상에 배치되며, 상기 제1 발광 소자들을 상기 제1 단의 제1 및 제2 전극들의 사이에 전기적으로 연결하는 제1 단의 제1 컨택 전극 및 제2 컨택 전극;
    상기 제2 서브 영역에 서로 이격되어 배치된 제2 단의 제1 전극 및 제2 전극;
    상기 제2 단의 제1 및 제2 전극들의 사이에 병렬로 배열된 제2 발광 소자들;
    각각 상기 제2 단의 제1 및 제2 전극들 상에 배치되며, 상기 제2 발광 소자들을 상기 제2 단의 제1 및 제2 전극들의 사이에 전기적으로 연결하는 제2 단의 제1 컨택 전극 및 제2 컨택 전극; 및
    상기 제1 단의 제2 컨택 전극과 상기 제2 단의 제1 컨택 전극을 연결하는 연결 전극을 포함하는 표시 장치.
  2. 제1항에 있어서,
    상기 제1 단의 제1 및 제2 컨택 전극들과, 상기 제2 단의 제1 및 제2 컨택 전극들은, 각각 상기 제1 서브 영역 및 상기 제2 서브 영역에서 상기 제1 방향과 교차하는 제2 방향을 따라 순차적 또는 교번적으로 배치되고,
    상기 연결 전극은, 상기 제1 및 제2 서브 영역들의 경계에서 상기 제1 및 제2 방향들과 교차하는 제3 방향으로 연장되어 상기 제1 단의 제2 컨택 전극과 상기 제2 단의 제1 컨택 전극을 연결함을 특징으로 하는 표시 장치.
  3. 제1항에 있어서,
    상기 제1 방향을 따라 상기 제1 및 제2 서브 영역들에 후속하여 배치되는 제K(K는 3 이상의 자연수) 서브 영역;
    상기 제K 서브 영역에 서로 이격되어 배치된 제K 단의 제1 전극 및 제2 전극;
    상기 제K 단의 제1 및 제2 전극들의 사이에 병렬로 배열된 제K 발광 소자들;
    각각 상기 제K 단의 제1 및 제2 전극들 상에 배치되며, 상기 제K 발광 소자들을 상기 제K 단의 제1 및 제2 전극들의 사이에 전기적으로 연결하는 제K 단의 제1 컨택 전극 및 제2 컨택 전극; 및
    상기 제K 단의 제1 컨택 전극을 이전 단의 제2 컨택 전극에 연결하는 다른 연결 전극을 더 포함하는 표시 장치.
  4. 제3항에 있어서,
    상기 제1 단의 제1 전극에 연결되며, 제1 전원 또는 제1 구동 신호가 공급되는 제1 배선; 및
    상기 제K 단 또는 마지막 단의 제2 전극에 연결되며, 제2 전원 또는 제2 구동 신호가 공급되는 제2 배선을 더 포함하는 표시 장치.
  5. 제4항에 있어서,
    상기 제1 단의 제2 전극, 상기 제2 단을 포함한 중간 단의 제1 및 제2 전극들, 및 상기 제K 단 또는 마지막 단의 제1 전극은, 각각이 분리된 개별 패턴의 형상을 가지는 표시 장치.
  6. 제1항에 있어서,
    상기 제1 단의 제1 전극에 연결되며, 제1 전원 또는 제1 구동 신호가 공급되는 제1 배선; 및
    상기 제2 단의 제2 전극에 연결되며, 제2 전원 또는 제2 구동 신호가 공급되는 제2 배선을 더 포함하는 표시 장치.
  7. 제6항에 있어서,
    상기 제1 단의 제2 전극 및 상기 제2 단의 제1 전극은, 각각이 분리된 개별 패턴의 형상을 가지는 표시 장치.
  8. 제1항에 있어서,
    상기 제1 단의 제2 컨택 전극, 상기 연결 전극 및 상기 제2 단의 제1 컨택 전극은 서로 일체로 연결되는 표시 장치.
  9. 제1항에 있어서,
    상기 화소는, 상기 제1 단 또는 상기 제2 단의 제1 및 제2 전극들의 사이에, 상기 제1 및 제2 발광 소자들과 반대 방향으로 연결된 적어도 하나의 역방향 발광 소자를 더 포함하는 표시 장치.
  10. 제9항에 있어서,
    상기 제1 및 제2 발광 소자들의 개수는, 상기 역방향 발광 소자의 개수보다 많은 표시 장치.
  11. 제1항에 있어서,
    상기 화소는,
    상기 제1 서브 영역에 각각 복수 개씩 구비된 제1 단의 제1 전극들 및 제2 전극들;
    상기 제1 단의 제1 및 제2 전극들 각각의 상부에 위치하도록 상기 제1 서브 영역에 각각 복수 개씩 구비된 제1 단의 제1 컨택 전극들 및 제2 컨택 전극들;
    상기 제2 서브 영역에 각각 복수 개씩 구비된 제2 단의 제1 전극들 및 제2 전극들; 및
    상기 제2 단의 제1 및 제2 전극들 각각의 상부에 위치하도록 상기 제2 서브 영역에 각각 복수 개씩 구비된 제2 단의 제1 컨택 전극들 및 제2 컨택 전극들을 포함하는 표시 장치.
  12. 제11항에 있어서,
    상기 화소는, 상기 제1 단 및 상기 제2 단의 제1 및 제2 전극들 중 어느 한 쌍의 제1 및 제2 전극들의 사이에서 양 단부가 단락된 적어도 하나의 결함 발광 소자를 더 포함하며,
    상기 결함 발광 소자에 직접적으로 연결된 제1 또는 제2 컨택 전극이, 나머지 제1 및 제2 컨택 전극들로부터 분리됨을 특징으로 하는 표시 장치.
  13. 제11항에 있어서,
    상기 제1 단의 제1 전극들 중 적어도 하나에 연결되며, 제1 전원 또는 제1 구동 신호가 공급되는 제1 배선;
    상기 제2 단 또는 마지막 단의 제2 전극들 중 적어도 하나에 연결되며, 제2 전원 또는 제2 구동 신호가 공급되는 제2 배선; 및
    상기 제1 단의 제1 전극들 및 상기 제2 단 또는 마지막 단의 제2 전극들 중 어느 하나의 제1 또는 제2 전극에 연결되며, 양 단부가 단락된 적어도 하나의 결함 발광 소자를 더 포함하며,
    상기 어느 하나의 제1 또는 제2 전극은 상기 제1 또는 제2 배선으로부터 분리됨을 특징으로 하는 표시 장치.
  14. 제1항에 있어서,
    상기 화소는,
    각각 상기 제1 단의 제1 전극 및 상기 제2 단의 제1 전극의 하부에 배치되며, 각각이 분리된 개별 패턴을 가지는 제1 격벽들; 및
    각각 상기 제1 단의 제2 전극 및 상기 제2 단의 제2 전극의 하부에 배치되며, 각각이 분리된 개별 패턴을 가지는 제2 격벽들을 더 포함하는 표시 장치.
  15. 각 화소의 발광 영역에, 각각이 제1 방향을 따라 연장되며 서로 이격되는 제1 정렬 전극 및 제2 정렬 전극과, 각각 상기 제1 및 제2 정렬 전극들에 연결되는 제1 배선 및 제2 배선을 형성하는 단계;
    상기 발광 영역에 복수의 발광 소자들을 공급하고, 상기 발광 소자들을 상기 제1 및 제2 정렬 전극들의 사이에 배열하는 단계;
    상기 제1 방향을 따라 상기 제1 정렬 전극의 서로 다른 일 영역 상에 배치되어 상기 발광 소자들의 제1 단부들을 상기 제1 정렬 전극에 연결하는 복수의 제1 컨택 전극들과, 상기 제1 방향을 따라 상기 제2 정렬 전극의 서로 다른 일 영역 상에 배치되어 상기 발광 소자들의 제2 단부들을 상기 제2 정렬 전극에 전기적으로 연결하는 복수의 제2 컨택 전극들을 형성하는 단계; 및
    상기 제1 정렬 전극을 상기 제1 방향을 따라 배열된 복수의 제1 전극들로 분할하고, 상기 제2 정렬 전극을 상기 제1 방향을 따라 배열된 복수의 제2 전극들로 분할하는 단계를 포함하며,
    상기 제1 및 제2 컨택 전극들을 형성하는 단계에서, 상기 발광 영역의 제1 단에 배치되는 제2 컨택 전극을 상기 발광 영역의 제2 단에 배치되는 제1 컨택 전극에 연결함을 특징으로 하는 표시 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 및 제2 컨택 전극들을 형성하는 단계에서, 상기 발광 영역의 제1 단에 배치되는 제2 컨택 전극을 상기 발광 영역의 제2 단에 배치되는 제1 컨택 전극에 일체로 연결하는 연결 전극을 형성함을 특징으로 하는 표시 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 제1 및 제2 컨택 전극들을 형성하는 단계는,
    상기 발광 영역의 제1 단에 배치되는 제2 컨택 전극과, 상기 발광 영역의 제2 단에 배치되는 제1 컨택 전극을 형성하는 단계; 및
    상기 발광 영역의 제1 단에 배치되는 제1 컨택 전극과, 상기 발광 영역의 제2 단에 배치되는 제2 컨택 전극을 형성하는 단계를 순차적으로 포함하는 표시 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 제1 및 제2 정렬 전극들을 형성하는 단계에서, 상기 발광 영역에 제2 방향을 따라 교번적으로 배치되도록 복수의 제1 정렬 전극들 및 제2 정렬 전극들을 형성하고,
    상기 제1 및 제2 컨택 전극들을 형성하는 단계에서, 상기 발광 영역의 어느 일 단에 배치되는 제2 컨택 전극들을 상기 발광 영역의 다음 단에 배치되는 제1 컨택 전극들에 연결하는 복수의 연결 전극들을 형성하는 표시 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 발광 소자들의 단락 결함 여부를 검사하는 단계; 및
    상기 발광 소자들 중 적어도 하나가 결함 발광 소자로 판별될 시, 상기 결함 발광 소자에 연결된 제1 또는 제2 컨택 전극에 연결된 연결 전극을 단선시키는 단계를 더 포함하는 표시 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 발광 소자들의 단락 결함 여부를 검사하는 단계; 및
    상기 발광 소자들 중 적어도 하나가 결함 발광 소자로 판별될 시, 상기 결함 발광 소자에 연결된 제1 또는 제2 전극을 상기 제1 또는 제2 배선으로부터 분리하는 단계를 더 포함하는 표시 장치의 제조 방법.
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