KR20230134649A - 표시 장치 - Google Patents

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KR20230134649A
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electrodes
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박도영
김경배
채종철
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 서로 인접하는 제1 내지 제3 화소들, 상기 제1 내지 제3 화소들에 배치된 발광 소자들, 상기 발광 소자들의 단부와 전기적으로 연결된 연결 전극들, 및 상기 연결 전극들과 동일한 층에 배치되어 전기적으로 연결된 서브 전극들을 포함하고, 상기 제1 화소의 상기 서브 전극들 중 적어도 하나는 상기 제2 화소의 상기 서브 전극들 중 적어도 하나와 전기적으로 연결된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 화소의 암점 불량을 개선할 수 있는 고해상도의 표시 장치를 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 서로 인접하는 제1 내지 제3 화소들, 상기 제1 내지 제3 화소들에 배치된 발광 소자들, 상기 발광 소자들의 단부와 전기적으로 연결된 연결 전극들, 및 상기 연결 전극들과 동일한 층에 배치되어 전기적으로 연결된 서브 전극들을 포함하고, 상기 제1 화소의 상기 서브 전극들 중 적어도 하나는 상기 제2 화소의 상기 서브 전극들 중 적어도 하나와 전기적으로 연결된다.
서로 전기적으로 연결된 상기 제1 화소의 상기 서브 전극과 상기 제2 화소의 상기 서브 전극은 동일한 층에 배치될 수 있다.
상기 표시 장치는 상기 제1 화소의 상기 서브 전극과 상기 제2 화소의 상기 서브 전극을 연결하는 중간 전극을 더 포함할 수 있다.
상기 제3 화소의 상기 서브 전극들은 상기 제1 화소의 상기 서브 전극들 및/또는 상기 제2 화소의 상기 서브 전극들과 분리될 수 있다.
상기 제3 화소의 상기 서브 전극들 중 적어도 하나는 상기 제1 화소의 상기 서브 전극들 중 적어도 하나와 전기적으로 연결될 수 있다.
상기 연결 전극들은, 상기 발광 소자의 제1 단부와 전기적으로 연결된 제1 연결 전극, 및 상기 발광 소자의 제2 단부와 전기적으로 연결된 제2 연결 전극을 포함하고, 상기 제1 연결 전극과 상기 제2 연결 전극은 서로 다른 층에 배치될 수 있다.
상기 서브 전극들은, 상기 제1 연결 전극과 동일한 층에 배치되며, 상기 제1 연결 전극과 전기적으로 연결된 제1 서브 전극, 및 상기 제2 연결 전극과 동일한 층에 배치되며, 상기 제2 연결 전극과 전기적으로 연결된 제2 서브 전극을 포함할 수 있다.
상기 제1 화소의 상기 제2 서브 전극은 상기 제2 화소의 상기 제2 서브 전극과 전기적으로 연결될 수 있다.
상기 표시 장치는 상기 제1 화소에 배치된 제1 컬러 변환층, 상기 제2 화소에 배치된 제2 컬러 변환층, 및 상기 제3 화소에 배치된 산란층을 더 포함할 수 있다.
상기 표시 장치는 상기 제1 화소에서 상기 제1 컬러 변환층 상에 배치된 제1 컬러 필터, 상기 제2 화소에서 상기 제2 컬러 변환층 상에 배치된 제2 컬러 필터, 및 상기 제3 화소에서 상기 산란층 상에 배치된 제3 컬러 필터를 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 서로 인접하는 제1 내지 제3 화소들, 상기 제1 내지 제3 화소들에 배치된 발광 소자들, 상기 발광 소자들의 단부와 전기적으로 연결된 연결 전극들, 상기 연결 전극들로부터 이격된 서브 전극들, 상기 서브 전극들의 일단과 상기 연결 전극들을 각각 연결하는 제1 연결부, 및 상기 서브 전극들의 타단과 상기 연결 전극들을 각각 연결하는 제2 연결부를 포함하고, 상기 제1 화소의 상기 서브 전극들 중 적어도 하나는 상기 제2 화소의 상기 서브 전극들 중 적어도 하나와 전기적으로 연결된다.
상기 제1 연결부 및/또는 상기 제2 연결부는 상기 연결 전극들과 상기 서브 전극들 사이에서 제1 방향을 따라 연장할 수 있다.
상기 서브 전극들은 상기 제1 방향과 교차하는 제2 방향을 따라 연장할 수 있다.
상기 서브 전극들은 상기 제1 연결부 및/또는 상기 제2 연결부와 동일한 층에 배치될 수 있다.
상기 제1 연결부와 상기 제2 연결부는 동일한 층에 배치될 수 있다.
상기 연결 전극들은, 상기 발광 소자의 제1 단부와 전기적으로 연결된 제1 연결 전극, 및 상기 발광 소자의 제2 단부와 전기적으로 연결된 제2 연결 전극을 포함하고, 상기 제1 연결 전극과 상기 제2 연결 전극은 서로 다른 층에 배치될 수 있다.
상기 서브 전극들은, 상기 제1 연결 전극과 동일한 층에 배치되며, 상기 제1 연결 전극과 전기적으로 연결된 제1 서브 전극, 및 상기 제2 연결 전극과 동일한 층에 배치되며, 상기 제2 연결 전극과 전기적으로 연결된 제2 서브 전극을 포함할 수 있다.
상기 제1 화소의 상기 제2 서브 전극은 상기 제2 화소의 상기 제2 서브 전극과 전기적으로 연결될 수 있다.
상기 제1 화소의 상기 제2 서브 전극과 상기 제2 화소의 상기 제2 서브 전극을 연결하는 중간 전극을 더 포함할 수 있다.
상기 중간 전극은 상기 제1 화소의 상기 제2 서브 전극 및/또는 상기 제2 화소의 상기 제2 서브 전극과 동일한 층에 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 의하면, 인접한 서브 화소들의 서브 전극들을 연결하여 전원 연결 라인과 메쉬 구조로 연결함으로써 화소의 암점 불량을 개선함과 동시에 고해상도 표시 장치를 용이하게 구현할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 발광 소자를 나타내는 사시도이다.
도 2는 일 실시예에 따른 발광 소자를 나타내는 단면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4는 일 실시예에 따른 서브 화소를 나타내는 회로도이다.
도 5는 일 실시예에 따른 화소의 화소 회로 영역을 나타내는 평면도이다.
도 6은 일 실시예에 따른 화소의 발광 영역을 나타내는 평면도이다.
도 7은 일 실시예에 따른 서브 화소를 나타내는 평면도이다.
도 8은 일 실시예에 따른 서브 화소들의 서브 전극들의 연결 관계를 설명하기 위한 평면도이다.
도 9는 일 실시예에 따른 서브 화소들의 서브 전극들의 연결 관계를 설명하기 위한 평면도이다.
도 10은 도 7의 A-A' 선을 기준으로 자른 단면도이다.
도 11은 일 실시예에 따른 제1 내지 제3 서브 화소들을 나타내는 단면도이다.
도 12는 다른 실시예에 따른 서브 화소들의 서브 전극들의 연결 관계를 설명하기 위한 평면도이다.
도 13은 또 다른 실시예에 따른 서브 화소들의 서브 전극들의 연결 관계를 설명하기 위한 평면도이다.
도 14는 또 다른 실시예에 따른 서브 화소들의 서브 전극들의 연결 관계를 설명하기 위한 평면도이다.
본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, "연결" 또는 "접속"이라 함은 물리적 및/또는 전기적인 연결 또는 접속을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결 또는 접속과 일체형 또는 비일체형 연결 또는 접속을 포괄적으로 의미할 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1은 일 실시예에 따른 발광 소자를 나타내는 사시도이다. 도 2는 일 실시예에 따른 발광 소자를 나타내는 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 전극층(14)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 형성될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 제2 단부(EP2)에는 제2 반도체층(13)이 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 종횡비가 1보다 큰 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 한정되는 것은 아니다.
발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 p형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, 또는 AlN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제1 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질이 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11)과 제2 반도체층(13) 사이에 배치될 수 있다. 활성층(12)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(multi quantum well, MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 활성층(12)은 GaN, InGaN, InAlGaN, AlGaN, 또는 AlN 등을 포함할 수 있으며, 이외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제2 반도체층(13)은 n형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, 또는 AlN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질로 제2 반도체층(13)을 구성할 수 있다.
전극층(14)은 발광 소자(LD)의 제1 단부(EP1) 및/또는 제2 단부(EP2) 상에 배치될 수 있다. 도 2에서는 제1 반도체층(11) 상에 전극층(14)이 형성되는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제2 반도체층(13) 상에 별도의 전극층이 더 배치될 수 있다.
전극층(14)은 투명한 금속 또는 투명한 금속 산화물을 포함할 수 있다. 일 예로, 전극층(14)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 및 아연 주석 산화물(ZTO) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 이와 같이, 전극층(14)이 투명한 금속 또는 투명한 금속 산화물로 이루어지는 경우, 발광 소자(LD)의 활성층(12)에서 생성된 광이 전극층(14)을 통과하여 발광 소자(LD)의 외부로 방출될 수 있다.
발광 소자(LD)의 표면 상에는 절연막(INF)이 제공될 수 있다. 절연막(INF)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 전극층(14)의 표면 상에 직접 배치될 수 있다. 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 실시예에 따라, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 인접한 전극층(14) 및/또는 제2 반도체층(13)의 측부를 노출할 수 있다.
절연막(INF)은 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(INF)은 발광 소자들(LD)의 표면 결함을 최소화하여 발광 소자들(LD)의 수명 및 발광 효율을 향상시킬 수 있다.
절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 예를 들어, 절연막(INF)은 이중층으로 구성되며, 상기 이중층을 구성하는 각 층은 서로 상이한 물질을 포함할 수 있다. 일 예로, 절연막(INF)은 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(INF)은 생략될 수도 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3에서는 도 1 및 도 2의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다.
표시 패널(PNL)의 각 화소(PXL) 및 이를 구성하는 각각의 서브 화소(SPXL)는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 설명의 편의를 위해 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 3을 참조하면, 표시 패널(PNL)은 기판(SUB) 및 기판(SUB) 상에 배치된 화소들(PXL)을 포함할 수 있다. 화소들(PXL)은 각각 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2) 및/또는 제3 서브 화소(SPXL3)를 포함할 수 있다. 이하에서는, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3) 중 적어도 하나의 서브 화소를 임의로 지칭하거나 두 종류 이상의 서브 화소들을 포괄적으로 지칭할 때, "서브 화소(SPXL)" 또는 "서브 화소들(SPXL)"이라 하기로 한다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름)으로 이루어질 수 있으며, 기판(SUB)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
표시 패널(PNL) 및 이를 형성하기 위한 기판(SUB)은 영상을 표시하기 위한 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다. 화소들(PXL)은 스트라이프(stripe) 또는 펜타일(PENTILETM) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 화소들(PXL)은 각각 서로 다른 색의 광을 방출하는 두 종류 이상의 서브 화소들(SPXL)을 포함할 수 있다. 일 예로, 표시 영역(DA)에는 제1 색의 광을 방출하는 제1 서브 화소들(SPXL1), 제2 색의 광을 방출하는 제2 서브 화소들(SPXL2), 및 제3 색의 광을 방출하는 제3 서브 화소들(SPXL3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 다양한 색의 광을 방출할 수 있는 하나의 화소(PXL)를 구성할 수 있다. 예를 들어, 제1 서브 화소(SPXL1)는 적색의 광을 방출하는 적색 화소일 수 있고, 제2 서브 화소(SPXL2)는 녹색의 광을 방출하는 녹색 화소일 수 있으며, 제3 서브 화소(SPXL3)는 청색의 광을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)는 서로 동일한 색의 광을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1 색, 제2 색, 및 제3 색의 광을 방출할 수 있다. 다른 실시예에서, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)는 각각 제1 색의 발광 소자, 제2 색의 발광 소자 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색 및 제3 색의 광을 방출할 수도 있다. 다만, 각각의 화소들(PXL)을 구성하는 서브 화소들(SPXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다.
서브 화소(SPXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은 도 1 및 도 2의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노미터 스케일 내지 마이크로미터 스케일 정도로 작은 크기를 가지는 초소형 기둥형 발광 소자들(LD)을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 이외에도 다양한 종류의 발광 소자(LD)가 서브 화소(SPXL)의 광원으로 이용될 수 있다.
일 실시예에서, 각각의 서브 화소(SPXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 서브 화소들(SPXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 서브 화소(SPXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 4는 일 실시예에 따른 서브 화소를 나타내는 회로도이다.
도 4는 도 3에 도시된 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각에 포함된 구성요소들의 전기적 연결 관계를 도시하였으며, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각에 포함된 구성요소들이 반드시 이에 제한되는 것은 아니다. 또한, 도 4에서는 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각에 포함된 구성요소들뿐만 아니라 상기 구성요소들이 제공되는 영역까지 포괄하여 서브 화소(SPXL)로 지칭한다.
도 4를 참조하면, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각은 데이터 신호에 휘도의 광을 생성하는 발광부(EMU)(또는 발광 유닛)을 포함할 수 있다. 또한, 서브 화소(SPXL)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
예를 들어, 발광부(EMU)는 화소 회로(PXC) 및 제1 전원 라인(PL1)을 통해 제1 구동 전원(VDD)에 연결되는 제1 연결 전극(ELT1), 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결되는 제5 연결 전극(ELT5), 및 제1 및 제5 연결 전극들(ELT1, ELT5)의 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다.
일 실시예에서, 발광부(EMU)는 적어도 하나의 직렬 단을 포함할 수 있다. 각각의 직렬 단은, 한 쌍의 전극들(일 예로, 두 개의 전극들)과, 상기 한 쌍의 전극들의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 발광부(EMU)를 구성하는 직렬 단의 개수, 및 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다. 일 예로, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 상기 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다.
예를 들어, 발광부(EMU)는 적어도 하나의 제1 발광 소자(LD1)를 포함하는 제1 직렬 단, 적어도 하나의 제2 발광 소자(LD2)를 포함하는 제2 직렬 단, 적어도 하나의 제3 발광 소자(LD3)를 포함하는 제3 직렬 단, 및 적어도 하나의 제4 발광 소자(LD4)를 포함하는 제4 직렬 단을 포함할 수 있다.
제1 직렬 단은 제1 연결 전극(ELT1) 및 제2 연결 전극(ELT2)과, 제1 및 제2 연결 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 각각의 제1 발광 소자(LD1)는 제1 및 제2 연결 전극들(ELT1, ELT2)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 연결 전극(ELT1)에 연결되고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제2 연결 전극(ELT2)에 연결될 수 있다.
제2 직렬 단은 제2 연결 전극(ELT2) 및 제3 연결 전극(ELT3)과, 제2 및 제3 연결 전극들(ELT2, ELT3)의 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는 제2 및 제3 연결 전극들(ELT2, ELT3)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제2 연결 전극(ELT2)에 연결되고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제3 연결 전극(ELT3)에 연결될 수 있다.
제3 직렬 단은 제3 연결 전극(ELT3) 및 제4 연결 전극(ELT4)과, 제3 및 제4 연결 전극들(ELT3, ELT4)의 사이에 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다. 각각의 제3 발광 소자(LD3)는 제3 및 제4 연결 전극들(ELT3, ELT4)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제3 발광 소자(LD3)의 제1 단부(EP1)는 제3 연결 전극(ELT3)에 연결되고, 제3 발광 소자(LD3)의 제2 단부(EP2)는 제4 연결 전극(ELT4)에 연결될 수 있다.
제4 직렬 단은 제4 연결 전극(ELT4) 및 제5 연결 전극(ELT5)과, 제4 및 제5 연결 전극들(ELT4, ELT5)의 사이에 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함할 수 있다. 각각의 제4 발광 소자(LD4)는 제4 및 제5 연결 전극들(ELT4, ELT5)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제4 발광 소자(LD4)의 제1 단부(EP1)는 제4 연결 전극(ELT4)에 연결되고, 제4 발광 소자(LD4)의 제2 단부(EP2)는 제5 연결 전극(ELT5)에 연결될 수 있다.
발광부(EMU)의 첫 번째 전극, 일 예로 제1 연결 전극(ELT1)은 발광부(EMU)의 애노드 전극일 수 있다. 발광부(EMU)의 마지막 전극, 일 예로 제5 연결 전극(ELT5)은 발광부(EMU)의 캐소드 전극일 수 있다.
발광 소자들(LD)을 직/병렬 구조로 연결할 경우, 동일 개수의 발광 소자들(LD)을 병렬로만 연결하는 경우에 비해 전력 효율을 향상시킬 수 있다. 또한, 발광 소자들(LD)을 직/병렬 구조로 연결한 서브 화소(SPXL)에서는 일부의 직렬 단에서 쇼트 결함 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 소정의 휘도를 표현할 수 있으므로 서브 화소(SPXL)의 암점 불량 가능성을 낮출 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 발광 소자들(LD)을 직렬로만 연결하여 발광부(EMU)를 구성하거나, 병렬로만 연결하여 발광부(EMU)를 구성할 수도 있다.
발광 소자들(LD)은 각각 적어도 하나의 전극(일 예로, 제1 연결 전극(ELT1)), 화소 회로(PXC) 및/또는 제1 전원 라인(PL1) 등을 경유하여 제1 구동 전원(VDD)에 연결되는 제1 단부(EP1)(일 예로, p형 단부)와, 적어도 하나의 다른 전극(일 예로, 제5 연결 전극(ELT5)) 및 제2 전원 라인(PL2) 등을 경유하여 제2 구동 전원(VSS)에 연결되는 제2 단부(EP2)(일 예로, n형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 순방향으로 연결될 수 있다. 순방향으로 연결된 발광 소자들(LD)은 발광부(EMU)의 유효 광원들을 구성할 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 구동 전류가 공급될 때 상기 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 구동 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도를 표현할 수 있게 된다.
발광부(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 구동 전류를 발광부(EMU)으로 공급할 수 있다. 발광부(EMU)으로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 휘도의 광을 방출할 수 있다.
화소 회로(PXC)는 해당 서브 화소(SPXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 서브 화소(SPXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되는 경우, 상기 서브 화소(SPXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 또한, 상기 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
상술한 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1, T2, T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광부(EMU)으로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로서, 제1 구동 전원(VDD)과 발광부(EMU) 사이에 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자는 제1 전원 라인(PL1)을 통해 제1 구동 전원(VDD)에 연결(또는 접속)될 수 있고, 제1 트랜지스터(T1)의 제2 단자는 제2 노드(N2)와 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라, 제1 구동 전원(VDD)에서 제2 노드(N2)를 통해 발광부(EMU)으로 인가되는 구동 전류의 양을 제어할 수 있다. 일 실시예에서, 제1 트랜지스터(T1)의 제1 단자는 드레인 전극이고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있으나, 반드시 이에 한정되는 것은 아니다. 실시예에 따라, 제1 단자는 소스 전극일 수 있고 제2 단자는 드레인 전극일 수도 있다.
제2 트랜지스터(T2)는 스캔 신호에 응답하여 서브 화소(SPXL)를 선택하고, 서브 화소(SPXL)를 활성화하는 스위칭 트랜지스터로써 데이터 라인(Dj)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(Dj)에 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 연결된다. 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다.
이와 같은 제2 트랜지스터(T2)는 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 연결된 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 전압을 전달할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 센싱 라인(SENj)에 연결함으로써, 센싱 라인(SENj)을 통해 센싱 신호를 획득하고, 센싱 신호를 이용하여 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 서브 화소(SPXL)의 특성을 검출할 수 있다. 각 서브 화소(SPXL)의 특성에 대한 정보는 서브 화소들(SPXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데 이용될 수 있다. 제3 트랜지스터(T3)의 제2 단자는 제1 트랜지스터(T1)의 제2 단자에 연결될 수 있고, 제3 트랜지스터(T3)의 제1 단자는 센싱 라인(SENj)에 연결될 수 있으며, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 연결될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 도 5에 도시된 바와 같이 제3 트랜지스터(T3)의 게이트 전극(도 5의 GE3)은 제2 트랜지스터(T2)의 게이트 전극(도 5 의 GE2)과 동일한 스캔 라인(도 5의 SS1)에 연결될 수도 있다.
또한, 제3 트랜지스터(T3)의 제1 단자는 초기화 전원에 연결될 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)를 초기화할 수 있는 초기화 트랜지스터로써, 제어 라인(CLi)으로부터 센싱 제어 신호가 공급될 때 턴-온될 때, 초기화 전원의 전압을 제2 노드(N2)에 전달할 수 있다. 이에 따라, 제2 노드(N2)에 연결된 스토리지 커패시터(Cst)의 제2 스토리지 전극(또는 상부 전극)은 초기화될 수 있다.
스토리지 커패시터(Cst)의 제1 스토리지 전극은 제1 노드(N1)에 연결될 수 있고, 스토리지 커패시터(Cst)의 제2 스토리지 전극은 제2 노드(N2)에 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 데이터 전압을 충전한다. 이에 따라, 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
도 4에서는 제1 내지 제3 트랜지스터들(T1, T2, T3)이 모두 n 타입 트랜지스터들인 실시예를 개시하였으나, 반드시 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 p 타입 트랜지스터로 변경될 수도 있다. 또한, 도 4에서는 발광부(EMU)가 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 발광부(EMU)는 제1 구동 전원(VDD)과 화소 회로(PXC)의 사이에 접속될 수도 있다.
화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
도 5는 일 실시예에 따른 화소의 화소 회로 영역을 나타내는 평면도이다. 도 6은 일 실시예에 따른 화소의 발광 영역을 나타내는 평면도이다. 도 7은 일 실시예에 따른 서브 화소를 나타내는 평면도이다. 도 8은 일 실시예에 따른 서브 화소들의 서브 전극들의 연결 관계를 설명하기 위한 평면도이다. 도 9는 일 실시예에 따른 서브 화소들의 서브 전극들의 연결 관계를 설명하기 위한 평면도이다. 도 10은 도 7의 A-A' 선을 기준으로 자른 단면도이다. 도 11은 일 실시예에 따른 제1 내지 제3 서브 화소들을 나타내는 단면도이다.
도 5 내지 도 11을 참조하면, 화소(PXL)는 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)를 포함할 수 있다.
제1 서브 화소(SPXL1)는 제1 화소 회로(SPXC1)와 제1 발광부(EMU1)를 포함하고, 제2 서브 화소(SPXL2)는 제2 화소 회로(SPXC2) 및 제2 발광부(EMU2)를 포함하며, 제3 서브 화소(SPXL3)는 제3 화소 회로(SPXC3) 및 제3 발광부(EMU3)를 포함할 수 있다.
제1 화소 회로(SPXC1), 제2 화소 회로(SPXC2), 및 제3 화소 회로(SPXC3)는 화소(PXL)의 화소 회로(PXC)를 구성할 수 있다. 제1 발광부(EMU1), 제2 발광부(EMU2), 및 제3 발광부(EMU3)는 화소(PXL)의 발광부(도 4의 EMU)을 구성할 수 있다.
제1 서브 화소(SPXL1)가 제공되는 화소(PXL)의 화소 영역(PXA)의 일 영역은 제1 서브 화소 영역(SPXA1)이고, 제2 서브 화소(SPXL2)가 제공되는 화소 영역(PXA)의 일 영역은 제2 서브 화소 영역(SPXA2)이며, 제3 서브 화소(SPXL3)가 제공되는 화소 영역(PXA)의 일 영역은 제3 서브 화소 영역(SPXA3)일 수 있다.
화소 영역(PXA)은 제1 화소 회로 영역(SPXCA1), 제2 화소 회로 영역(SPXCA2), 및 제3 화소 회로 영역(SPXCA3)을 포함할 수 있다. 제1 화소 회로 영역(SPXCA1)은 제1 화소 회로(SPXC1)가 제공되는 영역이고, 제2 화소 회로 영역(SPXCA2)은 제2 화소 회로(SPXC2)가 제공되는 영역이며, 제3 화소 회로 영역(SPXCA3)은 제3 화소 회로(SPXC3)가 제공되는 영역일 수 있다.
화소 영역(PXA)은 제1 발광 영역(EMA1), 제2 발광 영역(EMA2), 및 제3 발광 영역(EMA3)을 포함할 수 있다. 일 예로, 화소 영역(PXA)은 제1 방향(X축 방향)을 따라 구획된 제1 발광 영역(EMA1), 제2 발광 영역(EMA2), 및 제3 발광 영역(EMA3)을 포함할 수 있다.
제1 발광 영역(EMA1)은 제1 화소 회로(SPXC1)에 의해 구동되는 발광 소자들(LD)에서 광이 방출되는 영역일 수 있다. 상기 발광 소자들(LD)은 제1 발광부(EMU1)의 하나의 구성일 수 있다. 일 실시예에서, 제1 발광 영역(EMA1)은 제1 서브 화소(SPXL1)의 발광 영역일 수 있다.
제2 발광 영역(EMA2)은 제2 화소 회로(SPXC2)에 의해 구동되는 발광 소자들(LD)에서 광이 방출되는 영역일 수 있다. 상기 발광 소자들(LD)은 제2 발광부(EMU2)의 하나의 구성일 수 있다. 일 실시예에서, 제2 발광 영역(EMA2)은 제2 서브 화소(SPXL2)의 발광 영역일 수 있다.
제3 발광 영역(EMA3)은 제3 화소 회로(SPXC3)에 의해 구동되는 발광 소자들(LD)에서 광이 방출되는 영역일 수 있다. 상기 발광 소자들(LD)은 제3 발광부(EMU3)의 하나의 구성일 수 있다. 일 실시예에서, 제3 발광 영역(EMA3)은 제3 서브 화소(SPXL3)의 발광 영역일 수 있다.
상술한 제1 발광 영역(EMA1), 제2 발광 영역(EMA2), 및 제3 발광 영역(EMA3)은 화소(PXL)의 발광 영역(EMA)을 구성할 수 있다.
화소 영역(PXA)은 제1 발광 영역(EMA1)에 인접한(또는 제1 발광 영역(EMA1)의 주변을 둘러싸는) 비발광 영역(NEA), 제2 발광 영역(EMA2)에 인접한(또는 제2 발광 영역(EMA2)의 주변을 둘러싸는) 비발광 영역(NEA), 및 제3 발광 영역(EMA3)에 인접한(또는 제3 발광 영역(EMA3)의 주변을 둘러싸는) 비발광 영역(NEA)을 포함할 수 있다.
화소(PXL) 또는 화소 영역(PXA)의 기판(SUB)은 복수의 절연층들 및 복수의 도전층들을 포함할 수 있다. 절연층들은, 일 예로, 순차적으로 제공된 버퍼층, 게이트 절연층, 층간 절연층, 보호층, 및/또는 비아층을 포함할 수 있다. 도전층들은 상술한 절연층들 사이에 제공 및/또는 형성될 수 있다. 도전층들은, 일 예로, 제1 도전층, 게이트 절연층 상에 제공된 제2 도전층, 층간 절연층 상에 제공된 제3 도전층, 및/또는 비아층 상에 제공된 제4 도전층을 포함할 수 있다. 다만, 기판(SUB)의 절연층들 및 도전층들이 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라 상기 절연층들 및 도전층들 이외에 다른 절연층 및 다른 도전층이 기판(SUB)에 제공될 수도 있다.
기판(SUB)은 화소(PXL)와 전기적으로 연결된 신호 라인들을 포함할 수 있다. 신호 라인들은 화소(PXL)에 소정의 신호(또는 소정의 전압)를 전달할 수 있다. 일 예로, 신호 라인들은 제1 스캔 라인(S1), 제2 스캔 라인(S2), 데이터 라인들(D1, D2, D3), 전원 라인(PL), 및 초기화 전원 라인(IPL)을 포함할 수 있다.
제1 스캔 라인(S1)에는 스캔 신호 및 제어 신호가 선택적으로 인가될 수 있다. 제1 스캔 라인(S1)은 제1 방향(X축 방향)을 따라 연장될 수 있다. 제1 스캔 라인(S1)은 층간 절연층 상에 제공된 제3 도전층일 수 있다. 제3 도전층은 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 은(Ag), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 및 이들의 산화물 또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 스캔 라인(S1)은 서브 스캔 라인(SS1) 상에 배치되어, 컨택홀을 통해 서브 스캔 라인(SS1)과 연결될 수 있다. 일 예로, 제1 스캔 라인(S1)은 층간 절연층을 관통하는 컨택홀을 통해 서브 스캔 라인(SS1)과 전기적으로 연결될 수 있다.
서브 스캔 라인(SS1)은 제2 방향(Y축 방향)을 따라 연장될 수 있다. 서브 스캔 라인(SS1)은 게이트 절연층 상에 제공 및/또는 형성되는 제2 도전층일 수 있다. 제2 도전층은 상술한 제3 도전층과 동일한 물질을 포함하거나 제3 도전층의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
일 실시예에서, 서브 스캔 라인(SS1)은 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)과 일체로 제공될 수 있다. 일 예로, 서브 스캔 라인(SS1)의 일부는 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)일 수 있다. 이에 따라, 서브 스캔 라인(SS1)은 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)과 연결될 수 있다.
또한, 서브 스캔 라인(SS1)은 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)과 일체로 제공될 수 있다. 일 예로, 서브 스캔 라인(SS1)의 다른 일부는 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)일 수 있다. 이에 따라, 서브 스캔 라인(SS1)은 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)과 연결될 수 있다.
상술한 바와 같이, 서브 스캔 라인(SS1)이 컨택홀을 통해 제1 스캔 라인(S1)과 연결됨에 따라, 제1 스캔 라인(S1)은 서브 스캔 라인(SS1)을 통해 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 일부 구성들, 일 예로, 제2 및 제3 트랜지스터들(T2, T3)과 전기적으로 연결될 수 있다. 이 경우, 제1 스캔 라인(S1)은 발광 소자들(LD)의 구동 기간 동안 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제2 트랜지스터(T2)로 스캔 신호를 공급하고 센싱 기간 동안 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)로 제어 신호를 공급할 수 있다.
서브 스캔 라인(SS1)은 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3)에 공통으로 제공되는 공통 구성일 수 있다. 즉, 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3)은 하나의 서브 스캔 라인(SS1)을 공유할 수 있다.
데이터 라인들(D1, D2, D3)은 제2 방향(Y축 방향)을 따라 연장하며, 제1 방향(X축 방향)으로 서로 이격된 제1 데이터 라인(D1), 제2 데이터 라인(D2), 및 제3 데이터 라인(D3)을 포함할 수 있다. 제1 내지 제3 데이터 라인들(D1, D2, D3) 각각에는 데이터 신호가 인가될 수 있다.
제1 데이터 라인(D1)은 제1 화소 회로(SPXC1)의 제2 트랜지스터(T2)와 전기적으로 연결되고, 제2 데이터 라인(D2)은 제2 화소 회로(SPXC2)의 제2 트랜지스터(T2)와 전기적으로 연결되며, 제3 데이터 라인(D3)은 제3 화소 회로(SPXC3)의 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다. 제1 내지 제3 데이터 라인들(D1, D2, D3)은 제1 도전층일 수 있다. 제1 도전층은 상술한 제3 도전층과 동일한 물질을 포함하거나 제3 도전층의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
전원 라인(PL)은 제1 전원 라인(PL1)과 제2 전원 라인(PL2)을 포함할 수 있다.
제1 전원 라인(PL1)에는 제1 구동 전원(도 4의 VDD)의 전압이 인가될 수 있다. 제1 전원 라인(PL1)은 제2 방향(Y축 방향)을 따라 연장될 수 있다. 일 실시예에서, 제1 전원 라인(PL1)은 제1 레이어(FL) 및 제2 레이어(SL)를 포함할 수 있다. 제1 레이어(FL)는 제1 도전층일 수 있다. 제2 레이어(SL)는 층간 절연층 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제1 레이어(FL)는 제1 내지 제3 데이터 라인들(D1, D2, D3)과 동일한 층에 제공될 수 있고, 제2 레이어(SL)는 제1 스캔 라인(S1)과 동일한 층에 제공될 수 있다. 제2 레이어(SL)는 제1 레이어(FL)와 적어도 하나 이상의 컨택홀을 통해 전기적으로 연결될 수 있다. 일 예로, 제2 레이어(SL)는 버퍼층, 게이트 절연층, 및 층간 절연층을 순차적으로 관통하는 적어도 하나 이상의 컨택홀을 통해 제1 레이어(FL)와 전기적으로 연결될 수 있다. 제1 전원 라인(PL1)은 제1 레이어(FL)와 제2 레이어(SL)를 포함한 이중 레이어 구조로 구현되어 배선 저항을 줄여 신호 왜곡을 줄일 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 전원 라인(PL1)은 단일 레이어 구조, 삼중 레이어 이상의 다중 레이어 구조로 구현될 수도 있다.
제2 전원 라인(PL2)에는 제2 구동 전원(도 4의 VSS)의 전압이 인가될 수 있다. 제2 전원 라인(PL2)은 제2a 전원 라인(PL2a) 및 제2b 전원 라인(PL2b)을 포함할 수 있다.
제2a 전원 라인(PL2a)은 제2 방향(Y축 방향)을 따라 연장될 수 있다. 제2a 전원 라인(PL2a)은 단일 레이어 구조로 구현될 수 있다. 제2a 전원 라인(PL2a)은 제1 도전층일 수 있다. 제2a 전원 라인(PL2a)은 제1 내지 제3 데이터 라인들(D1, D2, D3) 및 제1 전원 라인(PL1)의 제1 레이어(FL)와 동일한 층에 제공될 수 있다. 제2a 전원 라인(PL2a)은 평면상 제1 내지 제3 데이터 라인들(D1, D2, D3) 및 제1 전원 라인(PL1)과 이격되도록 배치될 수 있다.
상술한 실시예에서는 제2a 전원 라인(PL2a)이 단일 레이어 구조로 구현되는 실시예에 대해 설명하였으나, 반드시 이에 한정되는 것은 아니다. 실시예에 따라, 제2a 전원 라인(PL2a)은 제1 전원 라인(PL1)과 유사하게 이중 레이어 구조로 구현될 수도 있다. 또한, 제2a 전원 라인(PL2a)은 삼중 레이어 이상의 다중 레이어 구조로 구현될 수도 있다.
제2b 전원 라인(PL2b)은 제1 방향(X축 방향)을 따라 연장될 수 있다. 제2b 전원 라인(PL2b)은 평면상 제1 스캔 라인(S1)과 이격되게 배치될 수 있다. 다만, 제2b 전원 라인(PL2b)의 위치가 반드시 이에 제한되는 것은 아니다. 제2b 전원 라인(PL2b)은 단일 레이어 구조로 구현될 수 있다. 제2b 전원 라인(PL2b)은 층간 절연층 상에 제공 및/또는 형성된 제3 도전층일 수 있다. 제2b 전원 라인(PL2b)은 제1 스캔 라인(S1) 및 제1 전원 라인(PL1)의 제2 레이어(SL)와 동일한 층에 제공될 수 있다. 제2b 전원 라인(PL2b)은 비아홀들(VIH)을 통해 후술할 제1 내지 제3 서브 화소 영역들(SPXA1, SPXA2, SPXA3)의 전극들(ALE) 중 적어도 하나와 전기적으로 연결될 수 있다.
제2a 전원 라인(PL2a)과 제2b 전원 라인(PL2b)은 컨택홀을 통해 전기적으로 연결될 수 있다. 일 예로, 제2b 전원 라인(PL2b)은 버퍼층, 게이트 절연층, 및 층간 절연층을 순차적으로 관통하는 컨택홀을 통해 제2a 전원 라인(PL2a)과 전기적으로 연결될 수 있다. 연결된 제2a 전원 라인(PL2a)과 제2b 전원 라인(PL2b)을 포함한 제2 전원 라인(PL2)은 메쉬 구조를 가질 수 있다.
제2 스캔 라인(S2)은 제1 스캔 라인(S1)의 연장 방향인 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 연장될 수 있다. 화소(PXL)에서 제2 스캔 라인(S2)은 제1 스캔 라인(S1)과 교차하여, 제1 스캔 라인(S1)과 적어도 부분적으로 중첩할 수 있다. 제2 스캔 라인(S2)은 스캔 신호와 제어 신호를 선택적으로 공급받는 신호 라인일 수 있다. 일 예로, 제2 스캔 라인(S2)은 발광 소자들(LD)의 구동 기간 동안 스캔 신호를 공급받을 수 있고, 소정의 센싱 기간 동안 제어 신호를 공급받을 수 있다.
일 실시예에서, 제2 스캔 라인(S2)은 제2-1 스캔 라인(S2_1)과 제2-2 스캔 라인(S2_2)을 포함할 수 있다. 제2-1 스캔 라인(S2_1)과 제2-2 스캔 라인(S2_2) 각각은 제2 방향(Y축 방향)을 따라 연장될 수 있다.
제2-1 스캔 라인(S2_1)과 제2-2 스캔 라인(S2_2) 각각은, 제1 도전 라인(CL1), 제2 도전 라인(CL2), 및 제3 도전 라인(CL3)을 포함한 삼중 레이어 구조로 구현될 수 있다. 제1 도전 라인(CL1)은 제1 도전층일 수 있고, 제2 도전 라인(CL2)은 게이트 절연층 상에 제공 및/또는 형성된 제2 도전층일 수 있으며, 제3 도전 라인(CL3)은 층간 절연층 상에 제공 및/또는 형성된 제3 도전층일 수 있다.
제1 도전 라인(CL1)은 제1 내지 제3 데이터 라인들(D1, D2, D3), 제1 전원 라인(PL1)의 제1 레이어(FL), 및 제2a 전원 라인(PL2a)과 동일한 층에 제공될 수 있다. 제2 도전 라인(CL2)은 서브 스캔 라인(SS1)과 동일한 층에 제공될 수 있다. 제3 도전 라인(CL3)은 제1 스캔 라인(S1) 및 제1 전원 라인(PL1)의 제2 레이어(SL)와 동일한 층에 제공될 수 있다. 제3 도전 라인(CL3)은 컨택홀을 통해 제1 도전 라인(CL1) 및/또는 제2 도전 라인(CL2)에 연결될 수 있다. 일 예로, 제3 도전 라인(CL3)은 버퍼층, 게이트 절연층, 및 층간 절연층을 순차적으로 관통하는 컨택홀을 통해 제1 도전 라인(CL1)과 전기적으로 연결될 수 있다. 또한, 제3 도전 라인(CL3)은 층간 절연층을 관통하는 컨택홀을 통해 제2 도전 라인(CL2)과 전기적으로 연결될 수 있다. 이에 따라, 제1 도전 라인(CL1)과 제2 도전 라인(CL2)은 제3 도전 라인(CL3)을 통해 서로 연결될 수 있다.
일 실시예에서, 제3 도전 라인(CL3)은 층간 절연층을 사이에 두고 제2 도전 라인(CL2) 상에 제공 및/또는 형성될 수 있고, 제2 도전 라인(CL2)은 게이트 절연층 및 버퍼층을 사이에 두고 제1 도전 라인(CL1) 상에 제공 및/또는 형성될 수 있다. 제1 도전 라인(CL1), 제2 도전 라인(CL2), 및 제3 도전 라인(CL3)은 서로 중첩할 수 있다.
상술한 실시예에 있어서, 제2-1 스캔 라인(S2_1)과 제2-2 스캔 라인(S2_2)이 제1 도전 라인(CL1), 제2 도전 라인(CL2), 및 제3 도전 라인(CL3)을 포함한 삼중 레이어 구조로 구현되는 것으로 설명하였으나, 반드시 이에 한정되는 것은 아니다. 실시예에 따라, 제2-1 스캔 라인(S2_1)과 제2-2 스캔 라인(S2_2)은 단일 레이어 구조, 이중 레이어 구조, 또는 삼중 레이어 이상의 다중 레이어 구조로 구현될 수도 있다.
실시예에 따라, 제2-1 및 제2-2 스캔 라인들(S2_1, S2_2) 각각의 제1 도전 라인(CL1)은 제2 방향(Y축 방향)으로 동일한 화소 열에 위치한 화소들(PXL) 중 일부에 공통으로 제공될 수 있다. 일 예로, 화소(PXL)의 제2-1 및 제2-2 스캔 라인들(S2_1, S2_2) 각각의 제1 도전 라인(CL1)은 제2 방향(Y축 방향)으로 동일한 화소 열에 위치한 화소들(PXL)에 공통으로 제공될 수 있다. 즉, 제2 방향(Y축 방향)으로 동일한 화소 열에 위치한 화소들(PXL)은 제2-1 및 제2-2 스캔 라인들(S2_1, S2_2) 각각의 제1 도전 라인(CL1)을 공유할 수 있다.
제2-1 스캔 라인(S2_1)과 제2-2 스캔 라인(S2_2) 중 적어도 하나는 컨택홀을 통해 제1 스캔 라인(S1)과 연결될 수 있다. 일 예로, 제2-1 스캔 라인(S2_1)은 적어도 하나의 절연층, 일 예로, 버퍼층, 게이트 절연층, 및 층간 절연층을 순차적으로 관통하는 컨택홀을 통해 제1 스캔 라인(S1)과 전기적으로 연결될 수 있다. 이에 따라, 제1 스캔 라인(S1)은 제2-1 스캔 라인(S2_1)으로부터 스캔 신호와 제어 신호를 선택적으로 공급받을 수 있다. 즉, 제2 스캔 라인(S2)은 제1 스캔 라인(S1)과 연결되어 제1 스캔 라인(S1)과 함께 스캔 신호 및 제어 신호를 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 일부 구성, 일 예로 제2 및 제3 트랜지스터들(T2, T3)로 전달하는 신호 라인으로 활용될 수 있다.
초기화 전원 라인(IPL)은 제2 방향(Y축 방향)을 따라 연장될 수 있다. 초기화 전원 라인(IPL)은 도 4를 참고하여 설명한 j번째 센싱 라인(SENj)일 수 있다. 초기화 전원 라인(IPL)에는 초기화 전원의 전압이 인가될 수 있다. 일 실시예에서, 초기화 전원 라인(IPL)은 제1 도전층일 수 있다. 초기화 전원 라인(IPL)은 제1 내지 제3 데이터 라인들(D1, D2, D3), 제1 전원 라인(PL1)의 제1 레이어(FL), 및 제2a 전원 라인들(PL2a), 제2-1 및 제2-2 스캔 라인들(S2_1, S2_2) 각각의 제1 도전 라인(CL1)과 동일한 층에 제공 및/또는 형성될 수 있다.
초기화 전원 라인(IPL)은 제1 도전 패턴(CP1)을 통해 제1 화소 회로(SPXC1)의 제3 트랜지스터(T3)와 전기적으로 연결되고, 제2 도전 패턴(CP2)을 통해 제2 화소 회로(SPXC2)의 제3 트랜지스터(T3)와 전기적으로 연결되며, 제2 도전 패턴(CP2)을 통해 제3 화소 회로(SPXC3)의 제3 트랜지스터(T3)와 전기적으로 연결될 수 있다.
제1 도전 패턴(CP1)은 층간 절연층 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제1 도전 패턴(CP1)은 제1 스캔 라인(S1)과 동일한 층에 제공 및/또는 형성될 수 있다.
제1 도전 패턴(CP1)의 일 단은 컨택홀을 통해 초기화 전원 라인(IPL)과 연결될 수 있다. 일 예로, 제1 도전 패턴(CP1)의 일 단은 버퍼층, 게이트 절연층, 및 층간 절연층을 순차적으로 관통하는 컨택홀을 통해 초기화 전원 라인(IPL)과 전기적으로 연결될 수 있다.
제1 도전 패턴(CP1)의 타 단은 다른 컨택홀을 통해 제1 화소 회로(SPXC1)의 제3 트랜지스터(T3)와 연결될 수 있다. 일 예로, 제1 도전 패턴(CP1)의 타 단은 게이트 절연층 및 층간 절연층을 순차적으로 관통하는 컨택홀을 통해 제1 화소 회로(SPXC1)의 제3 트랜지스터(T3)의 제3 드레인 영역(DE3)과 전기적으로 연결될 수 있다.
제2 도전 패턴(CP2)은 층간 절연층 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제2 도전 패턴(CP2)은 제1 도전 패턴(CP1)과 동일한 층에 제공 및/또는 형성될 수 있다.
제2 도전 패턴(CP2)은 컨택홀을 통해 초기화 전원 라인(IPL)과 연결될 수 있다. 일 예로, 제2 도전 패턴(CP2)은 버퍼층, 게이트 절연층, 및 층간 절연층을 순차적으로 관통하는 컨택홀을 통해 초기화 전원 라인(IPL)과 전기적으로 연결될 수 있다.
제2 도전 패턴(CP2)은 다른 컨택홀을 통해 제2 화소 회로(SPXC2)의 제3 트랜지스터(T3)와 연결될 수 있다. 일 예로, 제2 도전 패턴(CP2)은 게이트 절연층 및 층간 절연층을 순차적으로 관통하는 컨택홀을 통해 제2 화소 회로(SPXC2)의 제3 트랜지스터(T3)의 제3 드레인 영역(DE3)과 전기적으로 연결될 수 있다.
제2 도전 패턴(CP2)은 또 다른 컨택홀을 통해 제3 화소 회로(SPXC3)의 제3 트랜지스터(T3)와 연결될 수 있다. 일 예로, 제2 도전 패턴(CP2)은 게이트 절연층 및 층간 절연층을 순차적으로 관통하는 컨택홀을 통해 제3 화소 회로(SPXC3)의 제3 트랜지스터(T3)의 제3 드레인 영역(DE3)과 전기적으로 연결될 수 있다.
상술한 제1 전원 라인(PL1), 제2 전원 라인(PL2), 초기화 전원 라인(IPL), 서브 스캔 라인(SS1), 제1 스캔 라인(S1), 및 제2 스캔 라인(S2)은 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3)에 공통으로 제공되는 공통 구성들일 수 있다.
제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 각각은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터를 포함할 수 있다. 일 예로, 제1 화소 회로(SPXC1)는 제1 내지 제3 트랜지스터들(T1, T2, T3), 및 제1 스토리지 커패시터(Cst1)를 포함할 수 있다. 제2 화소 회로(SPXC2)는 제1 내지 제3 트랜지스터들(T1, T2, T3), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있다. 제3 화소 회로(SPXC3)는 제1 내지 제3 트랜지스터들(T1, T2, T3), 및 제3 스토리지 커패시터(Cst3)를 포함할 수 있다.
제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제1 트랜지스터(T1)는 도 4를 참고하여 설명한 제1 트랜지스터(T1)일 수 있고, 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제2 트랜지스터(T2)는 도 4를 참고하여 설명한 제2 트랜지스터(T2)일 수 있으며, 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)는 도 4를 참고하여 설명한 제3 트랜지스터(T3)일 수 있다.
제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3)은 실질적으로 유사하거나 동일한 구조를 가질 수 있다. 이하에서는 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 중 제1 화소 회로(SPXC1)를 대표로 설명하며 제2 및 제3 화소 회로들(SPXC2, SPXC3)에 대한 설명은 간략히 하기로 한다.
제1 화소 회로(SPXC1)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제1 스토리지 커패시터(Cst1)를 포함한다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제3 도전 패턴(CP3)을 통해 제2 트랜지스터(T2)의 제2 소스 영역(SE2)과 전기적으로 연결될 수 있다. 제1 게이트 전극(GE1)은 게이트 절연층 상에 제공 및/또는 형성되는 제2 도전층일 수 있다. 제1 게이트 전극(GE1)은 서브 스캔 라인(SS1)과 동일한 층에 제공 및/또는 형성될 수 있다.
제3 도전 패턴(CP3)은 제3 도전층일 수 있다. 제3 도전 패턴(CP3)의 일 단은 컨택홀을 통해 제1 게이트 전극(GE1)과 연결될 수 있다. 일 예로, 제3 도전 패턴(CP3)의 일 단은 층간 절연층을 관통하는 컨택홀을 통해 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다. 제3 도전 패턴(CP3)의 타 단은 다른 컨택홀을 통해 제2 소스 영역(SE2)과 연결될 수 있다. 일 예로, 제3 도전 패턴(CP3)의 타 단은 게이트 절연층 및 층간 절연층을 순차적으로 관통하는 컨택홀을 통해 제2 소스 영역(SE2)과 전기적으로 연결될 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제1 소스 영역(SE1) 및 제1 드레인 영역(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 버퍼층 상에 제공 및/또는 형성될 수 있다.
제1 액티브 패턴(ACT1)은 제1 게이트 전극(GE1)과 중첩되는 영역으로 제1 트랜지스터(T1)의 채널 영역일 수 있다. 제1 액티브 패턴(ACT1)이 길게 형성될 경우, 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이 경우, 제1 트랜지스터(T1)에 인가되는 소정의 전압(또는 소정의 전압)의 구동 범위가 넓어질 수 있다. 이로 인해, 발광 소자들(LD)에서 방출되는 광(또는 빛)의 계조를 세밀하게 제어할 수 있다.
제1 소스 영역(SE1)은 제1 액티브 패턴(ACT1)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제1 소스 영역(SE1)은 버퍼층을 관통하는 컨택홀을 통해 제1 하부 금속층(BML1)과 전기적으로 연결될 수 있다.
제1 하부 금속층(BML1)은 제1 도전층일 수 있다. 제1 하부 금속층(BML1)은 제1 내지 제3 데이터 라인들(D1, D2, D3), 제1 전원 라인(PL1)의 제1 레이어(FL), 제2a 전원 라인(PL2a), 제2-1 및 제2-2 스캔 라인들(S2_1, S2_2) 각각의 제1 도전 라인(CL1), 및 초기화 전원 라인(IPL)과 동일한 층에 제공 및/또는 형성될 수 있다. 제1 하부 금속층(BML1)은 컨택홀을 통해 제1 소스 영역(SE1)에 전기적으로 연결될 수 있다. 제1 하부 금속층(BML1)이 제1 트랜지스터(T1)와 연결되면, 제2 구동 전원(VSS)의 스윙 폭 마진을 더욱 확보할 수 있다. 이 경우, 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)으로 공급되는 소정의 전압의 구동 범위(driving range)를 넓힐 수 있다.
제1 드레인 영역(DE1)은 제1 액티브 패턴(ACT1)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제1 드레인 영역(DE1)은 컨택홀을 통해 제1 전원 라인(PL1)과 연결될 수 있다. 일 예로, 제1 드레인 영역(DE1)은 버퍼층을 관통하는 컨택홀을 통해 제1 전원 라인(PL1)의 제1 레이어(FL)와 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 서브 스캔 라인(SS1)과 일체로 제공될 수 있다. 이 경우, 제2 게이트 전극(GE2)은 서브 스캔 라인(SS1)의 일 영역일 수 있다. 상술한 바와 같이, 서브 스캔 라인(SS1)이 컨택홀을 통해 제1 스캔 라인(S1)과 전기적으로 연결되므로, 제1 스캔 라인(S1)에 인가된 소정의 신호(일 예로, 스캔 신호)가 제2 게이트 전극(GE2)으로 최종적으로 공급될 수 있다.
제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제2 소스 영역(SE2) 및 제2 드레인 영역(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 버퍼층 상에 제공 및/또는 형성될 수 있다.
제2 액티브 패턴(ACT2)은 제2 게이트 전극(GE2)과 중첩되는 영역으로 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 소스 영역(SE2)은 제2 액티브 패턴(ACT2)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제2 소스 영역(SE2)은 제3 도전 패턴(CP3)을 통해 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 영역(DE2)은 제2 액티브 패턴(ACT2)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제2 드레인 영역(DE2)은 제4 도전 패턴(CP4)을 통해 제1 데이터 라인(D1)과 연결될 수 있다.
제4 도전 패턴(CP4)은 층간 절연층 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제4 도전 패턴(CP4)의 일 단은 버퍼층, 게이트 절연층, 및 층간 절연층을 순차적으로 관통하는 컨택홀을 통해 제1 데이터 라인(D1)과 전기적으로 연결될 수 있다. 제4 도전 패턴(CP4)의 타 단은 게이트 절연층 및 층간 절연층을 순차적으로 관통하는 컨택홀을 통해 제2 드레인 영역(DE2)에 연결될 수 있다. 제2 드레인 영역(DE2)과 제1 데이터 라인(D1)은 제4 도전 패턴(CP4)을 통해 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 서브 스캔 라인(SS1)과 일체로 제공될 수 있다. 이 경우, 제3 게이트 전극(GE3)은 서브 스캔 라인(SS1)의 다른 일 영역일 수 있다. 상술한 바와 같이, 서브 스캔 라인(SS1)이 컨택홀을 통해 제1 스캔 라인(S1)과 연결되므로, 제1 스캔 라인(S1)에 인가된 소정의 신호(일 예로, 제어 신호)가 제3 게이트 전극(GE3)으로 최종적으로 공급될 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제3 소스 영역(SE3) 및 제3 드레인 영역(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 버퍼층 상에 제공 및/또는 형성될 수 있다.
제3 액티브 패턴(ACT3)은 제3 게이트 전극(GE3)과 중첩되는 영역으로 제3 트랜지스터(T3)의 채널 영역일 수 있다.
제3 소스 영역(SE3)은 제3 액티브 패턴(ACT3)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제3 소스 영역(SE3)은 버퍼층을 관통하는 컨택홀을 통해 제1 하부 금속층(BML1)과 전기적으로 연결될 수 있다.
제3 드레인 영역(DE3)은 제3 액티브 패턴(ACT3)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제3 드레인 영역(DE3)은 제1 도전 패턴(CP1)을 통해 초기화 전원 라인(IPL)에 전기적으로 연결될 수 있다.
제1 스토리지 커패시터(Cst1)는 제1 하부 전극(LE1)과 제1 상부 전극(UE1)을 포함할 수 있다. 여기서, 제1 스토리지 커패시터(Cst1)는 도 4를 참고하여 설명한 스토리지 커패시터(Cst)일 수 있다.
제1 하부 전극(LE1)은 제1 게이트 전극(GE1)과 일체로 제공될 수 있다. 이 경우, 제1 하부 전극(LE1)은 제1 게이트 전극(GE1)의 일 영역일 수 있다.
제1 상부 전극(UE1)은, 평면상 제1 하부 전극(LE1)과 중첩하여 배치되며, 제1 하부 전극(LE1)보다 큰 크기(또는 면적)를 가질 수 있으나, 반드시 이에 한정되는 것은 아니다. 제1 상부 전극(UE1)은, 평면상 제1 소스 영역(SE1) 및 제3 소스 영역(SE3) 각각과 중첩할 수 있다. 제1 상부 전극(UE1)은 층간 절연층 상에 제공 및/또는 형성되는 제3 도전층일 수 있다.
제1 상부 전극(UE1)은 버퍼층, 게이트 절연층, 및 층간 절연층을 순차적으로 관통하는 컨택홀을 통해 제1 하부 금속층(BML1)과 전기적으로 연결될 수 있다. 상술한 바와 같이, 제1 소스 영역(SE1)과 제3 소스 영역(SE3)은 제1 하부 금속층(BML1)과 전기적으로 연결되므로, 제1 상부 전극(UE1)은 제1 하부 금속층(BML1)을 통해 제1 및 제3 소스 영역들(SE1, SE3)과 전기적으로 연결될 수 있다.
제1 화소 회로(SPXC1)는 제1 발광부(EMU1)와 전기적으로 연결될 수 있다. 예를 들어, 제1 발광부(EMU1)는 제1 컨택홀(CNT1)을 통해 제1 스토리지 커패시터(Cst1)의 제1 상부 전극(UE1)과 전기적으로 연결될 수 있다.
제2 화소 회로(SPXC2)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제2 트랜지스터(T2)의 제2 소스 영역(SE2)에 연결될 수 있다.
제1 액티브 패턴(ACT1)은 제1 트랜지스터(T1)의 채널 영역일 수 있다.
제1 소스 영역(SE1)은 제1 액티브 패턴(ACT1)에 연결될 수 있다. 또한, 제1 소스 영역(SE1)은 버퍼층을 관통하는 컨택홀을 통해 제2 하부 금속층(BML2)과 전기적으로 연결될 수 있다.
제2 하부 금속층(BML2)은 제1 하부 금속층(BML1)에 대응되는 구성일 수 있다. 제2 하부 금속층(BML2)은 제1 도전층일 수 있다. 제2 하부 금속층(BML2)은 컨택홀을 통해 제1 소스 영역(SE1)에 전기적으로 연결될 수 있다. 또한, 제2 하부 금속층(BML2)은 버퍼층을 관통하는 다른 컨택홀을 통해 제3 트랜지스터(T3)의 제3 소스 영역(SE3)에 전기적으로 연결될 수 있다. 추가적으로, 제2 하부 금속층(BML2)은 버퍼층, 게이트 절연층, 및 층간 절연층을 순차적으로 관통하는 또 다른 컨택홀을 통해 제2 상부 전극(UE2)에 전기적으로 연결될 수 있다.
제1 드레인 영역(DE1)은 제1 액티브 패턴(ACT1)에 연결될 수 있다. 또한, 제1 드레인 영역(DE1)은 버퍼층을 관통하는 다른 컨택홀을 통해 제1 전원 라인(PL1)의 제1 레이어(FL)와 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 서브 스캔 라인(SS1)과 일체로 제공되며, 제1 스캔 라인(S1)과 연결될 수 있다.
제2 액티브 패턴(ACT2)은 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 소스 영역(SE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 또한, 제2 소스 영역(SE2)은 제5 도전 패턴(CP5)을 통해 제1 게이트 전극(GE1)에 연결될 수 있다.
제5 도전 패턴(CP5)은 층간 절연층 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제5 도전 패턴(CP5)의 일 단은 게이트 절연층 및 층간 절연층을 순차적으로 관통하는 컨택홀을 통해 제2 소스 영역(SE2)에 전기적으로 연결될 수 있다. 제5 도전 패턴(CP5)의 타 단은 층간 절연층을 관통하는 컨택홀을 통해 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 영역(DE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 또한, 제2 드레인 영역(DE2)은 제6 도전 패턴(CP6)을 통해 제2 데이터 라인(D2)에 연결될 수 있다.
제6 도전 패턴(CP6)은 층간 절연층 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제6 도전 패턴(CP6)의 일 단은 버퍼층, 게이트 절연층, 및 층간 절연층을 순차적으로 관통하는 컨택홀을 통해 제2 데이터 라인(D2)에 전기적으로 연결될 수 있다. 제6 도전 패턴(CP6)의 타 단은 게이트 절연층 및 층간 절연층을 순차적으로 관통하는 컨택홀을 통해 제2 드레인 영역(DE2)에 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 서브 스캔 라인(SS1)과 일체로 제공되며, 제1 스캔 라인(S1)과 연결될 수 있다.
제3 액티브 패턴(ACT3)은 제3 트랜지스터(T3)의 채널 영역일 수 있다.
제3 소스 영역(SE3)은 제3 액티브 패턴(ACT3)과 전기적으로 연결될 수 있다. 또한, 제3 소스 영역(SE3)은 컨택홀을 통해 제2 하부 금속층(BML2)과 전기적으로 연결될 수 있다.
제3 드레인 영역(DE3)은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 또한, 제3 드레인 영역(DE3)은 제2 도전 패턴(CP2)을 통해 초기화 전원 라인(IPL)과 연결될 수 있다.
제2 스토리지 커패시터(Cst2)는 상술한 제1 화소 회로(SPXC1)의 제1 스토리지 커패시터(Cst1)와 동일하거나 실질적으로 유사한 구조를 가질 수 있다. 일 예로, 제2 스토리지 커패시터(Cst)는 제2 하부 전극(LE2) 및 제2 상부 전극(UE2)을 포함할 수 있다.
제2 하부 전극(LE2)은 제2 도전층일 수 있으며, 제2 트랜지스터(T2)의 제1 게이트 전극(GE1)과 일체로 제공될 수 있다. 제2 상부 전극(UE2)은 제3 도전층일 수 있으며, 제2 하부 전극(LE2)과 중첩할 수 있다. 제2 상부 전극(UE2)은 컨택홀을 통해 제2 하부 금속층(BML2)과 전기적으로 연결될 수 있다.
상술한 바와 같이, 제2 상부 전극(UE2)은 제2 하부 금속층(BML2)을 통해 제1 소스 영역(SE1) 및 제3 소스 영역(SE3) 각각에 전기적으로 연결될 수 있다.
제2 화소 회로(SPXC2)는 제2 발광부(EMU2)와 전기적으로 연결될 수 있다. 예를 들어, 제2 발광부(EMU2)는 제2 컨택홀(CNT2)을 통해 제2 화소 회로(SPXC2)와 전기적으로 연결될 수 있다.
제3 화소 회로(SPXC3)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제3 스토리지 커패시터(Cst3)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제3 트랜지스터(T3)의 제2 소스 영역(SE2)에 연결될 수 있다.
제1 액티브 패턴(ACT1)은 제1 트랜지스터(T1)의 채널 영역일 수 있다.
제1 소스 영역(SE1)은 제1 액티브 패턴(ACT1)에 연결될 수 있다. 또한, 제1 소스 영역(SE1)은 버퍼층을 관통하는 컨택홀을 통해 제3 하부 금속층(BML3)과 전기적으로 연결될 수 있다.
제3 하부 금속층(BML3)은 제1 및 제2 하부 금속층들(BML1, BML2) 각각에 대응되는 구성일 수 있다. 제3 하부 금속층(BML3)은 제1 도전층일 수 있다. 제3 하부 금속층(BML3)은 컨택홀을 통해 제1 소스 영역(SE1)에 전기적으로 연결될 수 있다. 또한, 제3 하부 금속층(BML3)은 버퍼층을 관통하는 다른 컨택홀을 통해 제3 트랜지스터(T3)의 제3 소스 영역(SE3)에 전기적으로 연결될 수 있다. 추가적으로, 제3 하부 금속층(BML3)은 버퍼층, 게이트 절연층, 및 층간 절연층을 순차적으로 관통하는 또 다른 컨택홀을 통해 제3 상부 전극(UE3)에 전기적으로 연결될 수 있다.
제1 드레인 영역(DE1)은 제1 액티브 패턴(ACT1)에 연결될 수 있다. 또한, 제1 드레인 영역(DE1)은 버퍼층을 관통하는 또 다른 컨택홀을 통해 제1 전원 라인(PL1)의 제1 레이어(FL)와 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 서브 스캔 라인(SS1)과 일체로 제공되어 제1 스캔 라인(S1)과 연결될 수 있다.
제2 액티브 패턴(ACT2)은 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 소스 영역(SE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 또한, 제2 소스 영역(SE2)은 컨택홀을 통해 제3 하부 금속층(BML3)에 전기적으로 연결될 수 있다.
제2 드레인 영역(DE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 또한, 제2 드레인 영역(DE2)은 제7 도전 패턴(CP7)을 통해 제3 데이터 라인(D3)에 연결될 수 있다.
제7 도전 패턴(CP7)은 층간 절연층 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제7 도전 패턴(CP7)의 일 단은 버퍼층, 게이트 절연층, 및 층간 절연층을 순차적으로 관통하는 컨택홀을 통해 제3 데이터 라인(D3)에 전기적으로 연결될 수 있다. 제7 도전 패턴(CP7)의 타 단은 게이트 절연층 및 층간 절연층을 순차적으로 관통하는 컨택홀을 통해 제2 드레인 영역(DE2)에 전기적으로 연결될 수 있다. 이로 인해, 제2 드레인 영역(DE2)과 제3 데이터 라인(D3)은 제7 도전 패턴(CP7)을 통해 서로 연결될 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 서브 스캔 라인(SS1)과 일체로 제공되며, 제1 스캔 라인(S1)과 연결될 수 있다.
제3 액티브 패턴(ACT3)은 제3 트랜지스터(T3)의 채널 영역일 수 있다.
제3 소스 영역(SE3)은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 또한, 제3 소스 영역(SE3)은 제8 도전 패턴(CP8)을 통해 제1 게이트 전극(GE1)에 연결될 수 있다.
제8 도전 패턴(CP8)은 층간 절연층 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제8 도전 패턴(CP8)의 일 단은 게이트 절연층 및 층간 절연층을 순차적으로 관통하는 컨택홀을 통해 제3 소스 영역(SE3)에 전기적으로 연결될 수 있다. 제8 도전 패턴(CP8)의 타 단은 층간 절연층을 관통하는 컨택홀을 통해 제1 게이트 전극(GE1)에 연결될 수 있다. 이로 인해, 제1 게이트 전극(GE1)과 제3 소스 영역(SE3)은 제8 도전 패턴(CP8)을 통해 서로 연결될 수 있다.
제3 드레인 영역(DE3)은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 또한, 제3 드레인 영역(DE3)은 제8 도전 패턴(CP8)을 통해 초기화 전원 라인(IPL)과 연결될 수 있다. 일 실시예에서, 제3 트랜지스터(T3)의 제3 드레인 영역(DE3)과 제2 트랜지스터(T2)의 제3 드레인 영역(DE3)은 제8 도전 패턴(CP8)을 공유할 수 있다.
제3 스토리지 커패시터(Cst3)는 상술한 제1 및 제2 스토리지 커패시터들(Cst1, Cst2) 각각과 동일하거나 실질적으로 유사한 구조를 가질 수 있다. 일 예로, 제3 스토리지 커패시터(Cst3)는 제3 하부 전극(LE3) 및 제3 상부 전극(UE3)을 포함할 수 있다.
제3 하부 전극(LE3)은 제2 도전층일 수 있으며, 해당 트랜지스터, 일 예로, 제3 트랜지스터(T3)의 제1 게이트 전극(GE1)과 일체로 제공될 수 있다. 제3 상부 전극(UE3)은 제3 도전층일 수 있으며, 제3 하부 전극(LE3)과 중첩할 수 있다. 제3 상부 전극(UE3)은 컨택홀을 통해 제3 하부 금속층(BML3)과 전기적으로 연결될 수 있다. 상술한 바와 같이, 제3 상부 전극(UE3)은 제3 하부 금속층(BML3)을 통해 제1 소스 영역(SE1) 및 제3 소스 영역(SE3) 각각에 전기적으로 연결될 수 있다.
제3 화소 회로(SPXC3)는 제3 발광부(EMU3)와 전기적으로 연결될 수 있다. 예를 들어, 제3 발광부(EMU3)는 제3 컨택홀(CNT3)을 통해 제3 화소 회로(SPXC3)와 전기적으로 연결될 수 있다.
상술한 제1 도전층과 액티브 패턴들(ACT1, ACT2, ACT3) 사이에는 버퍼층이 배치될 수 있다. 버퍼층은 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 각각에 불순물 등이 확산되는 것을 방지할 수 있다. 버퍼층은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
상술한 액티브 패턴들(ACT1, ACT2, ACT3)과 제2 도전층 사이에는 게이트 절연층이 배치될 수 있다. 게이트 절연층은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
상술한 제2 도전층과 제3 도전층 사이에는 층간 절연층이 배치될 수 있다. 층간 절연층은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제3 도전층 상에는 보호층과 비아층이 배치될 수 있다. 보호층은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
보호층 상에는 비아층이 배치될 수 있다. 비아층은 하부 단차를 평탄화하기 위해 유기 물질로 이루어질 수 있다. 예를 들어, 비아층은 아크릴 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 비아층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
이하에서는 도 6을 중심으로 화소(PXL)의 발광 영역(EMA)을 상세히 설명한다. 화소 영역(PXA)은 제1 발광 영역(EMA1), 제2 발광 영역(EMA2), 및 제3 발광 영역(EMA3)을 포함할 수 있다. 제1 발광 영역(EMA1), 제2 발광 영역(EMA2), 및 제3 발광 영역(EMA3)은 화소(PXL)의 발광 영역(EMA)을 구성할 수 있다.
제1 발광 영역(EMA1)에 배치된 제1 발광부(EMU1)는 상술한 제1 화소 회로(SPXC1)와 전기적으로 연결될 수 있다. 일 예로, 제1 발광 영역(EMA1)은 제1 화소 회로(SPXC1)에 의해 구동되는 발광 소자들(LD)에서 광이 방출되는 영역일 수 있다. 일 실시예에서, 제1 발광 영역(EMA1)은 제1 서브 화소(SPXL1)의 발광 영역일 수 있다.
제2 발광 영역(EMA2)에 배치된 제2 발광부(EMU2)는 상술한 제2 화소 회로(SPXC2)와 전기적으로 연결될 수 있다. 제2 발광 영역(EMA2)은 제2 화소 회로(SPXC2)에 의해 구동되는 발광 소자들(LD)에서 광이 방출되는 영역일 수 있다. 일 실시예에서, 제2 발광 영역(EMA2)은 제2 서브 화소(SPXL2)의 발광 영역일 수 있다.
제3 발광 영역(EMA3)에 배치된 제3 발광부(EMU3)는 상술한 제3 화소 회로(SPXC3)와 전기적으로 연결될 수 있다. 제3 발광 영역(EMA3)은 제3 화소 회로(SPXC3)에 의해 구동되는 발광 소자들(LD)에서 광이 방출되는 영역일 수 있다. 일 실시예에서, 제3 발광 영역(EMA3)은 제3 서브 화소(SPXL3)의 발광 영역일 수 있다.
일 예로, 제1 발광 영역(EMA1), 제2 발광 영역(EMA2), 및 제3 발광 영역(EMA3)은 제1 방향(X축 방향)을 따라 구획될 수 있다. 즉, 제2 발광부(EMU2)는 제1 발광부(EMU1)와 제3 발광부(EMU3) 사이에 배치될 수 있다.
화소 영역(PXA)은 제1 발광 영역(EMA1)에 인접한(또는 제1 발광 영역(EMA1)의 주변을 둘러싸는) 비발광 영역(NEA), 제2 발광 영역(EMA2)에 인접한(또는 제2 발광 영역(EMA2)의 주변을 둘러싸는) 비발광 영역(NEA), 및 제3 발광 영역(EMA3)에 인접한(또는 제3 발광 영역(EMA3)의 주변을 둘러싸는) 비발광 영역(NEA)을 포함할 수 있다.
비발광 영역(NEA)에는 뱅크(BNK)가 배치될 수 있다. 뱅크(BNK)는 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3)을 둘러싸는 구조물로서, 일 예로, 화소 정의막일 수 있다. 뱅크(BNK)는 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3)의 사이 영역과 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3)의 외곽에 위치할 수 있다.
뱅크(BNK)는 화소(PXL)에 발광 소자들(LD)을 공급하는 과정에서, 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EMA)을 정의하는 댐 구조물일 수 있다. 일 예로, 뱅크(BNK)에 의해 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3)이 구획됨으로써 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에 목적하는 양 및/또는 종류의 발광 소자들(LD)을 포함한 혼합액(일 예로, 잉크)을 투입할 수 있다.
뱅크(BNK)는 화소 영역(PXA)에서 그 하부에 위치한 구성들을 노출하는 개구 영역들을 포함할 수 있다. 일 실시예에서, 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3)은 뱅크(BNK)의 개구 영역들에 의해 각각 정의될 수 있다. 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3)은 뱅크(BNK)의 개구 영역들에 각각 대응될 수 있다.
제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 사이의 비발광 영역(NEA)에 뱅크(BNK)가 배치됨에 따라, 화소 영역(PXA)에서의 발광 소자들(LD)의 공급(또는 투입) 영역이 결정될 수 있다. 이에 따라, 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서 발광 소자들(LD)이 불필요한 영역에 공급되는 것을 방지하고, 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에 발광 소자들(LD)을 효율적으로 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 불필요하게 낭비되는 것을 방지하고, 표시 장치의 제조 비용을 절감할 수 있다.
제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3)(또는 제1 내지 제3 서브 화소 영역들(SPXA1, SPXA2, SPXA3))에는 각각 제1 내지 제3 전극들(ALE1, ALE2, ALE3)이 배치될 수 있다.
제1 내지 제3 전극들(ALE1, ALE2, ALE3)은 제2 방향(Y축 방향)을 따라 연장하며, 제1 방향(X축 방향)으로 이격될 수 있다. 일 예로, 제1 발광 영역(EMA1)(또는 제1 서브 화소 영역(SPXA1))의 제1 내지 제3 전극들(ALE1, ALE2, ALE3)은 제1 방향(X축 방향)을 따라 순차적으로 배열될 수 있다. 또한, 제2 발광 영역(EMA2)(또는 제2 서브 화소 영역(SPXA2))의 제1 내지 제3 전극들(ALE1, ALE2, ALE3)은 제1 방향(X축 방향)의 반대 방향을 따라 순차적으로 배열될 수 있다. 또한, 제3 발광 영역(EMA3)(또는 제3 서브 화소 영역(SPXA3))의 제1 내지 제3 전극들(ALE1, ALE2, ALE3)은 제1 방향(X축 방향)을 따라 순차적으로 배열될 수 있다.
제1 내지 제3 전극들(ALE1, ALE2, ALE3) 각각은, 화소(PXL)의 발광 영역(EMA)에 발광 소자들(LD)이 정렬되기 전에 소정의 정렬 신호를 전달받아 발광 소자들(LD)의 정렬을 위한 전극(또는 정렬 배선)으로 활용될 수 있다.
제1 전극(ALE1)은 발광 소자들(LD)의 정렬 단계에서 제1 정렬 신호를 전달받고, 제2 전극(ALE2)은 제2 정렬 신호를 전달받고, 제3 전극(ALE3)은 제1 정렬 신호를 전달받을 수 있다. 상술한 제1 및 제2 정렬 신호들은 제1 내지 제3 전극들(ALE1, ALE2, ALE3) 사이에 발광 소자들(LD)이 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 제1 및 제2 정렬 신호들 중 적어도 하나는 교류 신호일 수 있으나, 반드시 이에 한정되는 것은 아니다.
제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에 발광 소자들(LD)이 정렬된 이후, 제2 방향(Y축 방향)으로 인접한 서브 화소들(SPXL) 사이에 위치한 제1 내지 제3 전극들(ALE1, ALE2, ALE3) 각각의 일부가 제거될 수 있으나, 반드시 이에 제한되는 것은 아니다.
실시예에 따라, 전극들(ALE) 하부에는 뱅크 패턴들(BNP)이 배치될 수 있다. 뱅크 패턴들(BNP)은 적어도 발광 영역(EMA) 내에 제공될 수 있다. 뱅크 패턴들(BNP)은 제2 방향(Y축 방향)을 따라 연장하며, 제1 방향(X축 방향)을 따라 서로 이격될 수 있다.
뱅크 패턴들(BNP)이 전극들(ALE) 각각의 일 영역 하부에 제공됨에 따라, 뱅크 패턴들(BNP)이 형성된 영역에서 전극들(ALE) 각각의 일 영역이 화소(PXL)의 상부 방향 즉, 제3 방향(Z축 방향)으로 돌출될 수 있다. 뱅크 패턴들(BNP) 및/또는 전극들(ALE)이 반사성 물질을 포함할 경우, 발광 소자들(LD)의 주변에 반사성의 벽 구조물이 형성될 수 있다. 이에 따라, 발광 소자들(LD)로부터 방출된 빛이 화소(PXL)의 상부 방향(일 예로, 소정의 시야각 범위를 포함한 표시 패널(PNL)의 정면 방향)으로 방출될 수 있으므로, 표시 패널(PNL)의 출광 효율을 향상시킬 수 있다.
이하에서는 도 7을 중심으로 서브 화소(SPXL)의 구성에 대해 상세히 설명한다. 설명의 편의를 위해 상술한 내용과 중복되는 구성 및 설명은 생략한다.
서브 화소(SPXL)는 각각 발광 소자들(LD), 연결 전극들(ELT), 및/또는 서브 전극들(SLT)을 포함할 수 있다. 일 예로, 도 7은 도 3의 화소(PXL)를 구성하는 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 중 어느 하나일 수 있으며, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다. 또한, 도 7에서는 각각의 서브 화소(SPXL)가 도 4에 도시된 바와 같이 4개의 직렬 단에 배치된 발광 소자들(LD)을 포함하는 실시예를 개시하나, 각 서브 화소(SPXL)의 직렬 단의 개수는 실시예에 따라 다양하게 변경될 수도 있다.
이하에서, 제1 내지 제4 발광 소자들(LD1, LD2, LD3, LD4) 중 하나 이상의 발광 소자를 임의로 지칭하거나, 두 종류 이상의 발광 소자들을 포괄적으로 지칭할 때, "발광 소자(LD)" 또는 "발광 소자들(LD)"이라 하기로 한다. 또한, 제1 내지 제5 연결 전극들(ELT1, ELT2, ELT3, ELT4, ELT5)을 비롯한 전극들 중 적어도 하나의 전극을 임의로 지칭할 때, "연결 전극(ELT)" 또는 "연결 전극들(ELT)"이라 하기로 한다. 또한, 제1 내지 제4 서브 전극들(SLT1, SLT2, SLT3, SLT4)을 비롯한 전극들 중 적어도 하나의 전극을 임의로 지칭할 때, "서브 전극(SLT)" 또는 "서브 전극들(SLT)"이라 하기로 한다.
발광 소자들(LD)은 각각 발광 영역(EMA)에서 상술한 전극들(ALE)의 사이에 정렬될 수 있다. 또한, 발광 소자들(LD)은 각각 한 쌍의 연결 전극들(ELT)의 사이에 전기적으로 연결될 수 있다.
제1 발광 소자(LD1)는 상술한 제1 및 제2 전극들(ALE1, ALE2)의 사이에 정렬될 수 있다. 제1 발광 소자(LD1)는 제1 및 제2 연결 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 일 예로, 제1 발광 소자(LD1)는 제1 및 제2 전극들(ALE1, ALE2)의 제1 영역(일 예로, 상단 영역)에 정렬되며, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 연결 전극(ELT1)과 전기적으로 연결되고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제2 연결 전극(ELT2)과 전기적으로 연결될 수 있다.
제2 발광 소자(LD2)는 제1 및 제2 전극들(ALE1, ALE2)의 사이에 정렬될 수 있다. 제2 발광 소자(LD2)는 제2 및 제3 연결 전극들(ELT2, ELT3)의 사이에 전기적으로 연결될 수 있다. 일 예로, 제2 발광 소자(LD2)는 제1 및 제2 전극들(ALE1, ALE2)의 제2 영역(일 예로, 하단 영역)에 정렬되며, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제2 연결 전극(ELT2)과 전기적으로 연결되고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제3 연결 전극(ELT3)과 전기적으로 연결될 수 있다.
제3 발광 소자(LD3)는 상술한 제2 및 제3 전극들(ALE2, ALE3)의 사이에 정렬될 수 있다. 제3 발광 소자(LD3)는 제3 및 제4 연결 전극들(ELT3, ELT4)의 사이에 전기적으로 연결될 수 있다. 일 예로, 제3 발광 소자(LD3)는 제2 및 제3 전극들(ALE2, ALE3)의 제2 영역(일 예로, 하단 영역)에 정렬되며, 제3 발광 소자(LD3)의 제1 단부(EP1)는 제3 연결 전극(ELT3)과 전기적으로 연결되고, 제3 발광 소자(LD3)의 제2 단부(EP2)는 제4 연결 전극(ELT4)과 전기적으로 연결될 수 있다.
제4 발광 소자(LD4)는 제2 및 제3 전극들(ALE2, ALE3)의 사이에 정렬될 수 있다. 제4 발광 소자(LD4)는 제4 및 제5 연결 전극들(ELT4, ELT5)의 사이에 전기적으로 연결될 수 있다. 일 예로, 제4 발광 소자(LD4)는 제2 및 제3 전극들(ALE2, ALE3)의 제1 영역(일 예로, 상단 영역)에 정렬되며, 제4 발광 소자(LD4)의 제1 단부(EP1)는 제4 연결 전극(ELT4)과 전기적으로 연결되고, 제4 발광 소자(LD4)의 제2 단부(EP2)는 제5 연결 전극(ELT5)과 전기적으로 연결될 수 있다.
일 예로, 발광 영역(EMA)의 좌측 상단 영역에는 제1 발광 소자(LD1)가 위치하고, 발광 영역(EMA)의 좌측 하단 영역에는 제2 발광 소자(LD2)가 위치할 수 있다. 발광 영역(EMA)의 우측 하단 영역에는 제3 발광 소자(LD3)가 위치하고, 발광 영역(EMA)의 우측 상단 영역에는 제4 발광 소자(LD4)가 위치할 수 있다. 다만, 발광 소자들(LD)의 배열 및/또는 연결 구조 등은 발광부(EMU)의 구조 및/또는 직렬 단의 개수 등에 따라 다양하게 변경될 수 있다.
연결 전극들(ELT)은 각각 적어도 발광 영역(EMA)에 제공되며, 적어도 하나의 전극(ALE) 및/또는 발광 소자(LD)와 중첩되도록 배치될 수 있다. 예를 들어, 연결 전극(ELT)은 각각 전극들(ALE) 및/또는 발광 소자들(LD)과 중첩되도록 전극들(ALE) 및/또는 발광 소자들(LD) 상에 형성되어, 발광 소자들(LD)과 전기적으로 연결될 수 있다.
제1 연결 전극(ELT1)은 제2 전극(ALE2)의 제1 영역(일 예로, 상단 영역) 및 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에 배치되어, 제1 발광 소자들(LD1)의 제1 단부들(EP1)과 전기적으로 연결될 수 있다.
제2 연결 전극(ELT2)은 제1 전극(ALE1)의 제1 영역(일 예로, 상단 영역) 및 제1 발광 소자들(LD1)의 제2 단부들(EP2) 상에 배치되어, 제1 발광 소자들(LD1)의 제2 단부들(EP2)과 전기적으로 연결될 수 있다. 또한, 제2 연결 전극(ELT2)은 제2 전극(ALE2)의 제2 영역(일 예로, 하단 영역) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 배치되어, 제2 발광 소자들(LD2)의 제1 단부들(EP1)과 전기적으로 연결될 수 있다. 예를 들어, 제2 연결 전극(ELT2)은 발광 영역(EMA)에서 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다. 이를 위해, 제2 연결 전극(ELT2)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제2 연결 전극(ELT2)은 적어도 하나의 제1 발광 소자(LD1)가 배열되는 영역과 적어도 하나의 제2 발광 소자(LD2)가 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
제3 연결 전극(ELT3)은 제1 전극(ALE1)의 제2 영역(일 예로, 하단 영역) 및 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 배치되어, 제2 발광 소자들(LD2)의 제2 단부들(EP2)과 전기적으로 연결될 수 있다. 또한, 제3 연결 전극(ELT3)은 제2 전극(ALE2)의 제2 영역(일 예로, 하단 영역) 및 제3 발광 소자들(LD3)의 제1 단부들(EP1) 상에 배치되어, 제3 발광 소자들(LD3)의 제1 단부들(EP1)과 전기적으로 연결될 수 있다. 예를 들어, 제3 연결 전극(ELT3)은 발광 영역(EMA)에서 제2 발광 소자들(LD2)의 제2 단부들(EP2) 및 제3 발광 소자들(LD3)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다. 이를 위해, 제3 연결 전극(ELT3)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제3 연결 전극(ELT3)은 적어도 하나의 제2 발광 소자(LD2)가 배열되는 영역과 적어도 하나의 제3 발광 소자(LD3)가 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
제4 연결 전극(ELT4)은 제3 전극(ALE3)의 제2 영역(일 예로, 하단 영역) 및 제3 발광 소자들(LD3)의 제2 단부들(EP2) 상에 배치되어, 제3 발광 소자들(LD3)의 제2 단부들(EP2)과 전기적으로 연결될 수 있다. 또한, 제4 연결 전극(ELT4)은 제2 전극(ALE2)의 제1 영역(일 예로, 상단 영역) 및 제4 발광 소자들(LD4)의 제1 단부들(EP1) 상에 배치되어, 제4 발광 소자들(LD4)의 제1 단부들(EP1)과 전기적으로 연결될 수 있다. 예를 들어, 제4 연결 전극(ELT4)은 발광 영역(EMA)에서 제3 발광 소자들(LD3)의 제2 단부들(EP2) 및 제4 발광 소자들(LD4)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다. 이를 위해, 제4 연결 전극(ELT4)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제4 연결 전극(ELT4)은 적어도 하나의 제3 발광 소자(LD3)가 배열되는 영역과 적어도 하나의 제4 발광 소자(LD4)가 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
제5 연결 전극(ELT5)은 제3 전극(ALE3)의 제1 영역(일 예로, 상단 영역) 및 제4 발광 소자들(LD4)의 제2 단부들(EP2) 상에 배치되어, 제4 발광 소자들(LD4)의 제2 단부들(EP2)과 전기적으로 연결될 수 있다.
상술한 방식으로 연결 전극들(ELT)을 이용하여 전극들(ALE) 사이에 정렬된 발광 소자들(LD)을 원하는 형태로 연결할 수 있다. 예를 들어, 연결 전극들(ELT)을 이용하여 제1 발광 소자들(LD1), 제2 발광 소자들(LD2), 제3 발광 소자들(LD3) 및 제4 발광 소자들(LD4)을 순차적으로 직렬 연결할 수 있다.
서브 전극들(SLT)은 연결 전극들(ELT)과 각각 전기적으로 연결될 수 있다. 일 예로, 제1 서브 전극(SLT1)은 제2 연결 전극(ELT2)과 전기적으로 연결되고, 제2 서브 전극(SLT2)은 제3 연결 전극(ELT3)과 전기적으로 연결되고, 제3 서브 전극(SLT3)은 제4 연결 전극(ELT4)과 전기적으로 연결되고, 제4 서브 전극(SLT4)은 제5 연결 전극(ELT5)과 전기적으로 연결될 수 있다.
제1 서브 전극(SLT1)은 제2 연결 전극(ELT2)과 일체로 제공되고, 제2 서브 전극(SLT2)은 제3 연결 전극(ELT3)과 일체로 제공되고, 제3 서브 전극(SLT3)은 제4 연결 전극(ELT4)과 일체로 제공되고, 제4 서브 전극(SLT4)은 제5 연결 전극(ELT5)과 일체로 제공될 수 있으나, 반드시 이에 제한되는 것은 아니다.
서브 전극들(SLT)은 연결 전극들(ELT)과 이격되며, 서브 전극들(SLT)과 연결 전극들(ELT)은 각각 연결부(CN1, CN2)를 통해 전기적으로 연결될 수 있다. 일 예로, 서브 전극들(SLT)의 일단은 제1 연결부(CN1)를 통해 연결 전극들(ELT)과 전기적으로 연결될 수 있다. 서브 전극들(SLT)의 타단은 제2 연결부(CN2)를 통해 연결 전극들(ELT)과 전기적으로 연결될 수 있다. 일 예로, 제1 연결부(CN1) 및/또는 제2 연결부(CN2)는 서브 전극들(SLT) 및/또는 연결 전극들(ELT)과 일체로 제공되어 동일한 층에 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다.
서브 전극들(SLT)은 제2 방향(Y축 방향)을 따라 연장하며, 제1 방향(X축 방향)으로 연결 전극들(ELT)과 이격될 수 있다. 제1 연결부(CN1) 및/또는 제2 연결부(CN2)는 서브 전극들(SLT)과 연결 전극들(ELT) 사이에서 제1 방향(X축 방향)을 따라 연장할 수 있다. 이와 같이, 연결 전극들(ELT)과 전기적으로 연결된 서브 전극들(SLT)을 형성하는 경우, 서브 화소(SPXL)의 암점 불량을 개선할 수 있다.
이하에서는 도 8을 중심으로 서브 화소(SPXL)의 서브 전극들(SLT) 간의 연결 관계에 대해 상세히 설명한다. 설명의 편의를 위해 상술한 내용과 중복되는 구성 및 설명은 생략한다.
서브 화소(SPXL)의 서브 전극들(SLT) 중 적어도 하나는 인접한 서브 화소(SPXL)의 서브 전극들(SLT) 중 적어도 하나와 전기적으로 연결될 수 있다. 일 예로, 제1 서브 화소(SPXL1)의 제4 서브 전극(SLT4)은 제2 서브 화소(SPXL2)의 제4 서브 전극(SLT4)와 전기적으로 연결될 수 있다.
서브 화소(SPXL)의 서브 전극들(SLT) 중 적어도 하나는 인접한 서브 화소(SPXL)의 서브 전극들(SLT) 중 적어도 하나와 중간 전극(IE)을 통해 전기적으로 연결될 수 있다. 중간 전극(IE)은 인접한 서브 화소들(SPXL)의 경계 또는 사이에 배치되어 인접한 서브 화소들(SPXL) 각각의 서브 전극들(SLT) 중 적어도 하나와 연결될 수 있다. 일 예로, 중간 전극(IE)은 서브 화소들(SPXL)의 서브 전극들(SLT) 중 적어도 하나와 일체로 제공되어 동일한 층에 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 서브 화소(SPXL1)의 제4 서브 전극(SLT4)은 제2 서브 화소(SPXL2)의 제4 서브 전극(SLT4)과 이격되며, 제1 서브 화소(SPXL1)의 제4 서브 전극(SLT4)과 제2 서브 화소(SPXL2)의 제4 서브 전극(SLT4)은 중간 전극(IE)을 통해 전기적으로 연결될 수 있다. 중간 전극(IE)은 제1 서브 화소(SPXL1)의 제4 서브 전극(SLT4) 및/또는 제2 서브 화소(SPXL2)의 제4 서브 전극(SLT4)과 일체로 제공되어 동일한 층에 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다.
한편, 도 8에서는 제3 서브 화소(SPXL3)의 서브 전극들(SLT)이 제1 서브 화소(SPXL1)의 서브 전극들(SLT) 및/또는 제2 서브 화소(SPXL2)의 서브 전극들(SLT)과 분리된 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 제3 서브 화소(SPXL3)의 서브 전극들(SLT) 중 적어도 하나는 제1 서브 화소(SPXL1)의 서브 전극들(SLT) 및/또는 제2 서브 화소(SPXL2)의 서브 전극들(SLT) 중 적어도 하나와 전기적으로 연결될 수도 있다.
각 서브 화소들(SPXL)의 연결 전극들(ELT) 중 적어도 하나는 컨택홀(CNT1, CNT2, CNT3)을 통해 각 화소 회로들(SPXC)과 전기적으로 연결될 수 있다. 예를 들어, 제1 서브 화소(SPXL1)의 제1 연결 전극(ELT1)은 제1 컨택홀(CNT1)을 통해 제1 화소 회로(SPXC1)와 전기적으로 연결될 수 있다. 제2 서브 화소(SPXL2)의 제1 연결 전극(ELT1)은 제2 컨택홀(CNT2)을 통해 제2 화소 회로(SPXC2)와 전기적으로 연결될 수 있다. 제3 서브 화소(SPXL3)의 제1 연결 전극(ELT1)은 제3 컨택홀(CNT3)을 통해 제3 화소 회로(SPXC3)와 전기적으로 연결될 수 있다.
이하에서는 도 9를 중심으로 서브 화소(SPXL)의 서브 전극들(SLT)과 전원 연결 라인(PCL)의 연결 관계에 대해 상세히 설명한다. 설명의 편의를 위해 상술한 내용과 중복되는 구성 및 설명은 생략한다.
각 서브 화소들(SPXL)의 서브 전극들(SLT) 중 적어도 하나는 전원 연결 라인(PCL)과 전기적으로 연결될 수 있다. 전원 연결 라인(PCL)은 컨택홀(CNT)을 통해 상술한 제2 전원 라인(PL2)과 전기적으로 연결되어 제2 구동 전원(VSS)의 전압이 인가될 수 있다.
각 서브 화소들(SPXL)의 제4 서브 전극(SLT4)은 전원 연결 라인(PCL)과 전기적으로 연결될 수 있다. 전원 연결 라인(PCL)은 서로 다른 행의 서브 화소들(SPXL) 사이에서 제1 방향(X축 방향)을 따라 연장하고, 각 서브 화소들(SPXL)의 제4 서브 전극들(SLT4)은 제2 방향(Y축 방향)을 따라 연장할 수 있다. 이에 따라, 전원 연결 라인(PCL)과 각 서브 화소들(SPXL)의 제4 서브 전극들(SLT4)은 메쉬 구조를 가질 수 있다.
제1 서브 화소(SPXL1)의 제4 서브 전극(SLT4)은 제2 방향(Y축 방향)으로 연장하여 상단의 전원 연결 라인(PCL)과 전기적으로 연결되고, 제2 서브 화소(SPXL2)의 제4 서브 전극(SLT4)은 제2 방향(Y축 방향)의 반대 방향으로 연장하여 하단의 전원 연결 라인(PCL)과 전기적으로 연결되고, 제3 서브 화소(SPXL3)의 제4 서브 전극(SLT4)은 제2 방향(Y축 방향)으로 연장하여 상단의 전원 연결 라인(PCL)과 전기적으로 연결될 수 있다. 다만, 각 서브 화소들(SPXL)의 서브 전극들(SLT)과 전원 연결 라인(PCL)의 연결 관계가 반드시 이에 제한되는 것은 아니다. 서브 전극들(SLT)과 전원 연결 라인(PCL)의 연결 구조는 서브 전극들(SLT)과 전원 연결 라인(PCL)이 메쉬 구조를 이루는 범위에서 다양하게 변경될 수 있다.
상술한 바와 같이, 인접한 서브 화소들(SPXL)의 서브 전극들(SLT)을 서로 연결하고 전원 연결 라인(PCL)과 메쉬 구조로 연결하는 경우, 전원 연결 라인(PCL)의 컨택 수를 축소하여 고해상도 표시 장치에서 설계 공간을 확보하고 저항 증가 리스크를 보완하며 정전기 방전을 개선할 수 있다.
이하에서는 도 10의 발광 소자(LD)를 중심으로 서브 화소(SPXL)의 단면 구조에 대해 상세히 설명한다. 도 10은 서브 화소(SPXL)의 발광 소자층(LEL)을 도시한다.
도 10을 참조하면, 일 실시예에 따른 서브 화소(SPXL)는 기판(SUB) 상에 배치된 뱅크 패턴들(BNP), 전극들(ALE), 발광 소자들(LD), 연결 전극들(ELT), 및/또는 서브 전극들(SLT)을 포함할 수 있다. 기판(SUB)은 도 3 내지 도 5를 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
기판(SUB) 상에는 뱅크 패턴들(BNP)이 배치될 수 있다. 뱅크 패턴들(BNP)은 실시예에 따라 다양한 형상을 가질 수 있다. 일 실시예에서, 뱅크 패턴들(BNP)은 기판(SUB) 상에서 제3 방향(Z축 방향)으로 돌출된 형상을 가질 수 있다. 또한, 뱅크 패턴들(BNP)은 기판(SUB)에 대하여 소정의 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크 패턴들(BNP)은 곡면 또는 계단 형상 등의 측벽을 가질 수 있다. 일 예로, 뱅크 패턴들(BNP)은 반원 또는 반타원 형상 등의 단면을 가질 수 있다.
뱅크 패턴들(BNP)의 상부에 배치되는 전극들 및 절연층들은 뱅크 패턴들(BNP)에 대응하는 형상을 가질 수 있다. 일 예로, 뱅크 패턴들(BNP) 상에 배치되는 전극들(ALE)은 뱅크 패턴들(BNP)의 형상에 상응하는 형상을 가지는 경사면 또는 곡면을 포함할 수 있다. 이에 따라, 뱅크 패턴들(BNP)은 상부에 제공된 전극들(ALE)과 함께 발광 소자들(LD)로부터 방출되는 광을 화소(PXL)의 전면 방향, 즉 제3 방향(Z축 방향)으로 유도하여 표시 패널(PNL)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
뱅크 패턴들(BNP)은 적어도 하나의 유기 물질 및/또는 무기 물질을 포함할 수 있다. 일 예로, 뱅크 패턴들(BNP)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크 패턴들(BNP)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
뱅크 패턴들(BNP) 상에는 전극들(ALE)이 배치될 수 있다. 전극들(ALE)은 서브 화소(SPXL) 내에서 서로 이격되도록 배치될 수 있다. 전극들(ALE)은 서로 동일한 층에 배치될 수 있다. 예를 들어, 전극들(ALE)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
전극들(ALE)은 발광 소자들(LD)의 정렬 단계에서 정렬 신호를 공급받을 수 있다. 이에 따라, 전극들(ALE)의 사이에 전기장이 형성되어 각 서브 화소들(SPXL)에 제공된 발광 소자들(LD)이 전극들(ALE)의 사이에 정렬될 수 있다.
전극들(ALE)은 각각 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 전극들(ALE)은 각각 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
전극들(ALE) 상에는 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제1 절연층(INS1) 상에는 뱅크(BNK)가 배치될 수 있다. 뱅크(BNK)는 서브 화소들(SPXL) 각각에 발광 소자들(LD)을 공급하는 단계에서 발광 소자들(LD)이 공급되어야 할 발광 영역을 구획하는 댐 구조물을 형성할 수 있다. 예를 들어, 뱅크(BNK)에 의해 구획된 영역에 원하는 종류 및/또는 양의 발광 소자 잉크를 공급할 수 있다.
뱅크(BNK)는 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크(BNK)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
실시예에 따라, 뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 이에 따라 인접한 서브 화소들(SPXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 뱅크(BNK)는 적어도 하나의 블랙 매트릭스 물질 및/또는 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 뱅크(BNK)는 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다. 일 실시예에서, 각 서브 화소(SPXL)의 광 효율을 높일 수 있도록 뱅크(BNK)의 표면(일 예로, 측벽)에 도시되지 않은 반사막 등이 형성될 수도 있다.
제1 절연층(INS1) 상에는 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)은 제1 절연층(INS1) 상에서 전극들(ALE) 사이에 배치될 수 있다. 발광 소자들(LD)은 발광 소자 잉크 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식 등을 통해 각 서브 화소들(SPXL)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 분산되어 각 서브 화소들(SPXL)에 제공될 수 있다. 이어서, 전극들(ALE)에 정렬 신호를 공급하면 전극들(ALE)의 사이에 전기장이 형성되어 전극들(ALE)의 사이에 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 전극들(ALE)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다.
발광 소자들(LD) 상에는 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은 발광 소자들(LD) 상에 부분적으로 제공되며, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성하는 경우, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제2 절연층(INS2)에 의해 노출된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는 연결 전극들(ELT)이 배치될 수 있다.
제1 연결 전극(ELT1)은 제1 발광 소자들(LD1)의 제1 단부(EP1) 상에 직접 배치되어, 제1 발광 소자들(LD1)의 제1 단부(EP1)와 접할 수 있다.
또한, 제2 연결 전극(ELT2)은 제1 발광 소자들(LD1)의 제2 단부(EP2) 상에 직접 배치되어, 제1 발광 소자들(LD1)의 제2 단부(EP2)와 접할 수 있다. 또한, 제2 연결 전극(ELT2)은 제2 발광 소자들(LD2)의 제1 단부(EP1) 상에 직접 배치되어, 제2 발광 소자들(LD2)의 제1 단부(EP1)와 접할 수 있다. 즉, 제2 연결 전극(ELT2)은 제1 발광 소자들(LD1)의 제2 단부(EP2)와 제2 발광 소자들(LD2)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
유사하게, 제3 연결 전극(ELT3)은 제2 발광 소자들(LD2)의 제2 단부(EP2) 상에 직접 배치되어, 제2 발광 소자들(LD2)의 제2 단부(EP2)와 접할 수 있다. 또한, 제3 연결 전극(ELT3)은 제3 발광 소자들(LD3)의 제1 단부(EP1) 상에 직접 배치되어, 제3 발광 소자들(LD3)의 제1 단부(EP1)와 접할 수 있다. 즉, 제3 연결 전극(ELT3)은 제2 발광 소자들(LD2)의 제2 단부(EP2)와 제3 발광 소자들(LD3)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
유사하게, 제4 연결 전극(ELT4)은 제3 발광 소자들(LD3)의 제2 단부(EP2) 상에 직접 배치되어, 제3 발광 소자들(LD3)의 제2 단부(EP2)와 접할 수 있다. 또한, 제4 연결 전극(ELT4)은 제4 발광 소자들(LD4)의 제1 단부(EP1) 상에 직접 배치되어, 제4 발광 소자들(LD4)의 제1 단부(EP1)와 접할 수 있다. 즉, 제4 연결 전극(ELT4)은 제3 발광 소자들(LD3)의 제2 단부(EP2)와 제4 발광 소자들(LD4)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
유사하게, 제5 연결 전극(ELT5)은 제4 발광 소자들(LD4)의 제2 단부(EP2) 상에 직접 배치되어, 제4 발광 소자들(LD4)의 제2 단부(EP2)와 접할 수 있다.
연결 전극들(ELT)은 복수의 도전층으로 이루어질 수 있다. 예를 들어, 제1 연결 전극(ELT1), 제3 연결 전극(ELT3), 및/또는 제5 연결 전극(ELT5)은 서로 동일한 도전층으로 이루어질 수 있다. 일 예로, 제1 연결 전극(ELT1), 제3 연결 전극(ELT3), 및/또는 제5 연결 전극(ELT5)은 동일한 공정에서 동시에 형성될 수 있다. 또한, 제2 연결 전극(ELT2) 및/또는 제4 연결 전극(ELT4)은 서로 동일한 도전층으로 이루어질 수 있다. 일 예로, 제2 연결 전극(ELT2) 및/또는 제4 연결 전극(ELT4)은 동일한 공정에서 동시에 형성될 수 있다. 일 예로, 제2 연결 전극(ELT2) 및/또는 제4 연결 전극(ELT4) 상에 제3 절연층(INS3)이 배치되고, 제3 절연층(INS3) 상에는 제1 연결 전극(ELT1), 제3 연결 전극(ELT3), 및/또는 제5 연결 전극(ELT5)이 배치될 수 있다. 제3 절연층(INS3)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
상술한 바와 같이, 복수의 도전층으로 이루어진 연결 전극들(ELT) 사이에 제3 절연층(INS3)이 배치되는 경우, 연결 전극들(ELT)이 제3 절연층(INS3)에 의해 안정적으로 분리될 수 있으므로 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 사이의 전기적 안정성을 확보할 수 있다.
연결 전극들(ELT)은 각각 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 연결 전극들(ELT)은 각각 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO)을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)로부터 방출된 광은 연결 전극들(ELT)을 통과하여 표시 패널(PNL)의 외부로 방출될 수 있다.
서브 전극들(SLT)은 연결 전극들(ELT)과 각각 동일한 층에 배치될 수 있다. 일 예로, 서로 전기적으로 연결된 서브 전극들(SLT)과 연결 전극들(ELT), 및 이들을 연결하는 연결부(CN1, CN2)는 일체로 제공되어 동일한 층에 배치될 수 있다.
일 예로, 제1 서브 전극(SLT1)은 제2 연결 전극(ELT2)과 동일한 층에 배치될 수 있다. 일 예로, 제1 서브 전극(SLT1)은 제2 연결 전극(ELT2)과 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 제2 서브 전극(SLT2)은 제3 연결 전극(ELT3)과 동일한 층에 배치될 수 있다. 일 예로, 제2 서브 전극(SLT2)은 제3 연결 전극(ELT3)과 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 제3 서브 전극(SLT3)은 제4 연결 전극(ELT4)과 동일한 층에 배치될 수 있다. 일 예로, 제3 서브 전극(SLT3)은 제4 연결 전극(ELT4)과 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 제4 서브 전극(SLT4)은 제5 연결 전극(ELT5)과 동일한 층에 배치될 수 있다. 일 예로, 제4 서브 전극(SLT4)은 제5 연결 전극(ELT5)과 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 11은 도 10을 참조하여 설명한 서브 화소(SPXL)의 발광 소자층(LEL) 상에 제공된 격벽(WL), 컬러 변환층(CCL), 광학층(OPL), 컬러 필터층(CFL), 및/또는 오버 코트층(OC) 등을 도시한다.
도 11을 참조하면, 격벽(WL)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)의 발광 소자층(LEL) 상에 배치될 수 있다. 일 예로, 격벽(WL)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 사이 또는 경계에 배치되며, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)과 각각 중첩하는 개구부를 포함할 수 있다. 격벽(WL)의 개구부는 컬러 변환층(CCL)이 제공될 수 있는 공간을 제공할 수 있다.
격벽(WL)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 격벽(WL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
실시예에 따라, 격벽(WL)은 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 이에 따라 인접한 서브 화소들(SPXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 격벽(WL)은 적어도 하나의 블랙 매트릭스 물질 및/또는 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 격벽(WL)은 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다. 일 실시예에서, 각 서브 화소(SPXL)의 광 효율을 높일 수 있도록 격벽(WL)의 표면(일 예로, 측벽)에 도시되지 않은 반사막 등이 형성될 수도 있다.
컬러 변환층(CCL)은 격벽(WL)의 개구부 내에서 발광 소자들(LD)을 비롯한 발광 소자층(LEL) 상에 배치될 수 있다. 컬러 변환층(CCL)은 제1 서브 화소(SPXL1)에 배치된 제1 컬러 변환층(CCL1), 제2 서브 화소(SPXL2)에 배치된 제2 컬러 변환층(CCL2), 및 제3 서브 화소(SPXL3)에 배치된 산란층(LSL)을 포함할 수 있다.
일 실시예에서, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 서로 동일한 색의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 제3 색(또는, 청색)의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 이러한 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 상에 각각 색 변환 입자들을 포함한 컬러 변환층(CCL)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
제1 컬러 변환층(CCL1)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 예를 들어, 제1 컬러 변환층(CCL1)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제1 퀀텀 닷(QD1)을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 서브 화소(SPXL1)가 적색 화소인 경우, 제1 컬러 변환층(CCL1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷(QD1)을 포함할 수 있다. 제1 퀀텀 닷(QD1)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다. 한편, 제1 서브 화소(SPXL1)가 다른 색의 화소인 경우, 제1 컬러 변환층(CCL1)은 제1 서브 화소(SPXL1)의 색에 대응하는 제1 퀀텀 닷(QD1)을 포함할 수 있다.
제2 컬러 변환층(CCL2)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 예를 들어, 제2 컬러 변환층(CCL2)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제2 퀀텀 닷(QD2)을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 서브 화소(SPXL2)가 녹색 화소인 경우, 제2 컬러 변환층(CCL2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷(QD2)을 포함할 수 있다. 제2 퀀텀 닷(QD2)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다. 한편, 제2 서브 화소(SPXL2)가 다른 색의 화소인 경우, 제2 컬러 변환층(CCL2)은 제2 서브 화소(SPXL2)의 색에 대응하는 제2 퀀텀 닷(QD2)을 포함할 수 있다.
일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)에 입사시킴으로써, 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 서브 화소(SPXL1) 및 제2 서브 화소(SPXL2)에서 방출되는 광 효율을 향상시킴과 동시에, 우수한 색 재현성을 확보할 수 있다. 또한, 동일한 색의 발광 소자들(LD)(일 예로, 청색 발광 소자)을 이용하여 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)의 발광부(EMU)를 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
산란층(LSL)은 발광 소자(LD)에서 방출되는 제3 색(또는, 청색)의 광을 효율적으로 이용하기 위해 구비될 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 서브 화소(SPXL3)가 청색 화소인 경우, 산란층(LSL)은 발광 소자(LD)로부터 방출되는 광을 효율적으로 이용하기 위하여 적어도 한 종류의 산란체(SCT)를 포함할 수 있다.
예를 들어, 산란층(LSL)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 산란체(SCT)를 포함할 수 있다. 일 예로, 산란층(LSL)은 실리카(silica)와 같은 산란체(SCT)를 포함할 수 있으나, 산란체(SCT)의 구성 물질이 이에 한정되는 것은 아니다. 한편, 산란체(SCT)가 제3 서브 화소(SPXL3)에만 배치되는 것은 아니며, 제1 컬러 변환층(CCL1) 또는 제2 컬러 변환층(CCL2)의 내부에도 선택적으로 포함될 수 있다. 실시예에 따라, 산란체(SCT)가 생략되어 투명 폴리머로 구성된 산란층(LSL)이 제공될 수도 있다.
컬러 변환층(CCL) 상에는 제1 캡핑층(CPL1)이 배치될 수 있다. 제1 캡핑층(CPL1)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 제1 캡핑층(CPL1)은 컬러 변환층(CCL)을 커버할 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 변환층(CCL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제1 캡핑층(CPL1)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제1 캡핑층(CPL1) 상에는 광학층(OPL)이 배치될 수 있다. 광학층(OPL)은 컬러 변환층(CCL)으로부터 제공된 광을 전반사에 의해 리사이클링하여 광 추출 효율을 향상시키는 역할을 할 수 있다. 이를 위해, 광학층(OPL)은 컬러 변환층(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다. 예를 들어, 컬러 변환층(CCL)의 굴절률은 약 1.6 내지 2.0 이고, 광학층(OPL)의 굴절률은 약 1.1 내지 1.3 일 수 있다.
광학층(OPL) 상에는 제2 캡핑층(CPL2)이 배치될 수 있다. 제2 캡핑층(CPL2)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 제2 캡핑층(CPL2)은 광학층(OPL)을 커버할 수 있다. 제2 캡핑층(CPL2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 광학층(OPL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제2 캡핑층(CPL2)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제2 캡핑층(CPL2) 상에는 평탄화층(PLL)이 배치될 수 있다. 평탄화층(PLL)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다.
평탄화층(PLL)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 평탄화층(PLL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
평탄화층(PLL) 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 각 화소(PXL)의 색에 부합되는 컬러 필터들(CF1, CF2, CF3)을 포함할 수 있다. 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 색에 부합되는 컬러 필터들(CF1, CF2, CF3)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
컬러 필터층(CFL)은 제1 서브 화소(SPXL1)에 배치되어 제1 서브 화소(SPXL1)에서 방출되는 광을 선택적으로 투과시키는 제1 컬러 필터(CF1), 제2 서브 화소(SPXL2)에 배치되어 제2 서브 화소(SPXL2)에서 방출되는 광을 선택적으로 투과시키는 제2 컬러 필터(CF2), 및 제3 서브 화소(SPXL3)에 배치되어 제3 서브 화소(SPXL3)에서 방출되는 광을 선택적으로 투과시키는 제3 컬러 필터(CF3)를 포함할 수 있다.
일 실시예에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3)는 각각 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터일 수 있으나, 반드시 이에 제한되는 것은 아니다. 이하에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3) 중 임의의 컬러 필터를 지칭하거나, 두 종류 이상의 컬러 필터들을 포괄적으로 지칭할 때, "컬러 필터(CF)" 또는 "컬러 필터들(CF)"이라 하기로 한다.
제1 컬러 필터(CF1)는 제1 서브 화소(SPXL1)의 발광 소자층(LEL)(또는 발광 소자(LD)) 및 제1 컬러 변환층(CCL1)과 제3 방향(Z축 방향)으로 중첩할 수 있다. 제1 컬러 필터(CF1)는 제1 색(또는, 적색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제1 서브 화소(SPXL1)가 적색 화소일 때, 제1 컬러 필터(CF1)는 적색 컬러 필터 물질을 포함할 수 있다.
제2 컬러 필터(CF2)는 제2 서브 화소(SPXL2)의 발광 소자층(LEL)(또는 발광 소자(LD)) 및 제2 컬러 변환층(CCL2)과 제3 방향(Z축 방향)으로 중첩할 수 있다. 제2 컬러 필터(CF2)는 제2 색(또는, 녹색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제2 서브 화소(SPXL2)가 녹색 화소일 때, 제2 컬러 필터(CF2)는 녹색 컬러 필터 물질을 포함할 수 있다.
제3 컬러 필터(CF3)는 제3 서브 화소(SPXL3)의 발광 소자층(LEL)(또는 발광 소자(LD)) 및 산란층(LSL)과 제3 방향(Z축 방향)으로 중첩할 수 있다. 제3 컬러 필터(CF3)는 제3 색(또는, 청색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제3 서브 화소(SPXL3)가 청색 화소일 때, 제3 컬러 필터(CF3)는 청색 컬러 필터 물질을 포함할 수 있다.
제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 사이에는 차광층(BM)이 배치될 수 있다, 차광층(BM)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 사이 또는 경계에 배치될 수 있다. 차광층(BM)의 물질은 특별히 한정되지 않으며, 블랙 매트릭스 등을 비롯한 다양한 차광성 물질로 구성될 수 있다. 이와 같이, 차광층(BM)이 제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 사이에 형성되는 경우, 표시 장치의 정면 또는 측면에서 시인되는 혼색 불량을 방지할 수 있다.
컬러 필터층(CFL) 상에는 오버 코트층(OC)이 배치될 수 있다. 오버 코트층(OC)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 컬러 필터층(CFL)을 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 또한, 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
오버 코트층(OC)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 오버 코트층(OC)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
상술한 실시예에 의하면, 인접한 서브 화소들(SPXL)의 서브 전극들(SLT)을 서로 연결하여 전원 연결 라인(PCL)과 메쉬 구조로 연결함으로써 서브 화소(SPXL)의 암점 불량을 개선함과 동시에 고해상도 표시 장치를 용이하게 구현할 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 12는 다른 실시예에 따른 서브 화소들의 서브 전극들의 연결 관계를 설명하기 위한 평면도이다.
도 12를 참조하면, 서브 화소(SPXL)의 서브 전극들(SLT) 중 적어도 하나는 인접한 서브 화소(SPXL)의 서브 전극들(SLT) 중 적어도 하나와 전기적으로 연결될 수 있다. 일 예로, 제2 서브 화소(SPXL2)의 제4 서브 전극(SLT4)은 제3 서브 화소(SPXL3)의 제4 서브 전극(SLT4)와 전기적으로 연결될 수 있다.
서브 화소(SPXL)의 서브 전극들(SLT) 중 적어도 하나는 인접한 서브 화소(SPXL)의 서브 전극들(SLT) 중 적어도 하나와 중간 전극(IE)을 통해 전기적으로 연결될 수 있다. 중간 전극(IE)은 인접한 서브 화소들(SPXL)의 경계 또는 사이에 배치되어 인접한 서브 화소들(SPXL) 각각의 서브 전극들(SLT) 중 적어도 하나와 연결될 수 있다. 일 예로, 중간 전극(IE)은 서브 화소들(SPXL)의 서브 전극들(SLT) 중 적어도 하나와 일체로 제공되어 동일한 층에 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다. 일 예로, 제2 서브 화소(SPXL2)의 제4 서브 전극(SLT4)은 제3 서브 화소(SPXL3)의 제4 서브 전극(SLT4)과 이격되며, 제2 서브 화소(SPXL2)의 제4 서브 전극(SLT4)과 제3 서브 화소(SPXL3)의 제4 서브 전극(SLT4)은 중간 전극(IE)을 통해 전기적으로 연결될 수 있다. 중간 전극(IE)은 제2 서브 화소(SPXL2)의 제4 서브 전극(SLT4) 및/또는 제3 서브 화소(SPXL3)의 제4 서브 전극(SLT4)과 일체로 제공될 수 있으나, 반드시 이에 제한되는 것은 아니다.
한편, 도 12에서는 제1 서브 화소(SPXL1)의 서브 전극들(SLT)이 제2 서브 화소(SPXL2)의 서브 전극들(SLT) 및/또는 제3 서브 화소(SPXL3)의 서브 전극들(SLT)과 분리된 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 제1 서브 화소(SPXL1)의 서브 전극들(SLT) 중 적어도 하나는 제2 서브 화소(SPXL2)의 서브 전극들(SLT) 및/또는 제3 서브 화소(SPXL3)의 서브 전극들(SLT) 중 적어도 하나와 전기적으로 연결될 수도 있다. 이와 같이, 인접한 서브 화소들(SPXL)의 서브 전극들(SLT)을 서로 연결하여 전원 연결 라인(PCL)과 메쉬 구조로 연결함으로써 서브 화소(SPXL)의 암점 불량을 개선함과 동시에 고해상도 표시 장치를 용이하게 구현할 수 있음은 앞서 설명한 바와 같다.
도 13은 또 다른 실시예에 따른 서브 화소들의 서브 전극들의 연결 관계를 설명하기 위한 평면도이다.
도 13을 참조하면, 서브 화소(SPXL)의 서브 전극들(SLT) 중 적어도 하나는 인접한 서브 화소(SPXL)의 서브 전극들(SLT) 중 적어도 하나와 전기적으로 연결될 수 있다. 일 예로, 제3 서브 화소(SPXL3)의 제4 서브 전극(SLT4)은 제1 서브 화소(SPXL1)의 제4 서브 전극(SLT4)와 전기적으로 연결될 수 있다.
서브 화소(SPXL)의 서브 전극들(SLT) 중 적어도 하나는 인접한 서브 화소(SPXL)의 서브 전극들(SLT) 중 적어도 하나와 중간 전극(IE)을 통해 전기적으로 연결될 수 있다. 중간 전극(IE)은 인접한 서브 화소들(SPXL)의 경계 또는 사이에 배치되어 인접한 서브 화소들(SPXL) 각각의 서브 전극들(SLT) 중 적어도 하나와 연결될 수 있다. 일 예로, 중간 전극(IE)은 서브 화소들(SPXL)의 서브 전극들(SLT) 중 적어도 하나와 일체로 제공되어 동일한 층에 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다. 일 예로, 제3 서브 화소(SPXL3)의 제4 서브 전극(SLT4)은 제1 서브 화소(SPXL1)의 제4 서브 전극(SLT4)과 이격되며, 제3 서브 화소(SPXL3)의 제4 서브 전극(SLT4)과 제1 서브 화소(SPXL1)의 제4 서브 전극(SLT4)은 중간 전극(IE)을 통해 전기적으로 연결될 수 있다. 중간 전극(IE)은 제3 서브 화소(SPXL3)의 제4 서브 전극(SLT4) 및/또는 제1 서브 화소(SPXL1)의 제4 서브 전극(SLT4)과 일체로 제공될 수 있으나, 반드시 이에 제한되는 것은 아니다.
한편, 도 13에서는 제2 서브 화소(SPXL2)의 서브 전극들(SLT)이 제1 서브 화소(SPXL1)의 서브 전극들(SLT) 및/또는 제3 서브 화소(SPXL3)의 서브 전극들(SLT)과 분리된 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 제2 서브 화소(SPXL2)의 서브 전극들(SLT) 중 적어도 하나는 제1 서브 화소(SPXL1)의 서브 전극들(SLT) 및/또는 제3 서브 화소(SPXL3)의 서브 전극들(SLT) 중 적어도 하나와 전기적으로 연결될 수도 있다.
도 14는 또 다른 실시예에 따른 서브 화소들의 서브 전극들의 연결 관계를 설명하기 위한 평면도이다.
도 14를 참조하면, 제1 서브 화소(SPXL1) 중 적어도 일부의 제4 서브 전극(SLT4)은 제2 서브 화소(SPXL2) 중 적어도 일부의 제4 서브 전극(SLT4)과 전기적으로 연결되고, 상기 제1 서브 화소(SPXL1) 중 적어도 일부의 제4 서브 전극(SLT4)은 제2 방향(Y축 방향)으로 연장하여 상단의 전원 연결 라인(PCL)과 전기적으로 연결되고, 상기 제2 서브 화소(SPXL2) 중 적어도 일부의 제4 서브 전극(SLT4)은 제2 방향(Y축 방향)의 반대 방향으로 연장하여 하단의 전원 연결 라인(PCL)과 전기적으로 연결될 수 있다.
또한, 제3 서브 화소(SPXL3) 중 적어도 일부의 제4 서브 전극(SLT4)은 제1 서브 화소(SPXL1) 중 적어도 일부의 제4 서브 전극(SLT4)과 전기적으로 연결되고, 상기 제3 서브 화소(SPXL3) 중 적어도 일부의 제4 서브 전극(SLT4)은 제2 방향(Y축 방향)으로 연장하여 상단의 전원 연결 라인(PCL)과 전기적으로 연결되고, 상기 제1 서브 화소(SPXL1) 중 적어도 일부의 제4 서브 전극(SLT4)은 제2 방향(Y축 방향)의 반대 방향으로 연장하여 하단의 전원 연결 라인(PCL)과 전기적으로 연결될 수 있다.
또한, 제2 서브 화소(SPXL2) 중 적어도 일부의 제4 서브 전극(SLT4)은 제3 서브 화소(SPXL3) 중 적어도 일부의 제4 서브 전극(SLT4)과 전기적으로 연결되고, 상기 제2 서브 화소(SPXL2) 중 적어도 일부의 제4 서브 전극(SLT4)은 제2 방향(Y축 방향)으로 연장하여 상단의 전원 연결 라인(PCL)과 전기적으로 연결되고, 상기 제3 서브 화소(SPXL3) 중 적어도 일부의 제4 서브 전극(SLT4)은 제2 방향(Y축 방향)의 반대 방향으로 연장하여 하단의 전원 연결 라인(PCL)과 전기적으로 연결될 수 있다.
상술한 바와 같이 서브 화소들(SPXL)의 제4 서브 전극들(SLT4)이 전원 연결 라인(PCL)과 연결됨에 따라, 각 서브 화소들(SPXL)의 제4 서브 전극들(SLT4)은 메쉬 구조를 가질 수 있다. 이와 같이, 인접한 서브 화소들(SPXL)의 서브 전극들(SLT)을 서로 연결하고 전원 연결 라인(PCL)과 메쉬 구조로 연결하는 경우, 전원 연결 라인(PCL)의 컨택 수를 축소하여 고해상도 표시 장치에서 설계 공간을 확보하고 저항 증가 리스크를 보완하며 정전기 방전을 개선할 수 있음은 앞서 설명한 바와 같다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
SPXL: 서브 화소
LD: 발광 소자
ELT: 연결 전극
SLT: 서브 전극

Claims (20)

  1. 서로 인접하는 제1 내지 제3 화소들;
    상기 제1 내지 제3 화소들에 배치된 발광 소자들;
    상기 발광 소자들의 단부와 전기적으로 연결된 연결 전극들; 및
    상기 연결 전극들과 동일한 층에 배치되어 전기적으로 연결된 서브 전극들을 포함하고,
    상기 제1 화소의 상기 서브 전극들 중 적어도 하나는 상기 제2 화소의 상기 서브 전극들 중 적어도 하나와 전기적으로 연결된 표시 장치.
  2. 제1 항에 있어서,
    서로 전기적으로 연결된 상기 제1 화소의 상기 서브 전극과 상기 제2 화소의 상기 서브 전극은 동일한 층에 배치되는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 화소의 상기 서브 전극과 상기 제2 화소의 상기 서브 전극을 연결하는 중간 전극을 더 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제3 화소의 상기 서브 전극들은 상기 제1 화소의 상기 서브 전극들 및/또는 상기 제2 화소의 상기 서브 전극들과 분리된 표시 장치.
  5. 제1 항에 있어서,
    상기 제3 화소의 상기 서브 전극들 중 적어도 하나는 상기 제1 화소의 상기 서브 전극들 중 적어도 하나와 전기적으로 연결된 표시 장치.
  6. 제1 항에 있어서,
    상기 연결 전극들은,
    상기 발광 소자의 제1 단부와 전기적으로 연결된 제1 연결 전극, 및
    상기 발광 소자의 제2 단부와 전기적으로 연결된 제2 연결 전극을 포함하고,
    상기 제1 연결 전극과 상기 제2 연결 전극은 서로 다른 층에 배치되는 표시 장치.
  7. 제6 항에 있어서,
    상기 서브 전극들은,
    상기 제1 연결 전극과 동일한 층에 배치되며, 상기 제1 연결 전극과 전기적으로 연결된 제1 서브 전극, 및
    상기 제2 연결 전극과 동일한 층에 배치되며, 상기 제2 연결 전극과 전기적으로 연결된 제2 서브 전극을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 화소의 상기 제2 서브 전극은 상기 제2 화소의 상기 제2 서브 전극과 전기적으로 연결된 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 화소에 배치된 제1 컬러 변환층,
    상기 제2 화소에 배치된 제2 컬러 변환층, 및
    상기 제3 화소에 배치된 산란층을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 화소에서 상기 제1 컬러 변환층 상에 배치된 제1 컬러 필터,
    상기 제2 화소에서 상기 제2 컬러 변환층 상에 배치된 제2 컬러 필터, 및
    상기 제3 화소에서 상기 산란층 상에 배치된 제3 컬러 필터를 더 포함하는 표시 장치.
  11. 서로 인접하는 제1 내지 제3 화소들;
    상기 제1 내지 제3 화소들에 배치된 발광 소자들;
    상기 발광 소자들의 단부와 전기적으로 연결된 연결 전극들;
    상기 연결 전극들로부터 이격된 서브 전극들;
    상기 서브 전극들의 일단과 상기 연결 전극들을 각각 연결하는 제1 연결부; 및
    상기 서브 전극들의 타단과 상기 연결 전극들을 각각 연결하는 제2 연결부를 포함하고,
    상기 제1 화소의 상기 서브 전극들 중 적어도 하나는 상기 제2 화소의 상기 서브 전극들 중 적어도 하나와 전기적으로 연결된 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 연결부 및/또는 상기 제2 연결부는 상기 연결 전극들과 상기 서브 전극들 사이에서 제1 방향을 따라 연장하는 표시 장치.
  13. 제12 항에 있어서,
    상기 서브 전극들은 상기 제1 방향과 교차하는 제2 방향을 따라 연장하는 표시 장치.
  14. 제11 항에 있어서,
    상기 서브 전극들은 상기 제1 연결부 및/또는 상기 제2 연결부와 동일한 층에 배치되는 표시 장치.
  15. 제11 항에 있어서,
    상기 제1 연결부와 상기 제2 연결부는 동일한 층에 배치되는 표시 장치.
  16. 제11 항에 있어서,
    상기 연결 전극들은,
    상기 발광 소자의 제1 단부와 전기적으로 연결된 제1 연결 전극, 및
    상기 발광 소자의 제2 단부와 전기적으로 연결된 제2 연결 전극을 포함하고,
    상기 제1 연결 전극과 상기 제2 연결 전극은 서로 다른 층에 배치되는 표시 장치.
  17. 제16 항에 있어서,
    상기 서브 전극들은,
    상기 제1 연결 전극과 동일한 층에 배치되며, 상기 제1 연결 전극과 전기적으로 연결된 제1 서브 전극, 및
    상기 제2 연결 전극과 동일한 층에 배치되며, 상기 제2 연결 전극과 전기적으로 연결된 제2 서브 전극을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 화소의 상기 제2 서브 전극은 상기 제2 화소의 상기 제2 서브 전극과 전기적으로 연결된 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 화소의 상기 제2 서브 전극과 상기 제2 화소의 상기 제2 서브 전극을 연결하는 중간 전극을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 중간 전극은 상기 제1 화소의 상기 제2 서브 전극 및/또는 상기 제2 화소의 상기 제2 서브 전극과 동일한 층에 배치되는 표시 장치.
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