WO2022124538A1 - 화소 및 이를 포함한 표시 장치 - Google Patents

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WO2022124538A1
WO2022124538A1 PCT/KR2021/012522 KR2021012522W WO2022124538A1 WO 2022124538 A1 WO2022124538 A1 WO 2022124538A1 KR 2021012522 W KR2021012522 W KR 2021012522W WO 2022124538 A1 WO2022124538 A1 WO 2022124538A1
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light emitting
elt2
layer
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PCT/KR2021/012522
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조은아
강종혁
이원호
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삼성디스플레이 주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • Embodiments of the present invention relate to a pixel and a display device including the same.
  • An object of the present invention is to provide a pixel including a light emitting element and a display device including the same.
  • a pixel according to an embodiment of the present invention includes a light-emitting area including a central portion and an outer portion, a non-emission area surrounding the light-emitting area, first and second electrodes spaced apart from each other in the light-emitting area, and the first electrode and a first light emitting device disposed between the second electrode.
  • the first electrode and the second electrode may be spaced apart from each other at a first interval in the central portion.
  • the first electrode and the second electrode may be spaced apart from each other by a second interval greater than the first interval in the outer portion.
  • a distance between the first electrode and the second electrode may gradually increase from the central portion to the outer portion.
  • the second interval between the first electrode and the second electrode may vary discontinuously in the outer portion.
  • the first electrode and the second electrode may have a symmetrical shape with respect to the first light emitting device.
  • each of the first electrode and the second electrode may have a symmetrical shape with respect to the central portion.
  • the first electrode and the second electrode may have a shape symmetrical to each other with respect to the first light emitting device.
  • Each of the first electrode and the second electrode may have a vertically symmetrical shape with respect to the central portion.
  • the first electrode and the second electrode may be spaced apart from each other in a first direction in the light emitting area and may extend in a second direction.
  • first electrode and the second electrode may be spaced apart from each other by the first interval in the first direction from the central portion.
  • the first electrode and the second electrode may be spaced apart from each other by the second interval in the first direction from the outer portion.
  • a distance between the first electrode and the second electrode in the first direction may gradually increase from the central portion to the outer portion.
  • the central portion may include a region corresponding to a central point of the light emitting region in the second direction, and a region extending from the central point toward the outer portion.
  • the first distance between the first electrode and the second electrode may gradually increase as the distance from the central point of the light emitting area increases.
  • first electrode and the second electrode may each have surfaces facing each other, and may have a constant slope or curvature from the opposite surfaces about the central point of the light emitting region.
  • the first electrode and the second electrode may be spaced apart from each other at intervals that are continuously increasing.
  • the light-emitting area may include an unaligned area positioned between the outer portion and the non-emission area.
  • the first electrode and the second electrode may be spaced apart from each other further in the unaligned region than in the central portion and the outer portion.
  • Each of the first electrode and the second electrode may have a reduced width in the unaligned region.
  • the first light emitting device may be electrically connected between the first electrode and the second electrode.
  • the pixel is disposed in the emission region with a third electrode and a fourth electrode spaced apart from each other and separated from the first electrode and the second electrode, and between the third electrode and the fourth electrode It may further include a second light emitting device.
  • the third electrode and the fourth electrode may be spaced apart from each other at a third interval in the central portion.
  • the third electrode and the fourth electrode may be spaced apart from each other by a fourth interval greater than the third interval in the outer portion.
  • a distance between the third electrode and the fourth electrode may gradually increase from the central portion to the outer portion.
  • a display device may include a pixel disposed in a display area.
  • the pixel includes a light emitting area including a central portion and an outer portion, a non-emission area surrounding the light emitting area, first and second electrodes spaced apart from each other in the light emitting area, and between the first electrode and the second electrode. It may include a first light emitting device disposed on the.
  • the first electrode and the second electrode may be spaced apart from each other at a first interval in the central portion.
  • the first electrode and the second electrode may be spaced apart from each other by a second interval greater than the first interval in the outer portion.
  • a distance between the first electrode and the second electrode may gradually increase from the central portion to the outer portion.
  • the pixel and the display device including the same it is possible to prevent the light emitting devices from being concentrated in the outer portion of the light emitting area, and it is possible to stably align the light emitting devices between the first electrode and the second electrode. can Accordingly, it is possible to increase the utilization rate of the light emitting devices and improve the light emitting characteristics of the pixels.
  • FIG. 1 is a perspective view showing a light emitting device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view illustrating a light emitting device according to an embodiment of the present invention.
  • FIG. 3 is a plan view illustrating a display device according to an exemplary embodiment.
  • 4 and 5 are circuit diagrams each showing a pixel according to an embodiment of the present invention.
  • 6A to 6C are plan views each illustrating a pixel according to an exemplary embodiment of the present invention.
  • 7A and 7B are cross-sectional views each illustrating a pixel according to an exemplary embodiment of the present invention.
  • 8A and 8B are cross-sectional views each illustrating a pixel according to an exemplary embodiment of the present invention.
  • 9 to 15 are plan views each showing a pixel according to an embodiment of the present invention.
  • the present invention is not limited to the embodiments disclosed below, and may be changed and implemented in various forms.
  • each of the embodiments disclosed below may be implemented alone or in combination with at least one other embodiment.
  • FIG. 1 is a perspective view illustrating a light emitting device LD according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view illustrating a light emitting device LD according to an embodiment of the present invention.
  • FIG. 1 shows an example of a light emitting device LD that can be used as a light source of a pixel according to an embodiment of the present invention
  • FIG. 2 is a light emitting device along line I to I' in FIG. An example of the cross section of LD) is shown.
  • the light emitting device LD includes a first semiconductor layer SCL1 , an active layer ACT, and a second semiconductor layer SCL2 sequentially arranged in one direction, and the first semiconductor
  • the insulating layer INF may include an outer peripheral surface (eg, a side surface) of the layer SCL1 , the active layer ACT, and the second semiconductor layer SCL2 .
  • the light emitting device LD may further include an electrode layer ETL disposed on the second semiconductor layer SCL2 .
  • the insulating layer INF may or may not cover at least a portion of the outer peripheral surface of the electrode layer ETL.
  • the light emitting device LD may further include another electrode layer disposed on one surface (eg, a lower surface) of the first semiconductor layer SCL1 .
  • the light emitting device LD is provided in the shape of a rod (or rod) extending in one direction, and includes the first end EP1 and the second end at both ends in the length L direction (or thickness direction). It may have two ends EP2.
  • the first end EP1 may be a first bottom (or upper surface) of the light emitting device LD, and the second end EP2 may be a second bottom (or lower surface) of the light emitting device LD.
  • the rod-like shape (aspect ratio greater than 1) long (aspect ratio greater than 1) in the length (L) direction, such as a circular column or a polygonal column, or a bar-shaped like shape), and the shape of the cross-section is not particularly limited.
  • the length L of the light emitting device LD may be greater than the diameter D (or the width of the cross-section).
  • the first semiconductor layer SCL1, the active layer ACT, the second semiconductor layer SCL2, and the electrode layer ETL are formed in the direction from the second end EP2 of the light emitting device LD to the first end EP1, They may be arranged sequentially.
  • the first semiconductor layer SCL1 may be disposed on the second end EP2 of the light emitting device LD
  • the electrode layer ETL may be disposed on the first end EP1 of the light emitting device LD.
  • at least one other electrode layer may be disposed on the second end EP2 of the light emitting device LD.
  • the first semiconductor layer SCL1 may be a semiconductor layer of the first conductivity type.
  • the first semiconductor layer SCL1 may be an N-type semiconductor layer including an N-type dopant.
  • the first semiconductor layer SCL1 may include any one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and may be an N-type semiconductor layer doped with a dopant such as Si, Ge, or Sn.
  • the material constituting the first semiconductor layer SCL1 is not limited thereto, and other materials may be used to form the first semiconductor layer SCL1 .
  • the active layer ACT is disposed on the first semiconductor layer SCL1 and may have a single-quantum well or multi-quantum well structure.
  • the position of the active layer ACT may be changed according to the type of the light emitting device LD.
  • the active layer ACT may emit light having a wavelength of approximately 400 nm to 900 nm, and may have a double hetero-structure.
  • each pixel PXL may be set as a pixel (or sub-pixel) of a specific color, and may include a light emitting device LD that generates light of the specific color.
  • at least some of the pixels PXL may include a light emitting device LD that generates light of a first color, and transmits light of a first color to an upper portion of the pixel PXL as a second color.
  • a light conversion layer that converts the light of may be disposed. Accordingly, the light of the second color may be generated using the at least some of the pixels PXL.
  • the pixel PXL includes a light emitting unit EMU for generating light having a luminance corresponding to a data signal.
  • the pixel PXL may include a pixel circuit PXC for driving the light emitting unit EMU.
  • the data signal of the corresponding frame is supplied to the data line DL, and the data signal is transmitted through the second transistor M2 turned on during the period in which the scan signal of the gate-on voltage is supplied. It may be transmitted to the node N1.
  • the second transistor M2 may be a switching transistor for transferring each data signal to the inside of the pixel PXL.
  • the light emitting unit EMU includes a first electrode ELT1 and a second electrode ELT2 , and a plurality of electrically connected in parallel between the first and second electrodes ELT1 and ELT2 . It may include light emitting devices LD.
  • the first electrode ELT1 may be electrically connected to the first power source VDD via the pixel circuit PXC and/or the first power line PL1
  • the second electrode ELT2 may be connected to the second power line PL1 . It may be electrically connected to the second power source VSS via PL2).
  • Each light emitting device LD has a first end EP1 (eg, a P-type end) electrically connected to the first power source VDD through the first electrode ELT1 and/or the pixel circuit PXC. and a second end EP2 (eg, an N-type end) electrically connected to the second power source VSS through the second electrode ELT2.
  • the light emitting elements LD may be electrically connected in parallel in a forward direction between the first and second electrodes ELT1 and ELT2 .
  • each light emitting unit EMU may be changed according to an embodiment.
  • the light emitting unit EMU may include light emitting devices LD that are divided into three or more series terminals and are electrically connected to each other.
  • the first electrode of the light emitting unit EMU for example, the first electrode ELT1 may be an anode electrode of the light emitting unit EMU.
  • the last electrode of the light emitting unit EMU for example, the second electrode ELT2 or the fourth electrode ELT4 may be a cathode electrode of the light emitting unit EMU.
  • the light emitting unit EMU may include the light emitting elements LD electrically connected only in series to each other.
  • the light emitting unit EMU may further include at least one ineffective light source in addition to the light emitting elements LD constituting each effective light source.
  • at least one ineffective light emitting element arranged in a reverse direction or having at least one end floating may be further electrically connected to the at least one series end.
  • the inactive light emitting device maintains a deactivated state even when a forward driving voltage is applied between the pair of electrodes, and thus may substantially maintain a non-light emitting state.
  • FIGS. 6A to 6C illustrate the structure of the pixel PXL with the light emitting unit EMU of the pixel PXL as a center.
  • the first electrode ELT1 and the second electrode ELT2 and the first and second electrodes ELT1 and ELT2 are electrically connected in parallel.
  • An exemplary structure of the light emitting unit EMU including the light emitting devices LD connected to each other will be illustrated.
  • the pixel area PXA may include an emission area EA and a non-emission area NEA surrounding the emission area EA, and the emission area EA with the non-emission area NEA interposed therebetween. It may further include a separation area (SPA) spaced apart from.
  • the bank BNK may be provided in the non-emission area NEA, and the bank BNK may not be provided in the light emitting area EA and/or the separation area SPA.
  • the light emitting area EA may be an area in which at least one light emitting element LD constituting the light emitting unit EMU of each pixel PXL is supplied and aligned.
  • each embodiment will be described on the assumption that the light emitting elements LD are provided in each light emitting area EA.
  • the pixel PXL is disposed between the first and second electrodes ELT1 and ELT2 spaced apart from each other in the emission area EA, and between the first and second electrodes ELT1 and ELT2; / or may include aligned light emitting devices LD.
  • the light emitting devices LD are disposed and/or aligned between the first and second electrodes ELT1 and ELT2 , when viewed in a plan view, at least one region of each of the light emitting devices LD is It may mean positioned in a region between the first and second electrodes ELT1 and ELT2.
  • the first electrode ELT1 and the second electrode ELT2 may be spaced apart from each other in the first direction DR1 in each light emitting area EA, and may each extend along the second direction DR2 . have.
  • the first direction DR1 and the second direction DR2 may be directions crossing (eg, orthogonal to) each other.
  • the first direction DR1 may be a horizontal direction (or a row direction) of the display area DA
  • the second direction DR2 may be a vertical direction (or a column direction) of the display area DA. ), but is not limited thereto.
  • the first and second electrodes ELT1 and ELT2 may have various shapes and/or sizes. 6A to 6C describe an embodiment in which one first electrode ELT1 and one second electrode ELT2 are disposed in each light emitting area EA, but the first electrode ELT1 disposed in each pixel PXL is The number of the first and second electrodes ELT1 and ELT2 may be changed.
  • the first electrodes ELT1 When the first electrodes ELT1 are disposed in one pixel PXL, the first electrodes ELT1 may be electrically connected to each other integrally or non-integrally. Similarly, when the second electrodes ELT2 are disposed in one pixel PXL, the second electrodes ELT2 may be electrically connected to each other integrally or non-integrally.
  • the first and second electrodes ELT1 and ELT2 may be aligned with each other in a light emitting device alignment region in which the light emitting devices LD are aligned between the first and second electrodes ELT1 and ELT2. It may have a symmetrical shape.
  • the first and second electrodes ELT1 and ELT2 may have a shape that is symmetric (eg, horizontally symmetric) to each other with the light emitting devices LD interposed therebetween at least in the emission area EA.
  • each of the first and second electrodes ELT1 and ELT2 may have a symmetrical shape with respect to the central portion CEA of the light emitting area EA.
  • the light emitting area EA may include the central portion CEA and the outer portions OEA in the second direction DR2 , and each of the first and second electrodes ELT1 and ELT2 has the central portion CEA.
  • the outer portions OEA may include first and second outer portions OEA1 and OEA2 positioned on both sides of the central portion CEA in the second direction DR2 .
  • the outer portions OEA may include a first outer portion OEA1 positioned at an upper end of the central portion CEA and a second outer portion OEA2 positioned at a lower end of the central portion CEA.
  • the first electrode ELT1 may be cut off in the separation area SPA, or both the first and second electrodes ELT1 and ELT2 may be cut off in the separation area SPA.
  • the first electrode ELT1 has an independent pattern that is cut off inside the separation area SPA or the light emitting area EA
  • the second electrode ELT2 has one end in the first direction DR1 or It may extend along the second direction DR2 and may be integrally connected to the second electrode ELT2 of another pixel PXL adjacent in the first direction DR1 or the second direction DR2 .
  • At least one of the first and second electrodes ELT1 and ELT2 may have a pattern separated for each pixel PXL.
  • the first alignment line and the second alignment line may receive a first alignment signal (or a first alignment voltage) and a second alignment signal (or a second alignment voltage), respectively, in the alignment step of the light emitting elements LD.
  • a first alignment signal or a first alignment voltage
  • a second alignment signal or a second alignment voltage
  • any one of the first and second alignment lines may receive an AC alignment signal, and the other may receive an alignment voltage (eg, a ground voltage) having a constant voltage level.
  • the first and second alignment lines may receive different alignment signals. Accordingly, an electric field is formed between the first and second alignment lines to align the light emitting devices LD supplied to each light emitting area EA between the first and second alignment lines.
  • at least the first alignment wiring is cut off in the separation area SPA and the like to separate the first electrodes ELT1 , so that the pixels PXL can be individually driven. can be formed with
  • the first electrode ELT1 includes a circuit element (eg, at least one transistor constituting the pixel circuit PXC) and a power line (eg, the first power line PL1 ) through the first contact hole CH1 . and/or may be electrically connected to a signal line (eg, a scan line SL, a data line DL, or a control line). In another embodiment, the first electrode ELT1 may be directly connected to a power line or a signal line.
  • a circuit element eg, at least one transistor constituting the pixel circuit PXC
  • a power line eg, the first power line PL1
  • a signal line eg, a scan line SL, a data line DL, or a control line.
  • the first electrode ELT1 may be directly connected to a power line or a signal line.
  • the light emitting devices LD may be disposed and/or aligned between the first electrode ELT1 and the second electrode ELT2 .
  • the light emitting elements LD may be arranged in parallel between the first electrode ELT1 and the second electrode ELT2 .
  • each light emitting device LD is aligned in the first direction DR1 between the first electrode ELT1 and the second electrode ELT2, and the first and second electrodes ELT1 and ELT2 can be electrically connected between the first electrode ELT1 and the second electrode ELT2 .
  • each light emitting device LD may be a light emitting device of a small size, for example, a nanometer scale to a micrometer scale, using a material of an inorganic crystal structure, but the embodiments are not limited thereto. does not Each light emitting device LD may be a rod type light emitting device as shown in FIGS. 1 and 2 , but embodiments are not limited thereto.
  • first end EP1 of each of the light emitting elements LD may be electrically connected to the first electrode ELT1 through the first contact electrode CNE1, and each of the light emitting elements LD
  • the second end EP2 may be electrically connected to the second electrode ELT2 through the second contact electrode CNE2 .
  • the first contact electrode CNE1 may be formed in a peripheral area of an area in which the light emitting elements LD are arranged (eg, first ends EP1 of the light emitting elements LD). AR1 (region AR1 adjacent to ), etc. may be in contact with the first electrode ELT1 to be electrically connected to the first electrode ELT1.
  • the first contact electrode CNE1 may be formed through at least one third contact hole CH3 positioned in the light emitting area EA and/or the separation area SPA as shown in FIGS. 6B and 6C . It may be electrically connected to the first electrode ELT1.
  • FIG. 6C when the third contact hole CH3 is positioned in the separation area SPA, the first contact electrode CNE1 moves from the emission area EA through the non-emission area NEA to the separation area ( SPA) can be extended.
  • the light emitting elements LD may be prepared in a dispersed form in a solution, and may be supplied to the light emitting area EA of each pixel PXL through an inkjet method, a slit coating method, or another method.
  • the light emitting devices LD may be mixed with a volatile solvent and supplied to each light emitting area EA.
  • the first and second The light emitting elements LD are aligned between the electrodes ELT1 and ELT2 .
  • a drying process may be performed to remove the solvent.
  • the light emitting devices LD may be aligned in a biased manner so that the light emitting devices LD may be aligned in a more specific direction. For example, in the step of aligning the light emitting devices LD, a greater number and/or ratio of the light emitting devices LD among the light emitting devices LD supplied to each of the light emitting areas EA are selected from the first and second light emitting devices LD.
  • the alignment direction of the light emitting elements LD may be controlled by adjusting alignment signals or forming a magnetic field between the two electrodes ELT1 and ELT2 to be electrically connected in a forward direction.
  • the first ends EP1 of the light emitting devices LD are more toward the first electrode ELT1 (or the first alignment line before being separated into the first electrode ELT1 ), and the light emitting devices are The light emitting elements LD are biased and aligned so that the second ends EP2 of the LD are more toward the second electrode ELT2 (or the second alignment line before being separated into the second electrode ELT2 ). can do.
  • a drying process for removing the solvent may be performed.
  • the utilization rate of the light emitting devices LD supplied to each light emitting area EA may be increased. Accordingly, the manufacturing cost of the pixel PXL may be reduced and luminance may be improved.
  • the light emitting devices LD When alignment signals including an alternating current (AC) signal are applied to the first and second electrodes ELT1 and ELT2 (or the first and second alignment lines) to align the light emitting devices LD , the light emitting devices LD may be driven to the outer portions OEA of the light emitting area EA or may be separated from aligned positions due to a solvent flow according to an AC electro-osmosis (ACEO) effect. Accordingly, the alignment characteristics and utilization of the light emitting devices LD may be deteriorated, and the light emission characteristics and light efficiency of the pixel PXL may be deteriorated.
  • AC alternating current
  • the intensity of the electric field formed in the outer portions OEA in the alignment step of the light emitting elements LD may be weakened compared to that of the central portion CEA. Accordingly, it is possible to reduce or minimize the flow of the solvent due to the ACEO effect, and prevent or minimize the deviation of the light emitting elements LD from the aligned positions.
  • the ratio of the light emitting devices LD aligned in the central portion CEA of the light emitting area EA is increased, so that the alignment characteristics and utilization of the light emitting devices LD may be improved, and the pixel PXL may be improved. ) of the luminous properties and light efficiency can be improved.
  • the emission area EA includes a central portion CEA and first and second outer portions located on both sides of the central portion CEA with respect to the second direction DR2 .
  • the central portion CEA includes a region corresponding to the central point CP of the light emitting area EA in the second direction DR2, and has a predetermined length (or, distance) and may include an area of a section corresponding to the distance).
  • the central portion CEA may include an area extending from the central point CP in the second direction DR2 toward the first and second outer portions OEA1 and OEA2 by a predetermined distance.
  • the first electrode ELT1 and the second electrode ELT2 may be spaced apart from each other by different intervals (or distances) in the outer portions OEA compared to the central portion CEA of the emission area EA.
  • the first electrode ELT1 and the second electrode ELT2 are spaced apart from each other at a first interval d1 in the central portion CEA of the light emitting area EA, and the outer portions ( OEA) may be spaced apart from each other at an interval greater than the first interval d1.
  • the first electrode ELT1 and the second electrode ELT2 may be spaced apart from each other with an interval (or distance) that gradually increases as the distance from the central portion CEA increases.
  • the interval (or distance) between the first electrode ELT1 and the second electrode ELT2 is continuously changed or discontinuously changed (eg, stepwise). can be changed).
  • first electrode ELT1 and the second electrode ELT2 may be separated by a first distance d1 (or a first distance) along the first direction DR1 from the central portion CEA of the emission area EA. can be separated from each other.
  • the first electrode ELT1 and the second electrode ELT2 may be spaced apart from each other by an interval greater than the first interval d1 in the first direction DR1 from the outer portions OEA of the light emitting area EA.
  • the first interval d1 may be maintained at a constant value.
  • the first electrode ELT1 and the second electrode ELT2 may be spaced apart from each other by a uniform first interval d1 in the central portion CEA of the emission area EA.
  • a distance between the first electrode ELT1 and the second electrode ELT2 in the first direction DR1 is the first and second electrodes ELT1 and ELT2 . It may increase gradually as the distance from the central portion CEA increases.
  • the first electrode ELT1 and the second electrode ELT2 may be spaced apart from each other by an interval (or distance) that linearly and/or continuously increases in the outer portions OEA of the light emitting area EA. have.
  • respective surfaces facing each other in the outer portions OEA of the light emitting area EA have an oblique shape, and as the distance from the central portion CEA increases, They may be spaced apart from each other by progressively increasing intervals.
  • a first contact electrode CNE1 and a second contact electrode CNE2 may be provided on the first ends EP1 and the second ends EP2 of the light emitting devices LD, respectively. Accordingly, the light emitting elements LD may be stably connected between the first and second electrodes ELT1 and ELT2 .
  • the first contact electrode CNE1 may be disposed on the first ends EP1 and the first electrode ELT1 of the light emitting devices LD, and may be disposed on the first ends EP1 of the light emitting devices LD. ) and the first electrode ELT1 may be electrically connected.
  • the first contact electrode CNE1 may stably fix the first ends EP1 of the light emitting elements LD.
  • the second contact electrode CNE2 may be disposed on the second ends EP2 and the second electrode ELT2 of the light emitting devices LD, and may be disposed on the second ends EP2 of the light emitting devices LD. ) and the second electrode ELT2 may be electrically connected.
  • the second contact electrode CNE2 may stably fix the second ends EP2 of the light emitting devices LD.
  • At least one of the first and second contact electrodes CNE1 and CNE2 may not be provided.
  • the light emitting devices LD may be directly connected to the first and/or second electrodes ELT1 and ELT2 .
  • the bank BNK may be disposed around the light emitting area EA while surrounding the light emitting area EA of each pixel PXL.
  • the bank BNK may be disposed in an outer area of each pixel area PXA and/or in an area between adjacent pixel areas PXA to surround each emission area EA.
  • the bank BNK may include a first opening OPA1 corresponding to the emission area EA of each pixel PXL, and may have a mesh shape throughout the display area DA.
  • the bank BNK has a second opening OPA2 corresponding to the separation area SPA between the pixels PXL adjacent in the first direction DR1 and/or the second direction DR2. may include more. Accordingly, the alignment lines may be easily disconnected in the separation area SPA to separate the alignment lines into the first and second electrodes ELT1 and ELT2 of each pixel PXL.
  • the bank BNK may partially overlap or not overlap the first and/or second electrodes ELT1 and ELT2.
  • the first and/or second electrodes ELT1 and ELT2 overlap the bank BNK and extend to the non-emission area NEA, or do not overlap the bank BNK and are within the light emitting area EA. may be cut off from
  • the bank BNK may or may not overlap the first and/or second contact holes CH1 and CH2.
  • the first and/or second contact holes CH1 and CH2 overlap the bank BNK and are formed in the non-emission area NEA, or do not overlap the bank BNK and the light emitting area EA.
  • it may be formed in the separation area SPA.
  • the bank BNK may include at least one light blocking and/or reflective material, and may prevent light leakage between adjacent pixels PXL.
  • the bank BNK may include at least one black matrix material and/or a color filter material of a specific color.
  • the bank BNK may be formed in a black opaque pattern to block light transmission.
  • the bank BNK may also function as a dam structure defining each light emitting area EA to which the light emitting devices LD may be supplied to each pixel PXL.
  • each light emitting area EA is partitioned by the bank BNK, so that a desired type and/or amount of light emitting device ink (eg, at least one type of light emitting device) is applied to each light emitting area EA. solution containing (LD)) can be supplied.
  • the light emitting device by increasing the distance (or distance) between the first electrode ELT1 and the second electrode ELT2 in the outer portions OEA of the light emitting area EA, the light emitting device is caused by the ACEO effect.
  • the light emitting devices LD may be prevented from being concentrated in the outer portion OEA of the emission area EA, and the light emitting devices LD may be more stably disposed between the first electrode ELT1 and the second electrode ELT2. can be sorted.
  • the distance between the first electrode ELT1 and the second electrode ELT2 may be small enough to align the light emitting devices LD in the light emitting device arrangement region, but not in other regions.
  • the light emitting elements LD in the light emitting element arrangement region can control the alignment and/or distribution characteristics of
  • FIGS. 7A and 7B and FIGS. 8A and 8B are cross-sectional views illustrating a pixel PXL according to an exemplary embodiment of the present invention, respectively.
  • FIGS. 7A and 7B illustrate embodiments of cross-sections of the pixel PXL taken along line II to II' of FIG. 6A .
  • the embodiment of FIG. 7B further includes a third insulating layer INS3 interposed between the first contact electrode CNE1 and the second contact electrode CNE2 .
  • FIG. 8A shows an embodiment of a cross-section of the pixel PXL taken along line III to III' of FIG. 6B, and FIG.
  • FIG. 8B is a cross-section of the pixel PXL taken along line IV-IV' of FIG. 6C. shows an example.
  • FIGS. 8A and 8B show the connection structure between the first and second electrodes ELT1 and ELT2 and the first and second contact electrodes CNE1 and CNE2, according to the embodiment of FIG. 7A . Shows different modified embodiments for
  • the transistor M eg, the first electrode through the first contact hole CH1 and the bridge pattern BRP
  • a first transistor M1 electrically connected to ELT1 and including a lower metal layer BML
  • the second power line PL2 electrically connected to the second electrode ELT2 through the second contact hole CH2 will be illustrated.
  • circuit elements eg, the transistors M and the storage capacitor Cst constituting the pixel circuit PXC of the corresponding pixel PXL and electrically thereto Connected wires may be disposed.
  • the first and second electrodes ELT1 and ELT2 constituting the light emitting unit EMU of the corresponding pixel PXL, the light emitting elements LD, and/or First and second contact electrodes CNE1 and CNE2 may be disposed.
  • the circuit layer PCL may include insulating layers in addition to circuit elements and wirings.
  • the circuit layer PCL may include a buffer layer BFL, a gate insulating layer GI, a first interlayer insulating layer ILD1, and a second interlayer insulating layer sequentially stacked on one surface of the base layer BSL. ILD2) and/or a passivation layer (PSV).
  • the circuit layer PCL may further include a first conductive layer including at least one light blocking layer (eg, a lower metal layer BML) disposed under at least some of the transistors M .
  • a first conductive layer including at least one light blocking layer (eg, a lower metal layer BML) disposed under at least some of the transistors M .
  • the first conductive layer is disposed between the base layer BSL and the buffer layer BFL, and the lower portion overlaps the gate electrode GE and/or the semiconductor pattern SCP of the at least one transistor M. It may include a metal layer (BML).
  • BML metal layer
  • the lower metal layer BML may be electrically connected to one electrode of the corresponding transistor M.
  • the first transistor M1 includes the lower metal layer BML as in the embodiments of FIGS. 4 and 5
  • the lower metal layer BML is the source electrode (or , drain electrode) may be electrically connected.
  • a buffer layer BFL may be disposed on one surface of the base layer BSL including the first conductive layer.
  • the buffer layer BFL may prevent impurities from diffusing into each circuit element.
  • a semiconductor layer may be disposed on the buffer layer BFL.
  • the semiconductor layer may include a semiconductor pattern SCP of each transistor M.
  • the semiconductor pattern SCP may include a channel region overlapping the gate electrode GE, and first and second conductive regions (eg, a source region and a drain region) disposed on both sides of the channel region.
  • the semiconductor pattern SCP may be a semiconductor pattern made of polysilicon, amorphous silicon, or an oxide semiconductor. Each of the first and second conductive regions of the semiconductor pattern SCP may be doped with impurities.
  • the semiconductor patterns SCP of the transistors M constituting each pixel circuit PXC may be made of substantially the same or similar material.
  • the semiconductor pattern SCP of the transistors M may be made of substantially the same material selected from the group including polysilicon, amorphous silicon, and oxide semiconductor.
  • some of the transistors M may include semiconductor patterns SCP made of different materials.
  • the semiconductor pattern(s) SCP of some of the transistors M is made of polysilicon or amorphous silicon, and the semiconductor pattern(s) SCP of the other transistor(s) M is It may be made of an oxide semiconductor.
  • a gate insulating layer GI may be disposed on the semiconductor layer.
  • a second conductive layer may be disposed on the gate insulating layer GI.
  • the second conductive layer may include the gate electrode GE of each transistor M.
  • the second conductive layer may further include one electrode and/or a wiring (eg, the scan line SL) of the storage capacitor Cst.
  • a first interlayer insulating layer ILD1 may be disposed on the second conductive layer.
  • a third conductive layer may be disposed on the first interlayer insulating layer ILD1 .
  • the third conductive layer may include first and second transistor electrodes TE1 and TE2 of each transistor M.
  • the first and second transistor electrodes TE1 and TE2 may be source and drain electrodes.
  • the third conductive layer may further include one electrode and/or a wiring (eg, the data line DL) of the storage capacitor Cst.
  • a second interlayer insulating layer ILD2 may be disposed on the third conductive layer.
  • a fourth conductive layer may be disposed on the second interlayer insulating layer ILD2 .
  • Each of the buffer layer (BFL), the gate insulating layer (GI), the first interlayer insulating layer (ILD1), and the second interlayer insulating layer (ILD2) may be composed of a single layer or multiple layers, and include at least one inorganic insulating material and/ or an organic insulating material.
  • each of the buffer layer (BFL), the gate insulating layer (GI), the first interlayer insulating layer (ILD1) and the second interlayer insulating layer (ILD2) is silicon nitride (SiN x ), silicon oxide (SiO x ), Alternatively, it may include an organic/inorganic insulating material such as silicon oxynitride (SiO x N y ).
  • the fourth conductive layer includes a bridge pattern BRP connecting the circuit layer PCL and the display layer DPL and/or a predetermined wiring (eg, the first power line PL1 and/or the second power line PL2 ). )) may be included.
  • the bridge pattern BRP may be electrically connected to the first electrode ELT1 of the light emitting unit EMU through the first contact hole CH1 or the like.
  • the second power line PL2 may be electrically connected to the second electrode ELT2 of the light emitting unit EMU through the second contact hole CH2 or the like.
  • Each of the conductive patterns, electrodes, and/or wirings constituting the first to fourth conductive layers may have conductivity by including at least one conductive material, and the material is not particularly limited.
  • each of the conductive patterns, electrodes and/or wirings constituting the first to fourth conductive layers may include molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), Among magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), titanium (Ti), tantalum (Ta), tungsten (W), and copper (Cu) It may include one or more selected metals, but embodiments are not limited thereto.
  • the fourth conductive layer may be omitted.
  • the bridge pattern BRP may not be provided, and the first electrode ELT1 may be directly connected to the circuit element through the first contact hole CH1 .
  • the first electrode ELT1 may be directly connected to the first transistor electrode TE1 (or the second transistor electrode TE2 ) of the first transistor M1 through the first contact hole CH1 .
  • the second interlayer insulating layer ILD2 may or may not be provided.
  • the second interlayer insulating layer ILD2 is also omitted to form the passivation layer PSV directly on the third conductive layer, or even if the fourth conductive layer is omitted, the third conductive layer A second interlayer insulating layer ILD2 and a passivation layer PSV may be sequentially formed on the layer.
  • each of the first and second power lines PL1 and PL2 is a first conductive layer, a second conductive layer, or a third conductive layer layer may be provided.
  • the first and/or second power lines PL1 and PL2 may be connected to the first to third conductive layers (or, When the four conductive layers are provided, multi-layered wirings provided on at least two of the first to fourth conductive layers) may be included.
  • a passivation layer PSV may be disposed on the fourth conductive layer.
  • the passivation layer PSV may include at least an organic insulating layer and substantially planarize the surface of the circuit layer PCL.
  • a display layer DPL may be disposed on the passivation layer PSV.
  • the passivation layer PSV may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the passivation layer PSV may include at least one organic insulating layer and may substantially planarize the surface of the circuit layer PCL.
  • the organic insulating film acrylic resin (polyacrylates resin), epoxy resin (epoxy resin), phenolic resin (phenolic resin), polyamide-based resin (polyamides resin), polyimide-based resin (polyimides rein), At least one of unsaturated polyesters resin, poly-phenylen ethers resin, poly-phenylene sulfides resin, and benzocyclobutene resin It may include one, but is not limited thereto.
  • the display layer DPL may include the light emitting unit EMU of each pixel PXL.
  • the display layer DPL includes the first and second electrodes ELT1 and ELT2 and the first and second electrodes ELT1 and ELT2 disposed in the emission area EA of each pixel PXL.
  • a plurality of light emitting devices LD arranged between the first and second contact electrodes CNE1 and CNE2 connecting the first and second electrodes ELT1 and ELT2 may include
  • the display layer DPL surrounds at least one pattern BNP for protruding one region of each of the first and second electrodes ELT1 and ELT2 in an upper direction, and/or each light emitting region EA.
  • the display layer DPL may further include at least one conductive layer and/or an insulating layer.
  • the display layer DPL may include first and second patterns BNP1 and BNP2 and first and second electrodes ELT1 sequentially disposed and/or formed on the circuit layer PCL. ELT2), a first insulating layer INS1, a bank BNK, light emitting devices LD, a second insulating layer INS2, and first and second contact electrodes CNE1 and CNE2. .
  • the display layer DPL may further include a third insulating layer INS3 .
  • the first and second contact electrodes CNE1 and CNE2 may be disposed on the same layer as shown in FIGS. 7A, 8A, and 8B . In another embodiment, the first and second contact electrodes CNE1 and CNE2 may be separately disposed on different layers as shown in FIG. 7B .
  • the display layer DPL may further include a third insulating layer INS3 interposed between the first and second contact electrodes CNE1 and CNE2 .
  • the third insulating layer INS3 covers the first contact electrode CNE1 , and one end of the third insulating layer INS3 is disposed between the first contact electrode CNE1 and the second contact electrode CNE2 . may be interposed.
  • the position on the cross-section may vary depending on the embodiment.
  • the bank BNK may be formed on the first insulating layer INS1 .
  • the bank BNK may be disposed on the same layer as the first and second patterns BNP1 and BNP2.
  • the bank BNK may be formed integrally or non-integrally with the first and/or second patterns BNP1 and BNP2, and may not overlap or overlap with the first and/or second patterns BNP1 and BNP2. it may not be
  • the first and second patterns BNP1 and BNP2 may be formed on one surface of the base layer BSL on which the circuit layer PCL or the like is formed.
  • the first and second patterns BNP1 and BNP2 protrude in the height direction (eg, the third direction DR3) of the base layer BSL on one surface of the base layer BSL on which the circuit layer PCL is formed.
  • the first and second patterns BNP1 and BNP2 may be disposed under the first and second electrodes ELT1 and ELT2 to overlap with portions of each of the first and second electrodes ELT1 and ELT2, respectively.
  • the first and second electrodes ELT1 and ELT2 may protrude upward in a region overlapping the first and second patterns BNP1 and BNP2.
  • the first and second patterns BNP1 and BNP2 may form a reflective wall structure around the light emitting devices LD, and may be formed as a separate or integrated pattern.
  • the first pattern BNP1 and the second pattern BNP2 may be separated from each other.
  • the first pattern BNP1 is disposed under the first electrode ELT1 to overlap one region of the first electrode ELT1
  • the second pattern BNP2 overlaps one region of the second electrode ELT2 . It may be disposed under the second electrode ELT2 .
  • first and second patterns BNP1 and BNP2 are connected to each other while having openings or grooves corresponding to regions in which the light emitting devices LD are disposed, and the light emitting devices LD are disposed It may be formed in an integrated pattern surrounding the area.
  • the first and second patterns BNP1 and BNP2 may be different parts (or regions) of the integrated pattern.
  • first and second patterns BNP1 and BNP2 are disposed under portions of each of the first and second electrodes ELT1 and ELT2 , regions in which the first and second patterns BNP1 and BNP2 are formed
  • the first and second electrodes ELT1 and ELT2 may protrude upward. Accordingly, the first and second patterns BNP1 and BNP2 together with the first and second electrodes ELT1 and ELT2 may constitute a reflective wall structure.
  • the first and second electrodes ELT1 and ELT2 and/or the first and second patterns BNP1 and BNP2 are formed of a reflective material, or the first and second electrodes ELT1 and ELT2 are formed of a reflective material.
  • ELT2 and/or a reflective layer may be formed on the protruding sidewalls of the first and second patterns BNP1 and BNP2. Accordingly, light emitted from the first and second ends EP1 and EP2 of the light emitting devices LD facing the first and second electrodes ELT1 and ELT2 is more emitted from the front surface of the display panel DP. direction can be induced.
  • the front direction of the display panel DP may include a direction perpendicular to the display panel DP (eg, the third direction DR3), and may also mean a direction belonging to the viewing angle range.
  • the first and second patterns BNP1 and BNP2 to provide upwardly protruding regions of the first and second electrodes ELT1 and ELT2 , the light efficiency of the pixel PXL may be improved.
  • the pixel PXL may not include the first and/or second patterns BNP1 and BNP2.
  • the first and/or second electrodes ELT1 and ELT2 may have a substantially flat surface or may have a concave-convex surface formed with a different thickness for each area.
  • the first and second patterns BNP1 and BNP2 may include an insulating material including at least one inorganic material and/or an organic material.
  • the first and second patterns BNP1 and BNP2 may include at least one inorganic insulating material including silicon nitride (SiN x ), silicon oxide (SiO x ), or silicon oxynitride (SiO x N y ). It may include a layer of inorganic film.
  • the first and second patterns BNP1 and BNP2 may include at least one organic layer including an organic insulating material, or may be formed of a single or multi-layered insulator including organic and inorganic materials. have.
  • a reflective wall may be formed around the light emitting devices LD by the first and second patterns BNP1 and BNP2 and the first and second electrodes ELT1 and ELT2 .
  • the first and second electrodes ELT1 and ELT2 include a reflective electrode layer
  • light emitted from the first and second ends EP1 and EP2 of the light emitting devices LD is the reflective electrode layer.
  • the light may be reflected from and emitted in an upper direction of each pixel PXL.
  • the first and second contact electrodes CNE1 and CNE2 are in contact with the first and second electrodes ELT1 and ELT2 through the openings, respectively, and are electrically connected to the first and second electrodes ELT1 and ELT2, respectively.
  • the first insulating layer INS1 connects the first and second electrodes ELT1 and ELT2 to the first and second contact electrodes CNE1 and CNE2, respectively, as shown in FIGS. 8A and 8B .
  • ) may include third and fourth contact holes CH3 and CH4 for connecting to each other.
  • the first and second contact electrodes CNE1 and CNE2 are formed on the same layer as in the embodiment of FIG. 7A , the first and second contact electrodes CNE1 and CNE2 are simultaneously formed in the same process, or They may be sequentially formed, and the third insulating layer INS3 may be omitted. In this case, the manufacturing process of the pixels PXL may be simplified.
  • the pixel PXL includes first to third contact electrodes CNE1 for stably connecting the first and second light emitting devices LD1 and LD2 between the first to fourth electrodes ELT1 to ELT4. ⁇ CNE3) may be further included.

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Abstract

화소는, 중앙부 및 외곽부를 포함한 발광 영역, 상기 발광 영역을 둘러싸는 비발광 영역, 상기 발광 영역에 서로 이격되어 있는 제1 전극 및 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 사이에 배치된 제1 발광 소자를 포함한다. 상기 제1 전극 및 상기 제2 전극은, 상기 중앙부에서 제1 간격을 두고 서로 이격되고, 상기 외곽부에서 상기 제1 간격보다 큰 제2 간격을 두고 서로 이격된다. 상기 제1 전극과 상기 제2 전극 사이의 간격은 상기 중앙부에서 상기 외곽부로 갈수록 점진적으로 증가한다.

Description

화소 및 이를 포함한 표시 장치
본 발명의 실시예들은 화소 및 이를 포함한 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 발광 소자를 포함한 화소 및 이를 포함한 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 화소는, 중앙부 및 외곽부를 포함한 발광 영역, 상기 발광 영역을 둘러싸는 비발광 영역, 상기 발광 영역에 서로 이격되어 있는 제1 전극 및 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 사이에 배치된 제1 발광 소자를 포함할 수 있다. 상기 제1 전극 및 상기 제2 전극은, 상기 중앙부에서 제1 간격을 두고 서로 이격될 수 있다. 상기 제1 전극 및 상기 제2 전극은, 상기 외곽부에서 상기 제1 간격보다 큰 제2 간격을 두고 서로 이격될 수 있다. 상기 제1 전극과 상기 제2 전극 사이의 간격은 상기 중앙부에서 상기 외곽부로 갈수록 점진적으로 증가할 수 있다.
일 실시예에서, 상기 제1 전극과 상기 제2 전극 사이의 상기 제2 간격은, 상기 외곽부에서 선형적으로 증가할 수 있다.
일 실시예에서, 상기 제1 전극과 상기 제2 전극 사이의 상기 제2 간격은, 상기 외곽부에서 비선형적으로 증가할 수 있다.
일 실시예에서, 상기 제1 전극과 상기 제2 전극 사이의 상기 제2 간격은, 상기 외곽부에서 불연속적으로 변화할 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은, 상기 제1 발광 소자를 기준으로 서로 대칭인 형상을 가질 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극 각각은, 상기 중앙부를 기준으로 서로 대칭인 형상을 가질 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은, 상기 제1 발광 소자를 기준으로 서로 좌우 대칭인 형상을 가질 수 있다. 상기 제1 전극 및 상기 제2 전극 각각은 상기 중앙부를 기준으로 상하 대칭인 형상을 가질 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은, 서로 마주하는 면들에서 사선 형상, 곡선 형상 또는 계단 형상을 가질 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은, 상기 발광 영역에서 제1 방향을 따라 서로 이격될 수 있고, 제2 방향으로 연장될 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은, 상기 중앙부에서 상기 제1 방향을 따라 상기 제1 간격만큼 서로 이격될 수 있다. 상기 제1 전극 및 상기 제2 전극은, 상기 외곽부에서 상기 제1 방향을 따라 상기 제2 간격만큼 서로 이격될 수 있다. 상기 제1 방향에서의 상기 제1 전극과 상기 제2 전극 사이의 간격은 상기 중앙부에서 상기 외곽부로 갈수록 점진적으로 증가할 수 있다.
일 실시예에서, 상기 중앙부는, 상기 제2 방향 상에서 상기 발광 영역의 중앙 지점에 대응하는 영역, 및 상기 중앙 지점으로부터 상기 외곽부를 향해 연장되는 영역을 포함할 수 있다.
일 실시예에서, 상기 제1 전극과 상기 제2 전극 사이의 상기 제1 간격은, 상기 중앙부에서 균일한 거리를 가질 수 있다.
일 실시예에서, 상기 제1 전극과 상기 제2 전극 사이의 상기 제1 간격은, 상기 발광 영역의 상기 중앙 지점으로부터 멀어질수록 점진적으로 증가할 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극은, 각각 서로 마주하는 면을 가지며, 서로 마주하는 면들에서 상기 발광 영역의 상기 중앙 지점을 중심으로 일정한 기울기 또는 곡률을 가질 수 있다. 상기 제1 전극 및 상기 제2 전극은, 연속적으로 증가하는 간격을 두고 서로 이격될 수 있다.
일 실시예에서, 상기 발광 영역은, 상기 외곽부와 상기 비발광 영역의 사이에 위치한 비정렬 영역을 포함할 수 있다. 상기 제1 전극 및 상기 제2 전극은, 상기 비정렬 영역에서 상기 중앙부 및 상기 외곽부에서보다 서로 더 멀리 이격될 수 있다. 상기 제1 전극 및 상기 제2 전극 각각은, 상기 비정렬 영역에서 축소된 폭을 가질 수 있다.
일 실시예에서, 상기 제1 발광 소자는, 상기 제1 전극과 상기 제2 전극의 사이에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 화소는, 상기 발광 영역에서 서로 이격되며 상기 제1 전극 및 상기 제2 전극으로부터 분리된 제3 전극 및 제4 전극, 및 상기 제3 전극과 상기 제4 전극의 사이에 배치된 제2 발광 소자를 더 포함할 수 있다.
일 실시예에서, 상기 제3 전극 및 상기 제4 전극은, 상기 중앙부에서 제3 간격을 두고 서로 이격될 수 있다. 상기 제3 전극 및 상기 제4 전극은, 상기 외곽부에서 상기 제3 간격보다 큰 제4 간격을 두고 서로 이격될 수 있다. 상기 제3 전극과 상기 제4 전극 사이의 간격은 상기 중앙부에서 상기 외곽부로 갈수록 점진적으로 증가할 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 전극 및 상기 제1 발광 소자의 제1 단부를 전기적으로 연결하는 제1 컨택 전극, 상기 제2 전극, 상기 제1 발광 소자의 제2 단부, 상기 제3 전극 및 상기 제2 발광 소자의 제1 단부를 전기적으로 연결하는 제2 컨택 전극, 및 상기 제4 전극 및 상기 제2 발광 소자의 제2 단부를 전기적으로 연결하는 제3 컨택 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역에 배치된 화소를 포함할 수 있다. 상기 화소는, 중앙부 및 외곽부를 포함한 발광 영역, 상기 발광 영역을 둘러싸는 비발광 영역, 상기 발광 영역에 서로 이격되어 있는 제1 전극 및 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 사이에 배치된 제1 발광 소자를 포함할 수 있다. 상기 제1 전극 및 상기 제2 전극은, 상기 중앙부에서 제1 간격을 두고 서로 이격될 수 있다. 상기 제1 전극 및 상기 제2 전극은, 상기 외곽부에서 상기 제1 간격보다 큰 제2 간격을 두고 서로 이격될 수 있다. 상기 제1 전극과 상기 제2 전극 사이의 간격은 상기 중앙부에서 상기 외곽부로 갈수록 점진적으로 증가할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 화소 및 이를 포함한 표시 장치에 의하면, 발광 소자들이 발광 영역의 외곽부에 몰리는 것을 방지할 수 있고, 제1 전극과 제2 전극의 사이에 발광 소자들을 안정적으로 정렬할 수 있다. 이에 따라, 발광 소자들의 활용률을 높이고, 화소의 발광 특성을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 다른 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 4 및 도 5는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도들이다.
도 6a 내지 도 6c는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도들이다.
도 7a 및 도 7b는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 단면도들이다.
도 8a 및 도 8b는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 단면도들이다.
도 9 내지 도 15는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이고, 도 2는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 단면도이다. 예를 들어, 도 1은 본 발명의 일 실시예에 의한 화소의 광원으로서 이용될 수 있는 발광 소자(LD)의 일 예를 나타내고, 도 2는 도 1의 Ⅰ~Ⅰ'선에 따른 발광 소자(LD)의 단면에 대한 일 예를 나타낸다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는, 일 방향을 따라 순차적으로 배치된 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)과, 상기 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)의 외주면(일 예로, 옆면)을 감싸는 절연 피막(INF)을 포함할 수 있다. 발광 소자(LD)는, 제2 반도체층(SCL2) 상에 배치된 전극층(ETL)을 더 포함할 수 있다. 절연 피막(INF)은 전극층(ETL)의 외주면의 적어도 일 부분을 감싸거나 감싸지 않을 수 있다. 실시예에 따라서는 발광 소자(LD)가 제1 반도체층(SCL1)의 일면(일 예로, 하부면) 상에 배치된 다른 전극층을 더 포함할 수도 있다.
일 실시예에서, 발광 소자(LD)는 일 방향을 따라 연장된 막대(또는, 로드) 형상으로 제공되며, 길이(L) 방향(또는, 두께 방향)의 양단에서 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 제1 단부(EP1)는 발광 소자(LD)의 제1 밑면(또는 상부면)일 수 있고, 제2 단부(EP2)는 발광 소자(LD)의 제2 밑면(또는 하부면)일 수 있다.
본 발명의 실시예를 설명함에 있어서, 막대 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(종횡비가 1보다 큰) 로드 형상(rod-like shape) 또는 바 형상(bar-like shape)을 포괄하며, 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및 전극층(ETL)은, 발광 소자(LD)의 제2 단부(EP2)로부터 제1 단부(EP1)의 방향으로, 순차적으로 배치될 수 있다. 예를 들어, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(SCL1)이 배치되고, 발광 소자(LD)의 제1 단부(EP1)에는 전극층(ETL)이 배치될 수 있다. 다른 실시예에서는, 발광 소자(LD)의 제2 단부(EP2)에 적어도 하나의 다른 전극층이 배치될 수도 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형의 도펀트를 포함한 N형 반도체층일 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 도펀트가 도핑된 N형 반도체층일 수 있다. 다만, 제1 반도체층(SCL1)을 구성하는 물질이 이에 한정되는 것은 아니며, 다른 물질로 제1 반도체층(SCL1)을 구성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 변경될 수 있다. 활성층(ACT)은 대략 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다.
활성층(ACT)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 선택적으로 형성될 수 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있다. 다른 실시예에서, 활성층(ACT)은 다른 물질로 형성될 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를, 표시 장치의 화소, 또는 이외의 다른 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 제2 도전형의 반도체층일 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형의 도펀트를 포함한 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 도펀트가 도핑된 P형 반도체층일 수 있다. 다만, 제2 반도체층(SCL2)을 구성하는 물질이 이에 한정되는 것은 아니며, 다른 물질로 제2 반도체층(SCL2)을 형성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이(L) 방향 상에서 서로 다른 길이(또는, 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는, 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 활성층(ACT)은 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다.
전극층(ETL)은 제2 반도체층(SCL2) 상에 배치될 수 있다. 전극층(ETL)은 제2 반도체층(SCL2)을 보호하며, 상기 제2 반도체층(SCL2)을 소정의 전극 또는 배선 등에 원활히 전기적으로 연결하기 위한 컨택 전극일 수 있다. 예를 들어, 전극층(ETL)은 오믹(Ohmic) 컨택 전극 또는 쇼트키(Schottky) 컨택 전극일 수 있다.
본 발명의 실시예들을 설명함에 있어, "연결(또는 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 의미할 수 있다. 이는 직접적 또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결(또는, 접속)을 의미할 수 있다.
전극층(ETL)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(ETL)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 다른 실시예에서, 발광 소자(LD)에서 생성된 빛이 전극층(ETL)을 투과하지 않고 발광 소자(LD)의 외부로 방출되는 경우 전극층(ETL)은 불투명하게 형성될 수도 있다.
일 실시예에서, 전극층(ETL)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 전극층(ETL)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 또는 구리(Cu) 등의 금속, 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질 등을 단독 또는 혼합하여 형성될 수 있다.
절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 각각 전극층(ETL) 및 제1 반도체층(SCL1)을 노출할 수 있다.
발광 소자(LD)의 표면에 절연 피막(INF)이 제공되면, 예를 들어, 절연 피막(INF)이 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및/또는 전극층(ETL)의 외주면을 커버하면, 발광 소자(LD)를 통한 쇼트 결함을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
발광 소자(LD)의 표면에 절연 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 절연 피막(INF)은, 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수도 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다. 일 실시예에서, 소수성 재료를 이용하여 절연 피막(INF) 자체를 소수성막으로 형성하거나, 절연 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다.
절연 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 이에 따라, 활성층(ACT)에서 생성되는 빛이 절연 피막(INF)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 예를 들어, 절연 피막(INF)은, SiO2 또는 다른 실리콘 산화물(SiOx), Si3N4 또는 다른 실리콘 질화물(SiNx), Al2O3 또는 다른 알루미늄 산화물(AlxOy), 및 TiO2 또는 다른 타이타늄 산화물(TixOy) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 실시예들이 이에 한정되지는 않는다.
절연 피막(INF)은 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 절연 피막(INF)은 이중막으로 이루어질 수 있다.
일 실시예에서, 절연 피막(INF)은 적어도 일 영역, 일 예로 상부 영역 및 하부 영역 중 적어도 하나의 영역에서 일부 식각될 수 있다. 절연 피막(INF)은 상기 적어도 하나의 영역에서 라운드진 형태를 가질 수 있으나, 절연 피막(INF)의 형상이 이에 한정되지는 않는다. 예를 들어, 절연 피막(INF)의 상부 영역 및 하부 영역 중 적어도 하나의 영역에서, 상기 절연 피막(INF)이 부분적으로 또는 전체적으로 제거될 수 있다. 이에 따라, 제1 반도체층(SCL1), 제2 반도체층(SCL2), 전극층(ETL) 또는 이외의 다른 전극층(일 예로, 발광 소자(LD)의 제2 단부(EP2)에 배치된 다른 전극층)이 일부 노출될 수 있다.
일 실시예에서, 발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일 정도로 작은 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 횡단면의 폭) 및/또는 길이(L)를 가질 수 있다. 일 예로, 발광 소자(LD)는 대략 수백 나노미터 범위의 직경(D) 및 대략 수 마이크로미터 범위의 길이(L)를 가질 수 있다. 다만, 실시예들에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 광원으로 이용하는 발광 장치의 설계 조건에 따라 발광 소자(LD)의 크기는 변경될 수 있다.
발광 소자(LD)의 구조, 형상 및/또는 종류는 실시예에 따라 변경될 수 있다. 예를 들어, 발광 소자(LD)는 전극층(ETL)을 포함하지 않을 수 있다. 발광 소자(LD)는 제1 반도체층(SCL1)의 일 단부에 배치된 다른 전극층을 더 포함할 수도 있다. 발광 소자(LD)는 코어-쉘 구조로 형성될 수도 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시 장치, 이외에도 광원을 필요로 하는 다른 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 발광 소자들(LD)을 배열하고, 상기 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 평면도이다. 일 예로, 도 3에서는 도 1 및 도 2의 실시예에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서 표시 장치(DD)를 개시하며, 특히 표시 패널(DP)을 중심으로 표시 장치(DD)의 구조를 개시하기로 한다. 예를 들어, 표시 패널(DP)의 각 화소(PXL)는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
도 3에서는 표시 영역(DA)을 중심으로 표시 패널(DP)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부, 배선들 및/또는 패드들이 표시 패널(DP)에 더 제공될 수 있다.
도 3을 참조하면, 표시 패널(DP)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 제공된 화소들(PXL)을 포함할 수 있다.
표시 패널(DP) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NA)을 포함할 수 있다. 표시 영역(DA)은 영상이 표시되는 화면을 포함할 수 있고, 비표시 영역(NA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
표시 패널(DP)은 다양한 형상으로 제공될 수 있다. 일 예로, 표시 패널(DP)은 직사각형의 판상으로 제공될 수 있으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 표시 패널(DP)은 원형 또는 타원형 등의 형상을 가질 수도 있다. 표시 패널(DP)은 각진 모서리 및/또는 곡선형의 모서리를 포함할 수 있다.
편의상, 도 3은 한 쌍의 단변과 한 쌍의 장변을 포함한 직사각형 판 형상의 표시 패널(DP)을 도시하며, 단변의 연장 방향을 제1 방향(DR1)(또는, 제1 방향 축)으로, 장변의 연장 방향을 제2 방향(DR2)(또는, 제2 방향 축)으로, 단변과 장변의 연장 방향에 수직한 방향(일 예로, 표시 패널(DP)의 두께 또는 높이 방향)을 제3 방향(DR3)(또는, 제3 방향 축)으로 표시하기로 한다. 다만, 이는 표시 패널(DP)의 형상에 따라 변경될 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 일 예로, 표시 영역(DA)은 직사각형, 원형 또는 타원형의 형상을 가질 수 있다. 일 실시예에서, 표시 영역(DA)은 표시 패널(DP)의 형상에 부합되는 형상을 가질 수 있으나, 실시예들이 이에 한정되지는 않는다.
베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)은 화소들(PXL)이 배치되는 화소 영역들을 포함할 수 있다.
표시 영역(DA)의 주변에는 비표시 영역(NA)이 배치될 수 있다. 비표시 영역(NA)에는 표시 영역(DA)의 화소들(PXL)에 전기적으로 연결되는 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 적어도 두 종류의 화소들(PXL)이 배치될 수 있다. 서로 인접하게 배치된 서로 다른 색의 화소들(PXL)이, 다양한 색의 빛을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다.
일 실시예에서, 각각의 화소(PXL)는 특정 색의 화소(또는, 서브 화소)로 설정될 수 있고, 상기 특정 색의 빛을 생성하는 발광 소자(LD)를 포함할 수 있다. 다른 실시예에서, 적어도 일부의 화소들(PXL)은 제1 색의 빛을 생성하는 발광 소자(LD)를 포함할 수 있고, 상기 화소(PXL)의 상부에 제1 색의 빛을 제2 색의 빛으로 변환하는 광 변환층이 배치될 수 있다. 이에 따라, 상기 적어도 일부의 화소들(PXL)을 이용하여 제2 색의 빛을 생성할 수 있다.
화소(PXL)는 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은, 도 1 및 도 2의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노미터 스케일 내지 마이크로미터 스케일의 크기를 가지는 막대형 발광 소자(LD)를 포함할 수 있다. 다양한 종류의 발광 소자가 화소(PXL)의 광원으로 이용될 수 있다. 예를 들어, 다른 실시예에서는 각 화소(PXL)의 광원은 코어-쉘 구조의 발광 소자로 구성될 수도 있다.
화소(PXL)는 이하에서 설명할 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)는 후술할 실시예들 중 어느 하나를 적용한 구조 또는 적어도 두 개의 실시예들을 결합한 구조를 가질 수 있다.
화소(PXL)는 능동형 화소일 수 있으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 수동형 화소일 수도 있다.
도 4 및 도 5는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도들이다. 예를 들어, 도 4 및 도 5는 서로 다른 구조의 발광 유닛(EMU)을 포함한 화소들(PXL)을 나타낸다.
실시예에 따라, 도 4 및 도 5에 도시된 각각의 화소(PXL)는 도 3의 표시 영역(DA)에 배치된 화소들(PXL) 중 어느 하나일 수 있다. 일 실시예에서, 표시 영역(DA)에 배치된 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4 및 도 5를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광 유닛(EMU)을 포함한다. 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 발광 유닛(EMU)의 사이에 전기적으로 연결될 수 있다. 화소 회로(PXC)는 해당 화소(PXL)의 주사선(SL) 및 데이터선(DL)에 전기적으로 연결되어, 상기 주사선(SL) 및 데이터선(DL)으로부터 공급되는 주사 신호 및 데이터 신호에 대응하여 발광 유닛(EMU)의 동작을 제어할 수 있다. 화소 회로(PXC)는 센싱 신호선(SSL) 및 센싱선(SENL)에 전기적으로 더 연결될 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원(VDD)과 발광 유닛(EMU)의 제1 전극(ELT1) 사이에 전기적으로 연결될 수 있다. 그리고, 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(EMU)으로 공급되는 구동 전류를 제어할 수 있다. 제1 트랜지스터(M1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(BML: Bottom Metal Layer)("하부 전극", "백 게이트 전극" 또는 "하부 차광층"이라고도 함)을 포함할 수 있다. 제1 트랜지스터(M1)의 게이트 전극과 하부 금속층(BML)은 절연층을 사이에 두고 서로 중첩될 수 있다. 일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극, 일 예로 소스 전극(또는, 드레인 전극)에 전기적으로 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 화소(PXL)의 구동 시에 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 일 예로, 하부 금속층(BML)을 제1 트랜지스터(M1)의 소스 전극에 전기적으로 연결하여 소스-싱크 기술을 적용할 수 있다. 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 금속층(BML)을 배치할 경우, 하부 금속층(BML)이 차광 패턴의 역할을 하면서 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다. 다만, 실시예들에서 하부 금속층(BML)의 기능 및/또는 활용 방식이 이에 한정되지는 않는다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 전기적으로 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 전기적으로 연결될 수 있다. 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 주사 신호가 공급되는 기간 동안 턴-온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다. 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 전기적으로 연결될 수 있고, 다른 전극은 제1 트랜지스터(M1)의 제2 전극에 연결될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압으로 충전될 수 있다.
제3 트랜지스터(M3)는 제1 트랜지스터(M1)의 제2 전극(및/또는 발광 유닛(EMU)의 제1 전극(ELT1))과 센싱선(SENL)의 사이에 전기적으로 연결될 수 있다. 제3 트랜지스터(M3)의 게이트 전극은 센싱 신호선(SSL)에 전기적으로 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 신호선(SSL)에 공급되는 센싱 신호에 따라 제1 트랜지스터(M1)의 제2 전극에 인가된 전압 값을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 전달된 전압 값은 외부 회로(일 예로, 타이밍 제어부)에 제공될 수 있고, 상기 외부 회로는 제공된 전압 값에 기초하여 각 화소(PXL)의 특성 정보(일 예로, 제1 트랜지스터(M1)의 문턱 전압)를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL)의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
도 4 및 도 5에서는 화소 회로(PXC)에 포함되는 트랜지스터들을 모두 N형 트랜지스터들로 도시하였으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다.
화소(PXL)의 구조 및 구동 방식은 실시예들에서 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 4 및 도 5에 도시된 실시예 외에도, 다른 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
일 예로, 화소 회로(PXC)는 제3 트랜지스터(M3)를 포함하지 않을 수 있다. 화소 회로(PXC)는 제1 트랜지스터(M1)의 문턱 전압 등을 보상하기 위한 보상 트랜지스터, 제1 노드(N1) 및/또는 발광 유닛(EMU)의 제1 전극(ELT1)의 전압을 초기화하기 위한 초기화 트랜지스터, 발광 유닛(EMU)으로 구동 전류가 공급되는 기간을 제어하기 위한 발광 제어 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 더 포함할 수도 있다.
또 다른 실시예에서, 화소(PXL)가 수동형 발광 표시 장치의 화소일 경우, 화소 회로(PXC)는 생략될 수 있다. 발광 유닛(EMU)은 주사선(SL), 데이터선(DL), 제1 전원선(PL1), 제2 전원선(PL2), 및/또는 이외의 다른 신호선이나 전원선 등에 직접 연결될 수 있다.
발광 유닛(EMU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 전압들은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다.
일 실시예에서, 발광 유닛(EMU)은, 도 4에 도시된 바와 같이 서로 병렬로 전기적으로 연결된 발광 소자들(LD)을 포함할 수 있다.
도 4를 참조하면, 발광 유닛(EMU)은, 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 제1 전극(ELT1)은 화소 회로(PXC) 및/또는 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 전기적으로 연결될 수 있고, 제2 전극(ELT2)은 제2 전원선(PL2)을 경유하여 제2 전원(VSS)에 전기적으로 연결될 수 있다. 각각의 발광 소자(LD)는, 제1 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 전기적으로 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 제2 전극(ELT2)을 통해 제2 전원(VSS)에 전기적으로 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬로 전기적으로 연결될 수 있다.
다른 실시예에서, 발광 유닛(EMU)은, 직렬 또는 직-병렬로 전기적으로 연결된 발광 소자들(LD)을 포함할 수도 있다. 일 예로, 발광 유닛(EMU)은, 도 5에 도시된 바와 같이 두 개의 직렬 단들에 나뉘어 전기적으로 연결된 발광 소자들(LD)을 포함할 수 있다.
도 5를 참조하면, 발광 유닛(EMU)은, 적어도 하나의 제1 발광 소자(LD1)를 포함한 제1 직렬 단, 및 적어도 하나의 제2 발광 소자(LD2)를 포함한 제2 직렬 단을 포함할 수 있다.
제1 직렬 단은, 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 예를 들어, 제1 직렬 단은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 서로 병렬로 전기적으로 연결된 제1 발광 소자들(LD1)을 포함할 수 있다.
제1 전극(ELT1)은 화소 회로(PXC) 및/또는 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 전기적으로 연결될 수 있고, 제2 전극(ELT2)은 제2 직렬 단 및/또는 제2 전원선(PL2)을 경유하여 제2 전원(VSS)에 전기적으로 연결될 수 있다. 각각의 제1 발광 소자(LD1)는 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 전기적으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 전극(ELT1)에 전기적으로 연결될 수 있고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
제2 직렬 단은, 제3 전극(ELT3) 및 제4 전극(ELT4)과, 제3 및 제4 전극들(ELT3, ELT4)의 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 예를 들어, 제2 직렬 단은 제3 및 제4 전극들(ELT3, ELT4)의 사이에 서로 병렬로 전기적으로 연결된 제2 발광 소자들(LD2)을 포함할 수 있다.
제3 전극(ELT3)은 제2 전극(ELT2)에 일체 또는 비일체로 연결될 수 있고, 제2 및 제3 전극들(ELT2, ELT3)은 제1 직렬 단과 제2 직렬 단을 연결하는 하나의 중간 전극(IET)을 구성할 수 있다. 제4 전극(ELT4)은 제2 전원선(PL2)을 경유하여 제2 전원(VSS)에 전기적으로 연결될 수 있다. 각각의 제2 발광 소자(LD2)는 제3 및 제4 전극들(ELT3, ELT4)의 사이에 순방향으로 전기적으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제3 전극(ELT3)에 전기적으로 연결될 수 있고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제4 전극(ELT4)에 전기적으로 연결될 수 있다.
각각의 발광 유닛(EMU)을 구성하는 직렬 단의 개수는 실시예에 따라 변경될 수 있다. 예를 들어, 발광 유닛(EMU)은 세 개 이상의 직렬 단들에 나뉘어 서로 전기적으로 연결된 발광 소자들(LD)을 포함할 수도 있다.
실시예들에서, 발광 유닛(EMU)은 적어도 하나의 직렬 단을 포함할 수 있다. 각각의 직렬 단은, 한 쌍의 전극들과, 상기 한 쌍의 전극들의 사이에 순방향으로 전기적으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 발광 유닛(EMU)을 구성하는 직렬 단의 개수, 및 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다. 일 예로, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있다.
발광 유닛(EMU)의 첫 번째 전극, 일 예로 제1 전극(ELT1)은 상기 발광 유닛(EMU)의 애노드 전극일 수 있다. 발광 유닛(EMU)의 마지막 전극, 일 예로 제2 전극(ELT2) 또는 제4 전극(ELT4)은 상기 발광 유닛(EMU)의 캐소드 전극일 수 있다.
도 4의 실시예에서와 같이 발광 소자들(LD)을 병렬로만 전기적으로 연결할 경우, 화소(PXL)의 구조를 단순화할 수 있다. 도 5의 실시예에서와 같이 발광 소자들(LD)을 직-병렬(또는, 직렬)로 전기적으로 연결할 경우, 동일 개수의 발광 소자들(LD)을 병렬로만 전기적으로 연결하는 실시예(일 예로, 도 4의 실시예)에 비해 전력 효율을 향상시킬 수 있다. 발광 소자들(LD)을 직렬 또는 직-병렬로 전기적으로 연결한 화소(PXL)에서는, 일부의 직렬 단에서 쇼트 결함 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 어느 정도의 휘도를 표현할 수 있기 때문에, 화소(PXL)의 암점 불량 가능성을 낮출 수 있다.
도 4 및 도 5는 발광 소자들(LD)을 병렬 또는 직-병렬로 전기적으로 연결한 실시예들을 도시하였으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 발광 유닛(EMU)이 서로 직렬로만 전기적으로 연결된 발광 소자들(LD)을 포함할 수도 있다.
제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 전기적으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)(또는, 광원부)을 구성할 수 있다.
발광 소자들(LD)은, 해당 화소 회로(PXC)를 통해 구동 전류가 공급되는 경우에, 상기 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 구동 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도를 표현할 수 있게 된다.
일 실시예에서, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 적어도 하나의 직렬 단에는, 역방향으로 배열되거나, 적어도 일 단부가 플로우팅된 적어도 하나의 비유효 발광 소자가 더 전기적으로 연결되어 있을 수 있다. 비유효 발광 소자는, 한 쌍의 전극들의 사이에 순방향의 구동 전압이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 실질적으로 비발광 상태를 유지할 수 있다.
도 6a 내지 도 6c는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도들이다. 예를 들어, 도 6a 내지 도 6c는 제1 및 제2 전극들(ELT1, ELT2)과 제1 및 제2 컨택 전극들(CNE1, CNE2) 사이의 연결 구조와 관련하여 서로 다른 실시예들을 나타낸다.
도 6a 내지 도 6c에서는 화소(PXL)의 발광 유닛(EMU)을 중심으로 상기 화소(PXL)의 구조를 도시하기로 한다. 일 예로, 도 6a 내지 도 6c에서는 도 4의 실시예에서와 같이 제1 전극(ELT1) 및 제2 전극(ELT2)과 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 전기적으로 연결된 발광 소자들(LD)을 포함한 발광 유닛(EMU)의 실시예적 구조를 도시하기로 한다.
도 6a 내지 도 6c는 각각의 발광 유닛(EMU)이, 제1 및 제2 컨택홀들(CH1, CH2)을 통해, 소정의 전원선(일 예로, 제1 및/또는 제2 전원선들(PL1, PL2)), 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자) 및/또는 신호선(일 예로, 주사선(SL) 및/또는 데이터선(DL))에 전기적으로 연결되는 실시예를 나타낸다. 다만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 각 화소(PXL)의 제1 및 제2 전극들(ELT1, ELT2) 중 적어도 하나가, 컨택홀 및/또는 중간 배선 등을 경유하지 않고 전원선 및/또는 신호선에 직접적으로 연결될 수도 있다.
도 6a 내지 도 6c를 참조하면, 화소(PXL)는 각각의 화소 영역(PXA)에 제공될 수 있다. 화소 영역(PXA)은, 해당 화소(PXL)를 구성하기 위한 회로 소자들이 배치되는 화소 회로 영역과, 상기 화소(PXL)의 발광 유닛(EMU)이 배치되는 발광 영역(EA)을 포함할 수 있다.
화소 영역(PXA)은, 발광 영역(EA)과 상기 발광 영역(EA)을 둘러싸는 비발광 영역(NEA)을 포함할 수 있고, 비발광 영역(NEA)을 사이에 개재하고 발광 영역(EA)으로부터 이격된 분리 영역(SPA)을 더 포함할 수 있다. 비발광 영역(NEA)에는 뱅크(BNK)가 제공되며, 발광 영역(EA) 및/또는 분리 영역(SPA)에는 뱅크(BNK)가 제공되지 않을 수 있다.
발광 영역(EA)은 각 화소(PXL)의 발광 유닛(EMU)을 구성하는 적어도 하나의 발광 소자(LD)가 공급 및 정렬되는 영역일 수 있다. 이하에서는 각각의 발광 영역(EA)에 발광 소자들(LD)이 제공되는 것으로 가정하여 각 실시예를 설명하기로 한다.
발광 영역(EA)에는, 발광 소자들(LD)에 전기적으로 연결되는 전극들(일 예로, 제1 및 제2 전극들(ELT1, ELT2), 및/또는 제1 및 제2 컨택 전극들(CNE1, CNE2)) 또는 상기 전극들의 일 영역이 배치될 수 있다. 일 실시예에서, 발광 영역(EA)은 뱅크(BNK)에 의해 둘러싸일 수 있다.
화소(PXL)는, 발광 영역(EA)에 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치 및/또는 정렬된 발광 소자들(LD)을 포함할 수 있다. 여기서, 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치 및/또는 정렬된다고 함은, 평면 상에서 보았을 때, 발광 소자들(LD) 각각의 적어도 일 영역이 제1 및 제2 전극들(ELT1, ELT2) 사이의 영역에 위치함을 의미할 수 있다.
화소(PXL)는, 발광 소자들(LD)의 제1 단부들(EP1) 및 제2 단부들(EP2)에 전기적으로 연결되는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 더 포함할 수 있다. 화소(PXL)는 적어도 하나의 다른 전극, 도전 패턴 및/또는 절연 패턴 등을 더 포함할 수 있다. 일 예로, 화소(PXL)는 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 영역과 중첩되도록 제1 및 제2 전극들(ELT1, ELT2)의 하부에 배치되는 적어도 하나의 패턴(일 예로, 도 7a 내지 도 8b의 제1 및 제2 패턴들(BNP1, BNP2)) 등을 더 포함할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은, 각각의 발광 영역(EA)에서 제1 방향(DR1)을 따라 서로 이격될 수 있고, 각각이 제2 방향(DR2)을 따라 연장될 수 있다. 제1 방향(DR1) 및 제2 방향(DR2)은 서로 교차하는(일 예로, 직교하는) 방향들일 수 있다. 일 실시예에서, 제1 방향(DR1)은 표시 영역(DA)의 가로 방향(또는, 행 방향)일 수 있고, 제2 방향(DR2)은 표시 영역(DA)의 세로 방향(또는, 열 방향)일 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 전극들(ELT1, ELT2)은 다양한 형상 및/또는 크기를 가질 수 있다. 도 6a 내지 도 6c에서는 각각의 발광 영역(EA)에 하나의 제1 전극(ELT1) 및 하나의 제2 전극(ELT2)이 배치되는 실시예를 개시하였지만, 각각의 화소(PXL)에 배치되는 제1 및 제2 전극들(ELT1, ELT2)의 개수는 변경될 수 있다.
하나의 화소(PXL) 내에 제1 전극들(ELT1)이 배치될 경우, 상기 제1 전극들(ELT1)은 서로 일체 또는 비일체로 전기적으로 연결될 수 있다. 유사하게, 하나의 화소(PXL) 내에 제2 전극들(ELT2)이 배치될 경우, 상기 제2 전극들(ELT2)은 서로 일체 또는 비일체로 전기적으로 연결될 수 있다.
일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2)은, 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬되는 발광 소자 정렬 영역에서, 서로 대칭인 형상을 가질 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 적어도 발광 영역(EA)에서 발광 소자들(LD)을 사이에 두고 서로 좌우 대칭(일 예로, 가로 대칭)인 형상을 가질 수 있다.
일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2) 각각은 발광 영역(EA)의 중앙부(CEA)를 중심으로 대칭인 형상을 가질 수 있다. 예를 들어, 발광 영역(EA)은 제2 방향(DR2) 상에서 중앙부(CEA)와 외곽부들(OEA)을 포함할 수 있고, 제1 및 제2 전극들(ELT1, ELT2) 각각은 중앙부(CEA)를 중심으로 상하 대칭(일 예로, 세로 대칭)인 형상을 가질 수 있다. 외곽부들(OEA)은 제2 방향(DR2) 상에서 중앙부(CEA)의 양측에 위치하는 제1 및 제2 외곽부들(OEA1, OEA2)을 포함할 수 있다. 예를 들어, 외곽부들(OEA)은, 중앙부(CEA)의 상단에 위치한 제1 외곽부(OEA1)와, 중앙부(CEA)의 하단에 위치한 제2 외곽부(OEA2)를 포함할 수 있다.
제1 전극(ELT1) 및/또는 제2 전극(ELT2)은 화소(PXL)별로 분리된 패턴을 가지거나, 복수의 화소들(PXL)에서 공통으로 연결되는 패턴을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은, 해당 발광 영역(EA)의 외곽에 위치한 분리 영역(SPA)에서 끊어질 수 있다. 다른 실시예에서, 제1 및 제2 전극들(ELT1, ELT2) 중 적어도 하나의 전극은 발광 영역(EA)의 내부에서 끊어진 독립된 패턴을 가질 수 있다. 일 예로, 제1 전극(ELT1)이 발광 영역(EA)의 내부에서 끊어지거나, 제1 및 제2 전극들(ELT1, ELT2) 모두가 발광 영역(EA)의 내부에서 끊어질 수 있다. 다른 예로, 제1 전극(ELT1)이 분리 영역(SPA)에서 끊어지거나, 제1 및 제2 전극들(ELT1, ELT2) 모두가 분리 영역(SPA)에서 끊어질 수 있다. 또 다른 실시예에서, 제1 전극(ELT1)은 분리 영역(SPA) 또는 발광 영역(EA)의 내부에서 끊어진 독립된 패턴을 가지고, 제2 전극(ELT2)은 일 단부가 제1 방향(DR1) 또는 제2 방향(DR2)을 따라 연장되어 상기 제1 방향(DR1) 또는 제2 방향(DR2) 상에서 이웃한 다른 화소(PXL)의 제2 전극(ELT2)에 일체로 연결될 수 있다. 제1 및 제2 전극들(ELT1, ELT2) 중 적어도 하나의 전극은, 화소(PXL)별로 분리된 패턴을 가질 수 있다.
화소(PXL)를 형성하는 공정, 일 예로 발광 소자들(LD)의 정렬이 완료되기 이전의 공정에서는, 표시 영역(DA)에 배치된 화소들(PXL)의 제1 전극들(ELT1)이 서로 연결되어 있을 수 있고, 상기 화소들(PXL)의 제2 전극들(ELT2)이 서로 연결되어 있을 수 있다. 예를 들어, 발광 소자들(LD)의 정렬이 완료되기 이전에, 화소들(PXL)의 제1 전극들(ELT1)은 서로 일체 또는 비일체로 전기적으로 연결되어 제1 정렬 배선을 구성할 수 있고, 화소들(PXL)의 제2 전극들(ELT2)은 서로 일체 또는 비일체로 전기적으로 연결되어 제2 정렬 배선을 구성할 수 있다.
제1 정렬 배선 및 제2 정렬 배선은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 신호(또는, 제1 정렬 전압) 및 제2 정렬 신호(또는, 제2 정렬 전압)를 공급받을 수 있다. 일 예로, 제1 및 제2 정렬 배선들 중 어느 하나는 교류 형태의 정렬 신호를 공급받고, 다른 하나는 일정한 전압 레벨을 가지는 정렬 전압(일 예로, 접지 전압)을 공급받을 수 있다.
발광 소자들(LD)의 정렬 단계에서 제1 및 제2 정렬 배선들은 서로 다른 정렬 신호들을 공급받을 수 있다. 이에 따라, 제1 및 제2 정렬 배선들의 사이에 전계가 형성되어 각각의 발광 영역(EA)에 공급된 발광 소자들(LD)이 제1 및 제2 정렬 배선들의 사이에 정렬할 수 있게 된다. 발광 소자들(LD)의 정렬이 완료된 이후에는, 적어도 제1 정렬 배선을 분리 영역(SPA) 등에서 끊어서 각각의 제1 전극들(ELT1)로 분리함으로써, 화소들(PXL)을 개별 구동이 가능한 형태로 형성할 수 있다.
제1 전극(ELT1)은 제1 컨택홀(CH1)을 통해 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제1 전원선(PL1)) 및/또는 신호선(일 예로, 주사선(SL), 데이터선(DL) 또는 제어선)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 전극(ELT1)은 전원선 또는 신호선에 직접 연결될 수도 있다.
일 실시예에서, 제1 전극(ELT1)은 제1 컨택홀(CH1)을 통해 그 하부에 배치된 회로 소자에 전기적으로 연결되고 상기 회로 소자를 통해 제1 배선에 전기적으로 연결될 수 있다. 상기 제1 배선은 제1 전원(VDD)을 공급하기 위한 제1 전원선(PL1)일 수 있으나, 이에 한정되지는 않는다.
제2 전극(ELT2)은 제2 컨택홀(CH2)을 통해 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(SL), 데이터선(DL) 또는 제어선)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제2 전극(ELT2)은 전원선 또는 신호선에 직접 연결될 수도 있다.
일 실시예에서, 제2 전극(ELT2)은 제2 컨택홀(CH2)을 통해, 그 하부에 배치된 제2 배선에 전기적으로 연결될 수 있다. 상기 제2 배선은 제2 전원(VSS)을 공급하기 위한 제2 전원선(PL2)일 수 있으나, 실시예들이 이에 한정되지는 않는다.
제1 및 제2 컨택홀들(CH1, CH2) 각각은, 뱅크(BNK)와 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 도 6a 내지 도 6c에 도시된 바와 같이 제1 및 제2 컨택홀들(CH1, CH2)은 발광 영역(EA)과 분리 영역(SPA)의 사이의 비발광 영역(NEA)에 배치되며, 뱅크(BNK)와 중첩될 수 있다. 다른 실시예에서, 제1 및 제2 컨택홀들(CH1, CH2) 중 적어도 하나는 발광 영역(EA) 또는 분리 영역(SPA) 내에 배치될 수도 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은, 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 전극(ELT1)은 반사성 도전 물질을 포함한 적어도 한 층의 반사 전극층을 포함하며, 이외에도 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 더 포함할 수 있다. 유사하게, 제2 전극(ELT2)은 반사성 도전 물질을 포함한 적어도 한 층의 반사 전극층을 포함하며, 이외에도 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 더 포함할 수 있다. 상기 반사성 도전 물질은 가시광선 파장 대역에서의 반사율이 큰 금속, 일 예로 알루미늄(Al), 금(Au) 및 은(Ag)을 비롯한 적어도 하나의 금속을 포함할 수 있으나, 실시예들이 이에 한정되지는 않는다.
발광 소자들(LD)은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 배치및/또는 정렬될 수 있다. 예를 들어, 발광 소자들(LD)은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 병렬로 배열될 수 있다. 일 예로, 각각의 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 제1 방향(DR1)으로 정렬되어, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다.
도 6a 내지 도 6c에서는 발광 소자들(LD)이 모두 제1 방향(DR1)으로 균일하게 정렬된 것으로 도시하였으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에서 제1 및 제2 방향들(DR1, DR2)에 대하여 기울어진 사선 방향 등으로 배열될 수도 있다.
실시예에 따라, 각각의 발광 소자(LD)는, 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노미터 스케일 내지 마이크로미터 스케일 정도로 작은 크기의, 발광 소자일 수 있으나, 실시예들이 이에 한정되지는 않는다. 각각의 발광 소자(LD)는 도 1 및 도 2에 도시된 바와 같은, 로드형의 발광 소자일 수 있으나, 실시예들이 이에 한정되지는 않는다.
각각의 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 제1 단부(EP1)는 제1 전극(ELT1)에 인접하도록 배치되고, 제2 단부(EP2)는 제2 전극(ELT2)이 인접하도록 배치될 수 있다. 예를 들어, 제1 단부(EP1)를 향해 배치되고, 제2 단부(EP2)는 제2 전극(ELT2)을 향해 배치될 수 있다. 제1 단부(EP1)는 제1 전극(ELT1)과 중첩되거나 중첩되지 않을 수 있다. 제2 단부(EP2)는 제2 전극(ELT2)과 중첩되거나 중첩되지 않을 수 있다.
각각의 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 전기적으로 연결될 수 있다.
일 실시예에서, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있고, 상기 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
예를 들어, 제1 컨택 전극(CNE1)은 도 6a에 도시된 바와 같이 발광 소자들(LD)이 배열된 영역의 주변 영역(일 예로, 발광 소자들(LD)의 제1 단부들(EP1)에 인접한 AR1 영역) 등에서 제1 전극(ELT1)에 접촉되어 상기 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 다른 예에서, 제1 컨택 전극(CNE1)은 도 6b 및 도 6c에 도시된 바와 같이 발광 영역(EA) 및/또는 분리 영역(SPA) 등에 위치한 적어도 하나의 제3 컨택홀(CH3)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 도 6c에 도시된 바와 같이 제3 컨택홀(CH3)이 분리 영역(SPA)에 위치할 경우, 제1 컨택 전극(CNE1)은 발광 영역(EA)으로부터 비발광 영역(NEA)을 지나 분리 영역(SPA)으로 연장될 수 있다.
제2 컨택 전극(CNE2)은 도 6a에 도시된 바와 같이 발광 소자들(LD)이 배열된 영역의 주변 영역(일 예로, 발광 소자들(LD)의 제2 단부들(EP2)에 인접한 AR2 영역) 등에서 제2 전극(ELT2)에 접촉되어 상기 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다른 예에서, 제2 컨택 전극(CNE2)은 도 6b 및 도 6c에 도시된 바와 같이 발광 영역(EA) 및/또는 분리 영역(SPA) 등에 위치한 적어도 하나의 제4 컨택홀(CH4)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 도 6c에 도시된 바와 같이 제4 컨택홀(CH4)이 분리 영역(SPA)에 위치할 경우, 제2 컨택 전극(CNE2)은 발광 영역(EA)으로부터 비발광 영역(NEA)을 지나 분리 영역(SPA)으로 연장될 수 있다.
다른 실시예에서, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 전극(ELT1)에 직접적으로 연결되고, 상기 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 전극(ELT2)에 직접적으로 연결될 수도 있다. 또 다른 실시예에서는 발광 소자들(LD)의 제1 및/또는 제2 단부들(EP1, EP2)이, 제1 및/또는 제2 컨택 전극들(CNE1, CNE2)에만 연결되고, 제1 및/또는 제2 전극들(ELT1, ELT2)에는 연결되지 않을 수 있다. 발광 소자들(LD)의 제1 및/또는 제2 단부들(EP1, EP2)이, 제1 및/또는 제2 컨택 전극들(CNE1, CNE2)에만 연결만 경우, 제1 및/또는 제2 컨택 전극들(CNE1, CNE2)이 제1 및/또는 제2 전극들(ELT1, ELT2)을 대신하여 각각의 화소 전극(들)을 구성할 수 있다.
발광 소자들(LD)은 용액 내에 분산된 형태로 준비되어, 잉크젯 방식, 슬릿 코팅 방식 또는 다른 방식을 통해 각 화소(PXL)의 발광 영역(EA)에 공급될 수 있다. 예를 들어, 발광 소자들(LD)은 휘발성 용매에 섞여 각각의 발광 영역(EA)에 공급될 수 있다. 이때, 화소들(PXL)의 제1 및 제2 전극들(ELT1, ELT2)(또는, 제1 및 제2 정렬 배선들)에 정렬 신호들을 인가하여 전기장을 형성하게 되면, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 건조 공정 등을 진행하여 용매를 제거할 수 있다.
일 실시예에서, 발광 소자들(LD)이 보다 특정 방향으로 정렬될 수 있도록 발광 소자들(LD)을 편향 정렬할 수 있다. 예를 들어, 발광 소자들(LD)의 정렬 단계에서 각각의 발광 영역(EA)에 공급된 발광 소자들(LD) 중 보다 많은 개수 및/또는 비율의 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 전기적으로 연결될 수 있도록 정렬 신호들을 조정하거나 자기장을 형성함으로써 발광 소자들(LD)의 정렬 방향을 제어할 수 있다. 일 예로, 발광 소자들(LD)의 제1 단부들(EP1)이 보다 제1 전극(ELT1)(또는, 제1 전극(ELT1)으로 분리되기 이전의 제1 정렬 배선)을 향하고, 발광 소자들(LD)의 제2 단부들(EP2)이 보다 제2 전극(ELT2)(또는, 제2 전극(ELT2)으로 분리되기 이전의 제2 정렬 배선)을 향하도록 발광 소자들(LD)을 편향 정렬할 수 있다. 발광 소자들(LD)이 정렬된 이후, 용매를 제거하기 위한 건조 공정 등을 진행할 수 있다. 이와 같이 원하는 방향에 맞춰 발광 소자들(LD)을 정렬할 경우, 각각의 발광 영역(EA)에 공급된 발광 소자들(LD)의 활용률을 높일 수 있다. 이에 따라, 화소(PXL)의 제조 비용을 절감하고, 휘도를 개선할 수 있다.
제1 및 제2 전극들(ELT1, ELT2)(또는, 제1 및 제2 정렬 배선들)에 교류(AC: alternating current) 신호를 포함한 정렬 신호들을 인가하여 발광 소자들(LD)을 정렬할 경우, ACEO(AC electro-osmosis) 효과에 따른 용매 유동에 의해 발광 소자들(LD)이 발광 영역(EA)의 외곽부들(OEA)로 몰리거나 정렬된 위치에서 이탈할 수 있다. 이에 따라, 발광 소자들(LD)의 정렬 특성 및 활용도가 저하되고, 화소(PXL)의 발광 특성 및 광 효율이 저하될 수 있다.
본 실시예에서는, 발광 영역(EA)의 외곽부들(OEA)(일 예로, 제1 및 제2 외곽부들(OEA1, OEA2))에서, 중앙부(CEA)에 비해 제1 및 제2 전극들(ELT1, ELT2) 사이의 간격을 넓힘으로써, 발광 소자들(LD)의 정렬 단계에서 외곽부들(OEA)에 형성되는 전기장의 세기를 중앙부(CEA)에 비해 약화시킬 수 있다. 이에 따라, ACEO 효과에 의한 용매의 유동을 저감 또는 최소화하며, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지 또는 최소화할 수 있다. 상술한 실시예에 의하면, 발광 영역(EA)의 중앙부(CEA)에 정렬되는 발광 소자들(LD)의 비율이 높아져 발광 소자들(LD)의 정렬 특성 및 활용도가 향상될 수 있고, 화소(PXL)의 발광 특성 및 광 효율이 개선될 수 있다.
본 실시예에 의한 화소(PXL)에 있어서, 발광 영역(EA)은, 제2 방향(DR2)을 기준으로, 중앙부(CEA)와 상기 중앙부(CEA)의 양측에 위치한 제1 및 제2 외곽부들(OEA1, OEA2)을 포함할 수 있다. 실시예에 따라, 중앙부(CEA)는 제2 방향(DR2) 상에서 발광 영역(EA)의 중앙 지점(CP)에 대응하는 영역을 포함하며, 상기 중앙 지점(CP)으로부터 양측으로 소정 길이(또는, 거리)에 해당하는 구간의 영역을 포함할 수 있다. 일 예로, 중앙부(CEA)는 제2 방향(DR2) 상에서의 중앙 지점(CP)으로부터, 제1 및 제2 외곽부들(OEA1, OEA2)을 향해 소정 거리만큼 연장된 영역을 포함할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EA)의 중앙부(CEA)와 비교하여, 외곽부들(OEA)에서 상이한 간격(또는, 거리)만큼 서로 이격될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EA)의 중앙부(CEA)에서 제1 간격(d1)을 두고 서로 이격되고, 발광 영역(EA)의 외곽부들(OEA)에서 제1 간격(d1)보다 큰 간격을 두고 서로 이격될 수 있다. 발광 영역(EA)의 외곽부들(OEA)에서, 제1 전극(ELT1) 및 제2 전극(ELT2)은 중앙부(CEA)로부터 멀어질수록 점진적으로 증가하는 간격(또는, 거리)을 두고 서로 이격될 수 있다. 발광 영역(EA)의 외곽부들(OEA)에서, 제1 전극(ELT1) 및 제2 전극(ELT2) 사이의 간격(또는, 거리)은 연속적으로 변화되거나, 불연속적으로 변화(일 예로, 단계적으로 변화)될 수 있다.
일 예로, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EA)의 중앙부(CEA)에서 제1 방향(DR1)을 따라 제1 간격(d1)(또는, 제1 거리)만큼 서로 이격될 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EA)의 외곽부들(OEA)에서 제1 방향(DR1)을 따라 제1 간격(d1)보다 큰 간격만큼 서로 이격될 수 있다.
일 실시예에서, 제1 간격(d1)은 일정한 값으로 유지될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EA)의 중앙부(CEA)에서 균일한 제1 간격(d1)만큼 서로 이격될 수 있다.
발광 영역(EA)의 외곽부들(OEA)에서, 제1 방향(DR1)에서의 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 거리는, 제1 및 제2 전극들(ELT1, ELT2)이 중앙부(CEA)로부터 멀어질수록 점진적으로 증가할 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EA)의 외곽부들(OEA)에서 선형적 및/또는 연속적으로 증가하는 간격(또는, 거리)만큼 서로 이격될 수 있다. 일 예로, 제1 전극(ELT1) 및 제2 전극(ELT2)은, 발광 영역(EA)의 외곽부들(OEA)에서 서로 마주하는 각각의 면들이 사선 형상을 가지며, 중앙부(CEA)에서 멀어질수록 점진적으로 증가하는 간격만큼 서로 이격될 수 있다.
발광 소자들(LD)의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에는 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 제공될 수 있다. 이에 따라, 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 안정적으로 연결할 수 있다.
제1 컨택 전극(CNE1)은, 발광 소자들(LD)의 제1 단부들(EP1) 및 제1 전극(ELT1) 상에 배치될 수 있고, 발광 소자들(LD)의 제1 단부들(EP1)과 제1 전극(ELT1)을 전기적으로 연결할 수 있다. 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)을 안정적으로 고정할 수 있다.
제2 컨택 전극(CNE2)은, 발광 소자들(LD)의 제2 단부들(EP2) 및 제2 전극(ELT2) 상에 배치될 수 있고, 발광 소자들(LD)의 제2 단부들(EP2)과 제2 전극(ELT2)을 전기적으로 연결할 수 있다. 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부들(EP2)을 안정적으로 고정할 수 있다.
다른 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2) 중 적어도 하나가 제공되지 않을 수도 있다. 이 경우, 발광 소자들(LD)은 제1 및/또는 제2 전극들(ELT1, ELT2)에 직접적으로 연결될 수도 있다.
뱅크(BNK)는 각 화소(PXL)의 발광 영역(EA)을 둘러싸면서 상기 발광 영역(EA)의 주변에 배치될 수 있다. 예를 들어, 뱅크(BNK)는 각각의 발광 영역(EA)을 둘러싸도록, 각 화소 영역(PXA)의 외곽 영역 및/또는 인접한 화소 영역들(PXA) 사이의 영역에 배치될 수 있다. 예를 들어, 뱅크(BNK)는 각 화소(PXL)의 발광 영역(EA)에 대응하는 제1 개구부(OPA1)를 포함하며, 표시 영역(DA)의 전반에서 메쉬 형상을 가질 수 있다.
일 실시예에서, 뱅크(BNK)는 제1 방향(DR1) 및/또는 제2 방향(DR2) 상에서 이웃한 화소들(PXL) 사이의 분리 영역(SPA)에 대응하는 제2 개구부(OPA2)를 더 포함할 수 있다. 이에 따라, 분리 영역(SPA)에서 정렬 배선들을 용이하게 단선시켜 상기 정렬 배선들을 각 화소(PXL)의 제1 및 제2 전극들(ELT1, ELT2)로 분리할 수 있다.
뱅크(BNK)는 제1 및/또는 제2 전극들(ELT1, ELT2)과 부분적으로 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 제1 및/또는 제2 전극들(ELT1, ELT2)은 뱅크(BNK)와 중첩되며 비발광 영역(NEA)으로 연장되거나, 뱅크(BNK)와 중첩되지 않으며 발광 영역(EA) 내에서 끊길 수 있다.
뱅크(BNK)는 제1 및/또는 제2 컨택홀들(CH1, CH2)과 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 제1 및/또는 제2 컨택홀들(CH1, CH2)은 뱅크(BNK)와 중첩되며 비발광 영역(NEA)에 형성되거나, 뱅크(BNK)와 중첩되지 않으며 발광 영역(EA) 또는 분리 영역(SPA)에 형성될 수 있다.
뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있고, 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 뱅크(BNK)는, 적어도 하나의 블랙 매트릭스 물질, 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 뱅크(BNK)는 흑색의 불투명 패턴으로 형성되어 광의 투과를 차단할 수 있다.
뱅크(BNK)는 각 화소(PXL)에 발광 소자들(LD)이 공급될 수 있는 각각의 발광 영역(EA)을 규정하는 댐 구조물로도 기능할 수 있다. 예를 들어, 뱅크(BNK)에 의해 각각의 발광 영역(EA)이 구획됨으로써, 각각의 발광 영역(EA)에 원하는 종류 및/또는 양의 발광 소자 잉크(일 예로, 적어도 한 종류의 발광 소자들(LD)을 포함한 용액)를 공급할 수 있다.
상술한 실시예에 의하면, 발광 영역(EA)의 외곽부들(OEA)에서 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 간격(또는, 거리)을 넓힘으로써, ACEO 효과에 의해 발광 소자들(LD)이 발광 영역(EA)의 외곽부(OEA)에 몰리는 것을 방지할 수 있고, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 발광 소자들(LD)을 보다 안정적으로 정렬할 수 있다. 예를 들어, 발광 영역(EA)에서 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 간격(또는, 거리)을 차등적으로 조정함으로써, 발광 소자들(LD)의 정렬 단계에서 발광 영역(EA)의 중앙부(CEA)에 비해 외곽부들(OEA)에서 약한 전기장이 형성되도록 할 수 있다. 이에 따라, ACEO(AC electro-osmosis) 효과에 의한 발광 소자들(LD)의 유동 및 뭉침을 방지하고, 발광 소자들(LD)의 활용률 및 정렬 특성을 향상시킬 수 있다.
도 6a 내지 도 6c는, 제2 방향(DR2)을 기준으로, 중앙부(CEA) 및 외곽부들(OEA)을 포함한 발광 영역(EA) 전체에서 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 발광 소자들(LD)을 배열하는 실시예를 개시하였으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 발광 영역(EA)의 일부 영역 및/또는 구간을 발광 소자 배열 영역으로 규정하고, 상기 발광 소자 배열 영역 내에서 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 간격(또는 거리)은 발광 소자들(LD)을 정렬하기에 적합할 수 있다. 예를 들어, 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 거리는, 발광 소자 배열 영역에서 발광 소자들(LD)을 정렬하기에 충분할 정도로 작을 수 있지만, 다른 영역에는 그렇지 않을 수 있다. 상기 발광 소자 배열 영역을 중앙부와 외곽부로 구분하고 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 간격(또는, 거리)을 조정함으로써, 상기 발광 소자 배열 영역 내에서 발광 소자들(LD)의 정렬 및/또는 분포 특성을 제어할 수 있다.
도 7a 및 도 7b, 및 도 8a 및 도 8b는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도들이다. 예를 들어, 도 7a 및 도 7b는 도 6a의 Ⅱ~Ⅱ'선에 따른 화소(PXL)의 단면에 대한 실시예들을 나타낸다. 도 7a의 실시예와 비교하여, 도 7b의 실시예는 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)의 사이에 개재된 제3 절연층(INS3)을 더 포함한다. 도 8a는 도 6b의 Ⅲ~Ⅲ'선에 따른 화소(PXL)의 단면에 대한 일 실시예를 나타내고, 도 8b는 도 6c의 Ⅳ~Ⅳ'선에 따른 화소(PXL)의 단면에 대한 일 실시예를 나타낸다. 예를 들어, 도 8a 및 도 8b는 제1 및 제2 전극들(ELT1, ELT2)과 제1 및 제2 컨택 전극들(CNE1, CNE2) 사이의 연결 구조와 관련하여, 도 7a의 실시예에 대한 서로 다른 변경 실시예들을 나타낸다.
도 7a 내지 도 8b에서는, 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 트랜지스터(M)(일 예로, 제1 컨택홀(CH1) 및 브릿지 패턴(BRP)을 통해 제1 전극(ELT1)에 전기적으로 연결되며, 하부 금속층(BML)을 포함하는 제1 트랜지스터(M1))를 도시하기로 한다. 회로층(PCL)에 배치될 수 있는 배선의 일 예로서, 제2 컨택홀(CH2)을 통해 제2 전극(ELT2)에 전기적으로 연결되는 제2 전원선(PL2)을 도시하기로 한다.
도 3 내지 도 8b를 참조하면, 실시예들에 의한 화소(PXL) 및 이를 포함한 표시 장치(DD)는, 베이스 층(BSL)의 일면 상에 서로 중첩되도록 배치된 회로층(PCL) 및 표시층(DPL)을 포함할 수 있다. 예를 들어, 표시 영역(DA)은, 베이스 층(BSL)의 일면 상에 배치된 회로층(PCL)과, 상기 회로층(PCL) 상에 배치된 표시층(DPL)을 포함할 수 있다. 다만, 베이스 층(BSL) 상에서의 회로층(PCL)과 표시층(DPL)의 상호 위치는, 실시예에 따라 달라질 수 있다.
회로층(PCL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들(일 예로, 트랜지스터들(M) 및 스토리지 커패시터(Cst)) 및 이에 전기적으로 연결되는 배선들이 배치될 수 있다. 표시층(DPL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 발광 유닛(EMU)을 구성하는 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 및/또는 제1 및 제2 컨택 전극들(CNE1, CNE2)이 배치될 수 있다.
회로층(PCL)은 회로 소자들 및 배선들 외에도 절연층들을 포함할 수 있다. 예를 들어, 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2) 및/또는 패시베이션층(PSV)을 포함할 수 있다.
회로층(PCL)은 적어도 일부의 트랜지스터(M)의 하부에 배치되는 적어도 하나의 차광층(일 예로, 하부 금속층(BML)) 등을 포함한 제1 도전층을 더 포함할 수 있다.
일 예로, 제1 도전층은, 베이스 층(BSL)과 버퍼층(BFL)의 사이에 배치되며, 적어도 하나의 트랜지스터(M)의 게이트 전극(GE) 및/또는 반도체 패턴(SCP)과 중첩되는 하부 금속층(BML)을 포함할 수 있다.
일 실시예에서, 하부 금속층(BML)은 해당 트랜지스터(M)의 일 전극에 전기적으로 연결될 수 있다. 일 예로, 도 4 및 도 5의 실시예들에서와 같이 제1 트랜지스터(M1)가 하부 금속층(BML)을 포함할 때, 상기 하부 금속층(BML)은 제1 트랜지스터(M1)의 소스 전극(또는, 드레인 전극)에 전기적으로 연결될 수 있다.
제1 도전층을 포함한 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 각 트랜지스터(M)의 반도체 패턴(SCP) 등을 포함할 수 있다. 반도체 패턴(SCP)은 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역들(일 예로, 소스 영역 및 드레인 영역)을 포함할 수 있다.
반도체 패턴(SCP)은 폴리 실리콘, 아모포스 실리콘, 또는 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 반도체 패턴(SCP)의 제1 및 제2 도전 영역들 각각은 각각 불순물로 도핑될 수 있다.
일 실시예에서, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(M)의 반도체 패턴들(SCP)은 실질적으로 동일 또는 유사한 물질로 이루어질 수 있다. 예를 들어, 상기 트랜지스터들(M)의 반도체 패턴(SCP)은, 폴리 실리콘, 아모포스 실리콘 및 산화물 반도체를 포함한 그룹에서 선택된, 실질적으로 동일한 물질로 이루어질 수 있다.
다른 실시예에서, 상기 트랜지스터들(M) 중 일부는, 서로 다른 물질로 이루어진 반도체 패턴들(SCP)을 포함할 수도 있다. 예를 들어, 상기 트랜지스터들(M) 중 일부의 반도체 패턴(들)(SCP)은 폴리 실리콘 또는 아모포스 실리콘으로 이루어지고, 다른 트랜지스터(들)(M)의 반도체 패턴(들)(SCP)은 산화물 반도체로 이루어질 수 있다.
반도체층 상에는 게이트 절연층(GI)이 배치될 수 있다. 게이트 절연층(GI) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 각 트랜지스터(M)의 게이트 전극(GE)을 포함할 수 있다. 제2 도전층은 스토리지 커패시터(Cst)의 일 전극 및/또는 배선(일 예로, 주사선(SL))을 더 포함할 수 있다.
제2 도전층 상에는 제1 층간 절연층(ILD1)이 배치될 수 있다. 제1 층간 절연층(ILD1) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 각 트랜지스터(M)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다. 여기서, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 소스 및 드레인 전극들일 수 있다. 제3 도전층은 스토리지 커패시터(Cst)의 일 전극 및/또는 배선(일 예로, 데이터선(DL))을 더 포함할 수 있다.
제3 도전층 상에는 제2 층간 절연층(ILD2)이 배치될 수 있다. 제2 층간 절연층(ILD2) 상에는 제4 도전층이 배치될 수 있다.
버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1) 및 제2 층간 절연층(ILD2) 각각은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1) 및 제2 층간 절연층(ILD2) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 유/무기 절연 물질을 포함할 수 있다.
제4 도전층은 회로층(PCL)과 표시층(DPL)을 연결하는 브릿지 패턴(BRP) 및/또는 소정의 배선(일 예로, 제1 전원선(PL1) 및/또는 제2 전원선(PL2))을 포함할 수 있다. 브릿지 패턴(BRP)은, 제1 컨택홀(CH1) 등을 통해 발광 유닛(EMU)의 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 제2 전원선(PL2)은, 제2 컨택홀(CH2) 등을 통해 발광 유닛(EMU)의 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
제1 내지 제4 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 그 물질이 특별히 한정되지는 않는다. 일 예로, 제1 내지 제4 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으나, 실시예들이 이에 한정되지는 않는다.
다른 실시예에서, 제4 도전층은 생략될 수도 있다. 브릿지 패턴(BRP)은 제공되지 않을 수 있고, 제1 전극(ELT1)은 제1 컨택홀(CH1)을 통해 회로 소자에 직접 연결될 수 있다. 일 예로, 제1 전극(ELT1)은 제1 컨택홀(CH1)을 통해 제1 트랜지스터(M1)의 제1 트랜지스터 전극(TE1)(또는, 제2 트랜지스터 전극(TE2))에 직접 연결될 수 있다.
제4 도전층이 생략될 경우, 제2 층간 절연층(ILD2)은 제공되거나 제공되지 않을 수 있다. 예를 들어, 제4 도전층이 생략될 경우, 제2 층간 절연층(ILD2)도 생략되어 제3 도전층 상에 바로 패시베이션층(PSV)이 형성되거나, 제4 도전층이 생략되더라도 제3 도전층 상에 제2 층간 절연층(ILD2) 및 패시베이션층(PSV)이 순차적으로 형성될 수 있다.
제1 및/또는 제2 전원선들(PL1, PL2)의 위치는 실시예에 따라 변경될 수 있다. 일 예로, 제2 층간 절연층(ILD2) 및/또는 제4 도전층이 생략될 경우, 제1 및 제2 전원선들(PL1, PL2) 각각은 제1 도전층, 제2 도전층 또는 제3 도전층에 제공될 수 있다. 제1 및/또는 제2 전원선들(PL1, PL2)이 다중 층으로 제공될 경우, 상기 제1 및/또는 제2 전원선들(PL1, PL2)은 제1 내지 제3 도전층들(또는, 제4 도전층이 제공될 경우에는 제1 내지 제4 도전층들) 중 적어도 두 개의 층에 제공된 다중 층의 배선들을 포함할 수 있다.
제4 도전층 상에는 패시베이션층(PSV)이 배치될 수 있다. 실시예에 따라, 패시베이션층(PSV)은 적어도 유기 절연층을 포함하며 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 상기 패시베이션층(PSV)의 상부에는 표시층(DPL)이 배치될 수 있다.
패시베이션층(PSV)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 패시베이션층(PSV)은 적어도 한 층의 유기 절연막을 포함하며 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 일 실시예에서, 상기 유기 절연막은, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다.
표시층(DPL)은, 각 화소(PXL)의 발광 유닛(EMU)을 포함할 수 있다. 예를 들어, 표시층(DPL)은, 각 화소(PXL)의 발광 영역(EA)에 배치된 제1 및 제2 전극들(ELT1, ELT2), 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배열된 복수의 발광 소자들(LD), 및 제1 및 제2 전극들(ELT1, ELT2)과 발광 소자들(LD)을 연결하는 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다.
표시층(DPL)은, 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 영역을 상부 방향으로 돌출시키기 위한 적어도 하나의 패턴(BNP), 및/또는 각각의 발광 영역(EA)을 둘러싸는 뱅크(BNK)를 더 포함할 수 있다. 표시층(DPL)은 적어도 하나의 도전층 및/또는 절연층 등을 더 포함할 수 있다.
예를 들어, 표시층(DPL)은, 회로층(PCL)의 상부에 순차적으로 배치 및/또는 형성된, 제1 및 제2 패턴들(BNP1, BNP2), 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1), 뱅크(BNK), 발광 소자들(LD), 제2 절연층(INS2), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다. 표시층(DPL)은 제3 절연층(INS3)을 더 포함할 수도 있다.
일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 도 7a, 도 8a 및 도 8b에 도시된 바와 같이 서로 동일한 층에 배치될 수 있다. 다른 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 도 7b에 도시된 바와 같이 서로 다른 층에 분리되어 배치될 수 있다. 표시층(DPL)은 제1 및 제2 컨택 전극들(CNE1, CNE2)의 사이에 개재된 제3 절연층(INS3)을 더 포함할 수 있다. 일 예로, 제3 절연층(INS3)은 제1 컨택 전극(CNE1)을 커버하며, 제3 절연층(INS3)의 일단은 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)의 사이에 개재될 수 있다.
뱅크(BNK)의 경우, 단면 상에서의 위치가 실시예에 따라 달라질 수 있다. 일 실시예에서, 뱅크(BNK)는 제1 절연층(INS1) 상에 형성될 수 있다. 다른 실시예에서, 뱅크(BNK)는 제1 및 제2 패턴들(BNP1, BNP2)과 동일한 층에 배치될 수 있다. 뱅크(BNK)는, 제1 및/또는 제2 패턴들(BNP1, BNP2) 과 일체 또는 비일체로 형성될 수 있고, 제1 및/또는 제2 패턴들(BNP1, BNP2)과 중첩되거나 중첩되지 않을 수 있다.
제1 및 제2 패턴들(BNP1, BNP2)("월(wall) 패턴들" 또는 "돌출 패턴들"이라고도 함)은 회로층(PCL) 등이 형성된 베이스 층(BSL)의 일면 상에 형성될 수 있다. 제1 및 제2 패턴들(BNP1, BNP2)은 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에서 상기 베이스 층(BSL)의 높이 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 제1 및 제2 패턴들(BNP1, BNP2)은 제1 및 제2 전극들(ELT1, ELT2) 각각의 부분들과 중첩되도록 각각 제1 및 제2 전극들(ELT1, ELT2)의 하부에 배치될 수 있다. 이에 따라, 제1 및 제2 전극들(ELT1, ELT2)이 제1 및 제2 패턴들(BNP1, BNP2)과 중첩되는 영역에서 상부로 돌출될 수 있다.
제1 및 제2 패턴들(BNP1, BNP2)은 발광 소자들(LD)의 주변에 반사성의 벽(wall) 구조물을 형성할 수 있고, 분리형 또는 일체형의 패턴으로 형성될 수 있다. 일 예로, 제1 패턴(BNP1)과 제2 패턴(BNP2)은 서로 분리될 수 있다. 제1 패턴(BNP1)은 제1 전극(ELT1)의 일 영역과 중첩되도록 제1 전극(ELT1)의 하부에 배치되고, 제2 패턴(BNP2)은 제2 전극(ELT2)의 일 영역과 중첩되도록 제2 전극(ELT2)의 하부에 배치될 수 있다. 다른 실시예에서, 제1 및 제2 패턴들(BNP1, BNP2)은 발광 소자들(LD)이 배치되는 영역에 대응하는 개구부 또는 홈을 가지면서 서로 연결되며, 상기 발광 소자들(LD)이 배치된 영역을 둘러싸는 일체형의 패턴으로 형성될 수도 있다. 제1 및 제2 패턴들(BNP1, BNP2)은 상기 일체형의 패턴의 서로 다른 부분들(또는, 영역들)일 수 있다.
제1 및 제2 패턴들(BNP1, BNP2)이 제1 및 제2 전극들(ELT1, ELT2) 각각의 부분들의 하부에 배치될 경우, 제1 및 제2 패턴들(BNP1, BNP2)이 형성된 영역에서 제1 및 제2 전극들(ELT1, ELT2)이 상부로 돌출될 수 있다. 이에 따라, 제1 및 제2 패턴들(BNP1, BNP2)은 제1 및 제2 전극들(ELT1, ELT2)과 함께 반사성의 벽 구조물을 구성할 수 있다.
예를 들어, 제1 및 제2 전극들(ELT1, ELT2) 및/또는 제1 및 제2 패턴들(BNP1, BNP2)을 반사성을 가지는 물질로 형성하거나, 제1 및 제2 전극들(ELT1, ELT2) 및/또는 제1 및 제2 패턴들(BNP1, BNP2)의 돌출된 측벽 상에 반사막을 형성할 수 있다. 이에 따라, 제1 및 제2 전극들(ELT1, ELT2)과 마주하는 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에서 방출되는 빛이 보다 표시 패널(DP)의 정면 방향을 향하도록 유도할 수 있다. 여기서, 표시 패널(DP)의 정면 방향이라 함은, 표시 패널(DP)에 대해 수직인 방향(일 예로, 제3 방향(DR3))을 포함할 수 있고, 또한 시야각 범위에 속하는 방향을 의미할 수 있다. 제1 및 제2 패턴들(BNP1, BNP2)을 이용하여 제1 및 제2 전극들(ELT1, ELT2)의 상향 돌출 영역을 제공함으로써, 화소(PXL)의 광 효율을 향상시킬 수 있다.
다른 실시예에서는 화소(PXL)가 제1 및/또는 제2 패턴들(BNP1, BNP2)을 포함하지 않을 수도 있다. 제1 및/또는 제2 전극들(ELT1, ELT2)은, 실질적으로 평탄한 표면을 가지거나, 영역별로 상이한 두께로 형성된 요철 표면을 가질 수 있다.
제1 및 제2 패턴들(BNP1, BNP2)은 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 패턴들(BNP1, BNP2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 다른 예로서, 제1 및 제2 패턴들(BNP1, BNP2)은 유기 절연 물질을 포함하는 적어도 한 층의 유기막을 포함하거나, 유기 및 무기 물질을 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다.
제1 및 제2 패턴들(BNP1, BNP2) 및 제1 및 제2 전극들(ELT1, ELT2)에 의해, 발광 소자들(LD)의 주변에 반사성의 벽이 형성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)이 반사 전극층을 포함할 경우, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에서 방출되는 빛이 상기 반사 전극층에서 반사되어, 각 화소(PXL)의 상부 방향으로 출광될 수 있다.
제1 및 제2 패턴들(BNP1, BNP2)은 다양한 형상을 가질 수 있다. 일 실시예에서, 제1 및 제2 패턴들(BNP1, BNP2)은 도 7a 내지 도 8b에 도시된 바와 같이 베이스 층(BSL)에 대하여 소정 각도로 기울어진 측벽을 가지도록 형성될 수 있다. 다른 실시예에서, 제1 및 제2 패턴들(BNP1, BNP2)의 측벽은 곡면 또는 계단 형상 등을 가질 수도 있다. 일 예로, 제1 및 제2 패턴들(BNP1, BNP2) 각각은 반원 또는 반타원 형상 등의 단면을 가질 수도 있다.
제1 및 제2 패턴들(BNP1, BNP2)의 상부에는 제1 및 제2 전극들(ELT1, ELT2)이 배치될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 제1 및 제2 패턴들(BNP1, BNP2)에 대응하는 표면 프로파일을 가질 수 있고, 제1 및 제2 패턴들(BNP1, BNP2)과 중첩되는 영역에서 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 제1 및 제2 전극들(ELT1, ELT2)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 제1 및 제2 전극들(ELT1, ELT2)의 구성 물질이 특별히 한정되지는 않는다. 제1 및 제2 전극들(ELT1, ELT2)은 동일한 도전 물질을 포함하거나, 상이한 도전 물질을 포함할 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 반사성의 도전 물질(일 예로, 금속)을 포함한 반사 전극층을 포함할 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은, 반사 전극층의 상부 및/또는 하부에 배치되는 투명 전극층과, 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 도전성 캡핑층 중 적어도 하나를 더 포함할 수도 있다.
제1 및 제2 전극들(ELT1, ELT2) 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 커버하도록 형성되며, 상기 제1 및 제2 전극들(ELT1, ELT2)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다. 일 예로, 제1 절연층(INS1)은, 도 7a 및 도 7b에 도시된 바와 같이 제1 및 제2 패턴들(BNP1, BNP2)의 상부면 상에 형성된 개구부들을 포함할 수 있다. 상기 개구부들을 통해 제1 및 제2 컨택 전극들(CNE1, CNE2)이 각각 제1 및 제2 전극들(ELT1, ELT2)에 접촉되어 각각 상기 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 절연층(INS1)은, 도 8a 및 도 8b에 도시된 바와 같이 제1 및 제2 전극들(ELT1, ELT2)을 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 연결하기 위한 제3 및 제4 컨택홀들(CH3, CH4)을 포함할 수도 있다.
제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함하는 적어도 한 층의 무기 절연막을 포함할 수 있다.
제1 절연층(INS1)이 개구된 영역(또는, 제1 절연층(INS1)에 제3 및 제4 컨택홀들(CH3, CH4)이 형성된 영역)에서 제1 및 제2 전극들(ELT1, ELT2)이 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 전기적으로 연결될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)이 제1 절연층(INS1)에 의해 커버됨에 따라, 후속 공정에서 제1 및 제2 전극들(ELT1, ELT2)이 손상되는 것을 방지할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2)과 발광 소자들(LD)이 부적절하게 연결되어 쇼트 결함이 발생하는 것을 방지할 수 있다.
제1 절연층(INS1) 등이 형성된 발광 영역(EA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 각각의 발광 소자(LD)는 제1 전극(ELT1) 및/또는 제2 전극(ELT2)과 중첩되거나 중첩되지 않도록, 제1 전극(ELT1) 및 제2 전극(ELT2)의 사이에 정렬될 수 있다.
발광 소자들(LD)의 공급에 앞서, 발광 영역(EA)의 주변에는 뱅크(BNK)가 형성될 수 있다. 예를 들어, 각각의 발광 영역(EA)을 둘러싸도록 표시 영역(DA)에 뱅크(BNK)가 형성될 수 있고, 발광 소자들(LD)이 공급될 각각의 발광 영역(EA)이 규정될 수 있다.
발광 소자들(LD)의 일 영역 상에는, 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 일 영역 상에 국부적으로 배치될 수 있다. 제2 절연층(INS2)은 각 화소(PXL)의 발광 영역(EA)에 독립된 패턴으로 형성될 수 있으나, 실시예들이 이에 한정되지는 않는다.
제2 절연층(INS2)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlXOY), 포토 레지스트(PR) 물질 등을 비롯한 유/무기 절연 물질을 포함할 수 있다.
발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성하게 되면, 발광 소자들(LD)이 제2 절연층(INS2)에 의해 고정될 수 있다.
일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2)에 의해 형성되는 단차에 의해 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 상기 이격 공간의 적어도 일부는 제2 절연층(INS2)을 형성하는 과정에서 유입된 절연 물질로 채워질 수 있다. 다만, 실시예에 따라서는 상기 이격 공간이 완전히 채워지지는 않을 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2)은, 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 의해 커버될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 서로 분리되어 형성될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제2 절연층(INS2)을 사이에 개재하고, 적어도 하나의 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 서로 이격되어 배치될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 제1 및 제2 전극들(ELT1, ELT2) 각각의 노출 영역(또는, 제3 및 제4 컨택홀들(CH3, CH4))을 커버하도록 상기 제1 및 제2 전극들(ELT1, ELT2)의 상부에 배치될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 도 7a 및 도 7b에 도시된 바와 같이 제1 및 제2 패턴들(BNP1, BNP2)의 상부 또는 그 주변에서 각각 제1 및 제2 전극들(ELT1, ELT2)과 전기적으로 접촉되도록 제1 및 제2 전극들(ELT1, ELT2) 상에 배치될 수 있다.
다른 예로서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 도 8a 및 도 8b에 도시된 바와 같이 각각 제3 및 제4 컨택홀들(CH3, CH4)과 중첩되도록 제1 및 제2 전극들(ELT1, ELT2) 상에 배치되어, 상기 제3 및 제4 컨택홀들(CH3, CH4)에 의해 각각 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수 있다. 일 실시예에서, 화소(PXL)의 광 효율 등을 고려하여 제3 및 제4 컨택홀들(CH3, CH4)의 형성 위치를 선정하고, 상기 제3 및 제4 컨택홀들(CH3, CH4)에 의해 제1 및 제2 컨택 전극들(CNE1, CNE2)을 각각 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결할 수 있다.
이에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 각각 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수 있다. 제1 및 제2 컨택 전극들(CNE1, CNE2)을 통해, 제1 및 제2 전극들(ELT1, ELT2) 각각이 인접한 적어도 하나의 발광 소자(LD)의 제1 또는 제2 단부(EP1, EP2)에 전기적으로 연결될 수 있다.
도 7a의 실시예 등에서와 같이 제1 및 제2 컨택 전극들(CNE1, CNE2)이 동일한 층에 형성될 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일 공정에서 동시에 형성되거나, 순차적으로 형성될 수 있고, 제3 절연층(INS3)은 생략될 수 있다. 이 경우, 화소들(PXL)의 제조 공정을 간소화할 수 있다.
도 7b의 실시예에서와 같이, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 제3 절연층(INS3)을 사이에 개재하고 서로 다른 층에 형성될 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 보다 안정적으로 분리할 수 있다.
또 다른 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2) 중 적어도 하나는 생략될 수 있다. 이 경우, 발광 소자들(LD)의 제1 및/또는 제2 단부들(EP1, EP2)은 제1 및/또는 제2 전극들(ELT1, ELT2)에 직접적으로 접촉 및/또는 연결될 수 있다.
제3 절연층(INS3)은 단일층 또는 다중층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제3 절연층(INS3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함하는 적어도 한 층의 무기 절연막을 포함할 수 있다.
발광 소자들(LD)의 상부에 제2 절연층(INS2) 및/또는 제3 절연층(INS3)을 형성하게 되면, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 사이의 전기적 안정성을 강화할 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 투명 도전 물질로 구성될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide)를 비롯한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 빛이, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 투과하여 표시 패널(DP)의 외부로 방출될 수 있게 된다.
제1 및 제2 컨택 전극들(CNE1, CNE2) 및/또는 제3 절연층(INS3) 상에는, 도시되지 않은 적어도 하나의 절연층 및/또는 광 변환층이 제공될 수 있다. 예를 들어, 제3 절연층(INS3)은, 제1 및 제2 패턴들(BNP1, BNP2), 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1), 뱅크(BNK), 발광 소자들(LD), 제2 절연층(INS2), 제1 및 제2 컨택 전극들(CNE1, CNE2) 및/또는 제3 절연층(INS3)을 커버하도록, 표시 영역(DA) 상에 절연층이 전면적으로 형성될 수 있다.
상기 절연층은 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다. 예를 들어, 상기 절연층은, 단일층 또는 다중층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 예로, 상기 절연층은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 또는 산화 알루미늄(AlXOy) 등을 비롯한 유/무기 절연 물질을 포함할 수 있다.
일 실시예에서, 상기 절연층은 단일 층(또는, 다중 층)의 봉지층을 포함할 수 있다. 실시예에 따라서는, 상기 절연층의 상부에 적어도 한 층의 오버 코트층, 충진재층 및/또는 상부 기판 등이 더 배치될 수도 있다.
각 화소(PXL)의 발광 유닛(EMU) 상에는 광 변환층이 제공될 수도 있다. 상기 광 변환층은 소정 색에 대응하는 컬러 변환층(또는, 파장 변환층) 및/또는 컬러 필터층을 포함할 수 있다. 상기 광 변환층은 각 화소(PXL)의 제1 및 제2 컨택 전극들(CNE1, CNE2) 및/또는 제3 절연층(INS3) 상에 바로 형성되거나, 상기 제1 및 제2 컨택 전극들(CNE1, CNE2) 및/또는 제3 절연층(INS3)을 덮는 절연층 상에 형성될 수 있으며, 광 변환층의 종류, 구조, 위치 및 형성 방법 등이 특별히 한정되지는 않는다.
예를 들어, 각각의 화소 영역(PXA)에서, 표시층(DPL)의 상부에는, 발광 소자들(LD)로부터 방출되는 빛의 색(또는, 파장)을 변환하기 위한 광 변환 입자들(일 예로, 소정 색의 퀀텀 닷), 상기 발광 소자들(LD)로부터 방출되는 빛의 활용률을 높이기 위한 광 산란 입자들, 및/또는 소정 색의 컬러 필터 물질 등을 포함한 광 변환층이 제공될 수 있다.
도 9 내지 도 15는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도들이다. 예를 들어, 도 9 내지 도 14는 제1 및 제2 전극들(ELT1, ELT2)의 형상 및/또는 크기 등과 관련하여 도 6a의 실시예에 대한 서로 다른 변경 실시예들을 나타낸다. 도 15는 발광 유닛(EMU)의 구성과 관련하여 도 6a의 실시예에 대한 변경 실시예를 나타내는 것으로서, 일 예로 도 5의 실시예에서와 같이 직-병렬 구조의 발광 유닛(EMU)을 포함한 화소(PXL)의 일 예를 나타낸다. 도 9 내지 도 15의 실시예들을 설명함에 있어서, 앞서 설명한 적어도 하나의 실시예(일 예로, 도 6a의 실시예)와 동일 또는 유사한 요소에 대해서는 동일한 참조 부호를 부여하고, 상세한 설명은 생략하기로 한다.
도 9 및 도 10을 참조하면, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EA)의 외곽부들(OEA)(일 예로, 제1 및 제2 외곽부들(OEA1, OEA2))에서 비선형적 및/또는 연속적으로 증가하는 간격(또는, 거리)을 두고 서로 이격될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은, 발광 영역(EA)의 외곽부들(OEA)에서 서로 마주하는 각각의 면들이 도 9에서와 같이 오목한 곡선 형상을 가지거나 도 10에서와 같이 볼록한 곡선 형상을 가지도록 형성될 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2)은, 상기 제1 및 제2 전극들(ELT1, ELT2)이 중앙부(CEA)에서 멀어질수록 점진적으로 증가하는 간격만큼 서로 이격될 수 있다.
도 11 및 도 12를 참조하면, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EA)의 중앙부(CEA)에서도 중앙 지점(CP)으로부터 멀어질수록 점진적으로 증가하는 간격을 두고 서로 이격될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 중앙 지점(CP)에서 최소 간격만큼 서로 이격되고, 중앙 지점(CP)으로부터 멀어질수록 점진적으로 증가하는 간격(또는, 거리)만큼 서로 이격될 수 있다. 일 예로, 제1 전극(ELT1) 및 제2 전극(ELT2)은, 발광 영역(EA)에서 서로 마주하는 각각의 면들이 도 11에서와 같이 중앙 지점(CP)을 중심으로 일정한 기울기를 가지는 사선 형상을 가지거나 도 12에서와 같이 중앙 지점(CP)을 중심으로 일정한 곡률을 가지는 곡선 형상을 가지도록 형성될 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2)은, 중앙 지점(CP)에서 멀어질수록 연속적으로 증가하는 간격(또는, 거리)만큼 서로 이격될 수 있다.
또 다른 실시예에서, 제1 전극(ELT1) 및/또는 제2 전극(ELT2)은, 발광 영역(EA)에서 서로 마주하는 각각의 면들이 적어도 하나의 변곡점을 가지도록 형성될 수도 있다.
도 13을 참조하면, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EA)의 외곽부들(OEA) (일 예로, 제1 및 제2 외곽부들(OEA1, OEA2))에서 불연속적으로 변화하는 간격(또는, 거리)을 두고 서로 이격될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은, 발광 영역(EA)의 외곽부들(OEA)에서 서로 마주하는 각각의 면들이 계단 형상을 가지며, 중앙부(CEA)에서 멀어질수록 증가하는 간격만큼 서로 이격될 수 있다.
도 14를 참조하면, 발광 영역(EA)은, 외곽부들(OEA)(일 예로, 제1 및 제2 외곽부들(OEA1, OEA2))과 비발광 영역(NEA)의 사이에 위치한 비정렬 영역들(NALA)을 더 포함할 수 있다. 예를 들어, 발광 영역(EA)은, 제1 외곽부(OEA1)와 비발광 영역(NEA)의 사이에 위치한 제1 비정렬 영역(NALA1)과, 제2 외곽부(OEA2)와 비발광 영역(NEA)의 사이에 위치한 제2 비정렬 영역(NALA2)을 포함할 수 있다. 비정렬 영역들(NALA)은 제2 방향(DR2) 상에서 발광 영역(EA)의 최외곽 영역일 수 있다. 일 예로, 비정렬 영역들(NALA)은 발광 영역(EA)의 상단 영역 및 하단 영역일 수 있으며, 비발광 영역(NEA)까지 연장될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은, 비정렬 영역(NALA)에서 그 사이에 발광 소자들(LD)이 정렬 및/또는 연결되지 않도록 형성될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은, 비정렬 영역(NALA)에서 중앙부(CEA) 및 외곽부들(OEA)(일 예로, 제1 및 제2 외곽부들(OEA1, OEA2))에 비해 상대적으로 큰 간격만큼 서로 이격될 수 있고, 비정렬 영역(NALA)에 발광 소자들(LD)이 정렬 및/또는 연결되기 어려울 수 있도록 큰 간격(또는, 거리)을 두고 서로 이격될 수 있다. 일 예로, 제1 전극(ELT1) 및 제2 전극(ELT2)은, 비정렬 영역(NALA)에서 각각이 축소된 폭을 가지거나 및/또는 굴곡된 구조를 가짐으로써, 그 영역에서 발광 소자들(LD)이 적절히 정렬 및/또는 연결되기 어려울 정도의 간격(또는, 거리)만큼 서로 이격될 수 있다.
도 15를 참조하면, 화소(PXL)는, 발광 영역(EA)에 서로 이격되어 배치된 제1 내지 제4 전극들(ELT1~ELT4)을 포함할 수 있다. 일 예로, 제1 내지 제4 전극들(ELT1~ELT4)은 발광 영역(EA)에서 제1 방향(DR1)을 따라 소정 간격(또는, 거리) 이상으로 서로 이격되어 배치될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 서로 쌍을 이뤄 인접하도록 배치되며, 발광 소자들(LD)의 정렬 단계에서 서로 다른 정렬 신호들을 공급받을 수 있다. 이에 따라, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에는 적어도 하나의 제1 발광 소자(LD1)(일 예로, 복수의 제1 발광 소자들(LD1))가 배치 및/또는 정렬될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은, 발광 영역(EA)의 중앙부(CEA)에서 제1 간격(d1)을 두고 서로 이격되며, 발광 영역(EA)의 외곽부들(OEA)(일 예로, 제1 및 제2 외곽부들(OEA1, OEA2))에서는 제1 간격(d1)보다 큰 간격만큼 서로 이격되되 중앙부(CEA)로부터 멀어질수록 점진적으로 증가하는 간격(또는, 거리)만큼 서로 이격될 수 있다. 이에 따라, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에서 제1 발광 소자들(LD1)이 발광 영역(EA)의 외곽부(OEA)에 몰리는 것을 방지하고, 제1 발광 소자들(LD1)의 활용률 및 정렬 특성을 개선할 수 있다.
제3 전극(ELT3) 및 제4 전극(ELT4)은 서로 쌍을 이뤄 인접하도록 배치되며, 발광 소자들(LD)의 정렬 단계에서 서로 다른 정렬 신호들을 공급받을 수 있다. 이에 따라, 제3 전극(ELT3)과 제4 전극(ELT4)의 사이에는 적어도 하나의 제2 발광 소자(LD2)(일 예로, 제2 발광 소자들(LD2))가 배치 및/또는 정렬될 수 있다.
제3 전극(ELT3) 및 제4 전극(ELT4)은, 발광 영역(EA)의 중앙부(CEA)에서 제2 간격(d2)(또는, 제2 거리)만큼 서로 이격되며, 발광 영역(EA)의 외곽부들(OEA)(일 예로, 제1 및 제2 외곽부들(OEA1, OEA2))에서는 제2 간격(d2)보다 큰 간격(또는, 거리)만큼 서로 이격되되 중앙부(CEA)로부터 멀어질수록 점진적으로 증가하는 간격(또는, 거리)만큼 서로 이격될 수 있다. 이에 따라, 제3 전극(ELT3)과 제4 전극(ELT4)의 사이에서 제2 발광 소자들(LD2)이 발광 영역(EA)의 외곽부들(OEA)에 몰리는 것을 방지하고, 제2 발광 소자들(LD2)의 활용률 및 정렬 특성을 개선할 수 있다.
일 실시예에서, 제1 간격(d1) 및 제2 간격(d2)은 서로 동일할 수 있다. 제1 전극(ELT1)과 제2 전극(ELT2)의 사이, 및 제3 전극(ELT3)과 제4 전극(ELT4)의 사이에 형성되는 전기장의 세기를 균일화함으로써, 발광 영역(EA)에 발광 소자들(LD)을 보다 균일하게 정렬할 수 있다.
다만, 실시예들이 이에 한정되지는 않는다. 다른 실시예에서는 발광 소자들(LD)의 정렬 및 분포 특성을 원하는 형태로 조절하기 위하여, 제1 간격(d1) 및 제2 간격(d2)은 서로 다르게 설정될 수도 있다.
제1, 제2, 제3 및 제4 전극들(ELT1, ELT2, ELT3, ELT4) 각각은 뱅크(BNK)와 중첩되거나 중첩되지 않을 수 있으며, 제1, 제2, 제3 및 제4 전극들(ELT1, ELT2, ELT3, ELT4) 각각의 크기, 형상 및/또는 위치는 화소(PXL)의 설계 조건 등에 따라 변경될 수 있다. 일 예로, 제1 전극(ELT1)은, 도 6a 내지 도 14에 도시된 바와 같이 제1 방향(DR1) 상에서 뱅크(BNK)와 중첩되지 않거나, 도 15에 도시된 바와 같이 제1 방향(DR1) 상에서 뱅크(BNK)와 중첩될 수 있다.
화소(PXL)는, 제1 및 제2 발광 소자들(LD1, LD2)을 제1 내지 제4 전극들(ELT1~ELT4)의 사이에 안정적으로 연결하기 위한 제1 내지 제3 컨택 전극들(CNE1~CNE3)을 더 포함할 수 있다.
제1 컨택 전극(CNE1)은, 제1 전극(ELT1) 및 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에 배치되며, 제1 전극(ELT1) 및 제1 발광 소자들(LD1)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은, 제2 전극(ELT2), 제1 발광 소자들(LD1)의 제2 단부들(EP2), 제3 전극(ELT3) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 배치되며, 제2 전극(ELT2), 제1 발광 소자들(LD1)의 제2 단부들(EP2), 제3 전극(ELT3) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다.
제3 컨택 전극(CNE3)은, 제4 전극(ELT4) 및 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 배치되며, 제4 전극(ELT4) 및 제2 발광 소자들(LD2)의 제2 단부들(EP2)을 전기적으로 연결할 수 있다.
제1, 제2 및 제3 컨택 전극들(CNE1, CNE2, CNE3) 각각은 제1, 제2, 제3 및 제4 전극들(ELT1, ELT2, ELT3, ELT4) 각각과 동일하거나 상이한 폭을 가질 수 있으며, 제1, 제2 및 제3 컨택 전극들(CNE1, CNE2, CNE3) 각각의 크기, 형상 및/또는 위치는 화소(PXL)의 설계 조건 등에 따라 변경될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은, 도 6a 내지 도 14에 도시된 바와 같이 제1 전극(ELT1)의 폭보다 큰 폭을 가지거나, 도 15에 도시된 바와 같이 제1 전극(ELT1)의 폭보다 작은 폭을 가질 수 있다.
상술한 실시예들에 따른 화소(PXL) 및 상기 화소(PXL)를 포함한 표시 장치(DD)에 의하면, 발광 영역(EA)의 외곽부들(OEA)에서 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 간격을 점진적으로 넓힘으로써, ACEO 효과에 의해 발광 소자들(LD)이 발광 영역(EA)의 외곽부들(OEA)에 몰리는 현상을 방지하고, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 발광 소자들(LD)을 보다 안정적으로 정렬할 수 있다. 이에 따라, 발광 소자들(LD)의 활용률 및 정렬 특성을 개선하고, 화소(PXL)의 발광 특성 및 휘도를 개선할 수 있다.
본 발명은 전술한 실시예들에 따라 구체적으로 기술되었으나, 상기 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 중앙부 및 외곽부를 포함한 발광 영역;
    상기 발광 영역을 둘러싸는 비발광 영역;
    상기 발광 영역에 서로 이격되어 있는 제1 전극 및 제2 전극; 및
    상기 제1 전극과 상기 제2 전극의 사이에 배치된 제1 발광 소자를 포함하며,
    상기 제1 전극 및 상기 제2 전극은, 상기 중앙부에서 제1 간격을 두고 서로 이격되고,
    상기 제1 전극 및 상기 제2 전극은, 상기 외곽부에서 상기 제1 간격보다 큰 제2 간격을 두고 서로 이격되며,
    상기 제1 전극과 상기 제2 전극 사이의 간격은 상기 중앙부에서 상기 외곽부로 갈수록 점진적으로 증가하는, 화소.
  2. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이의 상기 제2 간격은, 상기 외곽부에서 선형적으로 증가하는, 화소.
  3. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이의 상기 제2 간격은, 상기 외곽부에서 비선형적으로 증가하는, 화소.
  4. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이의 상기 제2 간격은, 상기 외곽부에서 불연속적으로 변화하는, 화소.
  5. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은, 상기 제1 발광 소자를 기준으로 서로 대칭인 형상을 가지는, 화소.
  6. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 각각은, 상기 중앙부를 기준으로 서로 대칭인 형상을 가지는, 화소.
  7. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은, 상기 제1 발광 소자를 기준으로 서로 좌우 대칭인 형상을 가지며,
    상기 제1 전극 및 상기 제2 전극 각각은 상기 중앙부를 기준으로 상하 대칭인 형상을 가지는, 화소.
  8. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은, 서로 마주하는 면들에서 사선 형상, 곡선 형상 또는 계단 형상을 가지는, 화소.
  9. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은, 상기 발광 영역에서 제1 방향을 따라 서로 이격되며, 제2 방향으로 연장되는, 화소.
  10. 제9 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은, 상기 중앙부에서 상기 제1 방향을 따라 상기 제1 간격만큼 서로 이격되고,
    상기 제1 전극 및 상기 제2 전극은, 상기 외곽부에서 상기 제1 방향을 따라 상기 제2 간격만큼 서로 이격되며,
    상기 제1 방향에서의 상기 제1 전극과 상기 제2 전극 사이의 간격은 상기 중앙부에서 상기 외곽부로 갈수록 점진적으로 증가하는, 화소.
  11. 제9 항에 있어서,
    상기 중앙부는,
    상기 제2 방향 상에서 상기 발광 영역의 중앙 지점에 대응하는 영역; 및
    상기 중앙 지점으로부터 상기 외곽부를 향해 연장되는 영역을 포함하는, 화소.
  12. 제11 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이의 상기 제1 간격은, 상기 중앙부에서 균일한 거리를 가지는, 화소.
  13. 제11 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이의 상기 제1 간격은, 상기 발광 영역의 상기 중앙 지점으로부터 멀어질수록 점진적으로 증가하는, 화소.
  14. 제11 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은, 각각 서로 마주하는 면을 가지며, 서로 마주하는 면들에서 상기 발광 영역의 상기 중앙 지점을 중심으로 일정한 기울기 또는 곡률을 가지며,
    상기 제1 전극 및 상기 제2 전극은, 연속적으로 증가하는 간격을 두고 서로 이격되는, 화소.
  15. 제1 항에 있어서,
    상기 발광 영역은, 상기 외곽부와 상기 비발광 영역의 사이에 위치한 비정렬 영역을 포함하며,
    상기 제1 전극 및 상기 제2 전극은, 상기 비정렬 영역에서 상기 중앙부 및 상기 외곽부에서보다 서로 더 멀리 이격되고,
    상기 제1 전극 및 상기 제2 전극 각각은, 상기 비정렬 영역에서 축소된 폭을 가지는, 화소.
  16. 제1 항에 있어서,
    상기 제1 발광 소자는, 상기 제1 전극과 상기 제2 전극의 사이에 전기적으로 연결되는, 화소.
  17. 제16 항에 있어서,
    상기 발광 영역에서 서로 이격되며, 상기 제1 전극 및 상기 제2 전극으로부터 분리된 제3 전극 및 제4 전극; 및
    상기 제3 전극과 상기 제4 전극의 사이에 배치된 제2 발광 소자를 더 포함하는, 화소.
  18. 제17 항에 있어서,
    상기 제3 전극 및 상기 제4 전극은, 상기 중앙부에서 제3 간격을 두고 서로 이격되고,
    상기 제3 전극 및 상기 제4 전극은, 상기 외곽부에서 상기 제3 간격보다 큰 제4 간격을 두고 서로 이격되며,
    상기 제3 전극과 상기 제4 전극 사이의 간격은 상기 중앙부에서 상기 외곽부로 갈수록 점진적으로 증가하는, 화소.
  19. 제17 항에 있어서,
    상기 제1 전극 및 상기 제1 발광 소자의 제1 단부를 전기적으로 연결하는 제1 컨택 전극;
    상기 제2 전극, 상기 제1 발광 소자의 제2 단부, 상기 제3 전극 및 상기 제2 발광 소자의 제1 단부를 전기적으로 연결하는 제2 컨택 전극; 및
    상기 제4 전극 및 상기 제2 발광 소자의 제2 단부를 전기적으로 연결하는 제3 컨택 전극을 더 포함하는, 화소.
  20. 표시 영역에 배치된 화소를 포함하며,
    상기 화소는,
    중앙부 및 외곽부를 포함한 발광 영역;
    상기 발광 영역을 둘러싸는 비발광 영역;
    상기 발광 영역에 서로 이격되어 있는 제1 전극 및 제2 전극; 및
    상기 제1 전극과 상기 제2 전극의 사이에 배치된 제1 발광 소자를 포함하며,
    상기 제1 전극 및 상기 제2 전극은, 상기 중앙부에서 제1 간격을 두고 서로 이격되고,
    상기 제1 전극 및 상기 제2 전극은, 상기 외곽부에서 상기 제1 간격보다 큰 제2 간격을 두고 서로 이격되며,
    상기 제1 전극과 상기 제2 전극 사이의 간격은 상기 중앙부에서 상기 외곽부로 갈수록 점진적으로 증가하는, 표시 장치.
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