WO2023282667A1 - 화소 및 이를 구비한 표시 장치 - Google Patents

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light emitting
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bank
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김훈
유제원
황용식
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삼성디스플레이 주식회사
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    • H01L33/507—Wavelength conversion elements the elements being in intimate contact with parts other than the semiconductor body or integrated with parts other than the semiconductor body

Definitions

  • An embodiment of the present invention relates to a pixel and a display device including the same.
  • One aspect of the present invention is to provide a pixel capable of improving light efficiency and more uniformly emitting light, and a display device having the same.
  • a pixel includes a first electrode and a second electrode spaced apart from each other along a first direction; A first light emitting element arranged along a second direction in a first region between the first electrode and the second electrode, each including a first end adjacent to the first electrode and a second end adjacent to the second electrode. field; first contact electrodes disposed on first ends of the first light emitting elements and including a transparent electrode layer; second contact electrodes disposed on second ends of the first light emitting elements and including a reflective electrode layer; a first bank pattern overlapping a portion of the first electrode and positioned below the first electrode; and a second bank pattern overlapping a portion of the second electrode and positioned below the second electrode.
  • the first bank pattern and the second bank pattern may be separated from each other by different distances from the first region.
  • the first bank pattern may be spaced apart from the first area by a first distance in the first direction
  • the second bank pattern may be spaced apart from the first area by a second distance shorter than the first distance. It may be spaced apart in the first direction by as much as.
  • the first bank pattern and the second bank pattern may have different widths in the first direction.
  • the first bank pattern may have a first width in the first direction
  • the second bank pattern may have a second width smaller than the first width in the first direction
  • the first bank pattern and the second bank pattern may protrude at different heights in a third direction crossing the first and second directions.
  • the first bank pattern may have a first height in the third direction
  • the second bank pattern may have a second height smaller than the first height in the third direction
  • the first bank pattern may include a first portion including a lower region below a middle height of the first bank pattern; and a second portion including an upper region having a middle height or higher of the first bank pattern.
  • a first portion of the first bank pattern may have a greater slope or slope than a second portion of the first bank pattern.
  • the first bank pattern may include a first portion including a lower region below a middle height of the first bank pattern; and a second portion including an upper region having a middle height or higher of the first bank pattern.
  • a second portion of the first bank pattern On a surface of the first bank pattern facing the first light emitting elements, a second portion of the first bank pattern may have a greater slope or slope than the first portion of the first bank pattern.
  • the pixel may include a third electrode facing the first electrode with the second electrode interposed therebetween in the first direction;
  • the second light emitting light is arranged along the second direction in a second area between the second electrode and the third electrode, each including a first end adjacent to the third electrode and a second end adjacent to the second electrode.
  • elements third contact electrodes disposed on the first ends of the second light emitting elements and including a transparent electrode layer; and a third bank pattern overlapping a portion of the third electrode and positioned below the third electrode.
  • the second bank pattern and the third bank pattern may be separated from each other by different distances from the second area.
  • the first bank pattern is located farther from the first area than the second bank pattern in the first direction
  • the third bank pattern is located farther from the second area than the second bank pattern. It may be located in the first direction at a long distance.
  • each of the first bank pattern and the third bank pattern may protrude in a third direction crossing the first and second directions at a height higher than that of the second bank pattern.
  • the first bank pattern and the third bank pattern may be symmetrical to each other with the second bank pattern interposed therebetween.
  • the pixel may include at least a portion of each of the first, second, and third electrodes, the first, second, and third contact electrodes, and the second bank pattern, and the first and second bank patterns. It may include a light emitting area where the second light emitting elements are positioned. The first bank pattern and the third bank pattern may be integrated into one unified bank pattern.
  • the integrated bank pattern may completely surround the light emitting region on a plane.
  • the second contact electrode may be commonly positioned on second ends of the first light emitting elements and second ends of the second light emitting elements.
  • the pixel may further include a fourth contact electrode disposed on the second ends of the second light emitting elements and including a reflective electrode layer.
  • the second contact electrode may be separated from the fourth contact electrode and electrically connected to the third contact electrode.
  • each of the first light emitting elements may further include an active layer closer to the first end than the second end between the first end and the second end.
  • the pixel may further include a light conversion layer positioned on the first light emitting elements in a light emitting region including the first region, wherein the light conversion layer includes wavelength conversion particles and light scattering particles. may include at least one of these.
  • a display device may include pixels in a display area.
  • the pixel may include a first electrode and a second electrode spaced apart from each other along a first direction; A first light emitting element arranged along a second direction in a first region between the first electrode and the second electrode, each including a first end adjacent to the first electrode and a second end adjacent to the second electrode. field; first contact electrodes disposed on first ends of the first light emitting elements and including a transparent electrode layer; second contact electrodes disposed on second ends of the first light emitting elements and including a reflective electrode layer; a first bank pattern overlapping a portion of the first electrode and positioned below the first electrode; and a second bank pattern overlapping a portion of the second electrode and positioned below the second electrode.
  • the first bank pattern and the second bank pattern may be separated from each other by different distances from the first region.
  • the first bank pattern in the first direction, may be spaced apart from the first region by a greater distance than the second bank pattern. In a third direction crossing the first and second directions, the first bank pattern may protrude to a height higher than that of the second bank pattern.
  • light emission efficiency of light generated from light emitting elements of a pixel may be increased. Accordingly, light efficiency of the pixel may be increased.
  • light may be more uniformly emitted from a light emitting area of a pixel. Accordingly, the light emitting characteristics of the pixel may be improved.
  • FIG. 1 is a perspective view showing a light emitting device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a light emitting device according to an embodiment of the present invention.
  • FIG. 3 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
  • 4 and 5 are circuit diagrams each illustrating a pixel according to an exemplary embodiment of the present invention.
  • FIG. 6 is a plan view illustrating a pixel according to an exemplary embodiment of the present invention.
  • FIG. 7 to 9 are cross-sectional views illustrating pixels according to an exemplary embodiment of the present invention.
  • 10 to 12 are plan views each illustrating a pixel according to an exemplary embodiment of the present invention.
  • FIG. 13 is a plan view illustrating a pixel according to an exemplary embodiment of the present invention.
  • FIG. 14 is a cross-sectional view illustrating a pixel according to an exemplary embodiment of the present invention.
  • 15 is a plan view illustrating a pixel according to an exemplary embodiment of the present invention.
  • 16 is a cross-sectional view illustrating a pixel according to an exemplary embodiment of the present invention.
  • 17 is a plan view illustrating a pixel according to an exemplary embodiment of the present invention.
  • FIG. 18 is a cross-sectional view illustrating a pixel according to an exemplary embodiment of the present invention.
  • connection may comprehensively mean physical and/or electrical connection (or connection).
  • this may comprehensively mean direct connection (or connection) and indirect connection (or connection), and may comprehensively mean integral connection (or connection) and non-integral connection (or connection). .
  • FIG. 1 is a perspective view showing a light emitting device LD according to an embodiment of the present invention.
  • 2 is a cross-sectional view showing a light emitting device LD according to an embodiment of the present invention.
  • FIG. 1 shows an example of a light emitting element LD that can be used as a light source of a display device according to an embodiment of the present invention
  • FIG. 2 shows a light emitting element along lines I to I' in FIG. 1 ( LD) shows an example of a cross section.
  • the light emitting element LD includes a first semiconductor layer SCL1, an active layer ACT, and a second semiconductor layer SCL2 sequentially positioned along one direction (eg, a length direction). ), and an insulating film INF surrounding outer peripheral surfaces (eg, side surfaces) of the first semiconductor layer SCL1, the active layer ACT, and the second semiconductor layer SCL2.
  • the light emitting element LD may selectively further include an electrode layer ETL positioned on the second semiconductor layer SCL2 .
  • the insulating film INF may or may not partially cover the outer circumferential surface of the electrode layer ETL.
  • the light emitting element LD may further include another electrode layer positioned on one surface (eg, a lower surface) of the first semiconductor layer SCL1.
  • the light emitting element LD is provided in the shape of a rod (or bar) extending along one direction, and has a first end EP1 and a second end EP2 at both ends in the longitudinal direction (or thickness direction). ) can have.
  • the first end EP1 may include a first lower surface (or upper surface) of the light emitting element LD and/or a peripheral area thereof
  • the second end EP2 may include a second lower surface of the light emitting element LD. (or the lower surface) and/or the surrounding area thereof.
  • the electrode layer ETL and/or the second semiconductor layer SCL2 are positioned at the first end EP1 of the light emitting element LD, and the first semiconductor layer is positioned at the second end EP2 of the light emitting element LD.
  • At least one electrode layer connected to the layer SCL1 and/or the first semiconductor layer SCL1 may be positioned.
  • the rod shape may include a rod-like shape or a bar-like shape having an aspect ratio greater than 1, such as a circular column or a polygonal column,
  • the shape of the cross section is not particularly limited.
  • the length L of the light emitting element LD may be greater than the diameter D (or the width of the cross section).
  • the first semiconductor layer SCL1, the active layer ACT, the second semiconductor layer SCL2, and the electrode layer ETL extend from the second end EP2 to the first end EP1 of the light emitting element LD, They can be located sequentially.
  • the first semiconductor layer SCL1 may be positioned on the second end EP2 of the light emitting element LD
  • the electrode layer ETL may be positioned on the first end EP1 of the light emitting element LD.
  • at least one other electrode layer may be positioned on the second end EP2 of the light emitting element LD.
  • the first semiconductor layer SCL1 may be a first conductivity type semiconductor layer.
  • the first semiconductor layer SCL1 may be an N-type semiconductor layer including an N-type dopant.
  • the first semiconductor layer SCL1 may be an N-type semiconductor layer including one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and doped with a dopant such as Si, Ge, or Sn.
  • the material constituting the first semiconductor layer SCL1 is not limited thereto, and the first semiconductor layer SCL1 may be formed of various other materials.
  • the active layer ACT is positioned on the first semiconductor layer SCL1 and may have a single-quantum well or multi-quantum well structure.
  • the position of the active layer ACT may be variously changed according to the type of the light emitting element LD.
  • the active layer ACT may emit light having a wavelength of about 400 nm to about 900 nm and may have a double hetero-structure.
  • a cladding layer doped with a conductive dopant may be selectively formed above and/or below the active layer ACT.
  • the cladding layer may be formed of an AlGaN layer or an InAlGaN layer.
  • materials such as AlGaN and AlInGaN may be used to form the active layer ACT, and various other materials may constitute the active layer ACT.
  • the light emitting element LD When a voltage higher than the threshold voltage is applied to both ends of the light emitting element LD, the light emitting element LD emits light as electron-hole pairs are coupled in the active layer ACT.
  • the light emitting element LD can be used as a light source for various light emitting devices including pixels of a display device.
  • the second semiconductor layer SCL2 is positioned on the active layer ACT and may be a semiconductor layer of a second conductivity type different from that of the first semiconductor layer SCL1.
  • the second semiconductor layer SCL2 may include a P-type semiconductor layer including a P-type dopant.
  • the second semiconductor layer SCL2 may be a P-type semiconductor layer including at least one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and doped with a dopant such as Mg.
  • the material constituting the second semiconductor layer SCL2 is not limited thereto, and various other materials may constitute the second semiconductor layer SCL2.
  • the first semiconductor layer SCL1 and the second semiconductor layer SCL2 may have different lengths (or thicknesses) in the longitudinal direction of the light emitting device LD.
  • the first semiconductor layer SCL1 may have a longer length (or greater thickness) than the second semiconductor layer SCL2 .
  • the active layer ACT may be positioned closer to the first end EP1 (eg, the P-type end) than to the second end EP2 (eg, the N-type end).
  • the electrode layer ETL may be positioned on the second semiconductor layer SCL2.
  • the electrode layer ETL protects the second semiconductor layer SCL2 and may be an electrode for smoothly or stably connecting the second semiconductor layer SCL2 to an electrode or a wire (eg, a predetermined electrode or wire).
  • the electrode layer ETL may be an Ohmic contact electrode or a Schottky contact electrode.
  • the electrode layer ETL may be substantially transparent. Accordingly, light generated by the light emitting element LD may pass through the electrode layer ETL and be emitted from the first end EP1 of the light emitting element LD.
  • the electrode layer ETL may include metal or metal oxide.
  • the electrode layer ETL may include a metal such as chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), or copper (Cu), oxides or alloys thereof, ITO ( Indium Tin Oxide), IZO (Indium Zinc Oxide), ITZO (Indium Tin Zinc Oxide), ZnO (Zinc Oxide), In 2 O 3 (Indium Oxide), or the like may be formed alone or in combination with a transparent conductive material.
  • a metal such as chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), or copper (Cu), oxides or alloys thereof, ITO ( Indium Tin Oxide), IZO (Indium Zinc Oxide), ITZO (Indium Tin Zinc Oxide), ZnO (Zinc Oxide), In 2 O 3 (Indium Oxide), or the like may be formed alone or in combination with a transparent conductive material.
  • the insulating film INF is formed at the first and second ends EP1 and EP2 of the light emitting element LD, respectively, by forming the electrode layer ETL (or the second semiconductor layer SCL2) and the first semiconductor layer SCL1. (Or, another electrode layer provided on the second end EP2 of the light emitting element LD) may be exposed.
  • the insulating film INF may not be provided on two bottom surfaces corresponding to the first and second end portions EP1 and EP2 of the light emitting element LD.
  • the insulating film INF is formed to cover the surface of the light emitting element LD, for example, the outer circumferential surface of the first semiconductor layer SCL1, the active layer ACT, the second semiconductor layer SCL2, and/or the electrode layer ETL. If provided, a short circuit defect through the light emitting element LD may be reduced or prevented. Accordingly, electrical stability of the light emitting element LD may be secured. In addition, when the insulating film INF is provided on the surface of the light emitting element LD, surface defects of the light emitting element LD can be reduced or minimized to improve lifespan and efficiency.
  • the light emitting device LD may be manufactured through a surface treatment process. For example, by surface treating the light emitting elements LD using a hydrophobic material, a plurality of light emitting elements LD are placed in a liquid solution (hereinafter referred to as "light emitting element mixture” or “light emitting element ink”). When the mixture is mixed and supplied to each light emitting region (eg, a light emitting region of a pixel), the light emitting elements LD may be substantially uniformly dispersed in the light emitting element mixture without uneven aggregation.
  • the insulating film INF may include a transparent insulating material. Accordingly, light generated in the active layer ACT may pass through the insulating film INF and be emitted to the outside of the light emitting element LD.
  • the insulating film INF may include silicon oxide (SiO x ) (eg, SiO 2 ), silicon nitride (SiN x ) (eg, Si 3 N 4 ), aluminum oxide (Al x O y ) ( For example, at least one of Al 2 O 3 ), titanium oxide (Ti x O y ) (eg, TiO 2 ), and hafnium oxide (HfO x ) may be included, but is not limited thereto.
  • the insulating film INF may be composed of a single layer or multiple layers.
  • the insulating film INF may be formed of a double film.
  • the insulating film INF may be partially etched (or removed) in a region corresponding to at least one end of the first end EP1 and the second end EP2 of the light emitting element LD.
  • the insulating film INF may be etched to have a round shape at the first end EP1, but the shape of the insulating film INF is not limited thereto.
  • the light emitting device LD may have a small size ranging from nanometers (nm) to micrometers ( ⁇ m).
  • each of the light emitting devices LD may have a diameter D (or width of a cross section) and/or a length L ranging from nanometers to micrometers.
  • the light emitting device LD may have a diameter D and/or length L ranging from approximately several tens of nanometers to several tens of micrometers.
  • the size of the light emitting element LD may be changed.
  • the structure, shape, size and/or type of the light emitting device LD may be changed according to embodiments.
  • the light emitting device LD may be formed in another structure and/or shape such as a core-shell structure.
  • a light emitting device including the light emitting element LD may be used in various types of devices requiring a light source.
  • the light emitting elements LD may be positioned in pixels of the display device, and the light emitting elements LD may be used as a light source of the pixel.
  • the light emitting device LD may also be used in other types of devices requiring a light source, such as a lighting device.
  • FIG. 3 is a plan view illustrating a display device DD according to an exemplary embodiment of the present invention.
  • the structure of the display device DD is briefly illustrated centering on the display panel DP including the display area DA.
  • the display device DD may further include a driving circuit (eg, a scan driver, a data driver, and a timing controller) for driving the pixels PXL.
  • a driving circuit eg, a scan driver, a data driver, and a timing controller
  • the display device DD may include a base layer BSL and pixels PXL positioned on the base layer BSL.
  • the base layer BSL and the display device DD including the base layer BSL may be provided in various shapes.
  • the base layer BSL and the display device DD are provided in the form of a plate having a substantially rectangular shape when viewed on a plan view, and may include angled or rounded corner portions.
  • the shapes of the base layer BSL and the display device DD may be changed.
  • the base layer BSL and the display device DD may have other polygonal shapes, such as hexagons or octagons, or may have shapes including curved circumferences, such as circular or elliptical shapes, when viewed in plan view.
  • the display device DD is illustrated as having a rectangular plate shape.
  • the horizontal direction (eg, row direction or horizontal direction) of the display device DD is the first direction DR1
  • the vertical direction (eg column direction or vertical direction) of the display device DD is the second direction.
  • the thickness direction (or height direction) of the display device DD is defined as the third direction DR3 .
  • the base layer BSL is a base member for configuring the display device DD, and may constitute, for example, a base surface of the display device DD.
  • the base layer BSL may be a rigid substrate made of a hard material (for example, a glass substrate or a tempered glass substrate), or a flexible substrate or film made of a material and/or thick enough to be deformed such as bending, folding, or bending. . Materials and physical properties of the base layer BSL may be changed according to embodiments.
  • the base layer BSL and the display device DD including the same may include a display area DA for displaying an image and a non-display area NA positioned around the display area DA.
  • the display area DA is an area where the pixels PXL are located, and may be an area where an image is displayed by the pixels PXL. In an embodiment, the display area DA may be generally located at or near the central area of the base layer BSL and the display device DD (eg, the central area of the display panel DP).
  • the display area DA may have various shapes.
  • the display area DA may have various shapes including a rectangle, a circle, or an ellipse.
  • the display area DA may have a shape corresponding to that of the base layer BSL, but is not limited thereto.
  • the non-display area NA may be an area other than the display area DA.
  • the non-display area NA may be positioned at an edge area of the base layer BSL and the display device DD to surround the display area DA.
  • a portion of the non-display area NA may be a pad area PA where the pads P are positioned.
  • Pixels PXL may be positioned in the display area DA.
  • the display area DA may include a plurality of pixel areas where each pixel PXL is provided and/or located.
  • the pixels PXL may be regularly arranged in the display area DA.
  • the pixels PXL may be arranged in the display area DA according to a stripe or penTile TM arrangement structure, or may be arranged in the display area DA in a structure and/or method other than that.
  • At least two types of pixels PXL for emitting light of different colors may be positioned in the display area DA.
  • first color pixels PXL1 , second color pixels PXL2 , and third color pixels PXL3 may be arranged in the display area DA.
  • At least one first color pixel PXL1 , at least one second color pixel PXL2 , and at least one third color pixel PXL3 positioned adjacent to each other constitute one pixel group PXG. there is.
  • the color of light emitted from the pixel group PXG is determined. can be varied in many ways.
  • a first color pixel PXL1 , a second color pixel PXL2 , and a third color pixel PXL3 continuously arranged along the first direction DR1 constitute one pixel group PXG.
  • the number, type, and/or structure (eg, mutual arrangement structure) of the pixels PXL constituting each pixel group PXG may be variously changed according to embodiments.
  • the first color pixel PXL1 may be a red pixel for emitting red light
  • the second color pixel PXL2 may be a green pixel for emitting green light
  • the third color pixel PXL3 may be a blue pixel for emitting blue light.
  • the color of light emitted from the pixels PXL constituting each pixel group PXG may be variously changed.
  • each pixel PXL may include at least one organic light emitting device and/or at least one inorganic light emitting device.
  • the pixel PXL may include the light emitting device LD according to the exemplary embodiment of FIGS. 1 and 2 .
  • the pixel PXL may include light emitting elements LD each including a single or multiple quantum well and manufactured in a rod shape having a size ranging from nanometers to micrometers. The number, type, structure, and/or size of the light emitting elements LD constituting the light source of the pixel PXL may be variously changed according to embodiments.
  • each of the first color pixel PXL1 , the second color pixel PXL2 , and the third color pixel PXL3 includes a first color light emitting device, a second color light emitting device, and a third color light emitting device as a light source. can do. Accordingly, the first color pixel PXL1 , the second color pixel PXL2 , and the third color pixel PXL3 may emit first color light, second color light, and third color light, respectively. .
  • the first color pixel PXL1 , the second color pixel PXL2 , and the third color pixel PXL3 may include light emitting elements emitting light of the same color, and the first color pixel (PXL1), the second color pixel (PXL2) and / or the third color pixel (PXL3) in the light emitting area, the wavelength conversion particles (for example, quantum dots (QD), such as converting the color and / or wavelength of light A light conversion layer including particles) may be positioned. Accordingly, the first color pixel PXL1 , the second color pixel PXL2 , and the third color pixel PXL3 may emit first color light, second color light, and third color light, respectively. .
  • the wavelength conversion particles for example, quantum dots (QD), such as converting the color and / or wavelength of light A light conversion layer including particles
  • the first color pixel PXL1 , the second color pixel PXL2 , and the third color pixel PXL3 include blue light emitting elements, and red quantum dots are provided in the light emitting area of the first color pixel PXL1 .
  • a light conversion layer including a light conversion layer may be positioned, and a light conversion layer including a green quantum dot may be positioned in an emission area of the second color pixel PXL2 . Accordingly, the first color pixel PXL1 may emit red light, and the second color pixel PXL2 may emit green light.
  • the pixels PXL may have a structure according to at least one of the embodiments to be described below.
  • the pixels PXL may have a structure to which any one of the embodiments described later is applied or at least two embodiments to which they are applied in combination.
  • the pixel PXL may be configured as an active pixel, but is not limited thereto.
  • the pixel PXL may be configured as a passive pixel.
  • Wires and/or embedded circuits connected to the pixels PXL of the display area DA may be located in the non-display area NA. Also, a portion of the non-display area NA may be set as a pad area PA, and pads P may be positioned in the pad area PA.
  • the pads P may include signal pads and/or power pads for supplying various driving signals and/or power sources suitable for driving the pixels PXL to the display device DD.
  • the non-display area NA may have a narrow width.
  • the non-display area NA may have a width of approximately 100 micrometers or less.
  • the display device DD may be implemented as a bezel-less display device.
  • the display device DD in which the non-display area NA is reduced may provide a screen larger than the total size (eg, area).
  • the display device DD in which the non-display area NA is reduced and/or removed may be usefully used to construct a tiling display device or the like.
  • FIGS. 4 and 5 are circuit diagrams each illustrating a pixel PXL according to an embodiment of the present invention.
  • FIGS. 4 and 5 show pixels PXL including light emitting units EMU having different structures.
  • each pixel PXL shown in FIGS. 4 and 5 may be any one of the pixels PXL positioned in the display area DA of FIG. 3 .
  • the pixels PXL may have structures substantially identical to or similar to each other.
  • the pixel PXL includes a scan line SL (also referred to as a “first scan line”), a data line DL, a first power line PL1 and a second power line PL2. can be connected to Also, the pixel PXL may be further connected to at least one other power line and/or signal line. For example, the pixel PXL may be further connected to a sensing line SENL (also referred to as an “initialization power supply line”) and/or a control line SSL (also referred to as a “second scan line”).
  • SENL also referred to as an “initialization power supply line”
  • SSL also referred to as a “second scan line”.
  • the pixel PXL may include a light emitting unit EMU for generating light having a luminance corresponding to each data signal. Also, the pixel PXL may further include a pixel circuit PXC for driving the light emitting unit EMU.
  • the pixel circuit PXC may be connected to the scan line SL and the data line DL, and may be connected between the first power line PL1 and the light emitting unit EMU.
  • the pixel circuit PXC includes a scan line SL to which a first scan signal is supplied, a data line DL to which a data signal is supplied, and a first power line PL1 to which a first power source VDD is supplied. , and may be electrically connected to the light emitting unit (EMU).
  • the pixel circuit PXC is selectively connected to the control line SSL to which the second scan signal is supplied and the sensing line SENL connected to the reference power supply (or initialization power supply) or the sensing circuit in response to the display period or the sensing period. can be further connected.
  • the second scan signal may be the same as or different from the first scan signal.
  • the control line SSL may be integrated with the scan line SL.
  • the pixel circuit PXC may include at least one transistor M and a capacitor Cst.
  • the pixel circuit PXC may include a first transistor M1 , a second transistor M2 , a third transistor M3 , and a capacitor Cst.
  • the first transistor M1 may be connected between the first power line PL1 and the second node N2.
  • the second node N2 may be a node to which the pixel circuit PXC and the light emitting unit EMU are connected.
  • the second node N2 may be a node electrically connected to one electrode (eg, a source electrode) of the first transistor M1 and the light emitting unit EMU.
  • a gate electrode of the first transistor M1 may be connected to the first node N1.
  • the first transistor M1 may control the driving current supplied to the light emitting unit EMU in response to the voltage of the first node N1.
  • the first transistor M1 may be a driving transistor of the pixel PXL.
  • the first transistor M1 may further include a bottom metal layer (BML) (also referred to as “back gate electrode” or “second gate electrode”).
  • BML bottom metal layer
  • the lower metal layer BML may be connected to one electrode (eg, a source electrode) of the first transistor M1 .
  • a back-biasing voltage is applied to the lower metal layer BML of the first transistor M1 to increase the threshold voltage of the first transistor M1.
  • a back-biasing technique (or sync technique) for moving in a negative or positive direction may be applied.
  • the lower metal layer (BML) is positioned below the semiconductor pattern constituting the channel of the first transistor (M1), the operating characteristics of the first transistor (M1) can be stabilized by blocking light incident on the semiconductor pattern.
  • the second transistor M2 may be connected between the data line DL and the first node N1. Also, a gate electrode of the second transistor M2 may be connected to the scan line SL. The second transistor M2 is turned on when a first scan signal of a gate-on voltage (eg, a logic high voltage or a high level voltage) is supplied from the scan line SL, and is connected to the data line DL. 1 node (N1) can be connected.
  • a gate-on voltage eg, a logic high voltage or a high level voltage
  • a data signal of a corresponding frame is supplied to the data line DL for each frame period, and the data signal is supplied to the first node through the second transistor M2 during a period in which the first scan signal of the gate-on voltage is supplied. It can be passed to (N1).
  • the second transistor M2 may be a switching transistor for transferring each data signal to the inside of the pixel PXL.
  • a first electrode of the capacitor Cst may be connected to the first node N1, and a second electrode of the capacitor Cst may be connected to the second node N2.
  • the capacitor Cst may be charged with a voltage corresponding to the data signal supplied to the first node N1 during each frame period.
  • the third transistor M3 may be connected between the second node N2 and the sensing line SENL. Also, a gate electrode of the third transistor M3 may be connected to the control line SSL (or scan line SL). The third transistor M3 is turned on when a second scan signal (or first scan signal) of a gate-on voltage (eg, a logic high voltage or a high level voltage) is supplied from the control line SSL. , the reference voltage (or initialization voltage) supplied to the sensing line SENL may be transferred to the second node N2 or the voltage of the second node N2 may be transferred to the sensing line SENL. In an embodiment, the voltage of the second node N2 may be transmitted to the sensing circuit through the sensing line SENL and provided to a driving circuit (eg, a timing controller) to compensate for characteristic deviation of the pixels PXL. It can be used for etc.
  • a driving circuit eg, a timing controller
  • the transistors M included in the pixel circuit PXC are all N-type transistors, but embodiments are not limited thereto.
  • at least one of the first, second, and third transistors M1, M2, and M3 may be changed to a P-type transistor.
  • the structure and driving method of the pixel PXL may be variously changed according to embodiments.
  • the light emitting unit EMU may include at least one light emitting element LD.
  • the light emitting unit EMU includes electrodes connected to the light emitting element LD (eg, at least one electrode connected to the first end EP1 of the light emitting element LD and the light emitting element LD). At least one electrode connected to the second end EP2) may be further included.
  • the light emitting unit EMU may include a plurality of light emitting elements LD connected in a forward direction between the first power supply VDD and the second power supply VSS.
  • the light emitting elements LD may constitute an effective light source of the pixel PXL.
  • the light emitting unit EMU may include light emitting elements LD connected in parallel to each other between the pixel circuit PXC and the second power supply line PL2 as shown in FIG. 4 .
  • the first ends EP1 of the light emitting elements LD may be electrically connected to the pixel circuit PXC and may be electrically connected to the first power line PL1 through the pixel circuit PXC.
  • the second ends EP2 of the light emitting devices LD may be electrically connected to the second power line PL2.
  • the number and type of light emitting elements LD constituting the effective light source of the pixel PXL eg, light emitting elements LD connected in a forward direction between the first power supply VDD and the second power supply VSS
  • the structure may be changed according to embodiments.
  • the arrangement and/or connection structure of the light emitting devices LD may be changed according to embodiments.
  • the light emitting unit EMU may include light emitting elements LD connected in series and parallel between the pixel circuit PXC and the second power supply line PL2 as shown in FIG. 5 .
  • the light emitting devices LD may be arranged and/or connected to at least two serial terminals between the pixel circuit PXC and the second power supply line PL2, and each serial terminal may be connected to a first power supply ( At least one light emitting element LD connected in a forward direction between VDD) and the second power supply VSS may be included.
  • the first power source VDD and the second power source VSS may have different potentials.
  • the first power source VDD may be a high-potential pixel power source
  • the second power source VSS may be a low-potential pixel power source.
  • a potential difference between the first power source VDD and the second power source VSS may be greater than or equal to the threshold voltage of the light emitting elements LD.
  • the light emitting elements LD may emit light with luminance corresponding to the driving current supplied through the pixel circuit PXC.
  • the pixel circuit PXC may supply driving current corresponding to the data signal to the light emitting unit EMU.
  • the driving current supplied to the light emitting unit EMU may cause the light emitting elements LD to emit light while flowing through the light emitting elements LD. Accordingly, the light emitting unit EMU may emit light with a luminance corresponding to the driving current.
  • FIGS. 4 and 5 show only the light emitting devices LD (that is, effective light sources) connected in a forward direction between the first power source VDD and the second power source VSS, embodiments are not limited thereto.
  • the light emitting unit EMU may further include at least one ineffective light source in addition to the light emitting devices LD constituting each effective light source.
  • the light emitting unit EMU further includes at least one non-effective light emitting element that is arranged in a reverse direction between the first power supply VDD and the second power supply VSS, or at least one end of which is floating. can do.
  • FIG. 6 is a plan view illustrating a pixel PXL according to an exemplary embodiment of the present invention. 6 illustrates the structure of the pixel PXL with the light emitting unit EMU as the center. For example, in FIG. 6 , as in the embodiment of FIG. 4 , the light emitting unit EMU including the light emitting elements LD connected in parallel with each other is illustrated.
  • the pixel PXL may include light emitting elements LD and a plurality of electrodes electrically connected to the light emitting elements LD.
  • the pixel PXL includes at least one pair of alignment electrodes ALE spaced apart from each other along the first direction DR1 and a light emitting element positioned and/or aligned between the alignment electrodes ALE. LD, and at least one pair of contact electrodes CNE positioned on the first and second ends EP1 and EP2 of the light emitting elements LD.
  • the pixel PXL includes a first alignment electrode ALE1 (also referred to as “first electrode”) and a second alignment electrode ALE2 (“second electrode”) spaced apart from each other along the first direction DR1.
  • first light emission elements LD arranged along the second direction DR2 in the first area AR1 between the first alignment electrode ALE1 and the second alignment electrode ALE2 ("first light emission) elements"), the first contact electrode CNE1 positioned on the first end portions EP1 of the light emitting devices LD, and the second end portions EP2 of the light emitting devices LD.
  • a positioned second contact electrode CNE2 may be included.
  • the first contact electrode CNE1 may be electrically connected to the first ends EP1 of the light emitting elements LD, and may be selectively connected to the first alignment electrode ALE1.
  • the second contact electrode CNE2 may be electrically connected to the second ends EP2 of the light emitting elements LD and may be selectively connected to the second alignment electrode ALE2.
  • the pixel PXL includes bank patterns BNP (also referred to as “patterns” or “wall patterns”) positioned under each of the alignment electrodes ALE, and of the pixel PXL.
  • a first bank BNK1 defining the light emitting area EA may be included.
  • the pixel PXL may include a first bank pattern BNP1 positioned under the first alignment electrode ALE1, a second bank pattern BNP2 positioned under the second alignment electrode ALE2, and a first bank BNK1 surrounding the light emitting area EA of the pixel PXL.
  • a non-emission area NEA may be positioned around the emission area EA of the pixel PXL, and the first bank BNK1 may be positioned in the non-emission area NEA.
  • the first bank BNK1 may have a first opening OPA1 corresponding to the light emitting area EA of each pixel PXL and may surround the light emitting area EA.
  • the first bank BNK1 may further include second openings OPA2 corresponding to the separation areas SPA located in and/or around the non-emission area NEA. Ends of at least one of the first alignment electrode ALE1 and the second alignment electrode ALE2 may be positioned in the second openings OPA2 .
  • the first bank pattern BNP1 may overlap a portion of the first alignment electrode ALE1 and may be positioned below the first alignment electrode ALE1.
  • the first bank pattern BNP1 may be positioned around the first end portions EP1 of the light emitting elements LD.
  • the first bank pattern BNP1 when viewed on a plane defined by the first and second directions DR1 and DR2 (eg, an XY plane), the first bank pattern BNP1 is the second region from the first region AR1. It may be located at a point spaced apart by 1 distance d1 and may be spaced apart from the light emitting elements LD.
  • the first bank pattern BNP1 may face the first end portions EP1 of the light emitting elements LD.
  • the first bank pattern BNP1 may or may not overlap the first bank BNK1.
  • one part of the first bank pattern BNP1 may be located in the light emitting area EA, and another part of the first bank pattern BNP1 (eg, at least one part of the first bank pattern BNP1) One end) may be located in the non-emission area NEA to overlap the first bank BNK1.
  • the first bank pattern BNP1 may be positioned only inside the emission area EA so as not to overlap with the first bank BNK1.
  • the second bank pattern BNP2 may overlap a portion of the second alignment electrode ALE2 and may be positioned below the second alignment electrode ALE2.
  • the second bank pattern BNP2 and the second alignment electrode ALE2 may be positioned around the second end portions EP2 of the light emitting elements LD.
  • the second bank pattern BNP2 is spaced apart from the first region AR1 by a second distance d2 when viewed on a plane defined by the first and second directions DR1 and DR2. It may be located at a point where the light emitting elements LD may be spaced apart from each other.
  • the second bank pattern BNP2 may face the second ends EP2 of the light emitting devices LD.
  • the second bank pattern BNP2 may or may not overlap the first bank BNK1.
  • one part of the second bank pattern BNP2 may be located in the light emitting area EA, and another part of the second bank pattern BNP2 (eg, at least one part of the second bank pattern BNP2) One end) may be located in the non-emission area NEA to overlap the first bank BNK1.
  • the second bank pattern BNP2 may be positioned only inside the emission area EA so as not to overlap the first bank BNK1.
  • the first alignment electrode ALE1 may be positioned around the first end portions EP1 of the light emitting elements LD.
  • the first alignment electrode ALE1 may or may not overlap the first end EP1 of each of the light emitting elements LD.
  • the second alignment electrode ALE2 may be positioned around the second end portions EP2 of the light emitting elements LD.
  • the second alignment electrode ALE2 may or may not overlap the second end EP2 of each of the light emitting elements LD.
  • the first and second alignment electrodes ALE1 and ALE2 may have various shapes and may be spaced apart from each other.
  • the first and second alignment electrodes ALE1 and ALE2 may be spaced apart from each other along the first direction DR1 in the light emitting area EA, and each extends along the second direction DR2. It may have a shape (eg, a bar shape).
  • the first and second alignment electrodes ALE1 and ALE2 may have similar or identical shapes and/or sizes, or may have different shapes and sizes. The shape, size, number, and/or mutual arrangement structure of the first and second alignment electrodes ALE1 and ALE2 may be changed according to embodiments.
  • the first and second alignment electrodes ALE1 and ALE2 may be positioned in the emission area EA.
  • the first and second alignment electrodes ALE1 and ALE2 may extend from the emission area EA to the non-emission area NEA.
  • the first and second alignment electrodes ALE1 and ALE2 may extend to separation areas SPA corresponding to the second openings OPA2 of the first bank BNK1 , and Both ends of the second alignment electrodes ALE1 and ALE2 may be located in the separation areas SPA.
  • the first alignment electrode ALE1 may have a pattern separated for each pixel PXL.
  • the second alignment electrode ALE2 has a pattern separated for each pixel PXL, or the second alignment electrodes of at least two adjacent pixels PXL along the first direction DR1 and/or the second direction DR2.
  • ALE2 may be integrally connected.
  • the first alignment electrodes ALE1 of the pixels PXL may be connected to each other before the pixel process for forming the pixels PXL, in particular, the alignment of the light emitting elements LD is completed.
  • the second alignment electrodes ALE2 of the pixels PXL may be connected to each other.
  • the first alignment electrodes ALE1 of the pixels PXL are integrally or non-integrally formed with each other and are electrically connected to each other to form a first alignment wire.
  • the second electrodes ALE2 of the pixels PXL may be integrally or non-integrally formed with each other and electrically connected to each other to form a second alignment wire.
  • the first alignment wire and the second alignment wire may receive the first alignment signal and the second alignment signal, respectively, during the alignment of the light emitting elements LD.
  • the first and second alignment signals may have different waveforms, potentials and/or phases. Accordingly, an electric field is formed between the first and second alignment wires, so that the light emitting elements LD can be aligned between the first and second alignment wires.
  • the light emitting elements LD may be formed in a region between the first and second alignment wires by first and second alignment signals applied to the first and second alignment wires in the light emitting element aligning step.
  • the area including the first area AR1 may be arranged along the second direction DR2.
  • each light emitting element LD has a first region (EP1) adjacent to the first alignment electrode (ALE1) and a second end (EP2) adjacent to the second alignment electrode (ALE2). AR1) can be aligned.
  • each light emitting element LD may be horizontally aligned in the first direction DR1.
  • the first alignment wires may be disconnected from each separation area SPA. Accordingly, the first alignment electrodes ALE1 of the pixels PXL may be separated from each other, and the pixels PXL may be individually driven.
  • the first alignment electrodes ALE1 of the pixels PXL may be separated and the second alignment electrodes ALE2 of the pixels PXL may be separated.
  • the first and second alignment wires may be disconnected from each separation area SPA. Accordingly, the first and second alignment electrodes ALE1 and ALE2 of the pixels PXL may be formed in individual patterns.
  • the first alignment electrode ALE1 may overlap the first bank pattern BNP1 and cross the first direction DR1 and the second direction DR2 in an area overlapping the first bank pattern BNP1 ( For example, it may protrude in a third direction DR3 (eg, a height direction) (perpendicular to).
  • the second alignment electrode ALE2 may overlap the second bank pattern BNP2 and may protrude in the third direction DR3 from an area overlapping the second bank pattern BNP2.
  • a first protrusion pattern may be formed on one side (eg, the right side) of the first area AR1 by the first alignment electrode ALE1 and the first bank pattern BNP1, and the second alignment electrode ALE2
  • a second protruding pattern may be formed on the other side (eg, the left side) of the first area AR1 by the second bank pattern BNP2.
  • the alignment and/or arrangement positions of the light emitting elements LD may be more appropriately controlled by the first and second protruding patterns.
  • At least one protruding pattern among the first and second protruding patterns may form a reflective wall structure for reflecting light emitted from the light emitting elements LD and radiating the light upward.
  • the first protrusion formed by the first alignment electrode ALE1 and the first bank pattern BNP1 By the pattern, light emitted from the first end portions EP1 of the light emitting elements LD in a lateral direction toward the first protruding pattern may be reflected from the first protruding pattern and emitted upward of the pixel PXL. there is. Accordingly, light efficiency of the pixel PXL may be increased.
  • the first alignment electrode ALE1 may be electrically connected to the first contact electrode CNE1.
  • the first alignment electrode ALE1 is electrically connected to the first contact electrode CNE1 by directly contacting the first contact electrode CNE1 inside and/or outside the light emitting area EA, or at least It may be electrically connected to the first contact electrode CNE1 through one contact hole or the like.
  • the first alignment electrode ALE1 may be connected to the pixel circuit PXC of the pixel PXL through the first contact portion CNT1.
  • the first alignment electrode ALE1 may be electrically connected to a first transistor M1 positioned on a circuit layer (eg, the circuit layer PCL of FIG. 7 ) through the first contact portion CNT1 . there is.
  • the first contact electrode CNE1 may be electrically connected to the pixel circuit PXC through the first alignment electrode ALE1.
  • the first contact portion CNT1 may include at least one contact hole and/or via hole.
  • the first contact portion CNT1 may be located outside the emission area EA.
  • the first contact portion CNT1 may be positioned in the non-emission area NEA to overlap with the first bank BNK1 or positioned in the isolation area SPA not to overlap with the first bank BNK1. there is. A location of the first contact unit CNT1 may be changed.
  • the second alignment electrode ALE2 may be electrically connected to the second contact electrode CNE2.
  • the second alignment electrode ALE2 is electrically connected to the second contact electrode CNE2 by directly contacting the second contact electrode CNE2 inside and/or outside the light emitting area EA, or at least It may be electrically connected to the second contact electrode CNE2 through one contact hole or the like.
  • the second alignment electrode ALE2 may be electrically connected to the second power line PL2 positioned on the circuit layer (eg, the circuit layer PCL of FIG. 7 ) through the second contact portion CNT2 .
  • the second contact unit CNT2 may include at least one contact hole and/or via hole.
  • the second contact portion CNT2 may be located outside the emission area EA.
  • the second contact portion CNT2 may be positioned in the non-emission area NEA to overlap with the first bank BNK1 or positioned in the isolation area SPA not to overlap with the first bank BNK1. there is. A location of the second contact unit CNT2 may be changed.
  • the light emitting devices LD may be positioned in the first area AR1 between the first and second alignment electrodes ALE1 and ALE2.
  • that the light emitting devices LD are positioned in the first area AR1 may mean that at least a portion of each of the light emitting devices LD is positioned in the first area AR1.
  • Each light emitting element LD may include a first end EP1 adjacent to the first alignment electrode ALE1 and a second end EP2 adjacent to the second alignment electrode ALE2 .
  • the light emitting devices LD may be arranged along the second direction DR2 in the first area AR1.
  • each of the light emitting elements LD is configured in a second direction (eg, such that the first end EP1 is adjacent to the first alignment electrode ALE1 and the second end EP2 is adjacent to the second alignment electrode ALE2).
  • DR2 may be aligned in a direction crossing (eg, the first direction DR1 or an oblique direction).
  • the first ends EP1 of the light emitting elements LD may overlap the first contact electrode CNE1 and may be electrically connected to the first contact electrode CNE1.
  • the second ends EP2 of the light emitting elements LD may overlap the second contact electrode CNE2 and may be electrically connected to the second contact electrode CNE2.
  • each light emitting element LD may be a subminiature (eg, nanometer to micrometer size) inorganic light emitting element using a material having an inorganic crystal structure.
  • each light emitting element LD is an inorganic light emitting element (eg, the embodiment of FIGS. 1 and 2 ) manufactured by growing a nitride-based semiconductor and etching it into a rod shape having a nanometer to micrometer size. It may be a light emitting element (LD) according to an example.
  • the type, size, shape, structure, and/or number of the light emitting device(s) LD constituting each light emitting unit EMU may be changed.
  • the light emitting elements LD may be prepared in a form dispersed in a liquid solution, and may be supplied to the light emitting area EA of each pixel PXL through an inkjet method or a slit coating method. Aligning the light emitting elements LD in the first area AR1 by applying first and second alignment signals to the first and second alignment lines simultaneously with or after the supply of the light emitting elements LD and/or Or you can arrange After the light emitting elements LD are aligned, the solvent may be removed through a drying process or the like.
  • the first contact electrode CNE1 may be positioned on the first alignment electrode ALE1 and the first end portions EP1 of the light emitting elements LD. In an embodiment, the first contact electrode CNE1 may be electrically connected to the first ends EP1 of the light emitting elements LD. For example, the first contact electrode CNE1 may be directly positioned on the first ends EP1 of the light emitting elements LD to contact the first ends EP1 of the light emitting elements LD. .
  • the first contact electrode CNE1 may be electrically connected to the first alignment electrode ALE1, and the pixel circuit PXC and/or the first power line PL1 may be connected through the first alignment electrode ALE1. can be electrically connected to In another embodiment, the first contact electrode CNE1 may be electrically connected to the pixel circuit PXC and/or the first power line PL1 without passing through the first alignment electrode ALE1.
  • the second contact electrode CNE2 may be positioned on the second alignment electrode ALE2 and the second ends EP2 of the light emitting elements LD.
  • the second contact electrode CNE2 may be electrically connected to the second ends EP2 of the light emitting devices LD.
  • the second contact electrode CNE2 may be directly positioned on the second ends EP2 of the light emitting elements LD to contact the second ends EP2 of the light emitting elements LD. .
  • the second contact electrode CNE2 may be electrically connected to the second alignment electrode ALE2 and electrically connected to the second power line PL2 through the second alignment electrode ALE2. In another embodiment, the second contact electrode CNE2 may be electrically connected to the second power line PL2 without passing through the second alignment electrode ALE2.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be electrically connected to the first alignment electrode ALE1 and the second alignment electrode ALE2, respectively, inside the light emitting area EA.
  • the embodiments are not limited thereto.
  • the arrangement structure of the alignment electrodes ALE and the contact electrodes CNE, whether or not they are connected, and the location and/or number of the connections may be changed according to embodiments.
  • the first contact electrode CNE1 may be a transparent electrode including at least one transparent electrode layer
  • the second contact electrode CNE2 may be a reflective electrode including at least one reflective electrode layer
  • the first contact electrode CNE1 may be formed of a single layer or a multi-layered transparent electrode including at least one transparent conductive material
  • the second contact electrode CNE2 may include at least one reflective conductive material (one layer).
  • it may be formed of a single-layer or multi-layer reflective electrode including metal).
  • the light emitting elements LD may emit light mainly through the first end portions EP1.
  • the light emitting elements LD may emit light only through first end portions EP1 among first and second end portions EP1 and EP2 .
  • At least some of the light emitted through the first ends EP1 of the light emitting elements LD is directed to the first bank pattern BNP1 and the first alignment electrode ALE1 in the region where the first bank pattern BNP1 is formed.
  • the light may be reflected by the first protruding pattern formed by the first protruding pattern and may be emitted toward an upper direction of the pixel PXL including the third direction DR3 . Accordingly, light emission efficiency of light generated from the pixel PXL may be increased.
  • the first bank pattern BNP1 and the second bank pattern BNP2 may have asymmetrical structures.
  • the separation distance between the first bank pattern BNP1 and the first area AR1 and the separation distance between the second bank pattern BNP2 and the first area AR1, and/or the first bank pattern ( The size (for example, width, area, height, and/or volume) of BNP1) and the size of second bank pattern BNP2 may be different from each other.
  • the first bank pattern BNP1 and the second bank pattern BNP2 may have different surface profiles.
  • the first bank pattern BNP1 and the second bank pattern BNP2 may be positioned apart from the first area AR1 by different distances from each other.
  • the first bank pattern BNP1 may be spaced apart from the first area AR1 by a first distance d1
  • the second bank pattern BNP2 may be spaced apart from the first area AR1. It may be spaced apart from AR1 by a second distance d2 shorter than the first distance d1.
  • the first distance d1 may be determined according to a path and/or distribution of light emitted from the light emitting devices LD.
  • the first distance d1 is the first protruding pattern at a relatively low angle rather than toward the upper direction of the pixel PXL among the lights emitted from the first ends EP1 of the light emitting elements LD. It may be within a range capable of effectively reflecting light emitted in a lateral direction.
  • the second distance d2 may be set to a smaller value than the first distance d1 in consideration of the limited pixel area.
  • the second bank pattern BNP2 reduces or minimizes the second distance d2 by considering the width and/or the entire area of the light emitting area EA along the first direction DR1. ) may be located close to the first area AR1. Accordingly, it is possible to efficiently utilize the limited pixel area and secure a sufficient separation distance between the first bank pattern BNP1 and the first area AR1.
  • the first bank pattern BNP1 has a sufficient size and is located at a position capable of effectively reflecting a greater proportion of the low-angle light emitted from the first ends EP1 of the light emitting elements LD.
  • the second bank pattern BNP2 may be located closer to the first area AR1 than the first bank pattern BNP2 and may be formed in a smaller size.
  • the first bank pattern BNP1 may be formed higher or thicker than the second bank pattern BNP2 and may have a larger width along the first direction DR1.
  • the first bank pattern BNP1 and the second bank pattern BNP2 may have different widths in the first direction DR1.
  • the first bank pattern BNP1 may have a first width w1
  • the second bank pattern BNP2 may have a second width ( narrower than the first width w1 ).
  • w2 can have. Accordingly, the space utilization rate of the pixel area (eg, the light emitting area EA) may be increased while the light emission efficiency of the light generated by the pixel PXL is increased.
  • the first bank BNK1 may be located in the non-emission area NEA around the emission area EA to surround the emission area EA of each of the pixels PXL.
  • the first bank BNK1 may be located in an outer area of each pixel PXL and/or an area between adjacent pixels PXL to surround each light emitting area EA.
  • the first bank BNK1 may include first openings OPA1 corresponding to the light emitting areas EA of the pixels PXL.
  • the first bank BNK1 may further include second openings OPA2 corresponding to the isolation areas SPA.
  • the first bank BNK1 may include openings OPA corresponding to the emission areas EA and the separation areas SPA in the first half of the display area DA and may have a mesh shape. there is.
  • the first and second alignment wires (or The first alignment line) may be properly separated into first and second alignment electrodes ALE1 and ALE2 (or first alignment electrodes ALE1 ).
  • the first bank BNK1 may include at least one light blocking and/or reflective material.
  • the first bank BNK1 may include at least one black matrix material and/or a color filter material of a corresponding color. Accordingly, light leakage between adjacent pixels PXL may be reduced or prevented.
  • the first bank BNK1 may define each light emitting area EA to which the light emitting elements LD are to be supplied. .
  • the light emitting areas EA of the pixels PXL are separated and partitioned by the first bank BNK1, so that each light emitting area EA has a desired type and/or amount of light emitting diode mixture (one For example, light emitting device ink including at least one type and/or color of light emitting devices LD) may be supplied.
  • FIGS. 7 to 9 are cross-sectional views illustrating a pixel PXL according to an exemplary embodiment of the present invention.
  • FIGS. 7 to 9 show cross-sections of the pixel PXL taken along lines II to II' of FIG. 6 and show different embodiments in relation to the first bank pattern BNP1.
  • the same reference numerals are assigned to elements that are similar or identical to each other, and detailed descriptions of overlapping parts will be omitted.
  • circuit elements 7 to 9 are examples of circuit elements that may be positioned on the circuit layer PCL of the pixel PXL and the display device DD including the pixel PXL, and any one transistor included in each pixel circuit PXC.
  • a cross section of (M) eg, the first transistor M1 including the lower metal layer BML
  • various signal lines and/or power lines may be further positioned in the circuit layer PCL.
  • the pixel PXL and the display device DD including the pixel PXL may include a base layer BSL, a circuit layer PCL, and a display layer DPL.
  • the circuit layer PCL and the display layer DPL may be positioned to overlap each other on the base layer BSL.
  • the circuit layer PCL and the display layer DPL may be sequentially positioned on one surface of the base layer BSL.
  • the pixel PXL and the display device DD including the pixel PXL may further include a color filter layer CFL and/or an encapsulation layer ENC (or a protective layer) disposed on the display layer DPL.
  • the color filter layer (CFL) and/or the encapsulation layer (ENC) may be directly formed on one surface of the base layer (BSL) on which the circuit layer (PCL) and the display layer (DPL) are formed, but is limited thereto. It doesn't work.
  • the base layer BSL may be a rigid substrate or a flexible substrate or film, and its material or structure is not particularly limited.
  • the base layer BSL includes at least one insulating material that is transparent or opaque, and may be a single-layer or multi-layered substrate or film.
  • the circuit layer PCL may be provided on one surface of the base layer BSL.
  • the circuit layer PCL may include circuit elements constituting the pixel circuit PXC of each pixel PXL.
  • a plurality of circuit elements including the first transistor M1 may be formed in each pixel area of the circuit layer PCL.
  • the circuit layer PCL may include various signal lines and power lines connected to the pixels PXL of the display area DA.
  • the circuit layer PCL may include a plurality of insulating layers.
  • the circuit layer PCL may include a buffer layer BFL, a gate insulating layer GI, an interlayer insulating layer ILD, and/or a passivation layer PSV sequentially disposed on one surface of the base layer BSL.
  • a buffer layer BFL a buffer layer BFL
  • a gate insulating layer GI a gate insulating layer GI
  • ILD interlayer insulating layer
  • PSV passivation layer sequentially disposed on one surface of the base layer BSL.
  • the circuit layer PCL is positioned on the base layer BSL and may include a first conductive layer including the lower metal layer BML of the first transistor M1.
  • the first conductive layer may be positioned between the base layer BSL and the buffer layer BFL, and may include the lower metal layer BML of the first transistor M1 provided in each pixel PXL.
  • the lower metal layer BML of the first transistor M1 may overlap the gate electrode GE and the semiconductor pattern SCP of the first transistor M1.
  • the first conductive layer may further include wirings (eg, predetermined wirings).
  • the first conductive layer may include at least some of the wires extending in the second direction DR2 in the display area DA.
  • the first conductive layer may include the sensing line SENL, the data line DL, the first power line PL1 (or the first sub power line in the second direction) and/or the second power line PL2. (or a second sub-power line in the second direction).
  • a buffer layer BFL may be positioned on one surface of the base layer BSL including the first conductive layer.
  • the buffer layer BFL may reduce or prevent diffusion of impurities into each circuit element.
  • a semiconductor layer may be positioned on the buffer layer BFL.
  • the semiconductor layer may include the semiconductor pattern SCP of the transistor M.
  • the semiconductor pattern SCP includes a channel region overlapping the gate electrode GE of the corresponding transistor M, and first and second conductive regions (eg, source and drain regions) positioned on both sides of the channel region.
  • the semiconductor pattern SCP may be a semiconductor pattern made of polysilicon, amorphous silicon, or an oxide semiconductor.
  • a gate insulating layer GI may be positioned on the semiconductor layer. Also, a second conductive layer may be positioned on the gate insulating layer GI.
  • the second conductive layer may include a gate electrode GE of each transistor M.
  • the second conductive layer may further include one electrode and/or a bridge pattern of the capacitor Cst provided in the pixel circuit PXC.
  • the second conductive layer may include at least one conductive pattern constituting the at least one power line and/or signal line. may further include.
  • An interlayer insulating layer may be positioned on the second conductive layer. Also, a third conductive layer may be positioned on the interlayer insulating layer ILD.
  • the third conductive layer may include the source electrode SE and the drain electrode DE of each transistor M.
  • the source electrode SE may be connected to one region (eg, a source region) of the semiconductor pattern SCP included in the corresponding transistor M through at least one contact hole CHs
  • the drain electrode DE may It may be connected to another region (eg, a drain region) of the semiconductor pattern SCP included in the corresponding transistor M through at least one other contact hole CHd.
  • the third conductive layer may further include another electrode of the capacitor Cst provided in the pixel circuit PXC, wires (eg, predetermined wires), and/or a bridge pattern.
  • the third conductive layer may include at least some of the wires extending in the first direction DR1 in the display area DA.
  • the third conductive layer may include scan lines SL, control lines SSL, a first power line PL1 (or a first sub-power line in a first direction) connected to the pixels PXL, and/or Alternatively, a second power line PL2 (or a second sub power line in the first direction) may be included. Additionally, when at least one power line and/or signal line located in the display area DA is composed of multiple layers, the third conductive layer may include at least one conductive pattern constituting the at least one power line and/or signal line. may further include.
  • Each of the conductive patterns, electrodes and/or wires constituting the first to third conductive layers may have conductivity by including at least one conductive material.
  • each of the conductive patterns, electrodes and/or wirings constituting the first to third conductive layers may include molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), Magnesium (Mg), Gold (Au), Nickel (Ni), Neodymium (Nd), Iridium (Ir), Chromium (Cr), Titanium (Ti), Tantalum (Ta), Tungsten (W), Copper (Cu) It may include one or more selected metals, and may also include various types of conductive materials.
  • a passivation layer PSV may be positioned on the third conductive layer.
  • Each of the buffer layer (BFL), gate insulating layer (GI), interlayer insulating layer (ILD), and passivation layer (PSV) may be composed of a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • each of the buffer layer (BFL), the gate insulating layer (GI), the interlayer insulating layer (ILD), and the passivation layer (PSV) may be silicon nitride (SiN x ), silicon oxide (SiO x ), or silicon oxynitride ( It may include various types of organic/inorganic insulating materials including SiO x N y ) and the like.
  • the passivation layer PSV may include an organic insulating layer and may planarize a surface of the circuit layer PCL.
  • a display layer DPL may be positioned on the passivation layer PSV.
  • the display layer DPL may include the light emitting unit EMU of each pixel PXL.
  • the display layer DPL may include light emitting elements LD positioned in the light emitting area EA of each pixel PXL and electrodes positioned around the light emitting elements LD. there is.
  • the electrodes may include first and second alignment electrodes ALE1 and ALE2 and first and second contact electrodes CNE1 and CNE2, as in the embodiment of FIG. 6 .
  • the display layer DPL may further include insulating patterns and/or insulating layers sequentially positioned on one surface of the base layer BSL on which the circuit layer PCL is formed.
  • the display layer DPL may include bank patterns BNP, a first insulating layer INS1 , a first bank BNK1 , a second insulating layer INS2 , a third insulating layer INS3 , and a second insulating layer INS3 .
  • a second bank BNK2 and/or a fourth insulating layer INS4 may be included.
  • the display layer DPL may selectively further include a light conversion layer CCL.
  • Bank patterns BNP may be provided and/or formed on the passivation layer PSV.
  • the bank patterns BNP are individually positioned below the first and second alignment electrodes ALE1 and ALE2 to overlap a portion of each of the first and second alignment electrodes ALE1 and ALE2. It can be formed in separable patterns that do.
  • the bank patterns BNP may include a first bank pattern BNP1 positioned under the first alignment electrode ALE1 and a second bank pattern BNP2 positioned under the second alignment electrode ALE2. ) may be included.
  • the bank patterns BNP may include at least one organic insulating layer including at least one organic insulating material.
  • the bank patterns BNP may be formed of organic insulating patterns including at least one of polyacrylate, polyimide, or other organic insulating materials. Accordingly, the bank patterns BNP may be appropriately formed to a desired size and/or height.
  • the first bank pattern BNP1 and the second bank pattern BNP2 may have different widths and/or areas.
  • the first bank pattern BNP1 and the second bank pattern BNP2 may have different areas on a plane defined by the first and second directions DR1 and DR2 .
  • the first bank pattern BNP in the first direction DR1, the first bank pattern BNP may have a first width w1, and the second bank pattern BNP may have a second width smaller than the first width w1. It may have a width w2.
  • the first bank pattern BNP1 and the second bank pattern BNP2 form a circuit layer PCL in a third direction DR3 crossing the first and second directions DR1 and DR2. They may protrude to different heights or thicknesses from one surface of the base layer BSL.
  • the first bank pattern BNP may have a first height h1
  • the second bank pattern BNP may have a second height lower than the first height h1. h2).
  • the first height h1 directs low-angle light emitted from the first ends EP1 of the light emitting elements LD toward the upper side of the pixel PXL according to the light emission profile of the light emitting elements LD. It may be of sufficient height to reflect effectively.
  • the second height h2 may be high enough to appropriately form the second bank pattern BNP2 having the second width w2 and may be lower than the first height h1.
  • the first height h1 and the second height h2 may vary depending on design conditions of the pixel PXL and the display device DD including the pixel PXL.
  • At least one pair of alignment electrodes ALE may be formed on the bank patterns BNP.
  • first and second alignment electrodes ALE1 and ALE2 may be formed on the bank patterns BNP.
  • the number, shape, size, and/or location of the alignment electrodes ALE positioned in each light emitting area EA may be changed according to embodiments.
  • Alignment electrodes ALE may include at least one conductive material.
  • the alignment electrodes ALE may include silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), Iridium (Ir), chromium (Cr), titanium (Ti), molybdenum (Mo), at least one metal among various metal materials including copper (Cu) or an alloy including the same, ITO (Indium Tin Oxide), IZO ( Indium Zinc Oxide), Indium Tin Zinc Oxide (ITZO), Zinc Oxide (ZnO), Aluminum doped Zinc Oxide (AZO), Gallium doped Zinc Oxide (GZO), Zinc Tin Oxide (ZTO), Gallium Tin Oxide (GTO) and FTO (Fluorine doped Tin Oxide) and the like, and at least one conductive material of conductive polymers such as PEDOT, or other conductive materials.
  • Each alignment electrode ALE may be composed of a single layer or multiple layers.
  • the alignment electrodes ALE include a reflective conductive material (eg, a metal such as aluminum (Al), gold (Au), and/or silver (Ag)) having high reflectance in the visible light wavelength band.
  • a reflective electrode layer may be included. Accordingly, the light emitted from the light emitting elements LD may be reflected toward the upper side of the pixel PXL to increase the light emission efficiency of the pixel PXL.
  • the alignment electrodes ALE may selectively further include at least one of a transparent electrode layer disposed above and/or below the reflective electrode layer and a conductive capping layer covering the upper portion of the reflective electrode layer and/or the transparent electrode layer.
  • a first insulating layer INS1 may be positioned on the alignment electrodes ALE.
  • the first insulating layer INS1 may be opened in an area where each alignment electrode ALE and each contact electrode CNE corresponding thereto overlap, and the first insulating layer INS1 is open. In the region, each alignment electrode ALE and each corresponding contact electrode CNE may be electrically connected to each other.
  • the first insulating layer INS1 may include at least one contact hole in an area where each alignment electrode ALE and each corresponding contact electrode CNE overlap, and the at least one contact hole Each alignment electrode ALE and each contact electrode CNE corresponding thereto may be electrically connected to each other.
  • the first insulating layer INS1 may include a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the first insulating layer INS1 may include at least one type of inorganic insulating material including silicon nitride (SiN x ), silicon oxide (SiO x ), or silicon oxynitride (SiO x N y ).
  • the alignment electrodes ALE are covered by the first insulating layer INS1, damage to the alignment electrodes ALE in a subsequent process may be reduced or prevented. Also, it is possible to reduce or prevent occurrence of a short circuit defect due to improper connection between the alignment electrodes ALE and the light emitting elements LD.
  • a first bank BNK1 may be positioned in the display area DA on which the alignment electrodes ALE and the first insulating layer INS1 are formed.
  • the first bank BNK1 may have a first opening OPA1 corresponding to the emission area EA of each pixel PXL, and may be formed in the non-emission area NEA to surround the emission area EA. can Accordingly, each light emitting area EA to be supplied with the light emitting elements LD may be defined (or partitioned).
  • the first bank BNK1 may include a light blocking and/or reflective material such as a black matrix material.
  • the first bank BNK1 may include at least one organic insulating layer including at least one organic insulating material. Accordingly, the first bank BNK1 may be appropriately formed to a desired size and/or height.
  • the first bank BNK1 may include the same organic insulating material as the bank patterns BNP or a different organic insulating material from the bank patterns BNP.
  • Light emitting devices LD may be positioned in each light emitting area EA surrounded by the first bank BNK1.
  • the light emitting devices LD may be arranged along the second direction DR2 in the first area AR1 between the first and second alignment electrodes ALE1 and ALE2, and each of the light emitting devices LD may be arranged along the second direction DR2. They may be aligned in a first direction DR1 crossing the direction DR2 or in an oblique direction.
  • each light emitting element LD has a first area EP1 adjacent to the first alignment electrode ALE1 and a second end EP2 adjacent to the second alignment electrode ALE2. AR1) may be located in the horizontal direction.
  • each light emitting element LD includes a first semiconductor layer SCL1, an active layer ACT, and a second semiconductor layer sequentially positioned in a direction from the second end EP2 to the first end EP1. (SCL2) and an electrode layer (ETL).
  • each light emitting element LD surrounds an outer circumferential surface (eg, a side surface of a cylinder) of the first semiconductor layer SCL1 , the active layer ACT, the second semiconductor layer SCL2 , and/or the electrode layer ETL.
  • An insulating film (INF) may be further included.
  • the active layer ACT is positioned in a central region between the first end EP1 and the second end EP2, but may be positioned closer to the first end EP1 than the second end EP2. Accordingly, more light generated in the active layer ACT may be emitted to the first end EP1 than to the second end EP2.
  • a substantially transparent first contact electrode CNE1 may be positioned on the first ends EP1 of the light emitting elements LD. Accordingly, light emitted from the first end portions EP1 of the light emitting elements LD may pass through the first contact electrode CNE1.
  • a substantially opaque reflective second contact electrode CNE2 may be positioned on the second ends EP2 of the light emitting elements LD. Accordingly, at least a portion of the light directed from the active layer ACT of the light emitting elements LD toward the second end portions EP2 is reflected by the second contact electrode CNE2 and hits the first end portions EP1 and the like. It may be emitted from the light emitting elements LD through other parts including the light emitting diodes.
  • a second insulating layer INS2 (also referred to as an "insulating pattern") may be positioned on a portion of the light emitting elements LD.
  • the second insulating layer INS2 exposes the first and second ends EP1 and EP2 of the light emitting devices LD aligned in the light emitting area EA of each pixel PXL. It may be locally located on one part including the central part of the light emitting elements LD.
  • the light emitting elements LD may be stably fixed by the second insulating layer INS2, and the first and second contact electrodes CNE1 and CNE2 may be more stably separated.
  • the second insulating layer INS2 may include a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the second insulating layer INS2 may include silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), aluminum oxide (Al x O y ), and photoresist (PR). ) materials, and the like, may include various types of organic and/or inorganic insulating materials.
  • a first contact electrode CNE1 and a second contact electrode CNE2 are formed, respectively.
  • the first contact electrode CNE1 may directly contact the first ends EP1 of the light emitting elements LD
  • the second contact electrode CNE2 may directly contact the first ends EP1 of the light emitting elements LD. It may directly contact the 2 end portions EP2.
  • the first contact electrode CNE1 may be positioned above the first alignment electrode ALE1 to overlap at least a portion of the first alignment electrode ALE1.
  • the first contact electrode CNE1 may be electrically connected to the first alignment electrode ALE1.
  • the first contact electrode CNE1 contacts the first alignment electrode ALE1 in an area where the first insulating layer INS1 is opened or removed (eg, an upper portion of the first bank pattern BNP1). As a result, it can be electrically connected to the first alignment electrode ALE1.
  • the second contact electrode CNE2 may be positioned above the second alignment electrode ALE2 to overlap at least a portion of the second alignment electrode ALE2.
  • the second contact electrode CNE2 may be electrically connected to the second alignment electrode ALE2.
  • the second contact electrode CNE2 contacts the second alignment electrode ALE2 in an area where the first insulating layer INS1 is opened or removed (eg, an upper portion of the second bank pattern BNP2). As a result, it can be electrically connected to the second alignment electrode ALE2.
  • the first contact electrode CNE1 may be formed of a transparent electrode including at least one transparent electrode layer
  • the second contact electrode CNE2 may be formed of a reflective electrode including at least one reflective electrode layer.
  • the first contact electrode CNE1 may include at least one of ITO, IZO, ITZO, ZnO, AZO, GZO, ZTO, GTO, FTO, and other transparent conductive materials, and may be substantially transparent.
  • the second contact electrode CNE2 is formed of a reflective conductive material having a high reflectance in the visible light wavelength band, for example, at least one of aluminum (Al), gold (Au), silver (Ag), and other reflective metals. and may be substantially opaque. Accordingly, the light emitting elements LD may emit light toward the first end portions EP1.
  • the second contact electrode CNE2 may be formed of a conductive material capable of reducing contact resistance at a contact surface with the light emitting elements LD.
  • the first semiconductor layer SCL1 located on the second ends EP2 of the light emitting elements LD or the second ends of the light emitting elements LD adjacent to the first semiconductor layer SCL1 The second contact electrode CNE2 may be formed using a conductive material having a work function difference of about 0.5 eV or less from at least one electrode layer positioned in the fields EP2 . Accordingly, contact resistance between the light emitting devices LD and the second contact electrode CNE2 may be reduced.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be formed on different layers through different processes. For example, after the second contact electrode CNE2 is formed first, the third insulating layer INS3 may be formed on the second contact electrode CNE2. After that, the first contact electrode CNE1 may be formed. The first contact electrode CNE1 may or may not overlap a portion of the third insulating layer INS3.
  • the position and/or formation order of the first contact electrode CNE1 and the second contact electrode CNE2 may be changed.
  • the third insulating layer INS3 may be formed on the first contact electrode CNE1 after the first contact electrode CNE1 is formed. After that, the second contact electrode CNE2 may be formed.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be formed on the same layer.
  • a third insulating layer INS3 may be formed on the first contact electrode CNE1 or the second contact electrode CNE2. In another embodiment, the third insulating layer INS3 may not be omitted. For example, the pixel PXL may not include the third insulating layer INS3.
  • the pixel PXL and the display device DD including the pixel PXL may include a light conversion layer CCL positioned and/or provided in the emission area EA of each pixel PXL.
  • the light conversion layer CCL is provided in the light emitting area EA including the first area AR1 to be positioned above the light emitting devices LD located in each light emitting area EA and/or can be located
  • the pixel PXL and the display device DD including the pixel PXL may further include a second bank BNK2 positioned in the non-emission area NEA to overlap the first bank BNK1 .
  • the second bank BNK2 may define (or partition) each light emitting area EA in which the light conversion layer CCL is to be formed.
  • the second bank BNK2 may be integrated with the first bank BNK1.
  • the second bank BNK2 may include at least one light-blocking and/or reflective material.
  • the second bank BNK2 may include at least one black matrix material and/or a color filter material of a corresponding color. Accordingly, light leakage between adjacent pixels PXL may be reduced or prevented.
  • the second bank BNK2 may include the same or different material as the first bank BNK1.
  • the light conversion layer CCL includes wavelength conversion particles (for example, color conversion particles) for converting the wavelength and/or color of light emitted from the light emitting elements LD, and the light emitting elements LD. At least one of light scattering particles SCT may be included to increase light emission efficiency of the pixel PXL by scattering the emitted light. For example, in the light emitting area EA of each pixel PXL, wavelength conversion particles including at least one type of quantum dots QD (eg, red, green, and/or blue quantum dots) and/or light A light conversion layer CCL including scattering particles SCT may be provided.
  • wavelength conversion particles including at least one type of quantum dots QD (eg, red, green, and/or blue quantum dots) and/or light
  • QD quantum dots
  • a light conversion layer CCL including scattering particles SCT may be provided.
  • a light conversion layer CCL including a red (or green) quantum dot QD for converting blue light into red (or green) light is positioned. can do.
  • the light conversion layer CCL may selectively further include light scattering particles SCT.
  • a fourth insulating layer INS4 may be positioned on one surface of the base layer BSL including the light emitting units EMU and/or the light conversion layers CCL of the pixels PXL.
  • the fourth insulating layer INS4 may include at least one organic insulating layer and may substantially planarize a surface of the display layer DPL.
  • the fourth insulating layer INS4 may protect the light emitting units EMU and/or the light conversion layers CCL of the pixels PXL.
  • a color filter layer (CFL) may be positioned on the fourth insulating layer (INS4).
  • the color filter layer CFL may include color filters CF corresponding to the colors of the pixels PXL.
  • the color filter layer CFL is positioned in the first color filter CF1 positioned in the light emitting area EA of the first color pixel PXL1 and positioned in the light emitting area EA of the second color pixel PXL2. and a third color filter CF3 positioned in the emission area EA of the third color pixel PXL3.
  • the first, second, and third color filters CF1 , CF2 , and CF3 may be positioned to overlap each other in the non-emission area NEA to form a light-blocking pattern in the non-emission area NEA.
  • the first, second, and third color filters CF1 , CF2 , and CF3 emit light of the first color pixel PXL1 , the second color pixel PXL2 , and the third color pixel PXL3 , respectively. It may be formed to be separated from each other in the areas EA, and a separate light-blocking pattern or the like may be positioned between the first, second, and third color filters CF1 , CF2 , and CF3 .
  • An encapsulation layer ENC may be positioned on the color filter layer CFL.
  • the encapsulation layer ENC may include at least one organic insulating layer including the fifth insulating layer INS5 and/or an inorganic insulating layer.
  • the fifth insulating layer INS5 may be formed entirely in the display area DA to cover the circuit layer PCL, the display layer DPL, and/or the color filter layer CFL.
  • the fifth insulating layer INS5 may include at least one organic insulating layer, and may planarize a surface of the display area DA.
  • the first end EP1 of each of the light emitting elements LD faces the first alignment electrode ALE1 and/or the first bank pattern BNP1, and the light emitting elements ( LD)
  • the light emitting elements LD may be aligned such that each second end EP2 faces the second alignment electrode ALE2 and/or the second bank pattern BNP2, and the plurality of light emitting elements LD ) may be arranged along the second direction DR2 in the first area AR1.
  • a first contact electrode CNE1 formed of a transparent electrode is disposed on the first end portions EP1 of the light emitting devices LD, and the reflection is formed on the second end portions EP2 of the light emitting devices LD.
  • the second contact electrode CNE2 formed as an electrode light emission profiles of the light emitting elements LD may be controlled so that the light emitting elements LD emit light to one side through the first end portions EP1.
  • the emission characteristics of the light emitting units EMU may be controlled so that each light emitting unit EMU emits light in the form of a surface light source, and light is more uniformly emitted from the light emitting area EA of each pixel PXL. It can be.
  • the wavelength conversion particles eg, quantum dots (QDs)
  • QDs quantum dots
  • CTL light conversion layer
  • OPD Optical Power Density
  • the second contact electrodes CNE2 formed of a reflective conductive material such as metal are positioned on the second ends EP2 of the light emitting elements LD, the second ends EP2 of the light emitting elements LD The contact resistance at can be lowered. Accordingly, characteristics (eg, light emitting characteristics) of the light emitting elements LD may be more uniform.
  • the first bank pattern BNP1 facing the first end portions EP1 of the light emitting devices LD is set at a sufficiently spaced distance from the light emitting devices LD (eg, light emitting devices LD).
  • the light emitting devices LD eg, light emitting devices LD.
  • the light emission profile of the elements LD more low-angle light emitted from the first ends EP1 of the light emitting elements LD in the lateral direction can be accommodated and/or reflected) , It may be formed and/or positioned in a size sufficient to effectively reflect light emitted from the light emitting elements LD in a lateral direction toward an upper direction. Accordingly, light emission efficiency of the pixel PXL may be increased.
  • the size of the second bank pattern BNP2 may be reduced or minimized, and the second bank pattern BNP2 may be positioned closer to the light emitting elements LD. Accordingly, the limited pixel area can be used more efficiently, and a space required for forming the first bank pattern BNP1 can be secured.
  • the light emitting elements LD have first end portions EP1 (one end) closer to each active layer ACT than second end portions EP2 (eg, N-type end portions).
  • first end portions EP1 one end
  • second end portions EP2 eg, N-type end portions
  • a transparent first contact electrode CNE1 may be formed and/or positioned on the first ends EP1 of the light emitting devices LD to emit light through the P-type end). Accordingly, light emission efficiency of light generated from each light emitting element LD may be increased, and light efficiency of the pixel PXL may be further increased.
  • the surface profile of the first bank pattern BNP1 may be controlled for each region to be optimized for light emission characteristics (eg, light emission profiles) of the light emitting devices LD. Accordingly, the light emission efficiency of the pixel PXL can be further increased.
  • the light emitting elements LD located in each light emitting area EA the light emitting elements ( The surface of the first bank pattern BNP1 facing the LD (eg, the left sidewall of the first bank pattern BNP1 facing the first ends EP1 of the light emitting devices LD) and/or the inclination or inclination may be adjusted for each height.
  • the first bank pattern BNP1 may have a first portion BNP1_1 including a lower area below the middle height of the first bank pattern BNP1 and a height above the middle of the first bank pattern BNP1.
  • a second part BNP1_2 including the upper region may be included.
  • the first part BNP1_1 and the second part BNP1_2 of the first bank pattern BNP1 are formed to have different surface profiles. It can be.
  • the first bank pattern BNP1 is formed using a slit mask or a halftone mask, so that the surface profiles of the first part BNP1_1 and the second part BNP1_2 of the first bank pattern BNP1 are changed. They can be formed differently from each other.
  • the emission profile of the light emitting elements LD is more direct so that the light emitted from the light emitting elements LD is directed toward the first part BNP1_1 of the first bank pattern BNP1 than the second part BNP1_2. It can be concentrated in the low angular range. In this case, as in the exemplary embodiment of FIG.
  • the slope or slope of the first portion BNP1_1 of the first bank pattern BNP1 on the surface of the first bank pattern BNP1 facing the light emitting elements LD can increase
  • the first part BNP1_1 of the first bank pattern BNP1 is the second part of the first bank pattern BNP1 ( BNP1_2) may have a greater slope or slope. Accordingly, it is possible to control the light emitted from the light emitting elements LD to be directed more toward the upper side of the pixel PXL.
  • the emission profile of the light emitting elements LD is intermediate so that the light emitted from the light emitting elements LD is directed toward the first part BNP1_1 of the first bank pattern BNP1 rather than the second part BNP1_2. It can be concentrated in an angular range. In this case, as in the exemplary embodiment of FIG.
  • the slope or slope of the second portion BNP1_2 of the first bank pattern BNP1 on the surface of the first bank pattern BNP1 facing the light emitting elements LD can increase
  • the second part BNP1_2 of the first bank pattern BNP1 is the first part of the first bank pattern BNP1 ( BNP1_1) may have a greater slope or slope. Accordingly, it is possible to control the light emitted from the light emitting elements LD to be directed more toward the upper side of the pixel PXL.
  • the light efficiency of the pixel PXL may be increased and the light emitting elements LD and the light emitting characteristics of the pixel PXL including the light emitting elements LD may be uniform.
  • deterioration of the light conversion layer (CCL) can be prevented or reduced.
  • FIGS. 10 to 12 are plan views each illustrating a pixel PXL according to an embodiment of the present invention.
  • FIGS. 10-12 show different variants of the embodiment of FIG. 6 .
  • the same reference numerals are assigned to components that are similar or identical to or identical to those of the previously described embodiments (eg, the embodiments of FIGS. 6 to 9). A detailed description of the parts to be omitted will be omitted.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may extend into the separation area SPA, and in the separation area SPA, the first alignment electrode ALE1 and the second contact electrode ALE1 respectively. It may be connected to the alignment electrode ALE2.
  • the first contact electrode CNE1 may be electrically connected to the first alignment electrode ALE1 through the first contact hole CH1
  • the second contact electrode CNE2 may be It may be electrically connected to the second alignment electrode ALE2 through the second contact hole CH2.
  • the first contact hole CH1 is an insulating layer positioned between the first alignment electrode ALE1 and the first contact electrode CNE1 (eg, the first insulating layer INS1 of FIGS. 7 to 9 ). )) can be formed.
  • the second contact hole CH2 is formed in an insulating layer (eg, the first insulating layer INS1 of FIGS. 7 to 9 ) positioned between the second alignment electrode ALE2 and the second contact electrode CNE2. It can be.
  • the insulating layer may not be opened in the light emitting area EA, and thus may completely cover the first alignment electrode ALE1 and the second alignment electrode ALE2 in the light emitting area EA. .
  • At least one bank pattern BNP may overlap the first bank BNK1 in the first direction DR1.
  • a portion including outer edge regions of the first bank pattern BNP1 and the second bank pattern BNP2 in the first direction DR1 is the first bank BNK1.
  • the first alignment electrode ALE1 and/or the first contact electrode CNE1 may overlap only a part of the first bank pattern BNP1 in the first direction DR1, and may overlap the first bank pattern BNP1 in the first direction DR1. It may not overlap with another part of the bank pattern BNP1.
  • widths of the first alignment electrode ALE1 and the first contact electrode CNE1 in the first direction DR1 may be reduced.
  • the first alignment electrode ALE1 and the first contact electrode CNE1 are formed on the sidewall (eg, the left side of the first bank pattern BNP1 facing the first ends EP1 of the light emitting elements LD). It may be located only on a portion of the first bank pattern BNP1 including the sidewall). In this case, the width of each pixel area and/or the separation area SPA may be reduced.
  • FIG. 13 is a plan view illustrating a pixel PXL according to an embodiment of the present invention.
  • FIG. 13 shows a modified embodiment of the embodiment of FIG. 6 .
  • 14 is a cross-sectional view illustrating a pixel PXL according to an embodiment of the present invention.
  • FIG. 14 shows a cross section of the pixel PXL taken along lines III to III' of FIG. 13 .
  • the same reference numerals are given to elements similar or identical to those of the previously described embodiments, and detailed descriptions of overlapping parts will be omitted.
  • the pixel PXL may further include a third bank pattern BNP3, a third alignment electrode ALE3 (also referred to as “third electrode”), and a third contact electrode CNE3.
  • the light emitting elements LD constituting the effective light source of the pixel PXL are positioned and/or arranged in the first area AR1 between the first alignment electrode ALE1 and the second alignment electrode ALE2.
  • LD (hereinafter, referred to as "first light emitting elements LD1"), and located in the second area AR2 between the second alignment electrode ALE2 and the third alignment electrode ALE3 and/or It may include arrayed light emitting elements LD (hereinafter referred to as "second light emitting elements LD2").
  • the third bank pattern BNP3 may overlap a portion of the third alignment electrode ALE3 and may be positioned below the third alignment electrode ALE3.
  • the third bank pattern BNP3 may be positioned around the first ends EP1 of the second light emitting elements LD2 and face the first ends EP1 of the second light emitting elements LD2. can do.
  • the third bank pattern BNP3 may or may not overlap the first bank BNK1.
  • one part of the third bank pattern BNP3 may be located in the light emitting area EA, and another part of the third bank pattern BNP3 (eg, at least one part of the third bank pattern BNP3) One end) may be located in the non-emission area NEA to overlap the first bank BNK1.
  • the third bank pattern BNP3 may be positioned only inside the emission area EA so as not to overlap the first bank BNK1.
  • the third bank pattern BNP3 may face the first bank pattern BNP1 with the second bank pattern BNP2 interposed therebetween.
  • the first bank pattern BNP1 and the third bank pattern BNP3 are formed symmetrically to each other (eg, based on the second bank pattern BNP2) with the second bank pattern BNP2 interposed therebetween. It can be.
  • the second bank pattern BNP2 and the third bank pattern BNP3 may be formed asymmetrically with respect to the second area AR2.
  • the second bank pattern BNP2 and the third bank pattern BNP3 may be spaced apart from the second area AR2 by different distances from each other and/or formed to have different sizes.
  • the third bank pattern BNP3 may be spaced apart from the second area AR2 by a third distance d3.
  • the third distance d3 may be substantially the same as or similar to the first distance d1.
  • the second bank pattern BNP2 may be spaced apart from the second area AR2 by a fourth distance d4.
  • the fourth distance d4 may be smaller than the third distance d3 and may be substantially equal to or similar to the second distance d2.
  • the second bank pattern BNP2 may be located closer to the first and second regions AR1 and AR2 than the first bank pattern BNP1 and the third bank pattern BNP3, and
  • the pattern BNP1 and the third bank pattern BNP3 may be positioned farther from the first area AR1 and the second area AR2 than the second bank pattern BNP2 , respectively.
  • the third distance d3 may be determined according to a path and/or distribution of light emitted from the second light emitting devices LD2.
  • the third distance d3 is a lateral direction of the light emitted from the first ends EP1 of the second light emitting elements LD2 that is not directed toward the top of the pixel PXL but is directed at a relatively low angle. It can be set to a value within a range that can effectively reflect the light of .
  • the fourth distance d4 may be set to a value smaller than the third distance d3 in consideration of the limited pixel area. Accordingly, the limited pixel area can be efficiently used, and a sufficient distance between the third bank pattern BNP3 and the second area AR2 can be secured.
  • the third bank pattern BNP3 may be formed with a sufficient size to effectively reflect a larger percentage of the low-angle light emitted from the first ends EP1 of the second light emitting devices LD2. there is.
  • the third bank pattern BNP3 may have a larger size (eg, greater width, area, height, and/or volume) than the second bank pattern BNP2.
  • the third bank pattern BNP3 may have a third width w3 in the first direction DR1 , and the third width w3 may be greater than the second width w2 .
  • the third bank pattern BNP3 may have a third height h3 in the third direction DR3 , and the third height h3 may be greater than the second height h2 .
  • the first bank pattern BNP1 and the third bank pattern BNP3 are substantially symmetrical in the first direction DR1.
  • the first width w1 and the third width w3 may be substantially the same or similar
  • the first height h1 and the third height h3 may be substantially the same or similar.
  • each of the first and third bank patterns BNP1 and BNP3 may protrude to a height higher than that of the second bank pattern BNP2. Accordingly, light emission efficiency of light emitted from the first and second light emitting devices LD1 and LD2 may be increased.
  • the first bank pattern BNP1 emits light from the first light emitting elements LD1 on a surface facing the first light emitting elements LD1 (eg, a left sidewall of the first bank pattern BNP1). It may be formed to have a profile that can effectively reflect the light that is to be reflected toward the upper direction of the pixel PXL.
  • the third bank pattern BNP3 transmits light emitted from the second light emitting elements LD2 on a surface facing the second light emitting elements LD2 (eg, a right sidewall of the third bank pattern BNP3) to pixels.
  • PXL can be formed to have a profile that can be effectively reflected in the upper direction.
  • the first bank pattern BNP1 and the third bank pattern BNP3 may have substantially symmetrical shapes.
  • the third alignment electrode ALE3 may be positioned around the first end portions EP1 of the second light emitting elements LD2.
  • the third alignment electrode ALE3 may or may not overlap the first end EP1 of each of the second light emitting elements LD2.
  • the third alignment electrodes ALE3 of the pixels PXL are connected to each other to third alignment.
  • Wiring can be configured.
  • the third alignment line may receive a third alignment signal different from the second alignment signal in the alignment of the light emitting devices LD. Accordingly, an electric field is formed between the second and third alignment wires, so that the second light emitting elements LD2 can be aligned between the second and third alignment wires.
  • the second light emitting elements LD2 may be formed in a region between the second and third alignment wires by the second and third alignment signals applied to the second and third alignment wires in the light emitting element aligning step.
  • the second area AR2 may be arranged along the second direction DR2.
  • Each second light emitting element LD2 has a first end EP1 adjacent to the third alignment electrode ALE3 and a second end EP2 adjacent to the second alignment electrode ALE2 in the second area AR2. ) can be aligned horizontally.
  • the third alignment electrodes ALE3 of the pixels PXL may be separated from each other by cutting the third alignment line in each separation area SPA.
  • first alignment wire and the third alignment wire may be electrically connected to each other and may be supplied with the same alignment signal.
  • the third alignment signal may be the same as the first alignment signal.
  • the first alignment wire and the third alignment wire may be electrically separated from each other and may be supplied with different alignment signals.
  • the third alignment electrode ALE3 may overlap the third bank pattern BNP3 and may protrude in the third direction DR3 in an area overlapping the third bank pattern BNP3.
  • a third protrusion pattern may be formed on one side (eg, the left side) of the second area AR2 by the third alignment electrode ALE3 and the third bank pattern BNP3.
  • a second protruding pattern may be formed on the other side (eg, the right side) of the second region AR2 by the second alignment electrode ALE2 and the second bank pattern BNP2.
  • the alignment and/or arrangement position of the second light emitting elements LD2 may be appropriately controlled by the second and third protruding patterns.
  • the third projecting pattern may form a reflective wall structure. Accordingly, light efficiency of the pixel PXL may be increased.
  • the third alignment electrode ALE3 may be electrically connected to the third contact electrode CNE3.
  • the third alignment electrode ALE3 is electrically connected to the third contact electrode CNE3 by directly contacting the third contact electrode CNE3 inside and/or outside the light emitting area EA, or at least It may be electrically connected to the third contact electrode CNE3 through one contact hole or the like.
  • the third alignment electrode ALE3 may be connected to a circuit element, a bridge pattern, and/or a wiring of the circuit layer PCL through the third contact portion CNT3.
  • the third contact portion CNT3 may include at least one contact hole and/or via hole.
  • the third contact portion CNT3 may be located outside the emission area EA.
  • the third contact portion CNT3 may be positioned in the non-emission area NEA to overlap with the first bank BNK1 or positioned in the separation area SPA not to overlap with the first bank BNK1. there is. A location of the third contact unit CNT3 may be changed.
  • the first light emitting devices LD1 may be arranged along the second direction DR2 in the first area AR1, and the second light emitting devices LD2 may be arranged in the second area AR2 in the second direction DR2. ) can be arranged along Each first light emitting element LD1 may include a first end EP1 adjacent to the first alignment electrode ALE1 and a second end EP2 adjacent to the second alignment electrode ALE2 . Each second light emitting element LD2 may include a first end EP1 adjacent to the third alignment electrode ALE3 and a second end EP2 adjacent to the second alignment electrode ALE2 .
  • the first light emitting elements LD1 may correspond to the light emitting elements LD arranged in the first area AR1 described in the embodiments of FIGS. 6 to 12 .
  • the first light emitting elements LD1 and the second light emitting elements LD2 may be connected in parallel to each other.
  • the first ends EP1 of the first light emitting elements LD1 may be electrically connected to the first contact electrode CNE1 and the first alignment electrode ALE1 through the first contact electrode CNE1.
  • the first ends EP1 of the second light emitting elements LD2 may be electrically connected to the third contact electrode CNE3 and electrically connected to the third alignment electrode ALE3 through the third contact electrode CNE3.
  • the third alignment electrode ALE3 is electrically connected to the first alignment electrode ALE1 through the third contact portion CNT3 and the pixel circuit PXC, or formed integrally with the first alignment electrode ALE1.
  • the second end portions EP2 of the first light emitting devices LD1 and the second end portions EP2 of the second light emitting devices LD2 may be connected to the second contact electrode CNE2 in common, and may be connected to the second contact electrode CNE2 in common. It may be electrically connected to the second power line PL2 through the second contact electrode CNE2 and/or the second alignment electrode ALE2.
  • the second contact electrode CNE2 is commonly positioned on the second ends EP2 of the first light emitting elements LD1 and the second ends EP2 of the second light emitting elements LD2. Thus, it may be electrically connected to the second ends EP2 of the first light emitting elements LD1 and the second ends EP2 of the second light emitting elements LD2.
  • each light emitting element LD (eg, each first light emitting element LD1 or each second light emitting element LD2) is a subminiature (eg, each light emitting element LD1) using an inorganic crystal structure material. It may be an inorganic light emitting device having a size ranging from nanometer to micrometer. In an embodiment, the first light emitting elements LD1 and the second light emitting elements LD2 may be light emitting elements LD having substantially the same or similar type, structure, and/or size.
  • the third contact electrode CNE3 may be positioned on the third alignment electrode ALE3 and the first end portions EP1 of the second light emitting elements LD2. In an embodiment, the third contact electrode CNE3 may be electrically connected to the first ends EP1 of the second light emitting elements LD2. For example, the third contact electrode CNE3 is directly on the first ends EP1 of the second light emitting elements LD2 to contact the first ends EP1 of the second light emitting elements LD2. can be located
  • the third contact electrode CNE3 may be electrically connected to the third alignment electrode ALE3, and the pixel circuit PXC and/or the first power line PL1 may be connected through the third alignment electrode ALE3. can be electrically connected to In another embodiment, the third contact electrode CNE3 may be electrically connected to the pixel circuit PXC and/or the first power line PL1 without passing through the third alignment electrode ALE3.
  • the third contact electrode CNE3 may be a transparent electrode including at least one transparent electrode layer, and the second contact electrode CNE2 may be a reflective electrode including at least one reflective electrode layer as in the above-described embodiment.
  • the third contact electrode CNE3 may be formed of a single layer or multi-layer transparent electrode including at least one transparent conductive material, and the second contact electrode CNE2 may be formed of a single layer including at least one reflective conductive material. Accordingly, the second light emitting elements LD2 emit light through the first end parts EP1 among the first and second end parts EP1 and EP2. can emit.
  • the third contact electrode CNE3 may be formed simultaneously with the first contact electrode CNE1 using the same material as the first contact electrode CNE1.
  • the third contact electrode CNE3 may be formed to be connected to the first contact electrode CNE1 or to be separated from the first contact electrode CNE1.
  • At least some of the light emitted through the first ends EP1 of the second light emitting elements LD2 is emitted by the third bank pattern BNP3 and the third alignment electrode ALE3 in the region where the third bank pattern BNP3 is formed. ) and may be reflected by the third protruding pattern and emitted toward an upper direction of the pixel PXL including the third direction DR3 . Accordingly, light emission efficiency of light generated from the pixel PXL may be increased.
  • FIG. 15 is a plan view illustrating a pixel PXL according to an embodiment of the present invention.
  • FIG. 15 shows a modified embodiment of the embodiment of FIG. 13 .
  • 16 is a cross-sectional view illustrating a pixel PXL according to an embodiment of the present invention.
  • FIG. 16 shows a cross section of the pixel PXL taken along lines IV to IV' of FIG. 15 .
  • the same reference numerals are assigned to components similar or identical to those of the previously described embodiments (eg, the embodiments of FIGS. 13 and 14), and detailed descriptions of overlapping parts are given. to omit
  • the pixel PXL may include first light emitting elements LD1 and second light emitting elements LD2 connected in series to each other through contact electrodes CNE.
  • the pixel PXL may include a light emitting unit EMU having a series-parallel structure.
  • the contact electrodes CNE may include a first contact electrode CNE1 , a second contact electrode CNE2 ′, a third contact electrode CNE3 , and a fourth contact electrode CNE4 .
  • the first contact electrode CNE1 may be positioned on the first ends EP1 of the first light emitting devices LD1 and electrically connected to the first ends EP1 of the first light emitting devices LD1. can be connected
  • the first contact electrode CNE1 may be electrically connected to the first alignment electrode ALE1 through the first contact hole CH1 and the like, and may be electrically connected to the first alignment electrode ALE1 and/or the pixel circuit PXC. 1 can be electrically connected to the power line (PL1).
  • the first contact electrode CNE1 may be a transparent electrode including a transparent electrode layer.
  • the second contact electrode CNE2 ′ may be positioned on the second end portions EP2 of the first light emitting devices LD1 , and may be electrically connected to the second end portions EP2 of the first light emitting devices LD1 . can be connected to The second contact electrode CNE2 ′ may be separated from the fourth contact electrode CNE4 and electrically connected to the third contact electrode CNE3 .
  • the second contact electrode CNE2' may be formed spaced apart from the fourth contact electrode CNE4 and electrically connected to the third contact electrode CNE3 through the second contact hole CH2'.
  • the second contact electrode CNE2' may not be directly connected to the second alignment electrode ALE2.
  • the second contact electrode CNE2' may be a reflective electrode including a reflective electrode layer.
  • the third contact electrode CNE3 may be positioned on the first ends EP1 of the second light emitting devices LD2 and electrically connected to the first ends EP1 of the second light emitting devices LD2. can be connected The third contact electrode CNE1 may not be directly connected to the third alignment electrode ALE3.
  • the third contact electrode CNE1 may be a transparent electrode including a transparent electrode layer.
  • the fourth contact electrode CNE4 may be positioned on the second ends EP2 of the second light emitting elements LD2 and electrically connected to the second ends EP2 of the second light emitting elements LD2. can be connected.
  • the fourth contact electrode CNE4 may be electrically connected to the second alignment electrode ALE2 through the third contact hole CH3 and the like, and electrically connected to the second power line PL2 through the second alignment electrode ALE2. can be connected to
  • the fourth contact electrode CNE4 may be a reflective electrode including a reflective electrode layer.
  • FIG. 17 is a plan view illustrating a pixel PXL according to an embodiment of the present invention.
  • FIG. 17 shows a modified embodiment of the embodiment of FIG. 15 .
  • 18 is a cross-sectional view illustrating a pixel PXL according to an embodiment of the present invention.
  • FIG. 18 shows a cross section of the pixel PXL taken along lines V to V' of FIG. 17 .
  • the same reference numerals are assigned to components similar or identical to those of the previously described embodiments (eg, the embodiments of FIGS. 15 and 16), and detailed descriptions of overlapping parts are given. to omit
  • the first bank pattern BNP1, the third bank pattern BNP3, and the first bank may be integrated into one bank pattern IBNP (hereinafter, referred to as “integrated bank pattern”).
  • the pixel PXL may include alignment electrodes ALE (eg, first, second, and third alignment electrodes ALE1 , ALE2 , and ALE3 ), and contact electrodes CNE (eg, first, second, and third alignment electrodes ALE1 , ALE2 , and ALE3 ). At least a portion of each of the first, second, and third contact electrodes CNE1 , CNE2 , and CNE3 and/or the second bank pattern BNP2 , and the light emitting elements LD (eg, the first and second bank patterns BNP2 ).
  • a light emitting area EA in which two light emitting devices LD1 and LD2 are positioned may be included.
  • the integrated bank pattern IBNP including the first bank pattern BNP1, the third bank pattern BNP3, and the first bank BNK1 is formed on a plane defined by the first and second directions DR1 and DR2. , may completely surround the light emitting area EA of the pixel PXL.
  • the mask used in manufacturing the display device DD may be reduced. Accordingly, the manufacturing process of the display device DD can be simplified and manufacturing efficiency can be increased.
  • the light emitting elements LD may be arranged along the second direction DR2 between at least one pair of alignment electrodes ALE.
  • Each light emitting element LD may have a first end EP1 and a second end EP2 in a direction crossing the second direction DR2 (eg, the first direction DR1).
  • a first contact electrode CNE1 including a transparent electrode layer may be positioned on the first ends EP1 of the light emitting elements LD, and a reflective electrode layer may be formed on the second ends EP2 of the light emitting elements LD.
  • a second contact electrode CNE2 including the second contact electrode CNE2 may be positioned.
  • the light emitting elements LD may emit light to the first end portions EP1 among the first and second end portions EP1 and EP2, and the light emitting unit EMU may emit light in the form of a surface light source. can emit. Accordingly, light emitting characteristics of each pixel PXL may be made relatively uniform, and deterioration of the light conversion layer CCL may be reduced or prevented.
  • the first and/or third bank patterns BNP1 and BNP3 together with the first and/or third alignment electrodes ALE1 and ALE3 positioned thereon are the first ends of the light emitting elements LD.
  • First and/or third protruding patterns facing EP1 may be formed.
  • the first and/or third bank patterns BNP1 and BNP3 have a size sufficient (for example, at a position sufficient to effectively reflect light emitted from the light emitting elements LD and directed toward the side of the pixel PXL). , sufficient height). Accordingly, light efficiency of the pixel PXL (eg, light emission efficiency of light generated from the light emitting devices LD) may be increased.
  • the light emitting elements LD along with the first and/or third bank patterns BNP1 and BNP3 are arranged around the second end portions EP2 of the light emitting elements LD.
  • a second bank pattern BNP2 for guiding the location may be located.
  • the second bank pattern BNP2 may have a smaller size than the first and/or third bank patterns BNP1 and BNP3 and may be positioned closer to the light emitting elements LD. Accordingly, a limited pixel area may be efficiently used, and appropriate space for forming the first and/or third bank patterns BNP1 and BNP3 may be secured.
  • the first ends EP1 of the light emitting elements LD may be P-type ends closer to each active layer ACT. Accordingly, light emission efficiency of light generated from the light emitting devices LD may be increased.
  • the surface of the first bank pattern BNP1 to improve or optimize light emission characteristics of the light emitting devices LD (eg, to optimize the reflection of light emitted from the light emitting devices LD in a lateral direction). Profiles can be controlled by region.
  • the surface profile of the third bank pattern BNP3 is also optimized for the light emission characteristics of the light emitting devices LD with respect to the third bank pattern BNP3. It can be controlled by area. Accordingly, the light efficiency of the pixel PXL can be more effectively increased.
  • the pixel PXL includes first and third bank patterns BNP1 that are positioned at both edge regions of the light emitting area EA and form protruding patterns that reflect light generated from the light emitting elements LD. , BNP3).
  • the first and third bank patterns BNP1 and BNP3 may have substantially similar or identical sizes to each other and may be formed symmetrically with each other.
  • the first and third bank patterns BNP1 and BNP3 may be integrated with the first bank BNK1 for defining the light emitting area EA of each pixel PXL. Accordingly, the mask used to form the pixels PXL can be reduced, and the manufacturing efficiency of the display device DD can be increased.

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Abstract

화소는 제1 방향을 따라 이격된 제1 전극 및 제2 전극; 제1 전극과 제2 전극 사이의 제1 영역에서 제2 방향을 따라 배열되며, 제1 단부 및 제2 단부를 포함한 제1 발광 소자들; 제1 발광 소자들의 제1 단부들 상에 위치하며 투명 전극층을 포함한 제1 컨택 전극; 제1 발광 소자들의 제2 단부들 상에 위치하며 반사 전극층을 포함한 제2 컨택 전극; 제1 전극의 일 부분과 중첩되며, 제1 전극의 하부에 위치하는 제1 뱅크 패턴; 및 제2 전극의 일 부분과 중첩되며, 제2 전극의 하부에 위치하는 제2 뱅크 패턴을 포함하고, 제1 뱅크 패턴과 제2 뱅크 패턴은 제1 영역으로부터 서로 다른 거리만큼 이격될 수 있다.

Description

화소 및 이를 구비한 표시 장치
본 발명의 실시예는 화소 및 이를 구비한 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 측면은 광 효율이 향상될 수 있고, 보다 균일하게 발광할 수 있는 화소 및 이를 구비한 표시 장치를 제공하는 것이다.
본 발명의 일 측면은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 의한 화소는, 제1 방향을 따라 서로 이격된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극 사이의 제1 영역에서 제2 방향을 따라 배열되며, 각각이 상기 제1 전극에 인접한 제1 단부 및 상기 제2 전극에 인접한 제2 단부를 포함한 제1 발광 소자들; 상기 제1 발광 소자들의 제1 단부들 상에 위치하며 투명 전극층을 포함한 제1 컨택 전극; 상기 제1 발광 소자들의 제2 단부들 상에 위치하며 반사 전극층을 포함한 제2 컨택 전극; 상기 제1 전극의 일 부분과 중첩되며, 상기 제1 전극의 하부에 위치하는 제1 뱅크 패턴; 및 상기 제2 전극의 일 부분과 중첩되며, 상기 제2 전극의 하부에 위치하는 제2 뱅크 패턴을 포함할 수 있다. 상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴은 상기 제1 영역으로부터 서로 다른 거리만큼 이격될 수 있다.
실시예에 따라, 상기 제1 뱅크 패턴은 상기 제1 영역으로부터 제1 거리만큼 상기 제1 방향으로 이격될 수 있고, 상기 제2 뱅크 패턴은 상기 제1 영역으로부터 상기 제1 거리보다 짧은 제2 거리만큼 상기 제1 방향으로 이격될 수 있다.
실시예에 따라, 상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴은 상기 제1 방향에서 서로 다른 폭을 가질 수 있다.
실시예에 따라, 상기 제1 뱅크 패턴은 상기 제1 방향으로 제1 폭을 가질 수 있고, 상기 제2 뱅크 패턴은 상기 제1 방향으로 상기 제1 폭보다 좁은 제2 폭을 가질 수 있다.
실시예에 따라, 상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴은 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향에서 서로 다른 높이로 돌출될 수 있다.
실시예에 따라, 상기 제1 뱅크 패턴은 상기 제3 방향으로 제1 높이를 가질 수 있고, 상기 제2 뱅크 패턴은 상기 제3 방향으로 상기 제1 높이보다 작은 제2 높이를 가질 수 있다.
실시예에 따라, 상기 제1 뱅크 패턴은, 상기 제1 뱅크 패턴의 중간 높이 이하의 하단 영역을 포함한 제1 부분; 및 상기 제1 뱅크 패턴의 중간 높이 이상의 상단 영역을 포함한 제2 부분을 포함할 수 있다. 상기 제1 뱅크 패턴이 상기 제1 발광 소자들과 마주하는 표면에서, 상기 제1 뱅크 패턴의 제1 부분은 상기 제1 뱅크 패턴의 제2 부분보다 큰 기울기 또는 경사를 가질 수 있다.
실시예에 따라, 상기 제1 뱅크 패턴은, 상기 제1 뱅크 패턴의 중간 높이 이하의 하단 영역을 포함한 제1 부분; 및 상기 제1 뱅크 패턴의 중간 높이 이상의 상단 영역을 포함한 제2 부분을 포함할 수 있다. 상기 제1 뱅크 패턴이 상기 제1 발광 소자들과 마주하는 표면에서, 상기 제1 뱅크 패턴의 제2 부분은 상기 제1 뱅크 패턴의 제1 부분보다 큰 기울기 또는 경사를 가질 수 있다.
실시예에 따라, 상기 화소는, 상기 제1 방향에서 상기 제2 전극을 사이에 두고 상기 제1 전극과 마주하는 제3 전극; 상기 제2 전극과 상기 제3 전극 사이의 제2 영역에서 상기 제2 방향을 따라 배열되며, 각각이 상기 제3 전극에 인접한 제1 단부 및 상기 제2 전극에 인접한 제2 단부를 포함한 제2 발광 소자들; 상기 제2 발광 소자들의 제1 단부들 상에 위치하며 투명 전극층을 포함한 제3 컨택 전극; 및 상기 제3 전극의 일 부분과 중첩되며, 상기 제3 전극의 하부에 위치하는 제3 뱅크 패턴을 더 포함할 수 있다. 상기 제2 뱅크 패턴과 상기 제3 뱅크 패턴은 상기 제2 영역으로부터 서로 다른 거리만큼 이격될 수 있다.
실시예에 따라, 상기 제1 뱅크 패턴은 상기 제2 뱅크 패턴보다 상기 제1 영역으로부터 먼 거리에 상기 제1 방향으로 위치하며, 상기 제3 뱅크 패턴은 상기 제2 뱅크 패턴보다 상기 제2 영역으로부터 먼 거리에 상기 제1 방향으로 위치할 수 있다.
실시예에 따라, 상기 제1 뱅크 패턴 및 상기 제3 뱅크 패턴 각각은 상기 제2 뱅크 패턴보다 높은 높이로 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 돌출될 수 있다.
실시예에 따라, 상기 제1 뱅크 패턴 및 상기 제3 뱅크 패턴은 상기 제2 뱅크 패턴을 사이에 두고 서로 대칭일 수 있다.
실시예에 따라, 상기 화소는, 상기 제1, 제2 및 제3 전극들, 상기 제1, 제2 및 제3 컨택 전극들 및 상기 제2 뱅크 패턴 각각의 적어도 일 부분, 및 상기 제1 및 제2 발광 소자들이 위치하는 발광 영역을 포함할 수 있다. 상기 제1 뱅크 패턴 및 상기 제3 뱅크 패턴은 하나의 통합 뱅크 패턴으로 통합될 수 있다.
실시예에 따라, 상기 통합 뱅크 패턴은 평면상 상기 발광 영역을 완전히 둘러쌀 수 있다.
실시예에 따라, 상기 제2 컨택 전극은 상기 제1 발광 소자들의 제2 단부들 및 상기 제2 발광 소자들의 제2 단부들 상에 공통으로 위치할 수 있다.
실시예에 따라, 상기 화소는, 상기 제2 발광 소자들의 제2 단부들 상에 위치하며, 반사 전극층을 포함한 제4 컨택 전극을 더 포함할 수 있다. 상기 제2 컨택 전극은 상기 제4 컨택 전극으로부터 분리될 수 있고, 상기 제3 컨택 전극에 전기적으로 연결될 수 있다.
실시예에 따라, 상기 제1 발광 소자들 각각은, 상기 제1 단부 및 상기 제2 단부의 사이에서 상기 제2 단부보다 상기 제1 단부에 더 가까이에 있는 활성층을 더 포함할 수 있다.
실시예에 따라, 상기 화소는, 상기 제1 영역을 포함하는 발광 영역에서 상기 제1 발광 소자들 상에 위치하는 광 변환층을 더 포함하며, 상기 광 변환층은 파장 변환 입자들 및 광 산란 입자들 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예에 의한 표시 장치는, 표시 영역의 화소를 포함할 수 있다. 상기 화소는, 제1 방향을 따라 서로 이격된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극 사이의 제1 영역에서 제2 방향을 따라 배열되며, 각각이 상기 제1 전극에 인접한 제1 단부 및 상기 제2 전극에 인접한 제2 단부를 포함한 제1 발광 소자들; 상기 제1 발광 소자들의 제1 단부들 상에 위치하며, 투명 전극층을 포함한 제1 컨택 전극; 상기 제1 발광 소자들의 제2 단부들 상에 위치하며, 반사 전극층을 포함한 제2 컨택 전극; 상기 제1 전극의 일 부분과 중첩되며, 상기 제1 전극의 하부에 위치하는 제1 뱅크 패턴; 및 상기 제2 전극의 일 부분과 중첩되며, 상기 제2 전극의 하부에 위치하는 제2 뱅크 패턴을 포함할 수 있다. 상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴은 상기 제1 영역으로부터 서로 다른 거리만큼 이격될 수 있다.
실시예에 따라, 상기 제1 방향에서, 상기 제1 뱅크 패턴은 상기 제1 영역으로부터 상기 제2 뱅크 패턴보다 먼 거리만큼 이격될 수 있다. 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향에서, 상기 제1 뱅크 패턴은 상기 제2 뱅크 패턴보다 높은 높이로 돌출될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 화소의 발광 소자들에서 생성된 빛의 출광 효율을 높일 수 있다. 이에 따라, 화소의 광 효율을 높일 수 있다.
또한, 본 발명의 실시예들에 따르면, 화소의 발광 영역에서 빛이 보다 균일하게 방출되도록 할 수 있다. 이에 따라, 화소의 발광 특성을 개선할 수 있다.
실시예들에 따른 측면은 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 2는 본 발명의 실시예에 의한 발광 소자를 나타내는 단면도이다.
도 3은 본 발명의 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 4 및 도 5는 각각 본 발명의 실시예에 의한 화소를 나타내는 회로도들이다.
도 6은 본 발명의 실시예에 의한 화소를 나타내는 평면도이다.
도 7 내지 도 9는 각각 본 발명의 실시예에 의한 화소를 나타내는 단면도들이다.
도 10 내지 도 12는 각각 본 발명의 실시예에 의한 화소를 나타내는 평면도들이다.
도 13은 본 발명의 실시예에 의한 화소를 나타내는 평면도이다.
도 14는 본 발명의 실시예에 의한 화소를 나타내는 단면도이다.
도 15는 본 발명의 실시예에 의한 화소를 나타내는 평면도이다.
도 16은 본 발명의 실시예에 의한 화소를 나타내는 단면도이다.
도 17은 본 발명의 실시예에 의한 화소를 나타내는 평면도이다.
도 18은 본 발명의 실시예에 의한 화소를 나타내는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 발명의 실시예들을 설명함에 있어서, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적인 연결(또는, 접속) 및 간접적인 연결(또는, 접속)을 포괄적으로 의미할 수 있고, 일체형 연결(또는, 접속) 및 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
도 1은 본 발명의 실시예에 의한 발광 소자(LD)를 나타내는 사시도이다. 도 2는 본 발명의 실시예에 의한 발광 소자(LD)를 나타내는 단면도이다. 예를 들어, 도 1은 본 발명의 실시예에 의한 표시 장치의 광원으로서 이용될 수 있는 발광 소자(LD)의 일 예를 나타내고, 도 2는 도 1의 Ⅰ~Ⅰ'선을 따른 발광 소자(LD)의 단면에 대한 일 예를 나타낸다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는, 일 방향(일 예로, 길이 방향)을 따라 순차적으로 위치하는 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)과, 상기 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)의 외주면(일 예로, 옆면)을 감싸는 절연 피막(INF)을 포함할 수 있다. 또한, 발광 소자(LD)는, 제2 반도체층(SCL2) 상에 위치하는 전극층(ETL)을 선택적으로 더 포함할 수 있다. 이 경우, 절연 피막(INF)은 전극층(ETL)의 외주면을 적어도 부분적으로 감싸거나 감싸지 않을 수 있다. 또한, 실시예에 따라서는 발광 소자(LD)가 제1 반도체층(SCL1)의 일면(일 예로, 하부면) 상에 위치하는 다른 전극층을 더 포함할 수도 있다.
실시예에서, 발광 소자(LD)는 일 방향을 따라 연장된 막대(또는, 봉) 형상으로 제공되며, 길이 방향(또는, 두께 방향)의 양단에서 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 제1 단부(EP1)는 발광 소자(LD)의 제1 밑면(또는, 상부면) 및/또는 그 주변 영역을 포함할 수 있고, 제2 단부(EP2)는 발광 소자(LD)의 제2 밑면(또는, 하부면) 및/또는 그 주변 영역을 포함할 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)에는 전극층(ETL) 및/또는 제2 반도체층(SCL2)이 위치하고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(SCL1) 및/또는 상기 제1 반도체층(SCL1)에 연결된 적어도 하나의 전극층이 위치할 수 있다.
본 발명의 실시예를 설명함에 있어서, 막대 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 종횡비가 1보다 큰 봉 형상(rod-like shape) 또는 바 형상(bar-like shape)을 포함할 수 있으며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및 전극층(ETL)은, 발광 소자(LD)의 제2 단부(EP2)로부터 제1 단부(EP1)의 방향으로, 순차적으로 위치할 수 있다. 예를 들어, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(SCL1)이 위치하고, 발광 소자(LD)의 제1 단부(EP1)에는 전극층(ETL)이 위치할 수 있다. 또는, 발광 소자(LD)의 제2 단부(EP2)에 적어도 하나의 다른 전극층이 위치할 수도 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형의 도펀트를 포함한 N형 반도체층일 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 도펀트가 도핑된 N형 반도체층일 수 있다. 다만, 제1 반도체층(SCL1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(SCL1)을 구성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 위치하며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 실시예에서, 활성층(ACT)은 약 400nm 내지 약 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 가질 수 있다.
활성층(ACT)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층이 선택적으로 형성될 수 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(ACT)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 위에 따라 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 위치하며, 제1 반도체층(SCL1)과 상이한 제2 도전형의 반도체층일 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형의 도펀트를 포함한 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 도펀트가 도핑된 P형 반도체층일 수 있다. 다만, 제2 반도체층(SCL2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(SCL2)을 구성할 수 있다.
실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이 방향에서 서로 다른 길이(또는, 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는, 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 활성층(ACT)은 제2 단부(EP2)(일 예로, N형 단부)보다 제1 단부(EP1)(일 예로, P형 단부)에 더 가깝게 위치할 수 있다.
전극층(ETL)은 제2 반도체층(SCL2) 상에 위치할 수 있다. 전극층(ETL)은 제2 반도체층(SCL2)을 보호하며, 상기 제2 반도체층(SCL2)을 전극 또는 배선(일 예로, 소정의 전극 또는 배선) 등에 원활히 또는 안정적으로 연결하기 위한 전극일 수 있다. 예를 들어, 전극층(ETL)은 오믹(Ohmic) 컨택 전극 또는 쇼트키(Schottky) 컨택 전극일 수 있다.
실시예에서, 전극층(ETL)은 실질적으로 투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(ETL)을 투과하여 발광 소자(LD)의 제1 단부(EP1)로부터 방출될 수 있다.
실시예에서, 전극층(ETL)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 전극층(ETL)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 또는 구리(Cu) 등의 금속, 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질 등을 단독 또는 혼합하여 형성될 수 있다.
절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 각각 전극층(ETL)(또는, 제2 반도체층(SCL2)) 및 제1 반도체층(SCL1)(또는, 발광 소자(LD)의 제2 단부(EP2)에 제공된 다른 전극층)을 노출할 수 있다. 예를 들어, 절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 대응하는 두 밑면들에는 제공되지 않을 수 있다.
발광 소자(LD)의 표면, 예를 들어, 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및/또는 전극층(ETL)의 외주면을 커버하도록 절연 피막(INF)이 제공되면, 발광 소자(LD)를 통한 쇼트 결함을 감소 또는 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 또한, 발광 소자(LD)의 표면에 절연 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 감소 또는 최소화하여 수명 및 효율을 향상시킬 수 있다.
실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 소수성 재료를 이용하여 발광 소자들(LD)을 표면 처리함으로써, 다수의 발광 소자들(LD)을 유동성의 용액(이하, "발광 소자 혼합액" 또는 "발광 소자 잉크"라고 함)에 혼합하여 각각의 발광 영역(일 예로, 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 발광 소자 혼합액 내에 불균일하게 응집하지 않고 대체로 균일하게 분산되도록 할 수 있다.
절연 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 이에 따라, 활성층(ACT)에서 생성되는 빛이 절연 피막(INF)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 예를 들어, 절연 피막(INF)은, 실리콘 산화물(SiOx)(일 예로, SiO2), 실리콘 질화물(SiNx)(일 예로, Si3N4), 알루미늄 산화물(AlxOy)(일 예로, Al2O3), 타이타늄 산화물(TixOy)(일 예로, TiO2) 및 하프늄 산화물(HfOx) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
절연 피막(INF)은 단일 층 또는 다중 층으로 구성될 수 있다. 예를 들어, 절연 피막(INF)은 이중막으로 이루어질 수 있다.
실시예에서, 절연 피막(INF)은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 중 적어도 하나의 단부에 대응하는 영역에서 일부 식각(또는, 제거)될 수 있다. 일 예로, 절연 피막(INF)은 제1 단부(EP1)에서 라운드(round) 형태를 가지도록 식각될 수 있으나, 절연 피막(INF)의 형상이 이에 한정되지는 않는다.
실시예에서, 발광 소자(LD)는 나노미터(nm) 내지 마이크로미터(㎛) 범위의 작은 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)는 각각 나노미터 내지 마이크로미터 범위의 직경(D)(또는, 횡단면의 폭) 및/또는 길이(L)를 가질 수 있다. 일 예로, 발광 소자(LD)는 대략 수십 나노미터 내지 수십 마이크로미터 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기는 변경될 수 있다.
발광 소자(LD)의 구조, 형상, 크기 및/또는 종류는 실시예에 따라 변경될 수 있다. 예를 들어, 발광 소자(LD)는 코어-쉘 구조와 같은 다른 구조 및/또는 형상으로 형성될 수도 있다.
발광 소자(LD)를 포함한 발광 장치는, 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 장치의 화소에 발광 소자들(LD)을 위치하며, 상기 발광 소자들(LD)을 화소의 광원으로 이용할 수 있다. 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 본 발명의 실시예에 의한 표시 장치(DD)를 나타내는 평면도이다. 도 3에서는 표시 영역(DA)을 포함한 표시 패널(DP)을 중심으로 표시 장치(DD)의 구조를 간략하게 도시하기로 한다. 표시 장치(DD)는 화소들(PXL)을 구동하기 위한 구동 회로(일 예로, 주사 구동부, 데이터 구동부, 및 타이밍 제어부 등)를 더 포함할 수 있다.
도 3을 참조하면, 표시 장치(DD)는, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 위치하는 화소들(PXL)을 포함할 수 있다. 베이스 층(BSL) 및 이를 포함한 표시 장치(DD)는, 다양한 형상으로 제공될 수 있다. 예를 들어, 베이스 층(BSL) 및 표시 장치(DD)는, 평면 상에서 보았을 때 실질적으로 사각 형상을 가지는 판 형태로 제공되며 각지거나 둥근 코너 부분을 포함할 수 있다. 베이스 층(BSL) 및 표시 장치(DD)의 형상은 변경될 수 있다. 일 예로, 베이스 층(BSL) 및 표시 장치(DD)는, 평면 상에서 보았을 때 육각형 또는 팔각형 등과 같은 다른 다각 형상을 가지거나 원형 또는 타원형 등과 같이 곡선형의 둘레를 포함하는 형상을 가질 수도 있다.
도 3에서는 표시 장치(DD)가 사각 형상의 판 형태를 가지는 것으로 도시하기로 한다. 또한, 표시 장치(DD)의 가로 방향(일 예로, 행 방향 또는 수평 방향)을 제1 방향(DR1)으로, 표시 장치(DD)의 세로 방향(일 예로, 열 방향 또는 수직 방향)을 제2 방향(DR2)으로, 표시 장치(DD)의 두께 방향(또는, 높이 방향)을 제3 방향(DR3)으로 규정하기로 한다.
베이스 층(BSL)은, 표시 장치(DD)를 구성하기 위한 베이스 부재로서, 일 예로 표시 장치(DD)의 기저면을 구성할 수 있다. 베이스 층(BSL)은, 단단한 재질의 경성 기판(일 예로, 유리 기판 또는 강화 유리 기판)이거나, 구부리거나 접거나 휘어지는 등의 변형이 가능할 정도로 유연한 재질 및/또는 두께의 연성 기판 또는 필름일 수 있다. 베이스 층(BSL)의 재료 및 물성은 실시예에 따라 변경될 수 있다.
베이스 층(BSL) 및 이를 포함한 표시 장치(DD)는, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 위치한 비표시 영역(NA)을 포함할 수 있다.
표시 영역(DA)은 화소들(PXL)이 위치하는 영역으로서, 화소들(PXL)에 의해 영상이 표시되는 영역일 수 있다. 실시예에서, 표시 영역(DA)은 일반적으로 베이스 층(BSL) 및 표시 장치(DD)의 중앙 영역(일 예로, 표시 패널(DP)의 중앙 영역)또는 근처에 위치할 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직사각형, 원형 또는 타원형 등을 비롯하여 다양한 형상을 가질 수 있다. 실시예에서, 표시 영역(DA)은 베이스 층(BSL)의 형상에 상응하는 형상을 가질 수 있으나, 이에 한정되지는 않는다.
비표시 영역(NA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다. 실시예에서, 비표시 영역(NA)은 표시 영역(DA)을 둘러싸도록 베이스 층(BSL) 및 표시 장치(DD)의 에지 영역에 위치할 수 있다. 비표시 영역(NA)의 일 부분은, 패드들(P)이 위치하는 패드 영역(PA)일 수 있다.
표시 영역(DA)에는 화소들(PXL)이 위치할 수 있다. 일 예로, 표시 영역(DA)은 각각의 화소(PXL)가 제공 및/또는 위치하는 복수의 화소 영역들을 포함할 수 있다. 화소들(PXL)은 표시 영역(DA)에 규칙적으로 배열될 수 있다. 화소들(PXL)은 스트라이프(Stripe) 또는 펜타일(PenTileTM) 배열 구조 등에 따라 표시 영역(DA)에 배열되거나, 이외에 다른 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에서, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하기 위한 적어도 두 종류의 화소들(PXL)이 위치할 수 있다. 일 예로, 표시 영역(DA)에는, 제1 색 화소들(PXL1), 제2 색 화소들(PXL2), 및 제3 색 화소들(PXL3)이 배열될 수 있다. 서로 인접하도록 위치하는 적어도 하나의 제1 색 화소(PXL1), 적어도 하나의 제2 색 화소(PXL2) 및 적어도 하나의 제3 색 화소(PXL3)는, 하나의 화소 그룹(PXG)을 구성할 수 있다. 각 화소 그룹(PXG)에 포함된 제1 색, 제2 색 및 제3 색 화소들(PXL1, PXL2, PXL3)의 휘도를 개별적으로 제어함으로써, 상기 화소 그룹(PXG)에서 방출되는 빛의 색을 다양하게 변화시킬 수 있다.
실시예에서, 제1 방향(DR1)을 따라 연속적으로 배열된 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)가 하나의 화소 그룹(PXG)을 구성할 수 있다. 다만, 각각의 화소 그룹(PXG)을 구성하는 화소들(PXL)의 개수, 종류 및/또는 구조(일 예로, 상호 배치 구조) 등은 실시예에 따라 다양하게 변경될 수 있다.
실시예에서, 제1 색 화소(PXL1)는 적색의 빛을 방출하기 위한 적색 화소일 수 있고, 제2 색 화소(PXL2)는 녹색의 빛을 방출하기 위한 녹색 화소일 수 있다. 또한, 제3 색 화소(PXL3)는 청색의 빛을 방출하기 위한 청색 화소일 수 있다. 이외에도 각각의 화소 그룹(PXG)을 구성하는 화소들(PXL)에서 방출되는 빛의 색은 다양하게 변경될 수 있다.
실시예에서, 각각의 화소(PXL)는 적어도 하나의 유기 발광 소자 및/또는 적어도 하나의 무기 발광 소자를 포함할 수 있다. 예를 들어, 화소(PXL)는 도 1 및 도 2의 실시예에 의한 발광 소자(LD)를 포함할 수 있다. 일 예로, 화소(PXL)는, 각각이 단일 또는 다중 양자 우물을 포함하며, 대략 나노미터 내지 마이크로미터 범위에 속하는 크기의 막대 형상으로 제조된 발광 소자들(LD)을 포함할 수 있다. 화소(PXL)의 광원을 구성하는 발광 소자(LD)의 개수, 종류, 구조, 및/또는 크기 등은 실시예에 따라 다양하게 변경될 수 있다.
실시예에서, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는 각각 제1 색 발광 소자, 제2 색 발광 소자 및 제3 색 발광 소자를 광원으로 구비할 수 있다. 이에 따라, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는 각각 제1 색의 빛, 제2 색의 빛 및 제3 색의 빛을 방출할 수 있다.
다른 실시예에서, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는, 서로 동일한 색의 빛을 방출하는 발광 소자들을 포함할 수 있고, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및/또는 제3 색 화소(PXL3)의 발광 영역에는, 파장 변환 입자들(일 예로, 퀀텀 닷(QD)과 같이 빛의 색 및/또는 파장을 변환하는 입자들)을 포함한 광 변환층이 위치할 수 있다. 이에 따라, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는 각각 제1 색의 빛, 제2 색의 빛 및 제3 색의 빛을 방출할 수 있다.
예를 들어, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는, 청색 발광 소자들을 포함하되, 제1 색 화소(PXL1)의 발광 영역에는 적색 퀀텀 닷을 포함한 광 변환층이 위치할 수 있고, 제2 색 화소(PXL2)의 발광 영역에는 녹색 퀀텀 닷을 포함한 광 변환층이 위치할 수 있다. 이에 따라, 제1 색 화소(PXL1)는 적색 빛을 방출할 수 있고, 제2 색 화소(PXL2)는 녹색 빛을 방출할 수 있다.
화소들(PXL)은 이하에서 설명할 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 화소들(PXL)은 후술할 실시예들 중 어느 하나의 실시예가 적용된 구조를 가지거나, 적어도 두 개의 실시예들이 복합적으로 적용된 구조를 가질 수 있다.
실시예에서, 화소(PXL)는 능동형 화소로 구성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소(PXL)가 수동형 화소로 구성될 수도 있다.
비표시 영역(NA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 배선들 및/또는 내장 회로부가 위치할 수 있다. 또한, 비표시 영역(NA)의 일 부분은 패드 영역(PA)으로 설정될 수 있고, 패드 영역(PA)에는 패드들(P)이 위치할 수 있다. 패드들(P)은, 화소들(PXL)을 구동에 적절한각종 구동 신호들 및/또는 전원들을 표시 장치(DD)로 공급하기 위한 신호 패드들 및/또는 전원 패드들을 포함할 수 있다.
실시예에서, 비표시 영역(NA)은 좁은 폭을 가질 수 있다. 일 예로, 비표시 영역(NA)은 대략 100 마이크로미터 이하의 폭을 가질 수 있다. 이에 따라, 표시 장치(DD)는 베젤리스 표시 장치로 구현될 수 있다.
비표시 영역(NA)이 축소된 표시 장치(DD)는 전체 크기(일 예로, 면적)에 비해 보다 큰 화면을 제공할 수 있다. 또한, 비표시 영역(NA)이 축소 및/또는 제거된 표시 장치(DD)는 타일링 표시 장치 등을 구성하는 데에 유용하게 이용될 수 있다.
도 4 및 도 5는 각각 본 발명의 실시예에 의한 화소(PXL)를 나타내는 회로도들이다. 예를 들어, 도 4 및 도 5는 서로 다른 구조의 발광부들(EMU)을 포함한 화소들(PXL)을 나타낸다.
실시예에 따라, 도 4 및 도 5에 도시된 각각의 화소(PXL)는 도 3의 표시 영역(DA)에 위치하는 화소들(PXL) 중 어느 하나일 수 있다. 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4 및 도 5를 참조하면, 화소(PXL)는, 주사선(SL)("제1 주사선"이라고도 함), 데이터선(DL), 제1 전원선(PL1) 및 제2 전원선(PL2)에 연결될 수 있다. 또한, 화소(PXL)는 적어도 하나의 다른 전원선 및/또는 신호선에 더 연결될 수도 있다. 예를 들어, 화소(PXL)는 센싱선(SENL)("초기화 전원선"이라고도 함) 및/또는 제어선(SSL)("제2 주사선"이라고도 함)에 더 연결될 수 있다.
화소(PXL)는 각각의 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함할 수 있다. 또한, 화소(PXL)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는, 주사선(SL) 및 데이터선(DL)에 연결될 수 있고, 제1 전원선(PL1)과 발광부(EMU)의 사이에 연결될 수 있다. 예를 들어, 화소 회로(PXC)는, 제1 주사 신호가 공급되는 주사선(SL), 데이터 신호가 공급되는 데이터선(DL), 제1 전원(VDD)이 공급되는 제1 전원선(PL1), 및 발광부(EMU)에 전기적으로 연결될 수 있다.
화소 회로(PXC)는, 제2 주사 신호가 공급되는 제어선(SSL), 및 표시 기간 또는 센싱 기간에 대응하여 레퍼런스 전원(또는, 초기화 전원) 또는 센싱 회로에 연결되는 센싱선(SENL)에 선택적으로 더 연결될 수 있다. 실시예에서, 제2 주사 신호는 제1 주사 신호와 동일하거나 상이한 신호일 수 있다. 제2 주사 신호가 제1 주사 신호와 동일한 신호인 경우, 제어선(SSL)은 주사선(SL)과 통합될 수도 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터(M) 및 커패시터(Cst)를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원선(PL1)과 제2 노드(N2)의 사이에 연결될 수 있다. 제2 노드(N2)는 화소 회로(PXC)와 발광부(EMU)가 연결되는 노드일 수 있다. 예를 들어, 제2 노드(N2)는, 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)과 발광부(EMU)가 서로 전기적으로 연결되는 노드일 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다. 예를 들어, 제1 트랜지스터(M1)는 화소(PXL)의 구동 트랜지스터일 수 있다.
실시예에서, 제1 트랜지스터(M1)는 하부 금속층(BML: Bottom Metal Layer)("백 게이트 전극" 또는 "제2 게이트 전극"이라고도 함)을 더 포함할 수 있다. 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)에 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 금속층(BML)을 위치할 경우, 상기 반도체 패턴으로 입사되는 광을 차단하여 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 로직 하이 전압 또는 하이 레벨 전압)의 제1 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 연결할 수 있다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 제1 주사 신호가 공급되는 기간 동안 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다. 예를 들어, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
커패시터(Cst)의 제1 전극은 제1 노드(N1)에 연결될 수 있고, 커패시터(Cst)의 제2 전극은 제2 노드(N2)에 연결될 수 있다. 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전할 수 있다.
제3 트랜지스터(M3)는 제2 노드(N2)와 센싱선(SENL)의 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 제어선(SSL)(또는, 주사선(SL))에 연결될 수 있다. 제3 트랜지스터(M3)는 제어선(SSL)으로부터 게이트-온 전압(일 예로, 로직 하이 전압 또는 하이 레벨 전압)의 제2 주사 신호(또는, 제1 주사 신호)가 공급될 때 턴-온되어, 센싱선(SENL)으로 공급되는 레퍼런스 전압(또는, 초기화 전압)을 제2 노드(N2)로 전달하거나, 제2 노드(N2)의 전압을 센싱선(SENL)으로 전달할 수 있다. 실시예에서, 제2 노드(N2)의 전압은 센싱선(SENL)을 통해 센싱 회로로 전달될 수 있고, 구동 회로(일 예로, 타이밍 제어부)에 제공되어 화소들(PXL)의 특성 편차를 보상하는 등에 이용될 수 있다.
도 4 및 도 5에서는 화소 회로(PXC)에 포함되는 트랜지스터들(M)을 모두 N형 트랜지스터들로 도시하였으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 화소(PXL)의 구조 및 구동 방식은 실시예에 따라 다양하게 변경될 수 있다.
발광부(EMU)는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 실시예에서, 발광부(EMU)는 발광 소자(LD)에 연결되는 전극들(일 예로, 발광 소자(LD)의 제1 단부(EP1)에 연결되는 적어도 하나의 전극 및 발광 소자(LD)의 제2 단부(EP2)에 연결되는 적어도 하나의 전극)을 더 포함할 수 있다.
실시예에서, 발광부(EMU)는, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 발광 소자들(LD)은 화소(PXL)의 유효 광원을 구성할 수 있다.
실시예에서, 발광부(EMU)는, 도 4에 도시된 바와 같이 화소 회로(PXC)와 제2 전원선(PL2)의 사이에 서로 병렬로 연결된 발광 소자들(LD)을 포함할 수 있다. 발광 소자들(LD)의 제1 단부들(EP1)은, 화소 회로(PXC)에 전기적으로 연결될 수 있고, 화소 회로(PXC)를 통해 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 발광 소자들(LD)의 제2 단부들(EP2)은 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
화소(PXL)의 유효 광원을 구성하는 발광 소자들(LD)(일 예로, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 발광 소자들(LD))의 개수, 종류, 및/또는 구조는 실시예에 따라 변경될 수 있다. 또한, 발광 소자들(LD)의 배열 및/또는 연결 구조도 실시예에 따라 변경될 수 있다.
실시예에서, 발광부(EMU)는, 도 5에 도시된 바와 같이 화소 회로(PXC)와 제2 전원선(PL2)의 사이에 직-병렬로 연결된 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 소자들(LD)은 화소 회로(PXC)와 제2 전원선(PL2)의 사이에서 적어도 두 개의 직렬 단들에 배열 및/또는 연결될 수 있고, 각각의 직렬 단은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 화소 전원일 수 있고, 제2 전원(VSS)은 저전위 화소 전원일 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 발광 소자들(LD)의 문턱 전압 이상일 수 있다.
발광 소자들(LD)은 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 각각의 프레임 기간 동안 화소 회로(PXC)는 데이터 신호에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급된 구동 전류는 발광 소자들(LD)에 흐르면서 발광 소자들(LD)을 발광시킬 수 있다. 이에 따라, 발광부(EMU)가 구동 전류에 대응하는 휘도로 발광할 수 있다.
도 4 및 도 5에서는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 발광 소자들(LD)(즉, 유효 광원들)만을 도시하였지만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 발광부(EMU)는, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 역방향으로 배열되거나, 적어도 일 단부가 플로팅(floating)된 적어도 하나의 비유효 발광 소자를 더 포함할 수 있다.
도 6은 본 발명의 실시예에 의한 화소(PXL)를 나타내는 평면도이다. 도 6에서는 발광부(EMU)를 중심으로 화소(PXL)의 구조를 도시하기로 한다. 예를 들어, 도 6에서는 도 4의 실시예에서와 같이 서로 병렬로 연결된 발광 소자들(LD)을 포함한 발광부(EMU)를 도시하기로 한다.
도 3 내지 도 6을 참조하면, 화소(PXL)는, 발광 소자들(LD)과, 상기 발광 소자들(LD)에 전기적으로 연결된 복수의 전극들을 포함할 수 있다. 예를 들어, 화소(PXL)는, 제1 방향(DR1)을 따라 서로 이격된 적어도 한 쌍의 정렬 전극들(ALE), 상기 정렬 전극들(ALE)의 사이에 위치 및/또는 정렬된 발광 소자들(LD), 상기 발광 소자들(LD)의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에 위치하는 적어도 한 쌍의 컨택 전극들(CNE)을 포함할 수 있다. 실시예에서, 화소(PXL)는, 제1 방향(DR1)을 따라 서로 이격된 제1 정렬 전극(ALE1)("제1 전극"이라고도 함) 및 제2 정렬 전극(ALE2)("제2 전극"이라고도 함), 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이의 제1 영역(AR1)에서 제2 방향(DR2)을 따라 배열된 발광 소자들(LD)("제1 발광 소자들"이라고도 함), 발광 소자들(LD)의 제1 단부들(EP1) 상에 위치하는 제1 컨택 전극(CNE1), 및 발광 소자들(LD)의 제2 단부들(EP2) 상에 위치하는 제2 컨택 전극(CNE2)을 포함할 수 있다. 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)에 전기적으로 연결될 수 있고, 제1 정렬 전극(ALE1)에 선택적으로 연결될 수 있다. 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부들(EP2)에 전기적으로 연결될 수 있고, 제2 정렬 전극(ALE2)에 선택적으로 연결될 수 있다.
또한, 화소(PXL)는, 정렬 전극들(ALE) 각각의 하부에 위치하는 뱅크 패턴들(BNP)("패턴들" 또는 "월(wall) 패턴들"이라고도 함), 및 화소(PXL)의 발광 영역(EA)을 규정하는 제1 뱅크(BNK1)를 포함할 수 있다. 예를 들어, 화소(PXL)는, 제1 정렬 전극(ALE1)의 하부에 위치하는 제1 뱅크 패턴(BNP1), 제2 정렬 전극(ALE2)의 하부에 위치하는 제2 뱅크 패턴(BNP2), 및 화소(PXL)의 발광 영역(EA)을 둘러싸는 제1 뱅크(BNK1)를 포함할 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 제1 및 제2 뱅크 패턴들(BNP1, BNP2) 각각의 적어도 일 부분은 화소(PXL)의 발광 영역(EA)에 위치할 수 있다.
화소(PXL)의 발광 영역(EA) 주변에는 비발광 영역(NEA)이 위치할 수 있고, 비발광 영역(NEA)에는 제1 뱅크(BNK1)가 위치할 수 있다. 예를 들어, 제1 뱅크(BNK1)는 각 화소(PXL)의 발광 영역(EA)에 대응하는 제1 개구부(OPA1)를 가질 수 있고, 상기 발광 영역(EA)을 둘러쌀 수 있다. 또한, 제1 뱅크(BNK1)는 비발광 영역(NEA)의 일 영역 및/또는 그 주변에 위치한 분리 영역들(SPA)에 대응하는 제2 개구부들(OPA2)을 더 포함할 수 있다. 제2 개구부들(OPA2)에는, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2) 중 적어도 한 전극의 단부들이 위치할 수 있다.
제1 뱅크 패턴(BNP1)은 제1 정렬 전극(ALE1)의 일 부분과 중첩될 수 있고, 제1 정렬 전극(ALE1)의 하부에 위치할 수 있다. 제1 뱅크 패턴(BNP1)은 발광 소자들(LD)의 제1 단부들(EP1)의 주변에 위치할 수 있다. 예를 들어, 제1 뱅크 패턴(BNP1)은, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 규정되는 평면(일 예로, XY 평면) 상에서 보았을 때, 제1 영역(AR1)으로부터 제1 거리(d1)만큼 이격된 지점에 위치할 수 있고, 발광 소자들(LD)로부터 이격될 수 있다. 제1 뱅크 패턴(BNP1)은 발광 소자들(LD)의 제1 단부들(EP1)과 마주할 수 있다.
제1 뱅크 패턴(BNP1)은 제1 뱅크(BNK1)와 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 제1 뱅크 패턴(BNP1)의 일 부분은 발광 영역(EA)에 위치할 수 있고, 제1 뱅크 패턴(BNP1)의 다른 일 부분(일 예로, 제1 뱅크 패턴(BNP1)의 적어도 일 단부)은 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 위치할 수 있다. 또는, 제1 뱅크 패턴(BNP1)은 제1 뱅크(BNK1)와 중첩되지 않도록 발광 영역(EA)의 내부에만 위치할 수 있다.
제2 뱅크 패턴(BNP2)은 제2 정렬 전극(ALE2)의 일 부분과 중첩될 수 있고, 제2 정렬 전극(ALE2)의 하부에 위치할 수 있다. 제2 뱅크 패턴(BNP2) 및 제2 정렬 전극(ALE2)은 발광 소자들(LD)의 제2 단부들(EP2)의 주변에 위치할 수 있다. 예를 들어, 제2 뱅크 패턴(BNP2)은, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 규정되는 평면 상에서 보았을 때, 제1 영역(AR1)으로부터 제2 거리(d2)만큼 이격된 지점에 위치할 수 있고, 발광 소자들(LD)로부터 이격될 수 있다. 제2 뱅크 패턴(BNP2)은 발광 소자들(LD)의 제2 단부들(EP2)과 마주할 수 있다.
제2 뱅크 패턴(BNP2)은 제1 뱅크(BNK1)와 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 제2 뱅크 패턴(BNP2)의 일 부분은 발광 영역(EA)에 위치할 수 있고, 제2 뱅크 패턴(BNP2)의 다른 일 부분(일 예로, 제2 뱅크 패턴(BNP2)의 적어도 일 단부)은 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 위치할 수 있다. 또는, 제2 뱅크 패턴(BNP2)은 제1 뱅크(BNK1)와 중첩되지 않도록 발광 영역(EA)의 내부에만 위치할 수 있다.
제1 정렬 전극(ALE1)은 발광 소자들(LD)의 제1 단부들(EP1)의 주변에 위치할 수 있다. 제1 정렬 전극(ALE1)은 발광 소자들(LD) 각각의 제1 단부(EP1)와 중첩되거나 중첩되지 않을 수 있다.
제2 정렬 전극(ALE2)은 발광 소자들(LD)의 제2 단부들(EP2)의 주변에 위치할 수 있다. 제2 정렬 전극(ALE2)은 발광 소자들(LD) 각각의 제2 단부(EP2)와 중첩되거나 중첩되지 않을 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2)은 다양한 형상을 가질 수 있고, 서로 이격될 수 있다. 실시예에서, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 발광 영역(EA)에서 제1 방향(DR1)을 따라 서로 이격될 수 있고, 각각이 제2 방향(DR2)을 따라 연장되는 형상(일 예로, 바 형상)을 가질 수 있다. 또한, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 서로 유사 또는 동일한 형상 및/또는 크기를 가지거나, 서로 다른 형상 및 크기를 가질 수 있다. 제1 및 제2 정렬 전극들(ALE1, ALE2)의 형상, 크기, 개수 및/또는 상호 배치 구조는 실시예에 따라 변경될 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2)은 발광 영역(EA)에 위치할 수 있다. 실시예에서, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 발광 영역(EA)으로부터 비발광 영역(NEA)으로 연장될 수 있다. 실시예에서, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 제1 뱅크(BNK1)의 제2 개구부들(OPA2)에 대응하는 분리 영역들(SPA)로 연장될 수 있고, 제1 및 제2 정렬 전극들(ALE1, ALE2)의 양 단부들은 분리 영역들(SPA)에 위치할 수 있다.
제1 정렬 전극(ALE1)은 화소(PXL)별로 분리된 패턴을 가질 수 있다. 제2 정렬 전극(ALE2)은 화소(PXL)별로 분리된 패턴을 가지거나, 제1 방향(DR1) 및/또는 제2 방향(DR2)을 따라 인접한 적어도 두 화소들(PXL)의 제2 정렬 전극들(ALE2)이 일체로 연결될 수 있다.
한편, 화소들(PXL)을 형성하기 위한 화소 공정, 특히 발광 소자들(LD)의 정렬이 완료되기 이전에는 화소들(PXL)의 제1 정렬 전극들(ALE1)이 서로 연결되어 있을 수 있고, 화소들(PXL)의 제2 정렬 전극들(ALE2)이 서로 연결되어 있을 수 있다. 예를 들어, 발광 소자들(LD)의 정렬이 완료되기 이전에, 화소들(PXL)의 제1 정렬 전극들(ALE1)은 서로 일체 또는 비일체로 형성되며 서로 전기적으로 연결되어 제1 정렬 배선을 구성할 수 있고, 화소들(PXL)의 제2 전극들(ALE2)은 서로 일체 또는 비일체로 형성되며 서로 전기적으로 연결되어 제2 정렬 배선을 구성할 수 있다.
제1 정렬 배선 및 제2 정렬 배선은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 신호 및 제2 정렬 신호를 공급받을 수 있다. 제1 및 제2 정렬 신호들은 서로 다른 파형, 전위 및/또는 위상을 가질 수 있다. 이에 따라, 제1 및 제2 정렬 배선들의 사이에 전계가 형성되어, 제1 및 제2 정렬 배선들의 사이에 발광 소자들(LD)이 정렬할 수 있게 된다.
예를 들어, 발광 소자들(LD)은 발광 소자 정렬 단계에서 제1 및 제2 정렬 배선들에 인가된 제1 및 제2 정렬 신호들에 의해 제1 및 제2 정렬 배선들 사이의 영역(일 예로, 제1 영역(AR1)을 포함한 영역)에 제2 방향(DR2)을 따라 배열될 수 있다. 또한, 각각의 발광 소자(LD)는, 제1 단부(EP1)가 제1 정렬 전극(ALE1)과 인접하고, 제2 단부(EP2)가 제2 정렬 전극(ALE2)과 인접하도록 제1 영역(AR1)에 정렬될 수 있다. 일 예로, 각각의 발광 소자(LD)는 제1 방향(DR1)으로 가로 정렬될 수 있다.
발광 소자들(LD)의 정렬이 완료된 이후에는, 각각의 분리 영역(SPA)에서 제1 정렬 배선을 끊을 수 있다. 이에 따라, 화소들(PXL)의 제1 정렬 전극들(ALE1)을 서로 분리하고, 화소들(PXL)을 개별적으로 구동할 수 있다.
실시예에서, 화소들(PXL)의 제1 정렬 전극들(ALE1)을 분리함과 동시에, 화소들(PXL)의 제2 정렬 전극들(ALE2)을 분리할 수 있다. 예를 들어, 발광 소자들(LD)의 정렬이 완료된 이후에, 각각의 분리 영역(SPA)에서 제1 및 제2 정렬 배선들을 끊을 수 있다. 이에 따라, 화소들(PXL)의 제1 및 제2 정렬 전극들(ALE1, ALE2)을 각각의 개별 패턴들로 형성할 수 있다.
제1 정렬 전극(ALE1)은 제1 뱅크 패턴(BNP1)과 중첩될 수 있고, 제1 뱅크 패턴(BNP1)과 중첩되는 영역에서 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는(일 예로, 직교하는) 제3 방향(DR3)(일 예로, 높이 방향)으로 돌출될 수 있다. 제2 정렬 전극(ALE2)은 제2 뱅크 패턴(BNP2)과 중첩될 수 있고, 제2 뱅크 패턴(BNP2)과 중첩되는 영역에서 제3 방향(DR3)으로 돌출될 수 있다.
제1 정렬 전극(ALE1) 및 제1 뱅크 패턴(BNP1)에 의해 제1 영역(AR1)의 일 측(일 예로, 우측)에 제1 돌출 패턴이 형성될 수 있고, 제2 정렬 전극(ALE2) 및 제2 뱅크 패턴(BNP2)에 의해 제1 영역(AR1)의 다른 일 측(일 예로, 좌측)에 제2 돌출 패턴이 형성될 수 있다. 제1 및 제2 돌출 패턴들에 의해, 발광 소자들(LD)이 정렬 및/또는 배열되는 위치를 보다 적절하게 제어할 수 있다.
또한, 제1 및 제2 돌출 패턴들 중 적어도 하나의 돌출 패턴은 발광 소자들(LD)로부터 방출되는 빛을 반사시켜 상부 방향으로 출광시키기 위한 반사성의 벽 구조물을 형성할 수 있다. 예를 들어, 발광 소자들(LD)이 각각의 제1 단부들(EP1)을 통해 빛을 방출한다고 할 때, 제1 정렬 전극(ALE1) 및 제1 뱅크 패턴(BNP1)에 의해 형성된 제1 돌출 패턴에 의해, 발광 소자들(LD)의 제1 단부들(EP1)로부터 제1 돌출 패턴을 향해 측면 방향으로 방출된 빛이 제1 돌출 패턴에서 반사되어 화소(PXL)의 상부 방향으로 방출될 수 있다. 이에 따라, 화소(PXL)의 광 효율을 높일 수 있다.
실시예에서, 제1 정렬 전극(ALE1)은 제1 컨택 전극(CNE1)에 전기적으로 연결될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 발광 영역(EA)의 내부 및/또는 외부에서 제1 컨택 전극(CNE1)과 직접적으로 접촉됨으로써 제1 컨택 전극(CNE1)에 전기적으로 연결되거나, 적어도 하나의 컨택홀 등을 통해 제1 컨택 전극(CNE1)에 전기적으로 연결될 수 있다. 제1 정렬 전극(ALE1)은 제1 컨택부(CNT1)를 통해 화소(PXL)의 화소 회로(PXC)에 연결될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 제1 컨택부(CNT1)를 통해 회로층(일 예로, 도 7의 회로층(PCL))에 위치하는 제1 트랜지스터(M1) 등에 전기적으로 연결될 수 있다. 제1 정렬 전극(ALE1)을 통해 제1 컨택 전극(CNE1)이 화소 회로(PXC)에 전기적으로 연결될 수 있다.
제1 컨택부(CNT1)는 적어도 하나의 컨택홀 및/또는 비아홀을 포함할 수 있다. 실시예에서, 제1 컨택부(CNT1)는 발광 영역(EA)의 외부에 위치할 수 있다. 예를 들어, 제1 컨택부(CNT1)는 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 위치하거나, 제1 뱅크(BNK1)와 중첩되지 않도록 분리 영역(SPA)에 위치할 수 있다. 제1 컨택부(CNT1)의 위치는 변경될 수 있다.
실시예에서, 제2 정렬 전극(ALE2)은 제2 컨택 전극(CNE2)에 전기적으로 연결될 수 있다. 예를 들어, 제2 정렬 전극(ALE2)은 발광 영역(EA)의 내부 및/또는 외부에서 제2 컨택 전극(CNE2)과 직접적으로 접촉됨으로써 제2 컨택 전극(CNE2)에 전기적으로 연결되거나, 적어도 하나의 컨택홀 등을 통해 제2 컨택 전극(CNE2)에 전기적으로 연결될 수 있다. 제2 정렬 전극(ALE2)은 제2 컨택부(CNT2)를 통해 회로층(일 예로, 도 7의 회로층(PCL))에 위치하는 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
제2 컨택부(CNT2)는 적어도 하나의 컨택홀 및/또는 비아홀을 포함할 수 있다. 실시예에서, 제2 컨택부(CNT2)는 발광 영역(EA)의 외부에 위치할 수 있다. 예를 들어, 제2 컨택부(CNT2)는 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 위치하거나, 제1 뱅크(BNK1)와 중첩되지 않도록 분리 영역(SPA)에 위치할 수 있다. 제2 컨택부(CNT2)의 위치는 변경될 수 있다.
발광 소자들(LD)은 제1 및 제2 정렬 전극들(ALE1, ALE2) 사이의 제1 영역(AR1)에 위치할 수 있다. 여기서, 발광 소자들(LD)이 제1 영역(AR1)에 위치한다 함은, 발광 소자들(LD) 각각의 적어도 일 부분이 제1 영역(AR1)에 위치함을 의미할 수 있다. 각각의 발광 소자(LD)는, 제1 정렬 전극(ALE1)에 인접한 제1 단부(EP1), 및 제2 정렬 전극(ALE2)에 인접한 제2 단부(EP2)를 포함할 수 있다.
예를 들어, 발광 소자들(LD)은 제1 영역(AR1)에서 제2 방향(DR2)을 따라 배열될 수 있다. 또한, 발광 소자들(LD) 각각은, 제1 단부(EP1)가 제1 정렬 전극(ALE1)과 인접하고 제2 단부(EP2)가 제2 정렬 전극(ALE2)과 인접하도록, 제2 방향(DR2)과 교차하는 방향(일 예로, 제1 방향(DR1) 또는 사선 방향 등)으로 정렬될 수 있다.
발광 소자들(LD)의 제1 단부들(EP1)은 제1 컨택 전극(CNE1)과 중첩될 수 있고, 제1 컨택 전극(CNE1)에 전기적으로 연결될 수 있다. 발광 소자들(LD)의 제2 단부들(EP2)은 제2 컨택 전극(CNE2)과 중첩될 수 있고, 제2 컨택 전극(CNE2)에 전기적으로 연결될 수 있다.
실시예에서, 각각의 발광 소자(LD)는, 무기 결정 구조의 재료를 이용한 초소형의(일 예로, 나노미터 내지 마이크로미터 범위의 크기를 가지는) 무기 발광 소자일 수 있다. 예를 들어, 각각의 발광 소자(LD)는 질화물계 반도체를 성장시켜 나노미터 내지 마이크로미터 크기의 봉(rod) 형상으로 식각함에 의해 제조된 무기 발광 소자(일 예로, 도 1 및 도 2의 실시예에 의한 발광 소자(LD))일 수 있다. 다만, 각각의 발광부(EMU)를 구성하는 발광 소자(들)(LD)의 종류, 크기, 형상, 구조 및/또는 개수 등은 변경될 수 있다.
발광 소자들(LD)은 유동성의 용액 내에 분산된 형태로 준비될 수 있고, 잉크젯 방식 또는 슬릿 코팅 방식 등을 통해 각 화소(PXL)의 발광 영역(EA)에 공급될 수 있다. 발광 소자들(LD)의 공급과 동시에 또는 그 이후에 제1 및 제2 정렬 배선들에 제1 및 제2 정렬 신호들을 인가하여 발광 소자들(LD)을 제1 영역(AR1)에 정렬 및/또는 배열할 수 있다. 발광 소자들(LD)이 정렬된 이후에는 건조 공정 등을 통해 용매를 제거할 수 있다.
제1 컨택 전극(CNE1)은 제1 정렬 전극(ALE1) 및 발광 소자들(LD)의 제1 단부들(EP1) 상에 위치할 수 있다. 실시예에서, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)과 접촉되도록 발광 소자들(LD)의 제1 단부들(EP1) 상에 직접적으로 위치할 수 있다.
실시예에서, 제1 컨택 전극(CNE1)은 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있고, 제1 정렬 전극(ALE1)을 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 컨택 전극(CNE1)은 제1 정렬 전극(ALE1)을 통하지 않고, 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다.
제2 컨택 전극(CNE2)은 제2 정렬 전극(ALE2) 및 발광 소자들(LD)의 제2 단부들(EP2) 상에 위치할 수 있다. 실시예에서, 제2 컨택 전극(CNE2)은, 발광 소자들(LD)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부들(EP2)과 접촉되도록 발광 소자들(LD)의 제2 단부들(EP2) 상에 직접적으로 위치할 수 있다.
실시예에서, 제2 컨택 전극(CNE2)은 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있고, 제2 정렬 전극(ALE2)을 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제2 컨택 전극(CNE2)은 제2 정렬 전극(ALE2)을 통하지 않고, 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
실시예에서, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 발광 영역(EA)의 내부에서 각각 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있으나, 실시예들이 이에 한정되지는 않는다. 정렬 전극들(ALE) 및 컨택 전극들(CNE)의 배치 구조, 연결 여부, 연결 위치 및/또는 개수 등은 실시예에 따라 변경될 수 있다.
실시예에서, 제1 컨택 전극(CNE1)은 적어도 하나의 투명 전극층을 포함한 투명 전극일 수 있고, 제2 컨택 전극(CNE2)은 적어도 하나의 반사 전극층을 포함한 반사 전극일 수 있다. 예를 들어, 제1 컨택 전극(CNE1)은 적어도 하나의 투명 도전 물질을 포함한 단일 층 또는 다중 층의 투명 전극으로 형성될 수 있고, 제2 컨택 전극(CNE2)은 적어도 하나의 반사성 도전 물질(일 예로, 금속)을 포함한 단일 층 또는 다중 층의 반사 전극으로 형성될 수 있다. 이에 따라, 발광 소자들(LD)은 주로 제1 단부들(EP1)을 통해 빛을 방출할 수 있다. 예를 들어, 발광 소자들(LD)은 제1 및 제2 단부들(EP1, EP2) 중 제1 단부들(EP1)을 통해서만 빛을 방출할 수 있다.
발광 소자들(LD)의 제1 단부들(EP1)을 통해 방출된 빛 중 적어도 일부는 제1 뱅크 패턴(BNP1)이 형성된 영역에서 제1 뱅크 패턴(BNP1) 및 제1 정렬 전극(ALE1)에 의해 형성된 제1 돌출 패턴에 의해 반사되어, 제3 방향(DR3)을 포함한 화소(PXL)의 상부 방향으로 방출될 수 있다. 이에 따라, 화소(PXL)에서 생성된 빛의 출광 효율을 높일 수 있다.
실시예에서, 제1 뱅크 패턴(BNP1)과 제2 뱅크 패턴(BNP2)은 서로 비대칭적인 구조를 가질 수 있다. 예를 들어, 제1 뱅크 패턴(BNP1)과 제1 영역(AR1) 사이의 이격 거리와 제2 뱅크 패턴(BNP2)과 제1 영역(AR1) 사이의 이격 거리, 및/또는 제1 뱅크 패턴(BNP1)의 크기(일 예로, 폭, 면적, 높이 및/또는 부피)와 제2 뱅크 패턴(BNP2)의 크기는 서로 다를 수 있다. 실시예에서, 제1 뱅크 패턴(BNP1)과 제2 뱅크 패턴(BNP2)은 서로 다른 표면 프로파일을 가질 수 있다.
실시예에서, 제1 뱅크 패턴(BNP1)과 제2 뱅크 패턴(BNP2)은 제1 영역(AR1)으로부터 서로 다른 거리만큼 이격된 위치에 위치할 수 있다. 예를 들어, 제1 방향(DR1)에서, 제1 뱅크 패턴(BNP1)은 제1 영역(AR1)으로부터 제1 거리(d1)만큼 이격될 수 있고, 제2 뱅크 패턴(BNP2)은 제1 영역(AR1)으로부터 제1 거리(d1)보다 짧은 제2 거리(d2)만큼 이격될 수 있다.
실시예에서, 제1 거리(d1)는, 발광 소자들(LD)로부터 방출되는 빛의 경로 및/또는 분포에 따라 결정될 수 있다. 예를 들어, 제1 거리(d1)는 제1 돌출 패턴이 발광 소자들(LD)의 제1 단부들(EP1)로부터 방출되는 빛 중 화소(PXL)의 상부 방향으로 향하지 않고 상대적으로 낮은 각도로 방출되는 측면 방향의 빛을 효과적으로 반사시킬 수 있는 범위일 수 있다.
실시예에서, 제2 거리(d2)는, 제한된 화소 영역을 고려하여 제1 거리(d1)보다 작은 값으로 설정될 수 있다. 일 예로, 제1 방향(DR1)을 따른 발광 영역(EA)의 폭 및/또는 발광 영역(EA)의 전체 면적을 고려하여, 제2 거리(d2)가 축소 또는 최소화되도록 제2 뱅크 패턴(BNP2)을 제1 영역(AR1)에 가깝게 위치할 수 있다. 이에 따라, 제한된 화소 영역을 효율적으로 활용하고, 제1 뱅크 패턴(BNP1)과 제1 영역(AR1) 사이의 이격 거리를 충분히 확보할 수 있다.
예를 들어, 제1 뱅크 패턴(BNP1)은 발광 소자들(LD)의 제1 단부들(EP1)로부터 방출되는 낮은 각도의 빛 중 보다 많은 비율의 빛을 효과적으로 반사시킬 수 있는 위치에, 충분한 크기로 형성될 수 있다. 제2 뱅크 패턴(BNP2)은 제1 뱅크 패턴(BNP2)에 비해 제1 영역(AR1)에 가깝게 위치할 수 있고, 보다 작은 크기로 형성될 수 있다.
실시예에서, 제1 뱅크 패턴(BNP1)은 제2 뱅크 패턴(BNP2)에 비해 높게 또는 두껍게 형성될 수 있고, 제1 방향(DR1)을 따라 보다 큰 폭을 가질 수 있다. 예를 들어, 제1 뱅크 패턴(BNP1)과 제2 뱅크 패턴(BNP2)은 제1 방향(DR1)에서 서로 다른 폭을 가질 수 있다. 일 예로, 제1 방향(DR1)에서, 제1 뱅크 패턴(BNP1)은 제1 폭(w1)을 가질 수 있고, 제2 뱅크 패턴(BNP2)은 제1 폭(w1)보다 좁은 제2 폭(w2)을 가질 수 있다. 이에 따라, 화소(PXL)에서 생성된 빛의 출광 효율을 높이면서도, 화소 영역(일 예로, 발광 영역(EA))의 공간 활용률을 높일 수 있다.
제1 뱅크(BNK1)는 화소들(PXL) 각각의 발광 영역(EA)을 둘러싸도록 상기 발광 영역(EA) 주변의 비발광 영역(NEA)에 위치할 수 있다. 예를 들어, 제1 뱅크(BNK1)는 각각의 발광 영역(EA)을 둘러싸도록, 화소들(PXL) 각각의 외곽 영역 및/또는 인접한 화소들(PXL) 사이의 영역에 위치할 수 있다.
제1 뱅크(BNK1)는, 화소들(PXL)의 발광 영역들(EA)에 대응하는 제1 개구부들(OPA1)을 포함할 수 있다. 또한, 제1 뱅크(BNK1)는 분리 영역들(SPA)에 대응하는 제2 개구부들(OPA2)을 더 포함할 수 있다. 예를 들어, 제1 뱅크(BNK1)는, 표시 영역(DA)의 전반에서, 발광 영역들(EA) 및 분리 영역들(SPA)에 대응하는 개구부들(OPA)을 포함하며 메쉬 형상을 가질 수 있다. 제1 뱅크(BNK1)가 분리 영역들(SPA)에 대응하는 제2 개구부들(OPA2)을 포함함에 따라, 발광 소자들(LD)의 정렬이 완료된 이후 제1 및 제2 정렬 배선들(또는, 제1 정렬 배선)을 제1 및 제2 정렬 전극들(ALE1, ALE2)(또는, 제1 정렬 전극들(ALE1))로 적절하게 분리할 수 있다.
제1 뱅크(BNK1)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 예를 들어, 제1 뱅크(BNK1)는, 적어도 하나의 블랙 매트릭스 물질, 및/또는 해당 색상의 컬러 필터 물질 등을 포함할 수 있다. 이에 따라, 인접한 화소들(PXL)의 사이에서 빛샘을 감소 또는 방지할 수 있다.
또한, 제1 뱅크(BNK1)는 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서, 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EA)을 규정할 수 있다. 예를 들어, 제1 뱅크(BNK1)에 의해 화소들(PXL)의 발광 영역들(EA)이 분리되어 구획됨으로써, 각각의 발광 영역(EA)에 원하는 종류 및/또는 양의 발광 다이오드 혼합액(일 예로, 적어도 한 종류 및/또는 색의 발광 소자들(LD)을 포함한 발광 소자 잉크)를 공급할 수 있다.
도 7 내지 도 9는 각각 본 발명의 실시예에 의한 화소(PXL)를 나타내는 단면도들이다. 예를 들어, 도 7 내지 도 9는 도 6의 Ⅱ~Ⅱ'선을 따른 화소(PXL)의 단면을 나타내며, 제1 뱅크 패턴(BNP1)과 관련하여 서로 다른 실시예들을 나타낸다. 도 7 내지 도 9의 실시예들에서, 서로 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 중복되는 부분들에 대한 상세한 설명은 생략하기로 한다.
도 7 내지 도 9에서는 화소(PXL) 및 이를 포함한 표시 장치(DD)의 회로층(PCL)에 위치할 수 있는 회로 소자들의 일 예로서, 각각의 화소 회로(PXC)에 구비된 어느 하나의 트랜지스터(M)(일 예로, 하부 금속층(BML)을 포함한 제1 트랜지스터(M1))의 단면을 예시적으로 도시하기로 한다. 회로층(PCL)에는 각각의 화소 회로(PXC)에 구비된 회로 소자들 외에도 각종 신호선들 및/또는 전원선들이 더 위치할 수 있다.
먼저 도 1 내지 도 7을 참조하면, 화소(PXL) 및 이를 포함한 표시 장치(DD)는, 베이스 층(BSL), 회로층(PCL), 및 표시층(DPL)을 포함할 수 있다. 회로층(PCL) 및 표시층(DPL)은 베이스 층(BSL) 상에 서로 중첩되도록 위치할 수 있다. 일 예로, 회로층(PCL) 및 표시층(DPL)은 베이스 층(BSL)의 일면 상에 순차적으로 위치할 수 있다.
또한, 화소(PXL) 및 이를 포함한 표시 장치(DD)는, 표시층(DPL) 상에 위치하는 컬러 필터층(CFL) 및/또는 봉지층(ENC)(또는, 보호층)을 더 포함할 수 있다. 실시예에서, 컬러 필터층(CFL) 및/또는 봉지층(ENC)은, 회로층(PCL) 및 표시층(DPL)이 형성된 베이스 층(BSL)의 일면 상에 직접적으로 형성될 수 있으나, 이에 한정되지는 않는다.
베이스 층(BSL)은 단단한(rigid) 기판이거나, 유연한(flexible) 기판 또는 필름일 수 있고, 그 재료나 구조가 특별히 한정되지는 않는다. 예를 들어, 베이스 층(BSL)은 투명 또는 불투명한 적어도 하나의 절연 물질을 포함하며, 단일 층 또는 다중 층의 기판 또는 필름일 수 있다.
회로층(PCL)은 베이스 층(BSL)의 일면 상에 제공될 수 있다. 회로층(PCL)은, 각 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함할 수 있다. 예를 들어, 회로층(PCL)의 각 화소 영역에는 제1 트랜지스터(M1)를 포함한 복수의 회로 소자들이 형성될 수 있다. 또한, 회로층(PCL)은, 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 신호선들 및 전원선들을 포함할 수 있다.
추가적으로, 회로층(PCL)은 복수의 절연층들을 포함할 수 있다. 예를 들어, 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 위치하는 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및/또는 패시베이션층(PSV)을 포함할 수 있다.
회로층(PCL)은 베이스 층(BSL) 상에 위치하며, 제1 트랜지스터(M1)의 하부 금속층(BML)을 포함한 제1 도전층을 포함할 수 있다. 일 예로, 제1 도전층은, 베이스 층(BSL)과 버퍼층(BFL)의 사이에 위치할 수 있고, 각 화소(PXL)에 구비된 제1 트랜지스터(M1)의 하부 금속층(BML)을 포함할 수 있다. 제1 트랜지스터(M1)의 하부 금속층(BML)은, 제1 트랜지스터(M1)의 게이트 전극(GE) 및 반도체 패턴(SCP)과 중첩될 수 있다.
또한, 제1 도전층은 배선들(일 예로, 소정의 배선들)을 더 포함할 수 있다. 예를 들어, 제1 도전층은, 표시 영역(DA)에서 제2 방향(DR2)으로 연장되는 배선들 중 적어도 일부의 배선들을 포함할 수 있다. 일 예로, 제1 도전층은, 센싱선(SENL), 데이터선(DL), 제1 전원선(PL1)(또는, 제2 방향 제1 서브 전원선) 및/또는 제2 전원선(PL2)(또는, 제2 방향 제2 서브 전원선)을 포함할 수 있다.
제1 도전층을 포함한 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 위치할 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 감소 또는 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 위치할 수 있다. 반도체층은 트랜지스터(M)의 반도체 패턴(SCP)을 포함할 수 있다. 반도체 패턴(SCP)은 해당 트랜지스터(M)의 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 위치하는 제1 및 제2 도전 영역들(일 예로, 소스 및 드레인 영역들)을 포함할 수 있다. 반도체 패턴(SCP)은 폴리 실리콘, 아모포스 실리콘, 또는 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다.
반도체층 상에는 게이트 절연층(GI)이 위치할 수 있다. 그리고, 게이트 절연층(GI) 상에는 제2 도전층이 위치할 수 있다.
제2 도전층은 각 트랜지스터(M)의 게이트 전극(GE)을 포함할 수 있다. 또한, 제2 도전층은 화소 회로(PXC)에 구비되는 커패시터(Cst)의 일 전극 및/또는 브릿지 패턴 등을 더 포함할 수 있다. 추가적으로, 표시 영역(DA)에 위치하는 적어도 하나의 전원선 및/또는 신호선이 다중 층으로 구성될 경우, 제2 도전층은 상기 적어도 하나의 전원선 및/또는 신호선을 구성하는 적어도 하나의 도전 패턴을 더 포함할 수 있다.
제2 도전층 상에는 층간 절연층(ILD)이 위치할 수 있다. 그리고, 층간 절연층(ILD) 상에는 제3 도전층이 위치할 수 있다.
제3 도전층은 각 트랜지스터(M)의 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 소스 전극(SE)은 적어도 하나의 컨택홀(CHs)을 통해 해당 트랜지스터(M)에 포함된 반도체 패턴(SCP)의 일 영역(일 예로, 소스 영역)에 연결될 수 있고, 드레인 전극(DE)은 적어도 하나의 다른 컨택홀(CHd)을 통해 해당 트랜지스터(M)에 포함된 반도체 패턴(SCP)의 다른 일 영역(일 예로, 드레인 영역)에 연결될 수 있다. 또한, 제3 도전층은 화소 회로(PXC)에 구비되는 커패시터(Cst)의 다른 일 전극, 배선들(일 예로, 소정의 배선들), 및/또는 브릿지 패턴 등을 더 포함할 수 있다. 예를 들어, 제3 도전층은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장되는 배선들 중 적어도 일부의 배선들을 포함할 수 있다. 일 예로, 제3 도전층은, 화소들(PXL)에 연결되는 주사선들(SL), 제어선들(SSL), 제1 전원선(PL1)(또는, 제1 방향 제1 서브 전원선) 및/또는 제2 전원선(PL2)(또는, 제1 방향 제2 서브 전원선)을 포함할 수 있다. 추가적으로, 표시 영역(DA)에 위치하는 적어도 하나의 전원선 및/또는 신호선이 다중 층으로 구성될 경우, 제3 도전층은 상기 적어도 하나의 전원선 및/또는 신호선을 구성하는 적어도 하나의 도전 패턴을 더 포함할 수 있다.
제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있다. 일 예로, 제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으며, 이외에도 다양한 종류의 도전 물질을 포함할 수 있다.
제3 도전층 상에는 패시베이션층(PSV)이 위치할 수 있다. 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV) 각각은 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다. 실시예에서, 패시베이션층(PSV)은 유기 절연층을 포함할 수 있고, 회로층(PCL)의 표면을 평탄화할 수 있다.
패시베이션층(PSV) 상에는 표시층(DPL)이 위치할 수 있다.
표시층(DPL)은, 각 화소(PXL)의 발광부(EMU)를 포함할 수 있다. 예를 들어, 표시층(DPL)은, 각 화소(PXL)의 발광 영역(EA)에 위치하는 발광 소자들(LD)과, 상기 발광 소자들(LD)의 주변에 위치하는 전극들을 포함할 수 있다. 실시예에서, 상기 전극들은, 도 6의 실시예에서와 같이 제1 및 제2 정렬 전극들(ALE1, ALE2)과 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다.
또한, 표시층(DPL)은, 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에 순차적으로 위치하는 절연 패턴들 및/또는 절연층들을 더 포함할 수 있다. 예를 들어, 표시층(DPL)은, 뱅크 패턴들(BNP), 제1 절연층(INS1), 제1 뱅크(BNK1), 제2 절연층(INS2), 제3 절연층(INS3), 제2 뱅크(BNK2) 및/또는 제4 절연층(INS4)을 포함할 수 있다. 또한, 표시층(DPL)은, 광 변환층(CCL)을 선택적으로 더 포함할 수 있다.
뱅크 패턴들(BNP)("패턴들" 또는 "월(wall) 패턴들"이라고도 함)은 패시베이션층(PSV) 상에 제공 및/또는 형성될 수 있다. 실시예에서, 뱅크 패턴들(BNP)은 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 일 부분과 중첩되도록 제1 및 제2 정렬 전극들(ALE1, ALE2)의 하부에 개별적으로 위치하는 분리형 패턴들로 형성될 수 있다. 예를 들어, 뱅크 패턴들(BNP)은 제1 정렬 전극(ALE1)의 하부에 위치하는 제1 뱅크 패턴(BNP1)과, 제2 정렬 전극(ALE2)의 하부에 위치하는 제2 뱅크 패턴(BNP2)을 포함할 수 있다.
실시예에서, 뱅크 패턴들(BNP)은 적어도 하나의 유기 절연 물질을 포함한 적어도 하나의 유기 절연층을 포함할 수 있다. 예를 들어, 뱅크 패턴들(BNP)은 폴리아크릴레이트, 폴리이미드 또는 이외의 다른 유기 절연 물질 중 적어도 하나를 포함한 유기 절연 패턴들로 형성될 수 있다. 이에 따라, 뱅크 패턴들(BNP)을 원하는 크기 및/또는 높이로 적절하게 형성할 수 있다.
실시예에서, 제1 뱅크 패턴(BNP1)과 제2 뱅크 패턴(BNP2)은 서로 다른 폭 및/또는 면적을 가질 수 있다. 예를 들어, 제1 뱅크 패턴(BNP1)과 제2 뱅크 패턴(BNP2)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 규정되는 평면 상에서 서로 다른 면적을 가질 수 있다. 실시예에 따라, 제1 방향(DR1)에서, 제1 뱅크 패턴(BNP)은 제1 폭(w1)을 가질 수 있고, 제2 뱅크 패턴(BNP)은 제1 폭(w1)보다 작은 제2 폭(w2)을 가질 수 있다.
실시예에서, 제1 뱅크 패턴(BNP1)과 제2 뱅크 패턴(BNP2)은 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제3 방향(DR3)에서, 회로층(PCL)을 포함한 베이스 층(BSL)의 일면으로부터 서로 다른 높이 또는 두께로 돌출될 수 있다. 일 예로, 제3 방향(DR3)에서, 제1 뱅크 패턴(BNP)은 제1 높이(h1)를 가질 수 있고, 제2 뱅크 패턴(BNP)은 제1 높이(h1)보다 낮은 제2 높이(h2)를 가질 수 있다.
제1 높이(h1)는 발광 소자들(LD)의 출광 프로파일에 따라, 상기 발광 소자들(LD)의 제1 단부들(EP1)로부터 방출되는 낮은 각도의 빛을 화소(PXL)의 상부 방향으로 효과적으로 반사시키기에 충분한 높이일 수 있다. 제2 높이(h2)는 제2 폭(w2)을 가지는 제2 뱅크 패턴(BNP2)을 적절하게 형성할 수 있을 정도의 높이일 수 있고, 제1 높이(h1)보다는 낮을 수 있다. 제1 높이(h1) 및 제2 높이(h2)는 화소(PXL) 및 이를 포함한 표시 장치(DD)의 설계 조건 등에 따라 달라질 수 있다.
뱅크 패턴들(BNP) 상에는 적어도 한 쌍의 정렬 전극들(ALE)이 형성될 수 있다. 예를 들어, 뱅크 패턴들(BNP) 상에는 제1 및 제2 정렬 전극들(ALE1, ALE2)이 형성될 수 있다. 각각의 발광 영역(EA)에 위치하는 정렬 전극들(ALE)의 개수, 형상, 크기, 및/또는 위치 등은 실시예에 따라 변경될 수 있다.
정렬 전극들(ALE)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 정렬 전극들(ALE)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질, 또는 이외의 다른 도전 물질을 포함할 수 있다. 정렬 전극들(ALE)을 형성하는 데에 이용되는 물질이 특별히 한정되지는 않는다. 정렬 전극들(ALE)은 서로 동일하거나 상이한 도전 물질을 포함할 수 있다.
각각의 정렬 전극(ALE)은 단일 층 또는 다중 층으로 구성될 수 있다. 실시예에서, 정렬 전극들(ALE)은 가시광선 파장 대역에서의 반사율이 높은 반사성의 도전 물질(일 예로, 알루미늄(Al), 금(Au), 및/또는 은(Ag) 등과 같은 금속)을 포함한 반사 전극층을 포함할 수 있다. 이에 따라, 발광 소자들(LD)에서 방출되는 빛을 보다 화소(PXL)의 상부 방향으로 반사시켜 화소(PXL)의 출광 효율을 높일 수 있다. 정렬 전극들(ALE)은, 반사 전극층의 상부 및/또는 하부에 위치하는 투명 전극층과, 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
정렬 전극들(ALE) 상에는 제1 절연층(INS1)이 위치할 수 있다. 실시예에서, 제1 절연층(INS1)은 각각의 정렬 전극(ALE)과 이에 대응하는 각각의 컨택 전극(CNE)이 중첩되는 영역에서 개구될 수 있고, 제1 절연층(INS1)이 개구된 영역에서 각각의 정렬 전극(ALE)과 이에 대응하는 각각의 컨택 전극(CNE)이 서로 전기적으로 연결될 수 있다. 또는, 제1 절연층(INS1)은 각각의 정렬 전극(ALE)과 이에 대응하는 각각의 컨택 전극(CNE)이 중첩되는 영역에서 적어도 하나의 컨택홀을 포함할 수 있고, 상기 적어도 하나의 컨택홀을 통해 각각의 정렬 전극(ALE)과 이에 대응하는 각각의 컨택 전극(CNE)이 서로 전기적으로 연결될 수 있다.
제1 절연층(INS1)은 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 실시예에서, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함할 수 있다.
정렬 전극들(ALE)이 제1 절연층(INS1)에 의해 커버됨에 따라, 후속 공정에서 정렬 전극들(ALE)이 손상되는 것을 감소 또는 방지할 수 있다. 또한, 정렬 전극들(ALE)과 발광 소자들(LD)이 부적절하게 연결되어 쇼트 결함이 발생하는 것을 감소 또는 방지할 수 있다.
정렬 전극들(ALE) 및 제1 절연층(INS1)이 형성된 표시 영역(DA)에는 제1 뱅크(BNK1)가 위치할 수 있다. 제1 뱅크(BNK1)는 각 화소(PXL)의 발광 영역(EA)에 대응하는 제1 개구부(OPA1)를 가질 수 있고, 상기 발광 영역(EA)을 둘러싸도록 비발광 영역(NEA)에 형성될 수 있다. 이에 따라, 발광 소자들(LD)이 공급될 각각의 발광 영역(EA)을 규정(또는, 구획)할 수 있다. 실시예에서, 제1 뱅크(BNK1)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다.
실시예에서, 제1 뱅크(BNK1)는 적어도 하나의 유기 절연 물질을 포함한 적어도 하나의 유기 절연층을 포함할 수 있다. 이에 따라, 제1 뱅크(BNK1)를 원하는 크기 및/또는 높이로 적절하게 형성할 수 있다. 제1 뱅크(BNK1)는 뱅크 패턴들(BNP)과 동일한 유기 절연 물질을 포함하거나, 뱅크 패턴들(BNP)과 상이한 유기 절연 물질을 포함할 수 있다.
제1 뱅크(BNK1)에 의해 둘러싸인 각각의 발광 영역(EA)에는 발광 소자들(LD)이 위치할 수 있다. 예를 들어, 발광 소자들(LD)은 제1 및 제2 정렬 전극들(ALE1, ALE2) 사이의 제1 영역(AR1)에서 제2 방향(DR2)을 따라 배열될 수 있고, 각각이 제2 방향(DR2)과 교차하는 제1 방향(DR1) 또는 사선 방향 등으로 정렬될 수 있다. 일 예로, 각각의 발광 소자(LD)는 제1 단부(EP1)가 제1 정렬 전극(ALE1)에 인접하고, 제2 단부(EP2)가 제2 정렬 전극(ALE2)에 인접하도록 제1 영역(AR1)에 가로 방향으로 위치할 수 있다.
실시예에서, 각각의 발광 소자(LD)는, 제2 단부(EP2)로부터 제1 단부(EP1)의 방향으로 순차적으로 위치하는 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및 전극층(ETL)을 포함할 수 있다. 또한, 각각의 발광 소자(LD)는, 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및/또는 전극층(ETL)의 외주면(일 예로, 원기둥의 측면)을 감싸는 절연 피막(INF)을 더 포함할 수 있다.
실시예에서, 활성층(ACT)은 제1 단부(EP1) 및 제2 단부(EP2) 사이의 중앙 영역에 위치하되, 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다. 이에 따라, 활성층(ACT)에서 생성된 빛은 제2 단부(EP2)보다 제1 단부(EP1)로 더 많이 방출될 수 있다.
실시예에서, 발광 소자들(LD)의 제1 단부들(EP1) 상에는 실질적으로 투명한 제1 컨택 전극(CNE1)이 위치할 수 있다. 이에 따라, 발광 소자들(LD)의 제1 단부들(EP1)로 방출되는 빛은 제1 컨택 전극(CNE1)을 투과할 수 있다. 발광 소자들(LD)의 제2 단부들(EP2) 상에는 실질적으로 불투명한 반사성의 제2 컨택 전극(CNE2)이 위치할 수 있다. 이에 따라, 발광 소자들(LD)의 활성층(ACT)에서 제2 단부들(EP2)로 향한 빛의 적어도 일 부분은 제2 컨택 전극(CNE2)에 의해 반사되어 제1 단부들(EP1) 등을 비롯한 다른 부분을 통해 발광 소자들(LD)로부터 방출될 수 있다.
발광 소자들(LD)의 일 부분 상에는, 제2 절연층(INS2)(또는, "절연 패턴"이라고도 함)이 위치할 수 있다. 예를 들어, 제2 절연층(INS2)은, 각 화소(PXL)의 발광 영역(EA)에 정렬된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 중앙 부분을 포함한 일 부분 상에 국부적으로 위치할 수 있다. 제2 절연층(INS2)에 의해, 발광 소자들(LD)을 안정적으로 고정할 수 있고, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 보다 안정적으로 분리할 수 있다.
제2 절연층(INS2)은, 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 포토 레지스트(PR) 물질 등을 비롯한 다양한 종류의 유기 및/또는 무기 절연 물질을 포함할 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는, 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 위치할 수 있다. 실시예에서, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)과 직접적으로 접촉될 수 있고, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부들(EP2)과 직접적으로 접촉될 수 있다.
제1 컨택 전극(CNE1)은 제1 정렬 전극(ALE1)의 적어도 일 부분과 중첩되도록 제1 정렬 전극(ALE1)의 상부에 위치할 수 있다. 실시예에서, 제1 컨택 전극(CNE1)은 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은, 제1 절연층(INS1)이 개구 또는 제거되어 있는 영역(일 예로, 제1 뱅크 패턴(BNP1)의 상부)에서 제1 정렬 전극(ALE1)에 접촉됨으로써, 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다.
제2 컨택 전극(CNE2)은 제2 정렬 전극(ALE2)의 적어도 일 부분과 중첩되도록 제2 정렬 전극(ALE2)의 상부에 위치할 수 있다. 실시예에서, 제2 컨택 전극(CNE2)은 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은, 제1 절연층(INS1)이 개구 또는 제거되어 있는 영역(일 예로, 제2 뱅크 패턴(BNP2)의 상부)에서 제2 정렬 전극(ALE2)에 접촉됨으로써, 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1)은 적어도 하나의 투명 전극층을 포함한 투명 전극으로 형성될 수 있고, 제2 컨택 전극(CNE2)은 적어도 하나의 반사 전극층을 포함한 반사 전극으로 형성될 수 있다. 예를 들어, 제1 컨택 전극(CNE1)은 ITO, IZO, ITZO, ZnO, AZO, GZO, ZTO, GTO, FTO, 및 이외의 다른 투명 도전 물질 중 적어도 하나를 포함할 수 있고, 실질적으로 투명할 수 있다. 제2 컨택 전극(CNE2)은 가시광선 파장 대역에서의 반사율이 높은 반사성의 도전 물질, 일 예로, 알루미늄(Al), 금(Au), 은(Ag), 및 이외의 다른 반사성의 금속 중 적어도 하나를 포함할 수 있고, 실질적으로 불투명할 수 있다. 이에 따라, 발광 소자들(LD)이 제1 단부들(EP1)로 빛을 방출할 수 있다.
실시예에서, 제2 컨택 전극(CNE2)은 발광 소자들(LD)과의 접촉면에서 컨택 저항을 저감할 수 있는 도전 물질로 형성될 수 있다. 실시예에서, 발광 소자들(LD)의 제2 단부들(EP2)에 위치하는 제1 반도체층(SCL1) 또는 상기 제1 반도체층(SCL1)에 인접하도록 발광 소자들(LD)의 제2 단부들(EP2)에 위치하는 적어도 하나의 전극층과의 일함수 차이가 약 0.5eV 이내인 도전 물질을 사용하여, 제2 컨택 전극(CNE2)을 형성할 수 있다. 이에 따라, 발광 소자들(LD)과 제2 컨택 전극(CNE2) 사이의 컨택 저항을 낮출 수 있다.
실시예에서, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 서로 다른 공정을 통해 서로 다른 층에 형성될 수 있다. 예를 들어, 제2 컨택 전극(CNE2)이 먼저 형성된 이후, 제2 컨택 전극(CNE2) 상에 제3 절연층(INS3)이 형성될 수 있다. 이후, 제1 컨택 전극(CNE1)이 형성될 수 있다. 제1 컨택 전극(CNE1)은 제3 절연층(INS3)의 일 부분과 중첩되거나 중첩되지 않을 수 있다.
제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)의 위치 및/또는 형성 순서는 변경될 수 있다. 예를 들어, 다른 실시예에서는 제1 컨택 전극(CNE1)이 먼저 형성된 이후, 제1 컨택 전극(CNE1) 상에 제3 절연층(INS3)이 형성될 수 있다. 이후, 제2 컨택 전극(CNE2)이 형성될 수 있다. 또 다른 실시예에서는 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)이 동일 층에 형성될 수 있다.
실시예에서, 제1 컨택 전극(CNE1) 또는 제2 컨택 전극(CNE2) 상에 제3 절연층(INS3)이 형성될 수 있다. 다른 실시예에서, 제3 절연층(INS3)은 생략될 않을 수 있다. 예를 들어, 화소(PXL)는 제3 절연층(INS3)을 포함하지 않을 수도 있다.
실시예에서, 화소(PXL) 및 이를 포함한 표시 장치(DD)는, 각 화소(PXL)의 발광 영역(EA)에 위치 및/또는 제공된 광 변환층(CCL)을 포함할 수 있다. 예를 들어, 광 변환층(CCL)은 각각의 발광 영역(EA)에 위치하는 발광 소자들(LD)의 상부에 위치하도록 제1 영역(AR1)을 포함한 발광 영역(EA)에 제공 및/또는 위치할 수 있다.
또한, 화소(PXL) 및 이를 포함한 표시 장치(DD)는, 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 위치하는 제2 뱅크(BNK2)를 더 포함할 수 있다. 제2 뱅크(BNK2)는 광 변환층(CCL)이 형성될 각각의 발광 영역(EA)을 규정(또는, 구획)할 수 있다. 실시예에서, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 통합될 수도 있다.
제2 뱅크(BNK2)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 예를 들어, 제2 뱅크(BNK2)는, 적어도 하나의 블랙 매트릭스 물질, 및/또는 해당색상의 컬러 필터 물질 등을 포함할 수 있다. 이에 따라, 인접한 화소들(PXL)의 사이에서 빛샘을 감소 또는 방지할 수 있다. 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 동일 또는 상이한 물질을 포함할 수 있다.
광 변환층(CCL)은, 발광 소자들(LD)로부터 방출되는 빛의 파장 및/또는 색을 변환하기 위한 파장 변환 입자들(일 예로, 컬러 변환 입자들), 및 발광 소자들(LD)로부터 방출된 빛을 산란시켜 화소(PXL)의 출광 효율을 높이기 위한 광 산란 입자들(SCT) 중 적어도 하나를 포함할 수 있다. 일 예로, 각 화소(PXL)의 발광 영역(EA)에는, 적어도 한 종류의 퀀텀 닷(QD)(일 예로, 적색, 녹색 및/또는 청색 퀀텀 닷)을 포함한 파장 변환 입자들, 및/또는 광 산란 입자들(SCT)을 포함한 광 변환층(CCL)이 제공될 수 있다.
예를 들어, 어느 하나의 화소(PXL)가 적색(또는, 녹색)의 화소로 설정되고, 상기 화소(PXL)의 발광 영역(EA)에 청색의 발광 소자들(LD)이 제공되었을 경우, 상기 화소(PXL)의 발광 영역(EA)에는, 청색의 빛을 적색(또는, 녹색)의 빛으로 변환하기 위한 적색(또는, 녹색)의 퀀텀 닷(QD)을 포함한 광 변환층(CCL)이 위치할 수 있다. 광 변환층(CCL)은 광 산란 입자들(SCT)을 선택적으로 더 포함할 수 있다.
화소들(PXL)의 발광부들(EMU) 및/또는 광 변환층들(CCL)을 포함한 베이스 층(BSL)의 일면 상에는 제4 절연층(INS4)이 위치할 수 있다.
실시예에서, 제4 절연층(INS4)은 적어도 하나의 유기 절연층을 포함할 수 있고, 표시층(DPL)의 표면을 실질적으로 평탄화할 수 있다. 제4 절연층(INS4)은 화소들(PXL)의 발광부들(EMU) 및/또는 광 변환층들(CCL)을 보호할 수 있다.
제4 절연층(INS4) 상에는 컬러 필터층(CFL)이 위치할 수 있다.
컬러 필터층(CFL)은 화소들(PXL)의 색에 대응하는 컬러 필터들(CF)을 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은, 제1 색 화소(PXL1)의 발광 영역(EA)에 위치하는 제1 컬러 필터(CF1), 제2 색 화소(PXL2)의 발광 영역(EA)에 위치하는 제2 컬러 필터(CF2), 및 제3 색 화소(PXL3)의 발광 영역(EA)에 위치하는 제3 컬러 필터(CF3)를 포함할 수 있다. 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역(NEA)에서 서로 중첩되도록 위치하여 비발광 영역(NEA)에서 차광 패턴을 구성할 수 있다. 다른 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 각각 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)의 발광 영역들(EA)에 서로 분리되어 형성될 수 있고, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)의 사이에는 별도의 차광 패턴 등이 위치할 수 있다.
컬러 필터층(CFL) 상에는 봉지층(ENC)이 위치할 수 있다. 봉지층(ENC)은 제5 절연층(INS5)을 포함한 적어도 하나의 유기 절연층 및/또는 무기 절연층을 포함할 수 있다. 제5 절연층(INS5)은, 회로층(PCL), 표시층(DPL) 및/또는 컬러 필터층(CFL)을 커버하도록 표시 영역(DA)에 전면적으로 형성될 수 있다. 실시예에서, 제5 절연층(INS5)은, 적어도 하나의 유기 절연층을 포함할 수 있고, 표시 영역(DA)의 표면을 평탄화할 수 있다.
도 6 및 도 7의 실시예에 따르면, 발광 소자들(LD) 각각의 제1 단부(EP1)가 제1 정렬 전극(ALE1) 및/또는 제1 뱅크 패턴(BNP1)을 향하고, 발광 소자들(LD) 각각의 제2 단부(EP2)가 제2 정렬 전극(ALE2) 및/또는 제2 뱅크 패턴(BNP2)을 향하도록 발광 소자들(LD)을 정렬할 수 있고, 다수의 발광 소자들(LD)을 제1 영역(AR1)에서 제2 방향(DR2)을 따라 배열할 수 있다. 또한, 발광 소자들(LD)의 제1 단부들(EP1) 상에 투명 전극으로 형성되는 제1 컨택 전극(CNE1)을 위치하고, 발광 소자들(LD)의 제2 단부들(EP2) 상에 반사 전극으로 형성되는 제2 컨택 전극(CNE2)을 위치함으로써, 발광 소자들(LD)이 제1 단부들(EP1)을 통해 편측으로 발광하도록 발광 소자들(LD)의 출광 프로파일을 제어할 수 있다.
이에 따라, 각각의 발광부(EMU)가 면 광원의 형태로 발광하도록 발광부(EMU)의 발광 특성을 제어할 수 있고, 각 화소(PXL)의 발광 영역(EA)에서 빛이 보다 균일하게 방출될 수 있다. 발광 영역(EA)에서 빛이 보다 균일하게 방출되면, 발광 소자들(LD)이 개별적인 점 광원들의 형태로 빛을 방출하는 경우에 비해 해당영역의 파장 변환 입자들(일 예로, 퀀텀 닷(QD))에 빛이 집중되는 것을 감소 또는 방지할 수 있다. 이에 따라, 빛이 집중되는 영역에서 OPD(Optical Power Density) 증가에 따라 발생할 수 있는 광 변환층(CCL)(또는, 광 변환층(CCL)에 포함된 파장 변환 입자들)의 열화를 방지할 수 있다.
발광 소자들(LD)의 제2 단부들(EP2) 상에 금속 등의 반사성 도전 물질로 형성된 제2 컨택 전극(CNE2)을 위치할 경우, 발광 소자들(LD)의 제2 단부들(EP2)에서의 컨택 저항을 낮출 수 있다. 이에 따라, 발광 소자들(LD)의 특성(일 예로, 발광 특성)을 보다 균일화할 수 있다.
또한, 상술한 실시예에서는 발광 소자들(LD)의 제1 단부들(EP1)과 마주하는 제1 뱅크 패턴(BNP1)을, 상기 발광 소자들(LD)로부터 충분히 이격된 거리(일 예로, 발광 소자들(LD)의 출광 프로파일에 따라, 상기 발광 소자들(LD)의 제1 단부들(EP1)로부터 측면 방향으로 방출되는 낮은 각도의 빛을 보다 많이 수용 및/또는 반사시킬 수 있는 거리)에, 상기 발광 소자들(LD)로부터 방출되는 측면 방향의 빛을 보다 상부 방향으로 효과적으로 반사시키기에 충분한 크기로 형성 및/또는 위치할 수 있다. 이에 따라, 화소(PXL)의 출광 효율을 높일 수 있다.
또한, 상술한 실시예에서는 제2 뱅크 패턴(BNP2)의 크기를 축소 또는 최소화하고, 제2 뱅크 패턴(BNP2)을 발광 소자들(LD)에 보다 가깝게 위치할 수 있다. 이에 따라, 제한된 화소 영역을 보다 효율적으로 활용할 수 있고, 제1 뱅크 패턴(BNP1)의 형성에 필요한 공간을 확보할 수 있다.
추가적으로, 상술한 실시예에서는 발광 소자들(LD)이, 제2 단부들(EP2)(일 예로, N형 단부)에 비해 각각의 활성층(ACT)에 보다 가까운 제1 단부들(EP1)(일 예로, P형 단부)을 통해 빛을 방출할 수 있도록, 상기 발광 소자들(LD)의 제1 단부들(EP1) 상에 투명한 제1 컨택 전극(CNE1)을 형성 및/또는 위치할 수 있다. 이에 따라, 각각의 발광 소자(LD)에서 생성된 빛의 출광 효율을 높이고, 화소(PXL)의 광 효율을 보다 높일 수 있다.
도 8 및 도 9를 참조하면, 발광 소자들(LD)의 출광 특성(일 예로, 출광 프로파일)에 최적화되도록 제1 뱅크 패턴(BNP1)의 표면 프로파일을 영역별로 제어할 수 있다. 이에 따라, 화소(PXL)의 출광 효율을 보다 높일 수 있다. 예를 들어, 각각의 발광 영역(EA)에 위치하는 발광 소자들(LD)의 출광 특성에 따라, 측면 방향으로의 빛이 집중되는 특정 범위의 빛을 보다 효과적으로 반사시킬 수 있도록, 발광 소자들(LD)과 마주하는 제1 뱅크 패턴(BNP1)의 표면(일 예로, 발광 소자들(LD)의 제1 단부들(EP1)과 마주하는 제1 뱅크 패턴(BNP1)의 좌측 측벽)에 대하여 영역별 및/또는 높이별로 기울기 또는 경사를 조절할 수 있다.
예를 들어, 제1 뱅크 패턴(BNP1)은, 상기 제1 뱅크 패턴(BNP1)의 중간 높이 이하의 하단 영역을 포함한 제1 부분(BNP1_1), 및 상기 제1 뱅크 패턴(BNP1)의 중간 높이 이상의 상단 영역을 포함한 제2 부분(BNP1_2)을 포함할 수 있다. 제1 뱅크 패턴(BNP1)이 발광 소자들(LD)과 마주하는 표면에서, 제1 뱅크 패턴(BNP1)의 제1 부분(BNP1_1)과 제2 부분(BNP1_2)은 서로 다른 표면 프로파일을 가지도록 형성될 수 있다. 실시예에서, 슬릿 마스크 또는 하프톤 마스크 등을 이용하여 제1 뱅크 패턴(BNP1)을 형성함으로써, 제1 뱅크 패턴(BNP1)의 제1 부분(BNP1_1)과 제2 부분(BNP1_2)의 표면 프로파일을 서로 상이하게 형성할 수 있다.
실시예에서, 발광 소자들(LD)에서 방출되는 빛이 제1 뱅크 패턴(BNP1)의 제2 부분(BNP1_2)보다 제1 부분(BNP1_1)을 향하도록 발광 소자들(LD)의 출광 프로파일이 보다 낮은 각도 범위에 집중될 수 있다. 이 경우, 도 8의 실시예에서와 같이, 제1 뱅크 패턴(BNP1)이 발광 소자들(LD)과 마주하는 표면에서, 제1 뱅크 패턴(BNP1)의 제1 부분(BNP1_1)의 기울기 또는 경사를 증가시킬 수 있다. 일 예로, 제1 뱅크 패턴(BNP1)이 발광 소자들(LD)과 마주하는 표면에서, 제1 뱅크 패턴(BNP1)의 제1 부분(BNP1_1)은 제1 뱅크 패턴(BNP1)의 제2 부분(BNP1_2)보다 큰 기울기 또는 경사를 가질 수 있다. 이에 따라, 발광 소자들(LD)에서 방출된 빛이 보다 화소(PXL)의 상부 방향으로 향하도록 제어할 수 있다.
실시예에서, 발광 소자들(LD)에서 방출되는 빛이 제1 뱅크 패턴(BNP1)의 제2 부분(BNP1_2)보다 제1 부분(BNP1_1)을 향하도록 발광 소자들(LD)의 출광 프로파일이 중간 각도 범위에 집중될 수 있다. 이 경우, 도 9의 실시예에서와 같이, 제1 뱅크 패턴(BNP1)이 발광 소자들(LD)과 마주하는 표면에서, 제1 뱅크 패턴(BNP1)의 제2 부분(BNP1_2)의 기울기 또는 경사를 증가시킬 수 있다. 일 예로, 제1 뱅크 패턴(BNP1)이 발광 소자들(LD)과 마주하는 표면에서, 제1 뱅크 패턴(BNP1)의 제2 부분(BNP1_2)은 제1 뱅크 패턴(BNP1)의 제1 부분(BNP1_1)보다 큰 기울기 또는 경사를 가질 수 있다. 이에 따라, 발광 소자들(LD)에서 방출된 빛이 보다 화소(PXL)의 상부 방향으로 향하도록 제어할 수 있다.
상술한 실시예들에 따르면, 화소(PXL)의 광 효율을 높이고, 발광 소자들(LD) 및 이를 포함한 화소(PXL)의 발광 특성을 균일화할 수 있다. 또한, 광 변환층(CCL)의 열화를 방지 또는 저감할 수 있다.
도 10 내지 도 12는 각각 본 발명의 실시예에 의한 화소(PXL)를 나타내는 평면도들이다. 예를 들어, 도 10 내지 도 12는 도 6의 실시예에 대한 서로 다른 변경 실시예들을 나타낸다. 도 10 내지 도 12의 실시예들에서, 서로 유사 또는 동일하거나, 앞서 설명한 실시예들(일 예로, 도 6 내지 도 9의 실시예들)과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 중복되는 부분들에 대한 상세한 설명은 생략하기로 한다.
도 10을 참조하면, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 분리 영역(SPA)으로 연장될 수 있고, 분리 영역(SPA)에서 각각 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)에 연결될 수 있다. 예를 들어, 분리 영역(SPA)에서, 제1 컨택 전극(CNE1)은 제1 컨택홀(CH1)을 통해 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있고, 제2 컨택 전극(CNE2)은 제2 컨택홀(CH2)을 통해 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있다.
실시예에서, 제1 컨택홀(CH1)은 제1 정렬 전극(ALE1)과 제1 컨택 전극(CNE1)의 사이에 위치하는 절연층(일 예로, 도 7 내지 도 9의 제1 절연층(INS1))에 형성될 수 있다. 제2 컨택홀(CH2)은 제2 정렬 전극(ALE2)과 제2 컨택 전극(CNE2)의 사이에 위치하는 절연층(일 예로, 도 7 내지 도 9의 제1 절연층(INS1))에 형성될 수 있다. 실시예에서, 상기 절연층은, 발광 영역(EA)에서는 개구되지 않을 수 있고, 이에 따라 발광 영역(EA)에서 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)을 완전히 커버할 수 있다.
도 11을 참조하면, 적어도 하나의 뱅크 패턴(BNP)은 제1 방향(DR1)에서 제1 뱅크(BNK1)와 중첩될 수 있다. 예를 들어, 도 10의 실시예와 비교하여, 제1 방향(DR1)에서의 제1 뱅크 패턴(BNP1) 및 제2 뱅크 패턴(BNP2) 외측 가장자리 영역을 포함한 일 부분은 제1 뱅크(BNK1)와 중첩될 수 있다.
도 12를 참조하면, 제1 정렬 전극(ALE1) 및/또는 제1 컨택 전극(CNE1)은, 제1 방향(DR1)에서 제1 뱅크 패턴(BNP1)의 일 부분에만 중첩될 수 있고, 제1 뱅크 패턴(BNP1)의 다른 일 부분에는 중첩되지 않을 수 있다. 예를 들어, 도 11의 실시예와 비교하여, 제1 방향(DR1)에서의 제1 정렬 전극(ALE1) 및 제1 컨택 전극(CNE1)의 폭은 감소할 수 있다. 또한, 제1 정렬 전극(ALE1) 및 제1 컨택 전극(CNE1)은, 발광 소자들(LD)의 제1 단부들(EP1)과 마주하는 제1 뱅크 패턴(BNP1)의 측벽(일 예로, 좌측 측벽)을 포함한 제1 뱅크 패턴(BNP1)의 일 부분 상에만 위치할 수 있다. 이 경우, 각각의 화소 영역 및/또는 분리 영역(SPA)의 폭을 축소할 수 있다.
도 13은 본 발명의 실시예에 의한 화소(PXL)를 나타내는 평면도이다. 예를 들어, 도 13은 도 6의 실시예에 대한 변경 실시예를 나타낸다. 도 14는 본 발명의 실시예에 의한 화소(PXL)를 나타내는 단면도이다. 예를 들어, 도 14는 도 13의 Ⅲ~Ⅲ'선에 따른 화소(PXL)의 단면을 나타낸다. 도 13 및 도 14의 실시예에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 중복되는 부분들에 대한 상세한 설명은 생략하기로 한다.
도 13 및 도 14를 참조하면, 화소(PXL)는 제3 뱅크 패턴(BNP3), 제3 정렬 전극(ALE3)("제3 전극"이라고도 함) 및 제3 컨택 전극(CNE3)을 더 포함할 수 있다. 화소(PXL)의 유효 광원을 구성하는 발광 소자들(LD)은, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이의 제1 영역(AR1)에 위치 및/또는 배열된 발광 소자들(LD)(이하, "제1 발광 소자들(LD1)"이라 함), 및 제2 정렬 전극(ALE2)과 제3 정렬 전극(ALE3) 사이의 제2 영역(AR2)에 위치 및/또는 배열된 발광 소자들(LD)(이하, "제2 발광 소자들(LD2)"이라 함)을 포함할 수 있다.
제3 뱅크 패턴(BNP3)은 제3 정렬 전극(ALE3)의 일 부분과 중첩될 수 있고, 제3 정렬 전극(ALE3)의 하부에 위치할 수 있다. 제3 뱅크 패턴(BNP3)은 제2 발광 소자들(LD2)의 제1 단부들(EP1)의 주변에 위치할 수 있고, 제2 발광 소자들(LD2)의 제1 단부들(EP1)과 마주할 수 있다.
제3 뱅크 패턴(BNP3)은 제1 뱅크(BNK1)와 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 제3 뱅크 패턴(BNP3)의 일 부분은 발광 영역(EA)에 위치할 수 있고, 제3 뱅크 패턴(BNP3)의 다른 일 부분(일 예로, 제3 뱅크 패턴(BNP3)의 적어도 일 단부)은 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 위치할 수 있다. 또는, 제3 뱅크 패턴(BNP3)은 제1 뱅크(BNK1)와 중첩되지 않도록 발광 영역(EA)의 내부에만 위치할 수 있다.
제3 뱅크 패턴(BNP3)은 제2 뱅크 패턴(BNP2)을 사이에 두고, 제1 뱅크 패턴(BNP1)과 마주할 수 있다. 실시예에서, 제1 뱅크 패턴(BNP1)과 제3 뱅크 패턴(BNP3)은 제2 뱅크 패턴(BNP2)을 사이에 두고 (일 예로, 제2 뱅크 패턴(BNP2)을 기준으로) 서로 대칭으로 형성될 수 있다.
제2 뱅크 패턴(BNP2)과 제3 뱅크 패턴(BNP3)은 제2 영역(AR2)을 중심으로 서로 비대칭으로 형성될 수 있다. 예를 들어, 제2 뱅크 패턴(BNP2)과 제3 뱅크 패턴(BNP3)은, 제2 영역(AR2)으로부터 서로 다른 거리만큼 이격되거나, 및/또는 서로 다른 크기로 형성될 수 있다.
제3 뱅크 패턴(BNP3)은 제2 영역(AR2)으로부터 제3 거리(d3)만큼 이격될 수 있다. 실시예에서, 제3 거리(d3)는 제1 거리(d1)와 실질적으로 동일 또는 유사할 수 있다.
제2 뱅크 패턴(BNP2)은 제2 영역(AR2)으로부터 제4 거리(d4)만큼 이격될 수 있다. 실시예에서, 제4 거리(d4)는 제3 거리(d3)보다 작을 수 있고, 제2 거리(d2)와 실질적으로 동일 또는 유사할 수 있다. 예를 들어, 제2 뱅크 패턴(BNP2)은 제1 및 제2 영역들(AR1, AR2)에 제1 뱅크 팽턴(BNP1)과 제3 뱅크 패턴(BNP3)보다 가깝게 위치할 수 있고, 제1 뱅크 패턴(BNP1) 및 제3 뱅크 패턴(BNP3)은 각각 제1 영역(AR1) 및 제2 영역(AR2)으로부터 제2 뱅크 패턴(BNP2)보다 먼 거리에 위치할 수 있다.
실시예에서, 제3 거리(d3)는, 제2 발광 소자들(LD2)로부터 방출되는 빛의 경로 및/또는 분포에 따라 결정될 수 있다. 예를 들어, 제3 거리(d3)는 제2 발광 소자들(LD2)의 제1 단부들(EP1)로부터 방출되는 빛 중 화소(PXL)의 상부 방향으로 향하지 않고 상대적으로 낮은 각도로 향하는 측면 방향의 빛을 효과적으로 반사시킬 수 있는 범위의 값으로 설정될 수 있다.
실시예에서, 제4 거리(d4)는, 제한된 화소 영역을 고려하여 제3 거리(d3)보다 작은 값으로 설정될 수 있다. 이에 따라, 제한된 화소 영역을 효율적으로 활용할 수 있고, 제3 뱅크 패턴(BNP3)과 제2 영역(AR2) 사이의 이격 거리를 충분히 확보할 수 있다.
제3 뱅크 패턴(BNP3)은 제2 발광 소자들(LD2)의 제1 단부들(EP1)로부터 방출되는 낮은 각도의 빛 중 보다 많은 비율의 빛을 효과적으로 반사시킬 수 있도록, 충분한 크기로 형성될 수 있다. 실시예에서, 제3 뱅크 패턴(BNP3)은 제2 뱅크 패턴(BNP2)보다 큰 크기(일 예로, 보다 큰 폭, 면적, 높이 및/또는 부피)를 가질 수 있다. 예를 들어, 제3 뱅크 패턴(BNP3)은 제1 방향(DR1)에서 제3 폭(w3)을 가질 수 있고, 제3 폭(w3)은 제2 폭(w2)보다 클 수 있다. 또한, 제3 뱅크 패턴(BNP3)은 제3 방향(DR3)에서 제3 높이(h3)를 가질 수 있고, 제3 높이(h3)는 제2 높이(h2)보다 클 수 있다.
실시예에서, 제1 뱅크 패턴(BNP1)과 제3 뱅크 패턴(BNP3)이 서로 대칭일 경우, 제1 뱅크 패턴(BNP1)과 제3 뱅크 패턴(BNP3)은, 제1 방향(DR1)에서 실질적으로 서로 동일 또는 유사한 폭을 가질 수 있고, 제3 방향(DR3)에서 실질적으로 서로 동일 또는 유사한 높이를 가질 수 있다. 예를 들어, 제1 폭(w1)과 제3 폭(w3)은 실질적으로 동일 또는 유사할 수 있고, 제1 높이(h1)와 제3 높이(h3)는 실질적으로 동일 또는 유사할 수 있다. 제3 방향(DR3)에서, 제1 뱅크 패턴(BNP1)과 제3 뱅크 패턴(BNP3) 각각은, 제2 뱅크 패턴(BNP2)보다 높은 높이로 돌출될 수 있다. 이에 따라, 제1 및 제2 발광 소자들(LD1, LD2)로부터 방출되는 빛의 출광 효율을 높일 수 있다.
실시예에서, 제1 뱅크 패턴(BNP1)은 제1 발광 소자들(LD1)과 마주하는 표면(일 예로, 제1 뱅크 패턴(BNP1)의 좌측 측벽)에서 제1 발광 소자들(LD1)로부터 방출되는 빛을 화소(PXL)의 상부 방향으로 효과적으로 반사시킬 수 있는 프로파일을 가지도록 형성될 수 있다. 제3 뱅크 패턴(BNP3)은 제2 발광 소자들(LD2)과 마주하는 표면(일 예로, 제3 뱅크 패턴(BNP3)의 우측 측벽)에서 제2 발광 소자들(LD2)로부터 방출되는 빛을 화소(PXL)의 상부 방향으로 효과적으로 반사시킬 수 있는 프로파일을 가지도록 형성될 수 있다. 실시예에서, 제1 뱅크 패턴(BNP1)과 제3 뱅크 패턴(BNP3)은 실질적으로 서로 대칭인 형상을 가질 수 있다.
제3 정렬 전극(ALE3)은 제2 발광 소자들(LD2)의 제1 단부들(EP1)의 주변에 위치할 수 있다. 제3 정렬 전극(ALE3)은 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)와 중첩되거나 중첩되지 않을 수 있다.
화소들(PXL)을 형성하기 위한 화소 공정, 예를 들어, 발광 소자들(LD)의 정렬이 완료되기 이전에는 화소들(PXL)의 제3 정렬 전극들(ALE3)이 서로 연결되어 제3 정렬 배선을 구성할 수 있다. 제3 정렬 배선은 발광 소자들(LD)의 정렬 단계에서 제2 정렬 신호와 상이한 제3 정렬 신호를 공급받을 수 있다. 이에 따라, 제2 및 제3 정렬 배선들의 사이에 전계가 형성되어, 제2 및 제3 정렬 배선들의 사이에 제2 발광 소자들(LD2)이 정렬할 수 있게 된다.
예를 들어, 제2 발광 소자들(LD2)은 발광 소자 정렬 단계에서 제2 및 제3 정렬 배선들에 인가된 제2 및 제3 정렬 신호들에 의해 제2 및 제3 정렬 배선들 사이의 영역(일 예로, 제2 영역(AR2))에 제2 방향(DR2)을 따라 배열될 수 있다. 각각의 제2 발광 소자(LD2)는 제1 단부(EP1)가 제3 정렬 전극(ALE3)과 인접하고, 제2 단부(EP2)가 제2 정렬 전극(ALE2)과 인접하도록 제2 영역(AR2)에 가로 방향으로 정렬될 수 있다.
발광 소자들(LD)의 정렬이 완료된 이후에는, 각각의 분리 영역(SPA)에서 제3 정렬 배선을 끊어서 화소들(PXL)의 제3 정렬 전극들(ALE3)을 서로 분리할 수 있다.
실시예에서, 제1 정렬 배선과 제3 정렬 배선은 서로 전기적으로 연결될 수 있고, 동일한 정렬 신호를 공급받을 수 있다. 예를 들어, 제3 정렬 신호는 제1 정렬 신호와 동일한 신호일 수 있다. 다른 실시예에서, 제1 정렬 배선과 제3 정렬 배선은 서로 전기적으로 분리될 수 있고, 서로 다른 정렬 신호를 공급받을 수 있다.
제3 정렬 전극(ALE3)은 제3 뱅크 패턴(BNP3)과 중첩될 수 있고, 제3 뱅크 패턴(BNP3)과 중첩되는 영역에서 제3 방향(DR3)으로 돌출될 수 있다. 제3 정렬 전극(ALE3) 및 제3 뱅크 패턴(BNP3)에 의해 제2 영역(AR2)의 일 측(일 예로, 좌측)에 제3 돌출 패턴이 형성될 수 있다. 또한, 제2 정렬 전극(ALE2) 및 제2 뱅크 패턴(BNP2)에 의해 제2 영역(AR2)의 다른 일 측(일 예로, 우측)에 제2 돌출 패턴이 형성될 수 있다. 제2 및 제3 돌출 패턴들에 의해, 제2 발광 소자들(LD2)이 정렬 및/또는 배열되는 위치를 적절하게 제어할 수 있다.
또한, 제3 돌출 패턴은 반사성의 벽 구조물을 형성할 수 있다. 이에 따라, 화소(PXL)의 광 효율을 높일 수 있다.
실시예에서, 제3 정렬 전극(ALE3)은 제3 컨택 전극(CNE3)에 전기적으로 연결될 수 있다. 예를 들어, 제3 정렬 전극(ALE3)은 발광 영역(EA)의 내부 및/또는 외부에서 제3 컨택 전극(CNE3)과 직접적으로 접촉됨으로써 제3 컨택 전극(CNE3)에 전기적으로 연결되거나, 적어도 하나의 컨택홀 등을 통해 제3 컨택 전극(CNE3)에 전기적으로 연결될 수 있다. 또한, 제3 정렬 전극(ALE3)은 제3 컨택부(CNT3)를 통해 회로층(PCL)의 회로 소자, 브릿지 패턴 및/또는 배선 등에 연결될 수 있다.
제3 컨택부(CNT3)는 적어도 하나의 컨택홀 및/또는 비아홀을 포함할 수 있다. 실시예에서, 제3 컨택부(CNT3)는 발광 영역(EA)의 외부에 위치할 수 있다. 예를 들어, 제3 컨택부(CNT3)는 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 위치하거나, 제1 뱅크(BNK1)와 중첩되지 않도록 분리 영역(SPA)에 위치할 수 있다. 제3 컨택부(CNT3)의 위치는 변경될 수 있다.
제1 발광 소자들(LD1)은 제1 영역(AR1)에 제2 방향(DR2)을 따라 배열될 수 있고, 제2 발광 소자들(LD2)은 제2 영역(AR2)에 제2 방향(DR2)을 따라 배열될 수 있다. 각각의 제1 발광 소자(LD1)는, 제1 정렬 전극(ALE1)에 인접한 제1 단부(EP1), 및 제2 정렬 전극(ALE2)에 인접한 제2 단부(EP2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는, 제3 정렬 전극(ALE3)에 인접한 제1 단부(EP1), 및 제2 정렬 전극(ALE2)에 인접한 제2 단부(EP2)를 포함할 수 있다. 실시예에서, 제1 발광 소자들(LD1)은 도 6 내지 도 12의 실시예들에서 설명한, 제1 영역(AR1)에 배열된 발광 소자들(LD)에 대응할 수 있다.
실시예에서, 제1 발광 소자들(LD1)과 제2 발광 소자들(LD2)은 서로 병렬로 연결될 수 있다. 예를 들어, 제1 발광 소자들(LD1)의 제1 단부들(EP1)은 제1 컨택 전극(CNE1)에 전기적으로 연결될 수 있고, 제1 컨택 전극(CNE1)을 통해 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다. 제2 발광 소자들(LD2)의 제1 단부들(EP1)은 제3 컨택 전극(CNE3)에 전기적으로 연결될 수 있고, 제3 컨택 전극(CNE3)을 통해 제3 정렬 전극(ALE3)에 전기적으로 연결될 수 있다. 제3 정렬 전극(ALE3)은, 제3 컨택부(CNT3) 및 화소 회로(PXC) 등을 통해 제1 정렬 전극(ALE1)에 전기적으로 연결되거나, 제1 정렬 전극(ALE1)과 통합되어 형성됨으로써 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다. 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제2 단부들(EP2)은, 제2 컨택 전극(CNE2)에 공통으로 연결될 수 있고, 제2 컨택 전극(CNE2) 및/또는 제2 정렬 전극(ALE2)을 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 예를 들어, 제2 컨택 전극(CNE2)은 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 공통으로 위치하여 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다.
실시예에서, 각각의 발광 소자(LD)(일 예로, 각각의 제1 발광 소자(LD1) 또는 각각의 제2 발광 소자(LD2))는, 무기 결정 구조의 재료를 이용한 초소형의(일 예로, 나노미터 내지 마이크로미터 범위의 크기를 가지는) 무기 발광 소자일 수 있다. 실시예에서, 제1 발광 소자들(LD1)과 제2 발광 소자들(LD2)은 실질적으로 서로 동일 또는 유사한 종류, 구조 및/또는 크기의 발광 소자들(LD)일 수 있다.
제3 컨택 전극(CNE3)은 제3 정렬 전극(ALE3) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 위치할 수 있다. 실시예에서, 제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 일 예로, 제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2)의 제1 단부들(EP1)과 접촉되도록 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 직접적으로 위치할 수 있다.
실시예에서, 제3 컨택 전극(CNE3)은 제3 정렬 전극(ALE3)에 전기적으로 연결될 수 있고, 제3 정렬 전극(ALE3)을 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제3 컨택 전극(CNE3)은 제3 정렬 전극(ALE3)을 통하지 않고, 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다.
실시예에서, 제3 컨택 전극(CNE3)은 적어도 하나의 투명 전극층을 포함한 투명 전극일 수 있고, 제2 컨택 전극(CNE2)은 앞서 설명한 실시예에서와 같이 적어도 하나의 반사 전극층을 포함한 반사 전극일 수 있다. 예를 들어, 제3 컨택 전극(CNE3은 적어도 하나의 투명 도전 물질을 포함한 단일 층 또는 다중 층의 투명 전극으로 형성될 수 있고, 제2 컨택 전극(CNE2)은 적어도 하나의 반사성 도전 물질을 포함한 단일 층 또는 다중 층의 반사 전극으로 형성될 수 있다. 이에 따라, 제2 발광 소자들(LD2)은 제1 및 제2 단부들(EP1, EP2) 중 제1 단부들(EP1)을 통해 편측으로 빛을 방출할 수 있다.
실시예에서, 제3 컨택 전극(CNE3)은, 제1 컨택 전극(CNE1)과 동일한 물질을 사용하여 제1 컨택 전극(CNE1)과 동시에 형성될 수 있다. 제3 컨택 전극(CNE3)은 제1 컨택 전극(CNE1)과 연결되도록 형성되거나, 제1 컨택 전극(CNE1)으로부터 분리되도록 형성될 수 있다.
제2 발광 소자들(LD2)의 제1 단부들(EP1)을 통해 방출된 빛 중 적어도 일부는 제3 뱅크 패턴(BNP3)이 형성된 영역에서 제3 뱅크 패턴(BNP3) 및 제3 정렬 전극(ALE3)에 의해 형성된 제3 돌출 패턴에 의해 반사되어 제3 방향(DR3)을 포함한 화소(PXL)의 상부 방향으로 방출될 수 있다. 이에 따라, 화소(PXL)에서 생성된 빛의 출광 효율을 높일 수 있다.
도 15는 본 발명의 실시예에 의한 화소(PXL)를 나타내는 평면도이다. 예를 들어, 도 15는 도 13의 실시예에 대한 변경 실시예를 나타낸다. 도 16은 본 발명의 실시예에 의한 화소(PXL)를 나타내는 단면도이다. 예를 들어, 도 16은 도 15의 Ⅳ~Ⅳ'선에 따른 화소(PXL)의 단면을 나타낸다. 도 15 및 도 16의 실시예에서, 앞서 설명한 실시예들(일 예로, 도 13 및 도 14의 실시예)과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 중복되는 부분들에 대한 상세한 설명은 생략하기로 한다.
도 15 및 도 16을 참조하면, 화소(PXL)는, 컨택 전극들(CNE)을 통해 서로 직렬로 연결된 제1 발광 소자들(LD1) 및 제2 발광 소자들(LD2)을 포함할 수 있다. 예를 들어, 화소(PXL)는, 직-병렬 구조의 발광부(EMU)를 포함할 수 있다.
컨택 전극들(CNE)은, 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2'), 제3 컨택 전극(CNE3) 및 제4 컨택 전극(CNE4)을 포함할 수 있다.
제1 컨택 전극(CNE1)은 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에 위치할 수 있고, 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 제1 컨택 전극(CNE1)은 제1 컨택홀(CH1) 등을 통해 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있고, 제1 정렬 전극(ALE1) 및/또는 화소 회로(PXC)를 통해 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 제1 컨택 전극(CNE1)은 투명 전극층을 포함한 투명 전극일 수 있다.
제2 컨택 전극(CNE2')은 제1 발광 소자들(LD1)의 제2 단부들(EP2) 상에 위치할 수 있고, 제1 발광 소자들(LD1)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 제2 컨택 전극(CNE2')은 제4 컨택 전극(CNE4)으로부터 분리될 수 있고, 제3 컨택 전극(CNE3)에 전기적으로 연결될 수 있다. 예를 들어, 제2 컨택 전극(CNE2')은 제4 컨택 전극(CNE4)으로부터 이격되어 형성될 수 있고, 제2 컨택홀(CH2') 등을 통해 제3 컨택 전극(CNE3)에 전기적으로 연결될 수 있다. 제2 컨택 전극(CNE2')은 제2 정렬 전극(ALE2)에는 바로 연결되지 않을 수 있다. 제2 컨택 전극(CNE2')은 반사 전극층을 포함한 반사 전극일 수 있다.
제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 위치할 수 있고, 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 제3 컨택 전극(CNE1)은 제3 정렬 전극(ALE3)에 바로 연결되지 않을 수 있다. 제3 컨택 전극(CNE1)은 투명 전극층을 포함한 투명 전극일 수 있다.
제4 컨택 전극(CNE4)은 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 위치할 수 있고, 제2 발광 소자들(LD2)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 제4 컨택 전극(CNE4)은 제3 컨택홀(CH3) 등을 통해 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있고, 제2 정렬 전극(ALE2)을 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 제4 컨택 전극(CNE4)은 반사 전극층을 포함한 반사 전극일 수 있다.
도 17은 본 발명의 실시예에 의한 화소(PXL)를 나타내는 평면도이다. 예를 들어, 도 17은 도 15의 실시예에 대한 변경 실시예를 나타낸다. 도 18은 본 발명의 실시예에 의한 화소(PXL)를 나타내는 단면도이다. 예를 들어, 도 18은 도 17의 Ⅴ~Ⅴ'선에 따른 화소(PXL)의 단면을 나타낸다. 도 17 및 도 18의 실시예에서, 앞서 설명한 실시예들(일 예로, 도 15 및 도 16의 실시예)과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 중복되는 부분들에 대한 상세한 설명은 생략하기로 한다.
도 17 및 도 18을 참조하면, 앞서 설명한 실시예들(일 예로, 도 13 내지 도 16의 실시예들)에 개시된 제1 뱅크 패턴(BNP1), 제3 뱅크 패턴(BNP3) 및 제1 뱅크(BNK1)는 하나의 뱅크 패턴(IBNP)(이하, "통합 뱅크 패턴"이라 함)으로 통합될 수 있다.
예를 들어, 화소(PXL)는, 정렬 전극들(ALE)(일 예로, 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)), 컨택 전극들(CNE)(일 예로, 제1, 제2 및 제3 컨택 전극들(CNE1, CNE2, CNE3)) 및/또는 제2 뱅크 패턴(BNP2) 각각의 적어도 일 부분, 및 발광 소자들(LD)(일 예로, 제1 및 제2 발광 소자들(LD1, LD2))이 위치하는 발광 영역(EA)을 포함할 수 있다. 제1 뱅크 패턴(BNP1), 제3 뱅크 패턴(BNP3) 및 제1 뱅크(BNK1)을 포함한 통합 뱅크 패턴(IBNP)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 규정되는 평면 상에서, 화소(PXL)의 발광 영역(EA)을 완전히 둘러쌀 수 있다.
상술한 실시예에 따르면, 표시 장치(DD)의 제조에 이용되는 마스크(일 예로, 화소 공정에 이용되는 마스크)를 저감할 수 있다. 이에 따라, 표시 장치(DD)의 제조 공정을 간소화하고, 제조 효율을 높일 수 있다.
전술한 바와 같은 본 발명의 다양한 실시예들에 따르면, 적어도 한 쌍의 정렬 전극들(ALE)의 사이에 발광 소자들(LD)을 제2 방향(DR2)을 따라 배열할 수 있다. 각각의 발광 소자(LD)는 제2 방향(DR2)과 교차하는 방향(일 예로, 제1 방향(DR1))에서 제1 단부(EP1) 및 제2 단부(EP2)를 가질 수 있다. 발광 소자들(LD)의 제1 단부들(EP1) 상에는 투명 전극층을 포함한 제1 컨택 전극(CNE1)이 위치할 수 있고, 발광 소자들(LD)의 제2 단부들(EP2) 상에는 반사 전극층을 포함한 제2 컨택 전극(CNE2)이 위치할 수 있다. 이에 따라, 발광 소자들(LD)은 제1 및 제2 단부들(EP1, EP2) 중 제1 단부들(EP1)로 빛을 방출할 수 있고, 발광부(EMU)는 면 광원의 형태로 빛을 방출할 수 있다. 이에 따라, 각 화소(PXL)의 발광 특성을 상대적으로 균일하게 만들고, 광 변환층(CCL)의 열화를 감소 또는 방지할 수 있다.
상술한 실시예들에서, 발광 소자들(LD)의 제1 단부들(EP1)의 주변에는, 상기 제1 단부들(EP1)과 마주하며, 상기 발광 소자들(LD)로부터 방출되는 측면 방향의 빛(일 예로, 소정 범위의 낮은 각도로 방출되는 빛)이 화소(PXL)의 상부로 방출될 수 있도록 상기 측면 방향의 빛을 반사시키기 위한 제1 및/또는 제3 뱅크 패턴들(BNP1, BNP3)이 위치할 수 있다. 제1 및/또는 제3 뱅크 패턴들(BNP1, BNP3)은 그 상부에 위치하는 제1 및/또는 제3 정렬 전극들(ALE1, ALE3)과 함께, 발광 소자들(LD)의 제1 단부들(EP1)과 마주하는 제1 및/또는 제3 돌출 패턴들을 형성할 수 있다. 제1 및/또는 제3 뱅크 패턴들(BNP1, BNP3)은 발광 소자들(LD)로부터 방출되어 화소(PXL)의 측면 방향으로 향하는 빛을 효과적으로 반사시킬 수 있을 정도의 위치에 충분한 크기(일 예로, 충분한 높이)로 설계될 수 있다. 이에 따라, 화소(PXL)의 광 효율(일 예로, 발광 소자들(LD)에서 생성된 빛의 출광 효율)을 높일 수 있다.
상술한 실시예들에서, 발광 소자들(LD)의 제2 단부들(EP2)의 주변에는, 제1 및/또는 제3 뱅크 패턴들(BNP1, BNP3)과 함께 발광 소자들(LD)의 배열 위치를 가이드하는 제2 뱅크 패턴(BNP2)이 위치할 수 있다. 제2 뱅크 패턴(BNP2)은 제1 및/또는 제3 뱅크 패턴들(BNP1, BNP3)에 비해 작은 크기를 가질 수 있고, 발광 소자들(LD)에 보다 가깝게 위치할 수 있다. 이에 따라, 제한된 화소 영역을 효율적으로 활용할 수 있고, 제1 및/또는 제3 뱅크 패턴들(BNP1, BNP3)의 형성에 적절한 공간을 확보할 수 있다.
실시예에서, 발광 소자들(LD)의 제1 단부들(EP1)은 각각의 활성층(ACT)에 보다 가까운 P형 단부들일 수 있다. 이에 따라, 발광 소자들(LD) 에서 생성된 빛의 출광 효율을 높일 수 있다.
실시예에서, 발광 소자들(LD)의 출광 특성을 향상 또는 최적화되도록 (일 예로, 발광 소자들(LD)로부터 측면 방향으로 방출되는 빛의 반사에 최적화되도록) 제1 뱅크 패턴(BNP1)의 표면 프로파일을 영역별로 제어할 수 있다. 화소(PXL)가 제3 뱅크 패턴(BNP3)을 더 포함하는 경우, 제3 뱅크 패턴(BNP3)에 대해서도 발광 소자들(LD)의 출광 특성에 최적화되도록 제3 뱅크 패턴(BNP3)의 표면 프로파일을 영역별로 제어할 수 있다. 이에 따라, 화소(PXL)의 광 효율을 더욱 효과적으로 높일 수 있다.
실시예에서, 화소(PXL)는, 발광 영역(EA)의 양측 에지 영역에 위치하며 발광 소자들(LD)에서 생성되는 빛을 반사시키는 돌출 패턴들을 형성하는 제1 및 제3 뱅크 패턴들(BNP1, BNP3)을 포함할 수 있다. 실시예에서, 제1 및 제3 뱅크 패턴들(BNP1, BNP3)은 실질적으로 서로 유사 또는 동일한 크기를 가질 수 있고, 서로 대칭적으로 형성될 수 있다. 제1 및 제3 뱅크 패턴들(BNP1, BNP3)은, 각 화소(PXL)의 발광 영역(EA) 등을 규정하기 위한 제1 뱅크(BNK1)와 통합될 수 있다. 이에 따라, 화소들(PXL)의 형성에 이용되는 마스크를 저감할 수 있고, 표시 장치(DD)의 제조 효율을 높일 수 있다.
본 발명의 기술 사상은 전술한 실시예들에 따라 구체적으로 기술되었으나, 상기 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 방향을 따라 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이의 제1 영역에서 제2 방향을 따라 배열되며, 각각이 상기 제1 전극에 인접한 제1 단부 및 상기 제2 전극에 인접한 제2 단부를 포함한 제1 발광 소자들;
    상기 제1 발광 소자들의 제1 단부들 상에 위치하며 투명 전극층을 포함한 제1 컨택 전극;
    상기 제1 발광 소자들의 제2 단부들 상에 위치하며 반사 전극층을 포함한 제2 컨택 전극;
    상기 제1 전극의 일 부분과 중첩되며, 상기 제1 전극의 하부에 위치하는 제1 뱅크 패턴; 및
    상기 제2 전극의 일 부분과 중첩되며, 상기 제2 전극의 하부에 위치하는 제2 뱅크 패턴을 포함하고,
    상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴은 상기 제1 영역으로부터 서로 다른 거리만큼 이격되는, 화소.
  2. 제1 항에 있어서,
    상기 제1 뱅크 패턴은 상기 제1 영역으로부터 제1 거리만큼 상기 제1 방향으로 이격되고, 상기 제2 뱅크 패턴은 상기 제1 영역으로부터 상기 제1 거리보다 짧은 제2 거리만큼 상기 제1 방향으로 이격되는, 화소.
  3. 제1 항에 있어서,
    상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴은 상기 제1 방향에서 서로 다른 폭을 가지는, 화소.
  4. 제3 항에 있어서,
    상기 제1 뱅크 패턴은 상기 제1 방향으로 제1 폭을 가지고, 상기 제2 뱅크 패턴은 상기 제1 방향으로 상기 제1 폭보다 좁은 제2 폭을 가지는, 화소.
  5. 제1 항에 있어서,
    상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴은 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향에서 서로 다른 높이로 돌출되는, 화소.
  6. 제5 항에 있어서,
    상기 제1 뱅크 패턴은 상기 제3 방향으로 제1 높이를 가지고, 상기 제2 뱅크 패턴은 상기 제3 방향으로 상기 제1 높이보다 작은 제2 높이를 가지는, 화소.
  7. 제1 항에 있어서,
    상기 제1 뱅크 패턴은,
    상기 제1 뱅크 패턴의 중간 높이 이하의 하단 영역을 포함한 제1 부분; 및
    상기 제1 뱅크 패턴의 중간 높이 이상의 상단 영역을 포함한 제2 부분을 포함하고,
    상기 제1 뱅크 패턴이 상기 제1 발광 소자들과 마주하는 표면에서, 상기 제1 뱅크 패턴의 제1 부분은 상기 제1 뱅크 패턴의 제2 부분보다 큰 기울기 또는 경사를 가지는, 화소.
  8. 제1 항에 있어서,
    상기 제1 뱅크 패턴은,
    상기 제1 뱅크 패턴의 중간 높이 이하의 하단 영역을 포함한 제1 부분; 및
    상기 제1 뱅크 패턴의 중간 높이 이상의 상단 영역을 포함한 제2 부분을 포함하고,
    상기 제1 뱅크 패턴이 상기 제1 발광 소자들과 마주하는 표면에서, 상기 제1 뱅크 패턴의 제2 부분은 상기 제1 뱅크 패턴의 제1 부분보다 큰 기울기 또는 경사를 가지는, 화소.
  9. 제1 항에 있어서,
    상기 제1 방향에서 상기 제2 전극을 사이에 두고 상기 제1 전극과 마주하는 제3 전극;
    상기 제2 전극과 상기 제3 전극 사이의 제2 영역에서 상기 제2 방향을 따라 배열되며, 각각이 상기 제3 전극에 인접한 제1 단부 및 상기 제2 전극에 인접한 제2 단부를 포함한 제2 발광 소자들;
    상기 제2 발광 소자들의 제1 단부들 상에 위치하며 투명 전극층을 포함한 제3 컨택 전극; 및
    상기 제3 전극의 일 부분과 중첩되며, 상기 제3 전극의 하부에 위치하는 제3 뱅크 패턴을 더 포함하고,
    상기 제2 뱅크 패턴과 상기 제3 뱅크 패턴은 상기 제2 영역으로부터 서로 다른 거리만큼 이격되는, 화소.
  10. 제9 항에 있어서,
    상기 제1 뱅크 패턴은 상기 제2 뱅크 패턴보다 상기 제1 영역으로부터 먼 거리에 상기 제1 방향으로 위치하고, 상기 제3 뱅크 패턴은 상기 제2 뱅크 패턴보다 상기 제2 영역으로부터 먼 거리에 상기 제1 방향으로 위치하는 화소.
  11. 제9 항에 있어서,
    상기 제1 뱅크 패턴 및 상기 제3 뱅크 패턴 각각은 상기 제2 뱅크 패턴보다 높은 높이로 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 돌출되는, 화소.
  12. 제9 항에 있어서,
    상기 제1 뱅크 패턴 및 상기 제3 뱅크 패턴은 상기 제2 뱅크 패턴을 사이에 두고 서로 대칭인, 화소.
  13. 제9 항에 있어서,
    상기 제1, 제2 및 제3 전극들, 상기 제1, 제2 및 제3 컨택 전극들 및 상기 제2 뱅크 패턴 각각의 적어도 일 부분, 및 상기 제1 및 제2 발광 소자들이 위치하는 발광 영역을 포함하고,
    상기 제1 뱅크 패턴 및 상기 제3 뱅크 패턴은 하나의 통합 뱅크 패턴으로 통합되는, 화소.
  14. 제13 항에 있어서,
    상기 통합 뱅크 패턴은 평면상 상기 발광 영역을 완전히 둘러싸는, 화소.
  15. 제9 항에 있어서,
    상기 제2 컨택 전극은 상기 제1 발광 소자들의 제2 단부들 및 상기 제2 발광 소자들의 제2 단부들 상에 공통으로 위치하는, 화소.
  16. 제9 항에 있어서,
    상기 제2 발광 소자들의 제2 단부들 상에 위치하며, 반사 전극층을 포함한 제4 컨택 전극을 더 포함하고,
    상기 제2 컨택 전극은 상기 제4 컨택 전극으로부터 분리되며, 상기 제3 컨택 전극에 전기적으로 연결되는, 화소.
  17. 제1 항에 있어서,
    상기 제1 발광 소자들 각각은, 상기 제1 단부 및 상기 제2 단부의 사이에서 상기 제2 단부보다 상기 제1 단부에 더 가까이에 있는 활성층을 포함하는, 화소.
  18. 제1 항에 있어서,
    상기 제1 영역을 포함하는 발광 영역에서 상기 제1 발광 소자들 상에 위치하는 광 변환층을 더 포함하며, 상기 광 변환층은 파장 변환 입자들 및 광 산란 입자들 중 적어도 하나를 포함하는, 화소.
  19. 표시 영역의 화소를 포함하며,
    상기 화소는,
    제1 방향을 따라 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이의 제1 영역에서 제2 방향을 따라 배열되며, 각각이 상기 제1 전극에 인접한 제1 단부 및 상기 제2 전극에 인접한 제2 단부를 포함한 제1 발광 소자들;
    상기 제1 발광 소자들의 제1 단부들 상에 위치하며, 투명 전극층을 포함한 제1 컨택 전극;
    상기 제1 발광 소자들의 제2 단부들 상에 위치하며, 반사 전극층을 포함한 제2 컨택 전극;
    상기 제1 전극의 일 부분과 중첩되며, 상기 제1 전극의 하부에 위치하는 제1 뱅크 패턴; 및
    상기 제2 전극의 일 부분과 중첩되며, 상기 제2 전극의 하부에 위치하는 제2 뱅크 패턴을 포함하고,
    상기 제1 뱅크 패턴과 상기 제2 뱅크 패턴은 상기 제1 영역으로부터 서로 다른 거리만큼 이격되는, 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 뱅크 패턴은 상기 제1 영역으로부터 상기 제2 뱅크 패턴보다 먼 거리만큼 상기 제1 방향으로 이격되고,
    상기 제1 뱅크 패턴은 상기 제2 뱅크 패턴보다 높은 높이로 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 돌출되는, 표시 장치.
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* Cited by examiner, † Cited by third party
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180135342A (ko) * 2017-06-12 2018-12-20 엘지디스플레이 주식회사 표시장치 및 그 구동방법
KR20190061695A (ko) * 2017-11-28 2019-06-05 엘지디스플레이 주식회사 유기 발광 표시 장치
KR20200073340A (ko) * 2018-12-13 2020-06-24 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20210029337A (ko) * 2019-09-05 2021-03-16 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20210077086A (ko) * 2019-12-16 2021-06-25 삼성디스플레이 주식회사 표시 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180135342A (ko) * 2017-06-12 2018-12-20 엘지디스플레이 주식회사 표시장치 및 그 구동방법
KR20190061695A (ko) * 2017-11-28 2019-06-05 엘지디스플레이 주식회사 유기 발광 표시 장치
KR20200073340A (ko) * 2018-12-13 2020-06-24 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20210029337A (ko) * 2019-09-05 2021-03-16 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20210077086A (ko) * 2019-12-16 2021-06-25 삼성디스플레이 주식회사 표시 장치

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