TW202318655A - 像素及包含其之顯示裝置 - Google Patents

像素及包含其之顯示裝置 Download PDF

Info

Publication number
TW202318655A
TW202318655A TW111125475A TW111125475A TW202318655A TW 202318655 A TW202318655 A TW 202318655A TW 111125475 A TW111125475 A TW 111125475A TW 111125475 A TW111125475 A TW 111125475A TW 202318655 A TW202318655 A TW 202318655A
Authority
TW
Taiwan
Prior art keywords
electrode
light emitting
wall pattern
pattern
emitting element
Prior art date
Application number
TW111125475A
Other languages
English (en)
Inventor
金勳
柳濟源
黃溶湜
Original Assignee
南韓商三星顯示器有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星顯示器有限公司 filed Critical 南韓商三星顯示器有限公司
Publication of TW202318655A publication Critical patent/TW202318655A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/245—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/2501—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/255—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0542—12th Group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0549—Oxides composed of metals from groups of the periodic table being a combination of two or more materials provided in the groups H01L2924/0531 - H01L2924/0546
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0091—Scattering means in or on the semiconductor body or semiconductor body package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/501—Wavelength conversion elements characterised by the materials, e.g. binder
    • H01L33/502—Wavelength conversion materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/507—Wavelength conversion elements the elements being in intimate contact with parts other than the semiconductor body or integrated with parts other than the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

像素可以包含：沿第一方向彼此分隔開的第一電極及第二電極；第一發光元件，其沿第二方向佈置於第一電極與第二電極之間的第一區域中，並且各第一發光元件包含與第一電極相鄰的第一端部以及與第二電極相鄰的第二端部；第一接觸電極，其位於第一發光元件的第一端部上，且包含透明電極層；第二接觸電極，其位於第一發光元件的第二端部上，且包含反射電極層；第一擋牆圖案，其與第一電極下方的第一電極的一部分重疊；以及第二擋牆圖案，其與第二電極下方的第二電極的一部分重疊，其中第一擋牆圖案及第二擋牆圖案與第一區域分隔開不同的距離。

Description

像素及包含其之顯示裝置
相關申請案之交互參照
本申請主張於2021年7月09日提交至韓國智慧財產局(Korean Intellectual Property Office，KIPO)的韓國專利申請案號10-2021-0090587的優先權及權益，其全部內容透過引用合併於此。
本揭露的實施例涉及一種像素及包含其之顯示裝置。
近年來，對資訊顯示的興趣正在增加。因此，對顯示裝置的研究及開發也在持續進行。
本揭露的態樣可以提供一種能夠提高顯示面板的光輸出效率並且能夠更均勻的發光的像素，以及包含其之顯示裝置。
本揭露的態樣不限定於上述態樣，並且本揭露所屬領域具有通常知識者將透過以下說明而清楚地理解本文中未提及的其他態樣。
根據本揭露一個或多個實施例的像素可以包含：第一電極及一第二電極，沿第一方向彼此分隔開；多個第一發光元件，沿第二方向佈置於第一電極與第二電極之間的第一區域中，且包含與第一電極相鄰的第一端部以及與第二電極相鄰的第二端部；第一接觸電極，位於各第一發光元件的第一端部上，且包含透明電極層；第二接觸電極，係位於各第一發光元件的第二端部上，且包含反射電極層；第一擋牆圖案，與第一電極下方的第一電極的一部分重疊；以及第二擋牆圖案，與第二電極下方的第二電極的一部分重疊，其中第一擋牆圖案及第二擋牆圖案與第一區域分隔開不同的距離。
第一擋牆圖案可以在第一方向上與第一區域分隔開第一距離，並且其中第二擋牆圖案在第一方向上與第一區域分隔開小於第一距離的第二距離。
第一擋牆圖案及第二擋牆圖案可以在第一方向上具有不同的寬度。
第一擋牆圖案可以在第一方向上具有第一寬度，其中第二擋牆圖案在第一方向上可以具有窄於第一寬度的第二寬度。
第一擋牆圖案及第二擋牆圖案可以在與第一方向及第二方向相交的第三方向上突出不同的高度。
第一擋牆圖案可以在第三方向上具有第一高度，並且第二擋牆圖案可以在第三方向上具有小於第一高度的第二高度。
第一擋牆圖案可以包含：第一部分，包含下部區域，其具有等於或低於第一擋牆圖案的中間高度的高度；以及第二部分，包含上部區域，其具有等於或高於第一擋牆圖案的中間高度的高度，其中在第一擋牆圖案面對所述多個第一發光元件的表面上第一部分可以具有大於第二部分的坡度(slope)或傾斜度(inclination)。
第一擋牆圖案可以包含：第一部分，包含下部區域，其具有等於或低於第一擋牆圖案的中間高度的高度；以及第二部分，包含上部區域，其具有等於或高於第一擋牆圖案的中間高度的高度，其中在第一擋牆圖案面對所述多個第一發光元件的表面上第一擋牆圖案的第二部分可以具有大於第一擋牆圖案的第一部分的坡度或傾斜度。
像素可以進一步包含：第三電極，在第一方向上面對第一電極，且第二電極位於其之間；多個第二發光元件，沿第二方向佈置於第二電極與第三電極之間的第二區域中，且包含與第三電極相鄰的第一端部以及與第二電極相鄰的第二端部；第三接觸電極，位於各第二發光元件的第一端部上，且包含透明電極層；以及第三擋牆圖案，與第三電極下方的第三電極的一部分重疊，其中第二擋牆圖案及第三擋牆圖案與第二區域分隔開不同的距離。
第一擋牆圖案可以在第一方向上與第一區域分隔開的距離大於第二擋牆圖案，其中第三擋牆圖案第一方向上與第二區域分隔開的距離可以大於第二擋牆圖案。
第一擋牆圖案及第三擋牆圖案在與第一方向及第二方向相交的第三方向上突出的高度可以大於第二擋牆圖案。
第一擋牆圖案及第三擋牆圖案可以彼此對稱，且第二擋牆圖案插置於其間。
像素可以進一步包含至少一部分的第一電極、第二電極、第三電極、第一接觸電極、第二接觸電極、第三接觸電極、第二擋牆圖案、所述多個第一發光元件、以及所述多個第二發光元件所在的發射區域，其中第一擋牆圖案及第三擋牆圖案整合為整合擋牆圖案。
整合擋牆圖案可以在平面圖中完全圍繞發射區域。
第二接觸電極可以共同位於所述多個第一發光元件的第二端部上，以及所述多個第二發光元件的第二端部上。
像素可以進一步包含位於第二發光元件的第二端部上的第四接觸電極，且包含反射電極層，其中第二接觸電極與第四接觸電極分隔開，並且電性連接至第三接觸電極。
各第一發光元件可以包含主動層，其位於第一端部與第二端部之間，並且相較於第二端部較靠近第一端部。
像素可以進一步包含光轉換層，其位於包含第一區域的發射區域中的各第一發光元件上，光轉換層包含波長轉換粒子及光散射粒子中的至少一種。
根據本揭露一個或多個實施例的顯示裝置可以包含：第一電極及一第二電極，沿第一方向彼此分隔開；多個第一發光元件，沿第二方向佈置於第一電極與第二電極之間的第一區域中，且包含與第一電極相鄰的第一端部以及與第二電極相鄰的第二端部；第一接觸電極，位於各第一發光元件的第一端部上，且包含透明電極層；第二接觸電極，位於各第一發光元件的第二端部上，且包含反射電極層；第一擋牆圖案，與第一電極下方的第一電極的一部分重疊；以及第二擋牆圖案，與第二電極下方的第二電極的一部分重疊，且其中第一擋牆圖案及第二擋牆圖案與第一區域分隔開不同的距離。
第一擋牆圖案在第一方向上與第一區域分隔開的距離可以大於第二擋牆圖案，並且其中第一擋牆圖案在與第一方向及第二方向相交的第三方向上突出的高度可以高於第二擋牆圖案的高度。
其他實施例的具體細節包含在說明書及圖式中。
根據本揭露的一個實施例，可以提高在像素的發光元件中產生的光的光輸出效率。因此，可以提高像素的光效率。
此外，根據本揭露的一個或多個實施例，光可以更均勻地從像素的發射區域發射。因此，可以改善像素的發光特性。
根據實施例的態樣不限定於上述內容，並且其他各種態樣係包含在本說明書中。
透過參考實施例的詳細說明及附圖，可以更容易地理解本揭露的一個或多個實施例的態樣及其實現方法。在下文中，將參照附圖以更詳細地說明實施例。然而，所說明的實施例可以具有各種變更且可以以不同的形式來實施，並且不應被解釋為僅限定於在此所示出的實施例。相反地，這些實施例僅作為示例提供以使得本揭露更為透徹及完整，且將本揭露的各個態樣充分地傳達給本揭露所屬領域具有通常知識者，並且應當理解的是，本揭露涵蓋在本揭露的思想及技術範圍內所有變更、等同物及替換。因此，對於使得本揭露所屬領域具有通常知識者完全理解本揭露的態樣而言不必要的過程、元件及技術，將省略其相關說明。
除非另有說明，在通篇附圖及書面說明中，相同的元件符號、字符或其組合表示相同的元件，因此將省略對其的重複說明。此外，為了使說明更為清楚，可以不示出與實施例的說明無關或不相關的部分。
在圖式中，為了清楚起見，元件、層及區域的相對尺寸可以被誇大及/或簡化。此外，在附圖中所使用的交叉影線及/或陰影通常用於闡明相鄰元件之間的邊界。因此，除非另有指定，否則無論是否存在交叉影線或陰影都不能傳達或指示對特定材料、材料特性、尺寸、比例、所示的元件之間的共通性、及/或任何其他特徵、屬性、特性等的偏好或需求。
在本文中參照作為實施例及/或中間結構的示意圖的剖面圖來說明各種實施例。因此，由於如製造技術及/或公差所導致的圖式的形狀的變化是可以預期的。進一步地，在本文中揭露的具體結構或功能說明僅用於說明根據本揭露的概念的實施例的目的。因此，本文中所揭露的實施例不應被解釋為限定於特定示出的區域形狀，而應包含因諸如製造等原因而引起的形狀偏差。
例如，繪示為矩形的植入區域通常在其邊緣將具有圓形或彎曲特徵及/或植入濃度的梯度，而不是從植入區域至非植入區域的二元變化。同樣地，透過植入而形成的埋入區可能會在埋入區與植入發生的表面之間的區域中產生一些植入。
因此，附圖中所繪示的區域本質上為示意性的，並且這些區域的形狀並不旨在說明裝置的區域的實際形狀，並且並不旨在進行限制。此外，如本揭露所屬領域具有通常知識者將理解的，可以以各種不同方式變更所說明的實施例，所有這些變更皆不背離本揭露的精神或範圍。
在詳細說明中，為了說明的目的，闡述了許多具體細節以提供對各種實施例的透徹理解。然而，顯而易見的是，各種實施例可以在不具有這些具體細節或具有一個或多個等效佈置的情況下實現。在其他情況下，習知的結構及裝置以方塊圖的形式繪示出以避免不必要地混淆各種實施例。
空間相對術語，例如「下(beneath)」、「下(below)」、「低於(lower)」、「下(under)」、「上(above)」、「上(upper)」及其相似詞，在本文中僅用於說明目的，以說明圖式中繪示出的一個元件或特徵與另一個元件或特徵之間關係。可以理解的是，除了圖式中所繪示的方向之外，空間相對術語也意圖包含在使用或操作中的裝置的不同方向。例如，當一個附圖中的裝置被翻轉後，被說明為在其他元件或特徵「下(below)」、「下(beneath)」或「下(under)」的元件將被定向為在其他元件或特徵「上(above)」。因此，術語「下(below)」及「下(under)」可以包含上方及下方兩個方向。裝置可以以其他方式定向(例如，旋轉90度或其他方向)，並且本文中使用的空間相對術語應做相對應的解釋。同樣地，基於重力方向，當第一部分被說明為佈置在第二部分「上(on)」時，其表示第一部分佈置在第二部分的上側或下側，而不限定於在其上側。
進一步地，在本說明書中，短語「平面上(on a plane)」或「平面圖(plan view)」表示從上方觀察目標部分，並且短語「在剖面上(on a cross-section)」表示從側面觀察透過縱切目標部分而形成的截面。
可以理解的是，當一元件、層、區域、或組件被稱作在另一元件、層、區域、或組件「之上(on)」，或者「連接至(connected to)」、「耦接至(coupled to)」另一元件、層、區域、或組件時，其可以直接在另一元件、層、區域、或組件之上，或者間接地連接至或耦接至其他元件、層、區域、或組件，或者可以存在有一個或多個中間元件、層、區域、或組件。此外，這可以用於統稱直接或間接的耦接或連接以及整體或非整體的耦接或連接。例如，當一個層、區域、或組件被稱為「電性連接(electrically connected)」或「電性耦接(electrically coupled)」至另一個層、區域、或組件時，其可以直接電性連接或耦接至另一個層、區域及/或組件，或者可以存在有中間層、區域、或組件。然而，「直接連接至(directly connected to)」、「直接耦接至(directly coupled to)」另一組件，或者「直接在(directly)」另一組件「上(on)」表示一個組件直接連接或耦接至另一組件，或者直接在另一組件上，而不存在中間元件。同時，諸如「之間(between)」與「直接在之間(immediately between)」或者「相鄰於(adjacent to)」與「直接相鄰於(directly adjacent to)」的其他用於說明組件之間的關係的術語可以以類似的方式來解釋。此外，應當理解的是，當一個元件或層被稱作在兩個元件或層「之間(between)」時，其可以為兩個元件或層之間的唯一元件或層，或者也可以存在有一個或多個中間元件或層，。
出於本揭露的目的，當諸如「中的至少一個(at least one of)」的表達出現在元件列表之前時，其修飾整個元件列表並且不修飾列表中的個別元件。例如，「X、Y及Z中的至少一個(at least one of X, Y and Z)」、「X、Y或Z中的至少一個(at least one of X, Y or Z)」、以及「選自於包含X、Y及Z的群組中的至少一個(at least one selected from the group consisting of X, Y, and Z)」可以理解為僅X、僅Y、僅Z、或者X、Y及Z中的兩個或更多個的任意組合，例如XYZ、XYY、YZ及ZZ、或其任意變體。同樣地，諸如「A及B中的至少一個(at least one of A and B)」的表達可以包含A、B、或A及B。如本文中使用的，「或(or)」通常表示「及/或(and/or)」，並且術語「及/或(and/or)」包含一個或多個相關所列項目的所有組合。例如，諸如「A及/或B(A and/or B)」的表達可以包含A、B、或A及B。
可以理解的是，儘管在本文中可以使用術語「第一(first)」、「第二(second)」、「第三(third)」等來說明各種元件、組件、區域、層、及/或部分，但這些元件、組件、區域、層、及/或部分不應受到這些術語的限定。這些術語僅用於將一個元件、組件、區域、層、及/或部分與另一個元件、組件、區域、層、及/或部分區分開。因此，在不脫離本揭露的範圍的情況下，下文中說明的第一元件、組件、區域、層、及/或部分可以被稱作第二元件、組件、區域、層、及/或部分。將元件說明為「第一(first)」元件可以不需要或暗示存在有第二元件或其他元件。術語「第一(first)」、「第二(second)」等在本文中也可以用於區分不同類別或元件組。為了簡潔起見，術語「第一(first)」、「第二(second)」等可以分別表示第一類(first- category)(或第一組(first-set))」、「第二類(second- category)(或第二組(second-set))」等。
在示例中，x軸、y軸及/或z軸不限定於直角座標系的三個軸，並且可以在更廣泛的意義上進行解釋。例如，x軸、y軸及z軸可以彼此垂直，或者可以表示彼此不垂直的不同方向。上述說明同樣適用於第一方向、第二方向及/或第三方向。
在本文中所使用的術語僅用於說明特定實施例的目的，並不旨在限定本揭露。如本文中使用的，單數形式「一(a)」、「一(an)」也意圖包含複數形式，除非上下文另有明確說明。可以進一步理解的是，當在本說明中使用術語「包含(comprises)」、「包含(comprising)」、「具有(have)」、「具有(having)」、「包含(includes)」及「包含(including)」時，指定所提及的特徵、整體、步驟、操作、元件、及/或組件存在，但不排除一個或多個其他的特徵、整體、步驟、操作、元件、組件、及/或組合的存在或添加。
如本文使用的術語「實質上(substantially)」、「約(about)」、「約(approximately)」及其他類似術語被用作近似詞而非度量詞，並且旨在用於解釋測量值及計算值的固有誤差，且可以被本揭露所屬領域具有通常知識者所認可。在本文中使用的，「約(about)」、「約(approximately)」包含所述值，並且表示在考量到相關的測量以及與特定量的測量相關的誤差(即，測量系統的限制)的情況下，由本領域具有通常知識者所確定的特定值的可接受偏差範圍內。舉例來說，「約(about)」可以表示在一個或多個標準差內，或者在所述值的±30%、20%、10%、5%內。進一步地，當在說明本揭露的實施例時所使用的「可以(may)」表示「本揭露的一個或多個實施例」。
當可以不同地實施一個或多個實施例時，可以以與所說明的順序不同的順序來執行特定的過程順序。例如，兩個連續說明的過程可以實質上同時執行或者以與所述順序相反的順序來執行。
此外，任何本文中所述的數值範圍意圖包含在所述範圍內的具有相同數值精確度的所有子範圍。例如，一個範圍「1.0至10.0」意圖包含所述最小值1.0及所述最大值10.0之間(及包含)的所有子範圍，也就是說，其具有大於或等於1.0的最小值及小於或等於10.0的最大值，例如，2.4至7.6。任何本文中所述的最大數值限制可以包含所有較低的數值限制，且本說明書中所述的所有最小數值限制可以包含所有較高的數值限制。因此，申請人保留修正本說明書(包含申請專利範圍)的權力，以明確列舉包含在本文明確列舉的範圍內的任何子範圍。
可以使用任意合適的硬體、韌體(例如，特殊應用積體電路)、軟體、或軟體、韌體及硬體的任意組合以處理資料及數位訊號，來實現根據本文中說明的本揭露的實施例的電子或電氣裝置及/或任意其他相關裝置或組件。例如，這些裝置的各種組件可以形成在一個積體電路(Integrated Circuit，IC)晶片上或在個別的積體電路晶片上。進一步地，這些裝置的各種組件可以在可撓性印刷電路膜、帶形載體封裝(Tape Carrier Package，TCP)、印刷電路板(Printed Circuit Board，PCB)上實現，或者形成在一個基板上。電路硬體可以包含，例如特殊應用積體電路(Application Specific Integrated Circuits，ASICs)、配置為執行儲存在非暫態儲存媒體中的指令的通用或專用的中央處理器(Central Processing Units，CPUs)、數位訊號處理器(Digital Signal Processors，DSPs)、圖像處理器(Graphics Processing Units，GPUs)、以及諸如場域可程式閘陣列(Field Programmable Gate Arrays，FPGAs)的可程式邏輯裝置。
除非另有定義，否則本文中所使用的所有術語(包含技術術語及科學術語)具有與本揭露所屬領域具有通常知識者所理解的相同的涵義。可以進一步理解的是，除非另有明確的定義，術語，例如在常用字典中所定義的術語，應解釋為具有在其相關領域及/或本說明書的上下文中的含義一致的含義，並且除非在本文中有明確的定義，否則不應理想化或過於正式的解釋。
第1圖為根據本揭露一個或多個實施例的發光元件LD的透視圖。第2圖為根據本揭露一個或多個實施例的發光元件LD的剖面圖。例如，第1圖示出了根據本揭露一個或多個實施例的可以用於顯示裝置的光源的發光元件的示例，並且第2圖示出了沿第1圖的線I-I’截取的發光元件的剖面圖的示例。
參照第1圖及第2圖，發光元件LD可以包含沿第一方向(例如，長度方向)依序設置的第一半導體層SCL1、主動層ACT、及第二半導體層SCL2，以及包圍第一半導體層SCL1、主動層ACT、及第二半導體層SCL2的外周面(例如，側表面)的絕緣膜INF。此外，發光元件LD可以選擇性地進一步包含位於第二半導體層SCL2上的電極層ETL。在此情況下，絕緣膜INF可以或可以不至少部分地圍繞電極層ETL的外周面。此外，根據一個或多個實施例，發光元件LD可以進一步包含位於第一半導體層SCL1的一個表面(例如，下表面)上的另一電極層。
在一個或多個實施例中，發光元件LD設置為沿一個方向延伸的棒狀(bar shape)(或桿狀(rod shape))，並且可以在長度方向(或厚度方向)上的兩端具有第一端部EP1及第二端部EP2。第一端部EP1可以包含發光元件LD的第一基底面(或上表面)及/或其周邊區域，第二端部EP2可以包含發光元件LD的第二基底面(或下表面)及/或其周邊區域。例如，電極層ETL及/或第二半導體層SCL2可以位於發光元件LD的第一端部EP1上，並且第一半導體層SCL1及/或連接至第一半導體層SCL1的至少一個電極層可以位於發光元件LD的第二端部EP2上。
在說明本發明的實施例時，術語「棒狀(bar shape)」可以包含具有大於1的縱橫比的桿狀(rod-like shape)或棒狀(bar-like shape)，例如圓柱或多角柱，並且其橫截面的形狀沒有特別的限制。例如，發光元件LD的長度L可以大於其直徑D(或橫截面的寬度)。
第一半導體層SCL1、主動層ACT、第二半導體層SCL2、及電極層ETL可以在從發光元件LD的第二端部EP2至第一端部EP1的方向上依序地設置。例如，第一半導體層SCL1可以位於發光元件LD的第二端部EP2上，並且電極層ETL可以位於發光元件LD的第一端部EP1上。或者，至少一個其他電極層可以位於發光元件LD的第二端部EP2上。
第一半導體層SCL1可以為第一導電類型的半導體層。例如，第一半導體層SCL1可以為包含N型摻雜物的N型半導體層。例如，第一半導體層SCL1可以包含氮化鋁銦鎵(InAlGaN)、氮化鎵(GaN)、氮化鋁鎵(AlGaN)、氮化銦鎵(InGaN)、氮化鋁(AlN)及氮化銦(InN)中的任意一種半導體材料，並且可以為摻雜有諸如矽(Si)、鍺(Ge)、錫(Sn)的摻雜物的N型半導體層。然而，構成第一半導體層SCL1的材料不限定於此，第一半導體層SCL1可以由除了上述材料之外的各種材料來構成。
主動層ACT可以位於第一半導體層SCL1上，並且可以形成為單量子井或多量子井結構。主動層ACT的位置可以根據發光元件LD的類型而進行各種變更。在一個或多個實施例中，主動層ACT可以發射具有約400nm至約900nm波長的光，並且可以具有雙重異質結構(double hetero-structure)。
在一個或多個實施例中，摻雜有導電摻雜物的包覆層可以選擇性地形成在主動層ACT之上及/或之下。例如，包覆層可以由氮化鋁鎵層或氮化鋁銦鎵層來形成。根據一個或多個實施例，諸如氮化鋁鎵或氮化鋁銦鎵的材料可以用於形成主動層ACT，並且主動層ACT可以由除了上述材料之外的各種材料來構成。
當等於或大於閾值電壓的電壓施加至發光元件LD的兩端時，發光元件LD在電子-電洞對於主動層ACT中結合的同時發射光。透過根據上述方式來控制發光元件LD的發光，使得發光元件LD可以用作包含顯示裝置的像素在內的各種發光裝置的光源。
第二半導體層SCL2可以位於主動層ACT上，並且可以為與第一半導體層SCL1不同的第二導電類型的半導體層。例如，第二半導體層SCL2可以為包含P型摻雜物的P型半導體層。例如，第二半導體層SCL2可以包含氮化鋁銦鎵(InAlGaN)、氮化鎵(GaN)、氮化鋁鎵(AlGaN)、氮化銦鎵(InGaN)、氮化鋁(AlN)及氮化銦(InN)中的至少一種半導體材料，並且可以為摻雜有諸如鎂(Mg)的摻雜物的P型半導體層。然而，構成第二半導體層SCL2的材料不限定於此，第二半導體層SCL2可以由除了上述材料之外的各種材料來構成。
在一個或多個實施例中，在發光元件LD的長度方向上第一半導體層SCL1及第二半導體層SCL2可以具有不同的長度(或厚度)。例如，沿發光元件LD的長度方向第一半導體層SCL1可以具有相較於第二半導體層SCL2較長(或較厚)的長度(或厚度)。因此，主動層ACT可以相較於第二端部EP2(例如，N型端部)較靠近第一端部EP1(例如，P型端部)。
電極層ETL可以位於第二半導體層SCL2上。電極層ETL可以保護第二半導體層SCL2，並且可以為用於將第二半導體層SCL2順利地或穩定地連接至電極、線路、或其相似物(例如，預定電極、線路等)的電極。例如，電極層ETL可以為歐姆接觸電極或肖特基接觸電極。
在一個或多個實施例中，電極層ETL可以為實質上半透明的。因此，由發光元件LD產生的光可以穿透過電極層ETL，並且可以從發光元件LD的第一端部EP1發射。
在一個或多個實施例中，電極層ETL可以包含金屬或金屬氧化物。例如，電極層ETL可以單獨或者以組合的方式使用諸如鉻(Cr)、鈦(Ti)、鋁(Al)、金(Au)、鎳(Ni)或銅(Cu)、其氧化物、或其合金的金屬、以及諸如氧化銦錫(ITO)、氧化銦鋅(IZO)、氧化銦錫鋅(ITZO)、氧化鋅(ZnO)、或氧化銦(In 2O 3)、及其相似物的透明導電材料，來形成。
絕緣膜INF可以分別暴露出位於發光元件的第一端部EP1及第二端部EP2的電極層ETL(或第二半導體層SCL2)及第一半導體層SCL1(或設置在發光元件LD的第二端部EP2的另一電極層)。
在設置絕緣膜INF以覆蓋發光元件LD的表面，例如覆蓋第一半導體層SCL1、主動層ACT、第二半導體層SCL2、及/或電極層ETL的外周面，的情況下，可以減少或防止由於發光元件LD的短路缺陷的可能性。因此，可以確保發光元件LD的電穩定性。此外，在絕緣膜INF設置於發光元件LD的表面上的情況下，可以減少或最小化發光元件LD的表面缺陷，從而可以提高壽命及效率。
在一個或多個實施例中，可以透過表面處理製程來製造發光元件LD。例如，透過使用疏水性材料對發光元件LD進行表面處理，當複數個發光元件LD在流體溶液(在下文中稱作「發光元件混合液」或「發光元件油墨」)中混合，並且供應至各發射區域(例如，像素的發射區域)時，發光元件LD可以實質上均勻地分散在發光元件混合液中，而不會非均勻地聚集。
絕緣膜INF可以包含透明絕緣材料。因此，在主動層ACT中產生的光可以穿透過絕緣膜INF並且可以發射至發光元件LD的外部。例如，絕緣膜INF可以包含氧化矽(SiO x)(例如，SiO 2)、氮化矽(SiN x)(例如，Si 3N 4)、氧化鋁(Al xO y)(例如，Al 2O 3)、氧化鈦(Ti xO y)(例如，TiO 2)、及氧化鉿(HfO x)中的至少一種絕緣材料，但不限定於此。
絕緣膜INF可以由為單層或多層構成。例如，絕緣膜INF可以由雙層膜來形成。
在一個或多個實施例中，絕緣膜INF可以在對應於發光元件LD的第一端部EP1及第二端部EP2中的至少一個的區域中被部分地蝕刻(或移除)。例如，絕緣膜INF可以被蝕刻為在第一端部EP1處具有圓形形狀，但絕緣膜INF的形狀不限定於此。
在一個或多個實施例中，發光元件LD可以具有從奈米(nm)至微米(µm)範圍內的小尺寸。例如，各發光元件LD可以具有從奈米至微米範圍的直徑D(或橫截面的寬度)及/或長度L。例如，發光元件LD可以具有約數十奈米至約數十微米範圍的直徑D及/或長度L。然而，發光元件LD的尺寸可以進行變更。
可以根據一個或多個實施例變更發光元件LD的結構、形狀、尺寸、及/或類型。例如，發光元件LD可以形成為其他結構及/或形狀，例如內核-外殼結構(core-shell structure)。
包含發光元件LD的發光裝置可以用於需要光源的各種類型的裝置中。例如，發光元件LD可以位於顯示裝置的像素中，並且發光元件LD可以用作像素的光源。發光元件LD可以用於需要光源的其他類型的裝置，例如照明裝置。
第3圖為根據本揭露一個或多個實施例的顯示裝置DD的平面圖。在第3圖中，基於包含顯示區域DA的顯示面板DP來簡要地示出顯示裝置DD的結構。顯示裝置DD可以進一步包含用於驅動像素PXL的驅動電路(例如，掃描驅動器、資料驅動器、時序控制器、及其相似物)。
參照第3圖，顯示裝置DD可以包含基底層BSL及位於基底層BSL上的像素PXL。基底層BSL及包含其之顯示裝置DD可以以各種形狀來設置。例如，基底層BSL及顯示裝置DD可以設置為在平面圖中觀看時具有實質上為四邊形的板狀，並且可以包含有斜角或圓角部分。基底層BSL及顯示裝置DD的形狀可以進行變更。例如，基底層BSL及顯示裝置DD可以具有在平面圖中觀看時為諸如六邊形或八邊形的其他多邊形形狀，或者可以具有諸如圓形或橢圓形的包含彎曲周邊的形狀。
在第3圖中，顯示裝置DD繪示為具有四邊形的板狀。此外，將顯示裝置DD的水平方向(例如，列方向或水平方向)定義為第一方向DR1，將顯示裝置DD的垂直方向(例如，行方向或垂直方向)定義為第二方向DR2，並且將顯示裝置DD的厚度方向(或高度方向)定義為第三方向DR3。
基底層BSL可以為用於構成顯示裝置DD的基底元件，並且可以構成，例如顯示裝置DD的基底表面。基底層BSL可以為由堅硬材料製成的剛性基板(例如，玻璃基板或鋼化玻璃基板)、或者由撓性材料製成的撓性基板或薄膜，其可以具有透過諸如彎曲、摺疊、彎折(curvedness)等而變形的厚度。可以根據一個或多個實施例變更基底層BSL的材料及物質的性質。
基底層BSL及包含其之顯示裝置DD可以包含用於顯示影像的顯示區域DA及位於顯示區域DA周圍的非顯示區域NA。
顯示區域DA可以為像素PXL所在的區域，並且可以為像素PXL顯示影像的區域。在一個或多個實施例中，顯示區域DA通常可以位於基底層BSL及顯示裝置DD的中心區域(例如，顯示面板DP的中心區域)中或者鄰近上述中心區域。
顯示區域DA可以具有各種形狀。例如，顯示區域DA可以具有包含矩形、圓形或橢圓形的各種形狀。在一個或多個實施例中，顯示區域DA可以具有與基底層BSL的形狀相對應的形狀，但不限定於此。
非顯示區域NA可以為不包含顯示區域DA的剩餘區域。在一個或多個實施例中，非顯示區域NA可以位於基底層BSL及顯示裝置DD的邊緣區域以圍繞顯示區域DA。非顯示區域NA的一部分可以為焊墊P所在的焊墊區域PA。
像素PXL可以位於顯示區域DA中。例如，顯示區域DA可以包含複數個像素區域，且各像素PXL設置及/或位於其中。像素PXL可以規則地佈置在顯示區域DA中。像素PXL可以條紋(stripe)佈置結構或PENTILE™佈置結構來佈置於顯示區域DA中，或者可以以其他的結構及/或方法佈置於顯示區域DA中。PENTILE™為韓國三星顯示器有限公司的註冊商標。
在一個或多個實施例中，用於發射不同顏色的光的至少兩種類型的像素PXL可以位於顯示區域DA中。例如，在顯示區域DA中，可以佈置有第一顏色像素PXL1、第二顏色像素PXL2、及第三顏色像素PXL3。彼此相鄰的至少一個第一顏色像素PXL1、至少一個第二顏色像素PXL2、及至少一個第三顏色像素PXL3可以構成一個像素組PXG。透過個別地控制各像素組PXG中所包含的第一顏色像素PXL1、第二顏色像素PXL2、及第三顏色像素PXL3的亮度，可以不同程度地改變從像素組PXG發射的光的顏色。
在一個或多個實施例中，沿第一方向DR1依序佈置的第一顏色像素PXL1、第二顏色像素PXL2、及第三顏色像素PXL3可以構成一個像素組PXG。然而，構成各像素組PXG的像素PXL的數量、類型、結構(例如，交互佈置結構(mutual disposition structure))、及/或其相似性質可以根據一個或多個實施例來進行各種變更。
在一個或多個實施例中，第一顏色像素PXL1可以為用於發射紅光的紅色像素，並且第二顏色像素PXL2可以為用於發射綠光的綠色像素。此外，第三顏色像素PXL3可以為用於發射藍光的藍色像素。此外，從構成各像素組PXG的像素PXL所發射的光的顏色可以進行各種變更。
在一個或多個實施例中，各像素PXL可以包含至少一個有機發光元件及/或至少一個無機發光元件。例如，像素PXL可以包含根據第1圖及第2圖的一個或多個實施例的發光元件LD。例如，像素PXL可以包含發光元件LD，其中各發光元件LD包含製造為具有大約奈米至微米的範圍的桿狀的單量子井或多量子井。配置為像素PXL的光源的發光元件LD的數量、類型、結構、尺寸、及/或其他相似性質可以根據一個或多個實施例來進行各種變更。
在一個或多個實施例中，第一顏色像素PXL1、第二顏色像素PXL2、及第三顏色像素PXL3可以分別包含第一顏色發光元件、第二顏色發光元件、及第三顏色發光元件來作為光源。因此，第一顏色像素PXL1、第二顏色像素PXL2、及第三顏色像素PXL3可以分別發射第一顏色的光、第二顏色的光、及第三顏色的光。
在其他實施例中，第一顏色像素PXL1、第二顏色像素PXL2、及第三顏色像素PXL3可以包含發射相同顏色的光的發光元件，並且包含波長轉換粒子(例如，諸如量子點QD的用於轉換光的顏色及/或波長的粒子)的光轉換層可以位於第一顏色像素PXL1、第二顏色像素PXL2、及/或第三顏色像素PXL3的發射區域中。因此，第一顏色像素PXL1、第二顏色像素PXL2、及第三顏色像素PXL3可以分別發射第一顏色的光、第二顏色的光、及第三顏色的光。
例如，第一顏色像素PXL1、第二顏色像素PXL2、及第三顏色像素PXL3可以包含藍色發光元件，並且包含紅色量子點的光轉換層可以位於第一顏色像素PXL1的發射區域中，同時包含綠色量子點的光轉換層可以位於第二顏色像素PXL2的發射區域中。因此，第一顏色像素PXL1可以發出紅色光，並且第二顏色像素PXL2可以發出綠色光。
像素PXL可以具有根據將在下文中說明的至少一個或多個實施例的結構。例如，像素PXL可以具有應用了將在下文中將說明的一個或多個實施例的結構，或者可以具有組合應用了至少兩個實施例的結構。
在一個或多個實施例中，像素PXL可以配置為主動像素，但不限定於此。例如，在其他實施例中，像素PXL可以配置為被動像素。
連接至顯示區域DA的像素PXL及/或內置電路單元的線路可以位於非顯示區域NA中。此外，非顯示區域NA的一部分可以設置為焊墊區域PA，並且焊墊P可以位於焊墊區域PA中。焊墊P可以包含訊號焊墊及/或電源焊墊，其用於將適用於驅動像素PXL的各種驅動訊號及/或電力供應至顯示裝置DD。
在一個或多個實施例中，非顯示區域NA可以具有窄寬度。例如，非顯示區域NA可以具有約100微米或更小的寬度。因此，顯示裝置DD可以實現為無邊框顯示裝置。
減少了非顯示區域NA的顯示裝置DD可以提供相較於整體尺寸(例如，區域)更大的螢幕。此外，減少及/或移除了非顯示區域NA的顯示裝置DD可以有效地用於配置平鋪顯示裝置(tiling display device)或其相似物。
第4圖及第5圖分別為根據本揭露一個或多個實施例的像素PXL的電路圖。例如，第4圖及第5圖示出了包含不同個別結構之發光單元EMU的像素PXL。
根據一個或多個實施例，第4圖及第5圖中所示的各像素PXL可以為位於第3圖的顯示區域DA中的任意一個像素PXL。像素PXL可以具有實質上彼此相同或相似的結構。
參照第4圖及第5圖，像素PXL可以連接至掃描線SL(也稱作「第一掃描線」)、資料線DL、第一電源線PL1、及第二電源線PL2。此外，像素PXL可以進一步連接至至少一個其他電源線及/或訊號線。例如，像素PXL可以進一步連接至感測線SENL(也稱作「初始化電源線」)及/或控制線SSL(也稱作「第二掃描線」)。
像素PXL可以包含用於產生與各資料訊號相對應的亮度的光的發光單元EMU。此外，像素PXL可以進一步包含用於驅動發光單元EMU的像素電路PXC。
像素電路PXC可以連接至掃描線SL及資料線DL，並且可以連接於第一電源線PL1與發光單元EMU之間。例如，像素電路PXC可以電性連接至供應有第一掃描訊號的掃描線SL、供應有資料訊號的資料線DL、供應有第一電源VDD(例如，第一電源VDD的電壓或功率)的第一電源線PL1、以及發光單元EMU。
像素電路PXC可以選擇性地進一步連接至供應有第二掃描訊號的控制線SSL、以及因應於顯示週期或感測週期而連接至參考電源(或初始化電源)或感測電路的感測線SENL。在一個或多個實施例中，第二掃描訊號可以與第一掃描訊號相同或不同。當第二掃描訊號與第一掃描訊號相同時，控制線SSL可以與掃描線SL整合。
像素電路PXC可以包含至少一個電晶體M及電容器Cst。例如，像素電路PXC可以包含第一電晶體M1、第二電晶體M2、第三電晶體M3、及電容器Cst。
第一電晶體M1可以連接於第一電源線PL1與第二節點N2之間。第二節點N2可以為連接像素電路PXC及發光單元EMU的節點。例如，第二節點N2可以為第一電晶體M1的一個電極(例如，源電極)與發光單元EMU彼此電性連接的節點。第一電晶體M1的閘電極可以連接至第一節點N1。第一電晶體M1可以因應於第一節點N1的電壓來控制供應至發光單元EMU的驅動電流。例如，第一電晶體M1可以為像素PXL的驅動電晶體。
在一個或多個實施例中，第一電晶體M1可以進一步包含底部金屬層BML(也稱作「背閘電極」或「第二閘電極」)。在一個或多個實施例中，底部金屬層BML可以連接至第一電晶體M1的一個電極(例如，源極)。
在其中第一電晶體M1包含底部金屬層BML的一個或多個實施例中，可以應用反偏壓技術(back-biasing technique)(或同步技術(sync technique))，其透過施加反偏壓電壓至第一電晶體M1的底部金屬層BML，使得第一電晶體M1的閾值電壓沿負方向或沿正方向移動。此外，當底部金屬層BML位於構成第一電晶體M1的通道的半導體圖案的下方時，可以阻擋入射至半導體圖案上的光以穩定第一電晶體M1的操作特性。
第二電晶體M2可以連接於資料線DL與第一節點N1之間。此外，第二電晶體M2的閘電極可以連接至掃描線SL。當從掃描線SL供應閘極導通電壓(例如，邏輯高電壓或高位準電壓)的第一掃描訊號時，第二電晶體M2可以被導通，從而連接資料線DL與第一節點N1。
在各幀週期中，對應幀的資料訊號可以供應至資料線DL，並且資料訊號可以在供應閘極導通電壓的第一掃描訊號的週期期間透過第二電晶體M2傳輸至第一節點N1。例如，第二電晶體M2可以為用於將資料訊號傳輸至像素PXL內部的開關電晶體。
電容器Cst的第一電極可以連接至第一節點N1，並且電容器Cst的第二電極可以連接至第二節點N2。電容器Cst可以在各幀週期期間充電對應於提供至第一節點N1的資料訊號的電壓。
第三電晶體M3可以連接於第二節點N2與感測線SENL之間。此外，第三電晶體M3的閘電極可以連接至控制線SSL(或連接至掃描線SL或另一掃描線)。當從控制線SSL供應閘極導通電壓(例如，邏輯高電壓或高位準電壓)的第二掃描訊號(或第一掃描訊號)時，第三電晶體M3可以被導通，從而將供應至感測線SENL的參考電壓(或初始化電壓)傳輸至第二節點N2，或者藉此將第二節點N2的電壓傳輸至感測線SENL。在一個或多個實施例中，第二節點N2的電壓可以透過感測線SENL傳輸至感測電路，並且可以提供至驅動電路(例如，時序控制器)以用於補償像素PXL的特徵偏差等。
在第4圖及第5圖中，包含在像素電路PXC中的所有電晶體M皆為N型電晶體，但實施例不限定於此。例如，第一電晶體M1、第二電晶體M2、及第三電晶體M3中的至少一個可以變更為P型電晶體。像素PXL的結構及驅動方法可以根據一個或多個實施例進行各種變更。
發光單元EMU可以包含至少一個發光元件LD。在一個或多個實施例中，發光單元EMU可以進一步包含連接至發光元件LD的電極(例如，至少一個連接至發光元件LD的第一端部EP1的電極、以及至少一個連接至發光元件LD的第二端部EP2的電極)。
在一個或多個實施例中，發光單元EMU可以包含在第一電源VDD與第二電源VSS之間正向連接的複數個發光元件LD。發光元件LD可以構成像素PXL的有效光源。
在一個或多個實施例中，發光單元EMU可以包含在像素電路PXC與第二電源線PL2之間並聯連接的發光元件LD，如第4圖所示。發光元件LD的第一端部EP1可以電性連接至像素電路PXC，並且可以透過像素電路PXC電性連接至第一電源線PL1。發光元件LD的第二端部EP2可以電性連接至第二電源線PL2。
配置為像素PXL的有效光源的發光元件LD(例如，在第一電源VDD與第二電源VSS之間正向連接的發光元件LD)的數量、類型及/或結構可以根據各種實施例進行變更。此外，發光元件LD的佈置及/或連接結構可以根據各種實施例進行變更。
在一個或多個實施例中，發光單元EMU可以包含在像素電路PXC與第二電源線PL2之間串聯及並聯連接的發光元件LD，如第5圖所示。例如，發光元件LD可以佈置及/或連接至像素電路PXC與第二電源線PL2之間的至少兩個串聯級，並且各串聯級可以包含在第一電源VDD與第二電源VSS之間正向連接的至少一個發光元件LD。
第一電源VDD及第二電源VSS可以具有不同的電位。例如，第一電源VDD可以為高電位像素電源，並且第二電源VSS可以為低電位像素電源。第一電源VDD與第二電源VSS之間的電位差可以等於或大於發光元件LD的閾值電壓。
發光元件LD可以發射具有與透過像素電路PXC供應的驅動電流相對應的亮度的光。在各幀週期期間，像素電路PXC可以將與資料訊號相對應的驅動電流供應至發光單元EMU。供應至發光單元EMU的驅動電流可以流經發光元件LD以使得發光元件LD發射光。因此，發光單元EMU可以發射具有與驅動電流相對應的亮度的光。
第4圖及第5圖示出了僅在第一電源VDD與第二電源VSS之間正向連接的發光元件LD(即，有效光源)，但實施例不限定於此。例如，除了配置為各有效光源的發光元件LD之外，發光單元EMU可以進一步包含至少一個發光元件LD作為無效(ineffective)光源。例如，發光單元EMU可以進一步包含在第一電源VDD與第二電源VSS之間反向佈置的至少一個無效發光元件，或者具有至少一個浮動端部。
第6圖為根據本揭露一個或多個實施例的像素PXL的平面圖。在第6圖中，其示出了基於發光單元EMU的像素PXL的結構。例如，與對應於第4圖的實施例相同，第6圖示出了包含彼此並聯的發光元件LD的發光單元EMU。
參照第3圖至第6圖，像素PXL可以包含發光元件LD以及電性連接至發光元件LD的複數個電極。例如，像素PXL可以包含沿第一方向DR1彼此分隔開的至少一對對準(alignment)電極ALE、位於對準電極ALE之間及/或在對準電極ALE之間進行對準的發光元件LD、以及分別位於發光元件LD的第一端部EP1及第二端部EP2的至少一對接觸電極CNE。
在一個或多個實施例中，像素PXL可以包含沿第一方向DR1彼此分隔開的第一對準電極ALE1(也稱作「第一電極」)及第二對準電極ALE2(也稱作「第二電極」)，發光元件LD(也稱作「第一發光元件」)沿第二方向DR2佈置在第一對準電極ALE1與第二對準電極ALE2之間的第一區域AR1中，第一接觸電極CNE1位於發光元件LD的第一端部EP1上，並且第二接觸電極CNE2位於發光元件LD的第二端部EP2上。第一接觸電極CNE1可以電性連接至發光元件LD的第一端部EP1，並且可以選擇性地連接至第一對準電極ALE1。第二接觸電極CNE2可以電性連接至發光元件LD的第二端部EP2，並且可以選擇性地連接至第二對準電極ALE2。
此外，像素PXL可以包含位於各對準電極ALE下方的擋牆圖案(bank patterns)BNP(也稱作「圖案」或「牆圖案(wall patterns)」)、以及限定像素PXL的發射區域EA的第一擋牆BNK1。例如，像素PXL可以包含位於第一對準電極ALE1下方的第一擋牆圖案BNP1、位於第二對準電極ALE2下方的第二擋牆圖案BNP2、以及圍繞像素PXL的發射區域EA的第一擋牆BNK1。
第一對準電極ALE1、第二對準電極ALE2、發光元件LD、第一接觸電極CNE1、第二接觸電極CNE2、第一擋牆圖案BNP1、以及第二擋牆圖案BNP2中的每一個的至少一部分可以位於像素PXL的發射區域EA中。
非發射區域NEA可以位於像素PXL的發射區域EA周圍，並且第一擋牆BNK1可以位於非發射區域NEA中。例如，第一擋牆BNK1可以具有對應於各像素PXL的發射區域EA的第一開口OPA1，並且可以圍繞發射區域EA。此外，第一擋牆BNK1可以進一步包含與非發射區域NEA的一個區域相對應的第二開口OPA2及/或位於非發射區域NEA周圍的分隔區域SPA。第一對準電極ALE1及第二對準電極ALE2中的至少一個的端部可以位於第二開口OPA2中。
第一擋牆圖案BNP1可以與第一對準電極ALE1的一部分重疊，並且可以位於第一對準電極ALE1下方。第一擋牆圖案BNP1可以位於發光元件LD的第一端部EP1周圍。例如，當在由第一方向DR1及第二方向DR2限定的平面(例如，XY平面)上觀看時，第一擋牆圖案BNP1可以位於與第一區域AR1分隔開第一距離d1的點處，並且可以與發光元件LD分隔開。第一擋牆圖案BNP1可以面對發光元件LD的第一端部EP1。
第一擋牆圖案BNP1可以與第一擋牆BNK1重疊，或者可以不與第一擋牆BNK1重疊。例如，第一擋牆圖案BNP1的一部分可以位於發射區域EA中，並且第一擋牆圖案BNP1的另一部分(例如，第一擋牆圖案BNP1的至少一個端部)可以位於非發射區域NEA中以與第一擋牆BNK1重疊。或者，第一擋牆圖案BNP1可以僅位於發射區域EA內，從而不與第一擋牆BNK1重疊。
第二擋牆圖案BNP2可以與第二對準電極ALE2的一部分重疊，並且可以位於第二對準電極ALE2下方。第二擋牆圖案BNP2及第二對準電極ALE2可以位於發光元件LD的第二端部EP2周圍。例如，在由第一方向DR1及第二方向DR2限定的平面上觀看時，第二擋牆圖案BNP2可以位於與第一區域AR1分隔開第二距離d2的點處，並且可以與發光元件LD分隔開。第二擋牆圖案BNP2可以面對發光元件LD的第二端部EP2。
第二擋牆圖案BNP2或其一部分可以與第一擋牆BNK1重疊，或者可以不與第一擋牆BNK1重疊。例如，第二擋牆圖案BNP2的一部分可以位於發射區域EA中，並且第二擋牆圖案BNP2的另一部分(例如，第二擋牆圖案BNP2的至少一個端部)可以位於非發射區域NEA中以與第一擋牆BNK1重疊。或者，第二擋牆圖案BNP2可以僅位於發射區域EA內部，從而不與第一擋牆BNK1重疊。
第一對準電極ALE1可以位於發光元件LD的第一端部EP1周圍。第一對準電極ALE1可以與各發光元件LD的第一端部EP1重疊，或者可以不與各發光元件LD的第一端部EP1重疊。
第二對準電極ALE2可以位於發光元件LD的第二端部EP2周圍。第二對準電極ALE2可以與各發光元件LD的第二端部EP2重疊，或者可以不與各發光元件LD的第二端部EP2重疊。
第一對準電極ALE1及第二對準電極ALE2可以具有各種形狀，並且可以彼此分隔開。在一個或多個實施例中，第一對準電極ALE1及第二對準電極ALE2可以在發射區域EA中沿第一方向DR1彼此分隔開，並且第一對準電極ALE1及第二對準電極ALE2中的每一個可以具有沿第二方向DR2延伸的形狀(例如，棒(bar)狀)。此外，第一對準電極ALE1及第二對準電極ALE2可以具有彼此相似或相同的形狀及/或尺寸，或者可以具有不同的形狀及尺寸。第一對準電極ALE1及第二對準電極ALE2的形狀、尺寸、數量、及/或交互佈置結構可以根據一個或多個實施例進行變更。
第一對準電極ALE1及第二對準電極ALE2可以位於發射區域EA中。在一個或多個實施例中，第一對準電極ALE1及第二對準電極ALE2可以從發射區域EA延伸至非發射區域NEA。在一個或多個實施例中，第一對準電極ALE1及第二對準電極ALE2可以延伸至與第一擋牆BNK1的第二開口OPA2相對應的分隔區域SPA，並且第一對準電極ALE1及第二對準電極ALE2的兩端部可以位於分隔區域SPA。
第一對準電極ALE1可以具有為各像素PXL而分離的圖案。第二對準電極ALE2可以具有為各像素PXL而分離的圖案。在一些實施例中，沿第一方向DR1及/或第二方向DR2相鄰的至少兩個像素PXL的第二對準電極ALE2可以整合地連接。
同時，在形成像素PXL的像素工序之前，例如在完成發光元件LD的對準之前，相鄰的像素PXL的第一對準電極ALE1可以彼此連接，並且相鄰的像素PXL的第二對準電極ALE2可以彼此連接。例如，在完成發光元件LD的對準之前，像素PXL的第一對準電極ALE1可以彼此一體成型(integrally)或非一體成型(non-integrally)地形成，可以彼此電性連接，並且可以形成第一對準線。像素PXL的第二對準電極ALE2可以彼此一體成型或非一體成型地形成，可以彼此電性連接，並且可以構成第二對準線。
在用於對準發光元件LD的對準操作中，第一對準線及第二對準線可以分別接收第一對準訊號及第二對準訊號。第一對準訊號及第二對準訊號可以具有不同的波形、電位、及/或相位。因此，可以在第一對準線與第二對準線之間形成電場，從而發光元件LD可以在第一對準線與第二對準線之間進行對準。
例如，在發光元件LD的對準操作中，透過分別施加至第一對準線及第二對準線的第一對準訊號及第二對準訊號，發光元件LD可以沿第二方向DR2佈置在第一對準線與第二對準線之間的區域中(例如，在包含第一區域AR1的區域處)。此外，各發光元件LD可以在第一區域AR1中對準，使得其第一端部EP1與第一對準電極ALE1相鄰，並且其第二端部EP2與第二對準電極ALE2相鄰。例如，各發光元件LD可以在第一方向DR1上水平地對準。
在完成發光元件LD的對準之後，可以在各分隔區域SPA中切斷第一對準線。因此，像素PXL的第一對準電極ALE1可以形成為彼此分離，並且可以個別地驅動像素PXL。
在一個或多個實施例中，像素PXL的第二對準電極ALE2可以被分隔開，且同時像素PXL的第一對準電極ALE1被分隔開。例如，在完成發光元件LD的對準之後，可以在各分隔區域SPA中切斷第一對準線及第二對準線。因此，像素PXL的第一對準電極ALE1及第二對準電極ALE2可以形成為各自的單獨圖案。
第一對準電極ALE1可以與第一擋牆圖案BNP1重疊，並且可以在與第一擋牆圖案BNP1重疊的區域中沿與第一方向DR1及第二方向DR2相交(例如，正交)的第三方向DR3(例如，高度方向)突出。第二對準電極ALE2可以與第二擋牆圖案BNP2重疊，並且可以在與第二擋牆圖案BNP2重疊的區域中沿第三方向DR3突出。
第一突起圖案可以透過第一對準電極ALE1及第一擋牆圖案BNP1形成在第一區域AR1的一側(例如，右側)上。第二突起圖案可以透過第二對準電極ALE2及第二擋牆圖案BNP2形成在第一區域AR1的另一側(例如，左側)上。發光元件LD對準及/或佈置的位置可以更合適地由第一突起圖案及第二突起圖案來控制。
此外，第一突起圖案及第二突起圖案中的至少一個可以形成用於反射從發光元件LD發射的光的反射壁結構，並且通常在上方向上發射光。例如，假設發光元件LD透過各別的第一端部EP1發射光，則從發光元件LD的第一端部EP1在橫向方向上朝向第一突起圖案發射的光可以從第一突起圖案反射，並且可以透過由第一對準電極ALE1及第一擋牆圖案BNP1形成的第一突起圖案在像素PXL的上方向上發射。因此，可以提高像素PXL的光效率。
在一個或多個實施例中，第一對準電極ALE1可以電性連接至第一接觸電極CNE1。例如，第一對準電極ALE1可以在發射區域EA內部及/或外部與第一接觸電極CNE1直接接觸以電性連接至第一接觸電極CNE1，或者可以透過至少一個接觸孔或其相似結構以電性連接至第一接觸電極CNE1。第一對準電極ALE1可以透過第一接觸部分CNT1以連接至像素PXL的像素電路PXC。例如，第一對準電極ALE1可以透過第一接觸部分CNT1以電性連接至位於電路層(例如，第7圖的電路層PCL)中的第一電晶體M1或其相似物。第一接觸電極CNE1可以透過第一對準電極ALE1以電性連接至像素電路PXC。
第一接觸部分CNT1可以包含至少一個接觸孔及/或通孔。在一個或多個實施例中，第一接觸部分CNT1可以位於發射區域EA之外。例如，第一接觸部分CNT1可以位於非發射區域NEA中從而與第一擋牆BNK1重疊，或者可以位於分隔區域SPA中從而不與第一擋牆BNK1重疊。可以變更第一接觸部分CNT1的位置。
在一個或多個實施例中，第二對準電極ALE2可以電性連接至第二接觸電極CNE2。例如，第二對準電極ALE2可以在發射區域EA的內部及/或外部與第二接觸電極CNE2直接接觸以電性連接至第二接觸電極CNE2，或者可以透過至少一個接觸孔或其相似結構以電性連接至第二接觸電極CNE2。第二對準電極ALE2可以透過第二接觸部分CNT2以電性連接至位於電路層(例如，第7圖的電路層PCL)中的第二電源線PL2。
第二接觸部分CNT2可以包含至少一個接觸孔及/或通孔。在一個或多個實施例中，第二接觸部分CNT2可以位於發射區域EA之外。例如，第二接觸部分CNT2可以位於非發射區域NEA中以與第一擋牆BNK1重疊，或者可以位於分隔區域SPA中而不與第一擋牆BNK1重疊。第二接觸部分CNT2的位置可以變更。
發光元件LD可以位於第一對準電極ALE1與第二對準電極ALE2之間的第一區域AR1中。在此，發光元件LD位於第一區域AR1中的情況可以表示各發光元件LD的至少一部分位於第一區域AR1中。各發光元件LD可以包含與第一對準電極ALE1相鄰的第一端部EP1以及與第二對準電極ALE2相鄰的第二端部EP2。
例如，發光元件LD可以沿第二方向DR2佈置在第一區域AR1中。此外，在一些實施例中，各發光元件LD可以在與第二方向DR2相交的方向(例如，沿第一方向DR1、或與其靠近、或者沿傾斜方向)上進行對準，使得第一端部EP1與第一對準電極ALE1相鄰，並且第二端部EP2與第二對準電極ALE2相鄰。
發光元件LD的第一端部EP1可以與第一接觸電極CNE1重疊，並且可以電性連接至第一接觸電極CNE1。發光元件LD的第二端部EP2可以與第二接觸電極CNE2重疊，並且可以電性連接至第二接觸電極CNE2。
在一個或多個實施例中，各發光元件LD可以為使用具有無機晶體結構(例如，具有奈米至微米範圍的尺寸)的材料的無機發光元件。例如，各發光元件LD可以為無機發光元件(例如，根據對應於第1圖及第2圖的實施例的發光元件LD)，其為透過生長氮化物基半導體並將氮化物基半導體蝕刻為奈米至微米尺寸的桿狀而製造的。然而，可以變更構成各發光單元EMU的發光元件LD的類型、尺寸、形狀、結構、數量、及/或其他性質。
發光元件LD可以以分散形式形成於流體溶液中，並且可以透過噴墨法或狹縫塗佈法供應至各像素PXL的發射區域EA。透過在供應發光元件LD的同時、或實質上同時、或者在供應發光元件LD之後，將第一對準訊號及第二對準訊號分別施加至第一對準線及第二對準線，使得發光元件LD可以在第一區域AR1中進行對準及/或佈置。在發光元件LD對準之後，可以透過乾燥工序或其他相似工序來移除溶劑。
第一接觸電極CNE1可以位於第一對準電極ALE1上以及發光元件LD的第一端部EP1上。在一個或多個實施例中，第一接觸電極CNE1可以電性連接至發光元件LD的第一端部EP1。例如，第一接觸電極CNE1可以直接位於發光元件LD的第一端部EP1上以與發光元件LD的第一端部EP1接觸。
在一個或多個實施例中，第一接觸電極CNE1可以電性連接至第一對準電極ALE1，並且可以透過第一對準電極ALE1以電性連接至像素電路PXC及/或第一電源線PL1。在其他實施例中，第一接觸電極CNE1可以透過除了第一對準電極ALE1之外的方式電性連接至像素電路PXC及/或第一電源線PL1。
第二接觸電極CNE2可以位於第二對準電極ALE2上以及發光元件LD的第二端部EP2上。在一個或多個實施例中，第二接觸電極CNE2可以電性連接至發光元件LD的第二端部EP2。例如，第二接觸電極CNE2可以直接位於發光元件LD的第二端部EP2上以與發光元件LD的第二端部EP2接觸。
在一個或多個實施例中，第二接觸電極CNE2可以電性連接至第二對準電極ALE2，並且可以透過第二對準電極ALE2以電性連接至第二電源線PL2。在其他實施例中，第二接觸電極CNE2可以透過除了第二對準電極ALE2之外的方式電性連接至第二電源線PL2。
在一個或多個實施例中，第一接觸電極CNE1及第二接觸電極CNE2可以分別電性連接至發射區域EA中的第一對準電極ALE1及第二對準電極ALE2，但實施例不限定於此。對準電極ALE及接觸電極CNE的佈置結構、其連接或未連接、連接位置、數量、及/或其他相似性質可以根據一個或多個實施例進行變更。
在一個或多個實施例中，第一接觸電極CNE1可以為包含至少一個透明電極層的透明電極，並且第二接觸電極CNE2可以為包含至少一個反射電極層的反射電極。例如，第一接觸電極CNE1可以由包含至少一種透明導電材料的單層或多層的透明電極來形成，並且第二接觸電極CNE2可以由包含至少一種反射導電材料(例如，金屬)的單層或多層的反射電極來形成。因此，發光元件LD可以主要透過第一端部EP1來發光。例如，發光元件LD可以僅透過第一端部EP1及第二端部EP2來發光。
透過發光元件LD的第一端部EP1發射的光中的至少一些可以被在形成有第一擋牆圖案BNP1區域中由第一擋牆圖案BNP1及第一對準電極ALE1形成的第一突起圖案反射，並且可以在包含第三方向DR3的像素PXL的上方向上發射出。因此，可以提高像素PXL中所產生的光的光輸出效率。
在一個或多個實施例中，第一擋牆圖案BNP1及第二擋牆圖案BNP2可以具有不對稱結構。例如，第一擋牆圖案BNP1與第一區域AR1之間的間隔距離、以及第二擋牆圖案BNP2與第一區域AR1之間的間隔距離、及/或第一擋牆圖案BNP1的尺寸與第二擋牆圖案BNP2的尺寸(例如，寬度、面積、高度、及/或體積)可以彼此不同。在一個或多個實施例中，第一擋牆圖案BNP1及第二擋牆圖案BNP2可以具有不同的表面輪廓。
在一個或多個實施例中，第一擋牆圖案BNP1及第二擋牆圖案BNP2可以位於與第一區域AR1分隔開不同的個別距離的位置處。例如，在第一方向DR1上，第一擋牆圖案BNP1可以與第一區域AR1分隔開第一距離d1，並且第二擋牆圖案BNP2可以與第一區域AR1分隔開小於第一距離d1的第二距離d2。
在一個或多個實施例中，可以根據從發光元件LD發射的光的路徑及/或分佈來確定第一距離d1。例如，第一距離d1可以在使得第一突起圖案能夠有效地反射從發光元件LD的第一端部EP1發射的光中的橫向方向的光的範圍內，其中橫向方向的光以相對低的角度發射而不被導向像素PXL的上方向。
在一個或多個實施例中，考量到有限的像素區域，第二距離d2可以設定為小於第一距離d1的值。例如，考量到發射區域EA沿第一方向DR1的寬度及/或考量到發射區域EA的整個面積，第二擋牆圖案BNP2可以位於靠近第一區域AR1，從而減少或最小化第二距離d2。因此，可以有效地利用有限的像素區域，並且可以充分確保第一擋牆圖案BNP1與第一區域AR1之間的分隔距離。
例如，第一擋牆圖案BNP1可以以足夠的尺寸形成在從發光元件LD的第一端部EP1發射的低角度的光有更大比例可以被有效反射的位置處。第二擋牆圖案BNP2可以相較於第一擋牆圖案BNP1較靠近第一區域AR1，並且可以形成為具有小於第一擋牆圖案BNP1的尺寸。
在一個或多個實施例中，第一擋牆圖案BNP1可以形成為高於或厚於第二擋牆圖案BNP2，並且可以具有沿第一方向DR1大於第二擋牆圖案BNP2的寬度。例如，第一擋牆圖案BNP1及第二擋牆圖案BNP2可以在第一方向DR1上具有不同的寬度。例如，在第一方向DR1上，第一擋牆圖案BNP1可以具有第一寬度w1，並且第二擋牆圖案BNP2可以具有相較於第一寬度w1較窄的第二寬度w2。因此，可以提高像素區域(例如，發射區域EA)的空間利用率，同時提高在像素PXL中產生的光的光輸出效率。
第一擋牆BNK1可以位於圍繞發射區域EA的非發射區域NEA中以圍繞各像素PXL的發射區域EA。例如，第一擋牆BNK1可以位於各像素PXL的外部區域中及/或在相鄰像素PXL之間的區域中以圍繞各發射區域EA。
第一擋牆BNK1可以包含與像素PXL的發射區域EA相對應的第一開口OPA1。此外，第一擋牆BNK1可以進一步包含與分隔區域SPA相對應的第二開口OPA2。例如，第一擋牆BNK1可以包含與整個顯示區域DA上的發射區域EA及分隔區域SPA相對應的開口OPA，並且可以具有網格形狀(mesh shape)。由於第一擋牆BNK1包含與分隔區域SPA相對應的第二開口OPA2，因此在完成發光元件LD的對準之後，第一對準線及第二對準線(或第一對準線)可以適當地分離為第一對準電極ALE1及第二對準電極ALE2(或分離為第一對準電極ALE1)。
第一擋牆BNK1可以包含至少一種光阻擋材料及/或反射材料。例如，第一擋牆BNK1可以包含至少一種黑色矩陣材料、對應顏色的濾色器材料、及/或其相似物。因此，可以減少或防止相鄰像素PXL之間的光洩漏。
此外，第一擋牆BNK1可以限定在將發光元件LD供應至各像素PXL的操作期間發光元件LD將供應至的各發射區域EA。例如，由於像素PXL的發射區域EA由第一擋牆BNK1來分離及劃分，因此可以供應具有預期類型及/或數量的發光二極體混合液(例如，包含至少一種類型及/或顏色的發光元件LD的發光元件油墨)。
第7圖至第9圖分別為根據本揭露一個或多個實施例的像素PXL的剖面圖。例如，第7圖至第9圖示出了沿第6圖的線II-II’截取的像素PXL的剖面圖，並且示出了與第一擋牆圖案BNP1相關聯的不同實施例。在第7圖至第9圖的實施例中，相同的元件符號表示實質上彼此相似或相同的配置，並且省略了重複部分的詳細說明。
在第7圖至第9圖中，作為可以位於像素PXL的電路層PCL及包含其之顯示裝置DD中的電路元件的示例，示出了設置在各像素電路PXC中的任意一個電晶體M(例如，包含底部金屬層BML的第一電晶體M1)的橫截面以作為示例。除了包含在各像素電路PXC中的電路元件之外，各種訊號線及/或電源線可以進一步位於電路層PCL中。
首先，參照第1圖至第7圖，像素PXL及包含其之顯示裝置DD可以包含基底層BSL、電路層PCL、及顯示層DPL。電路層PCL及顯示層DPL可以位於基底層BSL上以彼此重疊。例如，電路層PCL及顯示層DPL可以依序位於基底層BSL的一個表面上。
此外，像素PXL及包含其之顯示裝置DD可以進一步包含位於顯示層DPL上的濾色器層CFL及/或封裝層ENC(或保護層)。在一個或多個實施例中，濾色器層CFL及/或封裝層ENC可以直接形成在基底層BSL之形成有電路層PCL及顯示層DPL的一個表面之上，但本揭露不限定於此。
基底層BSL可以為剛性基板或撓性的基板或薄膜，並且其材料或結構不受特別的限制。例如，基底層BSL可以包含至少一種透明或不透明的絕緣材料，並且可以為單層或多層的基板或薄膜。
電路層PCL可以設置在基底層BSL的一個表面上。電路層PCL可以包含構成各像素PXL的像素電路PXC的電路元件。例如，包含第一電晶體M1的複數個電路元件可以形成在電路層PCL的各像素區域中。此外，電路層PCL可以包含連接至顯示區域DA的像素PXL的各種訊號線及電源線。
此外，電路層PCL可以包含複數個絕緣層。例如，電路層PCL可以包含依序位於基底層BSL的一個表面上的緩衝層BFL、閘極絕緣層GI、層間絕緣層ILD、及/或鈍化層PSV。
電路層PCL可以位於基底層BSL上，並且可以包含第一導電層，此第一導電層包含第一電晶體M1的底部金屬層BML。例如，第一導電層可以位於基底層BSL與緩衝層BFL之間，並且可以包含設置在各像素PXL中的第一電晶體M1的底部金屬層BML。第一電晶體M1的底部金屬層BML可以與第一電晶體M1的閘電極GE及半導體圖案SCP重疊。
此外，第一導電層可以進一步包含線路(例如，預定的線路)。例如，第一導電層可以包含在顯示區域DA中沿第二方向DR2延伸的至少一些線路。例如，第一導電層可以包含感測線SENL、資料線DL、第一電源線PL1(或第二方向第一子電源線)、及/或第二電源線PL2(或第二方向第二子電源線)。
緩衝層BFL可以位於包含第一導電層的基底層BSL的一個表面上。緩衝層BFL可以減少或避免雜質擴散至各電路元件中的可能性。
半導體層可以位於緩衝層BFL上。半導體層可以包含電晶體M的半導體圖案SCP。半導體圖案SCP可以包含與對應的電晶體M的閘電極GE重疊的通道區、以及分別位於通道區兩側的第一導電區及第二導電區(例如，源極區及汲極區)。半導體圖案SCP可以為由多晶矽、非晶矽、氧化物半導體、或其相似物形成的半導體圖案。
閘極絕緣層GI可以位於半導體層上。此外，第二導電層可以位於閘極絕緣層GI上。
第二導電層可以包含各電晶體M的閘電極GE。此外，第二導電層可以進一步包含設置在像素電路PXC中的電容器Cst的一個電極、橋接圖案、及/或其相似物。此外，當位於顯示區域DA中的至少一個電源線及/或訊號線配置為多層時，第二導電層可以進一步包含配置有至少一個電源線及/或訊號線的至少一個導電圖案。
層間絕緣層ILD可以位於第二導電層上。此外，第三導電層可以位於層間絕緣層ILD上。
第三導電層可以包含各電晶體M的源電極SE及汲電極DE。源電極SE可以透過至少一個接觸孔CHs以連接至包含在對應的電晶體M中的半導體圖案SCP的一個區域(例如，源極區)，並且汲電極DE可以透過至少一個其它接觸孔CHd以連接至包含在對應的電晶體M中的半導體圖案SCP的另一區域(例如，汲極區)。此外，第三導電層可以進一步包含設置在像素電路PXC中的電容器Cst的另一電極、線路(例如，預定的線路)、橋接圖案、及/或其相似物。例如，第三導電層可以包含在顯示區域DA中沿第一方向DR1延伸的線路中的至少一些。例如，第三導電層可以包含連接至像素PXL的掃描線SL、控制線SSL、第一電源線PL1(或第一方向第一子電源線)、及/或第二電源線PL2(或第一方向第二子電源線)。此外，當位於顯示區域DA中的至少一個電源線及/或訊號線配置為多層時，第三導電層可以進一步包含配置有至少一個電源線及/或訊號線的至少一個導電圖案。
構成第一導電層至第三導電層的各導電圖案、電極、及/或線路可以透過包含至少一種導電材料而具有導電性。例如，構成第一導電層至第三導電層的各導電圖案、電極及/或線路可以包含選自於鉬(Mo)、鋁(Al)、鉑(Pt)、鈀(Pd)、銀(Ag)、鎂(Mg)、金(Au)、鎳(Ni)、釹(Nd)、銥(Ir)、鉻(Cr)、鈦(Ti)、鉭(Ta)、鎢(W)、及銅(Cu)中的一種或多種金屬，並且可以包含各種類型的導電材料。
鈍化層PSV可以位於第三導電層上。緩衝層BFL、閘極絕緣層GI、層間絕緣層ILD、及鈍化層PSV中的每一個可以由單層或多層構成，並且可以包含至少一種無機絕緣材料及/或有機絕緣材料。例如，緩衝層BFL、閘極絕緣層GI、層間絕緣層ILD、及鈍化層PSV中的每一個可以包含各種類型的有機/無機絕緣材料，例如包含氮化矽(SiN x)、氧化矽(SiO x)、 氮氧化矽(SiO xN y)、及其相似物。在一個或多個實施例中，鈍化層PSV可以包含有機絕緣層，並且可以平坦化像素電路層PCL的表面。
顯示層DPL可以位於鈍化層PSV上。
顯示層DPL可以包含各像素PXL的發光單元EMU。例如，顯示層DPL可以包含位於各像素PXL的發射區域EA中的發光元件LD以及位於發光元件LD周圍的電極。在一個或多個實施例中，電極可以包含第一對準電極ALE1、第二對準電極ALE2、第一接觸電極CNE1、及第二接觸電極CNE2，與對應於第6圖的實施例相同。
此外，顯示層DPL可以進一步包含依序位於基底層BSL之形成有電路層PCL的一個表面上或其上方的絕緣圖案及/或絕緣層。例如，顯示層DPL可以包含擋牆圖案BNP、第一絕緣層INS1、第一擋牆BNK1、第二絕緣層INS2、第三絕緣層INS3、第二擋牆BNK2、及/或第四絕緣層INS4。此外，顯示層DPL可以選擇性地進一步包含光轉換層CCL。
擋牆圖案BNP(也稱作「圖案」或「牆圖案」)可以設置及/或形成於鈍化層PSV上。在一個或多個實施例中，擋牆圖案BNP可以形成為分別位於第一對準電極ALE1及第二對準電極ALE2下方的分離型圖案，以與第一對準電極ALE1及第二對準電極ALE2中的每一個的一部分重疊。例如，擋牆圖案BNP可以包含位於第一對準電極ALE1下方的第一擋牆圖案BNP1以及位於第二對準電極ALE2下方的第二擋牆圖案BNP2。
在一個或多個實施例中，擋牆圖案BNP可以包含至少一個有機絕緣層，此有機絕緣層包含至少一種有機絕緣材料。例如，擋牆圖案BNP可以由包含聚丙烯酸酯、聚醯亞胺或其他有機絕緣材料中的至少一種的有機絕緣圖案來形成。因此，擋牆圖案BNP可以適當地形成為期望的尺寸及/或高度。
在一個或多個實施例中，第一擋牆圖案BNP1及第二擋牆圖案BNP2可以具有不同的寬度及/或面積。例如，第一擋牆圖案BNP1及第二擋牆圖案BNP2可以在由第一方向DR1及第二方向DR2限定的平面上具有不同的面積。根據一個或多個實施例，在第一方向DR1上，第一擋牆圖案BNP1可以具有第一寬度w1，並且第二擋牆圖案BNP2可以具有小於第一寬度w1的第二寬度w2。
在一個或多個實施例中，第一擋牆圖案BNP1及第二擋牆圖案BNP2可以在與第一方向DR1及第二方向DR2相交的第三方向DR3上以不同的高度或厚度從包含電路層PCL的基底層BSL的一個表面突出。例如，在第三方向DR3上，第一擋牆圖案BNP可以具有第一高度h1，並且第二擋牆圖案BNP可以具有低於第一高度h1的第二高度h2。
根據像素PXL的光輸出分佈，在像素PXL的上方向上第一高度h1可以足夠有效地反射從發光元件LD的第一端部EP1以低角度發射的光。第二高度h2可以足夠適當地形成具有第二寬度w2的第二擋牆圖案BNP2，並且第二高度h2可以低於第一高度h1。第一高度h1及第二高度h2可以根據像素PXL及包含其之顯示裝置DD的設計條件等而改變。
至少一對對準電極ALE可以形成在擋牆圖案BNP上。例如，第一對準電極ALE1及第二對準電極ALE2可以形成在擋牆圖案BNP上。可以根據一個或多個實施例變更位於各發射區域EA中的對準電極ALE的數量、形狀、尺寸、位置、及/或其他相似性質。
對準電極ALE可以包含至少一種導電材料。例如，對準電極ALE可以包含至少一種導電材料，其包含銀(Ag)、鎂(Mg)、鋁(Al)、鉑(Pt)、鈀(Pd)、金(Au)、鎳(Ni)、釹(Nd)、銥(Ir)、鉻(Cr)、鈦(Ti)、鉬(Mo)、銅(Cu)、其相似物、及其合金的各種金屬材料、諸如氧化銦錫(ITO)、氧化銦鋅(IZO)、氧化銦錫鋅(ITZO)、氧化鋅(ZnO)、鋁摻雜氧化鋅(AZO)、鎵摻雜氧化鋅(GZO)、氧化鋅錫(ZTO)、氧化鎵錫(GTO)、及氟摻雜氧化錫(FTO)的導電材料、以及諸如聚二氧乙基噻吩(PEDOT)的導電聚合物、或者其他導電材料。用於形成對準電極ALE的材料沒有特別的限制。對準電極ALE可以包含相同或不同的導電材料。
各對準電極ALE可以由單層或多層構成。在一個或多個實施例中，對準電極ALE可以包含反射電極層，此反射電極層包含反射導電材料，例如諸如鋁(Al)、金(Au)及/或銀(Ag)的在可見光波長帶中具有高反射率的金屬。因此，從發光元件LD發射的光可以沿像素PXL的上方向反射以提高像素PXL的光輸出效率。對準電極ALE可以選擇性地進一步包含位於反射電極層之上及/或之下的透明電極層、以及覆蓋反射電極層及/或透明電極層的上側部分的導電覆蓋層中的至少一者。
第一絕緣層INS1可以位於對準電極ALE上。在一個或多個實施例中，第一絕緣層INS1可以在各對準電極ALE及與其相對應的各接觸電極CNE所重疊的區域中具有開口，並且各對準電極ALE及與其相對應的各接觸電極CNE可以在第一絕緣層INS1具有開口的區域中彼此電性連接。或者，第一絕緣層INS1可以在各對準電極ALE及與其相對應的各接觸電極CNE所重疊的區域中包含至少一個接觸孔，並且各對準電極ALE及與其相對應的各接觸電極CNE可以透過至少一接觸孔以彼此電性連接。
第一絕緣層INS1可以由單層或多層構成，並且可以包含至少一種無機絕緣材料及/或有機絕緣材料。在一個或多個實施例中，第一絕緣層INS1可以包含至少一種無機絕緣材料，其包含氮化矽(SiN x)、氧化矽(SiO x)、或氮氧化矽(SiO xN y)。
由於對準電極ALE被第一絕緣層INS1覆蓋，因此可以減少或避免在後續工序中對準電極ALE受到損壞的可能性。此外，可以減少或避免由於對準電極ALE與發光元件LD之間的不正確連接而發生短路缺陷的可能性。
第一擋牆BNK1可以位於形成有對準電極ALE及第一絕緣層INS1的顯示區域DA上。第一擋牆BNK1可以具有對應於各像素PXL的發射區域EA的第一開口OPA1，並且可以形成在非發射區域NEA中以圍繞各發射區域EA。因此，可以定義(或劃分) 發光元件LD將供應至的各發射區域EA。在一個或多個實施例中，第一擋牆BNK1可以包含光阻擋及/或反射材料，其包含黑色矩陣材料或其相似物。
在一個或多個實施例中，第一擋牆BNK1可以包含至少一個有機絕緣層，此有機絕緣層包含至少一種有機絕緣材料。因此，第一擋牆BNK1可以適當地形成為期望的尺寸及/或高度。第一擋牆BNK1可以包含與擋牆圖案BNP相同的有機絕緣材料，或者可以包含與擋牆圖案BNP不同的有機絕緣材料。
發光元件LD可以位於由第一擋牆BNK1圍繞的各發射區域EA中。例如，發光元件LD可以沿第二方向DR2佈置在第一對準電極ALE1與第二對準電極ALE2之間的第一區域AR1中，並且各發光元件LD可以在與第二方向DR2相交的第一方向DR1上對準，或者在傾斜方向上對準。例如，各發光元件LD可以在水平方向上位於第一區域AR1中，使得第一端部EP1與第一對準電極ALE1相鄰，並且使得第二端部EP2與第二對準電極ALE2相鄰。
在一個或多個實施例中，各發光元件LD可以包含依序位於從第二端部EP2至第一端部EP1的方向上的第一半導體層SCL1、主動層ACT、第二半導體層SCL2、及電極層ETL。此外，各發光元件LD可以進一步包含圍繞第一半導體層SCL1、主動層ACT、第二半導體層SCL2、及/或電極層ETL的外周面(例如，圓柱的側表面)的絕緣膜INF。
在一個或多個實施例中，主動層ACT可以位於第一端部EP1與第二端部EP2之間的中心區域，並且可以相較於第二端部EP2較靠近第一端部EP1。因此，從主動層ACT產生的光通常可以更多地朝向第一端部EP1發射而非朝向第二端部EP2發射。
在一個或多個實施例中，實質上透明的第一接觸電極CNE1可以位於發光元件LD的第一端部EP1上。因此，從發光元件LD的第一端部EP1發射的光可以穿透過第一接觸電極CNE1。實質上不透明的反射第二接觸電極CNE2可以位於發光元件LD的第二端部EP2上。因此，從發光元件LD的主動層ACT朝向第二端部EP2的光中的至少一些可以由第二接觸電極CNE2反射，並且可以透過諸如第一端部EP1或其相似物的其他部分而從發光元件LD發射出。
第二絕緣層INS2(也稱作「絕緣圖案」)可以位於發光元件LD的一部分上。例如，第二絕緣層INS2可以局部地位於包含發光元件LD的中心部分的一部分上，以暴露出佈置在各像素PXL的發射區域EA中的發光元件LD的第一端部EP1及第二端部EP2。透過第二絕緣層INS2，發光元件LD可以被穩固地固定，並且第一接觸電極CNE1及第二接觸電極CNE2可以更穩固地分隔開。
第二絕緣層INS2可以由單層或多層構成，並且可以包含至少一種無機絕緣材料及/或有機絕緣材料。例如，第二絕緣層INS2可以包含各種類型的有機絕緣材料及/或無機絕緣材料，其包含氮化矽(SiN x)、氧化矽(SiO x)、氧氮化矽(SiO xN y)、氧化鋁(Al xO y)、光阻(photoresist，PR)材料、及其相似物。
第一接觸電極CNE1及第二接觸電極CNE2可以分別位於未被第二絕緣層INS2覆蓋的發光元件LD的第一端部EP1及第二端部EP2上。在一個或多個實施例中，第一接觸電極CNE1可以與發光元件LD的第一端部EP1直接接觸，並且第二接觸電極CNE2可以與發光元件LD的第二端部EP2直接接觸。
第一接觸電極CNE1可以位於第一對準電極ALE1上以與第一對準電極ALE1的至少一部分重疊。在一個或多個實施例中，第一接觸電極CNE1可以電性連接至第一對準電極ALE1。例如，第一接觸電極CNE1可以在第一絕緣層INS1具有開口或者被移除的區域(例如，第一擋牆圖案BNP1的上部)中與第一對準電極ALE1接觸，從而電性連接至第一對準電極ALE1。
第二接觸電極CNE2可以位於第二對準電極ALE2上以與第二對準電極ALE2的至少一部分重疊。在一個或多個實施例中，第二接觸電極CNE2可以電性連接至第二對準電極ALE2。例如，第二接觸電極CNE2可以在第一絕緣層INS1具有開口或者被移除的區域(例如，第二擋牆圖案BNP2的上部)中與第二對準電極ALE2接觸，以電性連接至第二對準電極ALE2。
第一接觸電極CNE1可以形成為包含至少一個透明電極層的透明電極，並且第二接觸電極CNE2可以形成為包含至少一個反射電極層的反射電極。例如，第一接觸電極CNE1可以包含氧化銦錫(ITO)、氧化銦鋅(IZO)、氧化銦錫鋅(ITZO)、氧化鋅(ZnO)、鋁摻雜氧化鋅(AZO)、鎵摻雜氧化鋅(GZO)、氧化鋅錫(ZTO)、氧化鎵錫(GTO)、氟摻雜氧化錫(FTO)、及其他透明導電材料中的至少一種，並且可以為實質上透明的。第二接觸電極CNE2可以包含至少一種在可見光波長帶中具有高反射率的反射導電材料，例如鋁(Al)、金(Au)及銀(Ag)、以及其他反射金屬，並且可以為實質上不透明的。因此，發光元件LD可以透過第一端部EP1發射光。
在一個或多個實施例中，第二接觸電極CNE2可以由能夠降低與發光元件LD的接觸表面處的接觸電阻的導電材料來形成。在一個或多個實施例中，第二接觸電極CNE2可以透過使用具有約0.5eV或更小的功函數差(work function difference)的導電材料來形成，其中第一半導體層SCL1位於發光元件LD的第二端部EP2上，或者具有至少一個電極層位於發光元件LD的第二端部EP2，以與第一半導體層SCL1相鄰。因此，可以減少發光元件LD與第二接觸電極CNE2之間的接觸電阻。
在一個或多個實施例中，第一接觸電極CNE1及第二接觸電極CNE2可以透過不同的各別的製程來形成在不同的各別的層上。例如，在首先形成第二接觸電極CNE2之後，可以在第二接觸電極CNE2上形成第三絕緣層INS3。之後，可以形成第一接觸電極CNE1。第一接觸電極CNE1可以與第三絕緣層INS3的一部分重疊或不重疊。
可以變更第一接觸電極CNE1及第二接觸電極CNE2的設置及/或形成順序。例如，在其他實施例中，在首先形成第一接觸電極CNE1之後，可以在第一接觸電極CNE1上形成第三絕緣層INS3。之後，可以形成第二接觸電極CNE2。在又一些實施例中，第一接觸電極CNE1及第二接觸電極CNE2可以形成在相同的層上。
在一個或多個實施例中，第三絕緣層INS3可以形成在第一接觸電極CNE1或第二接觸電極CNE2上。在其他實施例中，可以省略第三絕緣層INS3。例如，像素PXL可以不包含第三絕緣層INS3。
在一個或多個實施例中，像素PXL及包含其之顯示裝置DD可以包含位於及/或設置在各像素PXL的發射區域EA中的光轉換層CCL。例如，光轉換層CCL可以設置及/或位於包含第一區域AR1的發射區域EA中，以設置在位於各發射區域EA中的發光元件LD上。
此外，像素PXL及包含其之顯示裝置DD可以進一步包含位於非發射區域NEA中以與第一擋牆BNK1重疊的第二擋牆BNK2。第二擋牆BNK2可以限定(或劃分)將形成有光轉換層CCL的各發射區域EA。在一個或多個實施例中，第二擋牆BNK2可以與第一擋牆BNK1整合。
第二擋牆BNK2可以包含至少一種光阻擋材料及/或反射材料。例如，第二擋牆BNK2可以包含對應顏色的至少一種黑色矩陣材料及/或濾色器材料。因此，可以減少或防止相鄰像素PXL之間的光洩漏。第二擋牆BNK2可以包含與第一擋牆BNK1的材料相同或不同的材料。
光轉換層CCL可以包含至少一種用於轉換從發光元件LD發射的光的波長及/或顏色的波長轉換粒子(例如，顏色轉換粒子)，並且可以包含用於透過散射從發光元件LD發射的光來提高像素PXL的光輸出效率的光散射粒子SCT。例如，在各像素PXL的發射區域EA中，光轉換層CCL包含波長轉換粒子，此波長轉換粒子包含至少一種量子點QD(例如，紅色量子點、綠色量子點、及/或藍色量子點)及/或光散射粒子SCT。
例如，當任意一個像素PXL設置為紅色(或綠色)像素，並且在像素PXL的發射區域EA中設置有藍色發光元件LD時，包含用於將藍光轉換為紅(或綠)光的紅色(或綠色)量子點QD的光轉換層CCL可以位於像素PXL的發射區域EA中。光轉換層CCL可以選擇性地進一步包含光散射粒子SCT。
第四絕緣層INS4可以位於包含像素PXL的發光單元EMU及/或光轉換層CCL的基底層BSL的一個表面上。
在一個或多個實施例中，第四絕緣層INS4可以包含至少一個有機絕緣層，並且可以實質上平坦化顯示層DPL的表面。第四絕緣層INS4可以保護像素PXL的發光單元EMU及/或光轉換層CCL。
濾色器層CFL可以位於第四絕緣層INS4上。
濾色器層CFL可以包含與像素PXL的顏色相對應的濾色器CF。例如，濾色器層CFL可以包含位於第一顏色像素PXL1的發射區域EA中的第一濾色器CF1、位於第二顏色像素PXL2的發射區域EA中的第二濾色器CF2、以及位於第三顏色像素PXL3的發射區域EA中的第三濾色器CF3。在一個或多個實施例中，第一濾色器CF1、第二濾色器CF2、及第三濾色器CF3可以位於非發射區域NEA中彼此重疊以在非發射區域NEA中配置光阻擋圖案。在其他實施例中，第一濾色器CF1、第二濾色器CF2、及第三濾色器CF3可以分別地形成為在第一顏色像素PXL1、第二顏色像素PXL2、及第三顏色像素PXL3的發射區域EA中彼此分隔開，並且個別的光阻擋圖案可以位於第一濾色器CF1、第二濾色器CF2、及第三濾色器CF3之間。
封裝層ENC可以位於濾色器層CFL上。封裝層ENC可以包含至少一個有機絕緣層及/或包含第五絕緣層INS5的無機絕緣層。第五絕緣層INS5可以完全地形成在顯示區域DA中以覆蓋電路層PCL、顯示層DPL、及/或濾色器層CFL。在一個或多個實施例中，第五絕緣層INS5可以包含至少一個有機絕緣層，並且可以平坦化顯示區域DA的表面。
根據對應於第6圖及第7圖的實施例，發光元件LD可以進行對準，以使得各發光元件LD的第一端部EP1面對第一對準電極ALE1及/或第一擋牆圖案BNP1，且各發光元件LD的第二端部EP2面對第二對準電極ALE2及/或第二擋牆圖案BNP2，並且複數個發光元件LD可以沿第二方向DR2佈置在第一區域AR1中。此外，透過將形成為透明電極的第一接觸電極CNE1定位在發光元件LD的第一端部EP1上，並且將形成為反射電極的第二接觸電極CNE2定位在發光元件LD的第二端部EP2上，可以控制發光元件LD的光輸出分佈，使得發光元件LD透過第一端部EP1在其一側發射光。
因此，可以控制發光單元EMU的發光特性，以使得各發光單元EMU以面光源(surface light source)的形式發射光，並且可以更均勻地從各像素PXL的發射區域EA發射光。與發光元件LD以單獨的點光源形式來發光的情況相比，當更均勻地從發射區域EA發射光時，可以減少或防止對應區域的波長轉換粒子(例如，量子點QD)上的光的集中。因此，可以減少光轉換層CCL(或包含在光轉換層CCL中的波長轉換粒子)的劣化，否則可能因光集中區域中的光功率密度(optical power density，OPD)增加而發生上述劣化。
在由諸如金屬的反射導電材料形成的第二接觸電極CNE2位於發光元件LD的第二端部EP2上的情況下，可以減少發光元件LD的第二端部EP2中的接觸電阻。因此，發光元件LD的特性(例如，發光特性)可以更為均勻。
此外，在上述實施例中，面向發光元件LD的第一端部EP1的第一擋牆圖案BNP1可以形成為及/或位於足以有效地反射從發光元件LD沿橫向方向發射的光的尺寸，以使其重新定向，且通常為沿上方向，並且形成為及/或位於與發光元件LD相距足夠遠的距離(例如，可以形成為具有根據發光元件LD的光輸出分佈，從發光元件LD的第一端部EP1在橫向方向上發射的低角度的光可以由第一擋牆圖案BNP1的存在來接收及/或反射的距離)。因此，可以提高像素PXL的光輸出效率。
此外，在上述實施例中，可以減少或最小化第二擋牆圖案BNP2的尺寸，並且第二擋牆圖案BNP2可以位於較靠近發光元件LD。因此，可以更有效地利用有限的像素區域，並且可以確保適合用於形成第一擋牆圖案BNP1的空間。
此外，在上述實施例中，透明的第一接觸電極CNE1可以形成及/或位於發光元件LD的第一端部EP1上，使得光可以透過第一端部EP1發射(例如，P型端部)，其相較於相對應的第二端部EP2(例如，N型端部)較靠近主動層ACT。因此，可以提高由各發光元件LD產生的光的光輸出效率，並且可以進一步提高像素PXL的光效率。
參照第8圖及第9圖，可以對應於各區域來控制第一擋牆圖案BNP1的表面輪廓，從而針對發光元件LD的光輸出特性(例如，光輸出輪廓)來進行最佳化。因此，可以進一步提高像素PXL的光輸出效率。例如，可以根據位於各發射區域EA中的發光元件LD的光輸出特性，針對與第一擋牆圖案BNP1面對發光元件LD的表面(例如，第一擋牆圖案BNP1的左側壁面對第一 發光元件LD的端部EP1)相對應的各面積及/或高度來調整坡度(slope)或傾斜度(inclination)，從而可以更有效地反射在橫向上聚焦的相對應範圍的光。
例如，第一擋牆圖案BNP1可以包含第一部分BNP1_1及第二部分BNP1_2，第一部分BNP1_1包含具有等於或低於第一擋牆圖案BNP1的中間高度(例如，中位高度(median height))的下部區域，並且第二部分BNP1_2包含具有等於或高於第一擋牆圖案BNP1的中間高度的上部區域。在第一擋牆圖案BNP1面對發光元件LD的表面上，第一擋牆圖案BNP1的第一部分BNP1_1及第二部分BNP1_2可以形成為具有不同的表面輪廓。在一個或多個實施例中，透過使用狹縫遮罩、半色調遮罩、或其相似物來形成第一擋牆圖案BNP1，第一擋牆圖案BNP1的第一部分BNP1_1及第二部分BNP1_2的表面輪廓可以形成為彼此不同。
在一個或多個實施例中，發光元件LD的光輸出分佈可以集中在較低的角度範圍，使得從發光元件LD發射出的光被導向第一個擋牆圖案BNP1的第一部分BNP1_1，而非第二部分BNP1_2。在此情況下，與對應於第8圖的實施例相同，在第一擋牆圖案BNP1面對發光元件LD的表面上的第一擋牆圖案BNP1的第一部分BNP1_1的坡率或傾斜度可以增加。例如，在第一擋牆圖案BNP1面對發光元件LD的表面上，第一擋牆圖案BNP1的第一部分BNP1_1可以具有大於第二部分BNP1_2的坡度或傾斜度。因此，從發光元件LD發射出的光可以被控制為更加朝向像素PXL的上方向。
在一個或多個實施例中，發光元件LD的光輸出分佈可以相對集中在中間角度範圍，使得從發光元件LD發射出的光通常導向第一擋牆圖案BNP1的第一部分BNP1_1，而不是第一擋牆圖案BNP1的第二部分BNP1_2。在此情況下，與對應於第9圖的實施例相同，可以增加在第一擋牆圖案BNP1面對發光元件LD的表面上的第一擋牆圖案BNP1的第二部分BNP1_2的坡率或傾斜度。例如，在第一擋牆圖案BNP1面對發光元件LD的表面上，第一擋牆圖案BNP1的第二部分BNP1_2可以具有大於第一部分BNP1_1的斜度或傾斜度。因此，可以控制從發光元件LD發射出的光使其導向像素PXL的上方向。
根據上述實施例，可以提高像素PXL的光效率，並且可以使得發光元件LD及包含其之像素PXL的發光特性一致。此外，可以避免或減少光轉換層CCL的劣化。
第10圖至第12圖分別為根據本揭露一個或多個實施例的像素PXL的平面圖。例如，第10圖至第12圖示出了對應於第6圖的實施例的不同的修改後的實施例。在第10圖至第12圖的實施例中，相同的元件符號表示彼此相似或相同的配置，或者與上述實施例(例如，第6圖至第9圖的實施例)的配置相似或相同，並且省略了重複部分的詳細說明。
參照第10圖，第一接觸電極CNE1及第二接觸電極CNE2可以延伸至分隔區域SPA，並且可以分別連接至分隔區域SPA中的第一對準電極ALE1及第二對準電極ALE2。例如，在分隔區域SPA中，第一接觸電極CNE1可以透過第一接觸孔CH1電性連接至第一對準電極ALE1，並且第二接觸電極CNE2可以透過第二接觸孔CH1電性連接至第二對準電極ALE2。
在一個或多個實施例中，第一接觸孔CH1可以形成在位於第一對準電極ALE1與第一接觸電極CNE1之間的絕緣層(例如，第7圖至第9圖的第一絕緣層INS1)中。第二接觸孔CH2可以形成在位於第二對準電極ALE2與第二接觸電極CNE2之間的絕緣層(例如，第7圖至第9圖的第一絕緣層INS1)中。在一個或多個實施例中，在發射區域EA中絕緣層可以不具有開口，因此可以完全地覆蓋發射區域EA中的第一對準電極ALE1及第二對準電極ALE2。
參照第11圖，至少一個擋牆圖案BNP可以在第一方向DR1上與第一擋牆BNK1重疊。例如，相較於對應於第10圖的實施例，包含在第一方向DR1上的第一擋牆圖案BNP1及第二擋牆圖案BNP2的外邊緣區域的部分可以與第一擋牆BNK1重疊。
參照第12圖，第一對準電極ALE1及/或第一接觸電極CNE1可以在第一方向DR1上僅與第一擋牆圖案BNP1的一部分重疊，並且可以不與第一擋牆圖案BNP1的另一部分重疊。例如，相較於於第11圖的實施例，可以減少第一對準電極ALE1及第一接觸電極CNE1在第一方向DR1上的寬度。此外，第一對準電極ALE1及第一接觸電極CNE1可以僅位於第一擋牆圖案BNP1的一部分上，此部分包含第一擋牆圖案BNP1面對發光元件LD的第一端部EP1的側壁(例如，左側壁)。在此情況下，可以減少各像素區域及/或分隔區域SPA的寬度。
第13圖為根據本揭露一個或多個實施例的像素PXL的平面圖。例如，第13圖示出了與第6圖相對應的實施方式的修改後的示例。第14圖為根據本揭露一個或多個實施例的像素PXL的剖面圖。例如，第14圖示出了沿第13圖的線III-III’截取的像素PXL的剖面圖。在第13圖及第14圖的實施例中，相同的元件符號表示與上述實施例相似或相同的配置，並且省略了重複部分的詳細說明。
參照第13圖及第14圖，像素PXL可以進一步包含第三擋牆圖案BNP3、第三對準電極ALE3(也稱作「第三電極」)、及第三接觸電極CNE3。構成像素PXL的有效光源的發光元件LD可以包含位於及/或佈置在第一對準電極ALE1與第二對準電極ALE2之間的第一區域AR1中的發光元件LD(在下文中稱作「第一發光元件LD1」)，以及位於及/或佈置在第二對準電極ALE2與第三對準電極ALE3之間的第二區域AR2中的發光元件LD(在下文中稱作「第二發光元件LD2」)。
第三擋牆圖案BNP3可以與第三對準電極ALE3的一部分重疊，並且可以位於第三對準電極ALE3下方。第三擋牆圖案BNP3可以位於第二發光元件LD2的第一端部EP1周圍，並且可以面對第二發光元件LD2的第一端部EP1。
第三擋牆圖案BNP3可以與第一擋牆BNK1重疊，或者可以不與第一擋牆BNK1重疊。例如，第三擋牆圖案BNP3的一部分可以位於發射區域EA中，並且第三擋牆圖案BNP3的另一部分(例如，第三擋牆圖案BNP3的至少一個端部)可以位於非發射區域NEA中以與第一擋牆BNK1重疊。或者，第三擋牆圖案BNP3可以僅位於發射區域EA中，從而不與第一擋牆BNK1重疊。
第三擋牆圖案BNP3可以面對第一擋牆圖案BNP1，並且第二擋牆圖案BNP2插置於其之間。在一個或多個實施例中，第一擋牆圖案BNP1及第三擋牆圖案BNP3可以形成為彼此對稱，並且第二擋牆圖案BNP2插置於其之間(例如，基於第二擋牆圖案BNP2)。
第二擋牆圖案BNP2及第三擋牆圖案BNP3可以形成為基於第二區域AR2彼此不對稱。例如，第二擋牆圖案BNP2及第三擋牆圖案BNP3可以與第二區域AR2分隔開不同的距離，及/或可以形成為不同的尺寸。
第三擋牆圖案BNP3可以與第二區域AR2分隔開第三距離d3。在一個或多個實施例中，第三距離d3可以與第一距離d1實質上相同或相似。
第二擋牆圖案BNP2可以與第二區域AR2分隔開第四距離d4。在一個或多個實施例中，第四距離d4可以小於第三距離d3，並且可以與第二距離d2實質上相同或相似。例如，第二擋牆圖案BNP2可以相較於第一擋牆圖案BNP1及第三擋牆圖案BNP3較靠近第一區域AR1及第二區域AR2。相較於第二擋牆圖案BNP2，第一擋牆圖案BNP1及第三擋牆圖案BNP3可以分別位於與第一區域AR1及第二區域AR2相距更大的距離的位置。
在一個或多個實施例中，第三距離d3可以根據從第二發光元件LD2發射的光的路徑及/或分佈來確定。例如，第三距離d3可以設置為能夠有效地反射從第二發光元件LD2的第一端部EP1發射出的以相對較小的角度導向的橫向光的範圍內的值，並且通常不導向至像素PXL的上方向。
在一個或多個實施例中，考量到有限的像素區域，第四距離d4可以設定為小於第三距離d3的值。因此，可以有效地利用有限的像素區域，並且可以充分地確保第三擋牆圖案BNP3與第二區域AR2之間的分隔距離。
第三擋牆圖案BNP3可以形成為具有足夠的尺寸以有效地反射更大比例的從第二發光元件LD2的第一端部EP1以小角度發射的光。在一個或多個實施例中，第三擋牆圖案BNP3可以具有相較於第二擋牆圖案BNP2較大的尺寸(例如，較大的寬度、面積、高度、及/或體積)。例如，第三擋牆圖案BNP3可以在第一方向DR1上具有第三寬度w3，並且第三寬度w3可以大於第二寬度w2。此外，第三擋牆圖案BNP3可以在第三方向DR3上具有第三高度h3，並且第三高度h3可以大於第二高度h2。
在一個或多個實施例中，在第一擋牆圖案BNP1及第三擋牆圖案BNP3彼此對稱的情況下，第一擋牆圖案BNP1及第三擋牆圖案BNP3可以在第一方向DR1上具有實質上相同或相似的寬度，並且可以在第三方向DR3上具有實質上相同或相似的高度。例如，第一寬度w1及第三寬度w3可以實質上相同或相似，並且第一高度h1及第三高度h3可以實質上相同或相似。在第三方向DR3上，第一擋牆圖案BNP1及第三擋牆圖案BNP3中的每一個可以突出大於第二擋牆圖案BNP2的高度。因此，可以提高從第一發光元件LD1及第二發光元件LD2發射的光的光輸出效率。
在一個或多個實施例中，第一擋牆圖案BNP1可以形成為在其面對第一發光元件LD的表面(例如，第一擋牆圖案BNP1的左側壁)上具有能夠有效地反射從第一發光元件LD1沿像素PXL的上方向發射的光的輪廓(profile)。第三擋牆圖案BNP3可以形成為在其面對第二發光元件LD2的表面(例如，第三擋牆圖案BNP3的右側壁)上具有能夠有效地反射從第二發光元件LD2沿像素PXL的上方向發射的光的輪廓。在一個或多個實施例中，第一擋牆圖案BNP1及第三擋牆圖案BNP3可以具有實質上彼此對稱的形狀。
第三對準電極ALE3可以位於第二發光元件LD2的第一端部EP1周圍。第三對準電極ALE3可以與各第二發光元件LD2的第一端部EP1重疊，或者不與各第二發光元件LD2的第一端部EP1重疊。
在用於形成像素PXL的像素工序之前，例如完成發光元件LD的對準之前，像素PXL的第三對準電極ALE3可以彼此連接以構成第三對準線。在發光元件LD的對準操作中，第三對準線可以接收與第二對準訊號不同的第三對準訊號。因此，可以在第二對準線與第三對準線之間形成電場，從而第二發光元件LD2可以在第二對準線與第三對準線之間進行對準。
例如，在發光元件LD的對準操作中，透過分別施加至第二對準線及第三對準線的第二對準訊號及第三對準訊號，第二發光元件LD2可以沿第二方向DR2佈置在第二對準線與第三對準線之間的區域(例如，第二區域AR2)中。各第二發光元件LD2可以在第二區域AR2中沿水平方向排列，使得第一端部EP1與第三對準電極ALE3相鄰，並且使得第二端部EP2與第二對準電極ALE2相鄰。
在完成發光元件LD的對準之後，可以切斷在各分隔區域SPA中的第三對準線以使得像素PXL的第三對準電極ALE3彼此分離。
在一個或多個實施例中，第一對準線及第三對準線可以彼此電性連接，並且可以接收相同的對準訊號。例如，第三對準訊號可以為與第一對準訊號相同的訊號。在其他實施例中，第一對準線及第三對準線可以彼此電性分離，並且可以接收不同的對準訊號。
第三對準電極ALE3可以與第三擋牆圖案BNP3重疊，並且可以在第三對準電極ALE3與第三擋牆圖案BNP3重疊的區域中沿第三方向DR3突出。第三突起圖案可以透過第三對準電極ALE3及第三擋牆圖案BNP3形成在第二區域AR2的一側(例如，左側)。此外，第二突起圖案可以透過第二對準電極ALE2及第二擋牆圖案BNP2形成在第二區域AR2的另一側(例如，右側)。第二發光元件LD2排列及/或佈置的位置可以由第二突起圖案及第三突起圖案適當地進行控制。
此外，第三突起圖案可以形成有反射壁結構。因此，可以提高像素PXL的光效率。
在一個或多個實施例中，第三對準電極ALE3可以電性連接至第三接觸電極CNE3。例如，第三對準電極ALE3可以在發射區域EA內部及/或外部與第三接觸電極CNE3直接接觸以電性連接至第三接觸電極CNE3，或者可以透過至少一個接觸孔或其他相似結構以電性連接至第三接觸電極CNE3。此外，第三對準電極ALE3可以透過第三接觸部分CNT3以連接至電路層PCL的電路元件、橋接圖案、線路、及/或其相似物。
第三接觸部分CNT3可以包含至少一個接觸孔及/或通孔。在一個或多個實施例中，第三接觸部分CNT3可以位於發射區域EA之外。例如，第三接觸部分CNT3可以位於非發射區域NEA中以與第一擋牆BNK1重疊，或者可以位於分隔區域SPA中而不與第一擋牆BNK1重疊。第三接觸部分CNT3的位置可以進行變更。
第一發光元件LD1可以沿第二方向DR2佈置在第一區域AR1中，並且第二發光元件LD2可以沿第二方向DR2佈置在第二區域AR2中。各第一發光元件LD1可以包含與第一對準電極ALE1相鄰的第一端部EP1以及與第二對準電極ALE2相鄰的第二端部EP2。各第二發光元件LD2可以包含與第三對準電極ALE3相鄰的第一端部EP1以及與第二對準電極ALE2相鄰的第二端部EP2。在一個或多個實施例中，第一發光元件LD1可以對應於如第6圖至第12圖的實施例中所述之佈置在第一區域AR1中的發光元件LD。
在一個或多個實施例中，第一發光元件LD1及第二發光元件LD2可以彼此並聯連接。例如，第一發光元件LD1的第一端部EP1可以電性連接至第一接觸電極CNE1，並且可以透過第一接觸電極CNE1以電性連接至第一對準電極ALE1。第二發光元件LD2的第一端部EP1可以電性連接至第三接觸電極CNE3，並且可以透過第三接觸電極CNE3以電性連接至第三對準電極ALE3。第三對準電極ALE3可以透過第三接觸部CNT3、像素電路PXC、及其相似物以電性連接至第一對準電極ALE1，或者可以與第一對準電極ALE1一體成型地形成以電性連接至第一對準電極ALE1。第一發光元件LD1的第二端部EP2及第二發光元件LD2的第二端部EP2可以共同地連接至第二接觸電極CNE2，並且可以透過第二接觸電極CNE2及/或第二對準電極ALE2以電性連接至第二電源線PL2。例如，第二接觸電極CNE2可以共同地位於第一發光元件LD1的第二端部EP2及第二發光元件LD2的第二端部EP2上，以電性連接至第一發光元件LD1的第二端部EP2及第二發光元件LD2的第二端部EP2。
在一個或多個實施例中，各發光元件LD(例如，各第一發光元件LD1或各第二發光元件LD2)可以為超小型的(ultra-small)(例如，具有奈米至微米範圍的尺寸)無機發光元件，其使用無機晶體結構的材料。在一個或多個實施例中，第一發光元件LD1及第二發光元件LD2可以為實質上相同或相似類型、結構、及/或尺寸的發光元件LD。
第三接觸電極CNE3可以位於第三對準電極ALE3上以及第二發光元件LD2的第一端部EP1上。在一個或多個實施例中，第三接觸電極CNE3可以電性連接至第二發光元件LD2的第一端部EP1。例如，第三接觸電極CNE3可以直接位於第二發光元件LD2的第一端部EP1上以與第二發光元件LD2的第一端部EP1接觸。
在一個或多個實施例中，第三接觸電極CNE3可以電性連接至第三對準電極ALE3，並且可以透過第三對準電極ALE3以電性連接至像素電路PXC及/或第一電源線PL1。在其他實施例中，第三接觸電極CNE3可以透過除了第三對準電極ALE3之外的方式以電性連接至像素電路PXC及/或第一電源線PL1。
在一個或多個實施例中，第三接觸電極CNE3可以為包含至少一個透明電極層的透明電極，並且第二接觸電極CNE2可以為包含至少一個反射電極層的反射電極，與上述實施例相同。例如，第三接觸電極CNE3可以形成為包含至少一種透明導電材料的單層或多層的透明電極，並且第二接觸電極CNE2可以形成為包含至少一種反射導電材料的單層或多層的反射電極。因此，第二發光元件LD2可以透過第一端部EP1及第二端部EP2中的第一端部EP1向一側發射光。
在一個或多個實施例中，可以使用與第一接觸電極CNE1相同的材料與第一接觸電極CNE1同時或實質上同時地形成第三接觸電極CNE3。第三接觸電極CNE3可以形成為與第一接觸電極CNE1連接，或者可以形成為與第一接觸電極CNE1分離。
透過第二發光元件LD2的第一端部EP1發射的光中的至少一些可以被由第三擋牆圖案BNP3及第三對準電極ALE3形成的第三突起圖案反射，並且可以接續在形成有第三擋牆圖案BNP3的區域中沿包含第三方向DR3的像素PXL的上方向發射。因此，可以增加像素PXL中產生的光的光輸出效率。
第15圖為根據本揭露一個或多個實施例的像素PXL的平面圖。例如，第15圖示出了與第13圖相對應的實施方式的修改後的示例。第16圖為根據本揭露一個或多個實施例的像素PXL的剖面圖。例如，第16圖示出了沿第15圖的線IV-IV'截取的像素PXL的剖面圖。在對應於第15圖及第16圖的實施例中，相同的元件符號表示與上述實施例(例如，第13圖及第14圖的實施例)相似或相同的配置，並且省略了重複部分的詳細說明。
參照第15圖及第16圖，像素PXL可以包含透過接觸電極CNE以彼此串聯連接的第一發光元件LD1及第二發光元件LD2。例如，像素PXL可以包含串並聯結構的發光單元EMU。
接觸電極CNE可以包含第一接觸電極CNE1、第二接觸電極CNE2’、第三接觸電極CNE3、及第四接觸電極CNE4。
第一接觸電極CNE1可以位於第一發光元件LD1的第一端部EP1上，並且可以電性連接至第一發光元件LD1的第一端部EP1。第一接觸電極CNE1可以透過第一接觸孔CH1或其相似結構以電性連接至第一對準電極ALE1，並且可以透過第一對準電極ALE1及/或像素電路PXC以電性連接至第一電源線PL1。第一接觸電極CNE1可以為包含透明電極層的透明電極。
第二接觸電極CNE2’可以位於第一發光元件LD1的第二端部EP2上，並且可以電性連接至第一發光元件LD1的第二端部EP2。第二接觸電極CNE2’可以與第四接觸電極CNE4分隔開，並且可以電性連接至第三接觸電極CNE3。例如，第二接觸電極CNE2’可以形成為與第四接觸電極CNE4分隔開，並且可以透過第二接觸孔CH2’或其相似結構以電性連接至第三接觸電極CNE3。第二接觸電極CNE2’可以不直接連接至第二對準電極ALE2。第二接觸電極CNE2’可以為包含反射電極層的反射電極。
第三接觸電極CNE3可以位於第二發光元件LD2的第一端部EP1上，並且可以電性連接至第二發光元件LD2的第一端部EP1。第三接觸電極CNE3可以不直接連接至第三對準電極ALE3。第三接觸電極CNE3可以為包含透明電極層的透明電極。
第四接觸電極CNE4可以位於第二發光元件LD2的第二端部EP2上，並且可以電性連接至第二發光元件LD2的第二端部EP2。第四接觸電極CNE4可以透過第三接觸孔CH3或其相似結構以電性連接至第二對準電極ALE2，並且可以透過第二對準電極ALE2以電性連接至第二電源線PL2。第四接觸電極CNE4可以為包含反射電極層的反射電極。
第17圖為根據本揭露一個或多個實施例的像素PXL的平面圖。例如，第17圖示出了與第15圖相對應的實施方式的修改後的示例。第18圖為根據本揭露一個或多個實施例的像素PXL的剖面圖。例如，第18圖示出了像素PXL沿第17圖的線V-V’截取的剖面圖。在對應於第17圖及第18圖的實施例中，相同的元件符號表示與上述實施例(例如，第15圖及第16圖的實施例)相似或相同的配置，並且省略了重複部分的詳細說明。
參照第17圖及第18圖，在上述實施例(例如，第13圖至第16圖的實施例)中揭露的第一擋牆圖案BNP1、第三擋牆圖案BNP3、及第一擋牆BNK1可以整合為單個擋牆圖案(在下文中，稱作「整合擋牆圖案IBNP」)。
例如，像素PXL可以包含發射區域EA，其中各對準電極ALE(例如，第一對準電極ALE1、第二對準電極ALE2、及第三對準電極ALE3)、接觸電極CNE(例如，第一接觸電極CNE1、第二接觸電極CNE2、及第三接觸電極CNE3)及/或第二擋牆圖案BNP2、以及發光元件LD(例如，第一發光元件LD1及第二發光元件LD2)的至少一部分位於其中。可以有效地包含第一擋牆圖案BNP1、第三擋牆圖案BNP3、及第一擋牆BNK1的整合擋牆圖案IBNP可以在由第一方向DR1及第二方向DR2限定的平面中完全地圍繞像素PXL的發射區域EA。
根據上述實施例，可以減少用於製造顯示裝置DD的遮罩(例如，用於像素製程的遮罩)。因此，可以簡化顯示裝置DD的製造工序，並且可以提高製造效率。
根據如上所述的本揭露的各種實施例，發光元件LD可以沿第二方向DR2佈置在至少一對對準電極ALE之間。各發光元件LD可以在與第二方向DR2相交的方向(例如，第一方向DR1)上具有第一端部EP1及第二端部EP2。包含透明電極層的第一接觸電極CNE1可以位於發光元件LD的第一端部EP1上，並且包含反射電極層的第二接觸電極CNE2可以位於發光元件LD的第二端部EP2上。因此，發光元件LD可以透過第一端部EP1及第二端部EP2中的第一端部EP1發射光，並且發光單元EMU可以以面光源的形式來發光。因此，可以使得各像素PXL的發光特性相對地均勻，並且可以減少或避免光轉換層CCL的劣化。
在上述實施例中，第一擋牆圖案BNP1及/或第三擋牆圖案BNP3面對第一端部EP1，並且配置為用於反射橫向方向的光，使得光(例如，在一個範圍(例如，預定範圍)內以低角度發射的光)可以從像素PXL向上發射，並且可以位於發光元件LD的第一端部EP1周圍。第一擋牆圖案BNP1及/或第三擋牆圖案BNP3可以與位於其上的第一對準電極ALE1及/或第三對準電極ALE3共同地形成面對發光元件LD的第一端部EP1的第一突起圖案及/或第三突起圖案。第一擋牆圖案BNP1及/或第三擋牆圖案BNP3可以設計為在第一擋牆圖案BNP1及/或第三擋牆圖案BNP3可以反射從發光元件LD發射的導向像素PXL的側面的光的位置處具有足夠的尺寸(例如，足夠的高度)。因此，可以提高像素PXL的光效率(例如，發光元件LD中產生的光的光輸出效率)。
在上述實施例中，用於與第一擋牆圖案BNP1及/或第三擋牆圖案BNP3共同引導發光元件LD的佈置位置的第二擋牆圖案BNP2可以位於發光元件LD的第二端部EP2周圍。第二擋牆圖案BNP2可以具有小於第一擋牆圖案BNP1及/或第三擋牆圖案BNP3的尺寸，並且可以較靠近發光元件LD。因此，可以有效地利用有限的像素區域，並且可以確保適合用於形成第一擋牆圖案BNP1及/或第三擋牆圖案BNP3的空間。
在一個或多個實施例中，發光元件LD的第一端部EP1可以為較靠近各主動層ACT的P型端部。因此，可以提高發光元件LD中產生的光的光輸出效率。
在一個或多個實施例中，可以針對各區域來控制第一擋牆圖案BNP1的表面輪廓，從而相對於發光元件LD的光輸出特性來進行改進或最佳化(例如，針對從發光元件LD發射的光在橫向方向上的反射來進行最佳化)。在像素PXL進一步包含第三擋牆圖案BNP3的實施例中，可以進一步針對各區域來控制第三擋牆圖案BNP3的表面輪廓，從而相對於第三擋牆圖案BNP3的發光元件LD的光輸出特性來進行最佳化。因此，可以更有效地增加像素PXL的光效率。
在一個或多個實施例中，像素PXL可以包含第一擋牆圖案BNP1及第三擋牆圖案BNP3，其位於發射區域EA的兩個邊緣區域上，並且形成為用於反射由發光元件LD所產生的光的突起圖案。在一個或多個實施例中，第一擋牆圖案BNP1及第三擋牆圖案BNP3可以具有彼此實質上相似或相同的尺寸，並且可以彼此對稱地形成。第一擋牆圖案BNP1及第三擋牆圖案BNP3可以與第一擋牆BNK1整合，以用於限定各像素PXL的發射區域EA或其相似物。因此，可以減少用於形成像素PXL的遮罩，並且可以提高顯示裝置DD的製造效率。
儘管已經根據上述實施例詳細說明了本揭露的技術思想或精神，然而應當注意的是，上述實施例僅用於說明目的而非限制目的。此外，本案所屬領域中具有通常知識者可以理解的是，在不脫離本揭露的技術思想或精神的範圍的情況下可以進行各種變更。
本揭露的範圍不限定於說明書的詳細說明中所說明的細節，而是應由申請專利範圍及包含其之功能等同物來限定。應當理解的是，基於申請專利範圍的含義及範圍以及其等同概念而作出的所有變更或修改均包含在本揭露的範圍內。
DD:顯示裝置 DP:顯示面板 LD,LD1,LD2:發光元件 INF:絕緣膜 P:焊墊 PA:焊墊區域 PXG:像素組 DA:顯示區域 NA:非顯示區域 BSL:基底層 PXL,PXL1,PXL2,PXL3:像素 PXC:像素電路 PL1:第一電源線 PL2:第二電源線 DL:資料線 SENL:感測線 BML:底部金屬層 SSL:控制線 SL:掃描線 Cst:電容器 M,M1,M2,M3:電晶體 N1:第一節點 N2:第二節點 VDD:第一電源 VSS:第二電源 EMU:發光單元 EA:發射區域 NEA:非發射區域 SPA:分隔區域 ALE,ALE1,ALE2,ALE3:對準電極 BNP,BNP1,BNP2,BNP3:擋牆圖案 BNP1_1:第一部分 BNP1_2:第二部分 CNE,CNE1,CNE2,CNT2’,CNE3,CNE4:接觸電極 OPA,OPA1,OPA2:開口 CF,CF1,CF2,CF3:濾色器 CNT1:第一接觸部分 CNT2:第二接觸部分 CNT3:第三接觸部分 EP1:第一端部 EP2:第二端部 BNK1:第一擋牆 BNK2:第二擋牆 AR1:第一區域 AR2:第二區域 ENC:封裝層 CFL:濾色器層 DPL:顯示層 PCL:電路層 SCL1:第一半導體層 SCL2:第二半導體層 ACT:主動層 ETL:電極層 INS1:第一絕緣層 INS2:第二絕緣層 INS3:第三絕緣層 INS4:第四絕緣層 INS5:第五絕緣層 PSV:鈍化層 ILD:層間絕緣層 GI:閘極絕緣層 BFL:緩衝層 BSL:基底層 QD:量子點 SCT:光散射粒子 CCL:光轉換層 SE:源電極 DE:汲電極 GE:閘電極 SCP:半導體圖案 CH1,CH2,CH2’,CH3,CHs,CHd:接觸孔 IBNP:整合擋牆圖案 w1:第一寬度 w2:第二寬度 w3:第三寬度 D:直徑 d1:第一距離 d2:第二距離 d3:第三距離 d4:第四距離 h1:第一高度 h2:第二高度 h3:第三高度 DR1:第一方向 DR2:第二方向 DR3:第三方向
透過參考附圖以進一步詳細說明其實施例，本揭露的上述及其他態樣將變得更加清楚，其中： 第1圖為根據本揭露一個或多個實施例的發光元件的透視圖； 第2圖為根據本揭露一個或多個實施例的發光元件的剖面圖； 第3圖為根據本揭露一個或多個實施例的顯示裝置的平面圖； 第4圖及第5圖分別為根據本揭露一個或多個實施例的像素的電路圖； 第6圖為根據本揭露一個或多個實施例的像素的平面圖； 第7圖至第9圖分別為根據本揭露一個或多個實施例的像素的剖面圖； 第10圖至第12圖分別為根據本揭露一個或多個實施例的像素的平面圖； 第13圖為根據本揭露一個或多個實施例的像素的平面圖； 第14圖為根據本揭露一個或多個實施例的像素的剖面圖； 第15圖為根據本揭露一個或多個實施例的像素的平面圖； 第16圖為根據本揭露一個或多個實施例的像素的剖面圖； 第17圖為根據本揭露一個或多個實施例的像素的平面圖；以及 第18圖為根據本揭露一個或多個實施例的像素的剖面圖。
PXL:像素
EMU:發光單元
EA:發射區域
NEA:非發射區域
SPA:分隔區域
ALE,ALE1,ALE2:對準電極
BNP,BNP1,BNP2:擋牆圖案
CNE,CNE1,CNE2:接觸電極
OPA,OPA1,OPA2:開口
CNT1:第一接觸部分
CNT2:第二接觸部分
EP1:第一端部
EP2:第二端部
BNK1:第一擋牆
AR1:第一區域
w1:第一寬度
w2:第二寬度
d1:第一距離
d2:第二距離
DR1:第一方向
DR2:第二方向
DR3:第三方向

Claims (20)

  1. 一種像素，包含： 一第一電極及一第二電極，係沿一第一方向彼此分隔開； 複數個第一發光元件，係沿一第二方向佈置於該第一電極與該第二電極之間的一第一區域中，並且各該第一發光元件包含與該第一電極相鄰的一第一端部以及與該第二電極相鄰的一第二端部； 一第一接觸電極，係位於各該第一發光元件的該第一端部上，且包含一透明電極層； 一第二接觸電極，係位於各該第一發光元件的該第二端部上，且包含一反射電極層； 一第一擋牆圖案，係與該第一電極下方的該第一電極的一部分重疊；以及 一第二擋牆圖案，係與該第二電極下方的該第二電極的一部分重疊， 其中該第一擋牆圖案及該第二擋牆圖案與該第一區域分隔開不同的距離。
  2. 如請求項1所述之像素，其中該第一擋牆圖案在該第一方向上與該第一區域分隔開一第一距離，並且 其中該第二擋牆圖案在該第一方向上與該第一區域分隔開小於該第一距離的一第二距離。
  3. 如請求項1所述之像素，其中該第一擋牆圖案及該第二擋牆圖案在該第一方向上具有不同的寬度。
  4. 如請求項3所述之像素，其中該第一擋牆圖案在該第一方向上具有一第一寬度，並且 其中該第二擋牆圖案在該第一方向上具有窄於該第一寬度的一第二寬度。
  5. 如請求項1所述之像素，其中該第一擋牆圖案及該第二擋牆圖案在與該第一方向及該第二方向相交的一第三方向上突出不同的高度。
  6. 如請求項5所述之像素，其中該第一擋牆圖案在該第三方向上具有一第一高度，並且 該第二擋牆圖案在該第三方向上具有小於該第一高度的一第二高度。
  7. 如請求項1所述之像素，其中該第一擋牆圖案包含： 一第一部分，係包含一下部區域，其具有等於或低於該第一擋牆圖案的中間高度的高度；以及 一第二部分，係包含一上部區域，其具有等於或高於該第一擋牆圖案的中間高度的高度，並且 其中在該第一擋牆圖案面對該複數個第一發光元件的表面上，該第一部分具有大於該第二部分的坡度或傾斜度。
  8. 如請求項1所述之像素，其中該第一擋牆圖案包含： 一第一部分，係包含一下部區域，其具有等於或低於該第一擋牆圖案的中間高度的高度；以及 一第二部分，係包含一上部區域，其具有等於或高於該第一擋牆圖案的中間高度的高度，並且 其中在該第一擋牆圖案面對該複數個第一發光元件的表面上，該第一擋牆圖案的該第二部分具有大於該第一擋牆圖案的該第一部分的坡度或傾斜度。
  9. 如請求項1所述之像素，其進一步包含： 一第三電極，係在該第一方向上面對該第一電極，且該第二電極位於其之間； 複數個第二發光元件，係沿該第二方向佈置於該第二電極與該第三電極之間的一第二區域中，並且各該第二發光元件包含與該第三電極相鄰的一第一端部以及與該第二電極相鄰的一第二端部； 一第三接觸電極，係位於各該第二發光元件的該第一端部上，且包含一透明電極層；以及 一第三擋牆圖案，係與該第三電極下方的該第三電極的一部分重疊， 其中該第二擋牆圖案及該第三擋牆圖案與該第二區域分隔開不同的距離。
  10. 如請求項9所述之像素，其中該第一擋牆圖案在該第一方向上與該第一區域分隔開的距離大於該第二擋牆圖案在該第一方向上與該第一區域分隔開的距離，並且 其中該第三擋牆圖案該第一方向上與該第二區域分隔開的距離大於該第二擋牆圖案與該第二區域分隔開的距離。
  11. 如請求項9所述之像素，其中該第一擋牆圖案及該第三擋牆圖案在與該第一方向及該第二方向相交的一第三方向上突出的高度大於該第二擋牆圖案在該第三方向上突出的高度。
  12. 如請求項9所述之像素，其中該第一擋牆圖案及該第三擋牆圖案彼此對稱，且該第二擋牆圖案插置於其間。
  13. 如請求項9所述之像素，其進一步包含至少一部分的該第一電極、該第二電極、該第三電極、該第一接觸電極、該第二接觸電極、該第三接觸電極、該第二擋牆圖案、該複數個第一發光元件、以及該複數個第二發光元件所在的一發射區域， 其中該第一擋牆圖案及該第三擋牆圖案整合為一整合擋牆圖案。
  14. 如請求項13所述之像素，其中該整合擋牆圖案在平面圖中完全圍繞該發射區域。
  15. 如請求項9所述之像素，其中該第二接觸電極係共同位於該複數個第一發光元件的該第二端部上，以及該複數個第二發光元件的該第二端部上。
  16. 如請求項9所述之像素，其進一步包含一第四接觸電極，係位於各該第二發光元件的該第二端部上，且包含一反射電極層， 其中該第二接觸電極與該第四接觸電極分隔開，並且電性連接至該第三接觸電極。
  17. 如請求項1所述之像素，其中各該第一發光元件包含一主動層，係位於該第一端部與該第二端部之間，並且相較於該第二端部較靠近該第一端部。
  18. 如請求項1所述之像素，其進一步包含一光轉換層，係位於包含該第一區域的一發射區域中的各該第一發光元件上，該光轉換層包含波長轉換粒子及光散射粒子中的至少一種。
  19. 一種顯示裝置，係在一顯示區域中包含一像素，該像素包含： 一第一電極及一第二電極，係沿一第一方向彼此分隔開； 複數個第一發光元件，係沿一第二方向佈置於該第一電極與該第二電極之間的一第一區域中，並且各該第一發光元件包含與該第一電極相鄰的一第一端部以及與該第二電極相鄰的一第二端部； 一第一接觸電極，係位於各該第一發光元件的該第一端部上，且包含一透明電極層； 一第二接觸電極，係位於各該第一發光元件的該第二端部上，且包含一反射電極層； 一第一擋牆圖案，係與該第一電極下方的該第一電極的一部分重疊；以及 一第二擋牆圖案，係與該第二電極下方的該第二電極的一部分重疊， 其中該第一擋牆圖案及該第二擋牆圖案與該第一區域分隔開不同的距離。
  20. 如請求項19所述之顯示裝置，其中該第一擋牆圖案在該第一方向上與該第一區域分隔開的距離大於該第二擋牆圖案在該第一方向上與該第一區域分隔開的距離，並且 其中該第一擋牆圖案在與該第一方向及該第二方向相交的一第三方向上突出的高度高於該第二擋牆圖案在該第三方向上突出的高度。
TW111125475A 2021-07-09 2022-07-07 像素及包含其之顯示裝置 TW202318655A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210090587A KR20230010157A (ko) 2021-07-09 2021-07-09 화소 및 이를 구비한 표시 장치
KR10-2021-0090587 2021-07-09

Publications (1)

Publication Number Publication Date
TW202318655A true TW202318655A (zh) 2023-05-01

Family

ID=84801758

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111125475A TW202318655A (zh) 2021-07-09 2022-07-07 像素及包含其之顯示裝置

Country Status (5)

Country Link
US (1) US20230014830A1 (zh)
KR (1) KR20230010157A (zh)
CN (1) CN117616579A (zh)
TW (1) TW202318655A (zh)
WO (1) WO2023282667A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI845403B (zh) * 2023-08-25 2024-06-11 友達光電股份有限公司 顯示裝置及其製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220085080A (ko) * 2020-12-14 2022-06-22 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102334953B1 (ko) * 2017-06-12 2021-12-02 엘지디스플레이 주식회사 표시장치 및 그 구동방법
KR102599232B1 (ko) * 2017-11-28 2023-11-06 엘지디스플레이 주식회사 유기 발광 표시 장치
KR102541260B1 (ko) * 2018-12-13 2023-06-12 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR102670809B1 (ko) * 2019-09-05 2024-06-03 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR102698236B1 (ko) * 2019-12-16 2024-08-23 삼성디스플레이 주식회사 표시 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI845403B (zh) * 2023-08-25 2024-06-11 友達光電股份有限公司 顯示裝置及其製造方法

Also Published As

Publication number Publication date
US20230014830A1 (en) 2023-01-19
WO2023282667A1 (ko) 2023-01-12
KR20230010157A (ko) 2023-01-18
CN117616579A (zh) 2024-02-27

Similar Documents

Publication Publication Date Title
KR102666834B1 (ko) 표시 장치 및 이의 제조 방법
TW202318655A (zh) 像素及包含其之顯示裝置
CN116508157A (zh) 显示设备
KR20220043993A (ko) 표시 장치 및 그의 제조 방법
CN217955867U (zh) 显示设备
KR20220020483A (ko) 화소 및 이를 구비한 표시 장치
CN117242576A (zh) 显示装置
EP4195282A1 (en) Display device
CN116457939A (zh) 显示装置
CN116075935A (zh) 像素和包括该像素的显示装置
CN116057614A (zh) 显示装置
US20230044290A1 (en) Display device
EP4235778A1 (en) Display device
CN115915860A (zh) 像素和包括该像素的显示装置
CN115497974A (zh) 显示设备
KR102709158B1 (ko) 표시 장치 및 그의 제조 방법
CN116547812A (zh) 像素和包括该像素的显示装置
CN114842742A (zh) 显示装置
KR20230017376A (ko) 표시 장치
EP4333058A1 (en) Display device
US20230275196A1 (en) Display device
US20240304760A1 (en) Light emitting element and display device including the same
US20230148430A1 (en) Pixel and display device including the same
EP4246576A1 (en) Display device
US20230260981A1 (en) Display device