CN116508157A - 显示设备 - Google Patents

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金璟陪
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Abstract

根据本发明的一个实施方式的显示设备包括：基础层，包括显示区域和非显示区域；像素，设置在显示区域中，并且包括布置在每个发光区域中的第一电极和第二电极以及位于第一电极和第二电极之间的发光元件；堤，围绕像素中的每一个的发光区域并且设置在显示区域中；第一电源线，设置在显示区域中并且具有与像素中的至少一个的发光区域重叠的一部分；第二电源线，设置在显示区域中并且由堤覆盖；第一线，设置在非显示区域中并且连接到第一电源线；第二线，设置在非显示区域中并且连接到第二电源线；以及第三线，设置在非显示区域中并且与像素、第一电源线和第二电源线分离。

Description

显示设备
技术领域
本公开涉及显示设备。
背景技术
近来，对信息显示的兴趣日益增加。因此，正持续进行对显示设备的研究和开发。
发明内容
技术问题
本公开提供包括发光元件的显示设备。
本公开的实施方式的方面不限于以上描述的方面，并且本领域技术人员可以从以下描述清楚地理解未描述的其它技术方面。
技术方案
本公开的实施方式可以提供显示设备，显示设备包括：基础层，包括显示区域和非显示区域；像素，在显示区域中，像素中的每一个包括位于发光区域中的第一电极和第二电极以及布置在第一电极和第二电极之间的发光元件；堤，在显示区域中并且围绕像素中的每一个的发光区域；第一电力线，在显示区域中，第一电力线的一部分与像素中的至少一个的发光区域重叠；第二电力线，在显示区域中并且由堤覆盖；第一线，在非显示区域中并且连接到第一电力线；第二线，在非显示区域中并且连接到第二电力线；以及第三线，在非显示区域中并且与像素、第一电力线和第二电力线分离。
在实施方式中，显示设备还可以包括：第一导电图案，各自具有连接到第三线的一端，并且朝向像素中的相邻像素中的每一个的第一电极延伸；以及第二导电图案，各自具有连接到第二线的一端，并且朝向像素中的相邻像素中的每一个的第二电极延伸。
在实施方式中，第一导电图案和第二导电图案中的每一个的另一端可以在相邻像素周围的至少一个开口区域中断开和浮置。
在实施方式中，显示设备还可以包括在非显示区域中的焊盘部分，并且焊盘部分可以包括连接到第一线的第一焊盘、连接到第二线的第二焊盘以及连接到第三线的第三焊盘。
在实施方式中，第一焊盘可以接收第一电源电压，并且第二焊盘和第三焊盘可以接收第二电源电压。
在实施方式中，第一电源电压可以是高电势像素电源电压，并且第二电源电压可以是低电势像素电源电压。
在实施方式中，第一线、第二线和第三线中的每一个可以包括第一部分和第二部分，第一部分在显示区域和焊盘部分之间，第二部分面对第一部分且显示区域插置在第一部分和第二部分之间。
在实施方式中，第一电力线的相应端可以连接到第一线的第一部分和第二部分，并且第二电力线的相应端可以连接到第二线的第一部分和第二部分。
在实施方式中，第一线、第二线和第三线中的每一个还可以包括第三部分和第四部分，第三部分位于显示区域的一侧上并且连接第一线、第二线和第三线中的相应线的第一部分和第二部分，第四部分面对第三部分且显示区域插置在第三部分和第四部分之间并且第四部分连接第一线、第二线和第三线中的相应线的第一部分和第二部分。
在实施方式中，第一线、第二线和第三线中的至少一个可以具有围绕显示区域的闭环的形状。
在实施方式中，像素可以包括第一颜色像素、第二颜色像素和第三颜色像素，并且显示区域可以包括像素单元，像素单元包括在一个单元像素区域中彼此相邻布置的第一颜色像素中的一个、第二颜色像素中的一个以及第三颜色像素中的一个。
在实施方式中，像素单元可以包括：发光元件层，包括沿着第一方向依次布置在单元像素区域中的第一发光区域、第二发光区域和第三发光区域；以及像素电路层，与发光元件层重叠并且包括沿着与第一方向交叉的第二方向依次布置在单元像素区域中的第一像素电路区域、第二像素电路区域和第三像素电路区域。
在实施方式中，第一电力线可以与第一发光区域、第二发光区域和第三发光区域中的至少一个重叠，并且第二电力线可以位于单元像素区域的至少一侧上，以不与第一发光区域、第二发光区域和第三发光区域重叠。
在实施方式中，堤可以在单元像素区域中的第一发光区域、第二发光区域和第三发光区域之间的第一非发光区域中在第一方向上具有第一宽度，并且在单元像素区域的两侧上的第二非发光区域中在第一方向上具有大于第一宽度的第二宽度。
在实施方式中，第二电力线可以位于第二非发光区域中，并且第二电力线的上表面可以由堤完全覆盖。
在实施方式中，像素中的每一个还可以包括连接在第一电极与第二电极之间的中间电极。
在实施方式中，发光元件可以包括：至少一个第一发光元件，连接在第一电极和中间电极之间并且包括第一端部分和第二端部分；以及至少一个第二发光元件，连接在中间电极和第二电极之间并且包括第一端部分和第二端部分。
在实施方式中，像素中的每一个还可以包括：第一接触电极，在第一电极和第一发光元件的第一端部分上；第二接触电极，在中间电极、第一发光元件的第二端部分和第二发光元件的第一端部分上；以及第三接触电极，在第二电极和第二发光元件的第二端部分上。
在实施方式中，中间电极可以包括彼此隔开的第一中间电极和第二中间电极，其中，第一电极插置在第一中间电极和第二中间电极之间，并且第一中间电极和第二中间电极可以通过第二接触电极彼此连接。
在实施方式中，第一电极和第二电极中的至少一个可以在像素中的每一个的发光区域周围的至少一个开口区域中断开。
其它实施方式的细节包括在详细描述和附图中。
有益效果
根据本公开的实施方式，通过在每个像素的发光区域中稳定地对准发光元件，可以提高提供给每个发光区域的发光元件的利用率。此外，可以在不通过堤覆盖第一电力线的情况下防止发光元件的对准特性降低，并且因此，可以防止发光区域的面积受到第一电力线的限制。因此，可以将足够数量的发光元件提供给每个发光区域并且在每个发光区域中对准，并且可以改善像素的光发射特性。
本公开的实施方式的方面不限于上述内容，并且更多的各种方面包括在本公开中。
附图说明
图1是示出根据本公开的实施方式的发光元件的立体图；
图2是示出根据本公开的实施方式的发光元件的剖视图；
图3是示出根据本公开的实施方式的显示设备的平面图；
图4至图7是根据本公开的实施方式的显示设备的平面图；
图8是示出根据本公开的实施方式的显示设备的平面图；
图9是示出根据本公开的实施方式的像素的电路图；
图10是示出根据本公开的实施方式的显示设备的像素电路区域的平面图；
图11是示出根据本公开的实施方式的显示设备的发光区域的平面图；
图12和图13分别示出了沿着图10和图11的线II-II'截取的截面的不同实施方式；
图14是示出根据本公开的实施方式的显示设备的剖视图；
图15是示出根据本公开的实施方式的用于制造显示设备的母板以及向母板上的每个单元施加对准信号的方法的平面图；
图16是示意性地示出将对准信号施加到图15的母板上的各个单元的对准线的方法的平面图；以及
图17是示意性地示出将驱动电源电压施加到与图15的母板分离的显示面板的方法的平面图。
具体实施方式
本公开可以进行各种修改并且可以具有各种形式，并且将在附图中示出并且在本公开中详细描述一些实施方式。在下面的描述中，除非上下文清楚地表明仅包括单数表达，否则单数表达包括复数表达。
本公开不限于以下公开的实施方式，并且可以以各种形式实现。此外，下面公开的各个实施方式可以单独实现，或者可以与至少一个其它实施方式组合实现。
在附图中，可以省略与本公开的特性不直接相关的一些组件，以清楚地示出本公开的特征和/或方面。在所有附图中，即使组件可以在不同的附图中示出，相同或相似的组件也可以尽可能地由相同的附图标记和附图标号来表示，并且可以不重复冗余的描述。
图1是示出根据本公开的实施方式的发光元件LD的立体图，并且图2是示出根据本公开的实施方式的发光元件LD的剖视图。例如，图1示出了可以用作根据本公开的实施方式的像素的光源的发光元件LD的示例，并且图2示出了沿着图1的线I-I'截取的发光元件LD的截面的示例。
参考图1和图2，发光元件LD包括在一个方向上依次布置的第一半导体层SCL1、有源层ACT和第二半导体层SCL2，并且包括围绕第一半导体层SCL1、有源层ACT和第二半导体层SCL2的外表面(例如，外圆周表面或外周表面或侧表面)的绝缘膜INF。此外，发光元件LD还可以选择性地包括布置在第二半导体层SCL2上的电极层ETL。在这种情况下，绝缘膜INF可以至少部分地覆盖电极层ETL的外表面(例如，外周表面)或者可以不覆盖电极层ETL的外表面(例如，外周表面)。
在实施方式中，发光元件LD可以具有在一个方向上延伸的杆形状，并且可以在发光元件LD的长度L方向(或厚度方向)上的相应端处具有第一端部分EP1和第二端部分EP2。第一端部分EP1可以是发光元件LD的第一底部(或上表面)，并且第二端部分EP2可以是发光元件LD的第二底部(或底表面)。
在描述本公开的实施方式时，杆形状是指在长度L方向上长(即，纵横比大于1)的杆状形状或棒状形状，诸如圆形柱或多边形柱，并且其截面的形状不受特别限制。例如，发光元件LD的长度L可以大于直径D(或截面的宽度)。
第一半导体层SCL1、有源层ACT、第二半导体层SCL2和电极层ETL可以沿着从发光元件LD的第二端部分EP2到第一端部分EP1的方向依次布置。也就是说，第一半导体层SCL1可以布置在发光元件LD的第二端部分EP2处，并且电极层ETL可以布置在发光元件LD的第一端部分EP1处。
第一半导体层SCL1可以是第一导电类型半导体层。例如，第一半导体层SCL1可以是包括N型掺杂剂的N型半导体层。例如，第一半导体层SCL1可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的任何一种，并且可以是掺杂有诸如Si、Ge和Sn的N型掺杂剂的N型半导体层。然而，形成第一半导体层SCL1的材料不限于此，并且第一半导体层SCL1可以由各种其它合适的材料中的任何一种形成。
有源层ACT可以布置在第一半导体层SCL1上，并且可以形成为单量子阱结构或多量子阱结构。有源层ACT的位置可以根据发光元件LD的类型而各种改变。有源层ACT可以发射波长为400nm至900nm的光，并且可以具有双异质结构。
掺杂有导电掺杂剂的包覆层可以选择性地形成在有源层ACT上和/或有源层ACT之下。例如，包覆层可以由AlGaN层或InAlGaN层形成。在一些实施方式中，诸如AlGaN和AlInGaN的材料可以用于形成有源层ACT，并且各种其它材料可以形成有源层ACT。
当高于或等于阈值电压的电压施加到发光元件LD的两端时，电子和空穴在有源层ACT中彼此耦合，以使发光元件LD发光。通过使用该原理控制发光元件LD的光发射，发光元件LD可以用作包括显示设备的像素的各种发光器件的光源。
第二半导体层SCL2可以布置在有源层ACT上，并且可以是不同于第一半导体层SCL1的第二导电类型半导体层。例如，第二半导体层SCL2可以包括包含P型掺杂剂的P型半导体层。例如，第二半导体层SCL2可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料，并且可以是掺杂有诸如Mg的P型掺杂剂的P型半导体层。然而，形成第二半导体层SCL2的材料不限于此，并且各种其它材料可以形成第二半导体层SCL2。
在实施方式中，第一半导体层SCL1和第二半导体层SCL2可以在发光元件LD的长度L方向上具有不同的长度(或厚度)。例如，第一半导体层SCL1可以在发光元件LD的长度L方向上比第二半导体层SCL2更长(或具有更大的厚度)。因此，相比于第二端部分EP2，发光元件LD的有源层ACT可以更靠近第一端部分EP1。
电极层ETL布置在第二半导体层SCL2上。电极层ETL可以保护第二半导体层SCL2，并且可以是用于将第二半导体层SCL2顺利地连接到电极(例如，预定电极)或线的接触电极。例如，电极层ETL可以是欧姆接触电极或肖特基接触电极。
在描述本公开的实施方式时，术语“连接(或联接)”可以通常表示物理连接(或联接)和/或电连接(或联接)。此外，连接可以通常表示直接连接(或联接)或者间接连接(或联接)以及一体连接(或联接)或非一体连接(或联接)。
电极层ETL可以是基本上透明的或半透明的。因此，由发光元件LD产生的光可以通过穿过电极层ETL而发射到发光元件LD的外部。在另一实施方式中，当由发光元件LD产生的光通过发光元件LD的除了其中布置电极层ETL的一个端部分以外的区域(或部分)发射到发光元件LD的外部而不穿过电极层ETL时，电极层ETL可以形成为不透明的。
在实施方式中，电极层ETL可以包括金属或金属氧化物。例如，电极层ETL可以由诸如铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)或铜(Cu)的金属形成，可以由其氧化物或合金形成，或者可以由诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化锌(ZnO)和氧化铟(In2O3)的透明导电材料中的一种或合金形成。
绝缘膜INF可以分别在发光元件LD的第一端部分EP1和第二端部分EP2处暴露电极层ETL和第一半导体层SCL1。
在绝缘膜INF设置成覆盖第一半导体层SCL1、有源层ACT、第二半导体层SCL2和/或电极层ETL的外表面(例如，外圆周表面或外周表面)的情况下，可以防止产生通过发光元件LD引起的短路缺陷。因此，可以获得发光元件LD的电稳定性。
在绝缘膜INF设置在发光元件LD的表面上的情况下，可以减少或最小化发光元件LD的表面缺陷，以增加其寿命和效率。此外，当绝缘膜INF形成在每个发光元件LD上时，即使当多个发光元件LD布置成彼此紧密接触时，也可以防止在发光元件LD之间发生不希望的短路。
在本公开的实施方式中，发光元件LD可以通过表面处理工艺制造。例如，当多个发光元件LD与流体溶液(或溶剂)混合并提供到每个发光区域(例如，每个像素的发光区域)时，可以对发光元件LD进行表面处理以均匀地分散，而不在溶液中不均匀地聚集。作为这一方面的非限制性示例，绝缘膜INF可以通过使用疏水材料形成为疏水膜，或者可以在绝缘膜INF上附加地形成由疏水材料形成的疏水膜。
绝缘膜INF可以包括透明绝缘材料。因此，由有源层ACT产生的光可以通过穿过绝缘膜INF而发射到发光元件LD的外部。例如，绝缘膜INF可以包括SiO2或未确定的氧化硅(SiOx)、Si3N4或未确定的氮化硅(SiNx)、Al2O3或未确定的氧化铝(AlxOy)和TiO2或未确定的氧化钛(TixOy)中的至少一种绝缘材料，但不限于此。
在实施方式中，发光元件LD可以具有在纳米级至微米级之间的范围内的小尺寸。例如，发光元件LD可以具有从纳米级至微米级的范围内的直径D(或截面的宽度)和/或长度L。例如，发光元件LD可以具有在几百纳米的范围内的直径D和在几微米的范围内的长度L。然而，本公开中的发光元件LD的尺寸不限于此。例如，发光元件LD的尺寸可以根据使用发光元件LD作为光源的各种发光器件的设计条件而各种改变。
此外，发光元件LD的结构、形状和/或类型可以根据实施方式而改变。例如，发光元件LD可以不包括电极层ETL。此外，发光元件LD还可以包括布置在第一半导体层SCL1的一个端部分(例如，第二端部分EP2)处的另一电极层。此外，发光元件LD也可以形成为核-壳结构。
除了显示设备之外，包括发光元件LD的发光器件可以用于需要光源的各种类型的设备。例如，多个发光元件LD可以布置在显示面板的每个像素中，并且发光元件LD可以用作每个像素的光源。然而，发光元件LD的应用领域不限于上述示例。例如，发光元件LD可以用于需要光源的其它类型的设备，诸如照明设备。
图3是示出根据本公开的实施方式的显示设备DD的平面图。图3示出了作为可以使用图1和图2的实施方式中所描述的发光元件LD作为光源的电子设备的示例的显示设备DD，并且示出了设置在显示设备DD中的显示面板PNL。例如，显示面板PNL的每个像素单元PXU和构成像素单元PXU的多个像素中的每一个可以包括至少一个发光元件LD。
为了方便起见，图3集中于显示区域DA简要示出了显示面板PNL的结构以及布置在显示区域DA周围的总线BLI。然而，在一些实施方式中，未示出的至少一个驱动电路单元等可以进一步布置在显示面板PNL中。
参考图1至图3，根据本公开的实施方式的显示面板PNL可以包括基础层BSL和布置在基础层BSL上的像素。像素可以包括第一颜色像素PXL1、第二颜色像素PXL2和/或第三颜色像素PXL3。在下文中，第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3中的一个或多个像素可以被随机地称为“像素PXL”，或者两种或更多种类型的像素可以被统称为“像素PXL”。
显示面板PNL和用于形成显示面板PNL的基础层BSL可以包括用于显示图像的显示区域DA和除显示区域DA之外的非显示区域NDA。
显示区域DA可以布置在显示面板PNL的中央区域中，并且非显示区域NDA可以布置在显示面板PNL的边缘区域中，以沿着显示区域DA的边缘或周边围绕显示区域DA。然而，可以改变显示区域DA和非显示区域NDA的位置。显示区域DA可以构成在其上显示图像的屏幕，并且非显示区域NDA可以是除显示区域DA之外的区域。
基础层BSL构成显示面板PNL的基础构件，并且可以是刚性衬底或刚性膜或者柔性衬底或柔性膜。例如，基础层BSL可以是由玻璃或钢化玻璃形成的刚性衬底、由塑料或金属形成的柔性衬底(或薄膜)或至少一层的绝缘膜。基础层BSL的材料和/或物理性质不受特别限制。
基础层BSL上的一个区域可以限定为显示区域DA，使得像素PXL布置在其中，并且另一个区域可以限定为非显示区域NDA。例如，基础层BSL包括显示区域DA和非显示区域NDA，显示区域DA包括其中布置有相应的像素PXL的多个像素区域，非显示区域NDA位于显示区域DA的外边缘处。
像素PXL可以设置在显示区域DA中。例如，像素PXL可以根据条纹布置结构或pentile布置结构等规则地布置在显示区域DA中。此外，像素PXL可以以各种结构和/或方法布置在显示区域DA中。
像素PXL可以包括至少一个光源，其由适当的控制信号(例如，设定或预定的控制信号)(例如，扫描信号和数据信号)和/或适当的电源(例如，设定或预定的电源)(例如，第一电源和第二电源)驱动。在实施方式中，光源可以包括根据图1和图2的实施方式的至少一个发光元件LD，例如，具有在从纳米级至微米级的范围内的小尺寸的至少一个杆型发光元件LD。此外，可以使用各种类型的发光元件作为像素PXL的光源。例如，在另一实施方式中，每个像素PXL的光源也可以由具有核-壳结构的发光元件构成。
在实施方式中，像素PXL可以由有源像素构成，但不限于此。例如，像素PXL可以由具有各种结构和/或驱动方法的无源或有源发光显示设备的像素构成。
像素PXL可以包括发光区域EA，并且彼此隔开的至少一对电极可以布置在发光区域EA中。例如，第一电极ELT1和第二电极ELT2可以布置成在第一方向DR1上彼此隔开并且在第二方向DR2上延伸，并且至少一个发光元件(例如，多个发光元件)LD可以布置在第一电极ELT1和第二电极ELT2之间。在实施方式中，第一方向DR1可以是水平方向(或行方向)，并且第二方向DR2可以是竖直方向(或列方向)，但是本公开不限于此。
至少一个中间电极IET可以选择性地进一步布置在发光区域EA中。例如，邻近第一电极ELT1的第一中间电极IET1可以布置在发光区域EA中，并且邻近第二电极ELT2的第二中间电极IET2可以布置在发光区域EA中。在这种情况下，发光元件LD中的一些可以布置在第一电极ELT1和第一中间电极IET1之间，并且发光元件LD中的一些可以布置在第二中间电极IET2和第二电极ELT2之间。在实施方式中，第一中间电极IET1和第二中间电极IET2可以彼此一体地或非一体地连接，并且在这种情况下，第一中间电极IET1和第二中间电极IET2可以电配置为一个中间电极IET。
一个或多个开口区域OPA(也称为“电极隔离(或断开)区域”)可以布置在像素PXL周围。例如，隔离区域OPA可以布置在像素PXL的第二方向DR2上的两侧上。第一电极ELT1、第二电极ELT2和中间电极IET中的至少一个可以与隔离区域OPA中的每一个分离。
像素PXL可以具有根据下面将要描述的实施方式中的至少一个的结构。例如，像素PXL可以具有将在下面描述的实施方式中的至少一个应用到其的结构。下面将进行与像素PXL的结构有关的详细描述。
在一些实施方式中，发射不同颜色的光的至少两种类型的像素PXL可以布置在显示区域DA中。例如，发射第一颜色的光的第一颜色像素PXL1、发射第二颜色的光的第二颜色像素PXL2以及发射第三颜色的光的第三颜色像素PXL3可以布置在显示区域DA中。此外，在任何一个单元像素区域PUA中彼此相邻布置的第一颜色像素PXL1中的至少一个、第二颜色像素PXL2中的至少一个以及第三颜色像素PXL3中的至少一个可以配置发射各种颜色的光的一个像素单元PXU。
在一些实施方式中，第一颜色像素PXL1可以是发射红光的红色像素，并且第二颜色像素PXL2可以是发射绿光的绿色像素。此外，第三颜色像素PXL3可以是发射蓝光的蓝色像素。
在实施方式中，第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3可以分别具有第一颜色发光元件、第二颜色发光元件和第三颜色发光元件，从而分别发射第一颜色的光、第二颜色的光和第三颜色的光。例如，至少一个第一颜色发光元件(例如，红色发光元件)可以布置在第一颜色像素PXL1的发光区域(在下文中，称为“第一发光区域EA1”)中，至少一个第二颜色发光元件(例如，绿色发光元件)可以布置在第二颜色像素PXL2的发光区域(在下文中，称为“第二发光区域EA2”)中，并且至少一个第三颜色发光元件(例如，蓝色发光元件)可以布置在第三颜色像素PXL3的发光区域(在下文中，称为“第三发光区域EA3”)中。
在另一实施方式中，第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3可以包括相同颜色的发光元件，并且可以包括布置在相应发光区域EA上的不同颜色的光转换层和/或滤色器，从而分别发射第一颜色的光、第二颜色的光和第三颜色的光。
在另一实施方式中，即使当第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3中的至少一个包括与相应像素PXL的颜色对应的发光元件时，也可以在像素PXL的发光区域EA上布置光转换层。
然而，构成每个像素单元PXU的像素PXL的颜色、类型和/或数量不受特别限制。例如，由每个像素PXL发射的光的颜色可以各种改变。
此外，用于向像素PXL提供驱动电源电压(例如，设定或预定的驱动电源电压)的电力线可以设置在显示区域DA中。例如，第一电力线PL1和第二电力线PL2可以布置在显示区域DA中。
第一电力线PL1和第二电力线PL2中的每一个可以至少在第二方向DR2上延伸。此外，多个第一电力线PL1和多个第二电力线PL2可以在第一方向DR1上以至少一个像素单元PXU的间隔布置在显示区域DA中。例如，两个相邻的第一电力线PL1之间的距离可以是至少一个像素单元PXU，并且两个相邻的第二电力线PL2之间的距离可以是至少一个像素单元PXU。
例如，相应的第一电力线PL1可以在第二方向DR2上延伸，以公共连接到沿着第二方向DR2依次布置的多个像素单元PXU。类似地，相应的第二电力线PL2可以在第二方向DR2上延伸，以公共连接到沿着第二方向DR2依次布置的多个像素单元PXU。
在本公开的实施方式中，第一电力线PL1的一个区域可以与至少一个像素PXL的发光区域EA重叠。例如，第一电力线PL1可以与沿着第二方向DR2布置的多个第一颜色像素PXL1的第一发光区域EA1重叠。
第一电力线PL1可以连接到布置在非显示区域NDA中的第一线L1(也称为“第一总线”)，并且可以连接到焊盘部分PA的第一焊盘P1。当驱动显示设备DD时，第一电源电压VDD(例如，高电势的像素电源电压)可以提供给第一焊盘P1。
在实施方式中，第一电力线PL1的两端可以连接到第一线L1的第一区域AR1和第二区域AR2。在这种情况下，当显示设备DD被驱动时，第一电力线PL1可以在两个方向上接收第一电源电压VDD。因此，可以减小或最小化第一电源电压VDD的电压降。
第二电力线PL2可以布置成不与像素PXL的发光区域EA重叠。例如，第二电力线PL2可以布置在每个像素单元PXU的至少一侧上。例如，第二电力线PL2可以布置在像素单元PXU的两侧上，其中，像素单元PXU布置在第二方向DR2上并且插置在它们之间。
第二电力线PL2可以连接到布置在非显示区域NDA中的第二线L2(也称为“第二总线”)，并且可以连接到焊盘部分PA的第二焊盘P2。当驱动显示设备DD时，第二电源电压VSS(例如，低电势的像素电源电压)可以提供到第二焊盘P2。
在实施方式中，第二电力线PL2的两端可以连接到第二线L2的第一区域AR1和第二区域AR2。在这种情况下，当显示设备DD被驱动时，第二电力线PL2可以在两个方向上接收第二电源电压VSS。因此，可以减小或最小化第二电源电压VSS的电压降。
连接到显示区域DA的像素PXL的各种线、焊盘和/或嵌入式电路单元可以设置在非显示区域NDA中。例如，总线BLI和焊盘部分PA可以设置在非显示区域NDA中。
总线BLI可以布置在显示区域DA的至少一侧上，并且可以围绕显示区域DA的至少一个区域。在本公开的实施方式中，总线BLI可包括第一线L1、第二线L2和第三线L3。
第一线L1可以连接到第一电力线PL1和第一焊盘P1。例如，第一线L1可以连接在第一电力线PL1和第一焊盘P1之间，以将当驱动显示设备DD时施加到第一焊盘P1的第一电源电压VDD传输到第一电力线PL1。
第二线L2可以连接到第二电力线PL2和第二焊盘P2。例如，第二线L2可以连接在第二电力线PL2和第二焊盘P2之间，以将当驱动显示设备DD时施加到第二焊盘P2的第二电源电压VSS传输到第二电力线PL2。
此外，第二线L2可以连接到设置在母板上的第二对准焊盘，以在制造显示设备DD的步骤期间(例如，在每个发光区域EA中对准发光元件LD的步骤期间)将施加到第二对准焊盘的第二对准信号传输到像素PXL的第二电极ELT2和/或第一中间电极IET1。为此，第二线L2可以首先形成为一体地或非一体地连接到像素PXL的第二电极ELT2和/或第一中间电极IET1，并且在完成发光元件LD的对准之后，第二线L2可以与像素PXL的第二电极ELT2和/或第一中间电极IET1分离。在该工艺期间，可以形成第二导电图案CDP2。
第二导电图案CDP2中的每一个的一端可以连接到第二线L2，并且可以向相邻像素PXL(例如，第一像素行和/或最后一个像素行的像素PXL)的第二电极ELT2或第一中间电极IET1延伸。第二导电图案CDP2中的每一个的另一端可以在位于相邻像素PXL周围的至少一个开口区域OPA中断开和浮置。
第三线L3可以不连接到像素PXL以及第一电力线PL1和第二电力线PL2。也就是说，第三线L3可以与像素PXL以及第一电力线PL1和第二电力线PL2分离。
在实施方式中，第三线L3可以连接到第三焊盘P3以接收当驱动显示设备DD时施加到第三焊盘P3的第二电源电压VSS。然而，本公开不限于此。例如，在另一实施方式中，第三线L3可以通过第三焊盘P3接收第一电源电压VDD，或者可以接收与第一电源电压VDD和第二电源电压VSS的电平不同的电平的第三电源电压。在另一实施方式中，第三线L3可以不连接到焊盘部分PA并且可以是浮置的。
此外，第三线L3可以连接到设置在母板上的第一对准焊盘，以在制造显示设备DD的步骤期间(例如，在每个发光区域EA中对准发光元件LD的步骤期间)将施加到第一对准焊盘的第一对准信号传输到像素PXL的第一电极ELT1和/或第二中间电极IET2。为此，第三线L3可以首先形成为一体或非一体地连接到像素PXL的第一电极ELT1和/或第二中间电极IET2，并且在完成发光元件LD的对准之后，第三线L3可以与像素PXL的第一电极ELT1和/或第二中间电极IET2分离。在该工艺期间，可以形成第一导电图案CDP1。
第一导电图案CDP1中的每一个的一端可以连接到第三线L3，并且可以向相邻像素PXL(例如，第一像素行和/或最后一个像素行的像素PXL)的第一电极ELT1或第二中间电极IET2延伸。第一导电图案CDP1中的每一个的另一端可以在位于相邻像素PXL周围的至少一个开口区域OPA中断开和浮置。
在实施方式中，第三线L3可以布置在总线BLI的最外侧上。例如，第三线L3可以布置在显示面板PNL的边缘区域中，以围绕显示区域DA的至少一个区域以及第一线L1和第二线L2。在这种情况下，第三线L3也可以在显示设备DD中形成保护环(或屏蔽线)。
在一些实施方式中，第一线L1、第二线L2和第三线L3中的至少一个可以具有闭环(或闭合曲线)形状。例如，第一线L1、第二线L2和第三线L3中的每一个可以具有围绕显示区域DA的所有边缘的闭环(或闭合曲线)形状。例如，第一线L1、第二线L2和第三线L3中的每一个可以具有在显示区域DA和焊盘部分PA之间的第一区域(或第一部分)AR1(例如，下区域)、与第一区域AR1面对(或相对)且显示区域DA插置在其之间的第二区域(或第二部分)AR2(例如，上区域)、布置在显示区域DA的一侧上并且将第一区域AR1连接到第二区域AR2的第三区域(或第三部分)AR3(例如，左区域)以及与第三区域AR3面对(或相对)且显示区域DA插置在其之间并且将第一区域AR1连接到第二区域AR2的第四区域(或第四部分)AR4(例如，右区域)。
在第一线L1和第二线L2具有闭环形状的情况下，可以减小或最小化第一电源电压VDD和第二电源电压VSS的电压降。此外，通过将第一线L1和第二线L2分别连接到第一电力线PL1和第二电力线PL2的两端，可以在两个方向上提供第一电源电压VDD和第二电源电压VSS。因此，可以防止或减小由于第一电源电压VDD和第二电源电压VSS的电压降而引起的像素PXL的亮度偏差。
此外，在第二线L2具有闭环形状的情况下，在制造显示设备DD的步骤期间，具体地，在每个发光区域EA中对准发光元件LD的步骤期间，第二对准信号可以稳定地施加到像素PXL的第一电极ELT1和第二电极ELT2和/或中间电极IET。
在第三线L3具有闭环形状的情况下，可以有效地保护像素PXL以及第一线L1和第二线L2不受静电影响。
焊盘部分PA可以布置在非显示区域NDA的一个区域中，并且可以包括用于提供(或传输)驱动电源电压和信号的多个焊盘，驱动电源电压和信号用于驱动设置在显示面板PNL中的像素PXL和/或嵌入式电路单元。例如，焊盘部分PA可以包括用于传输控制信号的控制焊盘CPA、用于传输数据信号(或图像数据)的数据焊盘DPA以及用于传输驱动电源电压的电力焊盘PPA。
在本公开的实施方式中，电力焊盘PPA可以包括分别连接到第一线L1和第二线L2的第一焊盘P1和第二焊盘P2，并且还可以选择性地包括连接到第三线L3的第三焊盘P3。当驱动显示设备DD时，第一焊盘P1可以接收第一电源电压VDD，并且第二焊盘P2和第三焊盘P3可以接收第二电源电压VSS。然而，第三焊盘P3的存在或缺失以及施加到第三焊盘P3的电源电压可以根据实施方式而变化。
图4至图7是示出根据本公开的实施方式的显示设备DD的平面图。例如，图4至图7示出根据本公开的一些实施方式的设置在显示设备DD中的显示面板PNL，并且示出与图3的实施方式不同地修改的实施方式。
参考图4至图7，第一线L1、第二线L2和第三线L3中的至少一个可以具有开环形状。在这种情况下，第一线L1、第二线L2和第三线L3中的至少一个可以仅部分地围绕显示区域DA。
参考图4，第一线L1、第二线L2和第三线L3中的每一个可以具有左开环形状或右开环形状以具有或“C”形状。例如，第一线L1、第二线L2和第三线L3中的每一个可以包括图3的第一区域AR1、第二区域AR2和第三区域AR3，并且可以不包括第四区域AR4。
参考图5，第一线L1、第二线L2和第三线L3中的每一个可以具有左开环形状或右开环形状，并且第一线L1、第二线L2和第三线L3中的至少一个总线BLI可以在与其它总线BLI不同的方向上开口。例如，第一线L1和第三线L3中的每一个可以包括图3的第一区域AR1、第二区域AR2和第三区域AR3，并且具有其中不包括第四区域AR4的左开环形状，并且第二线L2可以包括图3的第一区域AR1、第二区域AR2和第四区域AR4，并且具有其中不包括第三区域AR3的右开环形状。
参考图6，第一线L1、第二线L2和第三线L3中的至少一个总线BLI可以具有左开环形状或右开环形状，并且其它总线BLI可以具有闭环形状。例如，第一线L1和第二线L2分别具有右开环形状和左开环形状，并且第三线L3可以具有围绕第一线L1和第二线L2的闭环形状。在另一实施方式中，第一线L1和第二线L2可以具有在相同的方向上开口的开环形状(例如，左开环形状或右开环形状)，并且第三线L3可以具有围绕第一线L1和第二线L2的闭环形状。在另一实施方式中，第一线L1和第二线L2中的至少一个可以具有闭环形状，并且第三线L3可以具有开环形状。
根据图4至图6的实施方式，在对准发光元件LD的步骤期间，第一对准信号和第二对准信号可以通过第二线L2和第三线L3双向传输到像素PXL。此外，当驱动显示设备DD时，第一电源电压VDD和第二电源电压VSS可以通过第一线L1和第二线L2双向地提供给像素PXL。因此，可以减小或防止第一对准信号和第二对准信号以及第一电源电压VDD和第二电源电压VSS的电压降。
参考图7，第一线L1可以仅包括第一区域AR1，并且可以不包括第二区域AR2、第三区域AR3和第四区域AR4。例如，第一线L1可以仅布置在显示区域DA的下区域中，并且可以不布置在显示区域DA的上区域、左区域和右区域中。
第二线L2可以仅包括第一区域AR1和第二区域AR2，并且可以不包括第三区域AR3和第四区域AR4。例如，第二线L2可以仅布置在显示区域DA的上区域和下区域中，并且可以不布置在显示区域DA的左区域和右区域中。
第三线L3可以仅包括第二区域AR2，并且可以不包括第一区域AR1、第三区域AR3和第四区域AR4。例如，第三线L3可以仅布置在显示区域DA的上区域中，并且可以不布置在显示区域DA的下区域、左区域和右区域中。在实施方式中，显示设备DD可以包括连接到第三线L3的至少一个焊盘和/或线以向第三线L3提供偏置电压(例如，设定或预定的偏置电压)。在另一实施方式中，第三线L3可以浮置以电隔离。
在这种情况下，在对准发光元件LD的步骤期间，第一对准信号和第二对准信号可以通过第二线L2和第三线L3在一个方向上提供给像素PXL。此外，当驱动显示设备DD时，第一电源电压VDD和第二电源电压VSS可以通过第一线L1和第二线L2在一个方向上提供给像素PXL。
图8是示出根据本公开的实施方式的显示设备DD的平面图。
参考图3至图8，显示设备DD还可以包括通过焊盘部分PA连接到显示面板PNL的电路板FPC。电路板FPC可以是柔性电路板，但不限于此。
驱动电路DIC可以安装在电路板FPC(或连接到其的另一个电路板)上。驱动电路DIC可以产生用于驱动像素PXL的各种驱动信号和/或电源电压。为此，驱动电路DIC可以包括用于向像素PXL提供扫描信号(或栅极信号)和/或其它控制信号的扫描驱动器、用于向像素PXL提供每帧的数据信号的数据驱动器、用于控制扫描驱动器和数据驱动器的操作的时序控制器以及用于向像素PXL提供第一电源电压VDD和第二电源电压VSS的电源中的至少一个。
在实施方式中，显示面板PNL还可以包括连接到第二线L2的第三导电图案CDP3和连接到第三线L3的第四导电图案CDP4。类似地，根据图3至图7的实施方式的显示面板PNL中的每一个也可以选择性地包括第三导电图案CDP3和第四导电图案CDP4。
在制造显示设备DD的步骤期间，例如，在每个发光区域EA中对准发光元件LD的步骤期间，第三导电图案CDP3和第四导电图案CDP4可以将设置在母板中的第一对准焊盘和第二对准焊盘分别连接到第二线L2和第三线L3。在将形成在母板上的各个单元分离成各个显示面板PNL的步骤期间，第三导电图案CDP3和第四导电图案CDP4可以与第一对准焊盘和第二对准焊盘分离，并且在该工艺期间，每端可以浮置。然而，本公开不限于此。例如，在另一实施方式中，在制造显示设备DD的步骤期间，可以去除第三导电图案CDP3和/或第四导电图案CDP4。在另一实施方式中，第三导电图案CDP3和/或第四导电图案CDP4的一端可以不是浮置的，并且还可以连接到电路元件、电极、线和/或焊盘(例如，设定或预定的电路元件、电极、线和/或焊盘)。
图9是示出根据本公开的实施方式的像素PXL的电路图。例如，图9示出了包括含有两个串联级的发光单元EMU的像素PXL的实施方式。然而，发光单元EMU的结构可以根据实施方式而各种改变。
根据所描述的实施方式，图9中所示的像素PXL可以是设置在根据图3至图8的实施方式中的至少一个的显示面板PNL中的第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3中的一个。此外，第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3可以具有彼此基本上相同的结构或类似的结构。
参考图9，像素PXL可以包括用于产生具有与数据信号对应的亮度的光的发光单元EMU。此外，像素PXL还可以包括用于驱动发光单元EMU的像素电路PXC。
像素电路PXC可以连接在第一电源电压VDD和发光单元EMU之间。此外，像素电路PXC可以连接到像素PXL的扫描线SL和数据线DL，以响应于分别从扫描线SL和数据线DL提供的扫描信号和数据信号来控制发光单元EMU的操作。此外，像素电路PXC还可以选择性地连接到感测信号线SSL和感测线SENL。在实施方式中，可以通过感测线SENL检测每个像素PXL的特性信息，并且初始化电源电压可以通过感测线SENL传输到每个像素PXL。也就是说，感测线SENL可以是初始化电力线IPL。
像素电路PXC可以包括至少一个晶体管和电容器。例如，像素电路PXC可以包括第一晶体管M1、第二晶体管M2、第三晶体管M3和存储电容器Cst。
第一晶体管M1连接在第一电源电压VDD和发光单元EMU的第一电极ELT1之间。此外，第一晶体管M1的栅电极连接到第一节点N1。第一晶体管M1响应于第一节点N1处的电压来控制提供给发光单元EMU的驱动电流。也就是说，第一晶体管M1可以是控制像素PXL的驱动电流的驱动晶体管。
在实施方式中，第一晶体管M1可以选择性地包括底部金属层BML(也称为“底部金属电极”、“底部电极”或“底部光阻挡层”)。第一晶体管M1的栅电极和底部金属层BML可以通过插置在其之间的绝缘层而彼此重叠。
在其中第一晶体管M1包括底部金属层BML的实施方式中，当驱动像素PXL时，通过向第一晶体管M1的底部金属层BML施加反向偏置电压，可以使用反向偏置技术(或同步技术)在负方向上或正方向上移动第一晶体管M1的阈值电压。例如，通过将底部金属层BML连接到第一晶体管M1的一个电极(例如，源电极)以应用源-漏技术(source-sinktechnology)，第一晶体管M1的阈值电压可以在负方向上或正方向上移动。此外，当底部金属层BML布置在构成第一晶体管M1的沟道的半导体层之下时，底部金属层BML用作遮光图案以使第一晶体管M1的操作特性稳定。然而，底部金属层BML的功能和利用方法不限于此。
第二晶体管M2连接在数据线DL和第一节点N1之间。此外，第二晶体管M2的栅电极连接到扫描线SL。当栅极导通电压(例如，高电平电压)的扫描信号从扫描线SL提供到第二晶体管M2的栅电极时，第二晶体管M2导通以将数据线DL电连接到第一节点N1。
在每个帧周期期间，相应帧的数据信号提供给数据线DL，并且数据信号通过在栅极导通电压的扫描信号提供给第二晶体管M2的栅电极的周期期间导通的第二晶体管M2传输给第一节点N1。也就是说，第二晶体管M2可以是用于将每个数据信号传输到像素PXL的开关晶体管。
存储电容器Cst的一个电极连接到第一节点N1，并且另一个电极连接到第一晶体管M1的第二电极。存储电容器Cst充入与在每个帧周期期间提供给第一节点N1的数据信号对应的电压(或保持充电)。
第三晶体管M3连接在发光单元EMU的第一电极ELT1(或第一晶体管M1的第二电极)和感测线SENL之间。此外，第三晶体管M3的栅电极连接到感测信号线SSL。第三晶体管M3可以响应于在感测周期(例如，设定或预定的感测周期)期间提供给感测信号线SSL的感测信号，将施加到发光单元EMU的第一电极ELT1的电压传输到感测线SENL。通过感测线SENL传输的电压可以提供给外部电路(例如，时序控制器)，并且外部电路可以基于所提供的电压提取每个像素PXL的特性信息(例如，第一晶体管M1的阈值电压等)。所提取的特性信息可以用于转换图像数据，从而可以补偿像素PXL之间的特性偏差。
图9将像素电路PXC中所包括的所有晶体管(例如，第一晶体管M1、第二晶体管M2和第三晶体管M3)示出为N型晶体管，但本公开限于此。也就是说，第一晶体管M1、第二晶体管M2和第三晶体管M3中的至少一个也可以改变为至少一个P型晶体管。
此外，像素PXL的结构和驱动方法可以各种改变。例如，除了图9中所示的实施方式之外，像素电路PXC可以由具有各种结构和/或驱动方法的像素电路构成。
例如，像素电路PXC可以不包括第三晶体管M3。在一些实施方式中，像素电路PXC还可以包括其它电路元件，诸如用于补偿第一晶体管M1的阈值电压等的补偿晶体管、用于初始化第一节点N1和/或发光单元EMU的第一电极ELT1的电压的初始化晶体管、用于控制其中向发光单元EMU提供驱动电流的周期的光发射控制晶体管和/或用于提升第一节点N1的电压的升压电容器。
在另一实施方式中，当像素PXL是无源发光显示设备的像素时，可以省略像素电路PXC。在这种情况下，发光单元EMU可以直接连接到扫描线SL、数据线DL、第一电力线PL1、第二电力线PL2和/或其它信号线或电力线。
发光单元EMU可以包括第一电极ELT1、第二电极ELT2以及连接在第一电极ELT1和第二电极ELT2之间的至少一个发光元件LD。例如，发光单元EMU可以包括经由像素电路PXC和第一电力线PL1连接到第一电源电压VDD的第一电极ELT1(也称为“第一像素电极”或“第一对准电极”)、经由第二电力线PL2连接到第二电源电压VSS的第二电极ELT2(也称为“第二像素电极”或“第二对准电极”)以及连接在第一电极ELT1和第二电极ELT2之间的多个发光元件LD。
第一电源电压VDD和第二电源电压VSS可以具有不同的电势，使得发光元件LD发光。例如，第一电源电压VDD可以是高电势的像素电源电压，并且第二电源电压VSS可以是比第一电源电压VDD低发光元件LD的阈值电压或更高电压的低电势的像素电源电压。
在实施方式中，发光单元EMU可以包括在相同的方向上并联连接在第一电极ELT1和第二电极ELT2之间的多个发光元件LD。例如，每个发光元件LD可以具有通过第一电极ELT1和/或像素电路PXC和第一电力线PL1连接到第一电源电压VDD的第一端部分EP1(例如，P型端部分)以及通过第二电极ELT2和第二电力线PL2连接到第二电源电压VSS的第二端部分EP2(例如，N型端部分)。也就是说，发光元件LD可以在正向方向上并联连接在第一电极ELT1和第二电极ELT2之间。
在正向方向上连接在第一电源电压VDD和第二电源电压VSS之间的每个发光元件LD可以构成有效光源中的每一个。此外，有效光源可以构成像素PXL的发光单元EMU。
发光元件LD的第一端部分EP1可以通过发光单元EMU的第一电极ELT1等连接到像素电路PXC，并且可以通过像素电路PXC和第一电力线PL1连接到第一电源电压VDD。此外，发光元件LD的第二端部分EP2可以通过第二电极ELT2、第二电力线PL2等公共连接到第二电源电压VSS。
在实施方式中，发光单元EMU可以具有包括至少两个串联级的串联结构或串联-并联结构。例如，发光单元EMU可以包括设置成两个串联级的发光元件LD。在这种情况下，发光单元EMU可以包括连接在第一电极ELT1和第二电极ELT2之间的至少一个中间电极IET。在实施方式中，中间电极IET可以包括彼此一体或非一体连接的第一中间电极IET1和第二中间电极IET2。第一中间电极IET1和第二中间电极IET2可以电形成一个中间电极IET。
第一串联级可以包括第一电极ELT1、第一中间电极IET1和在正向方向上彼此连接在第一电极ELT1和第一中间电极IET1之间的至少一个第一发光元件LD1。第一电极ELT1可以是第一串联级的阳极电极AE1(也称为“第一阳极电极”)。第一中间电极IET1可以是第一串联级的阴极电极CE1(也称为“第一阴极电极”)。第一发光元件LD1的第一端部分EP1(例如，P型端部分)可以连接到第一电极ELT1，并且第一发光元件LD1的第二端部分EP2(例如，N型端部分)可以连接到第一中间电极IET1。
第二串联级可以包括第二中间电极IET2、第二电极ELT2以及在正向方向上连接在第二中间电极IET2和第二电极ELT2之间的至少一个第二发光元件LD2。第二中间电极IET2可以是第二串联级的阳极电极AE2(也称为“第二阳极电极”)。第二电极ELT2可以是第二串联级的阴极电极CE2(也称为“第二阴极电极”)。第二发光元件LD2的第一端部分EP1(例如，P型端部分)可以连接到第二中间电极IET2，并且第二发光元件LD2的第二端部分EP2(例如，N型端部分)可以连接到第二电极ELT2。
在一些实施方式中，构成每个发光单元EMU的串联级的数量可以根据实施方式而各种改变。例如，发光单元EMU可以包括设置成三个串联级或更多个串联级的多个发光元件LD。
当发光单元EMU由具有相同特性(例如，相同尺寸和/或相同数量)的发光元件LD构成时，其中发光元件LD中的每一个是有效光源，在其中发光元件LD以串联结构或串联-并联结构连接的情况下，可以提高或改善电力效率。此外，在其中发光元件LD以串联结构或串联-并联结构连接的像素PXL中，即使在串联级中的一些处出现短路缺陷等时，也可以通过其他串联级的发光元件LD呈现一定程度的亮度，并且因此可以降低像素PXL的暗点缺陷的可能性。
尽管图9示出了其中发光元件LD以串联-并联结构连接的实施方式，但是本公开不限于此。例如，在另一实施方式中，构成每个像素PXL的发光单元EMU的发光元件LD也可以仅彼此并联或串联连接。
在正向方向上连接在第一电源电压VDD和第二电源电压VSS之间的发光元件LD中的每一个可以构成有效光源中的每一个。此外，有效光源可以构成像素PXL的发光单元EMU。
当通过相应的像素电路PXC提供驱动电流时，发光元件LD可以发射具有与驱动电流对应的亮度的光。例如，在每个帧周期期间，像素电路PXC可以向发光单元EMU提供与待在相应帧中呈现的灰度值对应的驱动电流。因此，当发光元件LD发射具有与驱动电流对应的亮度的光时，发光单元EMU可以呈现与驱动电流对应的亮度。
在实施方式中，除了构成相应有效光源的发光元件LD之外，发光单元EMU还可以包括至少一个无效光源。例如，布置在相反方向上或具有至少一个浮置的端部分的一个或多个无效发光元件可以进一步连接到至少一个串联级。即使在第一电极ELT1和第二电极ELT2之间施加正向驱动电压时，无效发光元件也保持非激活状态，从而保持基本上非光发射状态。
图10是示出根据本公开的实施方式的显示设备DD的像素电路区域PXCA的平面图，并且图11是示出根据本公开的实施方式的显示设备DD的发光区域EA的平面图。图10和图11集中于其中布置有一个像素单元PXU的单元像素区域PUA示出了像素电路区域PXCA和发光区域EA的示例性结构。图12和图13示出了沿着图10和图11的线II-II'截取的截面的不同实施方式。当与图12的实施方式相比时，图13的实施方式还包括堤图案BNP。
在图10至图13中，每个电极和每个绝缘层各自示出为单层，但本公开不限于此。例如，每个电极或每个绝缘层可以由单层或多层组成。
在描述本公开的实施方式时，“形成和/或设置在相同的层中”是指在相同的工艺中形成，并且“形成和/或设置在不同的层中”是指在不同的工艺中形成。
在图10至图13中，第一方向DR1可以是水平方向(或行方向)，并且第二方向DR2可以是竖直方向(或列方向)，但本公开不限于此。此外，第三方向DR3可以是与第一方向DR1和第二方向DR2交叉(例如，正交)的方向。例如，第三方向DR3可以是显示面板PNL的厚度方向或高度方向。
参考图1至图13，每个像素单元PXU可以包括第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3。第一颜色像素PXL1可以包括第一像素电路PXC1和第一发光单元EMU1，并且第二颜色像素PXL2可以包括第二像素电路PXC2和第二发光单元EMU2。第三颜色像素PXL3可以包括第三像素电路PXC3和第三发光单元EMU3。
像素单元PXU可以包括布置成在基础层BSL上彼此重叠的像素电路层PCL和发光元件层DPL。例如，像素电路层PCL可以形成在基础层BSL的一个表面上，并且发光元件层DPL可以形成在像素电路层PCL上。
基础层BSL可以是刚性衬底或柔性衬底。应用到基础层BSL的材料可以对制造显示设备的工艺期间的高处理温度具有抗性(或耐热性)。
刚性衬底可以是例如玻璃衬底、石英衬底、玻璃陶瓷衬底和结晶玻璃衬底中的一种。柔性衬底可以是包括聚合物有机材料的膜衬底和塑料衬底中的一种。例如，柔性衬底可以包括聚苯乙烯、聚乙烯醇、聚甲基丙烯酸甲酯、聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯、三乙酸纤维素和乙酸丙酸纤维素中的至少一种。
包括多个绝缘层和多个导电层的像素电路层PCL以及发光元件层DPL可以布置在基础层BSL上。像素电路层PCL和发光元件层DPL的绝缘层可以包括例如依次设置在基础层BSL上的缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD、钝化层PSV以及第一绝缘层INS1至第三绝缘层INS3。导电层可以设置和/或形成在上述绝缘层之间。导电层可以包括例如设置在基础层BSL上的第一导电层、设置在栅极绝缘层GI上的第二导电层、设置在层间绝缘层ILD上的第三导电层、设置在钝化层PSV上的第四导电层以及设置在第二绝缘层INS2上的第五导电层。然而，设置在基础层BSL上的绝缘层和导电层不限于上述实施方式，并且在一些实施方式中，除了绝缘层和导电层之外的其它绝缘层和其它导电层也可以设置在基础层BSL之上。
像素电路层PCL可以包括第一像素电路区域PXCA1、第二像素电路区域PXCA2和第三像素电路区域PXCA3，它们在每个单元像素区域PUA中依次布置在第二方向DR2上。第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3可以分别形成在第一像素电路区域PXCA1、第二像素电路区域PXCA2和第三像素电路区域PXCA3中。
此外，像素电路层PCL可以包括连接到每个像素单元PXU的线部分。线部分可以包括向每个像素单元PXU传输信号或电源电压(例如，设定或预定的信号或电源电压)的信号线和电力线。信号线可以包括每行的扫描线SL和感测信号线SSL以及每个像素单元列的数据线DL1至DL3和感测线SENL/IPL。电力线可以包括第一电力线PL1和第二电力线PL2。在实施方式中，至少一个第一电力线PL1和至少一个第二电力线PL2可以形成在每个像素单元列中。
扫描线SL可以在第一方向DR1上延伸。扫描信号可以施加到扫描线SL。至少一个扫描线SL可以布置在每个像素行中。扫描线SL可以是设置在层间绝缘层ILD上的第三导电层。第三导电层可以由选自铜(Cu)、钼(Mo)、钨(W)、铝钕(AlNd)、钛(Ti)、铝(Al)、银(Ag)的单个材料或混合物以及其合金形成的单层构成，或者可以由诸如钼(Mo)、钛(Ti)、铜(Cu)、铝(Al)和银(Ag)的低电阻材料的双层结构或多层结构构成以降低线电阻。
层间绝缘层ILD可以是包括无机材料的无机绝缘膜。例如，层间绝缘层ILD可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。然而，层间绝缘层ILD的材料不限于上述实施方式。在一些实施方式中，层间绝缘层ILD也可以由包括有机材料的有机绝缘膜形成。层间绝缘层ILD可以设置为单层，但是也可以设置为至少双层的多层。
数据线DL1至DL3可以包括第一数据线DL1、第二数据线DL2和第三数据线DL3，第一数据线DL1、第二数据线DL2和第三数据线DL3在第一方向DR1上彼此隔开并且在与第一方向DR1不同(例如，交叉)的第二方向DR2上延伸。相应的数据信号可以施加到第一数据线DL1至第三数据线DL3中的每一个。第一数据线DL1可以电连接到第一颜色像素PXL1的第二晶体管M2，第二数据线DL2可以电连接到第二颜色像素PXL2的第二晶体管M2，并且第三数据线DL3可以电连接到第三颜色像素PXL3的第二晶体管M2。第一数据线DL1至第三数据线DL3可以是设置在基础层BSL上的第一导电层。第一导电层可以包括与第三导电层相同的材料，或者可以包括从作为第一导电层的组成材料讨论的材料中选择的一种或多种材料。
感测信号线SSL可以在第一方向DR1上延伸以与扫描线SL隔开。控制信号可以施加到感测信号线SSL。感测信号线SSL可以设置和/或形成在与扫描线SL相同的层上。例如，感测信号线SSL可以是设置在层间绝缘层ILD上的第三导电层。
第一电力线PL1可以在第二方向DR2上延伸。第一电力线PL1可以是设置和/或形成在基础层BSL上的第一导电层。第一电力线PL1可以设置在与第一数据线DL1至第三数据线DL3相同的层上，并且当在平面中观察时，第一电力线PL1可以与第一数据线DL1至第三数据线DL3隔开。第一电源电压VDD可以施加到第一电力线PL1。
在实施方式中，连接到第一电力线PL1并与第一电力线PL1交叉的第一子电力线SPL1可以进一步布置在显示区域DA中。
第一子电力线SPL1可以在第一方向DR1上延伸。第一子电力线SPL1可以是设置和/或形成在层间绝缘层ILD上的第三导电层。第一子电力线SPL1可以设置在与感测信号线SSL相同的层上，并且当在平面中观察时，第一子电力线SPL1可以与感测信号线SSL隔开。
第一电力线PL1和第一子电力线SPL1可以通过相应的接触孔CH彼此电连接。例如，第一电力线PL1和第一子电力线SPL1可以通过依次穿过缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH彼此电连接。在这种情况下，第一电源电压VDD可以通过网型线提供给像素PXL。
在本公开的实施方式中，第一电力线PL1可以与第一发光区域EA1至第三发光区域EA3中的至少一个发光区域EA重叠。例如，第一电力线PL1可以与每个单元像素列中的第一发光区域EA1重叠。
在一些实施方式中，在制造显示设备DD的步骤期间(例如，在发光元件LD的对准步骤期间)，第一电力线PL1可以保持浮置状态。为此，在本公开的实施方式中，连接至第一电力线PL1的总线BLI(例如，图3至图8的第一线L1)与用于对准发光元件LD的总线BLI(例如，图3至图8的第二线L2和第三线L3)分开形成。因此，即使当第一电力线PL1与至少一个发光区域EA重叠时，也可以防止或减小对发光元件LD的对准的影响。
即，在本公开的实施方式中，对准信号不施加到第一电力线PL1，并且因此，即使当第一电力线PL1布置成与至少一个发光区域EA重叠时，也可以防止发光元件LD的对准特性由于第一电力线PL1而降低。根据上述实施方式，发光区域EA不需要设计成避开第一电力线PL1，并且因此，防止了由于第一电力线PL1而限制(或减小)发光区域EA的区域。此外，在对准发光元件LD的步骤期间，第一电力线PL1保持浮置状态，并且因此，可以防止或减少由于第一电力线PL1而导致的发光元件LD与相应的发光元件布置区域(例如，预定的发光元件布置区域)的分离。
因此，通过充分获得发光区域EA中的每一个的体积量(或容积率)，大量的发光元件LD可以提供给每个发光区域EA，并且发光元件LD可以在对准电极ELT之间稳定地对准。根据本公开的所描述的实施方式，可以向每个发光区域EA提供足够数量的发光元件LD，并且可以增加所提供的发光元件LD的利用率和对准程度。因此，可以改善每个像素PXL的光发射特性。
此外，在对准发光元件LD的步骤期间，不必形成用于屏蔽第一电力线PL1的影响(例如，由第一电力线PL1另外形成的电场)的单独屏蔽层。因此，可以减少用于制造显示面板PNL(具体地，像素PXL)的掩模，并且可以提高制造效率。
第二电力线PL2可以在第二方向DR2上延伸。第二电力线PL2可以是设置和/或形成在基础层BSL上的第一导电层。第二电力线PL2可以设置在与第一数据线DL1至第三数据线DL3以及第一电力线PL1相同的层上，并且当在平面中观察时，第二电力线PL2可以布置成与第一数据线DL1至第三数据线DL3以及第一电力线PL1隔开。第二电源电压VSS可以施加到第二电力线PL2。
在实施方式中，连接到第二电力线PL2以与第二电力线PL2交叉的第二子电力线SPL2可以进一步布置在显示区域DA中。
第二子电力线SPL2可以在第一方向DR1上延伸。第二子电力线SPL2可以是设置和/或形成在层间绝缘层ILD上的第三导电层。第二子电力线SPL2可以设置在与扫描线SL相同的层上，并且当在平面中观察时，第二子电力线SPL2可以布置成与扫描线SL隔开。
第二电力线PL2和第二子电力线SPL2可以通过相应的接触孔CH彼此电连接。例如，第二电力线PL2和第二子电力线SPL2可以通过依次穿过缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH彼此电连接。在这种情况下，第二电源电压VSS可以通过网型线提供给像素PXL。
在本公开的实施方式中，第二电力线PL2可以布置在非发光区域NEA中，以不与第一发光区域EA1至第三发光区域EA3重叠。例如，第二电力线PL2可以布置在单元像素区域PXU的至少一侧上，以不与第一发光区域EA1至第三发光区域EA3重叠。例如，第二电力线PL2可以位于第二非发光区域NEA2中，第二非发光区域NEA2位于每个单元像素区域PXU的两侧上。
类似地，第二子电力线SPL2也可以布置在非发光区域NEA中，以不与第一发光区域EA1至第三发光区域EA3重叠。例如，第二子电力线SPL2可以布置在位于第一发光区域EA1至第三发光区域EA3的上部分和/或下部分处的非发光区域NEA中。
在一些实施方式中，包括第一非发光区域NEA1和第二非发光区域NEA2的非发光区域NEA是由疏水性堤BNK覆盖的区域，并且发光元件LD不提供到非发光区域NEA。因此，在对准发光元件LD的步骤期间，即使当通过公共连接到对准电极ELT(或在分离成对准电极ELT之前的第二对准线)中的一些的第二电力线PL2和第二线L2提供第二对准信号时，也可以防止由于施加到第二电力线PL2的第二对准信号而导致的发光元件LD的分离。
也就是说，根据本公开的所描述的实施方式，第二电力线PL2由堤BNK覆盖，并且因此，第二电力线PL2和对准电极(例如，预定对准电极)(或第二对准线)可以共享任何一个总线BLI，例如，图3至图8的第二线L2。因此，可以减小或最小化非显示区域NDA。此外，通过防止或减小第二电力线PL2对发光元件LD的对准的影响，发光元件LD可以稳定地提供到对准电极ELT之间并在对准电极ELT之间对准。
感测线SENL/IPL可以在第二方向DR2上延伸，并且可以布置在第二电力线PL2和第一电力线PL1之间。感测线SENL/IPL可以通过第七连接线CNL7电连接到布置在第一像素电路区域PXCA1至第三像素电路区域PXCA3中的每一个中的一些组件，例如，第三晶体管M3。感测线SENL/IPL可以用于检测每个像素PXL的特性信息，并且可以用于向每个像素PXL施加初始化电源电压。感测线SENL/IPL可以是设置在基础层BSL上的第一导电层。感测线SENL/IPL可以设置和/或形成在与第一数据线DL1至第三数据线DL3以及第一电力线PL1和第二电力线PL2相同的层上。
第七连接线CNL7可以在第二方向DR2上延伸，并且当在平面中观察时，第七连接线CNL7可以与感测线SENL/IPL重叠。第七连接线CNL7可以通过相应的接触孔CH电连接到感测线SENL/IPL。例如，第七连接线CNL7可以通过依次穿过缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的至少两个接触孔CH电连接到感测线SENL/IPL。此外，第七连接线CNL7可以通过依次穿过栅极绝缘层GI和层间绝缘层ILD的相应接触孔CH电连接到布置在第一颜色像素PXL1至第三颜色像素PXL3中的每一个中的第三晶体管M3。例如，第七连接线CNL7可以通过依次穿过栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第一颜色像素PXL1的第三晶体管M3，第七连接线CNL7可以通过依次穿过栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第二颜色像素PXL2的第三晶体管M3，并且第七连接线CNL7可以通过依次穿过栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第三颜色像素PXL3的第三晶体管M3。
上述的第一电力线PL1和第二电力线PL2以及感测线SENL/IPL可以是公共提供给第一像素电路区域PXCA1至第三像素电路区域PXCA3的组件。
第一颜色像素PXL1至第三颜色像素PXL3可以各自包括像素电路层PCL，像素电路层PCL包括每个像素电路PXC。
第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3可以具有基本上相似的结构或相同的结构。为了方便起见，在下文中将代表性地描述第一颜色像素PXL1至第三颜色像素PXL3中的第一颜色像素PXL1，并且以下将简要描述第二颜色像素PXL2和第三颜色像素PXL3。
第一颜色像素PXL1可以设置在基础层BSL上，并且可以包括像素电路层PCL，像素电路层PCL包括像素电路PXC(例如，第一像素电路PXC1)。
像素电路层PCL可以包括缓冲层BFL、像素电路PXC和钝化层PSV。
缓冲层BFL可以设置在第一导电层上，并且可以防止杂质等扩散到像素电路PXC。缓冲层BFL可以是包括无机材料的无机绝缘膜。缓冲层BFL可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。缓冲层BFL可以设置为单层，但是也可以设置为至少双层的多层。当缓冲层BFL设置为多层时，每层可以由相同的材料或不同的材料形成。也可以根据基础层BSL的材料和工艺条件而省略缓冲层BFL。
第一像素电路PXC1可以包括设置在缓冲层BFL上的第一晶体管M1至第三晶体管M3以及第一存储电容器Cst1。
第一晶体管M1可以包括第一栅电极GE1、第一有源图案ACT1、第一源极区域SE1和第一漏极区域DE1。
第一栅电极GE1可以通过第二连接线CNL2连接到第二晶体管M2的第二源极区域SE2。第一栅电极GE1可以设置和/或形成在栅极绝缘层GI上。第一栅电极GE1可以是设置和/或形成在栅极绝缘层GI上的第二导电层。第二导电层可以由选自铜(Cu)、钼(Mo)、钨(W)、铝钕(AlNd)、钛(Ti)、铝(Al)、银(Ag)的单个材料或混合物以及其合金形成的单层构成，或者可以由诸如钼(Mo)、钛(Ti)、铜(Cu)、铝(Al)和银(Ag)的低电阻材料的双层结构或多层结构构成以降低线电阻。
栅极绝缘层GI可以包括与层间绝缘层ILD相同的材料，或者可以包括从作为层间绝缘层ILD的构成材料讨论的材料中选择的一种或多种材料。栅极绝缘层GI可以设置为单层，但是可以设置为至少双层的多层。
第二连接线CNL2可以是设置和/或形成在层间绝缘层ILD上的第三导电层。第二连接线CNL2的一端可以通过穿过层间绝缘层ILD的接触孔CH电连接到第一栅电极GE1。第二连接线CNL2的另一端可以通过依次穿过栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第二晶体管M2的第二源极区域SE2。
第一有源图案ACT1、第一源极区域SE1和第一漏极区域DE1可以是由多晶硅、非晶硅、氧化物半导体等形成的半导体图案。第一有源图案ACT1、第一源极区域SE1和第一漏极区域DE1可以各自由未掺杂杂质或掺杂杂质的半导体层形成。例如，第一源极区域SE1和第一漏极区域DE1可以各自由掺杂杂质的半导体层形成，并且第一有源图案ACT1可以由未掺杂杂质的半导体层形成。杂质可以包括例如n型杂质。
第一有源图案ACT1、第一源极区域SE1和第一漏极区域DE1可以设置和/或形成在缓冲层BFL上。
第一有源图案ACT1可以是与第一栅电极GE1重叠的区域，并且可以是第一晶体管M1的沟道区域。当第一有源图案ACT1形成为长的时，第一晶体管M1的沟道区域可以形成为长的。在这种情况下，可以加宽施加到第一晶体管M1的栅极电压(或栅极信号)的驱动范围。因此，可以精确地或仔细地控制从发光元件LD发射的光的灰度。
第一源极区域SE1可以连接(或接触)到第一有源图案ACT1的一端。此外，第一源极区域SE1可以通过穿过缓冲层BFL的接触孔CH电连接到第一底部金属层BML1。
第一底部金属层BML1可以是设置和/或形成在基础层BSL上的第一导电层。第一底部金属层BML1可以设置和/或形成在与第一数据线DL1至第三数据线DL3、第一电力线PL1和第二电力线PL2以及感测线SENL/IPL相同的层上。第一底部金属层BML1可以通过相应的接触孔CH电连接到第一晶体管M1的第一源极区域SE1。
第一漏极区域DE1可以连接(或接触)到第一有源图案ACT1的另一端。此外，第一漏极区域DE1可以通过第八连接线CNL8电连接到第一电力线PL1。
第八连接线CNL8的一端可以通过依次穿过栅极绝缘层GI和层间绝缘层ILD的接触孔CH连接到第一漏极区域DE1。此外，第八连接线CNL8的另一端可以通过依次穿过缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第一电力线PL1。第八连接线CNL8可以将第一漏极区域DE1电连接到第一电力线PL1。
第二晶体管M2可以包括第二栅电极GE2、第二有源图案ACT2、第二源极区域SE2和第二漏极区域DE2。
第二栅电极GE2可以在第二方向DR2上延伸，并且可以具有公共提供(或布置)到第一颜色像素PXL1至第三颜色像素PXL3的配置。第二栅电极GE2可以是设置和/或形成在栅极绝缘层GI上的第二导电层。第二栅电极GE2可以通过穿过层间绝缘层ILD的接触孔CH电连接到扫描线SL。因此，施加到扫描线SL的扫描信号可以传输到第二栅电极GE2。
尽管以上实施方式描述了第二栅电极GE2具有与扫描线SL不同(或非一体)的配置，以通过相应的接触孔CH电连接到扫描线SL，但是本公开不限于此。在一些实施方式中，第二栅电极GE2也可以设置成与扫描线SL一体。在这种情况下，第二栅电极GE2可以设置为扫描线SL的一部分，或者可以设置成从扫描线SL突出的形状。
第二有源图案ACT2、第二源极区域SE2和第二漏极区域DE2可以是由多晶硅、非晶硅、氧化物半导体等形成的半导体图案。第二有源图案ACT2、第二源极区域SE2和第二漏极区域DE2可以形成为未掺杂杂质或掺杂杂质的半导体层。例如，第二源极区域SE2和第二漏极区域DE2可以由掺杂杂质的半导体层形成，并且第二有源图案ACT2可以由未掺杂杂质的半导体层形成。杂质可以包括例如n型杂质。
第二有源图案ACT2、第二源极区域SE2和第二漏极区域DE2可以设置和/或形成在缓冲层BFL上。
第二有源图案ACT2可以是与第二栅电极GE2重叠的区域，并且可以是第二晶体管M2的沟道区域。
第二源极区域SE2可以连接(或接触)到第二有源图案ACT2的一端。此外，第二源极区域SE2可以通过第二连接线CNL2连接到第一晶体管M1的第一栅电极GE1。
第二漏极区域DE2可以连接(或接触)到第二有源图案ACT2的另一端。此外，第二漏极区域DE2可以通过第一连接线CNL1连接到第一数据线DL1。
第一连接线CNL1可以是设置和/或形成在层间绝缘层ILD上的第三导电层。第一连接线CNL1的一端可以通过依次穿过缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第一数据线DL1。第一连接线CNL1的另一端可以通过依次穿过栅极绝缘层GI和层间绝缘层ILD的接触孔CH连接到第二漏极区域DE2。第二漏极区域DE2和第一数据线DL1可以通过第一连接线CNL1彼此电连接。
第三晶体管M3可以包括第三栅电极GE3、第三有源图案ACT3、第三源极区域SE3和第三漏极区域DE3。
第三栅电极GE3可以在第二方向DR2上延伸，并且可以具有公共提供(或布置)到第一颜色像素PXL1至第三颜色像素PXL3的配置。第三栅电极GE3可以是设置和/或形成在栅极绝缘层GI上的第二导电层。第三栅电极GE3可以通过穿过层间绝缘层ILD的接触孔CH电连接到感测信号线SSL。因此，施加到感测信号线SSL的控制信号可以传输到第三栅电极GE3。
尽管以上实施方式描述了第三栅电极GE3具有与感测信号线SSL不同(或者非一体)的配置，以通过相应的接触孔CH电连接到感测信号线SSL，但是本公开不限于此。在一些实施方式中，第三栅电极GE3也可以设置成与感测信号线SSL一体。在这种情况下，第三栅电极GE3可以设置为感测信号线SSL的一部分，或者可以设置成从感测信号线SSL突出的形状。
第三有源图案ACT3、第三源极区域SE3和第三漏极区域DE3可以是由多晶硅、非晶硅、氧化物半导体等形成的半导体图案。第三有源图案ACT3、第三源极区域SE3和第三漏极区域DE3可以形成为未掺杂杂质或掺杂杂质的半导体层。例如，第三源极区域SE3和第三漏极区域DE3可以由掺杂杂质的半导体层形成，并且第三有源图案ACT3可以由未掺杂杂质的半导体层形成。杂质可以包括例如n型杂质。
第三有源图案ACT3、第三源极区域SE3和第三漏极区域DE3可以设置和/或形成在缓冲层BFL上。
第三有源图案ACT3可以是与第三栅电极GE3重叠的区域，并且可以是第三晶体管M3的沟道区域。
第三源极区域SE3可以连接(或接触)到第三有源图案ACT3的一端。此外，第三源极区域SE3可以通过穿过缓冲层BFL的接触孔CH电连接到第一底部金属层BML1。
第三漏极区域DE3可以连接(或接触)到第三有源图案ACT3的另一端。此外，第三漏极区域DE3可以通过第七连接线CNL7电连接到感测线SENL/IPL。
第一存储电容器Cst1可以包括第一下电极LE1和第一上电极UE1。这里，第一存储电容器Cst1可以是图9的存储电容器Cst。
第一下电极LE1可以设置成与第一栅电极GE1一体。当第一下电极LE1设置成与第一栅电极GE1一体时，第一下电极LE1可以是第一栅电极GE1的一个区域。
当在平面中观察时，第一上电极UE1布置成与第一下电极LE1重叠，并且可以具有比第一下电极LE1更大的面积(或尺寸)。当在平面中观察时，第一上电极UE1可以与第一源极区域SE1和第三源极区域SE3中的每一个重叠。第一上电极UE1可以是设置和/或形成在层间绝缘层ILD上的第三导电层。第一上电极UE1可以设置和/或形成在与扫描线SL、感测信号线SSL以及第一子电力线SPL1和第二子电力线SPL2相同的层上。在本公开的一个实施方式中，第一上电极UE1可以包括在第一方向DR1上延伸到相邻像素PXL中的每一个的单元像素区域PXU的第一桥接图案BRP1。第一桥接图案BRP1可以设置成与第一上电极UE1一体。在这种情况下，第一桥接图案BRP1可以是第一上电极UE1的一个区域(或部分)。
第一上电极UE1可以通过依次穿过缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第一底部金属层BML1。第一上电极UE1、第一晶体管M1的第一源极区域SE1和第三晶体管M3的第三源极区域SE3可以通过第一底部金属层BML1彼此连接。
第一晶体管M1至第三晶体管M3、第二存储电容器Cst2和第二底部金属层BML2可以布置在其中布置有第二颜色像素PXL2的第二像素电路区域PXCA2中。
第二颜色像素PXL2的第一晶体管M1可以包括第一栅电极GE1、第一有源图案ACT1、第一源极区域SE1和第一漏极区域DE1。
第一晶体管M1的第一漏极区域DE1可以通过第九连接线CNL9电连接到第一电力线PL1。
第九连接线CNL9可以是设置和/或形成在层间绝缘层ILD上的第三导电层。第九连接线CNL9可以通过依次穿过缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第一电力线PL1。此外，第九连接线CNL9可以通过依次穿过栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第一漏极区域DE1。
第二颜色像素PXL2的第二晶体管M2可以包括第二栅电极GE2、第二有源图案ACT2、第二源极区域SE2和第二漏极区域DE2。
第二晶体管M2的第二源极区域SE2可以通过第四连接线CNL4电连接到第二颜色像素PXL2的第一晶体管M1的第一栅电极GE1。
第四连接线CNL4可以是设置和/或形成在层间绝缘层ILD上的第三导电层。第四连接线CNL4的一端可以通过穿过层间绝缘层ILD的接触孔CH电连接到第一栅电极GE1。第四连接线CNL4的另一端可以通过依次穿过栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第二源极区域SE2。
第二颜色像素PXL2的第二晶体管M2的第二漏极区域DE2可以通过第三连接线CNL3电连接到第二数据线DL2。这里，第三连接线CNL3可以是设置和/或形成在层间绝缘层ILD上的第三导电层。第三连接线CNL3的一端可以通过依次穿过缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第二数据线DL2。第三连接线CNL3的另一端可以通过依次穿过栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第二漏极区域DE2。
第二存储电容器Cst2可以具有与第一颜色像素PXL1的第一存储电容器Cst1相同的结构。例如，第二存储电容器Cst可以包括第二下电极LE2和第二上电极UE2。第二下电极LE2可以是设置在栅极绝缘层GI上的第二导电层。第二下电极LE2可以设置成与第二颜色像素PXL2的第一晶体管M1的第一栅电极GE1一体。第二上电极UE2可以是设置在层间绝缘层ILD上的第三导电层，并且当在平面中观察时，第二上电极UE2可以与第二下电极LE2重叠。
第二底部金属层BML2可以设置和/或形成在与第一底部金属层BML1相同的层上。例如，第二底部金属层BML2可以是设置在基础层BSL上的第一导电层。第二底部金属层BML2可以电连接到第一源极区域SE1、第三源极区域SE3和第二上电极UE2。具体地，第二底部金属层BML2可以通过穿过缓冲层BFL的接触孔CH电连接到第一源极区域SE1和第三源极区域SE3中的每一个。此外，第二底部金属层BML2可以通过依次穿过缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第二上电极UE2。第一源极区域SE1和第三源极区域SE3以及第二上电极UE2可以通过第二底部金属层BML2彼此电连接。
第一晶体管M1至第三晶体管M3、第三存储电容器Cst3和第三底部金属层BML3可以布置在其中布置有第三颜色像素PXL3的第三像素电路区域PXCA3中。
第三颜色像素PXL3的第一晶体管M1可以包括第一栅电极GE1、第一有源图案ACT1、第一源极区域SE1和第一漏极区域DE1。
第一晶体管M1的第一漏极区域DE1可以通过第九连接线CNL9电连接到第一电力线PL1。第九连接线CNL9可以通过依次穿过缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第一电力线PL1。此外，第九连接线CNL9可以通过依次穿过栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第一漏极区域DE1。
第三颜色像素PXL3的第二晶体管M2可以包括第二栅电极GE2、第二有源图案ACT2、第二源极区域SE2和第二漏极区域DE2。
第三颜色像素PXL3的第二晶体管M2的第二源极区域SE2可以通过第六连接线CNL6电连接到第三颜色像素PXL3的第一晶体管M1的第一栅电极GE1。
第六连接线CNL6可以是设置和/或形成在层间绝缘层ILD上的第三导电层。第六连接线CNL6的一端可以通过穿过层间绝缘层ILD的接触孔CH电连接到第一栅电极GE1。第六连接线CNL6的另一端可以通过依次穿过栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第二源极区域SE2。
第三颜色像素PXL3的第二晶体管M2的第二漏极区域DE2可以通过第五连接线CNL5电连接到第三数据线DL3。这里，第五连接线CNL5可以是设置和/或形成在层间绝缘层ILD上的第三导电层。第五连接线CNL5的一端可以通过依次穿过缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第三数据线DL3。第五连接线CNL5的另一端可以通过依次穿过栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第二漏极区域DE2。
第三存储电容器Cst3可以包括第三下电极LE3和第三上电极UE3。
第三下电极LE3可以是设置在栅极绝缘层GI上的第二导电层。第三下电极LE3可以设置成与第三颜色像素PXL3的第一晶体管M1的第一栅电极GE1一体。
第三上电极UE3可以是设置在层间绝缘层ILD上的第三导电层，并且当在平面中观察时，第三上电极UE3可以与第三下电极LE3重叠。在本公开的一个实施方式中，第三上电极UE3可以包括在第一方向DR1上延伸到相邻像素PXL的单元像素区域PXU的第二桥接图案BRP2。第二桥接图案BRP2可以设置成与第三上电极UE3一体。在这种情况下，第二桥接图案BRP2可以是第三上电极UE3的一个区域(或部分)。
第三底部金属层BML3可以设置和/或形成在与第一底部金属层BML1和第二底部金属层BML2相同的层上。例如，第三底部金属层BML3可以是设置在基础层BSL上的第一导电层。第三底部金属层BML3可以电连接到第一源极区域SE1、第三源极区域SE3和第三上电极UE3。例如，第三底部金属层BML3可以通过穿过缓冲层BFL的接触孔CH电连接到第一源极区域SE1和第三源极区域SE3中的每一个。此外，第三底部金属层BML3可以通过依次穿过缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第三上电极UE3。第一源极区域SE1和第三源极区域SE3以及第三上电极UE3可以通过第三底部金属层BML3彼此电连接。
钝化层PSV可以设置和/或形成在扫描线SL、感测信号线SSL、第一子电力线SPL1和第二子电力线SPL2、第一连接线CNL1至第九连接线CNL9以及第一上电极UE1至第三上电极UE3之上。
钝化层PSV可以设置成包括有机绝缘膜、无机绝缘膜或布置在无机绝缘膜上的有机绝缘膜的形式。无机绝缘膜可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。有机绝缘膜可以包括例如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和苯并环丁烯树脂中的至少一种。
钝化层PSV可以包括第一接触孔CNT1和第二接触孔CNT2。第一接触孔CNT1可以暴露第一上电极UE1的一个区域(例如，第一桥接图案BRP1的一个区域)、第二上电极UE2的一个区域和第三上电极UE3的一个区域(例如，第二桥接图案BRP2的一个区域)中的每一个。第二接触孔CNT2可以暴露第二子电力线SPL2的一个区域、第二子电力线SPL2的另一区域和第二子电力线SPL2的另一区域中的每一个。在本公开的一个实施方式中，三个第一接触孔CNT1可以设置在每个像素单元PXU的单元像素区域PXU中，并且三个第二接触孔CNT2可以设置在单元像素区域PXU中。
发光元件层DPL可以布置在钝化层PSV上。发光元件层DPL可以包括在每个单元像素区域PUA中依次布置在第一方向DR1上的第一发光区域EA1、第二发光区域EA2和第三发光区域EA3。第一发光单元EMU1、第二发光单元EMU2和第三发光单元EMU3可以分别形成在第一发光区域EA1、第二发光区域EA2和第三发光区域EA3中。
尽管图10和图11示出了其中第一发光区域EA1、第二发光区域EA2和第三发光区域EA3在每个单元像素区域PUA布置成条形状的结构，但是本公开不限于此。例如，第一发光区域EA1、第二发光区域EA2和第三发光区域EA3也可以在每个单元像素区域PUA中交替地布置成德尔塔(delta)(Δ)形状等。在这种情况下，可以期望扩展布置在第一发光区域EA1、第二发光区域EA2和/或第三发光区域EA3中的每一个上的光转换层CCL(参见图14)(例如，具有设定或预定颜色的光转换层CCL)的宽度和/或滤色器CF(参见图14)的宽度。因此，可以增加像素PXL的孔径比。
堤BNK可以布置在第一发光区域EA1、第二发光区域EA2和第三发光区域EA3周围。例如，堤BNK可以布置在非发光区域NEA中，以围绕每个发光区域EA。非发光区域NEA可以是显示区域DA中的像素PXL的除发光区域EA以外的区域或部分。
发光元件层DPL可以包括堤BNK、对准电极ELT、发光元件LD、第一接触电极CNE1和第二接触电极CNE2、第二接触电极CNE2以及第一绝缘层INS1至第三绝缘层INS3。
堤BNK可以是用于限定(或划分)每个像素PXL的发光区域EA的结构，例如，像素限定层。在本公开的实施方式中，堤BNK可以位于第一发光区域EA1至第三发光区域EA3之间的第一非发光区域NEA1以及第一发光区域EA1至第三发光区域EA3的外边缘上的第二非发光区域NEA2中。在实施方式中，堤BNK可以在第二非发光区域NEA2中与每个第二电力线PL2(或第二电力线PL2的一个区域)重叠，以完全覆盖第二电力线PL2。
例如，第二电力线PL2可以位于每个单元像素区域PXU的两侧上的第二非发光区域NEA2中，并且第二非发光区域NEA2中的堤BNK可以具有足够的宽度以完全覆盖第二电力线PL2的上部分。例如，堤BNK可以在第一非发光区域NEA1中在第一方向DR1上具有第一宽度W1，并且可以在位于每个单元像素区域PXU的两侧上的第二非发光区域NEA2中在第一方向DR1上具有大于第一宽度W1的第二宽度W2。在实施方式中，当第二子电力线SPL2进一步布置在显示区域DA中时，堤BNK也可以布置成与第二子电力线SPL2重叠。因此，可以防止发光元件LD的对准受到第二电力线PL2的影响。
堤BNK可以配置用于限定在向每个像素PXL提供发光元件LD的工艺期间向其提供发光元件LD的每个发光区域的坝结构。例如，当第一发光区域EA1至第三发光区域EA3通过堤BNK分隔时，包括目标量和/或类型的发光元件的混合溶液(例如，发光元件墨水)可以引入到第一发光区域EA1至第三发光区域EA3中的每一个中。
在实施方式中，堤BNK可以构成为包括至少一种光阻挡材料和/或反射材料，从而能够防止相应像素PXL之间和相邻像素PXL之间的光泄漏。它可以防止缺陷。在另一实施方式中，堤BNK可以包括透明材料(或物质)，并且另一光阻挡层和/或反射层可以形成在堤BNK上。透明材料可以包括例如聚酰胺树脂、聚酰亚胺树脂等，但不限于此。
堤BNK可以包括分别对应于第一发光区域EA1至第三发光区域EA3的多个开口。例如，第一发光区域EA1至第三发光区域EA3可以由堤BNK的开口限定。
当堤BNK布置在非发光区域NEA中以围绕第一发光区域EA1至第三发光区域EA3时，可以通过仅在上述限定的区域中提供发光元件LD来在每个单元像素区域PUA中限定其中提供发光元件LD的区域，可以提高材料效率。此外，通过防止除限定区域之外的其它区域(例如，非发光区域NEA)，可以在每个发光区域EA中用作有效光源的发光元件LD的数量可以增加。例如，在将发光元件LD提供给每个像素PXL的步骤期间，防止将发光元件LD提供给不必要的区域，并且可以将发光元件LD有效地提供给第一发光区域EA1至第三发光区域EA3中的每一个。因此，可以防止不必要地提供发光元件LD，并且可以降低显示设备的制造成本。
此外，堤BNK可以包括用于暴露第一发光区域EA1至第三发光区域EA3中的对准电极ELT(或在分离成对准电极ELT之前的对准线)的开口。可以限定其中像素PXL的对准电极ELT通过开口分离的开口区域OPA。在实施方式中，开口可以布置在每个发光区域EA的上方和/或下方，但不限于此。
堤BNK可以设置和/或形成在第一绝缘层INS1上，但是本公开不限于此。在一些实施方式中，堤BNK也可以设置和/或形成在钝化层PSV上。
每个像素PXL的对准电极ELT(也称为“像素电极”)可以包括布置在每个发光区域EA中的第一电极ELT1和第二电极ELT2，并且还可以选择性地包括至少一个中间电极IET。例如，对准电极ELT可以包括第一电极ELT1、第二电极ELT2、第一中间电极IET1和第二中间电极IET2。在实施方式中，第一中间电极IET1和第二中间电极IET2可以形成为使第一电极ELT1插置在其之间，并且可以彼此隔开，并且可以通过第二接触电极CNE2彼此连接。
在实施方式中，第一电极ELT1可以形成第一串联级的阳极电极AE1，并且第一中间电极IET1可以形成第一串联级的阴极电极CE1。第二中间电极IET2可以一体地或非一体地连接到第一中间电极IET1，并且可以配置第二串联级的阳极电极AE2。第二电极ELT2可以配置第二串联级的阴极电极CE2。
在一些实施方式中，第二电极ELT2、第二中间电极IET2、第一电极ELT1和第一中间电极IET1可以在每个发光区域EA中沿着第一方向DR1依次布置，但是本公开不限于此。此外，每个对准电极ELT可以在每个发光区域EA中在第二方向DR2上延伸，但不限于此。每个对准电极ELT可以具有或者可以不具有曲率。例如，在本公开中，对准电极ELT的数量、对准电极ELT中的每一个的位置、形状、数量和/或相互布置结构可以根据实施方式而各种改变。对准电极ELT可以是设置和/或形成在钝化层PSV上的第四导电层。
对准电极ELT中的至少一个可以在相邻的开口区域OPA中断开。例如，第一电极ELT1、第一中间电极IET1和第二中间电极IET2中的每一个的两端可以在相应的发光区域EA上方和下方的开口区域OPA中断开，以与其它电极(例如，提供给第二方向DR2上的相邻像素PXL的对准电极ELT)分离。
对准电极ELT的其它电极可以在开口区域OPA中断开或不断开。例如，第二电极ELT2的两端可以通过在相应发光区域EA上方和下方的开口区域OPA中连接或在开口区域OPA中断开而与相邻像素PXL的第二电极ELT2连接或断开。
对准电极ELT可以布置成在每个发光区域EA中彼此隔开，并且发光元件LD可以布置在对准电极ELT之间。在实施方式中，构成每个串联级的一对对准电极ELT之间的间隔在发光区域EA中可以是均匀的，或者对于每个区域可以是不同的。例如，在图11的实施方式中，对准电极ELT以均匀的间隔布置，但是可以根据实施方式而变化。例如，在另一实施方式中，通过与其中待布置发光元件LD的区域(例如，设定或预定区域)对应地在接收不同的对准信号的对准电极ELT之间窄地形成间隔，发光元件LD可以聚集地布置在期望的区域中。
对准电极ELT可以由具有恒定反射率的材料形成，以使得从发光元件LD中的每一个发射的光在显示设备DD的图像显示方向(例如，正方向)上行进。例如，对准电极ELT可以由具有恒定反射率的导电材料(或物质)形成。导电材料(或物质)可以包括不透明金属，其适于在显示设备的图像显示方向上反射从发光元件LD发射的光。不透明金属可以包括例如银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)或其合金。在一些实施方式中，对准电极ELT可以包括透明导电材料(或物质)。透明导电材料(或物质)可以包括诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟镓锌(IGZO)或氧化铟锡锌(ITZO)的导电氧化物以及诸如聚(3,4-亚乙基二氧噻吩)(PEDOT)的导电聚合物。当对准电极ELT包括透明导电材料(或物质)时，也可以添加由不透明金属形成的另一导电层，以在显示设备的图像显示方向上反射从发光元件LD发射的光。然而，对准电极ELT的材料不限于上述材料。
此外，对准电极ELT中的每一个可以设置和/或形成为单层，但不限于此。在一些实施方式中，对准电极ELT中的每一个也可以设置和/或形成为其中金属、合金、导电氧化物和导电聚合物中的至少两种堆叠的多层结构。对准电极ELT中的每一个还可以形成为至少双层或更多层的多层，以减小或最小化当信号(或电压)传输到发光元件LD中的每一个的两个端部分时由于信号延迟而引起的失真。例如，对准电极ELT中的每一个也可以形成为其中氧化铟锡(ITO)、银(Ag)和氧化铟锡(ITO)依次堆叠的多层。
在第一发光区域EA1至第三发光区域EA3中的每一个中，第一电极ELT1可以通过钝化层PSV的第一接触孔CNT1电连接到相应像素电路层PCL的一部分。例如，第一发光区域EA1的第一电极ELT1可以通过作为钝化层PSV的三个第一接触孔CNT1中的一个的第一接触孔CNT1电连接到设置在第一像素电路区域PXCA1中的第一桥接图案BRP1。第二发光区域EA2的第一电极ELT1可以通过三个第一接触孔CNT1中的另一第一接触孔CNT1电连接到设置在第二像素电路区域PXCA2中的第二上电极UE2。第三发光区域EA3的第一电极ELT1可以通过三个第一接触孔CNT1中的另一第一接触孔CNT1电连接到设置在第三像素电路区域PXCA3中的第二桥接图案BRP2。如上所述，因为第一桥接图案BRP1是第一上电极UE1的一个区域(或部分)，所以第一发光区域EA1的第一电极ELT1可以电连接到第一上电极UE1。此外，因为第二桥接图案BRP2是第三上电极UE3的一个区域(或部分)，所以第三发光区域EA3的第一电极ELT1可以电连接到第三上电极UE3。
在第一发光区域EA1至第三发光区域EA3中的每一个中，第二电极ELT2可以通过钝化层PSV的第二接触孔CNT2电连接到相应像素电路层PCL的一部分。例如，第一发光区域EA1的第二电极ELT2可以通过钝化层PSV的三个第二接触孔CNT2中的一个电连接到与第一发光区域EA1对应的第二子电力线SPL2。第二发光区域EA2的第二电极ELT2可以通过三个第二接触孔CNT2中的另一第二接触孔CNT2电连接到与第二发光区域EA2对应的第二子电力线SPL2。第三发光区域EA3的第二电极ELT2可以通过三个第二接触孔CNT2中的另一第二接触孔CNT2电连接到与第三发光区域EA3对应的第二子电力线SPL2。
堤图案BNP(或者具有不平坦表面或开口的一体堤图案)可以选择性地布置在对准电极ELT中的每一个和钝化层PSV之间。例如，在实施方式中，如图12中所示，对准电极ELT可以形成在钝化层PSV上。在另一实施方式中，如图13中所示，堤图案BNP可以布置在钝化层PSV上，并且对准电极ELT可以形成在堤图案BNP上。
堤图案BNP可以位于每个像素单元PXU的发光区域EA中。例如，堤图案BNP可以位于第一发光区域EA1至第三发光区域EA3中的每一个中。堤图案BNP可以布置在对准电极ELT之下，以改变相应区域中的对准电极ELT中的每一个的表面轮廓(或形状)，从而在显示设备的图像显示方向上引导从发光元件LD发射的光。
堤图案BNP可以是包括无机材料的无机绝缘膜或包括有机材料的有机绝缘膜。在一些实施方式中，堤图案BNP可以包括单层有机绝缘膜和/或单层无机绝缘膜，但是本公开不限于此。在一些实施方式中，堤图案BNP也可以设置成其中至少一个有机绝缘膜和至少一个无机绝缘膜堆叠的多层的形式。然而，堤图案BNP的材料不限于上述实施方式，并且在一些实施方式中，堤图案BNP还可以包括导电材料(或物质)。
堤图案BNP可以具有梯形截面，其宽度从钝化层PSV的一个表面(例如，上表面)在第三方向DR3上朝向上部分变窄，但是本公开不限于此。例如，堤图案BNP也可以具有曲化表面截面，诸如半椭圆形形状和半圆形形状(或半球形形状)，其宽度从钝化层PSV的一个表面在第三方向DR3上朝向上部分变窄。当在截面中观察时，堤图案BNP的形状不限于上述实施方式，并且可以在增加从发光元件LD中的每一个发射的光的效率的范围内进行各种改变。
对准电极ELT中的每一个可以设置和/或形成在堤图案BNP上。因此，对准电极ELT可以具有与布置在对准电极ELT中的每一个下方的堤图案BNP的形状对应的表面轮廓。因此，从发光元件LD发射的光可以由对准电极ELT反射以在显示设备DD的图像显示方向(例如，包括第三方向DR3的视角范围(例如，设定或预定的视角范围)的方向)上进一步行进。堤图案BNP和对准电极ELT中的每一个可以用作反射构件，其通过在期望的方向上引导从发光元件LD发射的光来提高显示设备DD的光效率。当每个像素单元PXU不包括堤图案BNP时，对准电极ELT可以设置和/或形成在钝化层PSV的一个表面(例如，上表面)上。
在发光元件LD在每个像素单元PXU的单元像素区域PXU中对准之前，对准电极ELT可以接收对准信号(例如，设定或预定的对准信号)(或对准电压)，并且可以用作用于对准发光元件LD的对准线。例如，在第一发光区域EA1至第三发光区域EA3中的每一个中，第一电极ELT1和第二中间电极IET2可以通过接收第一对准信号(或第一对准电压)而用作第一对准线，并且第二电极ELT2和第一中间电极IET1可以通过接收第二对准信号(或第二对准电压)而用作第二对准线。在另一实施方式中，三个或更多个对准信号或对准电压可以施加到每个发光区域EA以对准发光元件LD，并且在这种情况下，对准电极ELT可以划分成待使用的三个或更多个对准线。
在完成发光元件LD的对准之后，每个分离区域OPA中的至少一些对准线(例如，第一对准线和/或第二对准线)可以断开，以与相邻像素PXL独立地(或单独地)驱动每个像素PXL。在实施方式中，通过诸如蚀刻的断开工艺分离的对准电极ELT可以用作驱动像素PXL的驱动电极。
发光元件LD可以布置和/或连接在第一电极ELT1和第二电极ELT2之间。例如，发光元件LD可以包括布置和/或连接在第一电极ELT1和第一中间电极IET1之间的至少一个第一发光元件LD1(例如，多个第一发光元件LD1)以及布置和/或连接在第二中间电极IET2和第二电极ELT2之间的至少一个第二发光元件LD2(例如，多个第二发光元件LD2)。在下文中，假设多个第一发光元件LD1和多个第二发光元件LD2分别布置在串联级中。
作为由具有无机晶体结构的材料形成的微尺寸器件的示例，发光元件LD可以是具有小至纳米级至微米级的尺寸的发光二极管。发光元件LD可以是通过蚀刻方法形成的微发光二极管或通过生长方法形成的微发光二极管。
多个发光元件LD可以布置和/或设置在第一发光区域EA1至第三发光区域EA3中的每一个中，但是发光元件LD的数量不限于此。在一些实施方式中，布置和/或设置在第一发光区域EA1至第三发光区域EA3中的每一个中的发光元件LD的数量可以各种改变。
发光元件LD中的每一个可以发射任何一种颜色的光和/或白光。当在平面和截面中观察时，发光元件LD可以在一对对准电极ELT之间在第一绝缘层INS1上对准，使得延伸方向(或长度L方向)平行于第一方向DR1。发光元件LD可以以喷散在溶液中的形式制备，并且可以引入到第一发光区域EA1至第三发光区域EA3中的每一个中。
发光元件LD可以通过使用喷墨印刷方法、狭缝涂布方法或各种其它方法引入到每个像素单元PXU的第一发光区域EA1至第三发光区域EA3中的每一个中。例如，发光元件LD可以与挥发性溶剂混合，并通过喷墨印刷方法或狭缝涂布方法提供给单元像素区域PXU。在这种情况下，当不同电势的对准信号提供给设置在第一发光区域EA1至第三发光区域EA3中的每一个中的至少一对对准电极ELT时，可以在该对对准电极ELT之间形成电场。因此，发光元件LD可以在该对对准电极ELT之间对准。
发光元件LD可以设置和/或布置在第一绝缘层INS1上，第一绝缘层INS1布置在对准电极ELT上。在发光元件LD对准之后，可以通过使用任何其它方法将溶剂挥发或去除，以最终将发光元件LD对准和/或设置在第一发光区域EA1至第三发光区域EA3中的每一个中。
第一绝缘层INS1可以包括由无机材料形成的无机绝缘膜或由有机材料形成的有机绝缘膜。在本公开的一个实施方式中，第一绝缘层INS1可以由无机绝缘膜形成，其适于保护发光元件LD免受每个像素单元PXU的像素电路层PCL的影响。例如，第一绝缘层INS1可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种，但不限于此。在一些实施方式中，第一绝缘层INS1也可以由适于使发光元件LD的支承表面平坦的有机绝缘膜形成。
第一绝缘层INS1可以包括通孔VH，通孔VH暴露对准电极ELT中的每一个的一个区域(或部分)，或者通孔VH形成在与对准电极ELT中的每一个的一个区域(或部分)对应的区域中。因此，对准电极ELT可以连接到接触电极CNE。
第二绝缘层INS2可以设置和/或形成在发光元件LD中的每一个上。第二绝缘层INS2可以设置和/或形成在发光元件LD中的每一个上，以部分地覆盖发光元件LD中的每一个的外表面(例如，外圆周表面或外周表面)(或表面)，并且可以暴露第一端部分EP1和第二端部分EP2。
第二绝缘层INS2可以由单层或多层构成，并且可以包括包含至少一种无机材料的无机绝缘膜或包含至少一种有机材料的有机绝缘膜。第二绝缘层INS2可以进一步固定发光元件LD中的每一个。第二绝缘层INS2可以包括无机绝缘膜，其适于保护发光元件LD免受外部氧气和湿气的影响。然而，本公开不限于此。取决于其中上述发光元件LD应用为光源的显示设备的设计条件，第二绝缘层INS2也可以由包括有机材料的有机绝缘膜形成。
在完成在每个像素单元PXU的第一发光区域EA1至第三发光区域EA3中的每一个中对准发光元件LD之后，在发光元件LD上形成第二绝缘层INS2，从而防止发光元件LD与对准的位置分离。当在形成第二绝缘层INS2之前在第一绝缘层INS1和发光元件LD之间存在空间隙(或空间)时，可以在形成第二绝缘层INS2的工艺期间用第二绝缘层INS2填充该间隙。因此，第二绝缘层INS2可以由适于填充第一绝缘层INS1和发光元件LD之间的间隙的有机绝缘膜构成。
接触电极CNE可以设置和/或形成在对准电极ELT之上。接触电极CNE可以是设置在第二绝缘层INS2上的第五导电层。接触电极CNE可以构造成将对准电极ELT更稳定地电连接到发光元件LD，但不限于此。
接触电极CNE可以包括第一接触电极CNE1至第三接触电极CNE3。
第一接触电极CNE1可以布置在布置于每个发光区域EA中的第一发光元件LD1的第一端部分EP1和第一电极ELT1之上。第一接触电极CNE1可以将第一发光元件LD1的第一端部分EP1连接到第一电极ELT1。
第二接触电极CNE2可以布置在布置于每个发光区域EA中的第一发光元件LD1的第二端部分EP2、第二发光元件LD2的第一端部分EP1和中间电极IET上。第二接触电极CNE2可以将第一发光元件LD1的第二端部分EP2和第二发光元件LD2的第一端部分EP1连接到中间电极IET。
为此，第二接触电极CNE2可以包括第2-1接触电极部分CNE2-1和第2-2接触电极部分CNE2-2。第2-1接触电极部分CNE2-1和第2-2接触电极部分CNE2-2可以彼此一体地或非一体地连接。
第2-1接触电极部分CNE2-1可以布置在布置于每个发光区域EA中的第一发光元件LD1的第二端部分EP2和第一中间电极IET1之上。第2-1接触电极部分CNE2-1可以将第一发光元件LD1的第二端部分EP2连接到第一中间电极IET1。
第2-2接触电极部分CNE2-2布置在布置于每个发光区域EA中的第二发光元件LD2的第一端部分EP1和第二中间电极IET2之上。第2-2接触电极部分CNE2-2可以将第二发光元件LD2的第一端部分EP1连接到第二中间电极IET2。
第三接触电极CNE3可以布置在布置于每个发光区域EA中的第二发光元件LD2的第二端部分EP2和第二电极ELT2之上。第三接触电极CNE3可以将第二发光元件LD2的第二端部分EP2连接到第二电极ELT2。
接触电极CNE可以由各种透明导电材料形成，使得从发光元件LD中的每一个发射并由对准电极ELT反射的光在显示设备的图像显示方向上无损耗地行进。例如，接触电极CNE可以包括各种透明导电材料(或物质)中的至少一种，包括氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟镓锌(IGZO)、氧化铟锡锌(ITZO)等，并且可以是基本上透明或半透明的以满足预定的光透射率(或渗透率)。然而，接触电极CNE的材料不限于上述实施方式。在一些实施方式中，接触电极CNE也可以由各种不透明导电材料(或物质)形成。接触电极CNE也可以由单层或多层构成。
当在平面中观察时，接触电极CNE中的每一个可以大致具有在第二方向DR2上延伸的形状，但不限于此。例如，接触电极CNE的形状可以在其中接触电极CNE稳定地电连接到发光元件LD的范围内各种变化。此外，考虑到布置在第一接触电极CNE1和第二接触电极CNE2之下的对准电极ELT之间的连接关系，第一接触电极CNE1和第二接触电极CNE2的形状可以各种改变。
在实施方式中，接触电极CNE可以设置在相同的层上，并且可以通过相同的工艺形成。例如，第一接触电极CNE1至第三接触电极CNE3可以设置和/或形成在第二绝缘层INS2上。然而，本公开不限于此，并且在一些实施方式中，接触电极CNE中的一些和其它部分可以设置在不同的层上，并且也可以通过不同的工艺依次地形成。在这种情况下，附加绝缘层可以插置在接触电极CNE中的一些和其它接触电极CNE的其它部分之间。
第三绝缘层INS3可以设置和/或形成在接触电极CNE上。第三绝缘层INS3可以是包括无机材料的无机绝缘膜或包括有机材料的有机绝缘膜。例如，第三绝缘层INS3可以具有其中至少一个无机绝缘膜或至少一个有机绝缘膜交替堆叠的结构。第三绝缘层INS3可以完全覆盖发光元件层DPL，以防止湿气或潮气流入包括发光元件LD的发光元件层DPL中。
当假设驱动电流通过第一颜色像素PXL1至第三颜色像素PXL3中的每一个的第一晶体管M1从第一电力线PL1流到第二电力线PL2时，驱动电流可以通过相应子像素的第一接触孔CNT1流入相应像素PXL的发光单元EMU中。因此，每个发光单元EMU可以由每个像素电路PXC驱动。
图14是示出根据本公开的实施方式的显示设备DD的剖视图。图14集中于与图10和图11的线II-II'对应的显示区域DA的区域示意性地示出了显示面板PNL的截面。因为通过上述实施方式详细描述了每个像素PXL和包括像素PXL的像素单元PXU的示例结构，因此将不再重复其详细描述。
参考图1至图14，上衬底UPL可以布置在基础层BSL的其上形成有像素PXL的一个表面上。包括滤色器CF等的光控制层LCP可以布置在上衬底UPL的一个表面上。合适的填充材料(例如，设定或预定的填充材料)FIL可以选择性地填充在像素PXL和上衬底UPL之间。
滤色器CF可以布置在上衬底UPL的一个表面上，以与每个像素PXL的发光区域EA面对(或相对)。滤色器CF可以包括能够选择性地透射与每个像素PXL的颜色对应的颜色的光的滤色器材料。第一光阻挡图案LBP1可以布置在滤色器CF的外边缘上。
尽管图14示出了其中滤色器CF形成在上衬底UPL上的实施方式，但是本公开不限于此。例如，在另一实施方式中，滤色器CF也可以直接形成在基础层BSL的其上形成像素PXL的一个表面上。例如，滤色器CF可以形成在密封像素PXL的薄膜封装层上。
在实施方式中，光控制层LCP还可以包括光转换层CCL。光转换层CCL可以布置在每个像素PXL和滤色器CF之间，并且可以包括用于将从像素PXL的发光元件LD发射的特定颜色的光转换为另一种颜色的光的颜色转换颗粒(例如，适当颜色(例如，设定或预定颜色)的量子点QD)。此外，光转换层CCL还可以选择性地包括光散射颗粒。第二光阻挡图案LBP2可以布置在光转换层CCL的外边缘上。
例如，在像素PXL设置为红色(或绿色)像素并且蓝色发光元件LD布置为像素PXL的光源的情况下，包括用于将蓝光转换为红光(或绿光)的红色(或绿色)量子点QD的光转换层CCL可以布置在像素PXL的上部分中。此外，红色(或绿色)滤色器CF可以布置在光转换层CCL上。
在一些实施方式中，在像素PXL包括发光元件LD(其发射与要从像素PXL发射的颜色的光相同颜色的光)的情况下，光转换层CCL可以不布置在像素PXL的上部分上。替代地，光转换层CCL可以布置在像素PXL上，并且光转换层CCL可以不包括颜色转换颗粒。例如，光转换层CCL也可以仅包括光散射颗粒。在另一实施方式中，即使当像素PXL包括发光元件LD(其发射与要从像素PXL发射的颜色的光相同颜色的光)时，包括颜色转换颗粒(例如，与像素PXL的颜色匹配的颜色转换颗粒)的光转换层CCL也可以布置在像素PXL的上部分上。
在实施方式中，光转换层CCL和/或滤色器CF的宽度(例如，第一方向DR1上的宽度)和/或面积可以大于相应发光区域EA的宽度和/或面积。在这种情况下，可以增加像素PXL的亮度。
图15是示出根据本公开的实施方式的用于制造显示设备DD的母板MB以及将对准信号施加到母板MB上的各个单元CELL的方法的平面图。图15中示出的多个单元CELL在母板MB上并行形成(例如，同时形成)，并且然后可以分离成相应的显示面板PNL。通过上述实施方式详细描述显示面板PNL的示例结构，并且因此将不再重复其详细描述。
图16是示意性地示出将对准信号施加到图15的母板MB上的每个单元CELL的对准线AL的方法的平面图。此外，图17是示意性地示出将驱动电源电压施加到与图15的母板MB分离的显示面板PNL的方法的平面图。
参考图1至图17，在母板MB上制造多个显示面板PNL的工艺期间，对准电极ELT可以首先在显示区域DA中在第二方向DR2上延伸，而不是独立地分离以配置相应的对准线AL。例如，像素PXL的第一电极ELT1和第二中间电极IET2可以一体地或非一体地连接，以首先形成为第一对准线AL1。像素PXL的第二电极ELT2和第一中间电极IET1可以一体地或非一体地连接以形成为第二对准线AL2。
在对准发光元件LD的步骤(或工艺)中，第一对准线AL1可以通过母板MB上的第一对准焊盘APA1和第一总线MBUS1并且通过每个单元CELL的第三线L3接收第一对准信号ALS1，并且第二对准线AL2可以通过母板MB上的第二对准焊盘APA2和第二总线MBUS2并且通过每个单元CELL的第二线L2接收第二对准信号ALS2。
第一对准信号ALS1和第二对准信号ALS2可以是不同的信号。例如，第一对准信号ALS1和第二对准信号ALS2可以是具有不同电势、电压和/或波形的信号。因此，可以在相邻的第一对准线AL1和第二对准线AL2之间形成电场，并且从而发光元件LD可以在第一对准线AL1和第二对准线AL2之间对准。
在实施方式中，可以通过在其中发光元件LD对准的期间在母板MB上和/或在母板MB周围形成磁场来控制发光元件LD的布置方向。例如，发光元件LD可以被偏转以被对准，使得提供给每个发光区域EA的发光元件LD的第一端部分EP1可以引导朝向第一对准线AL1，并且发光元件LD的第二端部分EP2引导朝向第二对准线AL2。
在完成发光元件LD的布置之后，第一对准线AL1和/或第二对准线AL2在每个开口区域OPA中断开，以将第一对准线AL1和/或第二对准线AL2分离成相应的对准电极ELT。
在制造显示设备DD之后驱动显示设备DD的周期期间，可以通过第一焊盘P1和第一线L1将第一电源电压VDD提供给第一电力线PL1，并且可以通过第二焊盘P2和第二线L2将第二电源电压VSS提供给第二电力线PL2。因此，可以向像素PXL提供驱动电源电压。
在实施方式中，第二电源电压VSS可以提供给第三焊盘P3。在这种情况下，第二电源电压VSS可以施加到第三线L3。在一些实施方式中，第三线L3还可以用作保护环或屏蔽线，其将显示区域DA以及第一线L1和第二线L2与外部环境屏蔽开。
根据上述本公开的各种实施方式，连接到第一电力线PL1的总线BLI(例如，第一线L1)与用于对准发光元件LD的其它总线BLI(例如，第二线L2和第三线L3)分开形成。在这种情况下，第一电力线PL1可以在对准发光元件LD的步骤(或工艺)期间电浮置。因此，即使在第一电力线PL1与至少一个发光区域EA重叠的情况下，也可以防止或减小第一电力线PL1对发光元件LD的对准的影响。
根据上述实施方式，发光区域EA可以设计成与第一电力线PL1的位置或地点无关，并且因此，可以防止发光区域EA的面积因第一电力线PL1而限制(或减小)。因此，通过充分地获得发光区域EA中的每一个的体积量(或容积率)，可以在每个发光区域EA中设置大量的发光元件LD，并且发光元件LD可以在对准电极ELT(或在分离成对准电极ELT之前的对准线AL)之间稳定地对准。根据本公开的所描述的实施方式，可以向每个发光区域EA提供足够数量的发光元件LD，并且可以增加所提供的发光元件LD的利用率和对准程度。因此，可以改善每个像素PXL的光发射特性。
此外，在本公开的实施方式中，布置在单元像素区域PXA的外边缘区域上和/或相邻单元像素区域PXA之间的第二电力线PL2可以形成在非发光区域NEA中，以由堤BNK完全覆盖。在这种情况下，即使当在对准发光元件LD的步骤(或工艺)期间适当的对准信号(例如，预定的对准信号)(例如，第二对准信号)施加到第二电力线PL2时，也可以防止因施加到第二电力线PL2的第二对准信号而导致发光元件LD的对准程度降低。
也就是说，第二电力线PL2可以被堤BNK覆盖，并且因此，第二电力线PL2和对准电极(例如，设定或预定的对准电极)ELT(或第二对准线AL2)可以共享总线BLI的任何一个总线BLI(例如，第二线L2)。因此，发光元件LD可以稳定地提供和对准在对准电极ELT之间，并且还可以减小或最小化显示面板PNL的非显示区域NDA。
尽管根据上述实施方式详细描述了本公开的技术构思，但是应当注意，上述实施方式是为了描述的目的而不是为了对其进行限制。此外，本公开的技术领域的技术人员将理解，在本公开的技术构思的范围内，各种修改示例是可能的。
本公开的范围不限于在本公开中描述的内容，而是应当由权利要求及其等同的范围来限定。此外，权利要求的含义和范围以及从其等同的构思衍生的所有改变或修改的形式应当被解释为包括在本公开的范围内。

Claims (20)

1.显示设备，包括：
基础层，包括显示区域和非显示区域；
像素，在所述显示区域中，所述像素中的每一个包括位于发光区域中的第一电极和第二电极以及布置在所述第一电极和所述第二电极之间的发光元件；
堤，在所述显示区域中并且围绕所述像素中的每一个的所述发光区域；
第一电力线，在所述显示区域中，所述第一电力线的一部分与所述像素中的至少一个的所述发光区域重叠；
第二电力线，在所述显示区域中并且由所述堤覆盖；
第一线，在所述非显示区域中并且连接到所述第一电力线；
第二线，在所述非显示区域中并且连接到所述第二电力线；以及
第三线，在所述非显示区域中并且与所述像素、所述第一电力线和所述第二电力线分离。
2.根据权利要求1所述的显示设备，还包括：
第一导电图案，各自具有连接到所述第三线的一端，并且朝向所述像素中的相邻像素中的每一个的所述第一电极延伸；以及
第二导电图案，各自具有连接到所述第二线的一端，并且朝向所述像素中的相邻像素中的每一个的所述第二电极延伸。
3.根据权利要求2所述的显示设备，其中，
所述第一导电图案和所述第二导电图案中的每一个的另一端在所述相邻像素周围的至少一个开口区域中断开和浮置。
4.根据权利要求1所述的显示设备，还包括在所述非显示区域中的焊盘部分，
其中，所述焊盘部分包括连接到所述第一线的第一焊盘、连接到所述第二线的第二焊盘以及连接到所述第三线的第三焊盘。
5.根据权利要求4所述的显示设备，其中，
所述第一焊盘接收第一电源电压；以及
所述第二焊盘和所述第三焊盘接收第二电源电压。
6.根据权利要求5所述的显示设备，其中，
所述第一电源电压是高电势像素电源电压；以及
所述第二电源电压是低电势像素电源电压。
7.根据权利要求4所述的显示设备，其中，
所述第一线、所述第二线和所述第三线中的每一个包括第一部分和第二部分，所述第一部分在所述显示区域和所述焊盘部分之间，所述第二部分面对所述第一部分且所述显示区域插置在所述第一部分和所述第二部分之间。
8.根据权利要求7所述的显示设备，其中，
所述第一电力线的相应端连接到所述第一线的所述第一部分和所述第二部分；以及
所述第二电力线的相应端连接到所述第二线的所述第一部分和所述第二部分。
9.根据权利要求7所述的显示设备，其中，所述第一线、所述第二线和所述第三线中的每一个还包括第三部分和第四部分，所述第三部分位于所述显示区域的一侧上并且连接所述第一线、所述第二线和所述第三线中的相应线的所述第一部分和所述第二部分，所述第四部分面对所述第三部分且所述显示区域插置在所述第三部分和所述第四部分之间并且所述第四部分连接所述第一线、所述第二线和所述第三线中的相应线的所述第一部分和所述第二部分。
10.根据权利要求1所述的显示设备，其中，所述第一线、所述第二线和所述第三线中的至少一个具有围绕所述显示区域的闭环的形状。
11.根据权利要求1所述的显示设备，其中，
所述像素包括第一颜色像素、第二颜色像素和第三颜色像素；以及
所述显示区域包括像素单元，所述像素单元包括在一个单元像素区域中彼此相邻布置的所述第一颜色像素中的一个、所述第二颜色像素中的一个以及所述第三颜色像素中的一个。
12.根据权利要求11所述的显示设备，其中，所述像素单元包括：
发光元件层，包括沿着第一方向依次布置在所述单元像素区域中的第一发光区域、第二发光区域和第三发光区域；以及
像素电路层，与所述发光元件层重叠并且包括沿着与所述第一方向交叉的第二方向依次布置在所述单元像素区域中的第一像素电路区域、第二像素电路区域和第三像素电路区域。
13.根据权利要求12所述的显示设备，其中，
所述第一电力线与所述第一发光区域、所述第二发光区域和所述第三发光区域中的至少一个重叠；以及
所述第二电力线位于所述单元像素区域的至少一侧上，以不与所述第一发光区域、所述第二发光区域和所述第三发光区域重叠。
14.根据权利要求13所述的显示设备，其中，所述堤在所述单元像素区域中的所述第一发光区域、所述第二发光区域和所述第三发光区域之间的第一非发光区域中在所述第一方向上具有第一宽度，并且在所述单元像素区域的两侧上的第二非发光区域中在所述第一方向上具有大于所述第一宽度的第二宽度。
15.根据权利要求14所述的显示设备，其中，所述第二电力线位于所述第二非发光区域中，并且所述第二电力线的上表面由所述堤完全覆盖。
16.根据权利要求1所述的显示设备，其中，所述像素中的每一个还包括连接在所述第一电极与所述第二电极之间的中间电极。
17.根据权利要求16所述的显示设备，其中，所述发光元件包括：
至少一个第一发光元件，连接在所述第一电极和所述中间电极之间并且包括第一端部分和第二端部分；以及
至少一个第二发光元件，连接在所述中间电极和所述第二电极之间并且包括第一端部分和第二端部分。
18.根据权利要求17所述的显示设备，其中，所述像素中的每一个还包括：
第一接触电极，在所述第一电极和所述第一发光元件的所述第一端部分上；
第二接触电极，在所述中间电极、所述第一发光元件的所述第二端部分和所述第二发光元件的所述第一端部分上；以及
第三接触电极，在所述第二电极和所述第二发光元件的所述第二端部分上。
19.根据权利要求18所述的显示设备，其中，
所述中间电极包括彼此隔开的第一中间电极和第二中间电极，其中，所述第一电极插置在所述第一中间电极和所述第二中间电极之间；以及
所述第一中间电极和所述第二中间电极通过所述第二接触电极彼此连接。
20.根据权利要求1所述的显示设备，其中，所述第一电极和所述第二电极中的至少一个在所述像素中的每一个的所述发光区域周围的至少一个开口区域中断开。
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