KR20210016187A - 표시 장치 및 그의 제조 방법 - Google Patents

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Abstract

표시 장치는, 복수의 아일랜드들, 상기 아일랜드들을 제1 방향으로 연결하는 적어도 하나의 제1 브릿지, 및 상기 아일랜드들을 제2 방향으로 연결하는 적어도 하나의 제2 브릿지를 포함한 베이스 층; 및 상기 베이스 층 상에 제공되는 복수의 서브 화소들을 포함한 적어도 하나의 화소를 포함할 수 있다. 여기서, 상기 서브 화소들 각각은, 상기 아일랜드들 중 하나의 아일랜드에 제공되며, 서로 이격된 제1 및 제2 전극들; 상기 제1 및 제2 브릿지들 중 하나의 브릿지에 제공되며, 서로 이격된 제3 및 제4 전극들; 상기 제1 및 제2 전극들 사이에 배치된 적어도 하나의 제1 발광 소자; 및 상기 제3 및 제4 전극들 사이에 배치된 적어도 하나의 제2 발광 소자를 포함할 수 있다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE DISPLAY DEVICE}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다.
발광 다이오드를 조명 장치나 표시 장치 등에 적용하기 위해서는, 상기 발광 다이오드에 전원을 인가할 수 있는 전극의 연결이 필요하며, 활용 목적, 상기 전극이 차지하는 공간의 감소 또는 제조 방법과 연관되어 상기 발광 다이오드와 상기 전극의 배치 관계는 다양하게 연구되고 있다.
본 발명은, 출광 효율을 향상시킬 수 있는 표시 장치 및 그의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 아일랜드들, 상기 아일랜드들을 제1 방향으로 연결하는 적어도 하나의 제1 브릿지, 및 상기 아일랜드들을 제2 방향으로 연결하는 적어도 하나의 제2 브릿지를 포함한 베이스 층; 및 상기 베이스 층 상에 제공되는 복수의 서브 화소들을 포함한 적어도 하나의 화소를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 서브 화소들 각각은, 상기 아일랜드들 중 하나의 아일랜드에 제공되며, 서로 이격된 제1 및 제2 전극들; 상기 제1 및 제2 브릿지들 중 하나의 브릿지에 제공되며, 서로 이격된 제3 및 제4 전극들; 상기 제1 및 제2 전극들 사이에 배치된 적어도 하나의 제1 발광 소자; 및 상기 제3 및 제4 전극들 사이에 배치된 적어도 하나의 제2 발광 소자를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 하나의 아일랜드는 광을 방출하는 제1 발광 영역을 포함하고, 상기 하나의 브릿지는 상기 광을 방출하는 적어도 하나 이상의 제2 발광 영역을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은 상기 제3 전극과 일체로 제공되어 전기적으로 연결되고, 상기 제2 전극은 상기 제4 전극과 일체로 제공되어 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 브릿지들 중 나머지 브릿지는 상기 광이 방출되지 않는 비발광 영역을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 서브 화소들 각각은, 상기 하나의 아일랜드에 제공되며, 상기 제1 및 제2 전극들 각각의 하부에 배치된 제1 뱅크; 상기 제1 전극과 상기 제1 발광 소자의 양 단부 중 어느 하나의 단부를 전기적으로 연결하는 제1 컨택 전극; 및 상기 제2 전극과 상기 제1 발광 소자의 양 단부 중 나머지 단부를 전기적으로 연결하는 제2 컨택 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 서브 화소들 각각은, 상기 하나의 브릿지에 제공되며, 상기 제3 및 제4 전극들 각각의 하부에 배치된 제2 뱅크; 상기 제3 전극과 상기 제2 발광 소자의 양 단부 중 어느 하나의 단부를 전기적으로 연결하는 제3 컨택 전극; 및 상기 제4 전극과 상기 제2 발광 소자의 양 단부 중 나머지 단부를 전기적으로 연결하는 제4 컨택 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 뱅크와 상기 제2 뱅크는 일체로 제공되고, 상기 제1 컨택 전극과 상기 제3 컨택 전극은 일체로 제공되어 전기적으로 연결되며, 상기 제2 컨택 전극과 상기 제4 컨택 전극은 일체로 제공되어 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 서브 화소들 각각은, 상기 하나의 아일랜드에 제공되며, 상기 제1 및 제2 전극들 사이에 배치된 적어도 하나 이상의 제1 서브 전극; 및 상기 하나의 브릿지에 제공되며, 상기 제3 및 제4 전극들 사이에 배치된 적어도 하나 이상의 제2 서브 전극을 포함할 수 있다. 여기서, 상기 제1 서브 전극과 상기 제2 서브 전극은 일체로 제공되어 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 하나의 아일랜드는, 제1 내지 제4 변들에 둘러싸인 사각 형상을 가질 수 있다. 상기 제1 브릿지는, 상기 하나의 아일랜드의 제1 변으로부터 상기 제1 방향으로 연장된 제1-1 서브 브릿지 및 상기 하나의 아일랜드의 제3 변으로부터 상기 제1 방향으로 연장된 제1-2 서브 브릿지를 포함하고, 상기 제2 브릿지는, 상기 하나의 아일랜드의 제2 변으로부터 상기 제2 방향으로 연장된 제2-1 서브 브릿지 및 상기 하나의 아일랜드의 제4 변으로부터 상기 제2 방향으로 연장된 제2-2 서브 브릿지를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는, 제1 행 및 제1 열에 제공되며, 제1 색상의 광을 방출하는 제1 서브 화소; 상기 제1 행 및 제2 열에 제공되며, 제2 색상의 광을 방출하는 제2 서브 화소; 제2 행 및 상기 제1 열에 제공되며, 상기 제2 색상의 광을 방출하는 제3 서브 화소; 및 상기 제2 행 및 상기 제2 열에 제공되며, 제3 색상의 광을 방출하는 제4 서브 화소를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제4 서브 화소들 각각은, 상기 하나의 아일랜드, 상기 제1-1 및 제1-2 서브 브릿지들, 상기 제2-1 및 제2-2 서브 브릿지들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 서브 화소들은 상기 제2 방향을 따라 연장된 가상의 선을 기준으로 거울 대칭을 이룰 수 있다. 상기 제1 서브 화소의 제1-1 서브 브릿지와 상기 제2 서브 화소의 제1-1 서브 브릿지는 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 및 제4 서브 화소들은 상기 가상의 선을 기준으로 거울 대칭을 이룰 수 있다. 상기 제3 서브 화소의 제1-1 서브 브릿지와 상기 제4 서브 화소의 제1-1 서브 브릿지는 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 서브 화소의 제1-1 서브 브릿지에 제공된 상기 제3 전극과 상기 제2 서브 화소의 제1-1 서브 브릿지에 제공된 상기 제3 전극은 평면 상에서 볼 때 서로 이격될 수 있다. 또한, 상기 제3 서브 화소의 제1-1 서브 브릿지에 제공된 상기 제3 전극과 상기 제4 서브 화소의 제1-1 서브 브릿지에 제공된 상기 제3 전극은 평면 상에서 볼 때 서로 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제4 서브 화소들 각각의 제1 및 제2 발광 소자들은 동일한 색상의 광을 방출할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 내지 제4 서브 화소들이 배치된 상기 베이스 층과 마주보는 기판; 상기 기판 상에서 상기 제1 서브 화소에 대응되게 배치되며, 상기 제1 색상의 광을 적색의 광으로 변환하는 제1 컬러 변환 패턴; 상기 기판 상에서 상기 제2 및 제3 서브 화소들 각각에 대응되게 배치되며, 상기 제2 색상의 광을 녹색의 광으로 변환하는 제2 컬러 변환 패턴; 및 상기 기판 상에서 상기 제4 서브 화소에 대응되게 배치되며, 상기 제3 색상의 광을 청색의 광으로 변환하는 제3 컬러 변환 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제4 서브 화소들 각각의 제1 및 제2 발광 소자들은 서로 상이한 색상의 광을 방출할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 서브 화소의 제1 및 제2 발광 소자들은 적색의 광을 방출하고, 상기 제2 및 제3 서브 화소들 각각의 제1 및 제2 발광 소자들은 녹색의 광을 방출하며, 상기 제4 서브 화소의 제1 및 제2 발광 소자들은 청색의 광을 방출할 수 있다.
본 발명의 일 실시예에 있어서, 상기 베이스 층은 폴리이미드를 포함한 플렉서블 기판일 수 있다.
상술한 표시 장치는, 복수의 아일랜드들, 상기 아일랜드들을 제1 방향으로 연결하는 적어도 하나의 제1 브릿지, 및 상기 아일랜드들을 제2 방향으로 연결하는 적어도 하나의 제2 브릿지를 포함한 베이스 층을 제공하는 단계; 상기 아일랜드들 각각에 서로 이격된 제1 및 제2 전극들을 형성하고, 상기 제1 및 제2 브릿지들 각각에 서로 이격된 제3 및 제4 전극들을 형성하는 단계; 상기 제1 및 제2 전극들 사이에 적어도 하나의 제1 발광 소자를 정렬하고, 상기 제3 및 제4 전극들 사이에 적어도 하나의 제2 발광 소자를 정렬하는 단계; 상기 제1 및 제2 발광 소자들 각각의 상면 상에 절연층을 형성하는 단계; 및 상기 절연층을 포함한 상기 베이스 층 상에 제1 및 제2 컨택 전극들을 형성하는 단계를 포함하여 제조될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극과 상기 제3 전극은 일체로 제공되어 전기적으로 서로 연결되고, 상기 제2 전극과 상기 제4 전극은 일체로 제공되어 전기적으로 서로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 브릿지에 발광 소자들을 배치하여 광이 방출되는 발광 영역을 더욱 확보함으로써 출광 효율을 향상시킬 수 있는 표시 장치 및 그의 제조 방법이 제공될 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 2a 및 도 2b는 도 1의 EA1 부분의 확대 평면도들이다.
도 3a는 도 1의 표시 장치의 발광원으로 사용되는 발광 소자를 개략적으로 도시한 사시도이다.
도 3b는 도 3a의 발광 소자의 단면도이다.
도 4a는 도 1의 표시 장치의 발광원으로 사용되는 다른 발광 소자를 개략적으로 도시한 사시도이다.
도 4b는 도 4a의 발광 소자의 단면도이다.
도 5a는 도 1의 표시 장치의 발광원으로 사용되는 다른 발광 소자를 개략적으로 도시한 사시도이다.
도 5b는 도 5a의 발광 소자의 단면도이다.
도 6a는 도 1의 표시 장치의 발광원으로 사용되는 또 다른 발광 소자를 개략적으로 도시한 사시도이다.
도 6b는 도 6a의 발광 소자의 단면도이다.
도 7a 내지 도 7d는 도 1에 도시된 화소들 각각에 구비된 하나의 서브 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
도 8은 도 1에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
도 9a는 도 8의 제1 서브 화소를 개략적으로 도시한 평면도이다.
도 9b는 도 9a의 EA2 부분의 확대 평면도이다.
도 10은 도 9a의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 11은 도 10의 제1 및 제3 컨택 전극들과 제2 및 제4 컨택 전극들이 상이한 층에 배치되는 실시예를 도시한 것으로, 도 9a의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 12는 도 10에 도시된 제1 내지 제4 전극들 상에 각각 캡핑층이 배치되는 실시예를 도시한 것으로, 도 9a의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 13은 도 9a의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 14는 도 13에 도시된 제1 뱅크를 다른 형태에 따라 구현한 것으로, 도 9a의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이다.
도 15는 도 9a의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 16a 내지 도 16f는 도 9a에 도시된 제1 서브 화소의 제조 방법을 순차적으로 도시한 개략적인 평면도들이다.
도 17a 내지 도 17g는 도 10에 도시된 제1 서브 화소의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 18a는 도 1에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
도 18b는 도 18a의 제1 내지 제4 서브 화소들의 발광 영역들을 개략적으로 도시한 평면도이다.
도 19는 도 18a의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 20은 본 발명의 다른 실시예에 따른 표시 장치를 나타낸 것으로, 도 18a의 Ⅳ ~ Ⅳ'선에 대응되는 단면도이다.
도 21은 도 18a의 Ⅴ ~ Ⅴ'선에 따른 단면도이다.
도 22는 본 발명의 또 다른 실시예에 따른 표시 장치를 나타낸 것으로, 도 18a의 Ⅳ ~ Ⅳ'선에 대응되는 단면도이다.
도 23a 및 도 23b는 본 발명의 일 실시예에 따른 표시 장치에 배치된 하나의 서브 화소를 개략적으로 나타낸 평면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 베이스 층(BS), 상기 베이스 층(BS) 상에 제공되는 복수의 화소들(PXL), 상기 베이스 층(BS) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부(미도시), 및 상기 화소들(PXL)과 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
베이스 층(BS)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 장치의 중앙 영역에 배치되고, 비표시 영역(NDA)은 상기 표시 영역(DA)을 둘러싸도록 표시 장치의 가장 자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
베이스 층(BS)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다.
베이스 층(BS)은 가요성(flexible) 기판을 포함할 수 있다. 여기서, 가요성 기판은, 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 베이스 층(BS)은 가요성(flexibility)이 우수한 폴리이미드(polyimide)를 포함할 수 있다.
베이스 층(BS) 상의 일 영역은 표시 영역(DA)으로 제공되어 복수의 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 베이스 층(BS)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 베이스 층(BS) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소들(PXL) 각각은 복수의 서브 화소들을 포함할 수 있다. 일 예로, 각각의 화소(PXL)는 적어도 3개 이상의 서브 화소들을 포함할 수 있다. 서브 화소들은 서로 상이한 색상의 광을 방출할 수도 있으나, 실시예에 따라, 일부 서브 화소들은 동일한 색상의 광을 방출할 수도 있다. 다만, 각각의 화소(PXL)를 구성하는 서브 화소들의 색상, 종류, 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각 서브 화소가 방출하는 광의 색상은 다양하게 변경될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)은 스트라이프 또는 펜타일 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
각각의 서브 화소는 백색 광 및/또는 컬러 광을 출사하는 발광 소자(미도시) 및 상기 발광 소자를 구동하기 위한 화소 회로(미도시)를 포함할 수 있다. 화소 회로는 발광 소자에 연결되는 적어도 하나 이상의 트랜지스터를 포함할 수 있다. 각각의 서브 화소는 적색, 녹색, 및 청색 중 어느 하나의 색의 광을 방출할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 각각의 서브 화소는 시안, 마젠타, 옐로우, 및 백색 중 하나의 색상의 광을 방출할 수도 있다.
구동부는 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 각 화소(PXL)의 구동을 제어할 수 있다. 도 1에서는 설명의 편의를 위하여 배선부를 생략하였다.
구동부는 스캔 라인을 통해 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부, 및 데이터 라인을 통해 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다. 타이밍 제어부는 스캔 구동부, 발광 구동부, 및 데이터 구동부를 제어할 수 있다.
한편, 각 화소(PXL)는 소정의 제어 신호(일 예로, 스캔 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 이러한 광원으로, 무기 결정 구조, 일 예로, 질화물계 반도체를 포함한 마이크로 스케일 혹은 나노 스케일 정도로 작은 크기를 갖는 발광 소자, 일 예로, 초소형 발광 다이오드가 사용될 수 있다. 상술한 발광 소자에 대해서는 도 3a 내지 도 6b를 참조하여 후술하기로 한다.
상술한 표시 장치는 복수의 연신 유닛을 포함하여 연신 가능한 표시 장치를 구현할 수 있다. 이하에서는, 도 2a 및 도 2b를 참조하여 복수의 연신 유닛에 대해 설명한다.
도 2a 및 도 2b는 도 1의 EA1 부분의 확대 평면도들이다.
도 1, 도 2a, 및 도 2b를 참조하면, 표시 장치는 화소들(PXL)이 제공된 베이스 층(BS)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 베이스 층(BS)은 섬 형상의 복수의 아일랜드들(IS), 제1 및 제2 방향들(DR1, DR2)로 이웃한 아일랜드들(IS)을 연결하기 위한 브릿지들(BR)을 포함할 수 있다. 또한, 베이스 층(BS)은 상기 베이스 층(BS)의 일 영역이 제거되어 형성된 절개부(V)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 아일랜드들(IS), 브릿지들(BR), 및 절개부(V)는 표시 장치의 복수의 연신 유닛들(STU)을 구성할 수 있다. 각각의 연신 유닛(STU)은 연신 가능한 표시 장치의 연신 기본 단위에 해당할 수 있다.
각각의 아일랜드(IS)는 섬 형상의 베이스 층(BS)으로, 절개부(V)를 사이에 두고 제1 방향(DR1)으로 인접한(혹은 이웃한) 아일랜드(IS)와 이격될 수 있다. 또한, 각각의 아일랜드(IS)는 절개부(V)를 사이에 두고 제2 방향(DR2)으로 인접한(혹은 이웃한) 아일랜드(IS)와 이격될 수 있다. 각각의 아일랜드(IS)에는 적색, 청색, 녹색, 또는 백색의 광이 방출되는 발광 영역(EMA)을 포함한 적어도 하나의 서브 화소(혹은 화소(PXL))가 위치할(혹은 제공될) 수 있다.
제1 방향(DR1)으로 이격된 두 개의 아일랜드들(IS) 사이 및 제2 방향(DR2)으로 이격된 두 개의 아일랜드들(IS) 사이에는 각각 브릿지(BR)가 마련될 수 있다. 브릿지(BR)는 서로 인접한 두 개의 아일랜드들(IS)을 연결하는 베이스 층(BS)의 일 영역일 수 있다. 브릿지(BR)에는 각각의 아일랜드(IS)에 마련된 서브 화소(혹은 화소(PXL))에 전원 및/혹은 신호를 전달하기 위한 배선들이 마련될 수 있다. 브릿지(BR)에 마련된 배선들로 인해 각각의 아일랜드(IS)에 위치한 서브 화소(혹은 화소(PXL))는 전원 및/혹은 신호를 전달받으며 구동될 수 있다.
절개부(V)는 표시 장치의 연신을 위해 형상 및 면적(혹은 크기)이 변할 수 있다. 절개부(V)는 제1 및 제2 방향(DR1, DR2)으로 인접한 두 개의 아일랜드들(IS) 사이, 하나의 아일랜드(IS)와 브릿지(BR) 사이, 및 상기 제1 및 제2 방향(DR1, DR2)으로 인접한 두 개의 브릿지들(BR) 사이에 위치할 수 있다. 절개부(V)는 베이스층(BS)을 관통하도록 형성될 수 있다. 절개부(V)는 아일랜드들(IS) 간에 이격 영역을 제공하며, 베이스 층(BS)의 무게를 감소시키고, 상기 베이스 층(BS)의 유연성(혹은 가요성(flexibility))을 향상시킬 수 있다. 또한, 베이스 층(BS)에 대한 휨, 구부림, 롤링, 연신 등의 발생 시 절개부(V)의 형상이 변함으로써, 상기 베이스 층(BS) 변형 시의 응력 발생을 효과적으로 감소시켜 상기 베이스 층(BS)의 비정상적인 변형을 방지하고 내구성을 향상시킬 수 있다.
절개부(V)는 베이스 층(BS)의 일 영역을 식각 등의 방법으로 제거하여 형성된 것일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 베이스 층(BS)의 제조 시 절개부(V)를 포함하도록 상기 베이스 층(BS)이 형성될 수 있다. 다른 실시예로서, 절개부(V)는 아일랜드들(IS) 및 브릿지(BR)를 형성한 후, 베이스 층(BS)을 패터닝하여 형성될 수도 있다. 베이스 층(BS)에 절개부(V)를 형성하는 방법은 상술한 실시예에 한정되지 않으며 다양한 방법을 통하여 상기 절개부(V)는 형성될 수 있다.
베이스 층(BS)에 포함된 절개부(V)의 형상 및 면적(혹은 크기)이 변하면서 표시 장치가 연신될 수 있다. 표시 장치는 평면 상에서 볼 때 다양한 방향, 일 예로, 제1 방향(DR1), 제2 방향(DR2), 상기 제1 방향(DR1)의 반대 방향(예를 들어, 좌측 방향), 상기 제2 방향(DR2)의 반대 방향(예를 들어, 상측 방향)으로 연신될 수 있다. 표시 장치의 연신 시, 각각의 아일랜드(IS)는 형상 및/또는 면적(혹은 크기)이 거의 변하지 않고 그 위치만 변할 수 있다. 따라서, 표시 장치의 연신 시 아일랜드들(IS) 각각에 위치하는 서브 화소(혹은 화소(PXL))가 손상없이 유지될 수 있다. 다만, 표시 장치가 연신되는 경우 인접한 두 개의 아일랜드들(IS)을 연결하는 브릿지들(BR)은 형상 및/또는 면적(혹은 크기)이 변형될 수도 있다.
도 2a 및 도 2b에서는, 각각의 아일랜드(IS)를 사각 형상에 유사하게 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 상기 아일랜드(IS)의 형상은 다양하게 변형될 수 있다. 또한, 인접한 두 개의 아일랜드들(IS)을 연결하는 브릿지(BR)의 형상 또한 도 2a 및 도 2b에 도시된 것에 한정되지 않고 다양하게 변형될 수 있다.
도 3a는 도 1의 표시 장치의 발광원으로 사용되는 발광 소자를 개략적으로 도시한 사시도이고, 도 3b는 도 3a의 발광 소자의 단면도이고, 도 4a는 도 1의 표시 장치의 발광원으로 사용되는 다른 발광 소자를 개략적으로 도시한 사시도이고, 도 4b는 도 4a의 발광 소자의 단면도이고, 도 5a는 도 1의 표시 장치의 발광원으로 사용되는 다른 발광 소자를 개략적으로 도시한 사시도이고, 도 5b는 도 5a의 발광 소자의 단면도이고, 도 6a는 도 1의 표시 장치의 발광원으로 사용되는 또 다른 발광 소자를 개략적으로 도시한 사시도이며, 도 6b는 도 6a의 발광 소자의 단면도이다.
편의를 위해, 식각 방식으로 제조된 발광 소자를 도시한 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 및 도 5b를 설명한 후, 성장 방식으로 제조된 코어-쉘(core-shell) 구조의 발광 소자를 도시한 도 6a 및 도 6b에 대해 설명한다. 본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 및 도 6b에 도시된 실시예들에 한정되지는 않는다.
우선, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 및 도 5b를 참조하면, 발광 소자(LD)는 제1 반도체층(11)과, 제2 반도체층(13), 상기 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 상기 발광 소자(LD)는 상기 연장 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 발광 소자(LD)의 일측 단부에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나가 배치될 수 있고, 그의 타측 단부에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 발광 소자(LD)는 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double heterostructure)를 사용할 수 있다. 본 발명의 일 실시예에 있어서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 상기 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 폭(혹은 두께)을 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 더 넓은 폭(혹은 두꺼운 두께)을 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 도 3a 내지 도 5b에 도시된 바와 같이 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다. 이러한 경우, 활성층(12)은 식각 방식으로 제조된 윈 기둥 형상의 발광 소자(LD)에서 상단부에 인접하게 위치할 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 하나의 추가 전극(15)을 더 포함할 수 있다. 또한, 실시예에 따라, 도 5a 및 도 5b에 도시된 바와 같이 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(16)을 더 포함할 수도 있다.
추가 전극들(15, 16)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 추가 전극들(15, 16)은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다.
추가 전극들(15, 16) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다. 추가 전극들(15, 16)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 추가 전극들(15, 16)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연 피막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연 피막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연 피막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연 피막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 도전성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연 피막(14)의 구비 여부가 한정되지는 않는다.
절연 피막(14)은 도 3a 및 도 3b에 도시된 바와 같이, 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다. 설명의 편의를 위해, 도 3a에서는 절연 피막(14)의 일부를 삭제한 모습을 도시한 것으로, 실제 발광 소자(LD)에 포함된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15)은 상기 절연 피막(14)에 의해 둘러싸일 수 있다.
상술한 실시예에서, 절연 피막(14)이 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 절연 피막(14)은 도 4a 및 도 4b에 도시된 바와 같이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 둘러싸고 상기 제2 반도체층(13) 상에 배치한 추가 전극(15)의 외주면을 전체적으로 둘러싸지 않거나 상기 추가 전극(15)의 외주면의 일부만을 둘러싸고 나머지를 둘러싸지 않을 수도 있다. 다만, 절연 피막(14)은 적어도 발광 소자(LD)의 양 단부를 노출하며, 일 예로, 제2 반도체층(13)의 일단 측에 배치된 하나의 추가 전극(15)과 더불어, 제1 반도체층(11)의 일 단부를 노출할 수 있다. 또한, 실시예에 따라, 도 5a 및 도 5b에 도시된 바와 같이 발광 소자(LD)의 양 단부에 추가 전극들(15, 16)이 배치될 경우, 절연 피막(14)은 추가 전극들(15, 16) 각각의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연 피막(14)이 제공되지 않을 수도 있다.
본 발명의 일 실시예에 따르면, 절연 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연 피막(14)이 발광 소자(LD)에 제공되면, 활성층(12)이 도시되지 않은 제1 전극 및/또는 제2 전극과 단락되는 것을 방지할 수 있다. 또한, 절연 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연 피막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소(PXL)의 발광 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 각 화소(PXL)의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
다음으로, 도 6a 및 도 6b를 참조하여 코어-쉘(core-shell) 구조의 발광 소자(LD)에 대해 설명한다. 코어-쉘(core-shell) 구조의 발광 소자(LD)에 대해 설명함에 있어, 상술한 일 실시예와 상이한 점을 중심으로 설명하며, 상기 코어-쉘(core-shell) 구조의 발광 소자(LD)에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 상술한 일 실시예와 유사 및/또는 동일한 구성 요소에 대해서는 동일한 번호를 부여한다.
도 6a 및 도 6b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 상기 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 실시예에 따라, 발광 소자(LD)는 중앙에 위치한 제1 반도체층(11), 상기 제1 반도체층(11)의 적어도 일측을 둘러싸는 활성층(12), 상기 활성층(12)의 적어도 일측을 둘러싸는 제2 반도체층(13), 및 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(15)을 구비하는 코어-쉘 구조의 발광 패턴(10)을 포함할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 다각 뿔 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 발광 소자(LD)는 육각 뿔 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 일 단부(혹은 하 단부)와 타 단부(혹은 상 단부)를 가질 수 있다. 실시예에 따라, 발광 소자(LD)의 일 단부(혹은 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치되고, 상기 발광 소자(LD)의 타 단부(혹은 상 단부)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 직경 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(혹은 적용 조건)에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수도 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉, 중심(혹은 가운데)에 위치할 수 있다. 발광 소자(LD)는 제1 반도체층(11)의 형상에 대응되는 형상으로 제공될 수 있다. 일 예로, 제1 반도체층(11)이 육각 뿔 형상을 갖는 경우, 발광 소자(LD) 및 발광 패턴(10)도 육각 뿔 형상을 가질 수 있다.
활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 구체적으로, 활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 양측 단부 중 하측에 배치된 타측 단부를 제외한 나머지 영역을 둘러싸는 형태로 제공 및/또는 형성될 수 있다.
제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향에서 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(15)을 포함한다. 추가 전극(15)은 제2 반도체층(13)에 전기적으로 연결되는 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다.
상술한 바와 같이, 발광 소자(LD)는 양 단부가 돌출된 형상을 갖는 육각 뿔 형태로 구성될 수 있으며, 그 중심에 제공된 제1 반도체층(11), 상기 제1 반도체층(11)을 둘러싸는 활성층(12), 상기 활성층(12)을 둘러싸는 제2 반도체층(13), 및 상기 제2 반도체층(13)을 둘러싸는 추가 전극(15)을 포함하는 코어-쉘 구조의 발광 패턴(10)으로 구현될 수 있다. 육각 뿔 형상을 갖는 발광 소자(LD)의 일 단부(혹은 하단부)에는 제1 반도체층(11)이 배치되고, 상기 발광 소자(LD)의 타 단부(혹은 상단부)에는 추가 전극(15)이 배치될 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴(10)의 외주면에 제공된 절연 피막(14)을 더 포함할 수 있다. 절연 피막(14)은 투명한 절연 물질을 포함할 수 있다.
도 7a 내지 도 7d는 도 1에 도시된 화소들 각각에 구비된 하나의 서브 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
예를 들어, 도 7a 내지 도 7d는 능동형 표시 장치에 적용될 수 있는 서브 화소(SP)에 포함된 구성 요소들의 전기적 연결 관계를 서로 다른 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 서브 화소(SP)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 7a 내지 도 7d에서는, 서브 화소(SP)에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 서브 화소(SP)로 지칭한다. 실시예에 따라, 도 7a 내지 도 7d에 도시된 각각의 서브 화소(SP)는 도 1의 표시 장치에 구비된 화소들(PXL) 각각에 포함된 서브 화소들 중 어느 하나일 수 있으며, 각각의 화소(PXL)에 포함된 서브 화소들(SP)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 1, 도 2a, 도 2b, 도 3a 내지 도 6b, 도 7a 내지 도 7d를 참조하면, 하나의 서브 화소(SP, 이하 '서브 화소'라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 서브 화소(SP)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(144)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(144) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 혹은 "제1 정렬 전극")과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, 혹은 "제2 정렬 전극")과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 애노드 전극일 수 있고, 제2 전극(EL2)은 캐소드 전극일 수 있다.
본 발명의 일 실시예에 있어서, 발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 제1 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 서브 화소(SP)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 서브 화소(SP)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(144)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(144)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 동일한 방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
한편, 도 7a 내지 도 7d에 있어서, 발광 소자들(LD)이 제1 및 제2 구동 전원(VDD, VSS)의 사이에 서로 동일한 방향으로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD)외에 적어도 하나의 비유효 광원을 더 포함할 수 있다. 일 예로, 발광 유닛(EMU)의 제1 및 제2 전극들(EL1, EL2)의 사이에는, 도 7d에 도시된 바와 같이, 적어도 역방향 발광 소자(LDr)가 더 연결되어 있을 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(144)는 해당 서브 화소(SP)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 서브 화소(SP)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 서브 화소(SP)의 화소 회로(144)는 상기 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(144)는 도 7a 및 도 7b에 도시된 바와 같이 제1 및 제2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(144)의 구조가 도 7a 및 도 7b 각각에 도시된 실시예에 한정되지는 않는다.
도 7a에 도시된 바와 같이, 제1 트랜지스터(T1; 스위칭 트랜지스터)의 제1 단자는 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제1 트랜지스터(T1)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제1 트랜지스터(T1)는, 스캔 라인(Si)으로부터 제1 트랜지스터(T1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제2 트랜지스터(T2; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
도 7a 및 도 7b 각각에서는 데이터 신호를 서브 화소(SP) 내부로 전달하기 위한 제1 트랜지스터(T1)와, 상기 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 발광 소자들(LD)로 공급하기 위한 제2 트랜지스터(T2)를 포함한 화소 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(144)는 구동 트랜지스터의 문턱전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 7a에서는 화소 회로(144)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 회로(144)에 포함된 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다. 일 예로, 화소 회로(144)에 포함된 제1 및 제2 트랜지스터들(T1, T2) 중 하나는 N타입의 트랜지스터로 이루어지고 나머지 하나는 P타입의 트랜지스터로 이루어질 수 있다.
또한, 실시예에 따라, 화소 회로(144)에 포함된 제1 및 제2 트랜지스터들(T1, T2)은 산화물 반도체 박막 트랜지스터로 이루어지거나 LTPS 박막 트랜지스터로 이루어질 수 있다. 또한, 다른 실시예에 따라, 화소 회로(144)에 포함된 제1 및 제2 트랜지스터들(T1, T2) 중 하나는 산화물 반도체 박막 트랜지스터로 이루어지고 나머지 하나는 LTPS 박막 트랜지스터로 이루어질 수 있다.
다음으로, 도 1, 도 2a, 도 2b, 도 3a 내지 도 6b, 및 도 7b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(T1, T2)은 N타입의 트랜지스터로 구현될 수 있다. 도 7b에 도시된 화소 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성 요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 7a의 화소 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
본 발명의 일 실시예에 있어서, 화소 회로(144)의 구성은 도 7a 및 도 7b에 도시된 실시예에 한정되지 않는다. 일 예로, 화소 회로(144)는 도 7c 및 도 7d 각각에 도시된 실시예와 같이 구성될 수도 있다.
화소 회로(144)는, 도 7c 및 도 7d에 도시된 바와 같이, 서브 화소(SP)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 일 예로, 서브 화소(SP)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 해당 서브 화소(SP)의 화소 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 실시예에 따라, 화소 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 서브 화소(SP)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다. 또한, 실시예에 따라, 화소 회로(144)는 제1 및 제2 구동 전원(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 화소 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
화소 회로(144)는, 도 7c 및 도 7d에 도시된 바와 같이, 제1 내지 제7 트랜지스터들(T1 ~ T7)과, 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 다른 일 전극, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)들의 일측 단부에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여, 발광 소자(LD)들을 경유하여 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 서브 화소(SP)에 연결된 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 서브 화소(SP)에 연결된 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)이 인가되는 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인, 일 예로 i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자들(LD)의 일 단부 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 소자들(LD)의 일 단부와 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로 i+1번째 스캔 라인(Si+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자들(LD)의 일 단부로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장할 수 있다.
한편, 도 7c 및 도 7d 각각에서는 화소 회로(144)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다. 일 예로, 화소 회로(144)에 포함된 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 일부는 N타입의 트랜지스터로 이루어지고 나머지는 P타입의 트랜지스터로 이루어질 수 있다.
또한, 실시예에 따라, 화소 회로(144)에 포함된 제1 내지 제7 트랜지스터들(T1 내지 T7)은 산화물 반도체 박막 트랜지스터로 이루어지거나 LTPS 박막 트랜지스터로 이루어질 수 있다. 또한, 다른 실시예에 따라, 화소 회로(144)에 포함된 제1 내지 제7 트랜지스터들(T1 ~ T7) 중 일부 트랜지스터들은 산화물 반도체 박막 트랜지스터로 이루어지고 나머지 트랜지스터들은 LTPS 박막 트랜지스터로 이루어질 수 있다.
또한, 도 7a 내지 도 7d에서는, 각각의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수 있다. 즉, 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수도 있다.
본 발명에 적용될 수 있는 서브 화소(SP)의 구조가 도 7a 내지 도 7d에 도시된 실시예들에 한정되지는 않으며, 해당 서브 화소(SP)는 다양한 구조를 가질 수 있다. 또한, 본 발명의 다른 실시예에서, 각 서브 화소(SP)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(144)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, 각각 스캔 라인(Si-1, Si, Si+1), 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 8은 도 1에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이고, 도 9a는 도 8의 제1 서브 화소를 개략적으로 도시한 평면도이고, 도 9b는 도 9a의 EA2 부분의 확대 평면도이고, 도 10은 도 9a의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 11은 도 10의 제1 및 제3 컨택 전극들과 제2 및 제4 컨택 전극들이 상이한 층에 배치되는 실시예를 도시한 것으로, 도 9a의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이고, 도 12는 도 10에 도시된 제1 내지 제4 전극들 상에 각각 캡핑층이 배치되는 실시예를 도시한 것으로, 도 9a의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이고, 도 13은 도 9a의 Ⅱ ~ Ⅱ'선에 따른 단면도이고, 도 14는 도 13에 도시된 제1 뱅크를 다른 형태에 따라 구현한 것으로, 도 9a의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이며, 도 15는 도 9a의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 8에서는, 도시의 편의를 위하여 제1 및 제2 전극들, 제1 및 제2 서브 전극들, 상기 제1 및 제2 전극들과 상기 제1 및 제2 서브 전극들 사이에 제공된 발광 소자들만을 도시하였다.
도 8 및 도 9a에 있어서, 편의를 위하여 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
도 9a에 도시된 제1 서브 화소는, 도 7a 내지 도 7d 각각에 도시된 서브 화소 중 어느 하나일 수 있다. 일 예로, 도 9a에 도시된 서브 화소는 도 7a에 도시된 서브 화소일 수 있다.
또한, 도 8 내지 도 15에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 하나의 화소(PXL)의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
추가적으로, 본 발명의 일 실시예에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다" 함은 상이한 공정에서 형성됨을 의미할 수 있다.
도 1 내지 도 7a, 도 8 내지 도 15를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 베이스 층(BS), 배선부, 및 적어도 하나의 화소(PXL)를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 베이스 층(BS)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어진 연신 가능한 기재일 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다. 일 예로, 베이스 층(BS)은 실리콘 엘라스토머(silicon elastomer), 폴리우레탄(polyurethane) 등의 고분자 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
화소(PXL)는 베이스 층(BS) 상에 제공된 제1 내지 제4 서브 화소들(SP1 ~ SP4)을 포함할 수 있다.
제1 서브 화소(SP1)는 제1 화소 행(R1) 및 제1 화소 열(C1)에 위치한 서브 화소일 수 있으며, 제2 서브 화소(SP2)는 상기 제1 화소 행(R1) 및 제2 화소 열(C2)에 위치한 서브 화소일 수 있다. 제3 서브 화소(SP3)는 제2 화소 행(R2) 및 제1 화소 열(C1)에 위치한 서브 화소일 수 있으며, 제4 서브 화소(SP4)는 상기 제2 화소 행(R2) 및 제2 화소 열(C2)에 위치한 서브 화소일 수 있다.
본 발명의 일 실시예에 있어서, 제1 서브 화소(SP1)는 적색 서브 화소일 수 있고, 제2 및 제3 서브 화소들(SP2, SP3) 각각은 녹색 서브 화소일 수 있으며, 제4 서브 화소(SP4)는 청색 서브 화소일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각은 하나의 아일랜드(IS) 및 상기 아일랜드(IS)에 연결된 적어도 하나의 브릿지(BR)를 포함할 수 있다. 일 예로, 제1 서브 화소(SP1)는 제1 아일랜드(IS1) 및 상기 제1 아일랜드(IS1)에 연결된 브릿지(BR)를 포함하고, 제2 서브 화소(SP2)는 제2 아일랜드(IS2) 및 상기 제2 아일랜드(IS2)에 연결된 브릿지(BR)를 포함하고, 제3 서브 화소(SP3)는 제3 아일랜드(IS3) 및 상기 제3 아일랜드(IS3)에 연결된 브릿지(BR)를 포함하며, 제4 서브 화소(SP4)는 제4 아일랜드(IS4) 및 상기 제4 아일랜드(IS4)에 연결된 브릿지(BR)를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 브릿지(BR)는 해당 서브 화소의 해당 아일랜드(IS)의 네 변에 각각 연결된 제1 내지 제4 브릿지들(BR1 ~ BR4)를 포함할 수 있다. 일 예로, 제1 서브 화소(SP1)의 제1 브릿지(BR1)는 상기 제1 서브 화소(SP1)에 포함된 제1 아일랜드(IS1)의 제1 변(S1)에 연결되고, 상기 제1 서브 화소(SP1)의 제2 브릿지(BR2)는 상기 제1 아일랜드(IS1)의 제2 변(S2)에 연결되고, 상기 제1 서브 화소(SP1)의 제3 브릿지(BR3)는 상기 제1 아일랜드(IS1)의 제3 변(S3)에 연결되며, 상기 제1 서브 화소(SP1)의 제4 브릿지(BR4)는 상기 제1 아일랜드(IS1)의 제4 변(S4)에 연결될 수 있다.
제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 제1 및 제3 브릿지들(BR1, BR3)은 평면 상에서 볼 때 제1 방향(DR1)으로 연장된 베이스 층(BS)의 일 영역으로, 상기 제1 방향(DR1, 혹은 '행 방향')으로 인접한(혹은 이웃한) 두 개의 서브 화소들을 연결할 수 있다. 일 예로, 제1 서브 화소(SP1)의 제1 브릿지(BR1) 및 상기 제1 서브 화소(SP1)와 동일한 행에 위치한 제2 서브 화소(SP2)의 제1 브릿지(BR1)는 일체로 제공되어 서로 연결될 수 있다. 마찬가지로, 제3 서브 화소(SP3)의 제1 브릿지(BR1) 및 상기 제3 서브 화소(SP3)와 동일한 행에 위치한 제4 서브 화소(SP4)의 제1 브릿지(BR1)는 일체로 제공되어 서로 연결될 수 있다.
제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 제2 및 제4 브릿지들(BR2, BR4)은 평면 상에서 볼 때 제2 방향(DR2)으로 연장된 베이스 층(BS)의 일 영역으로, 상기 제2 방향(DR2, 혹은 '열 방향')으로 인접한(혹은 이웃한) 두 개의 서브 화소들을 연결할 수 있다. 일 예로, 제1 서브 화소(SP1)의 제4 브릿지(BR4) 및 상기 제1 서브 화소(SP1)와 동일한 열에 위치한 제3 서브 화소(SP3)의 제4 브릿지(BR4)는 일체로 제공되어 서로 연결될 수 있다. 또한, 제2 서브 화소(SP2)의 제4 브릿지(BR4) 및 상기 제2 서브 화소(SP2)와 동일한 열에 위치한 제4 서브 화소(SP4)의 제4 브릿지(BR4)는 일체로 제공되어 서로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이 및 제3 서브 화소(SP3)와 제4 서브 화소(SP4) 사이에 각각 제2 방향(DR2)으로 연장된 제2 가상의 선(VL2)이 제공될 수 있다. 또한, 제1 서브 화소(SP1)와 제3 서브 화소(SP3) 사이 및 제2 서브 화소(SP2)와 제4 서브 화소(SP4) 사이에 각각 제1 방향(DR1)으로 연장된 제1 가상의 선(VL1)이 제공될 수 있다.
제1 서브 화소(SP1)와 제2 서브 화소(SP2)는 제2 가상의 선(VL2)을 기준으로 거울 대칭(mirror symmetry)을 이룰 수 있고, 상기 제1 서브 화소(SP1)와 제3 서브 화소(SP3)는 제1 가상의 선(VL1)을 기준으로 거울 대칭(mirror symmetry)을 이룰 수 있고, 상기 제2 서브 화소(SP2)와 제4 서브 화소(SP4)는 상기 제1 가상의 선(VL1)을 기준으로 거울 대칭(mirror symmetry)을 이룰 수 있으며, 상기 제3 서브 화소(SP3)와 상기 제4 서브 화소(SP4)는 상기 제2 가상의 선(VL2)을 기준으로 거울 대칭(mirror symmetry)을 이룰 수 있다.
제1 서브 화소(SP1)의 제1 아일랜드(IS1)와 제2 서브 화소(SP2)의 제2 아일랜드(IS2) 사이, 상기 제1 아일랜드(IS1)와 제3 서브 화소(SP3)의 제3 아일랜드(IS3) 사이, 상기 제2 아일랜드(IS2)와 제4 서브 화소(SP4)의 제4 아일랜드(IS4) 사이, 및 상기 제3 아일랜드(IS3)와 상기 제4 아일랜드(IS4) 사이에 절개부(V)가 제공될(혹은 위치할) 수 있다. 또한, 제1 서브 화소(SP1)의 제4 브릿지(BR4)와 제2 서브 화소(SP2)의 제4 브릿지(BR4) 사이 및 제3 서브 화소(SP3)의 제4 브릿지(BR4)와 제4 서브 화소(SP4)의 제4 브릿지(BR4) 사이에 절개부(V)가 제공될(혹은 위치할) 수 있다.
또한, 제1 서브 화소(SP1)의 제3 브릿지(BR3)와 제3 서브 화소(SP3)의 제3 브릿지(BR3) 사이 및 제2 서브 화소(SP2)의 제3 브릿지(BR3)와 제4 서브 화소(SP4)의 제3 브릿지(BR3) 사이에 절개부(V)가 제공될(혹은 위치할) 수 있다.
본 발명의 일 실시예에 있어서, 절개부(V)는 베이스 층(BS)을 관통하도록 형성된 것으로, 제1 내지 제4 서브 화소들(SP1 ~ SP4)에 포함된 제1 내지 제4 아일랜드들(IS1 ~ IS4) 간에 이격 영역을 제공할 수 있다.
제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각은 광을 방출하는 발광 영역(EMA)과 상기 발광 영역(EMA)의 주변을 둘러싸는 주변 영역을 포함할 수 있다. 여기서, 주변 영역이라 함은, 광이 방출되지 않는 비발광 영역을 포함할 수 있다.
제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 발광 영역(EMA)은 제1 발광 영역(MEMA)과 제2 발광 영역(SEMA)을 포함할 수 있다. 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 발광 영역(EMA)은 베이스 층(BS), 상기 베이스 층(BS) 상에 제공된 화소 회로층(PCL), 및 상기 화소 회로층(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
표시 소자층(DPL)은 제1 및 제2 전극들(EL1, EL2), 제1 및 제2 서브 전극들(CL1, CL2), 복수의 발광 소자들(LD), 제1 내지 제4 컨택 전극들(CNE1 ~ CNE4)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 발광 영역(MEMA)은 해당 서브 화소의 아일랜드(IS)에 제공되고, 제2 발광 영역(SEMA)은 상기 해당 서브 화소의 브릿지(BR) 중 적어도 하나 이상의 브릿지(BR)에 제공될 수 있다. 일 예로, 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)은 상기 제1 서브 화소(SP1)의 제1 아일랜드(IS1)에 제공되고, 상기 제1 서브 화소(SP1)의 제2 발광 영역(SEMA)은 상기 제1 서브 화소(SP1)의 제1 및 제3 브릿지들(BR1, BR3)에 각각 제공될 수 있다. 제1 서브 화소(SP1)의 제2 및 제4 브릿지들(BR2, BR4)은 광이 방출되지 않는 비발광 영역을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제2 및 제4 브릿지들(BR2, BR4) 각각에 표시 소자층(DPL)이 제공되어 상기 제1 및 제4 브릿지들(BR1, BR4)도 광이 방출되는 제2 발광 영역(SEMA)을 포함할 수도 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 화소 영역은 해당 서브 화소의 발광 영역(EMA)과 주변 영역을 포함할 수 있다.
설명의 편의를 위하여, 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 아일랜드(IS) 상에 형성 및/또는 제공된 구성들에 대해 우선적으로 설명한 후, 상기 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 브릿지(BR) 상에 형성 및/또는 제공된 구성들에 대해 설명한다.
제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 아일랜드(IS)는 제1 발광 영역(MEMA) 및 상기 제1 발광 영역(MEMA)을 둘러싸는 주변 영역을 포함할 수 있다. 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 아일랜드(IS) 상에는 화소 회로층(PCL) 및 표시 소자층(DPL)이 제공될 수 있다. 본 발명의 일 실시예에 있어서, 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 아일랜드(IS)는 섬 형상의 베이스 층(BS)의 일 영역을 의미할 수 있다.
제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 화소 회로층(PCL)은 베이스 층(BS) 상에 배치된 버퍼층(BFL)과, 상기 버퍼층(BFL) 상에 배치된 적어도 하나의 트랜지스터(T)와, 보호층(PSV)을 포함할 수 있다.
버퍼층(BFL)은 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다. 버퍼층(BFL)이 다중층으로 제공되는 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 베이스 층(BS)의 재료 및/또는 공정 조건 등에 따라 생략될 수도 있다.
트랜지스터(T)는 제1 트랜지스터(T1, T) 및 제2 트랜지스터(T2, T)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 트랜지스터(T1, T)는 해당 서브 화소의 발광 소자들(LD)에 전기적으로 연결되어 상기 발광 소자들(LD)을 구동하는 구동 트랜지스터일 수 있고, 제2 트랜지스터(T2, T)는 상기 제1 트랜지스터(T1, T)를 스위칭하는 스위칭 트랜지스터일 수 있다.
제1 트랜지스터(T1, T)와 제2 트랜지스터(T2, T) 각각은 트랜지스터 반도체층(SCL), 게이트 전극(GE), 제1 단자(SE), 및 제2 단자(DE)를 포함할 수 있다. 제1 단자(SE)는 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있으며, 제2 단자(DE)는 나머지 하나의 전극일 수 있다. 예를 들어, 제1 단자(SE)가 소스 전극일 경우 제2 단자(DE)는 드레인 전극일 수 있다.
트랜지스터 반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 트랜지스터 반도체층(SCL)은 제1 단자(SE)에 접촉되는 제1 영역과 제2 단자(DE)에 접촉되는 제2 영역을 포함할 수 있다. 제1 영역과 제2 영역 사이의 영역은 채널 영역일 수 있다.
트랜지스터 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물이 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 영역 및 제2 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 트랜지스터 반도체층(SCL) 상에 제공될 수 있다. 게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다.
제1 단자(SE)와 제2 단자(DE) 각각은 제1 층간 절연층(ILD1)과 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 트랜지스터 반도체층(SCL)의 제1 영역 및 제2 영역에 접촉될 수 있다. 제1 층간 절연층(ILD1)은 무기 재료를 포함한 무기 절연막일 수 있다.
상술한 실시예에 있어서, 제1 트랜지스터(T1, T)와 제2 트랜지스터(T2, T) 각각의 제1 및 제2 단자들(SE, DE)이 트랜지스터 반도체층(SCL)과 전기적으로 연결된 별개의 전극으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 트랜지스터(T1, T)와 제2 트랜지스터(T2, T) 각각의 제1 단자(SE)는 각각의 트랜지스터 반도체층(SCL)의 채널 영역에 인접한 제1 및 제2 영역 중 하나의 영역일 수 있으며, 상기 제1 트랜지스터(T1, T)와 제2 트랜지스터(T2, T) 각각의 제2 단자(DE)는 각각의 상기 트랜지스터 반도체층(SCL)의 채널 영역에 인접한 제1 및 제2 영역들 중 나머지 하나의 영역일 수 있다. 이러한 경우, 제1 트랜지스터(T1, T)의 제2 단자(DE)는 브릿지 전극, 또는 컨택 전극 등을 통해 제1 내지 제4 화소들(SP1 ~ SP4) 각각의 발광 유닛(EMU)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 화소 회로층(PCL)에 포함된 적어도 하나 이상의 트랜지스터(T)는 LTPS 박막 트랜지스터로 구성될 수 있으나, 이에 한정되는 것은 아니며, 실시예에 따라 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 또한, 실시예에 따라, 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 화소 회로층(PCL)은 LTPS 박막 트랜지스터로 이루어진 적어도 하나의 트랜지스터(T)와 산화물 반도체 박막 트랜지스터로 이루어진 적어도 하나의 트랜지스터(T)를 포함할 수 있다. 추가적으로, 본 발명의 일 실시예에 있어서, 트랜지스터(T)가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터(T)는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수도 있다.
트랜지스터(T) 상에는 제3 층간 절연층(ILD3)이 제공될 수 있다. 제3 층간 절연층(ILD3)은 무기 재료를 포함한 무기 절연막일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제3 절연층(ILD3)은 실시예에 따라 생략될 수도 있다.
제3 층간 절연층(ILD3) 상에는 보호층(PSV)이 제공될 수 있다. 보호층(PSV)은 제1 및 제2 트랜지스터들(T1, T2) 상에 제공 및/또는 형성되어 상기 제 및 제2 트랜지스터들(T1, T2)을 커버할 수 있다. 보호층(PSV)은 유기 절연막, 무기 절연막, 또는 상기 무기 절연막 상에 배치된 상기 유기 절연막을 포함하는 형태로 제공될 수 있다. 여기서, 무기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다. 유기 절연막은 광을 투과시킬 수 있는 유기 절연 물질을 포함할 수 있다. 유기 절연막은 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
다음으로, 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 아일랜드(IS)에 포함된 표시 소자층(DPL)에 대해 설명한다. 본 발명의 일 실시예에 있어서, 제1 내지 제4 서브 화소들(SP1 ~ SP4XL) 각각의 표시 소자층(DPL)의 일부 구성은 해당 서브 화소의 아일랜드(IS)의 주변 영역에 배치되고, 나머지 구성들은 상기 아일랜드(IS)의 제1 발광 영역(MEMA)에 배치될 수 있다.
제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 아일랜드(IS)에 포함된 표시 소자층(DPL)은 제1 뱅크(BNK1), 제1-1 전극(EL1_1), 제2-1 전극(EL2_1), 제1-1 서브 전극(CL1_1), 제2-1 서브 전극(CL2_1), 복수의 발광 소자들(LD)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 아일랜드(IS)에 포함된 표시 소자층(DPL)은 실질적으로 유사하거나 동일한 구조를 가질 수 있다. 이에 따라, 설명의 편의를 위하여 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 아일랜드(IS)에 포함된 표시 소자층(DPL)에 대한 설명은 상기 제1 서브 화소(SP1)의 제1 아일랜드(IS)에 포함된 표시 소자층(DPL)에 대한 설명으로 대신하기로 한다.
제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에는 적어도 하나의 제1 뱅크(BNK1)가 배치될 수 있다.
제1 뱅크(BNK1)는 제1 아일랜드(IS1)에 제공된 제1 발광 영역(MEMA) 내의 보호층(PSV)과 제1-1 전극(EL1_1) 사이, 상기 보호층(PSV)과 제2-1 전극(EL2_1) 사이, 상기 보호층(PSV)과 제1-1 서브 전극(CL1_1) 사이, 및 상기 보호층(PSV)과 제2-1 서브 전극(CL2_1) 사이에 각각 제공 및/또는 형성될 수 있다.
제1 뱅크(BNK1)는, 발광 소자들(LD)에서 방출되는 광이 표시 장치의 화상 표시 방향으로 더욱 진행되도록 제1-1 및 제2-1 전극들(EL1_1, EL2_1), 제1-1 및 제2-1 서브 전극들(CL1_1, CL2_1) 각각의 표면 프로파일을 변경하기 위해 상기 제1-1 및 제2-1 전극들(EL1_1, EL2_1), 상기 제1-1 및 제2-1 서브 전극들(CL1_1, CL2_1) 각각을 지지하는 지지 부재 또는 절연 패턴일 수 있다.
제1 뱅크(BNK1)은, 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 실시예에 따라, 제1 뱅크(BNK1)은 단일층의 유기 절연막 및/또는 단일층의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 뱅크(BNK1)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중층의 형태로 제공될 수도 있다.
제1 뱅크(BNK1)은, 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 사다리꼴 형상의 단면을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 뱅크(BNK1)은 도 14에 도시된 바와 같이, 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반타원 형상, 반원 형상 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 제1 뱅크(BNK1)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다. 인접한 제1 뱅크들(BNK1)은 보호층(PSV) 상의 동일한 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다.
제1 서브 화소(SP1)의 표시 소자층(DPL)은 상기 제1 서브 화소(SP1)의 주변 영역에 배치된 제3 뱅크(미도시)를 더 포함할 수 있다. 제3 뱅크는 제1 서브 화소(SP1)와 그에 인접한 서브 화소들(일 예로, 제2 서브 화소(SP2) 또는 제3 서브 화소(SP3)) 각각의 제1 발광 영역(MEMA)을 정의(또는 구획)하는 구조물로서, 일 예로 화소 정의막일 수 있다. 이러한 제3 뱅크는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 제1 서브 화소(SP1)와 그에 인접한 서브 화소 사이에서 광(혹은 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 제1 서브 화소(SP1) 각각에서 방출되는 광의 효율을 더욱 향상시키기 위해 제3 뱅크 상에는 반사 물질층이 형성 및/또는 제공될 수 있다. 제3 뱅크는 제1 뱅크(BNK1)와 상이한 층에 형성 및/또는 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 상기 제3 뱅크는 제1 뱅크(BNK1)과 동일한 층에 형성 및/또는 제공될 수도 있다. 또한, 제1 서브 화소(SP1)의 주변 영역에 위치한 제3 뱅크는 상기 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에 위치한 제1 뱅크(BNK1)와 상이한 높이를 가질 수 있다.
본 발명의 일 실시예에 있어서, 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)은, 평면 상에서 볼 때 섬 형상의 베이스 층(BS)의 일 영역인 제1 아일랜드(IS1)에 대응되는 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)은, 평면 상에서 볼 때 제1 아일랜드(IS1)의 형상에 대응되지 않고 상기 제1 아일랜드(IS1)의 형상과 상이한 형상을 가질 수도 있다.
제1-1 및 제2-1 전극들(EL1_1, EL2_1) 각각은 제1 서브 화소(SP1)의 제1 발광 영역(MEMA) 내에서 서로 이격되게 배치될 수 있다. 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1) 사이에는 제1-1 서브 전극(CL1_1) 및 제2-1 서브 전극(CL2_1)이 배치될 수 있다. 일 예로, 제1-1 서브 전극(CL1_1)은 제1-1 전극(EL1_1)과 제2-1 서브 전극(CL2_1) 사이에 배치되고, 상기 제2-1 서브 전극(CL2_1)은 상기 제1-1 서브 전극(CL1_1)과 제2-1 전극(EL2_1) 사이에 배치될 수 있다. 평면 상에서 볼 때, 제1-1 전극(EL1_1), 제1-1 서브 전극(CL1_1), 제2-1 서브 전극(CL2_1), 및 제2-1 전극(EL2_1)은 서로 이격되게 배치될 수 있다.
본 발명의 일 실시예에 있어서, 제1-1 전극(EL1_1)과 제1-1 서브 전극(CL1_1)은 일정 간격을 두고 서로 이격되고, 상기 제1-1 서브 전극(CL1_1)과 제2-1 서브 전극(CL2_1)은 일정 간격으로 두고 서로 이격되며, 상기 제2-1 서브 전극(CL2_1)과 제2-1 전극(EL2_1)은 일정 간격을 두고 서로 이격될 수 있다. 제1 서브 화소(SP1)의 제1 발광 영역(MEMA1)에서, 제1-1 전극(EL1_1)과 제1-1 서브 전극(CL1_1) 사이, 상기 제1-1 서브 전극(CL1_1)과 제2-1 서브 전극(CL2_1) 사이, 및 상기 제2-1 서브 전극(CL2_1)과 제2-1 전극(EL2_1) 사이는 동일한(혹은 균일한) 간격을 가질 수 있다. 이에 따라, 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에서 발광 소자들(LD)이 보다 균일하게 정렬될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제1-1 전극(EL1_1)과 제1-1 서브 전극(CL1_1) 사이, 상기 제1-1 서브 전극(CL1_1)과 제2-1 서브 전극(CL2_1) 사이, 및 상기 제2-1 서브 전극(CL2_1)과 제2-1 전극(EL2_1) 사이는 서로 상이한 간격을 가질 수도 있다.
제1-1 전극(EL1_1), 제1-1 서브 전극(CL1_1), 제2-1 서브 전극(CL2_1), 및 제2-1 전극(EL2_1) 각각은 제1 뱅크(BNK1) 상에 배치되어 상기 제1 뱅크(BNK1)의 형상에 대응하는 표면 프로파일을 가질 수 있다. 일 예로, 제1-1 및 제2-1 전극들(EL1_1, EL2_1), 제1-1 및 제2-1 서브 전극들(CL1_1, CL2_1) 각각은 제1 뱅크(BNK1)에 대응된 돌출된 부분과 보호층(PSV)에 대응된 평탄한 부분을 포함할 수 있다. 제1-1 전극(EL1_1), 제1-1 서브 전극(CL1_1), 제2-1 서브 전극(CL2_1), 및 제2-1 전극(EL2_1)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 방출되는 광을 표시 장치의 화상 표시 방향(일 예로, 정면 방향)으로 진행되게 하기 위해 일정한 반사율을 갖는 재료로 이루어질 수 있다.
제1-1 전극(EL1_1), 제1-1 서브 전극(CL1_1), 제2-1 서브 전극(CL2_1), 및 제2-1 전극(EL2_1) 각각은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 도전성 재료로는 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키는 데에 유리한 불투명한 금속을 포함할 수 있다. 불투명한 금속으로는, 일 예로, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1-1 전극(EL1_1), 제1-1 서브 전극(CL1_1), 제2-1 서브 전극(CL2_1), 및 제2-1 전극(EL2_1) 각각은 투명한 도전성 재료를 포함할 수 있다. 투명한 도전성 재료로는, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다. 제1-1 전극(EL1_1), 제1-1 서브 전극(CL1_1), 제2-1 서브 전극(CL2_1), 및 제2-1 전극(EL2_1) 각각이 투명한 도전성 재료를 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키기 위한 불투명한 금속으로 이루어진 별도의 도전층이 추가로 포함될 수 있다. 다만, 제1-1 전극(EL1_1), 제1-1 서브 전극(CL1_1), 제2-1 서브 전극(CL2_1), 및 제2-1 전극(EL2_1) 각각의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 제1-1 전극(EL1_1), 제1-1 서브 전극(CL1_1), 제2-1 서브 전극(CL2_1), 및 제2-1 전극(EL2_1) 각각은 단일층으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1-1 전극(EL1_1), 제1-1 서브 전극(CL1_1), 제2-1 서브 전극(CL2_1), 및 제2-1 전극(EL2_1) 각각은 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 둘 이상 물질이 적층된 다중층으로 형성될 수도 있다. 제1-1 전극(EL1_1), 제1-1 서브 전극(CL1_1), 제2-1 서브 전극(CL2_1), 및 제2-1 전극(EL2_1) 각각은 발광 소자들(LD) 각각의 양 단부(EP1, EP2)로 신호(혹은 전압)를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위해 적어도 이중층 이상의 다중층으로 이루어질 수도 있다. 예를 들어, 제1-1 전극(EL1_1), 제1-1 서브 전극(CL1_1), 제2-1 서브 전극(CL2_1), 및 제2-1 전극(EL2_1) 각각은 ITO/Ag/ITO의 순으로 순차적으로 적층된 다중층으로 이루어질 수도 있다.
상술한 바와 같이, 제1-1 전극(EL1_1), 제1-1 서브 전극(CL1_1), 제2-1 서브 전극(CL2_1), 및 제2-1 전극(EL2_1) 각각은 그 하부에 배치된 제1 뱅크(BNK1)의 형상에 대응되는 표면 프로파일을 가질 수 있다. 이에 따라, 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 방출된 광이 제1-1 전극(EL1_1), 제1-1 서브 전극(CL1_1), 제2-1 서브 전극(CL2_1), 및 제2-1 전극(EL2_1)에 의해 반사되어 표시 장치의 화상 표시 방향으로 더욱 진행될 수 있다. 결국, 발광 소자들(LD) 각각에서 방출된 광의 효율이 더욱 향상될 수 있다.
본 발명의 일 실시예에 있어서, 제1 뱅크(BNK1), 제1-1 전극(EL1_1), 제1-1 서브 전극(CL1_1), 제2-1 서브 전극(CL2_1), 및 제2-1 전극(EL2_1) 각각은 발광 소자들(LD)에서 방출된 광을 원하는 방향으로 유도하여 표시 장치의 광 효율을 향상시키는 반사 부재로 기능할 수 있다. 즉, 제1 뱅크(BNK1), 제1-1 전극(EL1_1), 제1-1 서브 전극(CL1_1), 제2-1 서브 전극(CL2_1), 및 제2-1 전극(EL2_1) 각각은 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향으로 진행되게 하여 상기 발광 소자들(LD)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 발광 영역(MEMA)에서, 제1-1 전극(EL1_1)과 제1-1 서브 전극(CL1_1) 사이, 상기 제1-1 서브 전극(CL1_1)과 제2-1 서브 전극(CL2_1) 사이, 및 상기 제2-1 서브 전극(CL2_1)과 제2-1 전극(EL2_1) 사이에 각각 복수의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있다. 제1 발광 영역(MEMA)에서 제1-1 전극(EL1_1)과 제1-1 서브 전극(CL1_1) 사이, 상기 제1-1 서브 전극(CL1_1)과 제2-1 서브 전극(CL2_1) 사이, 및 상기 제2-1 서브 전극(CL2_1)과 제2-1 전극(EL2_1) 사이에 각각 정렬 및/또는 제공된 발광 소자들(LD)은 제1 서브 화소(SP1)의 발광 유닛(EMU)을 구성할 수 있다.
제1 서브 화소(SP1)의 발광 유닛(EMU)에 포함된 제1-1 전극(EL1_1)은 애노드 전극일 수 있고, 제2-1 전극(EL2_1)은 상기 발광 유닛(EMU)의 캐소드 전극일 수 있다.
제1-1 전극(EL1_1)은 제1 컨택 홀(CH1)을 통해 제1 서브 화소(SP1)의 화소 회로층(PCL)과 전기적으로 연결될 수 있다. 일 예로, 제1-1 전극(EL1_1)은 제1 서브 화소(SP1)의 제1 발광 영역(MEMA) 내에서 제1 컨택 홀(CH1)을 통해 상기 제1 서브 화소(SP1)의 화소 회로층(PCL)과 전기적으로 연결될 수 있다. 제1-1 전극(EL1_1)은 제1 컨택 홀(CH1)을 통해 제1 서브 화소(SP1)의 화소 회로층(PCL)의 제1 트랜지스터(T1, T)의 제2 단자(DE)와 전기적으로 연결될 수 있다. 이에 따라, 제1 트랜지스터(T1, T)에 인가된 신호(혹은 전압)가 제1-1 전극(EL1_1)으로 전달될 수 있다.
제2-1 전극(EL2_1)은 제1 브릿지(BR1)에 제공된 제2-2 전극(EL2_2)과 전기적 및/또는 물리적으로 연결되어 상기 제2-2 전극(EL2_2)으로부터 제2 구동 전원(VSS)을 전달받을 수 있다. 제2-1 전극(EL2_1)과 제2-2 전극(EL2_2)의 연결 관계에 대한 상세한 설명은 제1 서브 화소(SP1)의 브릿지(BR)에 대한 설명과 연관지어 후술하기로 한다.
상술한 실시예에 있어서, 발광 소자들(LD) 각각은, 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있다. 예를 들어, 발광 소자들(LD) 각각은 도 3a 내지 도 6b에 도시된 나노 스케일 내지 마이크로 스케일 범위의 크기를 갖는 초소형의 발광 소자일 수 있다. 다만, 발광 소자들(LD)의 크기, 종류, 및 형상 등은 다양하게 변경될 수 있다. 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에 제공 및/또는 정렬되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD)은 용액 내에 분산된 형태로 마련되어(혹은 제공되어) 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에 투입될 수 있다. 본 발명의 일 실시예에 있어서, 발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에 투입될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에 공급될 수 있다. 이때, 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에 위치한 제1-1 전극(EL1_1), 제1-1 서브 전극(CL1_1), 제2-1 서브 전극(CL2_1), 및 제2-1 전극(EL2_1) 각각에 대응하는 정렬 신호(혹은, 정렬 전압)를 인가하게 되면, 상기 제1-1 전극(EL1_1)과 상기 제1-1 서브 전극(CL1_1) 사이, 상기 제1-1 서브 전극(CL1_1)과 상기 제2-1 서브 전극(CL2_1) 사이, 및 상기 제2-1 서브 전극(CL2_1)과 상기 제2-1 전극(EL2_1) 사이에 각각 전계가 형성될 수 있다. 이로 인하여, 제1-1 전극(EL1_1)과 제1-1 서브 전극(CL1_1) 사이, 상기 제1-1 서브 전극(CL1_1)과 제2-1 서브 전극(CL2_1) 사이, 및 상기 제2-1 서브 전극(CL2_1)과 제2-1 전극(EL2_1) 사이 각각에 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에 발광 소자들(LD)이 최종적으로 정렬될 수 있다.
상술한 바와 같이, 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에 발광 소자들(LD)을 정렬할 때 제1-1 및 제2-1 전극들(EL1_1, EL2_1)과 제1-1 및 제2-1 서브 전극들(CL1_1, CL2_1)은 상기 발광 소자들(LD)의 정렬을 위한 정렬 전극(혹은 정렬 배선)으로 기능할 수 있다. 일 예로, 제1-1 전극(EL1_1)과 제2-1 서브 전극(CL2_1)은 동일한 제1 정렬 신호(혹은 제1 정렬 전압)가 인가되는 제1 정렬 전극일 수 있고, 제1-1 서브 전극(CL1_1) 및 제2-1 전극(EL2_1)은 동일한 제2 정렬 신호(혹은 제2 정렬 전압)가 인가되는 제2 정렬 전극일 수 있다. 제1 정렬 신호와 제2 정렬 신호는 서로 상이한 전압 레벨을 가질 수 있다. 제1-1 전극(EL1_1), 제1-1 서브 전극(CL1_1), 제2-1 서브 전극(CL2_1), 및 제2-1 전극(EL2_1) 각각으로 대응하는 정렬 신호가 인가되면, 상기 제1-1 전극(EL1_1)과 상기 제1-1 서브 전극(CL1_1) 사이, 상기 제1-1 서브 전극(CL1_1)과 상기 제2-1 서브 전극(CL2_1) 사이, 및 상기 제2-1 서브 전극(CL2_1)과 상기 제2-1 전극(EL2_1) 사이에 각각 전계가 형성될 수 있다. 제1-1 전극(EL1_1)과 제1-1 서브 전극(CL1_1) 사이, 상기 제1-1 서브 전극(CL1_1)과 제2-1 서브 전극(CL2_1) 사이, 및 상기 제2-1 서브 전극(CL2_1)과 제2-1 전극(EL2_1) 사이에 각각 형성된 전계에 의해 발광 소자들(LD)이 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에 정렬될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD)을 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에 정렬하는 단계에서 제1-1 및 제2-1 전극들(EL1_1, EL2_1) 및 제1-1 및 제2-1 서브 전극들(CL1_1, CL2_1) 각각에 인가되는 정렬 신호(혹은 정렬 전압)를 제어하거나 자기장을 형성함으로써 상기 제1 발광 영역(MEMA)에 공급되는 발광 소자들(LD)이 상대적으로 편향되게 정렬되도록 제어할 수 있다. 예를 들어, 발광 소자들(LD)의 정렬 단계에서, 정렬 신호의 파형을 조절하거나, 제1 발광 영역(MEMA)에 자계가 형성되도록 하는 등에 의해 상기 발광 소자들(LD) 각각의 제1 단부(EP1)가 제1 정렬 전극을 향하고 그의 제2 단부(EP2)가 제2 정렬 전극을 향하는 순방향으로 배열되는 발광 소자들(LD)의 개수가, 그 반대의 방향으로 배열되는 역방향 발광 소자들(도 7d의 LDr 참고)의 개수보다 많아지도록 조절할 수 있다.
발광 소자들(LD) 각각은, 식각 방식으로 제조된 발광 소자(LD)를 포함하거나 성장 방식을 제조된 코어-쉘(core-shell) 구조의 발광 소자(LD)를 포함할 수 있다. 발광 소자들(LD) 각각이 식각 방식으로 제조된 발광 소자인 경우, 각 발광 소자(LD)는 길이(L) 방향을 따라 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15)이 순차적으로 적층된 발광 적층체(혹은 적층 패턴)를 포함할 수 있다. 또한, 발광 소자들(LD) 각각이 코어-쉘 구조의 발광 소자인 경우, 각 발광 소자(LD)는 중앙에 위치한 제1 반도체층(11), 상기 제1 반도체층(11)의 적어도 일측을 둘러싸는 활성층(12), 상기 활성층(12)의 적어도 일측을 둘러싸는 제2 반도체층(13), 및 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(15)을 구비한 발광 패턴(10)을 포함할 수 있다.
발광 소자들(LD) 각각은, 일정 간격으로 이격된 두 전극들 중 하나의 전극에 전기적으로 연결된 제1 단부(EP1)와, 상기 두 전극들 중 나머지 전극에 전기적으로 연결된 제2 단부(EP2)를 포함할 수 있다. 일 예로, 제1-1 전극(EL1_1)과 제1-1 서브 전극(CL1_1) 사이에 정렬된(혹은 배치된) 발광 소자들(LD) 각각은 상기 제1-1 전극(EL1_1)에 전기적으로 연결된 제1 단부(EP1)와 상기 제1-1 서브 전극(CL1_1)에 전기적으로 연결된 제2 단부(EP2)를 포함할 수 있다. 제1-1 서브 전극(CL1_1)과 제2-1 서브 전극(CL2_1) 사이에 정렬된(혹은 배치된) 발광 소자들(LD) 각각은 상기 제1-1 서브 전극(CL1_1)에 전기적으로 연결된 제2 단부(EP2)와 상기 제2-1 서브 전극(CL2_1)에 전기적으로 연결된 제1 단부(EP1)를 포함할 수 있다. 제2-1 서브 전극(CL2_1)과 제2-1 전극(EL2_1) 사이에 정렬된(혹은 배치된) 발광 소자들(LD) 각각은 상기 제2-1 서브 전극(CL2_1)에 전기적으로 연결된 제1 단부(EP1)와 상기 제2-1 전극(EL2_1)에 전기적으로 연결된 제2 단부(EP2)를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 각각의 발광 소자(LD)의 제1 단부(EP1)는 p형 반도체층을 포함한 제2 반도체층(13)일 수 있고, 제2 단부(EP2)는 n형 반도체층을 포함한 제1 반도체층(11)일 수 있다. 즉, 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에서, 각각의 발광 소자(LD)는 인접한 두 개의 전극들의 사이에 순방향으로 연결될 수 있다. 상술한 바와 같이, 인접한 두 개의 전극들 사이에 순방향으로 연결된 발광 소자들(LD)이 제1 서브 화소(SP1)의 발광 유닛(EMU)의 유효 광원들을 구성할 수 있다. 상술한 실시예에서는, 인접한 두 개의 전극들 사이에 정렬된(혹은 배치된) 발광 소자들(LD)이 순방향으로 연결된 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 상기 인접한 두 개의 전극들 사이에 정렬된(혹은 배치된) 발광 소자들(LD) 중 일부가 상기 순방향과 반대 방향으로 연결될 수도 있다. 이하의 실시예에서는, 제1 서브 화소(SP1)의 제1 발광 영역(MEMA) 내에서 인접한 두 개의 전극들 사이에 정렬된(혹은 배치된) 발광 소자들(LD)이 순방향으로 연결된 것으로 설명한다.
발광 소자들(LD) 각각의 제1 단부(EP1)는 일정 간격을 사이에 두고 인접한 두 개의 전극들 중 하나의 전극에 직접적으로 연결되거나, 컨택 전극을 통해 상기 하나의 전극에 연결될 수 있다. 또한, 발광 소자들(LD) 각각의 제2 단부(EP2)는 인접한 두 개의 전극들 중 나머지 전극에 직접적으로 연결되거나 다른 컨택 전극을 통해 상기 나머지 전극에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1-1 전극(EL1_1)과 제1-1 서브 전극(CL1_1) 사이에 배치된 발광 소자들(LD) 각각의 제1 단부(EP1)는 상기 제1-1 전극(EL1_1)에 직접적으로 연결되거나 또는 제1-1 컨택 전극(CNE1_1)에 연결되어 상기 제1-1 전극(EL1_1)에 간접적으로 연결될 수 있다. 또한, 제1-1 전극(EL1_1)과 제1-1 서브 전극(CL1_1) 사이에 배치된 발광 소자들(LD) 각각의 제2 단부(EP2)는 상기 제1-1 서브 전극(CL1_1)의 일측에 직접적으로 연결되거나 또는 제2-1 컨택 전극(CNE2_1)에 연결되어 상기 제1-1 서브 전극(CL1_1)에 간접적으로 연결될 수 있다.
제1-1 서브 전극(CL1_1)과 제2-1 서브 전극(CL2_1) 사이에 배치된 발광 소자들(LD) 각각의 제2 단부(EP2)는 상기 제1-1 서브 전극(CL1_1)의 타측에 직접적으로 연결되거나 또는 제2-1 컨택 전극(CNE2_1)에 연결되어 상기 제1-1 서브 전극(CL1_1)에 간접적으로 연결될 수 있다. 또한, 제1-1 서브 전극(CL1_1)과 제2-1 서브 전극(CL2_1) 사이에 배치된 발광 소자들(LD) 각각의 제1 단부(EP1)는 상기 제2-1 서브 전극(CL2_1)의 일측에 직접적으로 연결되거나 또는 제3-1 컨택 전극(CNE3_1)에 연결되어 상기 제2-1 서브 전극(CL2_1)에 간접적으로 연결될 수 있다.
제2-1 서브 전극(CL2_1)과 제2-1 전극(EL2_1) 사이에 배치된 발광 소자들(LD) 각각의 제1 단부(EP1)는 상기 제2-1 서브 전극(CL2_1)의 타측에 직접적으로 연결되거나 또는 제3-1 컨택 전극(CNE3_1)에 연결되어 상기 제2-1 서브 전극(CL2_1)에 간접적으로 연결될 수 있다. 또한, 제2-1 서브 전극(CL2_1)과 제2-1 전극(EL2_1) 사이에 배치된 발광 소자들(LD) 각각의 제2 단부(EP2)는 상기 제2-1 전극(EL2_1)에 직접적으로 연결되거나 또는 제4-1 컨택 전극(CNE4_1)에 연결되어 상기 제2-1 전극(EL2_1)에 간접적으로 연결될 수 있다.
상술한 발광 소자들(LD)은, 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에서 제1 절연층(INS1) 상에 제공 및/또는 형성될 수 있다.
제1 절연층(INS1)은 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에서 일정 간격을 두고 이격된 두 개의 전극들 중 하나의 전극과 나머지 전극 사이에 정렬된 발광 소자들(LD) 각각의 하부에 형성 및/또는 제공될 수 있다. 제1 절연층(INS1)은 발광 소자들(LD) 각각과 보호층(PSV) 사이의 공간을 메워 상기 발광 소자들(LD)을 안정적으로 지지하고, 상기 보호층(PSV)으로부터 발광 소자들(LD)의 이탈을 방지할 수 있다. 일 예로, 제1 절연층(INS1)은 제1-1 전극(EL1_1)과 제1-1 서브 전극(CL1_1) 사이에 정렬된 발광 소자들(LD) 각각의 하부에 형성 및/또는 제공될 수 있다. 또한, 제1 절연층(INS1)은 제1-1 서브 전극(CL1_1)과 제2-1 서브 전극(CL2_1) 사이에 정렬된 발광 소자들(LD) 각각의 하부에 형성 및/또는 제공될 수 있다. 이에 더하여, 제1 절연층(INS1)은 제2-1 서브 전극(CL2_1)과 제2-1 전극(EL2_1) 사이에 정렬된 발광 소자들(LD) 각각의 하부에 형성 및/또는 제공될 수 있다.
제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에서, 제1 절연층(INS1)은 일정 간격을 두고 이격된 두 개의 전극들 중 하나의 전극의 일 영역을 노출하고 상기 일 영역을 제외한 나머지 영역을 커버하여 상기 하나의 전극의 나머지 영역을 보호할 수 있다. 또한, 제1 절연층(INS1)은 일정 간격을 두고 이격된 두 개의 전극들 중 나머지 전극의 일 영역을 노출하고 상기 일 영역을 제외한 나머지 영역을 커버하여 상기 나머지 전극의 나머지 영역을 보호할 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 절연층(INS1)은 제1 서브 화소(SP1)의 화소 회로층(PCL)으로부터 발광 소자들(LD)을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 발광 소자들(LD)의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수도 있다.
발광 소자들(LD) 상에는 각각 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 상에 각각 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 상면 일부를 커버하며 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)를 외부로 노출할 수 있다. 제2 절연층(INS2)은 제1 서브 화소(SP1)의 제1 발광 영역(MEMA) 상에 독립된 절연 패턴으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에 정렬된 발광 소자들(LD) 각각을 고정시킬 수 있다. 본 발명의 일 실시예에 있어서, 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 발광 소자들(LD) 각각의 활성층(12) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 발광 소자들(LD)이 적용되는 표시 장치의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 서브 화소(SP1)의 제1 발광 영역(MEMA) 내에 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성함으로써, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 한편, 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 공간, 일 예로, 빈 틈이 존재할 경우, 상기 빈 틈은 상기 제2 절연층(INS2)을 형성하는 과정에서 상기 제2 절연층(INS2)으로 채워질 수 있다. 이에 따라, 발광 소자들(LD)은 더욱 안정적으로 지지될 수 있다. 이때 제2 절연층(INS2)은 제1 절연층(INS1)과 발광 소자들(LD) 사이의 공간을 채우는데 유리한 유기 절연막으로 구성될 수 있다.
본 발명의 일 실시예에 있어서는, 발광 소자들(LD) 상에 각각 제2 절연층(INS2)을 형성하여 상기 발광 소자들(LD) 각각의 활성층(12)이 외부의 도전성 물질과 접촉되지 않게 할 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 각각의 표면의 일부만을 커버하며 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)를 외부로 노출할 수 있다.
이하의 실시예에서는, 설명의 편의를 위하여 제1-1 전극(EL1_1)과 제1-1 서브 전극(CL1_1) 사이에 정렬된 발광 소자들(LD)을 제1 발광 소자들(LD)로 지칭하고, 상기 제1-1 서브 전극(CL1_1)과 제2-1 서브 전극(CL2_1) 사이에 정렬된 발광 소자들(LD)을 제2 발광 소자들(LD)로 지칭하며, 상기 제2-1 서브 전극(CL2_1)과 제2-1 전극(EL2_1) 사이에 정렬된 발광 소자들(LD)을 제3 발광 소자들(LD)로 지칭한다.
본 발명의 일 실시예에 있어서, 제1 서브 화소(SP1)의 제1 발광 영역(MEMA) 내에 발광 소자들(LD)이 정렬된 후, 제1-1 전극(EL1_1) 및 제2-1 전극(EL2_1) 각각은 상기 발광 소자들(LD)을 구동하는 구동 전극(혹은 구동 배선)으로 기능할 수 있다. 또한, 제1 서브 화소(SP1)의 제1 발광 영역(MEMA) 내에 발광 소자들(LD)이 정렬된 후, 제1-1 및 제2-1 서브 전극들(CL1_1, CL2_1) 각각은 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1) 사이에서 상기 제1-1 전극(EL1_1)에서 상기 제2-1 전극(EL2_1)으로 유입되는 구동 전류의 통로가 될 수 있다.
제1-1 전극(EL1_1) 및 제1 발광 소자들(LD) 각각의 제1 단부(EP1) 상에는 상기 제1-1 전극(EL1_1)과 상기 제1 발광 소자들(LD) 각각의 제1 단부(EP1)를 전기적 및/또는 물리적으로 안정되게 연결하는 제1-1 컨택 전극(CNE1_1)이 제공 및/또는 형성될 수 있다. 평면 상에서 볼 때, 제1-1 컨택 전극(CNE_1)은 제1-1 전극(EL1_1)과 중첩하면서 제1 발광 소자들(LD) 각각의 제1 단부(EP1)와도 중첩될 수 있다.
제1 발광 소자들(LD) 각각의 제2 단부(EP2), 제1-1 서브 전극(CL1_1), 및 제2 발광 소자들(LD) 각각의 제2 단부(EP2) 상에는, 상기 제1 발광 소자들(LD) 각각의 제2 단부(EP2)와 상기 제1-1 서브 전극(CL1_1)의 일측 및 상기 제1-1 서브 전극(CL1_1)의 타측과 상기 제2 발광 소자들(LD) 각각의 제2 단부(EP2)를 각각 전기적 및/또는 물리적으로 안정되게 연결하는 제2-1 컨택 전극(CNE2_1)이 제공 및/또는 형성될 수 있다. 평면 상에서 볼 때, 제2-1 컨택 전극(CNE2_1)은 제1 발광 소자들(LD) 각각의 제2 단부(EP2)와 중첩하고, 제1-1 서브 전극(CL1_1)과 중첩하며, 제2 발광 소자들(LD) 각각의 제2 단부(EP2)와도 중첩할 수 있다.
제2 발광 소자들(LD) 각각의 제1 단부(EP1), 제2-1 서브 전극(CL2_1), 및 제3 발광 소자들(LD) 각각의 제1 단부(EP1) 상에는, 상기 제2 발광 소자들(LD) 각각의 제1 단부(EP1)와 상기 제2-1 서브 전극(CL2_1)의 일측 및 상기 제2-1 서브 전극(CL2_1)의 타측과 상기 제3 발광 소자들(LD) 각각의 제1 단부(EP1)를 각각 전기적 및/또는 물리적으로 안정되게 연결하는 제3-1 컨택 전극(CNE3_1)이 제공 및/또는 형성될 수 있다. 평면 상에서 볼 때, 제3-1 컨택 전극(CNE3_1)은 제2 발광 소자들(LD) 각각의 제1 단부(EP1)와 중첩하고, 제2-1 서브 전극(CL2_1)과 중첩하며, 제3 발광 소자들(LD) 각각의 제1 단부(EP1)와도 중첩할 수 있다.
제3 발광 소자들(LD) 각각의 제2 단부(EP2) 및 제2-1 전극(EL2_1) 상에는, 상기 제3 발광 소자들(LD) 각각의 제2 단부(EP2)와 상기 제2-1 전극(EL2_1)을 전기적 및/또는 물리적으로 안정되게 연결하는 제4-1 컨택 전극(CNE4_1)이 제공 및/또는 형성될 수 있다. 평면 상에서 볼 때, 제4-1 컨택 전극(CNE4_1)은 제3 발광 소자들(LD) 각각의 제2 단부(EP2)와 중첩하며 제2-1 전극(EL2_1)과도 중첩할 수 있다.
제1-1 내지 제4-1 컨택 전극들(CNE1_1 ~ CNE4_1) 각각은 다양한 투명한 도전 물질로 구성될 수 있다. 일 예로, 제1-1 내지 제4-1 컨택 전극들(CNE1_1 ~ CNE4_1)은 발광 소자들(LD) 각각으로부터 방출되어 대응하는 전극에 의해 표시 장치의 화상 표시 방향으로 반사된 광의 손실을 최소화하는 투명한 도전성 재료로 구성될 수 있다. 투명한 도전성 재료로는, 예를 들어, ITO, IZO, ITZO를 비롯한 다양한 투명한 도전 물질 중 적어도 하나를 포함하며, 소정의 투과도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다.
제1-1 내지 제4-1 컨택 전극들(CNE1_1 ~ CNE4_1) 각각은 일 방향을 따라 연장된 바(Bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 그 하부에 배치된 하나의 전극과 발광 소자들(LD) 각각의 양 단부 중 하나의 단부를 전기적 및/또는 물리적으로 안정되게 연결하는 범위 내에서 다양한 형상으로 변경될 수도 있다.
본 발명의 일 실시예에 있어서, 제1-1 내지 제4-1 컨택 전극들(CNE1_1 ~ CNE4_1) 각각은 평면 상에서 볼 때 인접한 컨택 전극과 이격되게 배치될 수 있다. 일 예로, 제1-1 컨택 전극(CNE1_1)과 제2-1 컨택 전극(CNE2_1)은 일정 간격을 사이에 두고 서로 이격되고, 상기 제2-1 컨택 전극(CNE2_1)과 제3-1 컨택 전극(CNE3_1)은 일정 간격을 사이에 두고 서로 이격되며, 상기 제3-1 컨택 전극(CNE3_1)과 제4-1 컨택 전극(CNE4_1)은 일정 간격을 사이에 두고 서로 이격될 수 있다.
본 발명의 일 실시예에 있어서, 제1-1 내지 제4-1 컨택 전극들(CNE1_1 ~ CNE4_1)은 동일한 층에 제공 및/또는 형성될 수 있다. 이러한 경우, 제1-1 내지 제4-1 컨택 전극들(CNE1_1 ~ CNE4_1)은 제2 절연층(INS2) 상에 제공 및/또는 형성될 수 있다. 제1-1 컨택 전극(CNE1_1)과 제2-1 컨택 전극(CNE2_1)은, 단면 상에서 볼 때, 제1 발광 소자들(LD) 상의 제2 절연층(INS2) 상에서 일정 간격 이격되어 전기적 및/또는 물리적으로 분리될 수 있다. 제2-1 컨택 전극(CNE2_1)과 제3-1 컨택 전극(CNE3_1)은, 단면 상에서 볼 때, 제2 발광 소자들(LD) 상의 제2 절연층(INS2) 상에서 일정 간격 이격되어 전기적 및/또는 물리적으로 분리될 수 있다. 도면에 직접적으로 도시하지 않았으나, 제3-1 컨택 전극(CNE3_1)과 제4-1 컨택 전극(CNE4_1)은 제3 발광 소자들(LD) 상의 제2 절연층(INS2) 상에서 일정 간격 이격되어 전기적 및/또는 물리적으로 분리될 수 있다.
제1-1 내지 제4-1 컨택 전극들(CNE1_1 ~ CNE4_1)이 동일한 층에 제공되는 경우, 상기 제1-1 내지 제4-1 컨택 전극들(CNE1_1 ~ CNE4_1)은 제2 절연층(INS2) 상에 제공 및/또는 형성되고, 제3 절연층(INS3)에 의해 커버될 수 있다. 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제3 절연층(INS3)은 발광 소자들(LD)을 포함한 표시 소자층(DPL)을 커버하는 복수의 절연막을 포함하는 봉지층(ENC)일 수도 있다. 일 예로, 제3 절연층(INS3, ENC)은 적어도 하나의 무기막 및 적어도 하나의 유기막이 교번하여 적층된 구조를 가질 수 있다.
상술한 실시예에 있어서, 제1-1 내지 제4-1 컨택 전극들(CNE1_1 ~ CNE4_1)이 서로 동일한 층에 제공 및/또는 형성되는 경우를 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1-1 내지 제4-1 컨택 전극들(CNE1_1 ~ CNE4_1)은 서로 상이한 층에 제공 및/또는 형성될 수도 있다. 이러한 경우, 제1-1 내지 제4-1 컨택 전극들(CNE1_1 ~ CNE4_1) 중 일부는 제2 절연층(INS2) 상에 제공되고, 나머지는 추가 절연층(AU_INS) 상에 제공될 수 있다. 일 예로, 도 11에 도시된 바와 같이, 인접한(혹은 이웃한) 제1-1 컨택 전극(CNE1_1)과 제2-1 컨택 전극(CNE2_1)이 서로 상이한 층에 제공 및/또는 형성되는 경우, 상기 제1-1 컨택 전극(CNE1_1)이 제2 절연층(INS2) 상에 제공되고 추가 절연층(AU_INS)에 의해 커버되며 상기 제2-1 컨택 전극(CNE2_1)이 추가 절연층(AU_INS) 상에 제공되고 제3 절연층(INS3, ENC)에 의해 커버될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제2-1 컨택 전극(CNE2_1)이 제2 절연층(INS1) 상에 제공되고 추가 절연층(AU_INS)에 의해 커버되는 경우에는 제1-1 컨택 전극(CNE1_1)이 상기 추가 절연층(AU_INS) 상에 제공되며 제3 절연층(INS3, ENC)에 의해 커버될 수도 있다.
본 발명의 일 실시예에 있어서, 제1-1 전극(EL1_1)은 제1 컨택 홀(CH1)을 통해 제1 서브 화소(SP1)의 화소 회로층(PCL)의 화소 회로(144)의 일부 구성과 전기적으로 연결될 수 있다.
제1 서브 화소(SP1)의 화소 회로(144)에 포함된 제1 트랜지스터(T1, T)에 의해 제1 전원 라인(PL1)으로부터 상기 화소 회로(144)를 경유하여 제2 전원 라인(PL2)으로 구동 전류가 흐르는 경우, 상기 구동 전류는 제1 컨택 홀(CH1)을 통해 제1 서브 화소(SP1)의 발광 유닛(EMU)으로 유입될 수 있다. 일 예로, 제1 컨택 홀(CH1)을 통해 구동 전류가 제1-1 전극(EL1_1)으로 공급되고, 상기 구동 전류는 제1 발광 소자들(LD)을 경유하여 제1-1 서브 전극(CL1_1)으로 흐르게 된다. 이에 따라, 제1 발광 소자들(LD) 각각은 분배된 전류에 대응하는 휘도로 발광할 수 있다. 제1-1 서브 전극(CL1_1)에 흐르는 구동 전류는, 제2 발광 소자들(LD)을 경유하여 제2-1 서브 전극(CL2_1)으로 흐르게 된다. 이에 따라, 제2 발광 소자들(LD) 각각은 분배된 전류에 대응하는 휘도로 발광할 수 있다. 제2-1 서브 전극(CL2_1)에 흐르는 전류는, 제3 발광 소자들(LD)을 경유하여 제2-1 전극(EL2_1)으로 흐르게 된다. 이에 따라, 제3 발광 소자들(LD) 각각은 분배된 전류에 대응하는 휘도로 발광할 수 있다.
실시예에 따라, 제1 서브 화소(SP1)의 제1 발광 영역(MEMA)에는 도 12에 도시된 바와 같이, 캡핑층(CPL)이 제공 및/또는 형성될 수 있다.
제1 발광 영역(MEMA)에서, 캡핑층(CPL)은 제1-1 전극(EL1_1)과 제1-1 컨택 전극(CNE1_1) 사이, 제1-1 서브 전극(CL1_1)과 제2-1 컨택 전극(CNE2_1) 사이, 제2-1 서브 전극(CL2_1)과 제3-1 컨택 전극(CNE3_1) 사이, 및 제2-1 전극(EL2_1)과 제4-1 컨택 전극(CNE4_1) 사이에 각각 제공 및/또는 형성될 수 있다.
캡핑층(CPL)은 표시 장치의 제조 공정 시 발생하는 불량 등으로 인해 대응하는 전극 및 컨택 전극의 손상을 방지하며, 상기 대응하는 전극과 그의 하부에 배치된 화소 회로층(PCL) 사이의 접착력을 강화시킬 수 있다. 또한, 캡핑층(CPL)은 표시 장치의 제조 공정 시 발생하는 불량 등으로 인해 대응하는 서브 전극과 컨택 전극의 손상을 방지하며, 상기 대응하는 서브 전극과 그의 하부에 배치된 화소 회로층(PCL) 사이의 접착력을 강화시킬 수 있다.
캡핑층(CPL)은 발광 소자들(LD) 각각에서 방출되어 대응하는 전극 및 대응하는 서브 전극에 의해 표시 장치의 화상 표시 방향으로 반사된 광의 손식을 최소화하기 위해 IZO와 같은 투명한 도전성 재료로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 브릿지(BR)에 포함된 표시 소자층(DPL)은 실질적으로 유사하거나 동일한 구조를 가질 수 있다. 이에 따라, 설명의 편의를 위하여 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 브릿지(BR)에 포함된 표시 소자층(DPL)에 대한 설명은 상기 제1 서브 화소(SP1)의 브릿지(BR)에 포함된 표시 소자층(DPL)에 대한 설명으로 대신하기로 한다.
제1 서브 화소(SP1)의 브릿지(BR)는 제1 내지 제4 브릿지들(BR1 ~ BR4)을 포함할 수 있다. 제1 내지 제4 브릿지들(BR1 ~ BR4)은 제1 아일랜드(IS1)를 제외한 베이스 층(BS)의 일 영역일 수 있으며, 제1 서브 화소(SP1)에 인접한(혹은 이웃한) 서브 화소들의 일부 브릿지(BR)와 일체로 제공되어 연결될 수 있다.
제1 브릿지(BR1)는 제1 서브 화소(SP1)의 제1 아일랜드(IS1)의 제1 변(S1)의 일부와 연결되며, 제1 방향(DR1)으로 연장될 수 있다. 제2 브릿지(BR2)는 제1 아일랜드(IS1)의 제2 변(S2)의 일부와 연결되며 제2 방향(DR2)으로 연장될 수 있다. 제3 브릿지(BR3)는 제1 아일랜드(IS1)의 제3 변(S3)의 일부와 연결되며 제1 방향(DR1)으로 연장될 수 있다. 제4 브릿지(BR4)는 제1 아일랜드(IS1)의 제4 변(S4)의 일부와 연결되며 제2 방향(DR2)으로 연장될 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제4 브릿지들(BR1 ~ BR4) 각각은 개구부(OPN)를 포함할 수 있다. 개구부(OPN)는 제1 내지 제4 브릿지들(BR1 ~ BR4) 각각의 베이스 층(BS) 상에 제공된 절연층들의 일부가 제거되어 형성될 수 있다. 여기서, 절연층들은, 베이스 층(BS) 상에 순차적으로 형성 및/또는 제공된 버퍼층(BFL), 게이트 절연층(GI), 제1 및 층간 절연층(ILD1)을 포함할 수 있다. 일 예로, 절연층들은 베이스 층(BS) 상에 형성 및/또는 제공된 무기 절연막을 포함할 수 있다.
참고적으로, 도 10 내지 도 12에서는 제1 서브 화소(SP1)의 제1 아일랜드(IS1)와 제1 브릿지(BR1) 사이의 경계 영역에서 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1) 각각의 내측면들이 모두 일치하여 상기 버퍼층(BFL)의 개구부(OPN), 상기 게이트 절연층(GI)의 개구부(OPN), 및 상기 제1 층간 절연층(ILD1)의 개구부(OPN)가 동일 선 상에 배치되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)의 개구부(OPN)의 경계 지점이 버퍼층(BFL)의 개구부(OPN)의 경계 지점보다 제1 브릿지(BR1)에 인접하게 위치하거나 그 반대의 경우도 가능할 수 있다.
본 발명의 일 실시예에 있어서, 개구부(OPN)는 무기 재료를 포함한 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)의 연속성을 각각의 아일랜드(IS) 단위로 끊을 수 있다. 즉, 무기 재료를 포함한 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)은 제1 서브 화소(SP1)의 제1 아일랜드(IS1) 내에만 제공되고, 제1 내지 제4 브릿지들(BR1 ~ BR4) 내에는 제공되지 않을 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제4 브릿지들(BR1 ~ BR4)은 베이스 층(BS) 및 상기 베이스 층(BS) 상에 제공된 화소 회로층(PCL)을 포함할 수 있다.
제1 내지 제4 브릿지들(BR1 ~ BR4) 각각의 화소 회로층(PCL)은 베이스 층(BS) 상에 제공된 제2 층간 절연층(ILD2), 상기 제2 층간 절연층(ILD2) 상에 제공된 복수의 배선들(미도시), 및 상기 배선들을 커버하는 보호층(PSV)을 포함할 수 있다.
제2 층간 절연층(ILD2)은 유기 재료를 포함한 유기 절연막일 수 있다. 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등을 포함할 수 있다. 제2 층간 절연층(ILD2)은 개구부(OPN)를 채우는 형태로 제공될 수 있다. 제2 층간 절연층(ILD2)은 개구부(OPN)의 전체를 채울 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 층간 절연층(ILD2)은 개구부(OPN)의 적어도 일부를 채울 수도 있다. 제2 층간 절연층(ILD2)은 제1 내지 제4 브릿지들(BR1 ~ BR4) 각각의 개구부(OPN)를 채우는 형태로 제공되며, 그 재료적 특성으로 인해 표시 장치의 연신 시 상기 제1 내지 제4 브릿지들(BR1 ~ BR4) 각각에 가요성(flexibility)을 부여할 수 있다. 이에 따라, 표시 장치의 내충격 특성이 향상될 수 있다. 본 발명의 일 실시예에 있어서, 개구부(OPN) 및 제2 층간 절연층(ILD2)은 베이스 층(BS)의 절개부(V)에는 제공 및/또는 형성되지 않는다.
본 발명의 일 실시예에 있어서, 제1 내지 제4 브릿지들(BR1 ~ BR4) 각각에 제공된 배선들(LP)은 제1 아일랜드(IS1)에 배치된 화소 회로(144)로 구동 전압, 스캔 신호, 데이터 신호 등을 공급하기 위한 신호 라인들일 수 있다. 또한, 제1 내지 제4 브릿지들(BR1 ~ BR4) 중 적어도 하나의 브릿지(BR)는 제2 구동 전원(VSS)이 인가되는 구동 전압 배선(DVL)이 제공 및/또는 형성될 수 있다. 일 예로, 구동 전압 배선(DVL)은 제1 브릿지(BR1)에 제공 및/또는 형성될 수 있다. 본 발명의 일 실시예에 있어서, 구동 전압 배선(DVL)은 제1 서브 화소(SP1)의 화소 회로층(PCL)에 포함된 화소 회로(144)에서 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2)일 수 있다.
상술한 배선들(LP) 및 구동 전압 배선(DVL) 상에는 보호층(PSV)이 제공 및/또는 형성될 수 있다. 보호층(PSV)은 제1 아일랜드(IS1)에 제공된 화소 회로층(PCL)의 보호층(PSV)과 동일한 구성일 수 있다. 보호층(PSV)은 구동 전압 배선(DVL)의 일부를 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 보호층(PSV)은 베이스 층(BS)의 절개부(V)에는 제공 및/또는 형성되지 않는다.
제1 내지 제4 브릿지들(BR1 ~ BR4) 중 제1 방향(DR1)으로 연장된 제1 및 제3 브릿지들(BR1, BR3) 각각의 화소 회로층(PCL) 상에는 표시 소자층(DPL)이 제공 및/또는 형성될 수 있다. 제1 및 제3 브릿지들(BR1, BR3) 각각은 표시 소자층(DPL)에 포함된 구성들에 의해 광이 방출되는 제2 발광 영역(SEMA)을 포함할 수 있다. 제1 내지 제4 브릿지들(BR1 ~ BR4) 중 제2 방향(DR2)으로 연장된 제2 및 제4 브릿지들(BR2 ~ BR4) 각각은 표시 소자층(DPL)을 포함하지 않을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제2 방향(DR2)으로 연장된 제2 및 제4 브릿지들(BR2, BR4) 각각의 화소 회로층(PCL) 상에도 표시 소자층(DPL)이 제공 및/또는 형성될 수도 있다.
제1 및 제3 브릿지들(BR1, BR3) 각각의 표시 소자층(DPL)의 일부 구성은 해당 브릿지(BR)의 주변 영역에 배치하고, 나머지 구성들은 상기 해당 브릿지(BR)의 제2 발광 영역(SEMA)에 배치될 수 있다.
제1 및 제3 브릿지들(BR1, BR3) 각각의 표시 소자층(DPL)은 제2 뱅크(BNK2), 제1-2 전극(EL1_2), 제2-2 전극(EL2_2), 제1-2 서브 전극(CL1_2), 제2-2 서브 전극(CL2_2), 복수의 발광 소자들(LD)을 포함할 수 있다.
제2 뱅크(BNK2)는 제1 및 제3 브릿지들(BR1, BR3) 각각의 제2 발광 영역(SEMA) 내의 보호층(PSV)과 제1-2 전극(EL1_2) 사이, 상기 보호층(PSV)과 제2-2 전극(EL2_2) 사이, 상기 보호층(PSV)과 제1-2 서브 전극(CL1_2) 사이, 및 상기 보호층(PSV)과 제2-2 서브 전극(CL2_2) 사이에 각각 제공 및/또는 형성될 수 있다.
제2 뱅크(BNK2)는, 제2 발광 영역(SEMA)에 배치된(혹은 정렬된) 발광 소자들(LD)에서 방출되는 광이 표시 장치의 화상 표시 방향으로 더욱 진행되도록 제1-2 및 제2-1 전극들(EL1_2, EL2_2), 제1-2 및 제2-2 서브 전극들(CL1_2, CL2_2) 각각의 표면 프로파일을 변경하기 위해 상기 제1-2 및 제2-1 전극들(EL1_2, EL2_2), 상기 제1-2 및 제2-2 서브 전극들(CL1_2, CL2_2) 각각을 지지하는 지지 부재 또는 절연 패턴일 수 있다.
제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 동일한 물질을 포함하며, 상기 제1 뱅크(BNK1)와 동일한 층에 제공 및/또는 형성될 수 있다. 본 발명의 일 실시예에 있어서, 제1 뱅크(BNK1)와 제2 뱅크(BNK2)는 동일한 공정으로 형성되며, 일체로 제공되어 서로 연결될 수 있다. 일 예로, 제1 브릿지(BR1)의 제2 뱅크(BNK2)는 제1 아일랜드(BNK1)의 제1 뱅크(BNK1)의 일측으로부터 제1 방향(DR1), 일 예로, 수평 방향으로 연장되고, 제3 브릿지(BR3)의 제2 뱅크(BNK2)는 상기 제1 아일랜드(BNK1)의 제1 뱅크(BNK1)의 타측으로부터 상기 수평 방향으로 연장될 수 있다.
제1 및 제3 브릿지들(BR1, BR3) 각각은 제2 발광 영역(SEMA)의 주변에 위치한 주변 영역을 포함할 수 있다. 제1 및 제3 브릿지들(BR1, BR3) 각각의 주변 영역에는 제3 뱅크(미도시)가 배치될 수 있다.
제1-2 및 제2-2 전극들(EL1_2, EL2_2) 각각은 제1 및 제3 브릿지들(BR1, BR3) 각각의 제2 발광 영역(SEMA) 내에서 서로 이격되게 배치될 수 있다. 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2) 사이에는 제1-2 서브 전극(CL1_2) 및 제2-2 서브 전극(CL2_2)이 배치될 수 있다. 일 예로, 제1-2 서브 전극(CL1_2)은 제1-2 전극(EL1_2)과 제2-2 서브 전극(CL2_2) 사이에 배치되고, 상기 제2-2 서브 전극(CL2_2)은 상기 제1-2 서브 전극(CL1_2)과 제2-2 전극(EL2_2) 사이에 배치될 수 있다. 평면 상에서 볼 때, 제1-2 전극(EL1_2), 제1-2 서브 전극(CL1_2), 제2-2 서브 전극(CL2_1), 및 제2-2 전극(EL2_1)은 서로 이격되게 배치될 수 있다.
본 발명의 일 실시예에 있어서, 제1-2 전극(EL1_2)과 제1-2 서브 전극(CL1_2)은 일정 간격을 사이에 두고 서로 이격되고, 상기 제1-2 서브 전극(CL1_2)과 제2-2 서브 전극(CL2_2)은 일정 간격을 두고 서로 이격되며, 상기 제2-2 서브 전극(CL2_2)과 제2-2 전극(EL2_2)은 일정 간격을 두고 서로 이격될 수 있다. 제1 및 제3 브릿지들(BR1, BR3) 각각의 제2 발광 영역(SEMA)에서, 제1-2 전극(EL1_2)과 제1-2 서브 전극(CL1_2) 사이, 상기 제1-2 서브 전극(CL1_2)과 제2-2 서브 전극(CL2_2) 사이, 및 상기 제2-2 서브 전극(CL2_2)과 제2-2 전극(EL2_2) 사이는 동일한(혹은 균일한) 간격을 가질 수 있다. 이에 따라, 제1 및 제3 브릿지들(BR1, BR3) 각각의 제2 발광 영역(SEMA)에서 발광 소자들(LD)이 보다 균일하게 정렬될 수 있다.
제1-2 전극(EL1_2), 제1-2 서브 전극(CL1_2), 제2-2 서브 전극(CL2_2), 및 제2-2 전극(EL2_2) 각각은 제2 뱅크(BNK2) 상에 배치되어 상기 제2 뱅크(BNK2)의 형상에 대응하는 표면 프로파일을 가질 수 있다. 제1-2 전극(EL1_2), 제1-2 서브 전극(CL1_2), 제2-2 서브 전극(CL2_2), 및 제2-2 전극(EL2_2)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 방출되는 광을 표시 장치의 화상 표시 방향(일 예로, 정면 방향)으로 진행하기 위해 일정한 반사율을 갖는 재료로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 제1 브릿지(BR1)의 제1-2 전극(EL1_2)은 제1 아일랜드(IS1)의 제1-1 전극(EL1_1)의 일측에 연결되고, 제3 브릿지(BR3)의 제1-2 전극(EL1_2)은 상기 제1-1 전극(EL1_1)의 타측에 연결될 수 있다. 일 예로, 제1 브릿지(BR1)의 제1-2 전극(EL1_2)은 제1 아일랜드(IS1)의 제1-1 전극(EL1_1)의 일측으로부터 제1 방향(DR1), 일 예로, 수평 방향을 따라 상기 제1 브릿지(BR1)로 연장될 수 있다. 제3 브릿지(BR3)의 제1-2 전극(EL1_2)은 제1 아일랜드(IS1)의 제1-1 전극(EL_1)의 타측으로부터 제1 방향(DR1), 일 예로, 수평 방향을 따라 상기 제3 브릿지(BR3)로 연장될 수 있다.
제1 브릿지(BR1)의 제1-2 전극(EL1_2), 제1 아일랜드(IS1)의 제1-1 전극(EL1_1), 제3 브릿지(BR3)의 제1-2 전극(EL1_2)은 일체로 제공되어 서로 연결될 수 있다. 일 예로, 제1 브릿지(BR1)의 제1-2 전극(EL1_2)과 제3 브릿지(BR3)의 제1-2 전극(EL1_2)은 제1 아일랜드(IS1)의 제1-1 전극(EL1_1)과 일체로 제공되어 상기 제1-1 전극(EL1_1)의 일 영역으로 간주될 수 있다. 이러한 제1 브릿지(BR1)의 제1-2 전극(EL1_2), 제1 아일랜드(IS1)의 제1-1 전극(EL1_1), 및 제3 브릿지(BR3)의 제1-2 전극(EL1_2)은 제1 서브 화소(SP1)의 발광 영역(EMA)에서 제1 전극(EL1)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 제1 브릿지(BR1)의 제2-2 전극(EL2_2)은 제1 아일랜드(IS1)의 제2-1 전극(EL2_1)의 일측에 연결되고, 제3 브릿지(BR3)의 제2-2 전극(EL2_2)은 상기 제2-1 전극(EL2_1)의 타측에 연결될 수 있다. 일 예로, 제1 브릿지(BR1)의 제2-2 전극(EL2_2)은 제1 아일랜드(IS1)의 제2-1 전극(EL2_1)의 일측으로부터 제1 방향(DR1, 수평 방향)을 따라 상기 제1 브릿지(BR1)로 연장될 수 있다. 제3 브릿지(BR3)의 제2-2 전극(EL2_2)은 제1 아일랜드(IS1)의 제2-1 전극(EL2_1)의 타측으로부터 제1 방향(DR1, 수평 방향)을 따라 상기 제3 브릿지(BR3)로 연장될 수 있다.
제1 브릿지(BR1)의 제2-2 전극(EL2_2), 제1 아일랜드(IS1)의 제2-1 전극(EL2_1), 및 제3 브릿지(BR3)의 제2-2 전극(EL2_2)은 일체로 제공되어 서로 연결될 수 있다. 일 예로, 제1 브릿지(BR1)의 제2-2 전극(EL2_2)과 제3 브릿지(BR3)의 제2-2 전극(EL2_2)은 제1 아일랜드(IS1)의 제2-1 전극(EL2_1)과 일체로 제공되어 상기 제2-1 전극(EL2_1)의 일 영역으로 간주될 수 있다. 이러한 제1 브릿지(BR1)의 제2-2 전극(EL2_2), 제1 아일랜드(IS1)의 제2-1 전극(EL2_1), 및 제3 브릿지(BR3)의 제2-2 전극(EL2_2)은 제1 서브 화소(SP1)의 발광 영역(EMA)에서 제2 전극(EL2)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 제1 브릿지(BR1)의 제1-2 서브 전극(CL1_2)은 제1 아일랜드(IS1)의 제1-1 서브 전극(CL1_1)의 일측에 연결되고, 제3 브릿지(BR3)의 제1-2 서브 전극(CL1_2)은 상기 제1-1 서브 전극(CL1_1)의 타측에 연결될 수 있다. 일 예로, 제1 브릿지(BR1)의 제1-2 서브 전극(CL1_2)은 제1 아일랜드(IS1)의 제1-1 서브 전극(CL1_1)의 일측으로부터 제1 방향(DR1, 수평 방향)을 따라 상기 제1 브릿지(BR1)로 연장될 수 있다. 제3 브릿지(BR3)의 제1-2 전극(CL1_2)은 제1 아일랜드(IS1)의 제1-1 서브 전극(CL1_1)의 타측으로부터 제1 방향(DR1, 수평 방향)을 따라 상기 제3 브릿지(BR3)로 연장될 수 있다.
제1 브릿지(BR1)의 제1-2 서브 전극(CL1_2), 제1 아일랜드(IS1)의 제1-1 서브 전극(CL1_1), 및 제3 브릿지(BR3)의 제1-2 서브 전극(CL1_2)은 일체로 제공되어 서로 연결될 수 있다. 일 예로, 제1 브릿지(BR1)의 제1-2 서브 전극(CL1_2)과 제3 브릿지(BR3)의 제1-2 서브 전극(CL1_2)은 제1 아일랜드(IS1)의 제1-1 서브 전극(CL1_1)과 일체로 제공되어 상기 제1-1 서브 전극(CL1_1)의 일 영역으로 간주될 수 있다. 이러한 제1 브릿지(BR1)의 제1-2 서브 전극(CL1_2), 제1 아일랜드(IS1)의 제1-1 서브 전극(CL1_1), 및 제3 브릿지(BR3)의 제1-2 서브 전극(CL1_2)은 제1 서브 화소(SP1)의 발광 영역(EMA)에서 제1 서브 전극(CL1)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 제1 브릿지(BR1)의 제2-2 서브 전극(CL2_2)은 제1 아일랜드(IS1)의 제2-1 서브 전극(CL2_1)의 일측에 연결되고, 제3 브릿지(BR3)의 제2-2 서브 전극(CL2_2)은 상기 제2-1 서브 전극(CL2_1)의 타측에 연결될 수 있다. 일 예로, 제1 브릿지(BR1)의 제2-2 서브 전극(CL2_2)은 제1 아일랜드(IS1)의 제2-1 서브 전극(CL2_1)의 일측으로부터 제1 방향(DR1, 수평 방향)을 따라 상기 제1 브릿지(BR1)로 연장될 수 있다. 제3 브릿지(BR3)의 제2-2 서브 전극(CL2_2)은 제1 아일랜드(IS1)의 제2-1 서브 전극(CL2_1)의 타측으로부터 제1 방향(DR1, 수평 방향)을 따라 상기 제3 브릿지(BR3)로 연장될 수 있다.
제1 브릿지(BR1)의 제2-2 서브 전극(CL2_2), 제1 아일랜드(IS1)의 제2-1 서브 전극(CL2_1), 및 제3 브릿지(BR3)의 제2-2 서브 전극(CL2_2)은 일체로 제공되어 서로 연결될 수 있다. 일 예로, 제1 브릿지(BR1)의 제2-2 서브 전극(CL2_2)과 제3 브릿지(BR3)의 제2-2 서브 전극(CL2_2)은 제1 아일랜드(IS1)의 제2-1 서브 전극(CL2_1)과 일체로 제공되어 상기 제2-1 서브 전극(CL2_1)의 일 영역으로 간주될 수 있다. 이러한 제1 브릿지(BR1)의 제2-2 서브 전극(CL2_2), 제1 아일랜드(IS1)의 제2-1 서브 전극(CL2_1), 및 제3 브릿지(BR3)의 제2-2 서브 전극(CL2_2)은 제1 서브 화소(SP1)의 발광 영역(EMA)에서 제2 서브 전극(CL2)을 구성할 수 있다.
평면 상에서 볼 때, 제1 서브 화소(SP1)의 발광 영역(EMA) 내에서 제1 전극(EL1), 제1 서브 전극(CL1), 제2 서브 전극(CL2), 및 제2 전극(EL2) 각각은 서로 이격되게 배치될 수 있다. 일 예로, 제1 전극(EL1)과 제1 서브 전극(CL1)은 일정 간격으로 이격되고, 상기 제1 서브 전극(CL1)과 제2 서브 전극(CL2)은 일정 간격으로 이격되며, 상기 제2 서브 전극(CL2)과 제2 전극(EL2)은 일정 간격으로 이격될 수 있다.
본 발명의 일 실시예에 있어서, 제1 서브 화소(SP1)의 발광 영역(EMA)에서, 제1 전극(EL1)은 상기 제1 서브 화소(SP1)를 인접한 서브 화소들로부터 독립적으로(혹은 개별적으로) 구동되게 하기 위하여 상기 제1 서브 화소(SP1) 내에만 제공 및/형성되며, 상기 인접한 서브 화소들 각각에 제공 및/또는 형성된 제1 전극(EL1)과 전기적 및/또는 물리적으로 분리될 수 있다. 또한, 제1 서브 화소(SP1)의 발광 영역(EMA)에서, 제1 및 제2 서브 전극들(CL1, CL2) 각각은 상기 제1 서브 화소(SP1) 내에만 제공 및/또는 형성되며 상기 제1 서브 화소(SP1)에 인접한 서브 화소들 각각에 제공 및/또는 형성된 제1 및 제2 서브 전극들(CL1, CL2) 각각과 전기적 및/또는 물리적으로 분리될 수 있다. 제1 서브 화소(SP1)의 발광 영역(EMA)에서, 제2 전극(EL2)은 상기 제1 서브 화소(SP1) 및 상기 제1 서브 화소(SP1)에 제1 방향(DR1)으로 인접한 서브 화소들에 공통으로 제공될 수 있다. 이로 인하여, 제1 방향(DR1)을 따라 동일한 행에 배치된 복수의 서브 화소들은 제2 전극(EL2)에 공통으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 브릿지(BR1)의 제2-2 전극(EL2_2)은 보호층(PSV)을 관통하는 제2 컨택 홀(CH2)을 통해 상기 제1 브릿지(BR1)의 화소 회로층(PCL)에 포함된 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다. 제1 브릿지(BR1)의 제2-2 전극(EL2_2)이 구동 전압 배선(DVL)에 전기적으로 연결됨에 따라 상기 구동 전압 배선(DVL)에 인가된 제2 구동 전원(VSS)이 제1 서브 화소(SP1)의 제2 전극(EL2) 및 상기 제1 서브 화소(SP1)와 동일한 서브 화소 행에 배치된 복수의 서브 화소들 각각의 제2 전극(EL2)으로 전달될 수 있다.
제1 및 제3 브릿지들(BR1, BR3) 각각의 제2 발광 영역(SEMA)에서, 제1-2 전극(EL1_2)과 제1-2 서브 전극(CL1_2) 사이, 상기 제1-2 서브 전극(CL1_2)과 제2-2 서브 전극(CL2_2) 사이, 및 상기 제2-2 서브 전극(CL2_2)과 제2-2 전극(EL2_2) 사이에 각각 복수의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있다. 제1 및 제3 브릿지들(BR1, BR3) 각각의 제2 발광 영역(SEMA)에서 제1-2 전극(EL1_2)과 제1-2 서브 전극(CL1_2) 사이, 상기 제1-2 서브 전극(CL1_2)과 제2-2 서브 전극(CL2_2) 사이, 및 상기 제2-2 서브 전극(CL2_2)과 제2-2 전극(EL2_2) 사이에 각각 배치된(혹은 정렬된) 발광 소자들(LD)은 제1 서브 화소(SP1)의 발광 유닛을 추가적으로 구성할 수 있다.
제1 및 제3 브릿지들(BR1, BR3) 각각의 제2 발광 영역(SEMA)에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 상기 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
상술한 발광 소자들(LD)은 용액 내에 분산된 형태로 마련되어 제1 서브 화소(SP1)의 발광 영역(EMA)에 투입될 수 있다.
제1 서브 화소(SP1)에 배치된 제1 및 제2 전극들(EL1, EL2)과 제1 및 제2 서브 전극들(CL1, CL2) 각각에 대응하는 정렬 신호(혹은, 정렬 전압)를 인가하게 되면, 상기 제1 전극(EL1)과 상기 제1 서브 전극(CL1) 사이, 상기 제1 서브 전극(CL1)과 상기 제2 서브 전극(CL2) 사이, 및 상기 제2 서브 전극(CL2)과 제2 전극(EL2) 사이에 각각 전계가 형성될 수 있다. 이로 인하여, 제1 전극(EL1)과 제1 서브 전극(CL1) 사이, 상기 제1 서브 전극(CL1)과 제2 서브 전극(CL2) 사이, 및 상기 제2 서브 전극(CL2)과 제2 전극(EL2) 사이에 각각 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에는 용매를 제거하여 제1 서브 화소(SP)의 제1 및 제2 발광 영역들(MEMA, SEMA) 각각에 발광 소자들(LD)이 최종적으로 정렬될 수 있다.
상술한 바와 같이, 제1 서브 화소(SP1)에 발광 소자들(LD)을 정렬할 때 제1 및 제2 전극들(EL1, EL2)과 제1 및 제2 서브 전극들(CL1, CL2)은 상기 발광 소자들(LD)의 정렬을 위한 정렬 전극(혹은 정렬 배선)으로 기능할 수 있다. 다시 말하면, 제1 서브 화소(SP1)에 발광 소자들(LD)을 정렬할 때 제1-1 및 제1-2 전극들(EL1_1, EL1_2), 제1-1 및 제1-2 서브 전극들(CL1_1, CL1_2), 제2-1 및 제2-2 서브 전극들(CL2_1, CL2_2), 제2-1 및 제2-2 전극들(EL2_1, EL2_2)은 상기 발광 소자들(LD)의 정렬을 위한 정렬 전극(혹은 정렬 배선)으로 기능할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)을 구성하는 제1-1 및 제1-2 전극들(EL1_1, EL1_2)과 제2 서브 전극(CL2)을 구성하는 제2-1 및 제2-2 서브 전극들(CL2_1, CL2_2)은 동일한 제1 정렬 신호(혹은 제1 정렬 전압)가 인가되는 제1 정렬 전극일 수 있다. 또한, 제1 서브 전극(CL1)을 구성하는 제1-1 및 제1-2 서브 전극들(CL1_1, CL1_2)과 제2 전극(EL2)을 구성하는 제2-1 및 제2-2 전극들(EL2_1, EL2_2)은 동일한 제2 정렬 신호(혹은 제2 정렬 전압)가 인가되는 제2 정렬 전극일 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제3 브릿지들(BR1, BR3) 각각의 제2 발광 영역(SEMA)에 정렬된 발광 소자들(LD) 각각은 인접한 두 개의 전극들 사이에 순방향으로 연결될 수 있다.
제1 및 제3 브릿지들(BR1, BR3) 각각에 정렬된 발광 소자들(LD) 각각의 제1 단부(EP1)는 일정 간격을 사이에 두고 인접한 두 개의 전극들 중 하나의 전극에 직접적으로 연결되거나, 컨택 전극을 통해 상기 하나의 전극에 연결될 수 있다. 또한, 상술한 발광 소자들(LD) 각각의 제2 단부(EP2)는 인접한 두 개의 전극들 중 나머지 전극에 직접적으로 연결되거나 다른 컨택 전극을 통해 상기 나머지 전극에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1-2 전극(EL1_2)과 제1-2 서브 전극(CL1_2) 사이에 배치된 발광 소자들(LD) 각각의 제1 단부(EP1)는 상기 제1-2 전극(EL1_2)에 직접적으로 연결되거나 또는 제1-2 컨택 전극(CNE1_2)에 연결되어 상기 제1-2 전극(EL1_2)에 간접적으로 연결될 수 있다. 또한, 제1-2 전극(EL1_2)과 제1-2 서브 전극(CL1_2) 사이에 배치된 발광 소자들(LD) 각각의 제2 단부(EP2)는 상기 제1-2 서브 전극(CL1_2)에 직접적으로 연결되거나 또는 제2-2 컨택 전극(CNE2_2)에 연결되어 상기 제1-2 서브 전극(CL1_2)에 간접적으로 연결될 수 있다.
제1-2 서브 전극(CL1_2)과 제2-2 서브 전극(CL2_2) 사이에 배치된 발광 소자들(LD) 각각의 제2 단부(EP2)는 상기 제1-2 서브 전극(CL1_2)에 직접적으로 연결되거나 제2-2 컨택 전극(CNE2_2)에 연결되어 상기 제1-2 서브 전극(CL1_2)에 간접적으로 연결될 수 있다. 또한, 제1-2 서브 전극(CL1_2)과 제2-2 서브 전극(CL2_2) 사이에 배치된 발광 소자들(LD) 각각의 제1 단부(EP1)는 상기 제2-2 서브 전극(CL2_2)에 직접적으로 연결되거나 제3-2 컨택 전극(CNE3_2)에 연결되어 상기 제2-2 서브 전극(CL2_2)에 간접적으로 연결될 수 있다.
제2-2 서브 전극(CL2_2)과 제2-2 전극(EL2_2) 사이에 배치된 발광 소자들(LD) 각각의 제1 단부(EP1)는 상기 제2-2 서브 전극(CL2_2)에 직접적으로 연결되거나 또는 제3-2 컨택 전극(CNE3_2)에 연결되어 상기 제2-2 서브 전극(CL2_2)에 간접적으로 연결될 수 있다. 또한, 제2-2 서브 전극(CL2_2)과 제2-2 전극(EL2_2) 사이에 배치된 발광 소자들(LD) 각각의 제2 단부(EP2)는 상기 제2-2 전극(EL2_2)에 직접적으로 연결되거나 또는 제4-2 컨택 전극(CNE4_2)에 연결되어 상기 제2-2 전극(EL2_2)에 간접적으로 연결될 수 있다.
제1 및 제3 브릿지들(BR1, BR3) 각각의 제2 발광 영역(SEMA)에 배치된(혹은 정렬된) 발광 소자들(LD)은, 제1 절연층(INS1) 상에 제공 및/또는 형성될 수 있다. 본 발명의 일 실시예에 있어서, 제1 절연층(INS1)은 제1 아일랜드(IS1)의 제1 발광 영역(MEMA)에 제공된 제1 절연층(INS1)에 대응되는 구성으로, 상기 제1 발광 영역(MEAM)에 제공된 제1 절연층(INS1)과 동일한 물질을 포함하며 동일한 공정으로 형성될 수 있다.
제1 및 제3 브릿지들(BR1, BR3) 각각의 제2 발광 영역(SEMA)에 배치된(혹은 정렬된) 발광 소자들(LD) 상에는 각각 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 상술한 발광 소자들(LD) 상에 각가 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 상면 일부를 커버하며 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)를 외부로 노출할 수 있다. 제2 절연층(INS2)은 제1 아일랜드(IS1)의 제1 발광 영역(MEMA)에 제공된 제2 절연층(INS2)에 대응되는 구성으로, 상기 제1 발광 영역(MEMA)에 제공된 제2 절연층(INS2)과 동일한 물질을 포함하며 동일한 공정으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제3 브릿지들(BR1, BR3) 각각의 제2 발광 영역(SEMA) 내에 발광 소자들(LD)이 정렬된 후, 제1-2 전극(EL1_2) 및 제2-2 전극(EL2_2) 각각은 상기 발광 소자들(LD)을 구동하는 구동 전극(혹은 구동 배선)으로 기능할 수 있다. 또한, 제1 및 제3 브릿지들(BR1, BR3) 각각의 제2 발광 영역(SEMA) 내에 발광 소자들(LD)이 정렬된 후, 제1-2 및 제2-2 서브 전극들(CL1_2, CL2_2) 각각은 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2) 사이에서 상기 제1-2 전극(EL1_2)에서 상기 제2-2 전극(EL2_2)으로 유입되는 구동 전류의 통로가 될 수 있다.
이하의 실시예에서는, 설명의 편의를 위하여 제1-2 전극(EL1_2)과 제1-2 서브 전극(CL1_2) 사이에 정렬된(혹은 배치된) 발광 소자들(LD)을 제4 발광 소자들(LD)로 지칭하고, 상기 제1-2 서브 전극(CL1_2)과 제2-2 서브 전극(CL2_2) 사이에 정렬된(혹은 배치된) 발광 소자들(LD)을 제5 발광 소자들(LD)로 지칭하며, 상기 제2-2 서브 전극(CL2_2)과 제2-2 전극(EL2_2) 사이에 정렬된(혹은 배치된) 발광 소자들(LD)을 제6 발광 소자들(LD)로 지칭한다.
제1-2 전극(EL1_2) 및 제4 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부 상에는 상기 제1-2 전극(EL1_2)과 상기 제4 발광 소자들(LD) 각각의 하나의 단부를 전기적 및/또는 물리적으로 안정되게 연결하기 위한 제1-2 컨택 전극(CNE1_2)이 제공 및/또는 형성될 수 있다. 평면 상에서 볼 때, 제1-2 컨택 전극(CNE1_2)은 제1-2 전극(EL1_2)과 중첩하면서 제4 발광 소자들(LD) 각각의 하나의 단부와도 중첩될 수 있다. 제1 및 제3 브리지들(BR1, BR3) 각각의 제1-2 컨택 전극(CNE1_2)은 제1 아일랜드(IS1)의 제1-1 컨택 전극(CNE1_1)과 동일한 물질을 포함할 수 있다.
제4 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부, 제1-2 서브 전극(CL1_2), 및 제5 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부 상에는, 제2-2 컨택 전극(CNE2_2)이 제공 및/또는 형성될 수 있다. 제2-2 컨택 전극(CNE2_2)은, 제4 발광 소자들(LD) 각각의 나머지 단부와 제1-2 서브 전극(CL1_2)의 일측을 전기적 및/또는 물리적으로 안정되게 연결할 수 있다. 또한, 제2-2 컨택 전극(CNE2_2)은 제1-2 서브 전극(CL1_2)의 타측과 제5 발광 소자들(LD) 각각의 하나의 단부를 전기적 및/또는 물리적으로 안정되게 연결할 수 있다. 평면 상에서 볼 때, 제2-2 컨택 전극(CNE2_2)은 제4 발광 소자들(LD) 각각의 나머지 단부와 중첩하고, 제1-2 서브 전극(CL1_2)과 중첩하며, 제5 발광 소자들(LD) 각각의 하나의 단부와도 중첩할 수 있다. 제1 및 제3 브리지들(BR1, BR3) 각각의 제2-2 컨택 전극(CNE2_2)은 제1 아일랜드(IS1)의 제2-1 컨택 전극(CNE2_1)과 동일한 물질을 포함할 수 있다.
제5 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부, 제2-2 서브 전극(CL2_2), 및 제6 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부 상에는, 제3-2 컨택 전극(CNE3_2)이 제공 및/또는 형성될 수 있다. 제3-2 컨택 전극(CNE3_2)은 제5 발광 소자들(LD) 각각의 나머지 단부와 제2-2 서브 전극(CL2_2)의 일측을 전기적 및/또는 물리적으로 안정되게 연결할 수 있다. 또한, 제3-2 컨택 전극(CNE3_2)은 제2-2 서브 전극(CL2_2)의 타측과 제6 발광 소자들(LD) 각각의 하나의 단부를 전기적 및/또는 물리적으로 안정되게 연결할 수 있다. 평면 상에서 볼 때, 제3-2 컨택 전극(CNE3_2)은 제5 발광 소자들(LD) 각각의 나머지 단부와 중첩하고, 제2-2 서브 전극(CL2_2)과 중첩하며, 제6 발광 소자들(LD) 각각의 하나의 단부와도 중첩할 수 있다. 제1 및 제3 브리지들(BR1, BR3) 각각의 제3-2 컨택 전극(CNE3_2)은 제1 아일랜드(IS1)의 제3-1 컨택 전극(CNE3_1)과 동일한 물질을 포함할 수 있다.
제6 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부와 제2-2 전극(EL2_2) 상에는 제4-2 컨택 전극(CNE4_2)이 제공 및/또는 형성될 수 있다. 제4-2 컨택 전극(CNE4_2)은 제6 발광 소자들(LD) 각각의 나머지 단부와 제2-2 전극(EL2_2)을 전기적 및/또는 물리적으로 안정되게 연결할 수 있다. 평면 상에서 볼 때, 제4-2 컨택 전극(CNE4_2)은 제6 발광 소자들(LD) 각각의 나머지 단부와 중첩하며, 제2-2 전극(EL2_2)과도 중첩할 수 있다. 제1 및 제3 브리지들(BR1, BR3) 각각의 제4-2 컨택 전극(CNE4_2)은 제1 아일랜드(IS1)의 제4-1 컨택 전극(CNE4_1)과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1-2 내지 제4-2 컨택 전극들(CNE1_2 ~ CNE4_2) 각각은 평면 상에서 볼 때 인접한 컨택 전극과 이격되게 배치될 수 있다. 일 예로, 제1-2 컨택 전극(CNE1_2)과 제2-2 컨택 전극(CNE2_2)은 일정 간격을 사이에 두고 서로 이격되고, 상기 제2-2 컨택 전극(CNE2_2)과 제3-2 컨택 전극(CNE3_2)은 일정 간격을 사이에 두고 서로 이격되며, 상기 제3-2 컨택 전극(CNE3_2)과 제4-2 컨택 전극(CNE4_2)은 일정 간격을 사이에 두고 서로 이격될 수 있다.
본 발명의 일 실시예에 있어서, 제1 브릿지(BR1)의 제1-2 컨택 전극(CNE1_2), 제1 아일랜드(IS1)의 제1-1 컨택 전극(CNE1_1), 및 제3 브릿지(BR3)의 제1-2 컨택 전극(CNE1_2)은 일체로 제공되어 서로 연결될 수 있다. 일 예로, 제1 브릿지(BR1)의 제1-2 컨택 전극(CNE1_2)과 제3 브릿지(BR3)의 제1-2 컨택 전극(CNE1_2)은 제1 아일랜드(IS1)의 제1-1 컨택 전극(CNE1_1)과 일체로 제공되어 상기 제1-1 컨택 전극(CNE1_1)의 일 영역으로 간주될 수 있다. 이러한 제1 브릿지(BR1)의 제1-2 컨택 전극(CNE1_2), 제1 아일랜드(IS1)의 제1-1 컨택 전극(CNE1_1), 및 제3 브릿지(BR3)의 제1-2 컨택 전극(CNE1_2)은 제1 서브 화소(SP1)의 발광 영역(EMA)에서 제1 컨택 전극(CNE1)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 제1 브릿지(BR1)의 제2-2 컨택 전극(CNE2_2), 제1 아일랜드(IS1)의 제2-1 컨택 전극(CNE2_1), 및 제3 브릿지(BR3)의 제2-2 컨택 전극(CNE2_2)은 일체로 제공되어 서로 연결될 수 있다. 일 예로, 제1 브릿지(BR1)의 제2-2 컨택 전극(CNE2_2) 및 제3 브릿지(BR3)의 제2-2 컨택 전극(CNE2_2)은 제1 아일랜드(IS1)의 제2-1 컨택 전극(CNE2_1)과 일체로 제공되어 상기 제2-1 컨택 전극(CNE2_1)의 일 영역으로 간주될 수 있다. 이러한 제1 브릿지(BR1)의 제2-2 컨택 전극(CNE2_2), 제1 아일랜드(IS1)의 제2-1 컨택 전극(CNE2_1), 및 제3 브릿지(BR3)의 제2-2 컨택 전극(CNE2_2)은 제1 서브 화소(SP1)의 발광 영역(EMA)에서 제2 컨택 전극(CNE2)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 제1 브릿지(BR1)의 제3-2 컨택 전극(CNE3_2), 제1 아일랜드(IS1)의 제3-1 컨택 전극(CNE3_1), 및 제3 브릿지(BR3)의 제3-2 컨택 전극(CNE3_2)은 일체로 제공되어 서로 연결될 수 있다. 일 예로, 제1 브릿지(BR1)의 제3-2 컨택 전극(CNE3_2)과 제3 브릿지(BR3)의 제3-2 컨택 전극(CNE3_2)은 제1 아일랜드(IS1)의 제3-1 컨택 전극(CNE3_1)과 일체로 제공되어 상기 제3-1 컨택 전극(CNE3_1)의 일 영역으로 간주될 수 있다. 이러한 제1 브릿지(BR1)의 제3-2 컨택 전극(CNE3_2), 제1 아일랜드(IS1)의 제3-1 컨택 전극(CNE3_1), 및 제3 브릿지(BR3)의 제3-2 컨택 전극(CNE3_2)은 제1 서브 화소(SP1)의 발광 영역(EMA)에서 제3 컨택 전극(CNE3)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 제1 브릿지(BR1)의 제4-2 컨택 전극(CNE4_2), 제1 아일랜드(IS1)의 제4-1 컨택 전극(CNE4_1), 및 제3 브릿지(BR3)의 제4-2 컨택 전극(CNE4_2)은 일체로 제공되어 서로 연결될 수 있다. 일 예로, 제1 브릿지(BR1)의 제4-2 컨택 전극(CNE4_2)과 제3 브릿지(BR3)의 제4-2 컨택 전극(CNE4_2)은 제1 아일랜드(IS1)의 제4-1 컨택 전극(CNE4_1)과 일체로 제공되어 상기 제4-1 컨택 전극(CNE4_1)의 일 영역으로 간주될 수 있다. 이러한 제1 브릿지(BR1)의 제4-2 컨택 전극(CNE4_2), 제1 아일랜드(IS1)의 제4-1 컨택 전극(CNE4_1), 및 제3 브릿지(BR3)의 제4-2 컨택 전극(CNE4_2)은 제1 서브 화소(SP1)의 발광 영역(EMA)에서 제4 컨택 전극(CNE4)을 구성할 수 있다.
평면 상에서 볼 때, 제1 서브 화소(SP1)의 발광 영역(EMA) 내에서 제1 내지 제4 컨택 전극들(CNE1 ~ CNE4)은 서로 이격되게 배치될 수 있다. 제1 내지 제4 컨택 전극들(CNE1 ~ CNE4)은 동일한 층에 제공 및/또는 형성될 수 있다. 일 예로, 제1 내지 제4 컨택 전극들(CNE1 ~ CNE4)은 제2 절연층(INS2) 상에 제공 및/또는 형성되고 제3 절연층(INS3)에 의해 커버될 수 있다. 제1 및 제3 브릿지들(BR1, BR3) 각각에 형성된 제3 절연층(INS3)은 제1 아일랜드(IS1)에 형성된 제3 절연층(INS3, ENC)에 대응되는 구성으로, 상기 제1 발광 영역(MEMA)에 제공된 제3 절연층(INS3, ENC)과 동일한 물질을 포함하며 동일한 공정으로 형성될 수 있다.
상술한 바와 같이, 제1 서브 화소(SP1)에 배치된(혹은 정렬된) 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에는 소정의 전압이 각각 인가되어 각각의 발광 소자(LD)의 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자들(LD) 각각은 광을 방출할 수 있다. 발광 소자들(LD) 각각은, 예를 들어, 400nm 내지 900nm 파장대의 광을 방출할 수 있다.
상술한 바와 같이, 제1 및 제3 브릿지들(BR1, BR3) 각각에 정렬된 발광 소자들(LD)로 인해 상기 제1 및 제3 브릿지들(BR1, BR3) 각각은 광이 방출되는 제2 발광 영역(SEMA)을 포함할 수 있다. 제1 및 제3 브릿지들(BR1, BR3) 각각의 제2 발광 영역(SEMA)은 제1 아일랜드(IS1)에 제공된 제1 발광 영역(MEMA)과 더불어 제1 서브 화소(SP1)의 발광 영역(EMA)을 이룰 수 있다. 이에 따라, 제1 서브 화소(SP1)의 발광 영역(EMA)은 제1 아일랜드(IS1)의 제1 발광 영역(MEMA), 제1 브릿지(BR1)의 제2 발광 영역(SEMA), 및 제3 브릿지(BR3)의 제2 발광 영역(SEMA)을 포함할 수 있다.
제1 서브 화소(SP1)가 제1 아일랜드(IS1)에 제공된 제1 발광 영역(MEMA) 이외에 제1 및 제3 브릿지들(BR1, BR3) 각각에 제공된 제2 발광 영역(SEMA)을 광이 방출되는 발광 영역(EMA)으로 추가로 확보함으로써 상기 제1 서브 화소(SP1)에서 광이 최종적으로 방출되는 발광 면적이 더욱 증가할 수 있다. 이로 인하여, 표시 장치의 전체 출광 효율이 향상되어 상기 표시 장치에서 표시되는 화상의 품질이 향상될 수 있다.
추가적으로, 상술한 실시예에에 따르면, 제1 내지 제4 브릿지들(BR1 ~ BR4) 각각의 베이스 층(BS) 상에 유기 재료를 포함한 제2 층간 절연층(ILD2)을 배치하고, 그 상부에 배선들(LP)과 구동 전압 배선(DVL)을 포함한 화소 회로층(PCL) 및 발광 소자들(LD)을 포함한 표시 소자층(DPL)을 배치함으로써, 표시 장치의 연신 시에 발생하는 응력에 의해 상기 화소 회로층(PCL) 및 상기 표시 소자층(DPL)의 손상이 방지될 수 있다.
한편, 제1 서브 화소(SP1)의 베이스 층(BS)의 일면, 예를 들어, 하부 면 상에는 보호 마스크(PMK)가 위치할 수 있다. 보호 마스크(PMK)는 도전성 재료를 포함한 금속층 또는 무기 재료를 포함한 무기 절연막 중 어느 하나로 구성될 수 있다. 일 예로, 보호 마스크(PMK)는 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 보호 마스크(PMK)는 특정 영역의 광을 차단하여 베이스 층(BS) 상에 배치된 트랜지스터(T)로 상기 특정 영역의 광이 입사되는 것을 차단하여 상기 트랜지스터(T)의 특성이 변하는 것을 방지할 수 있다. 보호 마스크(PMK) 상에는 보호 필름층(PFL)이 위치할 수 있다.
보호 필름층(PFL)은 베이스 층(BS)을 보호하는 역할을 하며, 단일층 또는 다중층으로 구성될 수 있다.
도 16a 내지 도 16f는 도 9a에 도시된 제1 서브 화소의 제조 방법을 순차적으로 도시한 개략적인 평면도들이며, 도 17a 내지 도 17g는 도 10에 도시된 제1 서브 화소의 제조 방법을 순차적으로 나타낸 단면도들이다.
이하에서는, 도 16a 내지 도 16f와 도 17a 내지 도 17g를 결부하여 도 9a 및 도 10에 도시된 본 발명의 일 실시예에 따른 제1 서브 화소를 제조 방법에 따라 순차적으로 설명한다.
도 1, 도 2a, 도 2b, 도 3a 내지 도 6b, 도 7a, 도 8, 도 9a, 도 10, 도 16a, 및 도 17a를 참조하면, 경성(rigid) 기판으로 이루어진 캐리어 기판(CSUB) 상에 연성 물질로 이루어진 보조 기판(ASUB)을 형성한다. 보조 기판(ASUB)은 폴리에스터계 고분자, 실리콘계 고분자, 아크릴계 고분자, 폴리올레핀계 고분자, 및 이들의 공중합체로 이루어진 군에서 선택된 하나를 포함하는 필름 형태일 수 있다. 예를 들어, 보조 기판(ASUB)은 폴리이미드로 이루어질 수 있다.
이어, 보조 기판(ASUB) 상에 무기 재료를 포함한 무기 절연막으로 이루어진 보호 마스크(PMK)를 형성한다. 보호 마스크(PMK)는 단일층 또는 다중층으로 이루어질 수 있다. 예를 들면, 보호 마스크(PMK)가 다중층으로 이루어진 경우, 상기 보호 마스크(PMK)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 비정질 규소(a-Si) 등이 순차적으로 적층된 구조로 이루어질 수 있다.
다음으로, 보호 마스크(PMK) 상에 가요성(flexibility)을 갖는 베이스 층(BS)을 형성한다. 베이스 층(BS)은 보조 기판(ASUB)과 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 베이스 층(BS)은 섬 형상의 제1 아일랜드(IS1) 및 상기 제1 아일랜드(IS1)에 연결된 제1 내지 제4 브릿지들(BR1 ~ BR4)를 포함할 수 있다. 제1 아일랜드(IS1)는 섬 형상의 베이스 층(BS)의 일 영역이고, 제1 내지 제4 브릿지들(BR1 ~ BR4) 각각은 상기 제1 아일랜드(IS1)를 제외한 상기 베이스 층(BS)의 나머지 영역일 수 있다.
상술한 베이스 층(BS) 상에 제1 서브 화소(SP1)의 화소 회로층(PCL)을 형성한다.
베이스 층(BS)의 제1 아일랜드(IS1)에 형성된 화소 회로층(PCL)은 적어도 하나의 절연층, 적어도 하나의 트랜지스터(T)를 포함한 화소 회로(144), 및 상기 트랜지스터(T)를 커버하는 보호층(PSV)을 포함할 수 있다. 베이스 층(BS)의 제1 내지 제4 브릿지들(BR1 ~ BR4) 각각에 형성된 화소 회로층(PCL)은 개구부(OPN)를 채우는 제2 층간 절연층(ILD2), 상기 제2 층간 절연층(ILD2) 상에 제공된 배선들(도 15의 LP 참고), 및 상기 배선들(LP)을 커버하는 보호층(PSV)을 포함할 수 있다. 여기서, 배선들(LP)은 제2 구동 전원(VSS)이 인가되는 구동 전압 배선(DVL)을 포함할 수 있다.
보호층(PSV)은 트랜지스터(T), 일 예로, 제1 트랜지스터(T1, T)의 제2 단자(DE)를 노출하는 제1 컨택 홀(CH1)과 구동 전압 배선(DVL)의 일부를 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 컨택 홀(CH1)은 제1 아일랜드(IS1) 상에 형성된 보호층(PSV)에 포함되고, 제2 컨택 홀(CH2)은 제1 브릿지(BR1)에 형성된 보호층(PSV)에 포함될 수 있다.
본 발명의 일 실시예에 있어서, 보호층(PSV)은 베이스 층(BS)의 형상에 대응하는 형상을 가질 수 있다.
도 1, 도 2a, 도 2b, 도 3a 내지 도 6b, 도 7a, 도 8, 도 9a, 도 10, 도 16b, 도 17a, 및 도 17b를 참조하면, 제1 서브 화소(SP1)의 보호층(PSV) 상에 제1 뱅크(BNK1)와 제2 뱅크(BNK2)를 형성한다. 본 발명의 일 실시예에 있어서, 제1 뱅크(BNK1)는 제1 아일랜드(IS1)에 형성된 보호층(PSV) 상에 형성되고, 제2 뱅크(BNK2)는 제1 및 제3 브릿지들(BR1, BR3) 각각에 형성된 보호층(PSV) 상에 형성될 수 있다.
제1 뱅크(BNK1)는 보호층(PSV) 상에서 인접한 제1 뱅크(BNK1)와 일정 간격 이격될 수 있다. 평면 상에서 볼 때, 제1 뱅크(BNK1)는 제2 방향(DR2)을 따라 연장되며 적어도 1회 이상 절곡된 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 뱅크(BNK1)는 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
제2 뱅크(BNK2)는 보호층(PSV) 상에서 인접한 제2 뱅크(BNK2)와 일정 간격 이격될 수 있다. 평면 상에서 볼 때, 제2 뱅크(BNK2)는 제1 방향(DR1)을 따라 연장될 수 있다. 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 동일한 물질을 포함하며, 동일한 공정으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 뱅크(BNK1)와 제2 뱅크(BNK2)는 일체로 제공되어 서로 연결될 수 있다. 일 예로, 제1 브릿지(BR1)에 형성된 보호층(PSV) 상의 제2 뱅크(BNK2)는 제1 아일랜드(IS1)에 형성된 보호층(PSV) 상의 제1 뱅크(BNK1)의 일측에 연결되고, 제3 브릿지(BR3)에 형성된 보호층(PSV) 상의 제2 뱅크(BNK2)는 상기 제1 뱅크(BNK1)의 타측에 연결될 수 있다.
도 1, 도 2a, 도 2b, 도 3a 내지 도 6b, 도 7a, 도 8, 도 9a, 도 10, 도 16c, 도 17a 내지 도 17c를 참조하면, 제1 및 제2 뱅크들(BNK1, BNK2)을 포함한 보호층(PSV) 상에 반사율이 높은 도전성 재료를 포함한 제1 및 제2 전극들(EL1, EL2), 제1 및 제2 서브 전극들(CL1, CL2)을 형성한다.
제1 전극(EL1)은 제1 뱅크(BNK1) 상에 형성된 제1-1 전극(EL1_1) 및 제2 뱅크(BNK2) 상에 형성된 제1-2 전극(EL1_2)을 포함할 수 있다. 제1-1 전극(EL1_1)은 제1 컨택 홀(CH1)을 통해 제1 아일랜드(IS1)에 형성된 화소 회로층(PCL)에 포함된 화소 회로(144)에 전기적으로 연결될 수 있다. 일 예로, 제1-1 전극(EL1_1)은 제1 컨택 홀(CH1)을 통해 화소 회로(144)의 제1 트랜지스터(T1, T)의 제2 단자(DE)에 전기적으로 연결될 수 있다.
제2 전극(EL2)은 제1 뱅크(BNK1) 상에 형성된 제2-1 전극(EL2_1) 및 제2 뱅크(BNK2) 상에 형성된 제2-2 전극(EL2_2)을 포함할 수 있다. 제2-2 전극(EL2_2)은 제2 컨택 홀(CH2)을 통해 제1 브릿지(BR1)에 형성된 화소 회로층(PCL)에 포함된 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다.
제1 서브 전극(CL1)은 제1 뱅크(BNK1) 상에 형성된 제1-1 서브 전극(CL1_1) 및 제2 뱅크(BNK2) 상에 형성된 제1-2 서브 전극(CL1_2)을 포함할 수 있다. 제2 서브 전극(CL2)은 제1 뱅크(BNK1) 상에 형성된 제2-1 서브 전극(CL2_1) 및 제2 뱅크(BNK2) 상에 형성된 제2-2 서브 전극(CL2_2)을 포함할 수 있다.
제1 및 제2 전극들(EL1, EL2)과 제1 및 제2 서브 전극들(CL1, CL2) 각각은 제1 서브 화소(SP1) 및 상기 제1 서브 화소(SP1)와 동일한 행에 위치한 서브 화소들에 공통으로 제공될 수 있다. 즉, 제1 방향(DR1)으로 동일한 행에 배치된 제1 서브 화소(SP1)와 제2 서브 화소(SP2)는 제1 및 제2 전극들(EL1, EL2)과 제1 및 제2 서브 전극들(CL1, CL2) 각각에 공통으로 연결될 수 있다. 일 예로, 제1 서브 화소(SP1)의 제1 전극(EL1)과 제2 서브 화소(SP2)의 제1 전극(EL1)은 서로 연결되고, 상기 제1 서브 화소(SP1)의 제2 전극(EL2)과 제2 서브 화소(SP2)의 제2 전극(EL2)은 서로 연결될 수 있다. 또한, 제1 서브 화소(SP1)의 제1 서브 전극(CL1)과 제2 서브 화소(SP2)의 제1 서브 전극(CL1)은 서로 연결되고, 상기 제1 서브 화소(SP1)의 제2 서브 전극(CL2)과 상기 제2 서브 화소(SP2)의 제2 서브 전극(CL2)은 서로 연결될 수 있다.
평면 상에서 볼 때, 제1 및 제2 전극들(EL1, EL2)과 제1 및 제2 서브 전극들(CL1, CL2) 각각은 일 방향을 따라 연장되며 제1 아일랜드(IS1)와 제1 브릿지(BR1) 사이의 경계 지점과 상기 제1 아일랜드(IS1)와 제3 브릿지(BR3) 사이의 경계 지점에서 절곡된 형상을 가질 수 있다.
도 1, 도 2a, 도 2b, 도 3a 내지 도 6b, 도 7a, 도 8, 도 9a, 도 10, 도 16d, 도 17a 내지 도 17d를 참조하면, 제1 및 제2 전극들(EL1, EL2)과 제1 및 제2 서브 전극들(CL1, CL2)을 포함한 보호층(PSV) 상에 절연 물질층(INSM)을 형성한다. 절연 물질층(INSM)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
연속하여, 제1 및 제2 전극들(EL1, EL2)과 제1 및 제2 서브 전극들(CL1, CL2) 각각에 대응하는 정렬 신호(혹은 정렬 전압)를 인가하여 인접한 두 전극들 사이에 전계를 형성한다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)과 제2 서브 전극(CL2) 각각에는 제1 정렬 신호(혹은 제1 정렬 전압)가 인가되고, 제1 서브 전극(CL1)과 제2 전극(EL2) 각각에는 상기 제1 정렬 신호와 상이한 전압 레벨을 갖는 제2 정렬 신호(혹은 제2 정렬 전압)가 인가될 수 있다. 일 예로, 제1 전극(EL1), 제1 서브 전극(CL1), 제2 서브 전극(CL2), 및 제2 전극(EL2) 각각에 소정의 전압과 주기를 구비하는 교류 전원 또는 직류 전원을 수회 반복적으로 인가하는 경우, 상기 제1 전극(EL1), 상기 제1 서브 전극(CL1), 상기 제2 서브 전극(CL2), 및 상기 제2 전극(EL2) 중 인접한 두 전극들 사이에 상기 인접한 두 전극들 각각의 전위차에 따른 전계가 형성될 수 있다.
제1 전극(EL1)과 제1 서브 전극(CL1) 사이, 상기 제1 서브 전극(CL1)과 제2 서브 전극(CL2) 사이, 및 상기 제2 서브 전극(CL2)과 제2 전극(EL2) 사이에 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 발광 소자들(LD)을 포함한 혼합액을 절연 물질층(INSM) 상에 투입한다. 일 예로, 절연 물질층(INSM) 상에 잉크젯 노즐을 배치하고, 상기 잉크젯 노즐을 통해 다수의 발광 소자들(LD)이 혼합된 용매를 상기 절연 물질층(INSM) 상에 투입할 수 있다. 여기서, 용매는 아세톤, 물, 알코올, 및 톨루엔 중 어느 하나 이상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 용매는 잉크 또는 페이스트의 형태일 수 있다. 발광 소자들(LD)을 투입하는 방식이 상술한 실시예에 한정되는 것은 아니며, 상기 발광 소자들(LD)을 투입하는 방식은 다양하게 변경될 수 있다.
발광 소자들(LD)을 투입한 이후에 용매는 제거될 수 있다.
발광 소자들(LD)을 투입하면, 제1 전극(EL1)과 제1 서브 전극(CL1) 사이, 상기 제1 서브 전극(CL1)과 제2 서브 전극(CL2) 사이, 및 상기 제2 서브 전극(CL2)과 제2 전극(EL2) 사이에 각각 형성된 전계로 인해 상기 발광 소자들(LD)의 자가 정렬이 유도될 수 있다. 이에 따라, 제1 전극(EL1)과 제1 서브 전극(CL1) 사이, 상기 제1 서브 전극(CL1)과 제2 서브 전극(CL2) 사이, 및 상기 제2 서브 전극(CL2)과 제2 전극(EL2) 사이에 각각 발광 소자들(LD)이 정렬(혹은 배치)될 수 있다. 발광 소자들(LD) 각각은 절연 물질층(INSM) 상에 정렬(혹은 배치)될 수 있다.
제1 서브 화소(SP1)는 정렬된(혹은 배치된) 발광 소자들(LD)을 통해 광이 방출되는 발광 영역(EMA)을 포함할 수 있다. 제1 서브 화소(SP1)의 발광 영역(EMA)은 제1 아일랜드(IS1) 상에 정렬된(혹은 배치된) 발광 소자들(LD)에 의해 광이 방출되는 제1 발광 영역(MEMA) 및 제1 및 제3 브릿지들(BR1, BR3) 상에 각각 정렬된(혹은 배치된) 발광 소자들(LD)에 의해 광이 방출되는 제2 발광 영역(SEMA)을 포함할 수 있다. 즉, 제1 서브 화소(SP1)의 발광 영역(EMA)은 제1 발광 영역(MEMA)과 제2 발광 영역(SEMA)을 포함할 수 있다.
도 1, 도 2a, 도 2b, 도 3a 내지 도 6b, 도 7a, 도 8, 도 9a, 도 10, 도 16e, 도 17a 내지 도 17e를 참조하면, 발광 소자들(LD)을 정렬한 이후, 각각의 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성할 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 각각의 상면의 적어도 일부를 커버하여 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)를 외부로 노출할 수 있다.
제2 절연층(INS2)을 형성하는 공정, 또는 그 전후에 진행되는 식각 공정 등을 통해 제1 및 제2 전극들(EL1, EL2)과 제1 및 제2 서브 전극들(CL1, CL2) 각각의 일부를 노출하도록 절연 물질층(INSM)을 식각하여 제1 절연층(INS1)을 형성할 수 있다.
제1 절연층(INS1)을 형성하는 공정에서, 제1 서브 화소(SP1)가 그에 인접한 서브 화소들로부터 독립적으로(혹은 개별적으로) 구동될 수 있도록 레이저 컷팅 방식 또는 마스크를 이용한 식각 방식 등을 적용하여 상기 제1 서브 화소(SP1)와 상기 인접한 서브 화소들 사이에서 제1 전극(EL1), 제1 및 제2 서브 전극들(CL1, CL2) 각각을 분리한다. 이에 따라, 제1 서브 화소(SP1)의 제1 전극(EL1)은 상기 제1 서브 화소(SP1)에 인접한 서브 화소, 일 예로, 제2 서브 화소(SP2)의 제1 전극(EL1)과 전기적 및/또는 물리적으로 분리될 수 있다. 또한, 제1 서브 화소(SP1)의 제1 및 제2 서브 전극들(CL1, CL2) 각각은 제2 서브 화소(SP2)의 제1 및 제2 서브 전극들(CL1, CL2) 각각과 분리될 수 있다.
단면 및 평면 상에서 볼 때, 발광 소자들(LD)은 인접한 두 전극들 사이에서 제1 절연층(INS1) 상에 배치될 수 있다.
도 1, 도 2a, 도 2b, 도 3a 내지 도 6b, 도 7a, 도 8, 도 9a, 도 10, 도 16f, 도 17a 내지 도 17f를 참조하면, 제1 및 제2 절연층들(INS1, INS2) 상에 제1 내지 제4 컨택 전극들(CNE1 ~ CNE4)을 형성한다.
제1 컨택 전극(CNE1)은, 제1 전극(EL1)과 제1 서브 전극(CL1) 사이에 정렬된 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부 및 상기 제1 전극(EL1) 상에 직접 배치될 수 있다. 제1 컨택 전극(CNE1)은 제1 아일랜드(IS1)에 배치된 제1-1 컨택 전극(CNE1_1)과 제1 및 제3 브릿지들(BR1, BR3) 각각에 배치된 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다.
제2 컨택 전극(CNE2)은, 제1 전극(EL1)과 제1 서브 전극(CL1) 사이에 정렬된 발광 소자들(LD) 각각의 나머지 단부, 상기 제1 서브 전극(CL1), 및 상기 제1 서브 전극(CL1)과 제2 서브 전극(CL2) 사이에 정렬된 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부 상에 직접 배치될 수 있다. 제2 컨택 전극(CNE2)은 제1 아일랜드(IS1)에 배치된 제2-1 컨택 전극(CNE2_1)과 제1 및 제3 브릿지들(BR1, BR3) 각각에 배치된 제2-2 컨택 전극(CNE2_2)을 포함할 수 있다.
제3 컨택 전극(CNE3)은, 제1 및 제2 서브 전극들(CL1, CL2) 사이에 정렬된 발광 소자들(LD) 각각의 나머지 단부, 상기 제2 서브 전극(CL2), 및 상기 제2 서브 전극(CL2)과 제2 전극(EL2) 사이에 정렬된 발광 소자들(LD) 각각의 양 단부 중 하나의 단부 상에 직접 배치될 수 있다. 제3 컨택 전극(CNE3)은 제1 아일랜드(IS1)에 배치된 제3-1 컨택 전극(CNE3_1)과 제1 및 제3 브릿지들(BR1, BR3) 각각에 배치된 제3-2 컨택 전극(CNE3_2)을 포함할 수 있다.
제4 컨택 전극(CNE4)은, 제2 서브 전극(CL2)과 제2 전극(EL2) 사이에 정렬된 발광 소자들(LD) 각각의 나머지 단부 및 상기 제2 전극(EL2) 상에 직접 배치될 수 있다. 제4 컨택 전극(CNE4)은 제1 아일랜드(IS1)에 배치된 제4-1 컨택 전극(CNE4_1)과 제1 및 제3 브릿지들(BR1, BR3) 각각에 배치된 제4-2 컨택 전극(CNE4_2)을 포함할 수 있다.
도 1, 도 2a, 도 2b, 도 3a 내지 도 6b, 도 7a, 도 8, 도 9a, 도 10, 도 17a 내지 도 17g를 참조하면, 제1 내지 제4 컨택 전극들(CNE1 ~ CNE4) 상에 제3 절연층(INS3)을 형성한다. 제3 절연층(INS3)은 발광 소자들(LD)을 포함한 표시 소자층(DPL)을 커버하는 복수의 절연막을 포함하는 봉지층(ENC)일 수도 있다. 일 예로, 제3 절연층(INS3, ENC)은 적어도 하나의 무기막 및 적어도 하나의 유기막이 교번하여 적층된 구조를 가질 수 있다.
이어, 레이저를 이용하여 캐리어 기판(CSUB)을 보조 기판(ASUB)으로부터 분리하여 상기 캐리어 기판(CSUB)을 제거한다. 연속하여, 건식 식각 공정 등을 진행하여 보호 마스크(PMK)로부터 보조 기판(ASUB)을 제거한 후, 상기 보호 마스크(PMK)의 일면 상에 보호 필름층(PFL)을 형성한다.
도 18a는 도 1에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이고, 도 18b는 도 18a의 제1 내지 제4 서브 화소들의 발광 영역들을 개략적으로 도시한 평면도이며, 도 19는 도 18a의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 18a, 도 18b, 도 19의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 발명에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1, 도 18a, 도 18b, 도 19를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제1 내지 제4 서브 화소들(SP1 ~ SP4)을 포함한 적어도 하나의 화소(PXL)가 제공된 제1 기판(SUB1) 및 상기 제1 기판(SUB1)과 결합하는 제2 기판(SUB2)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 기판(SUB1)은 보호 필름층(PFL), 보호 마스크(PMK), 베이스 층(BS), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
베이스 층(BS)은 가요성(flexible) 기판을 포함하며, 복수의 아일랜드(IS), 브릿지(BR), 및 절개부(V)를 포함할 수 있다.
화소(PXL)는 베이스 층(BS) 상에 정의된 화소 영역에 형성 및/또는 제공될 수 있다. 화소 영역은 제1 서브 화소(SP1)가 형성 및/또는 제공된 제1 서브 화소 영역(SPA1), 제2 서브 화소(SP2)가 형성 및/또는 제공된 제2 서브 화소 영역(SPA2), 제3 서브 화소(SP3)가 형성 및/또는 제공된 제3 서브 화소 영역(미도시), 및 제4 서브 화소(SP4)가 형성 및/또는 제공된 제4 서브 화소 영역(SPA4)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 서브 화소(SP1)는 적색 광(R)을 방출하는 적색 서브 화소이고, 제2 및 제3 서브 화소들(SP2, SP3) 각각은 녹색 광(G)을 방출하는 녹색 서브 화소이며, 제4 서브 화소(SP4)는 청색 광(B)을 방출하는 청색 서브 화소일 수 있다.
제1 서브 화소(SP1)는 제1 아일랜드(IS1) 및 상기 제1 아일랜드(IS1)에 연결된 브릿지(BR)를 포함하고, 제2 서브 화소(SP2)는 제2 아일랜드(IS2) 및 상기 제2 아일랜드(IS2)에 연결된 브릿지(BR)를 포함하고, 제3 서브 화소(SP3)는 제3 아일랜드(IS3) 및 상기 제3 아일랜드(IS3)에 연결된 브릿지(BR)를 포함하며, 제4 서브 화소(SP4)는 제4 아일랜드(IS4) 및 상기 제4 아일랜드(IS4)에 연결된 브릿지(BR)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 아일랜드(IS)에 연결된 브릿지(BR)는 상기 아일랜드(IS)의 네 변에 각각 연결된 제1 내지 제4 브릿지들(BR1 ~ BR4)을 포함할 수 있다.
제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 서브 화소 영역은 광을 방출하는 발광 영역(EMA)과 상기 발광 영역(EMA)의 주변을 둘러싸는 주변 영역을 포함할 수 있다. 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 발광 영역(EMA)은 제1 발광 영역(MEMA)과 제2 발광 영역(SEMA)을 포함할 수 있다. 제1 발광 영역(MEMA)은 해당 서브 화소의 아일랜드(IS)에 제공되고, 제2 발광 영역(SEMA)은 상기 해당 서브 화소의 브릿지(BR) 중 적어도 하나 이상의 브릿지(BR)에 제공될 수 있다.
제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 제1 발광 영역(MEMA)은 베이스 층(BS) 상에 제공된 적어도 하나 이상의 트랜지스터(T)와 상기 트랜지스터(T)를 커버하는 보호층(PSV)을 포함한 화소 회로층(PCL) 및 상기 화소 회로층(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다. 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 제2 발광 영역(SEMA)은 베이스 층(BS) 상에 제공된 적어도 하나 이상의 배선들(도 15의 LP 참고)과 상기 배선들(LP)을 커버하는 보호층(SPV)을 포함한 화소 회로층(PCL) 및 상기 화소 회로층(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 발광 영역(MEMA)에 제공된 표시 소자층(DPL)은 제1 및 제2 뱅크들(BNK1, BNK2), 제1 및 제2 전극들(EL1, EL2), 복수의 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다.
제1 뱅크(BNK1)는 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 제1 발광 영역(MEMA)에 제공되고, 제2 뱅크(BNK1)는 상기 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 제2 발광 영역(SEMA)에 제공될 수 있다.
제1 전극(EL1)은 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 제1 발광 영역(MEMA)에 제공된 제1-1 전극(EL1_1) 및 상기 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 제2 발광 영역(SEMA)에 제공된 제1-2 전극(EL1_2)을 포함할 수 있다. 제2 전극(EL2)은 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 제1 발광 영역(MEMA)에 제공된 제2-1 전극(EL2_1) 및 상기 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 제2 발광 영역(SEMA)에 제공된 제2-2 전극(EL2_2)을 포함할 수 있다.
제1 컨택 전극(CNE1)은 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 제1 발광 영역(MEMA)에 제공된 제1-1 컨택 전극(CNE1_1) 및 상기 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 제2 발광 영역(SEMA)에 제공된 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다. 제2 컨택 전극(CNE2)은 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 제1 발광 영역(MEMA)에 제공된 제2-1 컨택 전극(CNE2_1) 및 상기 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 제2 발광 영역(SEMA)에 제공된 제2-2 컨택 전극(CNE2_2)을 포함할 수 있다.
발광 소자들(LD)은 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 발광 영역(EMA) 내에서 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치될 수 있다. 일 예로, 발광 소자들(LD)은 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 제1 발광 영역(MEMA) 내에서 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1) 사이에 배치될 수 있다. 또한, 발광 소자들(LD)은 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 제2 발광 영역(SEMA) 내에서 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2) 사이에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD)은 제1 서브 화소(SP1)의 발광 영역(EMA)에 정렬된 제1 발광 소자들(LD1, LD), 제2 및 제3 서브 화소들(SP2, SP3) 각각의 발광 영역(EMA)에 정렬된 제2 발광 소자들(LD2, LD), 제4 서브 화소(SP4)의 발광 영역(EMA)에 정렬된 제3 발광 소자들(LD3, LD)을 포함할 수 있다.
제1 발광 소자들(LD1, LD), 제2 발광 소자들(LD2, LD), 및 제3 발광 소자들(LD3, LD) 각각은 서로 상이한 색의 광을 방출 할 수 있다. 일 예로, 제1 발광 소자들(LD1, LD)은 적색 광(R)을 방출하고, 제2 발광 소자들(LD2, LD)은 녹색 광(G)을 방출하며, 제3 발광 소자들(LD3, LD)은 청색 광(B)을 방출할 수 있다. 제1 발광 소자들(LD1, LD), 제2 발광 소자들(LD2, LD), 및 제3 발광 소자들(LD3, LD) 각각이 서로 상이한 색의 광을 방출함에 따라 화소(PXL)의 표시 소자층(DPL)에서 방출되는 광을 특정 색의 광으로 변환하기 위한 광 변환 패턴층(미도시)이 생략될 수 있다.
제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 발광 영역(EMA)에 제공된 제1 내지 제4 컨택 전극들(CNE1 ~ CNE4) 상에는 제3 절연층(INS3)이 배치될 수 있다.
제3 절연층(INS3)은 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 아일랜드(IS) 상에 제공된 표시 소자층(DPL)을 전체적으로 커버할 수 있다. 또한, 제3 절연층(INS3)은 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 브릿지(BR) 상에 제공된 구조물들을 전체적으로 커버할 수 있다. 일 예로, 제3 절연층(INS3)은 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 제1 및 제3 브릿지들(BR1, BR3) 상에 제공된 제1-2 내지 제4-2 컨택 전극들(CNE1_2 ~ CNE4_2)을 커버할 수 있다. 이에 더하여, 제3 절연층(INS3)은 베이스 층(BS)의 절개부(V)에 의해 노출된 보호 마스크(PMK)의 일 영역을 커버할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제3 절연층(INS3)은 베이스 층(BS)의 절개부(V)를 커버하지 않고 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 아일랜드(IS)와 브릿지(BR) 상에 각각 제공된 구조물들만을 커버할 수 있다. 이러한 경우, 보호 마스크(PMK)의 일 영역이 외부로 노출될 수 있다.
도 19에서는, 편의를 위하여 제3 절연층(INS3)이 제1 내지 제4 서브 화소들(SP1 ~ SP4)에 포함된 표시 소자층(DPL)을 전체적으로 커버하는 형태로 제공되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 서브 화소(SP1)의 제3 절연층(INS3)은 제1 아일랜드(IS1) 상의 표시 소자층(DPL)만을 커버하고, 제2 서브 화소(SP2)의 제3 절연층(ISN3)은 제2 아일랜드(IS2) 상의 표시 소자층(DPL)만을 커버하고, 제3 서브 화소(SP3)의 제3 절연층(INS3)은 제3 아일랜드(IS3) 상의 표시 소자층(DPL)만을 커버하며, 제4 서브 화소(SP4)의 제3 절연층(INS3)은 제4 아일랜드(IS4) 상의 표시 소자층(DPL)만을 커버할 수 있다.
제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 주변 영역에도 표시 소자층(DPL)의 일부 구성이 제공될 수 있다. 일 예로, 제3 뱅크(BNK3)가 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 주변 영역에 제공될 수 있다. 제3 뱅크(BNK3)는 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 발광 영역(EMA)을 정의(혹은 구획)하는 구조물로서, 화소 정의막일 수 있다. 제3 뱅크(BNK3)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 인접한 서브 화소들 사이에서 광(혹은 빛)이 새는 빛샘 불량을 방지할 수 있다.
제2 기판(SUB2)은 화소(PXL)가 제공되는 표시 영역(DA)을 커버하도록 제1 기판(SUB1) 상에 배치될 수 있다. 이러한 제2 기판(SUB2)은 표시 장치의 상부 기판(일 예로, 봉지 기판 또는 박막 봉지층) 및/또는 윈도우 부재를 구성할 수 있다. 실시예에 따라, 제2 기판(SUB2)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 또한, 제2 기판(SUB2)은 제1 기판(SUB1)의 베이스 층(BS)과 동일한 물질로 구성되거나, 또는 상기 베이스 층(BS)과 상이한 물질로 구성될 수도 있다.
제2 기판(SUB2)은 중간층(CTL)을 통해 제1 기판(SUB1)에 결합할 수 있다.
중간층(CTL)은 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 제공될 수 있다. 중간층(CTL)은 제1 기판(SUB1)과 제2 기판(SUB2) 사이에서 상기 제1 기판(SUB1)에 포함된 표시 소자층(DPL)을 보호하며 상기 제1 기판(SUB1)과 상기 제2 기판(SUB2)을 합착시킬 수 있다. 중간층(CTL)은 합착 기능을 수행하기 위하여 점착성 또는 접착성을 가질 수 있다. 또한, 중간층(CTL)은 제2 기판(SUB2)으로 영상이 투과되도록 투명한 재료로 이루어질 수 있다. 또한, 중간층(CTL)은 절연성 재료로 이루어질 수 있으며 가요성을 가질 수도 있다.
중간층(CTL)의 재료로는 제1 기판(SUB1) 상의 표시 소자층(DPL)을 보호하며 상기 제1 기판(SUB1)과 제2 기판(SUB2)을 합착시키는 역할을 수행할 수 있는 것으로 사용된다면 그 종류가 한정되지 않는다. 일 예로, 중간층(CTL)은 유기 물질을 포함할 수 있다.
상술한 바와 같이, 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각이 해당 서브 화소의 아일랜드(IS)에 제공된 제1 발광 영역(MEMA) 이외에 상기 아일랜드(IS)에 연결된 제1 및 제3 브릿지들(BR1, BR3) 각각에 제공된 제2 발광 영역(SEMA)을 발광 영역(EMA)으로 추가로 확보함으로써 광이 최종적으로 방출되는 발광 면적이 더욱 증가할 수 있다. 이로 인하여, 표시 장치의 전체 출광 효율이 더욱 향상되어 상기 표시 장치에서 표시되는 화상의 품질이 향상될 수 있다.
상술한 실시예에서는, 제1 발광 소자들(LD1, LD), 제2 발광 소자들(LD2, LD), 및 제3 발광 소자들(LD3, LD) 각각이 서로 상이한 색의 광을 방출하는 표시 장치에 대해 설명하였다. 실시예에 따라, 표시 장치는 동일한 색의 광을 방출하는 발광 소자들(LD)을 포함할 수도 있다. 이하에서는, 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각에 배치된 발광 소자들(LD)이 동일한 색의 광을 방출하는 실시예에 대해 설명한다.
도 20은 본 발명의 다른 실시예에 따른 표시 장치를 나타낸 것으로, 도 18a의 Ⅳ ~ Ⅳ'선에 대응되는 단면도이며, 도 21은 도 18a의 Ⅴ ~ Ⅴ'선에 따른 단면도이다.
도 20 및 도 21에 있어서, 제1 기판(SUB1)은 도 19에 도시된 제1 기판(SUB1)과 동일한 구성을 가지므로, 이에 대한 상세한 설명을 간략히 하며 제2 기판(SUB2)에 제공된 구성들을 중점적으로 설명하기로 한다.
도 20 및 도 21에 도시된 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 발명에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1, 도 18a, 도 18b, 도 20, 도 21을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 제1 내지 제4 서브 화소들(SP1 ~ SP4)을 포함한 적어도 하나의 화소(PXL)가 제공된 제1 기판(SUB1) 및 상기 제1 기판(SUB1)과 결합하는 제2 기판(SUB2)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 기판(SUB1)은 보호 필름층(PFL), 보호 마스크(PMK), 베이스 층(BS), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
베이스 층(BS)은 복수의 아일랜드(IS), 브릿지(BR), 및 절개부(V)를 포함할 수 있다.
화소(PXL)는 베이스 층(BS) 상에 정의된 화소 영역에 형성 및/또는 제공될 수 있다. 화소 영역은 제1 서브 화소(SP1)가 형성 및/또는 제공된 제1 서브 화소 영역(SPA1), 제2 서브 화소(SP1)가 형성 및/또는 제공된 제2 서브 화소 영역(SPA2), 제3 서브 화소(SP3)가 형성 및/또는 제공된 제3 서브 화소 영역(SPA3), 및 제4 서브 화소(SP4)가 형성 및/또는 제공된 제4 서브 화소 영역(SPA4)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 서브 화소(SP1)는 적색 광(R)을 방출하는 적색 서브 화소이고, 제2 및 제3 서브 화소들(SP2, SP3) 각각은 녹색 광(G)을 방출하는 녹색 서브 화소이며, 제4 서브 화소(SP4)는 청색 광(B)을 방출하는 청색 서브 화소일 수 있다.
표시 소자층(DPL)은 화소 회로층(PCL) 상에 제공된 제1 전극(EL1) 및 제2 전극(EL2) 사이에 배치된 복수의 발광 소자들(LD)을 포함할 수 있다.
발광 소자들(LD)은, 제1 서브 화소(SP1)의 발광 영역(EMA)에 배치된 제1 발광 소자들(LD1, LD), 제2 및 제3 서브 화소들(SP2, SP3) 각각의 발광 영역(EMA)에 배치된 제2 발광 소자들(LD2, LD), 제4 서브 화소(SP4)의 발광 영역(EMA)에 배치된 제3 발광 소자들(LD3, LD)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 발광 소자들(LD1, LD), 제2 발광 소자들(LD2, LD), 제3 발광 소자들(LD3, LD)은 동일한 색의 광을 방출할 수 있다. 일 예로, 제1 발광 소자들(LD1, LD), 제2 발광 소자들(LD2, LD), 제3 발광 소자들(LD3, LD)은 동일한 색상의 광, 일 예로, 청색 광을 방출할 수 있다.
제2 기판(SUB2)은 제1 내지 제4 서브 화소들(SP1 ~ SP4)이 배치된 표시 영역(DA)을 커버하도록 제1 기판(SUB1) 상에 배치될 수 있다. 이러한 제2 기판(SUB2)은, 표시 장치의 상부 기판(일 예로, 봉지 기판 또는 박막 봉지층) 및/또는 윈도우 부재를 구성할 수 있다. 실시예에 따라, 제2 기판(SUB2)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 또한, 제2 기판(SUB2)은 제1 기판(SUB1)의 베이스 층(BS)과 동일한 물질로 구성되거나, 또는 상기 베이스 층(BS)과 상이한 물질로 구성될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 제1 기판(SUB1)의 제1 내지 제4 서브 화소들(SP1 ~ SP4)과 마주보도록 제2 기판(SUB2)의 일면 상에 배치되는 광 변환 패턴층(LCP)을 포함할 수 있다.
실시예에 따라, 광 변환 패턴층(LCP)은 제1 서브 화소(SP1)와 마주하도록 배치되는 제1 광 변환 패턴층(LCP1), 제2 및 제3 서브 화소들(SP2, SP3) 각각과 마주하도록 배치되는 제2 광 변환 패턴층(LCP2), 제4 서브 화소(SP4)와 마주하도록 배치되는 제3 광 변환 패턴층(LCP3)을 포함할 수 있다.
실시예에 따라, 제1 내지 제3 광 변환 패턴층들(LCP1 ~ LCP3) 중 적어도 일부는, 소정 색상에 대응하는 컬러 변환층 및/또는 컬러 필터를 포함할 수 있다. 일 예로, 제1 광 변환 패턴층(LCP1)은 제1 색상에 대응하는 제1 색 변환 입자들을 포함하는 제1 컬러 변환층(CCL1) 및 상기 제1 색상의 광을 선택적으로 투과시키는 제1 컬러 필터(CF1)를 포함할 수 있다. 이와 유사하게, 제2 광 변환 패턴층(LCP2)은 제2 색상에 대응하는 제2 색 변환 입자들을 포함하는 제2 컬러 변환층(CCL2) 및 상기 제2 색상의 광을 선택적으로 투과시키는 제2 컬러 필터(CF2)를 포함할 수 있다. 한편, 제3 광 변환 패턴층(LCP3)은, 광 산란 입자들(SCT)을 포함하는 광 산란층(LSL) 및 제3 색상의 광을 선택적으로 투과시키는 제3 컬러 필터(CF3) 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 발광 영역(EMA) 내에 정렬된 발광 소자들(LD)은 모두 동일한 색상의 광을 방출할 수 있다. 그리고, 제1 내지 제4 서브 화소들(SP1 ~ SP4) 중 일부의 서브 화소 상부에는 컬러 변환층이 배치될 수 있다. 일 예로, 제1 서브 화소(SP1) 상부에는 제1 컬러 변환층(CCL1)이 배치되고, 제2 및 제3 서브 화소들(SP2, SP3) 각각의 상부에는 제2 컬러 변환층(CCL2)이 배치될 수 있다. 이에 의해, 본 발명의 실시예에 따른 표시 장치는 풀-컬러의 영상을 표시할 수 있다.
본 발명의 일 실시예에 있어서, 제1 컬러 변환층(CCL1)은, 제1 서브 화소(SP1)와 마주하도록 제2 기판(SUB2)의 일면 상에 배치되며, 상기 제1 서브 화소(SP1)에 배치된 제1 발광 소자들(LD1, LD)에서 방출되는 색상의 광을 제1 색상의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 일 예로, 제1 서브 화소(SP1)가 적색 서브 화소인 경우, 제1 컬러 변환층(CCL1)은 제1 발광 소자들(LD1, LD)에서 방출되는 청색의 광을 적색의 광으로 변환하는 적색 퀀텀 닷(QDr)을 포함할 수 있다. 적색 퀀텀 닷(QDr)을 포함한 제1 컬러 변환층(CCL1)으로 청색의 광이 유입되면, 상기 제1 컬러 변환층(CCL1)은 상기 청색의 광을 흡수하여 에너지 천이에 따라 파장을 쉬프트시켜 적색의 광을 방출할 수 있다.
본 발명의 일 실시예에 있어서, 제2 컬러 변환층(CCL2)은, 제2 및 제3 서브 화소들(SP2, SP3) 각각과 마주하도록 제2 기판(SUB2)의 일면 상에 배치되며, 상기 제2 및 제3 서브 화소들(SP2, SP3) 각각에 배치된 제2 발광 소자들(LD2, LD)에서 방출되는 색상의 광을 제2 색상의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 일 예로, 제2 및 제3 서브 화소들(SP2, SP3) 각각이 녹색 서브 화소인 경우, 제2 컬러 변환층(CCL2)은 제2 발광 소자들(LD2, LD)에서 방출되는 청색의 광을 녹색의 광으로 변환하는 녹색 퀀텀 닷(QDg)을 포함할 수 있다. 녹색 퀀텀 닷(QDg)을 포함한 제2 컬러 변환층(CCL2)으로 청색의 광이 유입되면, 상기 제2 컬러 변환층(CCL2)은 상기 청색의 광을 흡수하여 에너지 천이에 따라 파장을 쉬프트시켜 녹색의 광을 방출할 수 있다.
본 발명의 일 실시예에 있어서, 적색 퀀텀 닷(QDr)과 녹색 퀀텀 닷(QDg)은 Ⅱ-Ⅳ족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
광 산란층(LSL)은, 제4 서브 화소(SP4)와 마주하도록 제2 기판(SUB2)의 일면 상에 배치될 수 있다. 일 예로, 광 산란층(LSL)은, 제4 서브 화소(SP4)와 제3 컬러 필터(CF3) 사이에 배치될 수 있다.
제1 컬러 필터(CF1)는, 제1 컬러 변환층(CCL1)과 제2 기판(SUB2) 사이에 배치되며, 상기 제1 컬러 변환층(CCL1)에서 변환된 제1 색상의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있다.
제2 컬러 필터(CF2)는, 제2 컬러 변환층(CCL2)과 제2 기판(SUB2) 사이에 배치되며, 상기 제2 컬러 변환층(CCL2)에서 변환된 제2 색상의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있다.
제3 컬러 필터(CF3)는 광 산란층(LSL)과 제2 기판(SUB2)의 일면 상에 배치되며, 상기 광 산란층(LSL)을 통과한 색상의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있다.
제1 컬러 필터(CF1)와 제2 컬러 필터(CF2) 사이 및 상기 제2 컬러 필터(CF2)와 제3 컬러 필터(CF3) 사이에 각각 블랙 매트릭스(BM)가 배치될 수 있다. 일 예로, 블랙 매트릭스(BM)는, 제1 기판(SUB1) 상의 제3 뱅크(BNK3)와 중첩되도록, 제2 기판(SUB2) 상에 배치될 수 있다. 본 발명의 일 실시예에 있어서, 제1 컬러 변환층(CCL1)과 제2 컬러 변환층(CCL2) 사이 및 상기 제2 컬러 변환층(CCL2)과 광 산란층(LSL) 사이에 각각 서브 블랙매트릭스(S_BM)가 배치될 수 있다. 일 예로, 서브 블랙 매트릭스(S_BM)은 블랙 매트릭스(BM) 상에 제공되며, 상기 블랙 매트릭스(BM)와 동일한 물질을 포함할 수 있다. 이러한 서브 블랙 매트릭스(S_BM)은 실시예에 따라 생략될 수도 있다.
본 발명의 일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 적색 및 녹색 퀀텀 닷(QDr, QDg)에 입사시킴으로써, 상기 적색 및 녹색 퀀텀 닷(QDr, QDg)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각에서 방출되는 광의 효율이 증가됨과 아울러, 우수한 색 재현성이 확보될 수 있다. 결국, 최종적으로 제1 서브 화소(SP1)의 제1 및 제2 발광 영역들(MEMA, SEMA) 각각에서는 적색 광(R)이 방출되고, 제2 및 제3 서브 화소들(SP2, SP3) 각각의 제1 및 제2 발광 영역들(MEMA, SEMA) 각각에서는 녹색 광(G)이 방출되며, 제4 서브 화소(SP4)의 제1 및 제2 발광 영역들(MEMA, SEMA) 각각에서는 청색 광(B)이 방출될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 단일 색상의 광을 방출하는 발광 소자들(LD)을 이용하여 화소(PXL) 및 이를 구비한 표시 장치를 용이하게 제조하면서도, 적어도 일부의 서브 화소들 상에 컬러 변환층을 배치함으로써 풀-컬러의 화소(PXL)를 구비한 표시 장치를 제조할 수 있다.
상술한 바와 같이, 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각이 해당 서브 화소의 아일랜드(IS)에 제공된 제1 발광 영역(MEMA) 이외에 상기 아일랜드(IS)에 연결된 제1 및 제3 브릿지들(BR1, BR3) 각각에 제공된 제2 발광 영역(SEMA)을 발광 영역(EMA)으로 추가로 확보함으로써 광이 최종적으로 방출되는 발광 면적이 더욱 증가할 수 있다. 이로 인하여, 표시 장치의 전체 출광 효율이 더욱 향상되어 상기 표시 장치에서 표시되는 화상의 품질이 향상될 수 있다.
도 22는 본 발명의 또 다른 실시예에 따른 표시 장치를 나타낸 것으로, 도 18a의 Ⅳ ~ Ⅳ'선에 대응되는 단면도이다.
도 22에 있어서, 상술한 도 20 및 21의 실시예와 동일 또는 유사한 구성에 대한 상세한 설명은 생략하기로 한다.
도 1, 도 18a, 도 18b, 및 도 22를 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치는 제1 내지 제4 서브 화소들(SP1 ~ SP4)을 포함한 적어도 하나의 화소(PXL)가 제공된 베이스 층(BS)과, 베이스 층(BS)과 결합하는 봉지층(ENC)을 포함하며, 제1 내지 제4 서브 전극들(SP1 ~ SP4) 각각은 베이스 층(BS)과 봉지층(ENC) 사이에 배치된 광 변환 패턴층(LCP)을 포함할 수 있다.
광 변환 패턴층(LCP)은 제1 서브 화소(SP1)의 표시 소자층(DPL) 상에 제공 및/또는 형성된 제1 광 변환 패턴층(LCP1), 제2 및 제3 서브 화소들(SP2, SP3) 각각의 표시 소자층(DPL) 상에 제공 및/또는 형성된 제2 광 변환 패턴층(LCP2), 제4 서브 화소(SP4)의 표시 소자층(DPL) 상에 제공 및/또는 형성된 제3 광 변환 패턴층(LCP3)을 포함할 수 있다.
제1 광 변환 패턴층(LCP1)은 적색에 대응하는 제1 색 변환 입자들(QDr)을 포함하는 제1 컬러 변환층(CCL1) 및 상기 적색의 광을 선택적으로 투과하는 제1 컬러 필터(CF1)를 포함할 수 있다. 제2 광 변환 패턴층(LCP2)은 녹색에 대응하는 제2 색 변환 입자들(QDg)을 포함하는 제2 컬러 변환층(CCL2) 및 상기 녹색의 광을 선택적으로 투과하는 제2 컬러 필터(CF2)를 포함할 수 있다. 제3 광 변환 패턴층(LCP3)은, 광 산란 입자들(SCT)을 포함하는 광 산란층(LSL) 및 청색의 광을 선택적으로 투과하는 제3 컬러 필터(CF3) 중 적어도 하나 이상을 포함할 수 있다.
제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 발광 영역(MEMA, SEMA) 내에 정렬된 발광 소자들(LD)은 모두 동일한 색상의 광, 일 예로, 청색의 광을 방출할 수 있다. 그리고, 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각에는 컬러 변환층이 배치되고, 제4 서브 화소(SP4)에는 광 산란층(LSL)이 배치될 수 있다. 상기와 같은 본 발명의 실시예에 따른 표시 장치는 풀-컬러의 영상을 표시할 수 있다.
제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 주변 영역(또는 비발광 영역)에는 제3 뱅크(BNK3)가 배치될 수 있다. 특히, 제3 뱅크(BNK3)는 인접한 두 서브 화소들 사이의 주변 영역에 제공되어, 각각의 서브 화소의 발광 영역(MEMA, SEMA)을 구획할 수 있다.
제1 컬러 변환층(CCL1)은 제1 서브 화소(SP1)의 제1 아일랜드(IS1) 상의 표시 소자층(DPL) 상에 바로 형성되며, 상기 제1 서브 화소(SP1)의 발광 영역(MEMA, SEMA)에 채워진 구조로 제공될 수 있다. 즉, 제1 컬러 변환층(CCL1)은 제1 서브 화소(SP1)와 그에 인접한 서브 화소들 사이의 주변 영역에 배치되는 제3 뱅크(BNK3)로 인해 구획되는 상기 발광 영역(MEMA, SEMA)에서 상기 제1 서브 화소(SP1)의 표시 소자층(DPL)을 커버하는 형태로 제공될 수 있다. 이러한 경우, 상기 발광 영역(MEMA, SEMA)에 정렬된 발광 소자들(LD), 일 예로, 제1 발광 소자들(LD1)에서 방출되는 광이 제1 컬러 변환층(CCL1)으로 바로 입사될 수 있다. 제1 컬러 변환층(CCL1)으로 입사된 광은 제1 색 변환 입자들(QDr)에 의해 적색의 광으로 변환될 수 있다.
제1 컬러 필터(CF1)는 제1 컬러 변환층(CCL1) 상에 배치되어, 제1 컬러 변환층(CCL1)에서 변환된 적색의 광을 선택적으로 투과시킬 수 있다.
제2 컬러 변환층(CCL2)은 제2 서브 화소(SP2)의 제2 아일랜드(IS2) 상의 표시 소자층(DPL) 상에 바로 형성되며, 상기 제2 서브 화소(SP2)의 발광 영역(MEMA, SEMA)에 채워진 구조로 제공될 수 있다. 즉, 제2 컬러 변환층(CCL2)은 제2 서브 화소(SP2)와 그에 인접한 서브 화소들 사이의 주변 영역에 배치되는 제3 뱅크(BNK3)로 인해 구획되는 상기 발광 영역(MEMA, SEMA)에서 상기 제2 서브 화소(SP2)의 표시 소자층(DPL)을 커버하는 형태로 제공될 수 있다. 이러한 경우, 상기 발광 영역(MEMA, SEMA)에 정렬된 발광 소자들(LD), 일 예로, 제2 발광 소자들(LD2)에서 방출되는 광이 제2 컬러 변환층(CCL2)으로 바로 입사될 수 있다. 제2 컬러 변환층(CCL2)으로 입사된 광은 제2 색 변환 입자들(QDg)에 의해 녹색의 광으로 변환될 수 있다.
제2 컬러 필터(CF2)는 제2 컬러 변환층(CCL2) 상에 배치되어, 제2 컬러 변환층(CCL2)에서 변환된 녹색의 광을 선택적으로 투과시킬 수 있다.
도면으로 직접 도시하지 않았으나, 제2 컬러 변환층(CCL2)은 제3 서브 화소(SP3)의 제3 아일랜드(IS3) 상의 표시 소자층(DPL) 상에 바로 형성되며, 상기 제3 서브 화소(SP3)의 발광 영역(MEMA, SEMA)에 채워진 구조로 제공될 수 있다.
광 산란층(LSL)은 제4 서브 화소(SP4)의 제4 아일랜드(IS4) 상의 표시 소자층(DPL) 상에 바로 형성되며, 상기 제4 서브 화소(SP4)의 발광 영역(MEMA, SEMA)에 채워진 구조로 제공될 수 있다. 즉, 광 산란층(LSL)은 제4 서브 화소(SP4)와 그에 인접한 서브 화소들 사이의 주변 영역에 배치되는 제3 뱅크(BNK3)로 인해 구획되는 상기 발광 영역(MEMA, SEMA)에서 상기 제4 서브 화소(SP4)의 표시 소자층(DPL)을 커버하는 형태로 제공될 수 있다. 그리고, 광 산란층(LSL) 상에 제3 컬러 필터(CF3)가 더 구비될 수 있다.
제3 컬러 필터(CF3)는 제4 서브 화소(SP4)에 배치된 발광 소자들(LD), 일 예로 제3 발광 소자들(LD3)에서 방출되는 청색의 광을 선택적으로 투과시킬 수 있다.
제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 주변 영역에 배치되어 해당 서브 화소의 발광 영역(MEMA, SEMA)을 구획하는 제3 뱅크(BNK3)는 인접한 서브 화소들 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지하는 차광 물질을 포함할 수 있다. 이러한 경우, 제3 뱅크(BNK3)는 블랙 매트릭스일 수 있다. 또한, 제3 뱅크(BNK3)는 인접한 서브 화소들 각각에서 방출되는 광의 혼색을 방지할 수 있다. 실시예에 따라, 제3 뱅크(BNK3)는 반사 물질을 포함하여 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 발광 영역(MEMA, SEMA)에 정렬된 발광 소자들(LD)에서 방출된 광이 표시 장치의 화상 표시 방향으로 더욱 진행되게 하여 상기 발광 소자들(LD)의 출광 효율을 향상시킬 수 있다.
상술한 바와 같이, 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각에서 방출되는 광이 광 변환 패턴층(LCP)을 통과하여 봉지층(ENC)을 통해 외부로 방출되면서, 표시 장치가 영상을 구현할 수 있다. 이때, 봉지층(ENC)은 광 변환 패턴층(LCP) 상에 바로 배치되고, 상기 광 변환 패턴층(LCP)은 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 발광 영역(MEMA, SEMA)에서 제3 뱅크(BNK3)와 상기 봉지층(ENC) 사이에 채워진 형태로 제공될 수 있다. 따라서, 발광 소자들(LD)에서 방출되는 광이 봉지층(ENC)을 통해 외부로 방출될때까지 광 경로가 최소화되어, 광 효율을 최대화할 수 있다. 추가적으로, 상술한 실시예에 따른 표시 장치는 광 변환층(LCP)을 별도의 기판에 형성하지 않고, 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각의 아일랜드(IS) 상의 표시 소자층(DPL) 상에 광 변환층(LCP)을 바로 형성함으로써 상기 광 변환층(LCP)이 제3 뱅크(BNK3)에 의해 정의된 공간 내에 배치될 수 있다. 이에 따라 표시 장치의 제조 공정이 간소화될 수 있다.
이에 더하여, 상술한 실시예에 따른 표시 장치는 제1 내지 제4 서브 화소들(SP1 ~ SP4) 각각이 해당 서브 화소의 아일랜드(IS)에 제공된 제1 발광 영역(MEMA) 이외에 상기 아일랜드(IS)에 연결된 브릿지들(BR) 일부에 제공된 제2 발광 영역(SEMA)을 추가로 확보함으로써 발광 면적이 증가할 수 있다.
도 23a 및 도 23b는 본 발명의 일 실시예에 따른 표시 장치에 배치된 하나의 서브 화소를 개략적으로 나타낸 평면도들이다.
도 23a 및 도 23b 각각의 서브 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다.
도 1, 도 23a, 및 도 23b를 참조하면, 하나의 서브 화소(SP, 이하 '서브 화소'라 함)는 아일랜드(IS), 아일랜드(IS)에 연결된 제1 내지 제4 브릿지들(BR1 ~ BR4), 및 절개부(V)를 포함할 수 있다. 서브 화소(SP)는 광이 방출되는 발광 영역을 포함하고, 이러한 발광 영역은 베이스 층(BS), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다. 표시 소자층(DPL)은 발광 소자들(LD), 제1 및 제2 전극들(EL1, EL2), 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다.
표시 소자층(DPL)은 아일랜드(IS) 및 적어도 하나의 브릿지(BR)에 제공 및/또는 배치될 수 있다. 일 예로, 도 23a에 도시된 바와 같이 표시 소자층(DPL)은 아일랜드(IS)에 제공 및/또는 배치되고, 제1 및 제4 브릿지들(BR1, BR4) 각각에 제공 및/또는 배치될 수 있다. 아일랜드(IS)에 제공 및/또는 배치된 표시 소자층(DPL)으로 인하여 아일랜드(IS)는 광이 방출되는 제1 발광 영역(MEMA)을 포함할 수 있다. 또한, 제1 및 제4 브릿지들(BR1, BR4) 각각에 제공 및/또는 배치된 표시 소자층(DPL)으로 인하여 제1 및 제4 브릿지들(BR1, BR4) 각각은 광이 방출되는 제2 발광 영역(SEMA)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD), 제1 및 제2 전극들(EL1, EL2), 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각은 제1 브릿지(BR1)의 제2 발광 영역(SEMA), 아일랜드(IS)의 제1 발광 영역(MEMA), 및 제4 브릿지(BR4)의 제4 발광 영역(SEMA)에 제공 및/또는 형성될 수 있다. 특히, 제1 및 제2 전극들(EL1, EL2)은 제1 브릿지(BR1)로부터 아일랜드(IS)를 거쳐 제4 브릿지(BR4)로 연장되는 형태로 제공될 수 있다. 마찬가지로, 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각은 대응하는 전극과 동일한 형태로 제공될 수 있다. 즉, 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각은 제1 브릿지(BR1)로부터 아일랜드(IS)를 거쳐 제4 브릿지(BR4)로 연장되는 형태로 제공될 수 있다.
상술한 실시예에서는, 표시 소자층(DPL)이 제1 및 제4 브릿지들(BR1, BR4) 각각에 제공 및/또는 형성되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 표시 소자층(DPL)은 도 23b에 도시된 바와 같이, 제2 및 제3 브릿지들(BR2, BR3) 각각에 제공 및/또는 형성될 수도 있다. 이에 따라, 제2 및 제3 브릿지들(BR2, BR3) 각각은 표시 소자층(DPL)으로 인하여 광이 방출되는 제2 발광 영역(SEMA)을 포함할 수 있다. 이러한 경우, 발광 소자들(LD), 제1 및 제2 전극들(EL1, EL2), 제1 및 제2 컨택 전극들(CNE1, CNE2)은 제2 브릿지(BR2)의 제2 발광 영역(SEMA), 아일랜드(IS)의 제1 발광 영역(MEMA), 및 제3 브릿지(BR3)의 제2 발광 영역(SEMA)에 제공 및/또는 형성될 수 있다. 특히, 제1 및 제2 전극들(EL1, EL2)은 제2 브릿지(BR2)로부터 아일랜드(IS)를 거쳐 제3 브릿지(BR3)로 연장되는 형태로 제공될 수 있다. 마찬가지로, 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각은 대응하는 전극과 동일한 형태로 제공될 수 있다. 즉, 제1 및 제2 컨택 전극들(CNE1, CNE2)도 제2 브릿지(BR2)로부터 아일랜드(IS)를 거쳐 제3 브릿지(BR3)로 연장되는 형태로 제공될 수 있다.
실시예에 따라, 서브 화소(SP)에 포함된 표시 소자층(DPL)은 아일랜드(IS), 제1 및 제2 브릿지들(BR1, BR2) 각각에 제공 및/또는 형성될 수 있다. 이러한 경우, 제1 및 제2 전극들(EL1, EL2), 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각은 제1 및 제2 브릿지들(BR1, BR2) 중 어느 하나로부터 아일랜드(IS)를 거쳐 나머지 하나로 연장되는 형태로 제공될 수 있다.
다른 실시예에 따라, 서브 화소(SP)에 포함된 표시 소자층(DPL)은 아일랜드, 제3 및 제4 브릿지들(BR3, BR4) 각각에 제공 및/또는 형성될 수 있다. 이러한 경우, 제1 및 제2 전극들(EL1, EL2), 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각은 제3 및 제4 브릿지들(BR3, BR4) 중 어느 하나로부터 아일랜드(IS)를 거쳐 나머지 하나로 연장되는 형태로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 서브 화소(SP)에 포함된 표시 소자층(DPL)이 아일랜드(IS)와 아일랜드(IS)에 연결된 적어도 하나 이상의 브릿지(BR)에 제공 및/또는 형성됨으로써, 광이 방출되는 발광 영역을 더욱 확보할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
BS: 베이스 층 IS: 아일랜드
BR: 브릿지 V: 절개부
STU: 연신 유닛 PXL: 화소
SP1 ~ SP4: 제1 내지 제4 서브 화소
144: 화소 회로 EMU: 발광 유닛
EMA: 발광 영역 SUB1, SUB2: 제1 및 제2 기판
PCL: 화소 회로층 DPL: 표시 소자층
DVL: 구동 전압 배선 LD: 발광 소자
PSV: 보호층 BNK1 ~ BNK3: 제1 내지 3 뱅크
EL1, EL2: 제1 및 제2 전극 CL1, CL2: 제1 및 제2 서브 전극
MEMA, SEMA: 제1 및 제2 발광 영역
CNE 1 ~ CNE4: 제1 내지 제4 컨택 전극
INS1 ~ INS3: 제1 내지 제3 절연층

Claims (20)

  1. 복수의 아일랜드들, 상기 아일랜드들을 제1 방향으로 연결하는 적어도 하나의 제1 브릿지, 및 상기 아일랜드들을 제2 방향으로 연결하는 적어도 하나의 제2 브릿지를 포함한 베이스 층; 및
    상기 베이스 층 상에 제공되는 복수의 서브 화소들을 포함한 적어도 하나의 화소를 포함하고,
    상기 서브 화소들 각각은,
    상기 아일랜드 들 중 하나의 아일랜드에 제공되며, 서로 이격된 제1 및 제2 전극들;
    상기 제1 및 제2 브릿지들 중 하나의 브릿지에 제공되며, 서로 이격된 제3 및 제4 전극들;
    상기 제1 및 제2 전극들 사이에 배치된 적어도 하나의 제1 발광 소자; 및
    상기 제3 및 제4 전극들 사이에 배치된 적어도 하나의 제2 발광 소자를 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 하나의 아일랜드는 광을 방출하는 제1 발광 영역을 포함하고, 상기 하나의 브릿지는 상기 광을 방출하는 적어도 하나 이상의 제2 발광 영역을 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 전극은 상기 제3 전극과 일체로 제공되어 전기적으로 연결되고, 상기 제2 전극은 상기 제4 전극과 일체로 제공되어 전기적으로 연결되는, 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 및 제2 브릿지들 중 나머지 브릿지는 상기 광이 방출되지 않는 비발광 영역을 포함하는, 표시 장치.
  5. 제2 항에 있어서,
    상기 서브 화소들 각각은,
    상기 하나의 아일랜드에 제공되며, 상기 제1 및 제2 전극들 각각의 하부에 배치된 제1 뱅크;
    상기 제1 전극과 상기 제1 발광 소자의 양 단부 중 어느 하나의 단부를 전기적으로 연결하는 제1 컨택 전극;
    상기 제2 전극과 상기 제1 발광 소자의 양 단부 중 나머지 단부를 전기적으로 연결하는 제2 컨택 전극을 더 포함하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 서브 화소들 각각은,
    상기 하나의 브릿지에 제공되며, 상기 제3 및 제4 전극들 각각의 하부에 배치된 제2 뱅크;
    상기 제3 전극과 상기 제2 발광 소자의 양 단부 중 어느 하나의 단부를 전기적으로 연결하는 제3 컨택 전극;
    상기 제4 전극과 상기 제2 발광 소자의 양 단부 중 나머지 단부를 전기적으로 연결하는 제4 컨택 전극을 더 포함하는, 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 뱅크와 상기 제2 뱅크는 일체로 제공되고,
    상기 제1 컨택 전극과 상기 제3 컨택 전극은 일체로 제공되어 전기적으로 연결되며,
    상기 제2 컨택 전극과 상기 제4 컨택 전극은 일체로 제공되어 전기적으로 연결되는, 표시 장치.
  8. 제2 항에 있어서,
    상기 서브 화소들 각각은,
    상기 하나의 아일랜드에 제공되며, 상기 제1 및 제2 전극들 사이에 배치된 적어도 하나 이상의 제1 서브 전극; 및
    상기 하나의 브릿지에 제공되며, 상기 제3 및 제4 전극들 사이에 배치된 적어도 하나 이상의 제2 서브 전극을 포함하고,
    상기 제1 서브 전극과 상기 제2 서브 전극은 일체로 제공되어 전기적으로 연결되는, 표시 장치.
  9. 제2 항에 있어서,
    상기 하나의 아일랜드는, 제1 내지 제4 변들에 둘러싸인 사각 형상을 가지며,
    상기 제1 브릿지는, 상기 하나의 아일랜드의 제1 변으로부터 상기 제1 방향으로 연장된 제1-1 서브 브릿지 및 상기 하나의 아일랜드의 제3 변으로부터 상기 제1 방향으로 연장된 제1-2 서브 브릿지를 포함하고,
    상기 제2 브릿지는, 상기 하나의 아일랜드의 제2 변으로부터 상기 제2 방향으로 연장된 제2-1 서브 브릿지 및 상기 하나의 아일랜드의 제4 변으로부터 상기 제2 방향으로 연장된 제2-2 서브 브릿지를 포함하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 화소는,
    제1 행 및 제2 열에 제공되며, 제1 색상의 광을 방출하는 제1 서브 화소;
    상기 제1 행 및 제2 열에 제공되며, 제2 색상의 광을 방출하는 제2 서브 화소;
    제2 행 및 상기 제1 열에 제공되며, 상기 제2 색상의 광을 방출하는 제3 서브 화소; 및
    상기 제2 행 및 상기 제2 열에 제공되며, 제3 색상의 광을 방출하는 제4 서브 화소를 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 내지 제4 서브 화소들 각각은, 상기 하나의 아일랜드, 상기 제1-1 및 제1-2 서브 브릿지들, 상기 제2-1 및 제2-2 서브 브릿지들을 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 및 제2 서브 화소들은 상기 제2 방향을 따라 연장된 가상의 선을 기준으로 거울 대칭을 이루고,
    상기 제1 서브 화소의 제1-1 서브 브릿지와 상기 제2 서브 화소의 제1-1 서브 브릿지는 일체로 제공되는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제3 및 제4 서브 화소들은 상기 가상의 선을 기준으로 거울 대칭을 이루고,
    상기 제3 서브 화소의 제1-1 서브 브릿지와 상기 제4 서브 화소의 제1-1 서브 브릿지는 일체로 제공되는, 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 서브 화소의 제1-1 서브 브릿지에 제공된 상기 제3 전극과 상기 제2 서브 화소의 제1-1 서브 브릿지에 제공된 상기 제3 전극은 평면 상에서 볼 때 서로 이격되며,
    상기 제3 서브 화소의 제1-1 서브 브릿지에 제공된 상기 제3 전극과 상기 제4 서브 화소의 제1-1 서브 브릿지에 제공된 상기 제3 전극은 평면 상에서 볼 때 서로 이격되는, 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 내지 제4 서브 화소들 각각의 제1 및 제2 발광 소자들은 동일한 색상의 광을 방출하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 내지 제4 서브 화소들이 배치된 상기 베이스 층과 마주보는 기판;
    상기 기판 상에서 상기 제1 서브 화소에 대응되게 배치되며, 상기 제1 색상의 광을 적색의 광으로 변환하는 제1 컬러 변환 패턴;
    상기 기판 상에서 상기 제2 및 제3 서브 화소들 각각에 대응되게 배치되며, 상기 제2 색상의 광을 녹색의 광으로 변환하는 제2 컬러 변환 패턴; 및
    상기 기판 상에서 상기 제4 서브 화소에 대응되게 배치되며, 상기 제3 색상의 광을 청색의 광으로 변환하는 제3 컬러 변환 패턴을 더 포함하는, 표시 장치.
  17. 제14 항에 있어서,
    상기 제1 내지 제4 서브 화소들 각각의 제1 및 제2 발광 소자들은 서로 상이한 색상의 광을 방출하는, 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 서브 화소의 제1 및 제2 발광 소자들은 적색의 광을 방출하고,
    상기 제2 및 제3 서브 화소들 각각의 제1 및 제2 발광 소자들은 녹색의 광을 방출하며,
    상기 제4 서브 화소의 제1 및 제2 발광 소자들은 청색의 광을 방출하는, 표시 장치.
  19. 제1 항에 있어서,
    상기 베이스 층은 폴리이미드를 포함한 플렉서블 기판인, 표시 장치.
  20. 복수의 아일랜드들, 상기 아일랜드들을 제1 방향으로 연결하는 적어도 하나의 제1 브릿지, 및 상기 아일랜드들을 제2 방향으로 연결하는 적어도 하나의 제2 브릿지를 포함한 베이스 층을 제공하는 단계;
    상기 아일랜드들 각각에 서로 이격된 제1 및 제2 전극들을 형성하고, 상기 제1 및 제2 브릿지들 각각에 서로 이격된 제3 및 제4 전극들을 형성하는 단계;
    상기 제1 및 제2 전극들 사이에 적어도 하나의 제1 발광 소자를 정렬하고, 상기 제3 및 제4 전극들 사이에 적어도 하나의 제2 발광 소자를 정렬하는 단계;
    상기 제1 및 제2 발광 소자들 각각의 상면 상에 절연층을 형성하는 단계; 및
    상기 절연층을 포함한 상기 베이스 층 상에 제1 및 제2 컨택 전극들을 형성하는 단계를 포함하며,
    상기 제1 전극과 상기 제3 전극은 일체로 제공되어 전기적으로 서로 연결되고, 상기 제2 전극과 상기 제4 전극은 일체로 제공되어 전기적으로 서로 연결되는 표시 장치의 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380752B2 (en) * 2019-08-22 2022-07-05 Boe Technology Group Co., Ltd. Stretchable display panel, display apparatus, and method of fabricating stretchable display panel
KR20210059110A (ko) * 2019-11-14 2021-05-25 삼성디스플레이 주식회사 표시 장치
CN114596779B (zh) * 2022-03-07 2024-01-30 武汉华星光电半导体显示技术有限公司 显示面板及显示终端
GB2623630A (en) * 2023-08-21 2024-04-24 Lg Display Co Ltd Display device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110049468A1 (en) * 2009-08-25 2011-03-03 Panasonic Corporation Led and led display and illumination devices
TWI556802B (zh) * 2010-03-12 2016-11-11 美國伊利諾大學理事會 在生物可再吸收基板上之可植入生物醫學裝置
US9765934B2 (en) * 2011-05-16 2017-09-19 The Board Of Trustees Of The University Of Illinois Thermally managed LED arrays assembled by printing
EP2626901A1 (en) * 2012-02-10 2013-08-14 Oki Data Corporation Semiconductor light emitting apparatus, image displaying apparatus, mobile terminal, head-up display apparatus, image projector, head-mounted display apparatus, and image forming apparatus
KR101728142B1 (ko) * 2013-07-30 2017-04-20 삼성디스플레이 주식회사 표시장치
KR101672781B1 (ko) * 2014-11-18 2016-11-07 피에스아이 주식회사 수평배열 어셈블리용 초소형 led 소자, 이의 제조방법 및 이를 포함하는 수평배열 어셈블리
US10026721B2 (en) * 2015-06-30 2018-07-17 Apple Inc. Electronic devices with soft input-output components
CN112822840A (zh) * 2015-08-20 2021-05-18 苹果公司 具有电子部件阵列的基于织物的物品
KR102488076B1 (ko) * 2016-01-21 2023-01-13 삼성디스플레이 주식회사 스트레쳐블 표시 장치
KR102618354B1 (ko) * 2016-04-15 2023-12-28 삼성디스플레이 주식회사 디스플레이 장치
KR101810050B1 (ko) * 2016-08-11 2017-12-19 삼성디스플레이 주식회사 스트레처블 디스플레이 장치 및 스트레처블 디스플레이 장치의 제조 방법
KR20180021306A (ko) * 2016-08-18 2018-03-02 삼성디스플레이 주식회사 표시 패널
US10199323B2 (en) * 2016-08-30 2019-02-05 Apple Inc. Flexible circuit substrate with temporary supports and equalized lateral expansion
KR102597681B1 (ko) * 2016-09-19 2023-11-06 삼성디스플레이 주식회사 표시 장치
KR20180045968A (ko) * 2016-10-26 2018-05-08 삼성디스플레이 주식회사 표시 장치
KR20180072022A (ko) * 2016-12-20 2018-06-29 삼성디스플레이 주식회사 표시 장치
KR102587215B1 (ko) * 2016-12-21 2023-10-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치

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