CN116075935A - 像素和包括该像素的显示装置 - Google Patents

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Abstract

显示装置可以包括设置在显示区域中的像素。像素包括：第一电极和第二电极，彼此间隔开；第一绝缘层，设置在第一电极和第二电极上，并且包括与第一电极和第二电极之间的区域对应的沟槽；发光元件，设置在沟槽内，均包括第一端部和第二端部；第一接触电极，设置在第一电极上和发光元件中的每个的第一端部上；以及第二接触电极，设置在第二电极上和发光元件中的每个的第二端部上。沟槽可以包括：第一沟槽，用于容纳发光元件；以及第二沟槽，设置在第一沟槽内部。

Description

像素和包括该像素的显示装置
技术领域
公开的实施例涉及一种像素和包括该像素的显示装置。
背景技术
最近，对信息显示的兴趣正在增加。因此，已经不断地进行对显示装置的研究和开发。
发明内容
技术问题
公开的技术目的是为了提供一种包括发光元件的像素和包括该像素的显示装置。
公开的目的不限于上述目的，并且本领域技术人员将通过以下描述清楚地理解未描述的其他技术目的。
技术方案
根据实施例的显示装置可以包括设置在显示区域中的像素。像素可以包括：第一电极和第二电极，彼此间隔开；第一绝缘层，设置在第一电极和第二电极上，并且包括与第一电极和第二电极之间的区域对应的沟槽；发光元件，设置在沟槽中，发光元件中的每个包括第一端部和第二端部；第一接触电极，设置在发光元件中的每个的第一端部和第一电极上；以及第二接触电极，设置在发光元件中的每个的第二端部和第二电极上。沟槽可以包括：第一沟槽，容纳发光元件；以及第二沟槽，设置在第一沟槽中。
在实施例中，第二沟槽可以设置在第一沟槽的底表面上，以在第一沟槽的底表面上形成不平坦的表面。
在实施例中，第一电极、第一沟槽和第二电极可以在第一方向上顺序地设置，并且第一电极、第一沟槽和第二电极中的每个可以在与第一方向相交的第二方向上延伸。
在实施例中，第一沟槽可以在第一方向上具有等于或大于发光元件中的每个的长度的宽度。
在实施例中，第二沟槽中的每个可以在第一方向上延伸，并且第二沟槽可以在第二方向上顺序地设置。
在实施例中，第二沟槽中的每个可以在第一方向上具有等于或大于发光元件中的每个的长度的长度。
在实施例中，第二沟槽中的每个可以在第二方向上具有等于或小于发光元件中的每个的直径的宽度，并且发光元件中的至少一个可以部分地插入第二沟槽中的至少一个中。
在实施例中，第二沟槽中的每个可以在第二方向上具有等于或大于发光元件中的每个的直径的宽度，并且发光元件中的至少一个可以容纳在第二沟槽中的至少一个中。
在实施例中，第二沟槽中的每个可以在第二方向上延伸，并且第二沟槽可以在第一方向上顺序地设置。
在实施例中，第二沟槽中的每个可以具有点形状，并且第二沟槽可以分散在第一沟槽的底表面上。
在实施例中，第二沟槽中的每个可以具有等于或小于发光元件中的每个的直径的深度。
在实施例中，第一电极可以具有圆形形状或多边形形状，并且第二电极和沟槽可以具有与第一电极同心的圆环形状或多边形环形状。
在实施例中，第一接触电极可以使发光元件中的每个的第一端部电连接到第一电极，并且第二接触电极可以使发光元件中的每个的第二端部电连接到第二电极。
在实施例中，像素还可以包括：第一堤图案部分，设置在第一电极下方并且与第一电极的一个区域叠置；以及第二堤图案部分，设置在第二电极下方并且与第二电极的一个区域叠置。
在实施例中，沟槽可以位于第一堤图案部分与第二堤图案部分之间的区域中，并且不与第一堤图案部分和第二堤图案部分叠置。
根据实施例的像素可以包括：第一电极和第二电极，彼此间隔开；第一绝缘层，设置在第一电极和第二电极上并且包括与第一电极和第二电极之间的区域对应的沟槽；发光元件，设置在沟槽中，发光元件中的每个包括第一端部和第二端部；第一接触电极，设置在发光元件中的每个的第一端部和第一电极上；以及第二接触电极，设置在发光元件中的每个的第二端部和第二电极上。沟槽包括：第一沟槽，容纳发光元件；以及第二沟槽，设置在第一沟槽中。
在实施例中，第二沟槽可以设置在第一沟槽的底表面上，以在第一沟槽的底表面上形成不平坦的表面。
在实施例中，第二沟槽中的每个可以具有等于或小于发光元件中的每个的直径的深度。
在实施例中，像素还可以包括：第一堤图案部分，设置在第一电极下方并且与第一电极的一个区域叠置；以及第二堤图案部分，设置在第二电极下方并且与第二电极的一个区域叠置。
在实施例中，沟槽可以位于第一堤图案部分与第二堤图案部分之间的区域中，并且不与第一堤图案部分和第二堤图案部分叠置。
其他实施例的细节包括在具体实施例和附图中。
有益效果
根据实施例，可以控制发光元件的对准位置和/或方向。例如，可以在根据期望的方向偏置发光元件并使发光元件对准的同时防止发光元件的偏心对准。因此，发光元件的第一端部和第二端部可以分别稳定地连接到第一接触电极和第二接触电极。根据实施例，可以增大供应到每个像素区域的发光元件的利用率，并且可以改善像素的光发射特性。
根据实施例的效果不受上面所示的内容的限制，并且更多的各种效果包括在公开中。
附图说明
图1是示出根据公开的实施例的发光元件的透视图。
图2是示出根据公开的实施例的发光元件的剖视图。
图3是示出根据公开的实施例的显示装置的平面图。
图4是示出根据公开的实施例的像素的电路图。
图5是示出根据公开的实施例的像素的平面图。
图6至图8是示出根据公开的实施例的像素的剖视图。
图9是示出根据公开的实施例的像素的平面图。
图10至图12分别是示出根据公开的实施例的像素的剖视图。
图13是示意性地示出根据公开的实施例的沟槽和形成沟槽的方法的透视图。
图14和图15分别是示出根据公开的实施例的像素的平面图。
图16是示出根据公开的实施例的像素的平面图。
图17是示意性地示出根据公开的实施例的沟槽和形成沟槽的方法的透视图。
图18是示出根据公开的实施例的像素的平面图。
图19是示意性地示出根据公开的实施例的沟槽和形成沟槽的方法的透视图。
图20至图25分别是示出根据公开的实施例的像素的平面图。
具体实施方式
实施例可以以各种方式修改并且可以具有各种形式，并且具体实施例将在附图中示出并且在这里详细描述。在以下描述中，除非上下文清楚地包括单数，否则单数形式也包括复数形式。
实施例不限于下面公开的实施例，并且可以以各种形式修改且可以实现。可以单独地或者与其他实施例中的至少一个组合地实现下面公开的实施例中的每个。
在附图中，可以省略与实施例的特性不直接相关的一些组件以清楚地表示实施例。附图中的一些组件可以被示出为在尺寸或比例上被夸大。在整个附图中，即使相同或相似的组件在不同的附图中示出，也尽可能多地将相同的附图标记和符号赋予它们，并且将省略重复的描述。
图1是示出根据公开的实施例的发光元件LD的透视图，图2是示出根据公开的实施例的发光元件LD的剖视图。例如，图1示出了根据公开的实施例的可以用作像素的光源的发光元件LD的示例，图2示出了沿着图1的线I-I’截取的发光元件LD的剖面的示例。
参照图1和图2，发光元件LD包括沿着一个方向顺序设置的第一半导体层SCL1、活性层ACT和第二半导体层SCL2以及围绕第一半导体层SCL1、活性层ACT和第二半导体层SCL2的外圆周表面(例如，侧表面)的绝缘膜INF。发光元件LD还可以选择性地包括设置在第二半导体层SCL2上的电极层ETL。绝缘膜INF可以至少部分地围绕电极层ETL的外圆周表面或可以不至少部分地围绕电极层ETL的外圆周表面。根据实施例，发光元件LD还可以包括设置在第一半导体层SCL1的表面(例如，下表面)上的另一电极层。
在实施例中，发光元件LD可以被设置为沿着一个方向延伸的棍(或棒)形状，并且可以在长度L方向(或厚度方向)的两端处具有第一端部EP1和第二端部EP2。第一端部EP1可以是发光元件LD的第一底表面(或上表面)，第二端部EP2可以是发光元件LD的第二底表面(或下表面)。
在实施例中，术语“棒形状”包括在长度L方向上长(具有大于1的纵横比)的棒状形状和条状形状，并且可以包括圆形柱或多边形柱而不限于其剖面的形状。例如，发光元件LD的长度L可以大于直径D(或剖面的宽度)。
第一半导体层SCL1、活性层ACT、第二半导体层SCL2和电极层ETL可以在从发光元件LD的第二端部EP2到第一端部EP1的方向上顺序地设置。例如，第一半导体层SCL1可以设置在发光元件LD的第二端部EP2上，电极层ETL可以设置在发光元件LD的第一端部EP1上。在实施例中，至少一个电极层可以设置在发光元件LD的第二端部EP2上。
第一半导体层SCL1可以是第一导电类型的半导体层。例如，第一半导体层SCL1可以是包括N型掺杂剂的N型半导体层。例如，第一半导体层SCL1可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN之中的任何一种半导体材料，并且可以是掺杂有诸如Si、Ge或Sn的掺杂剂的N型半导体层。然而，构成第一半导体层SCL1的材料不限于此，其他材料也可以构成第一半导体层SCL1。
活性层ACT可以设置在第一半导体层SCL1上，并且可以以单量子阱结构或多量子阱结构形成。活性层ACT的位置可以根据发光元件LD的类型而改变。活性层ACT可以发射具有约400nm至约900nm的波长的光，并且可以使用双异质结构。
掺杂有导电掺杂剂的盖层(未示出)可以选择性地形成在活性层ACT上和/或下方。例如，盖层可以由AlGaN层或InAlGaN层形成。根据实施例，诸如AlGaN或AlInGaN的材料可以用来形成活性层ACT，并且其他材料也可以构成活性层ACT。
当等于或大于阈值电压的电压施加到发光元件LD的两端时，发光元件LD在电子-空穴对在活性层ACT中复合的同时发射光。通过利用这种原理来控制发光元件LD的光发射，发光元件LD可以用作包括显示装置的像素的发光装置的光源。
第二半导体层SCL2可以设置在活性层ACT上，并且可以是与第一半导体层SCL1的半导体层不同的第二导电类型的半导体层。例如，第二半导体层SCL2可以包括包含P型掺杂剂的P型半导体层。例如，第二半导体层SCL2可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN之中的至少一种半导体材料，并且可以是掺杂有诸如Mg的掺杂剂的P型半导体层。然而，构成第二半导体层SCL2的材料不限于此，其他材料也可以构成第二半导体层SCL2。
在实施例中，第一半导体层SCL1和第二半导体层SCL2可以在发光元件LD的长度L方向上具有不同的长度(或厚度)。例如，沿着发光元件LD的长度L方向，第一半导体层SCL1可以具有比第二半导体层SCL2的长度(或厚度)长(或厚)的长度(或厚度)。因此，发光元件LD的活性层ACT可以被定位为比第二端部EP2靠近第一端部EP1。
电极层ETL可以设置在第二半导体层SCL2上。电极层ETL可以保护第二半导体层SCL2，并且可以是用于使第二半导体层SCL2顺利地连接到预定的电极、线等的接触电极。例如，电极层ETL可以是欧姆接触电极或肖特基接触电极。
在描述公开的实施例时，术语“连接(或结合(access))”大体可以意指物理连接(或结合)和/或电连接(或结合)。另外，这大体可以意指直接或间接连接(或结合)以及整体或非整体连接(或结合)。
电极层ETL可以是基本上透明或半透明的。因此，由发光元件LD产生的光可以穿过电极层ETL并且可以发射到发光元件LD的外部。在其他实施例中，当由发光元件LD产生的光不穿过电极层ETL并且光通过除了发光元件LD的其上设置有电极层ETL的端部之外的区域发射到外部时，电极层ETL可以是不透明的。
在实施例中，电极层ETL可以包括金属或金属氧化物。例如，电极层ETL可以单独地或组合地使用金属(诸如铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)或铜(Cu))、这些金属的氧化物或合金、透明导电材料(诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化锌(ZnO)或氧化铟(In2O3))等而形成。
绝缘膜INF可以暴露分别在发光元件LD的第一端部EP1和第二端部EP2处的电极层ETL和第一半导体层SCL1。
当绝缘膜INF被设置为覆盖发光元件LD的表面(特别是第一半导体层SCL1、活性层ACT、第二半导体层SCL2和/或电极层ETL的外圆周表面)时，可以防止经由发光元件LD的短路缺陷。因此，可以确保发光元件LD的电稳定性。
当绝缘膜INF设置在发光元件LD的表面上时，可以使发光元件LD的表面缺陷最小化，因此可以改善寿命和效率。当绝缘膜INF形成在每个发光元件LD上时，即使发光元件LD被设置为彼此靠近，也可以防止发光元件LD之间的不希望的短路的发生。
在实施例中，发光元件LD可以通过表面处理工艺制造。例如，可以对每个发光元件LD执行表面处理，使得当发光元件LD在流体溶液(或溶剂)中混合并供应到每个像素的发光区域时，发光元件LD可以均匀地分散在溶液中并避免聚集在一起。在实施例中，绝缘膜INF本身可以是由疏水材料形成的疏水膜，或者可以在绝缘膜INF上额外地形成疏水膜。
绝缘膜INF可以包括透明绝缘材料。因此，在活性层ACT中产生的光可以穿过绝缘膜INF，并且可以发射到发光元件LD的外部。例如，绝缘膜INF可以包括SiO2或其他氧化硅(SiOx)、Si3N4或其他氮化硅(SiNx)、Al2O3或其他氧化铝(AlxOy)以及TiO2或其他氧化钛(TixOy)中的至少一种绝缘材料，但是实施例不限于此。
绝缘膜INF可以由单层或多层形成。例如，绝缘膜INF可以由双层膜形成。
绝缘膜INF可以在上区域和下区域中的至少一个中部分地被蚀刻。绝缘膜INF可以在部分蚀刻区域中具有圆形形状，但是实施例不受绝缘膜INF的形状限制。例如，在上区域和下区域中的至少一个中，绝缘膜INF可以部分地或完全地被去除。因此，第一半导体层SCL1、第二半导体层SCL2、电极层ETL或另一电极层(例如，设置在发光元件LD的第二端部EP2处的另一电极层)中的一些可以被暴露。
在实施例中，发光元件LD可以具有纳米级至微米级尺寸。例如，每个发光元件LD可以具有纳米级至微米级范围内的直径D(或剖面的宽度)和/或长度L。例如，发光元件LD可以具有在几百纳米的范围内的直径D和在几微米的范围内的长度L。然而，发光元件LD的尺寸不限于此。例如，发光元件LD的尺寸可以根据使用发光元件LD作为光源的发光装置的设计条件而改变。
发光元件LD的结构、形状和/或类型可以根据实施例修改。例如，发光元件LD可以不包括电极层ETL。在其他实施例中，发光元件LD还可以包括设置在第一半导体层SCL1的端部处的另一电极层。例如，发光元件LD还可以包括设置在第二端部EP2上的至少一个其他电极层。发光元件LD也可以以芯-壳结构形成。
包括发光元件LD的发光装置可以用在需要光源的各种装置(包括显示装置)中。例如，多个发光元件LD可以布置在显示面板的每个像素中，并且发光元件LD可以用作每个像素的光源。然而，发光元件LD的应用领域不限于该示例。例如，发光元件LD也可以用在需要光源的其他类型的装置(诸如照明装置)中。
图3是示出根据实施例的显示装置的示意性平面图。例如，图3示出了包括显示装置的屏幕等的显示面板PNL。根据实施例，图3的显示面板PNL可以使用在图1和图2的实施例中描述的发光元件LD作为像素PXL的光源。例如，显示面板PNL的每个像素PXL可以包括至少一个发光元件LD。
在图3中，以显示区域DA为中心简要地示出了显示面板PNL的结构。然而，根据实施例，可以在显示面板PNL中进一步设置未示出的至少一个驱动电路单元、线和/或垫(“pad”，或称为“焊盘”)。
参照图3，显示面板PNL可以包括基体层BSL和设置在基体层BSL上的像素PXL。
显示面板PNL和用于形成显示面板PNL的基体层BSL可以包括用于显示图像的显示区域DA和不包括显示区域DA的非显示区域NA。显示区域DA可以包括其上显示有图像的屏幕，非显示区域NA可以是不包括显示区域DA的剩余区域。
显示面板PNL可以以各种形状设置。例如，显示面板PNL可以以矩形板形状设置，但是不限于此。例如，显示面板PNL可以具有诸如圆形或椭圆形的形状。在图3中，显示面板PNL具有成角度的拐角，但是实施例不限于此。例如，显示面板PNL可以具有弯曲的拐角。
在图3中，显示面板PNL具有一对短边和一对长边。短边的延伸方向被指示为第一方向DR1，长边的延伸方向被指示为第二方向DR2，与长边和短边两者垂直的方向(例如，显示面板PNL的厚度方向或高度方向)被指示为第三方向DR3。然而，这可以根据显示面板PNL的形状而改变。
显示区域DA可以具有各种形状。例如，显示区域DA可以具有包括矩形、圆形或椭圆形的各种形状。在实施例中，显示区域DA可以具有与显示面板PNL的形状匹配的形状，但是不限于此。
像素PXL可以在基体层BSL上设置在显示区域DA中。例如，显示区域DA可以包括其中设置有像素PXL的多个像素区域。非显示区域NA可以设置在显示区域DA周围，连接到显示区域DA的像素PXL的各种线、垫和/或嵌入式电路单元可以设置在非显示区域NA中。
根据实施例，发射不同颜色的光的至少两种类型的像素PXL可以设置在显示区域DA中。被设置为彼此相邻并且发射不同颜色的光的多个像素PXL(例如，红色像素、绿色像素和蓝色像素)可以构成每个像素单元。
在实施例中，每个像素PXL可以被设定为预定的颜色的像素，并且可以包括产生预定的颜色的光的发光元件LD。在另一实施例中，像素PXL中的至少一些可以包括产生第一颜色的光的发光元件LD，并且也可以包括由用于将第一颜色的光转换为第二颜色的光的颜色转换颗粒(诸如预定的颜色的量子点)构成的光转换层LCL。因此，第二颜色的光可以由像素PXL中的一些产生。
像素PXL可以包括由预定的控制信号(例如，扫描信号和数据信号)和/或预定的电源(例如，第一电源和第二电源)驱动的至少一个光源。在实施例中，光源可以包括根据图1和图2的实施例的至少一个发光元件LD(例如，具有纳米至微米级尺寸的至少一个棍状发光元件LD)。各种类型的发光元件可以用作像素PXL的光源。例如，在另一实施例中，每个像素PXL的光源可以由芯-壳结构或倒装芯片结构的发光元件构成。
在实施例中，像素PXL可以具有根据下面描述的示例中的一个的结构。每个像素PXL可以具有单独或组合应用的这些结构。
在实施例中，像素PXL可以被构造为有源像素，但是实施例不限于此。例如，像素PXL可以被构造为用于具有各种结构以及/或者驱动方法的无源发光显示装置或有源发光显示装置的像素。
图4是示出根据实施例的像素PXL的电路图。例如，图4是示出可以设置在图3的显示区域DA中的像素PXL的实施例的电路图。
参照图4，像素PXL包括用于产生与数据信号对应的亮度的光的发光单元EMU。像素PXL还可以包括用于驱动发光单元EMU的像素电路PXC。
发光单元EMU可以包括连接在第一电源VDD与第二电源VSS之间的至少一个发光元件LD。例如，发光单元EMU可以包括多个发光元件LD。
例如，发光单元EMU可以包括经由像素电路PXC和第一电源线PL1连接到第一电源VDD的第一电极ELT1(也称为“第一对准电极”)、经由第二电源线PL2连接到第二电源VSS的第二电极ELT2(也称为“第二对准电极”)以及在同一方向上在第一电极ELT1与第二电极ELT2之间并联连接的发光元件LD。在实施例中，第一电极ELT1可以是发光单元EMU的阳极电极，第二电极ELT2可以是发光单元EMU的阴极电极，但是实施例不限于此。
发光元件LD中的每个可以包括通过第一电极ELT1和/或像素电路PXC连接到第一电源VDD的第一端部EP1(例如，P型端部)以及通过第二电极ELT2连接到第二电源VSS的第二端部EP2(例如，N型端部)。发光元件LD可以在正向方向上在第一电极ELT1与第二电极ELT2之间并联连接。
在正向方向上在第一电源VDD与第二电源VSS之间连接的每个发光元件LD可以构成每个有效光源。有效光源可以聚集以构成像素PXL的发光单元EMU。
第一电源VDD和第二电源VSS可以具有不同的电位，使得发光元件LD发射光。例如，第一电源VDD可以被设定为高电位电源，第二电源VSS可以被设定为低电位电源。在像素PXL的光发射时段期间，第一电源VDD与第二电源VSS之间的电位差可以被设定为等于或大于发光元件LD的阈值电压。
构成每个发光单元EMU的发光元件LD的第一端部EP1可以通过第一电极ELT1连接到像素电路PXC，并且可以通过像素电路PXC和第一电源线PL1连接到第一电源VDD。发光元件LD的第二端部EP2可以通过第二电极ELT2和第二电源线PL2连接到第二电源VSS。
发光元件LD可以以与通过对应的像素电路PXC供应的驱动电流对应的亮度发射光。例如，在每个帧周期期间，像素电路PXC可以将与要在对应帧中表现的灰度值对应的驱动电流供应到发光单元EMU。供应到发光单元EMU的驱动电流可以被分流并流到在正向方向上连接的发光元件LD。因此，在每个发光元件LD以与在其中流动的电流对应的亮度发射光的同时，发光单元EMU可以发射与驱动电流对应的亮度的光。
在实施例中，除了构成有效光源的发光元件LD之外，发光单元EMU还可以包括至少一个无效光源。例如，在至少一个串联级中还可以包括在相反方向上布置或具有至少一个浮置的端部的至少一个无效发光元件。即使在第一电极ELT1与第二电极ELT2之间施加驱动电压(例如，正向方向的驱动电压)，无效发光元件也保持非激活状态，因此可以基本上保持不发光状态。
尽管在图4中像素PXL包括并联结构的发光单元EMU，但是实施例不限于此。例如，像素PXL可以包括串联结构或者串并联结构的发光单元EMU。例如，发光单元EMU可以包括在第一电极ELT1与第二电极ELT2之间以串联结构或者串并联结构连接的多个发光元件LD。
像素电路PXC可以连接在第一电源VDD与第一电极ELT1之间。像素电路PXC可以连接到对应的像素PXL的扫描线SL和数据线DL。像素电路PXC可以连接到感测信号线SSL和感测线SENL。
像素电路PXC可以包括第一晶体管M1、第二晶体管M2、第三晶体管M3和存储电容器Cst。
第一晶体管M1可以连接在第一电源VDD与发光单元EMU的第一电极ELT1之间。第一晶体管M1的栅电极可以连接到第一节点N1。第一晶体管M1可以响应于第一节点N1的电压控制供应到发光单元的驱动电流。第一晶体管M1可以是控制像素PXL的驱动电流的驱动晶体管。
在实施例中，第一晶体管M1可以包括底金属层BML(也称为“下金属电极”、“下电极”或“下光阻挡层”)。例如，当驱动像素PXL时，可以应用通过将反向偏置电压施加到第一晶体管M1的下金属层BML来在负方向或正方向上移动第一晶体管M1的阈值电压的反向偏置技术(或sync技术)。第一晶体管M1的阈值电压可以通过将下金属层BML连接到第一晶体管M1的电极(例如，源电极)通过应用源-汇技术而改变。当下金属层BML设置在构成第一晶体管M1的沟道的半导体层下方时，下金属层BML可以用作光阻挡图案并使第一晶体管M1的操作特性稳定。在实施例中，下金属层BML的功能和利用方法不限于这些示例。
第二晶体管M2可以连接在数据线DL与第一节点N1之间。第二晶体管M2的栅电极可以连接到扫描线SL。第二晶体管M2可以在从扫描线SL供应栅极导通电压(例如，高电平电压)的扫描信号时导通，以使数据线DL和第一节点N1电连接。
对于每个帧周期，对应帧的数据信号供应到数据线DL，并且在其中供应有栅极导通电压的扫描信号的时段期间，数据信号通过导通的第二晶体管M2传输到第一节点N1。第二晶体管M2可以是用于将每个数据信号传输到像素PXL的内部的开关晶体管。
存储电容器Cst的一个电极电连接到第一节点N1，另一电极电连接到第一电极ELT1(或第一晶体管M1的第二电极)。在每个帧周期期间，存储电容器Cst被充电有与供应到第一节点N1的数据信号对应的电压。
第三晶体管M3可以连接在发光单元EMU的第一电极ELT1与感测线SENL之间。第三晶体管M3的栅电极可以连接到感测信号线SSL。第三晶体管M3可以在预定的感测时段期间根据供应到感测信号线SSL的感测信号将施加到发光单元EMU的第一电极ELT1的电压值传输到感测线SENL。通过感测线SENL传输的电压值可以提供到外部电路(例如，时序控制器)，外部电路可以基于所提供的电压值来提取每个像素PXL的特性信息(例如，第一晶体管M1的阈值电压等)。所提取的特性信息可以用来转换图像数据，从而补偿像素PXL之间的特性偏差。
在图4中，包括在像素电路PXC中的所有晶体管(例如，第一晶体管M1、第二晶体管M2和第三晶体管M3)可以是N型晶体管，但是实施例不限于此。例如，第一晶体管M1、第二晶体管M2和第三晶体管M3可以被改变为P型晶体管。在另一实施例中，像素电路PXC可以包括P型晶体管和N型晶体管二者。例如，包括在像素电路PXC中的晶体管(例如，第一晶体管M1、第二晶体管M2、第三晶体管M3)中的一些可以是P型晶体管，而其他晶体管可以是N型晶体管。用于驱动每个晶体管的控制信号(例如，扫描信号、数据信号和/或感测信号)的电压电平可以根据晶体管的类型进行调整。
像素PXL的结构和驱动方法可以根据实施例而改变。例如，除了图3中所示的实施例之外，像素电路PXC也可以由其他结构和/或驱动方法的像素电路构成。
例如，像素电路PXC可以不包括第三晶体管M3。像素电路PXC可以额外地包括至少一个其他电路元件(诸如用于补偿第一晶体管M1的阈值电压的晶体管、用于使第一节点N1或发光单元EMU的第一电极ELT1的电压初始化的晶体管、用于控制其中驱动电流供应到发光单元EMU的时段的晶体管以及/或者用于升压第一节点N1的电压的升压电容器)。
在另一实施例中，当像素PXL被构造用于无源发光显示装置等时，可以省略像素电路PXC。发光单元EMU的第一电极ELT1和第二电极ELT2中的每个可以直接连接到扫描线SL、数据线DL、第一电源线PL1、第二电源线PL2、其他信号线或其他电源线等。
图5是示出根据公开的实施例的像素PXL的平面图。在图5中，以像素PXL的发光单元EMU为中心示出了像素PXL的结构。例如，如图4的实施例中那样，图5示出了包括第一电极ELT1和第二电极ELT2以及在第一电极ELT1与第二电极ELT2之间并联连接的发光元件LD的发光单元EMU的结构。然而，发光单元EMU的结构(包括发光元件LD的数量和连接结构)可以不同地改变。
图5示出了其中每个发光单元EMU通过第一接触孔CH1和第二接触孔CH2连接到预定的电源线(例如，第一电源线PL1和/或第二电源线PL2)、电路元件(例如，构成像素电路PXC的至少一个电路元件)以及/或者信号线(例如，扫描线SL和/或数据线DL)的实施例。然而，实施例不限于此。例如，在另一实施例中，每个像素PXL的第一电极ELT1和第二电极ELT2中的至少一个可以直接连接到预定的电源线和/或信号线，而不穿过接触孔和/或中间线等。
参照图5，像素PXL设置在每个像素区域PXA中。像素区域PXA可以全面地意指其中设置有用于构成对应的像素PXL的电路元件的像素电路区域和其中设置有像素PXL的发光单元EMU的发光区域EMA。
发光区域EMA可以是其中可以设置有在构成每个像素PXL的发光单元EMU的第一电极ELT1与第二电极ELT2之间在正向方向上连接的发光元件LD的区域。在下文中，描述了其中发光元件LD可以设置在发光区域EMA中的实施例中的每个。在发光区域EMA中，可以设置电连接到发光元件LD的预定的电极(例如，第一电极ELT1和第二电极ELT2以及/或者第一接触电极CNE1和第二接触电极CNE2)或者电极的区域。在实施例中，发光区域EMA可以被堤BNK围绕。
像素PXL可以包括设置在发光区域EMA中的第一电极ELT1和第二电极ELT2以及设置和/或布置在第一电极ELT1与第二电极ELT2之间的发光元件LD。发光元件LD设置和/或布置在第一电极ELT1与第二电极ELT2之间，使得发光元件LD中的每个的至少一个区域在平面图上位于第一电极ELT1与第二电极ELT2之间的区域中。
像素PXL还可以包括设置在发光元件LD的第一端部EP1和第二端部EP2上的第一接触电极CNE1和第二接触电极CNE2以及设置在第一电极ELT1和第二电极ELT2下方的堤图案BNP。当堤BNK的至少一个区域位于每个像素区域PXA中时，像素PXL还可以包括堤BNK(或堤BNK的一个区域)。
堤图案BNP可以被设置为与第一电极ELT1和第二电极ELT2的一个区域叠置。例如，堤图案BNP可以设置在第一电极ELT1和第二电极ELT2下方，并且可以在平面图中与第一电极ELT1和第二电极ELT2中的每个的一个区域叠置。
堤图案BNP可以在发光元件LD周围形成反射壁结构，并且可以形成为单独的图案或整体的图案。例如，堤图案BNP可以包括彼此分离的第一堤图案部分BNP1和第二堤图案部分BNP2。第一堤图案部分BNP1可以设置在第一电极ELT1下方并且与第一电极ELT1的一个区域叠置，第二堤图案部分BNP2可以设置在第二电极ELT2下方并且与第二电极ELT2的一个区域叠置。在另一实施例中，堤图案BNP可以被构造为围绕其中设置有发光元件LD的区域的形状的整体的图案，同时具有与其中设置有发光元件LD的区域对应的开口或凹槽。
当堤图案BNP设置在第一电极ELT1和第二电极ELT2中的每个的一个区域下方时，第一电极ELT1和第二电极ELT2可以在其中形成有堤图案BNP的区域中在向上方向上突出。堤图案BNP可以与第一电极ELT1和第二电极ELT2一起构成反射壁结构。例如，第一电极ELT1和第二电极ELT2以及/或者堤图案BNP可以由反射材料形成，或者可以在第一电极ELT1和第二电极ELT2以及/或者堤图案BNP的突出的侧壁SDW(参照图6)上形成反射层。因此，从发光元件LD的面对第一电极ELT1和第二电极ELT2的第一端部EP1和第二端部EP2发射的光可以被引导为更多地指向显示面板PNL的正向方向。这里，显示面板PNL的正向方向可以包括与显示面板PNL垂直的方向(例如，第三方向DR3)，并且可以全面地意指属于预定的视角范围的方向。如上所述，当第一电极ELT1和第二电极ELT2的一个区域利用堤图案BNP在向上方向上突出时，可以改善像素PXL的光效率。
在另一实施例中，像素PXL可以不包括堤图案BNP。在这种情况下，第一电极ELT1和第二电极ELT2可以具有基本上平坦的表面，或者可以具有通过针对每个区域以不同的厚度形成而不平坦的表面。
第一电极ELT1和第二电极ELT2可以被设置为在每个像素区域PXA中彼此间隔开。例如，第一电极ELT1和第二电极ELT2可以被设置为在每个像素PXL的发光区域EMA中在第一方向DR1上彼此间隔开。
第一电极ELT1和第二电极ELT2可以具有各种形状。例如，第一电极ELT1和第二电极ELT2中的每个可以具有沿着一个方向延伸的条形形状。第一电极ELT1和第二电极ELT2中的每个可以具有在与第一方向DR1交叉或相交(例如，正交)的第二方向DR2上延伸的条形形状。在实施例中，第一方向DR1可以是显示区域DA的行方向(或水平方向)，第二方向DR2可以是显示区域DA的列方向(或竖直方向)，但是实施例不限于此。
第一电极ELT1和第二电极ELT2的形状和/或结构可以被修改。在每个像素区域PXA中，第一电极ELT1和第二电极ELT2可以具有均匀的宽度或不均匀的宽度，并且可以包括弯曲部分或可以不包括弯曲部分。第一电极ELT1和第二电极ELT2的形状、结构和其他特征可以基于实施例而改变。
尽管图5公开了其中一个第一电极ELT1和一个第二电极ELT2设置在每个发光区域EMA中的实施例，但是设置在每个像素PXL中的第一电极ELT1和第二电极ELT2的数量可以被修改。
当多个第一电极ELT1设置在一个像素PXL中时，第一电极ELT1可以彼此一体地连接或彼此非一体地连接。例如，第一电极ELT1可以一体地连接，或者可以通过位于与第一电极ELT1的层不同的层(例如，其上设置有像素电路PXC的电路层)上的桥接图案彼此连接。类似地，当多个第二电极ELT2设置在一个像素PXL中时，第二电极ELT2可以彼此一体地连接或非一体地连接。
第一电极ELT1和/或第二电极ELT2可以具有针对每个像素PXL分离的图案或者横跨多个像素PXL共同连接的图案。例如，如图5中所示，第一电极ELT1和第二电极ELT2可以在位于对应的发光区域EMA外部的分离区域SPA中断开。在另一实施例中，第一电极ELT1和第二电极ELT2中的至少一个可以具有在发光区域EMA中断开的独立图案。例如，第一电极ELT1可以在发光区域EMA内部断开，或者第一电极ELT1和第二电极ELT2两者可以在发光区域EMA内部断开。在另一实施例中，第一电极ELT1可以在分离区域SPA中断开，或者第一电极ELT1和第二电极ELT2两者可以在分离区域SPA中断开。在其他实施例中，第一电极ELT1可以具有在分离区域SPA或发光区域EMA内部断开的独立图案，第二电极ELT2的端部可以在第一方向DR1或第二方向DR2上延伸并且可以一体地连接到在第一方向DR1或第二方向DR2上相邻的另一像素PXL的第二电极ELT2。第一电极ELT1和第二电极ELT2中的至少一个可以在分离区域SPA或发光区域EMA中断开。
在形成像素PXL的工艺完成之前(特别是在发光元件LD的对准完成之前)，设置在显示区域DA中的像素PXL的第一电极ELT1可以彼此连接，像素PXL的第二电极ELT2可以彼此连接。例如，在发光元件LD的对准完成之前，像素PXL的第一电极ELT1可以彼此一体地连接或非一体地连接以构造第一对准线，像素PXL的第二电极ELT2可以彼此一体地连接或非一体地连接以构造第二对准线。当像素PXL的第一电极ELT1或第二电极ELT2彼此非一体地连接时，第一电极ELT1或第二电极ELT2可以通过至少一个接触孔和/或桥接图案等彼此电连接。
第一对准线和第二对准线可以在使发光元件LD对准时分别接收第一对准信号(或第一对准电压)和第二对准信号(或第二对准电压)。例如，第一对准线和第二对准线中的任何一条可以接收交流电类型的对准信号，并且第一对准线和第二对准线中的另一条可以接收具有恒定电压电平的对准电压(例如，接地电压)。
在使发光元件LD对准时，预定的对准信号可以施加到第一对准电极和第二对准电极。因此，可以在第一对准线与第二对准线之间形成电场，因此供应到发光区域EMA的发光元件LD中的每个可以在预定的方向上自对准。在发光元件LD的对准完成之后，至少第一对准线可以在分离区域SPA等中断开以分离为每个像素PXL的第一电极ELT1中的每个，因此像素PXL可以被单独地驱动。
第一电极ELT1可以通过第一接触孔CH1电连接到预定的电路元件(例如，像素电路PXC的至少一个晶体管)、电源线(例如，第一电源线PL1)以及/或者信号线(例如，扫描线SL、数据线DL或预定的控制线)。在另一实施例中，第一电极ELT1可以直接连接到预定的电源线或信号线。
在实施例中，第一电极ELT1可以通过第一接触孔CH1电连接到设置在第一电极ELT1下方的预定的电路元件，并且可以通过电路元件电连接到第一线。第一线可以是用于供应第一电源VDD的第一电源线PL1，但是不限于此。
第二电极ELT2可以通过第二接触孔CH2电连接到预定的电路元件(例如，像素电路PXC的至少一个晶体管)、电源线(例如，第二电源线PL2)以及/或者信号线(例如，扫描线SL、数据线DL或预定的控制线)。在另一实施例中，第二电极ELT2可以直接连接到预定的电源线或信号线。
在实施例中，第二电极ELT2可以通过第二接触孔CH2电连接到设置在第二电极ELT2下方的第二线。第二线可以是用于供应第二电源VSS的第二电源线PL2，但是不限于此。
第一接触孔CH1和第二接触孔CH2中的每个可以与堤BNK叠置或者可以不与堤BNK叠置。例如，如图5中所示，第一接触孔CH1和第二接触孔CH2可以设置在发光区域EMA与分离区域SPA之间，并且可以与堤BNK叠置。在另一实施例中，第一接触孔CH1和第二接触孔CH2中的至少一个可以设置在发光区域EMA或分离区域SPA中。
第一电极ELT1和第二电极ELT2中的每个可以由单层或多层构成。例如，第一电极ELT1可以包括包含反射导电材料的至少一层的反射电极层，并且还可以包括至少一个透明电极层和/或导电覆盖层。类似地，第二电极ELT2可以包括包含反射导电材料的至少一层的反射电极层，并且还可以包括至少一个透明电极层和/或导电覆盖层。反射导电材料可以包括诸如在可见光波段中具有高反射率的金属(例如，铝(Al)、金(Au)和银(Ag))的各种金属材料中的至少一种，但是实施例不限于此。
发光元件LD可以设置在第一电极ELT1与第二电极ELT2之间。例如，发光元件LD可以位于第一电极ELT1与第二电极ELT2之间，并且可以彼此平行地布置。例如，每个发光元件LD可以在第一电极ELT1与第二电极ELT2之间在第一方向DR1上对准，并且可以在第一电极ELT1与第二电极ELT2之间电连接。
在图5中，所有发光元件LD在第一方向DR1上均匀地对准，但是实施例不限于此。例如，发光元件LD中的至少一个可以在第一电极ELT1与第二电极ELT2之间在相对于第一方向DR1和第二方向DR2倾斜的斜线方向等上对准。
根据实施例，每个发光元件LD可以是使用无机晶体结构的材料的尺寸在纳米至微米级范围内的超小发光元件，但是实施例不限于此。每个发光元件LD可以是如图1和图2中所示的棒状发光元件LD，但是实施例不限于此。
每个发光元件LD可以包括第一端部EP1和第二端部EP2。第一端部EP1可以被设置为与第一电极ELT1相邻，第二端部EP2可以被设置为与第二电极ELT2相邻。例如，第一端部EP1可以被设置为面对第一电极ELT1并且第二端部EP2可以被设置为面对第二电极ELT2。第一端部EP1可以与第一电极ELT1叠置或者可以不与第一电极ELT1叠置。第二端部EP2可以与第二电极ELT2叠置或者可以不与第二电极ELT2叠置。
在实施例中，发光元件LD中的每个的第一端部EP1可以电连接到第一电极ELT1，发光元件LD中的每个的第二端部EP2可以电连接到第二电极ELT2。在另一实施例中，发光元件LD中的每个的第一端部EP1可以通过直接接触第一电极ELT1而连接到第一电极ELT1，发光元件LD中的每个的第二端部EP2可以通过直接接触第二电极ELT2而连接到第二电极ELT2。
在第一电极ELT1与第二电极ELT2之间在正向方向上连接的每个发光元件LD可以构造对应的像素PXL的有效光源。有效光源可以聚集以形成像素PXL的发光单元EMU。
发光元件LD可以分散在预定的溶液中，并且可以通过诸如喷墨方法或狭缝涂覆方法的各种方法供应到每个像素区域。例如，发光元件LD可以与挥发性溶剂混合并供应到每个像素PXL的发光区域EMA。当预定的对准电压(或对准信号)施加到像素PXL的第一电极ELT1和第二电极ELT2时，电场可以形成在第一电极ELT1与第二电极ELT2之间，因此发光元件LD可以在第一电极ELT1与第二电极ELT2之间对准。在发光元件LD对准之后，发光元件LD可以通过执行去除溶剂的干燥工艺等而稳定地布置在第一电极ELT1与第二电极ELT2之间。
在实施例中，发光元件LD可以被偏置并对准，使得发光元件LD可以在更具体的方向上对准。例如，发光元件LD可以使用电磁力对准，使得供应到每个发光区域EMA的较大数量和/或比例的发光元件LD在第一电极ELT1与第二电极ELT2之间在正向方向上连接。例如，发光元件LD可以被偏置并对准，使得更多的发光元件LD的第一端部EP1面对第一电极ELT1(或在被分离为第一电极ELT1之前的第一对准线)并且更多的发光元件LD的第二端部EP2面对第二电极ELT2(或在被分离为第二电极ELT2之前的第二对准线)。此后，当发光元件LD在对准状态下时，可以执行用于去除溶剂的干燥工艺等。
当如上所述在期望的方向上偏置发光元件LD并使发光元件LD对准时，可以增大供应到每个发光区域EMA的发光元件LD的利用率，并且可以改善像素PXL的亮度。然而，在使用电磁力等的偏置对准工艺等期间，可能发生其中发光元件LD朝向特定电极(或特定对准线)较偏置并对准的偏心对准。例如，发光元件LD可以被布置为较靠近第一堤图案部分BNP1的侧壁SDW(参照图6)或较靠近第二堤图案部分BNP2。例如，当发光元件LD在第一电极ELT1(或第一对准线)的方向上偏置并布置时，发光元件LD的第一端部EP1可以靠近第一堤图案部分BNP1的侧壁SDW(参照图6)或与第一堤图案部分BNP1的侧壁SDW(参照图6)接触。
在发生偏心对准的情况下，在随后的接触工艺(例如，分别在发光元件LD的第一端部EP1和第二端部EP2上形成第一接触电极CNE1和第二接触电极CNE2的工艺)中可能发生接触缺陷。例如，当发光元件LD的第一端部EP1靠近第一堤图案部分BNP1或靠近形成在第一堤图案部分BNP1的侧壁SDW(参照图6)上的绝缘层时，用于在第一端部EP1与第一堤图案部分BNP1之间形成第一接触电极CNE1的沉积空间可能不足。因此，第一接触电极CNE1与发光元件LD的第一端部EP1之间断开的风险可能增大。当发生第一接触电极CNE1等的断开时，即使发光元件LD在第一电极ELT1与第二电极ELT2之间在正向方向上连接，发光元件LD也可能由于接触缺陷而不作为有效光源操作。会降低发光元件LD的利用率，并且会降低光发射的均匀性。
在实施例中，可以在第一电极ELT1与第二电极ELT2之间形成沟槽TRC，以控制发光元件LD的对准位置。例如，沟槽TRC可以设置在能够防止发光元件LD的偏心对准的位置处，并且可以形成为具有能够容纳发光元件LD的尺寸。在实施例中，发光元件LD可以布置(或设置)在沟槽TRC内部。
例如，像素PXL可以包括在平面图中位于第一电极ELT1与第二电极ELT2之间的沟槽TRC。这里，将沟槽TRC定位在第一电极ELT1与第二电极ELT2之间意指沟槽TRC的至少一个区域(例如，至少中心区域)位于第一电极ELT1与第二电极ELT2之间。
在实施例中，沟槽TRC可以形成在覆盖第一电极ELT1和第二电极ELT2的绝缘层(例如，图6至图8的第一绝缘层INS1)中，并且可以形成在包括第一电极ELT1与第二电极ELT2之间的区域的位置处。沟槽TRC的位置不限于此。例如，沟槽TRC可以在其中可以安装发光元件LD的位置处形成在至少一个其他绝缘层、基底等上。沟槽TRC可以与第一电极ELT1和/或第二电极ELT2部分地叠置或者可以不与第一电极ELT1和/或第二电极ELT2部分地叠置。
在实施例中，沟槽TRC可以位于第一堤图案部分BNP1与第二堤图案部分BNP2之间的区域中，并且可以不与第一堤图案部分BNP1和第二堤图案部分BNP2叠置。例如，沟槽TRC可以形成为在平面图中与第一堤图案部分BNP1和第二堤图案部分BNP2中的每个间隔开预定的距离或更大的距离。预定的距离可以是足够的距离，以在随后的接触工艺中确保存在用于在发光元件LD的第一端部EP1和第二端部EP2上和/或周围稳定地形成第一接触电极CNE1和第二接触电极CNE2的足够的空间，并且预定的距离可以根据每个像素PXL的设计结构等而改变。
根据实施例，沟槽TRC可以是双沟槽，但是实施例不限于此。例如，沟槽TRC可以是三个或更多个沟槽。沟槽TRC可以是至少双沟槽。
沟槽TRC可以包括位于第一电极ELT1与第二电极ELT2之间以容纳发光元件LD的第一沟槽TRC1以及具有比第一沟槽TRC1的尺寸小的尺寸并设置(或放置)在第一沟槽TRC1内部的多个第二沟槽TRC2。例如，第二沟槽TRC2可以设置(或放置)在第一沟槽TRC1的底表面上，以在第一沟槽TRC1的底表面上形成不平坦的表面。
沟槽TRC可以具有能够将发光元件LD作为整体容纳在第一沟槽TRC1和第二沟槽TRC2内的宽度(例如，第一沟槽TRC1的宽度Wt1)。沟槽TRC可以具有能够至少部分地容纳发光元件LD的深度DTH(参照图6)。因此，发光元件LD可以稳定地布置(或设置)在沟槽TRC中。
第一沟槽TRC1可以在第一方向DR1上位于第一电极ELT1与第二电极ELT2之间。例如，在每个发光区域EMA中，第一电极ELT1、第一沟槽TRC1和第二电极ELT2可以沿着第一方向DR1顺序地布置或在第一方向DR1上设置。第一沟槽TRC1可以与第一电极ELT1和/或第二电极ELT2叠置，或者可以不与第一电极ELT1和/或第二电极ELT2叠置。
在实施例中，第一沟槽TRC1可以在第二方向DR2上延伸，并且可以具有能够容纳发光元件LD的尺寸。第一电极ELT1、第一沟槽TRC1和第二电极ELT2中的每个在与第一方向DR1相交的第二方向DR2上延伸。例如，第一沟槽TRC1可以在第一方向DR1上具有等于或大于发光元件LD中的每个的长度L的宽度Wt1，并且可以具有与在第二方向DR2上限定在电极ELT1和ELT2之间的发光元件阵列区域的长度对应的长度Lt1。在每个发光区域EMA中，第一沟槽TRC1可以与其中将布置(或设置)发光元件LD的区域对应地形成。
根据实施例，当发光元件LD具有纳米级至微米级范围的尺寸时，第一沟槽TRC1可以具有在纳米级至微米级范围内的尺寸(例如，宽度Wt1和/或长度Lt1可以在纳米级至微米级范围内)。第一沟槽TRC1也可以被称为纳米沟槽或微米沟槽。
在实施例中，第二沟槽TRC2中的每个可以沿着第一沟槽TRC1内部的方向规则地布置(或在第一沟槽TRC1内部的方向上设置)。例如，第二沟槽TRC2可以沿着第一沟槽TRC1的延伸方向(例如，第二方向DR2)顺序地布置(或在第一沟槽TRC1的延伸方向(例如，第二方向DR2)上设置)，并且第二沟槽TRC2中的每个可以在与第一沟槽TRC1的延伸方向交叉(或相交)的方向(例如，第一方向DR1)上延伸。
在实施例中，第二沟槽TRC2可以具有能够部分地容纳至少一个发光元件LD的尺寸。例如，第二沟槽TRC2可以在第一方向DR1上具有等于或大于发光元件LD的长度L的长度Lt2，并且可以在第二方向DR2上具有等于或小于发光元件LD的直径D(或剖面的宽度)的宽度。至少一个发光元件LD可以部分地容纳在至少一个第二沟槽TRC2中。例如，发光元件LD可以部分地插入到第二沟槽TRC2中的任何一个中。
根据实施例，当发光元件LD具有在纳米至微米级范围内的尺寸时，第二沟槽TRC2可以具有纳米级至微米级范围内的尺寸(例如，第二沟槽TRC2的宽度Wt2和/或长度Lt2可以在纳米级至微米级范围内)。第二沟槽TRC2也可以被称为纳米纹波或微米纹波。
当沟槽TRC以如上所述的至少双重结构形成时，可以改善发光元件LD的对准特性。例如，即使发光元件LD在电磁场的影响下对准，也可以通过由第一沟槽TRC1控制发光元件LD的对准区域来防止发光元件LD的偏心对准。例如，发光元件LD可以安装在第一沟槽TRC1中，因此可以防止发光元件LD被布置为靠近第一堤图案部分BNP1或第二堤图案部分BNP2。因此，可以防止或减少发光元件LD的接触缺陷，可以增大发光元件LD的利用率，并且可以改善像素PXL的光效率。
也可以通过在第一沟槽TRC1的底表面等上形成不平坦的表面的第二沟槽TRC2来防止发光元件LD在对准位置旋转或集中在一个区域中。例如，发光元件LD可以通过第二沟槽TRC2以预定的距离或更大的距离布置，并且/或者可以在与第一电极ELT1和第二电极ELT2(或第一堤图案部分BNP1和第二堤图案部分BNP2)的延伸方向(例如，第二方向DR2)相交的方向(例如，正交方向)上对准。
在实施例中，当至少一个发光元件LD中的每个部分地插入到任何一个第二沟槽TRC2中时，可以更有效地防止发光元件LD从对准位置偏离。当考虑到发光元件LD的尺寸(例如，直径D等)，第二沟槽TRC2以一定距离布置使得发光元件LD彼此不接触时，可以更有效地防止发光元件LD集中。然而，实施例不限于此。例如，在另一实施例中，第二沟槽TRC2中的每个可以具有难以容纳发光元件LD的尺寸和/或形状。然而，即使在这种情况下，也可以防止发光元件LD在对准位置中旋转或被集中。
第一接触电极CNE1和第二接触电极CNE2可以分别形成在发光元件LD的第一端部EP1和第二端部EP2上。因此，发光元件LD可以在第一电极ELT1与第二电极ELT2之间稳定地连接。
第一接触电极CNE1可以设置在第一电极ELT1和沿正向方向布置的发光元件LD中的每个的第一端部EP1上。第一接触电极CNE1可以连接到发光元件LD的至少第一端部EP1。例如，第一接触电极CNE1可以连接到第一电极ELT1和发光元件LD的第一端部EP1，以使第一端部EP1电连接到第一电极ELT1。第一接触电极CNE1也可以稳定地固定发光元件LD的第一端部EP1。
第二接触电极CNE2可以设置在第二电极ELT2和沿正向方向布置的发光元件LD中的每个的第二端部EP2上。第二接触电极CNE2可以至少连接到发光元件LD的第二端部EP2。例如，第二接触电极CNE2可以连接到第二电极ELT2和发光元件LD的第二端部EP2，以使第二端部EP2电连接到第二电极ELT2。第二接触电极CNE2也可以稳定地固定发光元件LD的第二端部EP2。
尽管图5示出了并联连接的发光元件LD，但是实施例不限于此。例如，像素PXL可以包括具有串联结构或者串并联结构的发光单元EMU，串并联结构包括连接到至少两个串联级的发光元件LD。发光单元EMU还可以包括通过发光元件LD连接在第一电极ELT1与第二电极ELT2之间的至少一个中间电极和/或用于使中间电极连接到相邻的发光元件LD的至少一个接触电极。
堤BNK可以设置在发光区域EMA周围，以围绕每个像素PXL的发光区域EMA。例如，堤BNK可以设置在每个像素区域PXA的边界区域中和/或相邻的像素PXL之间的区域中，以围绕每个发光区域EMA。例如，堤BNK可以包括与每个像素PXL的发光区域EMA对应的开口，并且可以在整个显示区域DA中具有网格形状。
在实施例中，堤BNK还可以包括与第一方向DR1和/或第二方向DR2上相邻的像素PXL之间的分离区域SPA对应的开口。因此，对准线可以在分离区域SPA中容易地断开，以使对准线分离为每个像素PXL的单独的电极。
堤BNK可以与第一电极ELT1和/或第二电极ELT2部分地叠置，或者可以不与第一电极ELT1和/或第二电极ELT2部分地叠置。例如，第一电极ELT1和/或第二电极ELT2可以延伸到发光区域EMA的外部以与堤BNK叠置，或者可以在发光区域EMA中断开以便不与堤BNK叠置。
堤BNK可以与第一接触孔CH1和/或第二接触孔CH2叠置，或者可以不与第一接触孔CH1和/或第二接触孔CH2叠置。例如，第一接触孔CH1和/或第二接触孔CH2可以形成为与堤BNK叠置，或者可以形成在每个发光区域EMA中而不与堤BNK叠置。
堤BNK可以包括至少一种光阻挡材料和/或反射材料，以防止相邻的像素PXL之间的光泄漏。堤BNK可以包括至少一种黑色矩阵材料(例如，至少一种光阻挡材料)和/或特定颜色的滤色器材料等。例如，堤BNK可以由黑色不透明图案形成以阻挡光透射。
在将发光元件LD供应到每个像素PXL时，堤BNK可以用作限定发光元件LD供应到其的每个发光区域EMA的坝结构。例如，每个发光区域EMA可以由堤BNK划分，因此期望类型和/或量的发光元件墨可以供应到发光区域EMA。
在实施例中，堤BNK可以在形成像素PXL的堤图案BNP的工艺中与堤图案BNP同时地形成在同一层。在另一实施例中，堤BNK可以通过与形成堤图案BNP的工艺分离的工艺形成在与堤图案BNP的层相同或不同的层。
在实施例中，至少双沟槽TRC可以与预定的发光元件阵列区域对应地形成，并且因此可以改善发光元件LD的对准特性。例如，发光元件LD的对准位置可以通过沟槽TRC控制，使得发光元件LD不偏心地对准。第二沟槽TRC2可以将发光元件LD控制为更均匀地布置在其中形成有第一沟槽TRC1的每个发光元件阵列区域中。
因此，可以增大供应到每个像素区域PXA的每个发光区域EMA的发光元件LD的利用率，并且可以改善像素PXL的光发射特性(诸如光发射亮度和均匀性)。
图6至图8是示出根据公开的实施例的像素PXL的剖视图。例如，图6和图7示出了沿着图5的线II-II’截取的像素PXL的剖面的不同实施例。与图6相比，图7的实施例还包括设置在第一接触电极CNE1上的第四绝缘层INS4。图8示出了沿着图5的线III-III’截取的像素PXL的剖面的实施例。
图6至图8示出了作为可以设置在电路层PCL中的电路元件的示例的晶体管TR(例如，通过第一接触孔CH1和桥接图案BRP连接到第一电极ELT1的晶体管)。作为可以设置在电路层PCL中的线的示例，示出了通过第二接触孔CH2连接到第二电极ELT2的第二电源线PL2。
参照图3至图8，根据公开的实施例的像素PXL和包括该像素PXL的显示装置可以包括在基体层BSL的表面上被设置为彼此叠置的电路层PCL和显示层DPL。例如，显示区域DA可以包括设置在基体层BSL的表面上的电路层PCL和设置在电路层PCL上的显示层DPL。然而，电路层PCL和显示层DPL的在基体层BSL上的位置可以根据实施例而改变。
构成对应的像素PXL的像素电路PXC的电路元件(例如，晶体管TR和存储电容器Cst)和连接到电路元件的各种线可以设置在电路层PCL的每个像素区域PXA中。构成对应的像素PXL的发光单元EMU的第一电极ELT1和第二电极ELT2、发光元件LD以及/或者第一接触电极CNE1和第二接触电极CNE2可以设置在显示层DPL的每个像素区域PXA中。
除了电路元件和线之外，电路层PCL还可以包括绝缘层。例如，电路层PCL可以包括顺序堆叠在基体层BSL的表面上的缓冲层BFL、栅极绝缘层GI、第一层间绝缘层ILD1、第二层间绝缘层ILD2和/或钝化层PSV。
电路层PCL还可以包括第一导电层，第一导电层包括设置在晶体管TR的至少一部分下方的至少一个光阻挡层(或晶体管TR的底金属层BML)等。
例如，第一导电层可以设置在基体层BSL与缓冲层BFL之间，并且可以包括与至少一个晶体管TR的栅电极GE和/或半导体图案SCP叠置的底金属层BML。
在实施例中，底金属层BML可以连接到对应的晶体管TR的一个电极。例如，如图4中所示，当第一晶体管M1包括底金属层BML时，底金属层BML可以连接到第一晶体管M1的源电极(或漏电极)。
缓冲层BFL可以设置在包括第一导电层的基体层BSL的一个表面上。缓冲层BFL可以防止杂质扩散到每个电路元件中。
半导体层可以设置在缓冲层BFL上。半导体层可以包括每个晶体管TR的半导体图案SCP。半导体图案SCP可以包括与栅电极GE叠置的沟道区以及设置在沟道区的两侧上的第一导电区和第二导电区(例如，源区和漏区)。
半导体图案SCP可以由多晶硅、非晶硅、氧化物半导体等形成。半导体图案SCP的沟道区可以是未掺杂有杂质的半导体图案且可以是本征半导体，而半导体图案SCP的第一导电区和第二导电区中的每个可以是掺杂有预定的杂质的半导体图案。
在实施例中，构成每个像素电路PXC的晶体管TR的半导体图案SCP可以由基本上相同或相似的材料形成。例如，晶体管TR的半导体图案SCP可以由多晶硅、非晶硅和氧化物半导体之中的相同材料形成。
在另一实施例中，晶体管TR中的一些和晶体管TR中的另一些可以包括由不同材料形成的半导体图案SCP。例如，晶体管TR中的一些的半导体图案SCP可以由多晶硅或非晶硅形成，而晶体管TR中的另一些的半导体图案SCP可以由氧化物半导体形成。
栅极绝缘层GI可以设置在半导体层上。第二导电层可以设置在栅极绝缘层GI上。
第二导电层可以包括每个晶体管TR的栅电极GE。第二导电层还可以包括存储电容器Cst的一个电极和/或预定的线(例如，扫描线SL)。
第一层间绝缘层ILD1可以设置在第二导电层上。第三导电层可以设置在第一层间绝缘层ILD1上。
第三导电层可以包括每个晶体管TR的第一晶体管电极TE1和第二晶体管电极TE2。这里，第一晶体管电极TE1和第二晶体管电极TE2可以是源电极和漏电极。第三导电层还可以包括存储电容器Cst的一个电极和/或预定的线(例如，数据线DL)。
第二层间绝缘层ILD2可以设置在第三导电层上。第四导电层可以设置在第二层间绝缘层ILD2上。
缓冲层BFL、栅极绝缘层GI、第一层间绝缘层ILD1和第二层间绝缘层ILD2中的每个可以由单层或多层形成，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，缓冲层BFL、栅极绝缘层GI、第一层间绝缘层ILD1和第二层间绝缘层ILD2中的每个可以包括包含氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)等的各种类型的有机/无机绝缘材料。
第四导电层可以包括使电路层PCL和显示层DPL连接的桥接图案BRP以及/或者预定的线(例如，第一电源线PL1和/或第二电源线PL2)。桥接图案BRP可以通过第一接触孔CH1等连接到发光单元EMU的第一电极ELT1。第二电源线PL2可以通过第二接触孔CH2等连接到发光单元EMU的第二电极ELT2。
形成第一导电层至第四导电层的导电图案、电极和/或线中的每者可以通过包括至少一种导电材料而具有导电性，并且实施例不受导电材料的特别限制。例如，形成第一导电层至第四导电层的导电图案、电极和/或线中的每者可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的一种或更多种金属，但是实施例不限于此。
钝化层PSV可以设置在第四导电层上。根据实施例，钝化层PSV可以至少包括有机绝缘层，并且可以使电路层PCL的表面基本上平坦化。显示层DPL可以设置在钝化层PSV上。
钝化层PSV可以由单层或多层构成，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，钝化层PSV可以包括至少一层有机绝缘层，并且可以使像素电路层PCL的表面基本上平坦化。在实施例中，有机绝缘层可以包括丙烯酸树脂(聚丙烯酸酯树脂)、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和苯并环丁烯树脂中的至少一种。
显示层DPL可以包括每个像素PXL的发光单元EMU。例如，显示层DPL可以包括设置在每个像素PXL的发光区域EMA中的第一电极ELT1和第二电极ELT2、布置在第一电极ELT1与第二电极ELT2之间的发光元件LD以及使第一电极ELT1和第二电极ELT2与发光元件LD连接的第一接触电极CNE1和第二接触电极CNE2。
显示层DPL还可以包括用于使第一电极ELT1和第二电极ELT2的一个区域在向上方向上突出的堤图案BNP以及围绕每个发光区域EMA的堤BNK。显示层DPL还可以包括至少一个导电层和/或绝缘层等。
例如，显示层DPL可以包括顺序设置和/或形成在电路层PCL上的堤图案BNP、第一电极ELT1和第二电极ELT2、堤BNK、第一绝缘层INS1、发光元件LD、第二绝缘层INS2、第一接触电极CNE1和第二接触电极CNE2以及第三绝缘层INS3。
在实施例中，如图6中所示，第一接触电极CNE1和第二接触电极CNE2可以设置在同一层。在另一实施例中，如图7中所示，第一接触电极CNE1和第二接触电极CNE2可以分离地设置在不同的层。在这种情况下，显示层DPL还可以包括置于第一接触电极CNE1与第二接触电极CNE2之间的第四绝缘层INS4。例如，第四绝缘层INS4可以覆盖第一接触电极CNE1，并且第四绝缘层INS4的一端可以置于第一接触电极CNE1与第二接触电极CNE2之间。
堤BNK的在剖面上的位置可以根据实施例而改变。在实施例中，堤BNK可以形成在第一绝缘层INS1上。在其他实施例中，堤BNK可以与堤图案BNP设置在同一层。堤BNK可以与堤图案BNP叠置，或者可以不与堤图案BNP叠置。
堤图案BNP可以设置在基体层BSL的其上选择性地形成有电路层PCL的表面上。堤图案BNP可以形成为分离的图案或整体的图案。堤图案BNP可以在基体层BSL的其上形成有电路层PCL的表面上在基体层BSL的高度方向(例如，第三方向DR3)上突出。因此，第一电极ELT1和第二电极ELT2的设置在堤图案BNP上的区域可以在向上方向上突出。
堤图案BNP可以包括包含至少一种无机材料和/或有机材料的绝缘材料。例如，堤图案BNP可以包括包含各种无机绝缘材料的至少一层无机层，无机绝缘材料包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)等。可选地，堤图案BNP可以包括包含各种类型的有机绝缘材料的至少一层有机层，或者可以由包括有机/无机材料组合的单层或多层绝缘体形成。
可以通过堤图案BNP以及设置在其上的第一电极ELT1和第二电极ELT2在发光元件LD周围形成反射壁。例如，当第一电极ELT1和第二电极ELT2包括反射电极层时，从发光元件LD的两个端部发射的光可以从反射电极层反射，并且可以在每个像素PXL的向上方向上发射。
堤图案BNP可以具有各种形状。在实施例中，如图6和图7中所示，堤图案BNP可以形成为具有相对于基体层BSL以预定的角度范围倾斜的侧壁SDW。在另一实施例中，堤图案BNP的侧壁SDW可以具有弯曲表面或阶梯形状。例如，堤图案BNP可以具有半圆形状或半椭圆形状等的剖面。
第一电极ELT1和第二电极ELT2可以设置在堤图案BNP上。根据实施例，第一电极ELT1和第二电极ELT2可以在基体层BSL的高度方向上突出，同时在与堤图案BNP叠置的区域中具有与堤图案BNP对应的形状。
第一电极ELT1和第二电极ELT2中的每个可以包括至少一种导电材料。例如，第一电极ELT1和第二电极ELT2可以包括各种金属材料(包括银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钼(Mo)、铜(Cu)等、其合金)之中的至少一种、导电氧化物(诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化锌(ZnO)、掺铝氧化锌(AZO)、掺镓氧化锌(GZO)、氧化锌锡(ZTO)、氧化镓锡(GTO)和掺氟氧化锡(FTO))和导电聚合物(诸如PEDOT)，但是不限于此。例如，第一电极ELT1和第二电极ELT2可以包括诸如碳纳米管或石墨烯的其他导电材料。第一电极ELT1和第二电极ELT2可以通过包括各种导电材料中的至少一种而具有导电性，并且实施例不受材料的限制。第一电极ELT1和第二电极ELT2可以包括相同的导电材料，或者可以包括不同的导电材料。
第一电极ELT1和第二电极ELT2中的每个可以包括单层或多层。例如，第一电极ELT1和第二电极ELT2可以包括包含反射导电材料(例如，金属)的反射电极层。第一电极ELT1和第二电极ELT2还可以选择性地包括设置在反射电极层上和/或下方的至少一层中的透明电极层以及覆盖反射电极层和/或透明电极层的上部的至少一层中的导电覆盖层中的至少一个。
第一绝缘层INS1可以设置在第一电极ELT1和第二电极ELT2的区域上。例如，第一绝缘层INS1可以形成为覆盖第一电极ELT1和第二电极ELT2中的每个的一个区域，并且可以包括暴露第一电极ELT1和第二电极ELT2中的每个的另一区域的开口。例如，第一绝缘层INS1可以包括形成在堤图案BNP的上表面上的开口。在另一实施例中，第一绝缘层INS1也可以包括用于使第一电极ELT1和第二电极ELT2分别连接到第一接触电极CNE1和第二接触电极CNE2的接触孔。
第一绝缘层INS1可以由单层或多层构成，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。在实施例中，第一绝缘层INS1可以包括包含至少一种类型的无机绝缘材料的至少一层无机绝缘层，无机绝缘材料包括氮化硅(SiNx)、氧化硅(SiOx)或氮氧化硅(SiOxNy)。
在其中第一绝缘层INS1被打开的区域中，第一电极ELT1和第二电极ELT2可以分别电连接到第一接触电极CNE1和第二接触电极CNE2。
在实施例中，第一绝缘层INS1可以形成为完全地覆盖第一电极ELT1和第二电极ELT2。在第一绝缘层INS1上供应发光元件LD并使发光元件LD对准之后，第一绝缘层INS1可以被部分地打开以暴露第一电极ELT1和第二电极ELT2的一个区域。由于第一电极ELT1和第二电极ELT2被形成并且然后被第一绝缘层INS1等覆盖，因此可以防止第一电极ELT1和第二电极ELT2在随后工艺中被损坏。
在实施例中，第一绝缘层INS1可以包括与第一电极ELT1和第二电极ELT2之间的发光元件布置区域对应的沟槽TRC。沟槽TRC可以容纳发光元件，并且具有能够容纳发光元件LD的形状和区域。例如，第一沟槽TRC1可以具有宽度Wt1和长度Lt，使得其可以容纳发光元件LD。
在实施例中，沟槽TRC可以以确保发光元件LD与第一接触电极CNE1和第二接触电极CNE2之间的足够的连接空间的形状和尺寸形成。例如，沟槽TRC可以具有能够在厚度方向或深度方向(例如，第三方向DR3)上部分地容纳发光元件LD的深度DTH。例如，第一沟槽TRC1的深度DTH1、第二沟槽TRC2的深度DTH2以及/或者包括第一沟槽TRC1和第二沟槽TRC2的沟槽TRC的总深度DTH可以等于或小于发光元件LD中的每个的直径D(或剖面的宽度)。
例如，当第二沟槽DTH2具有比发光元件LD的直径D(或剖面的宽度)小的深度DTH2时，发光元件LD可以在第二沟槽TRC2上方突出。因此，可以稳定地确保发光元件LD的第一端部EP1和第二端部EP2与第一接触电极CNE1和第二接触电极CNE2之间的足够的接触面积。
沟槽TRC(或包括其中形成有沟槽TRC的区域的第一绝缘层INS1)可以覆盖第一电极ELT1和第二电极ELT2。因此，第一电极ELT1和第二电极ELT2可以不直接被暴露在其中布置有发光元件LD的区域中。例如，当使发光元件LD对准时，第一电极ELT1和第二电极ELT2可以被第一绝缘层INS1完全地覆盖。
在第一电极ELT1与第二电极ELT2之间使发光元件LD对准时，可以防止发光元件LD与第一电极ELT1和第二电极ELT2直接接触。因此，在使发光元件LD对准时，可以防止电流(例如，由于对准信号引起的大电流)流过发光元件LD，从而防止损坏发光元件LD。
在实施例中，沟槽TRC可以不形成在第一绝缘层INS1中。沟槽TRC可以形成在位于发光元件LD下方的另一绝缘层和/或基底等上。例如，当第一绝缘层INS1被省略或与钝化层PSV为一体时，第一电极ELT1和第二电极ELT2可以以等于或大于发光元件LD中的每个的长度L的距离间隔开，并且用于容纳发光元件LD的沟槽可以以与第一电极ELT1和第二电极ELT2之间的区域对应地形成在钝化层PSV中。
可以在其中形成有第一绝缘层INS1等的发光区域EMA中供应发光元件LD并使发光元件LD对准。在供应发光元件LD之前，堤BNK可以形成在发光区域EMA周围。例如，堤BNK可以形成在显示区域DA中以围绕每个发光区域EMA。
在实施例中，发光元件LD中的至少一些可以在水平方向、斜线方向等上设置在成对的第一电极ELT1与第二电极ELT2之间，使得两个端部(第一端部EP1和第二端部EP2)与第一电极ELT1和第二电极ELT2叠置。在另一实施例中，发光元件LD中的至少一些可以设置在相邻的成对的第一电极ELT1与第二电极ELT2之间，并且可以不与第一电极ELT1和第二电极ELT2叠置。
第二绝缘层INS2可以设置在发光元件LD的一个区域上。例如，第二绝缘层INS2可以设置在发光元件LD的一个区域上，同时暴露发光元件LD中的每个的第一端部EP1和第二端部EP2。例如，第二绝缘层INS2可以仅设置在发光元件LD中的每个的中心区域上。第二绝缘层INS2可以在每个像素PXL的发光区域EMA中以独立图案形成，但是实施例不限于此。
第二绝缘层INS2可以由单层或多层构成，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，第二绝缘层INS2可以包括包含氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)、氧化铝(AlxOy)、光致抗蚀剂(PR)材料等的各种类型的有机/无机绝缘材料。
当在发光元件LD的对准完成之后在发光元件LD上形成第二绝缘层INS2时，可以防止发光元件LD从对准位置偏离。
在实施例中，当通过由第一电极ELT1和第二电极ELT2形成的台阶以及/或者沟槽TRC而存在第一绝缘层INS1与发光元件LD之间的分离空间时，分离空间的至少一部分可以被形成第二绝缘层INS2的绝缘材料填充。根据实施例，分离空间可以不被完全地填充。
发光元件LD的未被第二绝缘层INS2覆盖的两个端部(第一端部EP1和第二端部EP2)可以分别被第一接触电极CNE1和第二接触电极CNE2覆盖。
第一接触电极CNE2和第二接触电极CNE2可以形成为彼此间隔开。例如，第一接触电极CNE1和第二接触电极CNE2可以被设置有置于它们之间的第二绝缘层INS2，并且可以被设置为在至少一个发光元件LD的第一端部EP1和第二端部EP2上彼此间隔开。
第一接触电极CNE1和第二接触电极CNE2也可以设置在第一电极ELT1和第二电极ELT2上，以覆盖第一电极ELT1和第二电极ELT2中的每个的暴露区域。例如，第一接触电极CNE1和第二接触电极CNE2可以设置在第一电极ELT1和第二电极ELT2中的每个的至少一个区域上，以与在堤图案BNP上或堤图案BNP周围的第一电极ELT1和第二电极ELT2中的每个直接/间接接触。
因此，第一接触电极CNE1和第二接触电极CNE2可以分别电连接到第一电极ELT1和第二电极ELT2。第一电极ELT1和第二电极ELT2中的每个可以通过第一接触电极CNE1和第二接触电极CNE2电连接到至少一个相邻的发光元件LD的第一端部EP1或第二端部EP2。
当第一接触电极CNE1和第二接触电极CNE2形成在与图6的实施例中的层相同的层时，第一接触电极CNE1和第二接触电极CNE2可以在同一工艺中同时地形成或者可以顺序地形成，并且可以省略第四绝缘层INS4。可以简化像素PXL和包括像素PXL的显示装置的制造工艺。
如图7中所示，当第一接触电极CNE1和第二接触电极CNE2形成在不同的层且第四绝缘层INS4置于它们之间时，第一接触电极CNE1和第二接触电极CNE2可以被更稳定地分离。例如，第四绝缘层INS4可以被设置为覆盖第一接触电极CNE1。
第四绝缘层INS4可以由单层或多层构成，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。在实施例中，第四绝缘层INS4可以包括包含至少一种类型的无机绝缘材料的至少一层无机绝缘层，无机绝缘材料包括氮化硅(SiNx)、氧化硅(SiOx)或氮氧化硅(SiOxNy)。
当第二绝缘层INS2和/或第四绝缘层INS4形成在发光元件LD上时，可以确保发光元件LD的第一端部EP1与第二端部EP2之间的电稳定性。因此，可以防止在发光元件LD的第一端部EP1与第二端部EP2之间发生短路缺陷。
第一接触电极CNE1和第二接触电极CNE2可以由各种透明导电材料形成。例如，第一接触电极CNE1和第二接触电极CNE2可以包括至少一种透明导电材料(包括ITO、IZO、ITZO、ZnO、AZO、GZO、ZTO、GTO和FTO)，并且可以被实现为基本上透明的或半透明的以满足预定的透射率。因此，通过第一端部EP1和第二端部EP2中的每个从发光元件LD发射的光可以穿过第一接触电极CNE1和第二接触电极CNE2，并且可以发射到显示面板PNL的外部。
第三绝缘层INS3可以设置在第一接触电极CNE1和第二接触电极CNE2上。例如，第三绝缘层INS3可以完全地形成和/或设置在显示区域DA上，以覆盖堤图案BNP、第一电极ELT1和第二电极ELT2、第一绝缘层INS1、堤BNK、发光元件LD、第二绝缘层INS2、第一接触电极CNE1和第二接触电极CNE2、第三绝缘层INS3和/或第四绝缘层INS4。
第三绝缘层INS3可以包括无机层和有机层中的至少一层。例如，第三绝缘层INS3可以由单层或多层构成，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，第三绝缘层INS3可以包括包含氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)或氧化铝(Al2O3)的有机/无机绝缘材料。
在实施例中，第三绝缘层INS3可以包括多层结构的薄膜封装层。例如，第三绝缘层INS3可以由多层结构的薄膜封装层构成，多层结构包括至少两层无机绝缘层和置于至少两层无机绝缘层之间的至少一层有机绝缘层。然而，实施例不限于第三绝缘层INS3的这些材料和/或结构。在实施例中，外涂层、填充层和上基底等中的至少一者还可以设置在第三绝缘层INS3上。
图9是示出根据公开的实施例的像素PXL的平面图。图9示出了对图5的修改。图10至图12分别是示出根据公开的实施例的像素PXL的剖视图。例如，图10和图11示出了沿着图9的线IV-IV’截取的像素PXL的剖面的不同实施例。与图10的实施例相比，图11的实施例还包括设置在第一接触电极CNE1上的第四绝缘层INS4。图12示出了沿着图9的线V-V’截取的像素PXL的剖面的实施例。在描述图9至图12的实施例时，相同的附图标记指定与图5至图8的实施例的构造相似或相同的构造，并且省略详细描述。
参照图9至图12，在平面图中，第二沟槽TRC2中的每个可以具有能够容纳至少一个发光元件LD的形状和区域。例如，第二沟槽TRC2可以具有等于或大于发光元件LD的直径D(或剖面的宽度)的宽度Wt2’，并且可以具有等于或大于发光元件LD的长度L的长度Lt2’。发光元件LD中的至少一个可以安装和/或容纳在第二沟槽TRC2中的至少一个中。
沟槽TRC可以通过包括第一沟槽TRC1和第二沟槽TRC2而具有能够将发光元件LD作为整体容纳的宽度(例如，第一沟槽TRC1的宽度Wt1)。沟槽TRC可以具有能够至少部分地容纳发光元件LD的深度DTH。因此，发光元件LD可以稳定地布置在沟槽TRC中。
图13是示意性地示出根据实施例的沟槽TRC和形成沟槽TRC的方法的透视图。例如，图13示意性地示出了形成图5和图9中所示的沟槽TRC的方法。
参照图5至图13，可以使用激光束通过蚀刻方法在第一绝缘层INS1中形成沟槽TRC。例如，可以通过调整激光束的尺寸、移动路径以及距离、强度(电源)、波长和/或偏振方向等在期望的位置处形成期望的尺寸和/或形状的沟槽TRC。
第一沟槽TRC1可以具有与激光束的尺寸、移动方向DRm和移动距离对应的形状和区域。例如，第一沟槽TRC1可以具有与激光束沿着第一方向DR1的长度对应的宽度Wt1，并且可以具有与激光束的移动路径对应的形状和长度Lt1。第一沟槽TRC1可以具有与激光束的强度对应的深度DTH1。因此，可以通过调整激光束的尺寸、移动路径和/或距离和/或强度等在期望的位置处形成期望的尺寸和/或形状的第一沟槽TRC1。
第二沟槽TRC2可以具有与激光束的偏振方向DRp、波长和强度对应的形状、方向、周期(或间隔)和尺寸。例如，可以在与激光束的偏振方向DRp正交的方向上产生第二沟槽TRC2中的每个并且/或者第二沟槽TRC2中的每个可以在与激光束的偏振方向DRp正交的方向上延伸，并且第二沟槽TRC2中的每个可以具有与激光束的波长对应的周期。例如，当激光束的偏振方向DRp与移动方向DRm相同(或平行)时，第二沟槽TRC2中的每个可以被产生为在与激光束的移动方向DRm正交的方向上延伸，并且可以沿着激光束的移动方向DRm在与激光束的波长的1/4(或λ/4)对应的周期中产生和/或布置第二沟槽TRC2中的每个。第二沟槽TRC2可以具有与激光束的强度对应的深度DTH2。因此，可以通过调整激光束的偏振方向DRp、波长、强度等在期望的位置处以期望的形状、方向、周期和/或尺寸形成第二沟槽TRC2。
在实施例中，为了形成纳米级至微米级尺寸的双沟槽TRC，可以使用诸如飞秒激光(例如，290fs激光)的超短波激光。例如，可以使用超短波激光束或通过分割超短波激光束而获得的极超短波激光束来形成第一沟槽TRC1和第二沟槽TRC2。根据实施例，当以在约200nm至约300nm的范围内(例如，近似250nm)的距离形成第二沟槽TRC2时，可以使用波长近似为1030nm的激光束。考虑到要形成的沟槽TRC的形状、方向、尺寸和/或周期，可以改变要用来形成沟槽TRC的激光束。
图14和图15分别是示出根据公开的实施例的像素PXL的平面图。图14和图15示出了对图5的修改。
参照图14和图15，在实施例中，可以改变第一电极ELT1和第二电极ELT2的形状、位置、尺寸和/或结构等。堤图案BNP、沟槽TRC、第一接触电极CNE1和第二接触电极CNE2以及/或者堤BNK的形状、位置和/或尺寸等也可以根据第一电极ELT1和第二电极ELT2的形状、位置、尺寸和/或结构等而改变。
例如，在图14的实施例中，第一电极ELT1可以具有圆形(或椭圆形)形状，第二电极ELT2可以具有与第一电极ELT1同心并围绕第一电极ELT1的圆形(或椭圆形)环形状。沟槽TRC可以具有与第一电极ELT1和第二电极ELT2同心的圆形(或椭圆形)环形状，并且可以与第一电极ELT1和/或第二电极ELT2部分地叠置或者可以不与第一电极ELT1和/或第二电极ELT2部分地叠置。类似地，堤图案BNP以及第一接触电极CNE1和第二接触电极CNE2可以具有符合第一电极ELT1和第二电极ELT2的形状的圆形(或椭圆形)形状，或者可以具有与其对应的环形状。
在图15的实施例中，第一电极ELT1可以具有多边形形状(例如，三角形)，第二电极ELT2可以具有与第一电极ELT1同心并围绕第一电极ELT1的多边形(例如，三角形)环形状。沟槽TRC可以具有与第一电极ELT1和第二电极ELT2同心的多边形(例如，三角形)环形状，并且可以与第一电极ELT1和/或第二电极ELT2部分地叠置或者可以不与第一电极ELT1和/或第二电极ELT2部分地叠置。类似地，堤图案BNP以及第一接触电极CNE1和第二接触电极CNE2也可以具有符合第一电极ELT1和第二电极ELT2的形状的多边形形状(例如，三角形)，或者可以具有与其对应的环形状。
堤BNK可以具有符合第一电极ELT1和第二电极ELT2的形状的形状，或者可以具有与预定的发光区域EMA对应的开口而无关于第一电极ELT1和第二电极ELT2的形状。例如，堤BNK可以具有符合第一电极ELT1和第二电极ELT2的形状的圆形(或椭圆形)开口或多边形(例如，三角形)开口，但是实施例不限于此。
图16是示出根据实施例的像素PXL的平面图。图16示出了对图5的修改。图17是示意性地示出根据实施例的沟槽TRC和形成沟槽TRC的方法的透视图。图17示意性地示出了形成图16中所示的沟槽TRC的方法。
参照图16和图17，第二沟槽TRC2中的每个可以在第二方向DR2上竖直延伸，并且可以沿着第一方向DR1顺序地布置或在第一方向DR1上顺序地设置。例如，可以通过将激光束的偏振方向DRp改变为与激光束的移动方向DRm交叉或相交的第一方向DR1(例如，与移动方向DRm正交的方向)来改变第二沟槽TRC2的形成方向。例如，第二沟槽TRC2中的每个可以在与第一沟槽TRC1的延伸方向基本上平行的方向上延伸。
然而，实施例不受第二沟槽TRC2的形成方向的限制。例如，可以在与第一方向DR1和第二方向DR2交叉或相交的斜线方向等上形成第二沟槽TRC2。
在上述实施例中，可以通过第二沟槽TRC2在第一沟槽TRC1中形成不平坦的表面。因此，可以改善发光元件LD的对准。
图18是示出根据公开的实施例的像素PXL的平面图。例如，图18示出了对图5和图16的修改。图19是示意性地示出根据公开的实施例的沟槽TRC和形成沟槽TRC的方法的透视图。例如，图19示意性地示出了形成图18中所示的沟槽TRC的方法。
参照图18和图19，第二沟槽TRC2中的每个可以具有点形状(例如，圆形形状或椭圆形形状)，并且可以分散在第一沟槽TRC1中。例如，可以通过将激光束的偏振方向DRp改变为圆形形状而在第一沟槽TRC1的底表面上形成点形状的第二沟槽TRC2。
在实施例中，第二沟槽TRC2可以沿着第一方向DR1和第二方向DR2以矩阵形式分布在第一沟槽TRC1的底表面上。然而，实施例不限于此。例如，在另一实施例中，第二沟槽TRC2可以不规则地分布在第一沟槽TRC1内部。
在实施例中，可以通过第二沟槽TRC2在第一沟槽TRC1中形成不平坦的表面。因此，可以改善发光元件LD的对准程度。
图20至图25分别是示出根据公开的实施例的像素PXL的平面图。例如，图20至图23分别示出了图5、图9、图16和图18的修改，图24和图25示出了对图5的不同修改。
参照图20至图23，沟槽TRC可以不包括第一沟槽TRC1，而可以仅包括第二沟槽TRC2。
参照图24和图25，上述实施例中公开的第二沟槽TRC2中的至少一些可以一体地连接以形成一个第二沟槽TRC2。例如，之字形的第二沟槽TRC2可以通过在相对于第一方向DR1和第二方向DR2中的至少一个的斜线方向上移动激光束的同时周期性地改变激光束的移动方向而形成。连续激光工艺可以是可能的，因此可以改善工艺效率。
在图24和图25的实施例中，可以选择性地形成第一沟槽TRC1。例如，沟槽TRC可以包括图24和图25中所示的第一沟槽TRC1和第二沟槽TRC2。在其他实施例中，沟槽TRC可以不包括第一沟槽TRC1，而可以仅包括第二沟槽TRC2。
如上所述，沟槽TRC的结构和/或形状可以根据实施例而改变。
尽管已经根据上述实施例详细描述了技术精神，但是应该注意的是，上述实施例是为了描述的目的而不是限制的目的。本领域技术人员可以理解的是，在实施例的技术精神的范围内，各种修改是可能的。
实施例的范围不限于在说明书的具体实施例中的详细描述，而是应该由权利要求限定。将理解的是，从权利要求的含义和范围及其等同概念所导出的所有改变或修改包括在该范围内。

Claims (20)

1.一种显示装置，所述显示装置包括设置在显示区域中的像素，所述像素包括：
第一电极和第二电极，彼此间隔开；
第一绝缘层，设置在所述第一电极和所述第二电极上，并且包括与所述第一电极和所述第二电极之间的区域对应的沟槽；
发光元件，设置在所述沟槽中，所述发光元件中的每个包括第一端部和第二端部；
第一接触电极，设置在所述发光元件中的每个的所述第一端部和所述第一电极上；以及
第二接触电极，设置在所述发光元件中的每个的所述第二端部和所述第二电极上，
其中，所述沟槽包括：第一沟槽，容纳所述发光元件；以及第二沟槽，设置在所述第一沟槽中。
2.根据权利要求1所述的显示装置，其中，所述第二沟槽设置在所述第一沟槽的底表面上，以在所述第一沟槽的所述底表面上形成不平坦的表面。
3.根据权利要求1所述的显示装置，其中，
所述第一电极、所述第一沟槽和所述第二电极在第一方向上顺序地设置，并且
所述第一电极、所述第一沟槽和所述第二电极中的每个在与所述第一方向相交的第二方向上延伸。
4.根据权利要求3所述的显示装置，其中，所述第一沟槽在所述第一方向上具有等于或大于所述发光元件中的每个的长度的宽度。
5.根据权利要求4所述的显示装置，其中，
所述第二沟槽中的每个在所述第一方向上延伸，并且
所述第二沟槽在所述第二方向上顺序地设置。
6.根据权利要求5所述的显示装置，其中，所述第二沟槽中的每个在所述第一方向上具有等于或大于所述发光元件中的每个的所述长度的长度。
7.根据权利要求6所述的显示装置，其中，
所述第二沟槽中的每个在所述第二方向上具有等于或小于所述发光元件中的每个的直径的宽度，并且
所述发光元件中的至少一个部分地插入所述第二沟槽中的至少一个中。
8.根据权利要求6所述的显示装置，其中，
所述第二沟槽中的每个在所述第二方向上具有等于或大于所述发光元件中的每个的直径的宽度，并且
所述发光元件中的至少一个容纳在所述第二沟槽中的至少一个中。
9.根据权利要求4所述的显示装置，其中，
所述第二沟槽中的每个在所述第二方向上延伸，并且
所述第二沟槽在所述第一方向上顺序地设置。
10.根据权利要求1所述的显示装置，其中，
所述第二沟槽中的每个具有点形状，并且
所述第二沟槽分散在所述第一沟槽的底表面上。
11.根据权利要求1所述的显示装置，其中，所述第二沟槽中的每个具有等于或小于所述发光元件中的每个的直径的深度。
12.根据权利要求1所述的显示装置，其中，
所述第一电极具有圆形形状或多边形形状，并且
所述第二电极和所述沟槽具有与所述第一电极同心的圆环形状或多边形环形状。
13.根据权利要求1所述的显示装置，其中，
所述第一接触电极使所述发光元件中的每个的所述第一端部电连接到所述第一电极，并且
所述第二接触电极使所述发光元件中的每个的所述第二端部电连接到所述第二电极。
14.根据权利要求1所述的显示装置，其中，所述像素还包括：
第一堤图案部分，设置在所述第一电极下方并且与所述第一电极的一个区域叠置；以及
第二堤图案部分，设置在所述第二电极下方并且与所述第二电极的一个区域叠置。
15.根据权利要求14所述的显示装置，其中，所述沟槽设置在所述第一堤图案部分与所述第二堤图案部分之间的区域中，并且不与所述第一堤图案部分和所述第二堤图案部分叠置。
16.一种像素，所述像素包括：
第一电极和第二电极，彼此间隔开；
第一绝缘层，设置在所述第一电极和所述第二电极上并且包括与所述第一电极和所述第二电极之间的区域对应的沟槽；
发光元件，设置在所述沟槽中，所述发光元件中的每个包括第一端部和第二端部；
第一接触电极，设置在所述发光元件中的每个的所述第一端部和所述第一电极上；以及
第二接触电极，设置在所述发光元件中的每个的所述第二端部和所述第二电极上，
其中，所述沟槽包括：第一沟槽，容纳所述发光元件；以及第二沟槽，设置在所述第一沟槽中。
17.根据权利要求16所述的像素，其中，所述第二沟槽设置在所述第一沟槽的底表面上，以在所述第一沟槽的所述底表面上形成不平坦的表面。
18.根据权利要求16所述的像素，其中，所述第二沟槽中的每个具有等于或小于所述发光元件中的每个的直径的深度。
19.根据权利要求16所述的像素，所述像素还包括：
第一堤图案部分，设置在所述第一电极下方并且与所述第一电极的一个区域叠置；以及
第二堤图案部分，设置在所述第二电极下方并且与所述第二电极的一个区域叠置。
20.根据权利要求19所述的像素，其中，所述沟槽设置在所述第一堤图案部分与所述第二堤图案部分之间的区域中，并且不与所述第一堤图案部分和所述第二堤图案部分叠置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220073323A (ko) * 2020-11-26 2022-06-03 엘지디스플레이 주식회사 표시 장치
KR20240065647A (ko) * 2022-11-04 2024-05-14 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5060740U (zh) 1973-10-02 1975-06-04
KR100634755B1 (ko) 1999-08-25 2006-10-16 삼성전자주식회사 액정표시장치용 배향패턴 형성장치 및 이를 이용한 배향패턴형성방법
KR100662789B1 (ko) 2004-12-28 2007-01-02 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
KR20070063172A (ko) 2005-12-14 2007-06-19 삼성전자주식회사 액정 표시 장치 및 그 제조 방법
JP5060740B2 (ja) 2006-05-26 2012-10-31 シャープ株式会社 集積回路装置およびその製造方法、ならびに表示装置
KR101609376B1 (ko) 2008-12-19 2016-04-21 엘지디스플레이 주식회사 듀얼플레이트 방식의 유기전계 발광소자 및 그 제조방법
JP2013004792A (ja) 2011-06-17 2013-01-07 Sharp Corp 発光装置および自発光ディスプレイ装置、並びに、上記発光装置を備えた照明装置およびバックライト
US9773761B2 (en) 2013-07-09 2017-09-26 Psi Co., Ltd Ultra-small LED electrode assembly and method for manufacturing same
KR102605335B1 (ko) * 2018-06-27 2023-11-27 삼성디스플레이 주식회사 발광 표시 장치 및 그의 제조 방법
KR102557981B1 (ko) 2018-08-20 2023-07-24 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
US11088198B2 (en) 2018-10-08 2021-08-10 Samsung Display Co., Ltd. Display device and manufacturing method of display device
KR102535276B1 (ko) 2018-12-20 2023-05-23 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR102580167B1 (ko) 2019-01-09 2023-09-21 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

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