CN116195061A - 显示装置 - Google Patents

显示装置 Download PDF

Info

Publication number
CN116195061A
CN116195061A CN202180064653.4A CN202180064653A CN116195061A CN 116195061 A CN116195061 A CN 116195061A CN 202180064653 A CN202180064653 A CN 202180064653A CN 116195061 A CN116195061 A CN 116195061A
Authority
CN
China
Prior art keywords
electrode
pixel
light emitting
bank pattern
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180064653.4A
Other languages
English (en)
Inventor
朴鲁卿
金璟陪
禹珉圭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of CN116195061A publication Critical patent/CN116195061A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

根据本发明的一个实施例的显示装置包括：像素，布置在显示区域中并且包括在第一方向上彼此邻近的第一像素和第二像素；以及第一一体化堤图案，布置在第一像素与第二像素之间。像素中的每个包括：第一电极和第二电极，在发光区域中沿着第一方向彼此间隔开，并且在第二方向上延伸；第一堤图案部，与第一电极叠置；以及第二堤图案部，与第二电极叠置。第一一体化堤图案包括布置在第一像素中的第二堤图案部、布置在第二像素中的第一堤图案部以及在第一像素与第二像素之间的边界区域中沿着第二方向延伸的突起部。

Description

显示装置
技术领域
本发明的实施例涉及一种显示装置。
背景技术
最近，对信息显示的兴趣正在增加。因此，对显示装置的研究和开发正在不断进行。
发明内容
技术问题
本发明已经致力于提供一种可以防止像素电极的短路缺陷的显示装置。
技术方案
本发明的实施例提供了一种显示装置，该显示装置可以包括：像素，设置在显示区域中，并且可以包括可以在第一方向上彼此相邻的第一像素和第二像素；以及第一一体化堤图案，设置在第一像素与第二像素之间。每个像素可以包括：第一电极和第二电极，在发光区域中沿着第一方向彼此间隔开，并且在第二方向上延伸；第一堤图案部，与第一电极叠置；以及第二堤图案部，与第二电极叠置。第一一体化堤图案可以包括：设置在第一像素处的第二堤图案部和设置在第二像素处的第一堤图案部以及在第一像素与第二像素之间的边界区域中在第二方向上延伸的突起。
第一方向可以是显示区域的行方向，并且第二方向可以是显示区域的列方向。
第一一体化堤图案的上端和下端处的端部可以分别在前一像素行和下一像素行的方向上突出。
第一一体化堤图案与前一像素行的第一一体化堤图案和下一像素行的第一一体化堤图案中的至少一个可以彼此成一体。
突起可以包括至少一个拐角部。
突起可以包括第一区域和第二区域，第一区域和第二区域可以沿着第二方向连续地设置并且分别具有沿着第一方向的第一宽度和第二宽度，并且第一宽度和第二宽度可以彼此不同。
突起还可以包括第三区域，第三区域接触第二区域并且具有与第二宽度不同的第三宽度。
突起可以具有可以在至少一个区域中变化的宽度。
突起可以具有均匀的宽度。
在平面图中，突起可以设置在第一像素的第二电极与第二像素的第一电极之间的区域中。
本发明的另一实施例提供了一种显示装置，该显示装置可以包括：像素，设置在显示区域中，并且可以包括在第一方向上彼此相邻的第一像素和第二像素；以及第一一体化堤图案，设置在第一像素与第二像素之间。像素中的每个可以包括：第一电极和第二电极，可以在发光区域中沿着第一方向彼此间隔开，并且在第二方向上延伸；第三电极，设置在第一电极与第二电极之间；第一堤图案部，与第一电极叠置；第二堤图案部，与第二电极叠置；以及第三堤图案部，与第三电极叠置。第一一体化堤图案可以包括设置在第一像素处的第二堤图案部、设置在第二像素处的第一堤图案部以及在第一像素与第二像素之间的边界区域中在第二方向上延伸的突起。
像素还可以包括在第二方向上与第一像素相邻的第三像素；并且第一像素的第一电极、第二电极和第三电极与第三像素的第一电极、第二电极和第三电极可以在第一像素与第三像素之间的分离区域中彼此断开。
显示装置还可以包括第二一体化堤图案，第二一体化堤图案可以包括第一像素的第三堤图案部和第三像素的第三堤图案部，其中，第二一体化堤图案可以在发光区域中具有第一宽度，并且在分离区域中具有大于第一宽度的第二宽度。
第二一体化堤图案可以在分离区域中与第一像素和第三像素的第三电极的端部完全叠置。
像素中的每个还可以包括设置在第二电极与第三电极之间的第四电极，并且第二一体化堤图案可以在分离区域中与第一像素和第三像素的第三电极和第四电极的端部完全叠置。
第一像素和第三像素的第三电极和第四电极的端部可以在分离区域中设置在第二一体化堤图案的上表面上。
第二一体化堤图案可以在显示区域中沿着第二方向延伸，并且与沿着第二方向设置在同一像素列中的像素的第三电极和第四电极叠置。
第二一体化堤图案可以在设置于同一像素列中的像素中的每个的发光区域中与第三电极和第四电极部分地叠置，并且可以在沿着第二方向的两个相邻像素之间的分离区域中与两个相邻像素的第三电极和第四电极的端部完全叠置。
第二一体化堤图案可以在发光区域与分离区域之间的区域中具有小于第一宽度的第三宽度。
第二一体化堤图案可以在具有第三宽度的区域中不与第四电极叠置。
第一像素的第三堤图案部和第三像素的第三堤图案部可以在分离区域中彼此间隔开，并且第一像素的第三堤图案部和第三像素的第三堤图案部中的每个可以在发光区域中具有第一宽度，并且在分离区域中具有大于第一宽度的第二宽度。
第一像素的第三堤图案部和第三像素的第三堤图案部中的每个可以在发光区域与分离区域之间的区域中具有小于第一宽度的第三宽度。
本发明的另一实施例提供了一种显示装置，该显示装置可以包括设置在显示区域中的像素。像素中的每个可以包括：第一电极和第二电极，在发光区域中沿着第一方向彼此间隔开，并且在第二方向上延伸；第三电极，设置在第一电极与第二电极之间并且沿着第二方向延伸；第一堤图案部，与第一电极叠置；第二堤图案部，与第二电极叠置；以及第三堤图案部，设置在第一堤图案部与第二堤图案部之间并且与第三电极叠置。第三堤图案部可以在发光区域中具有第一宽度，并且在沿第二方向的相邻像素之间的分离区域中具有大于第一宽度的第二宽度。
第三堤图案部与设置在沿第二方向的至少一个相邻像素中的第三堤图案部彼此成一体以形成一体化堤图案。
沿着第二方向设置在显示区域的每个像素列中的像素的第三堤图案部可以彼此成一体以形成各自的一体化堤图案，并且一体化堤图案可以在沿第二方向的相邻像素之间的分离区域中沿着第一方向延伸。
在第二方向上的相邻像素的第一电极、第二电极和第三电极可以在分离区域中断开以彼此分离。
一体化堤图案可以在分离区域中与每个像素列的第三电极的端部完全叠置。
像素中的每个还可以包括设置在第二电极与第三电极之间的第四电极，并且一体化堤图案可以在分离区域中与每个像素列的第三电极和第四电极的端部完全叠置。
每个像素列的第三电极和第四电极的端部可以在分离区域中设置在一体化堤图案的上表面上。
一体化堤图案可以在每个像素列的发光区域中与第三电极和第四电极部分地叠置，并且可以在分离区域中与第三电极和第四电极的端部完全叠置。
第三堤图案部可以在发光区域与分离区域之间的区域中具有小于第一宽度的第三宽度。
像素中的每个还可以包括设置在第二电极与第三电极之间的第四电极。第三堤图案部可以在发光区域中与第三电极和第四电极部分地叠置，可以在分离区域中与第三电极和第四电极中的每个的端部完全叠置，可以在具有第三宽度的区域中与第三电极至少部分地叠置，并且可以不与第四电极叠置。
像素中的每个在发光区域与分离区域之间的区域中可以包括形成在第四电极处的至少一个接触部，并且第三堤图案部可以不与至少一个接触部叠置。
像素可以包括可以在第一方向上顺序地设置的第一像素和第二像素，并且第一像素的第二堤图案部和第二像素的第一堤图案部可以彼此成一体，并且可以在第一像素和第二像素的边界区域中在第二方向上突出。
本发明的另一实施例提供了一种显示装置，该显示装置可以包括沿着第一方向和第二方向设置在显示区域中的像素。像素中的每个可以包括：第一电极和第二电极，可以在发光区域中沿着第一方向彼此间隔开，并且在第二方向上延伸；第三电极，设置在第一电极与第二电极之间并且沿着第二方向延伸；第一堤图案部，与第一电极叠置；第二堤图案部，与第二电极叠置；以及一体化堤图案，可以设置在第一堤图案部与第二堤图案部之间以与第三电极叠置，一体化堤图案在每个发光区域中沿着第二方向延伸。一体化堤图案可以在沿着第二方向的两个相邻像素之间的第一分离区域中具有延伸为与两个相邻像素中的至少一个的第三电极的端部完全叠置的宽度。
一体化堤图案可以在发光区域中具有第一宽度，并且在第一分离区域中具有大于第一宽度的第二宽度。
在每个发光区域与第一分离区域之间的非发光区域中，一体化堤图案可以具有小于第一宽度和第二宽度中的每个的第三宽度。
像素中的每个还可以包括设置在第二电极与第三电极之间的第四电极。一体化堤图案可以在每个发光区域中与第三电极和第四电极部分地叠置，并且可以在第一分离区域中沿着第二方向与两个相邻像素的第三电极和第四电极的相应的端部完全叠置。
像素中的每个还可以包括设置在第一电极、第二电极和第三电极之间的发光元件。
每个发光区域可以包括沿着第二方向彼此间隔开的第一发光区域和第二发光区域。像素中的每个还可以包括设置在第一发光区域与第二发光区域之间的第二分离区域。
一体化堤图案可以从第一发光区域通过第二分离区域延伸到第二发光区域，可以在第一发光区域和第二发光区域中具有第一宽度，并且可以在第一分离区域中具有大于第一宽度的第二宽度。
一体化堤图案可以在第一发光区域和第二发光区域周围的非发光区域中以及在第二分离区域中具有小于第一宽度和第二宽度中的每个的第三宽度。
一体化堤图案可以在第一发光区域和第二发光区域周围的非发光区域中具有小于第一宽度和第二宽度中的每个的第三宽度，并且在第二分离区域中具有第二宽度。
第一发光区域可以包括：第一电极、第二电极和第三电极；以及第四电极，设置在第二电极与第三电极之间，并且沿着第二方向延伸。第二发光区域可以包括：第五电极和第六电极，沿着第一方向彼此间隔开并且沿着第二方向延伸；以及第七电极和第八电极，在第五电极与第六电极之间沿着第一方向彼此间隔开，并且沿着第二方向延伸。
一体化堤图案可以从第一发光区域通过第二分离区域延伸到第二发光区域，并且可以与第三电极、第四电极、第七电极和第八电极叠置。
一体化堤图案可以在第一发光区域中与第三电极和第四电极部分地叠置，可以在第二发光区域中与第七电极和第八电极部分地叠置，并且可以在第一分离区域中与第七电极和第八电极中的每个的端部完全叠置。
一体化堤图案可以在第二分离区域中与第三电极、第四电极、第七电极和第八电极中的每个的端部完全叠置。
像素中的每个可以包括：第三堤图案部，与第五电极叠置；第四堤图案部，与第六电极叠置；至少一个第一发光元件，设置在第一电极与第三电极之间；至少一个第二发光元件，设置在第五电极与第七电极之间，并且电连接到至少一个第一发光元件的端部；至少一个第三发光元件，设置在第六电极与第八电极之间，并且电连接到至少一个第二发光元件的端部；以及至少一个第四发光元件，设置在第二电极与第四电极之间，并且电连接到至少一个第三发光元件的端部。
其他实施例的特殊性包括在详细描述和附图中。
有益效果
根据本发明的实施例，能够防止在设置于堤图案部的上部上的像素电极之间沿着堤图案部的外周出现短路缺陷。因此，能够确保像素电极的电稳定性并改善显示装置的成品率。
本发明的实施例的效果不受以上示出的内容的限制，更多的各种效果包括在本说明书中。
附图说明
图1示出了根据本发明的实施例的显示装置的透视图。
图2a和图2b分别示出了根据本发明的实施例的显示装置的剖视图。
图3a和图3b分别示出了根据本发明的实施例的显示面板构造的剖视图。
图4a示出了根据本发明的实施例的发光元件的透视图。
图4b至图4d分别示出了根据本发明的实施例的发光元件的剖视图。
图5示出了根据本发明的实施例的显示面板的平面图。
图6a和图6b分别示出了根据本发明的实施例的像素的电路图。
图7和图8分别示出了根据本发明的实施例的像素和包括像素的显示区域的平面图。
图9a和图9b分别示出了根据本发明的实施例的像素的剖视图。
图9c示出了根据本发明的实施例的分离区域的剖视图。
图10至图24分别示出了根据本发明的实施例的像素和包括像素的显示区域的平面图。
图25a至图25c示出了根据本发明的实施例的包括像素的显示面板的制造方法的平面图。
图26和图27分别示出了根据本发明的实施例的像素和包括像素的显示区域的平面图。
具体实施方式
由于本发明可以进行各种修改并且具有各种形式，因此下面将详细地说明并描述实施例。在下面的描述中，除非上下文清楚地指出仅单数，否则单数形式将包括复数形式。
然而，本发明不限于在下文中公开的实施例，并且可以以各种形式实现。另外，下面公开的每个实施例可以单独实现，或者可以与至少一个另一实施例组合实现。
为了清楚地说明本发明，可以省略附图中与本发明的特征不直接相关的一些元件。另外，附图中的一些元件可以以稍微夸大的尺寸、比率等示出。对于整个附图中相同或相似的元件，即使它们在不同的附图中显示，也尽可能地给出相同的附图标记和标号，并且将省略重复的描述。
图1示出了根据本发明的实施例的显示装置DD的透视图。图2a和图2b分别示出了根据本发明的实施例的显示装置DD的剖视图。图3a和图3b分别示出了根据本发明的实施例的显示面板DP构造的剖视图。
首先，参照图1，显示装置DD可以包括显示区域DA和非显示区域NA(也称为“边框区域”)。显示区域DA可以是通过包括像素来显示图像的区域。非显示区域NA可以是除显示区域DA之外的区域，并且在非显示区域NA中可以不显示图像。
显示区域DA可以具有各种形状，并且可以包括像素。例如，显示区域DA可以具有包括矩形形状、圆形形状或椭圆形的各种形状，并且像素可以布置在显示区域DA中。
显示区域DA可以形成在显示装置DD的至少一个表面上。例如，显示区域DA可以形成在显示装置DD的前表面上，并且可以另外形成在显示装置DD的侧表面和/或后表面上。
非显示区域NA可以设置为与显示区域DA相邻(例如，在显示区域DA周围)，以围绕显示区域DA的至少一个区域。非显示区域NA可以包括连接到显示区域DA的像素的布线、垫(pad，或称为“焊盘”)和/或驱动电路。
显示装置DD可以以各种形状设置。例如，显示装置DD可以设置为矩形板形状，但是不限于此。例如，显示装置DD可以具有诸如圆形或椭圆形的形状。在图1中，示出了包括成角度的拐角的显示装置DD，但是本发明不限于此。例如，显示装置DD可以包括弯曲线型拐角。
为了方便起见，图1示出了显示装置DD具有包括一对短边和一对长边的矩形形状的板形状，其中，短边的延伸方向被称为第一方向DR1，长边的延伸方向被称为第二方向DR2，与长边的延伸方向和短边的延伸方向垂直的方向(例如，显示装置DD的厚度或高度方向)被称为第三方向DR3。然而，这可以根据显示装置DD的形状而改变。
显示装置DD可以具有柔性以能够在至少一个区域中变形，或者可以不是柔性的，使得在显示装置DD的整个区域中不出现实质变形。例如，显示装置DD可以是柔性显示装置或刚性显示装置。当显示装置DD在至少一个区域中是柔性的时，显示装置DD可以在具有柔性的部分中变形为折叠的、弯曲的或卷曲的形式。
参照图2a，显示装置DD可以包括显示面板DP和可以设置在显示面板DP上方的窗WD。在实施例中，窗WD和显示面板DP可以彼此一体地制造。例如，窗WD可以直接形成在显示面板DP的表面上。在另一实施例中，在可以将窗WD与显示面板DP分开制造之后，窗WD可以通过光学透明粘合构件OCA与显示面板DP组合。
显示面板DP可以包括用于显示图像的像素，并且可以是各种类型和/或结构的显示面板。在实施例中，显示面板DP可以是设置有包括纳米级或微米级的超小无机发光二极管的像素的自发光显示面板，但是不限于此。
窗WD可以设置在显示面板DP上以保护显示面板DP免受外部冲击，并且可以向用户提供输入表面和/或显示表面。窗WD可以由包括玻璃或塑料的各种材料制成，并且可以在至少一个区域中是柔性的，或者可以在其整个区域中不是柔性的。
参照图2b，显示装置DD还可以包括触摸传感器TS。显示装置DD可以包括各种类型和/或形状的其他传感器(例如，指纹传感器、压力传感器、温度传感器等)和/或输入感测装置。
触摸传感器TS可以设置在显示面板DP的至少一个表面上，以检测通过用户的触摸输入。例如，触摸传感器TS可以设置在显示面板DP的前表面(其上可以显示图像的上表面)上以便设置在显示面板DP与窗WD之间，但是不限于此。
在实施例中，触摸传感器TS和显示面板DP可以彼此一体地制造。例如，用于构造触摸传感器TS的传感器电极和/或传感器元件可以直接形成在显示面板DP的至少一个表面上。
在另一实施例中，可以将触摸传感器TS与显示面板DP分开制造，然后可以将触摸传感器TS设置在显示面板DP周围。例如，触摸传感器TS可以设置在显示面板DP的至少一个表面上和/或附着到显示面板DP的至少一个表面。
参照图3a，显示面板DP可以包括基体层BSL以及顺序地设置在基体层BSL的一个表面上的像素电路层PCL、显示元件层DPL和封装层ENC。然而，显示面板DP的结构可以根据实施例进行各种改变。
例如，当显示面板DP为无源显示面板时，可以省略像素电路层PCL。在这种情况下，用于驱动像素的布线可以设置在显示元件层DPL下方，或者布线可以直接连接到显示元件层DPL和/或形成在显示元件层DPL中。
基体层BSL可以是刚性或柔性基底(或膜)。在实施例中，当基体层BSL是刚性基底时，基体层BSL可以是玻璃基底、石英基底、玻璃陶瓷基底和结晶玻璃基底中的一种。在另一实施例中，当基体层BSL是柔性基底时，基体层BSL可以是包括聚合物有机材料的膜基底和塑料基底中的一种。基体层BSL可以包括玻璃纤维增强塑料(FRP)。
像素电路层PCL可以设置在基体层BSL的一个表面上。像素电路层PCL可以包括用于构成每个像素的像素电路的电路元件和连接到电路元件的各种布线。例如，像素电路层PCL可以包括构成每个像素的像素电路的晶体管和存储电容器以及连接到每个像素电路的栅极线、数据线和电力线。在一些实施例中，栅极线可以至少包括扫描线，并且还可以可选地包括其他类型的控制线。像素电路层PCL还可以包括包含覆盖电路元件和/或布线的钝化层的至少一个绝缘层。
显示元件层DPL可以设置在像素电路层PCL上。显示元件层DPL可以包括构成每个像素的光源的发光元件。在实施例中，发光元件可以是无机发光二极管(例如，具有纳米级或微米级尺寸的超小无机发光二极管)，但是不限于此。
封装层ENC可以设置在显示元件层DPL上。封装层ENC可以为封装基底(或上基底)或者单层或多层的封装层(例如，薄膜封装层)。封装层ENC可以通过防止外部空气和湿气渗透到显示元件层DPL和像素电路层PCL中来保护像素。
当封装层ENC为封装基底时，封装基底可以通过密封材料等与基体层BSL组合。例如，封装基底可以通过密封材料附着到基体层BSL的设置有像素的一侧。
当封装层ENC是单层或多层的封装层时，其可以包括至少一个无机膜和/或有机膜。在实施例中，当封装层ENC是多层封装层(例如，多层薄膜封装层)时，多层封装层可以包括无机膜和/或有机膜。例如，封装层ENC可以具有其中无机膜、有机膜和无机膜顺序地堆叠的多层结构。
参照图3b，显示面板DP还可以包括用于转换从显示元件层DPL发射的光的光转换层LCL。例如，当显示面板DP在显示元件层DPL的向上方向(例如，第三方向DR3)上发射光以在显示面板DP的前面显示图像时，光转换层LCL可以设置在显示元件层DPL上。例如，光转换层LCL可以设置在显示元件层DPL与封装层ENC之间。
光转换层LCL可以包括滤色器，因此显示元件层DPL的每个像素区域中产生的光可以被转换，滤色器包含与每个像素PXL的颜色对应的颜色的滤色器材料和/或与该颜色对应的颜色转换颗粒(例如，量子点)。例如，光转换层LCL可以选择性地透射在显示元件层DPL中产生的光之中的特定波段的光，并且/或者可以转换在显示元件层DPL中产生的光的波段。
图4a示出了根据本发明的实施例的发光元件LD的透视图。图4b至图4d分别示出了根据本发明的实施例的发光元件LD的剖视图。例如，图4b至图4d示出了与图4a的发光元件LD的构造不同的构造的实施例。图4a至图4d示出了圆柱形形状的棒状发光元件LD，但是根据本发明的发光元件LD的类型和/或形状不限于此。
参照图4a至图4d，发光元件LD可以包括第一半导体层SCL1和第二半导体层SCL2以及置于第一半导体层SCL1与第二半导体层SCL2之间的活性层ACT。例如，发光元件LD可以包括沿着长度L方向顺序地堆叠的第一半导体层SCL1、活性层ACT和第二半导体层SCL2。
发光元件LD可以设置为具有沿着一方向延伸的棒形状。当发光元件LD的延伸方向是长度L方向时，发光元件LD可以具有沿着长度L方向的第一端部EP1和第二端部EP2。
第一半导体层SCL1和第二半导体层SCL2中的一个可以设置在发光元件LD的第一端部EP1上。第一半导体层SCL1和第二半导体层SCL2中的剩余一个可以设置在发光元件LD的第二端部EP2上。例如，第二半导体层SCL2和第一半导体层SCL1可以分别设置在发光元件LD的第一端部EP1和第二端部EP2上。
在一些实施例中，发光元件LD可以是通过蚀刻方法等以棒形状制造的棒状发光二极管。在本说明书中，“棒形状”指在长度L方向上可以是长的(例如，具有大于1的纵横比的)棒状形状或条状形状(诸如圆柱体或多棱柱体)，但是其剖面的形状不受特别地限制。例如，发光元件LD的长度L可以大于其直径D(或其横向剖面的宽度)。
发光元件LD可以具有小至纳米级或微米级的尺寸。例如，发光元件LD可以具有在纳米级至微米级的范围内的直径D(或宽度)和/或长度L。然而，本发明中的发光元件LD的尺寸不限于此。例如，发光元件LD的尺寸可以根据使用发光装置的各种装置(例如，显示装置DD)的设计条件来改变，发光装置使用发光元件LD作为光源。
第一半导体层SCL1可以是第一导电半导体层。例如，第一半导体层SCL1可以包括N型半导体层。例如，第一半导体层SCL1可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种的半导体材料，并且可以包括掺杂有第一导电掺杂剂(诸如Si、Ge、Sn等或其组合)的N型半导体层。第一半导体层SCL1可以由各种材料形成。
活性层ACT可以设置在第一半导体层SCL1上，并且可以形成为具有单量子阱结构或多量子阱结构。活性层ACT的位置可以根据发光元件LD的类型和/或结构而改变。活性层ACT可以发射具有400nm至900nm的波长的光，并且可以具有双异质结构。在一些实施例中，可以使用诸如AlGaN和AlInGaN的材料来形成活性层ACT，另外，各种材料可以形成活性层ACT。
第二半导体层SCL2设置在活性层ACT上，并且可以包括与第一半导体层SCL1的类型不同的类型的半导体层。例如，第二半导体层SCL2可以包括P型半导体层。例如，第二半导体层SCL2可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料，并且可以包括掺杂有第二导电掺杂剂(诸如Mg)的P型半导体层。另外，第二半导体层SCL2可以由各种材料形成。
在实施例中，第一半导体层SCL1和第二半导体层SCL2可以在发光元件LD的长度L方向上具有不同的长度(或厚度)。例如，沿着发光元件LD的长度L方向，第一半导体层SCL1可以具有比第二半导体层SCL2的长度长的长度(或者比第二半导体层SCL2的厚度厚的厚度)。因此，发光元件LD的活性层ACT可以设置为距第二端部EP2更靠近第一端部EP1。
当阈值电压或更大的电压施加到发光元件LD的相应的端部时，发光元件LD在电子-空穴对在活性层ACT中结合的同时发射光。通过使用该原理经由控制发光元件LD的光发射，除了显示装置DD的像素之外，发光元件LD还可以用作各种发光装置的光源。
在实施例中，除了第一半导体层SCL1、活性层ACT、第二半导体层SCL2和/或围绕它们的绝缘膜INF之外，发光元件LD还可以包括附加构成元件。例如，发光元件LD可以另外包括设置在第一半导体层SCL1、活性层ACT和/或第二半导体层SCL2的一个端侧面上的磷光体层、活性层、半导体层和/或电极层中的一个或更多个。
例如，如图4c中所示，发光元件LD还可以包括设置在第二半导体层SCL2的一个端侧面处的电极层ETL1。在这种情况下，电极层ETL1可以设置在发光元件LD的第一端部EP1处。
另外，如图4d中所示，发光元件LD还可以包括设置在第一半导体层SCL1的一个端侧面处的另一电极层ETL2。例如，电极层ETL1和ETL2可以设置在发光元件LD的第一端部EP1和第二端部EP2处。
电极层ETL1和ETL2可以是欧姆接触电极，但是不限于此。例如，电极层ETL1和ETL2可以是肖特基接触电极。
电极层ETL1和ETL2可以包括金属或导电氧化物。例如，电极层ETL1和ETL2可以通过单独使用或混合铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)、其氧化物或其合金以及氧化铟锡(ITO)来形成。包括在相应的电极层ETL1和ETL2中的材料可以彼此相同或不同。
电极层ETL1和ETL2可以是基本上透明或半透明的。因此，由发光元件LD产生的光可以穿过电极层ETL1和ETL2，并且可以发射到发光元件LD的外部。在另一实施例中，当由发光元件LD产生的光不透射通过电极层ETL1和ETL2而是通过除发光元件LD的相应的端部之外的区域发射到发光元件LD的外部时，电极层ETL1和ETL2可以是不透明的。
在实施例中，发光元件LD还可以包括设置在其表面上的绝缘膜INF。绝缘膜INF可以形成在发光元件LD的表面上，以便至少围绕活性层ACT的外周表面，并且还可以围绕第一半导体层SCL1和第二半导体层SCL2的一个区域。
当发光元件LD包括电极层ETL1和ETL2时，绝缘膜INF可以至少部分地或可以不覆盖电极层ETL1和ETL2的外周表面。例如，绝缘膜INF可以选择性地形成在电极层ETL1和ETL2的表面上。
绝缘膜INF可以使发光元件LD的在发光元件LD的长度L方向上的相应的端部暴露。例如，绝缘膜INF在发光元件LD的第一端部EP1和第二端部EP2处使第一半导体层SCL1和第二半导体层SCL2以及电极层ETL1和ETL2中的至少一个暴露。在另一实施例中，绝缘膜INF可以不设置在发光元件LD上。
在绝缘膜INF设置为覆盖发光元件LD的表面(特别地，活性层ACT的外周表面)的情况下，能够防止活性层ACT与未示出的至少一个电极(例如，稍后将描述的像素电极和/或接触电极)短路而出现短路缺陷。因此，可以确保发光元件LD的电稳定性。在描述本发明的实施例时，术语“连接(或结合)”可以全面地表示物理连接(或结合)和/或电连接(或结合)。另外，这可以基本上表示直接或间接连接(或结合)以及一体的或非一体的连接(或结合)。
绝缘膜INF可以包括透明绝缘材料。例如，绝缘膜INF可以包括SiO2或氧化硅(SiOx)、Si3N4或氮化硅(SiNx)、Al2O3或氧化铝(AlxOy)以及TiO2或氧化钛(TixOy)中的至少一种绝缘材料，但是不限于此。
在绝缘膜INF设置在发光元件LD的表面上的情况下，能够使发光元件LD的表面缺陷最少化。因此，能够改善发光元件LD的寿命和效率。
在本发明的实施例中，发光元件LD可以通过表面处理工艺来制造。例如，绝缘膜INF本身可以使用疏水性材料形成为疏水性膜，或者由疏水性材料制成的疏水性膜可以另外形成在绝缘膜INF上。因此，在多个发光元件LD与流体溶液(或溶剂)混合并且供应到每个发光区域的情况下，发光元件LD不会在流体溶液中不均匀地聚集，而是它们可以均匀地分散在其中。
包括发光元件LD的发光装置可以用于需要光源的包括显示装置DD的各种类型的装置中。例如，多个发光元件LD可以设置在显示面板DP的每个像素中，并且发光元件LD可以用作每个像素的光源。然而，发光元件LD的应用领域不限于上述示例。例如，发光元件LD可以用于需要光源的其他类型的装置(诸如照明装置)中。
图5示出了根据本发明的实施例的显示面板DP的平面图。在一些实施例中，图5的显示面板DP可以使用图4a至图4d的实施例中描述的发光元件LD作为用于每个像素的光源。例如，显示面板DP的每个像素PXL可以包括至少一个发光元件LD。
为了方便起见，图5简要示出了显示面板DP基于显示区域DA的结构。然而，在一些实施例中，未示出的至少一个驱动电路部、布线和/或垫还可以设置在显示面板DP中。
参照图5，显示面板DP可以包括基体层BSL和设置在基体层BSL上的像素PXL。
显示面板DP和用于形成显示面板的基体层BSL包括用于显示图像的显示区域DA和除显示区域DA之外的非显示区域NA。显示区域DA可以构成其中显示图像的屏幕，非显示区域NA可以是除了显示区域DA之外的剩余区域。
像素PXL可以在基体层BSL上设置在显示区域DA中。例如，显示区域DA可以包括其中设置有相应的像素PXL的多个像素区域。非显示区域NA可以设置在显示区域DA周围，并且连接到显示区域DA的像素PXL的各种布线和垫以及/或者嵌入式电路可以设置在非显示区域NA中。
在一些实施例中，发射不同颜色的光的至少两种类型的像素PXL可以设置在显示区域DA中。另外，由彼此相邻设置的不同颜色的像素PXL构成的每个像素单元可以显示各种颜色。
在实施例中，每个像素PXL可以被设定为一种颜色的像素，并且可以包括产生该颜色的光的发光元件LD。在另一实施例中，像素PXL中的至少一些可以包括产生第一颜色的光的发光元件LD，并且用于将第一颜色的光转换为第二颜色的光的光转换层LCL可以设置在像素PXL的上部处。因此，第二颜色的光可以通过使用像素PXL中的至少一些来产生。
像素PXL可以包括由控制信号(例如，扫描信号和数据信号)和/或电源(例如，第一电源和第二电源)驱动的至少一个光源。在实施例中，光源可以包括根据图4a至图4d的实施例的至少一个发光元件LD，例如，具有小至纳米级至微米级的尺寸的至少一个棒状发光元件LD。各种类型的发光元件可以用作像素PXL的光源。例如，在另一实施例中，用于每个像素PXL的光源可以通过使用具有核-壳结构的发光元件来构成。
像素PXL可以具有根据下面将描述的实施例中的至少一个实施例的结构。例如，每个像素PXL可以具有应用稍后将描述的实施例中的一个实施例的结构，或者可以具有组合应用至少两个实施例的结构。
在实施例中，像素PXL可以被构造为有源像素，但是不限于此。例如，像素PXL可以被构造为各种结构和/或驱动方法的无源或有源发光显示装置的像素。
图6a和图6b分别示出了根据本发明的实施例的像素PXL的电路图。例如，图6a和图6b示出了可以应用于有源显示装置的像素PXL的实施例，并且关于发光单元EMU的结构示出了彼此不同的实施例。
在一些实施例中，图6a和图6b中所示的每个像素PXL可以是设置在图5的显示区域DA中的像素PXL中的一个。另外，在实施例中，设置在显示区域DA中的像素PXL可以具有基本上相同或相似的结构。
参照图6a和图6b，像素PXL包括用于产生具有与数据信号对应的亮度的光的发光单元EMU。像素PXL还可以包括用于驱动发光单元EMU的像素电路PXC。
像素电路PXC可以连接在第一电源VDD与发光单元EMU之间。像素电路PXC可以连接到像素PXL的扫描线SL和数据线DL，以响应于从扫描线SL和数据线DL供应的扫描信号和数据信号来控制发光单元EMU的操作。像素电路PXC还可以选择性地连接到感测信号线SSL和感测线SENL。
像素电路PXC可以包括至少一个晶体管和电容器。例如，像素电路PXC可以包括第一晶体管M1、第二晶体管M2、第三晶体管M3和存储电容器Cst。
第一晶体管M1可以连接在第一电源VDD与发光单元EMU的第一电极ELT1(或第1-1电极ELT1-1)之间。另外，第一晶体管M1的栅电极可以连接到第一节点N1。第一晶体管M1响应于第一节点N1的电压来控制供应到发光单元EMU的驱动电流。例如，第一晶体管M1可以是控制像素PXL的驱动电流的驱动晶体管。
在实施例中，第一晶体管M1可以包括背栅电极BGE。第一晶体管M1的栅电极和背栅电极BGE可以彼此叠置，且绝缘层置于第一晶体管M1的栅电极与背栅电极BGE之间。
第二晶体管M2可以连接在数据线DL与第一节点N1之间。第二晶体管M2的栅电极可以连接到扫描线SL。当栅极导通电压(例如，高电平电压)的扫描信号从扫描线SL供应时，第二晶体管M2导通，以将数据线DL和第一节点N1电连接。
对于每个帧时段，对应的帧的数据信号供应到数据线DL，并且数据信号可以在其中可以供应栅极导通电压的扫描信号的时段期间通过导通的第二晶体管M2传输到第一节点N1。例如，第二晶体管M2可以是用于将每个数据信号传输到像素PXL的内部的开关晶体管。
存储电容器Cst的一个电极可以连接到第一节点N1，存储电容器Cst的另一电极可以连接到第一晶体管M1的第二电极。在每个帧时段期间，存储电容器Cst充有与供应到第一节点N1的数据信号对应的电压。
第三晶体管M3可以连接在第一晶体管M1的第二电极与感测线SENL之间。第三晶体管M3的栅电极连接到感测信号线SSL。第三晶体管M3可以根据在感测时段期间供应到感测信号线SSL的感测信号将施加到第一晶体管M1的第二电极的电压传输到感测线SENL。通过感测线SENL传输的电压可以提供到外部电路(例如，时序控制器)，并且外部电路可以基于供应的电压来检测每个像素PXL的特性信息(例如，第一晶体管M1的阈值电压)。检测到的特性信息可以用于转换图像数据，使得可以补偿像素PXL之间的特性偏差。
同时，图6a和图6b将包括在像素电路PXC中的晶体管(例如，第一晶体管M1、第二晶体管M2和第三晶体管M3中的全部)示出为N型晶体管，但是本发明不限于此。例如，第一晶体管M1、第二晶体管M2和第三晶体管M3中的至少一个可以改变为P型晶体管。
像素PXL的结构和驱动方法可以进行各种改变。例如，像素电路PXC可以被构造为具有除了图6a和图6b中所示的实施例的结构和/或驱动方法之外的各种结构和/或驱动方法的像素电路。
例如，像素电路PXC可以不包括第三晶体管M3。像素电路PXC还可以包括其他电路元件，诸如用于补偿第一晶体管M1的阈值电压的补偿晶体管、用于使发光单元EMU的第一节点N1和/或第一电极ELT1(或第1-1电极ELT1-1)的电压初始化的初始化晶体管、用于控制其中驱动电流供应到发光单元EMU的时段的光发射控制晶体管和/或用于对第一节点N1的电压进行升压的升压电容器。
在另一实施例中，当像素PXL是无源发光显示装置的像素时，可以省略像素电路PXC。在这种情况下，发光单元EMU可以直接连接到扫描线SL、数据线DL、第一电力线PL1、第二电力线PL2和/或其他信号线或电力线。
发光单元EMU可以包括连接在第一电源VDD与第二电源VSS之间的至少一个发光元件LD(例如，多个发光元件LD)。
例如，如在图6a的实施例中，发光单元EMU可以包括经由像素电路PXC和第一电力线PL1连接到第一电源VDD的第一电极ELT1、通过第二电力线PL2连接到第二电源VSS的第二电极ELT2以及连接在第一电极ELT1与第二电极ELT2之间的发光元件LD。第一电极ELT1和第二电极ELT2可以构成每个像素PXL的像素电极。
第一电源VDD和第二电源VSS可以具有不同的电位，使得发光元件LD可以发射光。例如，第一电源VDD可以被设定为高电位电源，第二电源VSS可以被设定为比第一电源VDD低发光元件LD的阈值电压的低电位电源。
每个发光元件LD可以包括通过第一电极ELT1和/或像素电路PXC连接到第一电源VDD的第一端部EP1(例如，其P型端部)以及通过第二电极ELT2连接到第二电源VSS的第二端部EP2(例如，其N型端部)。例如，发光元件LD可以在第一电极ELT1与第二电极ELT2之间在正向方向上并联连接。
可以在第一电源VDD与第二电源VSS之间在正向方向上连接的每个发光元件LD可以构成每个有效光源。另外，有效光源可以组合以形成像素PXL的发光单元EMU。
图6a示出了其中像素PXL包括具有并联结构的发光单元EMU的实施例，但是本发明不限于此。例如，像素PXL可以包括串联结构或串联/并联结构的发光单元EMU。例如，如在图6b的实施例中，发光单元EMU可以包括被划分为两个串联级并且彼此连接的发光元件LD。
参照图6b，发光单元EMU可以包括第一串联级和第二串联级，第一串联级包括第1-1电极ELT1-1、第1-2电极ELT1-2以及在第1-1电极ELT1-1与第1-2电极ELT1-2之间在正向方向上连接的至少一个第一发光元件LD1，第二串联级包括第2-1电极ELT2-1、第2-2电极ELT2-2以及在第2-1电极ELT2-1与第2-2电极ELT2-2之间在正向方向上连接的至少一个第二发光元件LD2。第1-1电极ELT1-1和第1-2电极ELT1-2可以构成第一串联级的像素电极，并且第2-1电极ELT2-1和第2-2电极ELT2-2可以构成第二串联级的像素电极。
发光单元EMU的第一电极(例如，第1-1电极ELT1-1)可以是发光单元EMU的阳极电极。发光单元EMU的最后一个电极(例如，第2-2电极ELT2-2)可以是发光单元EMU的阴极电极。可以直接连接在发光单元EMU的两个串联级之间的电极(例如，第1-2电极ELT1-2和第2-1电极ELT2-1)可以一体地或非一体地彼此连接以构成中间电极IET。在这种情况下，第1-2电极ELT1-2和第2-1电极ELT2-1可以组合以被视为一个中间电极IET。
构成每个发光单元EMU的串联级的数量可以根据实施例进行各种改变。例如，发光单元EMU可以包括被分离到三个或更多个串联级中并且彼此连接的发光元件LD。
每个串联级可以包括一对像素电极和连接在该对像素电极之间的至少一个发光元件LD。构成相应的串联级的发光元件LD的数量可以彼此相同或不同，但是发光元件LD的数量不受特别地限制。
图6a和图6b示出了其中发光元件LD以并联结构或串联/并联结构连接的实施例，但是本发明不限于此。例如，在另一实施例中，构成每个像素PXL的发光单元EMU的发光元件LD可以仅彼此串联连接。
当发光单元EMU通过使用相同条件(例如，相同尺寸和/或数量)的发光元件LD作为有效光源来构成时，并且当发光元件LD以串联结构或者以串联/并联结构连接时，可以改善功率效率。另外，在其中发光元件LD以串联结构或者以串联/并联结构连接的像素PXL中，即使在串联级中的一些处出现短路缺陷，也由于可以通过剩余的串联级中的发光元件LD显示预定程度的亮度，因此可以降低像素PXL的暗点缺陷的可能性。
每个发光元件LD可以包括经由至少一个像素电极(例如，第1-1电极ELT1-1)、像素电路PXC和/或第一电力线PL1连接到第一电源VDD的第一端部EP1(例如，P型端部)以及经由至少一个另一像素电极(例如，第2-2电极ELT2-2)和第二电力线PL2连接到第二电源VSS的第二端部EP2(例如，N型端部)。例如，发光元件LD可以在正向方向上连接在第一电源VDD与第二电源VSS之间。如上所述的在正向方向上连接的相应的发光元件LD可以构成相应的有效光源，并且这些有效光源可以组合以形成像素PXL的发光单元EMU。
在驱动电流通过对应的像素电路PXC被供应的情况下，发光元件LD可以以与驱动电流对应的亮度发射光。例如，在每个帧时段期间，像素电路PXC可以将与将在对应的帧中显示的灰度值对应的驱动电流供应到发光单元EMU。因此，在发光元件LD以与驱动电流对应的亮度发射光的同时，发光单元EMU可以显示与驱动电流对应的亮度。
在实施例中，除了构成每个有效光源的发光元件LD之外，发光单元EMU还可以包括至少一个无效光源。例如，在至少一个串联级中，还可以连接在反向方向上布置或者其至少一个端部浮置的至少一个无效发光元件。即使在像素电极之间施加正向方向的驱动电压的情况下，无效发光元件也可以保持停用状态，从而基本上保持不发光状态。
图7和图8分别示出了根据本发明的实施例的像素PXL和包括像素PXL的显示区域DA的平面图。例如，图7和图8关于设置在像素电极ELT下方的堤图案部BNP示出了不同的实施例。
图7和图8基于其中第一像素PXL1至第四像素PXL4以2×2矩阵格式布置的区域示出了根据每个实施例的显示区域DA的结构。例如，图7和图8示出了显示区域DA的仅一个区域，并且显示区域DA可以包括以其中图7或图8中所示的结构重复的形式沿着第一方向DR1和第二方向DR2设置的像素PXL。
图7和图8示出了其中第一像素PXL1至第四像素PXL4均包括如图6b的实施例中的两级串联/并联结构的发光单元EMU的实施例，但是本发明不限于此。图7和图8基于第一像素PXL1至第四像素PXL4的发光单元EMU示出了每个像素PXL的示例性结构。在一些实施例中，第一像素PXL1至第四像素PXL4可以具有基本上等同或类似的结构，因此，图7和图8相对于第三像素PXL3和第四像素PXL4示出了发光单元EMU的仅一个区域。
在下文中，当任意地提及第一像素PXL1至第四像素PXL4中的至少一个时，或者当全面提及第一像素PXL1至第四像素PXL4时，其将被称为“像素(多个像素)PXL”。类似地，当任意地提及其中分别设置有第一像素PXL1至第四像素PXL4的第一像素区域PXA1至第四像素区域PXA4中的至少一个时，或者当全面提及第一像素区域PXA1至第四像素区域PXA4时，其将被称为“像素区域PXA”。
同时，图7和图8示出了其中每个像素区域PXA具有矩形板形状并且其短边和长边的延伸方向分别表示为第一方向DR1和第二方向DR2的实施例，每个像素PXL设置在每个像素区域PXA中。然而，这可以根据像素区域PXA的尺寸和/或形状而改变。
参照图5至图8，每个像素PXL可以包括与发光单元EMU的每个串联级对应的发光元件布置区域AR。例如，像素PXL可以包括与第一串联级对应的第一发光元件布置区域AR1和与第二串联级对应的第二发光元件布置区域AR2。第一发光元件布置区域AR1和第二发光元件布置区域AR2可以设置为在每个像素区域PXA内部彼此间隔开。
在一些实施例中，在每个像素区域PXA中，包括至少一个发光元件布置区域AR的一个区域可以形成对应的像素PXL的发光区域EA。像素区域PXA的除了发光区域EA之外的剩余区域可以是非发光区域NEA。在一些实施例中，非发光区域NEA可以设置在发光区域EA周围，以便围绕发光区域EA。
例如，像素区域PXA包括发光元件LD，因此其可以包括可以发射光的发光区域EA和除发光区域EA之外的非发光区域NEA。发光区域EA可以包括与至少一个串联级对应的至少一个发光元件布置区域AR。
每个发光元件布置区域AR可以包括至少一对像素电极ELT和连接在像素电极ELT之间的至少一个发光元件LD。
例如，第一发光元件布置区域AR1是与第一串联级对应的区域，并且可以包括第1-1电极ELT1-1和第1-2电极ELT1-2以及设置和/或连接在第1-1电极ELT1-1与第1-2电极ELT1-2之间的至少一个第一发光元件LD1。类似地，第二发光元件布置区域AR2可以是与第二串联级对应的区域，并且可以包括第2-1电极ELT2-1和第2-2电极ELT2-2以及设置和/或连接在第2-1电极ELT2-1与第2-2电极ELT2-2之间的至少一个第二发光元件LD2。
每个发光元件布置区域AR还可以包括用于稳定地将每个像素电极ELT连接到与其相邻的发光元件LD和/或将两个连续的串联级连接的接触电极CNE。在描述实施例时，第1-1电极ELT1-1和第1-2电极ELT1-2以及第2-1电极ELT2-1和第2-2电极ELT2-2被定义为像素电极ELT，接触电极CNE将被描述为与像素电极ELT分离的元件。然而，本发明不限于此。例如，第1-1电极ELT1-1和第1-2电极ELT1-2、第2-1电极ELT2-1和第2-2电极ELT2-2以及接触电极CNE也可以被认为是电极ELT。
在一些实施例中，第一发光元件布置区域AR1和第二发光元件布置区域AR2可以具有彼此基本上相似或相同的结构，但是不限于此。设置在第一发光元件布置区域AR1和第二发光元件布置区域AR2中的发光元件LD的数量以及像素电极ELT和/或接触电极CNE的形状可以相同或不同。
在像素PXL的结构的更整体的视图中，像素PXL可以包括形成在像素区域PXA中的多个像素电极ELT、在每个发光元件布置区域AR中布置在像素电极ELT之间的发光元件LD以及用于稳定地将像素电极ELT之间的发光元件LD连接的接触电极CNE。
像素PXL还可以包括围绕每个发光区域EA的堤BNK以及设置在像素电极ELT下方的堤图案部BNP。堤BNK可以设置在非发光区域NEA中，以便围绕每个发光区域EA。堤图案部BNP可以至少设置在发光区域EA中以与像素电极ELT的一个区域叠置，并且可以延伸到非发光区域NEA。
在一些实施例中，基于基体层BSL的其上形成有像素PXL的一个表面，堤图案部BNP、像素电极ELT、堤BNK、发光元件LD和接触电极CNE可以顺序地设置。稍后将描述像素PXL的剖面结构的详细描述。
像素电极ELT可以包括设置在每个发光元件布置区域AR中的至少一对电极。例如，像素电极ELT可以包括在第一发光元件布置区域AR1中设置为彼此面对的第1-1电极ELT1-1和第1-2电极ELT1-2以及在第二发光元件布置区域AR2中设置为彼此面对的第2-1电极ELT2-1和第2-2电极ELT2-2。
像素电极ELT可以在每个发光区域EA中沿着第一方向DR1彼此间隔开，并且可以分别沿着第二方向DR2延伸。在实施例中，第一方向DR1可以是显示区域DA的行方向(或水平方向)，第二方向DR2可以是显示区域DA的列方向(或竖直方向)，但是它们不限于此。
在每个像素区域PXA中，像素电极ELT可以具有均匀的宽度或不均匀的宽度，并且可以包括或不包括弯曲部。例如，像素电极ELT的每种形状和/或相互布置的结构可以根据实施例进行各种改变。
在整个显示区域DA中，像素电极ELT中的一些可以首先形成为对准布线，并且可以在相邻像素PXL之间的区域(例如，设置在每个像素区域PXA的上端和/或下端处的分离区域SPA)中断开，并且被划分为相应的像素电极ELT。因此，在减少用于使每个发光区域EA中的发光元件LD对准的对准信号的数量的同时，能够将每个像素电极ELT划分为能够单独驱动的像素电极ELT。
同时，图7和图8示出了其中多个发光元件布置区域AR仅沿着第一方向DR1被包括在每个像素PXL的发光区域EA中的实施例，但是本发明不限于此。例如，每个像素PXL的发光区域EA可以包括可以在第二方向DR2上顺序地布置的多个发光元件布置区域AR，并且至少一个附加分离区域可以设置在沿着第二方向DR2顺序地布置的多个发光元件布置区域AR之间。例如，在另一实施例中，具有四级串联结构的发光单元EMU可以通过分别沿着第一方向DR1和第二方向DR2设置两个发光元件布置区域AR来构成。如在图7和图8中所示的分离区域SPA中那样，至少一条对准布线即使在附加分离区域中也可以被断开，以被划分为相应的像素电极ELT。
构成每个串联级的一对像素电极ELT可以在每个发光元件布置区域AR中设置为彼此靠近，并且可以在剩余区域中以相对长的距离设置。例如，一对像素电极ELT可以在每个发光元件布置区域AR中以相对窄的间隙设置为彼此面对，并且可以在非发光区域NEA中以相对宽的间隙设置为彼此面对。为此，至少一个像素电极ELT可以形成为弯曲的，或者至少一个像素电极ELT的宽度可以针对每个区域改变。
因此，在每个像素区域PXA中供应发光元件LD并使发光元件LD对准的工艺中，能够将发光元件LD布置在期望的区域中。例如，当通过将对准信号施加到像素电极ELT(或者，在被分离为像素电极ELT之前的对准布线)来使每个像素区域PXA中的发光元件LD对准时，在可以在其中像素电极ELT可以彼此靠近的发光元件布置区域AR中产生较强的电场的同时，发光元件LD可以布置在发光元件布置区域AR内部。
像素电极ELT(例如，第1-1电极ELT1-1)可以通过第一接触部CNT1连接到像素电路PXC和/或第一电力线PL1。像素电极ELT中的另一个(例如，第2-2电极ELT2-2)可以通过第二接触部CNT2连接到第二电力线PL2。
在一些实施例中，像素电极ELT可以通过接触电极CNE连接到发光元件LD。例如，每个像素电极ELT可以通过每个接触电极CNE连接到与其相邻的至少一个发光元件LD的第一端部EP1或第二端部EP2。
发光元件LD可以分离并且布置在每个发光元件布置区域AR中。发光元件LD可以布置在设置于每个发光元件布置区域AR中的一对像素电极ELT之间。这里，发光元件LD布置在一对像素电极ELT之间可以表示发光元件LD的至少一个区域布置在这一对像素电极ELT之间的区域中和/或其上部/下部区域中。
例如，发光元件LD可以包括第一发光元件LD1和第二发光元件LD2，第一发光元件LD1和第二发光元件LD2被分离到并且布置在第一发光元件布置区域AR1和第二发光元件布置区域AR2中。第一发光元件LD1可以布置并且连接在第1-1电极ELT1-1与第1-2电极ELT1-2之间，第二发光元件LD2可以布置并且连接在第2-1电极ELT2-1与第2-2电极ELT2-2之间。
在实施例中，发光元件LD可以通过每个接触电极CNE连接到每个像素电极ELT。设置在两个连续的串联级中的发光元件LD可以通过至少一个接触电极CNE彼此串联连接。
例如，像素PXL可以包括接触电极CNE，接触电极CNE设置在每个像素电极ELT上并且将至少一个发光元件LD的与像素电极ELT相邻的第一端部EP1或第二端部EP2连接到像素电极ELT。例如，像素PXL可以包括第一接触电极CNE1至第三接触电极CNE3。
第一接触电极CNE1可以设置在第一发光元件LD1的第一端部EP1和第1-1电极ELT1-1上。第一接触电极CNE1可以将第一发光元件LD1的第一端部EP1连接到第1-1电极ELT1-1。
第二接触电极CNE2可以设置在第一发光元件LD1的第二端部EP2和第1-2电极ELT1-2上，以将第一发光元件LD1的第二端部EP2连接到第1-2电极ELT1-2。第二接触电极CNE2可以设置在第二发光元件LD2的第一端部EP1和第2-1电极ELT2-1上，以将第二发光元件LD2的第一端部EP1连接到第2-1电极ELT2-1。
为此，第二接触电极CNE2可以从第一发光元件布置区域AR1延伸到第二发光元件布置区域AR2，以将第1-2电极ELT1-2连接到第2-1电极ELT2-1。在另一实施例中，第二接触电极CNE2可以由可以分别设置在第一发光元件布置区域AR1和第二发光元件布置区域AR2中的分离的电极构成，并且分离的电极可以通过桥接图案等彼此连接。第一串联级和第二串联级可以通过第二接触电极CNE2连接。
第三接触电极CNE3可以设置在第二发光元件LD2的第二端部EP2和第2-2电极ELT2-2上，以将第二发光元件LD2的第二端部EP2连接到第2-2电极ELT2-2。
如此，像素电极ELT和发光元件LD可以通过使用接触电极CNE以期望的形式连接。例如，第一发光元件LD1和第二发光元件LD2可以通过使用接触电极CNE串联连接。
为了提高供应到每个发光元件布置区域AR的发光元件LD的利用率，通过调整用于使发光元件LD对准的对准信号或通过形成磁场，发光元件LD可以转向并对准，使得每个发光元件布置区域AR中的更大数量(或比率)的发光元件LD可以在特定方向上对准。可以能够通过使用接触电极CNE根据更大数量的发光元件LD的布置方向来连接像素电极ELT。因此，可以能够改善发光元件LD的利用率并且改善像素PXL的光效率。
例如，第一对准信号可以施加到设置在位于每个像素区域PXA中的在第一方向DR1上的两侧处的第一侧区域和第二侧区域(例如，左区域和右区域)中的第一对准布线和第二对准布线，并且第二对准信号可以施加到设置在第一侧区域与第二侧区域之间的中心区域中的第三对准布线。发光元件LD可以转向并对准，使得第一发光元件LD1的第一端部EP1被进一步引导到第一侧区域，并且第二发光元件LD2的第一端部EP1被进一步引导到第二侧区域。
此后，对准布线在每个分离区域SPA中被切割以分离为每个像素电极ELT，并且像素电极ELT和发光元件LD可以通过使用接触电极CNE在期望的方向上连接。例如，沿着第二方向DR2的相邻像素PXL的像素电极ELT可以在像素PXL之间的分离区域SPA中彼此断开并分离。
例如，设置在每个像素区域PXA的第一侧区域(例如，左侧区域)中的第一像素电极PET1可以形成为第1-1电极ELT1-1，设置在像素区域PXA的第二侧区域(例如，右侧区域)中的第二像素电极PET2可以形成为第2-1电极ELT2-1。设置在第一发光元件布置区域AR1中以面对第1-1电极ELT1-1的第三像素电极PET3可以形成为第1-2电极ELT1-2，设置在第二发光元件布置区域AR2中以面对第2-1电极ELT2-1的第四像素电极PET4可以形成为第2-2电极ELT2-2。
每个接触电极CNE可以直接形成在相邻发光元件LD的第一端部EP1或第二端部EP2上，从而连接到发光元件LD的第一端部EP1或第二端部EP2。每个接触电极CNE可以直接形成在每个像素电极ELT上，因此它可以连接到像素电极ELT，或者可以通过至少一个接触孔和/或桥接图案连接到每个像素电极ELT。
堤BNK可以是限定每个像素PXL的发光区域EA的结构，并且可以是例如像素限定层。例如，堤BNK可以设置在发光区域EA周围，以便围绕每个像素PXL的发光区域EA。例如，堤BNK可以设置在每个像素区域PXA的边界区域和/或相邻像素区域PXA之间的区域中。
在实施例中，堤BNK可以具有与每个分离区域SPA对应的开口OPN。因此，能够容易地由分离区域SPA将像素电极ELT分离。
堤BNK可以与像素电极ELT部分地叠置，或者可以不与像素电极ELT叠置。例如，每个像素电极ELT可以延伸到非发光区域NEA以便与堤BNK叠置，或者可以在发光区域EA内断开以便不与堤BNK叠置。
堤BNK可以与第一接触部CNT1和/或第二接触部CNT2叠置，或者可以不与第一接触部CNT1和/或第二接触部CNT2叠置。例如，第一接触部CNT1和/或第二接触部CNT2可以形成在非发光区域NEA中以便与堤BNK叠置，或者可以形成在发光区域EA中以便不与堤BNK叠置。
堤BNK可以包括至少一种光阻挡和/或反射材料，以防止在相邻像素PXL之间漏光。例如，堤BNK可以包括各种类型的黑矩阵材料之中的至少一种黑矩阵材料(例如，至少一种光阻挡材料)和/或特定颜色的滤色器材料。例如，堤BNK可以形成为黑色不透明图案以阻挡光透射。在实施例中，反射层(未示出)可以形成在堤BNK的表面(例如，侧壁)上，以进一步提高像素PXL的光效率。
在将发光元件LD供应到每个像素PXL时，堤BNK可以用作限定其中应该被供应有发光元件LD的每个发光区域EA的坝结构。例如，每个发光区域EA可以由堤BNK分隔，使得期望类型和/或量的发光元件墨可以供应到发光区域EA中。
在实施例中，在形成堤图案部BNP的工艺中，堤BNK可以与堤图案部BNP同时形成在同一层。在另一实施例中，堤BNK可以通过与形成堤图案部BNP的工艺分离的工艺与堤图案部BNP形成在同一或不同的层中。例如，堤BNK可以形成在堤图案部BNP上。堤BNK的位置可以根据实施例而变化。堤BNK可以与堤图案部BNP部分地叠置，或者可以不与堤图案部BNP叠置。
堤图案部BNP可以设置在像素电极ELT下方。例如，堤图案部BNP可以设置在像素电极ELT下方，以便与像素电极ELT中的每个的区域叠置。
壁结构可以通过堤图案部BNP形成在发光元件LD周围。具体地，由于堤图案部BNP可以设置在像素电极ELT中的每个的区域下方，因此像素电极ELT可以在其中可以形成堤图案部BNP的区域中在向上方向上突出。因此，堤图案部BNP可以与像素电极ELT一起形成反射壁结构。例如，像素电极ELT和/或堤图案部BNP可以由反射材料形成，或者具有反射性质的至少一个反射膜可以形成在像素电极ELT和/或堤图案部BNP的突出侧壁上。因此，从发光元件LD的面对像素电极ELT的第一端部EP1和第二端部EP2发射的光可以被诱导为更指向显示面板DP的正向方向。如此，当像素电极ELT的一个区域通过使用堤图案部BNP在向上方向上突出时，可以改善像素PXL的光效率。
在实施例中，堤图案部BNP可以形成为具有一定高度或更高，以改善像素PXL的光效率。例如，堤图案部BNP可以形成为具有约3μm或更大的高度，但是高度不限于此。
在一些实施例中，堤图案部BNP可以包括第一堤图案部BNP1、第二堤图案部BNP2和第三堤图案部BNP3。基于每个像素区域PXA，第一堤图案部BNP1和第二堤图案部BNP2可以设置为在第一方向DR1上在像素区域PXA的相应侧处彼此面对，第三堤图案部BNP3可以设置在像素区域PXA的中心区域中以设置在第一堤图案部BNP1与第二堤图案部BNP2之间。
第一堤图案部BNP1可以设置在像素区域PXA的第一侧区域(例如，左侧区域)中，并且可以与像素电极ELT之中在第一方向DR1上首先布置的第1-1电极ELT1-1(也称为“第一像素电极PET1”)部分地叠置。例如，第一堤图案部BNP1可以与每个发光区域EA中的第1-1电极ELT1-1的左侧区域叠置，使得其允许第1-1电极ELT1-1的左侧区域在像素PXL的向上方向上突出。因此，反射壁结构可以形成在第一发光元件LD1的第一端部EP1周围。
第二堤图案部BNP2可以设置在像素区域PXA的第二侧区域(例如，右侧区域)中，并且可以与像素电极ELT之中在第一方向DR1上最后布置的第2-1电极ELT2-1(也称为“第二像素电极PET2”)部分地叠置。例如，第二堤图案部BNP2可以与每个发光区域EA中的第2-1电极ELT2-1的右侧区域叠置，使得其允许第2-1电极ELT2-1的右侧区域在像素PXL的向上方向上突出。因此，反射壁结构可以形成在第二发光元件LD2的第一端部EP1周围。
第三堤图案部BNP3可以设置在像素区域PXA的中心区域中，以与设置在第1-1电极ELT1-1与第2-1电极ELT2-1之间的至少一个像素电极ELT部分地叠置。例如，第三堤图案部BNP3可以与第1-2电极ELT1-2(也称为“第三像素电极PET3”)和第2-2电极ELT2-2(也称为“第四像素电极PET4”)中的每个部分地叠置。作为示例，第三堤图案部BNP3在每个发光区域EA中与第1-2电极ELT1-2的右侧区域和第2-2电极ELT2-2的左侧区域叠置，使得其允许第1-2电极ELT1-2和第2-2电极ELT2-2中的每个的一个区域在像素PXL的向上方向上突出。因此，反射壁结构可以形成在第一发光元件LD1的第二端部EP2和第二发光元件LD2的第二端部EP2周围。
在一些实施例中，在第一方向DR1上的相邻像素PXL可以共享至少一个堤图案部BNP。在第一方向DR1上相邻的第一像素PXL1和第二像素PXL2(例如，第一像素PXL1的第二堤图案部BNP2和第二像素PXL2的第一堤图案部BNP1)可以彼此一体地连接以形成一个第一一体化堤图案CBNP1。类似地，在第一方向DR1上相邻的第三像素PXL3的第二堤图案部BNP2和第四像素PXL4的第一堤图案部BNP1可以彼此一体地连接以形成另一第一一体化堤图案CBNP1。
以这种方式，在显示区域DA中沿着第一方向DR1相邻的两个像素PXL可以共享一个第一一体化堤图案CBNP1。例如，每个第一一体化堤图案CBNP1可以具有从沿着第一方向DR1相邻的两个像素PXL之间的边界区域沿着第一方向DR1延伸的宽度，以便与两个像素PXL中的每个的一个像素电极叠置。在这种情况下，每个像素行可以包括设置在像素PXL的边界区域中的多个第一一体化堤图案CBNP1。
每个第一一体化堤图案CBNP1可以形成为设置在沿第一方向DR1的两个相邻像素PXL之间的边界区域中的独立的图案。例如，每个第一一体化堤图案CBNP1可以在每个像素行的上部区域和下部区域中断开。
在第二方向DR2上的相邻像素PXL也可以共享至少另一堤图案部BNP。在第二方向DR2上相邻的第一像素PXL1和第三像素PXL3(例如，第一像素PXL1的第三堤图案部BNP3和第三像素PXL3的第三堤图案部BNP3)可以彼此一体地连接以形成一个第二一体化堤图案CBNP2。类似地，在第二方向DR2上相邻的第二像素PXL2的第三堤图案部BNP3和第四像素PXL4的第三堤图案部BNP3可以彼此一体地连接以形成另一第二一体化堤图案CBNP2。
以这种方式，在显示区域DA中沿着第二方向DR2相邻的至少两个像素PXL可以共享第二一体化堤图案CBNP2。例如，每个第二一体化堤图案CBNP2可以公共地形成在布置于显示区域DA的每个像素列中的像素PXL中。
每个第二一体化堤图案CBNP2可以在显示区域DA中沿着第二方向DR2延伸，并且可以设置在每个像素列中。作为示例，每个第二一体化堤图案CBNP2可以在显示区域DA中沿着第二方向DR2延伸，以便与设置在沿着第二方向DR2布置在显示区域DA的每个像素列中的像素PXL的中心区域中的像素电极ELT(例如，第1-2电极ELT1-2和第2-2电极ELT2-2)公共地叠置。
在图7的实施例中，第一一体化堤图案CBNP1在第二方向DR2上的两个端部(例如，其上部区域和下部区域的外周)可以沿着第一方向DR1以直线连接。作为示例，第一一体化堤图案CBNP1可以在平面图中具有矩形形状。
在这种情况下，在第一方向DR1上的两个相邻像素PXL的相邻像素电极ELT之间会出现短路缺陷。例如，在显示区域DA中形成导电膜并对导电膜进行图案化以形成像素电极ELT的工艺中，由于由第一一体化堤图案CBNP1形成的台阶，导电膜的残留物RD1会在第一像素PXL1的第2-1电极ELT2-1与第二像素PXL2的第1-1电极ELT1-1之间的区域A1中沿着第一一体化堤图案CBNP1的外周连接。因此，在第一像素PXL1的第2-1电极ELT2-1与第二像素PXL2的第1-1电极ELT1-1之间会出现短路缺陷。出于同样的原因，在第三像素PXL3的第2-1电极ELT2-1与第四像素PXL4的第1-1电极ELT1-1之间也会出现短路缺陷。在像素电极ELT中出现短路缺陷的情况下，由于像素电极ELT不会被单独地控制，所以会出现驱动故障。
在图8的实施例中，第一一体化堤图案CBNP1具有其中其外周在沿第一方向DR1的两个相邻像素PXL的相邻像素电极ELT之间延伸的形状。例如，第一一体化堤图案CBNP1可以包括突起PRT，突起PRT的两个端部在第一像素PXL1与第二像素PXL2之间的边界区域(特别地，中心区域)中在第二方向DR2上延伸。
例如，在第一像素PXL1的第2-1电极ELT2-1与第二像素PXL2的第1-1电极ELT1-1之间的区域A1’中，设置在第一像素PXL1和第二像素PXL2的边界区域中的第一一体化堤图案CBNP1可以包括分别从其上端和下端的两端在前一像素行和下一像素行的方向上突出的突起。在平面图中观看的情况下，每个突起PRT可以设置在第一像素PXL1的第2-1电极ELT2-1与第二像素PXL2的第1-1电极ELT1-1之间的区域中。
类似地，在第三像素PXL3的第2-1电极ELT2-1与第四像素PXL4的第1-1电极ELT1-1之间的区域A1’中，设置在第三像素PXL3和第四像素PXL4的边界区域中的第一一体化堤图案CBNP1可以包括分别从其上端和下端的两端在前一像素行和下一像素行的方向上突出的突起。在平面图中观看的情况下，每个突起PRT可以设置在第三像素PXL3的第2-1电极ELT2-1与第四像素PXL4的第1-1电极ELT1-1之间的区域中。
以这种方式，每个第一一体化堤图案CBNP1可以在沿第一方向DR1的两个相邻像素PXL之间的边界区域中沿着第二方向DR2突出。因此，在第一方向DR1上的两个相邻像素PXL的相邻像素电极ELT之间的导电膜的残留物的形成路径变得较长。例如，在第一像素PXL1的第2-1电极ELT2-1与第二像素PXL2的第1-1电极ELT1-1之间的区域A1’中以及在第三像素PXL3的第2-1电极ELT2-1与第四像素PXL4的第1-1电极ELT1-1之间的区域A1’中，导电膜的残留物的形成路径变得较长。
因此，即使导电膜的残留物RD1沿着第一一体化堤图案CBNP1的外周出现，导电膜的残留物RD1的中间也可以断开。因此，可以防止由于导电膜的残留物RD1而导致的沿着第一方向DR1的像素电极ELT之间的短路缺陷。
在实施例中，第一一体化堤图案CBNP1的突起PRT可以包括至少一个拐角部(例如，成角度的拐角部)。例如，相应的突起PRT可以包括第一区域PRA1和第二区域PRA2，第一区域PRA1和第二区域PRA2可以沿着第二方向DR2顺序地设置，并且沿着第一方向DR1分别具有第一宽度W1和第二宽度W2。
在实施例中，第一区域PRA1和第二区域PRA2可以分别具有矩形形状，并且第二宽度W2可以大于第一宽度W1。突起PRT的两个侧面区域可以具有宽度在其端部处延伸的台阶形状。
如上所述，当每个突起PRT包括拐角部(例如，成角度的拐角部)时，即使在像素电极ELT的图案化工艺期间出现导电膜的残留物RD1，导电膜的残留物RD1的中间部分也可以断开。例如，当每个突起PRT包括成角度的拐角部时，可以进一步改善残留物RD1的断开效果。
根据图8的实施例，即使第一一体化堤图案BNP1包括与沿着第一方向DR1的相邻像素电极ELT之间的区域交叉的端部，导电膜的残留物的形成路径也可以通过突起PRT增加，因此可以防止像素电极ELT之间的短路缺陷。
分离区域SPA可以设置在沿着第二方向DR2的相邻像素PXL之间。像素电极ELT可以首先在显示区域DA中以沿着第二方向DR2延伸的对准布线的形式形成，在发光元件LD的对准完成之后，它们在每个分离区域SPA中被蚀刻以被分离为像素电极ELT。例如，像素电极ELT可以通过在显示区域DA的除每个分离区域SPA之外的剩余区域上设置光掩模并在分离区域SPA中蚀刻对准布线来形成像素电极ELT。
如在图7的实施例中，当穿过每个分离区域SPA的第二一体化堤图案CBNP2的至少一侧在分离区域SPA中与至少一个像素电极ELT叠置并且在第二方向DR2上延伸时，在沿第二方向DR2的两个相邻像素PXL的相邻像素电极ELT之间会出现短路缺陷。例如，在第一像素PXL1的第1-2电极ELT1-2与第三像素PXL3的第1-2电极ELT1-2之间的区域A2中，由于由第二一体化堤图案CBNP2形成的台阶，导电膜的残留物RD2会沿着第二一体化堤图案CBNP2的左外周连接。因此，在第一像素PXL1的第1-2电极ELT1-2与第三像素PXL3的第1-2电极ELT1-2之间会出现短路缺陷。出于同样的原因，在第二像素PXL2的第1-2电极ELT1-2与第四像素PXL4的第1-2电极ELT1-2之间也会出现短路缺陷。由于其中出现短路缺陷的像素电极ELT不会被单独地控制，因此会出现驱动故障。
因此，在图8的实施例中，通过在穿过分离区域SPA的第二一体化堤图案CBNP2中形成延伸部EPA，可以防止如图7的实施例中那样的会在分离区域SPA中出现的导电膜的残留物RD2。
具体地，在图8的实施例中，由每个第三堤图案部BNP3和/或多个第三堤图案部BNP3构成的每个第二一体化堤图案CBNP2可以包括具有与分离区域SPA对应的延伸宽度的延伸部EPA。例如，形成在第一像素PXL1和第三像素PXL3中的第三堤图案部BNP3以及由第三堤图案部BNP3构成的第二一体化堤图案CBNP2可以具有第一宽度W11并且可以具有第二宽度W12，第一宽度W11可以在第一像素PXL1和第三像素PXL3中的每个的发光区域EA中仅与第一像素PXL1和第三像素PXL3的第1-2电极ELT1-2部分地重叠，第二宽度W12可以在第一像素PXL1与第三像素PXL3之间的分离区域SPA中与第一像素PXL1和第三像素PXL3的第1-2电极ELT1-2(或第1-2电极ELT1-2的端部)完全叠置。
在实施例中，在第一像素PXL1与第三像素PXL3之间的分离区域SPA中，第二一体化堤图案CBNP2可以具有比从第一像素PXL1和第三像素PXL3中的每个的第1-2电极ELT1-2的左端部到第一像素PXL1和第三像素PXL3中的每个的第2-2电极ELT2-2的右端部的距离(或与其对应的在第一方向DR1上的宽度)宽的宽度(第二宽度W12)。
例如，在第一像素PXL1与第三像素PXL3之间的分离区域SPA中，第二一体化堤图案CBNP2可以在与第一像素PXL1和第三像素PXL3的第1-2电极ELT1-2和第2-2电极ELT2-2完全叠置的同时完全覆盖第一像素PXL1和第三像素PXL3的第1-2电极ELT1-2和第2-2电极ELT2-2的下部。因此，在分离区域SPA(例如，区域A2’)中，第一像素PXL1和第三像素PXL3的第1-2电极ELT1-2和第2-2电极ELT2-2可以在第二一体化堤图案CBNP2的平坦上表面上断开。
类似地，形成在第二像素PXL2和第四像素PXL4中的第二一体化堤图案CBNP2可以具有第二宽度W12，第二宽度W12可以在第二像素PXL2与第四像素PXL4之间的分离区域SPA中与第二像素PXL2和第四像素PXL4的第1-2电极ELT1-2(或第1-2电极ELT1-2的端部)完全重叠。在第二像素PXL2与第四像素PXL4之间的分离区域SPA中，第二一体化堤图案CBNP2可以具有比从第二像素PXL2和第四像素PXL4中的每个的第1-2电极ELT1-2的左端部到第二像素PXL2和第四像素PXL4中的每个的第2-2电极ELT2-2的右端部的距离(或与其对应的在第一方向DR1上的宽度)宽的宽度(第二宽度W12)。因此，在分离区域SPA中，第二像素PXL2和第四像素PXL4的第1-2电极ELT1-2和第2-2电极ELT2-2可以在第二一体化堤图案CBNP2的平坦上表面上断开。
在实施例中，每个第二一体化堤图案CBNP2可以公共地形成在布置于显示区域DA的相同像素列中的像素PXL中。每个第二一体化堤图案CBNP2可以具有与布置在对应的像素列中的像素PXL之间的分离区域SPA对应的延伸部EPA。
每个第三堤图案部BNP3和/或第二一体化堤图案CBNP2的宽度可以在每个发光区域EA和与其相邻的至少一个分离区域SPA之间的区域(例如，发光区域EA的上部区域和/或下部区域的至少一个区段)中减小，以便具有比第一宽度W11和第二宽度W12窄的第三宽度W13(或最小宽度)。例如，每个第三堤图案部BNP3和/或第二一体化堤图案CBNP2可以具有减小的宽度，以便在其中形成有每个第二接触部CNT2的区域周围不与第二接触部CNT2和第2-2电极ELT2-2叠置。
因此，可以能够容易地形成第二接触部CNT2并确保第二接触部CNT2的物理和/或电稳定性。另外，在用于形成像素电极ELT的导电膜的图案化工艺中，能够防止第1-2电极ELT1-2和第2-2电极ELT2-2由于导电膜的残留物而短路。
根据图8的实施例，与第二一体化堤图案CBNP2叠置的对准布线可以在第二一体化堤图案CBNP2的平坦上表面上被蚀刻，以被分离为相应的像素电极ELT。因此，能够防止导电膜的残留物(图7中的RD2)出现在每个分离区域SPA中。因此，能够防止在沿着第二方向DR2的像素电极ELT之间出现短路缺陷。
图9a和图9b分别示出了根据本发明的实施例的像素PXL的剖视图，并且图9c示出了根据本发明的实施例的分离区域SPA的剖视图。例如，图9a和图9b示出了沿着图8的线I-I’截取的像素PXL(例如，第一像素PXL1)的不同剖视图，并且图9c示出了沿着图8的线II-II’截取的分离区域SPA的实施例的剖视图。
图9a至图9c示出了作为可以设置在像素电路层PCL中的电路元件的示例的任意晶体管M(例如，通过第一接触部CNT1和桥接图案BRP连接到第1-1电极ELT1-1的晶体管)。作为可以设置在像素电路层PCL中的布线的示例，示出了通过第二接触部CNT2连接到第2-2电极ELT2-2的第二电力线PL2。
参照图5至图9c，根据本发明的实施例的像素PXL和包括像素PXL的显示面板DP可以在基体层BSL的一个表面上包括设置为彼此叠置的像素电路层PCL和显示元件层DPL。例如，显示区域DA可以包括设置在基体层BSL的一个表面上的像素电路层PCL和设置在像素电路层PCL上的显示元件层DPL。
构成对应的像素PXL的像素电路PXC的电路元件和连接到其的布线可以设置在像素电路层PCL的每个像素区域PXA中。例如，像素电路层PCL可以包括设置在每个像素区域PXA中的多个晶体管M和存储电容器Cst，以形成对应的像素PXL的像素电路PXC。像素电路层PCL还可以包括连接到每个像素电路PXC和/或发光单元EMU的至少一条电力布线和/或信号布线。例如，像素电路层PCL可以包括信号布线，信号布线包括第一电力线PL1、第二电力线PL2、扫描线SL和数据线DL。
除了电路元件和布线之外，像素电路层PCL还可以包括多个绝缘层。例如，像素电路层PCL可以包括顺序地堆叠在基体层BSL的一侧上的缓冲层BFL、栅极绝缘层GI、第一层间绝缘层ILD1、第二层间绝缘层ILD2和/或钝化层PSV。在一些实施例中，钝化层PSV可以完全形成在显示区域DA中，以覆盖每个像素PXL的电路元件和连接到其的布线，但是不限于此。
像素电路层PCL还可以包括第一导电层，第一导电层包括可以设置在晶体管M中的至少一些下方的至少一个光阻挡层(或晶体管M的背栅电极BGE)。
缓冲层BFL可以设置在基体层BSL的其上可以选择性地形成第一导电层的一个表面上。缓冲层BFL可以防止杂质扩散到每个电路元件中。
半导体层可以设置在缓冲层BFL上。半导体层可以包括每个晶体管M的半导体图案SCP。半导体图案SCP可以包括与栅电极GE叠置的沟道区以及设置在沟道区的两侧处的第一导电区和第二导电区(例如，源区和漏区)。
在一些实施例中，半导体图案SCP可以是由多晶硅、非晶硅、氧化物半导体等制成的半导体图案。半导体图案SCP的沟道区可以是作为未掺杂杂质的半导体图案的本征半导体，并且半导体图案SCP的第一区和第二区中的每个可以是掺杂有预定杂质的半导体图案。
在实施例中，包括在每个像素电路PXC中的晶体管M的半导体图案SCP可以由基本上相同或相似的材料制成。例如，晶体管M的半导体图案SCP可以由多晶硅、非晶硅和氧化物半导体中的一种材料制成。
在另一实施例中，晶体管M中的一些和其剩余的一些可以包括由不同材料制成的半导体图案SCP。例如，晶体管M中的一些的半导体图案SCP可以由多晶硅或非晶硅制成，并且晶体管M中的剩余的一些的半导体图案SCP可以由氧化物半导体制成。
栅极绝缘层GI可以设置在半导体层上。第二导电层可以设置在栅极绝缘层GI上。
第二导电层可以包括每个晶体管M的栅电极GE。栅电极GE可以设置为与每个半导体图案SCP叠置，且栅极绝缘层GI置于栅电极GE与每个半导体图案SCP之间。第二导电层还可以包括存储电容器Cst的一个电极和/或布线(例如，扫描线SL)。
第一层间绝缘层ILD1可以设置在第二导电层上。第三导电层可以设置在第一层间绝缘层ILD1上。
第三导电层可以包括每个晶体管M的第一晶体管电极TE1和第二晶体管电极TE2。这里，第一晶体管电极TE1和第二晶体管电极TE2可以是源电极和漏电极。第三导电层还可以包括存储电容器Cst的一个电极和/或布线(例如，数据线DL)。
第二层间绝缘层ILD2可以设置在第三导电层上。另外，第四导电层可以设置在第二层间绝缘层ILD2上。
缓冲层BFL、栅极绝缘层GI、第一层间绝缘层ILD1和第二层间绝缘层ILD2中的每个可以形成为单层或多层，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，缓冲层BFL、栅极绝缘层GI、第一层间绝缘层ILD1和第二层间绝缘层ILD2中的每个可以包括各种类型的有机/无机绝缘材料(诸如氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)或其组合)。
第四导电层可以包括用于将像素电路层PCL和显示元件层DPL连接的桥接图案BRP和/或布线(例如，第一电力线PL1和/或第二电力线PL2)。桥接图案BRP可以通过第一接触部CNT1连接到发光单元EMU的第一像素电极(例如，第1-1电极ELT1-1)。第二电力线PL2可以通过第二接触部CNT2连接到发光单元EMU的最后一个像素电极(例如，第2-2电极ELT2-2)。
构成第一导电层至第四导电层的导电图案、电极和/或布线中的每者可以通过包括至少一种导电材料而具有导电性，但是构成材料不受特别地限制。例如，构成第一导电层至第四导电层的导电图案、电极和/或布线中的每者可以包括钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的一种或更多种，但是不限于此。
构成第一导电层至第四导电层的导电图案、电极和/或布线中的每者可以形成为单层或多层。
钝化层PSV可以设置在第四导电层上。在一些实施例中，钝化层PSV可以包括至少一个有机绝缘层，并且可以使像素电路层PCL的表面基本上平坦化。显示元件层DPL可以设置在钝化层PSV上。
钝化层PSV可以形成为单层或多层，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，钝化层PSV可以包括至少一个有机绝缘膜，并且可以使像素电路层PCL的表面基本上平坦化。在实施例中，有机绝缘膜可以是聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和苯并环丁烯树脂中的至少一种，但是不限于此。
显示元件层DPL可以设置在钝化层PSV上。显示元件层DPL可以包括每个像素PXL的发光单元EMU。发光单元EMU可以通过穿透钝化层PSV的至少一个接触部(例如，第一接触部CNT1和第二接触部CNT2)连接到对应的像素PXL的像素电路PXC和/或电力线(例如，第二电力线PL2)。每个接触部可以以至少一个接触孔或过孔的形式构成，但是不限于此。
例如，构成对应的像素PXL的发光单元EMU的像素电极ELT、发光元件LD和接触电极CNE可以设置在显示元件层DPL的每个像素区域PXA中。例如，显示元件层DPL可以包括设置在每个像素PXL的发光元件布置区域AR中的像素电极ELT、在像素电极ELT之间串联、并联或串联/并联连接的发光元件LD以及用于将像素电极ELT和发光元件LD连接的接触电极CNE。
显示元件层DPL还可以包括用于使像素电极ELT的一个区域在向上方向上突出的堤图案部BNP以及围绕每个发光区域EA的堤BNK。显示元件层DPL还可以包括至少一个导电层和/或绝缘层。
例如，显示元件层DPL可以包括可以顺序地设置和/或形成在像素电路层PCL上的堤图案部BNP、像素电极ELT、第一绝缘层INS1、发光元件LD、第二绝缘层INS2、接触电极CNE和第四绝缘层INS4。
在实施例中，如图9a中所示，布置在每个发光元件布置区域AR中的一对接触电极CNE可以分离并设置在不同的层中。在这种情况下，显示元件层DPL还可以包括置于这一对接触电极CNE之间的第三绝缘层INS3。在另一实施例中，如图9b中所示，布置在每个发光元件布置区域AR中的一对接触电极CNE可以设置在同一层中。在这种情况下，可以省略第三绝缘层INS3。
在剖视图中，堤BNK的位置可以根据实施例改变。在实施例中，堤BNK可以形成在第一绝缘层INS1上。在另一实施例中，堤BNK可以与堤图案部BNP设置在同一层。堤BNK可以与堤图案部BNP叠置，或者可以不与堤图案部BNP叠置。
堤图案部BNP可以设置在基体层BSL的其上可以选择性地形成像素电路层PCL的一个表面上。堤图案部BNP可以在基体层BSL的其上可以形成像素电路层PCL的一个表面上在基体层BSL的高度方向上突出。因此，像素电极ELT的设置在堤图案部BNP上的区域可以在向上方向上突出。
堤图案部BNP可以包含绝缘材料，绝缘材料包括至少一种无机材料和/或有机材料。例如，堤图案部BNP可以包括至少一层无机膜，至少一层无机膜包括包含氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)或其组合的各种无机绝缘材料。堤图案部BNP可以包括包含各种类型的有机绝缘材料的至少一层有机膜，或者可以由以组合包括有机/无机材料的单层或多层绝缘体构成。例如，堤图案部BNP的材料和剖面结构可以进行各种改变。
在实施例中，堤图案部BNP可以由与钝化层PSV的材料相同的材料形成。钝化层PSV和堤图案部BNP可以同时或顺序地形成。例如，通过经由使用半色调掩模的单个掩模工艺同时形成钝化层PSV和堤图案部BNP，能够减少掩模并简化像素PXL的制造工艺。
反射分隔壁(或反射壁)可以通过堤图案部BNP和设置在堤图案部BNP上的像素电极ELT形成在发光元件LD周围。例如，当像素电极ELT包括反射电极层时，从发光元件LD的相应的端部发射的光可以在反射电极层上反射，并且在每个像素PXL的向上方向上发射。
堤图案部BNP可以具有各种形状。在实施例中，如图9a至图9c中所示，堤图案部BNP可以形成为具有相对于基体层BSL以预定范围的角度倾斜的倾斜表面。在另一实施例中，堤图案部BNP可以具有诸如弯曲或台阶形状的侧壁。例如，堤图案部BNP可以具有半圆形或半椭圆形形状的剖面。
每个像素PXL的像素电极ELT可以设置在堤图案部BNP的上部处。在一些实施例中，像素电极ELT可以具有与堤图案部BNP对应的形状。例如，像素电极ELT可以通过堤图案部BNP在基体层BSL的高度方向上突出。
如在图8的实施例中，当第二一体化堤图案CBNP2具有延伸部EPA时，如图9c中所示，与第二一体化堤图案CBNP2叠置的像素电极ELT(例如，第1-2电极ELT1-2和第2-2电极ELT2-2)的端部可以在每个分离区域SPA中设置在第二一体化堤图案CBNP2的平坦上表面上。
像素电极ELT可以包含至少一种导电材料。例如，像素电极ELT可以包括：包含银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钼(Mo)和铜(Cu)的各种金属材料中的至少一种金属或包括它们的合金；诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化锌(ZnO)、掺杂铝的氧化锌(AZO)、掺杂镓的氧化锌(GZO)、氧化锌锡(ZTO)、氧化镓锡(GTO)、掺杂氟的氧化锡(FTO)或其组合的导电氧化物；以及诸如PEDOT的导电聚合物之中的至少一种导电材料，但是不限于此。例如，除了碳纳米管或石墨烯之外，像素电极ELT还可以包括其他导电材料。例如，像素电极ELT可以通过包括各种导电材料中的至少一种而具有导电性，但是包括在像素电极ELT中的材料不受特别地限制。像素电极ELT可以包括彼此相同或不同的导电材料。
像素电极ELT可以由单层或多层构成。例如，像素电极ELT可以包括包含反射导电材料(例如，金属)的反射电极层。像素电极ELT还可以选择性地包括设置在反射电极层的上部和/或下部处的至少一个透明电极层以及覆盖反射电极层和/或透明电极层的上部的至少一个导电盖层中的至少一个。
第一绝缘层INS1可以设置在像素电极ELT的一个区域上。例如，第一绝缘层INS1可以形成为覆盖像素电极ELT中的每个的一个区域，并且可以包括使像素电极ELT中的每个的另一区域暴露的开口(或接触孔)。
像素电极ELT可以在其中第一绝缘层INS1被开口的区域中电连接到相应的接触电极CNE。在一些实施例中，可以省略第一绝缘层INS1。在这种情况下，发光元件LD可以直接设置在钝化层PSV和/或像素电极ELT的一端上。
在实施例中，第一绝缘层INS1可以首先形成为完全覆盖像素电极ELT。在发光元件LD被供应并布置在第一绝缘层INS1上之后，第一绝缘层INS1可以被部分地开口以使像素电极ELT的一个区域暴露。由于像素电极ELT可以被形成且被第一绝缘层INS1等覆盖，因此能够防止像素电极ELT在后续工艺中被损坏。
发光元件LD可以供应并布置在其中形成有第一绝缘层INS1等的发光区域EA中。在发光元件LD被供应之前，堤BNK可以形成在发光区域EA周围。例如，堤BNK可以形成在显示区域DA中以围绕每个发光区域EA。
在实施例中，每个发光元件LD可以直接接触相邻的一对像素电极ELT，以连接在这一对像素电极ELT之间。在另一实施例中，每个发光元件LD可以直接接触相邻的一对像素电极ELT，或者可以不直接接触相邻的一对像素电极ELT，并且可以通过接触电极CNE连接到这一对像素电极ELT。
第二绝缘层INS2可以设置在发光元件LD的一个区域上。例如，第二绝缘层INS2可以设置在发光元件LD中的每个的一个区域上，以使发光元件LD的第一端部EP1和第二端部EP2暴露。例如，第二绝缘层INS2可以仅局部地设置在发光元件LD中的每个的包括中心区域的一个区域的上部处。第二绝缘层INS2可以在每个像素PXL的发光区域EA中以独立图案形成，但是不限于此。在第二绝缘层INS2在发光元件LD的对准完成之后形成在发光元件LD上的情况下，能够防止发光元件LD偏离对准位置。
发光元件LD的未被第二绝缘层INS2覆盖的两个端部(例如，第一端部EP1和第二端部EP2)可以被相应的接触电极CNE覆盖。接触电极CNE可以设置在像素电极ELT上以覆盖相应的像素电极ELT的暴露区域。例如，接触电极CNE可以设置在像素电极ELT上，以便在堤图案部BNP上和/或周围直接/间接接触相应的像素电极ELT。
因此，接触电极CNE可以电连接到相应的像素电极ELT。像素电极ELT可以通过接触电极CNE电连接到与其相邻的至少一个发光元件LD。
第三绝缘层INS3可以设置为覆盖一对接触电极CNE中的一个。在第二绝缘层INS2和/或第三绝缘层INS3形成在发光元件LD的上部上的情况下，可以确保发光元件LD的第一端部EP1和第二端部EP2之间的电稳定性。因此，能够防止在发光元件LD的第一端部EP1和第二端部EP2之间出现短路缺陷。
第一绝缘层INS1至第三绝缘层INS3中的每个可以形成为单层或多层，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。在实施例中，第一绝缘层INS1至第三绝缘层INS3中的每个可以包括包含至少一种类型的无机材料的无机绝缘膜，无机材料包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)或其组合，但是不限于此。例如，第二绝缘层INS2可以包括包含至少一种类型的有机绝缘材料的有机绝缘膜，有机绝缘材料包括光致抗蚀剂(PR)材料。
接触电极CNE可以包含透明导电材料。例如，接触电极CNE可以包括包含诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铝锌(AZO)、掺杂镓的氧化锌(GZO)、氧化锌锡(ZTO)、氧化镓锡(GTO)和掺杂氟的氧化锡(FTO)的导电氧化物的各种透明导电材料中的至少一种。因此，通过第一端部EP1和第二端部EP2中的每个从发光元件LD发射的光可以穿过接触电极CNE以发射到像素PXL的外部。
第四绝缘层INS4可以设置在接触电极CNE上。例如，第四绝缘层INS4可以完全形成并且/或者设置在显示区域DA中，以便覆盖堤图案部BNP、像素电极ELT、发光元件LD、接触电极CNE、第一绝缘层INS1、第二绝缘层INS2、第三绝缘层INS3和/或第四绝缘层INS4以及堤BNK。
第四绝缘层INS4可以包括至少一层无机膜和/或有机膜。例如，第四绝缘层INS4可以形成为单层或多层，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，第四绝缘层INS4可以包括诸如氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)或其组合的各种类型的绝缘材料。
在实施例中，第四绝缘层INS4可以包括单层或多层封装层(例如，图3a和图3b的ENC)，但是不限于此。在一些实施例中，至少一个外涂层、填料层和/或上基底还可以设置在第四绝缘层INS4上。
图10至图24分别示出了根据本发明的实施例的像素PXL和包括像素PXL的显示区域DA的平面图。例如，图10关于发光单元EMU的构造示出了图8的实施例的修改实施例，图11至图24关于堤图案部BNP示出了图8的实施例的不同修改实施例。在描述图10至图24的实施例时，相同的附图标记表示为与上述实施例的构造相似或相同的构造，并且将省略其详细描述。
参照图10，发光单元EMU可以具有与图6a的实施例对应的单级串联结构(例如，并联结构)。每个像素区域PXA可以包括至少一个发光元件布置区域AR。
例如，如图10中所示，单个发光元件布置区域AR可以限定在每个发光区域EA中，并且彼此面对的第一电极ELT1和第二电极ELT2可以设置在发光元件布置区域AR中。第一电极ELT1和第二电极ELT2可以分别通过第一接触部CNT1和第二接触部CNT2连接到像素电路层PCL。
每个像素区域PXA可以不包括与图8的第1-2电极ELT1-2和第2-2电极ELT2-2对应的电极，因此，每个像素区域PXA也可以不包括图8的第三堤图案部。在这种情况下，图8的第二一体化堤图案CBNP2可以不设置在分离区域SPA中。在另一实施例中，每个像素列的第一堤图案部BNP1和/或第二堤图案部BNP2可以形成为以与图8的第二一体化堤图案CBNP2的形式相同的形式沿着第二方向DR2连接。参照图11至图14，第一一体化堤图案CBNP1(特别地，突起PRT的形状和/或结构)可以进行各种改变。
例如，如图11和图12中所示，相应的突起PRT可以沿着第二方向DR2顺序地设置，并且可以包括分别具有沿着第一方向DR1的第一宽度W1、第二宽度W2和第三宽度W3的第一区域PRA1、第二区域PRA2和第三区域PRA3。作为示例，第二区域PRA2可以设置在第一区域PRA1与第三区域PRA3之间，以便接触第一区域PRA1和第三区域PRA3。
在实施例中，第一区域PRA1、第二区域PRA2和第三区域PRA3可以分别具有矩形形状，并且第二宽度W2可以大于第一宽度W1。第三宽度W3可以与第二宽度W2不同。在实施例中，如图11中所示，第三宽度W3可以小于第二宽度W2。第一宽度W1和第三宽度W3可以彼此相同或不同。在另一实施例中，如图12中所示，第三宽度W3可以大于第二宽度W2。
在一些实施例中，每个突起PRT可以具有可以在至少一个区域中逐渐改变的宽度。例如，如图13所示，每个突起PRT包括可以沿着第二方向DR2顺序地设置的第一区域PRA1和第二区域PRA2，并且第二区域PRA2可以具有倾斜侧面。例如，第二区域PRA2可以具有诸如梯形形状的形状。在另一实施例中，每个突起PRT作为整体可以具有包括梯形或三角形形状的各种多边形形状。每个突起PRT可以在至少一些区域中具有曲线型外周。
在一些实施例中，每个突起PRT可以具有均匀的宽度。例如，如图14中所示，每个突起PRT可以沿着第二方向DR2延伸，并且可以沿着第一方向DR1具有均匀的宽度。
参照图15，第二一体化堤图案CBNP2的形状也可以根据实施例改变。例如，第二一体化堤图案CBNP2的左侧和/或右侧的外周区域可以改变为曲线形状。第二一体化堤图案CBNP2的形状可以进行各种改变。例如，在另一实施例中，第二一体化堤图案CBNP2可以具有包括六边形形状的各种多边形形状。
参照图16至图21，第一一体化堤图案CBNP1可以一体地或非一体地连接在沿着第二方向DR2顺序地设置的至少两个像素行之间。例如，在整个显示区域DA中，每个第一一体化堤图案CBNP1可以沿着第二方向DR2连接。作为示例，图16至图21的实施例公开了其中在图8和图11至图14的实施例中第一一体化堤图案CBNP1沿着第二方向DR2连接的实施例。
例如，由第一像素PXL1和第二像素PXL2共享的第一一体化堤图案CBNP1可以分别在前一像素行和/或下一像素行的上端和下端的相应的端部处在前一像素行和/或下一像素行的方向上突出，并且可以一体地连接到前一像素行和/或下一像素行的第一一体化堤图案CBNP1。类似地，由第三像素PXL3和第四像素PXL4共享的第一一体化堤图案CBNP1可以分别在前一像素行和/或下一像素行的上端和下端的相应的端部处在前一像素行和/或下一像素行的方向上突出，并且可以一体地连接到前一像素行和/或下一像素行的第一一体化堤图案CBNP1。在这种情况下，每个突起PRT可以被认为是连接部。
当每个突起PRT具有如图13的实施例中那样在至少一个区域中逐渐改变的宽度时，沿着第二方向DR2竖直相邻的突起PRT可以如图19的实施例中那样在连续的像素行之间的中间区域的至少一个区段中具有均匀的宽度并且彼此连接。在其他实施例中，沿着第二方向DR2竖直相邻的突起PRT可以如图20的实施例中那样彼此接触并且彼此连接。在图8、图11、图12和图14的实施例中竖直相邻的突起PRT也可以以如图20的实施例中的方式相同的方式彼此直接接触并且彼此连接。
参照图22和图23，根据先前实施例的第二一体化堤图案CBNP2可以在沿着第二方向DR2顺序地设置的至少两个像素行之间断开。例如，在第一像素PXL1与第三像素PLX3之间的分离区域SPA中，第一像素PXL1的第三堤图案部BNP3可以具有第一延伸部EPA1，第三像素PXL3的第三堤图案部BNP3可以具有与第一延伸部EPA1间隔开的第二延伸部EPA2。类似地，在第二像素PXL2与第四像素PXL4之间的分离区域SPA中，第二像素PXL2的第三堤图案部BNP3可以具有第一延伸部EPA1，第四像素PXL4的第三堤图案部BNP3可以具有与第一延伸部EPA1间隔开的第二延伸部EPA2。第一延伸部EPA1和第二延伸部EPA2中的每个可以具有与每个分离区域SPA对应的延伸宽度。
参照图24，在整个显示区域DA中，第一堤图案部BNP1、第二堤图案部BNP2和第三堤图案部BNP3可以全部一体地连接。例如，像素PXL的包括第一堤图案部BNP1、第二堤图案部BNP2和第三堤图案部BNP3的一个网格型一体化堤图案可以设置在显示区域DA中。例如，在每个分离区域SPA和/或其外围区域中，第一堤图案部BNP1、第二堤图案部BNP2和第三堤图案部BNP3可以一体地连接。
另一方面，在上述实施例中，已经公开了每个分离区域SPA仅设置在沿着第二方向DR2的相邻的像素PXL之间(或在每个像素PXL的上部区域和/或下部区域中)，但是本发明不限于此。例如，在另一实施例中，根据发光单元EMU的串联级的数量，至少一个附加分离区域还可以设置在每个像素PXL的发光区域EA中。在这种情况下，堤图案BNP可以具有根据上述至少一个实施例的用于附加分离区域的结构。例如，在附加分离区域中，每个突起PRT可以形成在第一堤图案BNP1和第二堤图案BNP2中，并且/或者每个延伸部EPA可以形成在第三堤图案BNP3中。
图25a至图25c示出了根据本发明的实施例的包括像素PXL的显示面板DP的制造方法的平面图。例如，图25a至图25c顺序地示出了在制造根据图8的实施例的包括像素PXL的显示面板DP时布置发光元件LD并分离像素电极ELT。
参照图8至图25a，可以在其上形成有像素电路层PCL和堤图案部BNP的基体层BSL上在每个像素区域PXA中形成对准布线AL。每条对准布线AL可以在显示区域DA中沿着第二方向DR2延伸。在一些实施例中，可以在每个发光元件布置区域AR中以窄间隔设置一对对准布线AL，并且可以在剩余的区域中以宽间隔设置这一对对准布线AL。
对准布线AL可以是稍后分离为每个像素PXL的像素电极ELT的元件。例如，在被分离为与像素PXL的串联级对应的独立的电极之前，可以首先以每条对准布线AL的形式形成像素电极ELT。例如，为了将发光元件LD布置在每个像素PXL的发光区域EA中，可以在整个显示区域DA中将像素电极ELT分离为组，可以首先以一体的对准布线AL形成每个组的像素电极ELT，然后可以施加对准信号。
例如，可以首先以第一对准布线AL1的形式一体地形成像素PXL的第1-1电极ELT1-1，可以首先以第二对准布线AL2的形式一体地形成像素PXL的第2-1电极ELT2-1，并且可以首先以第三对准布线AL3的形式一体地形成像素PXL的第1-2电极ELT1-2和第2-2电极ELT2-2。
在一些实施例中，在显示区域DA中完全形成导电膜之后，可以通过蚀刻工艺以对导电膜进行图案化的方式形成对准布线AL。如在图8至图24的实施例中，通过在第一一体化堤图案BNP1中形成突起PRT，可以防止在导电膜的图案化工艺期间可能出现的像素电极ELT的短路缺陷。
在形成对准布线AL之后，可以在显示区域DA中形成第一绝缘层INS1和堤BNK。
参照图25b，可以在其中可以形成对准布线AL、第一绝缘层INS1和堤BNK的基体层BS1上在每个像素区域PXA中供应发光元件LD，并且可以在一对像素电极ELT之间布置发光元件LD。在实施例中，可以通过喷墨方法或狭缝涂覆方法在每个像素区域PXA中供应发光元件LD，但是发光元件LD的供应方法不限于此。
通过在每个像素区域PXA中供应发光元件LD，并且同时或在供应发光元件LD之后，通过将对准信号施加到对准布线AL，可以在对准布线AL之间形成电场。例如，可以将第一对准信号、第二对准信号和第三对准信号分别施加到第一对准布线AL1、第二对准布线AL2和第三对准布线AL3。
第一对准信号和第三对准信号可以是具有不同电位和/或相位的信号，因此，可以形成诱导发光元件LD在第一对准布线AL1与第三对准布线AL3之间对准的电场。类似地，第二对准信号和第三对准信号可以是具有不同电位和/或相位的信号，因此，可以形成诱导发光元件LD在第二对准布线AL2与第三对准布线AL3之间对准的电场。因此，发光元件LD可以在每个发光元件布置区域AR中对准或布置在每个发光元件布置区域AR中。
在一些实施例中，第一对准信号和第二对准信号可以是相同的信号或不同的信号。当第一对准信号和第二对准信号是不同的信号时，第一对准布线AL1和第二对准布线AL2可以形成为彼此分离。当第一对准信号和第二对准信号是相同的信号时，第一对准布线AL1和第二对准布线AL2形成为彼此连接以接收相同的信号或者形成为彼此分离但接收相同的信号。
在一些实施例中，为了控制发光元件LD的对准方向，可以调整对准信号，或者可以形成磁场。例如，可以调整对准信号或者可以形成磁场，使得发光元件LD的第一端部EP1可以在第一对准布线AL1与第三对准布线AL3之间进一步指向第一对准布线AL1。可以调整对准信号或者可以形成磁场，使得发光元件LD的第一端部EP1可以在第二对准布线AL2与第三对准布线AL3之间进一步指向第二对准布线AL2。
参照图25c，在发光元件LD的对准完成之后，可以通过在每个分离区域SPA中蚀刻对准布线AL来将对准布线AL分离为独立的像素电极ELT。如在图8至图24的实施例中，在与每个分离区域SPA对应的区域中，通过在第二一体化堤图案CBNP2中形成延伸部EPA，可以防止像素电极ELT的残留物(图7的RD2)。因此，可以防止像素电极ELT的短路缺陷。
此后，可以通过使用接触电极CNE将布置在每个像素PXL的发光区域EA中的发光元件LD以期望的形状串联、并联和/或串联/并联连接。
根据图8至图25c的实施例，通过在每个第一一体化堤图案CBNP1中形成突起PRT，可以防止在第一方向DR1上相邻的两个像素PXL的相邻像素电极ELT之间的短路缺陷。
在如图8至图9c和图11至图25c的实施例中那样包括第二一体化堤图案CBNP2(或第三堤图案部BNP3)的实施例中，通过在每个第二一体化堤图案CBNP2中形成延伸部EPA，可以防止在沿第二方向DR2相邻的两个像素PXL的相邻像素电极ELT之间的短路缺陷。
图26和图27分别示出了根据本发明的实施例的像素PXL和包括像素PXL的显示区域DA的平面图。例如，图26和图27关于每个像素PXL的发光单元EMU和堤图案部BNP示出了图8的实施例的另一修改实施例。与图26的实施例相比，图27的实施例还可以包括形成在与设置在每个像素区域PXA内部的第二分离区域SPA2对应的一体化堤图案CBNP中的第二延伸部EPA2。在描述图26和图27的实施例时，相同的附图标记表示为与上述实施例的构造相似或相同的构造，并且将省略其详细描述。
参照图5至图27，每个像素PXL可以包括具有四个串联级的发光单元EMU。例如，每个像素PXL可以包括与第一串联级对应的第一发光元件布置区域AR1、与第二串联级对应的第二发光元件布置区域AR2、与第三串联级对应的第三发光元件布置区域AR3以及与第四串联级对应的第四发光元件布置区域AR4。
第一发光元件布置区域AR1可以是与第一串联级对应的区域。例如，第一发光元件布置区域AR1可以包括第1-1电极ELT1-1和第1-2电极ELT1-2以及设置和/或连接在第1-1电极ELT1-1与第1-2电极ELT1-2之间的至少一个第一发光元件LD1。
第二发光元件布置区域AR2可以是与第二串联级对应的区域。例如，第二发光元件布置区域AR2可以包括第2-1电极ELT2-1和第2-2电极ELT2-2以及设置和/或连接在第2-1电极ELT2-1与第2-2电极ELT2-2之间的至少一个第二发光元件LD2。
第三发光元件布置区域AR3可以是与第三串联级对应的区域。例如，第三发光元件布置区域AR3可以包括第3-1电极ELT3-1和第3-2电极ELT3-2以及设置和/或连接在第3-1电极ELT3-1与第3-2电极ELT3-2之间的至少一个第三发光元件LD3。
第四发光元件布置区域AR4可以是与第四串联级对应的区域。例如，第四发光元件布置区域AR4可以包括第4-1电极ELT4-1和第4-2电极ELT4-2以及设置和/或连接在第4-1电极ELT4-1与第4-2电极ELT4-2之间的至少一个第四发光元件LD4。
第1-1电极ELT1-1、第1-2电极ELT1-2、第4-1电极ELT4-1和第4-2电极ELT4-2可以在第一发光区域EA1中沿着第一方向DR1彼此分离，并且它们中的每个可以沿着第二方向DR2延伸。第2-1电极ELT2-1、第2-2电极ELT2-2、第3-1电极ELT3-1和第3-2电极ELT3-2可以在第二发光区域EA2中沿着第一方向DR1彼此分离，并且它们中的每个可以沿着第二方向DR2延伸。
像素PXL还可以包括连接到相应的像素电极ELT和/或发光元件LD的接触电极CNE。例如，像素PXL可以包括第一接触电极CNE1至第五接触电极CNE5。在实施例中，每个接触电极CNE可以通过至少一个接触孔CH连接到相应的像素电极ELT，但是不限于此。
在实施例中，至少一个接触电极CNE可以将两个连续的串联级连接。例如，第二接触电极CNE2可以将第一串联级和第二串联级连接，第三接触电极CNE3可以将第二串联级和第三串联级连接，第四接触电极CNE4可以将第三串联级和第四串联级连接。
在一些实施例中，第一发光元件布置区域AR1至第四发光元件布置区域AR4可以具有彼此基本上相似或相同的结构，但是不限于此。设置在第一发光元件布置区域AR1至第四发光元件布置区域AR4中的发光元件LD的数量以及像素电极ELT和/或接触电极CNE的形状可以相同或不同。
第一接触电极CNE1可以设置在第一发光元件LD1的第一端部EP1和第1-1电极ELT1-1上。第一接触电极CNE1可以将第一发光元件LD1的第一端部EP1连接到第1-1电极ELT1-1。
第二接触电极CNE2可以设置在第一发光元件LD1的第二端部EP2和第1-2电极ELT1-2上，以将第一发光元件LD1的第二端部EP2连接到第1-2电极ELT1-2。第二接触电极CNE2可以设置在第二发光元件LD2的第一端部EP1和第2-1电极ELT2-1上，以将第二发光元件LD2的第一端部EP1连接到第2-1电极ELT2-1。
为此，第二接触电极CNE2可以从第一发光元件布置区域AR1通过第二分离区域SPA2延伸到第二发光元件布置区域AR2，以将第1-2电极ELT1-2连接到第2-1电极ELT2-1。在另一实施例中，第二接触电极CNE2可以由可以分别设置在第一发光元件布置区域AR1和第二发光元件布置区域AR2中的分离的电极构成，并且分离的电极可以通过桥接图案等彼此连接。第一串联级和第二串联级可以通过第二接触电极CNE2连接。
第三接触电极CNE3可以设置在第二发光元件LD2的第二端部EP2和第2-2电极ELT2-2上，以将第二发光元件LD2的第二端部EP2连接到第2-2电极ELT2-2。另外，第三接触电极CNE3可以设置在第三发光元件LD3的第一端部EP1和第3-1电极ELT3-1上，以将第三发光元件LD3的第一端部EP1连接到第3-1电极ELT3-1。
为此，第三接触电极CNE3可以从第二发光元件布置区域AR2延伸到第三发光元件布置区域AR3，以将第2-2电极ELT2-2连接到第3-1电极ELT3-1。在另一实施例中，第三接触电极CNE3可以由分别设置在第二发光元件布置区域AR2和第三发光元件布置区域AR3中的分离的电极构成，并且分离的电极可以通过桥接图案等彼此连接。第二串联级和第三串联级可以通过第三接触电极CNE3连接。
第四接触电极CNE4可以设置在第三发光元件LD3的第二端部EP2和第1-2电极ELT1-2上，以将第三发光元件LD3的第二端部EP2连接到第3-2电极ELT3-2。第四接触电极CNE4可以设置在第四发光元件LD4的第一端部EP1和第4-1电极ELT4-1上，以将第四发光元件LD4的第一端部EP1连接到第4-1电极ELT4-1。
为此，第四接触电极CNE4可以从第三发光元件布置区域AR3通过第二分离区域SPA2延伸到第四发光元件布置区域AR4，以将第3-2电极ELT3-2连接到第4-1电极ELT4-1。在另一实施例中，第四接触电极CNE4可以由可以分别设置在第三发光元件布置区域AR3和第四发光元件布置区域AR4中的分离的电极构成，并且分离的电极可以通过桥接图案等彼此连接。第三串联级和第四串联级可以通过第四接触电极CNE4连接。
第五接触电极CNE5可以设置在第四发光元件LD4的第二端部EP2和第4-2电极ELT4-2上。第四发光元件LD4的第二端部EP2可以连接到第4-2电极ELT4-2。
以上述方式，在包括至少三个串联级(例如，四个串联级)的像素PXL中，像素电极ELT和发光元件LD可以通过使用接触电极CNE以期望的形式连接。
在图26和图27的实施例中，每个像素PXL可以包括针对至少一个串联级设置的发光区域EA。例如，每个像素PXL可以包括其中可以设置第一串联级和第四串联级的第一发光区域EA1以及其中可以设置第二串联级和第三串联级的第二发光区域EA2。在一些实施例中，第一发光区域EA1和第二发光区域EA2可以沿着第二方向DR2彼此间隔开，并且至少一个分离区域SPA可以设置在第一发光区域EA1与第二发光区域EA2之间。
具体地，至少一个分离区域SPA可以设置在沿第一方向DR1和/或沿第二方向DR2的相邻的像素PXL之间，并且可以设置在每个像素区域PXA内部。例如，第一分离区域SPA1可以设置在沿第二方向DR2相邻的像素PXL之间，并且第二分离区域SPA2可以设置在每个像素区域PXA内部。作为示例，第二分离区域SPA2可以设置在每个像素PXL的第一发光区域EA1与第二发光区域EA2之间。像素电极ELT可以由第一分离区域SPA1和第二分离区域SPA2断开以被单独地分离。
堤BNK可以与第一发光区域EA1和第二发光区域EA2中的每个对应地开口，此外，堤BNK可以包括与第一分离区域SPA1和/或第二分离区域SPA2对应的开口OPN。例如，堤BNK可以包括与第一分离区域SPA1对应的第一开口OPN1和与第二分离区域SPA2对应的第二开口OPN2。
每个像素PXL和包括像素PXL的显示区域DA还可以包括与相应的像素电极ELT叠置的堤图案部BNP(或相应的堤图案)。例如，每个像素PXL可以包括分别与一个像素电极ELT叠置的第一堤图案部至第四堤图案部BNP1’至BNP4’以及与多个像素电极ELT叠置的一体化堤图案CBNP。
第一堤图案部BNP1’可以与第1-1电极ELT1-1叠置。例如，第一堤图案部BNP1’可以设置在第1-1电极ELT1-1下方，以便与第1-1电极ELT1-1的一个区域叠置。第1-1电极ELT1-1的区域可以通过第一堤图案部BNP1’向上突出。因此，反射分隔壁可以形成在第一发光元件LD1的第一端部EP1周围。
第二堤图案部BNP2’可以与第2-1电极ELT2-1叠置。例如，第二堤图案部BNP2’可以设置在第2-1电极ELT2-1下方，以便与第2-1电极ELT2-1的一个区域叠置。第2-1电极ELT2-1的区域可以通过第二堤图案部BNP2’向上突出。因此，反射分隔壁可以形成在第二发光元件LD2的第一端部EP1周围。
第三堤图案部BNP3’可以与第3-1电极ELT3-1叠置。例如，第三堤图案部BNP3’可以设置在第3-1电极ELT3-1下方，以便与第3-1电极ELT3-1的一个区域叠置。第3-1电极ELT3-1的区域可以通过第三堤图案部BNP3’向上突出。因此，反射分隔壁可以形成在第三发光元件LD3的第一端部EP1周围。
第四堤图案部BNP4’可以与第4-1电极ELT4-1叠置。例如，第四堤图案部BNP4’可以设置在第4-1电极ELT4-1下方，以便与第4-1电极ELT4-1的一个区域叠置。第4-1电极ELT4-1的区域可以通过第四堤图案部BNP4’向上突出。因此，反射分隔壁可以形成在第四发光元件LD4的第一端部EP1周围。
在实施例中，第一堤图案部BNP1’至第四堤图案部BNP4’可以彼此分离以形成每个独立的图案，但是本发明不限于此。例如，如在图7至图25c的实施例中，至少两个相邻的堤图案部BNP可以一体地形成和/或设置。
一体化堤图案CBNP可以设置在每个像素区域PXA的中心处。例如，第一堤图案部BNP1’至第四堤图案部BNP4’可以分离并设置在每个像素区域PXA的两侧(例如，第一侧区域和第二侧区域)处，并且一体化堤图案CBNP可以设置在像素区域PXA的中心处，以便设置在第一堤图案部BNP1’至第四堤图案部BNP4’之间(例如，在第一堤图案部BNP1’与第四堤图案部BNP4’之间以及在第二堤图案部BNP2’与第三堤图案部BNP3’之间)。例如，第一堤图案部BNP1’、一体化堤图案CBNP和第四堤图案部BNP4’可以沿着第一方向DR1顺序地布置在第一发光区域EA1中，并且第二堤图案部BNP2’、一体化堤图案CBNP和第三堤图案部BNP3’可以沿着第一方向DR1顺序地布置在第二发光区域EA2中。
在实施例中，一体化堤图案CBNP可以与设置在每个像素区域PXA的中心处的至少两个像素电极ELT叠置。例如，一体化堤图案CBNP可以在第一发光区域EA1中与第1-2电极ELT1-2和第4-2电极ELT4-2部分地叠置，并且可以在第二发光区域EA2中与第2-2电极ELT2-2和第3-2电极ELT3-2部分地叠置。一体化堤图案CBNP可以从第一发光区域EA1通过第二分离区域SPA2延伸到第二发光区域EA2。
然而，本发明不限于此。例如，在另一实施例中，以类似于根据图22和图23的实施例的第二一体化堤图案CBNP2的方式，每个一体化堤图案CBNP的一个端部可以在第二分离区域SPA2中断开。
一体化堤图案CBNP可以在显示区域DA中沿着一个方向延伸，使得至少两个相邻的像素PXL分别同与其对应的像素电极ELT公共地叠置。例如，一体化堤图案CBNP可以在显示区域DA中沿着第二方向DR2延伸，以便与在第二方向DR2上的至少两个相邻的像素PXL的第1-2电极ELT1-2、第2-2电极ELT2-2、第3-2电极ELT3-2和第4-2电极ELT4-2叠置。作为示例，一体化堤图案CBNP可以在显示区域DA的每个像素列中沿着第二方向DR2延伸，以与设置在同一像素列中的像素PXL的第1-2电极ELT1-2、第2-2电极ELT2-2、第3-2电极ELT3-2和第4-2电极ELT4-2叠置。
然而，本发明不限于此。例如，在另一实施例中，类似于根据图22和图23的实施例的第二一体化堤图案CBNP2，每个一体化堤图案CBNP的一个端部可以在第一分离区域SPA1中断开。
如上所述，在其中每个像素PXL包括多个发光区域EA并且第二分离区域SPA2可以设置在发光区域EA之间的实施例中，每个一体化堤图案CBNP可以在至少一个分离区域SPA中具有沿着第一方向DR1延伸的宽度。例如，每个一体化堤图案CBNP可以至少在第一分离区域SPA1中具有部分地延伸的宽度。
例如，一体化堤图案CBNP可以具有第一宽度W11，以便与第一发光区域EA1和第二发光区域EA2中的第1-2电极ELT1-2、第2-2电极ELT2-2、第3-2电极ELT3-2和第4-2电极ELT4-2部分地叠置。一体化堤图案CBNP可以具有大于第一宽度W11的第二宽度W12，以便与设置在第一分离区域SPA1中的对应的区域中的第1-2电极ELT1-2、第2-2电极ELT2-2、第3-2电极ELT3-2和第4-2电极ELT4-2中的每个的一个端部完全叠置。例如，在第一像素PXL1与第三像素PXL3之间的第一分离区域SPA1中，一体化堤图案CBNP可以具有延伸的第二宽度W12，以便与第一像素PXL1的第2-2电极ELT2-2和第3-2电极ELT3-2中的每个的一个端部(下端部)和第三像素PXL3的第1-2电极ELT1-2和第4-2电极ELT4-2中的每个的一个端部(上端部)完全叠置。
在第一发光区域EA1和第二发光区域EA2周围的非发光区域NEA中，一体化堤图案CBNP可以具有比第一宽度W11和第二宽度W12窄的第三宽度W13。一体化堤图案CBNP可以在第二分离区域SPA2中具有选择性延伸的宽度。
例如，如在图26的实施例中，一体化堤图案CBNP可以在第二分离区域SPA2中具有第三宽度W13的同时与每个像素PXL的第1-2电极ELT1-2的一个区域、第2-2电极ELT2-2的一个区域、第3-2电极ELT3-2的一个区域和/或第4-2电极ELT4-2的一个区域叠置。在另一实施例中，如在图27的实施例中，一体化堤图案CBNP可以在第二分离区域SPA2中具有延伸的第二宽度W12的同时与每个像素PXL的第1-2电极ELT1-2的端部、第2-2电极ELT2-2的端部、第3-2电极ELT3-2的端部和第4-2电极ELT4-2的端部完全叠置。
如在图27的实施例中，当一体化堤图案CBNP在第二分离区域SPA2中具有延伸的宽度时，第1-2电极ELT1-2的一个端部、第2-2电极ELT2-2的一个端部、第3-2电极ELT3-2的一个端部和第4-2电极ELT4-2的一个端部可以设置在一体化堤图案CBNP的平坦上表面上。因此，在用于形成像素电极ELT的导电膜的图案化工艺中，可以能够防止导电膜的残留物出现在第二分离区域SPA2中，因此可以能够防止至少两个相邻的像素电极ELT(例如，第1-2电极ELT1-2和第2-2电极ELT2-2)在第二分离区域SPA2中短路。
已经根据优选实施例具体描述了本公开的技术构思，但是应当注意的是，提供前面的实施例仅用于说明而不是限制本公开。本领域技术人员将理解的是，在不脱离本发明的范围的情况下，可以在其中进行形式和细节上的各种改变。
本发明的技术范围可以由所附权利要求的技术范围确定。落入权利要求及其等同物的含义和范围内的所有改变或修改将被解释为包括本发明的范围。

Claims (48)

1.一种显示装置，所述显示装置包括：
像素，设置在显示区域中，并且包括在第一方向上彼此相邻的第一像素和第二像素；以及
第一一体化堤图案，设置在所述第一像素与所述第二像素之间，
其中，所述像素中的每个包括：第一电极和第二电极，在发光区域中沿着所述第一方向彼此间隔开，并且在第二方向上延伸；第一堤图案部，与所述第一电极叠置；以及第二堤图案部，与所述第二电极叠置，并且
所述第一一体化堤图案包括设置在所述第一像素处的第二堤图案部、设置在所述第二像素处的第一堤图案部以及在所述第一像素与所述第二像素之间的边界区域中在所述第二方向上延伸的突起。
2.根据权利要求1所述的显示装置，其中，
所述第一方向是所述显示区域的行方向，并且
所述第二方向是所述显示区域的列方向。
3.根据权利要求2所述的显示装置，其中，
在所述第一一体化堤图案的上端和下端处的端部分别在前一像素行和下一像素行的方向上突出。
4.根据权利要求2所述的显示装置，其中，
所述第一一体化堤图案与前一像素行的第一一体化堤图案和下一像素行的第一一体化堤图案中的至少一个彼此成一体。
5.根据权利要求1所述的显示装置，其中，
所述突起包括至少一个拐角部。
6.根据权利要求1所述的显示装置，其中，
所述突起包括第一区域和第二区域，所述第一区域和所述第二区域沿着所述第二方向连续地设置并且分别具有沿着所述第一方向的第一宽度和第二宽度，并且
所述第一宽度和所述第二宽度彼此不同。
7.根据权利要求6所述的显示装置，其中，
所述突起还包括第三区域，所述第三区域接触所述第二区域并且具有与所述第二宽度不同的第三宽度。
8.根据权利要求1所述的显示装置，其中，
所述突起具有在至少一个区域中变化的宽度。
9.根据权利要求1所述的显示装置，其中，
所述突起具有均匀的宽度。
10.根据权利要求1所述的显示装置，其中，
在平面图中，所述突起设置在所述第一像素的第二电极与所述第二像素的第一电极之间的区域中。
11.一种显示装置，所述显示装置包括：
像素，设置在显示区域中，并且包括在第一方向上彼此相邻的第一像素和第二像素；以及
第一一体化堤图案，设置在所述第一像素与所述第二像素之间，
其中，所述像素中的每个包括：第一电极和第二电极，在发光区域中沿着所述第一方向彼此间隔开，并且在第二方向上延伸；第三电极，设置在所述第一电极与所述第二电极之间；第一堤图案部，与所述第一电极叠置；第二堤图案部，与所述第二电极叠置；以及第三堤图案部，与所述第三电极叠置，并且
所述第一一体化堤图案包括设置在所述第一像素处的第二堤图案部、设置在所述第二像素处的第一堤图案部以及在所述第一像素与所述第二像素之间的边界区域中在所述第二方向上延伸的突起。
12.根据权利要求11所述的显示装置，其中，
所述像素还包括在所述第二方向上与所述第一像素相邻的第三像素；并且
所述第一像素的所述第一电极、所述第二电极和所述第三电极与所述第三像素的第一电极、第二电极和第三电极在所述第一像素与所述第三像素之间的分离区域中断开以彼此分离。
13.根据权利要求12所述的显示装置，所述显示装置还包括第二一体化堤图案，所述第二一体化堤图案包括所述第一像素的第三堤图案部和所述第三像素的第三堤图案部，
其中，所述第二一体化堤图案在所述发光区域中具有第一宽度，并且在所述分离区域中具有大于所述第一宽度的第二宽度。
14.根据权利要求13所述的显示装置，其中，
所述第二一体化堤图案在所述分离区域中与所述第一像素和所述第三像素的第三电极的端部完全叠置。
15.根据权利要求13所述的显示装置，其中，
所述像素中的每个还包括设置在所述第二电极与所述第三电极之间的第四电极，并且
所述第二一体化堤图案在所述分离区域中与所述第一像素和所述第三像素的第三电极和第四电极的端部完全叠置。
16.根据权利要求15所述的显示装置，其中，
所述第一像素和所述第三像素的所述第三电极和所述第四电极的所述端部在所述分离区域中设置在所述第二一体化堤图案的上表面上。
17.根据权利要求15所述的显示装置，其中，
所述第二一体化堤图案在所述显示区域中沿着所述第二方向延伸，并且与沿着所述第二方向设置在同一像素列中的像素的第三电极和第四电极叠置。
18.根据权利要求17所述的显示装置，其中，
所述第二一体化堤图案在设置于所述同一像素列中的所述像素中的每个的发光区域中与所述第三电极和所述第四电极部分地叠置，并且
所述第二一体化堤图案在沿着所述第二方向的两个相邻像素之间的分离区域中与所述两个相邻像素的所述第三电极和所述第四电极的所述端部完全叠置。
19.根据权利要求18所述的显示装置，其中，
所述第二一体化堤图案在所述发光区域与所述分离区域之间的区域中具有小于所述第一宽度的第三宽度。
20.根据权利要求19所述的显示装置，其中，
所述第二一体化堤图案在具有所述第三宽度的区域中不与所述第四电极叠置。
21.根据权利要求12所述的显示装置，其中，
所述第一像素的所述第三堤图案部和所述第三像素的所述第三堤图案部在所述分离区域中彼此间隔开，并且
所述第一像素的所述第三堤图案部和所述第三像素的所述第三堤图案部中的每个在所述发光区域中具有第一宽度，并且在所述分离区域中具有大于所述第一宽度的第二宽度。
22.根据权利要求21所述的显示装置，其中，
所述第一像素的所述第三堤图案部和所述第三像素的所述第三堤图案部中的每个在所述发光区域与所述分离区域之间的区域中具有小于所述第一宽度的第三宽度。
23.一种显示装置，所述显示装置包括设置在显示区域中的像素，
其中，所述像素中的每个包括：
第一电极和第二电极，在发光区域中沿着第一方向彼此间隔开，并且在第二方向上延伸；
第三电极，设置在所述第一电极与所述第二电极之间并且沿着所述第二方向延伸；
第一堤图案部，与所述第一电极叠置；
第二堤图案部，与所述第二电极叠置；以及
第三堤图案部，设置在所述第一堤图案部与所述第二堤图案部之间，并且与所述第三电极叠置，并且
所述第三堤图案部在所述发光区域中具有第一宽度，并且在沿所述第二方向的相邻像素之间的分离区域中具有大于所述第一宽度的第二宽度。
24.根据权利要求23所述的显示装置，其中，
所述第三堤图案部与设置在沿所述第二方向的至少一个相邻像素中的第三堤图案部彼此成一体以形成一体化堤图案。
25.根据权利要求24所述的显示装置，其中，
沿着所述第二方向设置在所述显示区域的每个像素列中的像素的第三堤图案部彼此成一体以形成各自的一体化堤图案，并且
所述一体化堤图案在沿所述第二方向的相邻像素之间的分离区域中沿着所述第一方向延伸。
26.根据权利要求25所述的显示装置，其中，
在所述第二方向上的相邻像素的第一电极、第二电极和第三电极在所述分离区域中断开以彼此分离。
27.根据权利要求25所述的显示装置，其中，
所述一体化堤图案在所述分离区域中与所述每个像素列的第三电极的端部完全叠置。
28.根据权利要求25所述的显示装置，其中，
所述像素中的每个还包括设置在所述第二电极与所述第三电极之间的第四电极，并且
所述一体化堤图案在所述分离区域中与所述每个像素列的第三电极和第四电极的端部完全叠置。
29.根据权利要求28所述的显示装置，其中，
所述每个像素列的所述第三电极和所述第四电极的所述端部在所述分离区域中设置在所述一体化堤图案的上表面上。
30.根据权利要求28所述的显示装置，其中，
所述一体化堤图案在所述每个像素列的发光区域中与所述第三电极和所述第四电极部分地叠置，并且
所述一体化堤图案在所述分离区域中与所述第三电极和所述第四电极的所述端部完全叠置。
31.根据权利要求23所述的显示装置，其中，
所述第三堤图案部在所述发光区域与所述分离区域之间的区域中具有小于所述第一宽度的第三宽度。
32.根据权利要求31所述的显示装置，其中，
所述像素中的每个还包括设置在所述第二电极与所述第三电极之间的第四电极，并且
所述第三堤图案部在所述发光区域中与所述第三电极和所述第四电极部分地叠置，
所述第三堤图案部在所述分离区域中与所述第三电极和所述第四电极中的每个的端部完全叠置，并且
所述第三堤图案部在具有所述第三宽度的区域中与所述第三电极至少部分地叠置，并且不与所述第四电极叠置。
33.根据权利要求32所述的显示装置，其中，
所述像素中的每个在所述发光区域与所述分离区域之间的区域中包括形成在所述第四电极处的至少一个接触部，并且
所述第三堤图案部不与所述至少一个接触部叠置。
34.根据权利要求23所述的显示装置，其中，
所述像素包括在所述第一方向上顺序地设置的第一像素和第二像素，并且
所述第一像素的所述第二堤图案部和所述第二像素的所述第一堤图案部彼此成一体，并且在所述第一像素和所述第二像素的边界区域中在所述第二方向上突出。
35.一种显示装置，所述显示装置包括沿着第一方向和第二方向设置在显示区域中的像素，
其中，所述像素中的每个包括：
第一电极和第二电极，在发光区域中沿着所述第一方向彼此间隔开，并且在所述第二方向上延伸；
第三电极，设置在所述第一电极与所述第二电极之间并且沿着所述第二方向延伸；
第一堤图案部，与所述第一电极叠置；
第二堤图案部，与所述第二电极叠置；以及
一体化堤图案，设置在所述第一堤图案部与所述第二堤图案部之间以与所述第三电极叠置，并且在每个发光区域中沿着所述第二方向延伸，并且
所述一体化堤图案在沿着所述第二方向的两个相邻像素之间的第一分离区域中具有延伸为与所述两个相邻像素中的至少一个的第三电极的端部完全叠置的宽度。
36.根据权利要求35所述的显示装置，其中，
所述一体化堤图案在所述每个发光区域中具有第一宽度，并且
所述一体化堤图案在所述第一分离区域中具有大于所述第一宽度的第二宽度。
37.根据权利要求36所述的显示装置，其中，
在所述每个发光区域与所述第一分离区域之间的非发光区域中，所述一体化堤图案具有小于所述第一宽度和所述第二宽度中的每个的第三宽度。
38.根据权利要求35所述的显示装置，其中，
所述像素中的每个还包括设置在所述第二电极与所述第三电极之间的第四电极，并且
所述一体化堤图案在所述每个发光区域中与所述第三电极和所述第四电极部分地叠置，并且
所述一体化堤图案在所述第一分离区域中与沿着所述第二方向的两个相邻像素的所述第三电极和所述第四电极的相应的端部完全叠置。
39.根据权利要求35所述的显示装置，其中，
所述像素中的每个还包括设置在所述第一电极、所述第二电极和所述第三电极之间的发光元件。
40.根据权利要求35所述的显示装置，其中，
所述每个发光区域包括沿着所述第二方向彼此间隔开的第一发光区域和第二发光区域，并且
所述像素中的每个还包括设置在所述第一发光区域与所述第二发光区域之间的第二分离区域。
41.根据权利要求40所述的显示装置，其中，
所述一体化堤图案从所述第一发光区域通过所述第二分离区域延伸到所述第二发光区域，
所述一体化堤图案在所述第一发光区域和所述第二发光区域中具有第一宽度，并且
所述一体化堤图案在所述第一分离区域中具有大于所述第一宽度的第二宽度。
42.根据权利要求41所述的显示装置，其中，
所述一体化堤图案在所述第一发光区域和所述第二发光区域周围的非发光区域中以及在所述第二分离区域中具有小于所述第一宽度和所述第二宽度中的每个的第三宽度。
43.根据权利要求41所述的显示装置，其中，
所述一体化堤图案在所述第一发光区域和所述第二发光区域周围的非发光区域中具有小于所述第一宽度和所述第二宽度中的每个的第三宽度，并且
所述一体化堤图案在所述第二分离区域中具有所述第二宽度。
44.根据权利要求40所述的显示装置，其中，
所述第一发光区域包括：所述第一电极、所述第二电极和所述第三电极；以及第四电极，设置在所述第二电极与所述第三电极之间，并且沿着所述第二方向延伸，并且
所述第二发光区域包括：第五电极和第六电极，沿着所述第一方向彼此间隔开并且沿着所述第二方向延伸；以及第七电极和第八电极，在所述第五电极与所述第六电极之间沿着所述第一方向彼此间隔开，并且沿着所述第二方向延伸。
45.根据权利要求44所述的显示装置，其中，
所述一体化堤图案从所述第一发光区域通过所述第二分离区域延伸到所述第二发光区域，并且与所述第三电极、所述第四电极、所述第七电极和所述第八电极叠置。
46.根据权利要求45所述的显示装置，其中，
所述一体化堤图案在所述第一发光区域中与所述第三电极和所述第四电极部分地叠置，
所述一体化堤图案在所述第二发光区域中与所述第七电极和所述第八电极部分地叠置，并且
所述一体化堤图案在所述第一分离区域中与所述第七电极和所述第八电极中的每个的一个端部完全叠置。
47.根据权利要求44所述的显示装置，其中，
所述一体化堤图案在所述第二分离区域中与所述第三电极、所述第四电极、所述第七电极和所述第八电极中的每个的端部完全叠置。
48.根据权利要求44所述的显示装置，其中，所述像素中的每个包括：
第三堤图案部，与所述第五电极叠置；
第四堤图案部，与所述第六电极叠置；
至少一个第一发光元件，设置在所述第一电极与所述第三电极之间；
至少一个第二发光元件，设置在所述第五电极与所述第七电极之间，并且电连接到所述至少一个第一发光元件的端部；
至少一个第三发光元件，设置在所述第六电极与所述第八电极之间，并且电连接到所述至少一个第二发光元件的端部；以及
至少一个第四发光元件，设置在所述第二电极与所述第四电极之间，并且电连接到所述至少一个第三发光元件的端部。
CN202180064653.4A 2020-09-21 2021-09-06 显示装置 Pending CN116195061A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR10-2020-0121758 2020-09-21
KR1020200121758A KR20220039914A (ko) 2020-09-21 2020-09-21 표시 장치
PCT/KR2021/012056 WO2022059984A1 (ko) 2020-09-21 2021-09-06 표시 장치

Publications (1)

Publication Number Publication Date
CN116195061A true CN116195061A (zh) 2023-05-30

Family

ID=80741688

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180064653.4A Pending CN116195061A (zh) 2020-09-21 2021-09-06 显示装置

Country Status (4)

Country Link
US (2) US11721706B2 (zh)
KR (1) KR20220039914A (zh)
CN (1) CN116195061A (zh)
WO (1) WO2022059984A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210055524A (ko) * 2019-11-07 2021-05-17 엘지디스플레이 주식회사 유기발광표시장치
CN112736096A (zh) * 2021-01-15 2021-04-30 京东方科技集团股份有限公司 一种显示基板的制备方法、显示基板及显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9178123B2 (en) 2012-12-10 2015-11-03 LuxVue Technology Corporation Light emitting device reflective bank structure
KR102657126B1 (ko) * 2018-07-20 2024-04-16 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR102652645B1 (ko) 2018-09-03 2024-04-02 삼성디스플레이 주식회사 발광 장치 및 이를 구비하는 표시 장치
KR102568713B1 (ko) 2018-10-12 2023-08-22 삼성디스플레이 주식회사 화소 및 이를 구비한 표시 장치
KR20200088962A (ko) 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치 및 이를 포함하는 표시 장치
KR20200088954A (ko) 2019-01-15 2020-07-24 삼성디스플레이 주식회사 표시 장치
KR20200102025A (ko) * 2019-02-20 2020-08-31 삼성디스플레이 주식회사 표시 장치
KR20210022799A (ko) * 2019-08-20 2021-03-04 삼성디스플레이 주식회사 표시 장치
KR20210057891A (ko) 2019-11-12 2021-05-24 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20210132255A (ko) * 2020-04-24 2021-11-04 삼성디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
US11721706B2 (en) 2023-08-08
US20220093652A1 (en) 2022-03-24
US11961847B2 (en) 2024-04-16
US20230317738A1 (en) 2023-10-05
KR20220039914A (ko) 2022-03-30
WO2022059984A1 (ko) 2022-03-24

Similar Documents

Publication Publication Date Title
CN113302742A (zh) 显示装置
CN112740407A (zh) 显示装置及其制造方法
CN113330570A (zh) 显示设备及其制造方法
CN113692648A (zh) 显示装置及制造显示装置的方法
EP3937248A1 (en) Pixel, display device including same, and manufacturing method therefor
CN112543999A (zh) 显示装置及其制造方法
CN113299676A (zh) 显示设备
US11961847B2 (en) Display device
CN116057720A (zh) 显示装置
KR20220043993A (ko) 표시 장치 및 그의 제조 방법
CN115995458A (zh) 显示装置及其制造方法
CN116508157A (zh) 显示设备
CN114556596A (zh) 显示设备及用于制造显示设备的方法
KR20220147187A (ko) 표시 장치
EP4156265A1 (en) Display device
CN116490975A (zh) 像素、包括其的显示设备和制造显示设备的方法
CN117616579A (zh) 像素和具有该像素的显示装置
KR20220020483A (ko) 화소 및 이를 구비한 표시 장치
KR20220053765A (ko) 표시 장치
CN116075935A (zh) 像素和包括该像素的显示装置
CN116547812A (zh) 像素和包括该像素的显示装置
US20230091726A1 (en) Display device
CN116745919A (zh) 显示装置和用于显示装置的制造方法
CN116615802A (zh) 像素和包括该像素的显示装置
CN116745911A (zh) 像素和包括该像素的显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination