KR20210081506A - 표시 장치 및 그의 제조 방법 - Google Patents

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Abstract

표시 장치가 제공된다. 표시 장치는 복수의 화소 영역들을 포함하는 표시 영역과, 표시 영역의 외곽에 배치되는 비표시 영역을 포함하는 기판, 표시 영역에 배치되는 복수의 회로 소자들을 포함하는 화소 회로층, 화소 회로층 상부의 표시 영역에 배치되는 복수의 발광 소자들을 포함하는 표시 소자층 및 기판 상에 배치되고, 각각 표시 소자층에 배치된 적어도 하나의 전극과 동일한 층에 배치되는 메인 배선, 및 메인 배선에 전기적으로 연결되며 화소 회로층에 배치된 적어도 하나의 전극과 동일한 층에 배치되는 서브 배선을 포함하는 제1 정렬 배선 및 제2 정렬 배선을 포함한다.
제1 정렬 배선 및 제2 정렬 배선은, 비표시 영역에서, 메인 배선을 미포함하고, 기판의 일 가장자리로부터 소정 거리 이격되어 배치되는 서브 배선을 포함한다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 초소형의 발광 소자들을 이용하여 발광 장치의 광원을 구성하는 기술이 개발되고 있다. 이러한 발광 장치는 표시 장치나 조명 장치와 같은 각종 전자 장치에 이용될 수 있다.
발광 소자들은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 화소의 발광 영역에 공급될 수 있다. 이 때, 화소의 제1 및 제2 정렬 배선들에 소정의 전압이 공급되면, 제1 및 제2 정렬 배선들의 사이에 전계가 형성되면서, 제1 및 제2 정렬 배선들 사이에서 발광 소자들이 자가 정렬하게 된다.
제1 및 제2 정렬 배선들 각각은, 복수의 발광 소자들을 포함하는 표시 소자층에 배치된 적어도 하나의 전극과 동일한 층에 배치되는 메인 배선과, 화소 회로층에 배치된 적어도 하나의 전극과 동일한 층에 배치되는 서브 배선을 포함하는 다층 구조를 가질 수 있다.
이 경우, 원장 기판으로부터 셀(cell)을 커팅(cutting)하는 공정에서, 커팅 라인을 따라 서브 배선의 단면이 노출될 수 있다. 서브 배선은 셀의 정전기 유입 경로가 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 정렬 배선에 의한 정전기 유입을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는, 정렬 배선에 의한 정전기 유입을 방지할 수 있는 표시 장치의 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따르면, 복수의 화소 영역들을 포함하는 표시 영역과, 상기 표시 영역의 외곽에 배치되는 비표시 영역을 포함하는 기판, 상기 표시 영역에 배치되는 복수의 회로 소자들을 포함하는 화소 회로층, 상기 화소 회로층 상부의 상기 표시 영역에 배치되는 복수의 발광 소자들을 포함하는 표시 소자층, 및 상기 기판 상에 배치되고, 각각 상기 표시 소자층에 배치된 적어도 하나의 전극과 동일한 층에 배치되는 메인 배선, 및 상기 메인 배선에 전기적으로 연결되며 상기 화소 회로층에 배치된 적어도 하나의 전극과 동일한 층에 배치되는 서브 배선을 포함하는 제1 정렬 배선 및 제2 정렬 배선을 포함하된다.
상기 제1 정렬 배선 및 상기 제2 정렬 배선은, 상기 비표시 영역에서, 상기 메인 배선을 미 포함하고, 상기 기판의 일 가장자리로부터 소정 거리 이격되어 배치되는 상기 서브 배선을 포함한다.
상기 표시 소자층은, 상기 화소 회로층 상부의 각 화소 영역에 배치된 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극의 일 영역 상에 배치되는 제1 절연층, 및 상기 각 화소 영역의 상기 제1 및 제2 전극들의 사이에 배치된 상기 발광 소자들을 포함할 수 있다.
상기 제1 및 제2 전극들은 상기 각 화소 영역에서 서로 동일한 층에 이격되어 배치되며, 상기 발광 소자들의 제1 단부는 해당 화소의 제1 전극에 전기적으로 연결되고, 상기 발광 소자들의 제2 단부는 해당 화소의 제2 전극에 전기적으로 연결될 수 있다.
상기 발광 소자들의 상기 제1 단부 및 상기 제2 단부를 커버하지 않고, 상기 발광 소자들의 일 영역 상에만 부분적으로 배치되는 제2 절연층을 포함할 수 있다.
상기 제1 단부와 상기 제1 전극을 연결하는 제1 컨택 전극 및 상기 제2 단부와 상기 제2 전극을 연결하는 제2 컨택 전극을 포함하되, 상기 제1 컨택 전극과 상기 제2 컨택 전극 사이에 제3 절연층이 개재될 수 있다.
상기 서브 배선의 상면 및 일 단부는 상기 제3 절연층에 의해 둘러싸일 수 있다.
상기 제3 절연층 상에 배치되는 봉지막을 포함할 수 있다.
상기 제1 및 제2 정렬 배선들 각각의 메인 배선은, 상기 제1 및 제2 전극들 중 적어도 하나와 동일한 층에 배치될 수 있다.
상기 발광 소자들 각각은, 제1 도전성 도펀트가 도핑된 제1 도전성 반도체층, 제2 도전성 도펀트가 도핑된 제2 도전성 반도체층, 및 상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층의 사이에 제공된 활성층을 포함할 수 있다.
상기 발광 소자들 각각은 마이크로 스케일 또는 나노 스케일의 크기를 가진 막대형 발광 다이오드일 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 각각 표시 영역 및 비표시 영역을 포함한 복수의 패널을 포함하는 원장 기판을 준비하는 단계, 상기 각각의 패널 상에 화소 회로층을 형성함과 동시에, 제1 정렬 배선 및 제2 정렬 배선 각각의 서브 배선을 형성하는 단계, 상기 패널 각각의 표시 영역의 각 화소 영역 상에 제1 전극 및 제2 전극을 형성함과 동시에, 상기 패널 상에 상기 제1 정렬 배선 및 상기 제2 정렬 배선 각각의 메인 배선을 형성하는 단계, 상기 각 화소 영역 상에 복수의 발광 소자들을 공급하고, 상기 제1 정렬 배선 및 상기 제2 정렬 배선에 전원을 인가하여 상기 발광 소자들을 정렬하는 단계, 상기 발광 소자들 각각의 제1 단부 및 제2 단부를 각각 상기 제1 전극, 상기 제2 전극에 연결하는 제1 컨택 전극 및 제2 컨택 전극및 상기 제1 컨택 전극 및 상기 제2 컨택 전극 사이에 개재되는 절연층을 형성하는 단계, 및 상기 원장 기판으로부터 커팅 라인을 따라 각각의 패널들로 분리하는 단계를 포함한다.
상기 서브 배선을 형성하는 단계는, 상기 서브 배선과 상기 커팅 라인이 두께 방향으로 중첩하는 영역에서, 상기 서브 배선에 트렌치 영역을 형성하는 단계를 포함한다.
상기 서브 배선은 상기 트렌치 영역에 의해 일 단부가 노출되고, 상기 서브 배선의 상면 및 일 단부는 상기 절연층에 의해 둘러싸이는 것을 특징으로 할 수 있다.
상기 서브 배선을 형성하는 단계는, 상기 화소 회로층에 적어도 하나의 전극을 형성함과 동시에, 상기 적어도 하나의 전극과 동일한 층에 적어도 하나의 서브 배선을 형성하는 단계를 포함할 수 있다.
상기 메인 배선을 형성하는 단계는, 상기 제1 및 제2 정렬 배선들 각각의 서브 배선 상에, 상기 각각의 서브 배선과 전기적으로 연결되도록 상기 제1 및 제2 정렬 배선들 각각의 메인 배선을 형성하는 단계를 포함할 수 있다.
상기 메인 배선을 형성하는 단계는, 상기 트렌치 영역과 두께 방향으로 중첩하는 영역에서, 상기 메인 배선에 폭 방향으로 연장되는 연장부를 형성하는 단계를 포함할 수 있다.
상기 절연층을 형성하는 단계는, 상기 절연층 상에 봉지막을 형성하는 단계를 더 포함할 수 있다.
상기 발광 소자들을 정렬하는 단계는, 상기 발광 소자들의 정렬이 완료된 후 상기 비표시 영역상에 배치된 메인 배선을 제거하는 단계를 포함할 수 있다.
상기 메인 배선과 상기 서브 배선은 적어도 하나 이상의 컨택홀을 통해 전기적으로 연결될 수 있다.
상기 발광 소자들 각각은, 제1 도전성 도펀트가 도핑된 제1 도전성 반도체층, 제2 도전성 도펀트가 도핑된 제2 도전성 반도체층, 및 상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층의 사이에 제공된 활성층을 포함할 수 있다.
상기 발광 소자들 각각은 마이크로 스케일 또는 나노 스케일의 크기를 가진 막대형 발광 다이오드일 수 있다.
본 발명의 실시예에 따른 표시 장치 및 표시 장치의 제조 방법은, 커팅 라인 근처의 영역에서 메인 배선만으로 정렬 배선을 형성함으로써, 패널 제조 공정 중 정렬 배선에 의해 정전기가 셀로 유입되는 것을 방지할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 5a 내지 도 5c는 도 4의 표시 장치에 포함된 서브 화소의 일 예를 나타내는 회로도들이다.
도 6은 도 4의 제1 영역(A1)을 확대한 표시 장치의 일 예를 나타내는 평면도이다.
도 7은 도 6의 제2 영역(A2)을 확대한 서브 화소의 일 예를 나타내는 평면도이다.
도 8a는 도 6의 I-I’선을 따라 자른 서브 화소의 일 예를 나타내는 도면이다.
도 8b는 도 7의 II-II’선을 따라 자른 서브 화소의 일 예를 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타내는 순서도이다.
도 10은 원장 기판에 형성된 정렬 배선을 설명하기 위한 도면이다. 도 11은 도 10의 제3 영역(B)을 확대한 서브 화소의 일 예를 나타내는 평면도이다.
도 12 내지 도 16은 도 11의 III-III’을 따라 절단한 단면도로서, 도 9의 표시 장치의 제조 방법을 설명하는 도면들이다.
동일한 도면 부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예컨대, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1a 및 도 1b에서 원 기둥 형상의 막대형 발광 소자(LD)가 도시되었으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되는 것은 아니다.
도 1a 및 도 1b를 참조하면, 발광 소자(LD)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 제1 및 제2 도전형 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 일 방향을 따라 제1 도전형 반도체층(11), 활성층(12) 및 제2 도전형 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)는 일 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 여기서, 막대 형상은 원 기둥 또는 다각 기둥 등과 같이 폭 방향보다 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 나노 스케일 또는 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전형 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전형 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 도전형 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전형 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압이 인가 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)는 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용될 수 있다.
제2 도전형 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전형 반도체층(11)의 타입과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전형 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전형 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전형 반도체층(13)을 구성할 수 있다.
실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전형 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 도전형 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 평면(즉, 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 이산화규소(SiO2), 질화규소(Si3N4), 산화알루미늄(Al2O3) 및 이산화타이타늄(TiO2) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12) 및/또는 제2 도전형 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 3a 및 도 3b는 본 발명의 또 다른 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b를 참조하면, 발광 소자(LD)는 제2 도전형 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 발광 소자(LD)는 제1 도전형 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 전극층들(14, 15) 각각은 금속 또는 도전성 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITZO(Indium Tin Zinc Oxide)와 같은 투명 전극 물질 등을 단독 또는 혼합하여 형성될 수 있다. 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은 상기 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 다만, 이에 한정되는 것은 아니며, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 예를 들어, 활성층(12)의 표면에 절연성 피막(INF)이 제공됨으로써, 활성층(12)이 적어도 하나의 전극(예를 들어, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것이 방지될 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성이 확보될 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)이 형성됨으로써, 발광 소자(LD)의 표면 결함이 최소화되고, 발광 소자(LD)의 수명 및 효율이 향상될 수 있다. 나아가, 발광 소자(LD)에 절연성 피막(INF)이 형성됨으로써, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되더라도, 발광 소자들(LD)의 사이에서 원하지 않는 단락이 방지될 수 있다.
일 실시예에서, 발광 소자(LD)는 표면 처리 과정(예를 들어, 코팅)을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)이 유동성의 용액(또는, 용매)에 혼합되어 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급될 때, 발광 소자들(LD)이 용액 내에서 불균일하게 응집하지 않고 균일하게 분산될 수 있다. 여기서, 발광 영역은 발광 소자들(LD)에 의해 광이 발산되는 영역으로, 광이 발산되지 않는 비발광 영역과 구별될 수 있다.
실시예들에 따라, 소수성 재료를 이용하여 절연성 피막(INF) 자체를 소수성 막으로 형성하거나, 절연성 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다. 실시예에 따라, 소수성 재료는 소수성을 나타내도록 불소를 함유하는 재료일 수 있다. 또한, 실시예에 따라, 소수성 재료는 자기조립 단분자막(self-assembled monolayer; SAM)의 형태로 발광 소자들(LD)에 적용될 수 있다. 이 경우, 소수성 재료는 옥타데실 트라이클로로실란(octadecyl trichlorosilane), 플루오로알킬 트라이클로로실란(fluoroalkyl trichlorosilane), 퍼플루오로알킬 트라이에톡시실란(perfluoroalkyl triethoxysilane) 등을 포함할 수 있다. 또한, 소수성 재료는 테플론(TeflonTM)이나 사이토프(CytopTM)와 같은 상용화된 불소 함유 재료이거나, 이에 상응하는 재료일 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 초소형 발광 소자들(LD)을 배치하고, 상기 초소형 발광 소자들(LD)을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 4에는 도 1a 내지 도 3b에서 설명한 발광 소자들(LD)을 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히, 표시 장치에 구비되는 표시 패널(PNL)이 도시되어 있다. 실시예에 따라, 도 4에는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조가 간략하게 도시되어 있다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수도 있다.
도 4를 참조하면, 표시 패널(PNL)은, 베이스 층(SUB1)(또는, 기판)과, 베이스 층(SUB1) 상에 배치된 전원선들(PL1, PL2) 및 화소(PXL)를 포함할 수 있다.
표시 패널(PNL) 및 베이스 층(SUB1)은, 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리를 따라 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수도 있다.
베이스 층(SUB1)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 예를 들어, 베이스 층(SUB1)은 하부 패널(예를 들어, 표시 패널(PNL)의 하판)의 베이스 부재를 구성할 수 있다.
실시예에 따라, 베이스 층(SUB1)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(SUB1)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 베이스 층(SUB1)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 베이스 층(SUB1)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
베이스 층(SUB1) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정된다. 일 예로, 베이스 층(SUB1)은, 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 제1 정렬 배선(AL1), 제2 정렬 배선(AL2), 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
제1 및 제2 정렬 배선들(AL1, AL2) 각각은 다층 구조로 형성될 수 있다. 일 실시예에 따르면, 제1 및 제2 정렬 배선들(AL1, AL2) 각각은, 후술할 제1 및 제2 화소 전극들 중 적어도 하나와 동일한 층에 배치되는 메인 배선(미도시) 및 서브 배선(SUL1, SUL2)을 포함한 다층 구조를 가질 수 있다. 예를 들어 도 4에 도시된 바와 같이, 제1 및 제2 정렬 배선들(AL1, AL2)은 비표시 영역(NDA)에서 상기 메인 배선 및 서브 배선(SUL1, SUL2) 중 서브 배선만(SUL1, SUL2)으로 구성될 수 있다. 이에 대해서는 도 6 내지 도 8b를 통해 자세히 설명한다.
제1 전원선(PL1)은 제2 방향(DR2)으로 표시 영역(DA)을 가로질러 연장하며, 제1 방향(DR1)을 따라 반복적으로 배열될 수 있다. 제1 전원선(PL1)은 모든 화소들(PXL)과 연결되는 공통 배선이고, 제1 전원선(PL1)에는 제1 전원(VDD)(또는, 제1 전원전압)이 인가될 수 있다.
유사하게, 제2 전원선(PL2)은 제2 방향(DR2)으로 표시 영역(DA)을 가로질러 연장하며, 제1 방향(DR1)을 따라 반복적으로 배열될 수 있다. 제2 전원선(PL2)은 공통 배선이며, 제2 전원선(PL2)에는 제2 전원(VSS)(또는, 제2 전원전압)이 인가될 수 있다. 여기서, 제1 및 제2 전원들(VDD, VSS)은 서로 다른 전압 레벨을 가질 수 있다. 예를 들어, 제1 전원(VDD)은 제2 전원(VSS)보다 높은 전압 레벨을 가질 수 있다.
화소(PXL)는 제1 전원선(PL1) 및 제2 전원선(PL2) 사이에 전기적으로 연결되고 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 막대형 발광 다이오드를 포함할 수 있다. 예를 들어, 화소(PXL)는, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 제1 전원선(PL1) 및 제2 전원선(PL2) 사이에 서로 병렬로 연결된 복수의 막대형 발광 다이오드들을 포함할 수 있다. 복수의 막대형 발광 다이오드들은 화소(PXL)의 광원을 구성할 수 있다.
또한, 화소(PXL)는 복수의 서브 화소들(SPX1, SPX2, SPX3)을 포함할 수 있다. 일 예로, 화소(PXL)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다.
실시예에 따라, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 서로 다른 색상들로 발광할 수 있다. 일 예로, 제1 서브 화소(SPX1)는 적색으로 발광하는 적색 서브 화소일 수 있고, 제2 서브 화소(SPX2)는 녹색으로 발광하는 녹색 서브 화소일 수 있으며, 제3 서브 화소(SPX3)는 청색으로 발광하는 청색 서브 화소일 수 있다. 다만, 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 서브 화소들이 발하는 광의 색상은 다양하게 변경될 수 있다. 또한, 도 4에서는 표시 영역(DA)에서 화소(PXL)가 스트라이프 형태로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 현재 공지된 다양한 화소 배열 형태를 가지고 배치될 수 있다.
일 실시예에서, 화소(PXL)(또는, 서브 화소들 각각)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 화소(PXL)는 현재 공지된 다양한 수동형 또는 능동형 구조를 가진 표시 장치의 화소로 구성될 수 있다.
도 5a 내지 도 5c는 도 4의 표시 장치에 포함된 서브 화소의 일 예를 나타내는 회로도들이다. 도 5a 내지 도 5c에 도시된 서브 화소(SPX)는 도 4의 표시 패널(PNL)에 구비된 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 어느 하나일 수 있으며, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 따라서, 도 5a 내지 도 5c에서는 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)을 포괄하여 서브 화소(SPX)로 지칭하기로 한다.
먼저 도 5a를 참조하면, 서브 화소(SPX)는 데이터 신호에 대응하는 휘도로 발광하는 광원 유닛(LSU)을 포함한다. 또한, 서브 화소(SPX)는, 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 발광 소자들(LD)은 서로 병렬로 연결될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 전원(VDD)과 제2 전원(VSS)의 사이에, 복수의 발광 소자들(LD)이 직/병렬 혼합 구조로 연결될 수도 있다.
제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 예를 들어, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 여기서, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 서브 화소(SPX)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 5a에서는 발광 소자들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 일부는 제1 및 제2 전원들(VDD, VSS)의 사이에 제1 방향(일 예로, 순방향)으로 연결되어 각각의 유효 광원을 구성하고, 다른 일부는 제2 방향(일 예로, 역방향)으로 연결될 수도 있다. 다른 예로, 적어도 하나의 서브 화소(SPX)가 단일의 발광 소자(LD)(예를 들어, 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결된 단일의 유효 광원)만을 포함할 수도 있다.
실시예에 따라, 발광 소자들(LD) 각각의 일 단부는, 제1 전극을 통해 해당 화소 회로(PXC)에 공통으로 접속되며, 화소 회로(PXC) 및 제1 전원선(PL1, 도 4 참조)을 통해 제1 전원(VDD)에 접속될 수 있다. 발광 소자들(LD) 각각의 다른 단부는, 제2 전극 및 제2 전원선(PL2, 도 4 참조)을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
광원 유닛(LSU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 서브 화소(SPX)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 예를 들어, 서브 화소(SPX)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 서브 화소(SPX)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1, 또는, 구동 트랜지스터)는 제1 전원(VDD)과 광원 유닛(LSU) 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2, 또는, 스위칭 트랜지스터)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속될 수 있다.
제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(예컨대, 로우 전압)의 주사 신호에 응답하여 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
프레임 기간마다 데이터선(Dj)으로 해당 프레임의 데이터 신호가 공급되고, 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달될 수 있다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
한편, 도 5a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 및 제2 트랜지스터들(T1, T2)이 모두 P타입의 트랜지스터들인 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들어, 도 5b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 이 경우, 각각의 프레임 기간 마다 데이터선(Dj)으로 공급되는 데이터 신호를 서브 화소(SPX)에 기입하기 위한 주사 신호의 게이트-온 전압은 하이 레벨 전압일 수 있다. 유사하게, 제1 트랜지스터(T1)를 턴-온시키기 위한 데이터 신호의 전압은 도 5a의 실시예와 상반된 파형의 전압일 수 있다. 일 예로, 도 5b의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 높은 전압 레벨을 가진 데이터 신호가 공급될 수 있다.
도 5b에 도시된 서브 화소(SPX)는, 트랜지스터 타입 변경에 따라 일부 회로 소자의 접속 위치 및 제어 신호들(일 예로, 주사 신호 및 데이터 신호)의 전압 레벨이 변경되는 것을 제외하고, 그 구성 및 동작이 도 5a의 서브 화소(SPX)와 실질적으로 유사하다. 따라서, 도 5b의 서브 화소(SPX)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 5a 및 도 5b에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 예를 들어, 화소 회로(PXC)는 도 5c에 도시된 실시예와 같이 구성될 수도 있다.
도 5c를 참조하면, 화소 회로(PXC)는 해당 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 서브 화소(SPX)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 다른 전원에 더 연결될 수 있다. 예를 들어, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU) 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 일 전극(예를 들어, 소스 전극)은 제5 트랜지스터(T5) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속되고, 제1 트랜지스터(T1)의 다른 전극(예를 들어, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 광원 유닛(LSU)의 일 전극(예를 들어, 해당 서브 화소(SPX)의 제1 전극)에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속될 수 있다. 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극(예를 들어, 드레인 전극)과 제1 노드(N1) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속될 수 있다. 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속될 수 있다. 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속될 수 있다. 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU)의 제1 전극 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속될 수 있다. 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 제1 전극과 초기화 전원(Vint)의 사이에 접속될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속될 수 있다. 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 제1 전극으로 공급할 수 있다. 이 경우, 광원 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 광원 유닛(LSU)의 제1 전극의 전압이 초기화될 수 있다.
제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호는 다양하게 변경될 수 있다. 예를 들어, 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 주사선, 즉, i번째 주사선(Si)에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1)의 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장할 수 있다.
한편, 도 5c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예를 들어 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
또한, 본 발명에 적용될 수 있는 서브 화소(SPX)의 구조가 도 5a 내지 도 5c에 도시된 실시예들에 한정되지는 않으며, 서브 화소(SPX)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 서브 화소(SPX)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 서브 화소(SPX)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 광원 유닛(LSU)의 제1 및 제2 전극들 각각은 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수도 있다.
도 6은 도 4의 제1 영역(A1)을 확대한 표시 장치의 일 예를 나타내는 평면도이다. 도 6에는 화소(PXL)의 발광 소자들(LD)이 배치되는 표시 소자층(LDL) 및 화소 회로층(PCL)을 중심으로 화소(PXL)의 구조가 도시되어 있다.
화소 회로층(PCL)은 도 4를 참조하여 설명한 베이스 층(SUB1) 상에 형성되되, 제1 및 제2 전원선들(PL1, PL2)의 서브 배선들(SUL1, SUL2), 및 도 5a 내지 도 5c를 참조하여 설명한 화소 회로(PXC)를 포함하며, 도 6에 도시된 바와 같이, 화소 회로층(PCL)은 제1 서브 배선(SUL1), 제2 서브 배선(SUL2), 및 제2 전원선(PL2)를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 정렬 배선 (AL1, AL2)은, 메인 배선 및 서브 배선(SUL1, SUL2)을 포함한 다층 구조를 가질 수 있다. 여기서, 화소 전극들(ELT1, ELT2)은 발광 소자들(LD)의 정렬 단계에서, 메인 배선들로 명명될 수 있다.
제1 정렬 배선(AL1)은 적어도 하나의 제3 컨택홀(CH3, 도 10 참조)을 통해 서로 전기적으로 연결되는 상기 메인 배선 및 서브 배선(SUL1, SUL2)을 가질 수 있고, 제2 정렬 배선(AL2)은 적어도 하나의 제4 컨택홀(CH4, 도 10 참조)을 통해 서로 전기적으로 연결되는 상기 메인 배선 및 서브 배선(SUL1, SUL2)을 가질 수 있다. 여기서, 제1 정렬 배선(AL1)에 형성되는 제3 컨택홀(CH3)의 크기, 형상 및/또는 개수와, 제2 정렬 배선(AL2)에 형성되는 제4 컨택홀(CH4)의 크기, 형상 및/또는 개수가 특별히 한정되지는 않으며, 이는 다양하게 변경 실시될 수 있다.
실시예에 따라, 상기 각각의 메인 배선은, 제1 및/또는 제2 화소 전극들(ELT1, ELT2)과 동시에 형성되어, 제1 및/또는 제2 화소 전극들(ELT1, ELT2)과 동일한 층에 배치될 수 있다. 또한, 실시예에 따라, 각각의 서브 배선(SUL1, SUL2)은, 해당 메인 배선의 하부에 상기 메인 배선과 중첩되도록 배치될 수 있다. 일 예로, 각각의 서브 배선(SUL1, SUL2)은 화소 회로층에 형성되는 적어도 하나의 전극과 동시에 형성되어, 상기 적어도 하나의 전극과 동일한 층에 배치될 수 있다.
상술한 바와 같이, 제1 및 제2 정렬 배선들(AL1, AL2)을 각각 다층 구조로 형성하게 되면, 제1 및 제2 정렬 배선들(AL1, AL2)의 저항을 효과적으로 줄일 수 있다. 이에 따라, 후속되는 발광 소자들(LD)의 정렬 단계에서, 제1 및 제2 정렬 배선들(AL1, AL2) 각각에서 발생하는 전압 강하를 저감 또는 최소화할 수 있게 된다. 따라서, 발광 소자들(LD)의 정렬하는 단계에서, 각 화소(PXL)의 제1 및 제2 화소 전극들(ELT1, ELT2)에 원하는 정렬 전압을 전달할 수 있게 된다.
또한, 제1 및 제2 정렬 배선들(AL1, AL2)을 각각 다층 구조로 형성하여 저항을 낮추게 되면, 도 10에 도시된 원장 기판(100) 상에 배치된 복수의 셀 영역들(CEL1, CEL2) 각각에 원하는 정렬 전압을 균일하게 전달할 수 있게 된다. 이에 따라, 원장 기판(100) 상에서 복수의 셀 영역들(CEL1, CEL2)에 대한 발광 소자들(LD)의 정렬 공정을 동시에 진행하면서도 각각의 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 효과적으로 정렬할 수 있게 된다. 이에 따라, 발광 표시 장치의 품질 및 제조 효율을 높일 수 있다.
다시, 도 6을 참조하면, 화소(PXL)는 화소 영역(PXA)에 형성될 수 있다. 화소 영역(PXA)은, 화소(PXL)를 구성하는 서브 화소들(SPX1, SPX2, SPX3)에 대응하는 서브 화소 영역들(SPA1, SPA2, SPA3)을 포함할 수 있다.
화소 영역(PXA)은, 제1 서브 화소(SPX1)가 형성되는 제1 서브 화소 영역(SPA1), 제2 서브 화소(SPX2)가 형성되는 제2 서브 화소 영역(SPA2), 및 제3 서브 화소(SPX3)가 형성되는 제3 서브 화소 영역(SPA3)을 포함할 수 있다. 제1 내지 제3 서브 화소 영역들(SPA1, SPA2, SPA3) 각각에는, 적어도 한 쌍의 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)가 배치될 수 있다.
제1 서브 화소(SPX1)는, 제1 서브 화소 영역(SPA1)에 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 유사하게, 제2 서브 화소(SPX2)는, 제2 서브 화소 영역(SPA2)에 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 제3 서브 화소(SPX3)는, 제3 서브 화소 영역(SPA3)에 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다.
실시예에 따라, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은 서로 동일한 색상 또는 상이한 색상들의 빛을 방출할 수 있다. 일 예로, 각각의 제1 발광 소자(LD1)는 적색으로 발광하는 적색 발광 다이오드이고, 각각의 제2 발광 소자(LD2)는 녹색으로 발광하는 녹색 발광 다이오드이며, 각각의 제3 발광 소자(LD3)는 청색으로 발광하는 청색 발광 다이오드 일 수 있다.
다른 예로, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은 모두 청색의 빛을 방출하는 청색 발광 다이오드들일 수도 있다. 이 경우, 풀-컬러의 화소(PXL)를 구성하기 위하여, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 적어도 일부의 상부에는 해당 서브 화소(SPX)에서 방출되는 빛의 색상을 변환하기 위한 광 변환층 및/또는 컬러 필터가 배치될 수도 있다.
제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은, 실질적으로 동일하거나 유사한 구조를 가질 수 있다. 이하에서는, 설명의 편의상, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 임의의 하나를 서브 화소(SPX)로, 서브 화소(SPX)가 형성되는 영역을 서브 화소 영역(SPA)으로, 서브 화소 영역(SPA)에 배치되는 적어도 하나의 제1, 제2 또는 제3 발광 소자(LD1, LD2, 또는 LD3)를 발광 소자(LD)로 포괄적으로 지칭하여, 서브 화소(SPX)의 구조를 상세히 설명하기로 한다.
실시예에 따라, 제1 전극(ELT1) 및 제2 전극(ELT2)은 각각의 서브 화소 영역(SPA)에 서로 이격되어 배치되며, 적어도 일 영역이 서로 마주하도록 배치될 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은 제1 방향(DR1)을 따라 소정 간격만큼 이격되어 나란히 배치되며, 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 각각 연장할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
제1 전극(ELT1)은 제1 방향(DR1)으로 연장하는 제1 연결 전극(CNL1)(또는, 제1 연결선)에 전기적으로 연결될 수 있다. 제1 연결 전극(CNL1)은 제1 컨택홀(CH1)을 통해 도 5a 내지 도 5c를 참조하여 설명한 화소 회로(PXC)(또는, 제1 트랜지스터(T1))에 접속될 수 있다.
제2 전극(ELT2)은 제1 방향(DR1)으로 연장하는 제2 연결 전극(CNL2)(또는, 제2 연결선)에 전기적으로 연결될 수 있다. 제2 연결 전극(CNL2)은 인접한 서브 화소(예를 들어, 제2 및 제3 서브 화소들(SPX2, SPX3), 또는, 제2 및 제3 서브 화소 영역들(SPA2, SPA3))까지 연장할 수 있다. 제2 연결 전극(CNL2)은 제2 컨택홀(CH2)을 통해 제2 전원선(PL2)(또는, 제2 전원선(PL2)에 포함된 제1 내지 제3 서브 전원선들(PL2-1, PL2-2, PL2-3))에 전기적으로 연결될 수 있다.
한편, 제1 및 제2 서브 배선(SUL1, SUL2)은 비표시 영역(NDA)에 배치될 수 있다. 제1 서브 배선(SUL1)은 대체로 제2 방향(DR2)을 따라 연장될 수 있다. 제1 서브 배선(SUL1)은 제1 방향(DR1)으로 인접 배치된 복수의 서브 화소들(SPX) 각각을 향해 연장될 수 있다. 예를 들어, 제1 서브 배선(SUL1)의 일부 영역은 제1 서브 화소(SPX1)의 제1 연결 전극(CNL1)의 일부와 제3 방향(DR3)으로 중첩되도록 배치될 수 있다. 제1 서브 배선(SUL1)과 제1 연결 전극(CNL1)은 일부 영역에서 전기적으로 연결될 수 있다.
제1 서브 배선(SUL1)은 제1 서브 화소(SPX1)와 인접하는 영역에서 제1 방향(DR1)으로 절곡되어 연장될 수 있다. 절곡되어 연장된 제1 서브 배선(SUL1)의 일 단은 커팅 라인(CL)으로부터 소정 거리(d1) 이격되어 배치될 수 있다. 이 때, 커팅 라인은 원장 기판(100, 도 10 참조)에서 각각의 셀영역들(cel1, cel2, 도 10 참조)로 분리하는 공정에서 형성되는 절단선일 수 있다.
제2 서브 배선(SUL2)은 제1 서브 화소(SPX1)와 인접하는 영역에서 대체로 제1 방향(DR1)을 따라 연장될 수 있다. 제2 서브 배선(SUL2)은 제1 방향(DR1)으로 인접 배치된 제1 서브 화소(SPX1)를 향해 연장될 수 있다. 제1 서브 배선(SUL1)의 일부 영역은 제1 서브 화소(SPX1)의 제2 연결 전극(CNL2)의 일부와 제3 방향(DR3)으로 중첩되도록 배치될 수 있다. 제1 서브 배선(SUL1)과 제2 연결 전극(CNL2)은 일부 영역에서 전기적으로 연결될 수 있다.
제2 서브 배선(SUL2)의 일 단은 커팅 라인(CL)으로부터 소정 거리(d2) 이격되어 배치될 수 있다. 이 때, 커팅 라인(CL)은 원장 기판(100, 도 10 참조)에서 각각의 셀영역들(CEL1, CEL2, 도 10 참조)로 분리하는 공정에서 형성되는 절단선일 수 있다.
상기 메인 배선은 화소 회로층(PCL) 상에 제1 및 제2 화소 전극들(ELT1, ELT2), 및 제1 및 제2 연결 전극(CNL1, CNL2)과 일체로 형성될 수 있다. 다만, 메인 배선은 발광 소자들(LD)의 자가 정렬이 완료된 후, 제1 및 제2 화소 전극들(ELT1, ELT2) 및 제1 및 제2 연결 전극(CNL1, CNL2)을 제외한 영역에서 제거될 수 있다.
도 7은 도 6의 제2 영역(A2)을 확대한 서브 화소의 일 예를 나타내는 평면도이다.
도 7을 참조하면, 서브 화소 영역(SPA)은, 적어도 한 쌍의 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)가 배치되는 발광 영역(EMA)을 포함할 수 있다. 실시예에 따라, 발광 영역(EMA)은, 발광 영역(EMA)을 둘러싸는 뱅크(BNK)에 의해 정의될 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 전극(ELT1)은 제1 반사 전극 및 제1 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있고, 제2 전극은 제2 반사 전극 및 제2 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있다.
실시예에 따라, 제1 전극(ELT1)은 제1 연결 전극(CNL1)에 연결될 수 있다. 제1 전극(ELT1)은 제1 연결 전극(CNL1)과 일체로 연결될 수 있다. 일 예로, 제1 전극(ELT1)은 제1 연결 전극(CNL1)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제1 전극(ELT1)과 제1 연결 전극(CNL1)이 일체로 형성되는 경우, 제1 연결 전극(CNL1)을 제1 전극(ELT1)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제1 전극(ELT1) 및 제1 연결 전극(CNL1)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제1 연결 전극(CNL1)은 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 연결 전극(CNL1)은, 제1 반사 전극과 일체로 연결된 제1 서브 연결 전극과, 제1 도전성 캡핑층과 일체로 연결된 제2 서브 연결 전극을 포함할 수 있다. 실시예에 따라, 제1 연결 전극(CNL1)은 제1 전극(ELT1)과 동일한 단면 구조(또는, 적층 구조)를 가질 수 있으나, 이에 한정되지는 않는다.
제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 제1 컨택홀(CH1)을 통해 서브 화소(SPX)의 화소 회로(PXC), 일 예로 도 5a 내지 도 5c 중 어느 하나에 도시된 화소 회로(PXC)에 접속될 수 있다.
실시예에 따라, 제1 컨택홀(CH1)은 서브 화소(SPX)의 발광 영역(EMA)의 외부에 배치될 수 있다. 일 예로, 제1 컨택홀(CH1)은, 뱅크(BNK)와 중첩하여 해당 발광 영역(EMA)의 주변에 배치될 수도 있다. 이 경우, 뱅크(BNK)에 의해 제1 컨택홀(CH1)이 커버되면서, 발광 영역(EMA)에서 패턴 비침이 발생하는 것을 방지할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 적어도 하나의 제1 컨택홀(CH1)이 발광 영역(EMA)의 내부에 배치될 수도 있다.
실시예에 따라, 화소 회로(PXC)는 해당 서브 화소 영역(SPA)에 배치된 발광 소자들(LD)의 하부에 위치될 수 있다. 예컨대, 각각의 화소 회로(PXC)는 발광 소자들(LD) 하부의 화소 회로층(또는, 트랜지스터 등의 회로 소자를 포함하는 회로 소자층)에 형성되어 제1 컨택홀(CH1)을 통해 제1 전극(ELT1)에 연결될 수 있다.
실시예에 따라, 제2 전극(ELT2)은 제2 연결 전극(CNL2)에 연결될 수 있다. 예를 들면, 제2 전극(ELT2)은 제2 연결 전극(CNL2)과 일체로 연결될 수 있다. 일 예로, 제2 전극(ELT2)은 제2 연결 전극(CNL2)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제2 전극(ELT2)과 제2 연결 전극(CNL2)이 일체로 형성되는 경우, 제2 연결 전극(CNL2)을 제2 전극(ELT2)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제2 전극(ELT2) 및 제2 연결 전극(CNL2)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제1 연결 전극(CNL1)과 유사하게, 제2 연결 전극(CNL2)은 단일층 또는 다중층 구조를 가질 수 있다.
실시예에 따라, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 제2 전원(VSS, 도 4 참조)에 접속될 수 있다. 일 예로, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 제2 컨택홀(CH2) 및 이에 연결된 제2 전원선(PL2, 도 6 참조)을 통해 제2 전원(VSS)에 접속될 수 있다.
실시예에 따라, 제2 컨택홀(CH2)은 서브 화소(SPX)의 발광 영역(EMA)의 외부에 배치될 수 있다. 일 예로, 제2 컨택홀(CH2)은, 뱅크(BNK)와 중첩하여 해당 발광 영역(EMA)의 주변에 배치될 수 있다. 이 경우, 뱅크(BNK)에 의해 제2 컨택홀(CH2)이 커버되면서, 발광 영역(EMA)에서 패턴 비침이 발생하는 것을 방지할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 적어도 하나의 제2 컨택홀(CH2)이 발광 영역(EMA)의 내부에 배치될 수도 있다.
실시예에 따라, 제2 전원(VSS)을 공급하기 위한 제2 전원선(PL2)의 일 영역은 발광 소자들(LD) 하부의 화소 회로층에 배치될 수 있다. 예를 들어, 제2 전원선(PL2)은 발광 소자들(LD) 하부의 화소 회로층(PCL)에 배치되어, 제2 컨택홀(CH2)을 통해 제2 전극(ELT2)에 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제2 전원선(PL2)의 위치는 다양하게 변경될 수 있다.
제1 격벽(PW1)은 제1 전극(ELT1)의 일 영역과 중첩하여 제1 전극(ELT1)의 하부에 배치되고, 제2 격벽(PW2)은 제2 전극(ELT2)의 일 영역과 중첩하여 제2 전극(ELT2)의 하부에 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 발광 영역(EMA)에서 서로 이격되어 배치되며, 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 상부 방향으로 돌출시킬 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 격벽(PW1) 상에 배치되어 제1 격벽(PW1)에 의해 베이스 층(SUB1)의 높이 방향(또는, 두께 방향)으로 돌출되고, 제2 전극(ELT2)은 제2 격벽(PW2) 상에 배치되어 제2 격벽(PW2)에 의해 베이스 층(SUB1)의 높이 방향으로 돌출될 수 있다.
실시예에 따라, 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 발광 소자(LD), 일 예로 복수의 발광 소자들(LD)이 배열될 수 있다. 제1 전극(ELT1)과 제2 전극(ELT2)이 서로 대향하도록 배치된 발광 영역(EMA)에는, 복수의 발광 소자들(LD)이 병렬로 연결될 수 있다.
한편, 도 7에서 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에서 제1 방향(DR1), 일 예로 가로 방향으로 정렬된 것으로 도시하였으나, 발광 소자들(LD)의 배열 방향이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는 사선 방향으로 배열될 수도 있다.
발광 소자들(LD) 각각은 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 예컨대, 발광 소자들(LD) 각각의 제1 단부는 제1 전극(ELT1)에 전기적으로 연결되고, 발광 소자들(LD) 각각의 제2 단부는 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
일 실시예에서, 발광 소자들(LD) 각각의 제1 단부는 제1 전극(ELT1) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 발광 소자들(LD)의 제1 단부가 제1 전극(ELT1)과 직접적으로 접촉되어, 제1 전극(ELT1)에 전기적으로 연결될 수도 있다.
유사하게, 발광 소자들(LD) 각각의 제2 단부는 제2 전극(ELT2) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 발광 소자들(LD) 각각의 제2 단부가 제2 전극(ELT2)과 직접적으로 접촉되어, 제2 전극(ELT2)에 전기적으로 연결될 수도 있다.
실시예에 따라, 발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 발광 소자들(LD) 각각은, 도 1a 내지 도 3b 중 어느 하나에 도시된, 나노 스케일 내지 마이크로 스케일의 크기를 가진 초소형의 막대형 발광 다이오드일 수 있다. 다만, 본 발명에 적용될 수 있는 발광 소자들(LD)의 종류가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 성장 방식으로 형성되며, 일 예로 나노 스케일 내지 마이크로 스케일의 크기를 가진 코어-쉘 구조의 발광 다이오드일 수도 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 각 서브 화소(SPX)의 발광 영역(EMA)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 섞여 발광 영역(EMA)에 공급될 수 있다. 이때, 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)에 소정의 전압이 공급되면, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성되면서, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 자가 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다. 또한, 발광 소자들(LD)의 제1 단부 및 제2 단부 상에 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 형성함으로써, 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 안정적으로 연결할 수 있다.
실시예에 따라, 제1 컨택 전극(CNE1)은, 발광 소자들(LD)의 제1 단부 및 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역 상에 형성되어, 발광 소자들(LD)의 제1 단부를 제1 전극(ELT1)에 물리적 및/또는 전기적으로 연결할 수 있다. 유사하게, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부 및 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역 상에 형성되어, 발광 소자들(LD)의 제2 단부(EP2)를 제2 전극(ELT2)에 물리적 및/또는 전기적으로 연결할 수 있다.
서브 화소 영역(SPA)에 배치된 발광 소자들(LD)이 모여 해당 서브 화소(SPX)의 광원을 구성할 수 있다. 일 예로, 각각의 프레임 기간 동안 적어도 하나의 서브 화소(SPX)에 구동 전류가 흐르게 되면, 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 발광 소자들(LD)이 발광하면서 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
실시예에 따라, 발광 영역(EMA)은 뱅크(BNK)에 의해 둘러싸일 수 있다. 일 예로, 뱅크(BNK)는 서브 화소(SPX)의 발광 영역(EMA)을 둘러싸도록 다른 서브 화소와의 사이에 배치될 수 있다.
도 8a는 도 6의 I-I’선을 따라 자른 서브 화소의 일 예를 나타내는 도면이다. 도 8b는 도 7의 II-II’선을 따라 자른 서브 화소의 일 예를 나타내는 단면도이다.
도 8a 및 도 8b에는 표시 패널(PNL)에 구성된 어느 하나의 서브 화소 영역(SPA)(예를 들어, 제1 서브 화소 영역(SPA1))이 도시되어 있다. 실시예에 따라, 앞서 설명한 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 따라서, 설명의 편의상, 도 8b에서는 도 7의 II-II’선에 대응되는 제1 서브 화소 영역(SPA1)의 단면을 통해, 각 서브 화소(SPX)의 구조를 포괄적으로 설명하기로 한다.
도 8a 및 도 8b 참조하면, 베이스 층(SUB1) 상의 각 서브 화소 영역(SPA)에는 화소 회로층(PCL) 및 표시 소자층(LDL)이 순차적으로 배치될 수 있다. 실시예에 따라, 화소 회로층(PCL) 및 표시 소자층(LDL)은 표시 패널(PNL)의 표시 영역(DA)에 전면적으로 형성될 수 있다. 예를 들어, 화소 회로층(PCL)은 베이스 층(SUB1)의 일면 상에 형성되고, 표시 소자층(LDL)은 화소 회로층(PCL)이 형성된 베이스 층(SUB1)의 일면 상에 형성될 수 있다.
실시예에 따라, 화소 회로층(PCL)은 서브 화소(SPX)의 화소 회로(PXC)를 구성하는 회로 소자들 및 제1 및 제2 서브 배선들(SUL1, SUL2)을 포함할 수 있다. 표시 소자층(LDL)은 서브 화소(SPX)의 발광 소자들(LD)을 포함할 수 있다.
실시예에 따라, 화소 회로층(PCL)은 표시 영역(DA)에 배치되는 복수의 회로 소자들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 서브 화소 영역(SPA)에 형성되어 서브 화소(SPX)의 화소 회로(PXC)를 구성하는 복수의 회로 소자들을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 서브 화소 영역(SPA)에 배치된 복수의 트랜지스터들, 일 예로 도 5a 및 도 5b를 참조하여 설명한 제1 및 제2 트랜지스터들(T1, T2)을 포함할 수 있다. 또한, 도 8a 및 도 8b에 도시되지 않았으나 화소 회로층(PCL)은, 서브 화소 영역(SPA)에 배치된 스토리지 커패시터(Cst)와, 화소 회로(PXC)에 연결되는 각종 신호선들(일 예로, 도 5a 및 도 5b를 참조하여 설명한 주사선(Si) 및 데이터선(Dj))과, 화소 회로(PXC) 및/또는 발광 소자들(LD)에 연결되는 각종 전원선들(일 예로, 제1 전원(VDD) 및 제2 전원(VSS)을 각각 전달하는 제1 전원선(PL1, 미도시) 및 제2 전원선(PL2))을 포함할 수 있다.
실시예에 따라, 화소 회로(PXC)에 구비된 복수의 트랜지스터들, 일 예로, 제1 및 제2 트랜지스터들(T1, T2)은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 다른 실시예에서는 상기 복수의 트랜지스터들 중 적어도 일부가 서로 다른 타입 및/또는 구조를 가질 수도 있다.
화소 회로층(PCL)은 복수의 절연막들을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 베이스 층(SUB1)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연막(GI), 제1 및 제2 층간 절연막(ILD1, ILD2) 및 제1 및 제2 패시베이션막(PSV1, PSV2)을 포함할 수 있다.
실시예에 따라, 버퍼층(BFL)은 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
실시예에 따라, 제1 및 제2 트랜지스터들(T1, T2) 각각은, 반도체층(SCL), 게이트 전극(GE), 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 포함할 수 있다. 한편, 실시예에 따라 도 8b에서는 제1 및 제2 트랜지스터들(T1, T2)이, 반도체층(SCL)과 별개로 형성된 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 구비하는 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 각각의 서브 화소 영역(SPA)에 배치되는 적어도 하나의 트랜지스터에 구비되는 제1 및/또는 제2 트랜지스터 전극들(ET1, ET2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 베이스 층(SUB1)과 게이트 절연막(GI)의 사이에 배치될 수 있다. 반도체층(SCL)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연막(GI) 및 제1 층간 절연막(ILD1)의 사이에, 반도체층(SCL)의 적어도 일 영역과 중첩하여 배치될 수 있다.
제1 및 제2 트랜지스터 전극들(ET1, ET2)은, 적어도 하나의제1 및 제2 층간 절연막(ILD1, ILD2)을 사이에 개재하고, 반도체층(SCL) 및 게이트 전극(GE) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 제2 층간 절연막(ILD2)과 제1 패시베이션막(PSV1)의 사이에 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2) 각각은 게이트 절연막(GI) 및 제1 및 제2 층간 절연막(ILD1, ILD2)을 관통하는 컨택홀을 통해 각각 반도체층(SCL)의 제1 영역 및 제2 영역에 연결될 수 있다.
한편, 실시예에 따라, 화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(일 예로, 도 5a 및 도 5b에 도시된 제1 트랜지스터(T1))의 제1 및 제2 트랜지스터 전극들(ET1, ET2) 중 어느 하나는 제1 및 제2 패시베이션막(PSV1, PSV2)을 관통하는 제1 컨택홀(CH1)을 통해, 제2 패시베이션막(PSV2)의 상부에 배치된 광원 유닛(LSU)의 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
실시예에 따라, 서브 화소(SPX)에 연결되는 적어도 하나의 신호선 및/또는 전원선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 제2 전원(VSS)을 공급하기 위한 제2 전원선(PL2)은 제1 및 제2 트랜지스터들(T1, T2) 각각의 게이트 전극(GE)과 동일한 층 상에 배치되어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)과 동일한 층 상에 배치된 브리지 패턴(BRP), 및 제1 및 제2 패시베이션막(PSV1, PSV2)을 관통하는 적어도 하나의 제2 컨택홀(CH2)을 통해, 제1 및 제2 패시베이션막(PSV1, PSV2)의 상부에 배치된 광원 유닛(LSU)의 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 제2 전원선(PL2) 등의 구조 및/또는 위치는 다양하게 변경될 수 있다.
표시 소자층(LDL)은 화소 회로층(PCL) 상에 순차적으로 배치 및/또는 형성된 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1), 발광 소자들(LD), 제2 절연층(INS2), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 제3 절연층(INS3) 및 봉지막(ENC)을 포함할 수 있다.
제1 및 제2 격벽들(PW1, PW2)은 화소 회로층(PCL) 상에 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 발광 영역(EMA)에 서로 이격되어 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 화소 회로층(PCL) 상에서 높이 방향으로 돌출될 수 있다. 실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 격벽(PW1)은, 화소 회로층(PCL)과 제1 전극(ELT1)의 사이에 배치될 수 있다. 제1 격벽(PW1)은, 발광 소자들(LD)의 제1 단부들(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제1 격벽(PW1)의 일 측면은, 발광 소자들(LD)의 제1 단부들(EP1)과 인접한 거리에 위치되어, 제1 단부들(EP1)과 마주하도록 배치될 수 있다.
실시예에 따라, 제2 격벽(PW2)은, 화소 회로층(PCL)과 제2 전극(ELT2)의 사이에 배치될 수 있다. 제2 격벽(PW2)은, 발광 소자들(LD)의 제2 단부들(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제2 격벽(PW2)의 일 측면은, 발광 소자들(LD)의 제2 단부들(EP2)과 인접한 거리에 위치되어, 제2 단부들(EP2)과 마주하도록 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 도 8b에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면 형상을 가질 수 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 경사면을 가질 수 있다. 다른 예로, 제1 및 제2 격벽들(PW1, PW2)은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수도 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 곡면을 가질 수 있다. 즉, 본 발명에서 제1 및 제2 격벽들(PW1, PW2)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 제1 및 제2 격벽들(PW1, PW2) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
제1 및 제2 격벽들(PW1, PW2)은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 SiNx 또는 SiOx 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 및 제2 격벽들(PW1, PW2)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 제1 및 제2 격벽들(PW1, PW2)의 구성 물질은 다양하게 변경될 수 있다.
일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)은 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 그 상부에 제공된 제1 및 제2 전극들(ELT1, ELT2)과 함께 각각의 발광 소자들(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 격벽들(PW1, PW2)의 상부에는 제1 및 제2 전극들(ELT1, ELT2)이 각각 배치될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 발광 영역(EMA)에서 서로 이격되어 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)의 상부에 각각 배치되는 제1 및 제2 전극들(ELT1, ELT2) 등은 제1 및 제2 격벽들(PW1, PW2) 각각의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은, 제1 및 제2 격벽들(PW1, PW2)에 대응하는 경사면 또는 곡면을 각각 가지면서, 화소 회로층(PCL)의 높이 방향(또는, 두께 방향)으로 돌출될 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 각각의 반사 전극층은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 반사 전극층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다. 제1 및 제2 전극들(ELT1, ELT2) 각각이 반사 전극층을 포함할 경우, 발광 소자들(LD) 각각의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 및 제2 전극들(ELT1, ELT2)이 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 전극들(ELT1, ELT2)에 의해 반사되어 더욱 표시 패널(PNL)의 정면 방향(일 예로, 베이스 층(SUB1)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율이 향상될 수 있다.
또한, 제1 및 제2 전극들(ELT1, ELT2) 각각의 투명 전극층은, 다양한 투명 전극 물질로 구성될 수 있다. 일 예로, 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 전극들(ELT1, ELT2)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 및 제2 전극들(ELT1, ELT2) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 인해 제1 및 제2 전극들(ELT1, ELT2)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 도전성 캡핑층은 제1 및 제2 전극들(ELT1, ELT2)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 도전성 캡핑층은 제1 및 제2 전극들(ELT1, ELT2) 각각의 구성 요소로 간주되거나, 또는 상기 제1 및 제2 전극들(ELT1, ELT2) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제1 및 제2 전극들(ELT1, ELT2)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 커버하도록 형성되며, 제1 및 제2 전극들(ELT1, ELT2)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다.
일 실시예에서, 제1 절연층(INS1)은, 일차적으로 제1 및 제2 전극들(ELT1, ELT2)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연층(INS1)은 도 7에 도시된 바와 같이 소정의 제1 및 제2 컨택부들(CNT1, CNT2)에서 제1 및 제2 전극들(ELT1, ELT2)을 노출하도록 부분적으로 개구될 수 있다. 또는, 제1 절연층(INS1)은, 발광 소자들(LD)이 공급 및 정렬이 완료된 이후, 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
즉, 제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2)과 발광 소자들(LD)의 사이에 개재되되, 제1 및 제2 전극들(ELT1, ELT2) 각각의 적어도 일 영역을 노출할 수 있다. 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)이 형성된 이후 제1 및 제2 전극들(ELT1, ELT2)을 커버하도록 형성되어, 후속 공정에서 제1 및 제2 전극들(ELT1, ELT2)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)은, 각각의 발광 소자들(LD)을 안정적으로 지지할 수 있다. 실시예에 따라서는 제1 절연층(INS1)이 생략될 수도 있다.
제1 절연층(INS1)이 형성된 발광 영역(EMA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 발광 영역(EMA)에 발광 소자들(LD)이 공급되고, 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)에 인가되는 소정의 정렬 전압(또는, 정렬 신호)에 의해 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다. 후술하여 설명하겠지만, 발광 소자들(LD)의 정렬을 위해, 제2 전극(ELT2)에는 기준 전압(예를 들어, 그라운드 전압)이 인가되고, 제1 전극(ELT1)에는 소정의 교류 전압(VDAC)이 인가될 수 있다. 제1 및 제2 전극들(ELT1, ELT2) 사이에 전계가 형성되고, 발광 소자들(LD)이 발광 영역(EMA)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 자가 정렬할 수 있다.
제1 절연층(INS1) 상에는 뱅크(BNK)가 배치될 수 있다. 일 예로, 뱅크(BNK)는 서브 화소(SPX)의 발광 영역(EMA)을 둘러싸도록 다른 서브 화소들 사이에 형성되어, 서브 화소(SPX)의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다.
실시예에 따라, 뱅크(BNK)는, 제1 및 제2 격벽들(PW1, PW2)의 제1 높이보다 높은 제2 높이를 가지도록 형성될 수 있다. 이 경우, 뱅크(BNK)는, 각각의 발광 영역(EMA)에 발광 소자들(LD)을 공급하는 단계에서, 발광 소자들(LD)이 혼합된 용액이 인접한 서브 화소(SPX)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물로 기능할 수 있다.
뱅크(BNK)는, 각각의 발광 영역(EMA)에서 방출되는 빛이 인접한 발광 영역(EMA)으로 유입되어 광 간섭을 발생시키는 것을 차단하도록 형성될 수 있다. 이를 위해, 뱅크(BNK)는, 각 서브 화소(SPX)의 발광 소자들(LD)에서 방출된 빛이 뱅크(BNK)를 투과하는 것을 차단하도록 형성될 수 있다.
제2 절연층(INS2)은, 발광 소자들(LD), 특히, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬된 발광 소자들(LD)의 상부에 배치되며, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 예를 들어, 제2 절연층(INS2)은 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)은 커버하지 않고, 발광 소자들(LD)의 일 영역 상부에만 부분적으로 배치될 수 있다. 제2 절연층(INS2)은 각각의 발광 영역(EMA) 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 또한, 도 7에 도시된 바와 같이, 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 공간은 제2 절연층(INS2)에 의해 채워질 수 있다. 이에 따라, 발광 소자들(LD)은 보다 안정적으로 지지될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제1 및 제2 전극들(ELT1, ELT2)과, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 배치될 수 있다. 일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 도 7에 도시된 바와 같이 서로 동일한 층에 배치될 수 있다. 이 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일 공정에서, 동일한 도전 물질을 이용하여 형성될 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 제1 및 제2 전극들(ELT1, ELT2)에 각각 전기적으로 연결할 수 있다.
예를 들어, 제1 컨택 전극(CNE1)은 제2 절연층(INS2)이 배치된 서브 화소 영역(SPA)에 배치될 수 있다. 실시예에 따라, 제1 컨택 전극(CNE1)은 해당 서브 화소 영역(SPA)에 배치된 제1 전극(ELT1)의 일 영역과 접촉되도록 제1 전극(ELT1) 상에 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 해당 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)와 접촉되도록 상기 제1 단부(EP1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)에 의해, 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)가, 해당 서브 화소 영역(SPA)에 배치된 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1)이 배치된 서브 화소 영역(SPA)에는 제3 절연층(INS3)이 배치될 수 있다. 실시예에 따라, 제3 절연층(INS3)은 해당 서브 화소 영역(SPA)에 배치된 제2 절연층(INS2), 및 제1 컨택 전극(CNE1)및 뱅크(BNK)을를 커버할 수 있다.
실시예에 따라, 제1 및 제2 절연층들(INS1, INS2)과 유사하게, 제3 절연층(INS3)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제3 절연층(INS3)은, SiNx를 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있다. 또한, 제3 절연층(INS3)은 제1 및 제2 절연층들(INS1, INS2)과 다른 절연 물질을 포함하거나, 또는 제1 및 제2 절연층들(INS1, INS2) 중 적어도 일부와 동일한 절연 물질을 포함할 수도 있다.
제3 절연층(INS3)이 배치된 각각의 서브 화소 영역(SPA)에는 제2 컨택 전극(CNE2)이 배치될 수 있다. 실시예에 따라, 제2 컨택 전극(CNE2)은 해당 서브 화소 영역(SPA)에 배치된 제2 전극(ELT2)의 일 영역과 접촉되도록 제2 전극(ELT2) 상에 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 해당 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)와 접촉되도록 제2 단부(EP2) 상에 배치될 수 있다. 제2 컨택 전극(CNE2)에 의해, 각각의 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)가, 해당 서브 화소 영역(SPA)에 배치된 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
봉지막(ENC)은, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 뱅크(BNK)를 커버하도록, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 뱅크(BNK)가 형성된 베이스 층(SUB1)의 일면 상에 형성 및/또는 배치될 수 있다. 봉지막(ENC)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 봉지막(ENC)은 적어도 하나의 무기막 및 적어도 하나의 유기막이 교번하여 적층된 구조를 가질 수 있다. 또한, 실시예에 따라, 제3 절연층(INS3)의 상부에는 도시되지 않은 적어도 한 층의 오버코트층이 더 배치될 수도 있다. 비표시 영역(NDA)에 관한 설명은 도 12를 통해 후술한다.
도 9는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타내는 순서도이다. 도 10은 원장 기판에 형성된 정렬 배선을 설명하기 위한 도면이다. 도 11은 도 10의 제3 영역(B)을 확대한 서브 화소의 일 예를 나타내는 평면도이다. 도 12 내지 도 16은 도 11의 III-III'을 따라 절단한 단면도로서, 도 9의 표시 장치의 제조 방법을 설명하는 도면들이다.
이하에서는, 도 9와 도 10 내지 도 16을 결부하여, 본 발명의 일 실시예에 의한 발광 표시 장치의 제조 방법을 개략적으로 설명하기로 한다.
표시 장치의 제조 방법은 우선, 원장 기판(100)(또는, 기판(SUB1))을 준비할 수 있다(S100).
실시예에 따라, 하나의 원장 기판(100) 상에서 복수의 표시 패널들을 동시에 형성한 이후, 절단 공정을 통해 표시 패널들을 개별적으로 분리하는 실시예를 도시한다. 여기서, 표시 패널들은 도 4 및 도 6 내지 도 8b를 참조하여 설명한 표시 패널들 중 하나 일 수 있다.
원장 기판(100)은 복수의 표시 패널들을 형성하기 위한 셀 영역들(CEL1, CEL2)을 포함할 수 있다. 원장 기판(100)의 셀 영역들(CEL1, CEL2)은, 복수의 화소 영역들(PXA)을 포함하는 표시 영역(DA)과, 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 셀 영역들(CEL1, CEL2)은 커팅 라인(CL)에 의해 규정될 수 있다.
원장 기판(100)의 일 영역(예컨대, 가장자리 영역)에 제1 및 제2 정렬 패드(AP1, AP2)를 포함할 수 있다.
화소 회로층(PCL) 및 트렌치 영역(TC)을 포함하는 제1 및 제2 정렬 배선(AL1, AL2) 각각의 제1 및 제2 서브 배선(SUL1, SUL2)을 형성할 수 있다(S200).
기판(SUB1)이 준비되면, 기판(SUB1) 상에 화소 회로층(PCL)을 형성함과 동시에, 기판(SUB1) 상에 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 서브 배선(SUL1, SUL2)을 형성할 수 있다. 실시예에 따라, 각각의 서브 배선(SUL1, SUL2)은 화소 회로층(PCL)에 형성되는 적어도 하나의 전극과 동일한 공정 단계에서 동일한 층에 형성될 수 있다. 예를 들어, 제1 및 제2 서브 배선(SUL1, SUL2)는 제1 패시베이션막(PSV1) 상에 형성될 수 있다. 각각의 제1 및 제2 서브 배선(SUL1, SUL2)은 단일층 또는 다중층으로 구성될 수 있다.
제1 및 제2 서브 배선(SUL1, SUL2)은 트렌치 영역(TC)을 포함할 수 있다. 트렌치 영역(TC)은 제1 및 제2 서브 배선(SUL1, SUL2)의 불연속 구간으로서, 포토리소그래피 공정을 통해 형성될 수 있다. 도 11에 도시된 바와 같이, 트렌치 영역(TC)은 커팅 라인(CL)의 근처 영역에 형성될 수 있다. 커팅 라인(CL)은 각각의 셀들(CEL1, CEL2)의 외곽에 해당하므로, 제1 및 제2 서브 배선(SUL1, SUL2)에 트렌치 영역(TC)이 없는 경우, 제1 및 제2 서브 배선(SUL1, SUL2)의 단면은 커팅 라인(CL)을 따라 노출될 수 있다.
트렌치 영역(TC)은, 후속하는 표시 장치의 제조 공정 중에, 절연층(INS3) 및/또는 봉지막(ENC)에 의해 제1 및 제2 서브 배선(SUL1, SUL2)의 단면이 덮힐 수 있는 공간을 제공할 수 있다. 이로 인해, 정전기가 외부로부터 셀(CEL1, CEL2)의 내부로 유입되는 것이 방지될 수 있다.
트렌치 영역(TC)은 평면 상 직사각형 형상을 가질 수 있다. 트렌치 영역(TC)에 의해 분리된 서브 배선(SUL1, SUL2)은 커팅 라인(CL)을 기준선으로 하여 좌우로 각각 소정 거리(d1)만큼 이격되어 배치될 수 있다. 이 때, 소정 거리(d1)는 노출된 서브 배선(SUL1, SUL2)의 단면이, 제3 절연층(INS3) 및/또는 봉지막(ENC)에 의해 덮혀질 수 있는 공간이 확보되는 정도면 충분하다.
다음으로, 화소 회로층(PCL) 및 제1 및 제2 정렬 배선들(AL1, AL2)의 서브 배선(SUL1, SUL2)이 형성된 기판(SUB1) 상에, 제1 및 제2 전극(ELT1, ELT2) 및 연장부(MAL1_ad, MAL2_ad)를 포함하는 제1 및 제2 정렬 배선(AL1, AL2) 각각의 메인 배선(MAL1, MAL2)을 형성할 수 있다(S300).
제1 및 제2 전극들(ELT1, ELT2)을 형성함과 동시에, 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 메인 배선(MAL1, MAL2)을 형성할 수 있다. 실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2)은 각 표시 영역(DA)의 화소 영역들(PXA) 각각에 형성될 수 있다.
제1 및 제2 정렬 배선들(AL1, AL2)의 메인 배선들(MAL1, MAL2)은 각각 제1 전극(ELT1) 및 제2 전극(ELT2)에 연결될 수 있다. 또한, 제1 및 제2 정렬 배선들(AL1, AL2)의 메인 배선들(MAL1, MAL2)은 제1 및 제2 정렬 배선들(AL1, AL2) 각각의 서브 배선(SUL1, SUL2)에 전기적으로 연결될 수 있다. 도 10에 도시된 바와 같이, 제1 메인 배선(MAL1)은 제3 컨택홀(CH3)을 통해 제1 서브 배선(SUL1)과 전기적으로 연결될 수 있다. 제2 메인 배선(MAL2)은 제4 컨택홀(CH4)을 통해 제2 서브 배선(SUL2)과 전기적으로 연결될 수 있다. 제3 및 제4 컨택홀(CH3, CH4)은 설명의 편의를 위해 하나만 도시하였으나, 정렬 신호의 양호한 전달을 위해 제3 및 제4 컨택홀(CH3, CH4)은 복수 개 형성될 수 있다.
제1 및 제2 메인 배선들(MAL1, MAL2) 각각은 연장부(MAL1_ad, MAL2_ad)를 포함할 수 있다. 연장부(MAL1_ad, MAL2_ad)는 제1 및 제2 메인 배선(MAL1, MAL2)이 폭 방향(예: 제2 방향(DR2))으로 확장된 일부 구간으로서, 포토리소그래피 공정을 통해 형성될 수 있다. 도 11에 도시된 바와 같이, 연장부(MAL1_ad, MAL2_ad)는 커팅 라인(CL)의 근처 영역에 형성될 수 있다. 일 실시예에 따르면, 연장부(MAL1_ad, MAL2_ad)는 트렌치 영역(TC)과 두께 방향(예: 제3 방향(DR3))으로 중첩되는 제1 및 제2 메인 배선(MAL1, MAL2)의 일부 구간에 형성될 수 있다. 발광 소자(LD)를 자가 정렬 시키기 위해, 제1 및 제2 정렬 배선(AL1, AL2)을 통해 소정의 정렬 전압이 인가된다. 트렌치 영역(TC)은 서브 배선(SUL1, SUL2)이 부 존재하는 영역이므로, 메인 배선(MAL1, MAL2)과 서브 배선(SUL1, SUL2)을 포함하는 다층으로 형성된 다른 구간에 비해 저항이 커질 수 있다.
제1 및 제2 정렬 배선(AL1, AL2)을 통해 소정의 정렬 전압이 인가되는 동안, 연장부(MAL1_ad, MAL2_ad)를 통해 메인 배선(MAL1, MAL2)의 면적을 증가시킴으로써, 트렌치 영역(TC)에 의한 저항 증가를 방지할 수 있다.
연장부(MAL1_ad, MAL2_ad)의 연장 방향(예: 제1 방향(DR1))으로의 길이는 트렌치 영역(TC)의 연장 방향(예: 제1 방향(DR1))으로의 길이와 동일할 수 있다. 다만, 이에 한정되는 것은 아니고, 연장부(MAL1_ad, MAL2_ad)의 연장 방향(예: 제1 방향(DR1))으로의 길이(2*d1) 및 연장부(MAL1_ad, MAL2_ad)의 폭 방향(예: 제2 방향(DR2))으로의 길이(d2)는 트렌치 영역(TC)으로 인해 증가된 저항을 감소시키기 위해 다양하게 변경 가능하다.
도 6 내지 도 8b를 통해 설명한 바와 같이, 제1 절연층(INS1) 상에는 뱅크(BNK)가 배치될 수 있다. 일 예로, 뱅크(BNK)는 서브 화소(SPX)의 발광 영역(EMA)을 둘러싸도록 다른 서브 화소들 사이에 형성되어, 서브 화소(SPX)의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다. 다음으로, 발광 소자(LD)를 공급하고, 정렬시킬 수 있다(S400)
제1 및 제2 전극들(ELT1, ELT2)과 제1 및 제2 정렬 배선들(AL1, AL2)이 형성된 기판(SUB1) 상에, 발광 소자들(LD)을 공급한다. 실시예에 따라, 잉크젯 방식 등을 비롯한 다양한 방식을 이용해 표시 영역(DA)의 각 화소 영역(PXA) 상에 복수의 발광 소자들(LD)을 공급할 수 있다. 또한, 발광 소자들(LD)의 공급과 동시에, 또는 그 이후에, 제1 및 제2 정렬 패드들(AP1, AP2)을 통해 제1 및 제2 정렬 배선들(AL1, AL2)에 전원을 인가함으로써, 제1 및 제2 정렬 배선들(AL1, AL2)에 연결된 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 정렬할 수 있다.
도 6 내지 도 8b를 통해 설명한 바와 같이, 발광 소자들(LD)의 자가 정렬이 완료된 후, 비표시 영역(NDA)에서 메인 배선(MAL1, MAL2)을 제거할 수 있다. 이 때, 메인 배선(MAL1, MAL2) 상에 배치된 제1 절연층(INS)도 함께 제거될 수 있다.
다음으로, 제1 및 제2 컨택 전극(CNE1, CNE2), 제3 절연층(INS3) 및 봉지막(ENC)을 형성할 수 있다(S500).
발광 소자들(LD)이 정렬된 기판(SUB1) 상에, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성한다. 실시예에 따라, 각각의 제1 컨택 전극(CNE1)은 발광 소자들(LD) 중 적어도 하나의 제1 단부(EP1)를 해당 화소 영역(PXA)에 배치된 제1 전극(ELT1)에 연결할 수 있다. 그리고, 각각의 제2 컨택 전극(CNE2)은 발광 소자들(LD) 중 적어도 하나의 제2 단부(EP2)를 해당 화소 영역(PXA)에 배치된 제2 전극(ELT2)에 연결할 수 있다.
도 8a 및 도 8b에 도시된 바와 같이, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 제3 절연층(INS3)이 개재될 수 있다. 제3 절연층(INS3) 및 봉지막(ENC)은 비표시 영역(NDA)에 배치된 서브 배선(SUL1, SUL2) 상에 순차적으로 적층될 수 있다. 이 때, 트렌치 영역(TC)에 의해 노출된 서브 배선(SUL1, SUL2)의 단면이 제3 절연층(INS3) 및 봉지막(ENC)으로 덮혀질 수 있다.
다음으로, 커팅 라인(CL) 등을 따라 절단 공정을 진행함으로써, 원장 기판(100) 상에서 함께 형성된 발광 표시 패널들(또는 셀들(CEL1, CEL2))을 개별적으로 분리할 수 있다(S600). 일 예에 따르면 절단 공정은 레이저(LS) 공정일 수 있다. 이후에는, 각각의 표시 패널(PNL)에 대한 모듈 공정 등을 진행할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 원장 기판
CEL1, CEL2: 셀 영역
BNK: 뱅크
CNE: 컨택 전극
CNL: 연결 전극
ELT1: 제1 전극
ELT2: 제2 전극
LD: 발광 소자
LDL: 표시 소자층
PCL: 화소 회로층
PNL: 표시 패널
PL: 전원선
PXA: 화소 영역
PXL: 화소
PW1: 제1 격벽
PW2: 제2 격벽
SPA: 서브 화소 영역
SPX: 서브 화소
SUB1: 베이스 층
TC: 트렌치 영역
AL1, AL2: 제1 및 제2 정렬 배선
MAL1, MAL2: 제1 및 제2 메인 배선
MAL1_ad, MAL2_ad: 제1 및 제2 연장부
SUL1, SUL2: 제1 및 제2 서브 배선

Claims (20)

  1. 복수의 화소 영역들을 포함하는 표시 영역과, 상기 표시 영역의 외곽에 배치되는 비표시 영역을 포함하는 기판;
    상기 표시 영역에 배치되는 복수의 회로 소자들을 포함하는 화소 회로층;
    상기 화소 회로층 상부의 상기 표시 영역에 배치되는 복수의 발광 소자들을 포함하는 표시 소자층; 및
    상기 기판 상에 배치되고, 각각 상기 표시 소자층에 배치된 적어도 하나의 전극과 동일한 층에 배치되는 메인 배선, 및 상기 메인 배선에 전기적으로 연결되며 상기 화소 회로층에 배치된 적어도 하나의 전극과 동일한 층에 배치되는 서브 배선을 포함하는 제1 정렬 배선 및 제2 정렬 배선을 포함하되,
    상기 제1 정렬 배선 및 상기 제2 정렬 배선은, 상기 비표시 영역에서, 상기 메인 배선을 미 포함하고, 상기 기판의 일 가장자리로부터 소정 거리 이격되어 배치되는 상기 서브 배선을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 표시 소자층은,
    상기 화소 회로층 상부의 각 화소 영역에 배치된 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극의 일 영역 상에 배치되는 제1 절연층; 및
    상기 각 화소 영역의 상기 제1 및 제2 전극들의 사이에 배치된 상기 발광 소자들을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 및 제2 전극들은 상기 각 화소 영역에서 서로 동일한 층에 이격되어 배치되며, 상기 발광 소자들의 제1 단부는 해당 화소의 제1 전극에 전기적으로 연결되고, 상기 발광 소자들의 제2 단부는 해당 화소의 제2 전극에 전기적으로 연결되는 표시 장치.
  4. 제3 항에 있어서,
    상기 발광 소자들의 상기 제1 단부 및 상기 제2 단부를 커버하지 않고, 상기 발광 소자들의 일 영역 상에만 부분적으로 배치되는 제2 절연층을 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 단부와 상기 제1 전극을 연결하는 제1 컨택 전극 및 상기 제2 단부와 상기 제2 전극을 연결하는 제2 컨택 전극을 포함하되, 상기 제1 컨택 전극과 상기 제2 컨택 전극 사이에 제3 절연층이 개재되는 표시 장치.
  6. 제5 항에 있어서,
    상기 서브 배선의 상면 및 일 단부는 상기 제3 절연층에 의해 둘러싸이는 표시 장치.
  7. 제6 항에 있어서,
    상기 제3 절연층 상에 배치되는 봉지막을 포함하는 표시 장치.
  8. 제2 항에 있어서,
    상기 제1 및 제2 정렬 배선들 각각의 메인 배선은, 상기 제1 및 제2 전극들 중 적어도 하나와 동일한 층에 배치되는 표시 장치.
  9. 제1 항에 있어서,
    상기 발광 소자들 각각은,
    제1 도전성 도펀트가 도핑된 제1 도전성 반도체층;
    제2 도전성 도펀트가 도핑된 제2 도전성 반도체층; 및
    상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층의 사이에 제공된 활성층을 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 발광 소자들 각각은 마이크로 스케일 또는 나노 스케일의 크기를 가진 막대형 발광 다이오드인 표시 장치.
  11. 각각 표시 영역 및 비표시 영역을 포함한 복수의 패널을 포함하는 원장 기판을 준비하는 단계;
    상기 각각의 패널 상에 화소 회로층을 형성함과 동시에, 제1 정렬 배선 및 제2 정렬 배선 각각의 서브 배선을 형성하는 단계;
    상기 패널 각각의 표시 영역의 각 화소 영역 상에 제1 전극 및 제2 전극을 형성함과 동시에, 상기 패널 상에 상기 제1 정렬 배선 및 상기 제2 정렬 배선 각각의 메인 배선을 형성하는 단계;
    상기 각 화소 영역 상에 복수의 발광 소자들을 공급하고, 상기 제1 정렬 배선 및 상기 제2 정렬 배선에 전원을 인가하여 상기 발광 소자들을 정렬하는 단계;
    상기 발광 소자들 각각의 제1 단부 및 제2 단부를 각각 상기 제1 전극, 상기 제2 전극에 연결하는 제1 컨택 전극 및 제2 컨택 전극및 상기 제1 컨택 전극 및 상기 제2 컨택 전극 사이에 개재되는 절연층을 형성하는 단계; 및
    상기 원장 기판으로부터 커팅 라인을 따라 각각의 패널들로 분리하는 단계를 포함하되,
    상기 서브 배선을 형성하는 단계는, 상기 서브 배선과 상기 커팅 라인이 두께 방향으로 중첩하는 영역에서, 상기 서브 배선에 트렌치 영역을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 서브 배선은 상기 트렌치 영역에 의해 일 단부가 노출되고, 상기 서브 배선의 상면 및 일 단부는 상기 절연층에 의해 둘러싸이는 것을 특징으로 하는 표시 장치의 제조 방법.
  13. 제11 항에 있어서,
    상기 서브 배선을 형성하는 단계는, 상기 화소 회로층에 적어도 하나의 전극을 형성함과 동시에, 상기 적어도 하나의 전극과 동일한 층에 적어도 하나의 서브 배선을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  14. 제11 항에 있어서,
    상기 메인 배선을 형성하는 단계는, 상기 제1 및 제2 정렬 배선들 각각의 서브 배선 상에, 상기 각각의 서브 배선과 전기적으로 연결되도록 상기 제1 및 제2 정렬 배선들 각각의 메인 배선을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  15. 제11 항에 있어서,
    상기 메인 배선을 형성하는 단계는, 상기 트렌치 영역과 두께 방향으로 중첩하는 영역에서, 상기 메인 배선에 폭 방향으로 연장되는 연장부를 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  16. 제11 항에 있어서,
    상기 절연층을 형성하는 단계는, 상기 절연층 상에 봉지막을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  17. 제11 항에 있어서,
    상기 발광 소자들을 정렬하는 단계는, 상기 발광 소자들의 정렬이 완료된 후 상기 비표시 영역상에 배치된 메인 배선을 제거하는 단계를 포함하는 표시 장치의 제조 방법.
  18. 제11 항에 있어서,
    상기 메인 배선과 상기 서브 배선은 적어도 하나 이상의 컨택홀을 통해 전기적으로 연결되는 표시 장치의 제조 방법.
  19. 제11 항에 있어서,
    상기 발광 소자들 각각은,
    제1 도전성 도펀트가 도핑된 제1 도전성 반도체층;
    제2 도전성 도펀트가 도핑된 제2 도전성 반도체층; 및
    상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층의 사이에 제공된 활성층을 포함하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 발광 소자들 각각은 마이크로 스케일 또는 나노 스케일의 크기를 가진 막대형 발광 다이오드인 표시 장치의 제조 방법.
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