KR20200124799A - 표시 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 발광 소자들을 포함한 표시 장치에 관한 것이다. 본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배치된 화소를 구비한다. 상기 화소는, 제1 전극; 상기 제1 전극 상에 배치되며, 상기 제1 전극의 서로 다른 일 영역을 노출하면서 각각의 셀을 구획하는 개구부들을 포함한 제1 절연층; 각각이, 상기 개구부들 중 어느 하나에 의해 구획된 셀의 내부에 위치되며, 상기 제1 전극에 전기적으로 연결된 제1 단부와, 상기 제1 절연층의 상부로 돌출된 제2 단부를 포함한 발광 소자들; 및 상기 발광 소자들의 상부에 배치되며, 상기 발광 소자들의 제2 단부들에 전기적으로 연결된 제2 전극을 포함한다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명의 실시예는 표시 장치 및 그의 제조 방법에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 각각이 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 다수의 초소형 발광 소자들을 제조하고, 상기 초소형 발광 소자들을 이용하여 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원을 구성하는 기술이 개발되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 발광 소자들을 포함한 화소를 구비하는 표시 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배치된 화소를 구비한다. 상기 화소는, 제1 전극; 상기 제1 전극 상에 배치되며, 상기 제1 전극의 서로 다른 일 영역을 노출하면서 각각의 셀을 구획하는 개구부들을 포함한 제1 절연층; 각각이, 상기 개구부들 중 어느 하나에 의해 구획된 셀의 내부에 위치되며, 상기 제1 전극에 전기적으로 연결된 제1 단부와, 상기 제1 절연층의 상부로 돌출된 제2 단부를 포함한 발광 소자들; 및 상기 발광 소자들의 상부에 배치되며, 상기 발광 소자들의 제2 단부들에 전기적으로 연결된 제2 전극을 포함한다.
일 실시예에서, 상기 개구부들 각각은, 상기 발광 소자들 각각의 길이보다 좁은 폭을 가질 수 있다.
일 실시예에서, 상기 발광 소자들 각각은, 상기 제1 전극 및 상기 제2 전극에 대하여 수직 방향 또는 사선 방향으로 배열될 수 있다.
일 실시예에서, 상기 발광 소자들의 제1 단부들은 상기 제1 전극에 직접적으로 접촉될 수 있다.
일 실시예에서, 상기 발광 소자들의 제2 단부들은 상기 제2 전극에 직접적으로 접촉될 수 있다.
일 실시예에서, 상기 개구부들은, 평면 상에서 보았을 때, 각각이 다각형, 원형, 타원형 또는 이들이 결합된 형상을 가지며, 상기 화소의 발광 영역에 서로 밀접하도록 배치될 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 개구부들 각각의 내부에 매립되며, 상기 제1 전극 및 상기 발광 소자들의 제1 단부들에 접촉되는 제1 컨택 전극들을 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 컨택 전극들 및 상기 발광 소자들의 제1 단부들의 일 영역을 커버하도록 상기 개구부들 각각의 내부에 매립된 절연 패턴들을 더 포함할 수 있다.
일 실시예에서, 상기 절연 패턴들은 유기 절연 물질을 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 절연층과 상기 제2 전극의 사이에 개재되며, 상기 발광 소자들의 측면을 감싸는 제2 절연층을 더 포함할 수 있다.
일 실시예에서, 상기 제2 절연층은 유기 절연 물질을 포함하며, 상기 제2 절연층의 일부는 상기 개구부들의 내부로 유입될 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 전극 및 상기 제2 전극으로부터 이격되며 적어도 하나의 발광 소자를 경유하여 상기 제1 전극 및 상기 제2 전극의 사이에 전기적으로 연결되는 적어도 하나의 중간 전극을 더 포함할 수 있다.
일 실시예에서, 상기 화소는, 복수의 중간 전극들을 포함할 수 있다. 상기 중간 전극들은, 상기 제1 전극이 배치되는 층 및 상기 제2 전극이 배치되는 층에 교번적으로 배치될 수 있다.
일 실시예에서, 상기 발광 소자들은, 막대형 발광 소자들 또는 코어-쉘 구조의 발광 소자들일 수 있다.
본 발명의 일 실시예에 의한 표시 장치의 제조 방법은, 베이스 층 상에 제1 전극을 형성하는 단계; 상기 제1 전극 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에, 상기 제1 전극과 중첩되며 제1 개구부들을 포함한 정렬 전극을 형성하는 단계; 상기 정렬 전극을 마스크로 이용하여, 상기 제1 절연층에 상기 제1 개구부들과 중첩되는 제2 개구부들을 형성하는 단계; 상기 베이스 층 상에 발광 소자들을 공급하고, 상기 제1 전극 및 상기 정렬 전극에 정렬 신호를 인가하여 상기 발광 소자들을 상기 제1 및 제2 개구부들이 형성하는 셀들의 내부에 정렬하는 단계; 상기 발광 소자들의 제1 단부들을 상기 제1 전극에 전기적으로 연결하는 단계; 및 상기 발광 소자들의 제2 단부들과 전기적으로 연결되도록 상기 발광 소자들의 제2 단부들 상에 제2 전극을 형성하는 단계를 포함한다.
일 실시예에서, 상기 발광 소자들의 제1 단부들을 상기 제1 전극에 전기적으로 연결하는 단계는, 상기 발광 소자들의 정렬 이후, 상기 정렬 전극 및 상기 발광 소자들을 커버하는 도전막을 형성하는 단계; 상기 도전막 상에 유기 절연층을 형성하는 단계; 및 상기 도전막 및 상기 유기 절연층이 상기 개구부들의 내부에만 소정 높이 이하로 남도록 상기 도전막 및 상기 유기 절연층을 식각하는 단계를 포함할 수 있다.
일 실시예에서, 상기 도전막을 식각하는 단계에서 상기 정렬 전극을 함께 제거할 수 있다.
일 실시예에서, 상기 표시 장치의 제조 방법은, 상기 정렬 전극을 제거한 이후, 상기 제1 절연층 및 상기 발광 소자들을 커버하는 제2 절연층을 형성하는 단계; 및 상기 발광 소자들의 제2 단부들이 노출되도록 상기 제2 절연층을 두께 방향으로 일부 식각하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치의 제조 방법은, 상기 발광 소자들의 정렬 이후 및 상기 제2 전극의 형성 이전에, 상기 제1 전극을 포함한 하부 전극 패턴을, 상기 제1 전극과 적어도 하나의 중간 전극으로 분할하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 제2 전극을 형성하는 단계는, 상기 발광 소자들 중 서로 다른 일부의 발광 소자들 상에, 각각 상기 제2 전극 및 적어도 하나의 중간 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 다양한 실시예들에 의한 표시 장치 및 그의 제조 방법에 따르면, 각 화소의 제1 전극과 제2 전극의 사이에 다수의 발광 소자들을 안정적으로 연결함과 더불어, 각 화소의 광효율을 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 5는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 6a 내지 도 6g는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도이다.
도 7은 본 발명의 일 실시예에 의한 화소를 나타내는 평면도이다.
도 8은 본 발명의 일 실시예에 의한 화소를 나타내는 단면도로서, 일 예로 도 7의 Ⅰ~Ⅰ'선에 대응하는 단면의 일 실시예를 나타낸다.
도 9a 내지 도 9m은 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 단면도로서, 일 예로 도 7 및 도 8의 화소를 포함한 표시 장치의 제조 방법에 대한 일 실시예를 나타낸다.
도 10은 본 발명의 일 실시예에 의한 화소를 나타내는 평면도로서, 구체적으로 도 9d에 도시된 바와 같이 제1 절연층에 개구부들이 형성된 직후의 화소의 발광 영역을 나타내는 평면도이다.
도 11은 본 발명의 다른 실시예에 의한 화소를 나타내는 평면도이다.
도 12는 본 발명의 일 실시예에 의한 화소를 나타내는 단면도로서, 일 예로 도 11의 Ⅱ~Ⅱ'선에 대응하는 단면의 일 실시예를 나타낸다.
도 13a 내지 도 13i는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 단면도로서, 일 예로 도 11 및 도 12의 화소를 포함한 표시 장치의 제조 방법에 대한 일 실시예를 나타낸다.
도 14는 본 발명의 또 다른 실시예에 의한 화소를 나타내는 평면도이다.
도 15는 본 발명의 일 실시예에 의한 화소를 나타내는 단면도로서, 일 예로 도 14의 Ⅲ~Ⅲ'선에 대응하는 단면의 일 실시예를 나타낸다.
도 16a 내지 도 16e는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 단면도로서, 일 예로 도 14 및 도 15의 화소를 포함한 표시 장치의 제조 방법에 대한 일 실시예를 나타낸다.
도 17a 내지 도 17d는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 단면도로서, 일 예로 도 14 및 도 15의 화소를 포함한 표시 장치의 제조 방법에 대한 다른 실시예를 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 어떤 요소 또는 부분이 다른 요소 또는 부분 "상에" 있다고 할 경우, 이는 상기 다른 요소 또는 부분 "바로 위에" 있는 경우는 물론, 그 중간에 또 다른 요소 또는 부분이 있는 경우도 포함한다. 또한, 이하의 설명에서 규정하는 특정 위치나 방향 등은 상대적인 관점에서 기술한 것으로서, 일 예로 이는 보는 관점이나 방향에 따라서는 반대로 변경될 수도 있음에 유의하여야 할 것이다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b, 도 2a 및 도 2b, 및 도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도 및 단면도이다. 도 1a 내지 도 3b에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
먼저 도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 상기 제1 및 제2 도전형 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 도전형 반도체층(11), 활성층(12) 및 제2 도전형 반도체층(13)을 포함할 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 하나가 배치될 수 있다. 그리고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 도전형 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 막대 형상으로 제조된 막대형 발광 소자("막대형 발광 다이오드"라고도 함)일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전형 반도체층(11)은 일 예로 적어도 하나의 N형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 도전형 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전형 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전형 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 도전형 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전형 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전형 반도체층(13)은 적어도 하나의 P형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 도전형 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전형 반도체층(13)을 구성할 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전형 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부들은 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이(L) 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 도전형 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 밑면(도 1a 및 도 1b에서, 발광 소자(LD)의 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 이산화규소(SiO2), 질화규소(Si3N4), 산화알루미늄(Al2O3) 및 이산화타이타늄(TiO2) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12) 및/또는 제2 도전형 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 2a 및 도 2b에 도시된 바와 같이 제2 도전형 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 소자(LD)는 도 3a 및 도 3b에 도시된 바와 같이 제1 도전형 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
상기 전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 상기 전극층들(14, 15) 각각은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 상기 전극층들(14, 15) 각각은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITZO(Indium Tin Zinc Oxide)와 같은 투명 전극 물질 등을 단독 또는 혼합하여 형성될 수 있다. 또한, 실시예에 따라, 상기 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 상기 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은, 상기 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 도전형(일 예로, 각각 P형 및 N형)을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 표면에 절연성 피막(INF)이 제공되면, 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 화소의 제1 또는 제2 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 본 발명의 각 실시예를 설명함에 있어, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 및/또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결을 포괄적으로 의미할 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
이와 관련한 비제한적인 실시예로서, 소수성 재료를 이용하여 절연성 피막(INF) 자체를 소수성 막으로 형성하거나, 절연성 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다. 실시예에 따라, 소수성 재료는 소수성을 나타내도록 불소를 함유하는 재료일 수 있다. 또한, 실시예에 따라, 소수성 재료는 자기조립 단분자막(self-assembled monolayer; SAM)의 형태로 발광 소자들(LD)에 적용될 수 있다. 이 경우, 소수성 재료는 옥타데실 트라이클로로실란(octadecyl trichlorosilane), 플루오로알킬 트라이클로로실란(fluoroalkyl trichlorosilane), 퍼플루오로알킬 트라이에톡시실란(perfluoroalkyl triethoxysilane) 등을 포함할 수 있다. 또한, 소수성 재료는 테플론(TeflonTM)이나 사이토프(CytopTM)와 같은 상용화된 불소 함유 재료이거나, 이에 상응하는 재료일 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 다수의 초소형 발광 소자들(LD)을 배치하고, 상기 초소형 발광 소자들(LD)을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도 및 단면도이다. 실시예에 따라, 도 4a 및 도 4b에서는 도 1a 내지 도 3b에 도시된 발광 소자들(LD)과 상이한 구조의 발광 소자(LD), 일 예로 코어-쉘 구조의 발광 소자를 도시하였다. 즉, 본 발명의 실시예에 의한 발광 소자(LD)의 종류, 구조 및/또는 형상 등은 다양하게 변경될 수 있다. 도 4a 및 도 4b의 실시예에서, 도 1a 내지 도 3b의 실시예들과 유사 또는 동일한 구성 요소(일 예로, 서로 상응하는 구성 요소)에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 4a 및 도 4b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 상기 제1 및 제2 도전형 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함한다. 실시예에 따라, 제1 도전형 반도체층(11)은 발광 소자(LD)의 중앙 영역에 배치되고, 활성층(12)은 제1 도전형 반도체층(11)의 적어도 일 영역을 감싸도록 상기 제1 도전형 반도체층(11)의 표면에 배치될 수 있다. 그리고, 제2 도전형 반도체층(13)은, 활성층(12)의 적어도 일 영역을 감싸도록 상기 활성층(12)의 표면에 배치될 수 있다.
또한, 발광 소자(LD)는, 제2 도전형 반도체층(13)의 적어도 일 영역을 감싸는 전극층(14), 및/또는 상기 발광 소자(LD)의 최외곽 표면에 배치되는 절연성 피막(INF)을 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는, 제2 도전형 반도체층(13)의 일 영역을 감싸도록 상기 제2 도전형 반도체층(13)의 표면에 배치되는 전극층(14)과, 상기 전극층(14)의 적어도 일 영역을 감싸도록 상기 전극층(14)의 표면에 배치되는 절연성 피막(INF)을 더 포함할 수 있다. 실시예에 따라, 절연성 피막(INF)은 제1 도전형 반도체층(11)의 일 영역과, 제2 도전형 반도체층(13) 및/또는 전극층(14)의 일 영역을 노출하도록 발광 소자(LD)의 표면 일부에만 배치될 수 있다.
상술한 실시예에 의한 발광 소자(LD)는, 성장 방식 등을 통해 제조된 코어-쉘 구조의 발광 소자("코어-쉘 발광 다이오드"라고도 함)일 수 있다. 예를 들어, 발광 소자(LD)는, 중앙으로부터 외곽 방향으로 순차적으로 배치된 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13), 전극층(14) 및 절연성 피막(INF)을 포함하는 코어-쉘 구조를 가질 수 있다. 한편, 전극층(14) 및 절연성 피막(INF)은 발광 소자(LD)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 발광 소자(LD)가 전극층(14) 및 절연성 피막(INF) 중 적어도 하나를 포함하지 않을 수도 있다.
일 실시예에서, 발광 소자(LD)는 어느 일 방향을 따라 연장된 다각 뿔 형상을 포함할 수 있다. 일 예로, 발광 소자(LD)의 적어도 일 영역은 육각 뿔 형상을 가질 수 있다. 다만, 발광 소자(LD)의 형상은 실시예에 따라 다양하게 변경될 수 있다.
발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층들(11, 13)(또는, 상기 제1 및 제2 도전형 반도체층들(11, 13) 중 어느 하나의 일측에 배치된 전극층) 중 하나가 배치되고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 도전형 반도체층들(11, 13) 중 나머지 하나(또는, 상기 제1 및 제2 도전형 반도체층들(11, 13) 중 다른 하나의 일측에 배치된 전극층)가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는, 일측 단부가 다각 뿔의 형상(일 예로, 육각 뿔의 형상)으로 돌출된 코어-쉘 구조를 가지며, 초소형의 크기를 가지는 발광 다이오드일 수 있다. 예를 들어, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 폭(W) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라, 발광 소자(LD)의 크기 및 형상 등은 다양하게 변경될 수 있다.
일 실시예에서, 제1 도전형 반도체층(11)의 양측 단부는, 발광 소자(LD)의 길이(L) 방향을 따라 돌출된 형상을 가질 수 있다. 제1 도전형 반도체층(11)의 양측 단부의 돌출된 형상은 서로 상이할 수 있다. 일 예로, 제1 도전형 반도체층(11)의 양측 단부 중 상측에 배치된 일 단부는 상부로 향할수록 폭이 좁아지면서 하나의 꼭지점에 접하는 뿔 형상을 가질 수 있다. 또한, 제1 도전형 반도체층(11)의 양측 단부 중 하측에 배치된 타 단부는 일정한 폭의 다각 기둥 형상(일 예로, 육각 기둥 형상)을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 제1 도전형 반도체층(11)이 하부로 향할수록 폭이 점진적으로 좁아지는 다각 형상 또는 계단 형상 등의 단면을 가질 수도 있다. 제1 도전형 반도체층(11)의 양측 단부의 형상은 실시예에 따라 다양하게 변경될 수 있는 것으로서, 상술한 실시예에 한정되지는 않는다.
실시예에 따라, 제1 도전형 반도체층(11)은 발광 소자(LD)의 코어(core), 즉, 중심(또는, 중앙 영역)에 위치할 수 있다. 또한, 발광 소자(LD)는 제1 도전형 반도체층(11)의 형상에 대응되는 형상으로 제공될 수 있다. 일 예로, 제1 도전형 반도체층(11)이 적어도 일 단부에서 육각 뿔 형상을 갖는 경우, 발광 소자(LD)는 적어도 일 단부에서 육각 뿔 형상을 가질 수 있다.
활성층(12)은 제1 도전형 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 예를 들어, 활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 도전형 반도체층(11)의 일측 단부(일 예로, 하부에 배치된 일 단부)를 제외한 나머지 영역을 둘러싸는 형태로 제공 및/또는 형성될 수 있다.
제2 도전형 반도체층(13)은 활성층(12)의 외주면을 둘러싸는 형태로 제공 및/또는 형성되며, 제1 도전형 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제1 도전형 반도체층(11)이 적어도 하나의 N형 반도체층을 포함할 경우, 제2 도전형 반도체층(13)은 적어도 하나의 P형 반도체층을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)는 제2 도전형 반도체층(13)의 외주면을 둘러싸는 전극층(14)을 포함할 수 있다. 전극층(14)은 제2 도전형 반도체층(13)에 전기적으로 연결되는 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다.
상술한 바와 같이, 발광 소자(LD)는 양 단부가 돌출된 형상을 갖는 코어-쉘 구조로 형성될 수 있으며, 그 중심에 제공된 제1 도전형 반도체층(11), 상기 제1 도전형 반도체층(11)을 둘러싸는 활성층(12), 상기 활성층(12)을 둘러싸는 제2 도전형 반도체층(13), 및 상기 제2 도전형 반도체층(13)을 둘러싸는 전극층(14)을 포함할 수 있다. 상기 발광 소자(LD)의 일측 단부에는 제1 도전형 반도체층(11)이 배치되고, 상기 발광 소자(LD)의 타측 단부에는 전극층(14)이 배치될 수 있다.
일 실시예에서, 발광 소자(LD)는 그 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 다만, 절연성 피막(INF)은 발광 소자(LD)에 선택적으로 제공 및/또는 형성될 수 있다. 예를 들어, 다른 실시예에서는 발광 소자(LD)의 표면에 절연성 피막(INF)이 제공되지 않을 수도 있다.
절연성 피막(INF)은 제1 도전형 반도체층(11)의 외주면 일부와 전극층(14)의 외주면 일부를 덮도록 제공될 수 있다. 일 실시예에서, 절연성 피막(INF)은 먼저 발광 소자(LD)에 포함된 전극층(14)의 외주면 전체를 덮도록 형성된 이후, 도시되지 않은 전극(일 예로, 화소의 제1 전극)과의 전기적인 연결을 위하여 전극층(14)의 일 영역을 노출하도록 부분적으로 제거될 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 상기 발광 장치는, 표시 장치나 조명 장치 등과 같이 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다.
도 5는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 5에서는 도 1a 내지 도 4b의 실시예들에 따른 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 일 예로, 표시 패널(PNL)의 각 화소(PXL)는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 5에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 배치된 다수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다. 이러한 표시 영역(DA)은, 영상이 표시되는 화면을 구성할 수 있다.
베이스 층(BSL)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 실시예에 따라, 베이스 층(BSL)은 경성 또는 연성의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
또한, 베이스 층(BSL)은 투명할 수 있으나, 이에 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 투명, 반투명, 불투명, 또는 반사성의 베이스 부재일 수 있다.
베이스 층(BSL) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 베이스 층(BSL)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
실시예에 따라, 화소들(PXL)("서브 화소들"이라고도 함)은 표시 영역(DA)의 각 화소 영역에 배치될 수 있다. 일 실시예에서, 화소들(PXL)은 스트라이프 또는 펜타일 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소들(PXL)은 현재 공지된 다양한 배열 구조로 표시 영역(DA)에 배열될 수 있다. 또한, 각각의 화소(PXL)는 백색의 화소, 또는 이외의 특정 색(일 예로, 적색, 녹색 또는 청색)의 빛을 방출하는 화소일 수 있다. 각각의 화소(PXL)가 특정 색의 빛을 방출하는 화소인 경우, 서로 다른 색의 빛을 방출하며 서로 인접한 화소들(PXL)이 모여, 다양한 색상의 빛을 생성할 수 있는 각각의 화소 유닛("단위 화소"라고도 함)을 구성할 수 있다.
각각의 화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 각각의 화소(PXL)는 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형 막대형 발광 소자(LD)를 포함할 수 있다. 다른 실시예에서, 각각의 화소(PXL)는 도 4a 및 도 4b의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형 코어-쉘 구조의 발광 소자(LD)를 포함할 수 있다. 또한, 이외에도 다양한 종류의 발광 소자(LD)가 화소(PXL)의 광원으로 이용될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 현재 공지된 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 6a 내지 도 6g는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도이다. 예를 들어, 도 6a 내지 도 6g는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 대한 서로 다른 실시예들을 나타낸다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL) 및 표시 장치의 종류가 이에 한정되지는 않는다. 실시예에 따라, 도 6a 내지 도 6g에 도시된 각각의 화소(PXL)는 도 5의 표시 패널(PNL)에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
먼저 도 6a를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 광원 유닛(LSU)을 포함한다. 또한, 화소(PXL)는, 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 광원 유닛(LSU)은, 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ET1)("제1 화소 전극"이라고도 함)과, 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ET2)과, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ET1)은 애노드 전극이고, 제2 전극(ET2)은 캐소드 전극일 수 있다.
실시예에 따라, 발광 소자들(LD) 각각은, 제1 전극(ET1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 연결되는 P형 단부와, 제2 전극(ET2)을 통해 제2 전원(VSS)에 연결되는 N형 단부를 포함할 수 있다. 즉, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ET1, ET2)의 사이에 순방향으로 병렬 연결될 수 있다. 이와 같이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
실시예에 따라, 제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
실시예에 따라, 각각의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 일 단부(일 예로, P형 단부)는 광원 유닛(LSU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극(ET1)("제1 화소 전극" 또는 "제1 정렬 전극"이라고도 함))을 통해 화소 회로(PXC)에 공통으로 접속되며, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속될 수 있다. 그리고, 발광 소자들(LD)의 다른 단부(일 예로, N형 단부)는 상기 광원 유닛(LSU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극(ET2)("제2 화소 전극" 또는 "제2 정렬 전극"이라고도 함)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
광원 유닛(LSU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 광원 유닛(LSU)으로 공급할 수 있다. 광원 유닛(LSU)으로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 광원 유닛(LSU)이 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
일 실시예에서, 광원 유닛(LSU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수 있다. 일 예로, 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2)의 사이에는, 적어도 하나의 역방향 발광 소자(LDrv)가 더 연결되어 있을 수 있다.
각각의 역방향 발광 소자(LDrv)는, 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(ET1, ET2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 연결될 수 있다. 예를 들어, 역방향 발광 소자(LDrv)의 N형 단부는 제1 전극(ET1) 및 화소 회로(PXC)를 경유하여 제1 전원(VDD)에 접속되고, 상기 역방향 발광 소자(LDrv)의 P형 단부는 제2 전극(ET2)을 경유하여 제2 전원(VSS)에 접속될 수 있다. 이러한 역방향 발광 소자(LDrv)는, 제1 및 제2 전극들(ET1, ET2)의 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDrv)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)("구동 트랜지스터"라고도 함)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)("스위칭 트랜지스터"라고도 함)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속된다. 이러한 제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
한편, 도 6a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다.
예를 들면, 도 6b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N형 트랜지스터들일 수 있다. 이 경우, 각각의 프레임 기간마다 데이터선(Dj)으로 공급되는 데이터 신호를 화소(PXL)에 기입하기 위한 주사 신호의 게이트-온 전압은 하이 레벨 전압("게이트-하이 전압"이라고도 함)일 수 있다. 유사하게, 제1 트랜지스터(T1)를 턴-온시키기 위한 데이터 신호의 전압은 도 6a의 실시예에서와 상반된 레벨의 전압일 수 있다. 일 예로, 도 6b의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 높은 전압의 데이터 신호가 공급될 수 있다.
일 실시예에서, 화소 회로(PXC) 및 광원 유닛(LSU)의 상호 접속 위치는 변경될 수 있다. 예를 들어, 도 6b에 도시된 바와 같이, 화소 회로(PXC)를 구성하는 제1 및 제2 트랜지스터들(T1, T2)이 모두 N형 트랜지스터들일 때, 화소 회로(PXC)는 광원 유닛(LSU)과 제2 전원(VSS)의 사이에 접속되고, 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 전원(VSS)의 사이에 접속될 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소 회로(PXC)가 N형 트랜지스터들로 구성되더라도 상기 화소 회로(PXC)가 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속될 수도 있다.
도 6b에 도시된 화소(PXL)는, 트랜지스터의 타입 변경에 따라 일부 회로 소자의 접속 위치 및 제어 신호들(일 예로, 주사 신호 및 데이터 신호)의 전압 레벨이 변경되는 것을 제외하고, 그 구성 및 동작이 도 6a의 화소(PXL)와 실질적으로 유사하다. 따라서, 도 6b의 화소(PXL)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 6a 및 도 6b에 도시된 실시예에 한정되지는 않는다. 일 예로, 화소 회로(PXC)는 도 6c 및 도 6d에 도시된 실시예들과 같이 구성될 수도 있다. 이외에도, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
도 6c를 참조하면, 화소 회로(PXC)는 제어선(CLi) 및 센싱선(SENj)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어선(CLi) 및 j번째 센싱선(SENj)에 접속될 수 있다. 상기 화소 회로(PXC)는, 제3 트랜지스터(T3)를 더 포함할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱선(SENj)의 사이에 접속된다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은, 제1 전극(ET1)에 연결된 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)에 접속되고, 제3 트랜지스터(T3)의 다른 전극은, 센싱선(SENj)에 접속될 수 있다. 한편, 센싱선(SENj)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 데이터선(Dj)에 접속될 수도 있다.
실시예에 따라, 제3 트랜지스터(T3)의 게이트 전극은 제어선(CLi)에 접속된다. 한편, 제어선(CLi)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 주사선(Si)에 접속될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱기간 동안 제어선(CLi)으로 공급되는 게이트-온 전압(일 예로, 하이 레벨 전압)의 제어신호에 의해 턴-온되어 센싱선(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
실시예에 따라, 센싱기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성정보(일 예로, 제1 트랜지스터(T1)의 문턱전압 등)를 추출하는 기간일 수 있다. 상기 센싱기간 동안, 데이터선(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 제어신호를 공급하여 상기 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱선(SENj)에 연결할 수 있다. 이에 따라, 상기 센싱선(SENj)을 통해, 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성정보를 추출할 수 있다. 추출된 특성정보는 화소들(PXL) 사이의 특성편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 6c에서는 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)이 모두 N형 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상기 제1, 제2 및 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 또한, 도 6c에서는 광원 유닛(LSU)이 화소 회로(PXC)와 제2 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 광원 유닛(LSU)은 제1 전원(VDD)과 화소 회로(PXC)의 사이에 접속될 수도 있다.
도 6d를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 제3의 다른 전원에 더 연결될 수도 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속된다. 예를 들어, 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)은 제5 트랜지스터(T5) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속되고, 제1 트랜지스터(T1)의 다른 전극(일 예로, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 화소 전극)에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결한다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 실시예에 따라, 제1 트랜지스터(T1)가 P형 트랜지스터일 때, 상기 제1 트랜지스터(T1)의 게이트 전압을 초기화시키기 위한 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 레벨 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU) 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 화소 전극(ET1))과 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단(다음 수평 화소열)의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급한다. 이에 따라, 광원 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 광원 유닛(LSU)의 일 전극의 전압이 초기화된다. 한편, 제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 주사선, 즉 i번째 주사선(Si)에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 도 6d에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다.
또한, 도 6a 내지 도 6d에서는, 각각의 광원 유닛(LSU)을 구성하는 유효 광원들, 즉 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 도 6e 내지 도 6g에 도시된 바와 같이, 각 화소(PXL)의 광원 유닛(LSU)이 직렬 연결 구조를 포함하도록 구성될 수도 있다. 도 6e 내지 도 6g의 실시예를 설명함에 있어, 도 6a 내지 도 6d의 실시예와 유사 또는 동일한 구성(일 예로, 화소 회로(PXC))에 대한 상세한 설명은 생략하기로 한다.
도 6e를 참조하면, 광원 유닛(LSU)은 서로 직렬로 연결된 적어도 두 개의 발광 소자들을 포함할 수 있다. 일 예로, 광원 유닛(LSU)은, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 직렬 연결되어 각각의 유효 광원을 구성하는 제1 발광 소자(LD1), 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)를 포함할 수 있다. 이하에서는, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 특정 발광 소자를 지칭할 때에는 해당 발광 소자를 "제1 발광 소자(LD1)", "제2 발광 소자(LD2)" 또는 "제3 발광 소자(LD3)"로 명기하기로 한다. 그리고, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 적어도 하나의 발광 소자를 임의로 지칭하거나, 상기 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 포괄적으로 지칭할 때에는, "발광 소자(LD)"또는"발광 소자들(LD)"이라 하기로 한다.
제1 발광 소자(LD1)의 P형 단부는 광원 유닛(LSU)의 제1 전극(ET1) 등을 통해 제1 전원(VDD)에 연결되고, 상기 제1 발광 소자(LD1)의 N형 단부는 제1 중간 전극(IET1)을 통해 제2 발광 소자(LD2)의 P형 단부에 연결될 수 있다. 제2 발광 소자(LD2)의 P형 단부는 제1 발광 소자(LD1)의 N형 단부에 연결되고, 상기 제2 발광 소자(LD2)의 N형 단부는 제2 중간 전극(IET2)을 통해 제3 발광 소자(LD3)의 P형 단부에 연결될 수 있다. 제3 발광 소자(LD3)의 P형 단부는 제2 발광 소자(LD2)의 N형 단부에 연결되고, 상기 제3 발광 소자(LD3)의 N형 단부는 광원 유닛(LSU)의 제2 전극(ET2) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결될 수 있다. 상술한 방식으로, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은, 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2)의 사이에 순차적으로 직렬 연결될 수 있다.
한편, 도 6e에서는 3단 직렬 구조로 발광 소자들(LD)을 연결하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 두 개의 발광 소자들(LD)을 2단 직렬 구조로 연결하거나, 네 개 이상의 발광 소자들(LD)을 4단 이상의 직렬 구조로 연결할 수도 있다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 이용하여 동일 휘도를 표현한다고 가정할 때, 상기 발광 소자들(LD)을 직렬 연결한 구조의 광원 유닛(LSU)에서는, 상기 발광 소자들(LD)을 병렬 연결한 구조의 광원 유닛(LSU)에 비해 제1 및 제2 전극들(ET1, ET2)의 사이에 인가되는 전압은 증가하고, 상기 광원 유닛(LSU)에 흐르는 구동 전류의 크기는 감소할 수 있다. 따라서, 발광 소자들(LD)의 직렬 연결 구조를 적용하여 각 화소(PXL)의 광원 유닛(LSU)을 구성할 경우, 표시 장치를 구동함에 따라 표시 패널(PNL)에 흐르는 패널 전류를 저감할 수 있다.
일 실시예에서, 적어도 하나의 직렬 단은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다. 이 경우, 광원 유닛(LSU)은 직/병렬 혼합 구조로 구성될 수 있다. 예를 들면, 광원 유닛(LSU)은 도 6f의 실시예와 같이 구성될 수도 있다.
도 6f를 참조하면, 광원 유닛(LSU)을 구성하는 적어도 하나의 직렬 단은 순방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 광원 유닛(LSU)은, 제1 직렬 단("제1 단" 또는 "제1 행"이라고도 함)에 배치된 복수의 제1 발광 소자들(LD1)과, 제1 직렬 단에 후속되는 제2 직렬 단("제2 단" 또는 "제2 행"이라고도 함)에 배치된 적어도 하나의 제2 발광 소자(LD2)와, 제2 직렬 단에 후속되는 제3 직렬 단("제3 단" 또는 "제3 행"이라고도 함)에 배치된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다.
한편, 도 6f에서는 세 개의 직렬 단들에 배치된 발광 소자들(LD)로 구성된 광원 유닛(LSU)을 도시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 광원 유닛(LSU)은, 도 6g에 도시된 바와 같이, 오직 두 개의 직렬 단들에 배치된 복수의 발광 소자들(LD)을 포함할 수도 있다. 예를 들어, 광원 유닛(LSU)은, 제1 직렬 단에 배치되며 P형 단부 및 N형 단부가 각각 제1 전극(ET1) 및 중간 전극(IET)에 연결되는 적어도 하나의 제1 발광 소자(LD1)와, 제2 직렬 단에 배치되며 P형 단부 및 N형 단부가 각각 중간 전극(IET) 및 제2 전극(ET2)에 연결되는 적어도 하나의 제2 발광 소자(LD2)를 포함할 수도 있다.
또한, 이 외에도 광원 유닛(LSU)을 구성하는 직렬 단들의 개수는 다양하게 변경될 수 있다. 예를 들어, 광원 유닛(LSU)은 네 개 이상의 직렬 단들에 분산된 복수의 발광 소자들(LD)을 포함할 수도 있다. 또한, 각각의 직렬 단에 순방향으로 연결되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다. 실시예에 따라, 표시 영역(도 5의 DA)에 배치된 화소들(PXL)은 서로 동일 또는 유사한 개수의 발광 소자들(LD)을 포함할 수 있다. 일 예로, 각 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서, 상기 발광 소자들(LD)을 포함한 발광 소자 잉크(또는, "발광 소자 용액"이라고도 함)가 각 화소(PXL)의 발광 영역에 균일하게 도포되도록 제어함과 더불어, 각 화소(PXL) 내에 균일한 조건으로 전계가 인가되도록 제어하여 발광 소자들(LD)을 정렬함으로써, 각각의 화소(PXL)에 발광 소자들(LD)을 비교적 균일하게 공급 및 정렬할 수 있다.
일 실시예에서, 각각의 화소(PXL)는, 도 6f 및 도 6g에 도시된 바와 같이, 적어도 하나의 직렬 단에 배치된 적어도 하나의 역방향 발광 소자(LDrv)를 더 포함할 수 있다. 예를 들어, 복수의 직렬 단들 중 적어도 하나는, 발광 소자들(LD)과 반대 방향으로 연결된 적어도 하나의 역방향 발광 소자(LDrv)를 더 포함할 수 있다.
다만, 적어도 하나의 직렬 단에 역방향 발광 소자(LDrv)가 연결되더라도, 상기 직렬 단에 순방향으로 연결된 적어도 하나의 유효 광원(일 예로, 제1, 제2 및/또는 제3 발광 소자들(LD1, LD2, LD3))이 배치될 경우, 화소(PXL)의 구동 전류는 각각의 직렬 단을 순차적으로 경유하여 흐르게 된다. 이에 따라, 광원 유닛(LSU)이 구동 전류에 대응하는 휘도로 발광하게 된다.
상술한 실시예들에서와 같이, 각각의 광원 유닛(LSU)은, 제1 및 제2 전원(VDD, VSS)의 사이에 순방향으로 연결되어 각각의 유효 광원을 구성하는 복수의 발광 소자들(LD)을 포함할 수 있다. 또한, 상기 발광 소자들(LD) 사이의 연결 구조는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 상기 발광 소자들(LD)은, 서로 직렬 또는 병렬로만 연결되거나, 직/병렬 혼합 구조로 연결될 수 있다.
전술한 바와 같이, 화소(PXL)는 다양한 구조의 화소 회로(PXC) 및/또는 광원 유닛(LSU)을 구비할 수 있다. 또한, 본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 6a 내지 도 6g에 도시된 실시예들에 한정되지는 않으며, 각각의 화소(PXL)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서, 각각의 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2)은, 각각 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수 있다.
도 7은 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도이다. 실시예에 따라, 도 7에 도시된 각각의 화소(PXL)는 도 5 내지 도 6g에 도시된 화소들(PXL) 중 어느 하나일 수 있다. 예를 들어, 도 7에 도시된 각각의 화소(PXL)는 도 6a 내지 도 6d의 실시예들에서와 같이 병렬 구조의 광원 유닛(LSU)을 포함한 화소(PXL)일 수 있다. 실시예에 따라, 도 7에서는 광원 유닛(LSU)을 중심으로 각 화소(PXL)의 구조를 도시하기로 한다. 다만, 실시예에 따라서는, 각각의 화소(PXL)가 광원 유닛(LSU)에 연결되는 회로 소자들(일 예로, 각각의 화소 회로(PXC)를 구성하는 복수의 회로 소자들)을 선택적으로 더 포함할 수 있다.
또한, 도 7에서는 각각의 광원 유닛(LSU)이, 제1 및 제2 컨택홀들(CH1, CH2)을 통해, 소정의 전원선(일 예로, 제1 및/또는 제2 전원선들(PL1, PL2)), 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자) 및/또는 신호선(일 예로, 주사선(Si) 및/또는 데이터선(Dj))에 연결되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 각 화소(PXL)의 제1 및 제2 전극들(ET1, ET2) 중 적어도 하나가, 컨택홀 및/또는 중간 배선 등을 경유하지 않고 소정의 전원선 및/또는 신호선에 직접적으로 연결될 수도 있다.
도 5 내지 도 7을 참조하면, 표시 영역(DA)에는 다수의 화소들(PXL)이 규칙적으로 배열될 수 있다. 예를 들어, 제1 색의 빛을 방출하는 제1 화소(PXL1), 제2 색의 빛을 방출하는 제2 화소(PXL2) 및 제3 색의 빛을 방출하는 제3 화소(PXL3)가 표시 영역(DA)에서 제1 방향(DR1)을 따라 순차적으로 배치될 수 있다. 그리고, 인접한 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)이 모여 다양한 색의 빛을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다. 한편, 도 7에서는 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)이 제1 방향(DR1)(일 예로, 행 방향)을 따라 순차적으로 배치되는 실시예를 개시하였으나, 표시 영역(DA)에 배치되는 화소들(PXL)의 배열 구조는 다양하게 변경될 수 있다.
일 실시예에서, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)은 각각 적색 화소, 녹색 화소 및 청색 화소일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)은 서로 다른 색의 빛을 방출하는 발광 소자들(LD)을 포함하고, 이에 따라 상기 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)은 서로 다른 색의 빛을 방출할 수 있다. 그리고, 상기 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3) 각각에서 방출되는 빛의 색은 실시예에 따라 다양하게 변경될 수 있다.
다른 실시예에서, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)은 서로 동일한 색의 빛을 방출하는 소정 색의 화소들로 형성될 수 있다. 그리고, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)의 상부에 서로 다른 색의 컬러 변환층 및/또는 컬러 필터를 배치함에 의해, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)로부터 표시 패널(PNL)의 외부로 서로 다른 색의 빛이 방출되도록 제어할 수도 있다. 또한, 각각의 화소 유닛을 구성하는 화소들(PXL)의 개수 및/또는 종류는 실시예에 따라 다양하게 변경될 수 있다.
실시예에 따라, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다. 편의상, 도 7에서는 제1 화소(PXL1)의 구조를 중심으로 각 화소(PXL)의 구조를 설명하기로 한다.
본 출원에서, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3) 중 특정 화소를 지칭할 때에는 해당 화소를 "제1 화소(PXL1)", "제2 화소(PXL2)" 또는 "제3 화소(PXL3)"로 명기하기로 한다. 그리고, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3) 중 적어도 하나의 화소를 임의로 지칭하거나, 상기 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)을 포괄적으로 지칭할 때에는, "화소(PXL)"또는"화소들(PXL)"이라 하기로 한다.
각각의 화소(PXL)는, 각각의 발광 영역(EMA)에 서로 중첩되도록 배치된 제1 전극(ET1) 및 제2 전극(ET2)과, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 전기적으로 연결된 다수의 발광 소자들(LD)을 포함할 수 있다. 이러한 제1 및 제2 전극들(ET1, ET2)과 발광 소자들(LD)은, 각 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
각 화소(PXL)의 발광 영역(EMA)은, 상기 화소(PXL)의 광원 유닛(LSU)을 구성하는 유효 광원들, 즉 발광 소자들(LD)이 배치되는 영역으로서, 상기 발광 영역(EMA)에는 발광 소자들(LD)에 전기적으로 연결되는 제1 및 제2 전극들(ET1, ET2)이 더 배치될 수 있다. 실시예에 따라, 각각의 발광 영역(EMA)은 도시되지 않은 불투명 뱅크("화소정의막"이라고도 함)에 의해 둘러싸이는 영역일 수 있다. 예를 들어, 표시 영역(DA)에는 각 화소(PXL)의 발광 영역(EMA)에 대응하는 다수의 개구부들을 포함한 메쉬 형상의 뱅크(미도시)가 형성될 수 있다. 이러한 뱅크는 각각의 발광 영역(EMA)을 구획함과 아울러, 화소들(PXL)의 사이에서 빛샘이 방지하는 것을 방지할 수 있다.
제1 전극(ET1)은 각각의 발광 영역(EMA)에 대응하는 형상 및/또는 크기를 가진 판 형상의 전극일 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 전극(ET1)은 발광 영역(EMA)의 형상과 무관하게 소정의 형상을 가질 수도 있다.
일 실시예에서, 제1 전극(ET1)은 제1 방향(DR1)(또는, 제2 방향(DR2))에 따른 폭을 가지고, 제2 방향(DR2)(또는, 제1 방향(DR1))에 따른 길이를 가지는 사각 판 형상의 전극일 수 있다. 다른 실시예에서, 제1 전극(ET1)은 사각을 제외한 다른 다각 형상의 판 전극, 원형 또는 타원형의 판 전극, 또는 직선 및 곡선의 경계를 복합적으로 포함한 형상의 판 전극일 수 있다. 또 다른 실시예에서, 제1 전극(ET1)은 다수의 개구부들을 포함한 메쉬형 전극일 수도 있다. 즉, 제1 전극(ET1)의 형상 및/또는 구조는 실시예에 따라 다양하게 변경될 수 있다.
실시예에 따라, 제1 전극(ET1)은 각각의 화소(PXL)별로 분리된 패턴을 가질 수 있다. 이러한 제1 전극(ET1)은, 제1 전극 배선(ETL1)("제1 정렬 배선" 또는 "제1 연결 배선"이라고도 함)에 전기적으로 연결되고, 상기 제1 전극 배선(ETL1) 및/또는 제1 컨택홀(CH1)을 통해 화소 회로(PXC) 및/또는 제1 전원(VDD)에 전기적으로 연결될 수 있다. 실시예에 따라, 제1 전극(ET1)과 제1 전극 배선(ETL1)은 일체 또는 비일체로 연결될 수 있다. 제1 전극(ET1)과 제1 전극 배선(ETL1)이 일체로 연결된 경우, 상기 제1 전극(ET1)과 제1 전극 배선(ETL1)을 하나의 전극, 배선, 또는 패턴의 서로 다른 영역들로 간주할 수도 있다.
제2 전극(ET2)은 각각의 제1 전극(ET1)과 중첩되도록 각각의 발광 영역(EMA)에 배치될 수 있다. 실시예에 따라, 제2 전극(ET2)은, 각각의 제1 전극(ET1)과 이격되도록 상기 제1 전극(ET1)과 상이한 층에 배치될 수 있다. 예를 들어, 제2 전극(ET2)은, 각각의 발광 영역(EMA)에 배치된 발광 소자들(LD)을 사이에 개재하고, 상기 제1 전극(ET1)과 상이한 층에 배치될 수 있다. 일 예로, 제1 전극(ET1)은 발광 소자들(LD)의 하부에 배치되고, 제2 전극(ET2)은 발광 소자들(LD)의 상부에 배치될 수 있다.
실시예에 따라, 제2 전극(ET2)은 각각의 제1 전극(ET1)에 대응하는 형상 및/또는 크기를 판 형상의 전극일 수 있다. 예를 들어, 각 화소(PXL)의 제1 및 제2 전극들(ET1, ET2)은 적어도 발광 영역(EMA)에서 서로 대응하는 형상 및/또는 크기를 가지면서 중첩될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제2 전극(ET2)은 발광 영역(EMA)의 형상과 무관하게 소정의 형상을 가질 수도 있다.
일 실시예에서, 제2 전극(ET2)은 사각 형상을 비롯한 다양한 다각 형상의 판 전극, 원형 또는 타원형의 판 전극, 또는 직선 및 곡선의 경계를 복합적으로 포함한 형상의 판 전극일 수 있다. 다른 실시예에서, 제2 전극(ET2)은 다수의 개구부들을 포함한 메쉬형 전극일 수도 있다. 즉, 제2 전극(ET2)의 형상 및/또는 구조는 실시예에 따라 다양하게 변경될 수 있다.
이러한 제2 전극(ET2)은, 제2 전극 배선(ETL2)("제2 정렬 배선" 또는 "제2 연결 배선"이라고도 함)에 전기적으로 연결되고, 상기 제2 전극 배선(ETL2) 및/또는 제2 컨택홀(CH2)을 통해 제2 전원(VSS)에 전기적으로 연결될 수 있다. 실시예에 따라, 제2 전극(ET2)과 제2 전극 배선(ETL2)은 일체 또는 비일체로 연결될 수 있다. 제2 전극(ET2)과 제2 전극 배선(ETL2)이 일체로 연결된 경우, 상기 제2 전극(ET2)과 제2 전극 배선(ETL2)을 하나의 전극, 배선, 또는 패턴의 서로 다른 영역들로 간주할 수도 있다.
실시예에 따라, 화소들(PXL)의 제2 전극들(ET2)은 일체 또는 비일체로 서로 연결될 수 있다. 예를 들어, 화소들(PXL)의 제2 전극들(ET2)은 이에 연결된 제2 전극 배선(ETL2)을 통해 서로 전기적으로 연결될 수 있다.
제1 전극 배선(ETL1)은 제1 전원선(PL1)과 제1 전극(ET1)의 사이에 연결될 수 있다. 이러한 제1 전극 배선(ETL1)은 표시 장치가 구동되는 기간 동안 제1 전원선(PL1)으로부터 공급되는 제1 전원(VDD)(또는, 주사 신호, 데이터 신호 또는 소정의 다른 제어 신호와 같은 제1 구동 신호)을 공급받고, 이를 제1 전극(ET1)으로 전달할 수 있다. 일 실시예에서, 제1 전극 배선(ETL1)은 제1 컨택홀(CH1), 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제1 전원선(PL1)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제1 전극 배선(ETL1)은, 제1 컨택홀(CH1)을 통해 그 하부에 배치된 소정의 회로 소자에 전기적으로 연결되고, 상기 회로 소자를 통해 제1 전원선(PL1)에 연결될 수 있다. 일 예로, 각각의 화소(PXL)는, 제1 전극 배선(ETL1)과 제1 전원(VDD)의 사이에 접속된 화소 회로(PXC)를 더 포함할 수 있다. 실시예에 따라, 화소 회로(PXC)는 각각의 광원 유닛(LSU)의 하부에 배치되어, 제1 컨택홀(CH1)을 통해 상기 광원 유닛(LSU)의 제1 전극 배선(ETL1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 전극 배선(ETL1)은, 제1 컨택홀(CH1) 등을 경유하여 소정의 제1 구동 신호가 공급되는 신호선에 연결될 수도 있다. 또 다른 실시예에서, 제1 전극 배선(ETL1)은, 제1 컨택홀(CH1) 및/또는 회로 소자를 경유하지 않고 제1 전원선(PL1) 또는 소정의 신호선에 직접 연결될 수도 있다. 이 경우, 제1 전극 배선(ETL1)은 상기 제1 전원선(PL1) 또는 소정의 신호선에 일체 또는 비일체로 연결될 수 있다.
일 실시예에서, 화소들(PXL) 각각의 제1 전극(ET1)에 연결된 제1 전극 배선(ETL1)은 먼저 복수의 화소들(PXL)의 제1 전극들(ET1)에 공통으로 연결된 형태로 형성되어, 발광 소자들(LD)을 정렬하는 단계에서 소정의 제1 정렬 신호(또는, 제1 정렬 전압)를 공급받을 수 있다. 이후, 화소들(PXL)의 사이에서 제1 전극 배선(ETL1)을 단선시킴으로써, 화소들(PXL)을 개별 구동이 가능한 형태로 제조할 수 있다. 예를 들어, 서로 인접한 화소들(PXL)의 사이에서 상기 화소들(PXL)의 제1 전극 배선들(ETL1)은 서로 분리될 수 있다.
제2 전극 배선(ETL2)은 제2 전원선(PL2)과 제2 전극(ET2)의 사이에 연결될 수 있다. 이러한 제2 전극 배선(ETL2)은 표시 장치가 구동되는 기간 동안 제2 전원(VSS)(또는, 주사 신호, 데이터 신호 또는 소정의 다른 제어 신호와 같은 제2 구동 신호)을 공급받고, 이를 제2 전극(ET2)으로 전달할 수 있다. 일 실시예에서, 제2 전극 배선(ETL2)은 제2 컨택홀(CH2), 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제2 전극 배선(ETL2)은, 제2 컨택홀(CH2)을 통해 그 하부에 배치된 제2 전원선(PL2)에 연결될 수 있다. 다른 실시예에서, 제2 전극 배선(ETL2)은, 제2 컨택홀(CH2) 및/또는 회로 소자 등을 경유하지 않고 제2 전원선(PL2) 또는 소정의 신호선에 직접 연결될 수도 있다. 이 경우, 제2 전극 배선(ETL2)은 상기 제2 전원선(PL2) 또는 소정의 신호선에 일체 또는 비일체로 연결될 수 있다.
이러한 제2 전극 배선(ETL2)은, 발광 소자들(LD)을 정렬하는 단계에서 소정의 제2 정렬 신호(또는, 제2 정렬 전압)를 공급받을 수 있다. 한편, 표시 장치가 실제로 구동되는 기간 동안, 제2 전극 배선(ETL2)은 제2 전원(VSS) 또는 소정의 제2 구동 신호를 공급받을 수 있다.
예를 들어, 제1 및 제2 전극 배선들(ETL1, ETL2)은 표시 장치를 제조하기 위하여 각 화소(PXL)의 내부에 발광 소자들(LD)을 정렬하는 단계에서 각각의 광원 유닛(LSU)에 인가되는 소정의 정렬 신호를 공급받으며, 상기 정렬 신호에 대응하는 정렬 전류가 흐르는 경로 상에 배치된 정렬 배선들일 수 있다. 또한, 상기 제1 및 제2 전극 배선들(ETL1, ETL2)은, 표시 장치의 구동 단계에서(일 예로, 실 사용 시), 각각의 광원 유닛(LSU)에 인가되는 소정의 구동 전압을 공급받으며, 각 화소(PXL)의 구동 전류가 흐르는 경로 상에 배치된 연결 배선들일 수 있다.
제1 및 제2 전극들(ET1, ET2)의 사이에는, 제1 절연층(INS1) 및 발광 소자들(LD)이 배치될 수 있다. 일 예로, 제1 절연층(INS1)은 각 화소(PXL)의 발광 영역(EMA)에서 각각의 셀을 구획하는 다수의 개구부들(OPN)("관통홀들" 또는 "정렬홀들"이라고도 함)을 포함하고, 각각의 발광 소자(LD)는 어느 하나의 개구부(OPN)의 내부에 위치될 수 있다. 한편, 도 7에서는 각각의 개구부(OPN)의 내부에 하나의 발광 소자(LD)가 위치한 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 적어도 하나의 개구부(OPN)의 내부에는 복수의 발광 소자들(LD)이 배치되거나, 또는 어떠한 발광 소자(LD)도 배치되지 않을 수 있다.
제1 절연층(INS1)은 각 화소(PXL)의 제1 전극(ET1) 상에 배치되며, 상기 제1 전극(ET1)의 서로 다른 일 영역을 노출하면서 각각의 셀을 구획하는 다수의 개구부들(OPN)을 포함할 수 있다. 일 실시예에서, 제1 절연층(INS1)은 표시 영역(DA)에 전면적으로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각 화소(PXL)의 발광 영역(EMA) 내부에 각각의 제1 절연층(INS1)이 개별적으로 형성될 수 있다. 즉, 실시예에 따라서는 제1 절연층(INS1)이 각각의 화소(PXL)별로 분리된 개별 패턴으로 형성될 수도 있다.
실시예에 따라, 각각의 개구부(OPN)는, 각각의 발광 소자(LD)의 폭(또는, 직경)이상이면서, 각각의 발광 소자(LD)의 길이보다는 좁은 폭(또는, 직경)을 가지도록 형성될 수 있다. 이 경우, 각각의 발광 소자(LD)는, 제1 및 제2 전극들(ET1, ET2)에 대하여 수직 또는 사선 방향으로 배열되도록, 어느 하나의 개구부(OPN)의 내부에 수직 또는 사선 방향으로 세워져 배치될 수 있다.
실시예에 따라, 개구부들(OPN)은 다양한 형상 및/또는 배열 구조를 가질 수 있다. 예를 들어, 개구부들(OPN)은, 평면 상에서 보았을 때, 각각이 다각형, 원형, 타원형 또는 이들이 결합된 형상을 가지며, 각 화소(PXL)의 발광 영역(EMA)에 서로 밀접하도록 배치될 수 있다. 일 예로, 개구부들(OPN)은, 평면 상에서 보았을 때 각각이 육각 형상을 가지며, 각 화소(PXL)의 발광 영역(EMA)에 서로 밀접하도록 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 각각의 발광 영역(EMA)에서, 개구부들(OPN)에 의해 구획된 다수의 육각 형상의 셀들을 포함하는 벌집 구조를 가질 수 있다. 그리고, 상기 셀들 중 적어도 일부 셀들의 내부에는 적어도 하나의 발광 소자(LD)가 배치될 수 있다. 각각의 발광 영역(EMA)에 개구부들(OPN)이 서로 밀접하도록 조밀하게 배치되면, 한정된 공간을 보다 효율적으로 활용할 수 있다. 예를 들어, 개구부들(OPN)을 조밀하게 배치함에 따라, 발광 영역(EMA)의 면적 대비 보다 많은 개수의 발광 소자들(LD)을 수용할 수 있는 공간을 확보할 수 있게 된다.
발광 소자들(LD)은, 각각 어느 하나의 개구부(OPN)에 의해 구획된 셀의 내부에 위치될 수 있다. 실시예에 따라, 발광 소자들(LD) 각각은, 제1 전극(ET1)에 전기적으로 연결된 제1 단부(EP1)와, 제1 절연층(INS1)의 상부로 돌출된 제2 단부(EP2)를 포함할 수 있다. 실시예에 따라, 발광 소자들(LD)의 상부에는 제2 전극(ET2)이 배치될 수 있다. 상기 제2 전극(ET2)은, 제1 절연층(INS1)의 상부로 돌출된, 발광 소자들(LD)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는 코어-쉘 구조의 발광 소자일 수 있다. 일 예로, 각각의 발광 소자(LD)는 도 4a 및 도 4b에 도시된 바와 같이 다각 뿔(일 예로, 육각 뿔) 형상을 갖는 코어-쉘 구조의 발광 소자일 수 있다.
또한, 각각의 발광 소자(LD)는 제1 전극(ET1)을 향해 배치된 제1 단부(EP1)와, 상기 제1 단부(EP1)의 반대편에 위치하며 제2 전극(ET2)을 향해 배치된 제2 단부(EP2)를 포함할 수 있다. 실시예에 따라, 제1 단부(EP1)는 P형 단부이고, 제2 단부(EP2)는 N형 단부일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 단부(EP1)가 N형 단부이고, 제2 단부(EP2)가 P형 단부일 수도 있다.
상술한 실시예에 의한 화소(PXL) 및 이를 구비한 표시 장치에 의하면, 제1 절연층(INS1)에 다수의 개구부들(OPN)을 형성하고, 상기 개구부들(OPN)을 이용하여 발광 소자들(LD)을 제1 전극(ET1)과 제2 전극(ET2)의 사이에 세워서 배치할 수 있다. 이에 따라, 발광 소자들(LD)을 수평으로 정렬할 때 발생하는 공정 상의 제약을 극복하고, 상기 발광 소자들(LD)을 제1 및 제2 전극들(ET1, ET2)의 사이에 안정적으로 연결할 수 있다.
도 8은 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도로서, 일 예로 도 7의 Ⅰ~Ⅰ'선에 대응하는 단면의 일 실시예를 나타낸다. 실시예에 따라, 도 8에서는 회로 소자층(PCL)의 각 화소 영역에 배치되는 회로 소자들 중 하나의 트랜지스터(일 예로, 제1 트랜지스터(T1))와 스토리지 커패시터(Cst)만을 대표적으로 도시하기로 한다. 실시예에 따라, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들은 실질적으로 동일 또는 유사한 구조를 가질 수 있으나, 이에 한정되지는 않는다.
도 5 내지 도 8을 참조하면, 본 발명의 일 실시예에 의한 화소(PXL) 및 이를 구비한 표시 장치는, 각 화소(PXL)의 발광 영역(EMA)에 배치된 복수의 발광 소자들(LD)을 포함한 표시 소자층(DPL)을 포함한다. 또한, 상기 화소(PXL) 및 이를 구비한 표시 장치는, 회로 소자층(PCL)("화소 회로층"이라고도 함)과 커버층(CVL) 중 적어도 하나를 선택적으로 더 포함할 수 있다. 일 예로, 화소(PXL) 및 이를 구비한 표시 장치는, 베이스 층(BSL)의 일면 상에 순차적으로 배치된 회로 소자층(PCL), 표시 소자층(DPL) 및 커버층(CVL)을 포함하며, 회로 소자층(PCL) 및/또는 커버층(CVL)은 실시예에 따라서는 생략될 수도 있다.
회로 소자층(PCL)은 해당 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결되는 적어도 하나의 회로 소자를 포함할 수 있다. 예를 들어, 회로 소자층(PCL)은 각 화소(PXL)의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자를 포함할 수 있다.
일 예로, 회로 소자층(PCL)은 각각의 화소 영역에 배치되어 각각의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들 및 스토리지 커패시터(Cst)를 포함하며, 이 외에도 각각의 화소 회로(PXC) 및/또는 광원 유닛(LSU)에 연결되는 적어도 하나의 전원선 및/또는 신호선 등을 더 포함할 수 있다. 여기서, "화소 영역"이라 함은, 각각의 화소(PXL)를 구성하는 구성 요소들이 배치 및/또는 형성되는 영역을 포괄적으로 의미할 수 있다. 예를 들어, 각각의 화소 영역은, 해당 화소(PXL)의 광원 유닛(LSU)을 구성하는 제1 전극(ET1) 및 제2 전극(ET2)과 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 연결된 복수의 발광 소자들(LD)이 배치되는 발광 영역(EMA)을 포함할 수 있다. 또한, 각각의 화소 영역은, 상기 발광 소자들(LD)에 전기적으로 연결되는 회로 소자들(일 예로, 각각의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들 및 적어도 하나의 커패시터)이 배치되는 화소 회로 영역을 선택적으로 더 포함할 수 있다. 예를 들어, 각각의 화소(PXL)가, 광원 유닛(LSU) 및 이에 연결되는 화소 회로(PXC)를 포함한다고 할 때, 각각의 화소 영역은 발광 영역(EMA) 및 화소 회로 영역을 포괄할 수 있다.
한편, 화소 회로(PXC)가 생략되고, 각각의 광원 유닛(LSU)이 제1 및 제2 전원선들(PL1, PL2)(또는, 소정의 신호선들)에 직접적으로 연결되는 경우, 회로 소자층(PCL)은 생략될 수도 있다. 편의상, 도 8에서는 회로 소자층(PCL)에 배치되는 회로 소자들 및 배선들 중 각각의 제1 전극(ET1)에 연결되는 트랜지스터(일 예로, 제1 트랜지스터(T1))와, 각각의 제2 전극(ET2)에 연결되는 전원선(일 예로, 제2 전원선(PL2))을 대표적으로 도시하기로 한다. 한편, 회로 소자층(PCL)의 평면/단면 구조는 다양하게 변경될 수 있는 것으로서, 제1 트랜지스터(T1)를 비롯하여 각각의 트랜지스터의 위치 및/또는 단면 구조는 실시예에 따라 다양하게 변경될 수 있다.
또한, 회로 소자층(PCL)은 각각의 전극들 및/또는 배선들의 사이에 배치되는 복수의 절연층들을 포함할 수 있다. 일 실시예에서, 회로 소자층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV)을 포함할 수 있다. 또한, 실시예에 따라서는, 회로 소자층(PCL)이 적어도 일부의 트랜지스터의 하부에 배치되는 적어도 하나의 차광 패턴(미도시) 등을 더 포함할 수도 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
제1 트랜지스터(T1)는, 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함한다. 한편, 도 8에서는 제1 트랜지스터(T1)가, 반도체층(SCL)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제1 트랜지스터(T1)에 구비되는 제1 및/또는 제2 트랜지스터 전극들(TE1, TE2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 베이스 층(BSL)과 게이트 절연층(GI)의 사이에 배치될 수 있다. 이러한 반도체층(SCL)은 각각의 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역과, 각각의 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아모포스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연층(GI) 및 층간 절연층(ILD)의 사이에, 반도체층(SCL)의 일 영역과 중첩되도록 배치될 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)은, 적어도 한 층의 층간 절연층(ILD)을 사이에 개재하고, 각각의 반도체층(SCL) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 사이에 개재하고, 반도체층(SCL)의 서로 다른 단부들 상에 배치될 수 있다. 이러한 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 각각의 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 각각의 컨택홀을 통해 반도체층(SCL)의 제1 및 제2 영역들에 연결될 수 있다. 실시예에 따라, 상기 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터는 적어도 하나의 해당 화소(PXL)의 제1 또는 제2 전극(ET1, ET2)에 전기적으로 연결될 수 있다. 일 예로, 제1 트랜지스터(T1)의 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나(일 예로, 드레인 전극)는 패시베이션층(PSV)을 관통하는 제1 컨택홀(CH1) 및/또는 상기 패시베이션층(PSV) 상부의 제1 전극 배선(ETL1)을 통해, 해당 화소(PXL)의 제1 전극(ET1)에 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는, 서로 중첩되는 제1 커패시터 전극(CET1) 및 제2 커패시터 전극(CET2)을 포함한다. 실시예에 따라, 제1 및 제2 커패시터 전극들(CET1, CET2) 각각은, 단일층 또는 다중층으로 구성될 수 있다. 또한, 제1 및 제2 커패시터 전극들(CET1, CET2) 중 적어도 하나는, 제1 트랜지스터(T1)를 구성하는 적어도 하나의 전극 또는 반도체층(SCL)과 동일한 층에 배치될 수 있다.
예를 들어, 제1 커패시터 전극(CET1)은, 제1 트랜지스터(T1)의 반도체층(SCL)과 동일한 층에 배치되는 하부 전극(LE)과, 상기 제1 트랜지스터(T1)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층에 배치되며 상기 하부 전극(LE)에 전기적으로 연결되는 상부 전극(UE)을 포함한 다중층의 전극으로 구성될 수 있다. 그리고, 제2 커패시터 전극(CET2)은, 제1 트랜지스터(T1)의 게이트 전극과 동일한 층에 배치되며, 제1 커패시터 전극(CET1)의 하부 전극(LE) 및 상부 전극(UE)과 중첩되는 단일층의 전극으로 구성될 수 있다.
다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 커패시터 전극들(CET1, CET2) 각각의 구조 및/또는 위치는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는, 제1 및 제2 커패시터 전극들(CET1, CET2) 중 어느 하나가, 제1 트랜지스터(T1)를 구성하는 전극들(일 예로, 게이트 전극(GE), 및 제1 및 제2 트랜지스터 전극들(TE1, TE2)) 및 반도체층(SCL)과는 상이한 층에 배치된 적어도 한 층의 도전 패턴을 포함할 수도 있다.
일 실시예에서, 각각의 화소(PXL)에 연결되는 적어도 하나의 신호선 및/또는 전원선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 각 화소(PXL)의 주사선(Si)은 제1 트랜지스터(T1)의 게이트 전극(GE)과 동일한 층 상에 배치되고, 각 화소(PXL)의 데이터선(Dj)은 제1 트랜지스터(T1)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층 상에 배치될 수 있다. 또한, 제1 및/또는 제2 전원선들(PL1, PL2)은, 제1 트랜지스터(T1)의 게이트 전극(GE) 또는 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층 상에 배치될 수 있다. 일 예로, 제2 전원(VSS)을 공급하기 위한 제2 전원선(PL2)은 제1 트랜지스터(T1)의 게이트 전극(GE)과 동일한 층 상에 배치되어, 상기 제1 트랜지스터(T1)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층 상에 배치된 브리지 패턴(BRP), 및 적어도 패시베이션층(PSV)을 관통하는 제2 컨택홀(CH2)을 통해, 상기 패시베이션층(PSV)의 상부에 배치된 광원 유닛(LSU)의 제2 전극(ET2) 및/또는 제2 전극 배선(ETL2)에 전기적으로 연결될 수 있다. 다만, 제2 전원선(PL2) 등의 구조 및/또는 위치는 다양하게 변경될 수 있다.
표시 소자층(DPL)은 화소들(PXL) 각각의 광원 유닛(LSU)을 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은, 각 화소(PXL)의 발광 영역(EMA)에 서로 중첩되도록 배치된 제1 전극(ET1) 및 제2 전극(ET2)과, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 배치된 제1 절연층(INS1) 및 발광 소자들(LD)을 포함할 수 있다. 또한, 표시 소자층(DPL)은, 발광 소자들(LD)을 제1 또는 제2 전극(ET1, ET2)에 보다 안정적으로 연결하기 위한 적어도 하나의 컨택 전극을 더 포함할 수 있다. 일 예로, 표시 소자층(DPL)은, 발광 소자들(LD) 각각의 제1 단부들(EP1) 및 제1 전극(ET1)에 접촉되는 복수의 제1 컨택 전극들(CE1)을 더 포함할 수 있다. 이외에도, 표시 소자층(DPL)은, 적어도 한 층의 절연막 및/또는 절연 패턴을 선택적으로 더 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은, 개구부들(OPN) 각각의 내부에 매립된 복수의 절연 패턴들(INP)과, 제1 절연층(INS1)과 제2 전극(ET2)의 사이에 개재된 제2 절연층(INS2)과, 제2 전극(ET2)을 커버하도록 상기 제2 전극(ET2) 상에 배치된 제3 절연층(INS3) 중 적어도 하나를 더 포함할 수 있다.
제1 전극(ET1)은, 베이스 층(BSL)의 일면 상에 배치될 수 있다. 일 예로, 제1 전극(ET1)은 회로 소자층(PCL)이 형성된 베이스 층(BSL)의 일면 상에 배치될 수 있다.
이러한 제1 전극(ET1)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 전극(ET1)은, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), SnO2(Tin Oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 전극(ET1)은, 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 즉, 제1 전극(ET1)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다. 즉, 제1 전극(ET1)은, 반사 전극, 투명 전극 또는 불투명 전극일 수 있으며, 충분한 전도성을 제공할 수 있다면 그 재료나 물성이 특별히 한정되지는 않는다. 예를 들어, 컨트라스트비나 광효율 등을 종합적으로 고려하여, 제1 전극(ET1)의 구성 물질, 구조 및/또는 두께 등을 결정할 수 있다. 일 예로, 제1 전극(ET1)을 적어도 한 층의 반사 전극층을 포함한 반사 전극으로 구성함으로써, 화소(PXL)의 출광율을 높일 수 있다.
실시예에 따라, 제1 전극(ET1)은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 전극(ET1)은, 반사성의 도전 물질을 포함한 반사 전극층을 포함할 수 있다. 또한, 제1 전극(ET1)은, 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 전극(ET1)의 반사 전극층은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 상기 반사 전극층은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금으로 구성될 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다. 제1 전극(ET1)이 반사 전극층을 포함할 경우, 발광 소자들(LD)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 더욱 진행되게 할 수 있다.
또한, 제1 전극(ET1)의 투명 전극층은, 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 상기 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 전극(ET1)은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 전극(ET1)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 전극(ET1)이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 인해 제1 전극(ET1)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 상기 도전성 캡핑층은 제1 전극(ET1)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 상기 도전성 캡핑층은 제1 전극(ET1)의 구성 요소로 간주되거나, 또는 상기 제1 전극(ET1) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제1 전극(ET1) 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 전극(ET1)의 일 영역을 커버하도록 형성되며, 상기 제1 전극(ET1)의 다른 일 영역을 노출하는 다수의 개구부들(OPN)을 포함할 수 있다. 상기 개구부들(OPN)은, 제1 전극(ET1)의 서로 다른 일 영역을 노출하면서, 발광 소자들(LD)을 수용하기 위한 각각의 셀을 구획할 수 있다.
이러한 제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 절연층(INS1)은, 현재 공지된 다양한 종류의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있으며, 상기 제1 절연층(INS1)의 구성 물질이 특별히 한정되지는 않는다.
일 실시예에서, 제1 절연층(INS1)은 적어도 한 층의 유기막을 포함할 수 있다. 이 경우, 제1 절연층(INS1)의 상부면은 실질적으로 평탄할 수 있다.
제1 절연층(INS1)이 형성된 각각의 화소 영역, 특히, 각 화소(PXL)의 발광 영역(EMA)에는 복수의 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식이나 슬릿 코팅 방식 등을 통해 각각의 발광 영역(EMA)에 다수의 발광 소자들(LD)을 공급하고, 제1 전극(ET1)과, 상기 제1 절연층(INS1) 상에 배치된 정렬 전극(미도시)에 소정의 정렬 신호(또는, 정렬 전압)를 인가함에 의해 상기 발광 소자들(LD)을 각각의 개구부(OPN)의 내부에 수직 또는 사선 방향으로 정렬할 수 있다. 일 실시예에서, 상기 정렬 전극은, 발광 소자들(LD)의 정렬 이전에 제1 절연층(INS1) 상에 형성되고, 상기 발광 소자들(LD)의 정렬이 완료된 이후 제거될 수 있다.
발광 소자들(LD) 각각은, 제1 전극(ET1)에 전기적으로 연결되는 제1 단부(EP1)와, 제2 전극(ET2)에 전기적으로 연결되는 제2 단부(EP2)를 포함할 수 있다. 실시예에 따라, 발광 소자들(LD)의 제1 단부들(EP1)은, 제1 전극(ET1)에 직접적으로 접촉됨으로써, 상기 제1 전극(ET1)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나의 제1 단부(EP1)는, 제1 전극(ET1)에 직접적으로는 접촉되지 않고, 제1 컨택 전극(CE1)을 통해 제1 전극(ET1)에 전기적으로 연결될 수 있다.
유사하게, 발광 소자들(LD)의 제2 단부들(EP2)은, 제2 전극(ET2)에 직접적으로 접촉됨으로써, 상기 제2 전극(ET2)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나의 제2 단부(EP2)는, 제2 전극(ET2)에 직접적으로는 접촉되지 않고, 적어도 하나의 다른 전극(일 예로, 도시되지 않은 제2 컨택 전극)을 통해 제2 전극(ET2)에 전기적으로 연결될 수 있다.
제1 컨택 전극들(CE1)은, 개구부들(OPN) 각각의 내부에 매립되어, 각 화소(PXL)의 제1 전극(ET1) 및 발광 소자들(LD)의 제1 단부들(EP1)에 접촉될 수 있다. 제1 컨택 전극들(CE1)을 형성하게 되면, 발광 소자들(LD)의 제1 단부들(EP1)을 제1 전극(ET1)에 보다 안정적으로 연결할 수 있게 된다.
이러한 제1 컨택 전극들(CE1)은, 제1 전극(ET1)과 동일 또는 상이한 적어도 하나의 도전 물질을 포함하며, 그 구성 물질이 특별히 한정되지는 않는다. 또한, 제1 컨택 전극들(CE1) 각각은, 단일층 또는 다중층으로 구성될 수 있고, 그 구조는 다양하게 변경될 수 있다.
일 실시예에서, 제1 컨택 전극들(CE1)은, 투명 도전 물질을 포함한 투명 전극으로 구성될 수 있다. 이 경우, 발광 소자들(LD) 각각의 제1 단부들(EP1)로부터 빛이 방출되는 빛이 제1 컨택 전극들(CE1)을 투과할 수 있게 된다.
절연 패턴들(INP)은, 발광 소자들(LD)의 제1 단부들(EP1)과 제1 컨택 전극들(CE1) 각각의 일 영역을 커버하도록 개구부들(OPN) 각각의 내부에 매립될 수 있다. 일 예로, 절연 패턴들(INP)은, 발광 소자들(LD)의 제1 단부들(EP1)을 적어도 부분적으로 감싸도록, 상기 발광 소자들(LD) 및 제1 컨택 전극들(CE1)이 형성된 개구부들(OPN)의 내부에 형성될 수 있다. 절연 패턴들(INP)을 형성하게 되면, 발광 소자들(LD)이 정렬된 이후의 후속 공정에서 상기 발광 소자들(LD)의 제1 단부들(EP1)이 손상되는 것을 방지 또는 저감할 수 있다.
일 실시예에서, 절연 패턴들(INP) 각각은 적어도 하나의 유기 절연 물질을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 절연 패턴들(INP) 각각은 적어도 한 층의 유기막을 포함할 수 있다. 이 경우, 절연 패턴들(INP)을 형성하는 공정에서 개구부들(OPN) 각각의 내부로 유기 절연 물질이 원활히 유입되어, 후속 공정 중에 발광 소자들(LD)의 제1 단부들(EP1)이 손상되는 것을 방지할 수 있다.
제2 절연층(INS2)은, 제1 절연층(INS1)과 제2 전극(ET2)의 사이에 개재되며, 발광 소자들(LD)의 노출된 측면을 감쌀 수 있다. 제2 절연층(INS2)을 형성하게 되면, 제1 전극(ET1)과 제2 전극(ET2)의 사이에서 단락 결함이 발생하는 것을 효과적으로 방지함과 아울러, 발광 소자들(LD)을 보다 안정적으로 지지할 수 있다.
일 실시예에서, 제2 절연층(INS2)은, 적어도 하나의 유기 절연 물질을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 제2 절연층(INS2)은, 적어도 한 층의 유기막을 포함할 수 있다. 이 경우, 제2 절연층(INS2)을 형성하는 공정에서, 개구부들(OPN) 각각의 내부로 유기 절연 물질이 원활히 유입될 수 있다. 예를 들어, 제2 절연층(INS2)의 일부는 개구부들(OPN)의 내부로 유입되어, 발광 소자들(LD)을 감싸면서 상기 개구부들(OPN)의 내부에 형성되었던 공간을 완전히 메울 수 있다. 이에 따라, 제1 및 제2 전극들(ET1, ET2) 사이의 전기적 안정성을 확보함과 더불어, 발광 소자들(LD)을 안정적으로 지지할 수 있다.
제2 전극(ET2)은, 발광 소자들(LD)의 상부를 커버하도록 상기 발광 소자들(LD) 상에 배치될 수 있다. 예를 들어, 제2 전극(ET2)은, 제1 및 제2 절연층들(INS1, INS2)의 상부로 노출된 발광 소자들(LD)의 제2 단부들(EP2)을 완전히 커버하도록 상기 발광 소자들(LD) 상에 배치될 수 있다. 또한, 제2 전극(ET2)은, 패시베이션층(PSV), 제1 절연층(INS1) 및 제2 절연층(INS2)을 관통하는 제2 컨택홀(CH2) 및/또는 브리지 패턴(BRP)에 의해 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 이에 따라, 발광 소자들(LD)의 제2 단부들(EP2)로 제2 전원(VSS)이 인가될 수 있다.
이러한 제2 전극(ET2)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제2 전극(ET2)은, 제1 전극(ET1)과 동일 또는 상이한 적어도 하나의 도전 물질을 포함하며, 단일층 또는 다중층으로 구성될 수 있다.
일 실시예에서, 제2 전극(ET2)은 적어도 하나의 투명 도전 물질을 포함한 투명 전극으로 구성됨으로써, 빛이 투과되도록 형성될 수 있다. 예를 들어, 표시 패널(PNL)이 제2 전극(ET2)의 상부 방향으로 빛을 방출하는 전면 발광형 표시 패널(PNL)일 경우, 제2 전극(ET2)은 실질적으로 투명하게 형성될 수 있다. 여기서, "실질적으로 투명"이라 함은 소정 조건 이상의 투과율을 만족할 수 있을 정도로 빛을 투과시킬 수 있음을 의미할 수 있다.
다른 실시예에서, 제2 전극(ET2)은 적어도 하나의 불투명 도전 물질을 포함하되, 빛이 투과될 수 있도록 다수의 홀이 형성된 메쉬 구조를 가지거나, 매우 얇은 두께를 가짐으로써 실질적으로 투명하게 형성될 수 있다. 즉, 발광 소자들(LD)로부터의 빛이 제2 전극(ET2)을 투과하여 방출되어야 할 경우, 이를 고려하여 제2 전극(ET2)의 구성 물질, 구조 및/또는 두께 등을 조절할 수 있다.
제2 전극(ET2) 상에는 제3 절연층(INS3)이 배치될 수 있다. 예를 들어, 제3 절연층(INS3)은, 화소들(PXL)의 제2 전극들(ET2)을 커버하도록 표시 영역(DA)에 전면적으로 형성될 수 있다.
이러한 제3 절연층(INS3)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연층(INS3)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 산화 알루미늄(Al2O3) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제3 절연층(INS3)의 구성 물질이 특별히 한정되지는 않는다.
일 실시예에서, 제3 절연층(INS3)은 다층 구조의 박막 봉지층을 포함할 수 있다. 예를 들어, 제3 절연층(INS3)은, 적어도 두 층의 무기 절연층들과, 상기 적어도 두 층의 무기 절연층들의 사이에 개재된 적어도 한 층의 유기 절연층을 포함한 다층 구조의 박막 봉지층으로 구성될 수 있다. 다만, 제3 절연층(INS3)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있을 것이다.
제3 절연층(INS3) 상에는, 커버층(CVL)이 선택적으로 배치될 수 있다. 실시예에 따라, 커버층(CVL)은 오버코트층(OC)이나 윈도우 등을 포함할 수 있으며, 그 외에 다양한 기능성 필름 등을 더 포함할 수 있다.
도 7 및 도 8의 실시예에 의한 화소(PXL) 및 이를 구비한 표시 장치에 의하면, 제1 절연층(INS1)에 다수의 개구부들(OPN)을 형성하고, 이를 통해 발광 소자들(LD)을 수용하기 위한 복수의 셀들을 구획한다. 이에 따라, 발광 소자들(LD)을 제1 전극(ET1)과 제2 전극(ET2)의 사이에 수직 또는 사선 방향으로 세워서 정렬할 수 있다. 이 경우, 발광 소자들(LD)을 수평으로 정렬할 때 발생하는 공정 상의 제약을 극복하고, 상기 발광 소자들(LD)을 제1 및 제2 전극들(ET1, ET2)의 사이에 보다 안정적으로 연결할 수 있다.
예를 들어, 발광 소자들(LD)을 수평으로 가로 배열한 상태에서 상기 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 각각의 컨택 전극들을 통해 제1 및 제2 전극들(ET1, ET2)에 연결하고자 할 경우, 공정 산포 등을 고려하여 제1 및 제2 전극들(ET1, ET2) 사이의 단락을 안정적으로 방지하기 위한 이격 거리를 두고 컨택 전극들을 형성하여야 한다. 이에 따라, 발광 소자들(LD)의 길이를 줄이는 데에 한계가 발생하게 된다. 또한, 발광 소자들(LD)의 길이가 길어지게 되면, 발광 소자 잉크 내에 발광 소자들(LD)을 균일하게 분산시키기 어려워질 수 있으며, 이로 인해 각각의 발광 영역(EMA)에 발광 소자들(LD)을 균일하게 분포하기 어려울 수 있다. 하지만, 본 발명의 실시예에서와 같이, 제1 및 제2 전극들(ET1, ET2)을 서로 다른 층에 배치하고, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 발광 소자들(LD)을 수직 또는 사선 방향으로 세워서 연결하게 되면, 발광 소자들(LD)을 수평으로 배열할 때 발생하는 공정 상의 제약을 극복하고, 상기 발광 소자들(LD)을 제1 및 제2 전극들(ET1, ET2)의 사이에 안정적으로 연결할 수 있게 된다.
또한, 상술한 실시예에 의한 화소(PXL) 및 이를 구비한 표시 장치에 의하면, 각 화소(PXL)의 광효율(일 예로, 출광률)을 높일 수 있다. 구체적으로, 발광 소자들(LD)은 길이 방향의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2)을 통해 빛을 방출할 수 있다. 따라서, 발광 소자들(LD)을 수평으로 배치하게 되면, 발광 소자들(LD)이 각 화소(PXL)의 측면으로 빛을 방출하게 되므로, 정면으로 방출되는 광의 효율이 낮을 수 있다. 또한, 발광 소자들(LD)을 수평으로 배치하는 구조에서, 측면으로 방출된 빛이 정면 방향으로 방출되도록 유도하기 위하여 발광 소자들(LD)의 주변에 반사 격벽 등과 같은 구조물을 형성할 경우, 추가적인 공간 및 공정이 요구될 수 있다. 하지만, 본 발명의 실시예에서와 같이 발광 소자들(LD)을 수직 또는 사선 방향으로 세워서 연결하게 되면, 출광률을 높이기 위한 추가적인 구조물을 형성하지 않더라도 각 화소(PXL)의 정면(일 예로, 표시 패널(PNL)의 영상 표시면) 방향으로 방출되는 빛이 보다 많아질 수 있다. 이에 따라, 각 화소(PXL)의 광효율이 향상될 수 있다.
도 9a 내지 도 9m은 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 단면도로서, 일 예로 도 7 및 도 8의 화소(PXL)를 포함한 표시 장치의 제조 방법에 대한 일 실시예를 나타낸다. 그리고, 도 10은 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도로서, 구체적으로 도 9d에 도시된 바와 같이 제1 절연층(INS1)에 개구부들(OPN)이 형성된 직후의 화소(PXL)의 발광 영역(EMA)을 나타내는 평면도이다.
도 7 내지 도 9a를 참조하면, 먼저 베이스 층(BSL)의 일면 상에 회로 소자층(PCL)을 형성하고, 상기 회로 소자층(PCL)이 형성된 베이스 층(BSL) 상에 제1 전극(ET1)을 형성한다. 한편, 실시예에 따라, 회로 소자층(PCL)이 생략될 경우, 베이스 층(BSL)(또는, 버퍼층(BFL)이 형성된 베이스 층(BSL))의 일면 상에 제1 전극(ET1)을 바로 형성할 수도 있다.
실시예에 따라, 제1 전극(ET1)은 적어도 하나의 도전 물질을 포함하는 도전막의 형성 공정 및/또는 패터닝 공정을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다. 실시예에 따라, 제1 전극(ET1)은 단일층 또는 다중층으로 형성될 수 있다. 일 예로, 제1 전극(ET1)은, 단일층의 도전 패턴으로 형성되거나, 또는 제1 반사 전극 및 제1 도전성 캡핑층을 포함한 다중층의 도전 패턴으로 형성될 수 있다.
도 9b를 참조하면, 제1 전극(ET1) 상에 제1 절연층(INS1)을 형성한다. 제1 절연층(INS1)은, 먼저 화소들(PXL)의 제1 전극들(ET1)을 포함한 표시 영역(DA)에 전면적으로 형성되거나, 화소들(PXL) 각각의 발광 영역(EMA)에 개별 패턴의 형태로 형성될 수 있다.
일 실시예에서, 적어도 하나의 유기 절연 물질을 포함한 적어도 한 층의 유기 절연막을 코팅하는 등에 의해 제1 절연층(INS1)을 형성할 수 있다. 이 경우, 제1 절연층(INS1)은 그 표면이 실질적으로 평탄하도록 형성될 수 있다. 다만, 제1 절연층(INS1)의 형성 물질 및/또는 그 방식이 이에 한정되지는 않는다. 즉, 제1 절연층(INS1)은, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함하는 절연막의 성막 공정을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다.
도 9c를 참조하면, 제1 절연층(INS1) 상에, 다수의 제1 개구부들(OPN1)을 포함한 정렬 전극(ALE)을 형성한다. 실시예에 따라, 정렬 전극(ALE)은 적어도 하나의 도전 물질을 포함하는 도전막의 형성 공정 및/또는 패터닝 공정을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다.
일 실시예에서, 정렬 전극(ALE)은, 먼저 화소들(PXL)의 제1 전극들(ET1)과 중첩되도록 표시 영역(DA)에 전면적으로 도전층을 형성한 이후, 각각의 제1 전극(ET1)과 중첩되는 영역에서 다수의 제1 개구부들(OPN1)을 포함하도록 상기 도전층을 패터닝함으로써 형성될 수 있다. 즉, 정렬 전극(ALE)은, 각 화소(PXL)의 제1 전극(ET1)과 중첩되며, 각각의 제1 전극(ET1)과 중첩되는 영역에서 다수의 제1 개구부들(OPN1)을 포함하도록 형성될 수 있다. 실시예에 따라, 각각의 제1 개구부(OPN1)는 발광 소자들(LD) 각각의 폭(또는, 직경) 이상이되, 상기 발광 소자들(LD) 각각의 길이보다는 작은 폭(또는, 직경)을 가질 수 있다.
도 9d 및 도 10을 참조하면, 정렬 전극(ALE)을 마스크로 이용하여 제1 절연층(INS1)을 식각함으로써, 상기 제1 절연층(INS1)에, 제1 개구부들(OPN1)과 중첩되는 다수의 제2 개구부들(OPN2)을 형성할 수 있다. 서로 대응하는 한 쌍의 제1 개구부(OPN1)와 제2 개구부(OPN2)는 하나의 통합된 개구부(OPN)를 구성할 수 있다.
이하에서는, 제1 및 제2 개구부들(OPN1, OPN2) 중 특정 개구부들을 지칭할 때에는 해당 개구부들을 "제1 개구부들(OPN1)" 또는 "제2 개구부들(OPN2)"로 명기하기로 한다. 그리고, 제1 및 제2 개구부들(OPN1, OPN2) 중 적어도 하나의 개구부를 임의로 지칭하거나, 상기 제1 및 제2 개구부들(OPN1, OPN2)을 포괄적으로 지칭할 때에는, "개구부(OPN)" 또는 "개구부들(OPN)"이라 하기로 한다.
일 실시예에서, 정렬 전극(ALE)을 마스크로 이용한 수직 방향의 건식 식각을 통해 제1 절연층(INS1)에 제2 개구부들(OPN2)을 형성할 수 있다. 다만, 제1 절연층(INS1)의 식각 방식이 이에 한정되지는 않으며, 이외에도 다양한 식각 방식을 통해 제1 절연층(INS1)에 제2 개구부들(OPN2)을 형성할 수 있다.
제1 절연층(INS1) 및 정렬 전극(ALE)에, 각각의 제1 전극(ET1)과 중첩되는 다수의 개구부들(OPN)을 형성함으로써, 발광 소자들(LD)을 수용하기 위한 다수의 셀들을 구획할 수 있다. 상기 개구부들(OPN)은, 제1 전극(ET1)의 서로 다른 일 영역을 노출하면서, 상기 제1 전극(ET1) 상에 서로 밀접하도록 배치될 수 있다.
도 9e를 참조하면, 각각의 제1 전극(ET1) 상에 다수의 셀들이 구획된 베이스 층(BSL) 상에 다수의 발광 소자들(LD)을 공급하고, 제1 전극(ET1) 및 정렬 전극(ALE)에 정렬 신호를 인가할 수 있다. 일 예로, 제1 전극(ET1) 및 정렬 전극(ALE) 중 어느 하나의 전극으로는 교류 형태의 정렬 신호를 인가하고, 다른 하나의 전극으로는 기준 전위(일 예로, 그라운드 전위)를 가지는 기준 전압을 공급할 수 있다. 이에 따라, 제1 전극(ET1)과 정렬 전극(ALE)의 사이에 전계가 형성되면서, 발광 소자들(LD)이 적어도 일부의 개구부들(OPN)의 내부에 정렬될 수 있다.
실시예에 따라, 발광 소자들(LD)은, 다수의 발광 소자들(LD)이 분산된 발광 소자 잉크를 잉크젯 프린팅 방식 또는 슬릿 코팅 방식 등을 통해 베이스 층(BSL) 상에 도포하는 방식으로, 각각의 발광 영역(EMA)에 공급될 수 있다. 다만, 발광 소자들(LD)의 공급 방식이 이에 한정되지는 않으며, 그 외의 다양한 방식을 통해 발광 소자들(LD)을 베이스 층(BSL)의 일 영역 상에 공급할 수 있다.
실시예에 따라, 발광 소자들(LD) 각각은 어느 하나의 개구부(OPN)의 내부에 수직 방향 또는 사선 방향으로 세워져 정렬될 수 있다. 또한, 실시예에 따라, 발광 소자들(LD)의 제1 단부들(EP1)은, 각각의 개구부(OPN)에 의해 노출된 제1 전극(ET1)에 직접적으로 접촉되어, 상기 제1 전극(ET1)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 실시예에 따라서는 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)가 제1 전극(ET1)에 온전히 접촉되지는 않을 수도 있다.
도 9f를 참조하면, 개구부들(OPN)의 내부에 발광 소자들(LD)이 정렬된 이후, 정렬 전극(ALE) 및 발광 소자들(LD)을 커버하는 도전막(CTL)을 형성할 수 있다. 일 실시예에서, 스퍼터링 방식 등을 통해 정렬 전극(ALE) 및 발광 소자들(LD)이 배치된 베이스 층(BSL)의 일면 상에 투명 도전 물질을 도포함에 의해 도전막(CTL)을 형성할 수 있다. 다만, 도전막(CTL)의 형성 물질 및/또는 형성 방식이 이에 한정되지는 않는다.
도 9g를 참조하면, 도전막(CTL) 상에 유기 절연 물질을 포함한 절연층, 즉 유기 절연층(INL)을 형성한다. 유기 절연층(INL)은 개구부들(OPN)의 내부로 유입되어 상기 개구부들(OPN) 내부의 공간을 채울 수 있다.
도 9h를 참조하면, 유기 절연층(INL)이 개구부들(OPN)의 내부에만 소정 높이 이하로 남도록 유기 절연층(INL)을 식각한다. 예를 들어, 하프 애싱(half ashing) 공정을 통해 유기 절연층(INL)을 소정 두께만큼 식각함으로써, 개구부들(OPN) 각각의 내부에 매립되는 절연 패턴들(INP)을 형성할 수 있다. 이때, 유기 절연층(INL)이 개구부들(OPN)의 내부로 침투해있기 때문에, 유기 절연층(INL)을 두께 방향으로 식각할 경우, 개구부들(OPN)의 내부로 깊게 침투한 유기 절연층(INL)의 일 영역은 잔류되고 나머지 영역의 유기 절연층(INL)만이 선택적으로 제거될 수 있게 된다. 즉, 개구부들(OPN)의 내부로 깊게 침투한 유기 절연층(INL)의 일 영역은 제거되지 않고, 발광 소자들(LD)의 일 영역(일 예로, 제1 단부들(EP1) 및/또는 상기 제1 단부들(EP1)의 주변 영역)을 감쌀 수 있다.
도 9i를 참조하면, 도전막(CTL)이 개구부들(OPN)의 내부에만 소정 높이 이하로 남도록 도전막(CTL)을 식각함으로써, 상기 개구부들(OPN) 각각의 내부에 제1 컨택 전극들(CE1)을 형성할 수 있다. 또한, 상기 도전막(CTL)을 식각하는 단계에서, 정렬 전극(ALE)을 함께 제거할 수 있다. 실시예에 따라, 도전막(CTL) 및 정렬 전극(ALE)은 동시에 또는 순차적으로 식각 및/또는 제거될 수 있다. 일 실시예에서, 습식 식각 공정을 통해 도전막(CTL) 및 정렬 전극(ALE)을 식각 및/또는 제거할 수 있으나, 이에 한정되지는 않는다. 실시예에 따라, 제1 컨택 전극들(CE1)은, 발광 소자들(LD)의 제1 단부들(EP1)과 제1 전극(ET1)에 접촉되도록 개구부들(OPN)의 내부에 매립될 수 있다.
상술한 도 9f 내지 도 9i의 공정을 통해 발광 소자들(LD)의 제1 단부들(EP1)을 제1 전극(ET1)에 전기적으로 연결하는 제1 컨택 전극들(CE1)을 형성할 수 있다. 이에 의해, 발광 소자들(LD)의 제1 단부들(EP1)을 제1 전극(ET1)에 안정적으로 연결할 수 있게 된다. 한편, 도전막(CTL) 및 정렬 전극(ALE)의 식각 공정 시, 발광 소자들(LD)의 제1 단부들(EP1) 및/또는 그 주변 영역은, 절연 패턴들(INP)에 의해 둘러싸여 보호될 수 있다. 이에 따라, 후속 공정에서 발생할 수 있는 발광 소자들(LD)의 손상을 방지하고, 상기 발광 소자들(LD)과 제1 전극(ET1) 사이의 연결을 안정적으로 유지할 수 있다.
도 9j 및 도 9k를 참조하면, 정렬 전극(ALE)이 제거된 이후, 제1 절연층(INS1) 및 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성한다. 일 실시예에서, 제2 절연층(INS2)은 먼저 도 9j에 도시된 바와 같이 제1 절연층(INS1) 및 발광 소자들(LD)을 완전히 커버할 수 있을 정도의 충분한 두께로 형성될 수 있다. 이후, 제2 절연층(INS2)은 도 9k에 도시된 바와 같이 발광 소자들(LD)의 제2 단부들(EP2)을 노출하도록 두께 방향으로 일부 식각될 수 있다. 예를 들어, 하프 애싱(half ashing) 공정을 통해 제2 절연층(INS2)을 소정의 두께만큼 식각함으로써, 발광 소자들(LD)의 제2 단부들(EP2)을 노출할 수 있다.
또한, 제2 절연층(INS2)의 형성 이후, 적어도 제2 절연층(INS2)을 관통하는 제2 컨택홀(CH2)을 형성한다. 예를 들어, 패시베이션층(PSV), 제1 절연층(INS1) 및 제2 절연층(INS2)을 관통하여 브릿지 패턴(BRP)을 노출하는 제2 컨택홀(CH2)을 형성할 수 있다. 한편, 도 9a 내지 도 9m의 실시예에서는, 제2 절연층(INS2)의 형성 이후, 패시베이션층(PSV), 제1 절연층(INS1) 및 제2 절연층(INS2)을 관통하는 제2 컨택홀(CH2)을 한 번에 형성하는 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제2 컨택홀(CH2)을 형성하기 위하여, 패시베이션층(PSV), 제1 절연층(INS1) 및 제2 절연층(INS2)은 동시 또는 순차적으로 개구될 수 있다.
일 실시예에서, 제2 절연층(INS2)은, 유기 절연 물질을 코팅하는 등에 의해 형성된 적어도 한 층의 유기 절연막일 수 있다. 제2 절연층(INS2)이 유기 절연막으로 구성될 경우, 상기 제2 절연층(INS2)을 형성하는 과정에서 개구부들(OPN)의 내부로 제2 절연층(INS2)이 원활히 유입될 수 있다. 이에 따라, 제2 절연층(INS2)이 상기 개구부들(OPN)에 형성된 공간(일 예로, 개구부들(OPN)의 상부 영역에 형성된 공간)을 채우면서 발광 소자들(LD)의 측면을 안정적으로 감쌀 수 있다. 또한, 제2 절연층(INS2)을 형성함에 따라, 제1 전극(ET1) 및 제1 컨택 전극들(CE1) 등이, 후속 공정에서 형성될 제2 전극(ET2)과 단락되는 것을 효과적으로 방지할 수 있다.
도 9l을 참조하면, 발광 소자들(LD)의 제2 단부들(EP2)과 전기적으로 연결되도록 상기 발광 소자들(LD) 상에 제2 전극(ET2)을 형성한다. 예를 들어, 제2 절연층(INS2)의 상부로 노출된 발광 소자들(LD)의 제2 단부들(EP2)과 직접적으로 접촉되도록 상기 발광 소자들(LD)의 제2 단부들(EP2) 상에 제2 전극(ET2)을 형성할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 발광 소자들(LD)의 제2 단부들(EP2) 상에 먼저 제2 컨택 전극(미도시)을 형성하고, 상기 제2 컨택 전극과 연결되도록 상기 제2 컨택 전극 상에 제2 전극(ET2)을 형성할 수도 있다.
도 9m을 참조하면, 제2 전극(ET2)이 형성된 베이스 층(BSL)의 일면 상에 제3 절연층(INS3)을 형성한다. 실시예에 따라, 제3 절연층(INS3)은 표시 영역(DA)에 전면적으로 형성될 수 있다. 일 실시예에서, 제3 절연층(INS3)은 적어도 한 층의 유/무기 절연막을 포함한 박막 봉지층일 수 있으나, 이에 한정되지는 않는다.
이후, 필요에 따라서는 제3 절연층(INS3)이 형성된 베이스 층(BSL)의 일면 상에 도 8에 도시된 오버 코트층(OC) 등을 형성할 수 있다. 즉, 실시예에 따라, 제3 절연층(INS3)의 형성 이후 커버층(CVL)을 선택적으로 더 형성할 수 있다.
상술한 과정을 통해, 본 발명의 일 실시예에 의한 화소(PXL) 및 이를 구비한 표시 장치를 제조할 수 있다. 일 예로, 도 7 및 도 8의 실시예에 의한 화소(PXL) 및 이를 포함한 표시 패널(PNL)을 제조할 수 있게 된다.
도 11은 본 발명의 다른 실시예에 의한 화소(PXL)를 나타내는 평면도로서, 일 예로 도 7의 실시예에 대한 변경 실시예를 나타낸다. 도 12는 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도로서, 일 예로 도 11의 Ⅱ~Ⅱ'선에 대응하는 단면의 일 실시예를 나타낸다. 도 11 및 도 12의 실시예에서, 도 7 및 도 8의 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 11 및 도 12를 참조하면, 발광 소자들(LD)은 막대형 발광 소자들일 수 있다. 일 예로, 각각의 발광 소자(LD)는, 도 2a 및 도 2b에 도시된 바와 같이 순차적으로 적층된 제1 도전형 반도체층(11), 활성층(12), 제2 반도체층(13) 및 전극층(14)을 포함하며, 표면에 배치된 절연성 필름(INF)을 더 포함하는 막대형 발광 소자일 수 있다. 이외에도 발광 소자들(LD)은 다양한 구조, 형상, 크기 및/또는 종류의 발광 소자들(LD)일 수 있다. 또한, 일 실시예에서, 발광 소자들(LD)은 실질적으로 동일한 종류의 발광 소자들일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 코어-쉘 구조의 발광 소자들(LD)과 막대형 발광 소자들(LD)을 혼합하여 각 화소(PXL)의 광원 유닛(LSU)을 구성할 수도 있다.
실시예에 따라, 제1 전극(ET1)을 향해 배치되어 상기 제1 전극(ET1)에 전기적으로 연결되는 발광 소자들(LD)의 제1 단부들(EP1)은, P형 단부들(일 예로, 도 2b의 전극층(14)이 형성된 각각의 단부들)일 수 있다. 그리고, 제2 전극(ET2)을 향해 배치되어 상기 제2 전극(ET2)에 전기적으로 연결되는 발광 소자들(LD)의 제2 단부들(EP2)은, N형 단부들(일 예로, 도 2b의 제1 도전형 반도체층(11)이 형성된 각각의 단부들)일 수 있다. 다만, 이는 광원 유닛(LSU)의 접속 위치 및/또는 발광 소자들(LD)의 연결 방향 등에 따라 변경될 수 있다.
도 13a 내지 도 13i는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 단면도로서, 일 예로 도 11 및 도 12의 화소(PXL)를 포함한 표시 장치의 제조 방법에 대한 일 실시예를 나타낸다. 도 13a 내지 도 13i는 각각 도 9e 내지 도 9l에 대응하며, 도 13a 내지 도 13i의 실시예에 의한 표시 장치의 제조 방법을 설명함에 있어, 앞서 설명한 실시예(일 예로, 도 9a 내지 도 9m의 실시예)에 의한 표시 장치의 제조 방법과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
먼저, 본 실시예에 의한 화소(PXL)를 포함한 표시 장치의 제조 방법에 있어서, 발광 소자들(LD)을 공급하기 이전까지의 공정은 앞서 설명한 실시예와 실질적으로 동일할 수 있다. 예를 들어, 도 9a 내지 도 9d에 도시된 바와 같은 공정을 통해, 회로 소자층(PCL)이 형성된 베이스 층(BSL)의 일면 상에 제1 전극(ET1)을 형성하고, 상기 제1 전극(ET1) 상에, 각각 다수의 개구부들(OPN)을 포함한 제1 절연층(INS1) 및 정렬 전극(ALE)을 형성할 수 있다.
도 13a를 참조하면, 제1 전극(ET1), 제1 절연층(INS1) 및 정렬 전극(ALE) 등이 형성된 베이스 층(BSL) 상에 다수의 발광 소자들(LD)을 공급하고, 상기 발광 소자들(LD)을 개구부들(OPN)의 내부에 정렬한다. 실시예에 따라, 발광 소자들(LD) 각각은, 제1 전극(ET1)에 접촉되는 제1 단부(EP1)와, 상기 제1 단부(EP1)에 대향되는 제2 단부(EP2)를 포함한 막대형 발광 소자들일 수 있다.
도 13b 및 도 13c를 참조하면, 정렬 전극(ALE) 및 발광 소자들(LD)을 커버하도록 도전막(CTL) 및 유기 절연층(INL)을 순차적으로 형성한다.
도 13d 및 도 13e를 참조하면, 도전막(CTL) 및 유기 절연층(INL)을 선택적으로 식각하여 제1 컨택 전극들(CE1) 및 절연 패턴들(INP)을 형성한다. 또한, 정렬 전극(ALE)은 제거한다.
도 13f 및 도 13g를 참조하면, 제1 절연층(INS1) 및 발광 소자들(LD)을 완전히 커버하도록 제2 절연층(INS2)을 형성한 이후, 발광 소자들(LD)의 제2 단부들(EP2)을 노출하도록 제2 절연층(INS2)을 두께 방향으로 일부 식각한다.
도 13h 및 도 13i를 참조하면, 발광 소자들(LD)의 제2 단부들(EP2)과 전기적으로 연결되도록 발광 소자들(LD) 상에 제2 전극(ET2)을 형성하고, 상기 제2 전극(ET2)이 형성된 베이스 층(BSL)의 일면 상에 제3 절연층(INS3)을 형성한다.
이후, 필요에 따라서는 제3 절연층(INS3)이 형성된 베이스 층(BSL)의 일면 상에 도 12에 도시된 오버 코트층(OC) 등을 형성할 수 있다. 즉, 제3 절연층(INS3)의 형성 이후, 커버층(CVL)을 선택적으로 더 형성할 수 있다.
상술한 과정을 통해, 본 발명의 일 실시예에 의한 화소(PXL) 및 이를 구비한 표시 장치를 제조할 수 있다. 일 예로, 도 11 및 도 12의 실시예에 의한 화소(PXL) 및 이를 포함한 표시 패널(PNL)을 제조할 수 있게 된다.
도 13a 내지 도 13i의 실시예에 의한 표시 장치의 제조 방법은, 발광 소자들(LD)의 종류 및/또는 형상 등을 제외하고는, 도 9a 내지 도 9m의 실시예에 의한 표시 장치의 제조 방법과 실질적으로 동일할 수 있다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
도 14는 본 발명의 또 다른 실시예에 의한 화소(PXL)를 나타내는 평면도로서, 일 예로 도 11의 실시예에 대한 변경 실시예를 나타낸다. 그리고, 도 15는 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도로서, 일 예로 도 14의 Ⅲ~Ⅲ'선에 대응하는 단면의 일 실시예를 나타낸다. 한편, 도 14 및 도 15에서는 도 11 및 도 12의 실시예에서와 같이 막대형 발광 소자들(LD)을 이용하여 광원 유닛(LSU)을 구성한 화소(PXL)를 도시하였으나, 본 실시예에 의한 발광 소자들(LD)의 종류가 이에 한정되지는 않는다. 예를 들어, 본 실시예에 의한 막대형 발광 소자들(LD) 중 적어도 일부는, 도 7 및 도 8의 실시예 등에 개시된 코어-쉘 구조의 발광 소자들(LD)로 대체될 수도 있다. 도 14 및 도 15의 실시예에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 14 및 도 15를 참조하면, 각각의 화소(PXL)는, 제1 전극(ET1) 및 제2 전극(ET2)으로부터 이격되며, 적어도 하나의 발광 소자(LD)를 경유하여 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 전기적으로 연결되는 적어도 하나의 중간 전극을 더 포함할 수 있다. 예를 들어, 화소(PXL)는, 제1 전극(ET1)이 배치되는 층, 및 제2 전극(ET2)이 배치되는 층에 교번적으로 배치되는 복수의 중간 전극들을 포함할 수 있다. 일 예로, 화소(PXL)는, 제1 전극(ET1)과 제2 전극(ET2)의 사이에 순차적으로 연결된 제1 내지 제4 중간 전극들(IET1~IET4)을 포함할 수 있다.
제1 중간 전극(IET1)은 제2 전극(ET2)과 함께 제2 절연층(INS2) 상에 배치되며, 제1 전극(ET1)과 일부 중첩되도록 배치될 수 있다. 이러한 제1 중간 전극(IET1)은 적어도 하나의 발광 소자(LD)를 통해 제1 전극(ET1)에 전기적으로 연결될 수 있다. 상기 적어도 하나의 발광 소자(LD)는, 제1 전극(ET1)과 제1 중간 전극(IET1)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 상기 적어도 하나의 발광 소자(LD)는 각각 제1 전극(ET1) 및 제1 중간 전극(IET1)에 연결된 제1 단부(EP1) 및 제2 단부(EP2)를 포함하며, 상기 제1 단부(EP1) 및 제2 단부(EP2)는 각각 P형 단부 및 N형 단부일 수 있다. 즉, 제1 전극(ET1)과 제1 중간 전극(IET1)의 사이에 정렬된 발광 소자들(LD) 중, P형 단부가 제1 전극(ET1)에 연결되고, N형 단부가 제1 중간 전극(IET1)에 연결된 각각의 발광 소자(LD)가 해당 직렬 단(예를 들어, 제1 직렬 단)의 유효 광원을 구성할 수 있다.
제2 중간 전극(IET2)은 제1 전극(ET1)과 함께 패시베이션층(PSV) 상에 배치되며, 제1 중간 전극(IET1)과 일부 중첩되도록 배치될 수 있다. 이러한 제2 중간 전극(IET2)은 적어도 하나의 발광 소자(LD)를 통해 제1 중간 전극(IET1)에 전기적으로 연결될 수 있다. 상기 적어도 하나의 발광 소자(LD)는, 제1 중간 전극(IET1)과 제2 중간 전극(IET2)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 상기 적어도 하나의 발광 소자(LD)는 각각 제1 중간 전극(IET1) 및 제2 중간 전극(IET2)에 연결된 제2 단부(EP2') 및 제1 단부(EP1')를 포함하며, 상기 제2 단부(EP2') 및 제1 단부(EP1')는 각각 P형 단부 및 N형 단부일 수 있다. 즉, 제1 중간 전극(IET1)과 제2 중간 전극(IET2)의 사이에 정렬된 발광 소자들(LD) 중, P형 단부가 제1 중간 전극(IET1)에 연결되고, N형 단부가 제2 중간 전극(IET2)에 연결된 각각의 발광 소자(LD)가 해당 직렬 단(예를 들어, 제2 직렬 단)의 유효 광원을 구성할 수 있다.
제3 중간 전극(IET3)은 제2 전극(ET2)과 함께 제2 절연층(INS2) 상에 배치되며, 제2 중간 전극(IET2)과 일부 중첩되도록 배치될 수 있다. 이러한 제3 중간 전극(IET3)은 적어도 하나의 발광 소자(LD)를 통해 제2 중간 전극(IET2)에 전기적으로 연결될 수 있다. 상기 적어도 하나의 발광 소자(LD)는, 제2 중간 전극(IET2)과 제3 중간 전극(IET3)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 상기 적어도 하나의 발광 소자(LD)는 각각 제2 중간 전극(IET2)과 제3 중간 전극(IET3)에 연결된 제1 단부(EP1) 및 제2 단부(EP2)를 포함하며, 상기 제1 단부(EP1) 및 제2 단부(EP2)는 각각 P형 단부 및 N형 단부일 수 있다. 즉, 제2 중간 전극(IET2)과 제3 중간 전극(IET3)의 사이에 정렬된 발광 소자들(LD) 중, P형 단부가 제2 중간 전극(IET2)에 연결되고, N형 단부가 제3 중간 전극(IET3)에 연결된 각각의 발광 소자(LD)가 해당 직렬 단(예를 들어, 제3 직렬 단)의 유효 광원을 구성할 수 있다.
제4 중간 전극(IET4)은 제1 전극(ET1)과 함께 패시베이션층(PSV) 상에 배치되며, 제3 중간 전극(IET3)과 일부 중첩되도록 배치될 수 있다. 이러한 제4 중간 전극(IET4)은 적어도 하나의 발광 소자(LD)를 통해 제3 중간 전극(IET3)에 전기적으로 연결될 수 있다. 상기 적어도 하나의 발광 소자(LD)는, 제3 중간 전극(IET3)과 제4 중간 전극(IET4)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 상기 적어도 하나의 발광 소자(LD)는 각각 제3 중간 전극(IET3) 및 제4 중간 전극(IET4)에 연결된 제2 단부(EP2') 및 제1 단부(EP1')를 포함하며, 상기 제2 단부(EP2') 및 제1 단부(EP1')는 각각 P형 단부 및 N형 단부일 수 있다. 즉, 제3 중간 전극(IET3)과 제4 중간 전극(IET4)의 사이에 정렬된 발광 소자들(LD) 중, P형 단부가 제3 중간 전극(IET3)에 연결되고, N형 단부가 제4 중간 전극(IET4)에 연결된 각각의 발광 소자(LD)가 해당 직렬 단(예를 들어, 제4 직렬 단)의 유효 광원을 구성할 수 있다.
또한, 제4 중간 전극(IET4)은 제2 전극(ET2)과도 일부 중첩되도록 배치될 수 있다. 이러한 제4 중간 전극(IET4)은 적어도 하나의 발광 소자(LD)를 통해 제2 전극(ET2)에 전기적으로 연결될 수 있다. 상기 적어도 하나의 발광 소자(LD)는, 제4 중간 전극(IET4)과 제2 전극(ET2)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 상기 적어도 하나의 발광 소자(LD)는 각각 제4 중간 전극(IET4) 및 제2 전극(ET2)에 연결된 제1 단부(EP1) 및 제2 단부(EP2)를 포함하며, 상기 제1 단부(EP1) 및 제2 단부(EP2)는 각각 P형 단부 및 N형 단부일 수 있다. 즉, 제4 중간 전극(IET4)과 제2 전극(ET2)의 사이에 정렬된 발광 소자들(LD) 중, P형 단부가 제4 중간 전극(IET4)에 연결되고, N형 단부가 제2 전극(ET2)에 연결된 각각의 발광 소자(LD)가 해당 직렬 단(예를 들어, 제5 직렬 단)의 유효 광원을 구성할 수 있다.
실시예에 따라, 제1 내지 제4 중간 전극들(IET1~IET4) 각각은 발광 소자들(LD)의 정렬 단계에서는 제1 전극(ET1) 또는 제2 전극(ET2)에 전기적으로 연결되어 소정의 정렬 신호를 공급받을 수 있다. 그리고, 발광 소자들(LD)의 정렬이 완료된 이후에는, 제1 내지 제4 중간 전극들(IET1~IET4) 각각이 개별 전극의 형태로 분리될 수 있다. 일 실시예에서, 제1 전극(ET1) 및 상기 제1 전극(ET1)과 동일한 층에 배치된 적어도 하나의 중간 전극 사이의 영역은, 전극 분리 공정 이후에 실시되는 절연 패턴(INP) 및/또는 제2 절연층(INS2)의 성막 공정에서 유입된 절연 물질로 채워질 수 있다. 예를 들어, 제1 전극(ET1), 제2 중간 전극(IET2) 및 제4 중간 전극(IET4)의 사이에는 절연 패턴(INP) 및/또는 제2 절연층(INS2)이 개재될 수 있다.
상술한 실시예에 따르면, 각각의 광원 유닛(LSU)을 구성하는 다수의 발광 소자들(LD)을 직/병렬 혼합 구조로 연결할 수 있다.
도 16a 내지 도 16e는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 단면도로서, 일 예로 도 14 및 도 15의 화소(PXL)를 포함한 표시 장치의 제조 방법에 대한 일 실시예를 나타낸다. 도 16a 내지 도 16e의 실시예에 의한 표시 장치의 제조 방법을 설명함에 있어, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 9a 내지 도 9d, 및 도 14 내지 도 16a를 참조하면, 본 실시예에 의한 화소(PXL)를 포함한 표시 장치의 제조 방법에 있어서, 발광 소자들(LD)을 공급하기 이전까지의 공정은 도 9a 내지 도 9d에서 설명한 실시예와 실질적으로 동일 또는 유사할 수 있다. 예를 들어, 회로 소자층(PCL)이 형성된 베이스 층(BSL)의 일면 상에, 제1 전극(ET1)과 적어도 하나의 중간 전극을 포괄한 하부 전극 패턴(ETP)을 형성할 수 있다. 일 예로, 베이스 층(BSL)의 일면 상에, 제1 전극(ET1), 제2 중간 전극(IET2) 및 제4 중간 전극(IET4)을 일체로 포함한 하부 전극 패턴(ETP)을 형성할 수 있다. 이후, 상기 하부 전극 패턴(ETP) 상에, 각각 다수의 개구부들(OPN)을 포함한 제1 절연층(INS1) 및 정렬 전극(ALE)을 형성할 수 있다.
도 16b를 참조하면, 포토 공정 등을 비롯한 다양한 패터닝 공정을 통해, 제1 전극(ET1), 제2 중간 전극(IET2) 및 제4 중간 전극(IET4)의 사이에 대응하는 영역에서 정렬 전극(ALE), 제1 절연층(INS1) 및 하부 전극 패턴(ETP)을 패터닝할 수 있다. 실시예에 따라, 정렬 전극(ALE), 제1 절연층(INS1) 및 하부 전극 패턴(ETP)은 동시 또는 순차적으로 패터닝될 수 있다. 이에 의해, 상기 하부 전극 패턴(ETP)을 제1 전극(ET1), 제2 중간 전극(IET2) 및 제4 중간 전극(IET4)으로 분할할 수 있다.
도 16c 및 도 16d를 참조하면, 도전막(CTL)을 형성한 이후, 상기 제1 전극(ET1), 제2 중간 전극(IET2) 및 제4 중간 전극(IET4)의 사이에서 도전막(CTL)을 제거한다. 이에 의해, 상기 제1 전극(ET1), 제2 중간 전극(IET2) 및 제4 중간 전극(IET4)이 서로 단락되는 것을 방지할 수 있다.
이후, 앞서 설명한 실시예들에서와 같이, 도전막(CTL) 상에 유기 절연층(INL)을 형성하고, 도전막(CTL) 및 유기 절연층(INL)을 선택적으로 식각하여 제1 컨택 전극들(CE1) 및 절연 패턴들(INP)을 형성한다. 한편, 절연 패턴들(INP)을 형성하기 위한 유기 절연층(INL)의 성막 과정에서 제1 전극(ET1), 제2 중간 전극(IET2) 및 제4 중간 전극(IET4)의 사이에 유기 절연 물질이 유입되어, 이들의 사이에도 절연 패턴(INP)이 형성될 수 있다. 그리고, 상기 제1 절연층(INS1) 및 발광 소자들(LD)을 완전히 커버하도록 제2 절연층(INS2)을 형성한 이후, 발광 소자들(LD)의 제2 단부들(EP2, EP2')을 노출하도록 제2 절연층(INS2)을 두께 방향으로 일부 식각한다.
도 16e를 참조하면, 발광 소자들(LD) 중 서로 다른 일부의 발광 소자들(LD) 상에, 각각 적어도 하나의 중간 전극 및 제2 전극(ET2)을 형성한다. 일 예로, 발광 소자들(LD) 중 서로 다른 일부의 발광 소자들(LD) 상에, 각각 제1 중간 전극(IET1), 제3 중간 전극(IET3) 및 제2 전극(ET2)을 형성할 수 있다.
이후, 필요에 따라 제3 절연층(INS3) 및/또는 오버 코트층(OC) 등을 형성하여, 도 14 및 도 15의 실시예에 의한 화소(PXL)를 포함한 표시 패널(PNL)을 제조할 수 있게 된다.
도 17a 내지 도 17d는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 단면도로서, 일 예로 도 14 및 도 15의 화소(PXL)를 포함한 표시 장치의 제조 방법에 대한 다른 실시예를 나타낸다. 도 17a 내지 도 17d의 실시예에 의한 표시 장치의 제조 방법을 설명함에 있어, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 17a 내지 도 17d를 참조하면, 하부 전극 패턴(ETP) 상에 제1 컨택 전극들(CE) 및 절연 패턴들(INP)을 형성한 이후, 제1 절연층(INS1)과 하부 전극 패턴(ETP)을 순차적으로 패터닝함으로써, 상기 하부 전극 패턴(ETP)을 제1 전극(ET1), 제2 중간 전극(IET2) 및 제4 중간 전극(IET4)으로 분할할 수 있다. 이후, 제2 절연층(INS2)을 형성하고, 상기 제2 절연층(INS2) 상에 제1 중간 전극(IET1), 제3 중간 전극(IET3) 및 제2 전극(ET2)을 형성한다. 한편, 제2 절연층(INS2)을 형성하는 과정에서 제1 전극(ET1), 제2 중간 전극(IET2) 및 제4 중간 전극(IET4)의 사이에 유기 절연 물질이 유입되어, 이들의 사이에도 제2 절연층(INS2)의 일 영역이 배치될 수 있다.
도 16a 내지 도 16e의 실시예, 및 도 17a 내지 도 17d의 실시예들에서와 같이, 하부 전극 패턴(ETP)의 분리 공정이 실시되는 단계는 실시예에 따라 다양하게 변경될 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
ALE: 정렬 전극 BSL: 베이스 층
CE1: 제1 컨택 전극 CTL: 도전막
CVL: 커버층 DA: 표시 영역
DPL: 표시 소자층 EMA: 발광 영역
EP1: 제1 단부 EP2: 제2 단부
ET1: 제1 전극 ET2: 제2 전극
IET: 중간 전극 INL: 유기 절연층
INP: 절연 패턴 INS1: 제1 절연층
INS2: 제2 절연층 INS3: 제3 절연층
LD: 발광 소자 LSU: 광원 유닛
ETL1: 제1 전극 배선 ETL2: 제2 전극 배선
ETP: 하부 전극 패턴 OPN: 개구부
PCL: 회로 소자층 PL1: 제1 전원선
PL2: 제2 전원선 PNL: 표시 패널
PXC: 화소 회로 PXL: 화소

Claims (20)

  1. 표시 영역에 배치된 화소를 구비하며,
    상기 화소는,
    제1 전극;
    상기 제1 전극 상에 배치되며, 상기 제1 전극의 서로 다른 일 영역을 노출하면서 각각의 셀을 구획하는 개구부들을 포함한 제1 절연층;
    각각이, 상기 개구부들 중 어느 하나에 의해 구획된 셀의 내부에 위치되며, 상기 제1 전극에 전기적으로 연결된 제1 단부와, 상기 제1 절연층의 상부로 돌출된 제2 단부를 포함한 발광 소자들; 및
    상기 발광 소자들의 상부에 배치되며, 상기 발광 소자들의 제2 단부들에 전기적으로 연결된 제2 전극을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 개구부들 각각은, 상기 발광 소자들 각각의 길이보다 좁은 폭을 가지는, 표시 장치.
  3. 제2항에 있어서,
    상기 발광 소자들 각각은, 상기 제1 전극 및 상기 제2 전극에 대하여 수직 방향 또는 사선 방향으로 배열된, 표시 장치.
  4. 제1항에 있어서,
    상기 발광 소자들의 제1 단부들은 상기 제1 전극에 직접적으로 접촉되는, 표시 장치.
  5. 제1항에 있어서,
    상기 발광 소자들의 제2 단부들은 상기 제2 전극에 직접적으로 접촉되는, 표시 장치.
  6. 제1항에 있어서,
    상기 개구부들은, 평면 상에서 보았을 때, 각각이 다각형, 원형, 타원형 또는 이들이 결합된 형상을 가지며, 상기 화소의 발광 영역에 서로 밀접하도록 배치되는, 표시 장치.
  7. 제1항에 있어서,
    상기 개구부들 각각의 내부에 매립되며 상기 제1 전극 및 상기 발광 소자들의 제1 단부들에 접촉되는 제1 컨택 전극들을 더 포함하는, 표시 장치.
  8. 제7항에 있어서,
    상기 제1 컨택 전극들 및 상기 발광 소자들의 제1 단부들의 일 영역을 커버하도록 상기 개구부들 각각의 내부에 매립된 절연 패턴들을 더 포함하는, 표시 장치.
  9. 제8항에 있어서,
    상기 절연 패턴들은 유기 절연 물질을 포함하는, 표시 장치.
  10. 제1항에 있어서,
    상기 제1 절연층과 상기 제2 전극의 사이에 개재되며, 상기 발광 소자들의 측면을 감싸는 제2 절연층을 더 포함하는, 표시 장치.
  11. 제10항에 있어서,
    상기 제2 절연층은 유기 절연 물질을 포함하며, 상기 제2 절연층의 일부는 상기 개구부들의 내부로 유입된, 표시 장치.
  12. 제1항에 있어서,
    상기 화소는, 상기 제1 전극 및 상기 제2 전극으로부터 이격되며, 적어도 하나의 발광 소자를 경유하여 상기 제1 전극 및 상기 제2 전극의 사이에 전기적으로 연결되는 적어도 하나의 중간 전극을 더 포함하는, 표시 장치.
  13. 제12항에 있어서,
    상기 화소는, 복수의 중간 전극들을 포함하며,
    상기 중간 전극들은, 상기 제1 전극이 배치되는 층 및 상기 제2 전극이 배치되는 층에 교번적으로 배치되는, 표시 장치.
  14. 제1항에 있어서,
    상기 발광 소자들은, 막대형 발광 소자들 또는 코어-쉘 구조의 발광 소자들인, 표시 장치.
  15. 베이스 층 상에 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에, 상기 제1 전극과 중첩되며 제1 개구부들을 포함한 정렬 전극을 형성하는 단계;
    상기 정렬 전극을 마스크로 이용하여, 상기 제1 절연층에 상기 제1 개구부들과 중첩되는 제2 개구부들을 형성하는 단계;
    상기 베이스 층 상에 발광 소자들을 공급하고, 상기 제1 전극 및 상기 정렬 전극에 정렬 신호를 인가하여 상기 발광 소자들을 상기 제1 및 제2 개구부들이 형성하는 셀들의 내부에 정렬하는 단계;
    상기 발광 소자들의 제1 단부들을 상기 제1 전극에 전기적으로 연결하는 단계; 및
    상기 발광 소자들의 제2 단부들과 전기적으로 연결되도록 상기 발광 소자들의 제2 단부들 상에 제2 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 발광 소자들의 제1 단부들을 상기 제1 전극에 전기적으로 연결하는 단계는,
    상기 발광 소자들의 정렬 이후, 상기 정렬 전극 및 상기 발광 소자들을 커버하는 도전막을 형성하는 단계;
    상기 도전막 상에 유기 절연층을 형성하는 단계; 및
    상기 도전막 및 상기 유기 절연층이 상기 개구부들의 내부에만 소정 높이 이하로 남도록 상기 도전막 및 상기 유기 절연층을 식각하는 단계를 포함하는, 표시 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 도전막을 식각하는 단계에서 상기 정렬 전극을 함께 제거하는, 표시 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 정렬 전극을 제거한 이후, 상기 제1 절연층 및 상기 발광 소자들을 커버하는 제2 절연층을 형성하는 단계; 및
    상기 발광 소자들의 제2 단부들이 노출되도록 상기 제2 절연층을 두께 방향으로 일부 식각하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 발광 소자들의 정렬 이후 및 상기 제2 전극의 형성 이전에, 상기 제1 전극을 포함한 하부 전극 패턴을, 상기 제1 전극과 적어도 하나의 중간 전극으로 분할하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  20. 제15항에 있어서,
    상기 제2 전극을 형성하는 단계는, 상기 발광 소자들 중 서로 다른 일부의 발광 소자들 상에, 각각 상기 제2 전극 및 적어도 하나의 중간 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
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