KR20200078398A - 표시 장치 - Google Patents

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Abstract

표시 장치는, 복수의 화소들을 포함하는 기판; 기판 상의 각 화소에 배치된 제1 전극, 및 제1 전극과 동일 평면 상에 상호 이격된 제2 전극을 포함하는 전극부; 제1 전극 및 제2 전극 사이에 이격 배열된 복수의 발광 소자들, 기판과 제1 전극 사이에 제공되며 제1 구동 전원을 수신하는 제1 전원 라인, 및 기판과 제2 전극 사이에 제공되며 제2 구동 전원을 수신하는 제2 전원 라인을 포함하는 전원 라인부; 및 전원 라인부와 제1 전극 사이에 제공되며, 제1 구동 전원을 수신하는 차폐 전극 라인을 포함한다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것이다.
발광 다이오드(Light Emitting Diode, 이하 LED라 함)는 높은 광 변환 효율, 낮은 에너지 소비량, 반영구적인 수명, 환경 친화적 특성을 가진다. LED가 조명, 디스플레이에 등에 이용되는 경우, LED에 전원을 공급하기 위한 전극과, LED들 사이에 전기적 연결을 형성하기 위한 LED들의 배치가 필요하다.
LED와 전극의 배치 방식은, 전극에 LED 소자를 직접 성장시키는 방식과, LED를 별도로 독립 성장시킨 후 LED를 전극 상에 배치하는 방식을 포함할 수 있다. 후자의 방법에 있어서, 나노 단위의 초소형 LED가 전극 상에 배치될 때, 다른 소자들로부터의 전계 효과에 의해 LED의 오정렬이 발생할 수 있다.
본 발명의 일 목적은 나노 단위 크기의 초소형 발광 소자를 서로 다른 두 전극 사이에 정렬시킬 때, 다른 소자들로부터의 전계 효과를 차단함으로써 원치 않는 영역에 초소형 발광 소자가 정렬되는 것을 방지할 수 있는 초소형 발광 소자를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는, 복수의 화소들을 포함하는 기판; 상기 기판 상의 각 화소에 배치된 제1 전극, 및 상기 제1 전극과 동일 평면 상에 이격되어 배치된 제2 전극을 포함하는 전극부; 상기 제1 전극 및 상기 제2 전극 사이에 상호 이격된 복수의 발광 소자들; 상기 기판과 상기 제1 전극 사이에 제공되며 제1 구동 전원을 수신하는 제1 전원 라인, 및 상기 기판과 상기 제2 전극 사이에 제공되며 제2 구동 전원을 수신하는 제2 전원 라인을 포함하는 전원 라인부; 및 상기 전원 라인부와 상기 제1 전극 사이에 제공되며, 상기 제1 구동 전원을 수신하는 차폐 전극 라인을 포함한다.
상기 차폐 전극 라인은, 상기 복수의 발광 소자를 상기 제1 전극 및 상기 제2 전극 사이에 정렬 시에 상기 전극부 하단의 구동 회로에 의한 상하 전계 효과를 차단하도록, 상기 전원 라인부 및 상기 제1 전극 사이에 위치할 수 있다.
상기 제1 전극은, 상기 구동 회로를 경유하여 상기 제1 구동 전원에 연결되고, 상기 제2 전극은, 상기 제2 구동 전원에 연결될 수 있다.
상기 표시 장치는, 상기 기판과 상기 전원 라인부 사이에 제공되고, 상기 발광 소자들과 상기 구동 회로를 연결하는 주사선을 더 포함하되, 상기 주사선은, 상기 차폐 전극 라인 아래에 제공될 수 있다.
상기 구동 회로는, 적어도 하나의 트랜지스터를 포함하고, 상기 적어도 하나의 트랜지스터는, 상기 기판 상에 제공되고, 채널, 소스 전극 및 드레인 전극을 포함하는 반도체층; 및 상기 반도체층 상에 제공되는 게이트 전극을 포함할 수 있다.
상기 게이트 전극은, 상기 제1 전극 및 상기 반도체층 사이에 개재된 게이트 절연층 상에 제공되는 제1 게이트 전극; 및 상기 제1 게이트 전극 및 상기 전원 라인부 사이에 제공되는 제2 게이트 전극을 포함할 수 있다.
상기 차폐 전극 라인은, 상기 전원 라인부 및 상기 전극부 사이에 위치할 수 있다.
상기 차폐 전극 라인은, 인접한 화소들 사이의 영역을 커버하도록 연장할 수 있다.
상기 제1 전극은 제1 방향으로 연장된 제1 줄기부, 및 상기 제1 줄기부로부터 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제1 가지부들을 포함하며, 상기 제2 전극은 상기 제1 방향으로 연장된 제2 줄기부, 및 상기 제2 줄기부로부터 상기 제2 방향으로 연장하고, 상기 제1 가지부들와 교번 배치되는 복수의 제2 가지부들을 포함할 수 있다.
상기 차폐 전극 라인은 상기 제1 전극의 상기 제1 가지부들 또는 상기 제2 전극의 상기 제2 가지부들 중 적어도 하나와 중첩할 수 있다.
상기 제1 전극의 상기 제1 가지부들 중 하나는 각 화소의 최외곽에 위치하며, 상기 차폐 전극 라인은 각 화소의 최외곽에서 상기 제1 전극의 상기 제1 가지부들 중 상기 하나와 중첩하고, 인접한 화소들 사이의 영역을 커버하도록 연장할 수 있다.
상기 차폐 전극 라인은 컨택홀을 통해 상기 제1 전원 라인에 연결될 수 있다.
상기 차폐 전극 라인 및 상기 제2 전원 라인은 각 화소 내에서 상호 중첩하지 않을 수 있다.
상기 제1 전극은 상기 화소의 애노드 전극이고, 상기 제2 전극은 상기 화소의 캐소드 전극일 수 있다.
상기 제1 구동 전원은 상기 제1 전극 및 상기 제2 전극 중 하나에 전류를 공급하는 전원에 대응하고, 상기 제2 구동 전원은 상기 제1 전극 및 상기 제2 전극 중 다른 하나에 인가될 수 있다.
상기 차폐 전극 라인은, 제1 방향으로 연장하는 제1 전극부; 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 전극부를 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는, 복수의 화소들을 포함하는 기판; 상기 기판 상의 각 화소에 배치된 제1 전극, 및 상기 제1 전극과 동일 평면 상에 이격된 제2 전극을 포함하는 전극부; 상기 제1 전극 및 상기 제2 전극 사이에 상호 이격된 복수의 발광 소자들; 상기 기판과 상기 제1 전극 사이에 제공되며 제1 구동 전원이 인가되는 제1 전원 라인, 및 상기 기판과 상기 제2 전극 사이에 제공되며 제2 구동 전원이 인가되는 제2 전원 라인을 포함하는 전원 라인부; 및 상기 전원 라인부와 상기 제1 전극 사이에 제공되며, 상기 제1 구동 전원이 인가되는 차폐 전극 라인을 포함하며, 상기 제1 전극은 제1 방향으로 연장된 제1 줄기부, 및 상기 제1 줄기부로부터 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제1 가지부들을 포함하며, 상기 제2 전극은 상기 제1 방향으로 연장된 제2 줄기부, 및 상기 제2 줄기부로부터 상기 제2 방향으로 연장하고, 상기 제1 가지부들과 교번 배치되는 복수의 제2 가지부들을 포함하고, 상기 차폐 전극 라인은 상기 제1 방향으로 연장된 제3 줄기부, 및 상기 제3 줄기부로부터 상기 제2 방향으로 연장된 복수의 제3 가지부들을 포함한다.
상기 제3 가지부들 중 적어도 일부는 상기 제1 가지부들 또는 상기 제2 가지부들 중 적어도 하나와 중첩할 수 있다.
상기 제1 가지부들 중 하나는 각 화소의 최외곽에 배치되고, 상기 제3 가지부들 중 하나는 상기 최외곽에서 상기 제1 가지부들 중 상기 하나와 중첩하고, 서로 인접하는 화소들 사이의 영역을 커버하도록 연장할 수 있다.
본 발명에 따른 표시 장치는, 나노 단위 크기의 초소형 발광 소자를 서로 다른 두 전극 사이에 정렬시킬 때 다른 소자들에 의한 전계 효과를 차폐하여 초소형 발광 소자가 원하는 영역에만 정렬될 수 있게 한다.
또한, 본 발명에 따른 표시 장치는, 원하지 않는 영역에 초소형 발광 소자가 정렬됨으로써 SRU(Short Range Uniformity)가 감소하거나 혼색이 발생하는 것을 방지할 수 있다.
또한, 본 발명에 따른 표시 장치는 IR drop을 개선하여 표시 장치의 LRU(Long Range Uniformity) 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 발광 소자를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 예에 따른 표시 장치를 도시한 것으로, 특히, 도 1에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 3a 및 도 3b는 도 2에 도시된 화소들 중 하나의 화소의 일 예를 나타내는 등가 회로도들이다.
도 4는 도 2에 도시된 화소들 중 하나의 화소의 다른 실시 예를 나타내는 등가 회로도이다.
도 5a 및 도 5b는 도 2의 EA1 영역의 일 예를 확대한 평면도들이다.
도 6a는 도 5a 및 도 5b의 I-I’선에 따른 단면도이다.
도 6b는 도 5a의 III-III'선에 따른 단면도이다.
도 7은 도 5a 및 도 5b의 II-II'선에 따른 단면도이다.
도 8은 도 6a, 도 6b, 및 도 7에 도시된 표시 소자층의 일 실시 예를 나타낸 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다." 또는 "가지다." 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 본 발명의 실시 예들과 관련된 도면들을 참고하여, 본 발명의 실시 예에 따른 표시 장치에 대해 설명한다.
도 1은 본 발명의 일 실시 예에 따른 발광 소자를 나타내는 사시도이다.
본 발명에서 발광 소자(LD)는 미세 크기(예를 들어, 나노 단위 크기)의 발광 다이오드(LED)일 수 있다. 발광 소자(LD)가 적용되는 표시 장치의 종류에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
발광 소자(LD)는 원기둥, 직육면체, 다각 기둥 등 다양한 형상으로 형성될 수 있다. 도 1에 도시된 바와 같이, 발광 소자는 원기둥 형상을 가질 수 있다. 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 여기서 막대 형상은 길이 방향으로 긴 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예를 들어, 발광 소자(LD)의 길이는 그 직경보다 클 수 있다.
발광 소자(LD)는 다양한 표시 장치의 발광원으로 이용될 수 있다. 일 예로, 발광 소자(LD)는 장치나 자발광 표시 장치로 이용될 수 있으며, 적색 광, 녹색 광, 청색 광, 및 백색 광 중 어느 하나의 광을 출사할 수 있다.
도 1을 참조하면, 일 실시 예에 의한 발광 소자(LD)는 제1 도전성 반도체층(11)과, 제2 도전성 반도체층(13), 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13)이 순차적으로 적층된 적층체로 구현될 수 있다.
발광 소자(LD)가 길이 방향으로 연장하는 경우, 발광 소자(LD)는 길이 방향을 따라 일측 단부(또는, 일단)와 타측 단부(또는, 타단)를 가질 수 있다. 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전성 반도체층(11, 13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 제1 도전성 반도체층(11)은 다양한 물질로 구성될 수 있다.
활성층(12)은 제1 도전성 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시 예에서, 활성층(12)의 상부 표면 및/또는 하부 표면에는 도전성 도펀트가 도핑된 클래드층이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 또한, AlGaN, InAlGaN 등의 물질도 활성층(12)으로 이용될 수 있다. 발광 소자(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍 사이의 결합에 의해 발광 소자(LD)가 발광할 수 있다.
제2 도전성 반도체층(13)은 활성층(12) 상에 제공되며, 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 제2 도전성 반도체층(13)은 다양한 물질로 구성될 수 있다.
일 실시 예에서, 발광 소자(LD)는 상술한 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13) 외에도 각 층의 상부 표면 및/또는 하부 표면에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다.
실시 예에 따라, 발광 소자(LD)는 제2 도전성 반도체층(13) 상부 표면에 제공된 전극층을 더 포함할 수 있다. 전극층은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 전극층은 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합물로 구성될 수 있다.
예를 들어, 발광 소자(LD)는 절연성 피막(14)을 더 포함할 수 있다. 다만, 일 실시 예에서 절연성 피막(14)은 생략될 수도 있다. 다른 실시예에서, 절연성 피막(14)은 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13)을 부분적으로 덮을 수도 있다.
예를 들어, 절연성 피막(14)은 발광 소자(LD)의 양 단부를 제외하고, 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13)을 전체적으로 덮을 수 있고, 발광 소자(LD)의 양 단부가 노출될 수도 있다. 예를 들어, 발광 소자(LD)의 원 기둥의 측면이 절연성 피막(14)에 의해 전체적으로 둘러싸일 수도 있다. 예를 들어, 절연성 피막(14)은 제1 도전성 반도체층(11), 활성층(12) 및/또는 제2 도전성 반도체층(13)의 외주면을 감쌀 수 있다. 예를 들어, 절연성 피막(14)은 활성층(12)의 외주면만을 감쌀 수도 있다.
일 실시 예에서, 절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있다. 또한, 절연성 피막(14)은 절연성을 갖는 다양한 재료로 구성될 수도 있다.
절연성 피막(14)이 발광 소자(LD)에 제공되면, 활성층(12)이 제1 도전성 반도체층(11) 및 제2 도전성 반도체층(13) 외의 전도성 물질과 접촉하여 발생하는 단락이 방지될 수 있다. 또한, 절연성 피막(14)이 형성되면, 발광 소자(LD)의 표면 결함을 최소화되고, 발광 소자(LD)의 수명과 효율이 향상될 수 있다. 나아가, 다수의 발광 소자들(LD)이 밀접하여 배치되는 경우, 절연성 피막(14)은 발광 소자들(LD)의 사이에서 원치 않은 단락을 방지할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 표시 장치를 도시한 것으로, 특히, 도 1에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 2를 참조하면, 일 실시 예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공된 복수의 화소들(PXL), 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함할 수 있다. 구동부는 기판(SUB) 상에 제공되며, 화소들(PXL)을 구동할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 화소들(PXL)이 제공되는 영역일 수 있다. 예를 들어, 화소들(PXL)은 영상을 표시할 수 있다. 비표시 영역(NDA)은 구동부, 및 배선부가 제공되는 영역일 수 있다. 예를 들어, 구동부는 화소들(PXL)을 구동할 수 있다. 배선부는 화소들(PXL) 및 구동부를 연결할 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 닫힌 형태의 다각형, 원, 타원, 직선 및/또는 곡선으로 이루어진 변을 포함하는 반원, 반타원 등으로 형성될 수 있다. 표시 영역(DA)이 복수 개의 영역을 포함하는 경우, 각 영역 또한 닫힌 형태의 다각형, 반원, 반타원 등으로 제공될 수 있다. 또한, 복수의 영역들의 면적은 서로 동일하거나 서로 다를 수 있다.
일 실시 예에서, 표시 영역(DA)은 직선의 변을 포함하는 사각 형상을 가질 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 일측에 제공될 수 있다. 일 실시 예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)의 둘레를 둘러쌀 수도 있다.
화소들(PXL)은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소들(PXL) 각각은 영상을 표시하는 최소 단위일 수 있다. 화소들(PXL) 각각은 백색 광 및/또는 컬러 광을 출사하는 발광 소자를 포함할 수 있다. 예를 들어, 각 화소(PXL)는 적색, 녹색, 및 청색 중 적어도 하나의 색을 출사할 수 있다. 예를 들어, 각 화소(PXL)는 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
화소들(PXL)은 제1 방향(DR1)으로 연장된 행과 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 예를 들어, 화소들(PXL)은 다양한 형태로 배열될 수 있다.
구동부는 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 화소(PXL)의 구동을 제어할 수 있다. 도 2에서는 설명의 편의를 위해 배선부가 생략되었다.
구동부는 스캔 라인을 통해 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 라인을 통해 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부(EDV), 및 데이터 라인을 통해 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부를 포함할 수 있다. 타이밍 제어부는 스캔 구동부(SDV), 발광 구동부(EDV), 및 데이터 구동부(DDV)를 제어할 수 있다.
도 3a 및 도 3b는 도 2에 도시된 화소들 중 하나의 화소의 일 예를 나타내는 등가 회로도들이다. 도 3a 및 도 3b의 화소들은 능동형 발광 표시 패널을 구성할 수 있다. 도 3a 및 도 3b에 도시된 바와 같이, 화소(PXL)는 j번째 데이터 라인(Dj), 및 i번째 스캔 라인(Si)에 접속될 수 있다.
도 3a를 참조하면, 화소(PXL)는 하나 이상의 발광 소자(LD)와, 발광 소자(LD)를 구동하는 구동 회로(144)를 포함할 수 있다. 발광 소자(LD)의 일단(예를 들어, 하나 이상의 발광 소자(LD)로 구성된 발광 유닛 또는 화소의 애노드 전극)은 구동 회로(144)를 경유하여 제1 구동 전원(VDD)에 접속되고, 발광 소자(LD)의 타단(예를 들어, 발광 유닛 또는 화소의 캐소드 전극)은 제2 구동 전원(VSS)에 접속될 수 있다. 일 실시 예에서, 제1 구동 전원(VDD)은 발광 소자(LD)의 일단에 전류를 공급하는 전압에 대응되고, 제2 구동 전원(VSS)은 발광 소자(LD)의 타단에 인가될 수 있다. 이와 달리, 제2 구동 전원(VSS)은 발광 소자(LD)의 일단에 전류를 공급하는 전압에 대응되고, 제1 구동 전원(VDD)은 발광 소자(LD)의 타단에 인가될 수도 있다.
제1 구동 전원(VDD) 및 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 예를 들어, 제2 구동 전원(VSS)은 제1 구동 전원(VDD)의 전위보다 발광 소자(LD)의 문턱전압 이상 낮은 전위를 가질 수 있다. 발광 소자(LD)는 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
예를 들어, 도 3a의 화소(PXL)는 하나의 발광 소자(LD)만이 포함할 수 있다. 예를 들어, 화소(PXL)는 서로 병렬 연결되는 복수의 발광 소자(LD)들을 포함할 수도 있다.
일 실시 예에서, 구동 회로(144)는 제1 및 제2 트랜지스터들(M1, M2)과 스토리지 커패시터(Cst)를 포함할 수 있다. 또한, 구동 회로(144)의 구조는 변경될 수 있다.
제1 트랜지스터(M1, 스위칭 트랜지스터)의 제1 전극은 j번째 데이터선(Dj)에 접속되고, 제2 전극은 제1 노드(N1)에 접속될 수 있다. 여기서, 제1 트랜지스터(M1)의 제1 전극과 제2 전극은 서로 다른 전극들일 수 있다. 예를 들어, 제1 트랜지스터(M1)의 제1 전극은 소스 전극이고, 제1 트랜지스터(M1)의 제2 전극은 드레인 전극일 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 i번째 주사선(Si)에 접속될 수 있다.
i번째 주사선(Si)을 통해 제1 트랜지스터(M1)의 게이트 전극에 턴-온 전압(예를 들어, 로우 전압)의 주사 신호가 공급될 때, 제1 트랜지스터(M1)는 턴-온될 수 있다. 제1 트랜지스터(M1)가 턴-온되면, j번째 데이터선(Dj)과 제1 노드(N1)가 상호 전기적으로 연결될 수 있다. 해당 프레임의 데이터 신호가 j번째 데이터선(Dj)에 공급되고, 이에 따라 데이터 신호는 턴-온된 제1 트랜지스터(M1)를 통해 제1 노드(N1)에 전달될 수 있다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전될 수 있다.
제2 트랜지스터(M2, 구동 트랜지스터)의 제1 전극은 제1 구동 전원(VDD)에 접속되고, 제2 전극은 발광 소자(LD)의 제1 전극에 접속될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(M2)는 제1 노드(N1)의 전압에 대응하여 구동 전류의 양을 발광 소자(LD)에 공급할 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
도 3a에서는 데이터 신호를 화소(PXL) 내부로 전달하기 위한 제1 트랜지스터(M1)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)로 공급하기 위한 제2 트랜지스터(M2)를 포함한 단순한 구조의 구동 회로(144)를 도시하였다. 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다.
예를 들어, 구동 회로(144)는 제2 트랜지스터(M2)의 문턱전압을 보상하기 위한 트랜지스터, 제1 노드(N1)를 초기화하기 위한 초기화 트랜지스터, 및/또는 발광 소자(LD)의 발광 시간을 제어하기 위한 발광 제어 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자를 포함할 수 있다. 또는, 구동 회로(144)는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 더 포함할 수 있다.
도 3a에 도시된 바와 같이, 구동 회로(144)에 포함되는 트랜지스터들, 예를 들어 제1 및 제2 트랜지스터들(M1, M2)은 P타입의 트랜지스터들로 구현될 수 있다. 이와 달리, 구동 회로(144)에 포함되는 제1 및 제2 트랜지스터들(M1, M2) 중 적어도 하나는 N타입의 트랜지스터일 수도 있다.
도 3b를 참조하면, 일 실시 예에서, 제1 및 제2 트랜지스터들(M1, M2)은 N타입의 트랜지스터로 구현될 수 있다. 도 3b의 구동 회로(144)의 구성 및 동작은, N타입의 트랜지스터를 이용함에 의한 일부 구성요소들의 연결들을 제외하고는, 도 3a의 구동 회로(144)의 구성 및 동작과 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
도 4는 도 2에 도시된 화소들 중 하나의 화소의 다른 실시 예를 나타내는 등가 회로도이다. 예를 들어, 도 4의 화소(PXL)는, j번째 데이터 라인(Dj), i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), 및 i+1번째 스캔 라인(Si+1)에 접속될 수 있다.
도 4를 참조하면, 일 실시 예에 따른 화소(PXL)는 발광 소자(LD), 제1 내지 제7 트랜지스터(T1-T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(LD)의 일단(예를 들어, 하나 이상의 발광 소자(LD)로 구성된 발광 유닛 또는 화소의 애노드 전극)은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 발광 소자(LD)의 타단(예를 들어, 발광 유닛 또는 화소의 캐소드 전극)은 제2 구동 전원(VSS)에 접속될 수 있다. 예를 들어, 일측 단부는 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 발광 소자(LD)의 타측 단부는 제2 구동 전원(VSS)에 접속될 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)를 통해 공급되는 전류량에 대응하여 소정의 휘도의 광을 생성할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속되고, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 일측 단부에 접속될 수 있다. 제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 게이트 전극이 연결된 제1 노드(N1)의 전압에 대응하여 제1 구동 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 구동 전원(VSS)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온될 수 있다. j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 소스 전극은 턴-온된 제2 트랜지스터(T2)를 통해 상호 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 트랜지스터(T1)의 게이트 전극(즉, 제1 노드(N1)) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온될 수 있다. 제3 트랜지스터(T3)가 턴-온되면, 제1 트랜지스터(T1)의 드레인 전극과 제1 트랜지스터(T1)의 게이트 전극(즉, 제1 노드(N1))가 상호 전기적으로 연결될 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 스캔 신호가 공급될 때 턴-온될 수 있다. 제4 트랜지스터(T4)가 턴-온되면, 초기화 전원(Vint)의 전압이 제1 노드(N1)에 공급될 수 있다. 예를 들어, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 발광 제어신호가 공급될 때 턴-오프될 수 있다. i번째 발광 제어 라인(Ei)에 발광 제어 신호가 공급되지 않으면, 제5 트랜지스터(T5)는 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 드레인 전극과 발광 소자(LD)의 제1 전극(또는, 일측 단부) 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 발광 제어신호가 공급될 때 턴-오프될 수 있다. i번째 발광 제어 라인(Ei)에 발광 제어 신호가 공급되지 않으면, 제6 트랜지스터(T6)는 턴-온될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(LD)의 일단(또는, 화소의 애노드 전극) 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 i+1번째 스캔 라인(Si+1)에 접속될 수 있다. 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 스캔 신호가 공급될 때 턴-온될 수 있다. 제7 트랜지스터(T7)가 턴-온되면, 초기화 전원(Vint)의 전압이 발광 소자(LD)의 일단(또는, 화소의 애노드 전극)에 공급될 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장할 수 있다.
예를 들어, 화소(PXL) 내에 발광 소자(LD)를 정렬할 때, 제1 전극(또는, 제2 노드(N2))에는 제1 정렬 배선(ARG1) 연결되고, 발광 소자(LD)의 제2 전극(또는, 타측 단부)에는 제2 정렬 배선(ARG2)이 연결될 수 있다. 제1 정렬 배선(ARG1)에는 그라운드 전압(GND)이 인가되고, 제2 정렬 배선(ARG2)에는 교류 전압(AC)이 인가될 수 있다. 제1 및 제2 정렬 배선(ARG1, ARG2) 각각에 서로 상이한 전압 레벨을 갖는 소정의 전압이 인가됨에 따라, 제1 및 제2 정렬 배선(ARG1, ARG2) 사이에 전계가 형성될 수 있다. 전계에 의해 발광 소자(LD)는 화소(PXL) 내에서 원하는 영역에 정렬될 수 있다.
상술한 바와 같이 제2 노드(N2)와 제3 노드(N3) 사이에 유도되는 전계를 이용하여 발광 소자(LD)를 정렬할 때, 화소(PXL) 내의 화소 회로가 구동될 수 있으며, 화소 회로를 구성하는 다른 소자들로부터 유도되는 전계에 의해 발광 소자(LD)의 오정렬이 발생할 수 있다. 이러한 오정렬을 방지하기 위하여, 화소 회로로부터 기인한 전계를 차폐할 수 있는 차폐 전극 라인을 포함하는 표시 장치를 제공한다. 실시예들에 따른 표시 장치의 구체적인 구조는 이하에서 도 5a 내지 도 8을 참조하여 보다 상세히 설명한다.
도 5a 및 도 5b는 도 2의 EA1 영역의 일 예를 확대한 평면도이고, 도 6a는 도 5a 및 도 5b의 I-I’선에 따른 단면도이고, 도 6b는 도 5a의 III-III'선에 따른 단면도이며, 도 7은 도 5a 및 도 5b의 II-II'선에 따른 단면도이다. 또한, 도 8은 도 6a, 도 6b, 및 도 7에 도시된 표시 소자층의 일 실시 예를 나타낸 단면도이다.
구체적으로, 도 5a는 EA1 영역의 화소 회로부(PCL) 및 보호층(PSV)(도 6a, 도 6b, 및 도 7 참조)의 평면도이고, 도 5b는 EA1 영역의 보호층(PSV) 상에 마련되는 표시 소자층(DPL)(도 6a, 도 6b, 및 도 7 참조)의 평면도이다.
도 5a, 도 5b, 도 6a, 도 6b, 및 도 7을 참조하면, 일 실시 예에 따른 표시 장치는 제1 화소(PXL1) 및 제2 화소(PXL2)가 제공된 기판(SUB)을 포함할 수 있다.
제1 및 제2 화소(PXL1, PXL2) 각각은 기판(SUB) 상에 제공된 화소 회로부(PCL) 및 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다. 또한, 다양한 실시 예들에서, 화소 회로부(PCL) 및 표시 소자층(DPL) 사이에는 보호층(PSV)이 더 제공될 수 있다.
기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 예를 들어, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 기판(SUB)은 단층 구조나 다층 구조를 가질 수 있다.
화소 회로부(PCL)는 기판(SUB) 상에 배치된 버퍼층(BFL), 버퍼층(BFL) 상에 배치된 트랜지스터, 및 전원 라인(PL1, PL2)을 포함할 수 있다.
버퍼층(BFL)은 트랜지스터에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 형성될 수 있다. 일 실시예에서, 버퍼층(BFL)은 적어도 2중층을 포함하는 다중층으로 형성될 수도 있다. 버퍼층(BFL)이 다중층으로 형성될 경우, 층들은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
트랜지스터는 표시 소자층(DPL)에 구비된 발광 소자(LD)를 구동하는 구동 트랜지스터 및/또는 구동 트랜지스터에 데이터 신호를 제공하는 스위칭 트랜지스터를 포함할 수 있다.
반도체층이 버퍼층(BFL) 상의 게이트 절연층(GI)에 배치될 수 있다. 반도체층은 트랜지스터의 제1 전극에 접촉되는 제1 영역과 제2 전극에 접촉되는 제2 영역을 포함할 수 있다. 반도체층의 제1 영역과 제2 영역 사이의 제3 영역은 채널 영역일 수 있다. 일 실시 예에서, 반도체층의 제1 영역은 소스 영역 및 드레인 영역 중 하나의 영역일 수 있고, 반도체층의 제2 영역은 나머지 하나의 영역일 수 있다.
반도체층은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 반도체층의 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 반도체층의 제1 영역 및 제2 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
제1 게이트 전극(GE1)은 제1 층간 절연층(ILD1) 상에 제공되고, 제2 게이트 전극(GE2)은 제2 층간 절연층(ILD2) 상에 제공될 수 있다. 제1 게이트 전극(GE1)은 반도체층(SCL) 상에 제공되고, 제2 게이트 전극(GE2)은 제1 게이트 전극(GE1) 상에 제공될 수 있다. 일 실시 예에서, 제2 게이트 전극(GE2)은 제1 게이트 전극(GE1) 보다 넓은 면적을 가질 수 있다. 일 실시 예에서, 상하로 적층된 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 커패시터, 예를 들어 스토리지 커패시터(Cst)를 구성할 수 있다.
도 6b를 참조하면, 제1 층간 절연층(ILD1) 상에는 i번째 주사선(Si)이 더 제공될 수 있다.
전원 라인은 제3 층간 절연층(ILD3) 상에 제공될 수 있다. 전원 라인은 제1 전원 라인(PL1) 및 제2 전원 라인(PL2)를 포함할 수 있다. 몇몇 실시 예들에서, 제1 전원 라인(PL1)이 제1 반사 전극(REL1) 아래에 제공될 수 있다. 여기서, 제1 반사 전극(REL1)은 화소(또는, 발광 소자(LD)로 구성된 발광 유닛)의 애노드 전극일 수 있다. 예를 들어, 제1 반사 전극(REL1)은 화소(PXL)의 최외곽에 배치되는 제1 반사 전극을 포함할 수 있다. 몇몇 실시 예들에서, 제2 전원 라인(PL2)은 제2 반사 전극(REL2) 아래에 제공될 수 있다. 여기서, 제2 반사 전극(REL2)은 화소(또는, 발광 유닛)의 캐소드 전극일 수 있다. 제1 전원 라인(PL1)과 제2 전원 라인(PL2)은 서로 중첩되지 않는다. 몇몇 실시 예들에서, 제1 전원 라인(PL1)을 통하여 제1 전원(VDD)이 인가되고, 제2 전원 라인(PL2)을 통하여 제2 전원(VSS)이 인가될 수 있다.
예를 들어, 제3 층간 절연층(ILD3) 상에는 트랜지스터의 제1 및 제2 전극이 제공될 수 있다. 트랜지스터의 제1 및 제2 전극은 제1 및 제2 층간 절연층(ILD1, IDL2), 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 반도체층의 제1 영역 및 제2 영역에 연결될 수 있다. 제1 전극은 소스 및 드레인 전극 중 하나일 수 있고, 제2 전극은 나머지 하나일 수 있다.
제3 층간 절연층(ILD3) 상에는 보호층(PSV)이 제공될 수 있다. 보호층(PSV)은 차폐 전극 라인(NE1)을 커버하도록 제공될 수 있다. 몇몇 실시 예에서, 차폐 전극 라인(NE1)은 제1 반사 전극(REL1) 아래에 제공될 수 있다. 일 실시 예에서, 제1 반사 전극(REL1)은 화소(또는, 발광 유닛)의 애노드 전극일 수 있다.
일 실시 예에서, 차폐 전극 라인(NE1)은 화소(PXL)의 최외곽에 배치되는 제1 반사 전극(REL1) 아래에 제공될 수 있다. 차폐 전극 라인(NE1)은, 제3 층간 절연층(ILD3)을 관통하는 컨택홀을 통해 제3 층간 절연층(ILD3) 하부에 제공되는 제1 전원 라인(PL1)과 연결될 수 있다. 그에 따라, 제1 전원 라인(PL1)에 제1 전원(EVLDD)이 인가될 때, 차폐 전극 라인(NE1)에도 제1 전원(VDD)이 인가될 수 있다. 이러한 실시 예에서, 제1 반사 전극(REL1)은 보호층(PSV)을 관통하는 컨택홀(CT1)을 통해 차폐 전극 라인(NE1)과 연결될 수 있다. 그에 따라, 제1 전원 라인(PL1)에 제1 전원(VDD)이 인가될 때, 차폐 전극 라인(NE1)을 경유하여 제1 반사 전극(REL1)으로 제1 전원(VDD)이 인가될 수 있다.
예를 들어, 제2 반사 전극(REL2)은 보호층(PSV)과 제3 층간 절연층(ILD3)을 관통하는 컨택홀(CT2, 도 5b 참조)을 통해 제3 층간 절연층(ILD) 하부에 제공되는 제2 전원 라인(PL2)과 연결될 수 있다. 그에 따라, 제2 전원 라인(PL2)에 제2 전원(VSS)이 인가될 때, 제2 반사 전극(REL2)에도 제2 전원(VSS)이 인가될 수 있다.
일 실시 예에서, 도 5a, 도 6a, 도 6b, 및 도 7을 참조하면, 차폐 전극 라인(NE1)은 제1 방향(DR1)으로 연장되는 제1 전극부 및 제1 방향(DR1)에 수직한 제2 방향(DR2)으로 연장되는 제2 전극부를 포함하여 구성될 수 있다.
일 실시 예에서, 차폐 전극 라인(NE1)은 제2 화소(PXL2)의 최외곽에 배치되는 제1 반사 전극(REL1) 아래에 제공될 수 있다. 차폐 전극 라인(NE1)은 제2 화소(PXL2) 영역을 벗어나 인접한 제1 화소(PXL1)까지 넓게 연장될 수 있다. 예를 들어, 차폐 전극 라인(NE1)은 제2 전원 라인(PL2)과 수직 방향(V)으로 중첩하지 않을 수 있다.
상술한 바와 같이, 제1 전원(VDD)이 인가되는 차폐 전극 라인(NE1)은 발광 소자(LD)의 제1 단부(EP1) 아래에 배치될 수 있다. 예를 들어, 차폐 전극 라인(NE1)은 픽셀(PXL)의 최외곽에서 발광 소자(LD)의 제1 단부(EP1) 하단에 배치되고, 제2 화소(PXL2)의 인접한 화소(예를 들어, 제1 화소(PXL1))까지 연장할 수 있다. 예를 들어, 도 7을 참조하면, 제2 화소(PXL2)의 좌측의 최외곽에서 발광 소자(LD)의 제1 단부(EP1)하단에, 차폐 전극 라인(NE1)이 배치될 수 있다. 또한, 제2 화소(PXL2)의 우측의 최외곽에서 발광 소자(LD)의 제1 단부(EP1)하단에도 차폐 전극 라인(동일한 형태를 가지는 차폐 전극 라인)이 배치될 수 있다.
일 실시예에서, 도 5a 및 도 5b를 참조하면, 제1 반사 전극(REL1)과 제2 반사 전극(REL2)의 사이에 복수 개의 발광 소자(LD)들이 정렬될 때, 화소 회로부(PCL)에 배치되는 다른 소자들, 예를 들어 i번째 주사선(Si) 등에 의한 상하 전계 효과가 차폐 전극 라인에 의해 차단될 수 있다. 예를 들어, 차폐 전극 라인(NE1)은 픽셀(PXL)의 최외곽에서 발광 소자(LD)의 제1 단부(EP1) 하단에 배치되고, 을 인접한 화소까지 연장하여, 인접한 화소의 화소 회로부(PCL) 내 다른 소자들에 의한, 화소(PXL)의 최외곽에 배치된 제1 전극에 대한 상하 전계 효과가 연장된 차폐 전극 라인(NE1)에 의해 차단될 수 있다. 따라서, 발광 소자(LD)는, 발광 소자(LD)의 제1 단부(EP1) 및 수직 방향(V)으로의 화소 회로층(PCL)의 다른 구성 사이에 배치된 차폐 전극 라인(NE1)에 의해 오정렬 없이, 제1 및 제2 반사 전극들(REL1, REL2) 사이에 정렬될 수 있다. 나아가, 원치 않는 영역, 예를 들어, 화소(PXL)의 최외곽의 애노드 전극의 바깥 등에 발광 소자(LD)가 정렬되는 것이 방지될 수 있다.
나아가, 제1 전원(VDD)은 제1 전원 라인(PL1) 및 차폐 전극 라인(NE1)을 통해 인가될 수 있다. 따라서, 표시 장치에 가해지는 스트레스가 감소되고, 제1 전원(VDD)의 전압 강하가 감소되거나 방지될 수 있다.
도 5b, 도 7 및 도 8을 참조하면, 제1 및 제2 화소(PXL1, PXL2) 각각의 표시 소자층(DPL)은 보호층(PSV) 상에 제공된 복수 개의 제1 및 제2 격벽(PW1, PW2), 복수 개의 제1 및 제2 반사 전극(REL1, REL2), 발광 소자(LD)들, 복수 개의 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다. 표시 소자층(DPL)은 보호층(PSV) 상에 제공되는 배리어층(BRL)을 더 포함할 수 있으며, 배리어층(BRL)은 발광소자(LD)로 불순물이 확산되는 것을 방지할 수 있다. 배리어층(BRL)은 생략될 수도 있다.
예를 들어, 발광 소자들(LD) 각각은 제1 방향(DR1)을 따라 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 제1 단부(EP1)에는 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 제2 단부(EP2)에는 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
일 실시 예에서, 제1 절연층(INS1)은 발광 소자(LD)의 하면을 커버할 수 있다. 제2 절연층(INS2)은 발광 소자(LD)의 상면 일부를 커버할 수 있다. 제2 절연층(INS2)이 커버되지 않은 영역으로써, 발광 소자(LD)의 양단부(EP1, EP2)는 외부로 노출될 수 있다.
복수 개의 제1 및 제2 격벽(PW1, PW2)은 보호층(PSV) 상에서 수평 방향(H)으로 서로 일정 간격 이격될 수 있다. 제1 및 제2 격벽(PW1, PW2)은 하나의 발광 소자(LD)의 길이 이상으로 기판(SUB) 상에서 수평 방향(H)으로 이격될 수 있다. 제1 및 제2 격벽(PW1, PW2)은 무기 재료 또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 제1 및 제2 격벽(PW1, PW2)은 도 6a, 도 6b, 및 도 7에 도시된 바와 같이 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수 있다. 또는, 제1 및 제2 격벽(PW1, PW2)은 도 8에 도시된 바와 같이 반원 형상을 가질 수 있다. 몇몇 실시 예에서, 제1 및 제2 격벽(PW1, PW2)은 반타원, 원형, 사각형 등 다양한 형상을 가질 수 있다.
일 실시예에서, 도 5b를 참조하면, 제1 반사 전극(REL1)은 제1 방향(DR1)으로 연장하는 제1 줄기부 및 제1 줄기부로부터 제2 방향(DR2)으로 연장하는 복수의 제1 가지부들을 포함할 수 있다. 제2 반사 전극(REL2)은 제1 방향(DR1)으로 연장하는 제2 줄기부 및 제2 줄기부로부터 제2 방향(DR2)으로 연장하는 복수의 제2 가지부들을 포함할 수 있다. 복수의 제2 가지부들은 복수의 제1 가지부들과 교번하여 배치될 수 있다. 차폐 전극 라인(NE1)은 제1 반사 전극(REL1)의 복수의 제1 가지부들 및 제2 반사 전극(REL2)의 제2 가지부들 중 적어도 하나와 중첩할 수 있다.
제1 반사 전극(REL1)은 제1 격벽(PW1) 상에 제공될 수 있다. 제1 반사 전극(REL1)은 각 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2) 중 하나의 단부에 인접하게 배치되고, 제1 컨택 전극(CNE1)을 통해 대응하는 발광 소자(LD)에 전기적으로 연결될 수 있다. 제2 반사 전극(REL2)은 제2 격벽(PW2) 상에 제공될 수 있다. 제2 반사 전극(REL2)은 각 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2) 중 다른 하나의 단부에 인접하게 배치될 수 있다.
예를 들어, 제1 및 제2 반사 전극(REL1, REL2) 중 어느 하나의 반사 전극은 발광 소자(LD)의 애노드 전극일 수 있으며, 나머지 하나의 반사 전극은 발광 소자(LD)의 캐소드 전극일 수 있다. 일 실시 예에서, 제1 반사 전극(REL1)은 발광 소자(LD)의 애노드 전극이고, 제2 반사 전극(REL2)은 발광 소자(LD)의 캐소드 전극일 수 있다.
제1 반사 전극(REL1)과 제2 반사 전극(REL2)은 수평 방향(H)으로 동일 평면 상에 배치될 수 있으며, 수직 방향(V)으로 동일한 높이를 가질 수 있다. 제1 반사 전극(REL1)과 제2 반사 전극(REL2)이 동일한 높이를 가지면, 발광 소자(LD)가 제1 및 제2 반사 전극(REL1, REL2)에 보다 안정적으로 연결될 수 있다.
제1 및 제2 반사 전극(REL1, REL2)은 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되게 제공될 수 있다. 따라서, 제1 반사 전극(REL1)은 제1 격벽(PW1)의 경사도에 대응되는 경사를 가질 수 있고, 제2 반사 전극(REL2)은 제2 격벽(PW2)의 경사도에 대응되는 경사를 가질 수 있다.
일 실시 예에서, 제1 및 제2 반사 전극(REL1, REL2)은 반사율을 갖는 도전성 재료로 이루어질 수 있다. 제1 및 제2 반사 전극(REL1, REL2)은 발광 소자(LD)의 양 단부(EP1, EP2)에서 출사되는 광을 화상이 표시되는 방향(일 예로, 정면 방향, 또는 수직 방향(V))으로 반사할 수 있다. 예를 들어, 제1 및 제2 반사 전극(REL1, REL2)은 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되는 형상을 갖기 때문에, 발광 소자(LD) 각각의 양 단부(EP1, EP2)에서 출사된 광은 제1 및 제2 반사 전극(REL1, REL2)에 의해 반사되어 정면 방향으로 더욱 진행될 수 있다. 따라서, 발광 소자(LD)에서 출사된 광의 효율이 향상될 수 있다. 이러한 실시 예에 있어서, 제1 및 제2 반사 전극(REL1, REL2)을 따라 연장하는 제1 및 제2 격벽(PW1, PW2)은 발광 소자(LD)들 각각에서 출사된 광의 효율을 향상시키는 반사 부재로 기능할 수 있다.
도 5b를 참조하면, 제1 반사 전극(REL1)은 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 연장된 바(Bar) 형상을 가질 수 있다. 제1 반사 전극(REL1)은 제1 방향(DR1)을 따라 연장된 제1-1 연결 배선(CNL1_1)에 연결될 수 있다. 제1-1 연결 배선(CNL1_1)은 제1 반사 전극(REL1)과 일체로 제공될 수 있다. 제1-1 연결 배선(CNL1_1)은 컨택홀을 통해 트랜지스터에 전기적으로 연결될 수 있다. 따라서, 트랜지스터에 제공된 신호가 제1-1 연결 배선(CNL1_1)을 통해 제1 반사 전극(REL1)으로 인가될 수 있다. 일 실시 예에서, 제1-1 연결 배선(CNL1_1)은 대응하는 발광 소자(LD)의 정렬 시에 제1 반사 전극(REL1)으로 전압을 인가하는 배선일 수 있다.
예를 들어, 제2 반사 전극(REL2)은 제1 방향(DR1)을 따라 연장된 제2-1 연결 배선에 전기적으로 연결될 수 있다. 제2-1 연결 배선은 제2 반사 전극(REL2)과 일체로 제공될 수 있고, 제1 방향(DR1)을 따라 연장될 수 있다. 제2-1 연결 배선은 발광 장치가 액티브 매트릭스로 구동될 경우, 컨택 홀(미도시)을 통해 신호 배선에 전기적으로 연결될 수 있다. 따라서, 신호 배선의 전압이 제2-1 연결 배선을 통해 제2 반사 전극(REL2)으로 인가될 수 있다. 예를 들어, 제2 구동 전원(VSS)이 신호 배선에 인가되는 경우, 제2 구동 전원(VSS)이 제2-1 연결 배선을 통해 제2 반사 전극(REL2)으로 인가될 수 있다. 일 실시 예서, 제2-1 연결 배선은 대응하는 발광 소자(LD)의 정렬 시에 제2 반사 전극(REL2)으로 전압을 인가하는 배선일 수 있다.
제1 및 제2 반사 전극(REL1, REL2) 연결 배선들은 도전성 재료로 이루어질 수 있다. 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다. 또한, 제1 및 제2 반사 전극(REL1, REL2), 연결배선들은 단일막으로 형성될 수 있다. 예를 들어, 제1 및 제2 반사 전극(REL1, REL2), 연결 배선들은 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다. 예를 들어, 제1 및 제2 반사 전극(REL1, REL2), 제1-1 및 제2-1 연결 배선들은 발광 소자(LD)들 각각의 양단부(EP1, EP2)에서 출사되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되도록 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다.
예를 들어, 제1 반사 전극(REL1) 상에는 제1 반사 전극(REL1)과 발광 소자(LD)들 각각의 양단부(EP1, EP2) 중 어느 하나를 전기적 및/또는 물리적으로 안정되게 연결하는 제1 컨택 전극(CNE1)이 제공될 수 있다. 제1 컨택 전극(CNE1)은 발광 소자(LD)들 각각으로부터 출사되어 제1 반사 전극(REL1)에 의해 정면 방향으로 반사된 광이 전면 방향으로 진행될 수 있도록 투명 도전성 재료로 구성될 수 있다. 예를 들어, 투명 도전성 재료는 ITO, IZO, ITZO 등을 포함할 수 있다.
제1 컨택 전극(CNE1)은 평면 상에서 볼 때 제1 반사 전극(REL1)을 커버하며 제1 반사 전극(REL1)에 중첩할 수 있다. 또한, 제1 컨택 전극(CNE1)은 각 발광 소자(LD)의 양 단부(EP1, EP2) 중 하나의 단부에 부분적으로 중첩할 수 있다.
제1 컨택 전극(CNE1) 상에는 제1 컨택 전극(CNE1)을 커버하는 제3 절연층(INS3)이 제공될 수 있다. 따라서, 제1 컨택 전극(CNE1)은 제3 절연층(INS3)에 의해 외부로 노출되지 않고, 제1 컨택 전극(CNE1)의 부식이 방지될 수 있다. 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 제3 절연층(INS3)은 단일층으로 이루어질 수 있다. 또한, 제3 절연층(INS3)은 다중층으로 이루어질 수도 있다. 제3 절연층(INS3)이 다중층으로 이루어진 경우, 제3 절연층(INS3)은 복수의 무기 절연막 또는 복수의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 예를 들어, 제3 절연층(INS3)은 제1 무기 절연막, 유기 절연막, 및 제2 무기 절연막이 순차적으로 적층된 구조를 가질 수 있다.
제2 반사 전극(REL2) 상에는 제2 컨택 전극(CNE2)이 제공될 수 있다. 제2 컨택 전극(CNE2)은 평면 상에서 볼 때 제2 반사 전극(REL2)을 커버하며 제2 반사 전극(REL2)에 중첩할 수 있다. 또한, 제2 컨택 전극(CNE2)은 발광 소자(LD)의 제2 단부(EP2)에 중첩할 수 있다. 제2 컨택 전극(CNE2)은 제1 컨택 전극(CNE1)과 동일한 물질로 구성될 수 있다.
예를 들어, 제2 컨택 전극(CNE2) 상에는 제2 컨택 전극(CNE2)을 커버하는 제4 절연층(INS4)이 제공될 수 있다. 제2 컨택 전극(CNE2)은 제4 절연층(INS4)에 의해 외부로 노출되지 않고, 제2 컨택 전극(CNE2)의 부식이 방지될 수 있다. 제4 절연층(INS4)은 무기 절연막 또는 유기 절연막 중 어느 하나의 절연막으로 구성될 수 있다.
예를 들어, 제4 절연층(INS4) 상에는 오버 코트층(OC)이 제공될 수 있다. 오버 코트층(OC)은 그 하부에 배치된 제1 및 제2 격벽(PW1, PW2), 제1 및 제2 반사 전극(REL1, REL2), 제1 및 제2 컨택 전극(CNE1, CNE2) 등에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다. 또한, 오버 코트층(OC)은 발광 소자(LD)들로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다. 실시 예에 따라, 오버 코트층(OC)이 생략될 수 있다. 오버 코트층(OC)이 생략된 경우, 제4 절연층(INS4)이 발광 소자(LD)들로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층의 역할을 할 수 있다.
상술한 바와 같이, 발광 소자(LD)의 제1 단부(EP1)는 제1 반사 전극(REL1)에 연결되고, 제2 단부(EP2)는 제2 반사 전극(REL2)에 연결될 수 있다. 예를 들어, 발광 소자(LD)의 제1 도전성 반도체층(11)은 제1 반사 전극(REL1)에 연결되고, 발광 소자(LD)의 제2 도전성 반도체층(13)은 제2 반사 전극(REL2)의 일측에 연결될 수 있다. 이에 따라, 발광 소자(LD)의 제1 및 제2 도전성 반도체층(11, 13)은 제1 반사 전극(REL1)과 제2 반사 전극(REL2)을 통해 소정 전압을 인가받을 수 있다. 발광 소자(LD)의 양측 단부(EP1, EP2)에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 예를 들어, 제1 및 제2 화소(PXL1, PXL2) 각각의 표시 소자층(DPL)은 제1 캡핑층(CPL1) 및 제2 캡핑층(CPL2)을 더 포함할 수 있다.
제1 캡핑층(CPL1)은 제1 반사 전극(REL1) 상에 제공될 수 있다. 제1 캡핑층(CPL1)은 발광 장치의 제조 공정 시 발생하는 불량 등으로 인한 제1 반사 전극(REL1)의 손상을 방지하며, 제1 반사 전극(REL1)과 기판(SUB)의 접착력을 더욱 강화시킬 수 있다. 제1 캡핑층(CPL1)은 발광 소자(LD)들 각각에서 출사되어 제1 반사 전극(REL1)에 의해 정면 방향으로 반사된 광의 손실을 최소화하기 위해 IZO와 같은 투명한 도전성 재료로 이루어질 수 있다.
제1 캡핑층(CPL1)은 제1 방향(DR1)으로 연장된 제1-2 연결 배선(CNL1_2)에 연결될 수 있다. 제1-2 연결 배선(CNL1_2)은 제1 캡핑층(CPL1)과 일체로 제공되며, 제1 캡핑층(CPL1)과 동일한 물질을 포함할 수 있다. 제1-2 연결 배선(CNL1_2)은 제1-1 연결 배선(CNL1_1) 상에 제공되고, 평면 상에서 볼 때 제1-1 연결배선(CNL1_1)에 중첩할 수 있다. 제1-1 연결 배선(CNL1_1)과 제1-2 연결 배선(CNL1_2)은 화소 영역 내에서 제1 연결 배선(CNL1)을 구성할 수 있다.
제2 캡핑층(CPL2)은 제2 반사 전극(REL2) 상에 제공될 수 있다. 제2 캡핑층(CPL2)은 표시 장치의 제조 공정 시 발생하는 불량 등으로 인한 제2 반사 전극(REL2)의 손상을 방지하며, 제2 반사 전극(REL2)과 기판(SUB)의 접착력을 더욱 강화시킬 수 있다. 제2 캡핑층(CPL2)은 제1 캡핑층(CPL1)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
LD: 발광 소자
PXL: 화소
SUB: 기판
PCL: 화소 회로부
DPL: 표시 소자층
PW: 격벽
CPL: 캡핑층
REL: 반사 전극
CP: 도전 패턴
CNE: 컨택 전극

Claims (19)

  1. 복수의 화소들을 포함하는 기판;
    상기 기판 상의 각 화소에 배치된 제1 전극, 및 상기 제1 전극과 동일 평면 상에 이격되어 배치된 제2 전극을 포함하는 전극부;
    상기 제1 전극 및 상기 제2 전극 사이에 상호 이격된 복수의 발광 소자들;
    상기 기판과 상기 제1 전극 사이에 제공되며 제1 구동 전원을 수신하는 제1 전원 라인, 및 상기 기판과 상기 제2 전극 사이에 제공되며 제2 구동 전원을 수신하는 제2 전원 라인을 포함하는 전원 라인부; 및
    상기 전원 라인부와 상기 제1 전극 사이에 제공되며, 상기 제1 구동 전원을 수신하는 차폐 전극 라인을 포함하는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서, 상기 차폐 전극 라인은,
    상기 복수의 발광 소자를 상기 제1 전극 및 상기 제2 전극 사이에 정렬 시에 상기 전극부 하단의 구동 회로에 의한 상하 전계 효과를 차단하도록, 상기 전원 라인부 및 상기 제1 전극 사이에 위치하는 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서, 상기 제1 전극은, 상기 구동 회로를 경유하여 상기 제1 구동 전원에 연결되고,
    상기 제2 전극은, 상기 제2 구동 전원에 연결되는 것을 특징으로 하는 표시 장치.
  4. 제2항에 있어서,
    상기 기판과 상기 전원 라인부 사이에 제공되고, 상기 발광 소자들과 상기 구동 회로를 연결하는 주사선을 더 포함하되,
    상기 주사선은, 상기 차폐 전극 라인 아래에 제공되는 것을 특징으로 하는 표시 장치.
  5. 제2항에 있어서, 상기 구동 회로는, 적어도 하나의 트랜지스터를 포함하고,
    상기 적어도 하나의 트랜지스터는,
    상기 기판 상에 제공되고, 채널, 소스 전극 및 드레인 전극을 포함하는 반도체층; 및
    상기 반도체층 상에 제공되는 게이트 전극을 포함하는 것을 특징으로 하는 표시 장치.
  6. 제5항에 있어서, 상기 게이트 전극은,
    상기 제1 전극 및 상기 반도체층 사이에 개재된 게이트 절연층 상에 제공되는 제1 게이트 전극; 및
    상기 제1 게이트 전극 및 상기 전원 라인부 사이에 제공되는 제2 게이트 전극을 포함하는 것을 특징으로 하는 표시 장치.
  7. 제1항에 있어서, 상기 차폐 전극 라인은, 상기 전원 라인부 및 상기 전극부 사이에 위치하는 것을 특징으로 하는 표시 장치.
  8. 제1항에 있어서, 상기 차폐 전극 라인은, 인접한 화소들 사이의 영역을 커버하도록 연장하는 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서, 상기 제1 전극은 제1 방향으로 연장된 제1 줄기부, 및 상기 제1 줄기부로부터 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제1 가지부들을 포함하며,
    상기 제2 전극은 상기 제1 방향으로 연장된 제2 줄기부, 및 상기 제2 줄기부로부터 상기 제2 방향으로 연장하고, 상기 제1 가지부들와 교번 배치되는 복수의 제2 가지부들을 포함하는 것을 특징으로 하는 표시 장치.
  10. 제9항에 있어서, 상기 차폐 전극 라인은 상기 제1 전극의 상기 제1 가지부들 또는 상기 제2 전극의 상기 제2 가지부들 중 적어도 하나와 중첩하는 것을 특징으로 하는 표시 장치.
  11. 제9항에 있어서, 상기 제1 전극의 상기 제1 가지부들 중 하나는 각 화소의 최외곽에 위치하며,
    상기 차폐 전극 라인은 각 화소의 최외곽에서 상기 제1 전극의 상기 제1 가지부들 중 상기 하나와 중첩하고, 인접한 화소들 사이의 영역을 커버하도록 연장하는 것을 특징으로 하는 표시 장치.
  12. 제9항에 있어서, 상기 차폐 전극 라인은 컨택홀을 통해 상기 제1 전원 라인에 연결되는 것을 특징으로 하는 표시 장치.
  13. 제1항에 있어서, 상기 차폐 전극 라인 및 상기 제2 전원 라인은 각 화소 내에서 상호 중첩하지 않는 것을 특징으로 하는 표시 장치.
  14. 제1항에 있어서, 상기 제1 전극은 상기 화소의 애노드 전극이고,
    상기 제2 전극은 상기 화소의 캐소드 전극인 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서, 상기 제1 구동 전원은 상기 제1 전극 및 상기 제2 전극 중 하나에 전류를 공급하는 전원에 대응하고,
    상기 제2 구동 전원은 상기 제1 전극 및 상기 제2 전극 중 다른 하나에 인가되는 것을 특징으로 하는 표시 장치.
  16. 제1항에 있어서, 상기 차폐 전극 라인은,
    제1 방향으로 연장하는 제1 전극부; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 전극부를 포함하는 것을 특징으로 하는 표시 장치.
  17. 복수의 화소들을 포함하는 기판;
    상기 기판 상의 각 화소에 배치된 제1 전극, 및 상기 제1 전극과 동일 평면 상에 이격된 제2 전극을 포함하는 전극부;
    상기 제1 전극 및 상기 제2 전극 사이에 상호 이격된 복수의 발광 소자들;
    상기 기판과 상기 제1 전극 사이에 제공되며 제1 구동 전원이 인가되는 제1 전원 라인, 및 상기 기판과 상기 제2 전극 사이에 제공되며 제2 구동 전원이 인가되는 제2 전원 라인을 포함하는 전원 라인부; 및
    상기 전원 라인부와 상기 제1 전극 사이에 제공되며, 상기 제1 구동 전원이 인가되는 차폐 전극 라인을 포함하며,
    상기 제1 전극은 제1 방향으로 연장된 제1 줄기부, 및 상기 제1 줄기부로부터 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제1 가지부들을 포함하며,
    상기 제2 전극은 상기 제1 방향으로 연장된 제2 줄기부, 및 상기 제2 줄기부로부터 상기 제2 방향으로 연장하고, 상기 제1 가지부들과 교번 배치되는 복수의 제2 가지부들을 포함하고,
    상기 차폐 전극 라인은 상기 제1 방향으로 연장된 제3 줄기부, 및 상기 제3 줄기부로부터 상기 제2 방향으로 연장된 복수의 제3 가지부들을 포함하는 것을 특징으로 하는 표시 장치.
  18. 제17항에 있어서, 상기 제3 가지부들 중 적어도 일부는 상기 제1 가지부들 또는 상기 제2 가지부들 중 적어도 하나와 중첩하는 것을 특징으로 하는 표시 장치.
  19. 제18항에 있어서, 상기 제1 가지부들 중 하나는 각 화소의 최외곽에 배치되고,
    상기 제3 가지부들 중 하나는 상기 최외곽에서 상기 제1 가지부들 중 상기 하나와 중첩하고, 서로 인접하는 화소들 사이의 영역을 커버하도록 연장하는 것을 특징으로 하는 표시 장치.
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