KR20220030425A - 발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치 - Google Patents

발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치 Download PDF

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이승근
이병주
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이승아
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Abstract

길이 방향으로 순차적으로 위치한 제1 단부와 제2 단부를 포함한 발광 소자는, 상기 제1 단부에 대응된 제1 반도체층; 상기 제1 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 반도체층; 상기 활성층과 상기 제2 반도체층 사이에 제공되며 제1 영역과 제2 영역으로 구획되는 제1 배리어층; 및 상기 제1 반도체층, 상기 활성층, 상기 제1 배리어층, 및 상기 제2 배리어층 각각의 외주면을 감싸는 절연막을 포함할 수 있다. 여기서, 상기 제1 영역은 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층보다 알루미늄 조성이 높은 반도체층을 포함하고, 상기 제2 영역은 산화층을 포함할 수 있다.

Description

발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치{LIGHT EMITTING ELEMENT, METHOD OF MANUFACTURING THE SAME AND THE DISPLAY DEVICE COMPRISING THE LIGHT EMITTING ELEMENT}
본 발명은 발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 활성층의 상부 및 하부에 각각 산화층을 포함한 배리어층을 배치하여 제조 공정 시 노출된 표면의 데미지에 의한 표면 누설 전류를 최소화하여 출광 효율을 향상시킬 수 있는 발광 소자 및 그의 제조 방법을 제공하는 데 목적이 있다.
또한, 본 발명은 상술한 발광 소자를 구비한 표시 장치를 제공하는 데 목적이 있다.
길이 방향으로 순차적으로 위치한 제1 단부와 제2 단부를 포함한 발광 소자는, 상기 제1 단부에 대응된 제1 반도체층; 상기 제1 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 반도체층; 상기 활성층과 상기 제2 반도체층 사이에 제공되며, 제1 영역과 제2 영역으로 구획되는 제1 배리어층; 및 상기 제1 반도체층, 상기 활성층, 상기 제1 배리어층, 및 상기 제2 반도체층 각각의 외주면을 감싸는 절연막을 포함할 수 있다. 여기서, 상기 제1 영역은 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층보다 알루미늄(Al) 조성이 높은 반도체층을 포함할 수 있다. 상기 제2 영역은 산화층을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함할 수 있고, 상기 제2 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 여기서, 상기 활성층과 상기 제1 배리어층은 상기 n형 도펀트 또는 상기 p형 도펀트가 도핑되지 않은 반도체층일 수 있다.
일 실시예에 있어서, 상기 발광 소자는 상기 제1 반도체층과 상기 활성층 사이에 배치되며, 제3 영역과 제4 영역으로 구획되는 제2 배리어층을 더 포함할 수 있다. 여기서, 상기 제2 배리어층은 상기 n형 도펀트 또는 상기 p형 도펀트가 도핑되지 않은 반도체층일 수 있다.
일 실시예에 있어서, 상기 제3 영역은 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층보다 알루미늄 조성이 높은 반도체층을 포함할 수 있고, 상기 제4 영역은 산화층을 포함할 수 있다. 여기서, 상기 제3 영역과 상기 제4 영역은 상기 길이 방향으로 동일한 두께를 가질 수 있다.
일 실시예에 있어서, 상기 제2 영역과 상기 제4 영역은 상기 길이 방향과 교차하는 방향으로 서로 동일하거나 서로 상이한 폭을 가질 수 있다. 여기서, 상기 제2 영역과 상기 제4 영역은 상기 길이 방향으로 서로 동일하거나 서로 상이한 두께를 가질 수 있다.
일 실시예에 있어서, 상기 제1 배리어층과 상기 제2 배리어층은 서로 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 영역과 상기 제3 영역은 알루미늄, 인듐, 및 인으로 구성된 AlInP층 또는 알루미늄, 갈륨, 및 비소로 구성된 AlGaAs층을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 영역과 상기 제2 영역은 상기 길이 방향으로 동일한 두께를 가질 수 있다.
일 실시예에 있어서, 상기 발광 소자는 상기 제2 반도체층 상에 제공되며 상기 제2 단부에 대응되는 추가 전극을 더 포함할 수 있다.
상술한 발광 소자는, 기판 제공하는 단계; 상기 기판 상에 제1 반도체층, 제1 배리어층, 활성층, 제2 배리어층, 제2 반도체층, 및 추가 전극이 순차적으로 적층된 발광 적층체를 형성하는 단계; 상기 발광 적층체를 수직 방향으로 식각하여 적어도 하나의 발광 적층 패턴을 형성하고, 상기 제1 반도체층의 일 영역을 외부로 노출하는 단계; 상기 제1 및 제2 배리어층들 각각이 서로 상이한 물질을 포함하는 제1 영역과 제2 영역으로 구획되도록 상기 발광 적층 패턴에 열처리를 진행하는 단계; 상기 발광 적층 패턴 상에 절연 물질층을 형성하고, 상기 절연 물질층을 수직 방향으로 식각하여 상기 발광 적층 패턴의 표면을 둘러싸는 절연막을 형성하는 단계; 및 상기 절연막에 둘러싸인 상기 발광 적층 패턴을 상기 기판으로부터 분리하여 발광 소자를 형성하는 단계를 포함하여 제조될 수 있다. 여기서, 상기 발광 소자는 길이 방향으로 순차적으로 배치된 상기 제1 반도체층, 상기 제1 배리어층, 상기 활성층, 상기 제2 배리어층, 상기 제2 반도체층, 및 상기 추가 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 배리어층들 각각의 제1 영역은 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층보다 알루미늄 조성이 높은 반도체층을 포함할 수 있고, 상기 제1 및 제2 배리어층들 각각의 제2 영역은 산화층을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 기판; 상기 기판의 일면 상에서 제1 방향으로 서로 이격되고 상기 제1 방향과 다른 제2 방향으로 연장된 제1 전극과 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 배치되며, 길이 방향으로 제1 단부와 제2 단부를 각각 갖는 복수의 발광 소자들을 포함할 수 있다. 여기서, 상기 발광 소자들 각각은, 상기 제1 단부에 대응되는 제1 반도체층; 상기 제1 반도체층 상에 배치되며, 제1 영역과 제2 영역으로 구획되는 제1 배리어층; 상기 제1 배리어층 상에 배치된 활성층; 상기 활성층 상에 배치되며, 제3 영역과 제4 영역으로 구획되는 제2 배리어층; 상기 제2 배리어층 상에 배치된 제2 반도체층; 상기 제2 반도체층 상에 배치된 추가 전극; 및 상기 제1 반도체층, 상기 제1 배리어층, 상기 활성층, 상기 제2 배리어층, 상기 제2 반도체층, 및 상기 추가 전극 각각의 외주면을 감싸는 절연막을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 영역과 상기 제3 영역은 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층보다 알루미늄 조성이 높은 반도체층을 포함할 수 있고, 상기 제2 영역과 상기 제4 영역은 산화층을 포함할 수 있다.
본 발명의 일 실시예에 따른 발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치는 활성층과 p형 반도체층 사이 및 상기 활성층과 n형 반도체층 사이에 각각 산화층을 포함한 배리어층을 배치하여 발광 소자의 제조 공정 시 발생하는 표면 손상에 의한 표면 누설 전류를 최소화하여 출광 효율이 향상된 발광 소자들을 제조할 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2는 도 1의 발광 소자의 단면도이다.
도 3 내지 도 16은 도 1 및 도 2의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 17 및 도 18은 본 발명의 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도들이다.
도 19는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1 및 도 2에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 20은 도 19에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 21은 도 19에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
도 22는 도 21의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 23은 도 22의 EA1 부분의 개략적인 확대 단면도이다.
도 24는 도 23의 EA2 부분의 개략적인 확대도이다.
도 25는 도 21의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 26은 본 발명의 다른 실시예에 따른 화소를 개략적으로 도시한 평면도이다.
도 27은 도 26의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 28은 도 27의 뱅크 패턴을 다른 실시예에 따라 구현한 것으로 도 27의 Ⅲ ~ Ⅲ'선에 대응되는 단면도이다.
도 29는 도 27의 제1 및 제2 접촉 전극들을 다른 실시예에 따라 구현한 것으로 도 26의 Ⅲ ~ Ⅲ'선에 대응되는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소(일 예로 ‘제 2 구성요소’)에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 ‘제 3 구성요소’)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소 (일 예로 ‘제 2 구성요소’)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 ‘제 3 구성요소’)가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 2는 도 1의 발광 소자의 단면도이다.
본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 1 및 도 2에 도시된 실시예에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 반도체층(11)과 제2 반도체층(13) 사이에 개재된 활성층(12)을 포함할 수 있다. 또한, 발광 소자(LD)는 제2 반도체층(13) 상에 위치한 추가 전극(15)을 더 포함할 수 있다.
일 실시예에 있어서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층 패턴(10)으로 구현될 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 제1 단부(EP1, 또는 하 단부)와 제2 단부(EP2, 또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1, 또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 하나의 반도체층이 배치될 수 있고, 발광 소자(LD)의 제 2 단부(EP2, 또는 상 단부)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 배치될 수 있다. 일 실시예에 있어서, 발광 소자(LD)의 제1 단부(EP1, 또는 하 단부)에는 제1 반도체층(11)이 배치될 수 있고, 상기 발광 소자(LD)의 제2 단부(EP2, 또는 상 단부)에는 제2 반도체층(13)이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale) 내지 마이크로 스케일(micro scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn, Te 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 알루미늄갈륨인듐인(AlxGayInzP) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12) 상에 위치한 상부 면(11b)과 외부로 노출되는 하부 면(11a)을 포함할 수 있다. 제1 반도체층(11)의 하부 면(11a)은 발광 소자(LD)의 제1 단부(EP1, 또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 발광 소자(LD)의 길이(L) 방향으로 서로 마주보는 제1 면(12a)과 제2 면(12b)을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 알루미늄갈륨인듐인(AlxGayInzP) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12) 상에 위치한 하부 면(13a) 및 추가 전극(15)의 하부 면(15a)과 접촉하는 상부 면(13b)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면(11a)보다 제2 반도체층(13)의 상부 면(13b)에 더 인접하게 위치할 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 적층 패턴(10)은 제2 반도체층(13) 상에 배치된 추가 전극(15)을 더 포함할 수 있다.
추가 전극(15)은 제2 반도체층(13)의 상부 면(13b)과 접촉할 수 있다. 추가 전극(15)은 제2 반도체층(13)과 전기적으로 연결되는 오믹(ohmic) 접촉 전극일 수 있다. 추가 전극(15)은 일정 이상의 투과율(또는 광 투과율)을 갖는 도전성 물질을 포함할 수 있다. 일 예로, 추가 전극(15)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 추가 전극(15)은 실질적으로 투명할 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)에서 생성되는 광이 추가 전극(15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 추가 전극(15)은 발광 소자(LD)의 길이(L) 방향을 따라 제2 반도체층(13)과 접촉하는 하부 면(15a) 및 외부로 노출된 상부 면(15b)을 포함할 수 있다. 일 실시예에 있어서, 추가 전극(15)의 상부 면(15b)은 발광 소자(LD)의 제2 단부(EP2, 또는 상 단부)일 수 있다.
상술한 실시예에서, 추가 전극(15)은 투명 금속 산화물로 이루어진 단일막 및/또는 불투명 금속으로 이루어진 단일막의 도전층으로 설명 및 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 추가 전극(15)은 적어도 하나의 투명 금속 산화물로 이루어진 도전층과 적어도 하나의 불투명 금속으로 이루어진 도전층이 적층된 다중층으로 구성될 수도 있다.
본 발명의 일 실시예에 있어서, 발광 적층 패턴(10)은 제1 배리어층(16)과 제2 배리어층(17)을 더 포함할 수 있다. 제2 배리어층(17)은 발광 소자(LD)의 길이(L) 방향으로 활성층(12)을 사이에 두고 제1 배리어층(16) 상에 배치될 수 있다. 일 실시예에 있어서, 발광 적층 패턴(10)은 비도핑 영역(A)과 도핑 영역(B)을 포함할 수 있다. 비도핑 영역(A)에는 제1 배리어층(16), 활성층(12), 및 제2 배리어층(17)이 포함될 수 있고, 도핑 영역(B)에는 제1 반도체층(11)과 제2 반도체층(13)이 포함될 수 있다.
제1 배리어층(16)은 제1 반도체층(11)과 활성층(12) 사이에 제공되며, 반도체층, 일 예로, 진성 반도체층일 수 있다. 여기서, 진성 반도체층이란, 언도프트(unpoped) 반도체층 또는 비의도적 도핑(unintentionally doped) 반도체층일 수 있다. 비의도적 도핑 반도체층이란, 반도체층의 성장 공정에서 도펀트, 예를 들어 실리콘(Si) 원자등과 같은 n형 도펀트의 도핑없이 N-vacancy가 발생하는 것을 의미할 수 있다. 이때, N-vacancy가 많아지면 잉여 전자의 농도가 커져서, 제조 공정에서 의도하지 않았더라도 n형 도펀트로 도핑된 것과 유사한 전기적인 특성을 가질 수 있다.
제1 배리어층(16)은 제1 반도체층(11)과 활성층(12) 사이에 성장되어(또는 배치되어) 제1 반도체층(11)에 도핑된 n형 도펀트가 상기 활성층(12)으로 유입되는 것을 방지할 수 있다. 또한, 제1 배리어층(16)은 활성층(12)으로부터 제1 반도체층(11)으로 전자가 역류하는 것을 방지할 수 있다. 도핑에 의한 밴드갭 차이로 인해 제1 배리어층(16)은 활성층(12)으로부터 제1 반도체층(11)으로 전자가 역류하는 것을 방지하는 장벽 역할을 하여 활성층(12) 내의 정공-전자의 결합 가능성을 높여 내부 양자 효율 증대에 기여할 수 있다.
제1 배리어층(16)은 알루미늄(Al), 인듐(In), 및 인(P)으로 구성된 AlInP 또는 알루미늄(Al), 갈륨(Ga), 및 비소(As)로 구성된 AlGaAs 중 어느 하나의 반도체 물질로 구성될 수 있다. 일 실시예에 있어서, 제1 배리어층(16)은 도핑 영역(B)에 포함된 제1 및 제2 반도체층들(11, 13)보다 알루미늄(Al) 조성이 높은 반도체층으로 구성될 수 있다. 제1 배리어(16)은 제1 반도체층(11)과 접촉하는 하부 면(16a) 및 활성층(12)과 접촉하는 상부 면(16b)을 포함할 수 있다.
제2 배리어층(17)은 활성층(12)과 제2 반도체층(13) 사이에 제공되며, 반도체층, 일 예로, 진성 반도체층일 수 있다. 제2 배리어층(17)은 제1 배리어층(16)과 동일한 물질을 포함할 수 있다. 일 예로, 제2 배리어층(17)은 알루미늄(Al), 인듐(In), 및 인(P)으로 구성된 AlInP 또는 알루미늄(Al), 갈륨(Ga), 및 비소(Ag)로 구성된 AlGaAs 중 어느 하나의 반도체 물질로 구성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제2 배리어층(17)은 제1 배리어층(16)과 상이한 물질을 포함할 수도 있다. 일 실시예에 있어서, 제2 배리어층(17)은 도핑 영역(B)에 포함된 제1 및 제2 반도체층들(11, 13)보다 알루미늄(Al) 조성이 높은 반도체층으로 구성될 수 있다.
일 실시예에 있어서, 제2 배리어층(17)은 활성층(12)과 제2 반도체층(13) 사이에 성장되어(또는 배치되어) 제2 반도체층(13)에 도핑된 p형 도펀트가 상기 활성층(12)으로 유입되는 것을 방지할 수 있다. 또한, 제2 배리어층(17)은 활성층(12)과 제2 반도체층(13) 사이에 성장되어(또는 배치되어) 활성층(12)으로부터 제2 반도체층(13)으로 정공이 역류하는 것을 방지할 수 있다. 도핑에 의한 밴드갭 차이로 제2 배리어층(17)은 활성층(12)으로부터 제2 반도체층(13)으로 정공이 역류하는 것을 방지하는 장벽 역할을 하여 활성층(12) 내의 정공-전자의 결합 가능성을 높여 내부 양자 효율 증대에 기여할 수 있다. 제2 배리어층(17)은 활성층(12)과 접촉하는 하부 면(17a) 및 제2 반도체층(13)과 접촉하는 상부 면(17b)을 포함할 수 있다.
일 실시예에 있어서, 발광 적층 패턴(10)은 발광 소자(LD)의 형상에 대응되는 형상으로 제공 및/또는 형성될 수 있다. 예를 들어, 발광 소자(LD)가 원기둥 형상으로 제공 및/또는 형성되는 경우, 발광 적층 패턴(10)도 원기둥 형상으로 제공 및/또는 형성될 수 있다. 발광 적층 패턴(10)이 원기둥 형상을 갖는 경우, 제1 반도체층(11), 제1 배리어층(16), 활성층(12), 제2 배리어층(17), 제2 반도체층(13), 및 추가 전극(15) 각각은 원기둥 형상을 가질 수 있다.
발광 소자(LD)의 길이(L) 방향을 따라 발광 소자(LD)의 제1 단부(EP1, 또는 하 단부)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 제2 단부(EP2, 또는 상 단부)에는 제2 반도체층(13)과 전기적으로 연결된 추가 전극(15)이 배치될 수 있다. 발광 소자(LD)는 상기 발광 소자(LD)의 양 단부(EP1, EP2)에 위치하며 외부로 노출된 제1 반도체층(11)의 하부 면(11a)과 추가 전극(15)의 상부 면(15b)을 포함할 수 있다. 제1 반도체층(11)의 하부 면(11a)과 추가 전극(15)의 상부 면(15b)은 외부의 전도성 물질, 일 예로, 접촉 전극과 접촉하여 상기 접촉 전극과 전기적으로 연결되도록 외부로 노출된 면(일 예로, 외면)일 수 있다.
발광 적층 패턴(10)이 발광 소자(LD)의 형상에 대응되는 형상으로 제공 및/또는 형성되는 경우, 발광 적층 패턴(10)은 발광 소자(LD)의 길이(L)와 실질적으로 유사하거나 동일한 길이를 가질 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 발광 적층 패턴(10)의 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 투명 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 산화 타이타늄(TiOx), 산화 하프늄(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnO), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFx), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNx), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일막의 형태로 제공되거나 적어도 이중막을 포함한 다중막의 형태로 제공될 수 있다. 일 예로, 절연막(14)이 순차적으로 적층된 제1 레이어와 제2 레이어를 포함한 이중막으로 구성될 경우, 상기 제1 레이어와 상기 제2 레이어는 서로 상이한 물질(또는 재료)로 구성될 수 있으며, 상이한 공정으로 형성될 수 있다. 실시예에 따라, 상기 제1 레이어와 상기 제2 레이어는 동일한 물질을 포함할 수도 있다.
절연막(14)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 적층 패턴(10)의 외주면(또는 표면)에 형성 및/또는 제공될 수 있으며, 이외에도 제1 반도체층(11), 제1 배리어층(16), 제2 배리어층(17), 제2 반도체층(13), 및 추가 전극(15) 각각의 외주면을 더 둘러쌀 수 있다. 편의를 위해, 도 1에서는 절연막(14)의 일부를 삭제한 모습을 도시하였고, 실제 발광 소자(LD)에 포함된 제1 반도체층(11), 제1 배리어층(16), 활성층(12), 제2 배리어층(17), 제2 반도체층(13), 및 추가 전극(15)은 상기 절연막(14)에 의해 둘러싸일 수 있다. 일 실시예에 있어서, 절연막(14)은 제1 반도체층(11)의 외주면과 추가 전극(15)의 외주면 각각을 완전히 둘러쌀 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 절연막(14)은 제1 반도체층(11)의 외주면 일부 및/또는 추가 전극(15)의 외주면 일부만을 둘러쌀 수도 있다.
절연막(14)은 발광 소자(LD)의 길이(L) 방향에 교차하는 방향으로 제1 반도체층(11)의 하부 면(11a)과 평행한 하부 면(14a), 상기 길이(L) 방향 상에서 상기 하부 면(14a)과 마주보는 상부 면(14b), 발광 적층 패턴(10)에 직접 접촉하는(또는 닿는) 내측면(14d), 및 내측면(14d)과 마주보며 발광 소자(LD)의 최외곽 측면에 해당하는 외측면(14c)을 포함할 수 있다. 절연막(14)의 하부 면(14a), 상기 절연막(14)의 상부 면(14b), 상기 절연막(14)의 외측면(14c), 및 상기 절연막(14)의 내측면(14d)은 서로 연결되며 연속할 수 있다. 여기서, 절연막(14)의 상부 면(14b)은 절연막(14)의 상단 둘레를 포함하는 가상의 면으로 정의될 수 있으며, 절연막(14)의 하부 면(14a)은 절연막(14)의 하단 둘레를 포함하는 가상의 면으로 정의될 수 있다.
절연막(14)의 하부 면(14a)은 제1 반도체층(11)의 하부 면(11a)과 동일 면(또는 동일 선) 상에 위치할 수 있으며, 절연막(14)의 상부 면(14b)은 추가 전극(15)의 상부 면(15b)과 동일 면(또는 동일 선) 상에 위치할 수 있다. 절연막(14)의 하부 면(14a)과 제1 반도체층(11)의 하부 면(11a)이 반드시 동일 면(또는 동일 선) 상에 위치해야 하는 것은 아니며, 실시예에 따라 서로 상이한 면(또는 상이한 선) 상에 위치할 수도 있다. 마찬가지로, 절연막(14)의 상부 면(14b)과 추가 전극(15)의 상부 면(15b)이 반드시 동일 면(또는 동일 선) 상에 위치해야 하는 것은 아니며, 실시예에 따라, 서로 상이한 면(또는 상이한 선) 상에 위치할 수도 있다.
발광 소자(LD)의 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 제1 배리어층(16), 활성층(12), 제2 배리어층(17), 제2 반도체층(13), 및 추가 전극(15)은 서로 상이한 두께를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상술한 발광 소자(LD)는 에피택셜 성장(epitaxial growth)을 위한 기판(미도시) 상에서 성장되어 제조될 수 있다.
한편, 제1 배리어층(16)은 제1 영역(16_1)과 제2 영역(16_2)으로 구획될 수 있다. 제1 영역(16_1)은, 도 2에 도시된 바와 같이, 제1 배리어층(16)의 중앙에 위치할 수 있고, 제2 영역(16_2)은 제1 배리어층(16)의 중앙을 제외한 나머지 영역에 위치할 수 있다.
제1 영역(16_1)과 제2 영역(16_2)은 옥시즌(oxygen)의 구비 여부에 따라 구분될 수 있다. 즉, 제1 영역(16_1)과 제2 영역(16_2)은 산화된 영역인 산화층의 구비 여부에 따라 구분될 수 있다. 제1 영역(16_1)은 산화층을 포함하지 않는 제1 배리어층(16)의 일 영역일 수 있고, 제2 영역(16_2)은 산화층을 포함하는 제1 배리어층(16)의 일 영역일 수 있다. 제1 영역(16_1)은 AlInP 또는 AlGaAs 중 하나의 반도체 물질로 포함한 진성 반도체층일 수 있고, 제2 영역(16_2)은 상기 하나의 반도체 물질과 옥시즌(oxygen)이 결합하여 형성된 산화층을 포함할 수 있다. 제2 영역(16_2)은 발광 적층 패턴(10)을 제조하는 공정에서 제1 배리어층(16)의 제1 에지(도 13의 'ED1' 참고)(또는 제1 가장 자리)를 노출시켜 열처리 등을 통하여 산화된 산화층을 포함할 수 있다. 상술한 산화는 상기 제1 배리어층(16)의 제1 에지(ED1)(또는 제1 가장 자리)로부터 안쪽(또는 중앙)을 향하여 진행될 수 있다. 상술한 산화로 인하여 형성된 산화층을 포함한 제2 영역(16_2)은 산화층을 포함하지 않는 제1 영역(16_1)에 비하여 상대적으로 저항이 높으며 상대적으로 굴절률이 낮을 수 있다. 일 실시예에 있어서, 산화층을 포함한 제2 영역(16_2)은 절연층으로 활용될 수 있다.
제1 영역(16_1)과 제2 영역(16_2)은 발광 소자(LD)의 길이(L) 방향을 따라 서로 동일한 두께를 가질 수 있다. 일 예로, 제1 영역(16_1)의 두께(d1)와 제2 영역(16_2)의 두께(d2)는 서로 동일할 수 있다. 일 실시예에 있어서, 발광 소자(LD)의 길이(L) 방향과 교차하는 방향으로 제2 영역(16_2)의 폭(W1)은 제1 영역(16_1)의 폭과 상이할 수 있다. 일 예로, 제2 영역(16_2)의 폭(W1)은 제1 영역(16_1)의 폭보다 작을 수 있다. 일 실시예에 있어서, 제1 영역(16_1)의 두께(d1) 및 제2 영역(16_2)의 두께(d2)는 대략 500nm 이하일 수 있다. 제2 영역(16_2)의 폭(W1)은 대략 150nm 이하일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며 제1 영역(16_1)의 두께(d1), 제2 영역(16_2)의 두께(d2), 및 제2 영역(16_2)의 폭(W1)은 실시예에 따라 다양하게 변경될 수 있다.
제2 배리어층(17)은 제3 영역(17_1)과 제4 영역(17_2)으로 구획될 수 있다. 제3 영역(17_1)은, 도 2에 도시된 바와 같이, 제2 배리어층(17)의 중앙 영역에 위치할 수 있고, 제4 영역(17_2)은 제2 배리어층(17)의 중앙을 제외한 나머지 영역에 위치할 수 있다.
제3 영역(17_1)과 제4 영역(17_2)은 옥시즌(oxygen)의 구비 여부에 따라 구분될 수 있다. 즉, 제3 영역(17_1)과 제4 영역(17_2)은 산화된 영역인 산화층의 구비 여부에 따라 구분될 수 있다. 제3 영역(17_1)은 산화층을 포함하지 않는 제2 배리어층(17)의 일 영역일 수 있고, 제4 영역(17_2)은 산화층을 포함하는 제2 배리어층(17)의 일 영역일 수 있다. 제3 영역(17_1)은 AlInP 또는 AlGaAs 중 하나의 반도체 물질로 포함한 진성 반도체층일 수 있고, 제4 영역(17_2)은 상기 하나의 반도체 물질과 옥시즌(oxygen)이 결합하여 형성된 산화층을 포함할 수 있다. 제4 영역(17_2)은 발광 적층 패턴(10)을 제조하는 공정에서 제2 배리어층(17)의 제2 에지(도 13의 'ED2' 참고)(또는 제2 가장 자리)를 노출시켜 열처리 등을 통하여 산화된 산화층을 포함할 수 있다. 상술한 산화는 상기 제2 배리어층(17)의 제2 에지(ED2)(또는 제2 가장 자리)로부터 안쪽(또는 중앙)을 향하여 진행될 수 있다. 상술한 산화로 인하여 형성된 제4 영역(17_2)은 산화층을 포함하지 않는 제3 영역(17_1)에 비하여 상대적으로 저항이 높으며 상대적으로 굴절률이 낮을 수 있다. 일 실시예에 있어서, 산화층을 포함한 제4 영역(17_2)은 절연층으로 활용될 수 있다.
제3 영역(17_1)과 제4 영역(17_2)은 발광 소자(LD)의 길이(L) 방향을 따라 서로 동일한 두께를 가질 수 있다. 일 예로, 제3 영역(17_1)의 두께(d3)와 제4 영역(17_2)의 두께(d4)는 서로 동일할 수 있다. 일 실시예에 있어서, 발광 소자(LD)의 길이(L) 방향과 교차하는 방향으로 제4 영역(17_2)의 폭(W2)은 제3 영역(17_1)의 폭보다 작을 수 있다. 일 실시예에 있어서, 제3 영역(17_1)의 두께(d3) 및 제4 영역(17_2)의 두께(d4)는 대략 500nm 이하일 수 있다. 제4 영역(17_2)의 폭(W2)은 대략 150nm 이하일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며 제3 영역(17_1)의 두께(d3), 제4 영역(17_2)의 두께(d4), 및 제4 영역(17_2)의 폭(W2)은 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에 있어서, 발광 소자(LD)의 길이(L) 방향으로 제1 배리어층(16)의 제2 영역(16_2)의 두께(d2)와 제2 배리어층(17)의 제4 영역(17_2)의 두께(d4)는 서로 동일할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 상기 제1 배리어층(16)의 제2 영역(16_2)의 두께(d2)와 상기 제2 배리어층(17)의 제4 영역(17_2)의 두께(d4)는 서로 상이할 수도 있다.
상술한 바와 같이, 산화층을 포함한 제1 배리어층(16)이 제1 반도체층(11)과 활성층(12) 사이에 배치되고, 산화층을 포함한 제2 배리어층(17)이 활성층(12)과 제2 반도체층(13) 사이에 배치되면, 식각 방식으로 발광 적층 패턴(10)을 제조하는 과정에서 비도핑 영역(A)의 표면 손상에 의한 표면 누설 전류를 차단하여 발광 소자(LD)의 출광 효율을 향상시킬 수 있다.
구체적으로 설명하면, 건식 식각 방식 등을 통해 수직 방향으로 식각된 발광 적층 패턴(10)의 표면에 열처리 등을 진행하게 되면, 제1 배리어층(16)의 일부 및 제2 배리어층(17)의 일부에 각각 매우 높은 저항 성분의 절연 영역인 산화층이 형성될 수 있다. 상기 산화층은 제1 배리어층(16)의 제2 영역(16_2)과 제2 배리어층(17)의 제4 영역(17_2)에 각각 포함될 수 있다.
산화층을 포함하지 않는 기존의 발광 소자에서는 발광 적층 패턴(10) 형성을 위한 건식 식각 공정 시, 상기 발광 적층 패턴(10)의 비도핑 영역(A)의 표면이 노출되어 상기 건식 식각 공정에서 사용되는 식각 가스에 의해 데미지를 입을 수 있다. 이 경우, 기존의 발광 소자에서는 동작을 위한 전류 주입 중에 상당한 표면 누설 전류가 발생하여 발광 소자의 출광 효율이 저하될 수 있다.
본 발명의 일 실시예에서와 같이, 제1 반도체층(11)과 활성층(12) 사이에 산화층을 포함한 제1 배리어층(16)을 배치하고, 활성층(12)과 제2 반도체층(13) 사이에 산화층을 포함한 제2 배리어층(17)을 배치하는 경우 발광 적층 패턴(10)의 비도핑 영역(A)에서의 표면 저항이 상대적으로 높아질 수 있다. 특히, 상기 비도핑 영역(A)에서 절연막(14)의 내측면(14d)과 접하는 제1 배리어층(16)의 제2 영역(16_2)과 제2 배리어층(17)의 제4 영역(17_2)의 표면 저항이 상대적으로 높아질 수 있다. 이에 따라, 발광 적층 패턴(10)(또는 발광 소자(LD))의 표면에서의 누설 전류 경로를 차단하여 표면 누설 전류를 감소시킴으로써 발광 소자(LD)의 출광 효율이 향상될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 광원(또는 발광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 3 내지 도 16은 도 1 및 도 2의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 1 내지 도 3을 참조하면, 발광 소자(LD)를 지지하도록 구성되는 기판(1)을 준비한다.
기판(1)은 GaAs, GaP 또는 InP 기판일 수 있다. 기판(1)은 에피택셜 성장(epitaxial growth)을 위한 웨이퍼(또는 성장 기판)일 수 있다. 제1 기판(1)은 표면 상에 GaAs 층을 갖는 ZnO 기판을 포함할 수 있다. 또한, 표면 상에 GaAs 층을 갖는 Ge 기판 및 Si 웨이퍼 상에 버퍼층을 사이에 두고 GaAs 층을 갖는 Si 기판도 적용될 수 있다.
기판(1)은 공지의 제법으로 제작된 시판품의 단결정 기판을 사용할 수 있다. 발광 소자(LD)를 제조하기 위한 선택비를 만족하고 에피택셜 성장이 원활히 이루어지는 경우, 기판(1)의 재료는 이에 제한되지 않는다.
기판(1)의 에피택셜 성장시키는 표면은 평탄한 것이 바람직할 수 있다. 기판(1)은 기판(1)이 적용되는 제품에 따라 크기와 직경이 달라질 수 있으며, 에피택셜 성장으로 인한 적층 구조에 의한 휨을 저감할 수 있는 형태로 제조될 수 있다. 기판(1)의 형상은, 원형에 한정되지 않고, 직사각형 등 다각형의 형상일 수 있다.
기판(1)의 제1 면(SF1)(또는 상부 면) 상에 희생층(3)을 형성한다. 희생층(3)은 기판(1) 상에 발광 소자(LD)를 제조하는 과정에서 발광 소자(LD)와 기판(1) 사이에 위치하여 발광 소자(LD)와 기판(1)을 물리적으로 이격시킬 수 있다. 이때, 기판(1)의 제1 면(SF1)과 마주보는 제2 면(SF2)(또는 배면)은, 도 3에 도시된 바와 같이, 제1 기판(1)의 두께 방향(DR3, 이하 '제3 방향'이라 함)을 따라 하부를 향할 수 있다.
희생층(3)은 다양한 형태의 구조를 가질 수 있으며, 단일막 구조 또는 다중막 구조로 이루어질 수 있다. 희생층(3)은 발광 소자(LD)의 최종 제조 공정에서 제거되는 층일 수 있다. 희생층(3)이 제거되는 경우, 상기 희생층(3)의 상부 및 하부에 위치하는 층간 분리가 이루어질 수 있다. 희생층(3)은 GaAs, AlAs 또는 AlGaAs로 형성될 수 있다.
희생층(3) 상에 제1 반도체층(11)을 형성한다. 제1 반도체층(11)은 에피택셜 성장을 통하여 형성될 수 있고, MOCVD(Metal-Organic Chemical Vapor Deposition) 방법, MBE(Molecular Beam Epitaxy) 방법, VPE(Vapor Phase Epitaxy) 방법, LPE(Liquid Phase Epitaxy) 방법 등으로 형성될 수 있다. 실시예에 따라, 제1 반도체층(11)과 희생층(3) 사이에는 버퍼층, 비도핑 반도체층 등 결정성 향상을 위한 추가의 반도체층이 더 형성될 수 있다.
제1 반도체층(11)은 III(Ga, Al, In)-V(P, As)족으로 구성되는 반도체 재료를 포함할 수 있으며, Si, Ge, Sn, Te 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 Si로 도핑된 GaP, GaAs, GaInP, AlGaInP 중 적어도 하나의 반도체 재료를 포함할 수 있다. 즉, 제1 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다.
도 1 내지 도 4를 참조하면, 제1 반도체층(11) 상에 제1 배리어층(16)을 형성한다.
제1 배리어층(16)은 AlInP 또는 AlGaAs 중 어느 하나의 반도체 물질로 구성되는 진성 반도체층(또는 비도핑 반도체층)일 수 있다. 일 실시예에 있어서, 제1 배리어층(16)은 제1 반도체층(11)보다 알루미늄(Al) 조성이 높은 반도체층으로 구성될 수 있다. 제1 배리어층(16)이 제1 반도체층(11)보다 알루미늄(Al) 조성이 높은 반도체층으로 구성될 경우, 후술할 열처리 공정에서 제1 반도체층(11)에 비하여 산소와의 결합이 빠르게 이루어져 저항이 높은 산화층을 용이하게 형성할 수 있다.
제1 배리어층(16)은 에피택셜 성장을 통하여 형성될 수 있고, MOCVD(Metal-Organic Chemical Vapor Deposition) 방법, MBE(Molecular Beam Epitaxy) 방법, VPE(Vapor Phase Epitaxy) 방법, LPE(Liquid Phase Epitaxy) 방법 등으로 형성될 수 있다.
도 1 내지 도 5를 참조하면, 제1 배리어층(16) 상에 활성층(12)을 형성한다. 활성층(12)은 전자와 정공이 재결합되는 영역으로, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 광을 방출할 수 있다. 활성층(12)은 제1 배리어층(16) 상에 형성될 수 있으며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 크기 등에 따라 다양하게 변경될 수 있다.
활성층(12)은 GaInP, AlGaInP, GaAs, AlGaAs, InGaAs, InGaAsP, InP, InAs 중 적어도 하나의 물질을 포함할 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있다. 활성층(12)은 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 실시예에 따라, 활성층(12)의 제1 면(12a) 및/또는 제2 면(12b)에는 도전성의 도펀트가 도핑된 클래드층(미도시)이 더 형성될 수 있다. 다른 실시예에 따라, 활성층(12)의 제1 면(12a) 상에는 TSBR(tensile strain barrier reducing) 층이 더 형성될 수 있다.
도 1 내지 도 6을 참고하면, 활성층(12) 상에 제2 배리어층(17)을 형성한다.
제2 배리어층(17)은 AlInP 또는 AlGaAs 중 어느 하나의 반도체 물질로 구성되는 진성 반도체층(또는 비도핑 반도체층)일 수 있다. 실시예에 따라, 제2 배리어층(17)은 제1 배리어층(16)과 동일한 물질을 포함할 수 있다. 일 실시예에 있어서, 제2 배리어층(17)은 제1 및 제2 반도체층들(11, 13)보다 알루미늄(Al) 조성이 높은 반도체층으로 구성될 수 있다. 제2 배리어층(17)이 제1 및 제2 반도체층들(11, 13)보다 알루미늄(Al) 조성이 높은 반도체층으로 구성될 경우, 후술할 열처리 공정에서 제1 및 제2 반도체층들(11, 13)에 비하여 산소와의 결합이 빠르게 이루어져 저항이 높은 산화층을 용이하게 형성할 수 있다. 이때, 제2 배리어층(17)은 제1 배리어층(16)과 동일한 알루미늄(Al) 조성을 갖는 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 배리어층(17)은 제1 배리어층(16)보다 알루미늄(Al) 조성이 높은 반도체층으로 구성될 수도 있다.
제2 배리어층(17)은 에피택셜 성장을 통하여 형성될 수 있고, MOCVD(Metal-Organic Chemical Vapor Deposition) 방법, MBE(Molecular Beam Epitaxy) 방법, VPE(Vapor Phase Epitaxy) 방법, LPE(Liquid Phase Epitaxy) 방법 등으로 형성될 수 있다.
제3 방향(DR3)으로 순차적으로 적층된 제1 배리어층(16), 활성층(12), 및 제2 배리어층(17)은 발광 적층 패턴(10)(또는 발광 소자(LD))의 비도핑 영역(A)에 포함될 수 있다.
도 1 내지 도 7을 참조하면, 제2 배리어층(17) 상에 제2 반도체층(13)을 형성한다. 제2 반도체층(13)은 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제2 반도체층(13)은 III(Ga, Al, In)-V(P, As)족으로 구성되는 반도체 재료를 포함할 수 있으며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 Mg로 도핑된 GaP, GaAs, GaInP, AlGaInP 중 적어도 하나의 반도체 재료를 포함할 수 있다. 즉, 제2 반도체층(13)은 p형 반도체층을 포함할 수 있다.
일 실시예에 있어서, 제1 및 제2 반도체층들(11, 13)은 발광 적층 패턴(10)(또는 발광 소자(LD))의 도핑 영역(B)에 포함될 수 있다.
도 1 내지 도 8을 참조하면, 제2 반도체층(13) 상에 추가 전극(15)을 형성한다. 추가 전극(15)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 일 실시예에 있어서, 추가 전극(15)은 활성층(12)에서 생성되어 발광 소자(LD)의 외부로 방출되는 광의 손실을 최소화하며 추가 반도체층(13)으로 전류 퍼짐(spreading) 효과를 향상시키기 위해 인듐 주석 산화물(indium tin oxide, ITO)과 같은 투명 도전성 산화물로 구성될 수 있다.
추가 전극(15)은 오믹(ohmic) 컨택 전극일 수 있다. 일 예로, 추가 전극(15)은 제2 반도체층(13)과 오믹 접촉을 이룰 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 추가 전극(15)은 쇼트키(schottky) 컨택 전극일 수도 있다.
추가 전극(15)은 스퍼터링 방법으로 제2 반도체층(13) 상에 증착될 수 있다. 다만, 제2 반도체층(13) 상에 추가 전극(15)을 형성하는 방법은 상술한 실시예에 한정되는 것은 아니며 통상의 증착 방법 등이 적용될 수 있다. 추가 전극(15)의 두께는 해당 전극을 형성할 때에 증착 공정이 이루어지는 챔버 내의 산소량, 증착 온도, 및/또는 증착 시간 등을 고려하되 활성층(12)에서 방출되는 광의 손실을 최소화하는 범위 내에서 결정될 수 있다.
기판(1) 상의 희생층(3) 상에 순차적으로 적층된 제1 반도체층(11), 제1 배리어층(16), 활성층(12), 제2 배리어층(17), 제2 반도체층(13), 및 추가 전극(15)은 발광 적층체(10')를 구성할 수 있다.
도 1 내지 도 9를 참조하면, 추가 전극(15) 상에 마스크(20)를 형성한다. 마스크(20)는 절연층(미도시) 및 금속층(미도시)을 포함할 수 있다. 절연층은 추가 전극(15) 상에 형성될 수 있다. 절연층은 발광 적층체(10')의 연속적인 식각을 위한 마스크의 역할을 수행할 수 있다. 절연층은 산화물 또는 질화물을 이용할 수 있으며, 일 예로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등을 포함할 수 있다. 금속층은 크롬(Cr) 등의 금속을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 1 내지 도 10을 참조하면, 마스크층(20) 상에 적어도 하나의 미세 패턴(FP)이 형성될 수 있다. 미세 패턴(FP)은 폴리머층을 통해 형성될 수 있다. 미세 패턴(FP)은 마스크층(20) 상에 폴리머층을 형성하고, 상기 폴리머층에 나노 스케일 내지 마이크로 스케일 간격으로 패턴을 형성하여 형성될 수 있다. 구체적으로, 포토 리소그래피(photo-lithography), 전자-빔 리소그래피(electron beam lithography) 또는 나노 임프린트 리소그래피(nanoImprint lithography, NIL) 등의 방법을 통해 마스크층(20) 상의 폴리머층을 패터닝하여 나노 스케일 또는 마이크로 스케일 간격으로 미세 패턴(FP)이 형성될 수 있다.
도 1 내지 도 11을 참조하면, 미세 패턴(FP)을 마스크로 이용하여 마스크층(20)을 패터닝하여 마스크 패턴(20')을 형성한다. 마스크 패턴(20')은 미세 패턴(FP)에 대응되는 형태로 형성될 수 있다. 상술한 마스크 패턴(20')은 발광 적층체(10')를 식각하여 발광 적층 패턴(10)을 형성하기 위한 식각 마스크로 이용될 수 있다. 미세 패턴(FP)은 통상의 습식 식각 또는 건식 식각 방법 등을 통해 제거될 수 있으나, 이에 제한되지 않으며 통상의 제거 방법을 통해 제거될 수 있다.
도 1 내지 도 12를 참조하면, 마스크 패턴(20')을 식각 마스크로 사용하는 식각 공정을 진행하여 나노 스케일 내지 마이크로 스케일 간격으로 발광 적층체(10')를 수직 방향, 일 예로, 제3 방향(DR3)으로 식각하여 발광 적층 패턴들(10)을 형성한다.
상술한 식각 공정에서 마스크 패턴(20')에 대응되지 않는 발광 적층체(10')의 일 영역이 식각되어 제1 반도체층(11)의 일 영역(C)을 외부로 노출하는 홈부(HM)가 형성될 수 있다. 마스크 패턴(20')에 대응되는 발광 적층체(10')의 일 영역은 식각되지 않을 수 있다.
홈부(HM)는 각 발광 적층 패턴(10)의 추가 전극(15)의 상부 면(15b)으로부터 제3 방향(DR3)을 따라 제1 반도체층(11)의 일 영역(C)까지 움푹 파인 형상을 가질 수 있다.
복수개의 발광 적층 패턴들(10)을 형성하기 위한 식각은 RIE(reactive ion etching: 반응성 이온 에칭), RIBE(reactive ion beam etching: 반응성 이온 빔 에칭) 또는 ICP-RIE(inductively coupled plasma reactive ion etching: 유도 결합 플라즈마 반응성 이온 에칭)과 같은 건식 식각법이 이용될 수 있다. 이러한 건식 식각법은 습식 식각법과 달리, 일방성 식각이 가능하여 발광 적층 패턴들(10)을 형성하기에 적합하다. 즉, 습식 식각법은 등방성(isotropic) 식각이 이루어져, 모든 방향으로 식각이 이루어지나, 이와 달리 건식 식각법은 홈부(HM)를 형성하기 위한 깊이 방향이 주로 식각되는 식각이 가능하여, 홈부(HM)의 크기 및 간격 등을 원하는 패턴으로 형성할 수 있다. 실시예에 따라, 발광 적층 패턴들(10)의 식각은 건식 식각과 습식 식각을 혼용하여 이루어질 수 있다. 일 예로, 건식 식각에 의해 깊이 방향의 식각을 한 후, 등방성 식각인 습식 식각을 통해 식각된 측벽이 표면과 수직한 평면에 놓이도록 할 수 있다.
일 실시예에 있어서, 발광 적층 패턴들(10) 각각은 나노 스케일 내지 마이크로 스케일의 크기를 가질 수 있다.
상술한 식각 공정을 수행한 이후, 발광 적층 패턴들(10) 상에 남은 잔여물들, 일 예로, 마스크 패턴(20')은 통상의 습식 식각 또는 건식 식각 방법을 통해 제거될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 일 예로, 마스크 패턴(20')은 통상의 제거 방법을 통해 제거될 수 있다.
도 1 내지 도 13을 참조하면, 상술한 식각 공정 이후 표면이 노출된 발광 적층 패턴들(10)에 열처리 방법으로 표면처리하여 제1 및 제2 배리어층들(16, 17) 각각에 산화층(일 예로, 제1 배리어층(16)의 제2 영역(16_2) 및 제2 배리어층(17)의 제4 영역(17_2))을 형성한다.
일 예로, 표면이 노출된 발광 적층 패턴들(10)을 형성한 후, 산소 분위기에서 고온으로 열처리를 진행하면 발광 적층 패턴들(10) 각각의 일부 표면이 산화될 수 있다. 제1 및 제2 반도체층들(11, 13)에 비하여 상대적으로 알루미늄(Al)의 조성이 높은 제1 및 제2 배리어층들(16, 17) 각각의 적어도 일부가 산화되어 산화층이 형성될 수 있다. 구체적으로, 표면이 노출된 제1 배리어층(16)의 제1 에지(ED1)와 표면이 노출된 제2 배리어층(17)의 제2 에지(ED2)가 산화되어 산화층이 형성될 수 있다.
제1 배리어층(16)에서의 산화는 표면이 노출된 제1 에지(ED1)로부터 점차 안쪽(또는 중앙)을 향하여 진행될 수 있다. 제2 배리어층(17)에서의 산화는 표면이 노출된 제2 에지(ED2)로부터 점차 안쪽(또는 중앙)을 향하여 진행될 수 있다.
상술한 열처리 방법에 의하여 제1 및 제2 배리어층들(16, 17) 각각은 산화층을 포함하는 영역과 상기 산화층을 포함하지 않는 영역으로 구획될 수 있다. 일 예로, 열처리 방법에 의하여 제1 배리어층(16)은 산화층을 포함하지 않는 영역인 제1 영역(16_1)과 상기 산화층을 포함하는 영역인 제2 영역(16_2)으로 구획될 수 있다. 상기 열처리 방법에 의하여 제2 배리어층(17)은 산화층을 포함하지 않는 영역인 제3 영역(17_1)과 상기 산화층을 포함하는 영역인 제4 영역(17_2)으로 구획될 수 있다.
제1 배리어층(16)의 제1 영역(16_1)은 활성층(12)으로부터 제1 반도체층(11)으로 전자가 역류하는 것을 방지하는 장벽 역할을 할 수 있고, 제1 배리어층(16)의 제2 영역(16_2)은 저항이 높아 절연층의 역할을 하여 표면 누설 전류를 차단할 수 있다. 제2 배리어층(17)의 제3 영역(17_1)은 활성층(12)으로부터 제2 반도체층(13)으로 정공이 역류하는 것을 방지하는 장벽 역할을 할 수 있고, 제2 배리어층(17)의 제4 영역(17_2)은 저항이 높아 절연층의 역할을 하여 표면 누설 전류를 차단할 수 있다.
제1 및 제2 배리어층들(16, 17) 각각의 산화 정도는 해당 배리어층이 함유하고 있는 반도체 화합물의 조성, 화합물의 배향, 층의 두께, 및 산화 공정 등 다양한 조건을 고려하여 제어할 수 있다.
상술한 실시예에서는, 열처리 방법을 이용하여 제1 및 제2 배리어층들(16, 17) 각각의 일 영역이 산화되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 습식 식각 공정 등을 이용하여 제1 및 제2 배리어층들(16, 17) 각각의 일 영역이 산화될 수도 있다.
도 1 내지 도 14를 참조하면, 발광 적층 패턴들(10)과 제1 반도체층(11)의 일 영역(C) 상에 절연 물질층(14')을 형성한다.
절연 물질층(14')은 상부 절연 물질층, 측면 절연 물질층, 및 하부 절연 물질층을 포함할 수 있다. 상부 절연 물질층은 발광 적층 패턴들(10) 각각의 상부 면을 완전히 커버할 수 있다. 여기서, 발광 적층 패턴들(10) 각각의 상부 면은 추가 전극(15)의 상부 면(15b)일 수 있다. 즉, 상부 절연 물질층은 발광 적층 패턴들(10) 각각의 추가 전극(15)의 상부 면(15b)을 완전히 덮을 수 있다. 측면 절연 물질층은 발광 적층 패턴들(10) 각각의 측면을 완전히 덮을 수 있다. 하부 절연 물질층은 홈부(HM)에 의해 외부로 노출된 제1 반도체층(11)의 일 영역(C)을 완전히 덮을 수 있다.
상부 절연 물질층, 측면 절연 물질층, 및 하부 절연 물질층은 발광 적층 패턴들(10) 상에서 서로 연결되며 연속할 수 있다.
절연 물질층(14')을 형성하는 방법은 기판(1) 상에 위치한 발광 적층 패턴들(10) 상에 절연 물질을 도포하는 방법을 이용할 수 있으나, 본 발명이 이에 한정되지 않는다. 절연 물질층(14')은 투명 절연 물질을 포함할 수 있다. 절연 물질층(14')은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 산화 타이타늄(TiOx), 산화 하프늄(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnO), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFx), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNx), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있다.
일 예로, 절연 물질층(14')이 알루미늄 산화물(AlOx)을 포함하는 경우, 상기 절연 물질층(14')은 ALD(atomic layer deposition: 원자층 증착) 방식을 통하여 형성할 수 있으며 TMA(trimethyl aluminum)와 H2O 소스를 펄스 형태로 공급하여 화학적 흡착과 탈착을 이용하여 박막을 형성할 수 있다. 절연 물질층(14')의 두께는 30nm 내지 150nm일 수 있으나, 이에 한정되는 것은 아니다.
도 1 내지 도 15를 참조하면, 식각 공정을 진행하여 절연 물질층(14')의 일부를 제거하여 절연막(14)을 형성한다. 상술한 식각 공정은 건식 식각 방식일 수 있다.
상술한 식각 공정을 통해, 상부 절연 물질층과 하부 절연 물질층이 제거되어 각 발광 적층 패턴(10)의 측면을 덮는 측면 절연 물질층만을 포함한 절연막(14)이 최종적으로 형성될 수 있다. 상술한 식각 공정으로, 상부 절연 물질층이 제거되어 추가 전극(15)의 상부 면(15b)이 외부로 노출될 수 있다. 이때, 절연막(14)의 상부 면(14b)은 추가 전극(15)의 상부 면(15b)과 동일 면(또는 동일 선) 상에 제공 및/또는 형성될 수 있다. 또한, 상술한 식각 공정을 통해 하부 절연 물질층이 제거되어 제1 반도체층(11)의 일 영역(C)이 노출될 수 있다.
상술한 식각 공정을 통해 발광 적층 패턴들(10) 및 상기 발광 적층 패턴들(10) 각각의 외주면(또는 표면)을 둘러싸는 절연막(14)을 포함한 복수의 발광 소자들(LD)이 최종적으로 형성될 수 있다. 이때, 외부로 노출된 추가 전극(15)의 상부 면(15b)은 발광 소자들(LD) 각각의 제2 단부(EP2)(또는, 상부 면)가 될 수 있다.
도 1 내지 도 16을 참조하면, 발광 소자들(LD)과 기판(1) 사이에 빈 공간(미도시)을 형성하여 작은 물리적 힘이나 충격 등을 가하는 물리적 분리 방식 등을 이용하여 발광 소자들(LD)을 기판(1)으로부터 분리한다. 이때, 발광 소자들(LD) 각각의 제1 반도체층(11)의 하부 면(11a)이 외부로 노출될 수 있다. 외부로 노출된 제1 반도체층(11)의 하부 면(11a)은 발광 소자들(LD) 각각의 제1 단부(EP1)(또는 하부 면)가 될 수 있다.
발광 소자들(LD)을 기판(1)으로부터 분리하는 방법은 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 레이저를 이용한 레이저 분리 방식(Laser lift-off; LLO), 식각 용액을 이용한 화학적 분리 방식(Chemical lift-off, CLO) 등을 이용하여 발광 소자들(LD)을 기판(1)으로부터 분리할 수도 있다.
상술한 제조 공정을 통해 최종적으로 제조된 발광 소자들(LD) 각각은 산화층(일 예로, 제2 영역(16_2) 및 제4 영역(17_2))을 포함한 제1 및 제2 배리어층들(16, 17)을 구비할 수 있다. 이에 따라, 상기 산화층에 의하여 발광 적층 패턴(10)(또는 발광 소자(LD))의 표면에서의 누설 전류 경로를 차단하여 표면 누설 전류가 감소되어 발광 소자들(LD) 각각의 출광 효율이 향상될 수 있다.
도 17 및 도 18은 본 발명의 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도들이다.
도 17에 도시된 발광 소자(LD)는, 제2 배리어층(17)의 제4 영역(17_2)의 폭(W2)과 제1 배리어층(16)의 제2 영역(16_2)의 폭(W1)이 상이한 점을 제외하고는 도 1 및 도 2의 발광 소자(LD)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
또한, 도 18에 도시된 발광 소자(LD)는, 제1 배리어층(16)이 생략되는 점을 제외하고는 도 1 및 도 2의 발광 소자(LD)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 17 및 도 18의 발광 소자(LD)와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다.
우선, 도 17을 참조하면, 일 실시예에 따른 발광 소자(LD)는 발광 적층 패턴(10) 및 발광 적층 패턴(10)의 표면(또는 외주면)을 감싸는 절연막(14)을 포함할 수 있다.
발광 적층 패턴(10)은 발광 소자(LD)의 길이(L) 방향으로 순차적으로 적층된 제1 반도체층(11), 제1 배리어층(16), 활성층(12), 제2 배리어층(17), 제2 반도체층(13), 및 추가 전극(15)을 포함할 수 있다. 여기서, 제1 배리어층(16), 활성층(12), 및 제2 배리어층(17)은 발광 적층 패턴(10)의 비도핑 영역(A)에 포함될 수 있다. 제1 및 제2 반도체층들(11, 13)은 상기 발광 적층 패턴(10)의 도핑 영역(B)에 포함될 수 있다.
제1 배리어층(16)은 제조 공정시 표면의 일부가 산화되어 형성된 산화층을 포함한 제2 영역(16_2) 및 상기 산화층을 포함하지 않은 제1 영역(16_1)으로 구획될 수 있다. 제2 배리어층(17)은 제조 공정 시 표면의 일부가 산화되어 형성된 산화층을 포함한 제4 영역(17_2) 및 상기 산화층을 포함하지 않은 제3 영역(17_1)으로 구획될 수 있다.
일 실시예에 있어서, 제1 및 제2 배리어층들(16, 17) 각각은 AlInP 또는 AlGaAs 중 어느 하나의 반도체 물질로 구성될 수 있다. 이때, 제1 및 제2 배리어층들(16, 17)은 제1 및 제2 반도체층들(11, 13)보다 알루미늄(Al) 조성이 높은 반도체 물질로 구성될 수 있다. 일 실시예에 있어서, 제2 배리어층(17)은 제1 배리어층(16)보다 알루미늄(Al) 조성이 높은 반도체 물질로 구성될 수 있다. 이에 따라, 도 13을 참고하여 설명한 열처리 방법을 진행하면, 제2 배리어층(17)의 산화 속도가 제1 배리어층(16)의 산화 속도보다 빠를 수 있다. 이 경우, 제1 배리어층(16)의 산화 정도와 제2 배리어층(17)의 산화 정도가 서로 상이할 수 있다. 일 예로, 제2 배리어층(17)이 제1 배리어층(16)에 비하여 산화 반응이 커서 산화층을 포함한 제4 영역(17_2)의 폭(W2)이 산화층을 제2 영역(16_2)의 폭(W1)보다 넓을(또는 클) 수 있다.
본 발명의 일 실시예에서와 같이, 발광 소자(LD)가 산화층으로 구성된 제2 영역(16_2)을 포함한 제1 배리어층(16)과 산화층으로 구성되며 상기 제2 영역(16_2)보다 폭이 넓은(또는 큰) 제4 영역(17_2)을 포함한 제2 배리어층(17)을 포함할 경우 발광 적층 패턴(10)의 비도핑 영역(A)의 표면 저항이 상대적으로 높아질 수 있다. 이에 따라, 발광 적층 패턴(10)(또는 발광 소자(LD))의 표면에서의 누설 전류 경로가 차단되어 표면 누설 전류를 최소화하여 발광 소자(LD)의 출광 효율을 향상시킬 수 있다.
다음으로, 도 18을 참조하면, 일 실시예에 따른 발광 소자(LD)는 발광 적층 패턴(10) 및 발광 적층 패턴(10)의 표면(또는 외주면)을 감싸는 절연막(14)을 포함할 수 있다.
발광 적층 패턴(10)은 발광 소자(LD)의 길이(L) 방향으로 순차적으로 적층된 제1 반도체층(11), 활성층(12), 배리어층(18), 제2 반도체층(13), 및 추가 전극(15)을 포함할 수 있다. 여기서, 활성층(12) 및 배리어층(18)은 발광 적층 패턴(10)의 비도핑 영역(A)에 포함될 수 있다. 제1 및 제2 반도체층들(11, 13)은 상기 발광 적층 패턴(10)의 도핑 영역(B)에 포함될 수 있다.
배리어층(18)은 활성층(12)과 제2 반도체층(13) 사이에 제공 및/또는 형성될 수 있다. 배리어층(18)은 제조 공정시 표면의 일부가 산화되어 형성된 산화층을 포함한 제2 영역(18_2) 및 상기 산화층을 포함하지 않은 제1 영역(18_1)으로 구획될 수 있다. 상술한 배리어층(18)은 도 1 및 도 2를 참조하여 설명한 제2 배리어층(17)과 동일한 구성일 수 있다.
일 실시예에 있어서, 배리어층(18)은 AlInP 또는 AlGaAs 중 어느 하나의 반도체 물질로 구성될 수 있다. 배리어층(18)은 제1 및 제2 반도체층들(11, 13)보다 알루미늄(Al) 조성이 높은 반도체 물질로 구성될 수 있다. 이에 따라, 도 13을 참고하여 설명한 열처리 방법을 진행하면, 배리어층(18)의 에지(일 예로, 절연막(14)의 내측면(14d)과 접촉하는 배리어층(18)의 일 영역)로부터 점차 안쪽(또는 중앙)을 향하여 산화가 진행되어 산화층을 포함한 제2 영역(18_2)이 형성될 수 있다.
본 발명의 일 실시예에서와 같이, 발광 소자(LD)가 산화층으로 구성된 제2 영역(18_2)을 포함한 배리어층(18)을 포함할 경우 발광 적층 패턴(10)의 비도핑 영역(A)의 표면 저항이 상대적으로 높아질 수 있다. 이에 따라, 발광 적층 패턴(10)(또는 발광 소자(LD))의 표면에서의 누설 전류 경로가 차단되어 표면 누설 전류를 최소화하여 발광 소자(LD)의 출광 효율을 향상시킬 수 있다.
이하에서는 상술한 발광 소자(LD)를 광원(또는 발광원)으로 사용한 표시 장치의 일 예에 대하여 설명하기로 한다.
도 19는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1 및 도 2에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 19에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치의 구조를 간략하게 도시하였다.
도 1, 도 2, 및 도 19를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함할 수 있다.
표시 장치가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(passive matrix type) 표시 장치와 액티브 매트릭스형(active matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 장치는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 표시 장치가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 편의를 위해 표시 장치가 한 쌍의 장변과 한 쌍의 단변을 갖는 직사각 형상인 경우를 나타내었으며, 장변의 연장 방향을 제2 방향(DR2), 단변의 연장 방향을 제1 방향(DR1), 상기 장 변과 상기 단 변의 연장 방향에 수직한 방향을 제3 방향(DR3)으로 표시하였다. 직사각형의 판상으로 제공되는 표시 장치는 하나의 장 변과 하나의 단 변이 접하는(또는 만나는) 모서리부가 라운드 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다. 편의를 위해, 도 19에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수개의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부와 배선부에 연결되며 화소들(PXL)을 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다. 또한, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 배치되는(또는 상기 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)은 스트라이프(stripe) 배열 구조 또는 펜타일(pentile) 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호 등) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원 등)에 의해 구동되는 적어도 하나의 광원, 일 예로, 도 1 및 도 2에 도시된 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 구동부는 스캔 구동부, 발광 구동부, 및 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다.
도 20은 도 19에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
예를 들어, 도 20은 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 20에서는, 도 19에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1, 도 2, 도 19, 및 도 20을 참조하면, 하나의 화소(PXL, 이하 '화소'라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 또는 "제1 정렬 전극")과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, 또는 "제2 정렬 전극")과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 애노드(anode)일 수 있고, 제2 전극(EL2)은 캐소드(cathode)일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 일 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
한편, 발광 소자들(LD)의 양 단부가 제1 및 제2 구동 전원들(VDD, VSS)의 사이에서 동일한 방향으로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 또한, 상기 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
상술한 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 j번째 센싱 라인(SENj) 사이에 접속될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 단자는, 제1 전극(EL1)에 연결된 제1 트랜지스터(T1)의 제1 단자(일 예로, 소스 전극)에 접속될 수 있고, 상기 제3 트랜지스터(T3)의 제2 단자는 j번째 센싱 라인(SENj)에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 제어 라인(CLi)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 i번째 제어 라인(CLi)으로 공급되는 게이트-온 전압의 제어 신호에 의해 턴-온되어 j번째 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
상기 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
도 20에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 20에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(PXC)의 사이에 접속될 수도 있다.
화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터(boosting capacitor) 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
또한, 도 20에서는, 각각의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수도 있다. 즉, 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수도 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 20에 도시된 실시예에 한정되지 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다. 예를 들어, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, i번째 스캔 라인(Si), j번째 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 21은 도 19에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
도 21에 있어서, 편의를 위하여 발광 소자들(LD)에 전기적으로 연결된 트랜지스터들(T) 및 상기 트랜지스터들(T)에 전기적으로 연결된 신호 라인들의 도시를 생략하였다.
본 발명의 일 실시예에 있어서는 설명의 편의를 위해 평면 상에서의 가로 방향(또는 수평 방향)을 제1 방향(DR1)으로, 평면 상에서의 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로, 단면 상에서의 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 21을 참조하면, 각각의 화소(PXL)는 기판(SUB) 상에 마련된 화소 영역(PXA)에 제공 및/또는 형성될 수 있다. 화소 영역(PXA)은 발광 영역(EMA) 및 주변 영역을 포함할 수 있다. 일 실시예에 있어서, 주변 영역이라 함은 광이 방출되지 않는 비발광 영역을 포함할 수 있다.
실시예에 따라 각각의 화소(PXL)는 주변 영역에 위치한 뱅크(BNK)를 포함할 수 있다.
뱅크(BNK)는 해당 화소(PXL)와 그에 인접한 인접 화소들(PXL) 각각의 화소 영역(PXA) 또는 발광 영역(EMA)을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 일 실시예에 있어서, 뱅크(BNK)는 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 과정에서, 상기 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EMA)을 정의하는 화소 정의막 또는 댐 구조물일 수 있다. 일 예로, 뱅크(BNK)에 의해 각 화소(PXL)의 발광 영역(EMA)이 구획됨으로써 상기 발광 영역(EMA)에 목적하는 양 및/또는 종류의 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 공급(또는 투입)될 수 있다.
이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 각 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 뱅크(BNK)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에 따라, 각각의 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
뱅크(BNK)는 해당 화소(PXL)의 화소 영역(PXA)에서 상기 뱅크(BNK)의 하부에 위치한 구성들을 노출하는 적어도 하나 이상의 개구를 포함할 수 있다. 일 예로, 뱅크(BNK)는 해당 화소(PXL)의 화소 영역(PXA)에서 상기 뱅크(BNK)의 하부에 위치한 구성들을 노출하는 제1 개구(OP1) 및 제2 개구(OP2)를 포함할 수 있다. 일 실시예에 있어서, 각 화소(PXL)의 발광 영역(EMA)과 뱅크(BNK)의 제2 개구(OP2)는 대응될 수 있다.
상기 화소 영역(PXA)에서, 뱅크(BNK)의 제1 개구(OP1)는 제2 개구(OP2)로부터 이격되어 위치하며, 상기 화소 영역(PXA)의 일측(일 예로, 상측 또는 하측)에 인접하여 위치할 수 있다. 일 예로, 뱅크(BNK)의 제1 개구(OP1)는 상기 화소 영역(PXA)의 상측에 인접하여 위치할 수 있다.
각각의 화소(PXL)는 제1 방향(DR1)으로 서로 이격된 제1 전극(EL1)과 제2 전극(EL2)을 포함할 수 있다. 상기 제1 전극(EL1)은 도 20을 참고하여 설명한 제1 전극(EL2)에 대응되고, 상기 제2 전극(EL2)은 도 20을 참고하여 설명한 제2 전극(EL2)에 대응될 수 있다.
제1 전극(EL1)은, 표시 장치의 제조 과정에서 발광 소자들(LD)이 화소 영역(PXA)에 공급 및 정렬된 이후에 제1 개구(OP1)에서 다른 전극들(일 예로, 제2 방향(DR2)으로 인접한 인접 화소들(PXL) 각각에 제공된 제1 전극(미도시))로부터 분리될 수 있다. 즉, 뱅크(BNK)의 제1 개구(OP1)는 제1 전극(EL1)에 대한 분리 공정을 위해 구비될 수 있다.
제1 전극(EL1)은 제1 컨택 홀(CH1)을 통해 도 20을 참조하여 설명한 제1 트랜지스터(T1)와 전기적으로 연결될 수 있고, 제2 전극(EL2)은 제2 컨택 홀(CH2)을 통해 도 20을 참고하여 설명한 제2 구동 전원(VSS)(또는 제2 전원 라인(PL2))과 전기적으로 연결될 수 있다.
제1 전극(EL1)과 제2 전극(EL2)은 반사 전극 및 도전성 캡핑 레이어를 포함한 다중층 구조를 가질 수 있다. 또한, 상기 반사 전극은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 반사 전극은 적어도 하나의 불투명 금속층을 포함하며 상기 불투명 금속층의 상부 및/또는 하부에 배치되는 적어도 하나의 투명 도전층을 선택적으로 더 포함하여 구성될 수도 있다.
각각의 화소(PXL)는 복수개의 발광 소자들(LD)을 포함할 수 있다. 실시예에 따라, 각각의 화소(PXL)는 도 20을 참조하여 설명한 역방향 발광 소자(LDr)를 더 포함할 수도 있다.
발광 소자들(LD)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치될 수 있다. 발광 소자들(LD) 각각은 그 길이(L) 방향으로 양단에 위치한 제1 단부(EP1)(또는 일 단부)와 제2 단부(EP2)(또는 타 단부)를 포함할 수 있다. 일 실시예에 있어서, 제1 단부(EP1)에는 n형 반도체층이 위치할 수 있고, 제2 단부(EP2)에는 p형 반도체층과 오믹 접촉하는 추가 전극(도 1의 '15' 참고)이 위치할 수 있다. 여기서, p형 반도체층은 도 1을 참고하여 설명한 제2 반도체층(13)일 수 있고, n형 반도체층은 도 1을 참고하여 설명한 제1 반도체층(11)일 수 있다. 발광 소자들(LD)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 상호 병렬로 연결될 수 있다. 발광 소자들(LD) 각각은 도 1 및 도 2를 참고하여 설명한 발광 소자(LD)와 동일한 구성일 수 있다.
일 실시예에 있어서, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제1 전극(EL1) 상에 직접적으로 제공되지 않고, 적어도 하나의 접촉 전극, 일 예로, 제1 접촉 전극(CNE1)을 통해 제1 전극(EL1)과 전기적으로 연결될 수 있다. 또한, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제2 전극(EL2) 상에 직접적으로 제공되지 않고, 적어도 다른 접촉 전극, 일 예로, 제2 접촉 전극(CNE2)을 통해 제2 전극(EL2)과 전기적으로 연결될 수 있다.
발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다.
각각의 화소(PXL)의 발광 영역(EMA)에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 상기 발광 영역(EMA)에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자들(LD) 각각은 연장 방향(또는 길이(L) 방향)이 제1 방향(DR1)과 평행하도록 제1 전극(EL1)과 제2 전극(EL2) 사이에 정렬될 수 있다. 발광 소자들(LD)은 용액 내에서 분사된 형태로 마련되어 각각의 화소(PXL)의 발광 영역(EMA)에 투입(또는 공급)될 수 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 각각의 화소(PXL)의 발광 영역(EMA)에 투입(또는 공급)될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 발광 영역(EMA)에 투입(또는 공급)될 수 있다. 이때, 제1 전극(EL1)과 제2 전극(EL2)에 대응하는 정렬 신호가 인가되면, 제1 전극(EL1)과 제2 전극(EL2) 사이에 전계가 형성될 수 있다. 이로 인하여, 제1 전극(EL1)과 제2 전극(EL2) 사이에 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써 제1 전극(EL1)과 제2 전극(EL2) 사이에 발광 소자들(LD)이 안정적으로 정렬될 수 있다.
실시예에 따라, 각각의 화소(PXL)는 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)을 포함할 수 있다.
제1 접촉 전극(CNE1)은, 발광 소자들(LD) 각각의 제2 단부(EP1) 및 이에 대응하는 제1 전극(EL1)의 일 영역 상에 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 제2 단부(EP2)를 제1 전극(EL1)에 물리적 및/또는 전기적으로 연결할 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(EL1) 상에 제공 및/또는 형성되어 제1 전극(EL1)과 중첩할 수 있다. 제1 접촉 전극(CNE1)은, 평면 상에서 볼 때, 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 접촉 전극(CNE1)의 형상은 발광 소자들(LD) 각각과 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제1 접촉 전극(CNE1)의 형상은 그 하부에 배치된 제1 전극(EL1)과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
제2 접촉 전극(CNE2)은, 발광 소자들(LD) 각각의 제1 단부(EP1) 및 이에 대응하는 제2 전극(EL2)의 일 영역 상에 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 제1 단부(EP1)를 제2 전극(EL2)에 물리적 및/또는 전기적으로 연결할 수 있다. 제2 접촉 전극(CNE2)은 제2 전극(EL2) 상에 제공 및/또는 형성되어 제2 전극(EL2)과 중첩할 수 있다. 제2 접촉 전극(CNE2)은, 평면 상에서 볼 때, 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 접촉 전극(CNE2)의 형상은 발광 소자들(LD) 각각과 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제2 접촉 전극(CNE2)의 형상은 그 하부에 배치된 제2 전극(EL2)과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
이하에서는, 도 22 내지 도 25를 참조하여 상술한 실시예에 따른 각 화소(PXL)의 적층 구조를 중심으로 설명한다.
도 22는 도 21의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 23은 도 22의 EA1 부분의 개략적인 확대 단면도이고, 도 24는 도 23의 EA2 부분의 개략적인 확대도이며, 도 25는 도 21의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 22 내지 도 25에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막이 절연층으로만 도시하는 등 하나의 화소(PXL)를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 21 내지 도 25를 참조하면, 화소(PXL)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유기 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
화소 회로층(PCL)은 버퍼층(BFL), 적어도 하나의 트랜지스터(T), 적어도 하나의 스토리지 커패시터(Cst), 및 보호층(PSV)을 포함할 수 있다.
버퍼층(BFL)은 화소 회로(도 20의 'PXC' 참고)에 포함된 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
트랜지스터(T)는 발광 소자들(LD)의 구동 전류를 제어하는 구동 트랜지스터(Tdr) 및 구동 트랜지스터(Tdr)에 전기적으로 연결된 스위칭 트랜지스터(Tsw)을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 화소 회로(PXC)는 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 외에 다른 기능을 수행하는 회로 소자들을 더 포함할 수 있다. 구동 트랜지스터(Tdr)는 도 20을 참고하여 설명한 제1 트랜지스터(T1)일 수 있고, 스위칭 트랜지스터(Tsw)는 도 20을 참고하여 설명한 제2 트랜지스터(T2)일 수 있다. 이하의 실시예에서는, 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(Tsw)를 포괄하여 명명할 때에는 트랜지스터(T) 또는 트랜지스터들(T)이라고 한다.
구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각은 반도체 패턴(SCL), 게이트 전극(GE), 제1 단자(ET1), 및 제2 단자(ET2)를 포함할 수 있다. 제1 단자(ET1)는 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있으며, 제2 단자(ET2)는 나머지 전극일 수 있다.
반도체 패턴(SCL)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 반도체 패턴(SCL)은 제1 단자(ET1)에 접촉하는 제1 접촉 영역과 제2 단자(ET2)에 접촉하는 제2 접촉 영역을 포함할 수 있다. 제1 접촉 영역과 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 이러한 채널 영역은 해당 트랜지스터(T)의 게이트 전극(GE)과 중첩할 수 있다. 반도체 패턴(SCL)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은, 일 예로, 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 반도체 패턴(SCL)의 채널 영역과 대응되도록 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 게이트 전극(GE)은 게이트 절연층(GI) 상에 제공되어 반도체 패턴(SCL)의 채널 영역과 중첩할 수 있다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연층(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제1 단자(ET1)와 제2 단자(ET2) 각각은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성되며, 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 컨택 홀을 통해 반도체 패턴(SCL)의 제1 접촉 영역 및 제2 접촉 영역에 접촉할 수 있다. 일 예로, 제1 단자(ET1)는 반도체 패턴(SCL)의 제1 접촉 영역에 접촉하고, 제2 단자(ET2)는 상기 반도체 패턴(SCL)의 제2 접촉 영역에 접촉할 수 있다. 제1 및 제2 단자들(ET1, ET2) 각각은 게이트 전극(GE)과 동일한 물질을 포함하거나, 게이트 전극(GE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1) 상에는 제2 층간 절연층(ILD2)이 제공 및/또는 형성될 수 있다. 제2 층간 절연층(ILD2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1)과 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 층간 절연층(ILD2)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
상술한 실시예에서, 트랜지스터(T)의 제1 및 제2 단자들(ET1, ET2)이 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 컨택 홀을 통해 반도체 패턴(SCL)과 전기적으로 연결된 별개의 전극으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터(T)의 제1 단자(ET1)는 해당 반도체 패턴(SCL)의 채널 영역에 인접한 제1 접촉 영역일 수 있으며, 상기 트랜지스터(T)의 제2 단자(ET2)는 상기 해당 반도체 패턴(SCL)의 채널 영역에 인접한 제2 접촉 영역일 수 있다. 이 경우, 트랜지스터(T)의 제2 단자(ET2)는 브릿지 전극(bridge electrode) 등과 같은 별도의 연결 수단을 통해 해당 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 트랜지스터들(T)은 저온폴리실리콘 박막 트랜지스터로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터들(T)은 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 또한, 상술한 실시예에서 트랜지스터들(T)이 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 트랜지스터들(T)의 구조는 다양하게 변경될 수 있다.
스토리지 커패시터(Cst)는 게이트 절연층(GI) 상에 제공된 하부 전극(LE) 및 제1 층간 절연층(ILD1) 상에 제공되어 상기 하부 전극(LE)과 중첩한 상부 전극(UE)을 포함할 수 있다.
하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다. 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 일체로 제공될 수 있다. 이 경우, 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)의 일 영역으로 간주될 수 있다. 실시예에 따라, 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 별개의 구성으로(또는 비일체로) 제공될 수도 있다. 이 경우, 하부 전극(LE)과 구동 트랜지스터(Tdr)의 게이트 전극(GE)은 별도의 연결 수단을 통해 전기적으로 연결될 수 있다.
상부 전극(UE)은 하부 전극(LE)과 중첩하며, 상기 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)과 하부 전극(LE)의 중첩 면적을 넓힘으로써 스토리지 커패시터(Cst)의 커패시턴스(capacitance)가 증가될 수 있다. 상부 전극(UE)은 제1 전원 라인(도 20의 'PL1' 참고)과 전기적으로 연결될 수 있다. 스토리지 커패시터(Cst)는 제2 층간 절연층(ILD2)에 의해 커버될 수 있다.
화소 회로층(PCL)은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성된 구동 전압 배선(DVL)을 포함할 수 있다. 구동 전압 배선(DVL)은 도 20을 참고하여 설명한 제2 전원 라인(PL2)과 동일한 구성일 수 있다. 이에 따라, 제2 구동 전원(VSS)의 전압이 상기 구동 전압 배선(DVL)으로 인가될 수 있다. 화소 회로층(PCL)은 제1 구동 전원(VDD)에 연결된 제1 전원 라인(PL1)을 더 포함할 수 있다. 도면에 직접적으로 도시하지 않았으나, 제1 전원 라인(PL1)은 구동 전압 배선(DVL)과 동일한 층에 제공되거나 또는 상기 구동 전압 배선(DVL)과 상이한 층에 제공될 수 있다. 상술한 실시예에 있어서, 구동 전압 배선(DVL)이 트랜지스터들(T)의 제1 및 제2 단자들(ET1, ET2)과 동일한 층에 제공되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 구동 전압 배선(DVL)은 화소 회로층(PCL)에 구비된 도전층들 중 어느 하나의 도전층과 동일한 층에 제공될 수도 있다. 즉, 화소 회로층(PCL) 내에서 구동 전압 배선(DVL)의 위치는 다양하게 변경될 수 있다.
제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 도전성 물질(또는 재료)을 포함할 수 있다. 일 예로, 제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다. 일 예로, 제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 타이타늄(Ti)/구리(Cu)의 순으로 적층된 이중막으로 구성될 수 있다.
제1 전원 라인(PL1)은 표시 소자층(DPL)의 일부 구성, 일 예로, 제1 전극(EL1)과 전기적으로 연결되고, 구동 전압 배선(DVL)은 상기 표시 소자층(DPL)의 다른 구성, 일 예로, 제2 전극(EL2)과 전기적으로 연결될 수 있다.
트랜지스터들(T) 및 구동 전압 배선(DVL) 상에는 보호층(PSV)이 제공 및/또는 형성될 수 있다.
보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
보호층(PSV)은 구동 트랜지스터(Tdr)의 제2 단자(ET2)를 노출하는 제1 컨택 홀(CH1)과 구동 전압 배선(DVL)을 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
보호층(PSV) 상에 표시 소자층(DPL)이 제공될 수 있다.
표시 소자층(DPL)은 뱅크(BNK), 제1 및 제2 전극들(EL1, EL2), 발광 소자들(LD), 제1 및 제2 접촉 전극들(CNE1, CNE2), 제1 내지 제3 절연층들(INS1 ~ INS3)을 포함할 수 있다.
뱅크(BNK)는 제1 절연층(INS1) 상에 제공 및/또는 형성되며 해당 화소(PXL)의 발광 영역(EMA)을 정의(또는 구획)할 수 있다. 뱅크(BNK)는 제1 개구(OP1) 및 상기 제1 개구(OP1)로부터 이격된 제2 개구(OP2)를 포함할 수 있다. 뱅크(BNK)의 제2 개구(OP2)는 화소들(PXL) 각각의 발광 영역(EMA)에 대응될 수 있다.
제1 전극(EL1)과 제2 전극(EL2)은 제1 방향(DR1)을 따라 서로 이격되게 배치될 수 있다. 제1 전극(EL1)의 단부는 뱅크(BNK)의 제1 개구(OP1) 내에 위치할 수 있다. 제1 전극(EL1)은, 표시 장치의 제조 과정에서 발광 소자들(LD)이 해당 화소(PXL)의 발광 영역(EMA)에 공급 및 정렬된 이후에 제1 개구(OP1)에서 다른 전극(일 예로, 평면 상에서 볼 때 제2 방향(DR2)으로 인접한 인접 화소들(PXL)에 제공된 제1 전극(미도시))으로부터 분리될 수 있다. 뱅크(BNK)의 제1 개구(OP1)는 제1 전극(EL1)에 대한 분리 공정을 위하여 구비될 수 있다.
상술한 실시예에서는 제1 전극(EL1)만이 뱅크(BNK)의 제1 개구(OP1)에서 다른 전극과 분리되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 전극(EL2)도 뱅크(BNK)의 제1 개구(OP1)에서 다른 전극(일 예로, 제2 방향(DR2)으로 인접한 인접 화소들(PXL)에 제공된 제2 전극(미도시))으로부터 분리될 수도 있다. 이 경우, 뱅크(BNK)의 제1 개구(OP1)는 제1 전극(EL1)과 제2 전극(EL2)에 대한 분리 공정을 위하여 구비될 수 있다.
제1 전극(EL1)과 제2 전극(EL2) 각각은 발광 소자들(LD) 각각에서 방출되는 광을 표시 장치의 화상 표시 방향(일 예로, 정면 방향)으로 진행되도록 하기 위하여 일정한 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 제1 전극(EL1)과 제2 전극(EL2) 각각은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 전극(EL1)과 제2 전극(EL2) 각각은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1 전극(EL1)과 제2 전극(EL2)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다. 다만, 제1 전극(EL1)과 제2 전극(EL2)의 재료가 상술한 재료들에 한정되는 것은 아니다.
또한, 제1 전극(EL1)과 제2 전극(EL2) 각각은 단일막으로 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(EL1)과 제2 전극(EL2) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중막으로 제공 및/또는 형성될 수도 있다. 제1 전극(EL1)과 제2 전극(EL2) 각각은 발광 소자들(LD) 각각의 양 단부(EP1, EP2)로 신호(또는 전압)를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위하여 적어도 이중막 이상의 다중막으로 형성될 수도 있다. 일 예로, 제1 전극(EL1)과 제2 전극(EL2) 각각은 인듐 주석 산화물(ITO)/은(Ag)/인듐 주석 산화물(ITO)의 순으로 순차적으로 적층된 다중막으로 형성될 수도 있다.
제1 전극(EL1)은 보호층(PSV)의 제1 컨택 홀(CH1)을 통해 화소 회로층(PCL)의 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있고, 제2 전극(EL2)은 보호층(PSV)의 제2 컨택 홀(CH2)을 통해 화소 회로층(PCL)의 구동 전압 배선(DVL)과 전기적으로 연결될 수 있다. 제1 및 제2 전극들(EL1, EL2)은 각 화소(PXL)에서 발광 소자들(LD)을 정렬하기 위한 정렬 전극으로 활용될 수 있다. 또한, 제1 및 제2 전극들(EL1, EL2)은 발광 소자들(LD)의 정렬 이후 상기 발광 소자들(LD)을 구동하는 구동 전극으로 활용될 수 있다.
제1 전극(EL1)과 제2 전극(EL2) 상에는 제1 절연층(INS1)이 제공 및/또는 형성될 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제1 절연층(INS1)은 화소 회로층(PCL)으로부터 발광 소자들(LD)을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있다. 일 예로, 제1 절연층(INS1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 발광 소자들(LD)의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수도 있다.
제1 절연층(INS1)은, 제1 전극(EL1)과 제2 전극(EL2)을 전면적으로 커버하도록 보호층(PSV) 상에 제공 및/또는 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연층(INS1)은 도 22, 도 23, 및 도 25에 도시된 바와 같이, 제1 및 제2 전극들(EL1, EL2) 각각의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 제1 절연층(INS1)은 발광 소자들(LD)의 공급 및 정렬 이후 발광 소자들(LD) 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다. 제1 절연층(INS1)은 제1 및 제2 전극들(EL1, EL2) 각각의 일 영역을 제외한 나머지 영역들을 커버할 수 있다. 실시예에 따라, 제1 절연층(INS1)은 생략될 수도 있다.
제1 절연층(INS1) 상에는 뱅크(BNK)가 제공 및/또는 형성될 수 있다. 뱅크(BNK)는 각 화소(PXL)의 발광 영역(EMA)을 둘러싸도록 다른 화소들(PXL) 사이에 형성되어, 해당 화소(PXL)의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다. 뱅크(BNK)는, 발광 영역(EMA)에 발광 소자들(LD)을 공급하는 단계에서, 발광 소자들(LD)이 혼합된 용액이 인접한 화소(PXL)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물일 수 있다.
제1 절연층(INS1)이 형성된 각 화소(PXL)의 발광 영역(EMA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 상기 발광 영역(EMA)에 발광 소자들(LD)이 공급(또는 투입)되고, 발광 소자들(LD)은 제1 및 제2 전극들(EL1, EL2) 각각에 인가되는 소정의 정렬 신호(또는, 정렬 전압)에 의해 제1 전극(EL1)과 제2 전극(EL2) 사이에 정렬될 수 있다.
발광 소자들(LD) 각각은, 제1 방향(DR1)과 평행한 길이(L) 방향으로 위치한 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자들(LD) 각각은 발광 적층 패턴(10)과 그 외주면(또는 표면)을 둘러싸는 절연막(14)을 포함할 수 있다. 발광 적층 패턴(10)은 제1 방향(DR1)과 평행한 해당 발광 소자(LD)의 길이(L) 방향을 따라 제1 단부(EP1)에서 제2 단부(EL2)로 향하는 방향으로 순차적으로 적층된 제1 반도체층(11), 제1 배리어층(16), 활성층(12), 제2 배리어층(17), 제2 반도체층(13), 및 추가 전극(15)을 포함할 수 있다. 일 실시예에 있어서, 제1 반도체층(11)은 n형 도펀트가 도핑된 n형 반도체층을 포함할 수 있고, 제2 반도체층(13)은 p형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다.
발광 소자들(LD) 상에는 각각 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 정렬된 발광 소자들(LD) 상에 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 외주면(또는 표면)을 부분적으로 커버하며 상기 발광 소자들(LD) 각각의 제1 단부(EP1)와 제2 단부(EP2)를 외부로 노출할 수 있다.
제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 발광 소자들(LD) 각각의 활성층(12) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 발광 소자들(LD)이 적용되는 표시 장치의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다. 화소들(PXL) 각각의 화소 영역(PXA)에 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성함으로써 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD) 사이에 빈 틈(또는 공간)이 존재할 경우, 상기 빈 틈은 상기 제2 절연층(INS2)을 형성하는 과정에서 상기 제2 절연층(INS2)으로 채워질 수 있다. 이 경우, 제2 절연층(INS2)은 제1 절연층(INS1)과 발광 소자들(LD) 사이의 빈 틈을 채우는 데에 유리한 유기 절연막으로 구성될 수도 있다.
제1 전극(EL1) 상에는, 제1 전극(EL1)과 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2) 중 하나의 단부, 일 예로, 제2 단부(EP2)를 전기적 및/또는 물리적으로 안정되게 연결하는 제1 접촉 전극(CNE1)이 제공 및/또는 형성될 수 있다.
제1 접촉 전극(CNE1)은 제1 전극(EL1)과 발광 소자들(LD) 각각의 제2 단부(EP2) 상에 제공 및/또는 형성될 수 있다. 제1 접촉 전극(CNE1)은 제1 절연층(INS1)에 의해 커버되지 않은 제1 전극(EL1)의 일 영역 상에서 제1 전극(EL1)과 접촉되도록 배치될 수 있다. 실시예에 따라, 제1 전극(EL1) 상에 도전성 캡핑 레이어(미도시)가 배치된 경우, 제1 접촉 전극(CNE1)은 상기 도전성 캡핑 레이어 상에 배치되어 상기 도전성 캡핑 레이어를 통해 제1 전극(EL1)과 연결될 수 있다. 상술한 도전성 캡핑 레이어는 표시 장치의 제조 공정 시 발생하는 불량 등으로부터 제1 전극(EL1)을 보호함과 동시에 제1 전극(EL1)과 화소 회로층(PCL) 사이의 접착력을 더욱 강화시킬 수 있다. 이러한 도전성 캡핑 레이어는 인듐 아연 산화물(indium zinc oxide, IZO) 등과 같은 투명 도전성 물질(또는 재료)을 포함할 수 있다.
또한, 제1 접촉 전극(CNE1)은 제1 전극(EL1)에 인접한 발광 소자들(LD) 각각의 제2 단부(EP2)와 접촉되도록 상기 발광 소자들(LD) 각각의 제2 단부(EP2) 상에 배치될 수 있다. 즉, 제1 접촉 전극(CNE1)은 발광 소자들(LD) 각각의 제2 단부(EP2)와 이에 대응하는 제1 전극(EL1)의 적어도 일 영역을 커버하도록 배치될 수 있다.
제2 전극(EL2) 상에는, 제2 전극(EL2)과 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2) 중 나머지 단부, 일 예로, 제1 단부(EP1)를 전기적 및/또는 물리적으로 안정되게 연결하는 제2 접촉 전극(CNE2)이 제공 및/또는 형성될 수 있다.
제2 접촉 전극(CNE2)은, 제2 전극(EL2)과 발광 소자들(LD) 각각의 제1 단부(EP1) 상에 제공 및/또는 형성될 수 있다. 제2 접촉 전극(CNE2)은 제1 절연층(INS1)에 의해 커버되지 않는 제2 전극(EL2)의 일 영역 상에서 제2 전극(EL2)과 접촉되도록 배치될 수 있다. 실시예에 따라, 제2 전극(EL2) 상에 도전성 캡핑 레이어가 배치되는 경우, 제2 접촉 전극(CNE2)은 상기 도전성 캡핑 레이어 상에 배치되어 상기 도전성 캡핑 레이어를 통해 제2 전극(EL2)과 연결될 수 있다.
또한, 제2 접촉 전극(CNE2)은 제2 전극(EL2)에 인접한 발광 소자들(LD) 각각의 제1 단부(EP1)와 접촉되도록 상기 발광 소자들(LD) 각각의 제1 단부(EP1) 상에 배치될 수 있다. 즉, 제2 접촉 전극(CNE2)은 발광 소자들(LD) 각각의 제1 단부(EP1)와 이에 대응하는 제2 전극(EL2)의 적어도 일 영역을 커버하도록 배치될 수 있다.
제1 및 제2 접촉 전극들(CNE1, CNE2)은 발광 소자들(LD) 각각으로부터 방출되어 제1 및 제2 전극들(EL1, EL2)에 의해 반사된 광이 손실없이 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 접촉 전극들(CNE1, CNE2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 및 제2 접촉 전극들(CNE1, CNE2)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 접촉 전극들(CNE1, CNE2)은 다양한 불투명 도전성 물질(또는 재료)로 구성될 수도 있다. 제1 및 제2 접촉 전극들(CNE1, CNE2)은 단일막 또는 다중막으로 형성될 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다. 일 예로, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 발광 소자들(LD) 상의 제2 절연층(INS2) 상에서 일정 간격을 사이에 두고 이격되게 배치될 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은, 서로 동일한 층에 제공될 수 있다. 이 경우, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 동일 공정에서, 동일한 도전 물질을 이용하여 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 상이한 공정으로 형성되어 서로 상이한 층에 제공될 수도 있다. 이와 관련된 설명은 도 29를 참조하여 후술한다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 상에는 제3 절연층(INS3)이 제공 및/또는 형성될 수 있다. 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제3 절연층(INS3)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제3 절연층(INS3)은 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자들(LD)을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다.
실시예에 따라, 표시 소자층(DPL)은 제3 절연층(INS3) 외에도 광학층을 선택적으로 더 포함하여 구성될 수도 있다. 일 예로, 표시 소자층(DPL)은 발광 소자들(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 색변환 입자들을 포함한 컬러 변환층을 더 포함할 수 있다.
다른 실시예에 따라, 제3 절연층(INS3) 상부에는 적어도 한 층의 오버 코트층(일 예로, 표시 소자층(DPL)의 상면을 평탄화하는 층)이 더 배치될 수도 있다.
한편, 각 발광 소자(LD)의 발광 적층 패턴(10)은 해당 발광 소자(LD)의 길이(L) 방향을 따라 제1 단부(EP1)로부터 제2 단부(EP2)를 향하여 순차적으로 적층된 제1 반도체층(11), 제1 배리어층(16), 활성층(12), 제2 배리어층(17), 제2 반도체층(13), 및 추가 전극(15)을 포함할 수 있다. 일 실시예에 있어서, 추가 전극(15)은 일정 투과도를 갖는 투명 도전성 물질로 구성될 수 있다.
제1 및 제2 배리어층들(16, 17) 각각은 산화된 영역인, 산화층을 포함할 수 있다.
제1 배리어층(16)은, 도 24에 도시된 바와 같이, 산화층을 포함하며 해당 배리어층의 가장 자리에 위치한 제2 영역(16_2)과 상기 산화층을 포함하지 않으면서 해당 배리어층의 중앙에 위치한 제1 영역(16_1)으로 구획될 수 있다. 제1 영역(16_1)은 절연막(14)과 접촉하지 않는 제1 배리어층(16)의 일 영역이고, 제2 영역(16_2)은 절연막(14)의 내측면(14d)과 직접 접촉하는 제1 배리어층(16)의 다른 일 영역일 수 있다. 제1 영역(16_1)과 제2 영역(16_2)은 제1 방향(DR1)과 평행한 발광 소자(LD)의 길이(L) 방향을 따라 서로 동일한 두께를 가질 수 있다. 일 예로, 제1 영역(16_1)의 두께(d1)와 제2 영역(16_2)의 두께(d2)는 서로 동일할 수 있다.
제1 배리어층(16)에서 제1 영역(16_1)은 활성층(12)으로부터 제1 반도체층(11)으로 전자가 역류하는 것을 방지하는 장벽 역할을 할 수 있다. 제1 배리어층(16)에서 제2 영역(16_2)은 산화되지 않은 제1 영역(16_1)에 비하여 상대적으로 저항이 높으며 상대적으로 굴절률이 낮아 절연층으로 활용될 수 있다. 제1 배리어층(16)의 제2 영역(16_2)은 제1 배리어층(16)의 표면을 커버하는 절연막(14)과 함께 이중막의 절연층을 구현할 수 있다.
또한, 제2 배리어층(17)은, 도 24에 도시된 바와 같이, 산화층을 포함하며 해당 배리어층의 가장 자리에 위치한 제4 영역(17_2)과 상기 산화층을 포함하지 않으면서 해당 배리어층의 중앙에 위치한 제3 영역(17_1)으로 구획될 수 있다. 제3 영역(17_1)은 절연막(14)과 접촉하지 않는 제2 배리어층(17)의 일 영역이고, 제4 영역(17_2)은 절연막(14)의 내측면(14d)과 직접 접촉하는 제2 배리어층(17)의 일 영역일 수 있다. 제3 영역(17_1)과 제4 영역(17_2)은 제1 방향(DR1)과 평행한 발광 소자(LD)의 길이(L) 방향을 따라 서로 동일한 두께를 가질 수 있다. 일 예로, 제3 영역(17_1)의 두께(d3)와 제4 영역(17_2)의 두께(d4)는 서로 동일할 수 있다.
제2 배리어층(17)에서 제3 영역(17_1)은 활성층(12)으로부터 제2 반도체층(13)으로 정공이 역류하는 것을 방지하는 장벽 역할을 할 수 있다. 제2 배리어층(17)에서 제4 영역(17_2)은 산화되지 않은 제3 영역(17_1)에 비하여 상대적으로 저항이 높으며 상대적으로 굴절률이 낮아 절연층으로 활용될 수 있다. 제2 배리어층(17)의 제4 영역(17_2)은 제2 배리어층(17)의 표면을 커버하는 절연막(14)과 함께 이중막의 절연층을 구현할 수 있다.
상술한 실시예에서와 같이, 발광 소자들(LD) 각각이 산화층(일 예로, 제2 영역(16_2))을 포함한 제1 배리어층(16)과 산화층(일 예로, 제4 영역(17_2))을 포함한 제2 배리어층(17)을 포함하는 경우 해당 발광 소자(LD)에 포함된 발광 적층 패턴(10)의 비도핑 영역(A)에서의 표면 저항이 상대적으로 높아질 수 있다. 특히, 상기 비도핑 영역(A)에서 절연막(14)의 내측면(14d)에 각각 접하는 제1 배리어층(16)의 제2 영역(16_2)과 제2 배리어층(17)의 제4 영역(17_2)의 표면 저항이 상대적으로 높아질 수 있다. 이에 따라, 상기 발광 적층 패턴(10)(또는 해당 발광 소자(LD))의 표면에서의 누설 전류 경로가 차단되어 표면 누설 전류를 최소화하여 각 발광 소자(LD)의 출광 효율이 향상될 수 있다.
도 26은 본 발명의 다른 실시예에 따른 화소를 개략적으로 도시한 평면도이고, 도 27은 도 26의 Ⅲ ~ Ⅲ'선에 따른 단면도이고, 도 28은 도 27의 뱅크 패턴을 다른 실시예에 따라 구현한 것으로 도 27의 Ⅲ ~ Ⅲ'선 에 대응되는 단면도이며, 도 29는 도 27의 제1 및 제2 접촉 전극들을 다른 실시예에 따라 구현한 것으로 도 26의 Ⅲ ~ Ⅲ'선에 대응되는 단면도이다.
도 26 내지 도 29에 도시된 화소(PXL)는, 보호층(PSV)과 제1 및 제2 전극들(EL1, EL2) 사이에 각각 뱅크 패턴(BNKP)이 배치되는 점을 제외하고는 도 21 내지 도 25에 도시된 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 26 내지 도 29의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다.
도 26 내지 도 29를 참조하면, 제1 및 제2 전극들(EL1, EL2) 각각과 보호층(PSV) 사이에는 지지 부재가 위치할 수 있다. 일 예로, 도 27 내지 도 29에 도시된 바와 같이, 제1 및 제2 전극들(EL1, EL2) 각각과 보호층(PSV) 사이에 뱅크 패턴(BNKP)이 위치할 수 있다.
뱅크 패턴(BNKP)은 각 화소(PXL)의 화소 영역(PXA)에서 광이 방출되는 발광 영역(EMA)에 위치할 수 있다. 뱅크 패턴(BNKP)은 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향으로 유도하도록 제1 및 제2 전극들(EL1, EL2) 각각의 표면 프로파일(또는 형상)을 변경하기 위하여 상기 제1 및 제2 전극들(EL1, EL2) 각각을 지지하는 지지 부재일 수 있다.
뱅크 패턴(BNKP)은 해당 화소(PXL)의 발광 영역(EMA)에서 보호층(PSV)과 제1 및 제2 전극들(EL1, EL2) 사이에 제공될 수 있다.
뱅크 패턴(BNKP)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 뱅크 패턴(BNKP)은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNKP)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 뱅크 패턴(BNKP)의 재료가 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라, 뱅크 패턴(BNKP)은 도전성 물질을 포함할 수도 있다.
뱅크 패턴(BNKP)은, 보호층(PSV)의 일면(일 예로, 상부 면)으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 사다리꼴의 형상의 단면을 가질 수 있으나 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNKP)은 도 28에 도시된 바와 같이 보호층(PSV)의 일면으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상) 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 뱅크 패턴(BNKP)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
제1 및 제2 전극들(EL1, EL2) 각각은 대응하는 뱅크 패턴(BNKP) 상에 제공 및/또는 형성될 수 있다. 이 경우, 제1 및 제2 전극들(EL1, EL2) 각각은, 단면 상에서 볼 때, 그 하부에 배치된 뱅크 패턴(BNKP)의 형상에 대응하는 표면 프로파일을 가질 수 있다. 이에 따라, 발광 소자들(LD)에서 방출된 광이 상기 제1 및 제2 전극들(EL1, EL2) 각각에 의해 반사되어 표시 장치의 화상 표시 방향으로 더욱 진행될 수 있다. 뱅크 패턴(BNKP)과 제1 및 제2 전극들(EL1, EL2) 각각은 발광 소자들(LD)에서 방출된 광을 원하는 방향으로 유도하여 표시 장치의 광 효율을 향상시키는 반사 부재로 활용될 수 있다. 이에 따라, 발광 소자들(LD)의 출광 효율이 더욱 향상될 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 평면 상에서 볼 때 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다. 일 예로, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 발광 소자들(LD) 상의 제2 절연층(INS2) 상에서 일정 간격을 사이에 두고 이격되게 배치될 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 동일한 층에 제공되고 동일 공정을 통해 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제1 및 제2 접촉 전극들(CNE1, CNE2)은 서로 상이한 층에 제공되고 상이한 공정을 통해 형성될 수 있다. 이 경우, 도 29에 도시된 바와 같이, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 사이에 추가 절연층(AUINS)이 제공 및/또는 형성될 수 있다. 추가 절연층(AUINS)은 제1 접촉 전극(CNE1) 상에 제공되어 제1 접촉 전극(CNE1)을 외부로 노출되지 않게 하여 제1 접촉 전극(CNE1)의 부식을 방지할 수 있다. 추가 절연층(AUINS)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 일 예로, 추가 절연층(AUINS)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 추가 절연층(AUINS)은 단일막 또는 다중막으로 형성될 수 있다.
제1 및 제2 접촉 전극들(CNE1, CNE2) 상에는 제3 절연층(INS3)이 제공 및/또는 형성될 수 있다. 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제3 절연층(INS3)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제3 절연층(INS3)은 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자들(LD)을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다. 실시예에 따라, 제3 절연층(INS3)의 상부에는 적어도 한 층의 오버 코트층(예를 들어, 표시 소자층(DPL)의 상면을 평탄화하는 층)이 더 배치될 수도 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
LD: 발광 소자 10: 발광 적층 패턴
11: 제1 반도체층 12: 활성층
13: 제2 반도체층 14: 절연막
15: 추가 전극 16: 제1 배리어층
16_1, 16_2: 제1 및 제2 영역 17: 제2 배리어층
17_1, 17_2: 제3 및 제4 영역 18: 배리어층
A: 비도핑 영역 B: 도핑 영역
PXL: 화소 BNK: 뱅크
EL1, EL2: 제1 및 제2 전극 BNKP: 뱅크 패턴
AUINS: 추가 절연층 EP1, EP2: 제1 및 제2 단부
INS1 ~ INS3: 제1 내지 제3 절연층
CNE1, CNE2: 제1 및 제2 접촉 전극

Claims (20)

  1. 길이 방향으로 순차적으로 위치한 제1 단부와 제2 단부를 포함한 발광 소자에 있어서,
    상기 발광 소자는,
    상기 제1 단부에 대응된 제1 반도체층;
    상기 제1 반도체층 상에 배치된 활성층;
    상기 활성층 상에 배치된 제2 반도체층;
    상기 활성층과 상기 제2 반도체층 사이에 제공되며, 제1 영역과 제2 영역으로 구획되는 제1 배리어층; 및
    상기 제1 반도체층, 상기 활성층, 상기 제1 배리어층, 및 상기 제2 반도체층 각각의 외주면을 감싸는 절연막을 포함하고,
    상기 제1 영역은 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층보다 알루미늄(Al) 조성이 높은 반도체층을 포함하고,
    상기 제2 영역은 산화층을 포함하는, 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함하고, 상기 제2 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함하며,
    상기 활성층과 상기 제1 배리어층은 상기 n형 도펀트 또는 상기 p형 도펀트가 도핑되지 않은 반도체층인, 발광 소자.
  3. 제2 항에 있어서,
    상기 제1 반도체층과 상기 활성층 사이에 배치되며, 제3 영역과 제4 영역으로 구획되는 제2 배리어층을 더 포함하고,
    상기 제2 배리어층은 상기 n형 도펀트 또는 상기 p형 도펀트가 도핑되지 않은 반도체층인, 발광 소자.
  4. 제3 항에 있어서,
    상기 제3 영역은 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층보다 알루미늄 조성이 높은 반도체층을 포함하고, 상기 제4 영역은 산화층을 포함하며,
    상기 제3 영역과 상기 제4 영역은 상기 길이 방향으로 동일한 두께를 갖는, 발광 소자.
  5. 제4 항에 있어서,
    상기 제2 영역과 상기 제4 영역은 상기 길이 방향과 교차하는 방향으로 서로 동일하거나 서로 상이한 폭을 갖는, 발광 소자.
  6. 제4 항에 있어서,
    상기 제2 영역과 상기 제4 영역은 상기 길이 방향으로 서로 동일하거나 서로 상이한 두께를 갖는, 발광 소자.
  7. 제3 항에 있어서,
    상기 제1 배리어층과 상기 제2 배리어층은 서로 동일한 물질을 포함하는, 발광 소자.
  8. 제4 항에 있어서,
    상기 제1 영역과 상기 제3 영역은 알루미늄, 인듐, 및 인으로 구성된 AlInP층 또는 알루미늄, 갈륨, 및 비소로 구성된 AlGaAs층을 포함하는, 발광 소자.
  9. 제1 항에 있어서,
    상기 제1 영역과 상기 제2 영역은 상기 길이 방향으로 동일한 두께를 갖는, 발광 소자.
  10. 제1 항에 있어서,
    상기 제2 반도체층 상에 제공되며 상기 제2 단부에 대응되는 추가 전극을 더 포함하는, 발광 소자.
  11. 기판을 제공하는 단계;
    상기 기판 상에 제1 반도체층, 제1 배리어층, 활성층, 제2 배리어층, 제2 반도체층, 및 추가 전극이 순차적으로 적층된 발광 적층체를 형성하는 단계;
    상기 발광 적층체를 수직 방향으로 식각하여 적어도 하나의 발광 적층 패턴을 형성하고, 상기 제1 반도체층의 일 영역을 외부로 노출하는 단계;
    상기 제1 및 제2 배리어층들 각각이 서로 상이한 물질을 포함하는 제1 영역과 제2 영역으로 구획되도록 상기 발광 적층 패턴에 열처리를 진행하는 단계;
    상기 발광 적층 패턴 상에 절연 물질층을 형성하고, 상기 절연 물질층을 수직 방향으로 식각하여 상기 발광 적층 패턴의 표면을 둘러싸는 절연막을 형성하는 단계; 및
    상기 절연막에 둘러싸인 상기 발광 적층 패턴을 상기 기판으로부터 분리하여 발광 소자를 형성하는 단계를 포함하고,
    상기 발광 소자는 길이 방향으로 순차적으로 배치된 상기 제1 반도체층, 상기 제1 배리어층, 상기 활성층, 상기 제2 배리어층, 상기 제2 반도체층, 및 상기 추가 전극을 포함하고,
    상기 제1 및 제2 배리어층들 각각의 제1 영역은 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층보다 알루미늄 조성이 높은 반도체층을 포함하고, 상기 제1 및 제2 배리어층들 각각의 제2 영역은 산화층을 포함하는, 발광 소자의 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함하고, 상기 제2 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함하며,
    상기 제1 배리어층, 상기 활성층, 및 상기 제2 배리어층은 상기 n형 도펀트 또는 상기 p형 도펀트가 도핑되지 않은 반도체층인, 발광 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 제1 배리어층의 제2 영역과 상기 제2 배리어층의 제2 영역은 상기 길이 방향과 교차하는 방향으로 서로 동일하거나 서로 상이한 폭을 갖는, 발광 소자의 제조 방법.
  14. 제12 항에 있어서,
    상기 제1 배리어층의 제2 영역과 상기 제2 배리어층의 제2 영역은 상기 길이 방향으로 서로 동일하거나 서로 상이한 두께를 갖는, 발광 소자의 제조 방법.
  15. 제12 항에 있어서,
    상기 발광 적층체를 형성하는 단계는,
    상기 기판 상에 상기 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 상에 상기 제1 배리어층을 형성하는 단계;
    상기 제1 배리어층 상에 상기 활성층을 형성하는 단계;
    상기 활성층 상에 상기 제2 배리어층을 형성하는 단계;
    상기 제2 배리어층 상에 상기 제2 반도체층을 형성하는 단계; 및
    상기 제2 반도체층 상에 상기 추가 전극을 형성하는 단계를 포함하는, 발광 소자의 제조 방법.
  16. 제12 항에 있어서,
    상기 제1 및 제2 배리어층들 각각의 제1 영역은 알루미늄, 인듐, 및 인으로 구성된 AlInP층 또는 알루미늄, 갈륨, 및 비소로 구성된 AlGaAs층을 포함하는, 발광 소자의 제조 방법.
  17. 제11 항에 있어서,
    상기 제1 배리어층과 상기 제2 배리어층은 서로 동일한 물질을 포함하고,
    상기 제1 및 제2 배리어층들 각각의 제1 영역은 해당 배리어층의 상기 제2 영역과 동일한 두께를 갖는, 발광 소자의 제조 방법.
  18. 기판;
    상기 기판의 일면 상에서 제1 방향으로 서로 이격되고 상기 제1 방향과 다른 제2 방향으로 연장된 제1 전극과 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되며, 길이 방향으로 제1 단부와 제2 단부를 각각 갖는 복수의 발광 소자들을 포함하고,
    상기 발광 소자들 각각은,
    상기 제1 단부에 대응되는 제1 반도체층;
    상기 제1 반도체층 상에 배치되며, 제1 영역과 제2 영역으로 구획되는 제1 배리어층;
    상기 제1 배리어층 상에 배치된 활성층;
    상기 활성층 상에 배치되며, 제3 영역과 제4 영역으로 구획되는 제2 배리어층;
    상기 제2 배리어층 상에 배치된 제2 반도체층;
    상기 제2 반도체층 상에 배치된 추가 전극; 및
    상기 제1 반도체층, 상기 제1 배리어층, 상기 활성층, 상기 제2 배리어층, 상기 제2 반도체층, 및 상기 추가 전극 각각의 외주면을 감싸는 절연막을 포함하고,
    상기 제1 영역과 상기 제3 영역은 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층보다 알루미늄 조성이 높은 반도체층을 포함하고, 상기 제2 영역과 상기 제4 영역은 산화층을 포함하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함하고, 상기 제2 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함하며,
    상기 제1 배리어층, 상기 활성층, 및 상기 제2 배리어층은 비도핑 영역이고,
    상기 제1 영역과 상기 제2 영역은 상기 길이 방향으로 동일한 두께를 갖고, 상기 제3 영역과 상기 제4 영역은 상기 길이 방향으로 동일한 두께를 갖는, 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 전극과 상기 발광 소자들 각각의 상기 제1 및 제2 단부들 중 하나의 단부 상에 위치한 제1 접촉 전극; 및
    상기 제2 전극과 상기 발광 소자들 각각의 상기 제1 및 제2 단부들 중 나머지 단부 상에 위치한 제2 접촉 전극을 포함하고,
    상기 제1 접촉 전극은 상기 제1 전극과 전기적으로 연결되고, 상기 제2 접촉 전극은 상기 제2 전극과 전기적으로 연결되는, 표시 장치.
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