KR20210106054A - 발광 소자 및 이를 포함한 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 발광 소자는, 제1 반도체층; 상기 제1 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 반도체층; 상기 제2 반도체층 상에 적층된 제3-1 반도체층과 제3-2 반도체층을 포함한 제3 반도체층; 및 상기 제3-2 반도체층 상에 배치된 제4 반도체층을 포함할 수 있다. 상기 제3 반도체층은 터널 접합층(tunneling junction layer)일 수 있다. 여기서, 상기 제4 반도체층과 상기 제3-2 반도체층을 합한 두께는 상기 제2 반도체층과 상기 제3-1 반도체층을 합한 두께와 상이할 수 있다.

Description

발광 소자 및 이를 포함한 표시 장치{LIGHT EMITTING ELEMENT AND DISPLAY DEVICE INCLUDING THE LIGHT EMITTING ELEMENT}
본 발명은 발광 소자 및 이를 포함한 표시 장치에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 다이오드를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일 예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 발광 다이오드를 제작하는 기술이 개발되고 있다. 이러한 발광 다이오드는 표시 패널의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다. 발광 다이오드는 기판에서 별도로 독립 성장시킨 후, 성장된 발광 다이오드를 분리하여 표시 패널 제작 등에 사용할 수 있다.
본 발명이 해결하고자 하는 과제는, 터널 접합층(tunneling junction layer, 또는 제3 반도체층)을 이용하여 활성층을 길이 방향을 따라 가운데에 인접하도록 위치하여 출광 효율을 향상시킬 수 있는 발광 소자를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는, 상술한 발광 소자를 포함한 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 발광 소자는, 제1 반도체층; 상기 제1 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 반도체층; 상기 제2 반도체층 상에 적층된 제3-1 반도체층과 제3-2 반도체층을 포함한 제3 반도체층; 및 상기 제3-2 반도체층 상에 배치된 제4 반도체층을 포함할 수 있다. 상기 제3 반도체층은 터널 접합층(tunneling junction layer)일 수 있다. 상기 제4 반도체층과 상기 제3-2 반도체층을 합한 두께는 상기 제2 반도체층과 상기 제3-1 반도체층을 합한 두께와 상이할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 반도체층, 상기 제4 반도체층, 및 상기 제3-2 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 상기 제2 반도체층 및 상기 제3-1 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제4 반도체층과 상기 제3-2 반도체층을 합한 두께는 상기 제2 반도체층과 상기 제3-1 반도체층을 합한 두께보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3-1 반도체층은 상기 제2 반도체층보다 고농도의 p형 도펀트가 도핑될 수 있다. 상기 제3-2 반도체층은 상기 제1 및 제4 반도체층들보다 고농도의 n형 도펀트가 도핑될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 상기 제3 반도체층, 및 상기 제4 반도체층 각각의 외주면을 둘러싸는 절연막을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 일 방향을 따라 상기 제3-1 반도체층과 상기 제3-2 반도체층의 접촉면으로부터 상기 제4 반도체층의 외면까지의 거리는 상기 접촉면으로부터 상기 제1 반도체층의 외면까지의 거리와 상이할 수 있다.
본 발명의 일 실시예에 있어서, 상기 일 방향을 따라 상기 접촉면으로부터 상기 제4 반도체층의 외면까지의 거리는 상기 접촉면으로부터 상기 제1 반도체층의 외면까지의 거리보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 접촉면은 상기 일 방향을 따라 상기 발광 소자의 전체 길이의 절반 지점을 기준으로 상기 제1 반도체층의 외면보다 상기 제4 반도체층의 외면에 인접하게 위치할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 화소 영역들을 포함한 표시 영역 및 상기 표시 영역의 적어도 일측을 둘러싸는 비표시 영역을 포함하는 기판; 및 상기 화소 영역들 각각에 제공된 화소를 포함할 수 있다. 여기서, 상기 화소는, 상기 기판 상에서 서로 이격된 제1 및 제2 전극들과, 상기 제1 및 제2 전극들 각각에 전기적으로 연결된 복수의 발광 소자들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들 각각은, 일 방향을 따라 차례로 적층된 제1 반도체층, 활성층, 제2 반도체층, 제3 반도체층, 및 제4 반도체층을 포함할 수 있다. 여기서, 상기 제3 반도체층은 터널 접합층(tunneling junction layer)일 수 있고, 상기 제2 반도체층 상에 직접 제공된 제3-1 반도체층 및 상기 제3-1 반도체층과 상기 제4 반도체층 사이에 제공된 제3-2 반도체층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제4 반도체층과 상기 제3-2 반도체층을 합한 두께는 상기 제2 반도체층과 상기 제3-1 반도체층을 합한 두께와 상이할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 반도체층, 상기 제4 반도체층, 및 상기 제3-2 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 상기 제2 반도체층 및 상기 제3-1 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 일 방향을 따라 차례로 적층된 상기 제3-2 반도체층과 상기 제4 반도체층을 합한 두께는 상기 일 방향을 따라 차례로 적층된 상기 제2 반도체층과 상기 제3-1 반도체층을 합한 두께보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3-1 반도체층은 상기 제2 반도체층보다 고농도의 p형 도펀트가 도핑될 수 있고, 상기 제3-2 반도체층은 상기 제1 및 제4 반도체층들보다 고농도의 n형 도펀트가 도핑될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는 상기 발광 소자들 각각의 일 면 상에 제공된 절연 패턴을 더 포함할 수 있다. 상기 절연 패턴은 상기 제1 전극과 상기 제2 전극 사이에서 상기 발광 소자들 각각과 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 일 방향을 따라 상기 제3-1 반도체층과 상기 제3-2 반도체층의 접촉면으로부터 상기 제4 반도체층의 외면까지의 거리는 상기 접촉면으로부터 상기 제1 반도체층의 외면까지의 거리보다 작을 수 있다. 여기서, 상기 접촉면은 상기 일 방향을 따라 상기 발광 소자들 각각의 전체 길이의 절반 지점을 기준으로 상기 제1 반도체층의 외면보다 상기 제4 반도체층의 외면에 인접하게 위치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 접촉면은 상기 발광 소자들 각각의 길이 방향을 따라 상기 절연 패턴에서 상기 발광 소자들 각각과 접촉하는 일 면의 전체 폭의 절반에 해당하는 지점과 상기 일 면의 일측 단부에 해당하는 지점 사이에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들 각각의 상기 활성층은 상기 일 방향을 따라 상기 제1 반도체층에 접촉하는 제1 면 및 상기 제1 면과 마주보며 상기 제2 반도체층에 접촉하는 제2 면을 포함할 수 있다. 여기서, 상기 활성층의 상기 제1 면은 상기 발광 소자들 각각의 길이 방향을 따라 상기 절연 패턴에서 상기 발광 소자들 각각과 접촉하는 일 면의 전체 폭의 절반에 해당하는 지점과 상기 일 면의 타측 단부에 해당하는 지점 사이에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는, 상기 기판과 상기 제1 전극 사이 및 상기 기판과 상기 제2 전극 사이에 제공된 뱅크 패턴; 상기 발광 소자들 각각과 상기 제1 전극을 연결하는 제1 컨택 전극; 및 상기 발광 소자들 각각과 상기 제2 전극을 연결하는 제2 컨택 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들 각각은 상기 일 방향을 따라 차례로 적층된 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 상기 제3 반도체층, 및 상기 제4 반도체층 각각의 외주면을 감싸는 절연막을 포함할 수 있다. 여기서, 상기 제1 반도체층은 상기 일 방향을 따라 상기 절연막에 의해 커버되지 않은 외면 및 측면의 일부를 포함할 수 있고, 상기 제4 반도체층은 상기 일 방향을 따라 상기 절연막에 의해 커버되지 않는 외면 및 측면의 일부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극은 상기 제1 반도체층의 외면과 측면의 일부에 직접 접촉할 수 있고, 상기 제2 컨택 전극은 상기 제3 반도체층의 외면과 측면의 일부에 직접 접촉할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 복수의 화소들이 제공된 기판을 포함할 수 있다. 여기서, 상기 화소들 각각은, 상기 기판 상에 제공된 복수의 발광 소자들; 및 서로 이격되며 상기 발광 소자들 각각의 일 단부에 전기적으로 연결된 제1 전극과 상기 발광 소자들 각각의 타 단부에 전기적으로 연결된 제2 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들 각각은, 일 방향을 따라 적층된 제1 반도체층, 활성층, 제2 반도체층, 제3 반도체층, 및 제4 반도체층을 포함할 수 있다. 여기서, 상기 제3 반도체층은 터널 접합층(tunneling junction layer)일 수 있고, 상기 제2 반도체층 상에 직접 제공된 제3-1 반도체층 및 상기 제3-1 반도체층과 상기 제4 반도체층 사이에 제공된 제3-2 반도체층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자의 양 단부에는 동일한 타입의 반도체층이 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 일 방향을 따라 상기 제3-1 반도체층과 상기 제3-2 반도체층의 접촉면으로부터 상기 제4 반도체층의 외면까지의 거리는 상기 접촉면으로부터 상기 제1 반도체층의 외면까지의 거리보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자의 양 단부 중 하나의 단부에는 상기 제1 반도체층이 제공되고, 상기 발광 소자의 양 단부 중 나머지 단부에는 상기 제4 반도체층이 제공될 수 있다. 여기서, 상기 제1 및 제4 반도체층들은 n형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 터널 접합층(tunneling junction layer, 또는 제3 반도체층)을 포함한 발광 적층 패턴에서 제4 반도체층(n형 반도체층)과 제3-2 접합 반도체층(고농도의 n형 반도체층)을 합한 두께가 제2 반도체층(p형 반도체층)과 제3-1 접합 반도체층(고농도의 p형 반도체층)을 합한 두께보다 크도록 설계하여 활성층에서 방출되는 광의 효율을 향상시킬 수 있는 발광 소자가 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 발광 소자의 길이 방향을 따라 상기 활성층을 상기 발광 소자의 가운데(또는 중앙)에 인접하도록 위치시켜 상기 활성층에서 방출되는 광의 효율을 더욱 향상시킬 수 있는 발광 소자가 제공될 수 있다.
추가적으로, 본 발명의 일 실시예에 따르면, 상술한 발광 소자를 포함한 표시 장치가 제공될 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2는 도 1의 발광 소자의 단면도이다.
도 3a 내지 도 3k는 도 1 및 도 2의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1 및 도 2에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 5a 내지 도 5e는 도 4에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
도 6은 도 4에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
도 7은 도 6에서 제1 및 제2 뱅크 패턴들을 제외한 나머지 구성들을 포함한 화소를 개략적으로 도시한 평면도이다.
도 8은 도 6의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 9 내지 도 11은 도 8의 EA 부분의 확대 단면도들이다.
도 12는 도 6의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 13은 도 12에 도시된 제1 뱅크 패턴을 다른 실시예에 따라 구현한 것으로, 도 6의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이다.
도 14는 도 12에 도시된 제2 컨택 전극을 다른 실시예에 따라 구현한 것으로, 도 6의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이다.
도 15는 도 6의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제 1 구성요소')가 다른 구성요소(일 예로 '제 2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제 3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제 1 구성요소')가 다른 구성요소 (일 예로 '제 2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제 3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 2는 도 1의 발광 소자의 단면도이다.
도 1 및 도 2에 있어서, 원기둥 형상의 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 반도체층(11)과 제2 반도체층(13) 사이에 개재된 활성층(12)을 포함할 수 있다. 또한, 발광 소자(LD)는 제2 반도체층(13) 상에 제공된 제3 반도체층(15) 및 제3 반도체층(15) 상에 제공된 제4 반도체층(18)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 제3 반도체층(15), 및 제4 반도체층(18)이 순차적으로 적층된 발광 적층 패턴(10)으로 구현될 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 및 제4 반도체층들(11, 18) 중 어느 하나, 발광 소자(LD)의 타 단부(또는 상 단부)에는 상기 제1 및 제4 반도체층들(11, 18) 중 나머지 하나가 배치될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제4 반도체층(18)이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 마이크로 스케일(micro scale) 또는 나노 스케일(nano scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(Light Emitting Diode, LED)를 포함할 수 있다.
발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 n형 GaN 반도체층일 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면(11b)과 외부로 노출된 하부 면(11a)을 포함할 수 있다. 제1 반도체층(11)의 하부 면(11a)은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double Hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(Clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면(12a) 및 제2 반도체층(13)과 접촉하는 제2 면(12b)을 포함할 수 있다. 활성층(12)의 제1 면(12a)과 제2 면(12b)은 발광 소자(LD)의 길이(L) 방향에서 서로 마주볼 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면(12b) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 p형 GaN 반도체일 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면(12b)과 접촉하는 하부 면(13a) 및 제3 반도체층(15)의 하부 면(15a)과 접촉하는 상부 면(13b)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 도 1 및 도 2에 도시된 바와 같이 제1 반도체층(11)의 하부 면(11a)보다 제2 반도체층(13)의 상부 면(13b)에 더 인접하게 위치할 수 있다.
한편, 도 1 및 도 2에서는 제1 반도체층(11)과 제2 반도체층(13)이 하나의 층으로 구성된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(Tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(Lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제3 반도체층(15)은 제2 반도체층(13) 상에 제공 및/또는 형성될 수 있다. 제3 반도체층(15)은 제3-1 반도체층(16)과 제3-2 반도체층(17)을 포함할 수 있다. 제3 반도체층(15)은, 발광 소자(LD)의 길이(L) 방향을 따라, 일 예로, 대략 2nm 내지 100nm 정도의 두께를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제3-1 및 제3-2 반도체층들(16, 17) 각각은 대략 25nm ~ 35nm 정도의 두께를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제3-1 반도체층(16)과 제3-2 반도체층(17)은 서로 동일한 두께를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제3-1 반도체층(16)과 제3-2 반도체층(17)은 서로 상이한 두께를 가질 수도 있다.
제3-1 반도체층(16)은 발광 소자(LD)의 길이(L) 방향을 따라 제2 반도체층(13)의 상부 면(13b) 상에 직접 배치되며, 제2 반도체층(13)과 동일한 타입의 반도체층을 포함할 수 있다. 일 예로, 제3-1 반도체층(16)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제3-1 반도체층(16)은 Mg, Zn 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층, 일 예로, GaN, InGaN, AlInGaN, AlGaInP 중 적어도 하나의 반도체 재료(또는 물질)를 포함할 수 있다. 발광 소자(LD)가 청색 계열 및/또는 녹색 계열의 광을 방출하는 경우 제3-1 반도체층(16)은 AlInGaN의 반도체 재료(또는 물질)를 포함할 수 있고, 발광 소자(LD)가 적색 계열의 광을 방출하는 경우 제3-1 반도체층(16)은 AlGaInP의 반도체 재료(또는 물질)를 포함할 수 있다.
제3-1 반도체층(16)은 제2 반도체층(13)보다 고농도의 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 반도체 재료(또는 물질)를 포함할 수 있다. 실시예에 따라, 제2 반도체층(13) 상에 배치된 제3-1 반도체층(16)의 일부는 상기 제2 반도체층(13)의 도펀트 농도로부터 상기 제3-1 반도체층(16) 내의 바람직한 도펀트 농도까지 등급화된 도펀트 농도를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제3-1 반도체층(16)은 발광 소자(LD)의 길이(L) 방향을 따라 제2 반도체층(13)과 접촉하는 하부 면(16a)과 제3-2 반도체층(17)과 접촉하는 상부 면(16b)을 포함할 수 있다. 여기서, 제3-1 반도체층(16)의 하부 면(16a)은 제3 반도체층(15)의 하부 면(15a)일 수 있다.
제3-2 반도체층(17)은 발광 소자(LD)의 길이(L) 방향을 따라 제3-1 반도체층(16)의 상부 면(16b) 상에 직접 배치되며, 제3-1 반도체층(16)과 상이한 타입의 반도체층을 포함할 수 있고, 제1 반도체층(11)과 동일한 타입의 반도체층을 포함할 수 있다. 일 예로, 제3-2 반도체층(17)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제3-2 반도체층(17)은 Si, Ge와 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층, 일 예로, InGaN, GaN, AlGaInP, AlInGaN 중 적어도 하나의 반도체 재료(또는 물질)를 포함할 수 있다. 발광 소자(LD)가 청색 계열 및/또는 녹색 계열의 광을 방출하는 경우 제3-2 반도체층(17)은 AlInGaN의 반도체 재료(또는 물질)를 포함할 수 있고, 발광 소자(LD)가 적색 계열의 광을 방출하는 경우 제3-2 반도체층(17)은 AlGaInP의 반도체 재료(또는 물질)를 포함할 수 있다.
제3-2 반도체층(17)은 제1 반도체층(11)보다 고농도의 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 반도체 재료(또는 물질)를 포함할 수 있다. 실시예에 따라, 제3-2 반도체층(17)은 제3-1 반도체층(16)에 인접한 최대치로부터 제4 반도체층(18)에 인접한 최소치까지 등급화된 도펀트 농도를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제3-2 반도체층(17)은 발광 소자(LD)의 길이(L) 방향을 따라 제3-1 반도체층(16)과 접촉하는 하부 면(17a)과 제4 반도체층(18)과 접촉하는 상부 면(17b)을 포함할 수 있다. 여기서, 제3-2 반도체층(17)의 상부 면(17b)은 제3 반도체층(15)의 상부 면(15b)일 수 있다.
본 발명의 일 실시예에 있어서, 서로 상이한 타입의 반도체층들이 적층된 제3 반도체층(15)은 터널 접합층(tunneling junction layer)일 수 있다. 제3-1 반도체층(16)과 제3-2 반도체층(17)을 포함한 제3 반도체층(15, 또는 터널 접합층)은 충분히 얇고 충분히 도핑되도록 제조되어 역 바이어스 모드(Reverse Bias Mode)로 전류를 전도시킬 때 낮은 일련의 전압 강하를 보일 수 있다. 제3 반도체층(15, 또는 터널 접합층)에 걸친 전압 강하는 대략 0.1V ~ 1V 정도일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 제3-1 반도체층(16)과 제3-2 반도체층(17) 사이에 InGaN, AlN 등을 포함한 중간층(미도시)이 배치될 수 있다. 중간층은 Ⅲ-질화물 내의 편광 필드(polarization field)를 활용하여 터널링(tunneling)을 위한 밴드들을 정렬하는 것을 도울 수 있다. 이러한 편광 효과는 제3-1 및 제3-2 반도체층들(16, 17) 내의 도핑 요건을 감소시키고 요구되는 터널링 거리를 감소시킬 수 있다. 중간층의 조성물은 제3-1 및 제3-2 반도체층들(16, 17) 각각의 조성물과 상이할 수 있고, Ⅲ-질화물 재료 시스템 내의 다른 재료들 사이에 존재하는 편광 전하로 인해 밴드 재정렬을 위해 선택될 수 있다.
제4 반도체층(18)은 발광 소자(LD)의 길이(L) 방향을 따라 제3 반도체층(15, 또는 터널 접합층) 상에 배치되며, 제3-2 반도체층(17)과 직접 접촉할 수 있다. 제4 반도체층(18)은 제3-2 반도체층(17)과 동일한 타입의 반도체층을 포함할 수 있다. 일 예로, 제4 반도체층(18)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제4 반도체층(18)은 Si, Ge와 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층, 일 예로, InGaN, GaN, AlGaInP, AlInGaN 중 적어도 하나의 반도체 재료(또는 물질)를 포함할 수 있다. 제4 반도체층(18)은 오믹 컨택층(ohmic contact layer)으로 활용될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제4 반도체층(18)은 제3-2 반도체층(17)보다 저농도의 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 반도체 재료(또는 물질)를 포함할 수 있다. 제4 반도체층(18)은 발광 소자(LD)의 길이(L) 방향을 따라 제3-2 반도체층(17)의 상부 면(17b)과 접촉하는 하부 면(18a) 및 외부로 노출된 상부 면(18b)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 발광 적층 패턴(10)은 발광 소자(LD)의 형상에 대응되는 형상으로 제공 및/또는 형성될 수 있다. 예를 들어, 발광 소자(LD)가 원기둥 형상으로 제공 및/또는 형성되는 경우, 발광 적층 패턴(10)도 원기둥 형상으로 제공 및/또는 형성될 수 있다. 발광 적층 패턴(10)이 원기둥 형상을 갖는 경우, 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 제3 반도체층(15, 또는 터널 접합층), 및 제4 반도체층(18) 각각은 원기둥 형상을 가질 수 있다.
발광 소자(LD)의 길이(L) 방향을 따라 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 배치되고 발광 소자(LD)의 타 단부(또는 상 단부)에는 제4 반도체층(18)이 배치될 수 있다. 발광 소자(LD)는 상기 발광 소자(LD)의 양 단부에 위치하며 외부로 노출된 제1 반도체층(11)의 하부 면(11a)과 제4 반도체층(18)의 상부 면(18b)을 포함할 수 있다. 제1 반도체층(11)의 하부 면(11a)과 제4 반도체층(18)의 상부 면(18b)은 외부의 전도성 물질과 접촉하여 전기적으로 연결되도록 외부로 노출된 면(일 예로, 외면)일 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)의 하부 면(11a, 또는 외면)은 발광 소자(LD)의 하부 면(LD_1)일 수 있고 제4 반도체층(18)의 상부 면(18b, 또는 외면)은 발광 소자(LD)의 상부 면(LD_2)일 수 있다.
발광 소자(LD)가 원기둥 형상을 갖는 경우, 제1 반도체층(11)의 하부 면(11a, 또는 외면)과 제4 반도체층(18)의 상부 면(18b, 또는 외면)은 원형으로 이루어질 수 있다. 실시예에 따라, 발광 소자(LD)가 타원기둥 형상을 갖는 경우, 제1 반도체층(11)의 하부 면(11a, 또는 외면)과 제4 반도체층(18)의 상부 면(18b, 또는 외면)은 타원형으로 이루어질 수 있다. 다른 실시예에 따라, 발광 소자(LD)가 다각기둥 형상을 갖는 경우, 제1 반도체층(11)의 하부 면(11a, 또는 외면)과 제4 반도체층(18)의 상부 면(18b, 또는 외면)은 다각형으로 이루어질 수 있다.
발광 적층 패턴(10)이 발광 소자(LD)의 형상에 대응되는 형상으로 제공 및/또는 형성되는 경우, 상기 발광 적층 패턴(10)은 상기 발광 소자(LD)의 길이(L)와 실질적으로 유사하거나 동일한 길이를 가질 수 있다. 이하의 실시예에서는, 발광 적층 패턴(10)이 발광 소자(LD)의 길이(L)와 동일한 경우를 전제로 설명하기로 한다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 발광 적층 패턴(10)의 외주면을 감싸는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 발광 적층 패턴(10)의 일부만을 덮도록 제공될 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 및 이산화 타이타늄(TiO2) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원하지 않는 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 적층 패턴(10)의 외주면(또는 표면)에 형성 및/또는 제공될 수 있으며, 이외에도 제1 내지 제4 반도체층들(11, 13, 15, 18)의 각각의 외주면을 더 둘러쌀 수 있다. 설명의 편의를 위해, 도 1에서는 절연막(14)의 일부를 삭제한 모습을 도시하였고, 실제 발광 소자(LD)에 포함된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 제3 반도체층(15, 또는 터널 접합층), 및 제4 반도체층(18)은 상기 절연막(14)에 의해 둘러싸일 수 있다.
본 발명의 일 실시예에 있어서, 절연막(14)은 동일한 타입의 반도체층으로 이어진 발광 소자(LD)의 양 단부의 외주면을 완전히 둘러쌀 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 절연막(14)은 제1 반도체층(11)의 외주면 일부 및/또는 제4 반도체층(18)의 외주면 일부만을 둘러쌀 수도 있다.
절연막(14)은 발광 소자(LD)의 길이(L) 방향에 교차하는 방향으로 제1 반도체층(11)의 하부 면(11a, 또는 외면)과 평행한 하부 면(14a), 상기 길이(L) 방향 상에서 상기 하부 면(14a)과 마주보는 상부 면(14b), 및 발광 적층 패턴(10)의 외주면을 둘러싸는 측면(14c)을 포함할 수 있다. 절연막(14)의 하부 면(14a), 상기 절연막(14)의 상부 면(14b), 및 상기 절연막(14)의 측면(14c)은 서로 연결되며 연속할 수 있다. 여기서, 절연막(14)의 상부 면(14b)은 절연막(14)의 상단 둘레를 포함하는 가상의 면으로 정의될 수 있으며, 절연막(14)의 하부 면(14a)은 절연막(14)의 하단 둘레는 포함하는 가상의 면으로 정의될 수 있다.
절연막(14)의 하부 면(14a)은 제1 반도체층(11)의 하부 면(11a, 또는 외면)과 동일 면(또는 동일 선) 상에 위치할 수 있으며, 절연막(14)의 상부 면(14b)은 제4 반도체층(18)의 상부 면(18b, 또는 외면)과 동일 면(또는 동일 선) 상에 위치할 수 있다. 절연막(14)의 하부 면(14a)과 제1 반도체층(11)의 하부 면(11a, 또는 외면)이 반드시 동일 면(또는 동일 선) 상에 위치해야 하는 것은 아니며, 실시예에 따라, 서로 상이한 면(또는 상이한 선) 상에 위치할 수도 있다. 마찬가지로, 절연막(14)의 상부 면(14b)과 제4 반도체층(18)의 상부 면(18b, 또는 외면)이 반드시 동일 면(또는 동일 선) 상에 위치해야 하는 것은 아니며, 실시예에 따라, 서로 상이한 면(또는 상이한 선) 상에 위치할 수도 있다.
발광 소자(LD)의 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 제3 반도체층(15, 또는 터널 접합층), 및 제4 반도체층(18)은 서로 상이한 두께를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 제3-1 반도체층(16)의 상부 면(16b)과 제3-2 반도체층(17)의 하부 면(17a)이 접촉하는 면(15c, 이하 '접촉면'이라 함)을 기준으로 상이한 타입의 반도체층들은 상이한 두께를 가질 수 있다. 구체적으로, 발광 소자(LD)의 길이(L) 방향을 따라 접촉면(15c)의 하부에 위치한 제2 반도체층(13)과 제3-1 반도체층(16)을 합한 두께(d1, 이하 '제1 두께'라 함)는 상기 접촉면(15c)의 상부에 위치한 제3-2 반도체층(17)과 제4 반도체층(18)을 합한 두께(d2, 이하 '제2 두께'라 함)와 상이할 수 있다. 일 예로, 제2 두께(d2)는 제1 두께(d1)보다 클 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)의 길이(L) 방향을 따라 제2 두께(d2)가 제1 두께(d1)보다 크도록 발광 소자(LD)의 상 단부에 위치하는 제4 반도체층(18)의 두께를 조절할 수 있다. 발광 소자(LD)의 길이(L) 방향을 따라 제4 반도체층(18)은 제2 반도체층(13) 및 제3 반도체층(15) 각각보다 두꺼운 두께를 가질 수 있고, 제1 반도체층(11)보다 얇은 두께를 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제4 반도체층(18)은 제1 반도체층(11)과 동일한 두께를 가질 수도 있다.
발광 소자(LD)의 길이(L) 방향을 따라 상기 접촉면(15c)으로부터 발광 소자(LD)의 상부 면(LD_2) 및/또는 발광 적층 패턴(10)의 상부 면까지의 거리는 상기 접촉면(15c)으로부터 상기 발광 소자(LD)의 하부 면(LD_2) 및/또는 상기 발광 적층 패턴(10)의 하부 면까지의 거리와 상이할 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 상기 접촉면(15c)으로부터 발광 소자(LD)의 상부 면(LD_2) 및/또는 발광 적층 패턴(10)의 상부 면까지의 거리는 상기 접촉면(15c)으로부터 상기 발광 소자(LD)의 하부 면(LD_2) 및/또는 상기 발광 적층 패턴(10)의 하부 면까지의 거리보다 작을 수 있다. 다시 말하면, 발광 소자(LD)의 길이(L) 방향을 따라 상기 접촉면(15c)으로부터 제4 반도체층(18)의 상부 면(18b, 또는 외면)까지의 거리는 상기 접촉면(15c)으로부터 제1 반도체층(11)의 하부 면(11a, 또는 외면)까지의 거리보다 작을 수 있다. 본 발명의 일 실시예에 있어서, 상기 접촉면(15c)은 발광 소자(LD)의 길이(L) 방향을 따라 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 전체 길이(L)의 절반 지점보다 상부에 위치할 수 있다. 일 예로, 상기 접촉면(15c)은 발광 소자(LD)의 길이(L) 방향을 따라 상기 발광 소자(LD)의 전체 길이(L)의 절반 지점을 기준으로 제1 반도체층(11)의 하부 면(11a, 또는 외면)보다 제4 반도체층(18)의 상부 면(18b, 또는 외면)에 인접하게 위치할 수 있다.
상술한 바와 같이, 발광 소자(LD)의 길이(L) 방향을 따라 접촉면(15c)의 상부에 위치한 n형 반도체층들(일 예로, 제3-2 반도체층(17) 및 제4 반도체층(18))의 두께(d2)가 상기 접촉면(15c)의 하부에 위치한 p형 반도체층들(일 예로, 제3-1 반도체층(16) 및 제2 반도체층(13))의 두께(d1)보다 두껍고 상기 접촉면(15c)이 발광 소자(LD)의 전체 길이(L)의 절반 지점을 기준으로 상기 제4 반도체층(18)의 상부 면(18b, 또는 외면)에 인접하게 위치한 경우, 활성층(12)은 상기 발광 소자(LD)의 가운데(또는 중앙)에 위치하거나 상기 발광 소자(LD)의 가운데(또는 중앙)에 인접하게 위치할 수 있다.
제4 반도체층(18)은 제3 반도체층(15, 또는 터널 접합층) 상에 통상의 성장 방법을 통해 제공 및/또는 형성될 수 있다. 이때, 성장을 위한 조건들을 조절하여 제3 반도체층(15, 또는 터널 접합층) 상에 일정 수준 이상의 두께를 갖는 제4 반도체층(18)이 형성될 수 있다. 제4 반도체층(18)이 일정 수준 이상의 두께를 갖는 경우, 발광 소자(LD)의 길이(L)가 상기 제4 반도체층(18)의 두께만큼 증가할 수 있다. 이에 따라, 활성층(12)은 발광 소자(LD)의 길이(L) 방향을 따라 실질적으로 발광 소자(LD)의 가운데(또는 중앙)에 위치하거나 발광 소자(LD)의 가운데(또는 중앙)에 인접하게 위치할 수 있다.
상술한 바와 같이, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)이 발광 소자(LD)의 가운데(또는 중앙)에 위치하거나 상기 발광 소자(LD)의 가운데(또는 중앙)에 인접할 경우, 상기 활성층(12)에서 방출되는 광은 한 쪽 방향으로 치우치지 않고 상기 발광 소자(LD)의 양 단부로 균일하게(또는 고르게) 진행할 수 있다. 이로 인해, 발광 소자(LD)의 양 단부에서 방출되는 광의 세기가 균일해져서 상기 발광 소자(LD)의 광 효율이 향상될 수 있다.
만일, 활성층(12)이 발광 소자(LD)의 가운데(또는 중앙)에 위치하지 않고 양 단부 중 하나의 단부쪽으로 치우쳐 배치되는 경우, 상기 활성층(12)에서 방출되는 광은 상기 하나의 단부 방향으로 집중될 수 있다. 이러한 경우, 발광 소자(LD)에서 방출되는 광이 한쪽 방향으로 편중되어, 상기 발광 소자(LD)의 출광이 비대칭적으로 이루어질 수 있다. 이에, 본 발명의 일 실시예에서는, 발광 소자(LD)의 길이(L) 방향을 따라 접촉면(15c)의 상부에 위치한 n형 반도체층들의 두께(d2)를 상기 접촉면(15c)의 하부에 위치한 p형 반도체층들의 두께(d1)보다 두껍게 형성하여 활성층(12)을 상기 발광 소자(LD)의 가운데(또는 중앙)에 위치시키거나 상기 가운데(또는 중앙)에 인접하게 위치시켜 상기 활성층(12)에서 방출되는 광이 상기 발광 소자(LD)의 양 단부로 균일하게 진행되게 할 수 있다. 결국, 본 발명의 일 실시예에 따르면, 발광 소자(LD)의 출광 효율이 향상될 수 있다.
또한, 본 발명의 일 실시예에서는, 발광 소자(LD)의 길이(L) 방향을 따라 발광 소자(LD)의 일 단부에 n형 반도체층을 포함한 제1 반도체층(11)을 배치하고, 상기 발광 소자(LD)의 타 단부에 n형 반도체층을 포함한 제4 반도체층(18)을 배치할 수 있다. 발광 소자(LD)의 길이(L) 방향을 따라 발광 소자(LD)의 양 단부에 각각 n형 반도체층을 배치함으로써 발광 소자(LD)의 전기적 특성이 향상될 수 있다. 일반적으로, n형 반도체층은 전자의 이동도가 빨라서(또는 저항이 낮아서) 전기적 특성이 우수하고 광 투과율이 높은 재료적 특성을 갖는다. 따라서, 발광 소자(LD)의 양 단부에 n형 반도체층들(일 예로, 제1 반도체층(11) 및 제4 반도체층(18))을 배치하여 상기 발광 소자(LD)의 양 단부로 소정의 신호(또는 전압)를 인가하면, 상기 발광 소자(LD)의 활성층(12)에서 보다 빠르게 전자-정공 쌍이 결합하고 상기 활성층(12)에서 방출되는 광의 손실이 최소화될 수 있다. 이에 따라, 발광 소자(LD)의 출광 효율이 더욱 향상될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3a 내지 도 3k는 도 1 및 도 2의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 1 내지 도 3a를 참조하면, 발광 소자(LD)를 지지하도록 구성되는 기판(1)을 준비한다.
기판(1)은 GaAs, GaP 또는 InP 기판일 수 있다. 기판(1)은 에피택셜 성장(epitaxial growth)을 위한 웨이퍼일 수 있다. 기판(1)은 표면 상에 GaAs 층을 갖는 ZnO 기판을 포함할 수 있다. 또한, 표면 상에 GaAs 층을 갖는 Ge 기판 및 Si 웨이퍼 상에 버퍼층을 사이에 두고 GaAs 층을 갖는 Si 기판도 적용될 수 있다.
기판(1)은 공지의 제법으로 제작된 시판품의 단결정 기판을 사용할 수 있다. 발광 소자(LD)를 제조하기 위한 선택비를 만족하고 에피택셜 성장이 원활히 이루어지는 경우, 기판(1)의 재료는 이에 제한되지 않는다.
기판(1)의 에피택셜 성장시키는 표면은 평활한 것이 바람직하다. 기판(1)은 상기 기판(1)이 적용되는 제품에 따라 크기와 직경이 달라질 수 있으며, 에피택셜 성장으로 인한 적층 구조에 의한 휨을 저감할 수 있는 형태로 제조될 수 있다. 기판(1)의 형상은, 원형에 한정되지 않고, 직사각형 등 다각형의 형상일 수 있다.
이어, 기판(1) 상에 희생층(3)을 형성한다. 희생층(3)은 기판(1) 상에 발광 소자(LD)를 제조하는 과정에서 발광 소자(LD)와 기판(1) 사이에 위치하여 발광 소자(LD)와 기판(1)을 물리적으로 이격시킬 수 있다.
희생층(3)은 다양한 형태의 구조를 가질 수 있으며, 단일층 구조 또는 다중층 구조로 이루어질 수 있다. 희생층(3)은 발광 소자(LD)의 최종 제조 공정에서 제거되는 층일 수 있다. 희생층(3)이 제거되는 경우, 상기 희생층(3)의 상부 및 하부에 위치하는 층간 분리가 이루어질 수 있다.
희생층(3)은 GaAs, AlAs 또는 AlGaAs로 형성될 수 있다.
희생층(3) 상에 제1 반도체층(11)을 형성한다. 제1 반도체층(11)은 에피택셜 성장을 통하여 형성될 수 있고, MOCVD(Metal-Organic Chemical Vapor Deposition) 방법, MBE(Molecular Beam Epitaxy) 방법, VPE(Vapor Phase Epitaxy) 방법, LPE(Liquid Phase Epitaxy) 방법 등으로 형성될 수 있다. 실시예에 따라, 제1 반도체층(11)과 희생층(3) 사이에는 버퍼층, 비도핑 반도체층 등 결정성 향상을 위한 추가의 반도체층이 더 형성될 수 있다.
제1 반도체층(11)은 III(Ga, Al, In)-V(P, As)족으로 구성되는 반도체 재료를 포함할 수 있으며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 Si로 도핑된 GaP, GaAs, GaInP, AlGaInP 중 적어도 하나의 반도체 재료를 포함할 수 있다. 즉, 제1 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다.
도 1 내지 도 3b를 참조하면, 제1 반도체층(11) 상에 활성층(12)을 형성한다. 활성층(12)은 전자와 정공이 재결합되는 영역으로, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 광을 방출할 수 있다. 활성층(12)은 제1 반도체층(11) 상에 형성될 수 있으며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 본 발명의 일 실시예에 있어서, 활성층(12)은 발광 소자(LD)의 길이(L) 방향을 따라 그 가운데(또는 중앙)에 위치할 수 있다.
활성층(12)은 GaInP, AlGaInP, GaAs, AlGaAs, InGaAs, InGaAsP, InP, InAs 중 적어도 하나의 물질을 포함할 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있다. 활성층(12)은 이중 헤테로 구조(double Hetero structure)를 사용할 수 있다. 실시예에 따라, 활성층(12)의 제2 면(12b) 및/또는 제1 면(12a)에는 도전성의 도펀트가 도핑된 클래드층(미도시)이 더 형성될 수 있다. 다른 실시예에 따라, 활성층(12)의 제2 면(12b) 상에는 TSBR(Tensile strain barrier reducing) 층이 더 형성될 수 있다. 일 예로, TSBR 층은 활성층(12)의 제2 면(12b)과 제2 반도체층(13)의 하부 면(13a) 사이에 위치할 수 있다. 또한, 실시예에 따라, TSBR 층은 제3 반도체층(15)의 제3-2 반도체층(17)의 상부 면(17b) 상에 위치할 수도 있다.
도 1 내지 도 3c를 참조하면, 활성층(12) 상에 제2 반도체층(13)을 형성한다. 제2 반도체층(13)은 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제2 반도체층(13)은 III(Ga, Al, In)-V(P, As)족으로 구성되는 반도체 재료를 포함할 수 있으며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 Mg로 도핑된 GaP, GaAs, GaInP, AlGaInP 중 적어도 하나의 반도체 재료를 포함할 수 있다. 즉, 제2 반도체층(13)은 p형 반도체층을 포함할 수 있다.
도 1 내지 도 3d를 참조하면, 제2 반도체층(13) 상에 상기 제2 반도체층(13)과 동일한 타입의 반도체층으로 이루어진 제3-1 반도체층(16)을 형성한다. 이어, 제3-1 반도체층(16) 상에 상기 제3-1 반도체층(16)과 상이한 타입의 반도체층으로 이루어진 제3-2 반도체층(17)을 형성한다. 서로 상이한 타입의 반도체층으로 이루어진 제3-1 반도체층(16)과 제3-2 반도체층(17)은 터널 접합층인 제3 반도체층(15)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 제3-1 반도체층(16)은 p형 반도체층으로, 제2 반도체층(13)보다 고농도의 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 반도체 재료를 포함할 수 있다. 제3-2 반도체층(17)은 n형 반도체층으로, 제1 반도체층(11)보다 고농도의 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 반도체 재료를 포함할 수 있다.
도 1 내지 도 3e를 참조하면, 제3-2 반도체층(17) 상에 상기 제3-2 반도체층(17)과 동일한 타입의 반도체층으로 이루어진 제4 반도체층(18)을 형성한다. 제4 반도체층(18)은 n형 반도체층으로 제3-2 반도체층(17)보다 저농도의 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 반도체 재료를 포함할 수 있다.
제4 반도체층(18)은 에피택셜 성장을 통하여 형성될 수 있고, MOCVD(Metal-Organic Chemical Vapor Deposition) 방법, MBE(Molecular Beam Epitaxy) 방법, VPE(Vapor Phase Epitaxy) 방법, LPE(Liquid Phase Epitaxy) 방법 등으로 형성될 수 있다. 제3-2 반도체층(17) 상에 제4 반도체층(18)을 형성할 때에, 성장 조건 등을 조절하여 상기 제3-2 반도체층(17) 상에 일정 수준 이상의 두께를 갖는 상기 제4 반도체층(18)을 형성한다.
기판(1) 상에 순차적으로 적층된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 제3 반도체층(15, 또는 터널 접합층), 및 제4 반도체층(18)은 발광 적층체(10')를 구성할 수 있다.
도 1 내지 도 3f를 참조하면, 제4 반도체층(18) 상에 마스크층(20)을 형성한다. 마스크층(20)은 절연층(미도시) 및 금속층(미도시)을 포함할 수 있다. 절연층은 제4 반도체층(18) 상에 형성될 수 있다. 절연층은 발광 적층체(10')의 연속적인 식각을 위한 마스크의 역할을 수행할 수 있다. 절연층은 산화물 또는 질화물을 이용할 수 있으며, 일 예로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등을 포함할 수 있다. 절연층의 두께는 0.5㎛ 내지 1.5㎛ 정도일 수 있으나 이에 한정되는 것은 아니다. 금속층은 크롬(Cr) 등의 금속을 포함할 수 있으나, 이에 한정되는 것은 아니며, 30nm 내지 150nm 정도의 두께를 가질 수 있다.
마스크층(20) 상에 적어도 하나의 미세 패턴(FP)이 형성될 수 있다. 미세 패턴(FP)은 폴리머층을 통해 형성될 수 있다. 미세 패턴(FP)은 마스크층(20) 상에 폴리머층을 형성하고, 상기 폴리머층에 나노 스케일 또는 마이크로 스케일 간격으로 패턴을 형성하여 형성될 수 있다. 구체적으로, 포토 리소그래피(photo-lithography), 전자-빔 리소그래피(electron beam lithography) 또는 나노 임프린트 리소그래피(NanoImprint Lithography, NIL) 등의 방법을 통해 마스크층(20) 상의 폴리머층을 패터닝하여 나노 스케일 또는 마이크로 스케일 간격으로 미세 패턴(FP)이 형성될 수 있다.
도 1 내지 도 3g를 참조하면, 미세 패턴(FP)을 마스크로 이용하여 마스크층(20)을 패터닝하여 마스크 패턴(20')을 형성한다. 마스크 패턴(20')은 미세 패턴(FP)에 대응되는 형태로 형성될 수 있다. 상술한 마스크 패턴(20')은 발광 적층체(10')를 식각하여 발광 적층 패턴(10)을 형성하기 위한 식각 마스크로 이용될 수 있다. 미세 패턴(FP)은 통상의 습식 식각 또는 건식 식각 방법 등을 통해 제거될 수 있으나, 이에 제한되지 않으며 통상의 제거 방법을 통해 제거될 수 있다.
도 1 내지 도 3h를 참조하면, 마스크 패턴(20')을 식각 마스크로 사용하는 식각 공정을 진행하여 나노 스케일 또는 마이크로 스케일 간격으로 발광 적층체(10')를 패터닝하여 복수 개의 발광 적층 패턴들(10)을 형성한다.
상술한 식각 공정에서 마스크 패턴(20')에 대응되지 않은 발광 적층체(10')의 일 영역이 식각되어 제1 반도체층(11)의 일 영역(A)을 노출하는 홈부(HM)가 형성될 수 있다. 마스크 패턴(20')에 대응되는 발광 적층체(10')의 일 영역은 식각되지 않는다.
홈부(HM)는 각 발광 적층 패턴(10)의 제4 반도체층(18)의 상부 면(18b)으로부터 일 방향(일 예로, 수직 방향)을 따라 제1 반도체층(11)의 일 영역(A)까지 움푹 파인 형상을 가질 수 있다.
복수 개의 발광 적층 패턴들(10)을 형성하기 위한 식각은 RIE(reactive ion etching: 반응성 이온 에칭), RIBE(reactive ion beam etching: 반응성 이온 빔 에칭) 또는 ICP-RIE(inductively coupled plasma reactive ion etching: 유도 결합 플라즈마 반응성 이온 에칭)과 같은 건식 식각법이 이용될 수 있다. 이러한 건식 식각법은 습식 식각법과 달리, 일방성 식각이 가능하여 발광 적층 패턴들(10)을 형성하기에 적합하다. 즉, 습식 식각법은 등방성(isotropic) 식각이 이루어져, 모든 방향으로 식각이 이루어지나, 이와 달리 건식 식각법은 홈부(HM)를 형성하기 위한 깊이 방향이 주로 식각되는 식각이 가능하여, 홈부(HM)의 크기 및 간격 등을 원하는 패턴으로 형성할 수 있다.
본 발명의 일 실시예에 있어서, 발광 적층 패턴들(10) 각각은 나노 스케일 혹은 마이크로 스케일의 크기를 가질 수 있다.
상술한 식각 공정을 수행한 이후, 발광 적층 패턴들(10) 상에 남은 잔여물들, 구체적으로, 마스크 패턴(20')은 통상의 습식 식각 또는 건식 식각 방법을 통해 제거될 수 있으나, 이에 제한되지 않으며 통상의 제거 방법을 통해 제거될 수 있다. 여기서, 마스크 패턴(20', 또는 잔여물들)은 마스크 공정 시 필요한 식각 마스크, 절연 물질 등을 포함할 수 있다.
도 1 내지 도 3i를 참조하면, 발광 적층 패턴(10)과 제1 반도체층(11)의 일 영역(A) 상에 절연 물질층(14')을 형성한다. 절연 물질층(14')은 상부 절연 물질층, 측면 절연 물질층, 및 하부 절연 물질층을 포함할 수 있다. 상부 절연 물질층은 발광 적층 패턴들(10) 각각의 상부 면을 완전히 커버할 수 있다. 여기서, 발광 적층 패턴들(10) 각각의 상부 면은 제4 반도체층(18)의 상부 면(18b, 또는 외면)일 수 있다. 즉, 상부 절연 물질층은 발광 적층 패턴들(10) 각각의 제4 반도체층(18)의 상부 면(18b)을 완전히 덮을 수 있다. 측면 절연 물질층은 발광 적층 패턴들(10) 각각의 측면을 완전히 덮을 수 있다. 하부 절연 물질층은 홈부(HM)에 의해 외부로 노출된 제1 도전성 반도체층(11)의 일 영역(A)을 완전히 덮을 수 있다.
상부 절연 물질층, 측면 절연 물질층, 및 하부 절연 물질층은 기판(1) 상에서 서로 연결되며 연속할 수 있다.
절연 물질층(14')을 형성하는 방법은 기판(1) 상에 부착된 발광 적층 패턴들(10) 상에 절연 물질을 도포하는 방법을 이용할 수 있으나, 본 발명이 이에 제한되지 않는다. 절연 물질층(14')으로 사용될 수 있는 물질은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 알루미늄 산화물(AlOx), 및 이산화 타이타늄(TiO2) 등으로 이루어지는 군으로부터 선택되는 어느 하나 이상을 포함할 수 있으나, 본 발명이 이에 제한되지 않는다. 일 예로, 절연 물질층(14')이 알루미늄 산화물(AlOx)을 포함하는 경우, 상기 절연 물질층(14')은 ALD(atomic layer deposition: 원자 층 증착) 방식을 통하여 형성할 수 있으며 TMA(trimethyl aluminum)와 H2O 소스를 펄스 형태로 공급하여 화학적 흡착과 탈착을 이용하여 박막을 형성할 수 있다. 절연 물질층(14')의 두께는 30nm 내지 150nm일 수 있으나, 이에 한정되는 것은 아니다.
도 1 내지 도 3j를 참조하면, 식각 공정을 진행하여 기판(1) 상에 형성된 절연 물질층(14')의 일부를 제거하여 절연막(14)을 형성한다.
절연막(14)을 형성하는 식각 공정으로, 상부 절연 물질층과 하부 절연 물질층이 제거되어 각 발광 적층 패턴(10)의 측면을 덮는 측면 절연 물질층만을 포함한 절연막(14)이 최종적으로 형성될 수 있다. 상술한 식각 공정으로, 상부 절연 물질층이 제거되어 제4 반도체층(18)의 상부 면(18b)이 외부로 노출될 수 있다. 이때, 절연막(14)의 상부 면(14b)은 제4 반도체층(18)의 상부 면(18b, 또는 외면)과 동일 면(또는 동일 선) 상에 제공 및/또는 형성될 수 있다. 또한, 상술한 식각 공정을 통해 하부 절연 물질층이 제거되어 제1 반도체층(11)의 일 영역(A)이 외부로 노출될 수 있다.
상술한 식각 공정을 통해 발광 적층 패턴들(10) 및 상기 발광 적층 패턴들(10) 각각의 외주면(또는 표면)을 둘러싸는 절연막(14)을 포함한 복수의 발광 소자들(LD)이 최종적으로 형성될 수 있다. 이때, 외부로 노출된 제4 반도체층(18)의 상부 면(18b, 또는 외면)은 발광 소자들(LD) 각각의 상부 면(LD_2)이 될 수 있다.
도 1 내지 도 3k를 참조하면, 발광 소자들(LD)과 기판(1) 사이에 빈 공간(미도시)을 형성하여 작은 물리적 힘이나 충격 등을 가하는 물리적 분리 방식 등을 이용하여 발광 소자들(LD)을 기판(1)으로부터 분리한다. 이때, 발광 소자들(LD) 각각의 제1 반도체층(11)의 하부 면(11a)이 외부로 노출될 수 있다.
발광 소자들(LD)을 기판(1)으로부터 분리하는 방법은 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 레이저를 이용한 레이저 분리 방식(Laser lift-off; LLO), 식각 용액을 이용한 화학적 분리 방식(Chemical lift-off, CLO) 등을 이용하여 발광 소자들(LD)을 기판(1)으로부터 분리할 수도 있다.
상술한 제조 공정을 통해, 최종적으로 제조된 발광 소자들(LD) 각각은 각 발광 소자(LD)의 길이(L) 방향을 따라 접촉면(15c)을 기준으로 그 상부에 위치한 n형 반도체층들(제3-2 반도체층(17) 및 제4 반도체층(18))이 상기 접촉면(15c)의 하부에 위치한 p형 반도체층들(제2 반도체층(13) 및 제3-1 반도체층(16))보다 두꺼운 두께(d2)를 가질 수 있다.
또한, 상술한 제조 공정을 통해, 최종적으로 제조된 발광 소자들(LD) 각각은 각 발광 소자(LD)의 길이(L) 방향을 따라 해당 발광 소자(LD)의 가운데(또는 중앙) 또는 상기 가운데(또는 중앙)에 인접하게 위치한 활성층(12)을 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1 및 도 2에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 4에 있어서, 편의를 위하여 영상이 표시되는 표시 영역을 중심으로 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시예에 따라서, 도시되지 않은 적어도 하나의 구동부(일 예로, 스캔 구동부 및 데이터 구동부 등) 및/또는 복수의 신호 배선들이 표시 장치에 더 배치될 수도 있다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함할 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(Passive Matrix type) 표시 장치와 액티브 매트릭스형(Active Matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트(contrast), 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 발광 소자(LD)를 구동하기 위한 구성 요소들(일 예로, 제1 및 제2 전극 등)을 사용할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 장치의 중앙 영역에 배치되고, 비표시 영역(NDA)은 상기 표시 영역(DA)을 둘러싸도록 표시 장치의 가장 자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형으로 제공될 수 있다. 또한, 표시 영역(DA)은 곡선으로 이루어진 변을 포함하는 원 형상 및/또는 타원 형상으로 제공될 수 있다. 이에 더하여, 표시 영역(DA)은 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수도 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)의 둘레(혹은 가장 자리)를 둘러쌀 수 있다.
비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부와 배선부에 연결되며 화소들(PXL)을 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)은 스트라이프(stripe) 또는 펜타일(pentile) 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 마이크로 스케일 또는 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 예를 들면, 각각의 화소(PXL)는 도 1 및 도 2에 도시된 발광 소자(LD), 일 예로, 각각 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형의 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
본 발명의 일 실시예에 있어서, 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 화소(PXL)에서 방출되는 광의 색상은 다양하게 변경될 수 있다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다.
구동부는 스캔 라인을 통해 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부, 및 데이터 라인을 통해 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다. 타이밍 제어부는 스캔 구동부, 발광 구동부, 및 데이터 구동부를 제어할 수 있다.
도 5a 내지 도 5e는 도 4에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
예를 들어, 도 5a 내지 도 5e는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 서로 다른 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 5a 내지 도 5e에서는, 도 4에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다. 실시예에 따라, 도 5a 내지 도 5e에 도시된 각각의 화소(PXL)는 도 4의 표시 장치에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 1 내지 도 4, 도 5a 내지 도 5e를 참조하면, 하나의 화소(PXL, 이하 '화소'라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(144)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(144) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 혹은 "제1 정렬 전극")과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, 혹은 "제2 정렬 전극")과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 애노드(anode) 전극일 수 있고, 제2 전극(EL2)은 캐소드(cathode) 전극일 수 있다.
본 발명의 일 실시예에 있어서, 발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 제1 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(144)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(144)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
한편, 도 5a 내지 도 5e에 있어서, 발광 소자들(LD)의 양 단부가 제1 및 제2 구동 전원(VDD, VSS)의 사이에서 동일한 방향으로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD)외에 적어도 하나의 비유효 광원을 더 포함할 수 있다. 일 예로, 발광 유닛(EMU)의 제1 및 제2 전극들(EL1, EL2)의 사이에는, 도 5d 및 도 5e에 도시된 바와 같이, 적어도 역방향 발광 소자(LDr)가 더 연결되어 있을 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(144)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 화소(PXL)의 화소 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(144)는 도 5a 및 도 5b에 도시된 바와 같이 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(storage capacitor, Cst)를 포함할 수 있다. 다만, 화소 회로(144)의 구조가 도 5a 및 도 5b에 도시된 실시예에 한정되지는 않는다.
우선, 도 5a를 참조하면, 화소 회로(144)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압(예컨대, 로우(Low) 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
도 5a 및 도 5b 각각에서는 데이터 신호를 화소(PXL) 내부로 전달하기 위한 제2 트랜지스터(T2)와, 상기 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 발광 소자들(LD)로 공급하기 위한 제1 트랜지스터(T1)를 포함한 화소 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(144)는 제1 트랜지스터(T1)의 문턱전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터(boosting capacitor) 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 5a에서는 화소 회로(144)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 회로(144)에 포함된 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
다음으로, 도 1 내지 도 4, 및 도 5b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(T1, T2)은 N타입의 트랜지스터로 구현될 수 있다. 도 5b에 도시된 화소 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성 요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 5a의 화소 회로(144)와 유사하다. 따라서, 이에 대한 설명은 간략히 하기로 한다.
본 발명의 일 실시예에 있어서, 도 5b에 도시된 화소 회로(144)는 N타입의 트랜지스터로 이루어진 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다. 제1 및 제2 트랜지스터들(T1, T2)이 N타입의 트랜지스터로 이루어진 경우, 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하는 스토리지 커패시터(Cst)의 안정화를 위해 발광 유닛(EMU)은 제1 구동 전원(VDD)과 화소 회로(144) 사이에 접속될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 도 5b에 도시된 발광 유닛(EMU)은 화소 회로(144)와 제2 구동 전원(VSS) 사이에 접속될 수도 있다. 본 발명의 일 실시예에 있어서, 화소 회로(144)의 구성은 도 5a 및 도 5b에 도시된 실시예에 한정되지 않는다. 일 예로, 화소 회로(144)는 도 5c 및 도 5d에 도시된 실시예와 같이 구성될 수도 있다.
화소 회로(144)는, 도 5c 및 도 5d에 도시된 바와 같이, 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 해당 화소(PXL)의 화소 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 실시예에 따라, 화소 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다. 또한, 실시예에 따라, 화소 회로(144)는 제1 및 제2 구동 전원(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 화소 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
화소 회로(144)는 제1 내지 제7 트랜지스터들(T1 ~ T7)과, 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 다른 일 전극, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)들의 일측 단부에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여, 발광 소자(LD)들을 경유하여 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 화소(PXL)에 연결된 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 화소(PXL)에 연결된 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)이 인가되는 초기화 전원 라인 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인, 일 예로 i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자들(LD)의 일 단부 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 소자들(LD)의 일 단부와 초기화 전원 라인 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로 i+1번째 스캔 라인(Si+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자들(LD)의 일 단부로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
도 5c 및 도 5d에서는 화소 회로(144)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
본 발명의 일 실시예에 있어서, 화소 회로(144)의 구성은 도 5a 내지 도 5d에 도시된 실시예에 한정되지 않는다. 일 예로, 화소 회로(144)는 도 5e에 도시된 실시예와 같이 구성될 수도 있다.
화소 회로(144)는, 도 5e에 도시된 바와 같이, 제어 라인(CLi) 및 센싱 라인(SENj)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 화소(PXL)의 화소 회로(144)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다. 상술한 화소 회로(144)는 도 5a 및 도 5b에 도시된 제1 및 제2 트랜지스터들(T1, T2)외에 제3 트랜지스터(T3)를 더 포함할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱 라인(SENj)의 사이에 접속된다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은, 제1 전극(EL1)에 연결된 제1 트랜지스터(T1)의 일 단자(일 예로, 소스 전극)에 접속되고, 상기 제3 트랜지스터(T3)의 다른 전극은, 센싱 라인(SENj)에 접속될 수 있다. 한편, 센싱 라인(SENj)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 데이터 라인(Dj)에 접속될 수도 있다.
실시예에 따라, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 접속된다. 한편, 제어 라인(CLi)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(Si)에 접속될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 제어 라인(CLi)으로 공급되는 게이트-온 전압(일 예로, 하이 레벨)의 제어 신호에 의해 턴-온되어 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다. 상술한 센싱 기간 동안, 데이터 라인(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 상기 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 제어 신호를 공급하여 상기 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱 라인(SENj)에 연결할 수 있다. 이에 따라, 상술한 센싱 라인(SENj)을 통해, 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성 정보를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 5e에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 5e에서는 발광 유닛(EMU)이 화소 회로(144)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(144)의 사이에 접속될 수도 있다.
또한, 도 5a 내지 도 5e에서는, 각각의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수 있다. 즉, 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수도 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 5a 내지 도 5e에 도시된 실시예들에 한정되지는 않으며, 해당 화소는 다양한 구조를 가질 수 있다. 또한, 본 발명의 다른 실시예에서, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(144)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, 각각 스캔 라인(Si-1, Si, Si+1), 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 6은 도 4에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이고, 도 7은 도 6에서 제1 및 제2 뱅크 패턴들을 제외한 나머지 구성들을 포함한 화소를 개략적으로 도시한 평면도이고, 도 8은 도 6의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 9 내지 도 11은 도 8의 EA 부분의 확대 단면도들이고, 도 12는 도 6의 Ⅱ ~ Ⅱ'선에 따른 단면도이고, 도 13은 도 12에 도시된 제1 뱅크 패턴을 다른 실시예에 따라 구현한 것으로 도 6의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이고, 도 14는 도 12에 도시된 제2 컨택 전극을 다른 실시예에 따라 구현한 것으로 도 6의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이며, 도 15는 도 6의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 6에 도시된 화소는, 도 5a 내지 도 5e 각각에 도시된 화소 중 어느 하나일 수 있다. 일 예로, 도 6에 도시된 화소는 도 5a에 도시된 화소일 수 있다.
도 6 및 도 7에 있어서, 편의를 위하여 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결되는 일부 신호 배선들의 도시를 생략하였다.
도 6 내지 도 15에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 하나의 화소(PXL)의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다"함은 상이한 공정에서 형성됨을 의미할 수 있다.
이에 더하여, 본 발명의 일 실시예에 있어서 두 구성들 간의 "연결"이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있다.
추가적으로, 도 8 내지 도 15에 있어서, 편의를 위하여 발광 소자들 중 제1-1 전극과 제2 전극 사이에 정렬된 하나의 제1 발광 소자만을 도시하였으나, 상기 하나의 제1 발광 소자는 도 6 및 도 7에 도시된 복수의 발광 소자들 각각을 대신할 수 있다.
도 1 내지 도 4, 도 5a, 도 6 내지 도 15를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 신호 배선부, 및 복수의 화소들(PXL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판 또는 연성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
다만, 기판(SUB)을 구성하는 재료는 다양하게 선택될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다. 기판(SUB)에 적용되는 물질은 표시 장치의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직할 수 있다.
기판(SUB)은, 화소(PXL)가 배치되는 적어도 하나의 화소 영역(PXA)을 포함한 표시 영역(DA)과 상기 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL)은 기판(SUB) 상의 표시 영역(DA) 내에서 제1 방향(DR1)으로 연장된 복수의 화소 행들 및 상기 제1 방향(DR1)과 다른, 일 예로, 교차하는 제2 방향(DR2)으로 연장된 복수의 화소 열들에 따라 매트릭스(matrix) 형태 및/또는 스트라이프 형태로 배열될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 화소들(PXL)은 다양한 배열 형태로 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다.
각각의 화소(PXL)가 제공되는(또는 마련되는) 화소 영역(PXA)은 광이 방출되는 발광 영역(EMA) 및 상기 발광 영역(EMA)의 주변을 둘러싸는 주변 영역을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 주변 영역이라 함은 광이 방출되지 않는 비발광 영역을 포함할 수 있다.
신호 배선부는, 각각의 화소(PXL)에 신호(또는 전압)를 전달하는 복수의 신호 라인들을 포함할 수 있다. 신호 라인들은, 일 예로, 각각의 화소(PXL)에 스캔 신호를 전달하는 스캔 라인(Si), 각각의 화소(PXL)에 데이터 신호를 전달하는 데이터 라인(Dj), 각각의 화소(PXL)에 구동 전원을 전달하는 전원 라인(PL1, PL2) 등을 포함할 수 있다.
각각의 화소(PXL)는 기판(SUB) 상에 제공되며 화소 회로(144)를 포함한 화소 회로층(PCL) 및 복수의 발광 소자들(LD)을 포함한 표시 소자층(DPL)을 포함할 수 있다. 발광 소자들(LD)은 화소들(PXL) 각각의 화소 영역(PXA)에 구비된 발광 영역(EMA) 내에 위치할 수 있다.
편의를 위하여, 화소 회로층(PCL)을 우선적으로 설명한 후, 표시 소자층(DPL)에 대해 설명한다.
화소 회로층(PCL)은 버퍼막(BFL), 버퍼막(BFL) 상에 제공된 화소 회로(144), 화소 회로(144) 상에 제공된 보호막(PSV)을 포함할 수 있다.
버퍼막(BFL)은 화소 회로(144)에 포함된 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼막(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼막(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼막(BFL)이 다중막으로 제공되는 경우, 각 레이어는 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼막(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
화소 회로(144)는 적어도 하나 이상의 트랜지스터(T) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 트랜지스터(T)는 발광 소자들(LD)의 구동 전류를 제어하는 구동 트랜지스터(Tdr) 및 구동 트랜지스터(Tdr)에 연결된 스위칭 트랜지스터(Tsw)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 화소 회로(144)는 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 외에 다른 기능을 수행하는 회로 소자들을 더 포함할 수 있다. 이하의 실시예에서는, 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(Tsw)를 포괄하여 명명할 때에는 트랜지스터(T) 또는 트랜지스터들(T)이라고 한다. 여기서, 구동 트랜지스터(Tdr)는 도 5a를 참고하여 설명한 제1 트랜지스터(T1)와 동일한 구성일 수 있고, 스위칭 트랜지스터(Tsw)는 도 5a를 참고하여 설명한 제2 트랜지스터(T2)와 동일한 구성일 수 있다.
구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각은 트랜지스터 반도체 패턴(SCL), 게이트 전극(GE), 제1 단자(SE), 및 제2 단자(DE)를 포함할 수 있다. 제1 단자(SE)는 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있으며, 제2 단자(DE)는 나머지 하나의 전극일 수 있다. 일 예로, 제1 단자(SE)가 소스 전극일 경우 제2 단자(DE)는 드레인 전극일 수 있다.
트랜지스터 반도체 패턴(SCL)은 버퍼막(BFL) 상에 제공 및/또는 형성될 수 있다. 트랜지스터 반도체 패턴(SCL)은 제1 단자(SE)에 접촉하는 제1 접촉 영역과 제2 단자(DE)에 접촉하는 제2 접촉 영역을 포함할 수 있다. 제1 접촉 영역과 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 트랜지스터 반도체 패턴(SCL)은 폴리 실리콘(Polysilicon), 아몰펄스 실리콘(Amorphous Silicon), 산화물 반도체(Oxide semiconductor) 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 트랜지스터 반도체 패턴(SCL) 상에 제공 및/또는 형성될 수 있다.
게이트 절연막(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연막(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연막(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연막(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연막(GI)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제1 단자(SE)와 제2 단자(DE) 각각은 제1 층간 절연막(ILD1)과 게이트 절연막(GI)을 관통하는 컨택 홀을 통해 트랜지스터 반도체 패턴(SCL)의 제1 접촉 영역 및 제2 접촉 영역에 접촉할 수 있다. 일 예로, 제1 단자(SE)는 트랜지스터 반도체 패턴(SCL)의 제1 및 제2 접촉 영역들 중 하나의 접촉 영역에 접촉할 수 있고, 제2 단자(DE)는 트랜지스터 반도체 패턴(SCL)의 제1 및 제2 접촉 영역들 중 나머지 접촉 영역에 접촉할 수 있다.
제1 층간 절연막(ILD1)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 제1 층간 절연막(ILD1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(ILD1)은 단일막 또는 다중막으로 이루어질 수 있다. 실시예에 따라, 제1 층간 절연막(ILD1)은 유기 재료를 포함한 유기 절연막일 수도 있다.
상술한 실시예에서, 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 제1 및 제2 단자들(SE, DE)이 게이트 절연막(GI) 및 제1 층간 절연막(ILD1)을 관통하는 컨택 홀을 통해 트랜지스터 반도체 패턴(SCL)과 전기적으로 연결된 별개의 전극으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 제1 단자(SE)는 대응하는 트랜지스터 반도체 패턴(SCL)의 채널 영역에 인접한 제1 및 제2 접촉 영역들 중 하나의 접촉 영역일 수 있으며, 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 제2 단자(DE)는 대응하는 트랜지스터 반도체 패턴(SCL)의 채널 영역에 인접한 제1 및 제2 접촉 영역들 중 나머지 접촉 영역일 수 있다. 이러한 경우, 구동 트랜지스터(Tdr)의 제2 단자(DE)는 브릿지 전극(bridge electrode) 또는 컨택 전극(contact electrode) 등을 포함한 별도의 연결 수단을 통해 대응하는 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 화소 회로(144)에 포함된 트랜지스터들(T)은 LTPS(저온폴리실리콘) 박막 트랜지스터로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 또한, 트랜지스터들(T)이 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터들(T)은 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수도 있다.
실시예에 따라, 화소 회로층(PCL)에 포함된 트랜지스터(T)는 상술한 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(Tsw) 외에 상기 구동 트랜지스터(Tdr)의 문턱 전압을 보상하기 위한 트랜지스터, 발광 소자들(LD) 각각의 발광 시간을 제어하는 트랜지스터 등과 같은 추가 트랜지스터들을 더 포함할 수 있다.
스토리지 커패시터(Cst)는 게이트 절연막(GI) 상에 제공된 하부 전극(LE) 및 제1 층간 절연막(ILD1) 상에 제공되어 상기 하부 전극(LE)과 중첩한 상부 전극(UE)을 포함할 수 있다.
하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다. 실시예에 따라, 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 일체로 제공될 수 있다. 이 경우, 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)의 일 영역으로 간주될 수 있다. 다른 실시예에 따라, 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 별개의 구성으로 제공될 수도 있다.
상부 전극(UE)은 하부 전극(LE)과 중첩하며, 상기 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)과 하부 전극(LE)의 중첩 면적을 넓힘으로써 스토리지 커패시터(Cst)의 커패시턴스(capacitance)가 증가될 수 있다. 상부 전극(UE)은 제1 전원 라인(PL1)과 전기적으로 연결될 수 있다. 이에 따라, 제1 전원 라인(PL1)으로 인가된 제1 구동 전원(VDD)이 상부 전극(UE)으로 전달될 수 있다.
스토리지 커패시터(Cst) 상에는 제2 층간 절연막(ILD2)이 제공 및/또는 형성될 수 있다. 제2 층간 절연막(ILD2)은 스토리지 커패시터(Cst)를 커버할 수 있다. 제2 층간 절연막(ILD2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1)과 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 층간 절연막(ILD2)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
화소 회로층(PCL)은 제2 층간 절연막(ILD2) 상에 제공 및/또는 형성된 구동 전압 배선(DVL)을 포함할 수 있다. 구동 전압 배선(DVL)은 도 5a에서 설명한 제2 전원 라인(PL2)과 동일한 구성일 수 있다. 구동 전압 배선(DVL)에는 제2 구동 전원(VSS)이 인가될 수 있다. 화소 회로층(PCL)은 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1)을 더 포함할 수 있다. 제1 전원 라인(PL1)은 구동 전압 배선(DVL)과 동일한 층에 제공되거나 또는 상기 구동 전압 배선(DVL)과 상이한 층에 제공될 수 있다. 본 발명의 일 실시예에서는, 구동 전압 배선(DVL)이 구동 트랜지스터(Tdr)의 제1 및 제2 단자들(SE, DE)과 동일한 층에 제공되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터(T)의 제1 및 제2 단자들(SE, DE)이 트랜지스터 반도체 패턴(SCL)의 채널 영역에 인접한 접촉 영역일 경우, 구동 전압 배선(DVL)은 화소 회로층(PCL)에 구비된 도전층들 중 어느 하나의 도전층과 동일한 층에 제공될 수도 있다. 즉, 화소 회로층(PCL) 내에서 구동 전압 배선(DVL)의 위치는 트랜지스터(T)의 형태에 따라 다양하게 변경될 수 있다.
제1 전원 라인(PL1)은 표시 소자층(DPL)의 일부 구성, 일 예로, 제1 전극(EL1)과 전기적으로 연결되고, 구동 전압 배선(DVL)은 표시 소자층(DPL)의 일부 구성, 일 예로, 제2 전극(EL2)과 전기적으로 연결될 수 있다. 제1 전원 라인(PL1)과 구동 전압 배선(DVL)은 화소들(PXL) 각각의 화소 영역(PXA)에 발광 소자들(LD)을 정렬하기 위해 제1 및 제2 전극들(EL1, EL2) 각각으로 정렬 신호(또는 정렬 전압)를 전달할 수 있다. 또한, 제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 발광 소자들(LD)의 정렬 이후에 대응하는 구동 전원을 각각의 화소(PXL)로 전달하여 상기 발광 소자들(LD)을 구동할 수 있다.
제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 전도성 물질을 포함할 수 있다. 일 예로, 제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 티타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
트랜지스터들(T) 및 구동 전압 배선(DVL) 상에 보호막(PSV)이 제공 및/또는 형성될 수 있다.
보호막(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
보호막(PSV)은 구동 트랜지스터(Tdr)의 일 영역을 노출하는 제1 컨택 홀(CH1)과 구동 전압 배선(DVL)의 일 영역을 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
보호막(PSV) 상에는 표시 소자층(DPL)이 제공될 수 있다.
표시 소자층(DPL)은 제1 및 제2 뱅크 패턴들(BNK1, BNK2), 제1 및 제2 전극들(EL1, EL2), 제1 및 제2 연결 배선들(CNL1, CNL2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다. 또한, 표시 소자층(DPL)은 제1 절연막(INS1), 제2 절연막(INS2), 및 봉지층(ENC)을 더 포함할 수 있다.
제1 뱅크 패턴(BNK1)은 화소들(PXL) 각각의 화소 영역(PXA)에서 광이 방출되는 발광 영역(EMA)에 위치할 수 있다. 제1 뱅크 패턴(BNK1)은 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 유도하도록 제1 및 제2 전극들(EL1, EL2) 각각의 표면 프로파일(또는 형상)을 변경하기 위해 상기 제1 및 제2 전극들(EL1, EL2) 각각을 지지하는 지지 부재일 수 있다.
제1 뱅크 패턴(BNK1)은 각각의 화소(PXL)의 발광 영역(EMA) 내의 보호막(PSV)과 제1 및 제2 전극들(EL1, EL2) 사이에 제공 및/또는 형성될 수 있다. 일 예로, 제1 뱅크 패턴(BNK1)은 보호막(PSV)과 제1 전극(EL1) 사이 및 보호막(PSV)과 제2 전극(EL2) 사이에 각각 제공 및/또는 형성될 수 있다. 제1 뱅크 패턴(BNK1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 실시예에 따라, 제1 뱅크 패턴(BNK1)은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 뱅크 패턴(BNK1)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 제1 뱅크 패턴(BNK1)의 재료가 상술한 실시예들에 한정되는 것은 아니며, 실시예에 따라, 제1 뱅크 패턴(BNK1)은 전도성 물질을 포함할 수도 있다.
제1 뱅크 패턴(BNK1)은, 보호막(PSV)의 일면으로부터 상부로 향할수록 좁아지는 사다리꼴 형상의 단면을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 뱅크 패턴(BNK1)은, 도 13에 도시된 바와 같이, 보호막(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상) 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 제1 뱅크 패턴(BNK1)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다. 제1 방향(DR1)으로 인접한 제1 뱅크 패턴들(BNK1)은 보호막(PSV) 상의 동일 면 상에 배치될 수 있으며, 서로 동일한 높이(또는 두께)를 가질 수 있다.
제1 뱅크 패턴(BNK1)은 평면 상에서 볼 때, 제2 방향(DR2, 수직 방향)을 따라 연장된 바(Bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 뱅크 패턴(BNK1)의 형상은 다양하게 변경될 수 있다.
제2 뱅크 패턴(BNK2)은 각 화소(PXL)의 화소 영역(PXA)의 주변 영역의 적어도 일 측을 둘러쌀 수 있다. 주변 영역은 광이 방출되지 않는 비발광 영역을 포함할 수 있다.
제2 뱅크 패턴(BNK2)은 화소들(PXL) 각각의 발광 영역(EMA)을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 이러한 제2 뱅크 패턴(BNK2)은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 화소들(PXL) 각각에서 방출되는 광의 효율을 더욱 향상시키기 위해 제2 뱅크 패턴(BNK2) 상에는 반사 물질층이 형성될 수 있다. 제2 뱅크 패턴(BNK2)은 제1 뱅크 패턴(BNK1)과 상이한 층에 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 뱅크 패턴(BNK2)은 제1 뱅크 패턴(BNK1)과 동일한 층에 제공 및/또는 형성될 수도 있다. 본 발명의 일 실시예에 있어서, 제2 뱅크 패턴(BNK2)은 제1 뱅크 패턴(BNK1)과 상이한 층에 형성되고, 제1 절연막(INS1) 상에 위치할 수 있다.
제1 연결 배선(CNL1)은, 평면 상에서 볼 때, 화소들(PXL) 각각의 제1 방향(DR1, 일 예로 '수평 방향')으로 연장될 수 있다. 제1 연결 배선(CNL1)은 각각의 화소(PXL)를 인접한 화소들(PXL)로부터 독립적으로 또는 개별적으로 구동하기 위해 상기 각각의 화소(PXL) 내에만 제공 및/또는 형성되며, 인접한 화소들(PXL) 각각에 제공 및/또는 형성된 제1 연결 배선(CNL1)과 전기적 및/또는 물리적으로 분리될 수 있다. 각각의 화소(PXL)에 제공된 제1 연결 배선(CNL1)은 보호막(PSV)을 관통하는 제1 컨택 홀(CH1)을 통해 해당 화소(PXL)의 화소 회로층(PCL)에 포함된 일부 구성, 일 예로, 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있다.
제2 연결 배선(CNL2)은, 평면 상에서 볼 때, 제1 연결 배선(CNL1)의 연장 방향과 평행한 방향으로 연장될 수 있다. 일 예로, 제2 연결 배선(CNL2)은 제1 방향(DR1)으로 연장될 수 있다. 제2 연결 배선(CNL2)은 각각의 화소(PXL) 및 그에 인접한 화소들(PXL)에 공통으로 제공될 수 있다. 이에 따라, 제1 방향(DR1)으로 동일한 화소 행에 배치된 복수의 화소들(PXL)은 제2 연결 배선(CNL2)에 공통으로 연결될 수 있다. 각각의 화소(PXL)에 제공된 제2 연결 배선(CNL2)은 보호막(PSV)을 관통하는 제2 컨택 홀(CH2)을 통해 해당 화소(PXL)의 화소 회로층(PCL)에 포함된 일부 구성, 일 예로, 구동 전압 배선(DVL)과 전기적으로 연결될 수 있다. 이에 따라, 구동 전압 배선(DVL)으로 인가된 제2 구동 전원(VSS)이 제2 연결 배선(CNL2)으로 전달될 수 있다.
제1 및 제2 전극들(EL1, EL2) 각각은 화소들(PXL) 각각의 발광 영역(EMA)에 제공되며, 제2 방향(DR2)으로 연장될 수 있다. 제1 전극(EL1)과 제2 전극(EL2)은 동일한 면 상에 제공되며, 서로 이격될 수 있다.
제1 전극(EL1)은 제1 연결 배선(CNL1)으로부터 제2 방향(DR2)으로 분기된 제1-1 전극(EL1_1) 및 제1-2 전극(EL1_2)을 포함할 수 있다. 제1-1 전극(EL1_1), 제1-2 전극(EL1_2), 및 제1 연결 배선(CNL1)은 일체로 제공되어 전기적 및/또는 물리적으로 서로 연결될 수 있다. 제1 전극(EL1)과 제1 연결 배선(CNL1)이 일체로 제공되는 경우, 제1 연결 배선(CNL1)이 제1 전극(EL1)의 일 영역이거나 상기 제1 전극(EL1)이 상기 제1 연결 배선(CNL1)의 일 영역일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제1 전극(EL1)과 제1 연결 배선(CNL1)은 서로 개별적으로 형성되어, 도시되지 않은 컨택 홀 및 연결 수단 등을 통해 서로 전기적으로 연결될 수도 있다.
제2 전극(EL2)은 제2 연결 배선(CNL2)으로부터 제2 방향(DR2)으로 분기될 수 있다. 제2 전극(EL2)은 제2 연결 배선(CNL2)과 일체로 제공되어, 전기적 및/또는 물리적으로 서로 연결될 수 있다. 제2 전극(EL2)과 제2 연결 배선(CNL2)이 일체로 제공되는 경우, 제2 연결 배선(CNL2)이 제2 전극(EL2)의 일 영역이거나 상기 제2 전극(EL2)이 상기 제2 연결 배선(CNL2)의 일 영역일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제2 전극(EL2)과 제2 연결 배선(CNL2)은 서로 개별적으로 형성되어, 도시되지 않은 컨택 홀 및 연결 수단 등을 통해 서로 전기적으로 연결될 수도 있다.
제1-1 전극(EL1_1)과 제1-2 전극(EL1_1) 사이에 제2 전극(EL2)이 배치될 수 있다. 제1-1 전극(EL1_1)과 제2 전극(EL2)은 일정 간격을 사이에 두고 서로 이격될 수 있고, 상기 제2 전극(EL2)과 제1-2 전극(EL1_2)은 일정 간격을 사이에 두고 서로 이격될 수 있다. 화소들(PXL) 각각의 발광 영역(EMA)에서, 제1-1 전극(EL1_1)과 제2 전극(EL2) 사이 및 상기 제2 전극(EL2)과 제1-2 전극(EL1_2) 사이는 동일한 간격을 가질 수 있다. 이에 따라, 화소들(PXL) 각각의 발광 영역(EMA)에서 발광 소자들(LD)이 보다 균일하게 정렬될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제1-1 전극(EL1_1)과 제2 전극(EL2) 사이 및 상기 제2 전극(EL2)과 제1-2 전극(EL1_2) 사이는 서로 상이한 간격을 가질 수도 있다.
제1 및 제2 전극들(EL1, EL2) 각각은 제1 뱅크 패턴(BNK1) 상에 제공 및/또는 형성되어 제1 뱅크 패턴(BNK1)의 형상에 대응하는 표면 프로파일을 가질 수 있다. 일 예로, 제1 및 제2 전극들(EL1, EL2) 각각은 제1 뱅크 패턴(BNK1)에 대응된 돌출 부분과 보호막(PSV)의 일면에 대응된 평탄 부분을 포함할 수 있다.
제1 및 제2 전극들(EL1, EL2) 각각은 발광 소자들(LD) 각각에서 방출되는 광을 표시 장치의 화상 표시 방향으로 진행되게 하기 위해 일정한 반사율을 갖는 재료로 이루어질 수 있다. 제1 및 제2 전극들(EL1, EL2) 각각은 일정한 반사율을 갖는 도전성 재료(또는 물질)로 이루어질 수 있다. 도전성 재료(또는 물질)로는 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg) 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 및 제2 전극들(EL1, EL2) 각각은 투명 도전성 재료(또는 물질)를 포함할 수 있다. 투명 도전성 재료(또는 물질)로는, 인듐 주석 산화물(ITO, indium tin oxide), 인듐 아연 산화물(IZO, indium zinc oxide), 아연 산화물(ZnO, zinc oxide)), 인듐 주석 아연 산화물(ITZO, indium tin zinc oxide)과 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다. 제1 및 제2 전극들(EL1, EL2)이 투명 도전성 재료를 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수 있다. 다만, 제1 및 제2 전극들(EL1, EL2)의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 제1 및 제2 전극들(EL1, EL2)은 단일막으로 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 전극들(EL1, EL2) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중막으로 제공 및/또는 형성될 수도 있다. 제1 및 제2 전극들(EL1, EL2) 각각은 발광 소자들(LD) 각각의 양 단부(EP1, EP2)로 신호(또는 전압)를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위해 적어도 이중막 이상의 다중막으로 형성될 수도 있다. 이 경우, 제1 및 제2 전극들(EL1, EL2) 각각은, 일 예로, 인듐 주석 산화물(ITO)/은(Ag)/인듐 주석 산화물(ITO)의 순으로 순차적으로 적층된 다중막으로 형성될 수도 있다.
제1 연결 배선(CNL1)이 제1 전극(EL1)과 일체로 제공되는 경우, 제1 연결 배선(CNL1)은 제1 전극(EL1)과 동일한 물질을 포함할 수 있다. 또한, 제2 연결 배선(CNL2)이 제2 전극(EL2)과 일체로 제공되는 경우, 제2 연결 배선(CNL2)은 제2 전극(EL2)과 동일한 물질을 포함할 수 있다.
상술한 바와 같이, 제1 및 제2 전극들(EL1, EL2) 각각은 그 하부에 배치된 제1 뱅크 패턴(BNK1)의 형상에 대응되는 표면 프로파일을 가지므로, 발광 소자들(LD) 각각에서 방출된 광이 상기 제1 및 제2 전극들(EL1, EL2) 각각에 의해 반사되어 표시 장치의 화상 표시 방향으로 더욱 진행될 수 있다. 결국, 발광 소자들(LD) 각각에서 방출된 광의 효율이 더욱 향상될 수 있다.
제1 뱅크 패턴(BNK1), 제1 및 제2 전극들(EL1, EL2) 각각은 발광 소자들(LD)에서 방출된 광을 원하는 방향으로 유도하여 표시 장치의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 전극(EL1)과 제2 전극(EL2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시예에서는, 제1 전극(EL1)이 애노드 전극이고, 제2 전극(EL2)이 캐소드 전극일 수 있다.
상술한 실시예에서 제1 전극(EL1)을 제1 연결 배선(CNL1)으로부터 제2 방향(DR2)을 따라 분기된 2개의 전극들, 일 예로, 제1-1 전극(EL1_1) 및 제1-2 전극(EL1_2)을 포함하는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(EL1)은 제1 연결 배선(CNL1)으로부터 제2 방향(DR2)을 따라 분기된 적어도 하나 이상의 전극을 포함할 수도 있다.
제1 전극(EL1) 상에는, 제1 전극(EL1)과 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부를 전기적 및/또는 물리적으로 안정되게 연결하는 제1 컨택 전극(CNE1)이 제공 및/또는 형성될 수 있다.
제1 컨택 전극(CNE1)은 제1 전극(EL1)을 커버하며 상기 제1 전극(EL1)과 중첩할 수 있다. 제1 컨택 전극(CNE1)은 제1 절연막(INS1)에 의해 노출된 제1 전극(EL1)의 일 영역 상에 직접 배치되어 상기 제1 전극(EL1)과 연결될 수 있다. 실시예에 따라, 제1 절연막(INS1)에 의해 노출된 제1 전극(EL1) 상에 캡핑층(미도시)이 배치된 경우, 제1 컨택 전극(CNE1)은 상기 캡핑층 상에 배치되어 상기 캡핑층을 통해 상기 제1 전극(EL1)과 전기적으로 연결될 수 있다. 여기서, 캡핑층은 표시 장치의 제조 공정 시 발생하는 불량 등으로부터 제1 전극(EL1)을 보호하고 상기 제1 전극(EL1)과 그 하부에 배치된 화소 회로층(PCL) 사이의 접착력을 더욱 강화시킬 수 있다. 캡핑층은 발광 소자들(LD) 각각에서 방출되어 제1 전극(EL1)에 의해 표시 장치의 화상 표시 방향으로 반사된 광의 손실을 최소화하기 위해 인듐 아연 산화물(IZO, indium zinc oxide)와 같은 투명 도전 물질로 형성될 수 있다.
제1 컨택 전극(CNE1)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부 상에 직접 제공되며, 상기 하나의 단부와 중첩할 수 있다. 제1 컨택 전극(CNE1)은 제1-1 전극(EL1_1) 상에 제공 및/또는 형성된 제1-1 컨택 전극(CNE1_1) 및 제1-2 전극(EL1_2) 상에 제공 및/또는 형성된 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다.
제2 전극(EL2) 상에는, 제2 전극(EL2)과 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부를 전기적 및/또는 물리적으로 안정되게 연결하는 제2 컨택 전극(CNE2)이 제공 및/또는 형성될 수 있다. 제2 컨택 전극(CNE2)은 제2 전극(EL2)을 커버하며 상기 제2 전극(EL2)과 중첩할 수 있다. 또한, 제2 컨택 전극(CNE2)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부를 커버하며, 상기 나머지 단부와 중첩할 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 발광 소자들(LD) 각각으로부터 방출되어 제1 및 제2 전극들(EL1, EL2)에 의해 반사된 광이 손실 없이 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전성 물질로 구성될 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 인듐 주석 산화물(ITO, indium tin oxide), 인듐 아연 산화물(IZO, indium zinc oxide), 아연 산화물(ZnO, zinc oxide)), 인듐 주석 아연 산화물(ITZO, indium tin zinc oxide)를 비롯한 다양한 투명 도전성 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 및 제2 컨택 전극들(CNE1, CNE2)의 재료는 상술한 실시예들에 한정되는 것은 아니며, 실시예에 따라, 상기 제1 및 제2 컨택 전극들(CNE1, CNE2)은 다양한 불투명 도전성 물질로 구성될 수도 있다.
제1-1 컨택 전극(CNE1_1)과 제1-2 컨택 전극(CNE1_2) 사이에 제2 컨택 전극(CNE2)이 배치될 수 있다. 제1-1 컨택 전극(CNE1_1)과 제2 컨택 전극(CNE2)은 일정 간격을 사이에 두고 서로 이격될 수 있고, 제2 컨택 전극(CNE2)과 제1-2 컨택 전극(CNE1_2)은 일정 간격을 사이에 두고 이격될 수 있다. 화소들(PXL) 각각의 발광 영역(EMA)에서, 제1-1 컨택 전극(CNE1_1)과 제2 컨택 전극(CNE2) 사이 및 제2 컨택 전극(CNE2)과 제1-2 컨택 전극(CNE1_2) 사이는 동일한 간격을 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제1-1 컨택 전극(CNE1_1)과 제2 컨택 전극(CNE2) 사이 및 제2 컨택 전극(CNE2)과 제1-2 컨택 전극(CNE1_2) 사이는 서로 상이한 간격을 가질 수도 있다.
제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 서로 동일한 층에 제공되고 동일 공정을 통해 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제1 및 제2 컨택 전극들(CNE1, CNE2)은 서로 상이한 층에 제공되고 상이한 공정을 통해 형성될 수도 있다. 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)이 상이한 층에 제공되고 상이한 공정을 통해 형성되는 경우, 도 14에 도시된 바와 같이 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 보조 절연막(AUINS)이 제공될 수 있다. 보조 절연막(AUINS)은 제1-1 컨택 전극(CNE1_1) 상에 제공되어 상기 제1-1 컨택 전극(CNE1_1)을 커버할 수 있다. 이때, 보조 절연막(AUINS)은 무기 재료를 포함한 무기 절연막이거나 유기 재료를 포함한 유기 절연막일 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2) 상에는 봉지층(ENC)이 제공 및/또는 형성될 수 있다. 봉지층(ENC)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 봉지층(ENC)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 봉지층(ENC)은 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자들(LD)을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다.
발광 소자들(LD) 각각은, 무기 결정 구조의 재료를 이용한 초소형의, 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있다. 예를 들어, 발광 소자들(LD) 각각은 식각 방식으로 제조된 초소형의 발광 소자이거나 성장 방식으로 제조된 초소형의 발광 소자일 수 있다.
화소들(PXL) 각각의 화소 영역(PXA)에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 상기 화소 영역(PXA)에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD)은 제1 방향(DR1)으로 인접하는 두 개의 전극들 사이에 배치될 수 있다. 발광 소자들(LD)은 제1-1 전극(EL1_1)과 제2 전극(EL2) 사이에 배치된 제1 발광 소자들(LD1) 및 제2 전극(EL2)과 제1-2 전극(EL1_2) 사이에 배치된 제2 발광 소자들(LD2)을 포함할 수 있다. 이하의 실시예에서는, 제1 및 제2 발광 소자들(LD1, LD2) 중 하나의 발광 소자를 임의로 명명하거나 제1 및 제2 발광 소자들(LD1, LD2)을 포괄하여 명명할 때에는 발광 소자들(LD)이라고 한다.
발광 소자들(LD) 각각은 길이(L) 방향이 제1 방향(DR1)에 평행하도록 인접한 두 개의 전극들 사이에 정렬될 수 있다. 발광 소자들(LD)은 용액 내에 분사된 형태로 마련되어 각각의 화소(PXL)의 화소 영역(PXA)에 투입될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 각각의 화소(PXL)의 화소 영역(PXA)에 투입될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 화소 영역(PXA)에 공급될 수 있다. 이때, 상기 화소 영역(PXA)에 제공된 제1 및 제2 전극들(EL1, EL2) 각각에 대응하는 정렬 신호가 인가되면, 인접한 두 개의 전극들 사이에 전계가 형성될 수 있다. 이로 인하여, 제1-1 전극(EL1_1)과 제2 전극(EL2) 사이 및 제2 전극(EL2)과 제1-2 전극(EL1_2) 사이에 각각 발광 소자들(LD)이 정렬될 수 있다.
발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 각각의 화소(PXL)의 화소 영역(PXA)에 발광 소자들(LD)이 최종적으로 정렬 및/또는 제공될 수 있다.
상술한 발광 소자들(LD)은, 제1 절연막(INS1) 상에 제공 및/또는 형성될 수 있다.
제1 절연막(INS1)은 각각의 화소(PXL)의 화소 영역(PXA)에서 두 개의 전극들 사이에 정렬된 발광 소자들(LD) 각각의 하부에 형성 및/또는 제공될 수 있다. 제1 절연막(INS1)은 발광 소자들(LD) 각각과 보호막(PSV) 사이의 공간을 메워 상기 발광 소자들(LD)을 안정적으로 지지하고, 상기 보호막(PSV)으로부터 발광 소자들(LD)의 이탈을 방지할 수 있다.
제1 절연막(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 절연막(INS1)은 각각의 화소(PXL)의 화소 회로층(PCL)으로부터 발광 소자들(LD)을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연막(INS1)은 발광 소자들(LD)의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수도 있다.
제1 절연막(INS1)은 제1 및 제2 전극들(EL1, EL2) 각각의 일 영역을 노출하고 상기 일 영역을 제외한 나머지 영역을 커버할 수 있다. 여기서, 노출된 제1 전극(EL1)의 일 영역 상에 제1 컨택 전극(CNE1)이 제공 및/또는 형성되고, 노출된 제2 전극(EL2)의 일 영역 상에 제2 컨택 전극(CNE2)이 제공 및/또는 형성될 수 있다.
발광 소자들(LD) 상에는 제2 절연막(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연막(INS2)은 발광 소자들(LD) 상에 각각 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 상면 일부를 커버하며 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)를 외부로 노출할 수 있다. 제2 절연막(INS2)은 각각의 화소(PXL)의 화소 영역(PXA)에서 독립된 절연 패턴으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 절연막(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제2 절연막(INS2)은 화소들(PXL) 각각의 화소 영역(PXA)에 정렬된 발광 소자들(LD) 각각을 더욱 견고하게 고정시킬 수 있다. 제2 절연막(INS2)은 외부의 산소 및 수분 등으로부터 발광 소자들(LD) 각각의 활성층(12) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 발광 소자들(LD)이 적용되는 표시 장치의 설계 조건 등에 따라 제2 절연막(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다.
본 발명의 일 실시예에 있어서, 화소들(PXL) 각각의 화소 영역(PXA)에 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연막(INS2)을 형성함으로써, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 제2 절연막(INS2)의 형성 이전에 제1 절연막(INS1)과 발광 소자들(LD) 사이에 빈 틈(또는 공간)이 존재할 경우, 상기 빈 틈은 상기 제2 절연막(INS2)을 형성하는 과정에서 상기 제2 절연막(INS2)으로 채워질 수 있다. 이 경우, 제2 절연막(INS2)은 제1 절연막(INS1)과 발광 소자들(LD) 사이의 빈 틈을 채우는 데 유리한 유기 절연막으로 구성될 수 있다.
제2 절연막(INS2)은 제1 절연막(INS1)과 발광 소자들(LD) 사이의 빈 틈을 채우는 제2a 절연막(INS2a)과 상기 발광 소자들(LD2) 상에 각각 제공된 제2b 절연막(INS2b)을 포함할 수 있다. 제2b 절연막(INS2b)은 발광 소자들(LD) 각각과 접촉하는 일 면(BF, 또는 하부 면) 및 상기 일 면(BF, 또는 하부 면)과 마주보는 타 면(UF, 또는 상부 면)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 상기 제2b 절연막(INS2b)의 타 면(UF, 또는 상부 면)에서 일정 간격을 두고 이격될 수 있다.
제2b 절연막(INS2b)은 발광 소자들(LD) 각각과 접촉하는 일 면(BF, 또는 하부 면)으로부터 타 면(UF, 또는 상부 면)을 향할수록 폭이 좁아지는 사다리꼴 형상의 단면을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 상기 제2b 절연막(INS2b)은, 도 10에 도시된 바와 같이, 일 면(BF, 또는 하부 면)과 타 면(UF, 또는 상부 면)이 제1 방향(DR1)으로 동일한 폭을 갖는 직사각형 형상의 단면을 가질 수도 있다.
발광 소자들(LD) 상에 각각 제2 절연막(INS2)을 형성하여 상기 발광 소자들(LD) 각각의 활성층(12)이 외부의 도전성 물질과 접촉되지 않을 수 있다. 제2 절연막(INS2)은 발광 소자들(LD) 각각의 표면의 일부만을 커버하며 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)를 외부로 노출할 수 있다.
발광 소자들(LD) 각각은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 제3 반도체층(15), 제4 반도체층(18), 및 절연막(14)을 포함할 수 있다. 일 예로, 도 9 내지 도 11에 도시된 바와 같이, 제1-1 전극(EL1_1)과 제2 전극(EL2) 사이에 정렬된 하나의 제1 발광 소자(LD1)는 상기 하나의 제1 발광 소자(LD1)의 길이(도 1 및 도 2의 'L' 참고) 방향을 따라 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 제3 반도체층(15), 및 제4 반도체층(18)의 순으로 순차적으로 적층된 발광 적층 패턴(10) 및 상기 발광 적층 패턴(10)의 외주면을 감싸는 절연막(14)을 포함할 수 있다.
발광 소자들(LD) 각각은 인접한 두 전극들 사이의 제1 절연막(INS1) 상에 배치될 수 있다. 일 예로, 제1 발광 소자들(LD1) 각각은 제1-1 전극(EL1_1)과 제2 전극(EL2) 사이의 제1 절연막(INS1) 상에 배치되고, 제2 발광 소자들(LD2) 각각은 제2 전극(EL2)과 제1-2 전극(EL1_2) 사이의 제1 절연막(INS1) 상에 배치될 수 있다.
발광 소자들(LD) 각각의 발광 적층 패턴(10)에 포함된 제3 반도체층(15)은 제2 반도체층(13) 상에 배치된 제3-1 반도체층(16) 및 상기 제3-1 반도체층(16)과 제4 반도체층(18) 사이에 배치된 제3-2 반도체층(17)을 포함할 수 있다.
제3-1 반도체층(16)과 제3-2 반도체층(17)이 접촉하는 면(15c, 이하 '접촉면'이라 함)을 기준으로 그 하부에 위치한 제2 반도체층(13)과 제3-1 반도체층(16)은 p형 도펀트가 도핑된 p형 반도체층으로 이루어지고 상기 접촉면(15c)의 상부에 위치한 제3-2 반도체층(17)과 제4 반도체층(18)은 n형 도펀트가 도핑된 n형 반도체층으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 제3 반도체층(15)은 서로 상이한 타입의 반도체층들로 이루어진 제3-1 및 제3-2 반도체층들(16, 17)을 포함한 터널 접합층일 수 있다.
접촉면(15c)은, 단면 상에서 볼 때, 제2b 절연막(INS2b)의 일 면(BF, 또는 하부 면)의 제1 방향(DR1)으로의 폭(W)의 절반 지점(B)으로부터 상기 발광 소자들(LD) 각각의 길이(L) 방향을 따라 상기 제2b 절연막(INS2b)의 일 면(BF, 또는 하부 면)의 일측 단부(상기 제2b 절연막(INS2b)의 양 측면과 상기 일 면(BF, 또는 하부 면)이 접하는 양측 모서리 중 하나)에 해당하는 지점 사이에 위치할 수 있다. 일 예로, 접촉면(15c)은, 단면 상에서 볼 때, 제2b 절연막(INS2b)의 일 면(BF, 또는 하부 면)의 제1 방향(DR1)으로의 폭(W)의 절반 지점(B)으로부터 발광 소자들(LD) 각각의 길이(L) 방향을 따라 +40%에 해당하는 제1 지점(C)에 위치할 수 있다. 상술한 실시예에서 각 발광 소자(LD)의 접촉면(15c)이 제2b 절연막(INS2b)의 일 면(BF, 또는 하부 면)의 제1 방향(DR1)으로의 폭(W)의 절반 지점(B)으로부터 해당 발광 소자(LD)의 길이(L) 방향을 따라 상기 제2b 절연막(INS2b)의 일 면(BF, 또는 하부 면)의 일측 단부에 해당하는 지점 사이에 위치하는 것으로 설명하였으나, 본 발명이 이에 반드시 한정되는 것은 아니다. 실시예에 따라, 발광 소자들(LD) 각각의 접촉면(15c)은 해당 발광 소자(LD)의 길이(L) 방향을 따라 상기 제2b 절연막(INS2b)과 중첩되는 범위 내에서 어느 하나의 지점에 위치할 수 있다.
이때, 상기 접촉면(15c)을 기준으로 상이한 타입의 반도체층들은 상이한 두께를 가질 수 있다. 구체적으로, 발광 소자들(LD) 각각의 길이(L) 방향을 따라 접촉면(15c)의 하부에 위치한 제2 반도체층(13)과 제3-1 반도체층(16)을 합한 두께(d1)는 상기 접촉면(15c)의 상부에 위치한 제3-2 반도체층(17)과 제4 반도체층(18)을 합한 두께(d2)와 상이할 수 있다. 일 예로, 제3-2 반도체층(17)과 제4 반도체층(18)을 합한 두께(d2)는 제2 반도체층(13)과 제3-1 반도체층(16)을 합한 두께(d1)보다 두꺼울(또는 클) 수 있다.
상술한 바와 같이, 접촉면(15c)이 발광 소자들(LD) 각각의 길이(L) 방향을 따라 제1 지점(C)에 위치하고, 상기 접촉면(15c)의 상부에 위치한 n형 반도체층들의 두께(d2)가 상기 접촉면(15c)의 하부에 위치한 p형 반도체층들의 두께(d1)보다 두꺼운 경우, 발광 소자들(LD) 각각의 활성층(12)은 해당 발광 소자(LD)의 가운데(또는 중앙)에 위치하거나 상기 해당 발광 소자(LD)의 가운데(또는 중앙)에 인접하게 위치할 수 있다.
발광 소자들(LD) 각각의 활성층(12)은 제1 면(12a)과 제2 면(12b)을 포함할 수 있다. 제1 면(12a)은 해당 발광 소자(LD)의 제1 반도체층(11)과 접촉할 수 있고, 제2 면(12b)은 상기 해당 발광 소자(LD)의 제2 반도체층(13)과 접촉할 수 있다. 실시예에 따라, 발광 소자들(LD) 각각의 활성층(12)의 제1 면(12a)은, 단면 상에서 볼 때, 제2b 절연막(INS2b)의 일 면(BF, 또는 하부 면)의 제1 방향(DR1)으로의 폭(W)의 절반 지점(B)으로부터 해당 발광 소자(LD)의 길이(L) 방향을 따라 상기 제2b 절연막(INS2b)의 일 면(BF, 또는 하부 면)의 타측 단부(상기 제2b 절연막(INS2b)의 양 측면과 상기 일 면(BF, 또는 하부 면)이 접하는 양측 모서리 중 나머지)에 해당하는 지점 사이에 위치할 수 있다. 일 예로, 발광 소자들(LD) 각각의 활성층(12)의 제1 면(12a)은, 단면 상에서 볼 때, 제2b 절연막(INS2b)의 일 면(BF, 또는 하부 면)의 제1 방향(DR1)으로의 폭(W)의 절반 지점(B)으로부터 해당 발광 소자(LD)의 길이 방향(L)을 따라 -40%에 해당하는 제2 지점(E) 사이에 위치할 수 있다. 이 경우, 발광 소자들(LD) 각각의 활성층(12)은 해당 발광 소자(LD)의 길이(L) 방향을 따라 상기 해당 발광 소자(LD)의 가운데(또는 중앙)에 위치하거나 상기 해당 발광 소자(LD)의 가운데(또는 중앙)에 인접하게 위치할 수 있다. 상술한 실시예에서 발광 소자들(LD) 각각의 활성층(12)의 제1 면(12a)이 제2b 절연막(INS2b)의 일 면(BF, 또는 하부 면)의 제1 방향(DR1)으로의 폭(W)의 절반 지점(B)으로부터 해당 발광 소자(LD)의 길이(L) 방향을 따라 상기 제2b 절연막(INS2b)의 일 면(BF, 또는 하부 면)의 타측 단부에 해당하는 지점 사이에 위치하는 것으로 설명하였으나, 본 발명이 이에 반드시 한정되는 것은 아니다. 실시예에 따라, 발광 소자들(LD) 각각의 활성층(12)의 제1 면(12a)은 해당 발광 소자(LD)의 길이(L) 방향을 따라 상기 제2b 절연막(INS2b)과 중첩되는 범위 내에서 어느 하나의 지점에 위치할 수 있다.
한편, 제2 절연막(INS2)을 형성할 때, 도 11에 도시된 바와 같이, 발광 소자들(LD) 각각의 절연막(14)의 일부가 박리되어 제1 반도체층(11)의 하부 면(11a, 또는 외면) 및 제4 반도체층(18, 또는 외면)의 상부 면(18b)외에도 발광 적층 패턴(10)의 외주면 일부가 외부로 노출될 수 있다. 일 예로, 제2 절연막(INS2)을 형성할 때 발광 소자들(LD) 각각의 절연막(14)의 일부가 박리되어 해당 발광 소자(LD)의 제1 반도체층(11)의 일 영역(11c)과 상기 해당 발광 소자(LD)의 제4 반도체층(18)의 일 영역(18c)이 외부로 노출될 수 있다. 여기서, 상기 제1 반도체층(11)의 일 영역(11c)은 상기 제1 반도체층(11)의 측면(또는 외주면)의 일부일 수 있고, 상기 제4 반도체층(14)의 일 영역(18c)은 상기 제4 반도체층(18)의 측면(또는 외주면)의 일부일 수 있다. 이 경우, 각 발광 소자(LD)에서 제1 및 제4 반도체층들(11, 18) 각각의 노출 면적이 증가할 수 있다. 제1 반도체층(11)의 노출 면적이 증가하면, 상기 제1 반도체층(11)과 제2 컨택 전극(CNE2)의 유효 컨택 면적이 더욱 확보될 수 있다. 또한, 제4 반도체층(18)의 노출 면적이 증가하면, 상기 제4 반도체층(18)과 제1 컨택 전극(CNE1)의 유효 컨택 면적이 더욱 확보될 수 있다.
발광 소자들(LD) 각각의 유효 컨택 면적의 확보는 해당 발광 소자(LD)의 컨택 불량을 최소화할 수 있으며, 제1 및 제4 반도체층들(11, 18) 각각의 컨택 저항을 줄일 수 있다. 이로 인하여, 발광 소자들(LD) 각각의 소자 특성이 향상되어 상기 발광 소자들(LD) 각각에서 방출되는 광의 출광 효율이 더욱 향상될 수 있다.
상술한 바와 같이, 발광 소자들(LD) 각각의 길이(L) 방향을 따라 활성층(12)이 해당 발광 소자(LD)의 가운데(또는 중앙)에 위치하거나 상기 해당 발광 소자(LD)의 가운데(또는 중앙)에 인접하게 위치할 경우, 상기 활성층(12)에서 방출되는 광은 한 쪽 방향으로 치우치지 않고 상기 해당 발광 소자(LD)의 양 단부(EP1, EP2)로 균일하게(또는 고르게) 진행할 수 있다. 이로 인해, 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 방출되는 광의 세기가 균일해져서 상기 발광 소자들(LD) 각각의 광 효율이 향상될 수 있다.
만일, 발광 소자들(LD) 각각의 활성층(12)이 해당 발광 소자(LD)의 가운데(또는 중앙)에 위치하지 않고 양 단부(EP1, EP2) 중 하나의 단부쪽으로 치우쳐 배치될 때, 제2 절연막(INS2) 형성 시 절연막(14)의 일부가 박리되어 해당 발광 소자(LD)의 활성층(12)이 외부로 노출될 수 있다. 이때, 후속 공정을 통해 형성된 제1 및 제2 컨택 전극들(CNE1, CNE2)과 외부로 노출된 활성층(12)이 접촉되어 전기적 단락이 발생하여 발광 소자들(LD) 각각이 정상적으로 구동되지 못할 수 있다.
이에, 본 발명의 일 실시예에서는 발광 소자들(LD) 각각의 활성층(12)을 해당 발광 소자(LD)의 길이(L) 방향을 따라 상기 해당 발광 소자(LD)의 가운데(또는 중앙)에 위치시키거나 상기 해당 발광 소자(LD)의 가운데(또는 중앙)에 인접하도록 위치시켜 공정 중에 발생할 수 있는 절연막(14)의 박리에 따른 불량을 방지할 수 있다.
또한, 본 발명의 일 실시예에서는, 발광 소자들(LD) 각각의 길이(L) 방향을 따라 해당 발광 소자(LD)의 양 단부(EP1, EP2) 중 일 단부에 제1 반도체층(11)을 배치하고, 상기 해당 발광 소자(LD)의 양 단부(EP1, EP2) 중 나머지 단부에 제4 반도체층(18)을 배치할 수 있다. 즉, 발광 소자들(LD) 각각의 길이(L) 방향을 따라 해당 발광 소자(LD)의 양 단부(EP1, EP2)에 각각 n형 반도체층을 배치함으로써 상기 해당 발광 소자(LD)의 전기적 특성이 향상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
LD: 발광 소자 11: 제1 반도체층
12: 활성층 13: 제2 반도체층
14: 절연막 15: 제3 반도체층
18: 제4 반도체층 SUB: 기판
PXL: 화소 EMU: 발광 유닛
PCL: 화소 회로층 DPL: 표시 소자층
EL1, EL2: 제1 및 제2 전극 BNK1, BNK2: 제1 및 제2 뱅크 패턴
CNE1, CNE2: 제1 및 제2 컨택 전극

Claims (22)

  1. 제1 반도체층;
    상기 제1 반도체층 상에 배치된 활성층;
    상기 활성층 상에 배치된 제2 반도체층;
    상기 제2 반도체층 상에 적층된 제3-1 반도체층과 제3-2 반도체층을 포함한 제3 반도체층; 및
    상기 제3-2 반도체층 상에 배치된 제4 반도체층을 포함하고,
    상기 제3 반도체층은 터널 접합층(tunneling junction layer)이며,
    상기 제4 반도체층과 상기 제3-2 반도체층을 합한 두께는 상기 제2 반도체층과 상기 제3-1 반도체층을 합한 두께와 상이한, 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 반도체층, 상기 제4 반도체층, 및 상기 제3-2 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함하고,
    상기 제2 반도체층 및 상기 제3-1 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함하는, 발광 소자.
  3. 제2 항에 있어서,
    상기 제4 반도체층과 상기 제3-2 반도체층을 합한 두께는 상기 제2 반도체층과 상기 제3-1 반도체층을 합한 두께보다 큰, 발광 소자.
  4. 제3 항에 있어서,
    상기 제3-1 반도체층은 상기 제2 반도체층보다 고농도의 p형 도펀트가 도핑되고,
    상기 제3-2 반도체층은 상기 제1 및 제4 반도체층들보다 고농도의 n형 도펀트가 도핑되는, 발광 소자.
  5. 제3 항에 있어서,
    상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 상기 제3 반도체층, 및 상기 제4 반도체층 각각의 외주면을 둘러싸는 절연막을 더 포함하는, 발광 소자.
  6. 제3 항에 있어서,
    상기 일 방향을 따라 상기 제3-1 반도체층과 상기 제3-2 반도체층의 접촉면으로부터 상기 제4 반도체층의 외면까지의 거리는 상기 접촉면으로부터 상기 제1 반도체층의 외면까지의 거리와 상이한, 발광 소자.
  7. 제6 항에 있어서,
    상기 일 방향을 따라 상기 접촉면으로부터 상기 제4 반도체층의 외면까지의 거리는 상기 접촉면으로부터 상기 제1 반도체층의 외면까지의 거리보다 작은, 발광 소자.
  8. 제6 항에 있어서,
    상기 접촉면은 상기 일 방향을 따라 상기 발광 소자의 전체 길이의 절반 지점을 기준으로 상기 제1 반도체층의 외면보다 상기 제4 반도체층의 외면에 인접하게 위치하는, 발광 소자.
  9. 복수의 화소 영역들을 포함한 표시 영역 및 상기 표시 영역의 적어도 일측을 둘러싸는 비표시 영역을 포함하는 기판; 및
    상기 화소 영역들 각각에 제공된 화소를 포함하고,
    상기 화소는, 상기 기판 상에서 서로 이격된 제1 및 제2 전극들과, 상기 제1 및 제2 전극들 각각에 전기적으로 연결된 복수의 발광 소자들을 포함하고,
    상기 발광 소자들 각각은,
    일 방향을 따라 차례로 적층된 제1 반도체층, 활성층, 제2 반도체층, 제3 반도체층, 및 제4 반도체층을 포함하고,
    상기 제3 반도체층은 터널 접합층(tunneling junction layer)이고,
    상기 제3 반도체층은 상기 제2 반도체층 상에 직접 제공된 제3-1 반도체층 및 상기 제3-1 반도체층과 상기 제4 반도체층 사이에 제공된 제3-2 반도체층을 포함하며,
    상기 제4 반도체층과 상기 제3-2 반도체층을 합한 두께는 상기 제2 반도체층과 상기 제3-1 반도체층을 합한 두께와 상이한, 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 반도체층, 상기 제4 반도체층, 및 상기 제3-2 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함하고,
    상기 제2 반도체층 및 상기 제3-1 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 일 방향을 따라 차례로 적층된 상기 제3-2 반도체층과 상기 제4 반도체층을 합한 두께는 상기 일 방향을 따라 차례로 적층된 상기 제2 반도체층과 상기 제3-1 반도체층을 합한 두께보다 큰, 표시 장치.
  12. 제11 항에 있어서,
    상기 제3-1 반도체층은 상기 제2 반도체층보다 고농도의 p형 도펀트가 도핑되고,
    상기 제3-2 반도체층은 상기 제1 및 제4 반도체층들보다 고농도의 n형 도펀트가 도핑되는, 표시 장치.
  13. 제11 항에 있어서,
    상기 화소는 상기 발광 소자들 각각의 일 면 상에 제공된 절연 패턴을 더 포함하고,
    평면 상에서 볼 때, 상기 절연 패턴은 상기 제1 전극과 상기 제2 전극 사이에서 상기 발광 소자들 각각과 중첩하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 일 방향을 따라 상기 제3-1 반도체층과 상기 제3-2 반도체층의 접촉면으로부터 상기 제4 반도체층의 외면까지의 거리는 상기 접촉면으로부터 상기 제1 반도체층의 외면까지의 거리보다 작은, 표시 장치.
  15. 제14 항에 있어서,
    상기 접촉면은 상기 일 방향을 따라 상기 발광 소자들 각각의 전체 길이의 절반 지점을 기준으로 상기 제1 반도체층의 외면보다 상기 제4 반도체층의 외면에 인접하게 위치하는, 표시 장치.
  16. 제14 항에 있어서,
    상기 접촉면은 상기 발광 소자들 각각의 길이 방향을 따라 상기 절연 패턴에서 상기 발광 소자들 각각과 접촉하는 일 면의 전체 폭의 절반에 해당하는 지점과 상기 일 면의 일측 단부에 해당하는 지점 사이에 위치하는, 표시 장치.
  17. 제14 항에 있어서,
    상기 발광 소자들 각각의 상기 활성층은 상기 일 방향을 따라 상기 제1 반도체층에 접촉하는 제1 면 및 상기 제1 면과 마주보며 상기 제2 반도체층에 접촉하는 제2 면을 포함하고,
    상기 활성층의 상기 제1 면은 상기 발광 소자들 각각의 길이 방향을 따라 상기 절연 패턴에서 상기 발광 소자들 각각과 접촉하는 일 면의 전체 폭의 절반에 해당하는 지점과 상기 일 면의 타측 단부에 해당하는 지점 사이에 위치하는, 표시 장치.
  18. 제14 항에 있어서,
    상기 화소는,
    상기 기판과 상기 제1 전극 사이 및 상기 기판과 상기 제2 전극 사이에 제공된 뱅크 패턴;
    상기 발광 소자들 각각과 상기 제1 전극을 연결하는 제1 컨택 전극; 및
    상기 발광 소자들 각각과 상기 제2 전극을 연결하는 제2 컨택 전극을 더 포함하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 발광 소자들 각각은 상기 일 방향을 따라 차례로 적층된 상기 제1 반도체층의 외주면, 상기 활성층의 외주면, 상기 제2 반도체층의 외주면, 상기 제3 반도체층의 외주면, 및 상기 제4 반도체층의 외주면을 각각 감싸는 절연막을 포함하고,
    상기 제1 반도체층은 상기 일 방향을 따라 상기 절연막에 의해 커버되지 않은 외면 및 측면의 일부를 포함하고,
    상기 제4 반도체층은 상기 일 방향을 따라 상기 절연막에 의해 커버되지 않는 외면 및 측면의 일부를 포함하는, 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 컨택 전극은 상기 제1 반도체층의 외면과 측면의 일부에 직접 접촉하고,
    상기 제2 컨택 전극은 상기 제4 반도체층의 외면과 측면의 일부에 직접 접촉하는, 표시 장치.
  21. 복수의 화소들이 제공된 기판을 포함하고,
    상기 화소들 각각은,
    상기 기판 상에 제공된 복수의 발광 소자들; 및
    서로 이격되며 상기 발광 소자들 각각의 일 단부에 전기적으로 연결된 제1 전극과 상기 발광 소자들 각각의 타 단부에 전기적으로 연결된 제2 전극을 포함하고,
    상기 발광 소자들 각각은,
    일 방향을 따라 적층된 제1 반도체층, 활성층, 제2 반도체층, 제3 반도체층, 및 제4 반도체층을 포함하고,
    상기 제3 반도체층은 터널링 접합층(tunneling junction layer)이며, 상기 제2 반도체층 상에 직접 제공된 제3-1 반도체층 및 상기 제3-1 반도체층과 상기 제4 반도체층 사이에 제공된 제3-2 반도체층을 포함하고,
    상기 발광 소자의의 양 단부에는 동일한 타입의 반도체층이 제공되며,
    상기 일 방향을 따라 상기 제3-1 반도체층과 상기 제3-2 반도체층의 접촉면으로부터 상기 제4 반도체층의 외면까지의 거리는 상기 접촉면으로부터 상기 제1 반도체층의 외면까지의 거리보다 작은, 표시 장치.
  22. 제21 항에 있어서,
    상기 발광 소자의 양 단부 중 하나의 단부에는 상기 제1 반도체층이 제공되고, 상기 발광 소자의 양 단부 중 나머지 단부에는 상기 제4 반도체층이 제공되며,
    상기 제1 및 제4 반도체층들은 n형 도펀트가 도핑된 n형 반도체층을 포함하는, 표시 장치.
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