KR20220125861A - 발광 소자, 발광 소자의 제조 방법, 및 발광 소자를 포함하는 표시 장치 - Google Patents

발광 소자, 발광 소자의 제조 방법, 및 발광 소자를 포함하는 표시 장치 Download PDF

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KR20220125861A
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Abstract

본 발명의 일 실시예에 의하면, 제1 타입의 반도체를 포함하는 제1 반도체층; 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되고, 제1 우물층이 배치된 제1 활성 영역 및 제2 우물층이 배치된 제2 활성 영역을 포함하는 활성층; 을 포함하고, 상기 제1 우물층은 제1 밴드갭을 갖고, 상기 제2 우물층은 상기 제1 밴드갭보다 작은 제2 밴드갭을 갖고, 상기 제1 활성 영역의 적어도 일부는 상기 제2 활성 영역과 상기 제2 반도체층 사이에 배치되고, 상기 제2 활성 영역과 상기 제2 반도체층 간 거리는, 상기 제1 반도체층과 상기 제2 반도체층 간 거리의 0.1배 이상인, 발광 소자가 제공될 수 있다.

Description

발광 소자, 발광 소자의 제조 방법, 및 발광 소자를 포함하는 표시 장치{LIGHT EMITTING ELEMENT, MANUFACTURING METHOD OF LIGHT EMITTING ELEMENT AND DISPLAY DEVICE INCLUDING LIGHT EMITTING ELEMENT}
본 발명은 발광 소자, 발광 소자의 제조 방법, 및 발광 소자를 포함하는 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 과제는, 발광 소자로부터 발산되는 광 정보의 왜곡이 방지된, 발광 소자, 발광 소자의 제조 방법, 및 발광 소자를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 또 다른 과제는, 식각 공정이 수행되는 중, 발광 소자의 활성 영역에 대한 영향이 저감된, 발광 소자, 발광 소자의 제조 방법, 및 발광 소자를 포함하는 표시 장치를 제공하는 것이다.
발광 소자로부터 발산되는 광 정보의 왜곡이 방지된 발광 소자, 발광 소자의 제조 방법, 및 발광 소자를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 제1 타입의 반도체를 포함하는 제1 반도체층; 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되고, 제1 우물층이 배치된 제1 활성 영역 및 제2 우물층이 배치된 제2 활성 영역을 포함하는 활성층; 을 포함하고, 상기 제1 우물층은 제1 밴드갭을 갖고, 상기 제2 우물층은 상기 제1 밴드갭보다 작은 제2 밴드갭을 갖고, 상기 제1 활성 영역의 적어도 일부는 상기 제2 활성 영역과 상기 제2 반도체층 사이에 배치되고, 상기 제2 활성 영역과 상기 제2 반도체층 간 거리는, 상기 제1 반도체층과 상기 제2 반도체층 간 거리의 0.1배 이상인, 발광 소자가 제공될 수 있다.
상기 제1 활성 영역에서는 제1 파장을 가지는 광이 발산될 수 있고, 상기 제2 활성 영역에서는 상기 제1 파장보다 큰 제2 파장을 가지는 광이 발산될 수 있는, 발광 소자가 제공될 수 있다.
상기 제2 활성 영역은 상기 제1 반도체층과 제1 거리만큼 이격되고, 상기 제2 반도체층과 제2 거리만큼 이격되고, 상기 제2 거리는 상기 제1 거리보다 작은, 발광 소자가 제공될 수 있다.
상기 제2 거리는, 상기 제1 반도체층과 상기 제2 반도체층 간 거리의 0.2배 내지 0.25배인, 발광 소자가 제공될 수 있다.
상기 제1 거리는, 상기 제1 반도체층과 상기 제2 반도체층 간 거리의 0.2배 이상인, 발광 소자가 제공될 수 있다.
상기 제1 거리에 대한 상기 제2 거리의 비는 0.55 내지 1인, 발광 소자가 제공될 수 있다.
상기 제1 거리에 대한 상기 제2 거리의 비는 0.8 내지 1.25인, 발광 소자가 제공될 수 있다.
상기 활성층은 밴드갭 결정 물질을 포함하고, 상기 제1 활성 영역 내 상기 밴드갭 결정 물질의 원자비는 제1 원자비 이상이고, 상기 제2 활성 영역 내 상기 밴드갭 결정 물질의 원자비는 상기 제1 원자비보다 큰 제2 원자비 이상인, 발광 소자가 제공될 수 있다.
상기 제2 원자비는 10% 이상인, 발광 소자가 제공될 수 있다.
상기 제1 활성 영역은 제1-1 활성 영역 및 제1-2 활성 영역을 포함하고, 상기 제1-1 활성 영역은 상기 제1 반도체층과 상기 제2 활성 영역 사이에 배치되고, 상기 제1-2 활성 영역은 상기 제2 반도체층과 상기 제2 활성 영역 사이에 배치된, 발광 소자가 제공될 수 있다.
상기 제1-1 활성 영역 내 상기 밴드갭 결정 물질의 원자비는 상기 제2 원자비 이상인, 발광 소자가 제공될 수 있다.
상기 밴드갭 결정 물질은 ln을 포함하는, 발광 소자가 제공될 수 있다.
본 발명의 다른 실시예에 의하면, 적층 기판을 준비하는 단계; 상기 적층 기판 상에 제1 타입의 반도체를 포함하는 제1 반도체층을 배치하는 단계; 상기 제1 반도체층 상에 활성층을 배치하는 단계; 및 상기 활성층 상에 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층을 배치하는 단계; 를 포함하고, 상기 활성층을 배치하는 단계는, 제1 우물층을 배치하는 단계; 제2 우물층을 배치하는 단계; 및 상기 제1 우물층의 적어도 일부가 상기 제2 우물층과 상기 제2 반도체층 사이에 배치되는 단계; 를 포함하고, 상기 제2 우물층의 에너지 밴드갭은, 상기 제1 우물층의 에너지 밴드갭보다 작고, 상기 활성층은 상기 제1 우물층이 배치된 제1 활성 영역 및 상기 제2 우물층이 배치된 제2 활성 영역을 포함하고, 상기 제2 활성 영역과 상기 제2 반도체층 간 거리는, 상기 제1 반도체층과 상기 제2 반도체층 간 거리의 0.1배 이상인, 발광 소자의 제조 방법이 제공될 수 있다.
상기 제1 활성 영역에서 제1 파장을 가지는 광이 발산될 수 있고, 상기 제2 활성 영역에서 상기 제1 파장보다 큰 제2 파장을 가지는 광이 발산될 수 있는, 발광 소자의 제조 방법이 제공될 수 있다.
상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층을 식각하는 단계; 를 더 포함하고, 상기 제1 우물층을 배치하는 단계는, 상기 제1 반도체층 상에 제1-1 우물층을 배치하는 단계; 및 상기 제2 우물층 상에 제1-2 우물층을 배치하는 단계; 를 더 포함하고, 상기 제2 우물층은 상기 제1-1 우물층과 상기 제1-2 우물층 사이에 배치되고, 상기 식각하는 단계는, 상기 제1-2 우물층을 배치하는 단계 이후에 수행되는, 발광 소자의 제조 방법이 제공될 수 있다.
상기 식각하는 단계에서, 식각 공정은 상기 제1-2 우물층으로부터 상기 제1-1 우물층을 향하는 방향으로 수행되는, 발광 소자의 제조 방법이 제공될 수 있다.
상기 제2 활성 영역은 상기 제1 반도체층과 제1 거리만큼 이격되고, 상기 제2 반도체층과 제2 거리만큼 이격되고, 상기 제2 거리는 상기 제1 거리보다 작은, 발광 소자의 제조 방법이 제공될 수 있다.
상기 제2 거리는, 상기 제1 반도체층과 상기 제2 반도체층 간 거리의 0.2배 내지 0.25배인, 발광 소자의 제조 방법이 제공될 수 있다.
상기 제1 거리는 상기 제1 반도체층과 상기 제2 반도체층 간 거리의 0.2배 이상인, 발광 소자의 제조 방법이 제공될 수 있다.
상기 활성층은 밴드갭 결정 물질을 포함하고, 상기 제1 활성 영역 내 상기 밴드갭 결정 물질의 원자비는, 상기 제2 활성 영역 내 상기 밴드갭 결정 물질의 원자비보다 작은, 발광 소자의 제조 방법이 제공될 수 있다.
본 발명의 또 다른 실시예에 의하면, 상기 발광 소자를 포함하는, 표시 장치가 제공될 수 있다.
본 발명의 과제의 해결 수단이 상술한 해결 수단들로 제한되는 것은 아니며, 언급되지 아니한 해결 수단들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 발광 소자로부터 발산되는 광 정보의 왜곡이 방지되어, 광 정보에 대한 신뢰도가 재고된, 발광 소자, 발광 소자의 제조 방법, 및 발광 소자를 포함하는 표시 장치가 제공될 수 있다.
본 발명의 또 다른 실시예에 의하면, 식각 공정이 수행되는 중, 발광 소자의 활성 영역에 대한 영향이 저감된, 발광 소자, 발광 소자의 제조 방법, 및 발광 소자를 포함하는 표시 장치가 제공될 수 있다.
본 발명의 효과가 상술한 효과들로 제한되는 것은 아니며, 언급되지 아니한 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1 및 도 2는 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 도 2의 EA 영역의 확대도이다.
도 4는 실시예에 따른 발광 소자의 위치별 에너지 강도를 나타낸 그래프이다.
도 5는 실시예에 따른 발광 소자의 위치별 밴드갭 결정 물질의 원자비를 나타낸 그래프이다.
도 6 내지 도 13은 실시예에 따른 발광 소자의 제조 방법의 공정 단계별 단면도들이다.
도 14는 실시예에 따른 발광 소자를 포함하는 표시 장치를 나타내는 평면도이다.
도 15는 도 14의 Ⅰ~Ⅰ’에 따른 단면도이다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하여 가능한 현재 널리 사용되고 있는 일반적인 용어를 선택하였으나 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 다만, 이와 달리 특정한 용어를 임의의 의미로 정의하여 사용하는 경우에는 그 용어의 의미에 관하여 별도로 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
본 발명은 발광 소자, 발광 소자의 제조 방법, 및 발광 소자를 포함하는 표시 장치에 관한 것이다. 이하에서는, 도 1 내지 도 14를 참조하여, 실시예에 따른 발광 소자, 발광 소자의 제조 방법, 및 발광 소자를 포함하는 표시 장치에 관하여 설명한다.
도 1 및 도 2에는 실시예에 따른 표시 장치에 포함되는 발광 소자(LD)에 관하여 도시되었다. 도 1 및 도 2는 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(SEC1) 및 제2 반도체층(SEC2), 제1 반도체층(SEC1)과 제2 반도체층(SEC2) 사이에 개재된 활성층(AL) 을 포함할 수 있다. 예를 들어, 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2), 및 전극층(ELL)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(SEC1, SEC2) 중 하나가 인접할 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(SEC1, SEC2) 중 나머지 하나가 인접할 수 있다.
발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 기둥 형상은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노 스케일(nanometer scale) 내지 마이크로 스케일(micrometer scale)의 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(SEC1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SEC1)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SEC1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(SEC1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(SEC1)을 구성할 수 있다.
활성층(AL)은 제1 반도체층(SEC1) 상에 배치될 수 있다. 활성층(AL)은 제1 반도체층(SEC1)과 제2 반도체층(SEC2) 사이에 배치될 수 있다.
활성층(AL)은 AlGalnP, AlGaP, AllnGaN, lnGaN, 및 AlGaN 중 어느 하나를 포함할 수 있다. 예를 들어, 활성층(AL)이 적색광을 출력하고자 하는 경우, 활성층(AL)은 AlGalnP 및/또는 lnGaN을 포함할 수 있다. 활성층(AL)이 녹색광 혹은 청색광을 출력하고자 하는 경우, 활성층(AL)은 lnGaN을 포함할 수 있다. 하지만 상술된 예시에 한정되지 않는다.
활성층(AL)은 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조로 형성될 수 있다. 이하에서는, 활성층(AL)이 다중 양자 우물 구조를 가지는 실시예를 기준으로 설명한다.
활성층(AL)은 우물층(WL) 및 장벽층(BL)을 포함할 수 있다. 우물층(WL)에서 정의되는 에너지 밴드갭은 장벽층(BL)에서 정의되는 에너지 밴드갭보다 작을 수 있다.
활성층(AL)은 우물층(WL)과 장벽층(BL)이 교번하여 배열된 구조를 가질 수 있다. 예를 들어, 우물층(WL) 중 어느 하나는 제1 반도체층(SEC1)과 인접하게 배치되고, 우물층(WL) 중 또 다른 어느 하나는 제2 반도체층(SEC2)과 인접하게 배치되며, 장벽층(BL)은 복수의 우물층(WL) 사이에 배치될 수 있다. 활성층(AL)의 상세한 구조는 도 3 내지 도 5를 참조하여 후술한다.
제2 반도체층(SEC2)은 활성층(AL) 상에 배치되며, 제1 반도체층(SEC1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SEC2)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SEC2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(SEC2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(SEC2)을 구성할 수 있다.
전극층(ELL)은 제2 반도체층(SEC2) 상에 형성될 수 있다. 전극층(ELL)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예에 따르면, 전극층(ELL)은 Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 중 적어도 어느 하나를 포함할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압이 인가되면, 활성층(AL)에서 전자-정공 쌍이 결합되며, 발광 소자(LD)가 광을 발산한다. 예를 들어, 활성층(AL)의 우물층(WL)에서 전자-정공 간 결합이 발생되고, 이에 따라 발산된 에너지가 광으로 제공될 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(AL)의 외측면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있고, 이외에도 제1 및 제2 반도체층들(SEC1, SEC2)의 일 영역을 더 둘러쌀 수 있다.
절연막(INF)은 단일막 혹은 복수의 막으로 구성될 수 있다. 예를 들어, 절연막(INF)은 제1 재료를 포함하는 제1 절연막 및 상기 제1 재료와는 상이한 제2 재료를 포함하고 상기 제1 절연막 상에 배치된 제2 절연막을 포함할 수 있다.
절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제2 단부(EP2)에 인접한 전극층(ELL) 및 제1 단부(EP1)에 인접한 제1 반도체층(SEC1)을 노출할 수 있다. 혹은 실시예에 따라, 절연막(INF)은 제1 반도체층(SEC1) 및 제2 반도체층(SEC2)의 측부를 노출할 수 있다.
절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 어느 하나를 포함할 수 있다.
절연막(INF)은 활성층(AL)이 제1 반도체층(SEC1) 및 제2 반도체층(SEC2) 외의 도전성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 절연막(INF)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명과 효율을 향상시킬 수 있다. 발광 소자(LD)들이 복수개로 구비되어 서로 인접하여 배치되는 경우, 절연막(INF)은 발광 소자(LD)들의 사이에서 발생할 수 있는 단락을 방지할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널(도 14의 'PNL' 참조)의 각 화소(도 14의 'PXL' 참조) 내에 복수의 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소(PXL)의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
이하에서는, 도 3 내지 도 5를 참조하여, 실시예에 따른 발광 소자(LD)에 포함된 활성층(AL)에 관하여 상세히 설명한다.
도 3은 도 2의 EA 영역의 확대도이다. 도 3은 활성층(AL)의 다중 양자 우물 구조를 설명하기 위한 도면일 수 있다.
도 4는 실시예에 따른 발광 소자의 위치별 에너지 강도를 나타낸 그래프이다. 도 4는 발광 소자(LD)의 위치별 밴드 다이어그램이다. 도 4에는 활성층(AL)의 위치별 에너지 강도를 중심으로 도시하되, 활성층(AL)에 인접한 제1 반도체층(SEC1) 및 제2 반도체층(SEC2) 각각의 일부에 대한 위치별 에너지 강도가 도시되었다.
도 5는 실시예에 따른 발광 소자의 위치별 밴드갭 결정 물질의 원자비를 나타낸 그래프이다. 도 5에는 활성층(AL)에 관한 밴드갭 결정 물질의 원자비가 도시되었다.
도 4에 도시된,
Figure pat00001
는 전도대(conduction band)의 바닥 에너지를 의미하고,
Figure pat00002
는 가전자대(valence band)의 최상위 에너지를 의미한다. 본 명세서에서 정의되는 밴드갭은, 전도대와 가전자대를 분리하는 에너지 대역을 의미한다.
제1 반도체층(SEC1) 및 제2 반도체층(SEC2)은 소정의 밴드갭을 가질 수 있다. 상기 소정의 밴드갭은
Figure pat00003
-
Figure pat00004
의 값을 가지고, 우물층(WL)에서의 밴드갭을 의미하는 제1 밴드갭(BG1) 및 제2 밴드갭(BG2)보다 클 수 있다.
활성층(AL)에 포함된 우물층(WL)은 인접한 장벽층(BL) 사이에 배치될 수 있다. 실시예에 따라, 제1 반도체층(SEC1)에 가장 인접한 우물층(WL)은 장벽층(BL)과 제1 반도체층(SEC1) 사이에 배치될 수 있다. 제2 반도체층(SEC2)에 가장 인접한 우물층(WL)은 장벽층(BL)과 제2 반도체층(SEC2) 사이에 배치될 수 있다.
우물층(WL)의 에너지 밴드갭과 장벽층(BL)의 에너지 밴드갭은 각각에 포함된 밴드갭 결정 물질의 양(일 예로, 원자비)에 의해 결정될 수 있다. 본 명세서에서 정의되는 밴드갭 결정 물질은, 각 층에 포함된 양(일 예로, 원자비)이 달라질 경우, 각 층의 에너지 밴드갭이 변경되는 물질을 의미할 수 있다.
실시예에 따르면, 활성층(AL)에 포함된 밴드갭 결정 물질이 증가할수록, 에너지 밴드갭은 감소할 수 있다. 예를 들어, 활성층(AL)이 lnGaN을 포함하는 경우, 우물층(WL) 및 장벽층(BL)의 밴드갭 결정 물질은 ln일 수 있다. 이 때, 우물층(WL)에는 장벽층(BL)과 비교할 때, 높은 농도의 ln이 포함될 수 있다.
실시예에 따르면, 정공-전자 쌍 간 결합을 용이하게 하여 발광 소자(LD)의 발광 효율을 높이기 위해서, 활성층(AL) 내 일부 우물층(WL)에 대하여, 에너지 밴드갭을 더욱 작게할 수 있다.
실시예에 따르면, 우물층(WL)은 제1 우물층(WL1) 및 제2 우물층(WL2)을 포함할 수 있다. 제2 우물층(WL2)에서 에너지 밴드갭은 제1 우물층(WL1)에서 에너지 밴드갭보다 작을 수 있다. 실시예에 따르면, 제1 우물층(WL1)에서 발산되는 광의 파장은 제2 우물층(WL2)에서 발산되는 광의 파장보다 작을 수 있다.
활성층(AL)은 제1 활성 영역(110) 및 제2 활성 영역(120)을 포함할 수 있다. 제1 활성 영역(110)은 제1 우물층(WL1)이 배치되는 영역으로 정의될 수 있다. 제2 우물층(WL2)이 포함된 제2 활성 영역(120)은 주발광 영역으로 지칭될 수 있다.
실시예에 따르면, 제1 그래프(210)의 적어도 일부는 제1 원자비(AR1)보다 크고, 제2 원자비(AR2)보다 작은 값을 가질 수 있다. 제1 활성 영역(110)은 제1 그래프(210)의 상기 적어도 일부에 대응하는 활성층(AL)의 영역을 포함할 수 있다.
실시예에 따르면, 제2 그래프(220)의 적어도 일부는 제2 원자비(AR2)보다 큰 값을 가질 수 있고, 제2 활성 영역(120)은 제2 그래프(220)의 상기 적어도 일부에 대응하는 활성층(AL)의 영역을 포함할 수 있다.
제1 활성 영역(110)에는 제2 우물층(WL2)이 배치되지 않을 수 있다. 실시예에 따르면, 제1 활성 영역(110)의 적어도 일부는 제2 활성 영역(120)과 제2 반도체층(SEC2) 사이에 배치될 수 있다. 제1 활성 영역(110)은 제1-1 활성 영역(112) 및 제1-2 활성 영역(114)을 포함할 수 있다. 제1-1 활성 영역(112)은 활성층(AL) 중 제1 반도체층(SEC1)과 인접하여 배치된 영역을 의미할 수 있다. 제1-2 활성 영역(114)은 활성층(AL) 중 제2 반도체층(SEC2)과 인접하여 배치된 영역을 의미할 수 있다.
제2 활성 영역(120)은 제2 우물층(WL2)이 배치되는 영역으로 정의될 수 있다. 제2 활성 영역(120)에는 제1 우물층(WL1)이 배치되지 않을 수 있다. 제2 활성 영역(120)은 제1-1 활성 영역(112)과 제1-2 활성 영역(114) 사이에 배치될 수 있다.
실시예에 따르면, 제2 활성 영역(120)은 제1 반도체층(SEC1) 및 제2 반도체층(SEC2)으로부터 이격될 수 있다. 이에 따라, 제2 우물층(WL2)은 발광 소자(LD)의 제조 공정 중 훼손이 방지될 수 있다. 이에 관한 상세한 내용은 도 9를 참조하여 후술하도록 한다.
제2 활성 영역(120)은 제1 반도체층(SEC1)으로부터 제1 거리(D1) 이격되고, 제2 반도체층(SEC2)으로부터 제2 거리(D2) 이격될 수 있다.
제2 우물층(WL2) 중 제1 반도체층(SEC1)과 가장 인접한 어느 하나는 제1 반도체층(SEC1)으로부터 제1 거리(D1) 이격될 수 있다.
제2 우물층(WL2) 중 제2 반도체층(SEC2)과 가장 인접한 어느 하나는 제2 반도체층(SEC2)으로부터 제2 거리(D2) 이격될 수 있다.
제1 거리(D1)는 제2 활성 영역(120)과 제1 반도체층(SEC1) 간 최단 거리를 의미할 수 있다. 제1 거리(D1)는 제1 반도체층(SEC1)과 가장 인접한 제2 우물층(WL2)과 제1 반도체층(SEC1) 간 최단 거리를 의미할 수 있다.
제2 거리(D2)는 제2 활성 영역(120)과 제2 반도체층(SEC2) 간 최단 거리를 의미할 수 있다. 제2 거리(D2)는 제2 반도체층(SEC2)과 가장 인접한 제2 우물층(WL2)과 제2 반도체층(SEC2) 간 최단 거리를 의미할 수 있다.
제1 거리(D1)는 활성층(AL)의 높이(Ha)의 0.1배 이상일 수 있다. 제1 거리(D1)는 활성층(AL)의 높이(Ha)의 0.2배 이상일 수 있다. 제1 거리(D1)는 활성층(AL)의 높이(Ha)의 0.25배 이상일 수 있다. 제1 거리(D1)는 활성층(AL)의 높이(Ha)의 0.2배 내지 0.35배일 수 있다. 활성층(AL)의 높이는 제1 반도체층(SEC1)과 제2 반도체층(SEC2) 간 거리를 의미할 수 있다.
제2 거리(D2)는 활성층(AL)의 높이(Ha)의 0.1배 이상일 수 있다. 제2 거리(D2)는 활성층(AL)의 높이(Ha)의 0.2배 이상일 수 있다. 제2 거리(D2)는 활성층(AL)의 높이(Ha)의 0.2배 내지 0.25배일 수 있다. 제2 거리(D2)는 활성층(AL)의 높이(Ha)의 0.25배 이상일 수 있다.
실시예에 따르면, 제1 거리(D1)에 대한 제2 거리(D2)의 비(ratio)는 0.55 내지 1일 수 있다. 또 다른 실시예 예에 따르면, 제1 거리(D1)에 대한 제2 거리(D2)의 비는 0.8 내지 1.25일 수 있다.
실시예에 따르면, 발광 적층 패턴(도 9의 '7' 참조)을 형성하기 위한 식각 공정 중, 제2 우물층(WL2)에 대한 영향이 감소될 수 있다. 이에 관한 상세한 내용은 후술하도록 한다.
제1 우물층(WL1)은 제1 활성 영역(110) 내에 배치될 수 있다. 제1 우물층(WL1)은 장벽층(BL)의 에너지 밴드갭보다 작은 에너지 밴드갭을 가질 수 있다. 제1 우물층(WL1)에서는 제1 밴드갭(BG1)이 제공될 수 있다. 제1 밴드갭(BG1)은 제1 우물층(WL1)에서의 에너지 밴드갭을 의미할 수 있다.
제2 우물층(WL2)은 제2 활성 영역(120) 내에 배치될 수 있다. 제2 우물층(WL2)에서는 제2 밴드갭(BG2)이 제공될 수 있다. 제2 밴드갭(BG2)은 제2 우물층(WL2)에서의 에너지 밴드갭을 의미할 수 있다. 제2 밴드갭(BG2)은 제1 밴드갭(BG1)보다 작을 수 있다.
장벽층(BL)은 활성층(AL) 내에 배치되어, 우물층(WL)을 정의할 수 있다. 장벽층(BL)은 제3 밴드갭(BG3)을 가질 수 있다. 제3 밴드갭(BG3)은 제1 밴드갭(BG1) 및 제2 밴드갭(BG2)보다 클 수 있다. 예를 들어, 장벽층(BL)은 제1 밴드갭(BG1) 및 제2 밴드갭(BG2)보다 큰 에너지 밴드갭을 가지고, 이에 따라 인접한 장벽층(BL) 사이에 상대적으로 낮은 에너지 밴드갭을 가지는 우물층(WL)이 정의된다.
장벽층(BL)은 제1 반도체층(SEC1) 및 제2 반도체층(SEC2)에서의 에너지 밴드갭과 동일한 에너지 밴드갭을 가질 수 있다. 다만, 실시예에 따라, 장벽층(BL)은 제1 반도체층(SEC1) 및 제2 반도체층(SEC2)에서의 에너지 밴드갭보다 작은 에너지 밴드갭을 가질 수 있다.
제1 밴드갭(BG1)은 제1 우물층(WL1)에 포함된 밴드갭 결정 물질의 농도에 의해 결정될 수 있다. 제2 밴드갭(BG2)은 제2 우물층(WL2)에 포함된 밴드갭 결정 물질의 농도에 의해 결정될 수 있다.
예를 들어, 활성층(AL)이 AlGalnP, lnGaN 및 lnGaN 중 어느 하나를 포함하는 경우, 제1 우물층(WL1) 및 제2 우물층(WL2)의 밴드갭 결정 물질은 ln일 수 있다.
이하에서는, 도 5를 중심으로 도 4를 결부하여, 밴드갭 결정 물질의 양에 따른 에너지 밴드갭에 관하여 설명한다. 일 실시예로서, 밴드갭 결정 물질의 양 중 원자비를 중심으로 설명한다.
도 5를 참조하면, 밴드갭 결정물질의 원자비가 곡선 그래프로 도시되었으며, 각각의 그래프는 피크(peak)값을 가질 수 있다.
제1 그래프(210)는 제1 우물층(WL1)에 포함된 밴드갭 결정 물질의 원자비를 나타낸 그래프이다. 제2 그래프(220)는 제2 우물층(WL2)에 포함된 밴드갭 결정 물질의 원자비를 나타낸 그래프이다.
제1 그래프(210)의 피크(peak)는 제1 원자비(AR1)보다 크고, 제2 원자비(AR2)보다 작을 수 있다. 제2 그래프(220)의 피크는 제2 원자비(AR2)보다 클 수 있다.
상술한 바와 같이, 활성층(AL)의 우물층(WL) 내에서, 전자-정공 쌍이 결합되어, 광이 발산될 수 있다. 이 때, 전자-정공 쌍이 결합되는 우물층(WL)의 에너지 밴드 갭에 따라 발산되는 에너지 스케일이 변경될 수 있다. 즉 우물층(WL)의 에너지 밴드 갭에 따라 발산되는 광의 파장이 달라질 수 있다.
제1 원자비(AR1)는 제1 우물층(WL1)이 제1 밴드갭(BG1)을 가지도록 하는, 최소 원자비일 수 있다. 제2 원자비(AR2)는 제2 우물층(WL2)이 제2 밴드갭(BG2)을 가지도록 하는, 최소 원자비일 수 있다. 제2 원자비(AR2)는 제1 원자비(AR1)보다 클 수 있다.
예를 들어, 제1 원자비(AR1)는 5% 이상 이되 10% 이하일 수 있다. 제2 원자비(AR2)는 10% 이상일 수 있다. 혹은, 제2 원자비(AR2)는 11% 이상일 수 있다. 혹은 제2 원자비(AR2)는 12% 이상일 수 있다. 다만, 상술된 예시에 한정되지 않는다.
실시예에 따르면, 제1 우물층(WL1)에서 밴드갭 결정 물질의 원자비가 제1 원자비(AR1)보다 크고 제2 원자비(AR2)보다 작도록 제공되어, 제1 파장을 가지는 제1 광이 발산될 수 있다.
실시예에 따르면, 제2 우물층(WL2)에서 밴드갭 결정 물질의 원자비가 제2 원자비(AR2)보다 크도록 제공되어, 상기 제1 파장보다 큰 제2 파장을 가지는 제2 광이 발산될 수 있다.
다만 실시 형태에 따라, 제1-1 활성 영역(112) 내에서 밴드갭 결정 물질의 원자비는 제2 원자비(AR2)보다 크도록 제공되고, 제1-2 활성 영역(114) 내에서 밴드갭 결정 물질의 원자비는 제2 원자비(AR2)보다 작도록 제공될 수 있다.
이하에서는, 도 6 내지 도 13을 참조하여, 실시예에 따른 발광 소자(LD)의 제조 방법에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 생략되거나 설명을 간략히 하도록 한다.
도 6 내지 도 13은 실시예에 따른 발광 소자의 제조 방법의 공정 단계별 단면도들이다.
도 6을 참조하면, 적층 기판(1)을 준비하고, 적층 기판(1) 상에 미도핑 반도체층(10)을 형성할 수 있다.
적층 기판(1)은 대상 물질을 적층하기 위한 베이스 판일 수 있다. 적층 기판(1)은 소정의 물질에 대한 에피택셜 성장(epitaxial growth)을 위한 웨이퍼(wafer)일 수 있다. 일 예에 따르면, 적층 기판(1)은 사파이어(sapphire) 기판, GaAs 기판, Ga 기판, InP 기판 중 어느 하나일 수 있으나 이에 한정되지 않는다. 예를 들어, 특정 재료가 발광 소자(LD)를 제조하기 위한 선택비를 만족하고, 소정의 물질에 대한 에피택셜 성장이 원활하게 발생될 수 있는 경우, 상기 특정 재료는 적층 기판(1)의 재료로 선택될 수 있다. 적층 기판(1)의 표면은 평활할 수 있다. 적층 기판(1)의 형상은 직사각형을 포함한 다각형 형상 혹은 원형 형상일 수 있으나 이에 한정되지 않는다.
미도핑 반도체층(10)은 도펀트가 제공되지 않은 반도체층일 수 있다. 일 예에 따르면, 미도핑 반도체층(10)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료을 포함하되, 미도핑 반도체층(10)에는 별도의 도펀트가 제공되지 않을 수 있다. 도펀트가 제공되지 않은 미도핑 반도체층(10)의 식각비는 제1 반도체층(SEC1)의 식각비와 상이할 수 있다.
미도핑 반도체층(10)은 유기 금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 분자선 에피택시법(MBE; Molecular Beam Epitaxy), 기상 에피택시법(VPE; Vapor Phase Epitaxy), 및 액상 에피택시법(LPE; Liquid Phase Epitaxy) 중 어느 하나의 방법에 의해 형성될 수 있다.
도면에 도시되지 않았으나, 적층 기판(1)과 미도핑 반도체층(10) 사이에는 희생층이 제공될 수 있다. 발광 소자(LD)의 제조 공정 중, 상기 희생층은 적층 기판(1)과 미도핑 반도체층(10)을 서로 이격시킬 수 있다. 상기 희생층은 GaAs, AlAs, 혹은 AlGaAs 중 어느 하나를 포함할 수 있으나, 이에 한정되지 않는다.
도 7을 참조하면, 미도핑 반도체층(10) 상에 제1 반도체층(SEC1)을 형성하고, 제1 반도체층(SEC1) 상에 활성층(AL)을 형성하며, 활성층(AL) 상에 제2 반도체층(SEC2)을 형성할 수 있다. 제1 반도체층(SEC1), 활성층(AL) 및 제2 반도체층(SEC2)은 에피택셜 성장에 의해 제공될 수 있고, 미도핑 반도체층(10)에 대한 형성 방법으로 예시적으로 열거한 방법 중 어느 하나에 의해 제공될 수 있다.
실시예에 따르면, 활성층(AL)을 형성하기 위하여, 제1 반도체층(SEC1) 상에 우물층(WL)과 장벽층(BL)을 교번하여 배치할 수 있다. 예를 들어, 제1 반도체층(SEC1) 상에 우물층(WL)을 증착하고, 우물층(WL) 상에 장벽층(BL)을 증착할 수 있다. 혹은 제1 반도체층(SEC1) 상에 장벽층(BL)을 증착하고, 장벽층(BL) 상에 우물층(WL)을 증착할 수 있다.
실시예에 따르면, 제1 우물층(WL1)과 제2 우물층(WL2)을 형성하고, 이후 제1 우물층(WL1)을 형성할 수 있다. 이에 따라, 제2 우물층(WL2)은 제1 우물층(WL1) 사이에 배치될 수 있다. 예를 들어, 제1 우물층(WL1) 중 어느 하나인 제1-1 우물층이 제1 반도체층(SEC1) 상에 배치되고, 상기 제1-1 우물층 상에 제2 우물층(WL2)이 배치되고, 제2 우물층(WL2) 상에 제1 우물층(WL1) 중 또 다른 하나인 제1-2 우물층이 배치될 수 있다.
상술한 바와 같이, 제1 반도체층(SEC1)과 제2 반도체층(SEC2)은 서로 상이한 타입의 반도체층으로 각각 구성될 수 있다. 결국, 활성층(AL)은 서로 다른 극성을 가지는 제1 반도체층(SEC1)과 제2 반도체층(SEC2) 사이에 위치하여, 발광 소자(LD)의 양단에 소정의 전압 이상의 전기적 정보가 제공되면, 활성층(AL)에서 광이 발산될 수 있다.
도 8을 참조하면, 제2 반도체층(SEC2) 상에 전극층(ELL)을 형성할 수 있다. 전극층(ELL)은 도 1 및 도 2를 참조하여 예시적으로 열거된 물질 중 하나를 포함할 수 있다. 전극층(ELL)은 활성층(AL)에서 출력되어 발광 소자(LD)의 외부로 방출되는 광의 손실을 최소화할 수 있고, 일 예에 따르면, 제2 반도체층(SEC2)으로 전류 퍼짐(spreading) 효과를 향상시키기 위해 투명한 금속 산화물을 포함할 수 있다.
상술한 바와 같이, 적층 기판(1) 및 미도핑 반도체층(10) 상에 순차적으로 적층된 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2), 및 전극층(ELL)은 발광 적층 구조(5)로 구성될 수 있다.
도 9를 참조하면, 발광 적층 구조(5)를 적층 방향으로 식각하여 발광 적층 패턴(7)을 형성할 수 있다. 발광 적층 패턴(7)은 상기 적층 방향을 따라 식각되어 제거된 영역에 대응되고, 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2), 및 전극층(ELL)이 순차적으로 배열된 구조를 의미할 수 있다. 상기 적층 방향은 적층 기판(1)의 주면에 수직인 방향을 의미할 수 있다.
실시예에 따르면, 발광 적층 패턴(7)을 형성하기 위하여, 발광 적층 구조(5)의 전면에 마스크(미도시)를 배치하고, 식각 공정을 진행하여 나노 스케일 내지 마이크로 스케일 간격의 패터닝이 수행될 수 있다. 일 예에 따르면, 발광 적층 패턴(7)을 형성하기 위한 식각 공정은 건식 식각법일 수 있다. 상기 건식 식각법은 반응성 이온 에칭(RIE; Reactive Ion Etching), 반응성 이온 빔 에칭(RIBE; Reactive Ion Beam Etching), 유도 결합 플라즈마 반응성 이온 에칭(ICP-RIE; Inductively Coupled Plasma Reactive Ion Etching) 중 어느 하나일 수 있다.
실시예에 따르면, 상술된 식각 공정은 제2 반도체층(SEC2)에 인접한 제1 우물층(WL1)으로부터 제1 반도체층(SEC1)에 인접한 제1 우물층(WL1)을 향하는 방향으로 수행될 수 있다. 예를 들어, 상기 식각 공정은 제2 반도체층(SEC2)으로부터 제2 우물층(WL2)을 향하는 방향으로 수행될 수 있다. 상기 식각 공정은 제2 반도체층(SEC2)으로부터 제1 반도체층(SEC1)을 향하는 방향으로 식각 공정이 수행될 수 있다. 실험적으로, 제2 우물층(WL2)이 제2 반도체층(SEC2)과 미리 정해진 거리 이하로 인접하는 경우, 제2 우물층(WL2)은 상기 식각 공정에 의해 손상될 가능성이 존재하였다.
하지만 본 발명의 실시예에 따르면, 상기 식각 공정에 의한 제2 우물층(WL2)의 손상이 방지될 수 있다. 제2 우물층(WL2)은 발광 소자(LD)의 효율 개선을 위하여 음극의 반도체 구성(일 예에 따르면, 제1 반도체층(SEC1))보다 양극의 반도체 구성(일 예에 따르면, 제2 반도체층(SEC2))에 인접하여 배치될 필요성이 존재한다. 하지만, 발광 소자(LD) 제조 공정의 실시 형태에 따라, 양극의 반도체층으로부터 음극의 반도체층을 향하는 방향으로 식각 공정이 수행될 수 있다. 이 때, 제2 우물층(WL2)이 양극 반도체층과 미리 정해진 거리 이하로 인접하는 경우, 상기 식각 공정에 의하여 제2 우물층(WL2)이 손상될 수 있다. 그리고 이 경우, 본래 의도하였던 파장(예를 들어, 제2 우물층(WL2)의 제2 밴드갭(BG2)에 의해 정의되는 에너지를 가지는 파장)의 광이 정상적으로 발산되지 않을 수 있다. 예를 들어, 제2 우물층(WL2)이 제1 발산 파장의 광이 발산되도록 구성되었으나, 상기 식각 공정에 의해 손상되어 상기 제1 발산 파장과는 상이한 제2 발산 파장을 가지는 광이 발산될 수 있다.
즉, 활성층(AL)의 주발광층으로 기능하는 제2 우물층(WL2)의 위치가 양극의 반도체 구성(일 예에 따르면, 제2 반도체층(SEC2))에 일정 거리 이상 이격될 경우, 발광 소자(LD)의 발광 효율 개선의 기술적 목적이 달성되기 곤란하며, 제2 우물층(WL2)의 위치가 양극의 반도체 구성에 일정 거리 이하 인접할 경우, 식각 공정에 의한 제2 우물층(WL2)의 손상이 발생되어, 발광 소자(LD)의 발광 신뢰도가 훼손될 수 있다.
하지만, 실시예에 따른 제2 우물층(WL2)의 배치의 구조적 특징을 포함한 발광 소자(LD)에 의하면, 발광 효율 개선의 기술적 목적이 달성될 수 있으며, 식각 공정에 의한 제2 우물층(WL2)의 손상이 또한 방지될 수 있다. 즉 제2 우물층(WL2)을 포함한 제2 활성 영역(120)이 제1 반도체층(SEC1) 및 제2 반도체층(SEC2)에 대하여 소정의 위치에 배치되어, 발광 효율이 개선되되, 식각 공정에 의한 손상이 방지되어 광 신뢰도가 개선될 수 있다.
도 10을 참조하면, 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2), 및 전극층(ELL) 상에 절연막(INF)을 형성할 수 있다. 절연막(INF)은 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2), 및 전극층(ELL)을 커버할 수 있다. 도 10에는 전극층(ELL)의 제2 반도체층(SEC2)과 접하지 않는 타면 상에 절연막(INF)이 형성되지 않는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 절연막(INF)이 전극층(ELL)의 상기 타면 상에 형성된 이후 별도 공정이 수행되어 제거될 수 있다.
도 11을 참조하면, 발광 적층 패턴(7) 상에 결합층(19)을 연결할 수 있다. 예를 들어, 발광 적층 패턴(7) 상에 제1 금속을 코팅하고, 발광 적층 패턴(7)과 연결하고자 하는 결합층(19)의 일 면 상에 제2 금속을 코팅할 수 있다. 그리고 소정의 온도 및 압력 조건 하에서 상기 제1 금속과 상기 제2 금속 간 결합이 형성되어, 결합층(19)과 발광 적층 패턴(7)이 서로 결합될 수 있다.
도 12를 참조하면, 발광 적층 패턴(7)이 적층 기판(1) 및 미도핑 반도체층(10)으로부터 분리될 수 있다. 일 예에 따르면, 발광 적층 패턴(7)은 레이저 리프트 오프(LLO; Laser Lift-Off) 혹은 화학적 리프트 오프(CLO; Chemical Lift-Off) 방식에 의해 분리될 수 있다.
도 13을 참조하면, 결합층(19)이 제거될 수 있다. 결합층(19)이 제거되어, 도 1 및 도 2를 참조하여 열거한 발광 소자(LD)가 제공될 수 있다. 실시예에 따라, 제공된 발광 소자(LD)의 표면 상에 위치한 불순물들을 제거하는 공정이 더 수행될 수 있다.
이후, 발광 소자(LD)는 용매에 분산되어, 발광 소자(LD)와 용매를 포함하는 잉크가 제조될 수 있다.
이하에서는, 도 14 및 도 15를 참조하여, 실시예에 따른 발광 소자(LD)를 포함하는 표시 장치에 관하여 설명한다.
도 14는 실시예에 따른 발광 소자를 포함하는 표시 장치를 나타내는 평면도이다.
도 14에서는 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 도 14에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 14를 참조하면, 표시 패널(PNL)은 기판(SUB) 및 기판(SUB) 상에 배치된 화소(PXL)를 포함할 수 있다. 화소(PXL)는 기판(SUB) 상에 복수 개 구비될 수 있다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다.
표시 패널(PNL) 및 이를 형성하기 위한 기판(SUB)은 영상을 표시하기 위한 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 화소(PXL)가 배치될 수 있다. 화소(PXL)는 발광 소자(LD)를 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다. 화소(PXL)는 스트라이프(stripe) 또는 펜타일(PenTile) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소(PXL)는 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 광을 방출하는 두 종류 이상의 화소(PXL)가 배치될 수 있다. 일 예로, 화소(PXL)는 제1 색의 광을 방출하는 제1 화소(PXL1), 제2 색의 광을 방출하는 제2 화소(PXL2), 및 제3 색의 광을 방출하는 제3 화소(PXL3)를 포함할 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 화소(PXL1, PXL2, PXL3)는 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다. 예를 들어, 제1 내지 제3 화소(PXL1, PXL2, PXL3)는 각각 소정 색의 광을 방출하는 서브 화소일 수 있다. 실시예에 따라, 제1 화소(PXL1)는 적색광을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색광을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색광을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 각각 제1 색의 발광 소자(LD), 제2 색의 발광 소자(LD) 및 제3 색의 발광 소자(LD)를 광원으로 구비함으로써, 각각 제1 색, 제2 색 및 제3 색의 광을 방출할 수 있다. 다른 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 서로 동일한 색의 광을 방출하는 발광 소자(LD)들을 구비하되, 각각의 발광 소자(LD) 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1 색, 제2 색 및 제3 색의 광을 방출할 수도 있다. 다만, 각각의 화소 유닛을 구성하는 화소(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 즉, 각각의 화소(PXL)가 방출하는 광의 색은 다양하게 변경될 수 있다.
실시예에 따라, 화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 15는 도 14의 Ⅰ~Ⅰ'에 따른 단면도이다.
도 15를 참조하면, 화소(PXL)는 기판(SUB), 화소 회로부(PCL), 및 표시 소자부(DPL)를 포함할 수 있다.
기판(SUB)은 화소(PXL)의 기저면을 구성할 수 있다. 기판(SUB)은 경성 또는 연성의 기판일 수 있다. 일 예에 따르면, 기판(SUB)은 경성(rigid) 소재 혹은 가요성(flexible) 소재를 포함할 수 있다. 다만, 기판(SUB)의 소재는 특정 예시에 한정되지 않는다.
화소 회로부(PCL)는 기판(SUB) 상에 배치될 수 있다. 화소 회로부(PCL)는 버퍼막(BFL), 트랜지스터(T), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2), 제1 컨택홀(CH1), 제2 컨택홀(CH2), 및 보호막(PSV)을 포함할 수 있다.
버퍼막(BFL)은 기판(SUB) 상에 위치할 수 있다. 버퍼막(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
트랜지스터(T)는 구동 트랜지스터일 수 있다. 트랜지스터(T)는 반도체 패턴(SCL), 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및 제2 트랜지스터 전극(TE2)을 포함할 수 있다.
반도체 패턴(SCL)은 버퍼막(BFL) 상에 위치할 수 있다. 반도체 패턴(SCL)은 폴리실리콘(polysilicon), 아몰퍼스 실리콘(amorphous silicon) 및 산화물 반도체 중 적어도 하나를 포함할 수 있다.
반도체 패턴(SCL)은 제1 트랜지스터 전극(TE1)과 접촉하는 제1 접촉 영역 및 제2 트랜지스터 전극(TE2)과 접촉하는 제2 접촉 영역을 포함할 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 절연막(GI)은 반도체 패턴(SCL) 상에 제공될 수 있다. 게이트 절연막(GI)은 무기 재료를 포함할 수 있다. 일 예에 따르면, 게이트 절연막(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연막(GI)은 유기 재료를 포함할 수도 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 위치할 수 있다. 게이트 전극(GE)의 위치는 반도체 패턴(SCL)의 채널 영역의 위치와 대응될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 반도체 패턴(SCL)의 채널 영역 상에 배치될 수 있다.
제1 층간 절연막(ILD1)은 게이트 전극(GE) 상에 위치할 수 있다. 제1 층간 절연막(ILD1)은 게이트 절연막(GI)과 마찬가지로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 제1 층간 절연막(ILD1) 상에 위치할 수 있다. 제1 트랜지스터 전극(TE1)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 반도체 패턴(SCL)의 제1 접촉 영역과 접촉하고, 제2 트랜지스터 전극(TE2)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 반도체 패턴(SCL)의 제2 접촉 영역과 접촉할 수 있다. 제1 트랜지스터 전극(TE1)은 보호막(PSV)을 관통하는 제1 컨택홀(CH1)을 통해 제1 연결 배선(CNL1)과 전기적으로 연결될 수 있다. 일 예에 따르면, 제1 트랜지스터 전극(TE1)은 소스 전극이고, 제2 트랜지스터 전극(TE2)은 드레인 전극일 수 있다.
제2 층간 절연막(ILD2)은 제1 트랜지스터 전극(TE1)과 제2 트랜지스터 전극(TE2) 상에 위치할 수 있다. 제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)과 마찬가지로, 무기 재료를 포함할 수 있다. 무기 재료로는, 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)의 구성 물질로 예시된 물질들, 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제2 층간 절연막(ILD2)은 유기 재료를 포함할 수도 있다.
전원 라인(PL)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 전원 라인(PL)은 보호막(PSV)을 관통하는 제2 컨택홀(CH2)을 통해 제2 연결 배선(CNL2)과 전기적으로 연결될 수 있다. 전원 라인(PL)에는 전원이 공급될 수 있고, 공급된 전원은 제2 컨택홀(CH2)을 통해 제2 연결 배선(CNL2)에 제공될 수 있다.
보호막(PSV)은 제2 층간 절연막(ILD2) 상에 위치할 수 있다. 보호막(PSV)은 전원 라인(PL)을 커버할 수 있다. 보호막(PSV)은 유기 절연막, 무기 절연막, 또는 상기 무기 절연막 상에 배치된 상기 유기 절연막을 포함하는 형태로 제공될 수 있다.
표시 소자부(DPL)는 제1 뱅크(BNK1), 제1 전극(ELT1), 제2 전극(ELT2), 제1 절연막(INS1), 발광 소자(LD), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 제2 절연막(INS2), 제2 뱅크(BNK2), 및 제3 절연막(INS3)을 포함할 수 있다.
제1 뱅크(BNK1)는 상부 방향으로 돌출된 형상을 가질 수 있고, 제1 뱅크(BNK1) 상에는 제1 전극(ELT1) 및 제2 전극(ELT2)이 배열되어, 반사 격벽이 형성될 수 있다. 반사 격벽이 형성되어 발광 소자(LD)의 광 효율이 개선될 수 있다.
제1 전극(ELT1)의 일부는 보호막(PSV) 상에 배열될 수 있고, 제1 전극(ELT1)의 또 다른 일부는 제1 뱅크(BNK1) 상에 배열될 수 있다. 제1 전극(ELT1)은 제1 연결 배선(CNL1)을 통해 인가된 발광 소자(LD)에 대한 전기적 정보가 제공될 수 있는 경로일 수 있다. 제2 전극(ELT2)의 일부는 보호막(PSV) 상에 배열될 수 있고, 제2 전극(ELT2)의 또 다른 일부는 제1 뱅크(BNK1) 상에 배열될 수 있다. 제2 전극(ELT2)은 제2 연결 배선(CNL2)을 통해 인가된 발광 소자(LD)에 대한 전기적 정보가 제공될 수 있는 경로일 수 있다.
제1 절연막(INS1)은 보호막(PSV) 상에 위치할 수 있다. 제1 절연막(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
제1 절연막(INS1)의 적어도 일부는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 제1 전극(ELT1), 및/또는 제2 전극(ELT2) 상에 배치되어, 전기적 연결을 안정시키고, 외부 영향을 감쇄시킬 수 있다.
제1 절연막(INS1) 상에는 발광 소자(LD)가 위치할 수 있다. 일 예에 따르면, 제1 절연막(INS1)은 소정의 홈을 가질 수 있고, 발광 소자(LD)의 적어도 일부가 상기 홈으로부터 형성된 단부에 접하고, 발광 소자(LD)의 또 다른 일부가 상기 홈으로 인해 형성된 또 다른 단부에 접할 수 있다.
발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 제1 절연막(INS1) 상에 위치할 수 있다. 발광 소자(LD)는 도 1 및 도 2를 참조하여 상술된 발광 소자(LD)일 수 있다.
제2 절연막(INS2)은 발광 소자(LD) 상에 위치할 수 있다. 제2 절연막(INS2)은 발광 소자(LD)의 활성층(AL)에 대응되는 영역을 커버하도록 형성될 수 있다. 제2 절연막(INS2)은 유기 재료 혹은 무기 재료 중 적어도 어느 하나를 포함할 수 있다.
실시예에 따르면, 제2 절연막(INS2)의 적어도 일부는 발광 소자(LD)의 배면 상에 위치할 수 있다. 발광 소자(LD)의 배면 상에 형성된 제2 절연막(INS2)은 제2 절연막(INS2)이 발광 소자(LD) 상에 형성되는 과정에서 제1 절연막(INS1)과 발광 소자(LD) 사이의 빈 틈을 채울 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 제1 절연막(INS1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 각각 제1 절연막(INS1)에 형성된 컨택홀을 통해 제1 전극(ELT1) 및 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
실시예에 따르면, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 투명 전도성 물질을 포함할 수 있다. 일 예에 따르면, 제1 컨택 전극(CNE1)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide)를 포함한 도전성 물질 중 적어도 어느 하나를 포함할 수 있다.
실시예에 따르면, 제1 전극(ELT1)을 통해 제공된 전기적 신호는 제1 컨택 전극(CNE1)을 통해 발광 소자(LD)에 제공될 수 있고, 이 때 제공된 전기적 신호를 기초로 발광 소자(LD)는 광을 발산할 수 있다. 제2 전극(ELT2)을 통해 제공된 전기적 신호는 제2 컨택 전극(CNE2)을 통해 발광 소자(LD)에 제공될 수 있다.
제2 뱅크(BNK2)는 화소(PXL)의 발광 영역을 정의하는 구조물일 수 있다. 발광 영역은 발광 소자(LD)로부터 광이 방출되는 영역을 의미할 수 있다. 예를 들어, 제2 뱅크(BNK2)는 인접한 화소들(PXL) 사이의 경계에 배치될 수 있다.
제3 절연막(INS3)은 제2 뱅크(BNK2), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제2 절연막(INS2) 상에 배열될 수 있다. 제3 절연막(INS3)은 유기 재료 혹은 무기 재료 중 어느 하나를 포함할 수 있다. 제3 절연막(INS3)은 외부 영향으로부터 표시 소자부(DPL)를 보호할 수 있다.
발광 소자(LD), 및 전극 구성 등에 관한 배치 관계는 도 15를 참조하여 상술한 예시에 한정되지 않으며, 변형 가능한 다양한 실시 형태에 따른 배치 관계가 구현될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 이상에서 설명한 본 발명의 실시예들은 서로 별개로 또는 조합되어 구현되는 것도 가능하다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
LD: 발광 소자 110: 제1 활성 영역
1: 적층 기판 112: 제1-1 활성 영역
5: 발광 적층 구조 114: 제1-2 활성 영역
7: 발광 적층 패턴 120: 제2 활성 영역
10: 미도핑 반도체층 BG1: 제1 밴드갭
19: 결합층 BG2: 제2 밴드갭
SEC1: 제1 반도체층 BG3: 제3 밴드갭
SEC2: 제2 반도체층 210: 제1 그래프
AL: 활성층 220: 제2 그래프
INF: 절연막 SUB: 기판
ELL: 전극층 PXL: 화소
WL1, WL2: 제1 우물층, 제2 우물층 PNL: 표시 패널
BL: 장벽층 PCL: 화소 회로부
D1, D2: 제1 거리, 제2 거리 DPL: 표시 소자부
Ha: 높이 ELT1, ELT2: 제1 전극, 제2 전극

Claims (21)

  1. 제1 타입의 반도체를 포함하는 제1 반도체층;
    상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되고, 제1 우물층이 배치된 제1 활성 영역 및 제2 우물층이 배치된 제2 활성 영역을 포함하는 활성층; 을 포함하고,
    상기 제1 우물층은 제1 밴드갭을 갖고,
    상기 제2 우물층은 상기 제1 밴드갭보다 작은 제2 밴드갭을 갖고,
    상기 제1 활성 영역의 적어도 일부는 상기 제2 활성 영역과 상기 제2 반도체층 사이에 배치되고,
    상기 제2 활성 영역과 상기 제2 반도체층 간 거리는, 상기 제1 반도체층과 상기 제2 반도체층 간 거리의 0.1배 이상인, 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 활성 영역에서는 제1 파장을 가지는 광이 발산될 수 있고,
    상기 제2 활성 영역에서는 상기 제1 파장보다 큰 제2 파장을 가지는 광이 발산될 수 있는, 발광 소자.
  3. 제1 항에 있어서,
    상기 제2 활성 영역은 상기 제1 반도체층과 제1 거리만큼 이격되고, 상기 제2 반도체층과 제2 거리만큼 이격되고,
    상기 제2 거리는 상기 제1 거리보다 작은, 발광 소자.
  4. 제3 항에 있어서,
    상기 제2 거리는, 상기 제1 반도체층과 상기 제2 반도체층 간 거리의 0.2배 내지 0.25배인, 발광 소자.
  5. 제4 항에 있어서,
    상기 제1 거리는, 상기 제1 반도체층과 상기 제2 반도체층 간 거리의 0.2배 이상인, 발광 소자.
  6. 제3 항에 있어서,
    상기 제1 거리에 대한 상기 제2 거리의 비는 0.55 내지 1인, 발광 소자.
  7. 제3 항에 있어서,
    상기 제1 거리에 대한 상기 제2 거리의 비는 0.8 내지 1.25인, 발광 소자.
  8. 제1 항에 있어서,
    상기 활성층은 밴드갭 결정 물질을 포함하고,
    상기 제1 활성 영역 내 상기 밴드갭 결정 물질의 원자비는 제1 원자비 이상이고,
    상기 제2 활성 영역 내 상기 밴드갭 결정 물질의 원자비는 상기 제1 원자비보다 큰 제2 원자비 이상인, 발광 소자.
  9. 제8 항에 있어서,
    상기 제2 원자비는 10% 이상인, 발광 소자.
  10. 제8 항에 있어서,
    상기 제1 활성 영역은 제1-1 활성 영역 및 제1-2 활성 영역을 포함하고,
    상기 제1-1 활성 영역은 상기 제1 반도체층과 상기 제2 활성 영역 사이에 배치되고,
    상기 제1-2 활성 영역은 상기 제2 반도체층과 상기 제2 활성 영역 사이에 배치된, 발광 소자.
  11. 제10 항에 있어서,
    상기 제1-1 활성 영역 내 상기 밴드갭 결정 물질의 원자비는 상기 제2 원자비 이상인, 발광 소자.
  12. 제9 항에 있어서,
    상기 밴드갭 결정 물질은 ln을 포함하는, 발광 소자.
  13. 적층 기판을 준비하는 단계;
    상기 적층 기판 상에 제1 타입의 반도체를 포함하는 제1 반도체층을 배치하는 단계;
    상기 제1 반도체층 상에 활성층을 배치하는 단계; 및
    상기 활성층 상에 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층을 배치하는 단계; 를 포함하고,
    상기 활성층을 배치하는 단계는, 제1 우물층을 배치하는 단계; 제2 우물층을 배치하는 단계; 및 상기 제1 우물층의 적어도 일부가 상기 제2 우물층과 상기 제2 반도체층 사이에 배치되는 단계; 를 포함하고,
    상기 제2 우물층의 에너지 밴드갭은, 상기 제1 우물층의 에너지 밴드갭보다 작고,
    상기 활성층은 상기 제1 우물층이 배치된 제1 활성 영역 및 상기 제2 우물층이 배치된 제2 활성 영역을 포함하고,
    상기 제2 활성 영역과 상기 제2 반도체층 간 거리는, 상기 제1 반도체층과 상기 제2 반도체층 간 거리의 0.1배 이상인, 발광 소자의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 활성 영역에서 제1 파장을 가지는 광이 발산될 수 있고,
    상기 제2 활성 영역에서 상기 제1 파장보다 큰 제2 파장을 가지는 광이 발산될 수 있는, 발광 소자의 제조 방법.
  15. 제13 항에 있어서,
    상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층을 식각하는 단계; 를 더 포함하고,
    상기 제1 우물층을 배치하는 단계는, 상기 제1 반도체층 상에 제1-1 우물층을 배치하는 단계; 및 상기 제2 우물층 상에 제1-2 우물층을 배치하는 단계; 를 더 포함하고,
    상기 제2 우물층은 상기 제1-1 우물층과 상기 제1-2 우물층 사이에 배치되고,
    상기 식각하는 단계는, 상기 제1-2 우물층을 배치하는 단계 이후에 수행되는, 발광 소자의 제조 방법.
  16. 제15 항에 있어서,
    상기 식각하는 단계에서, 식각 공정은 상기 제1-2 우물층으로부터 상기 제1-1 우물층을 향하는 방향으로 수행되는, 발광 소자의 제조 방법.
  17. 제13 항에 있어서,
    상기 제2 활성 영역은 상기 제1 반도체층과 제1 거리만큼 이격되고, 상기 제2 반도체층과 제2 거리만큼 이격되고,
    상기 제2 거리는 상기 제1 거리보다 작은, 발광 소자의 제조 방법.
  18. 제17 항에 있어서,
    상기 제2 거리는, 상기 제1 반도체층과 상기 제2 반도체층 간 거리의 0.2배 내지 0.25배인, 발광 소자의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 거리는 상기 제1 반도체층과 상기 제2 반도체층 간 거리의 0.2배 이상인, 발광 소자의 제조 방법.
  20. 제13 항에 있어서,
    상기 활성층은 밴드갭 결정 물질을 포함하고,
    상기 제1 활성 영역 내 상기 밴드갭 결정 물질의 원자비는, 상기 제2 활성 영역 내 상기 밴드갭 결정 물질의 원자비보다 작은, 발광 소자의 제조 방법.
  21. 제1 항에 따른 발광 소자를 포함하는, 표시 장치.

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