KR20240071494A - 발광 소자, 이를 포함하는 표시 장치, 및 발광 소자의 제조 방법 - Google Patents

발광 소자, 이를 포함하는 표시 장치, 및 발광 소자의 제조 방법 Download PDF

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KR20240071494A
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이소영
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Abstract

본 발명의 발광 소자는 제1 반도체층; 상기 제1 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 반도체층; 및 제1 방향으로 순차적으로 배치된 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층의 적어도 일부를 둘러싸는 절연막을 포함하고, 상기 활성층은 상기 제1 방향으로 순차적으로 배치된 제1 장벽층, 제1 우물층, 및 제2 장벽층을 포함하고, 상기 제1 우물층은 상기 제1 우물층을 관통하는 제1 홀들을 포함할 수 있다.

Description

발광 소자, 이를 포함하는 표시 장치, 및 발광 소자의 제조 방법{LIGHT EMITTING ELEMENT, DISPLAY DEVICE INCLUDING THE SAME, AND MANUFACTURING METHOD OF LIGHT EMITTING ELEMENT}
본 발명은 발광 소자, 및 이를 포함하는 표시 장치, 및 발광 소자의 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 목적은 발광 소자로부터 방출되는 빛의 휘도 변화율이 저하되는 것을 방지하여 신뢰성 있는 발광 소자를 제공하는 데 있다.
본 발명의 다른 목적은 상기 발광 소자를 포함하는 표시 장치 및 상기 발광 소자의 제조 방법을 제공하는 데 있다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 실시예들에 의한 발광 소자는 제1 반도체층; 상기 제1 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 반도체층; 및 제1 방향으로 순차적으로 배치된 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층의 적어도 일부를 둘러싸는 절연막을 포함하고, 상기 활성층은 상기 제1 방향으로 순차적으로 배치된 제1 장벽층, 제1 우물층, 및 제2 장벽층을 포함하고, 상기 제1 우물층은 상기 제1 우물층을 관통하는 제1 홀들을 포함할 수 있다.
일 실시예에 따른, 상기 제1 우물층은 GaN, GaInP, AlGaInP, InGaN, 및 InGaAsP 중 적어도 하나의 물질을 포함할 수 있다.
일 실시예에 따른, 상기 제1 우물층은 InXGa1-XN(단, 0<X<1)을 포함하고, 상기 우물층의 인듐 조성(X)은 0.05 내지 0.4일 수 있다.
일 실시예에 따른, 상기 제1 홀들은 상기 제1 우물층을 상기 제1 방향으로 관통하고, 상기 제1 방향과 교차하는 제2 방향으로 배치될 수 있다.
일 실시예에 따른, 상기 제1 홀들 각각은 상기 제2 방향으로의 폭이 달라질 수 있다.
일 실시예에 따른, 단면 상에서 볼 때, 상기 제1 홀들을 각각은 상기 제2 방향으로 대칭인 형상을 포함할 수 있다.
일 실시예에 따른, 평면 상에서 볼 때, 상기 제1 우물층은 상기 제1 우물층의 중심과 인접한 제1 영역과 상기 우물층의 가장자리와 인접한 제2 영역을 포함하고, 상기 제1 홀들은 상기 제2 영역에 배치될 수 있다.
일 실시예에 따른, 제 상기 제2 장벽층은 상기 제1 홀들 및 상기 제2 장벽층에 의해 형성되는 공간을 채울 수 있다.
일 실시예에 따른, 상기 제2 장벽층 상에 상기 제1 방향으로 순차적으로 배치되는 제2 우물층 및 제3 장벽층을 더 포함하고, 상기 제2 우물층은 상기 제1 방향으로 상기 제2 우물층을 관통하는 제2 에칭홀들을 포함할 수 있다.
일 실시예에 따른, 상기 제1 우물층 및 상기 제2 우물층은 GaN, GaInP, AlGaInP, InGaN, 및 InGaAsP 중 적어도 하나의 물질을 포함하고, 상기 제1 우물층 및 상기 제2 우물층의 조성은 동일하고, 상기 제1 우물층 및 상기 제2 우물층의 조성비는 서로 다를 수 있다.
일 실시예에 따른, 상기 제1 홀들의 개수 및 상기 제2 홀들의 개수는 서로 다를 수 있다.
본 발명의 실시예들에 의한 발광 소자의 제조 방법은 기판 상에 제1 방향으로 제1 반도체층, 활성층, 및 제2 반도체층을 순차적으로 형성하는 단계를 포함하고, 상기 제1 반도체층 상에 상기 활성층을 형성하는 단계는: 상기 제1 반도체층 상에 제1 장벽층을 형성하는 단계; 상기 제1 장벽층 상에 우물층을 형성하는 단계; 상기 우물층을 부분적으로 식각하는 단계; 및 상기 우물층 상에 제2 장벽층을 배치하는 단계를 포함할 수 있다.
일 실시예에 따른, 상기 우물층을 부분적으로 식각하는 단계는, 상기 제1 방향과 교차하는 제2 방향을 따라 상기 우물층의 적어도 일 영역을 상기 제1 방향으로 식각하여 복수 개의 홀들을 형성할 수 있다.
일 실시예에 따른, 상기 우물층을 배치하는 단계는, GaN, GaInP, AlGaInP, InGaN, 및 InGaAsP 중 적어도 하나의 물질을 유기 금속 화학 증착(MOCVD, metalorganic chemical vapor deposition)을 이용하여 성장시키고, 상기 우물층을 부분적으로 식각하는 단계는, 인듐(In)의 조성비가 낮아지도록 상기 우물층의 상기 적어도 일 영역을 식각할 수 있다.
일 실시예에 따른, 상기 우물층은 상기 우물층의 중심과 인접한 제1 영역과 상기 우물층의 가장자리와 인접한 제2 영역을 포함하고, 상기 복수 개의 홀들은 상기 제2 영역에 배치될 수 있다.
일 실시예에 따른, 상기 우물층의 적어도 일 영역을 상기 제1 방향으로 식각하는 단계는, 상기 우물층의 상기 적어도 일 영역을 에칭 가스에 노출시키는 단계를 포함할 수 있다.
일 실시예에 따른, 상기 우물층은 제1 온도에서 형성되고, 상기 제1 장벽층 및 상기 제2 장벽층은 상기 제1 온도보다 높은 제2 온도에서 형성되고, 상기 에칭 가스를 노출시키는 단계는, 상기 제1 온도에서 상기 제2 온도까지 온도가 상승하는 동안에 상기 에칭 가스를 노출할 수 있다.
일 실시예에 따른, 상기 에칭 가스는 수소(H2) 가스를 포함할 수 있다.
일 실시예에 따른, 상기 우물층에 형성되는 상기 복수 개의 홀들의 크기 및 개수는 상기 에칭 가스의 양, 상기 에칭 가스의 노출 시간, 및 상기 에칭 가스에 노출되는 상기 우물층의 상기 적어도 일 영역의 크기 중 적어도 하나에 의해 제어될 수 있다.
본 발명의 실시예들에 의한 표시 장치는 기판 상에 배치된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자; 상기 제1 전극과 상기 발광 소자를 전기적으로 연결하는 제1 컨택 전극; 및 상기 제2 전극과 상기 발광 소자를 전기적으로 연결하는 제2 컨택 전극을 포함하고, 상기 발광 소자는: 제1 반도체층; 상기 제1 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 반도체층; 및 제1 방향으로 순차적으로 배치된 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층의 적어도 일부를 둘러싸는 절연막을 포함하고, 상기 활성층은 상기 제1 방향으로 순차적으로 배치된 제1 장벽층, 제1 우물층, 및 제2 장벽층을 포함하고, 상기 제1 우물층은 상기 제1 우물층을 관통하는 제1 홀들을 포함할 수 있다.
본 발명의 실시예들에 의한 발광 소자, 이를 포함하는 표시 장치, 및 발광 소자의 제조 방법은 발광 소자의 활성층을 형성하는 우물층의 일부 식각하여 에칭홀들을 형성함에 따라, 우물층의 가장자리를 향하여 형성되는 전류 패스(current path)를 억제(또는 차단)할 수 있다. 따라서, 우물층 내에 주입된 전자가 우물층의 가장자리를 따라 이동하는 것이 방지될 수 있다.
본 발명의 실시예들에 의한 발광 소자는 우물층의 가장자리를 따라 이동한 전자에 의해 누설 전류(leakge current)가 발생하는 것을 방지(또는 억제)할 수 있다.
본 발명은 상기 누설 전류에 의해 발광 소자의 신뢰성이 저하되는 현상을 개선할 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 발광 소자를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 발광 소자의 일 실시예를 나타내는 단면도이다.
도 3a 및 도 3b는 도 1의 발광 소자의 활성층의 일 예를 나타내는 단면도들이다.
도 4a는 도 1의 활성층을 구성하는 우물층의 일 실시예를 나타내는 사시도이다.
도 4b는 도 1의 활성층을 구성하는 우물층의 다른 일 실시예를 나타내는 사시도이다.
도 5는 도 3a의 활성층의 일 실시예를 나타내는 단면도이다.
도 6은 도 3b의 활성층을 구성하는 우물층의 일 실시예를 나타내는 단면도이다.
도 7은 도 1의 발광 소자의 활성층의 전류 밀도에 대한 외부 양자 효율을 나타내는 그래프이다.
도 8은 도 1의 발광 소자에서 활성층에서 방출되는 광의 휘도 변화율을 나타낸 그래프이다.
도 9 내지 도 17은 도 1의 발광 소자를 제조하는 방법을 나타내는 개략적인 평면도들이다.
도 18은 실시예에 따른 발광 소자를 포함하는 표시 장치를 나타내는 평면도이다.
도 19는 도 18의 표시 장치에 포함된 화소의 일 실시예를 나타내는 단면도이다.
도 20은 도 18의 표시 장치에 포함된 제1 내지 제3 화소들을 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 발광 소자를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 발광 소자의 일 실시예를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체(또는 적층 패턴)로 구현될 수 있다.
일 실시예에서, 발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)과 제2 반도체층(13) 중 하나의 반도체층이 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)과 제2 반도체층(13) 중 나머지 반도체층이 위치할 수 있다.
일 실시예에서, 발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 도 1에 도시된 바와 같이 길이 방향으로 긴(또는 종횡비가 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상을 가질 수 있다. 다른 예로, 발광 소자(LD)는 길이 방향으로 짧은(또는 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다. 또 다른 예로, 발광 소자(LD)는 종횡비가 1인 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다.
이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale)(또는 나노 미터) 내지 마이크로 스케일(micro scale)(또는 마이크로 미터) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
일 실시예에서, 발광 소자(LD)가 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 경우, 발광 소자(LD)의 직경(D)은 약 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 약 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
일 실시예에서, 제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
일 실시예에서, 활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자우물(multiple quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자우물 구조로 형성되는 경우, 활성층(12)은 장벽층(barrier layer)(예: 도 3a의 장벽층(QB)) 및 우물층(well layer)(예: 도 3a의 우물층(QW))이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 일 예시에서, 상기 장벽층은 스트레인 강화층(strain reinforcing layer)을 더 포함할 수 있다. 상기 스트레인 강화층은 상대적으로 작은 격자 상수를 가져 우물층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
일 실시예에서, 활성층(12)은 약 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
일 실시예에서, 활성층(12)에서 방출되는 광의 파장에 따라 발광 소자(LD)의 색(또는, 출광색)이 결정될 수 있다. 이러한 발광 소자(LD)의 색은 이에 대응하는 화소의 색을 결정할 수 있다. 예를 들어, 발광 소자(LD)는 적색 광, 녹색 광, 또는 청색 광을 방출할 수 있다.
일 실시예에서, 발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
일 실시예에서, 제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다.
일 실시예에서, 제2 반도체층(13)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
일 실시예에서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
일 실시예에서, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 일 예시에서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 컨택 전극(이하 "제1 컨택 전극" 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 컨택 전극(이하 "제2 컨택 전극"이라 함)을 더 포함할 수도 있다.
일 실시예에서, 제1 및 제2 컨택 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 컨택 전극들은 도전성 물질을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)는 절연막(14)(또는 절연 피막)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
일 실시예에서, 절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
일 실시예에서, 절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면의 적어도 일부를 둘러쌀 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 이에 한정되는 것은 아니다.
일 실시예에서, 절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 하프늄 산화물(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnOx), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFX), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 티타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNX), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
일 실시예에서, 절연막(14)은 단일층의 형태로 제공되거나 이중층을 포함한 다중층의 형태로 제공될 수 있다.
상술한 발광 소자(LD)는 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 부화소의 발광 영역)에 공급할 때, 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자들(LD)을 포함한 발광부(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로하는 다른 종류의 전자 장치에도 이용될 수 있다.
다만, 이는 예시적인 것으로서, 본 발명의 실시예들에 따른 표시 장치에 적용되는 발광 소자(LD)가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자는 플립 칩(flip chip) 타입의 마이크로 발광 다이오드 또는 유기 발광층을 포함하는 유기 발광 소자일 수 있다.
도 3a 및 도 3b는 도 1의 발광 소자의 활성층의 일 예를 나타내는 단면도들이다.
도 3a 및 도 3b를 참고하면, 활성층(12)은 장벽층(QB) 및 우물층(QW)을 포함할 수 있다. 도 3a는 하나의 우물층을 포함하는 단일 양자우물 구조를 나타내고, 도 3b는 복수의 양자층들을 포함하는 다중 양자우물 구조를 나타낸다.
도 1 및 도 3a를 참고하면, 활성층(12)은 제1 및 제2 장벽층들(QB1, QB2) 및 우물층(QW)을 포함할 수 있다. 제1 장벽층(QB1)은 제1 반도체층(11)과 우물층(QW) 사이에 배치될 수 있다. 제2 장벽층(QB2)은 우물층(QW)과 제2 반도체층(13) 사이에 배치될 수 있다.
도 1 및 도 3b를 참고하면, 장벽층(QB)은 제1, 제2, 제3, 및 제4 장벽층들(QB1, QB2, QB3, QB4)을 포함할 수 있으며, 우물층(QW)은 제1, 제2, 및 제3 우물층들(QW1, QW2, QW3)을 포함할 수 있다. 일 예시에서, 활성층(12)은 제1, 제2, 제3, 및 제4 장벽층들(QB1, QB2, QB3, QB4) 및 1, 제2, 및 제3 우물층들(QW1, QW2, QW3)이 서로 교번하여 순차 적층된 다층구조일 수 있다. 일 실시예에서, 제1 장벽층(QB1) 및 제2 장벽층(QB2)은 제1 우물층(QW1)을 사이에 두고 제1 반도체층(11) 상에 형성될 수 있다. 제2 장벽층(QB2) 및 제3 장벽층(QB3)은 제2 우물층(QW2)을 사이에 두고 제1 우물층(QW1) 상에 형성될 수 있다. 제3 장벽층(QB3) 및 제4 장벽층(QB4)은 제3 우물층(QW3)을 사이에 두고 제2 우물층(QW2) 상에 형성될 수 있다.
활성층(12)은 다중 양자우물 구조를 가지며 3쌍의 우물 구조(예: 제1 및 제2 장벽층들(QB1, QB2) 및 제1 우물층(QW1))가 적층된 것으로 도 3b에 도시되어 있으나, 이에 한정되지 않는다. 예를 들어, 활성층(12)은 2쌍, 4쌍 이상(또는, 4쌍 내지 9쌍)의 우물 구조를 가질 수 있다.
일 실시예에서, 제1 내지 제4 장벽층들(QB1 내지 QB4)은 제1 방향(DR1)으로 동일한 두께를 가질 수 있으나, 이에 한정되는 것은 아니며, 제1 내지 제4 장벽층들(QB1 내지 QB4) 중 적어도 일부는 제1 방향(DR1)으로 상호 다른 두께를 가질 수 있다. 장벽층(QB)에 대한 제조 공정에서 제1 내지 제4 장벽층들(QB1 내지 QB4) 각각에 대한 공정 조건에 따라 제1 내지 제4 장벽층들(QB1 내지 QB4)의 두께는 서로 다를 수 있다.
이하, 제1, 제2, 및 제3 우물층들(QW1, QW2, QW3)을 포괄하여 명명할 때는 우물층(QW)이라 하고, 제1, 제2, 제3, 및 제4 장벽층들(QB1, QB2, QB3, QB4)을 포괄하여 명명할 때는 장벽층(QB)이라 한다.
일 실시예에서, 장벽층(QB)의 제1 방향(DR1)으로의 두께는 우물층(QW)의 두께와 같거나 다를 수 있다. 예를 들어, 장벽층(QB)의 두께는 우물층(QW)의 두께보다 두꺼울 수 있다.
일 실시예에서, 장벽층(QB) 및 우물층(QW)은 서로 다른 조성을 가질 수 있다. 예를 들어, 우물층(QW)은 GaN, GaInP, AlGaInP, InGaN, 및 InGaAsP 중 적어도 하나를 포함할 수 있다. 장벽층(QB)은 GaN, InGaN, AlGaP, 및 AlGaAs 중 적어도 하나를 포함할 수 있다. 예를 들어, 우물층(QW)은 장벽층(QB)보다 높은 인듐(In) 조성비를 가질 수 있다.
일 실시예에서, 제1, 제2, 및 제3 우물층들(QW1, QW2, QW3)의 조성은 서로 동일할 수 있으며, 이에 한정되지 않고 제1, 제2, 및 제3 우물층들(QW1, QW2, QW3)의 조성은 서로 다를 수 있다. 예를 들어, 제1 및 제2 우물층들(QW1, QW2)이 InGaN인 경우, 제3 우물층(QW3)은 GaN일 수 있다.
일 실시예에서, 제1, 제2, 및 제3 우물층들(QW1, QW2, QW3)의 조성이 서로 동일한 경우, 제1, 제2, 및 제3 우물층들(QW1, QW2, QW3)의 조성비는 서로 다를 수 있으나, 이에 한정되는 것은 아니며 서로 동일할 수 있다.
일 실시예에서, 제1 내지 제4 장벽층들(QW1, QW2, QW3, QW4)의 조성은 서로 동일할 수 있으나, 이에 한정되지 않으며 제1 내지 제4 장벽층들(QW1, QW2, QW3, QW4)의 조성은 서로 다를 수 있다.
일 실시예에서, 제1 내지 제4 장벽층들(QW1, QW2, QW3, QW4)의 조성이 서로 동일한 경우, 제1 내지 제4 장벽층들(QW1, QW2, QW3, QW4)의 조성비는 서로 동일할 수 있으나, 이에 한정되지 않으며, 제1 내지 제4 장벽층들(QW1, QW2, QW3, QW4)의 조성비는 서로 다를 수 있다.
도 1, 도 3a, 및 도 3b를 참고하면, 제1 반도체층(11)에서 주입되는 전자와 제2 반도체층(13)에서 주입되는 정공이 활성층(12)의 우물층(QW)에서 재결합(recombination)되고, 이에 따라 우물층(QW)의 밴드갭 에너지에 해당하는 광이 발산될 수 있다.
도 4a는 도 1의 활성층을 구성하는 우물층의 일 실시예를 나타내는 사시도이다.
도 4a에 도시된 활성층(12)은 단일 양자우물 구조(도 3a 참고)를 가질 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 활성층(12)이 다중 양자우물 구조를 갖는 경우, 도 4a에 도시된 우물층(QW)은 복수 개의 우물층들 중 적어도 하나의 우물층을 나타낸다.
일 실시예에서, 우물층(QW)은 장벽층(QB) 상에 배치될 수 있다. 우물층(QW)은 제1 면 및 상기 제1 면을 마주보는 제2 면을 포함할 수 있다. 일 예시에서, 우물층(QW)의 상기 제1 면 및 제2 면은 장벽층(QB)과 접할 수 있다. 예를 들어, 우물층(QW)의 상기 제1 면이 제1 장벽층(예: 도 3a의 제1 장벽층(QB1))과 접하는 경우, 우물층(QW)의 상기 제2 면은 제2 장벽층(예: 도 3a의 제2 장벽층(QB2))과 접할 수 있다.
일 실시예에서, 우물층(QW)은 복수 개의 에칭홀들(EH)을 포함할 수 있다. 복수 개의 에칭홀들(EH)은 제1 방향(DR1)으로 우물층(QW)을 관통할 수 있다. 에칭홀들(EH)은 우물층(QW)의 상기 제1 면에서 상기 제2 면까지 연장할 수 있다.
일 실시예에서, 에칭홀들(EH)은 서로 이격하여 배치될 수 있다. 에칭홀들(EH)은 서로 다른 형상들을 가질 수 있다. 일 예시에서, 제2 방향(DR2)으로의 에칭홀들(EH)의 단면적은 서로 다를 수 있다.
일 실시예에서, 에칭홀들(EH)은 우물층(QW)을 부분적으로 제거함으로써 형성될 수 있다. 일 예시에서, 장벽층(QB) 상에 배치된 우물층(QW)을 에칭 가스에 노출하는 경우, 복수 개의 에칭홀들(EH)이 형성될 수 있다. 이하, 복수 개의 에칭홀들(EH)을 포함하는 우물층(QW)에 대한 제조 방법은 도 9 내지 도 17을 참고하여 후술하기로 한다.
일 실시예에서, 우물층(QW)에 형성된 복수 개의 에칭홀들(EH)은 우물층(QW)의 가장자리를 향하여 형성되는 전류 패스(curent path)를 차단할 수 있다. 즉, 복수 개의 에칭홀들(EH)은 우물층(QW)에 주입된 전자가 우물층(QW)의 가장자리로 이동하는 것을 차단(또는 억제)할 수 있다.
본 발명의 실시예들에 의한 발광 소자는 우물층(QW)에 형성된 복수 개의 에칭홀들(EH)을 통해 우물층(QW)의 가장자리를 따라 이동한 전자에 의해 누설 전류(leakge current)가 발생하는 것을 방지(또는 억제)할 수 있다.
본 발명의 실시예들에 의한 발광 소자는 상기 누설 전류에 의해 활성층(12)에서 방출되는 광의 특성들(예: 외부 양자 효율 및 휘도 변화율)이 변화하여 발광 소자의 신뢰성이 저하되는 것을 개선할 수 있다.
도 4b는 도 1의 활성층을 구성하는 우물층의 다른 일 실시예를 나타내는 사시도이다.
도 4a 및 도 4b를 참고하면, 복수 개의 에칭홀들(EH')을 제외한 나머지 구성들은 도 4a에 도시된 구성들과 동일하므로, 중복되는 설명은 생략한다.
도 4b를 참고하면, 우물층(QW')은 제1 영역(EA1) 및 제2 영역(EA2)을 포함할 수 있다. 일 예시에서, 제1 영역(EA1)은 우물층(QW')의 중심과 인접한 영역일 수 있다. 제2 영역(EA2)은 우물층(QW')의 가장자리와 인접한 주변 영역일 수 있다. 제1 영역(EA1)은 제2 영역(EA2)의 안쪽 영역일 수 있다. 우물층(QW')의 중심은 평면도 상에서의 우물층(QW')의 무게중심일 수 있다. 우물층(QW')의 가장자리는 우물층(QW')의 중심으로부터 소정거리 이격된 우물층(QW')의 일 영역일 수 있다.
일 실시예에서, 우물층(QW')의 평면 형상이 원형 형상인 것으로 도시되었으나, 이에 한정되지 않으며 우물층(QW')의 평면 형상은 다각형 형상을 포함할 수 있다.
우물층(QW')은 에칭홀들(EH')을 포함할 수 있다. 에칭홀들(EH')은 우물층(QW')의 제2 영역(EA2)에만 배치될 수 있다. 즉, 에칭홀들(EH')은 우물층(QW')의 가장자리와 인접한 영역에만 배치될 수 있다.
일 실시예에서, 에칭홀들(EH')은 제2 영역(EA2)에 배치됨으로써 제1 영역(EA1)에 주입된 전자가 우물층(QW')의 가장자리로 이동하는 것을 차단(또는 억제)할 수 있다.
일 실시예에서, 우물층(QW)의 내부 양자 효율(IQE, internal quantum efficientcy)을 저하시키지 않는 범위 내에서 에칭홀들(EH')이 우물층(QW')의 가장자리와 인접한 영역에 배치될 수 있다.
도 5는 도 3a의 활성층의 일 실시예를 나타내는 단면도이다.
도 5를 참고하면, 우물층(QW)은 제1 장벽층(QB1) 및 제2 장벽층(QB2) 사이에 배치될 수 있다. 우물층(QW)은 복수 개의 에칭홀들(EH1)을 포함할 수 있다.
일 실시예에서, 복수 개의 에칭홀들(EH1)은 제1 에칭홀(EH1a) 및 제2 에칭홀(EH1b)을 포함할 수 있으나, 이에 한정되지 않으며, 제3 내지 제N 에칭홀들을 포함할 수 있다.
일 실시예에서, 복수 개의 에칭홀들(EH1)은 우물층(QW)을 제1 방향(DR1)으로 관통할 수 있다. 복수 개의 에칭홀들(EH1)은 제2 방향(DR2)을 따라 배치될 수 있다. 일 예시에서, 제2 방향(DR2)은 제1 방향(DR1)과 교차하는 방향일 수 있다. 제1 에칭홀(EH1a) 및 제2 에칭홀(EH1b)은 서로 이격하여 배치될 수 있다.
일 실시예에서, 복수 개의 에칭홀들(EH1)은 다양한 기둥 형상으로 형성될 수 있다. 일 예시에서, 복수 개의 에칭홀들(EH1) 각각은 제1 방향(DR1)으로 폭이 달라질 수 있다. 예를 들어, 제1 에칭홀(EH1a)의 제1 폭(W1a)은 제2 폭(W2a)보다 좁을 수 있다. 제1 폭(W1a)은 제2 장벽층(QB2)과 접하는 영역에서의 제1 에칭홀(EH1a)의 폭일 수 있다. 제2 폭(W2a)은 활성층(QW)의 길이 방향(예: 제1 방향(DR1의 가운데 지점에서의 제1 에칭홀(EH1a)의 폭일 수 있다.
일 실시예에서, 복수 개의 에칭홀들(EH1)의 폭은 각각 다를 수 있다. 일 예시에서, 제1 에칭홀(EH1a)의 제1 폭(W1a)은 제2 에칭홀(EH1b)의 제1 폭(W1b)보다 좁을 수 있다. 제1 에칭홀(EH1a)의 제1 폭(W1a) 및 제2 에칭홀(EH1b)의 제1 폭(W1b)은 제2 장벽층(QB2)과 접하는 영역에서의 복수 개의 에칭홀들(EH1)의 폭들일 수 있다. 일 예시에서, 제1 에칭홀(EH1a)의 제2 폭(W2a)은 제2 에칭홀(EH1b)의 제2 폭(W2b)보다 좁을 수 있다.
일 실시예에서, 복수 개의 에칭홀들(EH1)의 폭은 제2 방향(DR2)의 축을 중심으로 대칭일 수 있다. 일 예시에서, 제1 에칭홀(EH1a)의 제1 폭(W1a)은 제1 장벽층(QB1)과 접하는 영역에서의 제1 에칭홀(EH1a)의 폭과 동일할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 에칭홀(EH1a)의 제1 폭(W1a)은 제1 장벽층(QB1)과 접하는 영역에서의 제1 에칭홀(EH1a)의 폭보다 길수 있다.
일 실시예에서, 제2 장벽층(QB2)은 우물층(QW)에 형성된 복수 개의 에칭홀들(EH1) 및 제1 장벽층(QB1)에 의해 형성된 공간을 채울 수 있다. 제1 장벽층(QB1) 상에 우물층(QW)이 형성되므로, 제1 장벽층(QB1) 및 우물층(QW)에 형성된 복수 개의 에칭홀들(EH)은 홈(groove)들을 형성할 수 있다. 즉, 우물층(QW) 상에 제2 장벽층(QB2)이 형성되므로 제2 장벽층(QB2)은 제1 장벽층(QB1) 및 우물층(QW)에 형성된 복수 개의 에칭홀들(EH)에 의해 형성된 홈들의 적어도 일 공간을 채울 수 있다.
일 실시예에서, 우물층(QW) 내에 응집된 인듐은 상대적으로 다른 조성들보다 결합 에너지가 낮으므로 우물층(QW)에 대한 식각 공정에 의해 먼저 제거될 수 있다. 즉, 우물층(QW)에 대한 식각비가 클수록 우물층(QW)의 인듐 조성비는 낮아질 수 있다. 우물층(QW)에 대한 식각비가 클수록 에칭홀들(EH)의 크기가 커질 수 있다.
도 6은 도 3b의 활성층을 구성하는 우물층의 일 실시예를 나타내는 단면도이다.
도 6을 참고하면, 제1 우물층(QW1)은 제1 에칭홀들(EH1)을 포함할 수 있다. 제1 에칭홀들(EH1)은 제1 우물층(QW1)을 제1 방향(DR1)으로 관통할 수 있다. 일 예시에서, 제1 에칭홀들(EH1)은 제1 장벽층(QB1)에서 제2 장벽층(QB2)을 향하도록 제1 우물층(QW1)을 관통할 수 있다.
일 실시예에서, 제2 우물층(QW2)은 제2 장벽층(QB2) 및 제3 장벽층(QB3) 사이에 배치될 수 있다. 일 예시에서, 제2 우물층(QW2)은 제2 에칭홀들(EH2)을 포함할 수 있다. 제2 에칭홀들(EH2)은 제2 우물층(QW2)을 제1 방향(DR1)으로 관통할 수 있다. 일 예시에서, 제2 에칭홀들(EH2)은 제2 장벽층(QB2)에서 제3 장벽층(QB3)을 향하도록 제2 우물층(QW2)을 관통할 수 있다.
일 실시예에서, 제3 우물층(QW3)은 제3 장벽층(QB3) 및 제4 장벽층(QB4) 사이에 배치될 수 있다. 일 예시에서, 제3 우물층(QW3)은 제3 에칭홀들(EH3)을 포함할 수 있다. 제3 에칭홀들(EH3)은 제3 우물층(QW3)을 제1 방향(DR1)으로 관통할 수 있다. 일 예시에서, 제3 에칭홀들(EH3)은 제3 장벽층(QB3)에서 제4 장벽층(QB4)을 향하도록 제3 우물층(QW3)을 관통할 수 있다.
일 실시예에서, 제1, 제2, 및 제3 우물층들(QW1, QW2, QW3)은 GaInP, AlGaInP, InGaN, 및 InGaAsP 중 적어도 하나의 물질을 포함할 수 있다.
일 실시예에서, 에칭홀들(EH)은 우물층(QW)을 부분적으로 식각함으로써 형성될 수 있다. 일 예시에서, 제1 에칭홀들(EH1)은 제1 우물층(QW1)을 부분적으로 식각함으로써 형성될 수 있다. 제2 및 제3 에칭홀들(EH2, EH3) 또한 제1 에칭홀들(EH1)과 동일한 방식으로 형성될 수 있다.
일 실시예에서, 제1, 제2, 및 제3 우물층들(QW1, QW2, QW3)의 조성은 서로 동일하고 제1, 제2, 및 제3 우물층들(QW1, QW2, QW3)의 조성비는 서로 다를 수 있다. 예를 들어, 제1, 제2, 및 제3 우물층들(QW1, QW2, QW3)의 조성은 인듐(In), 갈륨(Ga), 및 질소(N)로 구성되는 경우, 제3 우물층(QW3)의 인듐 조성비는 제1 및 제2 우물층들(QW1, QW2)의 인듐 조성비보다 작을 수 있다. 즉, 제3 우물층(QW3)에 대한 식각비가 제1 및 제2 우물층들(QW1, QW2)보다 식각비가 크게 설정되는 경우, 제3 우물층(QW3)으로부터 제거되는 인듐의 양이 상대적으로 많을 수 있다. 다른 일 예시에서, 제1, 제2, 및 제3 우물층들(QW1, QW2, QW3)의 조성은 서로 동일하고 제1, 제2, 및 제3 우물층들(QW1, QW2, QW3)의 조성비 또한 서로 동일할 수 있다. 예를 들어, 제1, 제2, 및 제3 우물층들(QW1, QW2, QW3) 각각이 동일한 물질 및 동일한 공정 조건에 따라 식각되는 경우, 제1, 제2, 및 제3 우물층들(QW1, QW2, QW3)의 조성 및 조성비는 서로 동일할 수 있다. 일 실시예에서, 에칭홀들(EH)의 개수 및 크기 각각은 에칭홀들(EH)을 형성하기 위한 우물층(QW)에 대한 식각 공정 조건에 의해 달라질 수 있다. 일 예시에서, 제1, 제2, 및 제3 우물층들(QW1, QW2, QW3)에 대한 식각은 서로 다른 공정 조건에 의해 수행될 수 있다.
일 실시예에서, 제1, 제2, 및 제3 에칭홀들(EH1, EH2, EH3)의 개수는 서로 다를 수 있다. 일 예시에서, 제1 에칭홀들(EH1), 제2 에칭홀들(EH2), 및 제3 에칭홀들(EH3)의 폭의 크기는 서로 다를 수 있다.
도 7은 도 1의 발광 소자의 활성층의 전류 밀도에 대한 외부 양자 효율을 나타내는 그래프이다.
도 7의 도면 부호 Ref는 우물층의 일 영역이 에칭 가스에 노출되지 않은 경우를 나타내는 비교예이고, 도면 부호 Ex1은 우물층(QW)의 일 영역이 에칭 가스에 노출된 경우를 나타내는 제1 실시예이다. 일 예시에서, 상기 에칭 가스는 수소(H2) 가스를 포함할 수 있다.
도 7을 참고하면, 전류 밀도에 관한 전체 구간에서 제1 실시예(Ex1)의 외부 양자 효율(EQE, external quantum efficiency)은 비교예(Ref)의 외부 양자 효율보다 높을 수 있다. 제1 실시예(Ex1)에 따른 우물층(QW)에는 복수 개의 에칭홀들(EH)이 형성될 수 있다. 제1 실시예(Ex1)에 따른 우물층(QW)들은 복수 개의 에칭홀들(EH)을 통해 우물층(QW)의 가장자리로 향하는 전류 패스를 차단할 수 있다. 즉, 누설 전류에 의해 우물층(QW)으로부터 방출되는 광의 비율이 저하되는 것을 방지할 수 있다.
도 8은 도 1의 발광 소자에서 활성층에서 방출되는 광의 휘도 변화율을 나타낸 그래프이다.
도 8의 도면 부호 Ref는 우물층(QW)의 일 영역이 에칭 가스에 노출되지 않은 경우를 나타내는 비교예이고, 도면 부호 Ex1은 우물층(QW)의 일 영역이 제1 시간동안 에칭 가스에 노출된 경우를 나타내는 제1 실시예이고, 도면 부호 Ex2는 우물층(QW)의 일 영역이 제2 시간동안 에칭 가스에 노출된 경우를 나타내는 제2 실시예이다. 일 예시에서, 상기 에칭 가스는 수소(H2) 가스를 포함할 수 있다. 상기 제1 시간은 상기 제2 시간보다 길고, 예를 들어, 상기 제1 시간은 약 90초이고 상기 제2 시간은 약 60초일 수 있다.
도 8를 참고하면, 비교예(Ref)는 제1 실시예(Ex1) 및 제2 실시예(Ex2)보다 시간 경과에 따른 휘도 변화율이 크다. 비교예(Ref)는 우물층에 우물층의 가장자리로 향하는 전류 패스가 형성되어 있어 상기 전류 패스로 이동한 전자에 의해 누설 전류가 발생할 수 있다. 즉, 누설 전류에 의해 우물층으로부터 방출되는 광의 휘도 변화율이 커질 수 있다. 비교예(Ref)에 따른 우물층으로부터 방출되는 광의 신뢰성은 제1 실시예(Ex1) 및 제2 실시예(Ex2)에 따른 우물층(QW)으로부터 방출되는 광보다 낮을 수 있다.
제1 실시예(Ex1)는 제2 실시예(Ex2)보다 휘도 변화율이 작다. 제1 실시예(Ex1)는 제2 실시예(Ex2)보다 우물층(QW)의 일 영역이 에칭 가스에 노출되는 시간이 길다. 우물층(QW)의 일 영역이 에칭 가스에 노출되는 시간이 길수록 우물층(QW)의 가장자리로 향하는 상대적으로 많은 전류 패스를 차단할 수 있다. 이에 따라 제1 실시예(Ex1)는 제2 실시예(Ex2)보다 상기 전류 패스를 통해 누설되는 전류의 양을 줄일 수 있다. 제1 실시예(Ex1)에 따른 우물층(QW)에서 방출되는 광은 제2 실시예(Ex2)에 따른 우물층(QW)에서 방출되는 광보다 누설 전류에 의해 휘도가 저하되는 정도가 낮을 수 있다.
도 9 내지 도 17은 도 1의 발광 소자를 제조하는 방법을 나타내는 개략적인 평면도들이다.
도 9을 참고하면, 기판(SUB) 상에 제1 반도체층(11)이 형성될 수 있다.
기판(SUB)은 대상 물질을 적층하기 위한 베이스 판일 수 있다. 기판(SUB)은 소정의 물질에 대한 에피택셜 성장(epitaxial growth)을 위한 웨이퍼(wafer)일 수 있다. 일 예에 따르면, 기판(SUB)은 사파이어(sapphire) 기판, GaAs 기판, Ga 기판, InP 기판 중 어느 하나일 수 있으나 이에 한정되지 않는다. 예를 들어, 특정 재료가 발광 소자(LD)를 제조하기 위한 선택비를 만족하고, 소정의 물질에 대한 에피택셜 성장이 원활하게 발생될 수 있는 경우, 상기 특정 재료는 기판(SUB)의 재료로 선택될 수 있다. 기판(SUB)의 형상은 직사각형을 포함한 다각형 형상 혹은 원형 형상일 수 있으나 이에 한정되지 않는다.
기판(SUB) 상에 제1 반도체층(11)이 배치되는 것으로 도 10에 도시하였으나 기판(SUB)과 제1 반도체층(11) 사이에 미도핑 반도체층(미도시)이 형성될 수 있다. 상기 미도핑 반도체층은 제1 반도체층(11) 내의 결함을 억제하기 위해, 도펀트가 제공되지 않은 반도체층일 수 있다. 상기 미도핑 반도체층은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료을 포함하되, 미도핑 반도체층에는 별도의 도펀트가 제공되지 않을 수 있다. 도펀트가 제공되지 않은 미도핑 반도체층의 식각비는 제1 반도체층(11)의 식각비와 상이할 수 있다.
도 10 및 도 11를 참고하면, 활성층(예: 도 1의 활성층(12))의 제1 장벽층(QB1) 및 우물층(UQW)이 제1 반도체층(11) 상에 제1 방향(DR1)으로 순차적으로 형성될 수 있다.
일 실시예에서, 우물층(UQW)은 GaInP, AlGaInP, InGaN, 및 InGaAsP 중 적어도 하나를 포함할 수 있다. 제1 장벽층(QB1)은 GaN, InGaN, AlGaP, 및 AlGaAs 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 우물층(UQW)이 상대적으로 많은 함량의 인듐(In)을 포함할수록 제1 반도체층(11)과 우물층(UQW) 간의 격자 부정합이 커지게 된다. 따라서, 제1 반도체층(11)과 우물층(UQW) 사이에 제1 장벽층(QB1)을 개재하여 제1 반도체층(11)과 우물층(UQW) 간의 격자 부정합이 완화될 수 있다.
일 실시예에서, 제1 장벽층(QB1)은 제1 온도를 포함하는 고온 구간에서 성장될 수 있으며, 우물층(UQW)은 상기 제1 온도보다 낮은 제2 온도에서 성장될 수 있다. 제1 장벽층(QB1)의 결정성 확보를 위해 우물층(UQW)보다 높은 온도로 성장될 수 있다.
도 12 및 도 13을 참고하면, 우물층(UQW)의 적어도 일 영역을 식각함으로써, 복수 개의 에칭홀들(EH)을 포함하는 우물층(QW)이 형성될 수 있다.
일 실시예에서, 우물층(UQW)의 일 영역이 제1 방향(DR1)으로 식각됨으로써 복수 개의 에칭홀들(EH)이 형성될 수 있다. 상기 우물층(UQW) 의 적어도 일 영역은 에칭 가스에 노출될 수 있다. 복수 개의 에칭홀들(EH)은 우물층(UQW)의 일 영역이 식각되어 제거된 영역에 대응될 수 있다. 복수 개의 에칭홀들(EH)은 우물층(QW)을 제1 방향(DR1)으로 관통할 수 있다.
일 실시예에서, 상기 에칭 가스는 수소(H2) 가스를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 에칭 가스는 수소 가스를 포함하는 혼합 가스일 수 있다.
일 실시예에서, 우물층(UQW) 내에 응집되어 있는 인듐(In)은 상기 에칭 가스에 의해서 제거될 수 있다. 응집되어 있는 인듐(In)은 상대적으로 결합 에너지가 낮기 때문에 에칭 가스에 의해서 다른 물질들보다 먼저 제거될 수 있다.
일 실시예에서, 의해 우물층(QW)의 조성비는 식각의 공정 조건에 따라 달라질 수 있다. 일 예시에서, 우물층(QW)이 InXGa1-XN(단, 0<X<1)을 포함하는 경우, 우물층(QW)의 인듐(In)의 조성(X)은 약 0.05 내지 0.4일 수 있다. 우물층(QW)의 인듐 조성비는 식각 공정이 진행되기 전의 우물층(UQW)의 인듐 조성비보다 낮을 수 있다.
일 실시예에서, 상기 제1 온도에서 우물층(UQW)이 형성된 후, 후속 공정을 위해 온도가 제2 온도로 상승될 수 있다. 우물층(UQW)에 대한 부분 식각 공정은 상기 제1 온도에서 상기 제2 온도까지 상승하는 동안에 수행될 수 있다.일 실시예에서, 복수 개의 에칭홀들(EH)의 크기 및 개수는 상기 에칭 가스의 양, 상기 에칭 가스의 분압, 상기 에칭 가스의 노출 시간, 및 상기 에칭 가스에 노출되는 우물층(UQW)의 일 영역의 크기 중 적어도 하나에 의해 제어될 수 있다. 일 예시에서, 상기 에칭 가스의 양이 많을수록 복수 개의 에칭홀들(EH)의 크기는 클 수 있다. 상기 에칭 가스의 분압이 높을수록 복수 개의 에칭홀들(EH)의 크기는 클 수 있다. 상기 에칭 가스의 노출 시간이 길수록 복수 개의 에칭홀들(EH)의 크기는 클 수 있다. 또한, 에칭 가스에 노출되는 우물층(UQW)의 일 영역이 많을수록, 복수 개의 에칭홀들(EH)의 개수는 많을 수 있다.
도 13를 참고하면, 우물층(QW) 상에 제2 장벽층(QB2)이 형성될 수 있다.
일 실시예에서, 제2 장벽층(QB2)은 상기 제2 온도에서 형성될 수 있다. 일 예시에서, 제2 장벽층(QB2)은 제1 장벽층(QB1)과 동일한 물질로 형성될 수 있다.
일 실시예에서, 제2 장벽층(QB2)은 우물층(QW)에 형성된 복수 개의 에칭홀들(EH)을 채울 수 있다.
이상, 활성층(12)이 단일 양자우물 구조를 갖는 경우 제조 방법에 대해서 설명하였으나, 활성층(12)이 다중 양자우물 구조를 갖는 경우, 장벽층(QB)과 우물층(QW)을 형성하는 공정을 반복함으로써, 다중 양자우물 구조를 갖는 활성층(12)이 형성될 수 있다.
도 14를 참고하면, 제2 장벽층(QB2) 상에 제2 반도체층(13)이 형성될 수 있다.
일 실시예에서, 기판(SUB) 상에 제1 방향(DR1)으로 순차적으로 적층된 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)은 제1 적층 구조(SP1)로 구성될 수 있다.
일 실시예에서, 제2 반도체층(13) 상에 전극층(미도시)이 형성될 수 있다. 상기 전극층은 발광 소자(LD)의 외부로 방출되는 광의 손실을 최소화할 수 있고, 일 예에 따르면, 제2 반도체층(13)으로 전류 퍼짐(spreading) 효과를 향상시키기 위해 투명한 금속 산화물을 포함할 수 있다.
제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)은 에픽택셜 성장에 의해 형성될 수 있고, 유기 금속 화학 증착법(MOCVD; Metal Organic Chemicla Vapor-phase Deposition), 분자선 에피택시법(MBE; Molecular Beam Epitaxy), 기상 에피택시법(VPE; Vapor Phase Epitaxy), 및 액상 에피택시법(LPE; Liquid Phase Epitaxy) 중 어느 하나의 방법에 의해 형성될 수 있다.
상술한 바와 같이, 제1 반도체층(11)과 제2 반도체층(13)은 서로 상이한 타입의 반도체층으로 구성될 수 있다. 활성층(12)은 서로 다른 극성을 갖는 제1 반도체층(11)과 제2 반도체층(13) 사이에 위치하여, 발광 소자(LD)의 양단에 전압 이상의 전기적 정보가 제공되면, 활성층(12)에서 광이 발산될 수 있다.
도 16을 참고하면, 제1 적층 구조(SP1)가 적층 방향(예: 제1 방향(DR1))으로 식각됨으로써 제2 적층 구조들(SP2)이 형성될 수 있다. 제2 적층 구조들(SP2)은 상기 적층 방향으로 따라 제1 적층 구조(SP1)의 일 영역이 식각되어 제거된 구조에 대응될 수 있다. 제2 적층 구조들(SP2) 각각은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 배열된 구조를 의미할 수 있다.
제2 적층 구조들(SP2)을 형성하기 위하여, 제1 적층 구조(SP1)의 전면에 마스크(미도시)를 배치하고, 식각 공정을 진행하여 나노 스케일 내지 마이크로 스케일 간격의 패터닝이 수행될 수 있다. 일 예시에서, 제2 적층 구조들(SP2)을 형성하기 위한 식각 공정은 건식 식각법일 수 있다. 상기 건식 식각법은 반응성 이온 에칭(RIE; Reactive Ion Etching), 반응성 이온 빔 에칭(RIBE; Reactive Ion Beam Etching), 유도 결합 플라즈마 반응성 이온 에칭(ICP-RIE; Inductively Coupled Plasma Reactive Ion Etching) 중 어느 하나일 수 있다.
상술된 식각 공정은 제2 반도체층(13)으로부터 제1 반도체층(11)을 향하는 방향으로 수행될 수 있다.
도 17을 참고하면, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 커버하기 위한 절연막(14)이 형성될 수 있다. 예를 들어, 절연막(14)은 제2 적층 구조들(SP2)을 커버할 수 있다.
도 18을 참고하면, 제2 적층 구조들(SP2) 상의 절연막(14)이 제거되고, 제2 적층 구조들(SP2)은 기판(SUB)으로부터 분리되어 발광 소자(LD)가 제공될 수 있다. 기판(SUB)으로부터 분리된 제2 적층 구조들(SP2)은 발광 소자(LD)로 제공될 수 있다.
일 실시예에서, 절연막(14)은 제2 적층 구조들(SP2)과 동일한 높이를 가질 수 있다.
이하에서는, 도 18 내지 도 20을 참조하여, 실시예에 따른 발광 소자(LD)를 포함하는 표시 장치에 관하여 설명한다.
도 18은 실시예에 따른 발광 소자를 포함하는 표시 장치를 나타내는 평면도이다.
도 18에서는 발광 소자(LD)를 광원으로서 이용할 수 있는 표시 장치(DD)의 일 예를 나타낸다. 도 18에서는 표시 영역(DA)을 중심으로 표시 장치(DD)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 장치(DD)에 더 배치될 수 있다.
도 18을 참조하면, 표시 장치(DD)는 기판(SS) 및 기판(SS) 상에 배치된 화소(PXL)를 포함할 수 있다. 화소(PXL)는 기판(SS) 상에 복수 개 구비될 수 있다.
기판(SS)은 표시 장치(DD)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다.
표시 장치(DD) 및 이를 형성하기 위한 기판(SS)은 영상을 표시하기 위한 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 화소(PXL)가 배치될 수 있다. 화소(PXL)는 발광 소자(LD)를 포함할 수 있다. 상기 발광 소자(LD)는 도 1 내지 도 2 및 도 18을 통해 상술한 발광 소자일 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다. 화소(PXL)는 스트라이프(stripe) 또는 펜타일(PENTILETM) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소(PXL)는 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 광을 방출하는 두 종류 이상의 화소(PXL)가 배치될 수 있다. 일 예로, 화소(PXL)는 제1 색의 광을 방출하는 제1 화소(PXL1), 제2 색의 광을 방출하는 제2 화소(PXL2), 및 제3 색의 광을 방출하는 제3 화소(PXL3)를 포함할 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 화소(PXL1, PXL2, PXL3)는 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다. 예를 들어, 제1 내지 제3 화소(PXL1, PXL2, PXL3)는 각각 소정 색의 광을 방출하는 서브 화소일 수 있다. 실시예에 따라, 제1 화소(PXL1)는 적색광을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색광을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색광을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 각각 제1 색의 발광 소자(LD), 제2 색의 발광 소자(LD) 및 제3 색의 발광 소자(LD)를 광원으로 구비함으로써, 각각 제1 색, 제2 색 및 제3 색의 광을 방출할 수 있다. 다른 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 서로 동일한 색의 광을 방출하는 발광 소자(LD)들을 구비하되, 각각의 발광 소자(LD) 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1 색, 제2 색 및 제3 색의 광을 방출할 수도 있다. 다만, 각각의 화소 유닛을 구성하는 화소(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 즉, 각각의 화소(PXL)가 방출하는 광의 색은 다양하게 변경될 수 있다.
실시예에 따라, 화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 19는 도 18의 표시 장치에 포함된 화소의 일 실시예를 나타내는 단면도이다.
도 19를 참조하면, 화소(PXL)는 기판(SS), 화소 회로부(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
기판(SS)은 화소(PXL)의 기저면을 구성할 수 있다. 기판(SS)은 경성 또는 연성의 기판일 수 있다. 일 예에 따르면, 기판(SS)은 경성(rigid) 소재 혹은 가요성(flexible) 소재를 포함할 수 있다. 다만, 기판(SS)의 소재는 특정 예시에 한정되지 않는다.
화소 회로부(PCL)는 기판(SS) 상에 배치될 수 있다. 화소 회로부(PCL)는 버퍼막(BFL), 트랜지스터(T), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2), 제1 컨택홀(CH1), 제2 컨택홀(CH2), 및 보호막(PSV)을 포함할 수 있다.
버퍼막(BFL)은 기판(SS) 상에 위치할 수 있다. 버퍼막(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
트랜지스터(T)는 구동 트랜지스터일 수 있다. 트랜지스터(T)는 반도체 패턴(SCL), 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및 제2 트랜지스터 전극(TE2)을 포함할 수 있다.
반도체 패턴(SCL)은 버퍼막(BFL) 상에 위치할 수 있다. 반도체 패턴(SCL)은 폴리실리콘(polysilicon), 아몰퍼스 실리콘(amorphous silicon) 및 산화물 반도체 중 적어도 하나를 포함할 수 있다.
반도체 패턴(SCL)은 제1 트랜지스터 전극(TE1)과 접촉하는 제1 접촉 영역 및 제2 트랜지스터 전극(TE2)과 접촉하는 제2 접촉 영역을 포함할 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 절연막(GI)은 반도체 패턴(SCL) 상에 제공될 수 있다. 게이트 절연막(GI)은 무기 재료를 포함할 수 있다. 일 예에 따르면, 게이트 절연막(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연막(GI)은 유기 재료를 포함할 수도 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 위치할 수 있다. 게이트 전극(GE)의 위치는 반도체 패턴(SCL)의 채널 영역의 위치와 대응될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 반도체 패턴(SCL)의 채널 영역 상에 배치될 수 있다.
제1 층간 절연막(ILD1)은 게이트 전극(GE) 상에 위치할 수 있다. 제1 층간 절연막(ILD1)은 무기 재료를 포함할 수 있다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 제1 층간 절연막(ILD1) 상에 위치할 수 있다. 제1 트랜지스터 전극(TE1)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 반도체 패턴(SCL)의 제1 접촉 영역과 접촉하고, 제2 트랜지스터 전극(TE2)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 반도체 패턴(SCL)의 제2 접촉 영역과 접촉할 수 있다. 제1 트랜지스터 전극(TE1)은 보호막(PSV)을 관통하는 제1 컨택홀(CH1)을 통해 제1 연결 배선(CNL1)과 전기적으로 연결될 수 있다. 일 예에 따르면, 제1 트랜지스터 전극(TE1)은 소스 전극이고, 제2 트랜지스터 전극(TE2)은 드레인 전극일 수 있다.
제2 층간 절연막(ILD2)은 제1 트랜지스터 전극(TE1)과 제2 트랜지스터 전극(TE2) 상에 위치할 수 있다. 제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)과 마찬가지로, 무기 재료를 포함할 수 있다. 무기 재료로는, 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)의 구성 물질로 예시된 물질들, 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제2 층간 절연막(ILD2)은 유기 재료를 포함할 수도 있다.
전원 라인(PL)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 전원 라인(PL)은 보호막(PSV)을 관통하는 제2 컨택홀(CH2)을 통해 제2 연결 배선(CNL2)과 전기적으로 연결될 수 있다. 전원 라인(PL)에는 전원이 공급될 수 있고, 공급된 전원은 제2 컨택홀(CH2)을 통해 제2 연결 배선(CNL2)에 제공될 수 있다.
보호막(PSV)은 제2 층간 절연막(ILD2) 상에 위치할 수 있다. 보호막(PSV)은 전원 라인(PL)을 커버할 수 있다. 보호막(PSV)은 유기 절연막, 무기 절연막, 또는 상기 무기 절연막 상에 배치된 상기 유기 절연막을 포함하는 형태로 제공될 수 있다.
표시 소자층(DPL)은 제1 뱅크(BNK1), 제1 전극(ELT1), 제2 전극(ELT2), 제1 절연막(INS1), 발광 소자(LD), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 제2 절연막(INS2), 제2 뱅크(BNK2), 및 제3 절연막(INS3)을 포함할 수 있다.
제1 뱅크(BNK1)는 상부 방향으로 돌출된 형상을 가질 수 있고, 제1 뱅크(BNK1) 상에는 제1 전극(ELT1) 및 제2 전극(ELT2)이 배열되어, 반사 격벽이 형성될 수 있다. 반사 격벽이 형성되어 발광 소자(LD)의 광 효율이 개선될 수 있다.
제1 전극(ELT1)의 일부는 보호막(PSV) 상에 배열될 수 있고, 제1 전극(ELT1)의 또 다른 일부는 제1 뱅크(BNK1) 상에 배열될 수 있다. 제1 전극(ELT1)은 제1 연결 배선(CNL1)을 통해 인가된 발광 소자(LD)에 대한 전기적 정보가 제공될 수 있는 경로일 수 있다. 제2 전극(ELT2)의 일부는 보호막(PSV) 상에 배열될 수 있고, 제2 전극(ELT2)의 또 다른 일부는 제1 뱅크(BNK1) 상에 배열될 수 있다. 제2 전극(ELT2)은 제2 연결 배선(CNL2)을 통해 인가된 발광 소자(LD)에 대한 전기적 정보가 제공될 수 있는 경로일 수 있다.
제1 절연막(INS1)은 보호막(PSV) 상에 위치할 수 있다. 제1 절연막(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
제1 절연막(INS1)의 적어도 일부는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 제1 전극(ELT1), 및/또는 제2 전극(ELT2) 상에 배치되어, 전기적 연결을 안정시키고, 외부 영향을 감쇄시킬 수 있다.
제1 절연막(INS1) 상에는 발광 소자(LD)가 위치할 수 있다. 일 예에 따르면, 제1 절연막(INS1)은 소정의 홈을 가질 수 있고, 발광 소자(LD)의 적어도 일부가 상기 홈으로부터 형성된 단부에 접하고, 발광 소자(LD)의 또 다른 일부가 상기 홈으로 인해 형성된 또 다른 단부에 접할 수 있다.
발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 제1 절연막(INS1) 상에 위치할 수 있다. 발광 소자(LD)는 도 1 및 도 2를 참조하여 상술된 발광 소자(LD)일 수 있다.
제2 절연막(INS2)은 발광 소자(LD) 상에 위치할 수 있다. 제2 절연막(INS2)은 발광 소자(LD)의 활성층(AL)에 대응되는 영역을 커버하도록 형성될 수 있다. 제2 절연막(INS2)은 유기 재료 혹은 무기 재료 중 적어도 어느 하나를 포함할 수 있다.
실시예에 따르면, 제2 절연막(INS2)의 적어도 일부는 발광 소자(LD)의 배면 상에 위치할 수 있다. 발광 소자(LD)의 배면 상에 형성된 제2 절연막(INS2)은 제2 절연막(INS2)이 발광 소자(LD) 상에 형성되는 과정에서 제1 절연막(INS1)과 발광 소자(LD) 사이의 빈 틈을 채울 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 제1 절연막(INS1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 각각 제1 절연막(INS1)에 형성된 컨택홀을 통해 제1 전극(ELT1) 및 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
실시예에 따르면, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 투명 전도성 물질을 포함할 수 있다. 일 예에 따르면, 제1 컨택 전극(CNE1)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide)를 포함한 도전성 물질 중 적어도 어느 하나를 포함할 수 있다.
실시예에 따르면, 제1 전극(ELT1)을 통해 제공된 전기적 신호는 제1 컨택 전극(CNE1)을 통해 발광 소자(LD)에 제공될 수 있고, 이 때 제공된 전기적 신호를 기초로 발광 소자(LD)는 광을 발산할 수 있다. 제2 전극(ELT2)을 통해 제공된 전기적 신호는 제2 컨택 전극(CNE2)을 통해 발광 소자(LD)에 제공될 수 있다.
제2 뱅크(BNK2)는 화소(PXL)의 발광 영역을 정의하는 구조물일 수 있다. 발광 영역은 발광 소자(LD)로부터 광이 방출되는 영역을 의미할 수 있다. 예를 들어, 제2 뱅크(BNK2)는 인접한 화소들(PXL) 사이의 경계에 배치될 수 있다.
제3 절연막(INS3)은 제2 뱅크(BNK2), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제2 절연막(INS2) 상에 배열될 수 있다. 제3 절연막(INS3)은 유기 재료 혹은 무기 재료 중 어느 하나를 포함할 수 있다. 제3 절연막(INS3)은 외부 영향으로부터 표시 소자층(DPL)을 보호할 수 있다.
발광 소자(LD), 및 전극 구성 등에 관한 배치 관계는 도 20을 참조하여 상술한 예시에 한정되지 않으며, 변형 가능한 다양한 실시 형태에 따른 배치 관계가 구현될 수 있다.
도 20은 도 18의 표시 장치에 포함된 제1 내지 제3 화소들을 나타내는 단면도이다.
도 20은 도 18의 화소(PXL)의 표시 소자층(DPL) 상에 제공된 격벽(WL), 컬러 변환층(CCL), 광학층(OPL), 및/또는 컬러 필터층(CFL) 등을 도시한다.
도 20을 참조하면, 격벽(WL)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 표시 소자층(DPL) 상에 배치될 수 있다. 일 예로, 격벽(WL)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 사이 또는 경계에 배치되며, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)과 각각 중첩하는 개구부를 포함할 수 있다. 격벽(WL)의 개구부는 컬러 변환층(CCL)이 제공될 수 있는 공간을 제공할 수 있다.
격벽(WL)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 격벽(WL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
실시예에 따라, 격벽(WL)은 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 이에 따라 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 격벽(WL)은 적어도 하나의 블랙 매트릭스 물질 및/또는 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 격벽(WL)은 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다. 일 실시예에서, 각 화소(PXL)의 광 효율을 높일 수 있도록 격벽(WL)의 표면(일 예로, 측벽)에 도시되지 않은 반사막 등이 형성될 수도 있다.
컬러 변환층(CCL)은 격벽(WL)의 개구부 내에서 발광 소자들(LD)을 비롯한 발광 소자층(LEL) 상에 배치될 수 있다. 컬러 변환층(CCL)은 제1 화소(PXL1)에 배치된 제1 컬러 변환층(CCL1), 제2 화소(PXL2)에 배치된 제2 컬러 변환층(CCL2), 및 제3 화소(PXL3)에 배치된 산란층(LSL)을 포함할 수 있다.
일 실시예에서, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 서로 동일한 색의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 제3 색(또는, 청색)의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 이러한 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 상에 각각 색 변환 입자들을 포함한 컬러 변환층(CCL)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
제1 컬러 변환층(CCL1)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 예를 들어, 제1 컬러 변환층(CCL1)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제1 퀀텀 닷(QD1)을 포함할 수 있다.
발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 화소(PXL1)가 적색 화소인 경우, 제1 컬러 변환층(CCL1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷(QD1)을 포함할 수 있다. 제1 퀀텀 닷(QD1)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다. 한편, 제1 화소(PXL1)가 다른 색의 화소인 경우, 제1 컬러 변환층(CCL1)은 제1 화소(PXL1)의 색에 대응하는 제1 퀀텀 닷(QD1)을 포함할 수 있다.
제2 컬러 변환층(CCL2)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 예를 들어, 제2 컬러 변환층(CCL2)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제2 퀀텀 닷(QD2)을 포함할 수 있다.
발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 화소(PXL2)가 녹색 화소인 경우, 제2 컬러 변환층(CCL2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷(QD2)을 포함할 수 있다. 제2 퀀텀 닷(QD2)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다. 한편, 제2 화소(PXL2)가 다른 색의 화소인 경우, 제2 컬러 변환층(CCL2)은 제2 화소(PXL2)의 색에 대응하는 제2 퀀텀 닷(QD2)을 포함할 수 있다.
가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)에 입사시킴으로써, 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 화소(PXL1) 및 제2 화소(PXL2)에서 방출되는 광 효율을 향상시킴과 동시에, 우수한 색 재현성을 확보할 수 있다. 또한, 동일한 색의 발광 소자들(LD)(일 예로, 청색 발광 소자)을 이용하여 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 발광부(EMU)를 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
산란층(LSL)은 발광 소자(LD)에서 방출되는 제3 색(또는, 청색)의 광을 효율적으로 이용하기 위해 구비될 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 화소(PXL3)가 청색 화소인 경우, 산란층(LSL)은 발광 소자(LD)로부터 방출되는 광을 효율적으로 이용하기 위하여 적어도 한 종류의 산란체(SCT)를 포함할 수 있다.
예를 들어, 산란층(LSL)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 산란체(SCT)를 포함할 수 있다. 일 예로, 산란층(LSL)은 실리카(silica)와 같은 산란체(SCT)를 포함할 수 있으나, 산란체(SCT)의 구성 물질이 이에 한정되는 것은 아니다. 한편, 산란체(SCT)가 제3 화소(PXL3)에만 배치되는 것은 아니며, 제1 컬러 변환층(CCL1) 또는 제2 컬러 변환층(CCL2)의 내부에도 선택적으로 포함될 수 있다. 실시예에 따라, 산란체(SCT)가 생략되어 투명 폴리머로 구성된 산란층(LSL)이 제공될 수도 있다.
컬러 변환층(CCL) 상에는 제1 캡핑층(CPL1)이 배치될 수 있다. 제1 캡핑층(CPL1)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 제1 캡핑층(CPL1)은 컬러 변환층(CCL)을 커버할 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 변환층(CCL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제1 캡핑층(CPL1)은 무기층으로서 무기 재료를 포함할 수 있다.
제1 캡핑층(CPL1) 상에는 광학층(OPL)이 배치될 수 있다. 광학층(OPL)은 컬러 변환층(CCL)으로부터 제공된 광을 전반사에 의해 리사이클링하여 광 추출 효율을 향상시키는 역할을 할 수 있다. 이를 위해, 광학층(OPL)은 컬러 변환층(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다. 예를 들어, 컬러 변환층(CCL)의 굴절률은 약 1.6 내지 2.0 이고, 광학층(OPL)의 굴절률은 약 1.1 내지 1.3 일 수 있다.
광학층(OPL) 상에는 제2 캡핑층(CPL2)이 배치될 수 있다. 제2 캡핑층(CPL2)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 제2 캡핑층(CPL2)은 광학층(OPL)을 커버할 수 있다. 제2 캡핑층(CPL2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 광학층(OPL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제2 캡핑층(CPL2)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제2 캡핑층(CPL2) 상에는 평탄화층(PLL)이 배치될 수 있다. 평탄화층(PLL)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다.
평탄화층(PLL)은 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 무기 물질을 포함할 수 있다.
평탄화층(PLL) 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 각 화소(PXL)의 색에 부합되는 컬러 필터들(CF1, CF2, CF3)을 포함할 수 있다. 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각의 색에 부합되는 컬러 필터들(CF1, CF2, CF3)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
컬러 필터층(CFL)은 제1 화소(PXL1)에 배치되어 제1 화소(PXL1)에서 방출되는 광을 선택적으로 투과시키는 제1 컬러 필터(CF1), 제2 화소(PXL2)에 배치되어 제2 화소(PXL2)에서 방출되는 광을 선택적으로 투과시키는 제2 컬러 필터(CF2), 및 제3 화소(PXL3)에 배치되어 제3 화소(PXL3)에서 방출되는 광을 선택적으로 투과시키는 제3 컬러 필터(CF3)를 포함할 수 있다.
일 실시예에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3)는 각각 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터일 수 있으나, 반드시 이에 제한되는 것은 아니다. 이하에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3) 중 임의의 컬러 필터를 지칭하거나, 두 종류 이상의 컬러 필터들을 포괄적으로 지칭할 때, "컬러 필터(CF)" 또는 "컬러 필터들(CF)"이라 하기로 한다.
제1 컬러 필터(CF1)는 제1 화소(PXL1)의 표시 소자층(DPL)(또는 발광 소자(LD)) 및 제1 컬러 변환층(CCL1)과 제2 방향(DR2)으로 중첩할 수 있다. 제1 컬러 필터(CF1)는 제1 색(또는, 적색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제1 화소(PXL1)가 적색 화소일 때, 제1 컬러 필터(CF1)는 적색 컬러 필터 물질을 포함할 수 있다.
제2 컬러 필터(CF2)는 제2 화소(PXL2)의 표시 소자층(DPL)(또는 발광 소자(LD)) 및 제2 컬러 변환층(CCL2)과 제2 방향(DR2)으로 중첩할 수 있다. 제2 컬러 필터(CF2)는 제2 색(또는, 녹색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제2 화소(PXL2)가 녹색 화소일 때, 제2 컬러 필터(CF2)는 녹색 컬러 필터 물질을 포함할 수 있다.
제3 컬러 필터(CF3)는 제3 화소(PXL3)의 표시 소자층(DPL)(또는 발광 소자(LD)) 및 산란층(LSL)과 제2 방향(DR2)으로 으로 중첩할 수 있다. 제3 컬러 필터(CF3)는 제3 색(또는, 청색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제3 화소(PXL3)가 청색 화소일 때, 제3 컬러 필터(CF3)는 청색 컬러 필터 물질을 포함할 수 있다.
제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 사이에는 차광층(BM)이 더 배치될 수 있다, 이와 같이, 차광층(BM)이 제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 사이에 형성되는 경우, 표시 장치의 정면 또는 측면에서 시인되는 혼색 불량을 방지할 수 있다. 차광층(BM)의 물질은 특별히 한정되지 않으며, 다양한 차광성 물질로 구성될 수 있다. 일 예로, 차광층(BM)은 제1 내지 제3 컬러 필터들(CF1, CF2, CF3)이 서로 적층되어 구현될 수도 있다.
컬러 필터층(CFL) 상에는 오버 코트층(OC)이 배치될 수 있다. 오버 코트층(OC)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 컬러 필터층(CFL)을 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 또한, 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
오버 코트층(OC)은 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 오버 코트층(OC)은 다양한 종류의 무기 물질을 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
LD: 발광 소자
11: 제1 반도체층
12: 활성층
13: 제2 반도체층
14: 절연막
QW: 우물층
QB: 장벽층
EH: 에칭홀들

Claims (20)

  1. 제1 반도체층;
    상기 제1 반도체층 상에 배치된 활성층;
    상기 활성층 상에 배치된 제2 반도체층; 및
    제1 방향으로 순차적으로 배치된 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층의 적어도 일부를 둘러싸는 절연막을 포함하고,
    상기 활성층은 상기 제1 방향으로 순차적으로 배치된 제1 장벽층, 제1 우물층, 및 제2 장벽층을 포함하고,
    상기 제1 우물층은 상기 제1 우물층을 관통하는 제1 홀들을 포함하는, 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 우물층은 GaN, GaInP, AlGaInP, InGaN, 및 InGaAsP 중 적어도 하나의 물질을 포함하는, 발광 소자.
  3. 제1 항에 있어서,
    상기 제1 우물층은 InXGa1-XN(단, 0<X<1)을 포함하고, 상기 우물층의 인듐 조성(X)은 0.05 내지 0.4인, 발광 소자.
  4. 제1 항에 있어서,
    상기 제1 홀들은 상기 제1 우물층을 상기 제1 방향으로 관통하고, 상기 제1 방향과 교차하는 제2 방향으로 배치되는, 발광 소자.
  5. 제4 항에 있어서,
    상기 제1 홀들 각각은 상기 제1 방향으로 폭이 달라지는, 발광 소자.
  6. 제4 항에 있어서,
    단면 상에서 볼 때, 상기 제1 홀들 각각은 상기 제2 방향으로 대칭인 형상을 포함하는, 발광 소자.
  7. 제4 항에 있어서,
    평면 상에서 볼 때, 상기 제1 우물층은 상기 제1 우물층의 중심과 인접한 제1 영역과 상기 우물층의 가장자리와 인접한 제2 영역을 포함하고,
    상기 제1 홀들은 상기 제2 영역에 배치되는, 발광 소자.
  8. 제1 항에 있어서,
    상기 제2 장벽층은 상기 제1 홀들 및 상기 제1 장벽층에 의해 형성되는 공간을 채우는, 발광 소자.
  9. 제1 항에 있어서,
    상기 제2 장벽층 상에 상기 제1 방향으로 순차적으로 배치되는 제2 우물층 및 제3 장벽층을 더 포함하고,
    상기 제2 우물층은 상기 제1 방향으로 상기 제2 우물층을 관통하는 제2 홀들을 포함하는, 발광 소자.
  10. 제9 항에 있어서,
    상기 제1 우물층 및 상기 제2 우물층은 GaN, GaInP, AlGaInP, InGaN, 및 InGaAsP 중 적어도 하나의 물질을 포함하고,
    상기 제1 우물층 및 상기 제2 우물층의 조성은 동일하고, 상기 제1 우물층 및 상기 제2 우물층의 조성비는 서로 다른, 발광 소자.
  11. 제9 항에 있어서,
    상기 제1 홀들의 개수 및 상기 제2 홀들의 개수는 서로 다른, 발광 소자.
  12. 기판 상에 제1 방향으로 제1 반도체층, 활성층, 및 제2 반도체층을 순차적으로 형성하는 단계를 포함하고,
    상기 제1 반도체층 상에 상기 활성층을 형성하는 단계는:
    상기 제1 반도체층 상에 제1 장벽층을 형성하는 단계;
    상기 제1 장벽층 상에 우물층을 형성하는 단계;
    상기 우물층을 부분적으로 식각하는 단계; 및
    상기 우물층 상에 제2 장벽층을 배치하는 단계를 포함하는, 발광 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 우물층을 부분적으로 식각하는 단계는,
    상기 제1 방향과 교차하는 제2 방향을 따라 상기 우물층의 적어도 일 영역을 상기 제1 방향으로 식각하여 복수 개의 홀들을 형성하는, 발광 소자의 제조 방법.
  14. 제13 항에 있어서,
    상기 우물층을 배치하는 단계는, GaN, GaInP, AlGaInP, InGaN, 및 InGaAsP 중 적어도 하나의 물질을 유기 금속 화학 증착(MOCVD, metalorganic chemical vapor deposition)을 이용하여 성장시키고,
    상기 우물층을 부분적으로 식각하는 단계는, 인듐(In)의 조성비가 낮아지도록 상기 우물층의 상기 적어도 일 영역을 식각하는, 발광 소자의 제조 방법.
  15. 제13 항에 있어서,
    상기 우물층은 상기 우물층의 중심과 인접한 제1 영역과 상기 우물층의 가장자리와 인접한 제2 영역을 포함하고,
    상기 복수 개의 홀들은 상기 제2 영역에 배치되는, 발광 소자의 제조 방법.
  16. 제13 항에 있어서,
    상기 우물층의 적어도 일 영역을 상기 제1 방향으로 식각하는 단계는,
    상기 우물층의 상기 적어도 일 영역을 에칭 가스에 노출시키는 단계를 포함하는, 발광 소자의 제조 방법.
  17. 제16 항에 있어서,
    상기 우물층은 제1 온도에서 형성되고, 상기 제1 장벽층 및 상기 제2 장벽층은 상기 제1 온도보다 높은 제2 온도에서 형성되고,
    상기 에칭 가스를 노출시키는 단계는,
    상기 제1 온도에서 상기 제2 온도까지 온도가 상승하는 동안에 상기 에칭 가스를 노출하는, 발광 소자의 제조 방법.
  18. 제16 항에 있어서,
    상기 에칭 가스는 수소(H2) 가스를 포함하는, 발광 소자의 제조 방법.
  19. 제16 항에 있어서,
    상기 우물층에 형성되는 상기 복수 개의 홀들의 크기 및 개수는 상기 에칭 가스의 양, 상기 에칭 가스의 노출 시간, 및 상기 에칭 가스에 노출되는 상기 우물층의 상기 적어도 일 영역의 크기 중 적어도 하나에 의해 제어되는, 발광 소자의 제조 방법.
  20. 기판 상에 배치된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자;
    상기 제1 전극과 상기 발광 소자를 전기적으로 연결하는 제1 컨택 전극; 및
    상기 제2 전극과 상기 발광 소자를 전기적으로 연결하는 제2 컨택 전극을 포함하고,
    상기 발광 소자는:
    제1 반도체층;
    상기 제1 반도체층 상에 배치된 활성층;
    상기 활성층 상에 배치된 제2 반도체층; 및
    제1 방향으로 순차적으로 배치된 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층의 적어도 일부를 둘러싸는 절연막을 포함하고,
    상기 활성층은 상기 제1 방향으로 순차적으로 배치된 제1 장벽층, 제1 우물층, 및 제2 장벽층을 포함하고,
    상기 제1 우물층은 상기 제1 우물층을 관통하는 제1 홀들을 포함하는, 표시 장치.
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