KR20240007822A - 발광 소자, 이를 포함하는 화소, 및 발광 소자의 제조 방법 - Google Patents

발광 소자, 이를 포함하는 화소, 및 발광 소자의 제조 방법 Download PDF

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KR20240007822A
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light emitting
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Abstract

본 발명의 발광 소자는 제1 방향으로 순차적으로 배치된 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 제1 발광 소자; 상기 제1 발광 소자와 이격되어 상기 제1 방향의 역방향으로 순차적으로 배치된 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층을 포함하는 제2 발광 소자; 및 상기 제1 발광 소자의 일부 및 상기 제2 발광 소자의 일부를 둘러싸는 절연막을 포함할 수 있다.

Description

발광 소자, 이를 포함하는 화소, 및 발광 소자의 제조 방법{LIGHT EMITTING ELEMENT, PIXEL INCLUDING THE SAME, AND MANUFACTURING METHOD OF LIGHT EMITTING ELEMENT}
본 발명은 발광 소자, 이를 포함하는 화소, 및 발광 소자의 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 목적은 화소의 디자인에 관계없이 화소 내에 유효 광원으로 기능할 수 있는 발광 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기 발광 소자를 포함하는 화소 및 상기 발광 소자의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 실시예들에 의한 발광 소자는 제1 방향으로 순차적으로 배치된 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 제1 발광 소자; 상기 제1 발광 소자와 이격되어 상기 제1 방향의 역방향으로 순차적으로 배치된 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층을 포함하는 제2 발광 소자; 및 상기 제1 발광 소자의 일부 및 상기 제2 발광 소자의 일부를 둘러싸는 절연막을 포함할 수 있다.
일 실시예에 따른, 상기 절연막은 상기 제1 발광 소자의 외주면의 적어도 일부 및 상기 제2 발광 소자의 외주면의 적어도 일부를 둘러싸고, 상기 제1 발광 소자 및 상기 제2 발광 소자의 사이를 채울 수 있다.
일 실시예에 따른, 상기 절연막은 상기 제1 발광 소자의 외주면을 적어도 일부를 둘러싸는 제1 절연막 및 상기 제2 발광 소자의 외주면을 적어도 일부를 둘러싸고 상기 제1 발광 소자 및 상기 제2 발광 소자의 사이의 공간을 채우는 제2 절연막을 포함할 수 있다.
일 실시예에 따른, 상기 제1 절연막 및 상기 제2 절연막은 동일한 물질을 포함할 수 있다.
일 실시예에 따른, 상기 제1 발광 소자의 상기 제2 반도체층 및 상기 제2 발광 소자의 상기 제2 반도체층 상에 배치되는 전극층을 더 포함할 수 있다.
일 실시예에 따른, 상기 제1 발광 소자 및 상기 제2 발광 소자는 제1 단부 및 제2 단부를 포함하고, 상기 제1 발광 소자 및 상기 제2 발광 소자의 상기 제1 단부에는 상기 전극층이 배치되고, 상기 제1 발광 소자 및 상기 제2 발광 소자의 제2 단부에는 상기 제1 반도체층이 배치될 수 있다.
일 실시예에 따른, 상기 절연막은 상기 제1 발광 소자 및 상기 제2 발광 소자의 상기 제1 단부 및 상기 제2 단부 각각을 노출할 수 있다.
일 실시예에 따른, 상기 제1 발광 소자의 상기 제1 단부 및 상기 제2 발광 소자의 상기 제2 단부는 동일 평면에 배치될 수 있다.
일 실시예에 따른, 상기 제2 발광 소자는 상기 제1 발광 소자로부터 상기 제1 방향과 교차하는 제2 방향으로 이격하여 배치될 수 있다.
일 실시예에 따른, 상기 제1 발광 소자의 형상은 상기 제2 발광 소자의 형상과 동일할 수 있다.
일 실시예에 따른, 상기 제1 반도체층은 n형 도펀트로 도핑된 GAN을 포함하고, 상기 제2 반도체층은 p형 도펀트로 도핑된 GAN을 포함할 수 있다.
본 발명의 실시예들에 의한 발광 소자의 제조 방법은 제1 영역 및 제2 영역을 포함하는 적층 기판 상에 미도핑 반도체층을 형성하는 단계; 상기 미도핑 반도체층 상에 순차적으로 제1 반도체층, 활성층, 제2 반도체층, 및 전극층을 형성하는 단계; 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 및 상기 전극층의 상기 제2 영역에 대응하는 부분을 제거하여 상기 제1 영역에 제1 적층 구조를 형성하는 단계; 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 및 상기 전극층을 포함하는 상기 제1 적층 구조를 커버하는 제1 절연막을 형성하는 단계; 상기 제1 영역 및 상기 제2 영역 상에 상기 전극층, 상기 제2 반도체층, 상기 활성층, 상기 제1 반도체층을 순차적으로 형성하는 단계; 상기 제2 영역의 일부 및 상기 제1 적층 구조 상의 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층 및 상기 전극층을 제거하여 제2 적층 구조를 형성하는 단계; 및 상기 제2 적층 구조의 측면의 적어도 일부를 둘러싸는 제2 절연막을 형성하는 단계를 포함할 수 있다.
일 실시예에 따른, 상기 제2 절연막을 형성하는 단계는, 상기 제1 영역 및 상기 제2 영역 상에 상기 제2 절연막을 전면적으로 배치하는 단계; 및 상기 제1 적층 구조의 상면 및 상기 제2 적층 구조의 상면에 배치된 상기 제2 절연막을 제거하는 단계를 포함할 수 있다.
일 실시예에 따른, 상기 제1 절연막을 형성하는 단계는 상기 제1 영역 및 상기 제2 영역에 상기 제1 절연막을 전면적으로 배치하는 단계; 및 상기 제2 영역의 상기 제1 절연막을 제거하는 단계를 포함할 수 있다.
일 실시예에 따른, 상기 제1 적층 구조의 상기 제2 반도체층은 상기 제2 적층 구조의 상기 제1 반도체층은 동일한 층에 배치될 수 있다.
일 실시예에 따른, 상기 제2 적층 구조를 형성하는 단계는 상기 제1 적층 구조의 상기 전극층 상의 상기 제1 절연막을 제거하는 단계를 포함할 수 있다.
일 실시예에 따른, 상기 제1 적층 구조, 상기 제2 적층 구조, 상기 제1 절연막, 및 상기 제2 절연막은 상기 적층 기판 및 상기 미도핑 반도체층으로부터 분리하여 발광 적층 패턴을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따른, 상기 제2 영역에는 2개의 제2 적층 구조가 배치될 수 있다.
본 발명의 실시예들에 의한 화소는 기판 상에 배치된 제1 화소 전극 및 제2 화소 전극; 상기 제1 화소 전극과 상기 제2 화소 전극 상에 배치된 발광 소자들; 상기 제1 화소 전극과 상기 발광 소자들을 전기적으로 연결하는 제1 컨택 전극; 및 상기 제2 화소 전극과 상기 발광 소자들을 전기적으로 연결하는 제2 컨택 전극을 포함하고, 상기 발광 소자들 각각은 제1 방향으로 배치된 제1 발광 소자, 상기 제1 방향의 역방향인 제2 방향으로 배치된 제2 발광 소자 및 상기 제1 발광 소자와 상기 제2 발광 소자를 결합하는 절연막을 포함할 수 있다.
일 실시예에 따른, 상기 제1 발광 소자는 상기 제1 방향으로 순차적으로 배치된 제1 반도체층, 활성층, 제2 반도체층, 및 전극층을 포함하고, 상기 제2 발광 소자는 상기 제1 방향의 역방향으로 순차적으로 배치된 상기 제1 반도체층, 상기 활성층, 제2 반도체층, 및 상기 전극층을 포함할 수 있다.
일 실시예에 따른, 상기 제1 발광 소자 및 상기 제2 발광 소자는 제1 단부 및 제2 단부를 포함하고, 상기 제1 발광 소자 및 상기 제2 발광 소자의 제1 단부에는 상기 전극층이 배치되고, 상기 제1 발광 소자 및 상기 제2 발광 소자의 제2 단부에는 상기 제1 반도체층이 배치될 수 있다.
일 실시예에 따른, 상기 제1 발광 소자의 상기 제1 단부 및 상기 제2 발광 소자의 상기 제2 단부는 상기 제1 컨택 전극에 접촉하고, 상기 제1 발광 소자의 상기 제2 단부 및 상기 제2 발광 소자의 상기 제1 단부는 상기 제2 컨택 전극에 접촉할 수 있다.
본 발명의 실시예들에 의한 발광 소자 및 이를 포함하는 화소는 발광 소자에 포함된 제1 방향으로 배치된 제1 발광 소자 및 상기 제1 방향의 역방향으로 배치된 제2 발광 소자 중 하나를 유효 광원으로 제공할 수 있다. 따라서, 화소 내의 유효 광원이 소정의 기준 이상으로 충분히 확보될 수 있다. 또한, 화소들의 유효 광원들이 균일하게 확보될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 발광 소자를 나타내는 사시도이다.
도 2는 도 1의 발광 소자의 일 예를 나타내는 단면도이다.
도 3은 본 발명의 실시예들에 따른 표시 장치를 나타내는 개략적인 평면도이다.
도 4는 도 3의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 5는 도 3의 표시 장치에 포함되는 화소의 일 예를 나타내는 개략적인 평면도이다.
도 6은 도 5의 Ⅰ-Ⅰ'선에 따른 일 예를 나타내는 개략적인 단면도이다.
도 7 내지 도 21은 본 발명의 실시예들에 따른 발광 소자의 제조 방법을 나타내는 개략적인 평면도이다.
도 22 내지 도 26은 본 발명의 실시예들에 따른 표시 장치의 제조 방법을 나타내는 개략적인 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 발광 소자를 나타내는 사시도이다. 도 2는 도 1의 발광 소자의 일 예를 나타내는 단면도이다.
도 1 및 도 2를 참고하면, 발광 소자(LD)는 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)를 포함할 수 있다. 일 예시에서, 발광 소자(LD)는 제1 방향(DR1)으로 연장된 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)를 포함할 수 있다. 일 예시에서, 제2 발광 소자(LDr)는 제1 발광 소자(LDf)로부터 제2 방향(DR2)으로 이격되어 배치될 수 있다. 일 예시에서, 발광 소자(LD)는 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)가 일체로 형성된 유닛일 수 있다.
일 실시예에서, 제1 발광 소자(LDf)는 제1 반도체층(SEC1), 제2 반도체층(SEC2), 활성층(AL), 및 전극층(EL)을 포함할 수 있다. 제2 발광 소자(LDr)는 제1 반도체층(SEC1_r), 제2 반도체층(SEC2_r), 활성층(AL_r), 및 전극층(EL_r)을 포함할 수 있다.
일 실시예에서, 제1 발광 소자(LDf)는 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2), 및 전극층(EL)이 제1 방향(DR1)으로 순차적으로 적층된 발광 적층체(또는 적층 패턴)로 구현될 수 있다. 제2 발광 소자(LDr)는 제1 반도체층(SEC1_r), 활성층(AL_r), 제2 반도체층(SEC2_r), 및 전극층(EL_r)이 제1 방향(DR1)과 반대 방향으로 순차적으로 적층된 발광 적층체(또는 적층 패턴)로 구현될 수 있다.
다른 일 예시에서, 전극층(EL, EL_r)은 생략될 수 있으며, 이 경우, 제1 발광 소자(LDf)는 제1 방향(DR1)으로 순차적으로 제1 반도체층(SEC1), 활성층(AL), 및 제2 반도체층(SEC2)으로 적층되며, 제2 발광 소자(LDr)는 제1 방향(DR1)의 역방향으로 제1 반도체층(SEC1_r), 활성층(AL_r), 및 제2 반도체층(SEC2_r)이 적층될 수 있다.
일 실시예에서, 발광 소자(LD)의 제1 발광 소자(LDf)는 제1 방향(DR1)을 따라 제1 반도체층(SEC1), 활성층(AL), 및 제2 반도체층(SEC2)이 순차적으로 배치되어 정방향 발광 소자로 지칭될 수 있고, 발광 소자(LD)의 제2 발광 소자(LDr)는 제1 방향(DR1)과 반대 방향(또는 역방향)을 따라 제1 반도체층(SEC1_r), 활성층(AL_r), 및 제2 반도체층(SEC2_r)이 순차적으로 배치되어 역방향 발광 소자로 지칭될 수 있다.
일 실시예에서, 제1 발광 소자(LDf)와 제2 발광 소자(LDr)는 제2 방향(DR2)을 기준으로 대칭일 수 있다. 제1 발광 소자(LDf)에 포함된 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2), 및 전극층(EL)은 제2 발광 소자(LDr)에 포함된 제1 반도체층(SEC1_r), 활성층(AL), 제2 반도체층(SEC2_r), 및 전극층(EL)과 제2 방향(DR2)을 기준으로 대칭일 수 있다.
일 실시예에서, 제1 발광 소자(LDf)의 전극층(EL)과 제2 발광 소자(LDr)의 전극층(EL_r)은 서로 반대 방향에 배치될 수 있다. 일 예시에서, 제1 발광 소자(LDf)의 제1 반도체층(SEC1)과 제2 발광 소자(LDr)의 제1 반도체층(SEC1_r)은 서로 반대 방향에 배치될 수 있다.
일 실시예에서, 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)는 제1 방향(DR1)으로 연장된 형상으로 제공될 수 있다. 제1 발광 소자(LDf)의 연장 방향을 길이 방향이라고 하면, 제1 발광 소자(LDf)는 길이 방향을 따라 제1 단부(EP1) 및 제2 단부(EP2)를 포함할 수 있다. 제2 발광 소자(LDr)는 길이 방향의 반대 방향을 따라 제1 단부(EP1) 및 제2 단부(EP2)를 포함할 수 있다.
일 실시예에서, 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)의 제1 단부(EP1)에는 전극층(EL, EL_r)이 위치할 수 있고, 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)의 제2 단부(EP2)에는 제1 반도체층(SEC1, SEC1_r)이 배치될 수 있다.
일 실시예에서, 제1 발광 소자(LDf)의 제1 단부(EP1)는 제2 발광 소자(LDr)의 제2 단부(EP2)와 동일한 층에 배치될 수 있다. 제1 발광 소자(LDf)의 제2 단부(EP2)는 제2 발광 소자(LDr)의 제1 단부(EP1)와 동일한 층에 배치될 수 있다.
일 실시예에서, 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)는 제1 단부(EP1)를 통해 전극층(EL, EL_r)이 노출될 수 있다. 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)는 제2 단부(EP2)를 통해 제1 반도체층(SEC1, SEC1_r)이 노출될 수 있다. 일 예시에서, 제1 발광 소자(LDf)의 전극층(EL)은 제2 발광 소자(LDr)의 제1 반도체층(SEC_r)과 동일한 층에 배치될 수 있다. 제1 발광 소자(LDf)의 제1 반도체층(SEC1)은 제2 발광 소자(LDr)의 전극층(EL_r)과 동일한 층에 배치될 수 있다.
일 실시예에서, 제1 발광 소자(LDf)의 제1 반도체층(SEC1)은 제2 발광 소자(LDr)의 제2 반도체층(SEC2_r)과 동일한 층에 배치될 수 있다. 제1 발광 소자(LDf)의 제2 반도체층(SEC2)은 제2 발광 소자(LDr)의 제1 반도체층(SEC1_r)과 동일한 층에 배치될 수 있다.
일 실시예에서, 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)는 다양한 형상으로 제공될 수 있다. 일 예로, 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)는 길이 방향으로 긴(또는 종횡비가 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상을 가질 수 있다. 다른 예로, 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)는 길이 방향으로 짧은(또는 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다. 또 다른 예로, 발광 소자(LD)는 종횡비가 1인 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다.
일 실시예에서, 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)는 일 예로 나노 스케일(nano scale)(또는 나노 미터) 내지 마이크로 스케일(micro scale)(또는 마이크로 미터) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
일 실시예에서, 제1 발광 소자(LDf) 및 제2 발광 소자(LDr) 각각이 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 경우, 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)의 직경(D)은 약 0.5㎛ 내지 약 6㎛ 정도일 수 있으며, 그 길이(L)는 약 1㎛ 내지 약 10㎛ 정도일 수 있다. 이 경우, 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)를 포함하는 발광 소자(LD)의 종횡비는 1보다 작아질 수 있다. 다만, 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
일 실시예에서, 제1 반도체층(SEC1, SEC1_r)은 제1 도전형 반도체층일 수 있다. 제1 반도체층(SEC1, SEC1_r)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 제1 반도체층(SEC1, SEC1_r)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함할 수 있다. 제1 반도체층(SEC1, SEC1_r)은 규소(Si), 게르마늄(Ge), 주석(Sn) 등과 제1 도전성 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(SEC1, SEC1_r)을 구성하는 물질은 이에 한정되는 것은 아니며, 이 외에도 다양한 물질을 포함할 수 있다.
일 실시예에서, 제1 반도체층(SEC1)은 제1 발광 소자(LDf)의 길이 방향을 따라 활성층(AL)이 배치된 상부면과 제1 방향(DR1)의 반대 방향으로 외부로 노출된 하부면을 포함할 수 있다. 제1 반도체층(SEC1)은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
일 실시예에서, 제1 반도체층(SEC1_r)은 제2 발광 소자(LDr)의 길이 방향의 반대 방향을 따라 활성층(AL_r)이 배치된 하부면과 제1 방향(DR1)으로 외부로 노출된 상부면을 포함할 수 있다. 제1 반도체층(SEC1_r)은 발광 소자(LD)의 일 단부(또는 상 단부)일 수 있다.
일 실시예에서, 활성층(AL, AL_r)은 제1 반도체층(SEC1, SEC1_r) 및 제2 반도체층(SEC2, SEC2_r) 사이에 배치될 수 있다. 일 실시예에서, 제1 발광 소자(LDf)의 활성층(AL)은 제1 반도체층(SEC1) 및 제2 반도체층(SEC2) 사이에 배치될 수 있다. 제2 발광 소자(LDr)의 활성층(AL_r)은 제1 반도체층(SEC1_r) 및 제2 반도체층(SEC2_r) 사이에 배치될 수 있다. 일 예시에서, 활성층(AL, AL_r)은 제1 반도체층(SEC1, SEC1_r) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(AL, AL_r)이 다중 양자 우물 구조로 형성되는 경우, 활성층(AL, AL_r)은 장벽층(barrier layer), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(AL, AL_r)의 구조가 상술한 실시예에 한정되는 것은 아니다.
일 실시예에서, 활성층(AL, AL_r)은 약 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 활성층(AL, AL_r)은 제1 반도체층(SEC1, SEC1_r)과 접촉하는 제1 면 및 제2 반도체층(SEC2, SEC2_r)과 접촉하는 제2 면을 포함할 수 있다.
일 실시예에서, 제1 발광 소자(LDf)의 활성층(AL)은 제1 반도체층(SEC1)과 접촉하는 하부면 및 제2 반도체층(SEC2)과 접촉하는 상부면을 포함할 수 있다.
일 실시예에서, 제2 발광 소자(LDr)의 활성층(ALr)은 제1 반도체층(SEC1_r)과 접촉하하는 상부면 및 제2 반도체층(SEC2_r)과 접촉하는 하부면을 포함할 수 있다.
일 실시예에서, 제1 발광 소자(LDf)의 활성층(AL) 또는 제2 발광 소자(LDr)의 활성층(AL_r)에서 광이 방출될 수 있다. 제1 발광 소자(LDf)의 활성층(AL) 또는 제2 발광 소자(LDr)의 활성층(AL_r)에서 방출되는 광의 파장에 따라 발광 소자(LD)의 색(또는, 출광색)이 결정될 수 있다. 발광 소자(LD)의 색은 이에 대응하는 화소의 색을 결정할 수 있다. 예를 들어, 발광 소자(LD)는 제1 발광 소자(LDf)의 활성층(AL) 또는 제2 발광 소자(LDr)의 활성층(AL_r)을 통해 적색 광, 녹색 광, 또는 청색 광을 방출할 수 있다.
일 실시예에서, 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)의 양 단부에 소정 전압 이상의 전계를 인가하게되면, 제1 발광 소자(LDf) 및 제2 발광 소자(LDr) 제1 발광 소자(LDf)의 활성층(AL) 또는 제2 발광 소자(LDr)의 활성층(AL_r)에서 전자-정공 쌍이 결합하고, 제1 발광 소자(LDf) 또는 제2 발광 소자(LDr)가 발광할 수 있다. 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)를 포함하는 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
일 실시예에서, 제2 반도체층(SEC2, SEC2_r)은 제1 반도체층(SEC1, SEC1_r)과 상이한 제2 도전형 반도체층을 포함할 수 있다. 제2 반도체층(SEC2, SEC2_r)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 제2 반도체층(SEC2, SEC2_r)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba) 등과 같은 제2 도전성 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(SEC2, SEC2_r)은 이에 한정되는 것은 아니며, 이 외에도 다양한 물질을 포함할 수 있다.
일 실시예에서, 제2 반도체층(SEC2)은 제1 발광 소자(LDf)의 길이 방향을 따라 활성층(AL)의 제2 면과 접촉하는 하부면 및 전극층(EL)과 접촉하는 상부면을 포함할 수 있다.
일 실시예에서, 제2 반도체층(SEC2_r)은 제1 발광 소자(LDf)의 길이 방향의 반대 방향을 따라 활성층(AL_r)의 제2 면과 접촉하는 상부면 및 전극층(EL_r)과 접촉하는 하부면을 포함할 수 있다.
일 실시예에서, 전극층(EL, EL_r)은 금속 또는 도전성 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITZO(Indium Tin Zinc Oxide)와 같은 투명 전극 물질 등을 단독 또는 혼합하여 형성될 수 있다. 전극층(40)은 실질적으로 투명할 수 있다. 이에 따라, 제1 발광 소자(LDf) 또는 제2 발광 소자(LDr)에서 생성되는 빛이 전극층(EL, EL_r)을 투과하여 제1 발광 소자(LDf) 또는 제2 발광 소자(LDr)의 외부로 방출될 수 있다
일 실시예에서, 전극층(EL)은 제2 반도체층(SEC2)이 배치된 하부면 및 제1 방향(DR1)으로 외부로 노출된 상부면을 포함할 수 있다. 전극층(EL)은 발광 소자(LD)의 일 단부(또는 상 단부)일 수 있다.
일 실시예에서, 전극층(EL_r)은 제2 반도체층(SEC2_r)이 배치된 상부면 및 제1 방향(DR1)의 반대 방향으로 외부로 노출된 하부면을 포함할 수 있다. 전극층(EL_r)은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
일 실시예에서, 제1 반도체층(SEC1, SEC1_r)과 제2 반도체층(SEC2, SEC2_r)은 발광 소자(LD)가 길이 방향으로 서로 상이한 두께를 가질 수 있다. 예를 들어, 제1 반도체층(SEC1, SEC1_r)이 제2 반도체층(SEC2, SEC2_r)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 제1 발광 소자(LDf)의 활성층(AL)은 제1 반도체층(SEC1)의 하부면보다 제2 반도체층(SEC2)의 상부면에 더 인접하게 위치할 수 있다. 제2 발광 소자(LDr)의 활성층(AL_r)은 제1 반도체층(SEC1_r)의 상부면보다 제2 반도체층(SEC2_r)의 하부면에 더 인접하게 위치할 수 있다.
일 실시예에서, 제1 반도체층(SEC1, SEC1_r)과 제2 반도체층(SEC2, SEC2_r)이 각각 하나의 층으로 구성된 것으로 도시하였으나, 이에 한정되는 것은 아니다. 일 예시에서, 활성층(AL, AL_r)의 물질에 따라 제1 반도체층(SEC1, SEC1_r)과 제2 반도체층(SEC2, SEC2_r) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 절연막(INF)은 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)의 외주면을 감쌀 수 있다. 일 예시에서, 절연막(INF1)은 제1 발광 소자(LDf)의 일부 및 제2 발광 소자(LDr)의 일부를 둘러쌀 수 있다.
일 실시예에서, 절연막(INF)은 제1 절연막(INF1) 및 제2 절연막(INF2)을 포함할 수 있다. 일 예시에서, 제1 절연막(INF1)은 제1 발광 소자(LDf)의 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2), 및 전극층(EL)의 외주면을 둘러쌀 수 있다. 제2 절연막(INF2)은 제2 발광 소자(LDr)의 제1 반도체층(SEC1_r), 활성층(AL_r), 제2 반도체층(SEC2_r), 및 전극층(EL_r)의 외주면 둘러쌀 수 있다. 일 예시에서, 제2 절연막(INF2)은 제1 발광 소자(LDf)와 제2 발광 소자(LDr)를 결합할 수 있다.
일 실시예에서, 절연막(INF)은 제1 발광 소자(LDf) 및 제2 발광 소자(LDr) 각각의 제1 단부(EP1) 및 제2 단부(EP2)를 노출할 수 있다.
일 실시예에서, 제1 발광 소자(LDf)에서 제2 단부(EP2)에 대응하는 제1 반도체층(SEC1)의 일 영역 및 제1 단부(EP1)에 대응하는 전극층(EL)의 일 영역은 제1 절연막(INF1)으로부터 노출될 수 있다. 제2 발광 소자(LDr)에서 제2 단부(EP2)에 대응하는 제1 반도체층(SEC1_r)의 일 영역 및 제1 단부(EP1)에 대응하는 전극층(EL_r)의 일 영역은 제2 절연막(INF2)으로부터 노출될 수 있다.
일 실시예에서, 절연막(INF)은 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)의 표면 결함을 최소화하여 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)의 수명 및 발광 효율을 향상시킬 수 있다. 절연막(INF)은 활성층(AL, AL_r)이 제1 반도체층(SEC1, SEC1_r) 및 제2 반도체층(SEC2, SEC2_r) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다.
일 실시예에서, 절연막(INF)은 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)의 발광 적층체의 외주면을 전체적으로 둘러싸는 것으로 설명하였으나, 이에 한정되는 것은 아니다.
일 실시예에서, 절연막(INF)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 타이타늄 산화물(TiOx), 하프늄 산화물(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnOx), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFX), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNX), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 절연막(INF)의 재료로 사용될 수 있다.
일 실시예에서, 제1 절연막(INF1) 및 제2 절연막(INF2)은 단일층으로 제공되거나 이중층을 포함한 다중층의 형태로 제공될 수 있다. 일 예시에서, 제1 절연막(INF1)과 제2 절연막(INF2)은 동일한 물질로 형성될 수 있다. 다만, 이는 예시적인 것으로서, 제1 절연막(INF1)과 제2 절연막(INF2)은 서로 상이한 물질을 포함할 수도 있다.
도 3은 본 발명의 실시예들에 따른 표시 장치를 나타내는 개략적인 평면도이다.
도 3에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치의 구조를 간략하게 도시하였다.
도 1 내지 도 3을 참고하면, 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다. 편의를 위해, 도 3에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 인접하게 위치할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 일 예로, 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장 자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부 및 배선부에 연결되며 화소들(PXL)을 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결된 팬아웃 라인을 포함할 수 있다. 또한, 실시예에 따라, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결된 팬아웃 라인을 포함할 수 있다. 추가적으로, 배선부는 각 화소(PXL)에 소정의 전압을 제공하며 각 화소(PXL)에 연결된 전원 라인들과 연결된 팬아웃 라인을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 주변에 배치되는(또는 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 실시예에 있어서, 화소들(PXL)은 스트라이프 배열 구조 또는 펜타일(PENTILETM) 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일(또는 나노 미터) 내지 마이크로 스케일(또는 마이크로 미터) 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호 등) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원 등)에 의해 구동되는 적어도 하나의 광원, 일 예로, 도 1 및 도 2에 도시된 발광 소자(LD)를 포함할 수 있다. 다만, 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 공급하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다.
도 4는 도 3의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 4를 참고하면, 화소(PXL)는 화소 회로(PXC) 및 발광부(EMU, 또는, 발광 유닛)를 포함할 수 있다.
일 실시예에서, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)(또는 발광부)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
일 실시예에서, 발광 유닛(EMU)은 제1 구동 전원(VDD)에 접속하여 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원선(PL1)과 제2 구동 전원(VSS)에 접속하여 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원선(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 구동 전원(VDD)에 접속된 제1 화소 전극(PE1), 제2 전원선(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 화소 전극(PE2), 상기 제1 및 제2 화소 전극들(PE1, PE2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 실시예에 있어서, 제1 화소 전극(PE1)은 애노드(anode)일 수 있고, 제2 화소 전극(PE2)은 캐소드(cathode)일 수 있다.
일 실시예에서, 발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)를 포함하는 일체의 발광 소자 유닛일 수 있다.
일 실시예에서, 발광 유닛(EMU)에 포함된 발광 소자(LD) 각각에 포함된 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)는 제1 화소 전극(PE1)을 통하여 제1 구동 전원(VDD)에 연결된 일 단부 및 제2 화소 전극(PE2)을 통하여 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
일 실시예에서, 발광 소자(LD)에서 제1 발광 소자(LDf) 및 제2 발광 소자(LDr) 중 하나는 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 순방향으로 연결될 수 있고, 제1 발광 소자(LDf) 및 제2 발광 소자(LDr) 중 나머지 하나는 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 역방향으로 연결될 수 있다. 도 4를 참고하면, 발광 소자(LD)의 제1 발광 소자(LDf)가 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 순방향으로 연결되고, 발광 소자(LD)에서 제2 발광 소자(LDr)는 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 역방향으로 연결되는 것으로 도시되었으나, 이에 한정되지 않으며, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2) 사이에 발광 소자(LD)들 중 일부는 제2 발광 소자(LDr)가 순방향으로 연결되고, 제1 발광 소자(LDf)는 역방향으로 연결되는 배치를 가질 수 있다.
제1 발광 소자(LDf)가 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 순방향으로 연결되고, 발광 소자(LD)에서 제2 발광 소자(LDr)는 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 역방향으로 연결되는 경우, 제1 발광 소자(LDf)가 유효 광원이 되고(발광함), 제2 발광 소자(LDr)는 비유효 광원이 될 수 있다(비발광).
일 실시예에서, 발광 소자(LD)가 화소(PXL)에 제공되는 경우, 발광 소자(LD)는 유효 광원 및 비유효 광원을 모두 포함하고 있으므로, 발광 유닛(EMU) 내의 유효 광원을 구성하는 발광 소자의 수와 비유효 광원을 구성하는 발광 소자의 수는 동일할 수 있다.
제1 발광 소자(LDf) 또는 제2 발광 소자(LDr) 중 하나는 유효 광원이므로, 발광 소자(LD)는 제1 발광 소자(LDf) 및 제2 발광 소자(LDr) 중 하나를 통해 광을 방출할 수 있다.
일 실시예에서, 화소 회로(PXC)는 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 또한, 화소 회로(PXC)는 화소(PXL)의 제어 라인(CLi) 및 센싱 라인(SENj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si), j번째 데이터 라인(Dj), i번째 제어 라인(CLi), 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
일 실시예에서, 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
일 실시예에서, 제1 트랜지스터(T1)는 발광 유닛(EMU)으로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로써, 제1 구동 전원(VDD)과 발광 유닛(EMU) 사이에 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자는 제1 전원선(PL1)을 통하여 제1 구동 전원(VDD)에 연결(또는 접속)될 수 있고, 제1 트랜지스터(T1)의 제2 단자는 제2 노드(N2)와 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라, 제1 구동 전원(VDD)에서 제2 노드(N2)를 통하여 발광 유닛(EMU)으로 인가되는 구동 전류의 양을 제어할 수 있다. 실시예에 있어서, 제1 트랜지스터(T1)의 제1 단자는 드레인 전극이고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 단자가 소스 전극일 수 있고 제2 단자가 드레인 전극일 수도 있다.
일 실시예에서, 제2 트랜지스터(T2)는 스캔 신호에 응답하여 화소(PXL)를 선택하고, 화소(PXL)를 활성화하는 스위칭 트랜지스터로써 데이터 라인(Dj)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(Dj)에 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 연결되는 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
일 실시예에서, 제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 센싱 라인(SENj)에 연결함으로써, 센싱 라인(SENj)을 통하여 센싱 신호를 획득하고, 센싱 신호를 이용하여 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 화소(PXL)의 특성을 검출할 수 있다. 화소(PXL)의 특성에 대한 정보는 화소(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데 이용될 수 있다. 제3 트랜지스터(T3)의 제2 단자는 제1 트랜지스터(T1)의 제2 단자에 연결될 수 있고, 제3 트랜지스터(T3)의 제1 단자는 센싱 라인(SENj)에 연결될 수 있으며, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 연결될 수 있다.
일 실시예에서, 제3 트랜지스터(T3)의 제1 단자는 초기화 전원에 연결될 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)를 초기화할 수 있는 초기화 트랜지스터로써, 제어 라인(CLi)으로부터 센싱 제어 신호가 공급될 때 턴-온되어 초기화 전원의 전압을 제2 노드(N2)에 전달할 수 있다. 이에 따라, 제2 노드(N2)에 연결된 스토리지 커패시터(Cst)의 제2 스토리지 전극의 전압은 초기화될 수 있다.
일 실시예에서, 스토리지 커패시터(Cst)의 제1 스토리지 전극은 제1 노드(N1)에 연결될 수 있고, 스토리지 커패시터(Cst)의 제2 스토리지 전극은 제2 노드(N2)에 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전한다. 이에 따라, 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
도 4에서는, 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬단(또는 스테이지)을 포함하도록 구성될 수 있다. 즉, 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수도 있다.
도 5는 도 3의 표시 장치에 포함되는 화소의 일 예를 나타내는 개략적인 평면도이다.
도 5는 화소(PXL)에 포함되는 일부 구성들을 설명하기 위한 도면이다.
도 5를 참조하면, 표시 장치는 화소(PXL)를 구성하기 위해 제1 화소 전극(PE1), 제2 화소 전극(PE2), 제1 연결 전극(CNL1), 제2 연결 전극(CNL2), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 제1 컨택부(CNT1), 제2 컨택부(CNT2), 및 발광 소자(LD)를 포함할 수 있다.
일 실시예에서, 화소(PXL)는 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)을 포함할 수 있다. 일 예시에서, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)은 발광 소자(LD)를 정렬하기 위한 전극 및 소정의 전압을 인가하기 위한 전극으로서 기능할 수 있다.
일 실시예에서, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)은 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)를 포함하는 발광 소자(LD)에 대한 정렬 전극으로 기능할 수 있다. 예를 들어, 발광 소자(LD)는 제1 화소 전극(PE1)과 제2 화소 전극(PE2)에서 제공된 전기적 신호에 기초하여 배열될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)를 포함한 발광 소자 유닛으로서, 복수 개가 배열될 수 있다. 일 예로, 제2 방향(DR2)을 따라 병렬 구조로 배열될 수 있다. 다만, 발광 소자(LD)의 배치 구조가 이에 한정되는 것은 아니다.
일 실시예에서, 발광 소자(LD)는 평면 상에서 볼 때 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 배치될 수 있다. 발광 소자(LD)는 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 상에 배치될 수 있다.
일 실시예에서, 발광 소자(LD)의 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)는 제1 컨택 전극(CNE1)을 통해 제1 화소 전극(PE1)과 전기적으로 연결될 수 있다.
일 실시예에서, 제1 발광 소자(LDf)의 제1 단부(EP1) 및 제2 발광 소자(LDr)의 제2 단부(EP2)는 제1 컨택 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 발광 소자(LDf)의 제2 반도체층(SEC2) 및 제2 발광 소자(LDr)의 제1 반도체층(SEC1)은 제1 컨택 전극(CNE1)과 전기적으로 연결될 수 있다.
일 실시예에서, 발광 소자(LD)의 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)는 제2 컨택 전극(CNE2)을 통해 제2 화소 전극(PE2)과 전기적으로 연결될 수 있다.
일 실시예에서, 제1 발광 소자(LDf)의 제2 단부(EP2) 및 제2 발광 소자(LDr)의 제1 단부(EP1)는 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다. 제1 발광 소자(LDf)의 제1 반도체층(SEC1) 및 제2 발광 소자(LDr)의 제2 반도체층(SEC2)은 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다.
일 실시예에서, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)은 화소 회로(PXC) 및/또는 전원선에서 전기적으로 연결될 수 있다. 예를 들어, 제1 화소 전극(PE1)은 제1 연결 전극(CNL1)에 형성된 제1 컨택홀(CNT1)을 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있고, 제2 화소 전극(PE2)은 제2 연결 전극(CNL2)에 형성된 제2 컨택홀(CNT2)을 통해 화소 회로(PXC) 및/또는 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
일 실시예에서, 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)의 제1 반도체층(SEC1, SEC1_r)이 n형 도전성 반도체층이고, 제2 반도체층(SEC2, SEC2_r)이 p형 도전성 반도체층일 수 있다. 발광 소자(LDf, LDr)가 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에서 배치될 때, 발광 소자(LDf, LDr)의 제2 반도체층(SEC2, SEC2_r)이 제1 화소 전극(PE1)에 전기적으로 연결되고, 제1 반도체층(SEC1, SEC1_r)이 제2 화소 전극(PE2)에 전기적으로 연결된 경우 발광 소자(LDf, LDr)가 정방향으로 배치된 것이며, 해당 발광 소자는 유효 광원을 구성하는 발광 소자에 해당할 수 있다. 반대로, 발광 소자(LDf, LDr)의 제1 반도체층(SEC1, SEC1_r)이 제1 화소 전극(PE1)에 전기적으로 연결되고, 제2 반도체층(SEC2, SEC2_r)이 제2 화소 전극(PE2)에 전기적으로 연결된 경우 발광 소자(LDf, LDr)가 역방향으로 배치된 것이며, 해당 발광 소자는 비유효 광원을 구성하는 발광 소자에 해당할 수 있다.
도 5를 참고하면, 화소(PXL)에 발광 소자(LD)들이 제공될 때 발광 소자(LD)에 포함된 제1 발광 소자(LDf) 및 제2 발광 소자(LDr) 중 하나는 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 순방향으로 연결되고, 나머지 하나는 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 역방향으로 연결될 수 있다. 일 예시에서, 제1 발광 소자(LDf)는 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 정방향으로 배치될 수 있고, 제2 발광 소자(LDr)는 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 역방향으로 배치될 수 있다. 즉, 제1 발광 소자(LDf)는 유효 광원을 구성하고, 제2 발광 소자(LDr)는 비유효 광원을 구성할 수 있다.
다른 일 예시에서, 발광 소자(LD)의 제1 발광 소자(LDf)의 제1 반도체층(SEC1)이 제1 화소 전극(PE1)에 연결되고, 제1 발광 소자(LDf)의 제2 반도체층(SEC2)이 제2 화소 전극(PE2)에 연결된 경우, 제1 발광 소자(LDf)는 비유효 광원을 구성할 수 있다. 제2 발광 소자(LDr)의 제2 반도체층(SEC2)이 제1 화소 전극(PE1)에 전기적으로 연결되고, 제2 발광 소자(LDr)의 제1 반도체층(SEC1)이 제2 화소 전극(PE2)에 전기적으로 연결된 경우, 제2 발광 소자(LDr)는 유효 광원을 구성할 수 있다.
일 실시예에서, 화소(PXL)에 제공된 발광 소자(LD)들 각각은 제1 방향(DR1)으로 배치된 제1 발광 소자(LDf) 및 제1 방향(DR1)의 역방향으로 배치된 제2 발광 소자(LDr)가 하나의 발광 소자 유닛으로 제공될 수 있다. 발광 소자(LD)는 발광 소자(LD)에 포함된 제1 발광 소자(LDf) 및 제2 발광 소자(LDr) 중 하나는 유효 광원으로서 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 배치될 수 있으므로 화소(PX) 내에 유효 광원이 소정의 기준 이상으로 충분히 확보될 수 있다. 또한, 복수의 화소(PX)들의 유효 광원들이 균일하게 확보될 수 있다.
일 실시예에서, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)은 제2 방향(DR2)으로 연장할 수 있다. 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)은 제1 방향(DR1)으로 이격하여 배치될 수 있다.
일 실시예에서, 제1 연결 전극(CNL1)은 제1 화소 전극(PE1)과 동일한 층에서 배치되어 일체로 형성될 수 있다. 제2 연결 전극(CNL2)은 제2 화소 전극(PE2)과 동일한 층에 배치되어 일체로 형성될 수 있다.
일 실시예에서, 제1 컨택 전극(CNE1)은 평면 상에서 볼 때, 제1 화소 전극(PE1) 상에 배치되어 제1 화소 전극(PE1)과 전기적으로 연결될 수 있다. 제1 컨택 전극(CNE1)은 제1 화소 전극(PE1)과 발광 소자(LD)를 전기적으로 연결할 수 있다.
일 실시예에서, 제2 컨택 전극(CNE2)은 평면 상에서 볼 때, 제2 화소 전극(PE2) 상에 배치되어 제2 화소 전극(PE2)과 전기적으로 연결될 수 있다. 제2 컨택 전극(CNE2)은 제2 화소 전극(PE2)과 발광 소자(LD)를 전기적으로 연결할 수 있다.
일 실시예에서, 제1 컨택 전극(CNE1)은 평면 상에서 볼 때, 제1 발광 소자(LDf)의 제1 단부(EP1) 및 제2 발광 소자(LDr)의 제2 단부(EP2)와 중첩할 수 있다.
일 실시예에서, 제2 컨택 전극(CNE2)은 평면 상에서 볼 때, 제2 발광 소자(LDr)의 제2 단부(EP2) 및 제2 발광 소자(LDr)의 제1 단부(EP1)와 중첩할 수 있다.
일 실시예에서, 제1 연결 전극(CNL1)은 제1 컨택부(CNT1)를 통해 화소 회로부(예: 도 6의 화소 회로부(PCL))의 브릿지 패턴(예: 도 6의 브릿지 패턴(BRP))과 연결될 수 있다.
도 6은 도 5의 Ⅰ-Ⅰ'선에 따른 일 예를 나타내는 개략적인 단면도이다.
도 4, 도 5, 및 도 6을 참고하면, 화소(PXL)는 기판(SUB), 화소 회로부(PCL), 및 표시 소자부(DPL)를 포함할 수 있다. 이하에서는 설명의 편의상 전술한 제1 내지 제3 트랜지스터들(T1~T3) 중 제1 트랜지스터(T1)를 기준으로 설명한다.
일 실시예에서, 기판(SUB)은 표시 장치(DD)의 베이스 부재를 구성할 수 있다. 기판(SUB)은 경성 또는 연성의 기판이나 필름일 수 있으나, 특정 예시에 한정되지 않는다. 일 예에 따르면, 기판(SUB)은 폴리이미드(polyimide)를 포함할 수 있다. 기판(SUB)은 기저면으로 제공되어, 기판(SUB) 상에는 화소 회로부(PCL) 및 표시 소자부(DPL)가 배치될 수 있다.
일 실시예에서, 화소 회로부(PCL)는 기판(SUB) 상에 배치될 수 있다. 화소 회로부(PCL)는 하부 전극층(BML), 버퍼막(BFL), 제1 트랜지스터(T1), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2), 브릿지 패턴(BRP), 제2 전원선(PL2), 보호막(PSV), 제1 컨택부(CNT1), 및 제2 컨택부(CNT2)를 포함할 수 있다.
일 실시예에서, 하부 전극층(BML)은 기판(SUB) 상에 배치되어, 버퍼막(BFL)에 의해 커버될 수 있다. 하부 전극층(BML)의 일부는 평면 상에서 볼 때, 제1 트랜지스터(T1)와 중첩할 수 있다.
일 실시예에서, 하부 전극층(BML)은 도전성 물질을 포함하여 화소 회로부(PCL) 및 표시 소자부(DPL)에 제공되는 전기적 신호가 이동하는 경로로 기능할 수 있다. 일 예로, 하부 전극층(BML)은 알루미늄(Al), 구리(Cu), 타이타늄(Ti), 및 몰리브덴(Mo) 중 어느 하나를 포함할 수 있다.
일 실시예에서, 버퍼막(BFL)은 기판(SUB) 상에 배치될 수 있다. 버퍼막(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 제1 트랜지스터(T1)는 발광 소자(LD)와 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 브릿지 패턴(BRP)과 전기적으로 연결될 수 있다. 다만 상술된 예시에 한정되지 않는다. 제1 트랜지스터(T1)는 브릿지 패턴(BRP)을 통과하지 않고, 제1 연결 전극(CNL1)과 직접 전기적으로 연결될 수도 있다.
일 실시예에서, 제1 트랜지스터(T1)는 액티브층(ACT), 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 게이트 전극(GE)을 포함할 수 있다.
일 실시예에서, 액티브층(ACT)은 반도체층을 의미할 수 있다. 액티브층(ACT)은 버퍼막(BFL) 상에 배치될 수 있다. 예를 들어, 액티브층(ACT)은 폴리실리콘(polysilicon), LTPS(Low Temperature Polycrystalline Silicon), 아몰퍼스 실리콘(amorphous silicon), 및 산화물 반도체 중 어느 하나를 포함할 수 있다.
일 실시예에서, 액티브층(ACT)은 제1 트랜지스터 전극(TE1)과 접촉하는 제1 접촉 영역 및 제2 트랜지스터 전극(TE2)과 접촉하는 제2 접촉 영역을 포함할 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
일 실시예에서, 게이트 전극(GE)은 게이트 절연막(GI) 상에 배치될 수 있다. 게이트 전극(GE)의 위치는 액티브층(ACT)의 채널 영역의 위치에 대응될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 액티브층(ACT)의 채널 영역 상에 배치될 수 있다. 일 예에 따르면, 게이트 전극(GE)은 알루미늄(Al), 구리(Cu), 타이타늄(Ti), 및 몰리브덴(Mo) 중 어느 하나를 포함할 수 있다.
일 실시예에서, 게이트 절연막(GI)은 액티브층(ACT) 상에 배치될 수 있다. 게이트 절연막(GI)은 무기 재료를 포함할 수 있다. 일 예에 따르면, 게이트 절연막(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 제1 층간 절연막(ILD1)은 게이트 전극(GE) 상에 위치할 수 있다. 제1 층간 절연막(ILD1)은 게이트 절연막(GI)과 마찬가지로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 제1 층간 절연막(ILD1) 상에 위치할 수 있다. 제1 트랜지스터 전극(TE1)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 액티브층(ACT)의 제1 접촉 영역과 접촉하고, 제2 트랜지스터 전극(TE2)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 액티브층(ACT)의 제2 접촉 영역과 접촉할 수 있다. 일 예에 따르면, 제1 트랜지스터 전극(TE1)은 드레인 전극이고, 제2 트랜지스터 전극(TE2)은 소스 전극일 수 있으나, 이에 한정되지 않는다.
일 실시예에서, 제2 층간 절연막(ILD2)은 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2) 상에 위치할 수 있다. 제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)과 마찬가지로, 무기 재료를 포함할 수 있다. 무기 재료로는, 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)의 구성 물질로 예시된 물질들, 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 브릿지 패턴(BRP)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 브릿지 패턴(BRP)은 제2 층간 절연막(ILD2)을 관통하는 컨택홀을 통해 제1 트랜지스터 전극(TE1)과 연결될 수 있다. 브릿지 패턴(BRP)은 보호막(PSV)에 형성된 제1 컨택부(CNT1)를 통해 제1 연결 전극(CNL1)과 전기적으로 연결될 수 있다.
일 실시예에서, 전원 라인(PL)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 전원 라인(PL)은 보호막(PSV)에 형성된 제2 컨택부(CNT2)를 통해 제2 연결 전극(CNL2)과 전기적으로 연결될 수 있다. 전원 라인(PL)은 제2 화소 전극(PE2)을 통해 발광 소자(LD)에 제2 구동 전원(혹은 캐소드 신호)을 제공할 수 있다.
일 실시예에서, 보호막(PSV)은 제2 층간 절연막(ILD2) 상에 위치할 수 있다. 보호막(PSV)은 브릿지 패턴(BRP), 및 전원 라인(PL)을 커버할 수 있다. 보호막(PSV)은 비아층일 수 있다.
일 실시예에서, 보호막(PSV)은 유기 절연막, 무기 절연막, 또는 상기 무기 절연막 상에 배치된 상기 유기 절연막을 포함하는 형태로 제공될 수 있으나, 이에 한정되지 않는다.
일 실시예에서, 보호막(PSV)에는 브릿지 패턴(BRP)의 일 영역과 연결되는 제1 컨택부(CNT1) 및 전원 라인(PL)의 일 영역과 연결되는 제2 컨택부(CNT2)가 형성될 수 있다.
일 실시예에서, 표시 소자부(DPL)는 화소 회로부(PCL) 상에 배치될 수 있다. 표시 소자부(DPL)는 제1 절연 패턴(INP1), 제2 절연 패턴(INP2), 뱅크(BNK), 제1 연결 전극(CNL1), 제2 연결 전극(CNL2), 제1 화소 전극(PE1), 제2 화소 전극(PE2), 제1 절연막(INS1), 발광 소자(LD), 제2 절연막(INS2), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제3 절연막(INS3)을 포함할 수 있다.
일 실시예에서, 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 보호막(PSV) 상에 배치될 수 있다. 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 표시 장치(DD)의 표시 방향(일 예로, 제3 방향(DR3))으로 돌출된 형상을 가질 수 있다. 일 예에 따르면, 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 유기 재료 혹은 무기 재료를 포함할 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 제1 연결 전극(CNL1) 및 제2 연결 전극(CNL2)은 보호막(PSV) 상에 배치될 수 있다. 제1 연결 전극(CNL1)은 제1 화소 전극(PE1)과 연결될 수 있다. 제1 연결 전극(CNL1)은 제1 컨택부(CNT1)를 통해 브릿지 패턴(BRP)과 전기적으로 연결될 수 있다. 제1 연결 전극(CNL1)은 브릿지 패턴(BRP)과 제1 화소 전극(PE1)을 전기적으로 연결할 수 있다. 제2 연결 전극(CNL2)은 제2 화소 전극(PE2)과 연결될 수 있다. 제2 연결 전극(CNL2)은 제2 컨택부(CNT2)를 통해 전원 라인(PL)과 전기적으로 연결될 수 있다. 제2 연결 전극(CNL2)은 전원 라인(PL)과 제2 화소 전극(PE2)을 전기적으로 연결할 수 있다.
일 실시예에서, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)은 보호막(PSV) 상에 배치될 수 있다. 실시예에 따르면, 제1 화소 전극(PE1)의 적어도 일부는 제1 절연 패턴(INP1) 상에 배열되고, 제2 화소 전극(PE2)의 적어도 일부는 제2 절연 패턴(INP2) 상에 배열되어, 각각 반사 격벽으로 기능할 수 있다.
일 실시예에서, 제1 화소 전극(PE1)은 제1 발광 소자(LDf)와 전기적으로 연결될 수 있다. 제1 화소 전극(PE1)은 제1 절연막(INS1)에 형성된 컨택홀을 통해 제1 컨택 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 화소 전극(PE1)은 제1 발광 소자(LDf)에 애노드 신호를 제공할 수 있다.
일 실시예에서, 제2 화소 전극(PE2)은 제1 발광 소자(LDf)와 전기적으로 연결될 수 있다. 제2 화소 전극(PE2)은 제1 절연막(INS1)에 형성된 컨택홀을 통해 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다. 제2 화소 전극(PE2)은 제1 발광 소자(LDf)에 캐소드 신호(일 예로, 접지 신호)를 인가할 수 있다.
일 실시예에서, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)은 도전성 물질을 포함할 수 있다. 일 예로, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 다만, 상술된 예시에 한정되지 않는다.
일 실시예에서, 제1 절연막(INS1)은 보호막(PSV) 상에 배치될 수 있다. 제1 절연막(INS1)은 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)을 커버할 수 있다. 제1 절연막(INS1)은 전극 구성들 간 연결을 안정시키고, 외부 영향을 감소시킬 수 있다. 제1 절연막(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 뱅크(BNK)는 제1 절연막(INS1) 상에 배치될 수 있다. 뱅크(BNK) 사이에는 제1 발광 소자(LDf)가 배치될 수 있다. 뱅크(BNK)는 표시 장치(DD)의 표시 방향(일 예로, 제3 방향(DR3))으로 돌출된 형상을 가질 수 있다. 일 예에 따르면, 뱅크(BNK)는 유기 재료 혹은 무기 재료를 포함할 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 제1 발광 소자(LDf)는 제1 절연막(INS1) 상에 배치되어, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)으로부터 제공된 전기적 신호에 기초하여 광을 발산할 수 있다.
일 실시예에서, 발광 소자(예: 도 5의 발광 소자(LD))에 포함된 제1 발광 소자(LDf)는 상술한 바와 같이 제1 단부(EP1) 및 제2 단부(EP2)를 포함할 수 있다.
일 실시예에서, 제1 발광 소자(LDf)의 제1 단부(EP1)는 제1 연결 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 발광 소자(LDf)의 제2 단부(EP2)는 제2 연결 전극(CNE2)과 전기적으로 연결될 수 있다.
일 실시예에서, 제1 발광 소자(LDf)의 제2 반도체층(SEC2)이 제1 화소 전극(PE1) 및 제1 컨택 전극(CNE1)에 인접하고, 제1 발광 소자(LDf)의 제1 반도체층(SEC1)이 제2 화소 전극(PE2) 및 제2 컨택 전극(CNE2)에 인접할 수 있다.
일 실시예에서, 발광 소자(LD)에 포함된 제1 발광 소자(LDf)는 제1 화소 전극(PE1) 및 제2 화소 전극(PE2) 사이에 순방향으로 연결될 수 있다.
일 실시예에서, 제2 절연막(INS2)은 제1 발광 소자(LDf) 상에 배치될 수 있다. 제2 절연막(INS2)은 발광 소자(LD)의 활성층(AL)을 커버할 수 있다. 일 예에 따르면, 제2 절연막(INS2)은 유기 재료 혹은 무기 재료 중 적어도 어느 하나를 포함할 수 있다. 일 예시에서, 제2 절연막(INS2)의 적어도 일부는 제1 발광 소자(LDf)의 하부에 형성된 틈(혹은 캐비티)을 채울 수 있다.
일 실시예에서, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 제1 절연막(INS1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)은 제1 화소 전극(PE1)과 제1 발광 소자(LDf)의 제1 단부(EP1)와 전기적으로 연결하고, 제2 컨택 전극(CNE2)은 제2 화소 전극(PE2)과 제1 발광 소자(LDf)의 제2 단부(EP2)를 전기적으로 연결할 수 있다.
일 실시예에서, 제1 컨택 전극(CNE1)은 제1 발광 소자(LDf)에 애노드 신호를 제공하고, 제2 컨택 전극(CNE2)은 제1 발광 소자(LDf)의 제2 단부(EP2)에 캐소드 신호를 제공할 수 있다.
일 실시예에서, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 전도성 물질을 포함할 수 있다. 실시예에 따르면, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 동일한 공정 내 형성되어, 서로 동일한 물질을 포함할 수 있다. 예를 들어, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 및 ITZO(Indium Tin Zinc Oxide)를 포함한 투명 전도성 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 제3 절연막(INS3)은 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제2 절연막(INS2) 상에 배치되어, 외부 영향(수분 등)으로부터 표시 소자부(DPL)의 구성들을 보호할 수 있다. 예를 들어, 제3 절연막(INS3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
한편, 화소(PXL)의 구조는 도 6을 참조하여 상술한 예시에 한정되지 않으며, 변형 가능한 다양한 실시 형태가 구현될 수 있다.
도 7 내지 도 21은 본 발명의 실시예들에 따른 발광 소자의 제조 방법을 나타내는 개략적인 평면도이다.
도 7을 참고하면, 적층 기판(SS) 상에 미도핑 반도체층(USEC)을 형성할 수 있다. 미도핑 반도체층(USEC) 상에 순차적으로 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2), 및 전극층(EL)을 배치할 수 있다.
일 실시예에서, 적층 기판(SS)은 대상 물질을 적층하기 위한 베이스 판일 수 있다. 적층 기판(SS)은 소정의 물질에 대한 에피택셜 성장(epitaxial growth)을 위한 웨이퍼(wafer)일 수 있다. 일 예에 따르면, 적층 기판(SS)은 사파이어(sapphire) 기판, GaAs 기판, Ga 기판, InP 기판 중 어느 하나일 수 있으나 이에 한정되지 않는다. 예를 들어, 특정 재료가 제1 발광 소자(LDf)를 제조하기 위한 선택비를 만족하고, 소정의 물질에 대한 에피택셜 성장이 원활하게 발생될 수 있는 경우, 상기 특정 재료는 적층 기판(SS)의 재료로 선택될 수 있다. 적층 기판(SS)의 형상은 직사각형을 포함한 다각형 형상 혹은 원형 형상일 수 있으나 이에 한정되지 않는다.
일 실시예에서, 미도핑 반도체층(USEC)은 제1 반도체층(SEC1)의 고도핑 반도체층(USEC) 내 결함 발생을 억제하기 위해, 도펀트가 제공되지 않은 반도체층일 수 있다. 일 예에 따르면, 미도핑 반도체층(USEC)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료을 포함하되, 미도핑 반도체층(USEC)에는 별도의 도펀트가 제공되지 않을 수 있다. 도펀트가 제공되지 않은 미도핑 반도체층(USEC)의 식각비는 제1 반도체층(SEC1)의 식각비와 상이할 수 있다.
일 실시예에서, 미도핑 반도체층(USEC)은 유기 금속 화학 증착법(MOCVD; Metal Organic Chemicla Vapor-phase Deposition), 분자선 에피택시법(MBE; Molecular Beam Epitaxy), 기상 에피택시법(VPE; Vapor Phase Epitaxy), 및 액상 에피택시법(LPE; Liquid Phase Epitaxy) 중 어느 하나의 방법에 의해 형성될 수 있다.
일 실시예에서, 제1 반도체층(SEC1), 활성층(AL), 및 제2 반도체층(SEC2)은 에픽택셜 성장에 의해 형성될 수 있고, 미도핑 반도체층(USEC)에 대한 형성 방법으로 예시적으로 열거한 방법 중 어느 하나에 의해 제공될 수 있다.
일 실시예에서, 제2 반도체층(SEC2)상에 전극층(EL)을 형성할 수 있다. 전극층(EL)은 증착 공정에 의해 제2 반도체층(SEC2) 상에 적층될 수 있다. 전극층(EL)은 활성층(AL)에서 출력되어 발광 소자(LD)의 외부로 방출되는 광의 손실을 최소화할 수 있고, 일 예에 따르면, 제2 반도체층(SEC2)으로 전류 퍼짐(spreading) 효과를 향상시키기 위해 투명한 금속 산화물을 포함할 수 있다.
도 8을 참고하면, 적층 기판(SS)은 제1 영역(EA1) 및 제2 영역(EA2)을 포함할 수 있다.
제1 영역(EA1)은 제1 광 소자(예: 도 1의 제1 발광 소자(LDf))가 형성되는 영역일 수 있다. 제2 영역(EA2)은 제2 발광 소자(예: 도 1의 제2 발광 소자(LDr))가 형성되는 영역일 수 있다.
일 실시예에서, 마스크(미도시)를 이용하여 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2) 및 전극층(EL)의 제2 영역(EA2)에 대응하는 부분을 제거하여 제1 적층 구조(SP1)를 형성할 수 있다. 제1 적층 구조(SP1)를 형성하기 위한 상기 식각 공정은 건식 식각법일 수 있다. 상기 건식 식각법은 반응성 이온 에칭(RIE; Reactive Ion Etching), 반응성 이온 빔 에칭(RIBE; Reactive Ion Beam Etching), 유도 결합 플라즈마 반응성 이온 에칭(ICP-RIE; Inductively Coupled Plasma Reactive Ion Etching) 중 어느 하나일 수 있다.
일 실시예에서, 제2 영역(EA2)에 대응하는 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2) 및 전극층(EL)을 제거하면, 제2 영역(EA2)을 기준으로 양 측에는 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2) 및 전극층(EL)에 의해 제1 적층 구조(SP1)가 형성될 수 있다. 제1 적층 구조(SP1)는 제1 발광 소자(예: 도 1의 제1 발광 소자(LDf))를 형성하기 위한 적층 구조에 해당할 수 있다.
도 9를 참고하면, 제1 반도체층(SEC2), 활성층(AL), 제2 반도체층(SEC2), 및 전극층(EL)을 커버하기 위한 제1 절연막(INF1)이 형성될 수 있다. 예를 들어, 제1 절연막(INF1)은 제1 및 제2 영역들(EA1, EA2) 상에 일체로 형성되며, 제1 적층 구조(SP1)를 커버할 수 있다.
도 10을 참고하면, 제1 절연막(INF1)의 제2 영역(EA2)에 대응하는 부분은 제거될 수 있다. 제1 절연막(INF1)은 제1 적층 구조(SP1)만을 커버할 수 있다.
도 11 및 도 12를 참고하면, 전극층(EL_r)은 제1 영역(EA1) 및 제2 영역(EA2)에 대응하는 영역에 전면적으로 증착된 후, 전극층(EL_r)의 제1 영역(EA)에 대응하는 부분을 제거될 수 있다.
도 13 내지 도 15를 참고하면, 제1 절연막(INF1) 및 전극층(EL_r) 상에 순차적으로 제2 반도체층(SEC2_r), 활성층(AL_r), 및 제1 반도체층(SEC1_r)이 형성될 수 있다. 제2 반도체층(SEC2_r) 상에 활성층(AL_r)이 배치되며, 활성층(AL_r) 상에 제1 반도체층(SEC1_r)이 배치될 수 있다. 일 예시에서, 제1 반도체층(SEC_r), 활성층(AL_r), 및 제2 반도체층(SEC2_r)에 대한 형성 방법은 도 1을 참조하여 상술한 제1 반도체층(SEC1), 활성층(AL), 및 제2 반도체층(SEC2)에 대한 형성 방법과 동일할 수 있다. 일 예시에서, 제1 반도체층(SEC_r), 활성층(AL_r), 및 제2 반도체층(SEC2_r)은 에픽택셜 성장에 의해 형성될 수 있고, 미도핑 반도체층(USEC)에 대한 형성 방법으로 예시적으로 열거한 방법 중 어느 하나에 의해 제공될 수 있다.
도 16을 참고하면, 제2 영역(EA2)의 일부 및 제1 적층 구조(SP1) 상의 제1 반도체층(SEC_r), 활성층(AL_r), 제2 반도체층(SEC2_r) 및 제1 절연막(INF1)이 제거될 수 있다. 전극층(EL) 상에 배치되는 제1 반도체층(SEC_r), 활성층(AL_r), 제2 반도체층(SEC2_r) 및 제1 절연막(INF1)은 식각되어 제거될 수 있다.
도 17을 참고하면, 적층 기판(SS)은 제1 발광 소자(예: 도 1의 제1 발광 소자(LDf))가 형성되는 제1 영역(EA1) 및 제2 발광 소자(예: 도 1의 제2 발광 소자(LDr))가 형성되는 제2 영역(EA2)을 포함할 수 있다. 제2 발광 소자(LDr)가 형성되는 제2 영역(EA2)은 제 제2_1 영역(EA2_1), 제2_2 영역(EA2_2), 및 제2_3 영역(EA2_3)을 포함할 수 있다. 제2_2 영역(EA2_2)은 제2 발광 소자(LDr)의 제2 적층 구조(SP2)가 형성되는 영역일 수 있다. 제2_1 영역(EA2_1) 및 제2_3 영역(EA2_3)은 제2 절연막(INF2)이 채워지는 영역일 수 있다.
일 실시예에서, 제2_1 영역(EA2_1)은 제1 발광 소자(LDf)가 형성되는 제1 영역(EA1)과 동일한 폭을 가질 수 있다.
일 예시에서, 마스크(미도시)를 이용하여 제2_1 영역(EA2_1) 및 제2_3 영역(EA2_3)에 대응하는 제1 반도체층(SEC_r), 활성층(AL_r), 제2 반도체층(SEC2_r), 및 전극층(EL_r)의 일 영역을 제거할 수 있다. 일 예시에서, 제2_1 영역(EA2_1) 및 제2_3 영역(EA2_3)에 대응하는 제1 반도체층(SEC_r), 활성층(AL_r), 제2 반도체층(SEC2_r), 및 전극층(EL_r)을 제거하면, 제2_2 영역(EA2_2)에 순차적으로 적층된 전극층(EL_r), 제2 반도체층(SEC2_r), 활성층(AL_r), 및 제1 반도체층(SEC1_r)에 의해 제2 적층 구조(SP2)가 형성될 수 있다. 제2 적층 구조(SP2)는 제2 발광 소자(예: 도 1의 제2 발광 소자(LDr))를 형성하기 위한 적층 구조에 해당할 수 있다.
일 실시예에서, 제2 영역(EA2)에는 2개의 제2 적층 구조(SP2)가 형성될 수 있다. 2개의 제2 적층 구조(SP2)는 제1 적층 구조(SP1)들 사이에 배치될 수 있다.
일 실시예에서, 제1 적층 구조(SP1)의 제2 반도체층(SEC2)은 제2 적층 구조(SP2)의 제1 반도체층(SEC1_r)과 동일한 층에 배치될 수 있다.
도 18을 참고하면, 제1 절연막(INF1), 제1 반도체층(SEC_r), 활성층(AL_r), 제2 반도체층(SEC2_r), 및 전극층(EL_r)을 커버하기 위한 제2 절연막(INF2)을 형성할 수 있다. 제2 절연막(INF2)은 제1 영역(EA1) 및 제2 영역(EA2)에 대응하는 영역에 전면적으로 증착될 수 있다.
도 17 및 도 19를 참고하면, 제1 적층 구조(SP1) 및 제2 적층 구조(SP2) 상의 제2 절연막(INF2)이 제거될 수 있다. 제2 절연막(INF1)은 제1 절연막(INF1)과 동일한 높이를 가질 수 있다.
도 20을 참고하면, 발광 적층 패턴(SP)은 제1 반도체층(SEC1)의 일부, 적층 기판(SS) 및 미도핑 반도체층(USEC)으로부터 분리하여 발광 소자(LD')를 제공할 수 있다. 적층 기판(SS) 및 미도핑 반도체층(USEC)으로부터 분리된 발광 적층 패턴(SP)은 발광 소자(LD')로 제공될 수 있다. 발광 적층 패턴(SP)은 제1 적층 구조(SP1) 및 제2 적층 구조(SP2)를 포함할 수 있다. 제1 적층 구조(SP1)는 제1 발광 소자(LDf)를 형성하는 적층 구조이고, 제2 적층 구조(SP2)는 제2 발광 소자(LDr)를 형성하는 적층 구조일 수 있다.
도 21을 참고하면, 발광 소자(LD')로 제공된 발광 적층 패턴(SP)은 복수 개의 제1 발광 소자(LDf) 및 복수 개의 제2 발광 소자(LDr)를 포함할 수 있다. 발광 소자(LD')로 제공된 발광 적층 패턴(SP)은 제1 발광 소자 유닛(LD1) 및 제2 발광 소자 유닛(LD2)으로 분리될 수 있다. 제1 발광 소자 유닛(LD1) 및 제2 발광 소자 유닛(LD2) 각각은 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)를 포함할 수 있다. 제1 발광 소자 유닛(LD1) 및 제2 발광 소자 유닛(LD2)은 도 1 의 발광 소자(LD)로서 제공될 수 있다.
도 22 내지 도 26은 본 발명의 실시예들에 따른 표시 장치의 제조 방법을 나타내는 개략적인 평면도이다.
도 22 내지 도 24는 도 7의 발광 영역(EMA)을 중심으로 나타낸 단면도로서, 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 22를 참고하면, 기판(SUB)을 제공하고, 기판(SUB) 상에 화소 회로부(PCL)를 배치할 수 있다. 그리고 화소 회로부(PCL) 상에 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)을 배치하고, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)을 배치하고, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2) 상에 제1 절연막(INS1)을 배치할 수 있다.
본 단계에서, 기판(SUB) 상에 배치되는 화소 회로부(PCL)의 개별 구성들은 통상적으로 마스크를 이용한 공정을 수행하여 도전층(또는 금속층), 무기물, 또는 유기물 등을 패터닝하여 형성될 수 있다.
본 단계에서, 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 화소 회로부(PCL) 상에 형성(혹은 증착)될 수 있다. 실시예에 따르면, 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 반사면이 형성될 수 있도록, 표시 장치(DD)의 표시 방향(일 예로, 제3 방향(DR3))으로 돌출된 형상을 가질 수 있다.
본 단계에서, 별도 도면에 도시되지 않았으나, 베이스 전극을 화소 회로부(PCL) 상에 증착한 이후, 상기 베이스 전극의 적어도 일부를 식각하여 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)을 제공할 수 있다.
본 단계에서, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2) 각각은 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)을 커버하도록 형성될 수 있다. 이에 따라 본 단계에서는 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)의 적어도 일부가 반사 격벽으로 제공될 수 있다.
본 단계에서, 제1 절연막(INS1)은 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)을 커버하도록 형성(혹은 증착)될 수 있다.
도 23을 참고하면, 잉크(INK)를 기판(SUB) 상에 제공할 수 있다. 잉크(INK)는 유체를 제공(혹은 분사)할 수 있는 프린팅 장치(300)에 의해 제공될 수 있다.
실시예에 따르면, 프린팅 장치(300)는 액상 유체를 외부로 방출하도록 구성된 노즐부를 포함할 수 있다. 본 명세서에서 정의되는 잉크(INK)는 프린팅 장치(300)에 의해 방출될 수 있는 액상 혼합물을 의미할 수 있다.
본 단계에서, 프린팅 장치(300)는 발광 소자(LD)가 배열되고자 하는 영역에 잉크(INK)를 분사할 수 있다.
실시예에 따르면, 잉크(INK)는 용매(SLV) 및 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 복수 개 구비되어, 유동성 성질을 가진 용매(SLV)에 분산되어 제공될 수 있다. 일 예에 따르면, 용매(SLV)는 발광 소자(LD)가 분산되어 마련될 수 있도록 하는 고상(solid phase)이 아닌 물질을 의미할 수 있다.
본 단계에서, 잉크(INK)는 소정의 영역에 수용될 수 있다. 일 예로, 잉크(INK)는 뱅크(BNK)에 의해 정의된 영역(혹은 공간) 내 제공될 수 있다.
본 단계에서, 발광 소자(LD)는 무작위적으로 향하도록 제공될 수 있다. 일 실시예에서, 발광 소자(LD)는 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)가 일체로 형성된 발광 소자 유닛으로 제공될 수 있다.
도 24를 참고하면, 발광 소자(LD)를 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 배열할 수 있다.
본 단계에서, 발광 소자(LD)는 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)에 제공된 전기적 신호에 기초하여 발생되는 DEP 힘(dielectrophoresis)에 의해 배치하고자 하는 영역으로 이동될 수 있다. 이에 따라, 발광 소자(LD)에 포함된 제1 발광 소자(LDf) 및 제2 발광 소자(LDr)는 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 일체로 배치될 수 있다.
본 단계에서, 제1 화소 전극(PE1)과 제 화소 전극(PE2)에는 전기적 신호가 제공되어, 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에는 전계가 형성될 수 있다.
실시예에 따르면, 제1 화소 전극(PE1)에는 제1 전기적 신호가 제공되고, 제2 화소 전극(PE2)에는 제2 전기적 신호가 제공될 수 있다. 그리고 발광 소자(LD)는 상기 제1 전기적 신호와 상기 제2 전기적 신호에 따른 전계에 기초하여 배열될 수 있다. 일 예로, 상기 제1 전기적 신호 및 상기 제2 전기적 신호는 교류 신호로서, 사인파, 삼각파, 계단파, 사각파, 사다리꼴파, 및 펄스파 중 어느 하나일 수 있다. 다만, 특정한 예시에 한정되는 것은 아니다.
본 단계에서, 발광 소자(LD)에 포함된 제1 발광 소자(LDf) 및 제2 발광 소자(LDr) 중 어느 하나의 발광 소자는 정방향으로 배열되고, 나머지 하나의 발광 소자는 역방향으로 배열될 수 있다. 예를 들어, 발광 소자(LD)에 포함된 제1 발광 소자(LDf)의 제2 반도체층(SEC2) 및 제2 발광 소자(LDr)의 제1 반도체층(SEC1_r)은 제1 화소 전극(PE1)을 향하고, 제1 발광 소자(LDf)의 제1 반도체층(SEC1) 및 제2 발광 소자(LDr)의 제2 반도체층(SEC2_r)은 제2 화소 전극(PE2)을 향하도록 배치될 수 있다. 제1 발광 소자(LDf)는 정방향으로 배열되고, 제2 발광 소자(LDr)는 역방향으로 배열될 수 있다.
도 25를 참고하면, 제1 발광 소자(LDf) 상에 제2 절연막(INS2)을 배치하고, 제1 절연막(INS1) 및 제2 절연막(INS2) 상에 베이스 컨택 전극(CNE0)을 배치할 수 있다.
본 단계에서, 제2 절연막(INS2)은 제1 발광 소자(LDf)의 활성층(AL)과 중첩하도록 배치될 수 있다.
본 단계에서, 베이스 컨택 전극(CNE0)은 제1 절연막(INS1) 및 제2 절연막(INS2)을 커버할 수 있다. 베이스 컨택 전극(CNE0)은 제1 발광 소자(LDf)와 전기적으로 연결될 수 있다. 예를 들어, 베이스 컨택 전극(CNE0)의 일부는 평면 상에서 볼 때, 제1 발광 소자(LD)의 제1 단부(EP1)와 중첩하고, 베이스 컨택 전극(CNE0)의 또 다른 일부는 평면 상에서 볼 때, 제1 발광 소자(LDf)의 제2 단부(EP2)와 중첩할 수 있다.
도 26을 참고하면, 베이스 컨택 전극(CNE0)을 식각하여, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 제공할 수 있다.
본 단계에서, 베이스 컨택 전극(CNE0)의 적어도 일부가 제거되어, 제2 절연막(INS2)의 적어도 일부가 노출될 수 있으며, 서로 이격된 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 제공될 수 있다.
실시예에 따르면, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 베이스 컨택 전극(CNE0)의 일부로서, 동일한 시점에 형성될 수 있다. 이에 따라, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 서로 동일한 물질을 포함할 수 있다.
본 단계에서, 제1 컨택 전극(CNE1)은 제1 발광 소자(LDf)의 제2 반도체층(SEC2)과 전기적으로 접촉할 수 있고, 제2 컨택 전극(CNE2)은 제1 발광 소자(LDf)의 제1 반도체층(SEC1)과 전기적으로 접촉할 수 있다. 일 예시에서, 제1 발광 소자(LDf)는 발광 소자(LD)의 유효 광원을 구성할 수 있다.
발광 소자(LD)는 발광 소자(LD)에 포함된 제1 발광 소자(LDf) 및 제2 발광 소자(LDr) 중 하나는 유효 광원으로서 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 배치될 수 있으므로 화소(PX) 내에서 일정한 유효 광원을 구성하는 발광 소자를 확보할 수 있다. 또한, 복수의 화소(PX)들 간에 균일하게 유효 광원을 구성하는 발광 소자를 확보할 수 있다.
이후 별도 도면에 도시되지 않았으나, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 상에 제3 절연막(INS3)을 배치(혹은 형성)하여 표시 소자부(DPL)를 제공할 수 있다. 그리고 실시예에 따라, 표시 소자부(DPL) 상에 색상 변환부(CCL), 광학층(OPL), 및 색상 필터부(CFL) 등을 형성하여, 실시예에 따른 표시 장치(DD)를 제공할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
LD: 발광 소자
LDf: 제1 발광 소자
LDr: 제2 발광 소자
SEC1: 제1 반도체층
SEC2: 제2 반도체층
AL: 활성층
EL: 전극층
INF: 절연막
INF1: 제1 절연막
INF2: 제2 절연막

Claims (22)

  1. 제1 방향으로 순차적으로 배치된 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 제1 발광 소자;
    상기 제1 발광 소자와 이격되어 상기 제1 방향의 역방향으로 순차적으로 배치된 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층을 포함하는 제2 발광 소자; 및
    상기 제1 발광 소자의 일부 및 상기 제2 발광 소자의 일부를 둘러싸는 절연막을 포함하는, 발광 소자.
  2. 제1 항에 있어서,
    상기 절연막은 상기 제1 발광 소자의 외주면의 적어도 일부 및 상기 제2 발광 소자의 외주면의 적어도 일부를 둘러싸고, 상기 제1 발광 소자 및 상기 제2 발광 소자의 사이를 채우는, 발광 소자.
  3. 제2 항에 있어서,
    상기 절연막은 상기 제1 발광 소자의 외주면을 적어도 일부를 둘러싸는 제1 절연막 및 상기 제2 발광 소자의 외주면을 적어도 일부를 둘러싸고 상기 제1 발광 소자 및 상기 제2 발광 소자의 사이의 공간을 채우는 제2 절연막을 포함하는, 발광 소자.
  4. 제3 항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 동일한 물질을 포함하는, 발광 소자.
  5. 제2 항에 있어서,
    상기 제1 발광 소자의 상기 제2 반도체층 및 상기 제2 발광 소자의 상기 제2 반도체층 상에 배치되는 전극층을 더 포함하는, 발광 소자.
  6. 제5 항에 있어서,
    상기 제1 발광 소자 및 상기 제2 발광 소자는 제1 단부 및 제2 단부를 포함하고,
    상기 제1 발광 소자 및 상기 제2 발광 소자의 상기 제1 단부에는 상기 전극층이 배치되고, 상기 제1 발광 소자 및 상기 제2 발광 소자의 제2 단부에는 상기 제1 반도체층이 배치되는, 발광 소자.
  7. 제6 항에 있어서,
    상기 절연막은 상기 제1 발광 소자 및 상기 제2 발광 소자의 상기 제1 단부 및 상기 제2 단부 각각을 노출하는, 발광 소자.
  8. 제6 항에 있어서,
    상기 제1 발광 소자의 상기 제1 단부 및 상기 제2 발광 소자의 상기 제2 단부는 동일 평면에 배치되는, 발광 소자.
  9. 제1 항에 있어서,
    상기 제2 발광 소자는 상기 제1 발광 소자로부터 상기 제1 방향과 교차하는 제2 방향으로 이격하여 배치된, 발광 소자.
  10. 제1 항에 있어서,
    상기 제1 발광 소자의 형상은 상기 제2 발광 소자의 형상과 동일한, 발광 소자.
  11. 제1 항에 있어서,
    상기 제1 반도체층은 n형 도펀트로 도핑된 GAN을 포함하고,
    상기 제2 반도체층은 p형 도펀트로 도핑된 GAN을 포함하는, 발광 소자.
  12. 제1 영역 및 제2 영역을 포함하는 적층 기판 상에 미도핑 반도체층을 형성하는 단계;
    상기 미도핑 반도체층 상에 순차적으로 제1 반도체층, 활성층, 제2 반도체층, 및 전극층을 형성하는 단계;
    상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 및 상기 전극층의 상기 제2 영역에 대응하는 부분을 제거하여 상기 제1 영역에 제1 적층 구조를 형성하는 단계;
    상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 및 상기 전극층을 포함하는 상기 제1 적층 구조를 커버하는 제1 절연막을 형성하는 단계;
    상기 제1 영역 및 상기 제2 영역 상에 상기 전극층, 상기 제2 반도체층, 상기 활성층, 상기 제1 반도체층을 순차적으로 형성하는 단계;
    상기 제2 영역의 일부 및 상기 제1 적층 구조 상의 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층 및 상기 전극층을 제거하여 제2 적층 구조를 형성하는 단계; 및
    상기 제2 적층 구조의 측면의 적어도 일부를 둘러싸는 제2 절연막을 형성하는 단계를 포함하는, 발광 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 제2 절연막을 형성하는 단계는,
    상기 제1 영역 및 상기 제2 영역 상에 상기 제2 절연막을 전면적으로 배치하는 단계; 및
    상기 제1 적층 구조의 상면 및 상기 제2 적층 구조의 상면에 배치된 상기 제2 절연막을 제거하는 단계를 포함하는, 발광 소자의 제조 방법.
  14. 제12 항에 있어서,
    상기 제1 절연막을 형성하는 단계는
    상기 제1 영역 및 상기 제2 영역에 상기 제1 절연막을 전면적으로 배치하는 단계; 및
    상기 제2 영역의 상기 제1 절연막을 제거하는 단계를 포함하는, 발광 소자의 제조 방법.
  15. 제12 항에 있어서,
    상기 제1 적층 구조의 상기 제2 반도체층은 상기 제2 적층 구조의 상기 제1 반도체층은 동일한 층에 배치되는, 발광 소자의 제조 방법.
  16. 제12 항에 있어서,
    상기 제2 적층 구조를 형성하는 단계는 상기 제1 적층 구조의 상기 전극층 상의 상기 제1 절연막을 제거하는 단계를 포함하는, 발광 소자의 제조 방법.
  17. 제12 항에 있어서,
    상기 제1 적층 구조, 상기 제2 적층 구조, 상기 제1 절연막, 및 상기 제2 절연막은 상기 적층 기판 및 상기 미도핑 반도체층으로부터 분리하여 발광 적층 패턴을 형성하는 단계를 더 포함하는, 발광 소자의 제조 방법.
  18. 제12 항에 있어서,
    상기 제2 영역에는 2개의 제2 적층 구조가 배치되는, 발광 소자의 제조 방법.
  19. 기판 상에 배치된 제1 화소 전극 및 제2 화소 전극;
    상기 제1 화소 전극과 상기 제2 화소 전극 상에 배치된 발광 소자들;
    상기 제1 화소 전극과 상기 발광 소자들을 전기적으로 연결하는 제1 컨택 전극; 및
    상기 제2 화소 전극과 상기 발광 소자들을 전기적으로 연결하는 제2 컨택 전극을 포함하고,
    상기 발광 소자들 각각은 제1 방향으로 배치된 제1 발광 소자, 상기 제1 방향의 역방향인 제2 방향으로 배치된 제2 발광 소자 및 상기 제1 발광 소자와 상기 제2 발광 소자를 결합하는 절연막을 포함하는, 화소.
  20. 제19 항에 있어서,
    상기 제1 발광 소자는 상기 제1 방향으로 순차적으로 배치된 제1 반도체층, 활성층, 제2 반도체층, 및 전극층을 포함하고,
    상기 제2 발광 소자는 상기 제1 방향의 역방향으로 순차적으로 배치된 상기 제1 반도체층, 상기 활성층, 제2 반도체층, 및 상기 전극층을 포함하는, 화소.
  21. 제20 항에 있어서,
    상기 제1 발광 소자 및 상기 제2 발광 소자는 제1 단부 및 제2 단부를 포함하고,
    상기 제1 발광 소자 및 상기 제2 발광 소자의 제1 단부에는 상기 전극층이 배치되고, 상기 제1 발광 소자 및 상기 제2 발광 소자의 제2 단부에는 상기 제1 반도체층이 배치되는, 화소.
  22. 제21 항에 있어서,
    상기 제1 발광 소자의 상기 제1 단부 및 상기 제2 발광 소자의 상기 제2 단부는 상기 제1 컨택 전극에 접촉하고,
    상기 제1 발광 소자의 상기 제2 단부 및 상기 제2 발광 소자의 상기 제1 단부는 상기 제2 컨택 전극에 접촉하는, 화소.
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