KR20220075031A - 발광 소자의 제조 방법 및 표시 장치의 제조 방법 - Google Patents

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Abstract

발광 소자의 제조 방법 및 표시 장치의 제조 방법이 제공된다. 발광 소자의 제조 방법은 적층 기판 상에 복수의 발광 패턴들을 형성하는 단계, 상기 발광 패턴들 상에 폴리실라잔(polysilazane)층을 형성하는 단계, 상기 폴리실라잔층을 경화하여 제1 절연막을 형성하는 단계, 및 상기 제1 절연막 상에 제2 절연막을 형성하는 단계를 포함한다.

Description

발광 소자의 제조 방법 및 표시 장치의 제조 방법 {MANUFACTURING METHOD FOR LIGHT EMITTING ELEMENT AND MANUFACTURING METHOD FOR DISPLAY DEVICE}
본 발명은 발광 소자의 제조 방법 및 표시 장치의 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 공정 시간 및 비용을 절감하고 발광 소자의 수명 및 효율을 향상시킬 수 있는 발광 소자의 제조 방법 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자의 제조 방법은 적층 기판 상에 복수의 발광 패턴들을 형성하는 단계, 상기 발광 패턴들 상에 폴리실라잔(polysilazane)층을 형성하는 단계, 상기 폴리실라잔층을 경화하여 제1 절연막을 형성하는 단계, 및 상기 제1 절연막 상에 제2 절연막을 형성하는 단계를 포함한다.
상기 제1 절연막은 실리콘 산화물(SiOx)을 포함할 수 있다.
상기 폴리실라잔층은 슬릿 코팅, 스핀 코팅, 또는 잉크젯 프린팅에 의해 형성될 수 있다.
상기 제2 절연막은 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다.
상기 제2 절연막은 건식 공정을 통해 형성될 수 있다.
상기 건식 공정은 원자층 증착 방법(atomic layer deposition, ALD), 물리적 증착법(physical vapor deposition, PVD), 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 화학 기상 증착법(plasma enhanced chemical vapor deposition, PECVD) 중 적어도 하나를 포함할 수 있다.
상기 제2 절연막은 습식 공정을 통해 형성될 수 있다.
상기 습식 공정은 졸-겔(sol-gel) 공정, 딥 코팅(dip coating) 공정, 및 전기화학적 침착법 중 적어도 하나를 포함할 수 있다.
상기 제1 절연막은 상기 제2 절연막보다 얇게 형성될 수 있다.
상기 발광 소자의 제조 방법은 상기 제1 절연막을 열경화하는 단계를 더 포함할 수 있다.
상기 열경화 온도는 150℃내지 500℃일 수 있다.
상기 제1 절연막을 형성하는 단계는 상기 폴리실라잔층에 자외선을 조사하여 상기 폴리실라잔층을 광경화하는 단계를 포함할 수 있다.
상기 발광 패턴들을 형성하는 단계는, 상기 기판 상에 발광 적층체를 형성하는 단계, 및 상기 발광 적층체를 식각하는 단계를 포함할 수 있다.
상기 발광 적층체는, 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 서로 이격된 제1 전극 및 제2 전극을 형성하는 단계, 및 상기 제1 전극과 상기 제2 전극 사이에 발광 소자를 정렬하는 단계를 포함하되, 상기 발광 소자는 적층 기판 상에 복수의 발광 패턴들을 형성하는 단계, 상기 발광 패턴들 상에 폴리실라잔(polysilazane)층을 형성하는 단계, 상기 폴리실라잔층을 경화하여 제1 절연막을 형성하는 단계, 및 상기 제1 절연막 상에 제2 절연막을 형성하는 단계에 의해 제조된다.
상기 표시 장치의 제조 방법은 상기 발광 소자의 일단과 상기 제1 전극을 전기적으로 연결하는 제1 컨택 전극을 형성하는 단계, 및 상기 발광 소자의 타단과 상기 제2 전극을 전기적으로 연결하는 제2 컨택 전극을 형성하는 단계를 더 포함할 수 있다.
상기 발광 패턴들은, 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함할 수 있다.
상기 제1 절연막은 상기 제1 반도체층, 상기 제2 반도체층, 및 상기 활성층을 직접 커버할 수 있다.
상기 제1 절연막은 실리콘 산화물(SiOx)을 포함할 수 있다.
상기 제2 절연막은 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 의하면, 폴리실라잔층을 경화하여 제1 절연막을 형성함으로써 공정 시간을 단축시키고 비용을 절감할 수 있다. 아울러, 제1 절연막의 부착성, 내화학성, 및 내습성을 향상시킬 수 있으므로, 발광 소자의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3 내지 도 11은 일 실시예에 따른 발광 소자의 제조 방법의 공정 단계별 단면도들이다.
도 12 내지 도 14는 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, "연결" 또는 "접속"이라 함은 물리적 및/또는 전기적인 연결 또는 접속을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결 또는 접속과 일체형 또는 비일체형 연결 또는 접속을 포괄적으로 의미할 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 전극층(14)을 포함할 수 있다. 일 예로, 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 전극층(14)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 형성될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 n형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11)과 제2 반도체층(13) 사이에 배치되며, 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수 있다. 일 예로, 클래드층은 AlGaN 또는 InAlGaN으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 p형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
전극층(14)은 발광 소자(LD)의 제1 단부(EP1) 및/또는 제2 단부(EP2) 상에 배치될 수 있다. 도 2에서는 제2 반도체층(13) 상에 전극층(14)이 형성되는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제1 반도체층(11) 상에도 별도의 전극층이 더 배치될 수 있다.
전극층(14)은 투명한 금속 또는 투명한 금속 산화물을 포함할 수 있다. 일 예로, 전극층(14)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), 및 ZTO(zinc tin oxide) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 이와 같이, 전극층(14)이 투명한 금속 또는 투명한 금속 산화물로 이루어지는 경우, 발광 소자(LD)의 활성층(12)에서 생성된 광이 전극층(14)을 통과하여 발광 소자(LD)의 외부로 방출될 수 있다.
발광 소자(LD)는 표면에 형성된 제1 절연막(INF1)을 더 포함할 수 있다. 제1 절연막(INF1)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 전극층(14)을 둘러싸도록 배치될 수 있다. 제1 절연막(INF1)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 전극층(14)의 표면 상에 직접 배치될 수 있다. 제1 절연막(INF1)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)를 노출할 수 있다. 제1 절연막(INF1)의 두께는 5nm 내지 200nm일 수 있다. 또한, 제1 절연막(INF1)의 두께는 20nm 내지 200nm일 수 있으나, 반드시 이에 제한되는 것은 아니다.
일 실시예에서, 제1 절연막(INF1)은 실리콘 산화물(SiOx)을 포함할 수 있다. 예를 들어, 폴리실라잔(polysilazane)을 경화하여 실리콘 산화물(SiOx)로 이루어진 제1 절연막(INF1)을 형성할 수 있다. 일 실시예에서, 상기 폴리실라잔은 퍼하이드로폴리실라잔(perhydropolysilazane, PHPS)일 수 있으나, 반드시 이에 제한되는 것은 아니다. 폴리실라잔을 경화하여 제1 절연막(INF1)을 형성하는 경우, 공정 시간을 최소화하고 비용을 절감할 수 있다. 아울러, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)의 표면 결함을 최소화할 수 있으므로, 발광 소자(LD)의 수명 및 효율을 향상시킬 수 있다. 이에 대한 상세한 설명은 도 6 내지 도 8을 참조하여 후술하기로 한다. 다만, 제1 절연막(INF1)의 물질 또는 제조 방법이 반드시 이에 제한되는 것은 아니다.
제1 절연막(INF1) 상에는 제2 절연막(INF2)이 더 배치될 수 있다. 제2 절연막(INF2)은 제1 절연막(INF1)을 둘러싸도록 배치될 수 있다. 제2 절연막(INF2)은 제1 절연막(INF1)의 표면 상에 직접 배치될 수 있다. 제2 절연막(INF2)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)를 노출할 수 있다. 제2 절연막(INF2)의 두께는 5nm 내지 200nm일 수 있다. 또한, 제2 절연막(INF2)의 두께는 40nm 내지 200nm일 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 제2 절연막(INF2)의 두께는 제1 절연막(INF1)보다 두꺼울 수 있으나, 반드시 이에 제한되는 것은 아니다.
일 실시예에서, 제2 절연막(INF2)은 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 절연막(INF2)은 건식 공정 또는 습식 공정을 통해 형성될 수 있다. 이에 대한 상세한 설명은 도 9를 참조하여 후술하기로 한다. 다만, 제2 절연막(INF2)의 물질 또는 제조 방법이 반드시 이에 제한되는 것은 아니다. 제1 절연막(INF1) 상에 제2 절연막(INF2)을 형성하는 경우, 활성층(12)이 적어도 하나의 전극(예를 들어, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것이 방지될 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성이 확보될 수 있다.
한편, 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 예시하였으나, 발광 소자(LD)의 종류, 구조 및/또는 형상 등은 다양하게 변경될 수 있다. 예를 들어, 발광 소자(LD)는 원뿔대 또는 각뿔대 형상을 가지는 코어-쉘 구조로 형성될 수도 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 복수의 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3 내지 도 11은 일 실시예에 따른 발광 소자의 제조 방법의 공정 단계별 단면도들이다. 이하에서는 도 1 및 도 2와 실질적으로 동일한 구성요소에 대해서는 동일한 부호로 나타내고 자세한 부호를 생략한다.
도 3을 참조하면, 먼저 발광 소자(LD)를 지지하도록 구성되는 적층 기판(1)을 준비한다. 적층 기판(1)은 사파이어 기판 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 이하에서는, 적층 기판(1)이 사파이어 기판인 경우를 예시하여 설명한다. 적층 기판(1)의 두께는 특별히 제한되지 않으나, 일 예로 적층 기판(1)의 두께는 약 400um 내지 1500um일 수 있다.
도 4를 참조하면, 이어서 적층 기판(1) 상에 발광 적층체(LDs)를 형성한다. 발광 적층체(LDs)는 에피택셜법에 의해 시드 결정을 성장시켜 형성될 수 있다. 실시예에 따라, 발광 적층체(LDs)는 전자빔 증착법, 물리적 기상 증착법(physical vapor deposition, PVD), 화학적 기상 증착법(chemical vapor deposition, CVD), 플라즈마 레이저 증착법(plasma laser deposition, PLD), 이중형 열증착법(dual-type thermal evaporation), 스퍼터링(sputtering), 금속-유기물 화학기상 증착법(metal organic chemical vapor deposition, MOCVD)에 의해 형성될 수 있으며, 바람직하게는 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
발광 적층체(LDs)를 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 반드시 이에 제한되는 것은 아니다. 발광 적층체(LDs)는 순차적으로 적층된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 전극층(14)을 포함할 수 있다. 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 전극층(14)은 도 1 및 도 2 등을 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
별도로 도시하지 않았지만, 적층 기판(1)과 제1 반도체층(11) 사이에는 버퍼층 및/또는 희생층이 더 배치될 수 있다. 상기 버퍼층은 적층 기판(1)과 제1 반도체층(11)과의 격자 상수 차이를 줄이는 역할을 할 수 있다. 일 예로, 상기 버퍼층은 언도프드(undoped) 반도체를 포함할 수 있으며, 실질적으로 제1 반도체층(11)과 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 상기 버퍼층은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 반드시 이에 제한되는 것은 아니다. 상기 희생층은 후속 공정에서 반도체층의 결정이 원활하게 성장할 수 있는 재료를 포함할 수 있다. 상기 희생층은 절연 물질 및 전도성 물질 중 적어도 어느 하나를 포함할 수 있다. 일 예로, 상기 희생층은 절연 물질로서 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등을 포함할 수 있으며, 전도성 물질로서 ITO, IZO, IGO, ZnO, 그래핀, 그래핀 산화물(graphene oxide) 등을 포함할 수도 있으나, 반드시 이에 제한되는 것은 아니다.
도 5를 참조하면, 이어서 발광 적층체(LDs)를 적층 기판(1)에 수직한 방향으로 식각하여 복수의 발광 패턴(LDp)을 형성한다. 발광 적층체(LDs)를 식각하는 공정은 통상적인 방법으로 수행될 수 있다. 예를 들어, 식각 공정은 건식 식각법, 습식 식각법, 반응성 이온 에칭법(reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 6을 참조하면, 이어서 복수의 발광 패턴(LDp)들의 표면 상에 폴리실라잔층(PSL)을 형성한다. 폴리실라잔층(PSL)은 폴리실라잔을 용매에 분산하여 발광 패턴(LDp) 상에 코팅한 후 용매를 제거하여 형성될 수 있다. 일 실시예에서, 상기 폴리실라잔은 퍼하이드로폴리실라잔(perhydropolysilazane, PHPS)일 수 있으나, 반드시 이에 제한되는 것은 아니다. 상기 용매는 톨루엔(toluene), 벤젠(benzen), 테트라하이드로퓨란(tetrahydrofuran), 헥산(hexene), 또는 자일렌(xylene) 등을 사용할 수 있으나, 반드시 이에 제한되는 것은 아니다. 일 실시예에서, 폴리실라잔층(PSL)은 슬릿 코팅, 스핀 코팅, 또는 잉크젯 프린팅에 의해 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 7 및 도 8을 참조하면, 이어서 폴리실라잔층(PSL)을 경화하여 제1 절연막(INF1)을 형성한다. 폴리실라잔층(PSL)은 광경화, 열경화 또는 스팀처리 등 다양한 방식에 의해 경화될 수 있으며, 이하에서는 폴리실라잔층(PSL)을 광경화하는 것을 중심으로 설명한다.
폴리실라잔층(PSL)에 자외선을 조사하여 광경화가 진행됨에 따라 폴리실라잔층(PSL)의 Si-H, Si-N 결합은 Si-O 결합으로 전환되어 실리콘 산화물(SiOx)로 이루어진 제1 절연막(INF1)이 형성될 수 있다. 이때 폴리실라잔층(PSL)이 제1 절연막(INF1)으로 전환되는 전환율과 전환 속도는 처리 조건(온도, 습도 등)에 따라 달라질 수 있다. 예를 들어, 고온 고습 조건에서 폴리실라잔층(PSL)의 경화가 더욱 빠르게 진행될 수 있다. 일 실시예에서, 강한 제논 엑시머 램프(xenon eximer lamp), 172nm, 3000mJ/cm2))를 이용하여 자외선을 조사하는 경우, 강한 자외선에 의해 주변의 산소(O2)가 반응성 산소 종으로 전환되며, 폴리실라잔층(PSL)의 퍼하이드로폴리실라잔이 주변의 활성 산소와 빠르게 반응하여 제1 절연막(INF1)으로 전환될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 저압 수은 램프 또는 오존 램프(189nm(10%), 254nm(90%))를 이용하여 폴리실라잔층(PSL)을 경화하는 등 다양한 광경화 방식이 적용될 수 있다.
폴리실라잔층(PSL)을 경화하여 형성된 제1 절연막(INF1)은 부착성, 내화학성, 및 내습성 등이 우수하여 기존 원자층 증착 방법(ALD), 화학적 기상 증착법(CVD), 또는 물리적 기상 증착법(PVD)에서 생기는 공극 및 누설 전류 문제를 해결할 수 있다. 즉, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)의 표면 결함을 최소화할 수 있으므로, 발광 소자(LD)의 수명 및 효율을 향상시킬 수 있음은 앞서 설명한 바와 같다.
실시예에 따라, 폴리실라잔층(PSL)을 광경화하는 단계 이후 열경화하는 단계를 더 포함할 수 있다. 이때 열경화는 150℃내지 500℃조건에서 수행될 수 있으나, 반드시 이에 제한되는 것은 아니다. 열경화 단계는 생략될 수도 있다.
도 9를 참조하면, 이어서 제1 절연막(INF1) 상에 제2 절연막(INF2)을 형성한다. 일 실시예에서, 제2 절연막(INF2)은 건식 공정을 통해 형성될 수 있다. 상기 건식 공정은 원자층 증착 방법(atomic layer deposition, ALD), 물리적 증착법(physical vapor deposition, PVD), 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 화학 기상 증착법(plasma enhanced chemical vapor deposition, PECVD) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 다른 실시예에서, 제2 절연막(INF2)은 습식 공정을 통해 형성될 수도 있다. 상기 습식 공정은 졸-겔(sol-gel) 공정, 딥 코팅(dip coating) 공정, 및 전기화학적 침착법 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 절연막(INF2)은 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 10을 참조하면, 이어서 전극층(14)의 상면이 노출되도록 제1 및 제2 절연층(INF1, INF2)을 부분적으로 제거한다. 제1 및 제2 절연층(INF1, INF2)을 식각하는 과정에서 전극층(14)의 상면뿐만 아니라 전극층(14)의 측면도 부분적으로 노출될 수 있다.
도 11을 참조하면, 이어서 적층 기판(1)으로부터 복수의 발광 패턴(LDp)들을 분리하여 복수의 발광 소자(LD)들을 제조할 수 있다. 상술한 실시예에 따른 발광 소자(LD)의 제조 방법에 의하면, 폴리실라잔층(PSL)을 경화하여 제1 절연막(INF1)을 형성함으로써 공정 시간을 단축시키고 비용을 절감할 수 있다. 아울러, 제1 절연막(INF1)의 부착성, 내화학성, 및 내습성을 향상시킬 수 있으므로, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 효율을 향상시킬 수 있음은 앞서 설명한 바와 같다.
이하, 표 1 및 표 2를 참조하여 실시예 및 비교예에 대한 발광 강도(PL intensity)를 살펴본다.
실시예/비교예 제1 절연막 제2 절연막
실시예1 SiO2(20nm) / PHPS 경화 Al2O3(40nm) / 건식
실시예2 SiO2(20nm) / PHPS 경화 SiO2(40nm) / 건식
실시예3 SiO2(20nm) / PHPS 경화 Al2O3(40nm) / 습식
실시예4 SiO2(20nm) / PHPS 경화 SiO2(40nm) / 습식
비교예1 SiO2(20nm) / 건식 Al2O3(40nm) / 건식
비교예2 SiO2(20nm) / 건식 SiO2(40nm) / 건식
비교예3 SiO2(20nm) / 건식 Al2O3(40nm) / 습식
비교예4 SiO2(20nm) / 건식 SiO2(40nm) / 습식
비교예5 SiO2(20nm) / 습식 Al2O3(40nm) / 건식
비교예6 SiO2(20nm) / 습식 SiO2(40nm) / 건식
비교예7 SiO2(20nm) / 습식 Al2O3(40nm) / 습식
비교예8 SiO2(20nm) / 습식 SiO2(40nm) / 습식
실시예/비교예 445nm 560nm
실시예1 84 0.32
실시예2 90 0.35
실시예3 96 0.40
실시예4 87 0.42
비교예1 1 1
비교예2 1.05 0.95
비교예3 1.08 0.90
비교예4 0.98 1.15
비교예5 52 0.52
비교예6 60 0.54
비교예7 55 0.49
비교예8 58 0.55
<제조예>
퍼하이드로폴리실라잔(PHPS)을 이용한 제1 절연막 형성 방법의 예시는 다음과 같다. 먼저 발광 소자(LD)가 일정한 간격을 가지고 수직 방향으로 형성되어 있는 웨이퍼를 준비한 뒤 DI(deionized water)로 세정하고 100℃에서 10분간 건조 및 프리 히팅(pre-heating)하였다. 이후 퍼하이드로폴리실라잔이 0.5% 내지 2% 농도로 녹아있는 DPE(diphenyl ether) 혹은 DBE(dibutyl ether) 용액을 3000rpm 내지 10000rpm의 속도로 5초 내지 60초간 스핀 코팅(spin-coating)하였다. 이때 발광 소자(LD)의 표면에 퍼하이드로폴리실라잔을 고르게 코팅하기 위해 발광 소자(LD)의 높이와 두께, 간격에 따라 스핀 코팅 조건(rpm, 시간)을 변경하여 최적화 한다. 스핀 코팅이 완료된 웨이퍼는 10분간 100℃내지 200℃로 가열하여 프리 베이킹(pre-baking)하였으며 이후 172nm 파장대의 E-UV(3000mJ)을 10초 내지 300초간 조사하였다. 이후 잔여 용매 제거 및 post baking을 위해 웨이퍼를 10분간 100℃내지 200℃로 가열하였다.
표 1을 참조하면, 실시예 1 내지 4는 퍼하이드로폴리실라잔(PHPS)을 경화하여 형성된 제1 절연막(INF1)을 포함하는 경우이고, 비교예 1 내지 8은 일반적인 건식 공정 또는 습식 공정에 의해 형성된 제1 절연막을 포함하는 경우이다. 표 2를 참조하면, 실시예 1 내지 4, 비교예 1 내지 8의 발광 강도를 비교하였으며, 445nm 영역과 560nm 영역의 발광 강도를 측정하여 상대적인 강도를 나타내었다. 일 예로, 445nm 영역의 발광 강도는 발광 소자의 정상 발광 강도를 의미하고, 560nm 영역의 발광 강도는 발광 소자의 표면 결함(예컨대, Ga vacancy)에 의해 발생되는 발광 강도를 의미할 수 있다. 445nm 영역에서 실시예 1 내지 4는 상대적으로 높은 84 내지 96의 발광 강도를 나타내며, 비교에 1 내지 8에 비해 발광 강도가 향상됨을 확인하였다. 또한, 560nm 영역에서 실시예 1 내지 4는 상대적으로 낮은 0.21 내지 0.42의 발광 강도를 나타내며, 비교예 1 내지 8에 비해 표면 결함이 개선됨을 확인하였다. 즉, 실시예 1 내지 4에 따라 퍼하이드로폴리실라잔을 경화하여 형성된 제1 절연막(INF1)을 포함하는 경우 발광 소자(LD)의 표면 결함을 최소화하여 발광 효율이 향상됨을 알 수 있다.
계속해서, 상술한 실시예들에 따른 발광 소자를 포함하는 표시 장치의 제조 방법에 대해 설명한다.
도 12 내지 도 14는 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다. 도 12 내지 도 14는 도 1 내지 도 11을 참조하여 설명한 발광 소자(LD)를 포함하는 표시 장치의 제조 방법을 설명하기 위한 단면도들로서, 특히 표시 장치에 구비된 화소(PXL)를 중심으로 도시하기로 한다.
도 12를 참조하면, 먼저 트랜지스터(T) 등이 형성된 기판(SUB)을 준비하고, 복수의 화소들(PXL)이 각각 정의된 기판(SUB) 상에 뱅크(BNK)와 제1 및 제2 전극들(ELT1, ELT2)을 형성한다. 도 12에서는 다양한 회로 소자들 중 제1 전극(ELT1)에 연결되는 트랜지스터(T)를 도시하기로 한다. 한편, 트랜지스터들(T)의 구조 및/또는 층별 위치 등이 도 12 등에 도시된 실시예에 한정되는 것은 아니며, 실시예에 따라 다양하게 변경될 수 있다.
기판(SUB)은 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 기판(SUB)의 재료 및/또는 물성이 특별히 한정되지는 않는다. 일 실시예에서, 기판(SUB)은 실질적으로 투명할 수 있다. 여기서, 실질적으로 투명이라 함은 소정의 투과도 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 기판(SUB)은 반투명 또는 불투명할 수 있다. 또한, 기판(SUB)은 실시예에 따라서 반사성의 물질을 포함할 수도 있다.
기판(SUB) 상에는 버퍼층(BFL)이 형성될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 형성될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 이러한 버퍼층(BFL) 상에는 트랜지스터들(T)과 같은 각종 회로 소자와 상기 회로 소자에 연결되는 각종 배선들이 배치될 수 있다. 버퍼층(BFL)은 실시예에 따라 생략될 수 있다.
트랜지스터(T)는 각각 반도체 패턴(SCP), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다. 한편, 도 12 내지 도 14에서는 트랜지스터(T)가 반도체 패턴(SCP)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 구비하는 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 다른 실시예에서는 적어도 하나의 트랜지스터(T)에 구비되는 제1 및/또는 제2 트랜지스터 전극들(TE1, TE2)이 각각의 반도체 패턴(SCP)과 통합되어 구성될 수도 있다.
반도체 패턴(SCP)은 버퍼층(BFL) 상에 형성될 수 있다. 일 예로, 반도체 패턴(SCP)은 버퍼층(BFL)이 형성된 기판(SUB)과 게이트 절연층(GI)의 사이에 배치될 수 있다. 반도체 패턴(SCP)은 각각의 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역, 각각의 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역, 및 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체 패턴(SCP)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체 패턴(SCP)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체 패턴(SCP)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 절연층(GI)은 반도체 패턴(SCP) 상에 형성될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체 패턴(SCP)과 게이트 전극(GE)의 사이에 배치될 수 있다. 이러한 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 형성될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 반도체 패턴(SCP)과 중첩되도록 배치될 수 있다.
제1 층간 절연층(ILD1)은 게이트 전극(GE) 상에 형성될 수 있다. 일 예로, 제1 층간 절연층(ILD1)은 게이트 전극(GE)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다. 제1 층간 절연층(ILD1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연층(ILD1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 층간 절연층(ILD1)의 구성 물질이 특별히 한정되지는 않는다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)은 적어도 한 층의 제1 층간 절연층(ILD1)을 사이에 개재하고, 각각의 반도체 패턴(SCP) 상에 형성될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 사이에 개재하고, 반도체 패턴(SCP)의 서로 다른 단부들 상에 형성될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 각각의 반도체 패턴(SCP)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 각각의 컨택홀을 통해 반도체 패턴(SCP)의 제1 및 제2 영역들에 연결될 수 있다. 실시예에 따라, 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
트랜지스터(T)는 적어도 하나의 화소 전극에 연결될 수 있다. 일 예로, 트랜지스터(T)는 보호층(PSV)을 관통하는 컨택홀(일 예로, 제1 컨택홀(CH1)) 및/또는 브릿지 패턴(BRP)을 통해, 해당 화소(PXL)의 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
제1 및/또는 제2 전원 배선들(PL1, PL2)은 트랜지스터들(T)의 게이트 전극(GE) 또는 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층으로 형성되거나, 상이한 층으로 형성될 수 있다. 일 예로, 제2 전원을 공급하기 위한 제2 전원 배선(PL2)은 제2 층간 절연층(ILD2) 상에 배치되어, 보호층(PSV)에 의해 적어도 부분적으로 커버될 수 있다. 제2 전원 배선(PL2)은 보호층(PSV)을 관통하는 제2 컨택홀(CH2)을 통해 보호층(PSV)의 상부에 배치된 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 제1 및/또는 제2 전원 배선들(PL1, PL2)의 위치 및/또는 구조는 다양하게 변경될 수 있다.
제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1)의 상부에 형성되며, 제1 층간 절연층(ILD1) 상에 위치한 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 커버할 수 있다. 이러한 제2 층간 절연층(ILD2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 층간 절연층(ILD2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 층간 절연층(ILD2) 상에는 트랜지스터(T)와 제1 전극(ELT1)을 전기적으로 연결하기 위한 브릿지 패턴(BRP), 제1 전원 배선(PL1) 및/또는 제2 전원 배선(PL2)이 형성될 수 있다. 다만, 제2 층간 절연층(ILD2)은 실시예에 따라 생략될 수도 있다.
트랜지스터들(T)을 비롯한 회로 소자들 및/또는 제1 및 제2 전원 배선들(PL1, PL2)을 비롯한 배선들의 상부에는 보호층(PSV)이 형성될 수 있다. 보호층(PSV)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 예로, 보호층(PSV)은 적어도 유기 절연층을 포함하며 회로층(PCL)의 표면을 실질적으로 평탄화하는 역할을 할 수 있다.
보호층(PSV) 상에는 제3 방향(Z축 방향)으로 돌출된 뱅크(BNK)가 형성될 수 있다. 뱅크(BNK)는 회로층(PCL) 상에서 분리형 또는 일체형의 패턴으로 형성될 수 있다.
뱅크(BNK)는 실시예에 따라 다양한 형상을 가질 수 있다. 일 실시예에서, 뱅크(BNK)는 정 테이퍼 구조를 가지는 뱅크 구조물일 수 있다. 예를 들어, 뱅크(BNK)는 도 12에 도시된 바와 같이 기판(SUB)에 대하여 일정한 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크(BNK)는 곡면 또는 계단 형상 등의 측벽을 가질 수 있다. 일 예로, 뱅크(BNK)는 반원 또는 반타원 형상 등의 단면을 가질 수도 있다.
뱅크(BNK)의 상부에 배치되는 전극들 및 절연층들은 뱅크(BNK)에 대응하는 형상을 가질 수 있다. 일 예로, 뱅크(BNK)는 그 상부에 형성되는 제1 및 제2 전극들(ELT1, ELT2)과 함께 발광 소자들(LD)에서 출사되는 광을 화소(PXL)의 전면 방향, 즉 제3 방향(Z축 방향)으로 유도하여 표시 장치의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
뱅크(BNK)는 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 뱅크(BNK)는 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯한 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 뱅크(BNK)는 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토 레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 뱅크(BNK)의 구성 물질 및/또는 패턴 형상은 다양하게 변경될 수 있다.
뱅크(BNK) 상에는 제1 및 제2 전극들(ELT1, ELT2)이 형성될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 서로 이격되도록 형성될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 신호(또는, 제1 정렬 전압) 및 제2 정렬 신호(또는, 제2 정렬 전압)를 공급받을 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 중 어느 하나는 교류 형태의 정렬 신호를 공급받고, 제1 및 제2 전극들(ELT1, ELT2) 중 다른 하나는 일정한 전압 레벨을 가지는 정렬 전압(일 예로, 접지 전압)을 공급받을 수 있다. 이에 따라, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성되어 화소들(PXL) 각각에 공급된 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다.
제1 전극(ELT1)은 제1 컨택홀(CH1)을 통해 브릿지 패턴(BRP)과 전기적으로 연결되고, 이를 통해 트랜지스터(T)와 전기적으로 연결될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 전극(ELT1)이 소정의 전원선 또는 신호선에 직접 연결될 수도 있다.
제2 전극(ELT2)은 제2 컨택홀(CH2)을 통해 제2 전원 배선(PL2)에 전기적으로 연결될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제2 전극(ELT2)이 소정의 전원선 또는 신호선에 직접 연결될 수도 있다.
제1 및 제2 전극들(ELT1, ELT2)은 각각 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 각각 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 또는 FTO(Fluorine Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은 각각 카본나노튜브(Carbon Nano Tube)나 그래핀(Graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2)은 각각 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 각각 반사성의 도전 물질을 포함한 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2)은 각각 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층, 및 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
도 13을 참조하면, 이어서 제1 절연층(INS1)을 형성하고 제1 절연층(INS1) 상에서 제1 및 제2 전극들(ELT1, ELT2) 사이에 발광 소자들(LD)을 제공한다.
제1 및 제2 전극들(ELT1, ELT2)의 일 영역 상에는 제1 절연층(INS1)이 형성될 수 있다. 제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 또는 알루미늄 산화물(AlOx) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 사이에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 발광 소자들(LD)은 도 3 내지 도 11을 참조하여 설명한 발광 소자의 제조 방법에 의해 제조될 수 있다. 즉, 폴리실라잔층(PSL)을 경화하여 제1 절연막(INF1)을 형성함으로써 제1 절연막(INF1)의 부착성, 내화학성, 및 내습성을 향상시킬 수 있으므로, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있음은 앞서 설명한 바와 같다.
발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식 등을 통해 각 화소들(PXL)의 발광 영역에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 분산되어 각각의 발광 영역에 제공될 수 있다. 이때, 각 화소들(PXL)의 제1 및 제2 전극들(ELT1, ELT2)을 통해 소정의 전압을 공급하게 되면, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성되면서, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다. 한편, 도 13에서는 각 화소(PXL)에 배치되는 하나의 발광 소자(LD)를 도시하였지만, 각 화소(PXL)는 제1 및 제2 전극들(ELT1, ELT2)의 사이에 제공된 복수의 발광 소자들(LD)을 포함할 수 있다. 따라서, 이하에서는 화소(PXL)가 복수의 발광 소자들(LD)을 포함하는 것으로 가정하여 설명하기로 한다.
도 14를 참조하면, 이어서 발광 소자들(LD) 상에 제2 절연층(INS2), 제1 및 제2 컨택 전극들(CNE1, CNE2), 제3 절연층(INS3), 및 제4 절연층(INS4)을 형성하여 표시 장치가 완성될 수 있다.
발광 소자들(LD)의 일 영역 상에는 제2 절연층(INS2)이 형성될 수 있다. 예를 들어, 제2 절연층(INS2)은 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 발광 소자들(LD) 각각의 일 영역 상에 형성될 수 있다. 일 예로, 제2 절연층(INS2)은 발광 소자들(LD) 각각의 중앙 영역을 포함한 일 영역 상부에 국부적으로 배치될 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성하는 경우, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 포토 레지스트(PR) 물질 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2) 상에는 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)이 형성될 수 있다. 일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 도 14에 도시된 바와 같이 기판(SUB)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수 있다. 예를 들어, 서로 다른 도전층으로 이루어진 컨택 전극들(CNE1, CNE2) 사이에는 제3 절연층(INS3)이 배치될 수 있다. 한편, 제1 및 제2 컨택 전극들(CNE1, CNE2)의 형성 순서는 실시예에 따라 달라질 수 있다. 예를 들어, 다른 실시예에서는 제1 컨택 전극(CNE1)이 형성되기 이전에 제2 컨택 전극(CNE2)이 먼저 형성되고, 제2 컨택 전극(CNE2) 및 제2 절연층(INS2)을 커버하도록 제3 절연층(INS3)이 형성된 이후, 제3 절연층(INS3) 상에 제1 컨택 전극(CNE1)이 형성될 수도 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일한 도전층으로 형성될 수도 있다.
또한, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 제1 및 제2 전극들(ELT1, ELT2) 각각의 노출 영역을 커버하도록 제1 및 제2 전극들(ELT1, ELT2)의 상부에 배치될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 뱅크(BNK)의 상부 또는 뱅크(BNK)의 주변에서 제1 및 제2 전극들(ELT1, ELT2)과 전기적으로 연결되도록 제1 및 제2 전극들(ELT1, ELT2) 각각의 적어도 일 영역 상에 배치될 수 있다. 이에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 각각 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수 있다. 즉, 제1 전극(ELT1)은 제1 컨택 전극(CNE1)을 통해 인접한 발광 소자(LD)의 제1 단부(EP1)와 전기적으로 연결될 수 있다. 또한, 제2 전극(ELT2)은 제2 컨택 전극(CNE2)을 통해 인접한 발광 소자(LD)의 제2 단부(EP2)와 전기적으로 연결될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 또는 FTO(Fluorine Tin Oxide)를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 광은 제1 및 제2 컨택 전극들(CNE1, CNE2)을 투과하여 표시 패널(PNL)의 외부로 방출될 수 있게 된다.
제3 절연층(INS3)은 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 형성될 수 있다. 이와 같이 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 제3 절연층(INS3)이 형성되는 경우 제3 절연층(INS3)에 의해 제1 및 제2 컨택 전극들(CNE1, CNE2)이 안정적으로 분리되어 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 사이의 전기적 안정성을 확보할 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)의 사이에서 쇼트 결함이 발생하는 것을 효과적으로 방지할 수 있다. 제3 절연층(INS3)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연층(INS3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 포토 레지스트(PR) 물질 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2) 및/또는 제3 절연층(INS3) 상에는 제4 절연층(INS4)이 형성될 수 있다. 예를 들어, 제4 절연층(INS4)은 제1 및 제2 전극들(ELT1, ELT2), 제1, 제2 및/또는 제3 절연층들(INS1, INS2, INS3), 발광 소자들(LD), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)을 커버할 수 있다. 제4 절연층(INS4)은 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다.
제4 절연층(INS4)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제4 절연층(INS4)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 알루미늄 산화물(AlOx) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
일 실시예에서, 제4 절연층(INS4)은 다층 구조의 박막 봉지층을 포함할 수 있다. 예를 들어, 제4 절연층(INS4)은 적어도 두 층의 무기 절연층들과 상기 적어도 두 층의 무기 절연층들의 사이에 개재된 적어도 한 층의 유기 절연층을 포함한 다층 구조의 박막 봉지층으로 구성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제4 절연층(INS4)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있을 것이다. 실시예에 따라, 제4 절연층(INS4) 상에는 컬러 변환층 및/또는 컬러 필터층이 더 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
1: 적층 기판
LDp: 발광 패턴
PSL: 폴리실라잔층
INF1: 제1 절연막
INF2: 제2 절연막
LD: 발광 소자
SUB: 기판
ELT1: 제1 전극
ELT2: 제2 전극

Claims (20)

  1. 적층 기판 상에 복수의 발광 패턴들을 형성하는 단계;
    상기 발광 패턴들 상에 폴리실라잔(polysilazane)층을 형성하는 단계;
    상기 폴리실라잔층을 경화하여 제1 절연막을 형성하는 단계; 및
    상기 제1 절연막 상에 제2 절연막을 형성하는 단계를 포함하는 발광 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 절연막은 실리콘 산화물(SiOx)을 포함하는 발광 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 폴리실라잔층은 슬릿 코팅, 스핀 코팅, 또는 잉크젯 프린팅에 의해 형성되는 발광 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 제2 절연막은 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함하는 발광 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 제2 절연막은 건식 공정을 통해 형성되는 발광 소자의 제조 방법.
  6. 제5 항에 있어서,
    상기 건식 공정은 원자층 증착 방법(Atomic Layer Deposition, ALD), 물리적 증착법(Physical Vapor Deposition, PVD), 화학 기상 증착법(Chemical Vapor Deposition, CVD), 플라즈마 화학 기상 증착법(Plasma Enhanced Chemical Vapor Deposition, PECVD) 중 적어도 하나를 포함하는 발광 소자의 제조 방법.
  7. 제1 항에 있어서,
    상기 제2 절연막은 습식 공정을 통해 형성되는 발광 소자의 제조 방법.
  8. 제7 항에 있어서,
    상기 습식 공정은 졸-겔(sol-gel) 공정, 딥 코팅(dip coating) 공정, 및 전기화학적 침착법 중 적어도 하나를 포함하는 발광 소자의 제조 방법.
  9. 제1 항에 있어서,
    상기 제1 절연막은 상기 제2 절연막보다 얇게 형성되는 발광 소자의 제조 방법.
  10. 제1 항에 있어서,
    상기 제1 절연막을 열경화하는 단계를 더 포함하는 발광 소자의 제조 방법.
  11. 제10 항에 있어서,
    상기 열경화 온도는 150℃내지 500℃인 발광 소자의 제조 방법.
  12. 제1 항에 있어서,
    상기 제1 절연막을 형성하는 단계는 상기 폴리실라잔층에 자외선을 조사하여 상기 폴리실라잔층을 광경화하는 단계를 포함하는 발광 소자의 제조 방법.
  13. 제1 항에 있어서,
    상기 발광 패턴들을 형성하는 단계는,
    상기 기판 상에 발광 적층체를 형성하는 단계; 및
    상기 발광 적층체를 식각하는 단계를 포함하는 발광 소자의 제조 방법.
  14. 제13 항에 있어서,
    상기 발광 적층체는,
    제1 반도체층;
    상기 제1 반도체층 상에 배치된 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 발광 소자의 제조 방법.
  15. 기판 상에 서로 이격된 제1 전극 및 제2 전극을 형성하는 단계; 및
    상기 제1 전극과 상기 제2 전극 사이에 발광 소자를 정렬하는 단계를 포함하되,
    상기 발광 소자는
    적층 기판 상에 복수의 발광 패턴들을 형성하는 단계;
    상기 발광 패턴들 상에 폴리실라잔(polysilazane)층을 형성하는 단계;
    상기 폴리실라잔층을 경화하여 제1 절연막을 형성하는 단계; 및
    상기 제1 절연막 상에 제2 절연막을 형성하는 단계에 의해 제조되는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 발광 소자의 일단과 상기 제1 전극을 전기적으로 연결하는 제1 컨택 전극을 형성하는 단계; 및
    상기 발광 소자의 타단과 상기 제2 전극을 전기적으로 연결하는 제2 컨택 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  17. 제15 항에 있어서,
    상기 발광 패턴들은,
    제1 반도체층;
    상기 제1 반도체층 상에 배치된 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 절연막은 상기 제1 반도체층, 상기 제2 반도체층, 및 상기 활성층을 직접 커버하는 표시 장치의 제조 방법.
  19. 제15 항에 있어서,
    상기 제1 절연막은 실리콘 산화물(SiOx)을 포함하는 표시 장치의 제조 방법.
  20. 제15 항에 있어서,
    상기 제2 절연막은 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함하는 표시 장치의 제조 방법.
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