KR20230111697A - 표시 장치의 제조 방법, 표시 장치를 제조하기 위한 패널, 및 표시 장치 - Google Patents

표시 장치의 제조 방법, 표시 장치를 제조하기 위한 패널, 및 표시 장치 Download PDF

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Abstract

본 개시의 일 실시예에 의하면, 셀 영역들을 포함하는 기판 상에 발광 소자를 배치하는 단계; 상기 발광 소자 상에 절연막을 배치하는 단계; 및 상기 셀 영역들을 분리하는 단계; 를 포함하고, 상기 기판 상에는 상기 셀 영역들 각각에 대응하고 상기 발광 소자를 포함하는 발광 패널들이 배치되고, 상기 셀 영역들을 분리하는 단계는, 상기 발광 패널들을 서로 전기적으로 분리하는 단계를 포함하고, 상기 발광 패널들을 서로 전기적으로 분리하는 단계는, 상기 절연막을 배치하는 단계 이후에 수행되는, 표시 장치의 제조 방법이 제공될 수 있다.

Description

표시 장치의 제조 방법, 표시 장치를 제조하기 위한 패널, 및 표시 장치{MANUFACTURING METHOD FOR DISPLAY DEVICE, PANEL FOR MANUFACTURING DISPLAY DEVICE AND DISPLAY DEVICE}
본 개시는 표시 장치의 제조 방법, 표시 장치를 제조하기 위한 패널, 및 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 개시의 일 과제는, 표시 장치에 대한 정전기가 방지(혹은 저감)되어, 구조적 손상이 방지되고 발광 효율이 향상되는, 표시 장치의 제조 방법, 표시 장치를 제조하기 위한 패널, 및 표시 장치를 제공하는 것이다.
본 개시의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 개시의 일 실시예에 의하면, 표시 장치의 제조 방법은, 셀 영역들을 포함하는 기판 상에 발광 소자를 배치하는 단계; 상기 발광 소자 상에 절연막을 배치하는 단계; 및 상기 셀 영역들을 분리하는 단계; 를 포함할 수 있고, 상기 기판 상에는 상기 셀 영역들 각각에 대응하고 상기 발광 소자를 포함하는 발광 패널들이 배치될 수 있고, 상기 셀 영역들을 분리하는 단계는, 상기 발광 패널들을 서로 전기적으로 분리하는 단계를 포함할 수 있고, 상기 발광 패널들을 서로 전기적으로 분리하는 단계는, 상기 절연막을 배치하는 단계 이후에 수행될 수 있다.
상기 표시 장치의 제조 방법은, 상기 기판 상에 제1 전극들, 제2 전극들, 제1 정렬 라인 및 제2 정렬 라인을 포함하는 정렬 전극을 배치하는 단계; 를 더 포함할 수 있다.
상기 발광 소자를 배치하는 단계는: 상기 발광 소자가 상기 제1 전극들 및 상기 제2 전극들 사이에 형성된 전계에 기초하여 배열되는 단계를 포함할 수 있다.
상기 발광 패널들은 제1 발광 패널 및 제2 발광 패널을 포함할 수 있고, 상기 제1 발광 패널과 상기 제2 발광 패널은 일 방향으로 연장하는 절단 라인을 기준으로 구분될 수 있고, 상기 제1 발광 패널과 상기 제2 발광 패널을 서로 전기적으로 연결하는 셀 연결 라인을 배치하는 단계; 를 더 포함할 수 있다.
상기 표시 장치는 복수의 서브 화소들을 포함할 수 있고, 상기 발광 소자가 배치되기 이전, 상기 제1 전극들은 상기 제1 정렬 라인에 공통적으로 연결될 수 있으며, 상기 제2 전극들은 상기 제2 정렬 라인에 공통적으로 연결될 수 있고, 상기 정렬 전극의 일부를 제거하는 단계; 를 더 포함할 수 있고, 상기 정렬 전극의 일부를 제거하는 단계는, 상기 셀 연결 라인의 적어도 일부가 제거됨 없이, 상기 복수의 서브 화소들이 개별적으로 구동되도록 상기 제1 전극들의 일부를 제거하는 단계를 포함할 수 있다.
상기 절연막을 배치하는 단계가 수행될 때, 상기 셀 연결 라인의 일부는 상기 제1 정렬 라인에 전기적으로 연결될 수 있고, 상기 셀 연결 라인의 또 다른 일부는 상기 제2 정렬 라인에 전기적으로 연결될 수 있다.
상기 표시 장치의 제조 방법은, 상기 정렬 전극의 일부를 제거하는 단계; 를 더 포함할 수 있고, 상기 제1 정렬 라인에는 애노드 신호가 제공될 수 있고, 상기 제2 정렬 라인에는 캐소드 신호가 제공될 수 있고, 상기 정렬 전극의 일부를 제거하는 단계는, 상기 제2 정렬 라인에 전기적으로 연결된 상기 셀 연결 라인의 일부의 제거됨 없이, 상기 제1 정렬 라인에 전기적으로 연결된 상기 셀 연결 라인을 절단하는 단계를 포함할 수 있다.
상기 표시 장치의 제조 방법은, 상기 발광 소자와 상기 제1 전극을 전기적으로 연결하는 제1 컨택 전극 및 상기 발광 소자와 상기 제2 전극을 전기적으로 연결하는 제2 컨택 전극을 형성하는 단계; 를 더 포함할 수 있고, 상기 절연막은 상기 제1 컨택 전극 및 상기 제2 컨택 전극 상에 배치될 수 있다.
상기 절연막은 상기 발광 소자가 배치된 이후에 형성될 수 있다.
상기 표시 장치의 제조 방법은, 상기 셀 영역들을 분리하는 단계; 를 더 포함할 수 있고, 상기 셀 영역들을 분리하는 단계는, 상기 절단 라인을 따라 상기 기판을 절단하는 단계; 및 상기 제1 발광 패널과 상기 제2 발광 패널 간 전기적 연결을 분리하는 단계; 를 포함할 수 있다.
상기 기판을 절단하는 단계와 상기 제1 발광 패널과 상기 제2 발광 패널 간 전기적 연결을 분리하는 단계는 동일한 공정 내 수행될 수 있다.
상기 셀 영역들을 분리하는 단계는, 스크라이빙 공정 방식를 이용한 것일 수 있다.
제1 발광 패널과 상기 제2 발광 패널 간 전기적 연결을 분리하는 단계는, 상기 절연막을 배치하는 단계 이후에 수행될 수 있다.
상기 셀 연결 라인은, 상기 절단 라인과 동일한 방향으로 연장하는 제1 라인 및 상기 절단 라인과 상이한 방향으로 연장하는 제2 라인을 포함할 수 있다.
상기 셀 연결 라인은, 상기 절단 라인이 연장하는 방향을 따라 제1 셀 연결 패턴 및 제2 셀 연결 패턴이 순차적으로 배열된 구조를 갖을 수 있고, 상기 제1 셀 연결 패턴은 상기 제1 발광 패널의 제1 인접 패드들과 상기 제2 발광 패널의 제2 인접 패드들을 전기적으로 연결할 수 있고, 상기 제2 셀 연결 패턴은 상기 제1 발광 패널의 제1 이격 패드들과 상기 제2 발광 패널의 제2 이격 패드들을 전기적으로 연결할 수 있고, 상기 제1 셀 연결 패턴은 상기 제1 발광 패널의 상기 제1 이격 패드들을 전기적으로 연결할 수 있고, 상기 제2 셀 연결 패턴은 상기 제2 발광 패널의 상기 제2 이격 패드들을 전기적으로 연결할 수 있다.
상기 셀 연결 라인은, 동일한 셀 연결 패턴들이 배열된 구조를 갖을 수 있다.
상기 셀 연결 라인은 대칭 셀 연결 패턴들이 배열된 구조를 갖을 수 있고, 상기 대칭 셀 연결 패턴은 상기 절단 라인이 연장하는 방향과 다른 방향을 기준으로 대칭일 수 있다.
본 개시의 일 실시예에 의하면, 표시 장치의 제조 방법은, 제1 셀 영역 및 제2 셀 영역을 포함하는 기판 상에 발광 소자를 배치하는 단계; 상기 제1 셀 영역에 대응하는 제1 발광 패널과 상기 제2 셀 영역에 대응하는 제2 발광 패널을 전기적으로 연결하는 셀 연결 라인을 배치하는 단계; 및 상기 제1 셀 영역과 상기 제2 셀 영역을 분리하는 단계; 를 포함할 수 있고, 상기 제1 셀 영역과 상기 제2 셀 영역을 분리하는 단계는: 상기 제1 발광 패널과 상기 제2 발광 패널이 분리되도록 상기 기판을 절단하는 단계 및 상기 제1 발광 패널과 상기 제2 발광 패널이 서로 전기적으로 분리되도록 상기 셀 연결 라인을 절단하는 단계를 포함할 수 있다.
본 개시의 일 실시예에 의하면, 복수의 표시 장치를 제조하기 위한 패널은, 기판 상에 배치된 제1 발광 패널 및 제2 발광 패널; 및 상기 제1 발광 패널과 상기 제2 발광 패널을 전기적으로 연결하는 셀 연결 라인; 을 포함할 수 있고, 상기 제1 발광 패널과 상기 제2 발광 패널은 일 방향으로 연장하는 절단 라인에 의해 구분될 수 있고, 상기 셀 연결 라인은 상기 절단 라인이 연장하는 방향으로 연장하는 제1 라인 및 상기 절단 라인이 연장하는 방향과 상이한 방향으로 연장하는 제2 라인을 포함할 수 있다.
본 개시의 일 실시예에 의하면, 표시 장치는 상기 표시 장치의 제조 방법에 따라 제조될 수 있다.
본 개시의 과제의 해결 수단이 상술한 해결 수단들로 제한되는 것은 아니며, 언급되지 아니한 해결 수단들은 본 명세서 및 첨부된 도면으로부터 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 개시의 일 실시예에 의하면, 표시 장치에 대한 정전기가 방지(혹은 저감)되어, 구조적 훼손이 방지되고 발광 효율이 향상되는, 표시 장치의 제조 방법, 표시 장치를 제조하기 위한 패널, 및 표시 장치가 제공될 수 있다.
본 개시의 효과가 상술한 효과들로 제한되는 것은 아니며, 언급되지 아니한 효과들은 본 명세서 및 첨부된 도면으로부터 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 개략적인 사시도 및 단면도이다.
도 3 및 도 4는 다른 실시예에 따른 발광 소자를 나타내는 개략적인 사시도 및 단면도이다.
도 5는 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 6은 일 실시예에 따른 서브 화소에 포함되는 화소 회로를 나타낸 도면이다.
도 7은 다른 실시예에 따른 서브 화소에 포함되는 화소 회로를 나타낸 도면이다.
도 8은 실시예에 따른 서브 화소를 개략적으로 나타낸 평면도이다.
도 9 내지 도 12는 실시예에 따른 서브 화소를 개략적으로 나타낸 단면도들이다.
도 13은 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 14, 도 16, 도 18, 도 20, 도 21, 도 23 내지 도 26은 실시예에 따른 표시 장치의 제조 방법을 나타낸 공정 단계별 개략적인 평면도들이다.
도 15, 도 17, 도 19, 및 도 22는 실시예에 따른 표시 장치의 제조 방법을 나타낸 공정 단계별 개략적인 단면도들이다.
본 개시는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 개시를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 개시의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 개시에서, "포함하다" 또는 "갖다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 개시는 표시 장치의 제조 방법, 표시 장치를 제조하기 위한 패널, 및 표시 장치에 관한 것이다. 이하에서는 첨부된 도면들을 참조하여 실시예에 따른 표시 장치에 관하여 설명한다.
먼저, 도 1 내지 도 4를 참조하여 실시예에 따른 발광 소자(LD)에 관하여 설명한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 개략적인 사시도 및 단면도이다. 도 3 및 도 4는 다른 실시예에 따른 발광 소자를 나타내는 개략적인 사시도 및 단면도이다.
도 1 내지 도 4에는 실시예에 따른 표시 장치(도 5의 'DD' 참조)에 포함되는 발광 소자(LD)에 관하여 도시되었다. 도 1 내지 도 4에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
발광 소자(LD)는 제1 반도체층(SCL1) 및 제2 반도체층(SCL2), 및 제1 및 제2 반도체층들(SCL1, SCL2)의 사이에 개재된 활성층(AL)을 포함할 수 있다. 예를 들어, 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(SCL1), 활성층(AL), 및 제2 반도체층(SCL2)을 포함할 수 있다.
실시예에 따르면, 발광 소자(LD)는 전극층(ELL) 및 절연막(INF)을 더 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(SCL1)이 인접하고, 제2 단부(EP2)에는 제2 반도체층(SCL2)이 인접할 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 전극층(ELL)이 인접할 수 있다.
발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일의 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 제1 반도체층(SCL1)은 활성층(AL) 상에 배치되며, 제2 반도체층(SCL2)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(SCL1)은 P형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제1 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(SCL1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 반도체층(SCL1)을 구성할 수 있다.
활성층(AL)은 제2 반도체층(SCL2) 상에 배치되며, 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조로 형성될 수 있다. 활성층(AL)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다.
활성층(AL)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층이 형성될 수도 있다. 예를 들어, 클래드층은 AlGaN층 또는 InAlGaN층일 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(AL)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(AL)을 구성할 수 있다.
제2 반도체층(SCL2)은 제2 도전형의 반도체층일 수 있다. 제2 반도체층(SCL2)은 활성층(AL) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 N형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(SCL2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제2 반도체층(SCL2)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(AL)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
절연막(INF)은 발광 소자(LD)는 표면에 배치될 수 있다. 절연막(INF)은 적어도 활성층(AL)의 외면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있다. 절연막(INF)은 제1 및 제2 반도체층들(SCL1, SCL2), 및 전극층(ELL)의 일 영역을 둘러쌀 수 있다.
절연막(INF)은 단일막 혹은 이중막으로 형성될 수 있으나, 이에 한정되지 않고, 복수의 막으로 구성될 수도 있다.
절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)에 위치한 전극층(ELL) 및 제2 반도체층(SCL2)의 일단을 노출할 수 있다. 실시예에 따라, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 전극층(ELL)의 측부를 노출할 수도 있다. (도 3 및 도 4 참조) 실시예에 따라, 도면에 도시되지 않았으나, 절연막(INF)은 제1 반도체층(SCL1) 및 제2 반도체층(SCL2)의 측부를 노출할 수도 있다.
절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나의 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 다른 실시예에 따르면, 절연막(INF)은 생략될 수도 있다.
실시예에 따르면, 발광 소자(LD)의 표면, 특히 활성층(AL)의 외면을 커버하도록 절연막(INF)이 제공되는 경우, 발광 소자(LD)의 전기적 안정성이 확보될 수 있다. 또한, 발광 소자(LD)의 표면에 절연막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 아울러, 다수의 발광 소자(LD)들이 서로 밀접하여 배치되어 있는 경우에도 발광 소자(LD)들의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
전극층(ELL)은 제1 반도체층(SCL1) 상에 배치될 수 있다. 전극층(ELL)은 제1 단부(EP1)에 인접할 수 있다. 전극층(ELL)은 제1 반도체층(SCL1)과 전기적으로 연결될 수 있다.
전극층(ELL)의 일부는 노출될 수 있다. 예를 들어, 전극층(ELL)은 제1 단부(EP1)에 대응하는 영역에서 노출될 수 있다.
실시예에 따라, 전극층(ELL)의 측면이 노출될 수도 있다. (도 3 및 도 4 참조) 예를 들어, 절연막(INF)은 제1 반도체층(SCL1), 활성층(AL), 및 제2 반도체층(SCL2) 각각의 측면을 커버하면서, 전극층(ELL)의 측면의 적어도 일부를 커버하지 않을 수 있다. 이 경우, 제1 단부(EP1)에 인접한 전극층(ELL)의 타 구성에 대한 전기적 연결이 용이할 수 있다. 실시예에 따라, 절연막(INF)은 전극층(ELL)의 측면뿐 아니라, 제1 반도체층(SCL1) 및/또는 제2 반도체층(SCL2)의 측면의 일부를 노출할 수도 있다.
실시예에 따르면, 전극층(ELL)은 오믹(Ohmic) 컨택 전극일 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다. 예를 들어, 전극층(ELL)은 쇼트키(schottky) 컨택 전극일 수 있다.
실시예에 따르면, 전극층(ELL)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다. 실시예에 따라, 전극층(ELL)은 실질적으로 투명할 수 있다. 예를 들어, 전극층(ELL)은 인듐 주석 산화물(ITO)을 포함할 수 있다. 이에 따라, 발산된 광은 전극층(ELL)을 투과할 수 있다.
발광 소자(LD)의 구조 및 형상 등은 전술된 예시에 한정되는 것은 아니며, 실시예에 따라 발광 소자(LD)는 다양한 구조 및 형상을 가질 수 있다. 예를 들어, 발광 소자(LD)는 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다. 실시예에 따라, 발광 소자(LD)는, 제2 반도체층(SCL2)의 일면 상에 배치되며 제2 단부(EP2)에 인접한 추가 전극층을 더 포함할 수도 있다.
도 5는 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
표시 장치(DD)는 광을 발산하도록 구성된다. 실시예에 따르면, 표시 장치(DD)는 도 13 내지 도 26을 참조하여 후술되는 표시 장치의 제조 방법에 따라 제조될 수 있다.
도 5를 참조하면, 표시 장치(DD)는 기판(SUB) 및 기판(SUB) 상에 배치된 화소(PXL)를 포함할 수 있다. 표시 장치(DD)는 패드(PAD)들을 포함할 수 있다.
도면에 도시되지 않았으나, 표시 장치(DD)는 화소(PXL)를 구동하기 위한 구동 회로부(예를 들어, 스캔 구동부 및 데이터 구동부) 및 라인들을 더 포함할 수 있다.
표시 장치(DD)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA) 외 영역을 의미할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다. 실시예에 따라 표시 영역(DA)은 활성 영역(Active area)로 지칭되고, 비표시 영역(NDA)은 비활성 영역(Non-active area)로 지칭될 수 있다.
기판(SUB)은 표시 장치(DD)의 베이스 부재를 구성할 수 있다. 기판(SUB)은 경성 또는 연성의 기판이나 필름일 수 있으나, 특정 예시에 한정되지 않는다. 예를 들어, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
표시 영역(DA)은 화소(PXL)가 배치된 영역을 의미할 수 있다. 비표시 영역(NDA)은 화소(PXL)가 배치되지 않은 영역을 의미할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 구동 회로부, 라인들, 및 패드들이 배치될 수 있다.
예를 들어, 화소(PXL)는 스트라이프(stripe) 또는 펜타일(PENTILE™) 배열 구조 등에 따라 배열될 수 있으나, 이에 한정되지 않으며, 공지된 다양한 실시 형태가 적용될 수 있다.
실시예에 따르면, 화소(PXL)는 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)를 포함할 수 있다. 실시예에 따라, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)는 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다.
예를 들어, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3) 각각은 소정 색의 광을 방출할 수 있다. 일 예로, 제1 서브 화소(SPXL1)는 적색(일 예로, 제1 색)의 광을 방출하는 적색 화소일 수 있고, 제2 서브 화소(SPXL2)는 녹색(일 예로, 제2 색)의 광을 방출하는 녹색 화소일 수 있으며, 제3 서브 화소(SPXL3)는 청색(일 예로, 제3 색)의 광을 방출하는 청색 화소일 수 있다. 다만, 각각의 상기 화소 유닛을 구성하는 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)의 색상, 종류 및/또는 개수 등이 특정 예시에 한정되지는 않는다.
표시 장치(DD)는 패드 영역(PDA)을 더 포함할 수 있다. 패드(PAD)들은 패드 영역(PDA) 내 배치될 수 있다.
패드(PAD)들은 스캔 신호가 제공되는 스캔 패드들 및 데이터 신호가 제공되는 데이터 패드들을 포함할 수 있다. 스캔 패드들은 스캔 구동부로부터 스캔 신호를 제공받을 수 있고, 스캔 신호를 화소(PXL)의 스캔 라인에 제공할 수 있다. 데이터 패드들은 데이터 신호를 제공받을 수 있고, 데이터 신호를 화소(PXL)의 데이터 라인에 제공할 수 있다.
패드(PAD)들은 화소(PXL) 내 발광 소자(LD)를 배열하기 위한 정렬 신호를 제공받을 수 있는 정렬 패드들을 포함할 수 있다. 예를 들어, 정렬 패드들은 발광 소자(LD)들을 정렬하기 위한 정렬 신호를 제공받을 수 있고, 정렬 패드들은 정렬 신호를 제1 정렬 라인(도 14의 'AL1' 참조) 및 제2 정렬 라인(도 14의 'AL2' 참조)에 제공할 수 있다. 실시예에 따라, 제1 정렬 라인(AL1)에는 애노드 신호가 제공될 수 있고, 제2 정렬 라인(AL2)에는 캐소드 신호가 제공될 수 있다.
실시예에 따르면, 패드 영역(PDA)은 표시 영역(DA)의 일측에 배치될 수 있다. 도 5에는 패드 영역(PDA)이 단일 개인 실시예가 도시되었으나, 이에 한정되는 것은 아니다. 실시예에 따라, 패드 영역(PDA)은 복수 개 구비될 수 있다. 예를 들어, 패드 영역(PDA) 중 하나는 표시 영역(DA)의 일측에 배치되고, 패드 영역(PDA) 중 다른 하나는 표시 영역(DA)의 또 다른 측에 배치될 수 있다.
도 6은 일 실시예에 따른 서브 화소에 포함되는 화소 회로를 나타낸 도면이다. 도 6에 도시된 서브 화소(SPXL)는 도 5를 참조하여 전술한 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 중 어느 하나를 의미할 수 있다.
도 6을 참조하면, 서브 화소(SPXL)는 화소 회로(PXC)를 포함할 수 있다. 화소 회로(PXC)는 발광 소자(LD)를 포함하는 발광부(EMU)를 구동하도록 구성될 수 있다.
서브 화소(SPXL)는 스캔 라인(SL), 데이터 라인(DL), 제1 전원 라인(VDD), 및 제2 전원 라인(VSS)과 전기적으로 연결될 수 있다. 여기서, 스캔 라인(SL)은 전술한 제2 스캔 라인(SL2)을 의미할 수 있다. 설명의 편의상 스캔 라인(SL)을 기준으로 설명하도록 한다. 실시예에 따라, 서브 화소(SPXL)는 또 다른 전원 라인 및/또는 신호 라인에 선택적으로 더 연결될 수도 있다.
서브 화소(SPXL)는 데이터 라인(DL)으로부터 제공된 데이터 신호에 대응하는 광을 발산하도록 구성된 발광부(EMU)를 포함할 수 있다.
화소 회로(PXC)는 제1 전원 라인(VDD)과 발광부(EMU) 사이에 배치될 수 있다. 화소 회로(PXC)는 제1 스캔 신호가 공급되는 스캔 라인(SL) 및 데이터 신호가 공급되는 데이터 라인(DL)에 전기적으로 연결될 수 있다. 또한 화소 회로(PXC)는 제2 스캔 신호가 공급되는 제어 라인(SSL)과 전기적으로 연결될 수 있고, 레퍼런스 전원(또는, 초기화 전원) 또는 센싱 회로에 연결된 센싱 라인(SENL)에 전기적으로 연결될 수 있다. 실시예에 따라, 제2 스캔 신호는 제1 스캔 신호와 동일하거나 상이할 수 있다. 제2 스캔 신호가 제1 스캔 신호와 동일한 경우, 제어 라인(SSL)은 스캔 라인(SL)과 통합될 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 및 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원 라인(VDD)과 제2 노드(N2)의 사이에 연결될 수 있다. 제2 노드(N2)는 화소 회로(PXC)와 발광부(EMU)가 연결되는 노드일 수 있다. 예를 들어, 제2 노드(N2)는, 제1 트랜지스터(M1)의 일 전극(예를 들어, 소스 전극)과 발광부(EMU)의 제1 전극(ELT1)(예를 들어, 애노드 전극)이 연결되는 노드일 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다.
실시예에 따라, 제1 트랜지스터(M1)는 하부 보조 전극(BML)(또는, 백 게이트 전극)을 더 포함할 수도 있다. 제1 트랜지스터(M1)의 게이트 전극과 하부 보조 전극(BML)은 절연층을 사이에 두고 서로 중첩될 수 있다. 일 실시예에서, 하부 보조 전극(BML)은 제1 트랜지스터(M1)의 일 전극, 일 예로 소스 전극에 연결될 수 있다.
제1 트랜지스터(M1)가 하부 보조 전극(BML)을 포함하는 실시예에서, 제1 트랜지스터(M1)의 하부 보조 전극(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 보조 전극(BML)을 배치할 경우, 상기 반도체 패턴으로 입사되는 광을 차단하여 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다.
제2 트랜지스터(M2)는 데이터 라인(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는, 스캔 라인(SL)으로부터 게이트-온 전압(예를 들어, 하이 레벨 전압)의 제1 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 연결한다.
각각의 프레임 기간마다 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 제1 스캔 신호가 공급되는 기간 동안 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달된다. 즉, 제2 트랜지스터(M2)는 각각의 데이터 신호를 서브 화소(SPXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결되고, 다른 전극은 제2 노드(N2)에 연결될 수 있다. 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
제3 트랜지스터(M3)는 제2 노드(N2)와 센싱 라인(SENL)의 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 제어 라인(SSL)(또는, 스캔 라인(SL))에 연결될 수 있다. 제3 트랜지스터(M3)는 제어 라인(SSL)으로부터 게이트-온 전압(예를 들어, 하이 레벨 전압)의 제2 스캔 신호(또는, 제1 스캔 신호)가 공급될 때 턴-온되어, 센싱 라인(SENL)으로 공급되는 레퍼런스 전압(또는, 초기화 전압)을 제2 노드(N2)로 전달하거나, 제2 노드(N2)의 전압을 센싱 라인(SENL)으로 전달할 수 있다. 센싱 라인(SENL)을 통해 센싱 회로로 전달된 제2 노드(N2)의 전압은, 외부 회로(예를 들어, 제어부(140))에 제공되어 서브 화소(SPXL)들의 특성 편차를 보상하는 등에 이용될 수 있다.
한편, 도 6에서는 화소 회로(PXC)에 포함되는 트랜지스터들을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 또한, 서브 화소(SPXL)의 구조 및 구동 방식은 실시예에 따라 다양하게 변경될 수 있다.
발광부(EMU)는, 제1 전원 라인(VDD)과 제2 전원 라인(VSS)의 사이에 연결된, 제1 전극(ELT1), 제2 전극(ELT2) 및 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 발광부(EMU)는, 제1 트랜지스터(M1)를 통해 제1 전원 라인(VDD)에 연결된 제1 전극(ELT1), 제2 전원 라인(VSS)에 연결된 제2 전극(ELT2), 및 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 일 실시예에서, 발광부(EMU)는, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 전원 라인(VDD)의 전원과 제2 전원 라인(VSS)의 전원은 서로 다른 전위를 가질 수 있다. 예를 들어, 제1 전원 라인(VDD)의 전원은 고전위 화소 전원이고, 제2 전원 라인(VSS)의 전원은 저전위 화소 전원일 수 있다. 제1 전원 라인(VDD)의 전원과 제2 전원 라인(VSS)의 전원 간 전위 차는 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
각각의 발광 소자(LD)는, 제1 전원 라인(VDD)과 제2 전원 라인(VSS)의 사이에 순방향으로 연결되어 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 서브 화소(SPXL)의 발광부(EMU)를 구성할 수 있다.
발광 소자들(LD)은 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 각각의 프레임 기간 동안 화소 회로(PXC)는 데이터 신호에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급된 구동 전류는 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도로 발광할 수 있다.
한편, 도 6에서는 서브 화소(SPXL)가 병렬 구조의 발광부(EMU)를 포함하는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 서브 화소(SPXL)는 직렬 구조 또는 직/병렬 구조의 발광부(EMU)를 포함할 수도 있다. 이 경우, 발광부(EMU)는, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 직렬 또는 직/병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 또는, 서브 화소(SPXL)는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 연결된 단일의 발광 소자(LD)만을 포함할 수도 있다.
실시예에 따른 서브 화소(SPXL)에 대한 화소 회로(PXC)는 전술된 예시에 한정되지 않는다. 이하에서는 도 7을 참조하여 다른 실시예에 따른 화소 회로(PXC)에 관하여 설명한다. 전술된 내용과 중복될 수 있는 내용은 생략하거나 설명을 간략히하도록 한다.
도 7은 다른 실시예에 따른 서브 화소에 포함되는 화소 회로를 나타낸 도면이다. 도 7에 도시된 서브 화소(SPXL)는 도 5를 참조하여 전술한 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 중 어느 하나를 의미할 수 있다.
도 7을 참조하면, 서브 화소(SPXL)는 화소 회로(PXC)를 포함할 수 있다. 화소 회로(PXC)는 발광 소자(LD)를 포함한 발광부(EMU)를 구동하도록 구성될 수 있다.
화소 회로(PXC)는 제1 내지 제7 트랜지스터(M1 ~ M7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 화소 회로(PXC)는 발광부(EMU)와 전기적으로 연결될 수 있다. 화소 회로(PXC)는 발광 소자(LD)와 전기적으로 연결될 수 있다.
제1 트랜지스터(M1)의 일 전극은 제5 트랜지스터(M5)를 경유하여 제1 전원 라인(VDD)과 연결되고, 제1 트랜지스터(M1)의 타 전극은 제6 트랜지스터(M6)를 경유하여 발광부(EMU)의 제1 전극(ELT1, 예를 들어 애노드 전극)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 관한 정보를 기초로 제1 전원 라인(VDD)으로부터 발광부(EMU)를 경유하여 제2 전원 라인(VSS)으로 흐르는 전류 데이터를 제어할 수 있다. 제1 트랜지스터(M1)는 구동 트랜지스터일 수 있다.
제2 트랜지스터(M2)는 제1 트랜지스터(M1)의 일 전극과 데이터 라인(DL) 사이에 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 i번째 스캔 라인(SLi)에 연결될 수 있다. 제2 트랜지스터(M2)는 i번째 스캔 라인(SLi)으로부터 스캔 신호가 인가되는 경우 턴-온되고, 데이터 라인(DL)과 제1 트랜지스터(M1)의 일 전극을 전기적으로 연결시킬 수 있다. 제2 트랜지스터(M2)는 스위칭 트랜지스터일 수 있다.
제3 트랜지스터(M3)는 제1 트랜지스터(M1)의 타 전극과 제1 노드(N1) 사이에 연결될 수 있다. 제3 트랜지스터(M3)는 i번째 스캔 라인(SLi)으로부터 게이트-온 전압의 스캔 신호가 인가될 때 턴-온되고, 제1 트랜지스터(M1)의 타 전극과 제1 노드(N1)를 전기적으로 연결시킬 수 있다. 제3 트랜지스터(M3)가 턴-온될 때, 제1 트랜지스터(M1)는 다이오드 형태로 연결될 수 있다.
제4 트랜지스터(M4)는 제1 노드(N1)와 초기화 전원 라인(Vint) 사이에 연결될 수 있다. 제4 트랜지스터(M4)의 게이트 전극은 i-1번째 스캔 라인(SLi-1)에 연결될 수 있다. 제4 트랜지스터(M4)는 i-1번째 스캔 라인(SLi-1)으로 스캔 신호가 인가될 때 턴-온되어 제1 노드(N1)로 초기화 전원 라인(Vint)의 전압을 공급할 수 있다. 제4 트랜지스터(M4)는 초기화 트랜지스터일 수 있다.
제5 트랜지스터(M5)는 제1 전원 라인(VDD)과 제1 트랜지스터(M1) 사이에 연결될 수 있다. 제5 트랜지스터(M5)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 연결될 수 있다. 제5 트랜지스터(M5)는 i번째 발광 제어 라인(Ei)으로부터 게이트-오프 전압의 발광 제어 신호가 인가될 때 턴-오프되고, 그 외의 경우 턴-온될 수 있다.
제6 트랜지스터(M6)는 제1 트랜지스터(M1)와 발광부(EMU) 사이에 연결될 수 있다. 제6 트랜지스터(M6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 연결될 수 있다. 제6 트랜지스터(M6)는 i번째 발광 제어 라인(Ei)으로부터 게이트-오프 전압의 발광 제어 신호(예를 들어, 하이 레벨 전압)가 인가될 때 턴-오프되고, 그 외의 경우 턴-온될 수 있다.
제7 트랜지스터(M7)는 초기화 전원 라인(Vint)과 발광부(EMU)의 제1 전극(ELT1, 예를 들어 애노드 전극) 사이에 연결될 수 있다. 제7 트랜지스터(M7)의 게이트 전극은 i+1번째 스캔 라인(SLi+1)에 연결될 수 있다. 제7 트랜지스터(M7)는 i+1번째 스캔 라인(SLi+1)으로부터 게이트-온 전압(예를 들어, 로우 레벨 전압)의 스캔 신호가 인가될 때 턴-온되어 초기화 전원 라인(Vint)의 전압을 발광부(EMU)의 제1 전극(ELT1)에 공급할 수 있다. 제7 트랜지스터(M7)의 게이트 전극에 인가되는 신호는 i번째 스캔 라인(SLi)으로부터 인가되는 게이트-온 전압의 스캔 신호와 동일한 타이밍의 신호일 수 있다.
이 때, 초기화 전원 라인(Vint)의 전압은 데이터 신호보다 낮은 전압으로 설정될 수 있다. 예를 들어, 초기화 전원 라인(Vint)의 전압은 데이터 신호의 최저 전압 이하로 설정될 수 있다.
스토리지 커패시터(Cst)는 제1 전원 라인(VDD)과 제1 노드(N1) 사이에 연결될 수 있다. 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(M1)의 문턱 전압에 대응되는 전압에 관한 정보를 저장할 수 있다.
발광부(EMU)의 제1 전극(ELT1)은 제6 트랜지스터(M6)를 경유하여, 제1 트랜지스터(M1)와 연결될 수 있다. 발광부(EMU)의 제2 전극(ELT2, 예를 들어 캐소드 전극)은 제2 전원 라인(VSS)에 연결될 수 있다.
도 8은 실시예에 따른 서브 화소를 개략적으로 나타낸 평면도이다.
도 8은 서브 화소(SPXL)의 표시 소자부(도 9의 'DPL' 참조)의 일부 구성들을 개략적으로 나타낸 레이아웃 도면일 수 있다. 도 8에는 발광 소자(LD)들의 배치 구조에 관한 일 실시예가 도시되었으며, 발광 소자(LD)들의 배열 구조는 도 8에 특별히 한정되지는 않는다. 도 8에 도시된 서브 화소(SPXL)는 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 중 하나일 수 있다.
발광 소자(LD)들은 발광 유닛을 형성하여, 서브 화소(SPXL)(혹은 화소(PXL)에 대한 광원으로 기능할 수 있다.
도 8을 참조하면, 서브 화소(SPXL)는 제1 전극(ELT1), 제2 전극(ELT2), 및 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치된 발광 소자(LD)들을 포함할 수 있다. 서브 화소(SPXL)는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 더 포함할 수 있다.
발광 소자(LD)의 적어도 일부는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다. 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 정렬될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 서로 이격될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 각각의 발광 영역(예를 들어, 각 서브 화소(SPXL)의 발광 영역)에서 제1 방향(DR1)을 따라 서로 이격되며, 각각이 제2 방향(DR2)을 따라 연장될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2) 각각은 서브 화소(SPXL)별로 분리된 패턴을 가지거나, 복수의 서브 화소(SPXL)들에서 공통으로 연결되는 패턴을 가질 수 있다.
예를 들어, 제1 전극(ELT1)은 서브 화소(SPXL)별로 독립된 패턴을 가지며, 이웃한 서브 화소(SPXL)의 제1 전극(ELT1)으로부터 분리될 수 있다. 이웃한 서브 화소(SPXL)들 각각의 제2 전극(ELT2)은 동일한 전극에 공통적으로 연결될 수 있다. 다만, 전술된 예시에 반드시 한정되는 것은 아니다. 실시예에 따라, 제2 전극(ELT2)이 서브 화소(SPXL)별로 독립된 패턴을 가지며, 이웃한 서브 화소(SPXL)의 제2 전극(ELT2)으로부터 분리될 수도 있다.
서브 화소(SPXL)들을 형성하는 공정, 특히 발광 소자(LD)들의 정렬이 완료되기 이전에는 서브 화소(SPXL)들의 제1 전극(ELT1)들이 서로 연결되고, 서브 화소(SPXL)들의 제2 전극(ELT2)들이 서로 연결되어 있을 수 있다.
제1 전극(ELT1)과 제2 전극(ELT2)은 발광 소자(LD)들의 정렬 단계에서 각각 제1 정렬 신호 및 제2 정렬 신호를 공급받을 수 있다. 제1 및 제2 정렬 신호들은 서로 다른 파형, 전위 및/또는 위상을 가질 수 있다. 이에 따라, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 전계가 형성되어, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 발광 소자(LD)들을 정렬할 수 있게 된다. 발광 소자(LD)들의 정렬이 완료된 이후에는, 적어도 제1 전극(ELT1)의 적어도 일부를 끊어서 서브 화소(SPXL)들의 제1 전극(ELT1)들이 서로 분리될 수 있다. 이에 따라, 서브 화소(SPXL)들은 개별적으로 구동될 수 있다. 이에 관한 상세한 내용은 후술된다.
제1 전극(ELT1)은 제1 컨택홀(CH1)을 통하여 적어도 하나의 회로 소자(예를 들어, 제1 트랜지스터(M1))와 전기적으로 연결될 수 있다. 제1 전극(ELT1)은 발광 소자(LD)에 애노드 신호를 제공할 수 있다.
제2 전극(ELT2)은 제2 컨택홀(CH2)을 통해 제2 전원 라인(VSS)과 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 발광 소자(LD)에 캐소드 신호를 제공할 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은, 단일 층 또는 다중 층으로 구성될 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 반사성 도전 물질을 포함한 적어도 한 층의 반사 전극층을 포함하며, 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 선택적으로 더 포함할 수 있다.
발광 소자(LD)들은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 정렬될 수 있다. 예를 들어, 발광 소자(LD)들은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 서로 병렬로 정렬 및/또는 연결될 수 있다.
실시예에서, 각각의 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 제2 방향(DR2)으로 정렬되어, 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수 있다. 한편, 도 8에서는 발광 소자(LD)들이 모두 제2 방향(DR2)으로 균일하게 정렬된 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)들 중 적어도 하나는, 제1 및 제2 전극들(ELT1, ELT2)의 연장 방향에 대하여 기울어진 사선 방향 등으로 배열될 수도 있다.
발광 소자(LD)의 제1 단부(EP1)는 제1 전극(ELT1)에 인접하도록 배치되고, 발광 소자(LD)의 제2 단부(EP2)는 제2 전극(ELT2)에 인접하도록 배치될 수 있다. 제1 단부(EP1)는 제1 전극(ELT1)과 중첩되거나 중첩되지 않을 수 있다. 제2 단부(EP2)는 제2 전극(ELT2)과 중첩되거나 중첩되지 않을 수 있다.
실시예에서, 발광 소자(LD)들 각각의 제1 단부(EP1)는 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자(LD)들 각각의 제1 단부(EP1)는 제1 전극(ELT1)에 직접적으로 연결될 수 있다. 또 다른 실시예에서, 발광 소자(LD)들 각각의 제1 단부(EP1)는 제1 컨택 전극(CNE1)에만 전기적으로 연결되고, 제1 전극(ELT1)에는 연결되지 않을 수 있다.
유사하게, 발광 소자(LD)들 각각의 제2 단부(EP2)는 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자(LD)들 각각의 제2 단부(EP2)는 제2 전극(ELT2)에 직접적으로 연결될 수 있다. 또 다른 실시예에서, 발광 소자(LD)들 각각의 제2 단부(EP2)는 제2 컨택 전극(CNE2)에만 전기적으로 연결되고, 제2 전극(ELT2)에는 연결되지 않을 수 있다.
발광 소자(LD)들은 용액 내에 분산된 형태로 제공(또는 준비)되어, 잉크젯 방식 또는 슬릿 코팅 방식 등을 통해 각 서브 화소(SPXL)의 발광 영역에 공급될 수 있다. 발광 소자(LD)들이 각각의 발광 영역에 공급된 상태에서 서브 화소(SPXL)들의 제1 및 제2 전극들(ELT1, ELT2)에 소정의 정렬 신호들을 제공하면, 제공된 정렬 신호에 기초하여, 발광 소자(LD)들이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬하게 된다. 발광 소자(LD)들이 정렬된 이후에는 건조 공정 등을 통해 용매를 제거할 수 있다.
발광 소자(LD)들의 제1 단부(EP1)들 및 제2 단부(EP2)들 상에는 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 배치될 수 있다.
제1 컨택 전극(CNE1)은, 발광 소자(LD)들의 제1 단부(EP1)들에 전기적으로 연결되도록 제1 단부(EP1)들 상에 배치될 수 있다. 일 실시예에서, 제1 컨택 전극(CNE1)은 제1 전극(ELT1) 상에 배치되어 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 이 경우, 제1 컨택 전극(CNE1)을 통해, 발광 소자(LD)들의 제1 단부(EP1)들을 제1 전극(ELT1)에 연결할 수 있다.
제2 컨택 전극(CNE2)은, 발광 소자(LD)들의 제2 단부(EP2)들에 전기적으로 연결되도록 제2 단부(EP2)들 상에 배치될 수 있다. 일 실시예에서, 제2 컨택 전극(CNE2)은 제2 전극(ELT2) 상에 배치되어 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 이 경우, 제2 컨택 전극(CNE2)을 통해, 발광 소자(LD)들의 제2 단부(EP2)들을 제2 전극(ELT2)에 연결할 수 있다.
도 9 내지 도 12는 실시예에 따른 서브 화소를 개략적으로 나타낸 단면도들이다. 도 9 내지 도 12는 표시 영역(DA)에 배치된 서브 화소(SPXL)의 단면 구조를 개략적으로 나타낸다. 도 9 내지 도 12는 도 8의 Ⅰ~Ⅰ'에 따른 개략적인 단면도들이다. 도 9 내지 도 12에는 설명의 편의상 화소 회로(PXC)의 회로 구성들 중 제1 트랜지스터(M1)만을 도시하였다.
도 9는 제1 실시예에 따른 서브 화소(SPXL)를 개략적으로 나타낸 단면도일 수 있다. 도 10은 제2 실시예에 따른 서브 화소(SPXL)를 개략적으로 나타낸 단면도일 수 있다. 도 11은 제3 실시예에 따른 서브 화소(SPXL)를 개략적으로 나타낸 단면도일 수 있다. 도 12는 제4 실시예에 따른 서브 화소(SPXL)를 개략적으로 나타낸 단면도일 수 있다.
먼저 도 9를 참조하여, 일 실시예에 따른 서브 화소(SPXL)에 관하여 설명한다.
도 9를 참조하면, 서브 화소(SPXL)는 기판(SUB), 화소 회로부(PCL), 표시 소자부(DPL), 광학부(OPL), 색상 필터부(CFL), 및 외곽 필름부(UFL)를 포함할 수 있다.
기판(SUB)은 서브 화소(SPXL)의 베이스 부재를 형성(또는 구성)할 수 있다. 기판(SUB)은 화소 회로부(PCL) 및 표시 소자부(DPL)가 배치될 수 있는 영역을 제공할 수 있다.
화소 회로부(PCL)는 기판(SUB) 상에 배치될 수 있다. 화소 회로부(PCL)는 하부 보조 전극(BML), 버퍼막(BFL), 제1 트랜지스터(M1), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2), 보호막(PSV), 및 제1 컨택홀(CH1)을 포함할 수 있다.
하부 보조 전극(BML)은 기판(SUB) 상에 배치될 수 있다. 하부 보조 전극(BML)은 전기적 신호가 이동되는 경로로 기능할 수 있다. 실시예에 따라, 하부 보조 전극(BML)의 일부는 평면 상에서 볼 때, 제1 트랜지스터(M1)와 중첩할 수 있다.
버퍼막(BFL)은 기판(SUB) 상에 배치될 수 있다. 버퍼막(BFL)은 하부 보조 전극(BML)을 커버할 수 있다. 버퍼막(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나의 물질을 포함할 수 있다.
제1 트랜지스터(M1)는 박막 트랜지스터일 수 있다. 일 실시예에 따르면, 제1 트랜지스터(M1)는 구동 트랜지스터일 수 있다. 제1 트랜지스터(M1)는 발광 소자(LD)와 전기적으로 연결될 수 있다.
제1 트랜지스터(M1)는 액티브층(ACT), 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 게이트 전극(GE)을 포함할 수 있다.
액티브층(ACT)은 반도체층을 의미할 수 있다. 액티브층(ACT)은 버퍼막(BFL) 상에 배치될 수 있다. 액티브층(ACT)은 폴리실리콘(polysilicon), LTPS(Low Temperature Polycrystalline Silicon), 아몰퍼스 실리콘(amorphous silicon), 및 산화물 반도체 중 하나를 포함할 수 있다.
액티브층(ACT)은 제1 트랜지스터 전극(TE1)과 접촉하는 제1 접촉 영역 및 제2 트랜지스터 전극(TE2)과 접촉하는 제2 접촉 영역을 포함할 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 배치될 수 있다. 게이트 전극(GE)의 위치는 액티브층(ACT)의 채널 영역의 위치에 대응될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 액티브층(ACT)의 채널 영역 상에 배치될 수 있다.
게이트 절연막(GI)은 액티브층(ACT) 상에 배치될 수 있다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다.
제1 층간 절연막(ILD1)은 게이트 전극(GE) 상에 배치될 수 있다. 제1 층간 절연막(ILD1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 제1 층간 절연막(ILD1) 상에 배치될 수 있다. 제1 트랜지스터 전극(TE1)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 액티브층(ACT)의 제1 접촉 영역과 접촉하고, 제2 트랜지스터 전극(TE2)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 액티브층(ACT)의 제2 접촉 영역과 접촉할 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 드레인 전극이고, 제2 트랜지스터 전극(TE2)은 소스 전극일 수 있으나, 이에 한정되지 않는다.
제1 트랜지스터 전극(TE1)은 보호막(PSV)에 형성된 제1 컨택홀(CH1)를 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다.
제2 층간 절연막(ILD2)은 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2) 상에 배치될 수 있다. 제2 층간 절연막(ILD2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다.
보호막(PSV)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 보호막(PSV)은 유기 재료 및/또는 무기 재료를 포함할 수 있다. 보호막(PSV)에는 제1 컨택홀(CH1)이 형성될 수 있다.
표시 소자부(DPL)는 화소 회로부(PCL) 상에 배치될 수 있다. 표시 소자부(DPL)는 제1 절연 패턴(INP1), 제2 절연 패턴(INP2), 제1 전극(ELT1), 제2 전극(ELT2), 제1 절연막(INS1), 발광 소자(LD), 제2 절연막(INS2), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제3 절연막(INS3)을 포함할 수 있다.
제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 보호막(PSV) 상에 배치될 수 있다. 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 기판(SUB)의 두께 방향(예를 들어, 제3 방향(DR3))으로 돌출된 형상을 가질 수 있다. 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 유기 재료 및/또는 무기 재료를 포함할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 보호막(PSV) 상에 배치될 수 있다. 실시예에 따르면, 제1 전극(ELT1)의 적어도 일부는 제1 절연 패턴(INP1) 상에 배열되고, 제2 전극(ELT2)의 적어도 일부는 제2 절연 패턴(INP2) 상에 배열되어, 각각 반사 격벽으로 기능할 수 있다.
제1 전극(ELT1)은 제1 컨택홀(CH1)를 통해 제1 트랜지스터(M1)와 전기적으로 연결될 수 있다.
제1 전극(ELT1)은 발광 소자(LD)와 전기적으로 연결될 수 있다. 제1 전극(ELT1)은 제1 절연막(INS1)에 형성된 컨택홀을 통해 제1 컨택 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 전극(ELT1)은 발광 소자(LD)에 애노드 신호를 제공할 수 있다.
제2 전극(ELT2)은 발광 소자(LD)와 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 제1 절연막(INS1)에 형성된 컨택홀을 통해 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 발광 소자(LD)에 캐소드 신호(예를 들어, 접지 신호)를 제공할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 및 이들의 합금 중 하나를 포함할 수 있다. 다만, 전술된 예시에 한정되는 것은 아니다.
제1 절연막(INS1)은 보호막(PSV) 상에 배치될 수 있다. 제1 절연막(INS1)은 제1 전극(ELT1) 및 제2 전극(ELT2)을 커버할 수 있다. 제1 절연막(INS1)은 전극 구성들 간 연결을 안정 시키고, 외부 영향을 감소시킬 수 있다. 제1 절연막(INS1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다.
발광 소자(LD)는 제1 절연막(INS1) 상에 배치될 수 있다. 발광 소자(LD)는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)으로부터 제공된 전기적 신호에 기초하여 광을 발산할 수 있다. 실시예에 따르면, 발광 소자(LD)는 제3 색(예를 들어, 청색)의 광을 발산할 수 있다. 이러한 서브 화소(SPXL)들에 색상 변환부(CCL) 및 색상 필터부(CFL)가 제공되어, 풀-컬러 영상이 표시될 수 있다. 다만, 이에 반드시 제한되는 것은 아니며, 서브 화소(SPXL)들 각각에는 서로 다른 색의 광을 발산하는 발광 소자(LD)들이 각각 제공될 수도 있다.
제2 절연막(INS2)의 일부는 발광 소자(LD) 상에 배치될 수 있다. 제2 절연막(INS2)은 발광 소자(LD)의 활성층(AL)을 커버할 수 있다. 제2 절연막(INS2)은 유기 재료 혹은 무기 재료를 포함할 수 있다.
실시예에 따르면, 제2 절연막(INS2)은 발광 소자(LD)의 적어도 일부를 노출할 수 있다. 예를 들어, 제2 절연막(INS2)은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)를 커버하지 않을 수 있고, 이에 따라, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)는 노출될 수 있고, 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 제1 절연막(INS1) 상에 배치될 수 있다. 실시예에 따르면, 제1 컨택 전극(CNE1)은 제1 절연막(INS1) 및 제2 절연막(INS2) 상에 배치될 수 있고, 제2 컨택 전극(CNE2)은 제1 절연막(INS1) 및 제2 절연막(INS2) 상에 배치될 수 있다.
제1 컨택 전극(CNE1)은 제1 전극(ELT1)과 발광 소자(LD)를 전기적으로 연결하고, 제2 컨택 전극(CNE2)은 제2 전극(ELT2)과 발광 소자(LD)를 전기적으로 연결할 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 전도성 물질을 포함할 수 있다. 예를 들어, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 및 ITZO(Indium Tin Zinc Oxide) 중 하나를 포함한 투명 전도성 물질을 포함할 수 있다. 하지만 전술된 예시에 반드시 한정되는 것은 아니다.
실시예에 따르면, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 동일한 공정 내 동일 시점에 패터닝될 수 있고, 이에 따라 동일한 물질을 포함할 수 있다.
제3 절연막(INS3)은 발광 소자(LD) 상에 배치될 수 있다. 제3 절연막(INS3)은 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제2 절연막(INS2) 상에 배치될 수 있다. 제3 절연막(INS3)은 표시 소자부(DPL)의 구성들을 보호할 수 있다. 제3 절연막(INS3)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나의 물질을 포함할 수 있다.
실시예에 따르면, 표시 소자부(DPL)는 색상 변환부(CCL)를 더 포함할 수 있다. 다만 전술된 예시에 한정되지 않으며, 실시예에 따라 색상 변환부(CCL)는 표시 소자부(DPL)와 상이한 층에 별도로 마련될 수도 있다.
색상 변환부(CCL)는 발광 소자(LD)로부터 제공된 광의 파장을 변경시키거나 혹은 투과시킬 수 있다.
예를 들어, 서브 화소(SPXL)가 제1 색(예를 들어, 적색)의 광을 발산하는 제1 서브 화소(SPXL1)인 경우, 색상 변환부(CCL)의 파장 변환 패턴(WCP)은 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 이 경우, 제1 색 변환 입자들은 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷을 포함할 수 있다. 제1 퀀텀 닷은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다.
다른 예에 따르면, 서브 화소(SPXL)가 제2 색(예를 들어, 녹색)의 광을 발산하는 제2 서브 화소(SPXL2)인 경우, 색상 변환부(CCL)의 파장 변환 패턴(WCP)은 제3 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 이 경우, 제2 색 변환 입자들은 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷을 포함할 수 있다. 제2 퀀텀 닷은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다.
한편, 제1 퀀텀 닷 및 제2 퀀텀 닷은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 반드시 이에 제한되는 것은 아니며, 제1 퀀텀 닷 및 제2 퀀텀 닷의 형태는 다양하게 변경될 수 있다.
또 다른 예에 따르면, 서브 화소(SPXL)가 제3 색(예를 들어, 청색)의 광을 발산하는 제3 서브 화소(SPXL3)인 경우, 색상 변환부(CCL)는 광 투과 패턴(미도시)을 포함할 수 있다. 광 투과 패턴은 발광 소자(LD)로부터 발산된 광을 효율적으로 이용하기 위한 것으로서, 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 광 산란 입자들을 포함할 수 있다. 예를 들어, 광 투과 패턴은 실리카(Silica) 등의 광 산란 입자들을 포함할 수 있으나, 광 산란 입자들의 구성 물질이 이에 한정되는 것은 아니다.
광학부(OPL)는 표시 소자부(DPL) 상에 배치될 수 있다. 실시예에 따르면, 광학부(OPL)는 제1 캡핑층(CAP1), 저굴절층(LRL), 및 제2 캡핑층(CAP2)을 포함할 수 있다.
제1 캡핑층(CAP1)은 색상 변환부(CCL)를 밀봉(혹은 커버)할 수 있다. 제1 캡핑층(CAP1)은 저굴절층(LRL)과 표시 소자부(DPL) 사이에 배치될 수 있다. 제1 캡핑층(CAP1)은 서브 화소(SPXL)들에 걸쳐 제공될 수 있다. 제1 캡핑층(CAP1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여, 색상 변환부(CCL)를 손상시키거나 오염시키는 것을 방지할 수 있다.
실시예에 따르면, 제1 캡핑층(CAP1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 하나를 포함할 수 있다.
저굴절층(LRL)은 제1 캡핑층(CAP1)과 제2 캡핑층(CAP2) 사이에 배치될 수 있다. 저굴절층(LRL)은 색상 변환부(CCL)와 색상 필터부(CFL) 사이에 배치될 수 있다. 저굴절층(LRL)은 서브 화소(SPXL)들에 걸쳐 제공될 수 있다.
저굴절층(LRL)은 색상 변환부(CCL)로부터 제공된 광을 리사이클링하여 광 효율을 향상시킬 수 있다. 이를 위해, 저굴절층(LRL)은 색상 변환부(CCL)에 비해 낮은 굴절률을 가질 수 있다.
실시예에 따르면, 저굴절층(LRL)은 베이스 수지 및 상기 베이스 수지 내에 분산된 중공 입자를 포함할 수 있다. 상기 중공 입자는 중공 실리카 입자를 포함할 수 있다. 또는, 상기 중공 입자는 포로젠(porogen)에 의해 형성된 기공일 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 저굴절층(LRL)은 아연 산화물(ZnOx), 타이타늄 산화물(TiOx), 나노 실리케이트(nano silicate) 입자 중 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 캡핑층(CAP2)은 저굴절층(LRL) 상에 배치될 수 있다. 제2 캡핑층(CAP2)은 색상 필터부(CFL)와 저굴절층(LRL) 사이에 배치될 수 있다. 제2 캡핑층(CAP2)은 서브 화소(SPXL)들에 걸쳐 제공될 수 있다. 제2 캡핑층(CAP2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 저굴절층(LRL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
실시예에 따르면, 제2 캡핑층(CAP2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 하나를 포함할 수 있다.
색상 필터부(CFL)는 제2 캡핑층(CAP2) 상에 배치될 수 있다. 색상 필터부(CFL)는 서브 화소(SPXL)들에 걸쳐 제공될 수 있다. 색상 필터부(CFL)는 색상 필터들(CF1, CF2, CF3) 및 오버 코트층(OC)을 포함할 수 있다.
색상 필터들(CF1, CF2, CF3)은 제2 캡핑층(CAP2) 상에 배치될 수 있다.
실시예에 따르면, 서브 화소(SPXL)가 제1 색의 광을 발산하는 제1 서브 화소(SPXL1)인 경우, 발광 소자(LD)의 광이 발산되는 발광 영역은 평면 상에서 볼 때, 제1 색상 필터(CF1)와 중첩하고, 제2 색상 필터(CF2) 및 제3 색상 필터(CF3)와는 중첩하지 않을 수 있다. 도 9에는 서브 화소(SPXL)가 제1 서브 화소(SPXL1)인 실시예가 도시되었다.
실시예에 따르면, 서브 화소(SPXL)가 제2 색의 광을 발산하는 제2 서브 화소(SPXL2)인 경우, 발광 소자(LD)의 광이 발산되는 발광 영역은 평면 상에서 볼 때, 제2 색상 필터(CF2)와 중첩하고, 제1 색상 필터(CF1) 및 제3 색상 필터(CF3)와는 중첩하지 않을 수 있다.
실시예에 따르면, 서브 화소(SPXL)가 제3 색의 광을 발산하는 제3 서브 화소(SPXL3)인 경우, 발광 소자(LD)의 광이 발산되는 발광 영역은 평면 상에서 볼 때, 제3 색상 필터(CF3)와 중첩하고, 제1 색상 필터(CF1) 및 제2 색상 필터(CF2)와는 중첩하지 않을 수 있다.
제1 색상 필터(CF1)는, 제1 색의 광을 투과하되, 제2 색의 광 및 제3 색의 광을 비투과 시킬 수 있다. 일 예로, 제1 색상 필터(CF1)는 제1 색에 관한 색제(colorant)를 포함할 수 있다.
제2 색상 필터(CF2)는, 제2 색의 광을 투과하되, 제1 색의 광 및 제3 색의 광을 비투과 시킬 수 있다. 일 예로, 제2 색상 필터(CF2)는 제2 색에 관한 색제를 포함할 수 있다.
제3 색상 필터(CF3)는, 제3 색의 광을 투과하되, 제1 색의 광 및 제2 색의 광을 비투과 시킬 수 있다. 일 예로, 제3 색상 필터(CF3)는 제3 색에 관한 색제를 포함할 수 있다.
오버 코트층(OC)은 색상 필터들(CF1, CF2, CF3) 상에 배치될 수 있다. 오버 코트층(OC)은 서브 화소(SPXL)들에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 색상 필터들(CF1, CF2, CF3)을 포함한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 또한, 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
실시예에 따르면, 오버 코트층(OC)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin), 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 본 개시가 상술된 예시에 반드시 한정되는 것은 아니다.
외곽 필름부(UFL)는 색상 필터부(CFL) 상에 배치될 수 있다. 외곽 필름부(UFL)는 표시 장치(DD)의 외곽에 배치되어, 외부 영향을 저감시킬 수 있다. 외곽 필름부(UFL)은 서브 화소(SPXL)들에 걸쳐 제공될 수 있다. 실시예에 따라, 외곽 필름부(UFL)는 PET(polyethyleneterephthalate) 필름, 저반사 필름, 편광 필름, 및 투과도 제어 필름(transmittance controllable film) 중 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
다음으로, 도 10을 참조하여 제2 실시예에 따른 서브 화소(SPXL)에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 생략하며, 도 9를 참조하여 전술한 제1 실시예와의 차별점을 중심으로 설명한다.
도 10을 참조하면, 제2 실시예에 따른 서브 화소(SPXL)는, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)이 상이한 시점에 패터닝되고, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에는 제3 절연막(INS3)이 배치되는 점에서, 도 9를 참조하여 전술한 제1 실시예에 따른 서브 화소(SPXL)와 상이하다.
제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 서로 상이한 공정에 형성될 수 있다. 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 서로 상이한 시점에 패터닝될 수 있다.
제3 절연막(INS3)의 일부는 제1 컨택 전극(CNE1) 상에 배치되고, 제3 절연막(INS3)의 일부는 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 배치될 수 있다. 이 경우, 제3 절연막(INS3)은 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 간 단락을 방지할 수 있다.
제4 절연막(INS4)은 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제3 절연막(INS3) 상에 배치될 수 있다. 제4 절연막(INS4)은 표시 소자부(DPL)의 구성들을 보호할 수 있다. 제4 절연막(INS4)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다.
다음으로, 도 11을 참조하여 제3 실시예에 따른 서브 화소(SPXL)에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 생략하며, 도 9를 참조하여 전술한 제1 실시예와의 차별점을 중심으로 설명한다.
도 11을 참조하면, 제3 실시예에 따른 서브 화소(SPXL)는, 추가 뱅크(QBNK)를 더 포함하는 측면에서, 도 9를 참조하여 전술한 제1 실시예에 따른 서브 화소(SPXL)와 상이하다. 실시예에 따르면, 추가 뱅크(QBNK)는 색상 변환부용 뱅크로 지칭될 수 있다.
추가 뱅크(QBNK)는 뱅크(BNK) 상에 배치될 수 있다. 추가 뱅크(QBNK)는 평면 상에서 볼 때, 뱅크(BNK)와 중첩할 수 있다. 추가 뱅크(QBNK)는 색상 변환부(CCL)가 배치되는 영역을 정의할 수 있다. 실시예에 따르면, 추가 뱅크(QBNK)는 기판(SUB)의 두께 방향(예를 들어, 제3 방향(DR3))으로 돌출된 형상을 갖을 수 있다. 예를 들어, 추가 뱅크(QBNK)는 평면 상에서 볼 때, 색상 변환부(CCL)를 둘러싸도록 형성될 수 있다. 추가 뱅크(QBNK)는 색상 변환부(CCL)를 제공하기 이전 형성되고, 이후 색상 변환부(CCL)가 추가 뱅크(QBNK)에 의해 정의된 영역에 패터닝될 수 있다.
실시예에 따르면, 추가 뱅크(QBNK)는 유기 재료 또는 무기 재료를 포함할 수 있다. 실시예에 따라, 추가 뱅크(QBNK)는 차광 물질 또는 반사 물질을 포함하여, 광을 리사이클링 할 수 있다. 이 경우, 추가 뱅크(QBNK)는 색상 변환부(CCL)의 출괄 효율을 향상시킬 수 있다.
다음으로, 도 12를 참조하여 제4 실시예에 따른 서브 화소(SPXL)에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 생략하며, 도 9를 참조하여 전술한 제1 실시예와의 차별점을 중심으로 설명한다.
도 12를 참조하면, 제4 실시예에 따른 서브 화소(SPXL)는, 광 차단 패턴(LBP)을 더 포함하는 측면에서, 도 9를 참조하여 전술한 제1 실시예에 따른 서브 화소(SPXL)와 상이하다.
광 차단 패턴(LBP)은 색상 필터(CF)와 인접하여 제2 캡핑층(CAP2) 상에 배치될 수 있다. 예를 들어, 광 차단 패턴(LBP)은 제1 색상 필터(CF1)에 인접하여 배치될 수 있다. 실시예에 따르면, 광 차단 패턴(LBP)은 평면 상에서 볼 때, 뱅크(BNK)와 중첩할 수 있다. 광 차단 패턴(LBP)은 차광 물질을 포함하여, 인접한 서브 화소(SPXL)들 사이에서 광이 새는 빛샘 불량을 방지할 수 있고, 인접한 서브 화소(SPXL)들 각각에서 발산되는 광의 혼색을 방지할 수 있다. 예를 들어, 광 차단 패턴(LBP)은 블랙 매트릭스를 포함할 수 있다.
한편, 도 12에는 서브 화소(SPXL)가 제1 색을 제공하는 제1 서브 화소(SPXL1)인 실시예가 도시되었다. 이에 따라, 도 12에는 광 차단 패턴(LBP)에 인접하여 제1 색상 필터(CF1)가 배치되는 구조가 도시되었다. 실시예에 따라, 서브 화소(SPXL)가 제2 서브 화소(SPXL2)인 경우, 제2 색상 필터(CF2)가 배치될 수 있고, 서브 화소(SPXL)가 제3 서브 화소(SPXL3)인 경우, 제3 색상 필터(CF3)가 배치될 수 있음은 물론이다.
이하에서는, 도 13 내지 도 26을 참조하여, 실시예에 따른 표시 장치(DD)의 제조 방법 및 표시 장치(DD)를 제조하기 위한 패널(PNL)에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히 하거나 생략하도록 한다.
도 13 내지 도 26은 모기판(100)에 발광 패널(110)들을 형성한 이후, 절단 공정을 통해 발광 패널(110)들을 개별적으로 분리하는 실시예를 도시한다.
도 13은 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 14, 도 16, 도 18, 도 20, 도 21, 도 23 내지 도 26은 실시예에 따른 표시 장치의 제조 방법을 나타낸 공정 단계별 개략적인 평면도들이다. 도 14, 도 16, 도 18, 도 20, 도 21, 도 23 내지 도 26은 발광 패널(110)들의 평면 구조를 도시한다.
도 15, 도 17, 도 19, 및 도 22는 실시예에 따른 표시 장치의 제조 방법을 나타낸 공정 단계별 개략적인 단면도들이다. 도 15, 도 17, 도 19, 및 도 22는 개별 발광 패널(110)에서의 단면 구조를 도시한다. . 도 15, 도 17, 도 19, 및 도 22은 도 9 및 도 10을 참조하여 전술한, Ⅰ~Ⅰ'에 따른 개략적인 단면에 대응하는 구조를 도시한다.
도 23 내지 도 25는 실시예에 따른 셀 영역(CA)들이 인접한 영역을 나타낸 개략적인 확대도들이다. 도 23 내지 도 25는 발광 패널(110)들이 인접한 영역에서 형성된 셀 연결 라인(200)의 구조를 도시한다.
도 26은 실시예에 따라 분리된 셀 영역(CA)들 중 하나를 개략적으로 나타낸 평면도이다. 도 26은 절단 공정이 수행된 이후 발광 패널(110)의 평면 구조를 도시한다.
도 13을 참조하면, 실시예에 따른 표시 장치(DD)의 제조 방법은 정렬 전극들 및 패드들을 제공하는 단계(S120), 발광 소자를 제공하는 단계(S140), 컨택 전극들을 제공하는 단계(S150), 정렬 전극의 일부를 제거하는 단계(S160), 절연막을 제공하는 단계(S170), 및 셀 영역들을 분리하는 단계(S180)를 포함할 수 있다.
도 13, 도 14, 및 도 15를 참조하면, 정렬 전극들 및 패드들을 제공하는 단계(S120)에서, 모기판(100)의 기판(SUB) 상에 정렬 전극(AL)들, 제1 정렬 패드(AP1), 제2 정렬 패드(AP2), 및 패드(PAD)들을 배치할 수 있다. 정렬 전극(AL)들은 제1 정렬 라인(AL1), 제2 정렬 라인(AL2), 제1 전극(ELT1), 및 제2 전극(ELT2)을 포함할 수 있다.
모기판(100)은 기판(SUB)을 포함할 수 있다. 모기판(100)은 하나의 대형 기판(SUB) 상에서 발광 패널(110)들을 동시에 제조하기 위한 것으로서, 이를 위한 베이스 면을 형성하는 기판(SUB) 및 기판(SUB) 상에 배치된 전극들, 라인들, 및 절연층들을 포괄할 수 있다.
모기판(100)은 표시 장치 제조용 패널으로 지칭될 수 있다.
기판(SUB)은 발광 패널(110)들을 형성하기 위한 셀 영역(CA)들을 포함할 수 있다. 제조하고자 하는 개별 발광 패널(110)들 각각은 셀 영역(CA)들 중 하나에 대응할 수 있다. 발광 패널(110)들은 기판(SUB) 상에 배치되어, 셀 영역(CA)들 각각에 대응하여 정의될 수 있다.
셀 영역(CA)들 각각은 개별 발광 패널(110)들이 형성되는 영역으로서, 절단 공정이 수행되는 절단 라인(CL)에 의해 정의(또는 구분)될 수 있다.
제1 정렬 라인(AL1), 제1 전극(ELT1), 및 제2 전극(ELT2)은 셀 영역(CA)들 각각의 기판(SUB) 상에 형성(혹은 배치)될 수 있다. 셀 연결 라인(200)은 인접한 셀 영역(CA)들 사이의 기판(SUB) 상에 형성(또는 배치)될 수 있다. 셀 연결 라인(200)은 인접한 발광 패널(110)들을 서로 전기적으로 연결할 수 있다. 실시예에 따라, 셀 연결 라인(200)은 화소 회로부(PCL)에 배치된 도전층 또는 정렬 전극(AL)들 중 하나와 동일한 층에 배치될 수 있으며, 특정한 예시에 반드시 한정되는 것은 아니다.
실시예에 따르면, 기판(SUB) 상에는 셀 영역(CA)들 각각에서 정의될 수 있는 화소 회로부(PCL)가 배치되고, 화소 회로부(PCL) 상에는 제1 전극(ELT1) 및 제2 전극(ELT2)이 배치될 수 있다. 또한, 실시예에 따라, 제1 전극(ELT1)과 제2 전극(ELT2)이 배치되기 이전 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)이 배치(혹은 형성, 패터닝)될 수 있고, 제1 전극(ELT1) 및 제2 전극(ELT2) 상에는 제1 절연막(INS1)이 배치될 수 있다. 실시예에 따라, 제1 전극(ELT1)의 일부는 제1 절연 패턴(INP1) 상에 배치되고, 제2 전극(ELT2)의 일부는 제2 절연 패턴(INP2) 상에 배치될 수 있다.
실시예에 따라, 제1 전극(ELT1)은 제1 정렬 라인(AL1)에 전기적으로 연결되고, 제2 전극(ELT2)은 제2 정렬 라인(AL2)에 전기적으로 연결될 수 있다.
실시예에 따라, 발광 소자를 제공하는 단계(S140) 이전에서는, 셀 영역(CA) 각각에 형성된 제1 전극(ELT1)들은 제1 정렬 라인(AL1)에 공통으로 연결되고, 제2 전극(ELT2)들은 제2 정렬 라인(AL2)에 공통으로 연결될 수 있다.
셀 영역(CA)들 각각에서, 제1 정렬 라인(AL1)은 셀 영역(CA)의 일측에 인접하여 배치되고, 제2 정렬 라인(AL2)은 셀 영역(CA)의 타측에 인접하여 배치될 수 있다. 실시예에 따라, 제1 정렬 라인(AL1)은 셀 영역(CA)에 형성된 제1 전극(ELT1)들에 전기적으로 공통 연결되고, 제2 정렬 라인(AL2)은 셀 영역(CA)에 형성된 제2 전극(ELT2)들에 전기적으로 공통 연결될 수 있다.
제1 정렬 라인(AL1)은 모기판(100)의 일 영역(예를 들어, 가장 자리 영역)에 배치된 제1 정렬 패드(AP1)와 전기적으로 연결될 수 있고, 제2 정렬 라인(AL2)은 모기판(100)의 일 영역(예를 들어, 가장 자리 영역)에 배치된 제2 정렬 패드(AP2)와 전기적으로 연결될 수 있다.
발광 패널(110)들 중 하나의 제1 정렬 라인(AL1)은 인접한 발광 패널(110)의 제1 정렬 라인(AL1)과 전기적으로 연결될 수 있고, 발광 패널(110)들 중 하나의 제2 정렬 라인(AL2)은 인접한 발광 패널(110)의 제2 정렬 라인(AL2)과 전기적으로 연결될 수 있다. 예를 들어, 각 열에 배치된 제1 정렬 라인(AL1)들은 셀 연결 라인(200) 및 패드(PAD)들을 통해 서로 전기적으로 연결되고, 제1 정렬 패드(AP1)와 전기적으로 연결될 수 있다. 각 열에 배치된 제2 정렬 라인(AL2)들은 셀 연결 라인(200) 및 패드(PAD)들을 통해 서로 전기적으로 연결되고, 제2 정렬 패드(AP2)와 전기적으로 연결될 수 있다.
실시예에 따라, 제1 정렬 라인(AL1) 및 제2 정렬 라인(AL2)은 단일층 구조 혹은 다중층 구조를 가질 수 있다. 예를 들어, 제1 정렬 라인(AL1) 및 제2 정렬 라인(AL2)은 제1 전극(ELT1) 및 제2 전극(ELT2)과 동일한 공정에서 패터닝될 수 있다. 혹은 다른 예에 따르면, 제1 정렬 라인(AL1) 및 제2 정렬 라인(AL2)의 일부는 제1 전극(ELT1) 및 제2 전극(ELT2)과 동일한 공정 내 패터닝되고, 또 다른 일부는 상이한 공정 내 패터닝될 수 있다.
도 13, 도 16, 및 도 17을 참조하면, 발광 소자를 제공하는 단계(S140)에서, 발광 패널(110)에 발광 소자(LD)를 제공(혹은 배치)할 수 있다. 예를 들어, 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 제1 절연막(INS1) 상에 배치될 수 있다.
본 단계에서, 제1 정렬 패드(AP1) 및 제2 정렬 패드(AP2)에 전압을 인가하여, 발광 소자(LD)가 배치되고자 하는 영역에 전계를 형성할 수 있다. 그리고 각 셀 영역(CA)들에 발광 소자(LD)를 제공(혹은 공급)하여, 제공된 발광 소자(LD)들은 형성된 전계에 기초하여 정렬될 수 있다. 예를 들어, 제1 정렬 패드(AP1)에는 교류 전압이 제공되어, 제1 정렬 라인(AL1) 및 제1 전극(ELT1)에는 교류 전압이 제공될 수 있고, 제2 정렬 패드(AP2)에는 그라운드 전압이 제공되어, 제2 정렬 라인(AL2) 및 제2 전극(ELT2)에는 그라운드 전압이 제공될 수 있다. 이에 따라, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에는 전계가 형성되어, 발광 소자(LD)는 형성된 전계에 기초하여 배열될 수 있다.
실시예에 따르면, 발광 소자(LD)들은 소정의 용매에 분산되어, 잉크젯 방식을 통해 셀 영역(CA)에 제공(혹은 공급)될 수 있다. 다만, 발광 소자(LD)들의 공급 방식은 이에 한정되지 않으며, 발광 소자(LD)들은 이외에도 슬릿 코팅 방식을 포함한 다양한 방식을 통해 공급될 수 있다.
한편, 발광 소자(LD)가 제공되기 이전, 뱅크(BNK)가 제1 절연막(INS1) 상에 배치될 수 있다. 뱅크(BNK)는 발광 소자(LD)가 배치되고자 하는 영역을 둘러 싸는 형태로 형성될 수 있다. 뱅크(BNK)는 발광 소자(LD)가 잉크젯 방식으로 공급되는 경우, 용매가 수용될 수 있는 공간을 형성할 수 있다.
도 13, 도 18, 및 도 19를 참조하면, 컨택 전극들을 제공하는 단계(S150)에서, 컨택 전극들(CNE1, CNE2)을 셀 영역(CA)에 형성할 수 있다. 예를 들어, 제1 컨택 전극(CNE1)이 평면 상에서 볼 때, 제1 전극(ELT1)과 중첩하고, 발광 소자(LD)와 전기적으로 연결되도록 형성될 수 있고, 제2 컨택 전극(CNE2)이 평면 상에서 볼 때, 제2 전극(ELT2)과 중첩하고, 발광 소자(LD)와 전기적으로 연결되도록 형성될 수 있다.
실시예에 따르면, 컨택 전극들(CNE1, CNE2)을 형성하기 이전에, 제2 절연막(INS2)을 발광 소자(LD) 상에 배치할 수 있다. 제2 절연막(INS2)은 평면 상에서 볼 때, 발광 소자(LD)의 활성층(AL)과 중첩하도록 배치될 수 있다.
한편, 도면에 도시되지 않았으나, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)이 상이한 공정에서 패터닝될 수도 있다. 이 경우, 제2 절연막(INS2)이 형성된 이후, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)이 순차적으로 제공될 수 있다.
도 13, 도 20, 및 도 21을 참조하면, 정렬 전극의 일부를 제거하는 단계(S160)에서, 정렬 전극(AL)들의 적어도 일부를 제거할 수 있다.
실시예에 따르면, 각 발광 패널(110)의 서브 화소(SPXL)들이 개별적으로 구동될 수 있도록, 정렬 전극(AL)들의 일부를 식각하여, 제1 전극(ELT1) 및/또는 제2 전극(ELT2)이 분리될 수 있다. 예를 들어, 서브 화소(SPXL) 각각의 제1 전극(ELT1)은 서브 화소(SPXL) 각각의 화소 회로에 전기적으로 연결 될 수 있고, 제1 전극(ELT1)들 간 연결을 끊어줌으로써, 제1 전극(ELT1) 및 화소 회로가 서브 화소(SPXL) 별로 분리될 수 있다.
한편, 실시예에 따르면, 발광 패널(110) 각각에 대한 정전기에 의한 영향이 저감되도록, 본 단계에서 인접한 발광 패널(110)들을 연결하는 라인들의 적어도 일부가 유지될 수 있다. 이에 관련하여, 도 20에는 제1 실시 형태에 따른 라인 연결 구조가 도시되었고, 도 21에는 제2 실시 형태에 따른 라인 연결 구조가 도시되었다.
먼저, 도 20을 참조하면, 본 단계에서 서로 인접한 발광 패널(110)들을 전기적으로 연결하는 셀 연결 라인(200)들은 제거되지 않을 수 있다. 전술한 바와 같이, 실시예에 따라, 정렬 전극(AL)들의 적어도 일부를 제거하기 위한 식각 공정이 진행될 수 있으며, 이 때, 인접한 발광 패널(110)들 사이를 전기적으로 연결하는 셀 연결 라인(200)들의 적어도 하나는 별도로 식각되지 않을 수 있다.
예를 들어, 정렬 전극의 일부를 제거하는 단계(S160) 이전에, 상이한 셀 영역(CA)들에 배치된 제1 정렬 라인(AL1)들 및 제2 정렬 라인(AL2)들 각각은 셀 연결 라인(200)에 의해 전기적으로 연결될 수 있다. 실시예에 따르면, 정렬 전극(AL)들의 일부가 식각될 때, 셀 연결 라인(200)은 절단(혹은 식각)되지 않을 수 있다. 정렬 전극의 일부를 제거하는 단계(S160)가 수행되는 경우, 제1 정렬 라인(AL1)과 전기적으로 연결된 셀 연결 라인(200) 및 제2 정렬 라인(AL2)과 전기적으로 연결된 셀 연결 라인(200)은 절단(혹은 식각)되지 않을 수 있다.
즉, 본 실시 형태에 따르면, 정렬 전극의 일부를 제거하는 단계(S160)가 수행되는 경우에도, 인접한 발광 패널(110)들은 셀 연결 라인(200)에 의해 전기적으로 연결될 수 있다.
실시예에 따르면, 셀 연결 라인(200)은 이후 수행되는 절단 공정에 의해 절단될 수 있다. 즉, 발광 패널(110)들이 서로 물리적으로 분리되는 공정이 수행되는 시점 이전까지, 복수의 셀 영역(CA)들의 전극들의 적어도 일부는 전기적으로 연결될 수 있다. 이 경우, 셀 영역(CA)들 중 어느 하나에 정전기가 발생되는 경우, 발생된 정전기가 모기판(100) 전반에 분산될 수 있다. 이에 따라, 정전기에 의해 발광 패널(110)들의 개별 구성, 특히 발광 소자(LD)의 손상이 방지될 수 있다.
다음으로, 도 21을 참조하면, 서로 인접한 발광 패널(110)들을 전기적으로 연결하는 라인들의 적어도 일부가 제거되나, 다른 적어도 일부는 유지될 수 있다.
예를 들어, 상이한 셀 영역(CA)들에 배치된 제1 정렬 라인(AL1)들은 셀 연결 라인(200)에 의해 전기적으로 연결될 수 있되, 상이한 셀 영역(CA)들에 배치된 제2 정렬 라인(AL2)들을 전기적으로 연결하였던 셀 연결 라인(200)은 정렬 전극(AL)들의 적어도 일부를 제거하기 위한 식각 공정에 의해 절단될 수 있다. 예를 들어, 정렬 전극(AL)들의 일부가 식각될 때, 제1 정렬 라인(AL1)에 연결된 셀 연결 라인(200)의 일부가 절단(혹은 식각)됨 없이, 제2 정렬 라인(AL2)에 연결된 셀 연결 라인(200)의 일부가 절단(혹은 식각)될 수 있다.
본 실시 형태 또한 마찬가지로, 발광 패널(110)들이 서로 물리적으로 분리되는 공정이 수행되는 시점 이전까지, 복수의 셀 영역(CA)들의 전극들의 적어도 일부는 전기적으로 연결되어, 발광 패널(110)에 대한 정전기의 영향이 저감될 수 있다.
도 13 및 도 22를 참조하면, 절연막을 제공하는 단계(S170)에서, 컨택 전극들(CNE1, CNE2) 상에 절연막을 제공할 수 있다. 본 단계에서 제공되는 절연막(INS3)은 셀 영역(CA)들 각각에 패터닝될 수 있다.
실시예에 따르면, 본 단계에서 제공되는 절연막은 발광 소자(LD) 상에 배치된 절연막들 중 하나일 수 있다. 본 단계에서 제공되는 절연막은 제1 컨택 전극(CNE1) 및/또는 제2 컨택 전극(CNE2)이 형성된 이후에 제공되는 절연막들 중 하나일 수 있다. 예를 들어, 본 단계에서 제공되는 절연막은 전술한 제3 절연막(INS3)일 수 있다. 제3 절연막(INS3)은 셀 영역(CA)들 각각에 패터닝될 수 있다.
제3 절연막(INS3)은 표시 소자부(DPL)의 개별 구성을 커버하도록 증착될 수 있다. 제3 절연막(INS3)은 셀 영역(CA)들 각각에 패터닝될 수 있다. 제3 절연막(INS3)이 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제2 절연막(INS2) 상에 배치될 수 있다.
절연막을 제공하는 단계(S170)는 셀 연결 라인(200)의 적어도 일부가 인접한 셀 영역(CA)들 사이에 배치된 구조 하에서 수행될 수 있다. 절연막을 제공하는 단계(S170)는 셀 연결 라인(200)의 적어도 일부가 배치된 상태에서 수행될 수 있다. 절연막을 제공하는 단계(S170)는 셀 영역들을 분리하는 단계(S180) 이전에 수행될 수 있다. 특히, 절연막을 제공하는 단계(S170)는 셀 영역들을 분리하는 단계(S180)에서 수반되는 셀 연결 라인들(200)을 절단하는 단계보다 이전에 수행될 수 있다.
전술한 바와 같이, 셀 연결 라인(200)이 잔존하는 경우, 발광 패널(110)에서 발생되는 정전기가 모기판(100) 전반에 분산될 수 있어, 표시 소자부(DPL), 특히 발광 소자(LD)의 손상이 방지될 수 있다. 또한 절연막을 제공하는 단계(S170)가 셀 연결 라인(200)들을 절단하는 단계보다 이전에 수행되어, 발광 소자(LD)의 훼손이 발생됨 없이 절연막(예를 들어, 제3 절연막(INS3))이 제공될 수 있다. 또한, 실험적으로, 발광 소자(LD)가 훼손된 상태에서 절연막이 형성될 경우, 발광 소자(LD)에 대한 전극들이 비정상적으로 연결되어, 발광 소자(LD)들의 발광 효율이 저감될 수 있다. 하지만, 실시예에 따르면, 정전기가 효율적으로 분산되는 구조가 제공된 상태에서 절연막을 제공하는 단계(S170)가 수행되고, 이후 비로소 셀 연결 라인(200)이 절단되어, 발광 소자(LD)가 비정상적으로 동작하는 것이 방지될 수 있으며, 결국 화소(PXL)의 발광 효율이 향상될 수 있다.
도 13, 도 23 내지 도 25를 참조하면, 셀 영역들을 분리하는 단계(S180)에서, 인접한 셀 영역(CA)들은 분리되어, 발광 패널(110)들은 개별적으로 제공될 수 있다.
도 23 내지 도 25 각각은, 서로 인접한 셀 영역(CA)들에 제공된 셀 연결 라인(200)의 구조를 중심으로 도시한다. 예를 들어, 도 23 내지 도 25 각각은, 서로 제2 방향(DR2)으로 인접한 발광 패널(110)들을 서로 전기적으로 연결하는 셀 연결 라인(200)을 나타내는 개략적인 확대도일 수 있다.
도 23 내지 도 25에서는 설명의 편의를 위하여, 일측에 배치된 셀 영역(CA)의 발광 패널(110)이 제1 셀 영역(CA1)의 제1 발광 패널(112)로 표기되었고, 타측에 배치된 셀 영역(CA)의 발광 패널(110)이 제2 셀 영역(CA2)의 제2 발광 패널(114)로 표기되었다. 제1 발광 패널(112)과 제2 발광 패널(114)은 소정 방향(예를 들어, 제1 방향(DR1))으로 연장하는 절단 라인(CL)에 의해 구분될 수 있다.
셀 영역들을 분리하는 단계(S180)에서는, 기판(SUB)을 절단하기 위한 공정이 수행될 수 있다. 예를 들어, 모기판(100)의 기판(SUB)을 절단하여, 셀 영역(CA)들을 분리하기 위하여, 스크라이빙(scribing) 공정이 수행될 수 있다. 다만 전술한 예시에 반드시 한정되는 것은 아니며, 본 단계에서는 기판(SUB) 및 전극 라인을 절단하기 위한 다양한 공정이 적용될 수 있다.
실시예에 따르면, 절단 라인(CL)을 기준으로 제1 발광 패널(112)과 제2 발광 패널(114)은 서로 물리적으로 분리될 수 있다. 예를 들어, 절단 라인(CL)을 기준으로 절단 공정이 수행되어, 제1 발광 패널(112)에 대응하는 기판(SUB)과 제2 발광 패널(114)에 대응하는 기판(SUB)은 서로 분리될 수 있다.
실시예에 따르면, 셀 연결 라인(200)이 절단되어 인접한 셀 영역(CA)들 각각의 발광 패널(110)들은 서로 전기적으로 분리될 수 있다. 예를 들어, 제1 방향(DR1)으로 셀 연결 라인(200)이 절단되어, 서로 제2 방향(DR2)으로 인접한 제1 발광 패널(112)과 제2 발광 패널(114)은 서로 전기적으로 분리될 수 있다.
즉, 셀 영역들을 분리하는 단계(S180)가 수행되기 이전에, 서로 인접한 발광 패널(110)들을 전기적으로 연결하였던 셀 연결 라인(200)은 본 단계에서 절단될 수 있고, 이에 따라, 개별적인 전기적 경로가 정의되는 발광 패널(110)들이 제공될 수 있다.
한편, 실시예에 따르면 셀 영역들을 분리하는 단계(S180)에서, 셀 연결 라인(200)이 절단되는 것과 기판(SUB)이 절단되는 것은 동시에 수행될 수 있다. 셀 연결 라인(200)이 절단되는 것과 셀 영역(CA)들이 분리되는 것은 동시에 수행될 수 있다. 예를 들어, 제1 발광 패널(112)과 제2 발광 패널(114)은, 셀 연결 라인(200)을 절단하는 단일의 공정에 수반하여 전기적으로 분리될 수 있다.
일 절단 공정 내에서, 기판(SUB)과 연결 라인(200)은 동시에 절단될 수 있다. 이 경우, 셀 연결 라인(200)을 절단하기 위한 공정 단계가 간소화될 수 있고, 이에 따라 공정성이 향상되면서도 공정 비용이 절감될 수 있다.
실시예에 따르면, 셀 연결 라인(200)은 소정의 구조를 포함하여, 인접한 발광 패널(110)들 간 전기적 연결이 분리되면서, 이와 동시에 발광 패널(110)들 중 적어도 하나에 포함된 구성들 간 전기적 연결이 분리될 수 있다.
예를 들어, 셀 연결 라인(200)은 소정의 패턴으로 형성되어, 제1 발광 패널(112)과 제2 발광 패널(114) 간 전기적 연결이 분리되면서, 이와 동시에 제1 발광 패널(112) 내 일부 구성 간 전기적 연결이 분리될 수 있다. 이에 관하여 도 23 내지 도 25를 참조하여 후술한다.
먼저 도 23을 참조하여, 일 실시예에 따른 셀 연결 라인(200)의 구조에 관하여 설명한다.
셀 연결 라인(200)은 제1 셀 연결 패턴(220) 및 제2 셀 연결 패턴(240)을 포함할 수 있다. 도 23에서는 설명의 편의상, 제1 셀 연결 패턴(220)은 일점쇄선으로 특정되었고, 제2 셀 연결 패턴(240)은 이점쇄선으로 특정되었다.
제1 셀 연결 패턴(220)과 제2 셀 연결 패턴(240)은 교번하여 배치될 수 있다. 예를 들어, 제1 셀 연결 패턴(220)은 인접한 제2 셀 연결 패턴(240)들 사이에 배치되고, 제2 셀 연결 패턴(240)은 인접한 제1 셀 연결 패턴(220)들 사이에 배치될 수 있다.
실시예에 따르면, 제1 셀 연결 패턴(220)은 제1 발광 패널(112)의 패드(PAD)와 제2 발광 패널(114)의 패드(PAD)를 전기적으로 연결할 수 있다.
예를 들어, 제1 셀 연결 패턴(220)은 제1 이격 패드(1240)와 제2 이격 패드(1340)를 전기적으로 연결할 수 있다. 제1 이격 패드(1240)는 제1 발광 패널(112)의 패드(PAD)로서, 절단 라인(CL)에 직접 인접하지 않은 라인(예를 들어, 행 또는 열)에 배치된 것일 수 있다. 제2 이격 패드(1340)는 제2 발광 패널(114)의 패드(PAD)로서, 절단 라인(CL)에 직접 인접하지 않은 라인(예를 들어, 행 또는 열)에 배치된 것일 수 있다.
실시예에 따르면, 제2 셀 연결 패턴(240)은 제1 발광 패널(112)의 패드(PAD)와 제2 발광 패널(114)의 패드(PAD)를 전기적으로 연결할 수 있다.
예를 들어, 제2 셀 연결 패턴(240)은 제1 인접 패드(1220)와 제2 인접 패드(1320)를 전기적으로 연결할 수 있다. 제1 인접 패드(1220)는 제1 발광 패널(112)의 패드(PAD)로서, 절단 라인(CL)에 직접 인접한 라인(예를 들어, 행 또는 열)에 배치된 것일 수 있다. 제2 인접 패드(1320)는 제2 발광 패널(114)의 패드(PAD)로서, 절단 라인(CL)에 직접 인접한 라인(예를 들어, 행 또는 열)에 배치된 것일 수 있다.
제1 셀 연결 패턴(220)은 제1 발광 패널(112)의 패드(PAD)들을 서로 전기적으로 연결할 수 있다. 예를 들어, 제1 이격 패드(1240)는 제1 셀 연결 패턴(220)을 통해 또 다른 제1 이격 패드(1240)와 전기적으로 연결될 수 있다.
제1 셀 연결 패턴(220)은 제2 발광 패널(114)의 패드(PAD)들을 서로 전기적으로 연결할 수 있다. 예를 들어, 제2 이격 패드(1340)는 제1 셀 연결 패턴(220)을 통해 또 다른 제2 이격 패드(1340)와 전기적으로 연결될 수 있다.
제1 셀 연결 패턴(220)과 제2 셀 연결 패턴(240)은 서로 상이한 크기를 가질 수 있다. 예를 들어, 제1 셀 연결 패턴(220)의 제1 방향(DR1)으로의 길이는 제2 셀 연결 패턴(240)의 제1 방향(DR1)으로의 길이보다 작을 수 있다.
실시예에 따라, 제1 셀 연결 패턴(220)의 제1 방향(DR1)으로의 길이는 절단 라인(CL)에 인접한 패드(PAD) 간 제1 방향(DR1)으로의 간격에 대응할 수 있다. 실시예에 따라, 제2 셀 연결 패턴(240)의 제1 방향(DR1)으로의 길이는 절단 라인(CL)에 인접한 패드(PAD)의 제1 방향(DR1)으로의 길이에 대응할 수 있다.
제1 셀 연결 패턴(220) 및 제2 셀 연결 패턴(240)은 각각 절단 라인(CL)과 전반적으로 동일한 방향으로 연장하는 제1 라인과 절단 라인(CL)과 상이한 방향으로 연장하는 제2 라인을 포함할 수 있다. 제1 셀 연결 패턴(220) 및 제2 셀 연결 패턴(240)은 각각 제1 방향(DR1)으로 연장하는 라인과 제2 방향(DR2)으로 연장하는 라인을 포함할 수 있다.
예를 들어, 제1 셀 연결 패턴(220)과 제2 셀 연결 패턴(240)은 적어도 2회 이상 절곡될 수 있다. 실시예에 따라, 제1 셀 연결 패턴(220)과 제2 셀 연결 패턴(240) 각각은 돌출부 및 오목부를 포함할 수 있고, 제1 셀 연결 패턴(220)과 제2 셀 연결 패턴(240) 각각의 돌출부를 통해 인접한 패널의 패드(PAD)에 전기적으로 연결될 수 있다.
이에 따라, 절단 라인(CL)에 대한 절단 공정이 수행될 때, 제1 발광 패널(112)과 제2 발광 패널(114)이 서로 전기적으로 분리되면서도, 제1 발광 패널(112) 내 구성들 간 전기적 연결이 분리되고, 제2 발광 패널(114) 내 구성들 간 전기적 연결이 분리될 수 있다. 예를 들어, 전술한 바와 같이, 제1 셀 연결 패턴(220)은 제1 발광 패널(112) 내 제1 이격 패드(PAD)들을 서로 전기적으로 연결할 수 있다. 이 때, 제1 셀 연결 패턴(220)은 절단 라인(CL)과 상이한 방향으로 연장하는 라인을 적어도 포함하여, 절단 공정이 수행될 때 개별 발광 패널들(112, 114) 내 구성들(예를 들어, 패드(PAD)들) 간 전기적 연결이 분리될 수 있다.
다음으로, 도 24를 참조하여, 일 실시예에 따른 셀 연결 라인(200)의 구조에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나 생략하도록 하며, 차별점을 중심으로 서술한다.
도 24를 참조하면, 실시예에 따른 셀 연결 라인(200)은 셀 연결 패턴(260)들을 포함할 수 있다. 셀 연결 라인(200)은 동일한 셀 연결 패턴(260)들이 복수 개 구비된 구조를 포함할 수 있다.
셀 연결 패턴(260)들은 절단 라인(CL)과 동일한 방향으로 순차적으로 배치될 수 있다. 예를 들어, 셀 연결 패턴(260)들은 제2 방향(DR2)으로 인접한 제1 발광 패널(112)과 제2 발광 패널(114) 사이에서 제1 방향(DR1)으로 배열될 수 있다.
셀 연결 패턴(260)은 제1 인접 패드(1220)와 제2 인접 패드(1320)를 전기적으로 연결할 수 있다. 셀 연결 패턴(260)은 제1 이격 패드(1240)와 제2 이격 패드(1340)를 전기적으로 연결할 수 있다.
셀 연결 패턴(260)은 제1 발광 패널(112) 내 제1 이격 패드들(1240)을 전기적으로 연결할 수 있다. 셀 연결 패턴(260)은 제2 발광 패널(114) 내 제2 이격 패드들(1340)을 전기적으로 연결할 수 있다.
셀 연결 패턴(260)은 각각 절단 라인(CL)과 전반적으로 동일한 방향으로 연장하는 라인과 절단 라인(CL)과 상이한 방향으로 연장하는 라인을 포함할 수 있다. 셀 연결 패턴(260)은 제1 방향(DR1)으로 연장하는 라인과 제2 방향(DR2)으로 연장하는 라인을 포함할 수 있다.
본 실시예에 따르면, 전술한 실시예와 마찬가지로, 단일의 공정을 통해 인접한 발광 패널들(112, 114)을 전기적으로 분리하면서도, 개별 발광 패널들(112 또는 114) 내 구성들 간 전기적 연결을 분리할 수 있다. 또한, 단일의 패턴이 반복적으로 배치되어, 공정성이 향상될 수 있다.
또한, 실시예에 따르면, 셀 연결 패턴(260)의 라인 간격은 일정할 수 있다. 이 경우, 라인 간 간격이 충분히 확보되어, 라인들 간 쇼트 결함이 방지될 수 있다.
다음으로, 도 25를 참조하여, 일 실시예에 따른 셀 연결 라인(200)의 구조에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나, 생략하도록 하며, 차별점을 중심으로 서술한다.
도 25를 참조하면, 실시예에 따른 셀 연결 라인(200)은 대칭 셀 연결 패턴(280)을 포함할 수 있다. 셀 연결 라인(200)은 복수 개의 대칭 셀 연결 패턴(280)이 배열된 구조를 포함할 수 있다.
대칭 셀 연결 패턴(280)은 일 방향으로 대칭일 수 있다. 대칭 셀 연결 패턴(280)은 절단 라인(CL)과 상이한 방향을 기준으로 대칭일 수 있다. 예를 들어, 대칭 셀 연결 패턴(280)들이 제1 방향(DR1)을 따라 배열된 경우, 대칭 셀 연결 패턴(280)은 제2 방향(DR2)으로 대칭일 수 있다. 실시예에 따르면, 대칭 셀 연결 패턴(280)은 제2 방향(DR2)으로 연장하는 라인, 상기 라인을 기준으로 제1 방향(DR1)으로 연장하는 복수의 라인을 포함할 수 있다.
실시예에 따르면, 대칭 셀 연결 패턴(280)은 제1 인접 패드(1220)와 제2 인접 패드(1320)를 전기적으로 연결할 수 있다. 대칭 셀 연결 패턴(280)은 제1 이격 패드(1240)와 제2 이격 패드(1340)를 전기적으로 연결할 수 있다.
실시예에 따르면, 대칭 셀 연결 패턴(280)의 라인 간격은 일정할 수 있다. 이 경우, 라인 간 간격이 충분히 확보되어, 라인들 간 쇼트 결함이 방지될 수 있다.
대칭 셀 연결 패턴(280)은 제1 대칭 연결 패턴(282) 및 제2 대칭 연결 패턴(284)을 포함할 수 있다. 실시예에 따르면, 제1 대칭 연결 패턴(282)과 제2 대칭 연결 패턴(284)은 서로 상이할 수 있다. 예를 들어, 제1 대칭 연결 패턴(282)과 제2 대칭 연결 패턴(284)은 서로 제2 방향(DR2)으로 반전된 형상을 가질 수 있다. 다만 전술한 예시에 반드시 한정되는 것은 아니다. 예를 들어, 셀 연결 라인(200)은 서로 동일한 대칭 셀 연결 패턴(280)들이 순차적으로 배열된 구조를 가질 수도 있다.
본 실시예에 따르면, 전술한 실시예와 마찬가지로, 단일의 공정을 통해 인접한 발광 패널들(112, 114)을 전기적으로 분리하면서도, 개별 발광 패널들(112 또는 114) 내 구성들 간 전기적 연결을 분리할 수 있다.
한편, 실시예에 따르면, 절단 라인(CL)을 따라, 발광 패널들(112, 114)을 개별적으로 분리한 이후, 발광 패널들(112, 114) 중 어느 하나에 잔존한 라인의 개수는 연결하고자 하는 패드(PAD)의 개수보다 클 수 있다. 예를 들어, 도 25를 참조하면, 절단 라인(CL)을 따라 제1 발광 패널(112)이 분리된다면, 서로 물리적으로 분리된 셀 연결 라인(200)들의 개수는 9개일 수 있으며, 도시된 연결하고자 하는 패드(PAD)의 개수는 7개일 수 있다.
도 26을 참조하면, 셀 영역(CA)들이 분리되어, 개별적으로 제공된 발광 패널(110)이 제공될 수 있다. 전술한 바와 같이, 발광 소자(LD)들은 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 정렬될 수 있고, 공정 진행 중 발광 패널(110) 내 정전기에 의한 영향이 감소될 수 있다. 이에 따라, 발광 소자(LD)들은 정상적으로 동작할 수 있으며, 발광 효율이 향상된 표시 장치(DD)가 제공될 수 있다.
이상에서는 본 개시의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 개시의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 개시를 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 개시의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
LD: 발광 소자
DD: 표시 장치
PXL: 화소
PAD: 패드
100: 모기판
110: 발광 패널
CA: 셀 영역
AL: 정렬 라인
200: 셀 연결 라인

Claims (20)

  1. 셀 영역들을 포함하는 기판 상에 발광 소자를 배치하는 단계;
    상기 발광 소자 상에 절연막을 배치하는 단계; 및
    상기 셀 영역들을 분리하는 단계; 를 포함하고,
    상기 기판 상에는 상기 셀 영역들 각각에 대응하고 상기 발광 소자를 포함하는 발광 패널들이 배치되고,
    상기 셀 영역들을 분리하는 단계는, 상기 발광 패널들을 서로 전기적으로 분리하는 단계를 포함하고,
    상기 발광 패널들을 서로 전기적으로 분리하는 단계는, 상기 절연막을 배치하는 단계 이후에 수행되는,
    표시 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 기판 상에 제1 전극들, 제2 전극들, 제1 정렬 라인 및 제2 정렬 라인을 포함하는 정렬 전극을 배치하는 단계; 를 더 포함하는,
    표시 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 발광 소자를 배치하는 단계는:
    상기 발광 소자가 상기 제1 전극들 및 상기 제2 전극들 사이에 형성된 전계에 기초하여 배열되는 단계를 포함하는,
    표시 장치의 제조 방법.
  4. 제2 항에 있어서,
    상기 발광 패널들은 제1 발광 패널 및 제2 발광 패널을 포함하고,
    상기 제1 발광 패널과 상기 제2 발광 패널은 일 방향으로 연장하는 절단 라인을 기준으로 구분되고,
    상기 제1 발광 패널과 상기 제2 발광 패널을 서로 전기적으로 연결하는 셀 연결 라인을 배치하는 단계; 를 더 포함하는,
    표시 장치의 제조 방법.
  5. 제4 항에 있어서,
    상기 표시 장치는 복수의 서브 화소들을 포함하고,
    상기 발광 소자가 배치되기 이전, 상기 제1 전극들은 상기 제1 정렬 라인에 공통적으로 연결되며, 상기 제2 전극들은 상기 제2 정렬 라인에 공통적으로 연결되고,
    상기 정렬 전극의 일부를 제거하는 단계; 를 더 포함하고,
    상기 정렬 전극의 일부를 제거하는 단계는, 상기 셀 연결 라인의 적어도 일부가 제거됨 없이, 상기 복수의 서브 화소들이 개별적으로 구동되도록 상기 제1 전극들의 일부를 제거하는 단계를 포함하는,
    표시 장치의 제조 방법.
  6. 제4 항에 있어서,
    상기 절연막을 배치하는 단계가 수행될 때, 상기 셀 연결 라인의 일부는 상기 제1 정렬 라인에 전기적으로 연결되고, 상기 셀 연결 라인의 또 다른 일부는 상기 제2 정렬 라인에 전기적으로 연결되는,
    표시 장치의 제조 방법.
  7. 제4 항에 있어서,
    상기 정렬 전극의 일부를 제거하는 단계; 를 더 포함하고,
    상기 제1 정렬 라인에는 애노드 신호가 제공되고, 상기 제2 정렬 라인에는 캐소드 신호가 제공되고,
    상기 정렬 전극의 일부를 제거하는 단계는, 상기 제2 정렬 라인에 전기적으로 연결된 상기 셀 연결 라인의 일부의 제거됨 없이, 상기 제1 정렬 라인에 전기적으로 연결된 상기 셀 연결 라인을 절단하는 단계를 포함하는,
    표시 장치의 제조 방법.
  8. 제4 항에 있어서,
    상기 발광 소자와 상기 제1 전극을 전기적으로 연결하는 제1 컨택 전극 및 상기 발광 소자와 상기 제2 전극을 전기적으로 연결하는 제2 컨택 전극을 형성하는 단계; 를 더 포함하고,
    상기 절연막은 상기 제1 컨택 전극 및 상기 제2 컨택 전극 상에 배치된,
    표시 장치의 제조 방법.
  9. 제1 항에 있어서,
    상기 절연막은 상기 발광 소자가 배치된 이후에 형성된,
    표시 장치의 제조 방법.
  10. 제4 항에 있어서,
    상기 셀 영역들을 분리하는 단계; 를 더 포함하고,
    상기 셀 영역들을 분리하는 단계는, 상기 절단 라인을 따라 상기 기판을 절단하는 단계; 및 상기 제1 발광 패널과 상기 제2 발광 패널 간 전기적 연결을 분리하는 단계; 를 포함하는,
    표시 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 기판을 절단하는 단계와 상기 제1 발광 패널과 상기 제2 발광 패널 간 전기적 연결을 분리하는 단계는 동일한 공정 내 수행되는,
    표시 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 셀 영역들을 분리하는 단계는, 스크라이빙 공정 방식를 이용한 것인,
    표시 장치의 제조 방법.
  13. 제10 항에 있어서,
    제1 발광 패널과 상기 제2 발광 패널 간 전기적 연결을 분리하는 단계는, 상기 절연막을 배치하는 단계 이후에 수행되는,
    표시 장치의 제조 방법.
  14. 제4 항에 있어서,
    상기 셀 연결 라인은, 상기 절단 라인과 동일한 방향으로 연장하는 제1 라인 및 상기 절단 라인과 상이한 방향으로 연장하는 제2 라인을 포함하는,
    표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 셀 연결 라인은, 상기 절단 라인이 연장하는 방향을 따라 제1 셀 연결 패턴 및 제2 셀 연결 패턴이 순차적으로 배열된 구조를 갖고,
    상기 제1 셀 연결 패턴은 상기 제1 발광 패널의 제1 인접 패드들과 상기 제2 발광 패널의 제2 인접 패드들을 전기적으로 연결하고,
    상기 제2 셀 연결 패턴은 상기 제1 발광 패널의 제1 이격 패드들과 상기 제2 발광 패널의 제2 이격 패드들을 전기적으로 연결하고,
    상기 제1 셀 연결 패턴은 상기 제1 발광 패널의 상기 제1 이격 패드들을 전기적으로 연결하고,
    상기 제2 셀 연결 패턴은 상기 제2 발광 패널의 상기 제2 이격 패드들을 전기적으로 연결하는,
    표시 장치의 제조 방법.
  16. 제14 항에 있어서,
    상기 셀 연결 라인은, 동일한 셀 연결 패턴들이 배열된 구조를 갖는,
    표시 장치의 제조 방법.
  17. 제14 항에 있어서,
    상기 셀 연결 라인은 대칭 셀 연결 패턴들이 배열된 구조를 갖고,
    상기 대칭 셀 연결 패턴은 상기 절단 라인이 연장하는 방향과 다른 방향을 기준으로 대칭인,
    표시 장치의 제조 방법.
  18. 제1 셀 영역 및 제2 셀 영역을 포함하는 기판 상에 발광 소자를 배치하는 단계;
    상기 제1 셀 영역에 대응하는 제1 발광 패널과 상기 제2 셀 영역에 대응하는 제2 발광 패널을 전기적으로 연결하는 셀 연결 라인을 배치하는 단계; 및
    상기 제1 셀 영역과 상기 제2 셀 영역을 분리하는 단계; 를 포함하고,
    상기 제1 셀 영역과 상기 제2 셀 영역을 분리하는 단계는: 상기 제1 발광 패널과 상기 제2 발광 패널이 분리되도록 상기 기판을 절단하는 단계 및 상기 제1 발광 패널과 상기 제2 발광 패널이 서로 전기적으로 분리되도록 상기 셀 연결 라인을 절단하는 단계를 포함하는,
    표시 장치의 제조 방법.
  19. 복수의 표시 장치를 제조하기 위한 패널로서,
    기판 상에 배치된 제1 발광 패널 및 제2 발광 패널; 및
    상기 제1 발광 패널과 상기 제2 발광 패널을 전기적으로 연결하는 셀 연결 라인; 을 포함하고,
    상기 제1 발광 패널과 상기 제2 발광 패널은 일 방향으로 연장하는 절단 라인에 의해 구분되고,
    상기 셀 연결 라인은 상기 절단 라인이 연장하는 방향으로 연장하는 제1 라인 및 상기 절단 라인이 연장하는 방향과 상이한 방향으로 연장하는 제2 라인을 포함하는,
    표시 장치 제조용 패널.
  20. 제1 항에 따른 표시 장치의 제조 방법에 따라 제조된, 표시 장치.
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