KR20230033185A - 표시 장치, 발광 소자의 제조 방법, 및 이에 따라 제조된 발광 소자를 포함하는 표시 장치의 제조 방법 - Google Patents

표시 장치, 발광 소자의 제조 방법, 및 이에 따라 제조된 발광 소자를 포함하는 표시 장치의 제조 방법 Download PDF

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김진완
이승근
김상조
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Abstract

본 발명의 일 실시예에 의하면, 기판 상에 배치된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극 상에 배치된 발광 소자; 상기 제1 전극과 상기 발광 소자를 전기적으로 연결하는 제1 컨택 전극; 및 상기 제2 전극과 상기 발광 소자를 전기적으로 연결하는 제2 컨택 전극; 을 포함하고, 상기 발광 소자는, 제1 타입의 반도체를 포함하는 제1 반도체층; 제2 타입의 반도체를 포함하는 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 을 포함하고, 상기 제1 반도체층은 다공성 구조를 포함하는 고도핑 반도체층을 포함하는, 표시 장치가 제공될 수 있다.

Description

표시 장치, 발광 소자의 제조 방법, 및 이에 따라 제조된 발광 소자를 포함하는 표시 장치의 제조 방법{DISPLAY DEVICE, MANUFACTURING METHOD OF LIGHT EMITTING ELEMENT AND MAFUFACTURING METHOD OF DISPLAY DEVICE INCLUDING LIGHT EMITTING ELEMENT MANFACTURED THEREBY}
본 발명은 표시 장치, 발광 소자의 제조 방법, 및 이에 따라 제조된 발광 소자를 포함하는 표시 장치의 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 과제는, 발광 소자에 포함된 층들에 대한 스트레인이 저감되고 결함이 감소되어, 발광 소자의 광 발산 효율이 향상된 표시 장치, 발광 소자의 제조 방법, 및 이에 따라 제조된 발광 소자를 포함하는 표시 장치의 제조 방법이 제공될 수 있다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 기판 상에 배치된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극 상에 배치된 발광 소자; 상기 제1 전극과 상기 발광 소자를 전기적으로 연결하는 제1 컨택 전극; 및 상기 제2 전극과 상기 발광 소자를 전기적으로 연결하는 제2 컨택 전극; 을 포함하고, 상기 발광 소자는, 제1 타입의 반도체를 포함하는 제1 반도체층; 제2 타입의 반도체를 포함하는 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 을 포함하고, 상기 제1 반도체층은 다공성 구조를 포함하는 고도핑 반도체층을 포함하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 고도핑 반도체층에는 제1 농도의 도펀트가 제공되고, 상기 제1 반도체층은, 상기 고도핑 반도체층 상에 배치되고, 상기 제1 농도보다 작은 제2 농도의 도펀트가 제공된 결함 방지층을 더 포함하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 결함 방지층은 상기 고도핑 반도체층과 상기 활성층 사이에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 고도핑 반도체층은 상기 결함 방지층과 상기 활성층 사이에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 반도체층은, 상기 고도핑 반도체층과 상기 활성층 사이에 배치되고 상기 제1 농도보다 작은 제3 농도의 도펀트가 제공되는 인접 결함 방지층을 더 포함하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 반도체층은, 초격자 구조(supperlattice)를 가지는 스트레인 완화층; 을 더 포함하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 스트레인 완화층은 제1 완화층 및 상기 제1 완화층과는 상이한 제2 완화층이 교번하여 배치된 구조를 가지는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 완화층은 lnGaN이고, 상기 제2 완화층은 GaN인, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 결함 방지층은 상기 고도핑 반도체층과 상기 스트레인 완화층 사이에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 고도핑 반도체층은 상기 결함 방지층과 상기 스트레인 완화층 사이에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 반도체층은, 상기 고도핑 반도체층과 상기 활성층 사이에 배치되고 상기 제1 농도보다 작은 제3 농도의 도펀트가 제공되는 인접 결함 방지층을 더 포함하고, 상기 고도핑 반도체층은 상기 결함 방지층과 상기 인접 결함 방지층 사이에 배치되고, 상기 인접 결함 방지층은 상기 고도핑 반도체층과 상기 스트레인 완화층 사이에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 고도핑 반도체층의 일면은 상기 결함 방지층의 일면과 접촉하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 결함 방지층은 상기 고도핑 반도체층과 상기 스트레인 완화층 사이에 배치되고, 상기 결함 방지층의 타면은 상기 스트레인 완화층의 일면과 접촉하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 발광 소자는 복수 개 구비되고, 복수 개의 상기 발광 소자의 적어도 일부는 적색광을 발산하도록 구성된, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 고도핑 반도체층에 도핑된 도펀트의 농도는 약
Figure pat00001
내지
Figure pat00002
개/
Figure pat00003
인, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 발광 소자는 제1 단부 및 제2 단부를 포함하고, 상기 제1 컨택 전극은 상기 발광 소자의 상기 제2 단부를 커버하고, 상기 제2 컨택 전극은 상기 발광 소자의 상기 제1 단부를 커버하는, 표시 장치가 제공될 수 있다.
본 발명의 다른 실시예에 따르면, 적층 기판 상에 미도핑 반도체층을 형성하는 단계; 상기 미도핑 반도체층 상에 제1 반도체층을 형성하는 단계; 상기 제1 반도체층 상에 활성층을 형성하는 단계; 상기 활성층 상에 제2 반도체층을 형성하는 단계; 및 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층을 상기 적층 기판의 두께 방향으로 식각하여, 발광 소자를 제공하는 단계; 를 포함하고, 상기 제1 반도체층을 형성하는 단계는, 고도핑 반도체층을 형성하는 단계를 포함하고, 상기 고도핑 반도체층에 대하여 전기화학적 식각 공정을 수행하는 단계; 를 포함하는, 발광 소자의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 고도핑 반도체층에는 제1 농도의 도펀트가 제공되고, 상기 제1 반도체층을 형성하는 단계는, 상기 고도핑 반도체층 상에 상기 제1 농도보다 작은 제2 농도의 도펀트가 제공되는 결함 방지층을 형성하는 단계를 더 포함하는, 발광 소자의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 고도핑 반도체층에는 제1 농도의 도펀트가 제공되고, 상기 제1 반도체층을 형성하는 단계는, 상기 제1 농도보다 작은 제2 농도의 도펀트가 제공되는 결함 방지층을 형성하는 단계를 더 포함하고, 상기 결함 방지층을 형성하는 단계는 상기 고도핑 반도체층을 형성하는 단계 이전에 수행되는, 발광 소자의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 제1 반도체층을 형성하는 단계는, 상기 제1 농도보다 작은 제3 농도의 도펀트가 제공되는 인접 결함 방지층을 형성하는 단계를 더 포함하고, 상기 인접 결함 방지층을 형성하는 단계는 상기 고도핑 반도체층을 형성하는 단계 이후에 수행되는, 발광 소자의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 제1 반도체층을 형성하는 단계는, 상기 결함 방지층 상에 초격자 구조를 가지는 스트레인 완화층을 형성하는 단계를 더 포함하는, 발광 소자의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 제1 반도체층을 형성하는 단계는, 상기 고농도 반도체층 상에 상기 초격자 구조를 가지는 스트레인 완화층을 형성하는 단계를 더 포함하는, 발광 소자의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 제1 반도체층을 형성하는 단계는, 상기 인접 결함 방지층 상에 상기 초격자 구조를 가지는 스트레인 완화층을 형성하는 단계를 더 포함하는, 발광 소자의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 전기화학적 식각 공정을 수행하는 단계는, 상기 고도핑 반도체층에 다공성 구조를 형성하는 단계를 포함하는, 발광 소자의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 스트레인 완화층을 형성하는 단계는, 제1 완화층을 형성하는 단계 및 제2 완화층을 형성하는 단계를 포함하는, 발광 소자의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 고도핑 반도체층에 도핑된 도펀트의 농도는 약
Figure pat00004
내지
Figure pat00005
개/
Figure pat00006
인, 발광 소자의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 전기화학적 식각 공정을 수행하는 단계는, 상기 활성층을 형성하는 단계 이전에 수행되는, 발광 소자의 제조 방법이 제공될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 발광 소자의 제조 방법에 따라 제조된 발광 소자를 포함하는 표시 장치의 제조 방법으로서, 기판 상에 제1 전극 및 제2 전극을 배치하는 단계; 상기 제1 전극 및 상기 제2 전극 상에 절연막을 형성하는 단계; 상기 발광 소자 및 용매를 포함하는 잉크를 제공하는 단계; 상기 제1 전극과 상기 제2 전극 사이에 전계를 형성하는 단계; 상기 발광 소자 상에 베이스 컨택 전극을 형성하는 단계; 및 상기 베이스 컨택 전극을 식각하여 제1 컨택 전극 및 제2 컨택 전극을 제공하는 단계; 를 포함하는, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 발광 소자는 상기 제2 전극을 향하는 제1 단부 및 상기 제1 전극을 향하는 제2 단부를 포함하고, 상기 베이스 컨택 전극을 형성하는 단계는, 평면 상에서 볼 때 상기 베이스 컨택 전극이 상기 제1 단부 및 상기 제2 단부와 중첩하는 단계를 포함하고, 상기 제1 컨택 전극 및 상기 제2 컨택 전극을 제공하는 단계는, 상기 제1 컨택 전극이 상기 발광 소자의 상기 제2 단부를 커버하는 단계; 및 상기 제2 컨택 전극이 상기 발광 소자의 상기 제1 단부를 커버하는 단계; 를 포함하는, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 전계를 형성하는 단계는, 형성된 전계에 기초하여 상기 발광 소자가 상기 제1 전극과 상기 제2 전극 사이에 배열되는 단계를 포함하는, 표시 장치의 제조 방법이 제공될 수 있다.
본 발명의 과제의 해결 수단이 상술한 해결 수단들로 제한되는 것은 아니며, 언급되지 아니한 해결 수단들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 발광 소자에 포함된 층들에 대한 스트레인이 저감되고 결함이 감소되어, 발광 소자의 광 발산 효율이 향상된 표시 장치, 발광 소자의 제조 방법, 및 이에 따라 제조된 발광 소자를 포함하는 표시 장치의 제조 방법이 제공될 수 있다.
본 발명의 효과가 상술한 효과들로 제한되는 것은 아니며, 언급되지 아니한 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1 및 도 2는 제1 실시예에 따른 발광 소자를 나타낸 사시도 및 단면도이다.
도 3 및 도 4는 제2 실시예에 따른 발광 소자를 나타낸 사시도 및 단면도이다.
도 5 및 도 6은 제3 실시예에 따른 발광 소자를 나타낸 사시도 및 단면도이다.
도 7은 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 8은 실시예에 따른 화소에 포함된 화소 회로를 나타낸 도면이다.
도 9는 실시예에 따른 서브 화소를 나타낸 평면도이다.
도 10은 도 9의 Ⅰ~Ⅰ’에 따른 단면도이다.
도 11 내지 도 13은 실시예에 따른 화소의 단면도들이다.
도 14 내지 도 19는 실시예에 따른 발광 소자의 제조 방법의 공정 단계별 단면도들이다.
도 20 내지 도 24는 도 10의 EA1 영역를 중심으로 나타낸 단면도로서, 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하여 가능한 현재 널리 사용되고 있는 일반적인 용어를 선택하였으나 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 다만, 이와 달리 특정한 용어를 임의의 의미로 정의하여 사용하는 경우에는 그 용어의 의미에 관하여 별도로 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
본 발명은 표시 장치, 발광 소자의 제조 방법, 및 이에 따라 제조된 발광 소자를 포함하는 표시 장치의 제조 방법에 관한 것이다.
이하에서는, 첨부된 도면들을 참조하여 실시예에 따른 표시 장치, 발광 소자의 제조 방법, 및 이에 따라 제조된 발광 소자를 포함하는 표시 장치의 제조 방법에 관하여 설명한다.
먼저 도 1 내지 도 6을 참조하여, 실시예에 따른 발광 소자(LD)에 관하여 설명한다. 도 1 내지 도 6에는 실시예에 따른 표시 장치(DD)에 포함되는 발광 소자(LD)에 관하여 도시되었다.
도 1 및 도 2는 제1 실시예에 따른 발광 소자를 나타낸 사시도 및 단면도이다. 도 3 및 도 4는 제2 실시예에 따른 발광 소자를 나타낸 사시도 및 단면도이다. 도 5 및 도 6은 제3 실시예에 따른 발광 소자를 나타낸 사시도 및 단면도이다.
먼저, 도 1 및 도 2를 참조하여, 제1 실시예에 따른 발광 소자(LD)에 관하여 설명한다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(SEC1) 및 제2 반도체층(SEC2), 제1 반도체층(SEC1)과 제2 반도체층(SEC2) 사이에 개재된 활성층(AL)을 포함할 수 있다. 발광 소자(LD)는 전극층(ELL)을 더 포함할 수 있다.
일 실시예에 따르면, 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2), 및 전극층(ELL)은 발광 소자(LD)의 길이(L) 방향을 따라 순차적으로 적층될 수 있다.
발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(SEC1)이 인접할 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제2 반도체층(SEC2) 및 전극층(ELL)이 인접할 수 있다.
실시예에 따르면, 발광 소자(LD)는 기둥 형상을 가질 수 있다. 기둥 형상은 원기둥 또는 다각 기둥 등과 같이, 길이(L) 방향으로 연장된 형상을 의미할 수 있다. 즉, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다. 발광 소자(LD)의 단면의 형상은 로드 형상(rod-like shape) 및 바 형상(bar-like shape)을 포함하나, 이에 한정되는 것은 아니다.
발광 소자(LD)는 나노 스케일(nanometer scale) 내지 마이크로 스케일(micrometer scale)의 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)의 직경(D)(또는 폭) 및 길이(L)는 각각 나노 스케일 내지 마이크로 스케일의 크기를 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 반도체층(SEC1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SEC1)은 N형 반도체층을 포함할 수 있다. 실시예에 따르면, 제1 반도체층(SEC1)에 포함된 각 층은 N형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(SEC1)에 포함된 각 층에는 제1 도전형 도펀트가 제공될 수 있다. 제1 반도체층(SEC1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(SEC1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(SEC1)을 구성할 수 있다.
제1 반도체층(SEC1)은 복수의 층을 포함할 수 있다. 예를 들어, 제1 반도체층(SEC1)은 고도핑 반도체층(120), 결함 방지층(140), 및 스트레인 완화층(160)을 포함할 수 있다. 다만, 실시예에 따라 제1 반도체층(SEC1)은 스트레인 완화층(160)을 포함하지 않을 수 있다. 이 경우, 제1 반도체층(SEC1)은 고도핑 반도체층(120) 및 결함 방지층(140)이 순차적으로 적층된 구조를 가질 수 있다.
고도핑 반도체층(120)은 발광 소자(LD)의 제1 단부(EP1)에 인접하여 배치될 수 있다. 고도핑 반도체층(120)의 일면은 노출되고, 고도핑 반도체층(120)의 타면은 결함 방지층(140)과 접촉할 수 있다.
실시예에 따르면, 고도핑 반도체층(120)에는 제1 도전형 도펀트(일 예로, Si)가 도핑될 수 있다. 예를 들어, 고도핑 반도체층(120)에 제공된 제1 도전형 도펀트의 농도(일 예로, 제1 농도)는 결함 방지층(140)에 제공된 도펀트의 농도(일 예로, 제2 농도)보다 클 수 있다. 실시 형태에 따르면, 고도핑 반도체층(120)에 도핑된 제1 도전형 도펀트의 농도는 약
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내지
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개/
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일 수 있다.
실시예에 따르면, 고도핑 반도체층(120)은 다공성 구조를 가질 수 있다. 일 예에 따르면, 고도핑 반도체층(120)에 다공성 구조를 형성하기 위해, 전기화학적 식각 공정을 수행할 수 있다. 이에 관한 상세한 내용은 도 15을 참조하여 후술하도록 한다.
결함 방지층(140)은 고도핑 반도체층(120)과 활성층(AL) 사이에 배치될 수 있다. 결함 방지층(140)은 고도핑 반도체층(120)과 스트레인 완화층(160) 사이에 배치될 수 있다. 결함 방지층(140)의 일면은 고도핑 반도체층(120)과 접촉하고, 결함 방지층(140)의 타면은 스트레인 완화층(160)과 접촉할 수 있다. 결함 방지층(140)은 고도핑 반도체층(120)에 인접하여 배치될 수 있고, 이에 따라, 고도핑 반도체층(120)에서의 결함 발생이 방지될 수 있다.
실시예에 따르면, 결함 방지층(140)에는 제1 도전형 도펀트(일 예로, Si)가 소량 도핑될 수 있다. 예를 들어, 결함 방지층(140)에 제공된 제1 도전형 도펀트의 농도는 고도핑 반도체층(120)에 제공된 제1 도전형 도펀트의 농도보다 적어도 작을 수 있다. 혹은 실시 형태에 따라 결함 방지층(140)에는 제1 도전형 도펀트가 도핑되지 않을 수도 있다. 이에 따라, 제1 반도체층(SEC1)은 일부 층에 선택적으로 높은 농도의 도펀트가 제공된 구조를 가질 수 있다.
스트레인 완화층(160)은 결함 방지층(140) 상에 배치될 수 있다. 스트레인 완화층(160)은 결함 방지층(140)과 활성층(AL) 사이에 배치될 수 있다. 스트레인 완화층(160)의 일면은 결함 방지층(140)과 접촉하고, 스트레인 완화층(160)의 타면은 활성층(AL)과 접촉할 수 있다.
스트레인 완화층(160)은 초격자 구조(superlattice)로 형성되어, 제1 반도체층(SEC1) 전반(특히, 고도핑 반도체층(120))에 발생될 수 있는 스트레인을 완화(혹은 감소)시킬 수 있다.
실시예에 따르면, 스트레인 완화층(160)은 제1 완화층 및 상기 제1 완화층과는 상이한 제2 완화층이 교번하여 배치된 구조를 가질 수 있다. 예를 들어, 제1 완화층은 lnGaN이고, 제2 완화층은 GaN일 수 있다. 다만, 이에 반드시 한정되는 것은 아니다.
본 개시에 따르면, 발광 소자(LD)에는 결함 방지층(140) 및 스트레인 완화층(160)이 제공되어, 결함의 발생이 방지되면서도, 내부 구조에 스트레인 크기가 저감되어, 발광 소자(LD)의 발광 효율이 향상될 수 있다.
특히, 발광 소자(LD)가 높은 파장을 가지는 광(일 예로, 적색광)을 발산하고자 하는 경우, 활성층(AL)에는 소정의 밴드갭을 형성하기 위하여, 높은 비율의 ln이 제공될 수 있다.
실험적으로, ln의 비율이 높게 제공되는 경우, 격자 상수(lattice constant) 값이 증가하여, 복수의 층들 간 격자 미스매치(lattice mismatch)가 증가하고, 이에 따라 스트레인이 더욱 크게 발생될 수 있었다. 하지만 본 실시예에 따르면, 높은 비율의 ln이 제공되는 경우에도 스트레인의 발생이 저감될 수 있고, 결국 발광 효율이 증대될 수 있다.
활성층(AL)은 제1 반도체층(SEC1) 상에 배치될 수 있다. 활성층(AL)은 제1 반도체층(SEC1)과 제2 반도체층(SEC2) 사이에 배치될 수 있다.
활성층(AL)은 AlGalnP, AlGaP, AllnGaN, lnGaN, 및 AlGaN 중 어느 하나를 포함할 수 있다. 예를 들어, 활성층(AL)이 적색광을 출력하고자 하는 경우, 활성층(AL)은 AlGalnP 및/또는 lnGaN을 포함할 수 있다. 활성층(AL)이 녹색광 혹은 청색광을 출력하고자 하는 경우, 활성층(AL)은 lnGaN을 포함할 수 있다. 하지만 상술된 예시에 한정되지 않는다.
활성층(AL)은 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조로 형성될 수 있다. 일 예에 따르면, 활성층(AL)은 배리어층 및 양자 우물층을 포함할 수 있다. 여기서, 실시 형태에 따르면 상기 배리어층에는 AlGaN이 제공되고, 상기 양자 우물층에는 lnGaN이 제공될 수 있으나 이에 제한되지 않는다.
제2 반도체층(SEC2)은 활성층(AL) 상에 배치되며, 제1 반도체층(SEC1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SEC2)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SEC2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(SEC2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(SEC2)을 구성할 수 있다.
전극층(ELL)은 제2 반도체층(SEC2) 상에 형성될 수 있다. 전극층(ELL)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예에 따르면, 전극층(ELL)은 Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 중 적어도 어느 하나를 포함할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(AL)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치(도 7의 'DD' 참조)의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 단일의 막 또는 복수의 막으로 형성될 수 있다.
절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 제1 단부(EP1)에 인접하여 배치된 제1 반도체층(SEC1) 및 제2 단부(EP2)에 인접하여 배치된 전극층(ELL) 각각의 일부를 노출할 수 있다.
절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함할 수 있다. 다만, 특정 예시에 한정되는 것은 아니다.
절연막(INF)은 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 또한, 다수의 발광 소자(LD)들이 서로 밀접하여 배치되어 있는 경우에도 발광 소자(LD)들의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
실시예에 따르면, 발광 소자(LD)의 구조는 상술된 예시에 반드시 한정되지는 않으며, 실시 형태에 따라 추가 전극층, 추가 활성층 등을 더 포함할 수도 있다.
다음으로, 도 3 및 도 4를 참조하여, 제2 실시예에 따른 발광 소자(LD)에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나 생략하도록 한다.
도 3 및 도 4를 참조하면, 제2 실시예에 따른 발광 소자(LD)는 결함 방지층(140)이 고도핑 반도체층(120)에 비하여, 제1 단부(EP1)에 인접하여 배치되는 측면에서, 제1 실시예에 따른 발광 소자(LD)와 상이하다.
실시예에 따르면, 결함 방지층(140)은 제1 단부(EP1)에 인접하여 배치될 수 있다. 예를 들어, 결함 방지층(140)의 일면은 제1 단부(EP1)에 인접하고, 결함 방지층(140)의 타면은 고도핑 반도체층(140)과 접촉할 수 있다.
실시예에 따르면, 고도핑 반도체층(120)은 결함 방지층(140)과 활성층(AL) 사이에 배치될 수 있다. 고도핑 반도체층(120)은 결함 방지층(140)과 스트레인 완화층(160) 사이에 배치될 수 있다. 고도핑 반도체층(120)의 일면은 결함 방지층(140)과 접촉하고, 고도핑 반도체층(120)의 타면은 스트레인 완화층(160)과 접촉할 수 있다.
실시예에 따르면, 스트레인 완화층(160)은 고도핑 반도체층(120)과 활성층(AL) 사이에 배치될 수 있다. 스트레인 완화층(160)의 일면은 고도핑 반도체층(120)과 접촉하고, 스트레인 완화층(160)의 타면은 활성층(AL)과 접촉할 수 있다.
한편, 제2 실시예에 따른 발광 소자(LD)는 스트레인 완화층(160)을 포함하지 않을수도 있다. 이 경우, 제2 실시예에 따른 발광 소자(LD)의 제1 반도체층(SEC1)은 제1 단부(EP1)에 인접한 결함 방지층(140) 및 결함 방지층(140) 상에 배치된 고도핑 반도체층(120)을 포함하는 구조를 가질 수 있고, 고도핑 반도체층(120)의 일면은 결함 방지층(140)과 접촉하고, 고도핑 반도체층(120)의 타면은 활성층(AL)과 접촉할 수 있다.
다음으로, 도 5 및 도 6을 참조하여, 제3 실시예에 따른 발광 소자(LD)에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나 생략하도록 한다.
도 5 및 도 6을 참조하면, 제3 실시예에 따른 발광 소자(LD)는 인접 결함 방지층(142)을 더 포함하는 측면에서, 제2 실시예에 따른 발광 소자(LD)와 상이하다.
실시예에 따르면, 고도핑 반도체층(120)은 결함 방지층(140)과 활성층(AL) 사이에 배치될 수 있다. 고도핑 반도체층(120)은 결함 방지층(140)과 인접 결함 방지층(142) 사이에 배치될 수 있다. 예를 들어, 고도핑 반도체층(120)의 일면은 결함 방지층(140)과 접촉하고, 고도핑 반도체층(140)의 타면은 인접 결함 방지층(142)과 접촉할 수 있다.
실시예에 따르면, 인접 결함 방지층(142)에는 고도핑 반도체층(120)에 제공된 제1 도전형 도펀트의 농도(일 예로, 제1 농도)보다 작은 농도(일 예로, 제3 농도)의 도펀트가 제공될 수 있다.
실시예에 따르면, 인접 결함 방지층(142)은 결함 방지층(140)과 활성층(AL) 사이에 배치될 수 있다. 인접 결함 방지층(142)은 고도핑 반도체층(120)과 활성층(AL) 사이에 배치될 수 있다. 인접 결함 방지층(142)은 고도핑 반도체층(120)과 스트레인 완화층(160) 사이에 배치될 수 있다. 예를 들어, 인접 결함 방지층(142)의 일면은 고도핑 반도체층(120)과 접촉하고, 인접 결함 방지층(142)의 타면은 스트레인 완화층(160)과 접촉할 수 있다.
실시예에 따르면, 스트레인 완화층(160)은 인접 결함 방지층(142)과 활성층(AL) 사이에 배치될 수 있다. 스트레인 완화층(160)의 일면은 인접 결함 방지층(142)과 접촉하고, 스트레인 완화층(160)의 타면은 활성층(AL)과 접촉할 수 있다.
한편, 제3 실시예에 따른 발광 소자(LD)는 스트레인 완화층(160)을 포함하지 않을수도 있다. 이 경우, 제3 실시예에 따른 발광 소자(LD)의 제1 반도체층(SEC1)은 제1 단부(EP1)에 인접한 결함 방지층(140), 결함 방지층(140) 상에 배치된 고도핑 반도체층(120), 및 고도핑 반도체층(120) 상에 배치된 인접 결함 방지층(142)을 포함하는 구조를 가질 수 있고, 인접 결함 방지층(142)의 일면은 고도핑 반도체층(120)과 접촉하고, 인접 결함 방지층(142)의 타면은 활성층(AL)과 접촉할 수 있다.
이하에서는, 실시예에 따른 발광 소자(LD)를 포함한 표시 장치(DD)를 중심으로 서술한다.
도 7은 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
실시예에 따른 표시 장치(DD)는 광을 발산하도록 구성될 수 있다. 도 7을 참조하면, 표시 장치(DD)는 기판(SUB) 및 기판(SUB) 상에 배치된 화소(PXL)를 포함할 수 있다. 도면에 도시되지 않았으나, 표시 장치(DD)는 화소(PXL)를 구동하기 위한 구동 회로부(예를 들어, 주사 구동부 및 데이터 구동부), 배선들, 및 패드들을 더 포함할 수 있다.
일 예에 따르면, 화소(PXL)는 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)를 포함할 수 있다.
표시 장치(DD)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA) 외 영역을 의미할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다.
기판(SUB)은 표시 장치(DD)의 베이스 부재를 구성할 수 있다. 기판(SUB)은 경성 또는 연성의 기판이나 필름일 수 있으나, 특정 예시에 한정되지 않는다.
표시 영역(DA)은 화소(PXL)가 배치된 영역을 의미할 수 있다. 비표시 영역(NDA)은 화소(PXL)가 배치되지 않은 영역을 의미할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 구동 회로부, 배선들, 및 패드들이 배치될 수 있다.
일 예에 따르면, 화소(PXL)는 스트라이프(stripe) 또는 펜타일(PENTILE™) 배열 구조 등에 따라 배열될 수 있으나, 이에 한정되지 않으며, 공지된 다양한 실시 형태가 적용될 수 있다.
실시예에 따르면, 표시 영역(DA)에는 복수의 서브 화소들(도 9의 'SPXL' 참조)을 포함하는 화소(PXL)가 배치될 수 있다. 예를 들어, 표시 영역(DA)에는 제1 색의 광을 방출하는 제1 서브 화소(SPXL1), 제2 색의 광을 방출하는 제2 서브 화소(SPXL2), 및 제3 색의 광을 방출하는 제3 서브 화소(SPXL3)가 배열될 수 있고, 적어도 하나의 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다.
예를 들어, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 각각은 소정 색의 광을 방출하는 서브 화소일 수 있다. 일 예로, 제1 서브 화소(SPXL1)는 적색(일 예로, 제1 색)의 광을 방출하는 적색 화소일 수 있고, 제2 서브 화소(SPXL2)는 녹색(일 예로, 제2 색)의 광을 방출하는 녹색 화소일 수 있으며, 제3 서브 화소(SPXL3)는 청색(일 예로, 제3 색)의 광을 방출하는 청색 화소일 수 있다. 다만, 각각의 상기 화소 유닛을 구성하는 화소(PXL)들의 색상, 종류 및/또는 개수 등이 특정 예시에 한정되지는 않는다.
이하에서는 설명의 편의상, 화소(PXL)가 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)을 포함하는 실시예를 기준으로 설명한다. 본 명세서에서 정의되는 서브 화소(도 8의 'SPXL' 참조)는 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 중 어느 하나일 수 있다.
도 8은 실시예에 따른 화소에 포함된 화소 회로를 나타낸 도면이다.
도 8은 실시예 중 하나로서, 능동형 표시 장치(DD)에 적용되는 서브 화소(SPXL)에 포함된 구성 요소들의 전기적 연결 관계를 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 서브 화소(SPXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 8을 참조하면, 서브 화소(SPXL)는 발광 소자(LD) 및 화소 회로(PXC)를 포함할 수 있다.
발광 소자(LD)는 제1 전원 라인(VDD)과 제2 전원 라인(VSS) 사이에 연결될 수 있다. 발광 소자(LD)의 일 단부(일 예로, P형 반도체)는 제1 전극(ELT1) 및 화소 회로(PXC)를 경유하여 제1 전원 라인(VDD)에 연결되고, 발광 소자(LD)의 타 단부(일 예로, N형 반도체)는 제2 전극(ELT2)을 경유하여 제2 전원 라인(VSS)에 연결될 수 있다.
실시예에 따르면, 발광 소자(LD)는 화소 회로(PXC)를 통해 구동 전류가 공급될 때, 상기 구동 전류에 대응하는 휘도의 광을 발산할 수 있다.
실시예에 따르면, 발광 소자(LD)들은 제1 전원 라인(VDD)과 제2 전원 라인(VSS)의 사이에서 다양한 연결 구조를 통해 서로 연결될 수 있다. 일 예로, 발광 소자(LD)들은 서로 병렬로만 연결되거나, 서로 직렬로만 연결될 수 있다. 또는, 발광 소자(LD)들은 직/병렬 혼합 구조로 연결될 수 있다.
제1 전원 라인(VDD)과 제2 전원 라인(VSS)은 발광 소자(LD)들이 광을 발산할 수 있도록 서로 상이한 전위를 가질 수 있다. 제1 전원 라인(VDD)과 제2 전원 라인(VSS)은 서브 화소(SPXL)의 발광 기간 중 광이 발산될 수 있을 정도의 전위차를 가질 수 있다. 예를 들어, 제1 전원 라인(VDD)은 제2 전원 라인(VSS)보다 높은 전위로 설정될 수 있다.
화소 회로(PXC)는 제1 전원 라인(VDD)과 발광 소자(LD) 사이를 연결할 수 있다. 화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
실시예에 따르면, 제1 트랜지스터(T1)의 일 전극은 제1 전원 라인(VDD)에 연결되고, 타 전극은 발광 소자(LD)의 일 전극(일 예로, 애노드 전극)에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)를 통해 인가된 전압에 대응하여 발광 소자(LD)에 흐르는 전류를 제어할 수 있다.
실시예에 따르면, 제2 트랜지스터(T2)의 일 전극은 데이터 라인(DL)에 연결되고, 타 전극은 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다. 제2 트랜지스터(T2)는 스캔 라인(SL)으로부터 스캔 신호가 공급될 때, 턴-온되고, 이 때, 데이터 라인(DL)으로부터 제공된 데이터 신호를 제1 노드(N1)로 전달할 수 있다.
실시예에 따르면, 제3 트랜지스터(T3)의 일 전극은 센싱 라인(SENL)에 연결되고, 타 전극은 제2 노드(N2)에 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 센싱 신호 라인(SEL)에 연결될 수 있다. 제3 트랜지스터(T3)가 센싱 신호 라인(SEL)으로부터 제공된 센싱 신호에 응답하여 턴-온되는 경우, 센싱 라인(SENL)을 통해 기준 전압이 제2 노드(N2)로 제공될 수 있다.
실시예에 따르면, 상기 기준 전압은 발광 소자(LD)와 연결된 제1 트랜지스터(T1)의 전극(일 예로, 제1 트랜지스터(T1)의 소스 전극)의 전압을 일정한 값으로 설정 혹은 초기화하는 역할을 수행할 수 있다. 일 예에 따르면, 상기 기준 전압은 제2 전원 라인(VSS)의 전압 이하로 설정될 수 있다.
실시예에 따르면, 제3 트랜지스터(T3)는 센싱 신호 라인(SEL)으로부터 제공된 센싱 신호에 응답하여 턴-온되는 경우, 센싱 전류를 센싱 라인(SENL)으로 전달할 수 있다.
실시예에 따르면, 상기 센싱 전류는 제1 트랜지스터(T1)의 이동도 및 문턱 전압의 변화량을 산출하기 위해 이용될 수 있다.
스토리지 커패시터(Cst)는 제1 노드(N1)(또는, 제1 트랜지스터(T1)의 게이트 전극)와 제2 노드(N2)(또는, 제1 트랜지스터(T1)의 타 전극) 사이에 연결될 수 있다. 스토리지 커패시터(Cst)는 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간 차이에 관한 정보를 저장할 수 있다.
한편, 화소 회로(PXC)의 구조는 도 8에 도시된 구조에 한정되지 않으며, 다양한 형태의 구조가 구현될 수 있다. 또한, 도 8에서 제1 내지 제3 트랜지스터(T1~T3)는 N형 트랜지스터를 기준으로 도시되었으나, 이에 한정되지 않고 실시예에 따라 제1 내지 제3 트랜지스터(T1~T3)는 P형 트랜지스터로 구성될 수 있다.
이하에서는 도 9 내지 도 13을 참조하여 화소(PXL)를 구성하는 서브 화소(SPXL)들의 구조를 더욱 상세하게 설명한다. 전술한 내용과 중복될 수 있는 내용은 간략히 설명하거나 생략하도록 한다.
도 9는 실시예에 따른 서브 화소를 나타낸 평면도이다. 도 9에 도시된 서브 화소(SPXL)는 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 중 적어도 어느 하나일 수 있다.
도 9를 참조하면, 서브 화소(SPXL)는 제1 전극(ELT1), 제2 전극(ELT2), 제1 연결 전극(CNL1), 제2 연결 전극(CNL2), 제1 컨택부(CNT1), 제2 컨택부(CNT2), 발광 소자(LD), 제1 컨택 전극(CNE1), 및 제2 컨택 전극(CNE2)을 포함할 수 있다.
발광 소자(LD)는 복수 개 구비되어 배열될 수 있다. 일 예로, 발광 소자(LD)는 제2 방향(DR2)을 따라 병렬 구조로 배열될 수 있다. 다만 발광 소자(LD)의 배열 구조가 이에 한정되는 것은 아니다.
발광 소자(LD)는 정렬 전극으로 기능하도록 구성된 전극들 사이에 배치될 수 있다.
예를 들어, 발광 소자(LD)는 평면 상에서 볼 때, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다. 발광 소자(LD)는 제1 전극(ELT1) 및 제2 전극(ELT2) 상에 배치될 수 있다. 발광 소자(LD)의 적어도 일부는 평면 상에서 볼 때, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다.
발광 소자(LD)는 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다.
실시예에 따르면, 발광 소자(LD)의 제2 단부(EP2)는 제1 컨택 전극(CNE1)과 전기적으로 연결될 수 있다. 이에 따라, 발광 소자(LD)의 제2 반도체층(SEC2)은 제1 전극(ELT1) 및 제1 컨택 전극(CNE1)과 전기적으로 연결될 수 있다.
발광 소자(LD)는 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)과 전기적으로 연결될 수 있다.
실시예에 따르면, 발광 소자(LD)의 제1 단부(EP1)는 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다. 이에 따라, 발광 소자(LD)의 제1 반도체층(SEC1)은 제2 전극(ELT2) 및 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다.
제1 전극(ELT1)은 제2 방향(DR2)으로 연장할 수 있다. 제1 전극(ELT1)은 제2 전극(ELT2)과 제1 방향(DR1)으로 이격될 수 있다. 제1 전극(ELT1)은 제1 연결 전극(CNL1)과 연결될 수 있다. 여기서, 제1 방향(DR1)은 제2 방향(DR2)과 교차(혹은 비평행)할 수 있다.
제1 연결 전극(CNL1)은 제1 컨택부(CNT1)를 통해 화소 회로부(도 10의 'PCL' 참조)에 포함된 브릿지 패턴(도 10의 'BRP' 참조)과 연결될 수 있다. 제1 연결 전극(CNL1)은 제1 전극(ELT1)과 동일한 층에 배치되어, 서로 일체로 형성될 수 있다.
제2 전극(ELT2)은 제2 방향(DR2)으로 연장할 수 있다. 제2 전극(ELT2)은 제1 전극(ELT1)과 제1 방향(DR1)으로 이격될 수 있다. 제2 전극(ELT2)은 제2 연결 전극(CNL2)과 연결될 수 있다.
제2 연결 전극(CNL2)은 제2 컨택부(CNT2)를 통해 화소 회로부(PCL)에 포함된 전원 라인(PL)과 연결될 수 있다. 제2 연결 전극(CNL2)은 제2 전극(ELT2)과 동일한 층에 배치되어, 서로 일체로 형성될 수 있다.
제1 컨택 전극(CNE1)은 제1 전극(ELT1) 상에 배치되어, 제1 전극(ELT1)과 전기적으로 연결될 수 있다. 제1 컨택 전극(CNE1)은 제1 전극(ELT1)과 발광 소자(LD)를 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 제2 전극(ELT2) 상에 배치되어, 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 제2 컨택 전극(CNE2)은 제2 전극(ELT2)과 발광 소자(LD)를 전기적으로 연결할 수 있다.
실시예에 따르면, 제1 컨택 전극(CNE1)은 평면 상에서 볼 때, 발광 소자(LD)의 제2 단부(EP2)와 중첩하고, 제2 컨택 전극(CNE2)은 평면 상에서 볼 때, 발광 소자(LD)의 제1 단부(EP1)와 중첩할 수 있다. 제1 컨택 전극(CNE1)은 발광 소자(LD)의 제2 단부(EP2)를 커버하고, 제2 컨택 전극(CNE2)은 발광 소자(LD)의 제1 단부(EP1)를 커버할 수 있다.
이하에서는, 도 10을 참조하여, 실시예에 따른 서브 화소(SPXL)의 단면 구조를 중심으로 설명한다.
도 10은 실시예에 따른 서브 화소(SPXL)의 단면을 나타낸 도면이다. 도 10은 도 9의 Ⅰ~Ⅰ'에 따른 단면도이다.
도 10을 참조하면, 화소(PXL)는 기판(SUB), 화소 회로부(PCL), 및 표시 소자부(DPL)를 포함할 수 있다. 이하에서는 설명의 편의상 전술한 제1 내지 제3 트랜지스터들(T1~T3) 중 제1 트랜지스터(T1)를 기준으로 설명한다.
기판(SUB)은 표시 장치(DD)의 베이스 부재를 구성할 수 있다. 기판(SUB)은 경성 또는 연성의 기판이나 필름일 수 있으나, 특정 예시에 한정되지 않는다. 일 예에 따르면, 기판(SUB)은 폴리이미드(polyimide)를 포함할 수 있다. 기판(SUB)은 기저면으로 제공되어, 기판(SUB) 상에는 화소 회로부(PCL) 및 표시 소자부(DPL)가 배치될 수 있다.
화소 회로부(PCL)는 기판(SUB) 상에 배치될 수 있다. 화소 회로부(PCL)는 하부 전극층(BML), 버퍼막(BFL), 제1 트랜지스터(T1), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2), 브릿지 패턴(BRP), 전원 라인(PL), 보호막(PSV), 제1 컨택부(CNT1), 및 제2 컨택부(CNT2)를 포함할 수 있다.
하부 전극층(BML)은 기판(SUB) 상에 배치되어, 버퍼막(BFL)에 의해 커버될 수 있다. 하부 전극층(BML)의 일부는 평면 상에서 볼 때, 제1 트랜지스터(T1)와 중첩할 수 있다.
실시예에 따르면, 하부 전극층(BML)은 도전성 물질을 포함하여 화소 회로부(PCL) 및 표시 소자부(DPL)에 제공되는 전기적 신호가 이동하는 경로로 기능할 수 있다. 일 예로, 하부 전극층(BML)은 알루미늄(Al), 구리(Cu), 타이타늄(Ti), 및 몰리브덴(Mo) 중 어느 하나를 포함할 수 있다.
버퍼막(BFL)은 기판(SUB) 상에 배치될 수 있다. 버퍼막(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
제1 트랜지스터(T1)는 박막 트랜지스터일 수 있다. 일 실시예에 따르면, 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다.
제1 트랜지스터(T1)는 발광 소자(LD)와 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 브릿지 패턴(BRP)과 전기적으로 연결될 수 있다. 다만 상술된 예시에 한정되지 않는다. 일 예에 따르면, 제1 트랜지스터(T1)는 브릿지 패턴(BRP)을 통과하지 않고, 제1 연결 전극(CNL1)과 전기적으로 연결될 수도 있다.
제1 트랜지스터(T1)는 액티브층(ACT), 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 게이트 전극(GE)을 포함할 수 있다.
액티브층(ACT)은 반도체층을 의미할 수 있다. 액티브층(ACT)은 버퍼막(BFL) 상에 배치될 수 있다. 예를 들어, 액티브층(ACT)은 폴리실리콘(polysilicon), LTPS(Low Temperature Polycrystalline Silicon), 아몰퍼스 실리콘(amorphous silicon), 및 산화물 반도체 중 어느 하나를 포함할 수 있다.
액티브층(ACT)은 제1 트랜지스터 전극(TE1)과 접촉하는 제1 접촉 영역 및 제2 트랜지스터 전극(TE2)과 접촉하는 제2 접촉 영역을 포함할 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 배치될 수 있다. 게이트 전극(GE)의 위치는 액티브층(ACT)의 채널 영역의 위치에 대응될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 액티브층(ACT)의 채널 영역 상에 배치될 수 있다. 일 예에 따르면, 게이트 전극(GE)은 알루미늄(Al), 구리(Cu), 타이타늄(Ti), 및 몰리브덴(Mo) 중 어느 하나를 포함할 수 있다.
게이트 절연막(GI)은 액티브층(ACT) 상에 배치될 수 있다. 게이트 절연막(GI)은 무기 재료를 포함할 수 있다. 일 예에 따르면, 게이트 절연막(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(ILD1)은 게이트 전극(GE) 상에 위치할 수 있다. 제1 층간 절연막(ILD1)은 게이트 절연막(GI)과 마찬가지로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 제1 층간 절연막(ILD1) 상에 위치할 수 있다. 제1 트랜지스터 전극(TE1)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 액티브층(ACT)의 제1 접촉 영역과 접촉하고, 제2 트랜지스터 전극(TE2)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 액티브층(ACT)의 제2 접촉 영역과 접촉할 수 있다. 일 예에 따르면, 제1 트랜지스터 전극(TE1)은 드레인 전극이고, 제2 트랜지스터 전극(TE2)은 소스 전극일 수 있으나, 이에 한정되지 않는다.
제2 층간 절연막(ILD2)은 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2) 상에 위치할 수 있다. 제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)과 마찬가지로, 무기 재료를 포함할 수 있다. 무기 재료로는, 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)의 구성 물질로 예시된 물질들, 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
브릿지 패턴(BRP)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 브릿지 패턴(BRP)은 제2 층간 절연막(ILD2)을 관통하는 컨택홀을 통해 제1 트랜지스터 전극(TE1)과 연결될 수 있다. 브릿지 패턴(BRP)은 보호막(PSV)에 형성된 제1 컨택부(CNT1)를 통해 제1 연결 전극(CNL1)과 전기적으로 연결될 수 있다.
전원 라인(PL)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 전원 라인(PL)은 보호막(PSV)에 형성된 제2 컨택부(CNT2)를 통해 제2 연결 전극(CNL2)과 전기적으로 연결될 수 있다. 전원 라인(PL)은 제2 전극을 통해 발광 소자(LD)에 전원(혹은 캐소드 신호)을 제공할 수 있다.
보호막(PSV)은 제2 층간 절연막(ILD2) 상에 위치할 수 있다. 보호막(PSV)은 브릿지 패턴(BRP), 및 전원 라인(PL)을 커버할 수 있다. 보호막(PSV)은 비아층일 수 있다.
실시예에 따르면, 보호막(PSV)은 유기 절연막, 무기 절연막, 또는 상기 무기 절연막 상에 배치된 상기 유기 절연막을 포함하는 형태로 제공될 수 있으나, 이에 한정되지 않는다.
실시예에 따르면, 보호막(PSV)에는 브릿지 패턴(BRP)의 일 영역과 연결되는 제1 컨택부(CNT1) 및 전원 라인(PL)의 일 영역과 연결되는 제2 컨택부(CNT2)가 형성될 수 있다.
표시 소자부(DPL)는 화소 회로부(PCL) 상에 배치될 수 있다. 표시 소자부(DPL)는 제1 절연 패턴(INP1), 제2 절연 패턴(INP2), 뱅크(BNK), 제1 연결 전극(CNL1), 제2 연결 전극(CNL2), 제1 전극(ELT1), 제2 전극(ELT2), 제1 절연막(INS1), 발광 소자(LD), 제2 절연막(INS2), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제3 절연막(INS3)을 포함할 수 있다.
제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 보호막(PSV) 상에 배치될 수 있다. 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 표시 장치(DD)의 표시 방향(일 예로, 제3 방향(DR3))으로 돌출된 형상을 가질 수 있다. 일 예에 따르면, 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 유기 재료 혹은 무기 재료를 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 연결 전극(CNL1) 및 제2 연결 전극(CNL2)은 보호막(PSV) 상에 배치될 수 있다. 제1 연결 전극(CNL1)은 제1 전극(ELT1)과 연결될 수 있다. 제1 연결 전극(CNL1)은 제1 컨택부(CNT1)를 통해 브릿지 패턴(BRP)과 전기적으로 연결될 수 있다. 제1 연결 전극(CNL1)은 브릿지 패턴(BRP)과 제1 전극(ELT1)을 전기적으로 연결할 수 있다. 제2 연결 전극(CNL2)은 제2 전극(ELT2)과 연결될 수 있다. 제2 연결 전극(CNL2)은 제2 컨택부(CNT2)를 통해 전원 라인(PL)과 전기적으로 연결될 수 있다. 제2 연결 전극(CNL2)은 전원 라인(PL)과 제2 전극(ELT2)을 전기적으로 연결할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 보호막(PSV) 상에 배치될 수 있다. 실시예에 따르면, 제1 전극(ELT1)의 적어도 일부는 제1 절연 패턴(INP1) 상에 배열되고, 제2 전극(ELT2)의 적어도 일부는 제2 절연 패턴(INP2) 상에 배열되어, 각각 반사 격벽으로 기능할 수 있다.
제1 전극(ELT1)은 발광 소자(LD)와 전기적으로 연결될 수 있다. 제1 전극(ELT1)은 제1 절연막(INS1)에 형성된 컨택홀을 통해 제1 컨택 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 전극(ELT1)은 발광 소자(LD)에 애노드 신호를 제공할 수 있다.
제2 전극(ELT2)은 발광 소자(LD)와 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 제1 절연막(INS1)에 형성된 컨택홀을 통해 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 발광 소자(LD)에 캐소드 신호(일 예로, 접지 신호)를 인가할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 도전성 물질을 포함할 수 있다. 일 예로, 제1 전극(ELT1) 및 제2 전극(ELT2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 다만, 상술된 예시에 한정되지 않는다.
실시예에 따르면, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 소자(LD)에 대한 정렬 전극으로 기능할 수 있다. 예를 들어, 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2)에서 제공된 전기적 신호에 기초하여 배열될 수 있다.
제1 절연막(INS1)은 보호막(PSV) 상에 배치될 수 있다. 제1 절연막(INS1)은 제1 전극(ELT1) 및 제2 전극(ELT2)을 커버할 수 있다. 제1 절연막(INS1)은 전극 구성들 간 연결을 안정 시키고, 외부 영향을 감소시킬 수 있다. 제1 절연막(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
뱅크(BNK)는 제1 절연막(INS1) 상에 배치될 수 있다. 뱅크(BNK) 사이에는 발광 소자(LD)가 배치될 수 있다. 뱅크(BNK)는 표시 장치(DD)의 표시 방향(일 예로, 제3 방향(DR3))으로 돌출된 형상을 가질 수 있다. 일 예에 따르면, 뱅크(BNK)는 유기 재료 혹은 무기 재료를 포함할 수 있으나, 이에 한정되는 것은 아니다.
발광 소자(LD)는 제1 절연막(INS1) 상에 배치되어, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)으로부터 제공된 전기적 신호에 기초하여 광을 발산할 수 있다.
발광 소자(LD)는 도 1 내지 도 6을 참조하여 상술한 바와 같이, 제1 단부(EP1) 및 제2 단부(EP2)를 포함할 수 있다.
일 실시예에 따르면, 발광 소자(LD)의 제1 단부(EP1)가 제2 전극(ELT2) 및 제2 컨택 전극(CNE2)을 향하고, 발광 소자(LD)의 제2 단부(EP2)가 제1 전극(ELT1) 및 제1 컨택 전극(CNE1)을 향하도록 배치될 수 있다.
이에 따라, 발광 소자(LD)의 제1 반도체층(SEC1)이 제2 전극(ELT2) 및 제2 컨택 전극(CNE2)에 인접하고, 발광 소자(LD)의 제2 반도체층(SEC2)이 제1 전극(ELT1) 및 제1 컨택 전극(CNE1)에 인접할 수 있다.
제2 절연막(INS2)은 발광 소자(LD) 상에 배치될 수 있다. 제2 절연막(INS2)은 발광 소자(LD)의 활성층(AL)을 커버할 수 있다. 일 예에 따르면, 제2 절연막(INS2)은 유기 재료 혹은 무기 재료 중 적어도 어느 하나를 포함할 수 있다. 일 실시예에 따르면, 제2 절연막(INS2)의 적어도 일부는 발광 소자(LD)의 하부에 형성된 틈(혹은 캐비티)을 채울 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 제1 절연막(INS1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)은 제1 전극(ELT1)과 발광 소자(LD)를 전기적으로 연결하고, 제2 컨택 전극(CNE2)은 제2 전극(ELT2)과 발광 소자(LD)를 전기적으로 연결할 수 있다.
실시예에 따르면, 제1 컨택 전극(CNE1)은 발광 소자(LD)에 애노드 신호를 제공하고, 제2 컨택 전극(CNE2)은 발광 소자(LD)에 캐소드 신호를 제공할 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 전도성 물질을 포함할 수 있다. 실시예에 따르면, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 동일한 공정 내 형성되어, 서로 동일한 물질을 포함할 수 있다. 일 예에 따르면, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 및 ITZO(Indium Tin Zinc Oxide)를 포함한 투명 전도성 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제3 절연막(INS3)은 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제2 절연막(INS2) 상에 배치되어, 외부 영향(수분 등)으로부터 표시 소자부(DPL)의 구성들을 보호할 수 있다. 일 예에 따르면, 제3 절연막(INS3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
한편, 화소(PXL)의 구조는 도 9 및 도 10을 참조하여 상술한 예시에 한정되지 않으며, 변형 가능한 다양한 실시 형태가 구현될 수 있다.
이하에서는, 도 11 내지 도 13을 참조하여, 실시예에 따른 화소(PXL)의 표시 소자부(DPL) 상에 배치된 층들을 중심으로 설명한다.
도 11 내지 도 13은 실시예에 따른 화소의 단면도들이다. 도 11 내지 도 13에는 설명의 편의상, 표시 소자부(DPL)의 개별 구성들은 간략히 표현되었다.
도 11은 제1 실시예에 따른 화소(PXL)의 단면 구조를 나타낸 도면이다. 도 12는 제2 실시예에 따른 화소(PXL)의 단면 구조를 나타낸 도면이다. 도 13은 제3 실시예에 따른 화소(PXL)의 단면 구조를 나타낸 도면이다.
먼저 도 11을 참조하여, 제1 실시예에 따른 화소(PXL)의 단면 구조를 설명한다.
실시예에 따르면, 뱅크(BNK)는 화소(PXL)의 발광 영역(EMA) 및 비발광 영역(NEA)을 정의할 수 있다. 뱅크(BNK)는 화소(PXL)의 발광 영역(EMA)을 둘러싸는 형태를 가질 수 있다. 예를 들면, 뱅크(BNK)가 배치된 영역은 비발광 영역(NEA)으로 정의되고, 뱅크(BNK)가 배치되지 않은 영역은 발광 영역(EMA)으로 정의될 수 있다.
실시예에 따르면, 제1 서브 화소(SPXL1)에 포함된 발광 소자(LD), 제2 서브 화소(SPXL2)에 포함된 발광 소자(LD), 및 제3 서브 화소(SPXL3)에 포함된 발광 소자(LD)는 서로 상이한 색의 광을 발산할 수 있다. 예를 들어, 제1 서브 화소(SPXL1)에 포함된 발광 소자(LD)는 제1 색(일 예로, 적색)의 광을 발산할 수 있다. 제2 서브 화소(SPXL2)에 포함된 발광 소자(LD)는 제2 색(일 예로, 녹색)의 광을 발산할 수 있다. 제3 서브 화소(SPXL3)에 포함된 발광 소자(LD)는 제3 색(일 예로, 청색)의 광을 발산할 수 있다. 이에 따라, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 하나의 화소(PXL)를 형성할 수 있다.
실시예에 따르면, 표시 소자부(DPL) 상에는 광학층(OPL)이 배치될 수 있다. 광학층(OPL)은 표시 소자부(DPL)와 상부 필름층(UFL) 사이에 배치될 수 있다.
광학층(OPL)은 화소(PXL)의 광 효율을 향상시키기 위한 층일 수 있다. 광학층(OPL)은 제1 캡핑층(CAP1), 저굴절층(LRL), 및 제2 캡핑층(CAP2)을 포함할 수 있다.
제1 캡핑층(CAP1)은 표시 소자부(DPL) 상에 배치될 수 있다. 제1 캡핑층(CAP1)은 뱅크(BNK)들 사이에 배치된 발광 소자(LD)들이 배치된 영역을 밀봉할 수 있다. 제1 캡핑층(CPA1)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 제1 캡핑층(CAP1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하는 것을 방지할 수 있다.
실시예에 따르면, 제1 캡핑층(CAP1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있다. 다만 이에 한정되는 것은 아니다.
저굴절층(LRL)은 제1 캡핑층(CAP1)과 제2 캡핑층(CAP2) 사이에 배치될 수 있다. 저굴절층(LRL)은 제1 내지 제3 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다.
저굴절층(LRL)은 표시 소자부(DPL)로부터 제공된 광을 전반사에 의해 리사이클링하여 광 효율을 향상시키는 역할을 수행할 수 있다. 이를 위해, 저굴절층(LRL)은 표시 소자부(DPL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다.
실시예에 따르면, 저굴절층(LRL)은 베이스 수지 및 상기 베이스 수지 내에 분산된 중공 입자를 포함할 수 있다. 상기 중공 입자는 중공 실리카 입자를 포함할 수 있다. 또는, 상기 중공 입자는 포로젠(porogen)에 의해 형성된 기공일 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 저굴절층(LRL)은 산화 아연(ZnO) 입자, 이산화 타이타늄(TiO2) 입자, 나노 실리케이트(nano silicate) 입자 중 적어도 어느 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 캡핑층(CAP2)은 저굴절층(LRL) 상에 배치될 수 있다. 제2 캡핑층(CAP2)은 상부 필름층(UFL)과 저굴절층(LRL) 사이에 배치될 수 있다. 제2 캡핑층(CAP2)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 제2 캡핑층(CAP2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 저굴절층(LRL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
실시예에 따르면, 제2 캡핑층(CAP2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있다. 다만 이에 한정되는 것은 아니다.
상부 필름층(UFL)은 광학층(OPL) 상에 배치될 수 있다. 상부 필름층(UFL)은 표시 장치(DD)의 외곽에 배치되어 표시 장치(DD)에 대한 외부 영향을 감소시킬 수 있다. 상부 필름층(UFL)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다.
실시예에 따르면, 상부 필름층(UFL)은 투광성 필름을 포함할 수 있다. 일 예로, 상기 투광성 필름은 PET(polyethyleneterephthalate) 필름, 저반사 필름, 편광 필름 및 투과도 제어 필름(transmittance controllable film) 중 적어도 하나일 수 있으나, 반드시 이에 제한되는 것은 아니다.
실시예에 따르면, 상부 필름층(UFL)은 외부로부터 입사된 광에 대한 반사율을 감소시키기 위한 AR 코팅층(Anti-Reflective coating)을 포함할 수 있다. AR 코팅층은 특정 구성의 일 표면에 반사 방지 기능을 구비한 물질을 도포한 구성을 의미할 수 있다. 여기서, 도포되는 물질은 낮은 반사율을 가질 수 있다. 일 예에 따르면, AR 코팅층에 이용되는 물질은 실리콘 산화물(SiOx), 지르코늄 산화물(ZiOx), 알루미늄 산화물(AlxOy), 및 타이타늄 산화물(TiOx) 중 어느 하나를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 종래 공지된 다양한 물질이 적용될 수 있다.
다음으로, 도 12를 참조하여, 제2 실시예에 따른 화소(PXL)의 단면 구조에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히 하거나, 생략하도록 한다.
도 12를 참조하면, 제2 실시예에 따른 화소(PXL)는 색상 변환부(CCL) 및 색상 필터부(CFL)를 더 포함하는 점에서, 제1 실시예에 따른 화소(PXL)와 상이하다.
실시예에 따르면, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각에 포함된 발광 소자(LD)들은 서로 동일한 색의 광을 발산할 수 있다. 예를 들어, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각에 포함된 발광 소자(LD)들은 청색광을 발산할 수 있다. 실시예에 따르면, 화소(PXL)에 색상 변환부(CCL) 및 색상 필터부(CFL)가 제공되어, 풀-컬러의 영상이 표시될 수 있다.
실시예에 따르면, 색상 변환부(CCL)는 표시 소자부(DPL)와 동일한 층에 배치될 수 있다. 일 예로, 색상 변환부(CCL)의 적어도 일부는 뱅크(BNK)들 사이에 배치될 수 있다.
색상 변환부(CCL)는 파장 변환 패턴(WCP) 및 광 투과 패턴(LTP)을 포함할 수 있다. 파장 변환 패턴(WCP)은 제1 파장 변환 패턴(WCP1) 및 제2 파장 변환 패턴(WCP2)을 포함할 수 있다.
제1 파장 변환 패턴(WCP1)은 제1 서브 화소(SPXL1)의 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 예를 들어, 제1 파장 변환 패턴(WCP1)은 뱅크(BNK)들 사이에 제공되어, 평면 상에서 볼 때 제1 서브 화소(SPXL1)의 발광 영역(EMA)과 중첩할 수 있다.
제2 파장 변환 패턴(WCP2)은 제2 서브 화소(SPXL2)의 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 예를 들어, 제2 파장 변환 패턴(WCP2)은 뱅크(BNK)들 사이에 제공되어, 평면 상에서 볼 때 제2 서브 화소(SPXL2)의 발광 영역(EMA)과 중첩할 수 있다.
광 투과 패턴(LTP)은 제3 서브 화소(SPXL3)의 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 예를 들어, 제3 파장 변환 패턴(WCP3)은 뱅크(BNK)들 사이에 제공되어, 평면 상에서 볼 때 제3 서브 화소(SPXL3)의 발광 영역(EMA)과 중첩할 수 있다.
실시예에 따르면, 제1 파장 변환 패턴(WCP1)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 서브 화소(SPXL1)가 적색 화소인 경우, 제1 파장 변환 패턴(WCP1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷을 포함할 수 있다.
예를 들어, 제1 파장 변환 패턴(WCP1)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제1 퀀텀 닷을 포함할 수 있다. 제1 퀀텀 닷은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다. 한편, 제1 서브 화소(SPXL1)가 다른 색의 화소인 경우, 제1 파장 변환 패턴(WCP1)은 제1 서브 화소(SPXL1)의 색에 대응하는 제1 퀀텀 닷을 포함할 수 있다.
실시예에 따르면, 제2 파장 변환 패턴(WCP2)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 서브 화소(SPXL2)가 녹색 화소인 경우, 제2 파장 변환 패턴(WCP2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷을 포함할 수 있다.
예를 들어, 제2 파장 변환 패턴(WCP2)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제2 퀀텀 닷을 포함할 수 있다. 제2 퀀텀 닷은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다. 한편, 제2 서브 화소(SPXL2)가 다른 색의 화소인 경우, 제2 파장 변환 패턴(WCP2)은 제2 서브 화소(SPXL2)의 색에 대응하는 제2 퀀텀 닷을 포함할 수 있다.
한편, 제1 퀀텀 닷 및 제2 퀀텀 닷은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 반드시 이에 제한되는 것은 아니며, 제1 퀀텀 닷 및 제2 퀀텀 닷의 형태는 다양하게 변경될 수 있다.
일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 퀀텀 닷 및 제2 퀀텀 닷에 입사시킴으로써, 제1 퀀텀 닷 및 제2 퀀텀 닷의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 서브 화소(SPXL1) 및 제2 서브 화소(SPXL2)에서 방출되는 광의 효율을 증가시킴과 아울러, 우수한 색 재현성을 확보할 수 있다. 또한, 동일한 색의 발광 소자들(LD)(일 예로, 청색 발광 소자들)을 이용하여 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)의 화소 유닛을 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
실시예에 따르면, 광 투과 패턴(LTP)은 발광 소자(LD)에서 방출되는 제3 색의 광을 효율적으로 이용하기 위해 구비될 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 서브 화소(SPXL3)가 청색 화소인 경우, 광 투과 패턴(LTP)은 발광 소자(LD)로부터 방출되는 광을 효율적으로 이용하기 위하여 적어도 한 종류의 광 산란 입자들을 포함할 수 있다.
예를 들어, 광 투과 패턴(LTP)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 광 산란 입자들을 포함할 수 있다. 일 예로, 광 투과 패턴(LTP)은 실리카(Silica) 등의 광 산란 입자들을 포함할 수 있으나, 광 산란 입자들의 구성 물질이 이에 한정되는 것은 아니다.
한편, 광 산란 입자들이 제3 서브 화소(SPXL3)에 관한 발광 영역(EMA)에만 배치되어야 하는 것은 아니다. 일 예로, 광 산란 입자들은 제1 및/또는 제2 파장 변환 패턴(WCP1, WCP2)의 내부에도 선택적으로 포함될 수 있다.
색상 필터부(CFL)는 제2 캡핑층(CAP2) 상에 배치될 수 있다. 색상 필터부(CFL)는 광학층(OPL)과 상부 필름층(UFL) 사이에 배치될 수 있다. 색상 필터부(CFL)는 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다.
색상 필터부(CFL)는 색상 필터들(CF1, CF2, CF3), 평탄화막(PLA), 및 오버 코트층(OC)을 포함할 수 있다.
실시예에 따르면, 색상 필터들(CF1, CF2, CF3)은 제2 캡핑층(CAP2) 상에 배치될 수 있다. 색상 필터들(CF1, CF2, CF3)은 평면 상에서 볼 때, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)의 발광 영역(EMA)과 중첩할 수 있다.
실시예에 따르면, 제1 색상 필터(CF1)는, 제1 색의 광을 투과하되, 제2 색의 광 및 제3 색의 광을 비투과 시킬 수 있다. 일 예로, 제1 색상 필터(CF1)는 제1 색에 관한 색제(colorant)를 포함할 수 있다.
실시예에 따르면, 제2 색상 필터(CF2)는, 제2 색의 광을 투과하되, 제1 색의 광 및 제3 색의 광을 비투과 시킬 수 있다. 일 예로, 제2 색상 필터(CF2)는 제2 색에 관한 색제를 포함할 수 있다.
실시예에 따르면, 제3 색상 필터(CF3)는, 제3 색의 광을 투과하되, 제1 색의 광 및 제2 색의 광을 비투과 시킬 수 있다. 일 예로, 제3 색상 필터(CF3)는 제3 색에 관한 색제를 포함할 수 있다.
실시예에 따르면, 평탄화막(PLA)은 색상 필터들(CF1, CF2, CF3) 상에 배치될 수 있다. 평탄화막(PLA)은 색상 필터들(CF1, CF2, CF3)을 커버할 수 있다. 평탄화막(PLA)은 색상 필터들(CF1, CF2, CF3)로 인하여 발생되는 단차를 상쇄할 수 있다. 평탄화막(PLA)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다.
일 예에 따르면, 평탄화막(PLA)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 평탄화막(PLA)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
오버 코트층(OC)은 평탄화막(PLA) 상에 배치될 수 있다. 오버 코트층(OC)은 상부 필름층(UFL)과 색상 필터부(CFL) 사이에 배치될 수 있다. 오버 코트층(OC)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 색상 필터부(CFL)를 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 또한, 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
실시예에 따르면, 오버 코트층(OC)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 오버 코트층(OC)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수도 있다.
다음으로, 도 13을 참조하여, 제3 실시예에 따른 화소(PXL)의 단면 구조에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히 하거나, 생략하도록 한다.
도 13을 참조하면, 제3 실시예에 따른 화소(PXL)는 색상 변환부(CCL)가 표시 소자부(DPL)와 상이한 층에 배치되는 측면에서, 전술한 제2 실시예에 따른 화소(PXL)(도 12 참조)와 상이하다.
실시예에 따르면, 색상 변환부(CCL)는 표시 소자부(DPL) 상에 배치될 수 있다. 예를 들어, 제1 캡핑층(CAP1)은 발광 소자(LD)들이 배치된 영역을 밀봉(혹은 커버)할 수 있고, 색상 변환부(CCL)는 제1 캡핑층(CAP1) 상에 배치될 수 있다.
본 실시 형태에 따르면, 색상 변환부(CCL)는 차광층(LBL)을 더 포함할 수 있다. 차광층(LBL)은 표시 소자부(DPL) 상에 배치될 수 있다. 차광층(LBL)은 제1 캡핑층(CAP1)과 제2 캡핑층(CAP2) 사이에 배치될 수 있다. 차광층(LBL)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)의 경계에서, 제1 파장 변환 패턴(WCP1), 제2 파장 변환 패턴(WCP2), 및 광 투과 패턴(LTP)을 둘러싸도록 배치될 수 있다.
차광층(LBL)은 화소(PXL)의 발광 영역(EMA)과 비발광 영역(NEA)을 정의할 수 있다. 일 예로, 차광층(LBL)은 평면 상에서 볼 때, 발광 영역(EMA)과 중첩하지 않을 수있다. 차광층(LBL)은 평면 상에서 볼 때, 비발광 영역(NEA)과 중첩할 수 있다. 일 예에 따르면, 차광층(LBL)이 배치되지 않은 영역은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 발광 영역(EMA)으로 정의될 수 있다.
실시예에 따르면, 차광층(LBL)은 그라파이트(graphite), 카본 블랙(carbon black), 흑색 안료(black pigment), 또는 흑색 염료(black dye) 중 적어도 어느 하나를 포함하는 유기물로 형성되거나 크롬(Cr)을 포함하는 금속 물질로 형성될 수 있으나, 광 투과를 차단하고 흡수할 수 있는 물질이라면 제한되지 않는다.
본 실시예에 따르면 제2 캡핑층(CAP2)은 제1 파장 변환 패턴(WCP1), 제2 파장 변환 패턴(WCP2), 및 광 투과 패턴(LTP)을 밀봉(혹은 커버)할 수 있다.
한편, 실시예에 따르면, 저굴절층(LRL)은 제2 캡핑층(CAP2)과 제3 캡핑층(CAP3) 사이에 배치될 수 있다. 제3 캡핑층(CAP3)은 제1 캡핑층(CAP1) 및 제2 캡핑층(CAP2)과 마찬가지로, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 이에 한정되지 않는다.
화소(PXL)의 구조는 도 11 내지 도 13를 참조하여 상술한 구조에 한정되는 것은 아니며, 실시예에 따라 구성들의 다양한 배치 관계가 구현될 수 있다.
이하에서는, 도 14 내지 도 19를 참조하여, 실시예에 따른 발광 소자(LD)의 제조 방법에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 생략되거나 설명을 간략히 하도록 한다.
도 14 내지 도 19는 실시예에 따른 발광 소자의 제조 방법의 공정 단계별 단면도들이다. 이하에서는 설명의 편의상, 제1 실시예에 따른 발광 소자(LD)의 제조 방법을 기준으로 설명한다.
도 14를 참조하면, 적층 기판(1)을 준비하고, 적층 기판(1) 상에 미도핑 반도체층(3)을 형성할 수 있다. 그리고 미도핑 반도체층(3) 상에 제1 반도체층(SEC1)을 형성할 수 있다.
실시예에 따르면, 적층 기판(1)은 대상 물질을 적층하기 위한 베이스 판일 수 있다. 적층 기판(1)은 소정의 물질에 대한 에피택셜 성장(epitaxial growth)을 위한 웨이퍼(wafer)일 수 있다. 일 예에 따르면, 적층 기판(1)은 사파이어(sapphire) 기판, GaAs 기판, Ga 기판, InP 기판 중 어느 하나일 수 있으나 이에 한정되지 않는다.
예를 들어, 특정 재료가 발광 소자(LD)를 제조하기 위한 선택비를 만족하고, 소정의 물질에 대한 에피택셜 성장이 원활하게 발생될 수 있는 경우, 상기 특정 재료는 적층 기판(1)의 재료로 선택될 수 있다. 적층 기판(1)의 표면은 평활할 수 있다. 적층 기판(1)의 형상은 직사각형을 포함한 다각형 형상 혹은 원형 형상일 수 있으나 이에 한정되지 않는다.
실시예에 따르면, 미도핑 반도체층(3)은 제1 반도체층(SEC1)의 고도핑 반도체층(120) 내 결함 발생을 억제하기 위해, 도펀트가 제공되지 않은 반도체층일 수 있다. 일 예에 따르면, 미도핑 반도체층(3)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료을 포함하되, 미도핑 반도체층(3)에는 별도의 도펀트가 제공되지 않을 수 있다. 도펀트가 제공되지 않은 미도핑 반도체층(3)의 식각비는 제1 반도체층(SEC1)의 식각비와 상이할 수 있다.
실시예에 따르면, 미도핑 반도체층(3)은 유기 금속 화학 증착법(MOCVD; Metal Organic Chemicla Vapor-phase Deposition), 분자선 에피택시법(MBE; Molecular Beam Epitaxy), 기상 에피택시법(VPE; Vapor Phase Epitaxy), 및 액상 에피택시법(LPE; Liquid Phase Epitaxy) 중 어느 하나의 방법에 의해 형성될 수 있다.
본 단계에서, 제1 반도체층(SEC1)을 형성하기 위하여, 미도핑 반도체층(3) 상에 식각 전 고도핑 반도체층(122), 결함 방지층(140), 및 스트레인 완화층(160)을 순차적으로 형성할 수 있다. 고도핑 반도체층(120), 결함 방지층(140), 및 스트레인 완화층(160)은 에피택셜 성장에 의해 제공될 수 있고, 미도핑 반도체층(3)에 대한 형성 방법으로 예시적으로 열거한 방법 중 어느 하나에 의해 제공될 수 있다.
실시예에 따르면, 스트레인 완화층(160)을 형성하기 위하여 제1 완화층과 제2 완화층을 교번하여 배치할 수 있다. 상술한 바와 같이, 일 예에 따르면 제1 완화층은 lnGaN이고, 제2 완화층은 GaN일 수 있다.
한편, 제2 실시예에 따른 발광 소자(LD)(도 3, 도 4 참조)를 제조하기 위해서, 본 단계에서, 결함 방지층(140), 식각 전 고도핑 반도체층(122), 및 스트레인 완화층(160)을 순차적으로 형성할 수 있다. 예를 들어, 결함 방지층(140)을 식각 전 고도핑 반도체층(122)을 형성하기 이전에 형성할 수 있다. 이에 따라, 추후 공정이 진행되어 제공되는 발광 소자(LD)에서, 고도핑 반도체층(120)은 결함 방지층(140)과 활성층(AL) 사이에 배치될 수 있다.
또한, 제3 실시예에 따른 발광 소자(LD)(도 5, 도 6 참조)를 제조하기 위해서, 본 단계에서, 결함 방지층(140), 식각 전 고도핑 반도체층(122), 인접 결함 방지층(142), 및 스트레인 완화층(160)을 순차적으로 형성할 수 있다. 예를 들어, 결함 방지층(140)을 식각 전 고도핑 반도체층(122)을 형성하기 이전에 형성하고, 인접 결함 방지층(142)을 식각 전 고도핑 반도체층(122)을 형성한 이후에 형성할 수 있다. 이에 따라, 추후 공정이 진행되어 제공되는 발광 소자(LD)에서 인접 결함 방지층(142)은 고도핑 반도체층(120)과 스트레인 완화층(160) 사이에 배치될 수 있다.
도 15를 참조하면, 식각 전 고도핑 반도체층(122)에 대한 전기화학적(EC; Electro-Chemical) 식각 공정을 수행하여, 다공성 구조를 가지는 고도핑 반도체층(120)을 제공할 수 있다. 일 예에 따르면, 상기 전기화학적 식각 공정이 수행되기 위해, 수산화칼륨(KOH) 혹은 질산(HNO3) 용액이 사용될 수 있으나 이에 한정되지 않는다.
실시예에 따르면, 전기화학적 식각 공정은 활성층(AL) 및 제2 반도체층(SEC2)을 형성하기 이전에 수행될 수 있다. 이에 따라, 전기화학적 식각 공정에 의하여, 활성층(AL) 및 제2 반도체층(SEC2)의 구조가 왜곡되는 것이 방지될 수 있다.
본 단계에서, 식각 전 고도핑 반도체층(122)에는 다공성 구조가 형성되어, 고도핑 반도체층(120)으로 제공될 수 있다. 고도핑 반도체층(120)에는 다공성 구조가 형성되어, 고도핑 반도체층(120)을 적층 기판(1) 상에 형성하여, 발광 소자(LD)의 제조를 위한 공정을 수행할 때, 인접한 층들 간 스트레인의 발생이 방지될 수 있다.
실시예에 따르면, 상기 전기화학적 식각 공정은 식각 전 고도핑 반도체층(122)에 선택적으로 적용될 수 있으며, 미도핑 반도체층(3), 결함 방지층(140), 및 스트레인 완화층(160)에는 실질적으로 적용되지 않을 수 있다. 상기 전기화학적 식각 공정은 개별 반도체층에 제공된 도펀트의 농도 및 적용 전압에 기초하여 선택적으로 적용될 수 있다. 또한 고도핑 반도체층(120)에 선택적으로 전기화학적 식각 공정을 적용하기 위해서, 이용되는 전압의 크기는 적절히 선택될 수 있다.
도 16을 참조하면, 제1 반도체층(SEC1) 상에 활성층(AL), 제2 반도체층(SEC2), 및 전극층(ELL)을 형성할 수 있다.
본 단계에서, 활성층(AL), 제2 반도체층(SEC2), 및 전극층(ELL)은 에피택셜 성장에 의해 제공될 수 있고, 미도핑 반도체층(3)에 대한 형성 방법으로 예시적으로 열거한 방법 중 어느 하나에 의해 제공될 수 있다.
실시예에 따르면, 전극층(ELL)은 활성층(AL)에서 출력되어 발광 소자(LD)의 외부로 방출되는 광의 손실을 최소화할 수 있고, 일 예에 따르면, 제2 반도체층(SEC2)으로 전류 퍼짐(spreading) 효과를 향상시키기 위해 투명한 금속 산화물을 포함할 수 있다.
실시예에 따르면, 적층 기판(1) 및 미도핑 반도체층(3) 상에 순차적으로 적층된 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2), 및 전극층(ELL)은 발광 적층 구조(5)로 제공(혹은 형성)될 수 있다.
도 17을 참조하면, 발광 적층 구조(5)를 적층 방향으로 식각하여, 발광 적층 패턴(10)을 제공(혹은 형성)할 수 있다. 발광 적층 패턴(10)은 상기 적층 방향을 따라 식각되어 제거된 영역에 대응되고, 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2), 및 전극층(ELL)이 순차적으로 배열된 구조를 의미할 수 있다. 상기 적층 방향은 적층 기판(1)의 주면에 수직인 방향을 의미할 수 있다.
실시예에 따르면, 발광 적층 패턴(10)을 형성하기 위하여, 발광 적층 구조(5)의 전면에 마스크(미도시)를 배치하고, 식각 공정을 진행하여 나노 스케일 내지 마이크로 스케일 간격의 패터닝이 수행될 수 있다. 일 예에 따르면, 발광 적층 패턴(10)을 형성하기 위한 식각 공정은 건식 식각법일 수 있다. 상기 건식 식각법은 반응성 이온 에칭(RIE; Reactive Ion Etching), 반응성 이온 빔 에칭(RIBE; Reactive Ion Beam Etching), 유도 결합 플라즈마 반응성 이온 에칭(ICP-RIE; Inductively Coupled Plasma Reactive Ion Etching) 중 어느 하나일 수 있다.
도 18을 참조하면, 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2), 및 전극층(ELL) 상에 절연막(INF)을 형성할 수 있다.
실시예에 따르면, 절연막(INF)은 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2), 및 전극층(ELL)을 커버할 수 있다. 도 18에는 전극층(ELL)의 제2 반도체층(SEC2)과 접하지 않는 타면 상에 절연막(INF)이 형성되지 않는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 절연막(INF)이 전극층(ELL)의 상기 타면 상에 형성된 이후 별도 공정이 수행되어 제거될 수 있다.
도 19를 참조하면, 발광 적층 패턴(10)을 적층 기판(1) 및 미도핑 반도체층(3)으로부터 분리하여, 발광 소자(LD)들을 제공할 수 있다. 발광 소자(LD)를 분리하는 방식은 특정한 예시에 한정되지 않는다.
본 단계에서, 발광 적층 패턴(10) 상에 제1 금속을 코팅하고, 발광 적층 패턴(10)과 연결하고자 하는 결합층(4)의 일 면 상에 제2 금속을 코팅할 수 있다. 그리고 소정의 온도 및 압력 조건 하에서 상기 제1 금속과 상기 제2 금속 간 결합이 형성되어, 결합층(4)과 발광 적층 패턴(10)이 서로 결합될 수 있다.
본 단계에서, 발광 적층 패턴(10)이 적층 기판(1) 및 미도핑 반도체층(3)으로부터 분리될 수 있다. 일 예에 따르면, 발광 적층 패턴(10)은 레이저 리프트 오프(LLO; Laser Lift-Off) 혹은 화학적 리프트 오프(CLO; Chemical Lift-Off) 방식에 의해 분리될 수 있다. 실시 형태에 따라, 발광 적층 패턴(10)은 초음파 분해 방식(sonication)에 의해 분리될 수 있다.
이후 별도 도면에 도시되지 않았으나, 결합층(4)이 제거되어 복수의 발광 소자(LD)들을 제공할 수 있다. 실시예에 따라, 제공된 발광 소자(LD)의 표면 상에 위치한 불순물들을 제거하는 공정이 더 수행될 수 있다. 그리고 발광 소자(LD)는 용매에 분산되어, 발광 소자(LD)와 용매(도 21의 'SLV' 참조)를 포함하는 잉크(도 21의 'INK' 참조)가 제조될 수 있다.
이하에서는, 도 20 내지 도 24를 참조하여, 실시예에 따른 표시 장치(DD)의 제조 방법에 관하여 설명한다. 도 20 내지 도 24에서는 특히, 표시 소자부(DPL) 내 개별 구성들을 중심으로 설명한다.
도 20 내지 도 24는 도 10의 EA1 영역를 중심으로 나타낸 단면도로서, 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 20을 참조하면, 기판(SUB)을 제공하고, 기판(SUB) 상에 화소 회로부(PCL)를 배치할 수 있다. 그리고 화소 회로부(PCL) 상에 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)을 배치하고, 제1 전극(ELT1) 및 제2 전극(ELT2)을 배치하고, 제1 전극(EL1) 및 제2 전극(ELT2) 상에 제1 절연막(INS1)을 배치할 수 있다.
본 단계에서, 기판(SUB) 상에 배치되는 화소 회로부(PCL)의 개별 구성들은 통상적으로 마스크를 이용한 공정을 수행하여 도전층(또는 금속층), 무기물, 또는 유기물 등을 패터닝하여 형성될 수 있다.
본 단계에서, 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 화소 회로부(PCL) 상에 형성(혹은 증착)될 수 있다. 실시예에 따르면, 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 반사면이 형성될 수 있도록, 표시 장치(DD)의 표시 방향(일 예로, 제3 방향(DR3))으로 돌출된 형상을 가질 수 있다.
본 단계에서, 별도 도면에 도시되지 않았으나, 베이스 전극을 화소 회로부(PCL) 상에 증착한 이후, 상기 베이스 전극의 적어도 일부를 식각하여 제1 전극(ELT1) 및 제2 전극(ELT2)을 제공할 수 있다.
본 단계에서, 제1 전극(ELT1) 및 제2 전극(ELT2) 각각은 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)을 커버하도록 형성될 수 있다. 이에 따라 본 단계에서는 제1 전극(ELT1) 및 제2 전극(ELT2)의 적어도 일부가 반사 격벽으로 제공될 수 있다.
본 단계에서, 제1 절연막(INS1)은 제1 전극(ELT1) 및 제2 전극(ELT2)을 커버하도록 형성(혹은 증착)될 수 있다.
도 21을 참조하면, 잉크(INK)를 기판(SUB) 상에 제공할 수 있다. 잉크(INK)는 유체를 제공(혹은 분사)할 수 있는 프린팅 장치(300)에 의해 제공될 수 있다.
실시예에 따르면, 프린팅 장치(300)는 액상 유체를 외부로 방출하도록 구성된 노즐부를 포함할 수 있다. 본 명세서에서 정의되는 잉크(INK)는 프린팅 장치(300)에 의해 방출될 수 있는 액상 혼합물을 의미할 수 있다.
본 단계에서, 프린팅 장치(300)는 발광 소자(LD)가 배열되고자 하는 영역에 잉크(INK)를 분사할 수 있다.
실시예에 따르면, 잉크(INK)는 용매(SLV) 및 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 복수 개 구비되어, 유동성 성질을 가진 용매(SLV)에 분산되어 제공될 수 있다. 일 예에 따르면, 용매(SLV)는 발광 소자(LD)가 분산되어 마련될 수 있도록 하는 고상(solid phase)이 아닌 물질을 의미할 수 있다.
본 단계에서, 잉크(INK)는 소정의 영역에 수용될 수 있다. 일 예로, 잉크(INK)는 뱅크(BNK)에 의해 정의된 영역(혹은 공간) 내 제공될 수 있다.
본 단계에서, 발광 소자(LD)은 무작위적으로 향하도록 제공될 수 있다.
도 22를 참조하면, 발광 소자(LD)를 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배열할 수 있다.
본 단계에서, 발광 소자(LD)는 제1 전극(ELT1) 및 제2 전극(ELT2)에 제공된 전기적 신호에 기초하여 발생되는 DEP 힘(dielectrophoresis)에 의해 배치하고자 하는 영역으로 이동될 수 있다. 이에 따라, 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다.
본 단계에서, 제1 전극(ELT1)과 제2 전극(ELT2)에는 전기적 신호가 제공되어, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에는 전계가 형성될 수 있다.
실시예에 따르면, 제1 전극(ELT1)에는 제1 전기적 신호가 제공되고, 제2 전극(ELT2)에는 제2 전기적 신호가 제공될 수 있다. 그리고 발광 소자(LD)는 상기 제1 전기적 신호와 상기 제2 전기적 신호에 따른 전계에 기초하여 배열될 수 있다. 일 예로, 상기 제1 전기적 신호 및 상기 제2 전기적 신호는 교류 신호로서, 사인파, 삼각파, 계단파, 사각파, 사다리꼴 파, 및 펄스파 중 어느 하나일 수 있다. 다만, 특정한 예시에 한정되는 것은 아니다.
본 단계에서, 발광 소자(LD)의 제1 반도체층(SEC1)이 제2 전극(ELT2)을 향하고, 발광 소자(LD)의 제2 반도체층(SEC2)이 제1 전극(ELT1)을 향하도록 배치될 수 있다.
도 23을 참조하면, 발광 소자(LD) 상에 제2 절연막(INS2)을 배치하고, 제1 절연막(INS1) 및 제2 절연막(INS2) 상에 베이스 컨택 전극(CNE0)을 배치할 수 있다.
본 단계에서, 제2 절연막(INS2)은 발광 소자(LD)의 활성층(AL)과 중첩하도록 배치될 수 있다.
본 단계에서, 베이스 컨택 전극(CNE0)은 제1 절연막(INS1) 및 제2 절연막(INS2)을 커버할 수 있다. 베이스 컨택 전극(CNE0)은 발광 소자(LD)와 전기적으로 연결될 수 있다. 예를 들어, 베이스 컨택 전극(CNE0)의 일부는 평면 상에서 볼 때, 발광 소자(LD)의 제1 단부(EP1)와 중첩하고, 베이스 컨택 전극(CNE0)의 또 다른 일부는 평면 상에서 볼 때, 발광 소자(LD)의 제2 단부(EP2)와 중첩할 수 있다.
도 24를 참조하면, 베이스 컨택 전극(CNE0)을 식각하여, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 제공할 수 있다.
본 단계에서, 베이스 컨택 전극(CNE0)의 적어도 일부가 제거되어, 제2 절연막(INS2)의 적어도 일부가 노출될 수 있으며, 서로 이격된 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 제공될 수 있다.
실시예에 따르면, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 베이스 컨택 전극(CNE0)의 일부로서, 동일한 시점에 형성될 수 있다. 이에 따라, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 서로 동일한 물질을 포함할 수 있다.
본 단계에서, 제1 컨택 전극(CNE1)은 발광 소자(LD)의 제2 반도체층(SEC2)과 전기적으로 접촉할 수 있고, 제2 컨택 전극(CNE2)은 발광 소자(LD)의 제1 반도체층(SEC1)과 전기적으로 접촉할 수 있다.
이후 별도 도면에 도시되지 않았으나, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 상에 제3 절연막(INS3)을 배치(혹은 형성)하여 표시 소자부(DPL)를 제공할 수 있다. 그리고 실시예에 따라, 표시 소자부(DPL) 상에 색상 변환부(CCL), 광학층(OPL), 및 색상 필터부(CFL) 등을 형성하여, 실시예에 따른 표시 장치(DD)를 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 이상에서 설명한 본 발명의 실시예들은 서로 별개로 또는 조합되어 구현되는 것도 가능하다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
LD: 발광 소자 160: 스트레인 완화층
SEC1: 제1 반도체층 PXL: 화소
SEC2: 제2 반도체층 SPXL: 서브 화소
AL: 활성층 ELT1: 제1 전극
ELL: 전극층 ELT2: 제2 전극
120: 고도핑 반도체층 CNE1: 제1 컨택 전극
122: 식각 전 고도핑 반도체층 CNE2: 제2 컨택 전극
140: 결함 방지층 INK: 잉크

Claims (30)

  1. 기판 상에 배치된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 상에 배치된 발광 소자;
    상기 제1 전극과 상기 발광 소자를 전기적으로 연결하는 제1 컨택 전극; 및
    상기 제2 전극과 상기 발광 소자를 전기적으로 연결하는 제2 컨택 전극; 을 포함하고,
    상기 발광 소자는,
    제1 타입의 반도체를 포함하는 제1 반도체층; 제2 타입의 반도체를 포함하는 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 을 포함하고,
    상기 제1 반도체층은 다공성 구조를 포함하는 고도핑 반도체층을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 고도핑 반도체층에는 제1 농도의 도펀트가 제공되고,
    상기 제1 반도체층은, 상기 고도핑 반도체층 상에 배치되고, 상기 제1 농도보다 작은 제2 농도의 도펀트가 제공된 결함 방지층을 더 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 결함 방지층은 상기 고도핑 반도체층과 상기 활성층 사이에 배치되는, 표시 장치.
  4. 제2 항에 있어서,
    상기 고도핑 반도체층은 상기 결함 방지층과 상기 활성층 사이에 배치되는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 반도체층은, 상기 고도핑 반도체층과 상기 활성층 사이에 배치되고 상기 제1 농도보다 작은 제3 농도의 도펀트가 제공되는 인접 결함 방지층을 더 포함하는, 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 반도체층은, 초격자 구조(supperlattice)를 가지는 스트레인 완화층; 을 더 포함하는, 표시 장치.
  7. 제1 항에 있어서,
    상기 스트레인 완화층은 제1 완화층 및 상기 제1 완화층과는 상이한 제2 완화층이 교번하여 배치된 구조를 가지는, 표시 장치.
  8. 제3 항에 있어서,
    상기 제1 완화층은 lnGaN이고,
    상기 제2 완화층은 GaN인, 표시 장치.
  9. 제6 항에 있어서,
    상기 결함 방지층은 상기 고도핑 반도체층과 상기 스트레인 완화층 사이에 배치되는, 표시 장치.
  10. 제6 항에 있어서,
    상기 고도핑 반도체층은 상기 결함 방지층과 상기 스트레인 완화층 사이에 배치되는, 표시 장치.
  11. 제6 항에 있어서,
    상기 제1 반도체층은, 상기 고도핑 반도체층과 상기 활성층 사이에 배치되고 상기 제1 농도보다 작은 제3 농도의 도펀트가 제공되는 인접 결함 방지층을 더 포함하고,
    상기 고도핑 반도체층은 상기 결함 방지층과 상기 인접 결함 방지층 사이에 배치되고,
    상기 인접 결함 방지층은 상기 고도핑 반도체층과 상기 스트레인 완화층 사이에 배치되는, 표시 장치.
  12. 제3 항에 있어서,
    상기 고도핑 반도체층의 일면은 상기 결함 방지층의 일면과 접촉하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 결함 방지층은 상기 고도핑 반도체층과 상기 스트레인 완화층 사이에 배치되고,
    상기 결함 방지층의 타면은 상기 스트레인 완화층의 일면과 접촉하는, 표시 장치.
  14. 제1 항에 있어서,
    상기 발광 소자는 복수 개 구비되고, 복수 개의 상기 발광 소자의 적어도 일부는 적색광을 발산하도록 구성된, 표시 장치.
  15. 제1 항에 있어서,
    상기 고도핑 반도체층에 도핑된 도펀트의 농도는 약
    Figure pat00010
    내지
    Figure pat00011
    개/
    Figure pat00012
    인, 표시 장치.
  16. 제1 항에 있어서,
    상기 발광 소자는 제1 단부 및 제2 단부를 포함하고,
    상기 제1 컨택 전극은 상기 발광 소자의 상기 제2 단부를 커버하고,
    상기 제2 컨택 전극은 상기 발광 소자의 상기 제1 단부를 커버하는, 표시 장치.
  17. 적층 기판 상에 미도핑 반도체층을 형성하는 단계;
    상기 미도핑 반도체층 상에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 상에 활성층을 형성하는 단계;
    상기 활성층 상에 제2 반도체층을 형성하는 단계; 및
    상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층을 상기 적층 기판의 두께 방향으로 식각하여, 발광 소자를 제공하는 단계; 를 포함하고,
    상기 제1 반도체층을 형성하는 단계는, 고도핑 반도체층을 형성하는 단계를 포함하고,
    상기 고도핑 반도체층에 대하여 전기화학적 식각 공정을 수행하는 단계; 를 포함하는, 발광 소자의 제조 방법.
  18. 제17 항에 있어서,
    상기 고도핑 반도체층에는 제1 농도의 도펀트가 제공되고,
    상기 제1 반도체층을 형성하는 단계는, 상기 고도핑 반도체층 상에 상기 제1 농도보다 작은 제2 농도의 도펀트가 제공되는 결함 방지층을 형성하는 단계를 더 포함하는, 발광 소자의 제조 방법.
  19. 제17 항에 있어서,
    상기 고도핑 반도체층에는 제1 농도의 도펀트가 제공되고,
    상기 제1 반도체층을 형성하는 단계는, 상기 제1 농도보다 작은 제2 농도의 도펀트가 제공되는 결함 방지층을 형성하는 단계를 더 포함하고,
    상기 결함 방지층을 형성하는 단계는 상기 고도핑 반도체층을 형성하는 단계 이전에 수행되는, 발광 소자의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 반도체층을 형성하는 단계는, 상기 제1 농도보다 작은 제3 농도의 도펀트가 제공되는 인접 결함 방지층을 형성하는 단계를 더 포함하고,
    상기 인접 결함 방지층을 형성하는 단계는 상기 고도핑 반도체층을 형성하는 단계 이후에 수행되는, 발광 소자의 제조 방법.
  21. 제18 항에 있어서,
    상기 제1 반도체층을 형성하는 단계는, 상기 결함 방지층 상에 초격자 구조를 가지는 스트레인 완화층을 형성하는 단계를 더 포함하는, 발광 소자의 제조 방법.
  22. 제19 항에 있어서,
    상기 제1 반도체층을 형성하는 단계는, 상기 고농도 반도체층 상에 상기 초격자 구조를 가지는 스트레인 완화층을 형성하는 단계를 더 포함하는, 발광 소자의 제조 방법.
  23. 제20 항에 있어서,
    상기 제1 반도체층을 형성하는 단계는, 상기 인접 결함 방지층 상에 상기 초격자 구조를 가지는 스트레인 완화층을 형성하는 단계를 더 포함하는, 발광 소자의 제조 방법.
  24. 제17 항에 있어서,
    상기 전기화학적 식각 공정을 수행하는 단계는, 상기 고도핑 반도체층에 다공성 구조를 형성하는 단계를 포함하는, 발광 소자의 제조 방법.
  25. 제21 항에 있어서,
    상기 스트레인 완화층을 형성하는 단계는, 제1 완화층을 형성하는 단계 및 제2 완화층을 형성하는 단계를 포함하는, 발광 소자의 제조 방법.
  26. 제17 항에 있어서,
    상기 고도핑 반도체층에 도핑된 도펀트의 농도는 약
    Figure pat00013
    내지
    Figure pat00014
    개/
    Figure pat00015
    인, 발광 소자의 제조 방법.
  27. 제17 항에 있어서,
    상기 전기화학적 식각 공정을 수행하는 단계는, 상기 활성층을 형성하는 단계 이전에 수행되는, 발광 소자의 제조 방법.
  28. 제17 항에 따른 발광 소자의 제조 방법에 따라 제조된 발광 소자를 포함하는 표시 장치의 제조 방법으로서,
    기판 상에 제1 전극 및 제2 전극을 배치하는 단계;
    상기 제1 전극 및 상기 제2 전극 상에 절연막을 형성하는 단계;
    상기 발광 소자 및 용매를 포함하는 잉크를 제공하는 단계;
    상기 제1 전극과 상기 제2 전극 사이에 전계를 형성하는 단계;
    상기 발광 소자 상에 베이스 컨택 전극을 형성하는 단계; 및
    상기 베이스 컨택 전극을 식각하여 제1 컨택 전극 및 제2 컨택 전극을 제공하는 단계; 를 포함하는, 표시 장치의 제조 방법.
  29. 제28 항에 있어서,
    상기 발광 소자는 상기 제2 전극을 향하는 제1 단부 및 상기 제1 전극을 향하는 제2 단부를 포함하고,
    상기 베이스 컨택 전극을 형성하는 단계는, 평면 상에서 볼 때 상기 베이스 컨택 전극이 상기 제1 단부 및 상기 제2 단부와 중첩하는 단계를 포함하고,
    상기 제1 컨택 전극 및 상기 제2 컨택 전극을 제공하는 단계는, 상기 제1 컨택 전극이 상기 발광 소자의 상기 제2 단부를 커버하는 단계; 및 상기 제2 컨택 전극이 상기 발광 소자의 상기 제1 단부를 커버하는 단계; 를 포함하는, 표시 장치의 제조 방법.
  30. 제28 항에 있어서,
    상기 전계를 형성하는 단계는, 형성된 전계에 기초하여 상기 발광 소자가 상기 제1 전극과 상기 제2 전극 사이에 배열되는 단계를 포함하는, 표시 장치의 제조 방법.
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