KR20230059882A - 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 의하면, 제1 연장 영역 및 제2 연장 영역을 포함하는 표시 장치로서, 기판 상에 배치되고, 서로 제1 방향으로 이격된 제1 전극 및 제2 전극; 및 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 발광 소자; 를 포함하고, 상기 제1 연장 영역은, 상기 제1 방향으로 연장하고, 상기 제1 전극이 배치되지 않은 이격 영역을 포함하고, 상기 제2 연장 영역은, 상기 제1 방향과 교차하는 제2 방향으로 연장하고, 상기 제1 전극 및 상기 제2 전극이 배치되지 않는 영역인 표시 장치가 제공될 수 있다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 과제는, 후속적인 검사 공정이 간소화될 수 있는 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 과제는 발광 소자를 정렬하기 위한 전극들 간 쇼트 결함이 방지되는 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 제1 연장 영역 및 제2 연장 영역을 포함하는 표시 장치로서, 기판 상에 배치되고, 서로 제1 방향으로 이격된 제1 전극 및 제2 전극; 및 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 발광 소자; 를 포함하고, 상기 제1 연장 영역은, 상기 제1 방향으로 연장하고, 상기 제1 전극이 배치되지 않은 이격 영역을 포함하고, 상기 제2 연장 영역은, 상기 제1 방향과 교차하는 제2 방향으로 연장하고, 상기 제1 전극 및 상기 제2 전극이 배치되지 않는 영역인, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 연장 영역 및 상기 제2 연장 영역 각각은 복수 개 구비되고, 상기 제1 연장 영역과 상기 제2 연장 영역은 평면 상에서 볼 때, 중첩 영역에서 중첩하고, 상기 중첩 영역을 격자점으로 하는 격자 구조를 형성하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 연장 영역은 제1-1 연장 영역 및 제1-2 연장 영역을 포함하고, 상기 제1 전극은 상기 제1-1 연장 영역과 상기 제1-2 연장 영역 사이에 배치되고, 상기 제2 전극은 평면 상에서 볼 때, 상기 제1-1 연장 영역 및 상기 제1-2 연장 영역과 중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제2 연장 영역은 제2-1 연장 영역, 제2-2 연장 영역, 및 제2-3 연장 영역을 포함하고, 상기 제2-2 연장 영역은 상기 제2-1 연장 영역과 상기 제2-3 연장 영역 사이에 배치되고, 상기 제1 전극은 상기 제2-1 연장 영역과 상기 제2-3 연장 영역 사이에 배치되고, 상기 제2 전극은 상기 제2-2 연장 영역과 상기 제2-3 연장 영역 사이에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 전극과 상기 이격 영역을 사이에 두고 상기 제2 방향을 따라 이격된 상부 인접 전극; 을 더 포함하고, 상기 상부 인접 전극은 상기 제1 연장 영역 및 상기 제2 연장 영역 내 배치되지 않는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 각각 상기 제1 발광 소자가 배치되고, 제1 색이 발산되는 제1 화소 영역; 제2 색이 발산되는 제2 화소 영역; 및 제3 색이 발산되는 제3 화소 영역; 을 더 포함하고, 상기 제1 연장 영역은 상기 제2 방향을 따라 상기 제1 화소 영역, 상기 제2 화소 영역, 및 상기 제3 화소 영역과 중첩하는 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제2 연장 영역의 적어도 일부는 평면 상에서 볼 때, 상기 제1 화소 영역, 상기 제2 화소 영역, 및 상기 제3 화소 영역과 중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 기판 상에 배치되고, 상기 제2 전극과 상기 제1 방향으로 이격된 제3 전극; 및 상기 기판 상에 배치되고, 상기 제3 전극과 상기 제1 방향으로 이격된 제4 전극; 및 상기 제3 전극 및 상기 제4 전극 상에 배치된 제2 발광 소자; 를 더 포함하고, 상기 제3 전극은 상기 제1 연장 영역 및 상기 제2 연장 영역 내 배치되지 않고, 상기 제4 전극은 평면 상에서 볼 때, 상기 제1 연장 영역과 중첩하고, 상기 제2 연장 영역 내 배치되지 않는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 전극과 상기 제1 발광 소자를 전기적으로 연결하는 제1 컨택 전극; 상기 제2 전극과 상기 제1 발광 소자를 전기적으로 연결하고 상기 제4 전극과 상기 제2 발광 소자를 전기적으로 연결하는 제2 컨택 전극; 및 상기 제3 전극과 상기 제2 발광 소자를 전기적으로 연결하는 제3 컨택 전극; 을 더 포함하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 광의 파장을 변경시키도록 구성된 파장 변환 패턴을 포함하고, 상기 제1 화소 영역, 상기 제2 화소 영역, 및 상기 제3 화소 영역을 정의하는 색상 변환부를 더 포함하는, 표시 장치가 제공될 수 있다.
본 발명의 다른 실시예에 따르면, 기판 상에 베이스 전극을 형성하는 단계; 상기 베이스 전극을 식각하는 단계; 및 상기 기판 상에 발광 소자를 배열하는 단계; 를 포함하고, 상기 베이스 전극을 식각하는 단계는: 제1 전극, 및 상기 제1 전극과 제1 방향으로 이격된 제2 전극을 제공하는 단계; 및 상기 제1 방향으로 연장하는 제1 연장 영역 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 연장 영역을 형성하는 단계; 를 포함하고, 상기 제1 연장 영역은 상기 제1 전극이 배치되지 않은 이격 영역을 포함하고, 상기 제2 연장 영역은 상기 제1 전극 및 상기 제2 전극이 배치되지 않는 영역인, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 베이스 전극을 식각하는 단계는, 상기 제1 연장 영역과 상기 제2 연장 영역이 서로 복수의 중첩 영역에서 중첩하여, 격자 구조를 형성하는 단계; 를 포함하는, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 제1 연장 영역이 형성되는 단계와 상기 제2 연장 영역이 형성되는 단계는 서로 동일한 시점에 수행되는, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 제1 전극 및 상기 제2 전극을 제공하는 단계는, 상기 제1 연장 영역 및 상기 제2 연장 영역을 형성하는 단계와 동일한 시점에 수행되는, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 제2 전극의 적어도 일부는 상기 제1 연장 영역과 중첩하는, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 베이스 전극을 식각하는 단계는, 상기 제1 전극과 상기 이격 영역을 사이에 두고 상기 제2 방향을 따라 이격된 상부 인접 전극을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 기판 상에 상기 기판의 두께 방향으로 돌출된 뱅크를 형성하는 단계를 더 포함하고, 상기 뱅크를 형성하는 단계는 상기 베이스 전극을 식각하는 단계 이후에 수행되는, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 발광 소자를 배열하는 단계는, 상기 발광 소자를 포함하는 잉크를 상기 기판 상에 제공하는 단계; 및 상기 제1 전극과 상기 제2 전극 사이에 전계를 형성하는 단계; 를 포함하는, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따르면, 상기 제1 전극과 상기 발광 소자를 전기적으로 연결하는 제1 컨택 전극을 형성하는 단계; 및 상기 제2 전극과 상기 발광 소자를 전기적으로 연결하는 제2 컨택 전극을 형성하는 단계; 를 더 포함하는, 표시 장치의 제조 방법이 제공될 수 있다.
본 발명의 또 다른 실시예에 따르면, 화소 영역을 포함하는 표시 장치의 제조 방법으로서, 기판 상에 베이스 전극을 형성하는 단계; 상기 베이스 전극을 식각하여 제1 전극 및 제2 전극을 제공하는 단계; 및 상기 제1 전극 및 상기 제2 전극 상에 발광 소자를 배열하는 단계; 를 포함하고, 상기 베이스 전극을 형성하는 단계는, 상기 화소 영역의 적어도 일부를 둘러싸는 형태로 식각하여, 제1 방향으로 연장하는 제1 연장 영역 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 연장 영역을 제공하는 단계를 포함하는, 표시 장치의 제조 방법이 제공될 수 있다.
본 발명의 과제의 해결 수단이 상술한 해결 수단들로 제한되는 것은 아니며, 언급되지 아니한 해결 수단들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 후속적인 검사 공정이 간소화될 수 있는 표시 장치 및 그 제조 방법이 제공될 수 있다.
본 발명의 또 다른 실시예에 의하면, 발광 소자를 정렬하기 위한 전극들 간 쇼트 결함이 방지되는 표시 장치 및 그 제조 방법이 제공될 수 있다.
본 발명의 효과가 상술한 효과들로 제한되는 것은 아니며, 언급되지 아니한 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1 및 도 2는 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 4 내지 도 8은 실시예에 따른 화소를 나타낸 평면도들이다.
도 9는 도 7의 Ⅰ~Ⅰ’에 따른 단면도이다.
도 10은 도 7의 Ⅱ~Ⅱ’에 따른 단면도이다.
도 11 및 도 12는 도 3의 Ⅲ~Ⅲ’에 따른 단면도들이다.
도 13은 실시예에 따른 화소의 평면도로서, 제1 내지 제3 화소 영역들을 중심으로 도시한 평면도이다.
도 14 내지 도 22는 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하여 가능한 현재 널리 사용되고 있는 일반적인 용어를 선택하였으나 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 다만, 이와 달리 특정한 용어를 임의의 의미로 정의하여 사용하는 경우에는 그 용어의 의미에 관하여 별도로 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
이하에서는 첨부된 도면들을 참조하여, 실시예에 따른 표시 장치 및 그 제조 방법에 관하여 설명한다.
도 1 및 도 2에는 실시예에 따른 표시 장치에 포함되는 발광 소자(LD)에 관하여 도시되었다. 도 1 및 도 2는 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(SEC1) 및 제2 반도체층(SEC2), 제1 반도체층(SEC1)과 제2 반도체층(SEC2) 사이에 개재된 활성층(AL)을 포함할 수 있다. 발광 소자(LD)는 전극층(ELL)을 더 포함할 수 있다. 일 실시예에 따르면, 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2), 및 전극층(ELL)은 발광 소자(LD)의 길이(L) 방향을 따라 순차적으로 적층될 수 있다.
발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(SEC1)이 인접할 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제2 반도체층(SEC2) 및 전극층(ELL)이 인접할 수 있다.
실시예에 따르면, 발광 소자(LD)는 기둥 형상을 가질 수 있다. 기둥 형상은 원기둥 또는 다각 기둥 등과 같이, 길이(L) 방향으로 연장된 형상을 의미할 수 있다. 즉, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다. 발광 소자(LD)의 단면의 형상은 로드 형상(rod-like shape) 및 바 형상(bar-like shape)을 포함하나, 이에 한정되는 것은 아니다.
발광 소자(LD)는 나노 스케일(nanometer scale) 내지 마이크로 스케일(micrometer scale)의 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)의 직경(D)(또는 폭) 및 길이(L)는 각각 나노 스케일 내지 마이크로 스케일의 크기를 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 반도체층(SEC1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SEC1)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SEC1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(SEC1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(SEC1)을 구성할 수 있다.
활성층(AL)은 제1 반도체층(SEC1) 상에 배치될 수 있다. 활성층(AL)은 제1 반도체층(SEC1)과 제2 반도체층(SEC2) 사이에 배치될 수 있다.
활성층(AL)은 AlGalnP, AlGaP, AllnGaN, lnGaN, 및 AlGaN 중 어느 하나를 포함할 수 있다. 예를 들어, 활성층(AL)이 적색광을 출력하고자 하는 경우, 활성층(AL)은 AlGalnP 및/또는 lnGaN을 포함할 수 있다. 활성층(AL)이 녹색광 혹은 청색광을 출력하고자 하는 경우, 활성층(AL)은 lnGaN을 포함할 수 있다. 하지만 상술된 예시에 한정되지 않는다.
활성층(AL)은 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조로 형성될 수 있다.
제2 반도체층(SEC2)은 활성층(AL) 상에 배치되며, 제1 반도체층(SEC1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SEC2)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SEC2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(SEC2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(SEC2)을 구성할 수 있다.
전극층(ELL)은 제2 반도체층(SEC2) 상에 형성될 수 있다. 전극층(ELL)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예에 따르면, 전극층(ELL)은 Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 중 적어도 어느 하나를 포함할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(AL)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치(도 3의 'DD' 참조)의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 단일의 막 또는 복수의 막일 수 있다.
절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 제1 단부(EP1)에 인접하여 배치된 제1 반도체층(SEC1) 및 제2 단부(EP2)에 인접하여 배치된 전극층(ELL) 각각의 일부를 노출할 수 있다.
절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 어느 하나를 포함할 수 있다. 다만, 특정 예시에 한정되는 것은 아니다.
절연막(INF)은 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 또한, 다수의 발광 소자(LD)들이 서로 밀접하여 배치되어 있는 경우에도 발광 소자(LD)들의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
실시예에 따르면, 발광 소자(LD)는 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2), 전극층(ELL), 및 절연막(INF) 외 추가적인 구성을 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수도 있다.
도 3은 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
표시 장치(DD)는 광을 발산하도록 구성된다. 도 3을 참조하면, 표시 장치(DD)는 기판(SUB) 및 기판(SUB) 상에 배치된 화소(PXL)를 포함할 수 있다. 도면에 도시되지 않았으나, 표시 장치(DD)는 화소(PXL)를 구동하기 위한 구동 회로부(예를 들어, 주사 구동부 및 데이터 구동부), 배선들, 및 패드들을 더 포함할 수 있다.
표시 장치(DD)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA) 외 영역을 의미할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다.
기판(SUB)은 표시 장치(DD)의 베이스 부재를 구성할 수 있다. 기판(SUB)은 경성 또는 연성의 기판이나 필름일 수 있으나, 특정 예시에 한정되지 않는다.
표시 영역(DA)은 화소(PXL)가 배치된 영역을 의미할 수 있다. 비표시 영역(NDA)은 화소(PXL)가 배치되지 않은 영역을 의미할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 구동 회로부, 배선들, 및 패드들이 배치될 수 있다.
일 예에 따르면, 화소(PXL)는 스트라이프(stripe) 또는 펜타일(PENTILE™) 배열 구조 등에 따라 배열될 수 있으나, 이에 한정되지 않으며, 공지된 다양한 실시 형태가 적용될 수 있다.
실시예에 따르면, 화소(PXL)는 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)를 포함할 수 있다. 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 각각 서브 화소일 수 있다. 적어도 하나의 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다.
예를 들어, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3) 각각은 소정 색의 광을 방출할 수 있다. 일 예로, 제1 화소(PXL1)는 적색(일 예로, 제1 색)의 광을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색(일 예로, 제2 색)의 광을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색(일 예로, 제3 색)의 광을 방출하는 청색 화소일 수 있다. 다만, 각각의 상기 화소 유닛을 구성하는 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)의 색상, 종류 및/또는 개수 등이 특정 예시에 한정되지는 않는다.
이하에서는, 도 4 내지 도 13을 참조하여, 실시예에 따른 화소(PXL)의 구조에 관하여 더욱 상세히 설명한다.
도 4 내지 도 8은 실시예에 따른 화소를 나타낸 평면도들이다.
도 4에 도시된 화소(PXL)는 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 중 어느 하나일 수 있다.
도 5에 도시된 화소(PXL)는 복수의 서브 화소들을 나타낸 평면도로서, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)을 개략적으로 나타낸 것일 수 있다.
도 6은 실시예에 따른 화소(PXL)에 포함된 격자 구조를 나타낸 도면으로서, 제1 연장 영역(120) 및 제2 연장 영역(140)에 의해 형성된 격자 구조를 설명하기 위한 개략도일 수 있다.
도 7에 도시된 화소(PXL)는 복수의 서브 화소들을 나타낸 평면도로서, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 일 실시 구조를 나타낸 것일 수 있다. 도 7은 2종의 정렬 영역이 형성된 화소(PXL)의 구조를 나타낸 평면도일 수 있다.
도 8에 도시된 화소(PXL)는 복수의 서브 화소들을 나타낸 평면도로서, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 일 실시 구조를 나타낸 것일 수 있다. 도 8은 4종의 정렬 영역이 형성된 화소(PXL)의 구조를 나타낸 평면도일 수 있다.
먼저 도 4를 참조하면, 화소(PXL)는 발광 소자(LD), 제1 전극(ELT1), 제2 전극(ELT2), 제1 상부 인접 전극(UAEL1), 제1 하부 인접 전극(BAEL1), 제1 컨택부(CNT1), 제2 컨택부(CNT2), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 뱅크(BNK)를 포함할 수 있다.
실시예에 따르면, 화소(PXL)는 제1 연장 영역(120) 및 제2 연장 영역(140)을 포함할 수 있다. 일 예에 따르면, 제1 연장 영역(120)은 제1-1 연장 영역(122) 및 제1-2 연장 영역(124)을 포함할 수 있다. 제2 연장 영역(140)은 제2-1 연장 영역(142), 제2-2 연장 영역(144), 및 제2-3 연장 영역(146)을 포함할 수 있다.
설명의 편의상 첨부된 도면들에서 제1 연장 영역(120)은 일점 쇄선으로 표기되었고, 제2 연장 영역(140)은 이점 쇄선으로 표기되었다.
발광 소자(LD)는 복수 개 구비되어 배열될 수 있다. 일 예로, 발광 소자(LD)는 제2 방향(DR2)을 따라 병렬 구조로 배열될 수 있다. 다만 발광 소자(LD)의 배열 구조가 이에 한정되는 것은 아니다.
발광 소자(LD)는 정렬 전극으로 기능하도록 구성된 전극들 사이에 배치될 수 있다.
예를 들어, 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다. 발광 소자(LD)는 제1 전극(ELT1) 및 제2 전극(ELT2) 상에 배치될 수 있다. 발광 소자(LD)의 적어도 일부는 평면 상에서 볼 때, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다.
발광 소자(LD)는 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다.
실시예에 따르면, 발광 소자(LD)의 제2 단부(EP2)는 제1 컨택 전극(CNE1)과 전기적으로 연결될 수 있다. 이에 따라, 발광 소자(LD)의 제2 반도체층(SEC2)은 제1 전극(ELT1) 및 제1 컨택 전극(CNE1)과 전기적으로 연결될 수 있다.
발광 소자(LD)는 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)과 전기적으로 연결될 수 있다.
실시예에 따르면, 발광 소자(LD)의 제1 단부(EP1)는 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다. 이에 따라, 발광 소자(LD)의 제1 반도체층(SEC1)은 제2 전극(ELT2) 및 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다.
제1 전극(ELT1)은 제2 방향(DR2)으로 연장할 수 있다. 제1 전극(ELT1)은 제2 전극(ELT2)과 제1 방향(DR1)으로 이격될 수 있다. 여기서, 제2 방향(DR2)은 제1 방향(DR1)과 교차(혹은, 비평행)할 수 있다.
제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 화소 회로부(도 9의 'PCL' 참조)에 포함된 트랜지스터(TR)와 전기적으로 연결될 수 있다.
제1 전극(ELT1)은 제1 컨택 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 전극(ELT1)은 제1 컨택 전극(CNE1)을 통해 발광 소자(LD)와 전기적으로 연결될 수 있다.
제1 전극(ELT1)은 제1 연장 영역(120) 내 배치되지 않을 수 있다. 예를 들어, 제1 전극(ELT1)은, 제1 전극(ELT1)의 일측에 배치된 제1-1 연장 영역(122)과 제1 전극(ELT1)의 타측에 배치된 제1-2 연장 영역(124) 사이에 배치될 수 있다.
제1 전극(ELT1)은 제2 연장 영역(140) 내 배치되지 않을 수 있다. 예를 들어, 제1 전극(ELT1)은, 제1 전극(ELT1)의 일측에 배치된 제2-1 연장 영역(142)과 제1 전극(ELT1)의 타측에 배치된 제2-3 연장 영역(146) 사이에 배치될 수 있다.
제2 전극(ELT2)은 제2 방향(DR2)으로 연장할 수 있다. 제2 전극(ELT2)은 제1 전극(ELT1)과 제1 방향(DR1)으로 이격될 수 있다.
제2 전극(ELT2)은 제2 컨택부(CNT2)를 통해 화소 회로부(PCL)에 포함된 전원 라인(도 9의 'PL' 참조)과 전기적으로 연결될 수 있다. 실시예에 따라, 제2 전극(ELT2)은 제2 컨택부(CNT2)와 직접 연결되지는 않을 수도 있다. (도 7 참조)
제2 전극(ELT2)은 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 제2 컨택 전극(CNE2)을 통해 발광 소자(LD)와 전기적으로 연결될 수 있다.
제2 전극(ELT2)의 일부는 제1 연장 영역(120) 내 배치될 수 있다. 예를 들어, 제2 전극(ELT2)의 일부는 평면 상에서 볼 때, 제1 연장 영역(120)과 중첩할 수 있다. 제2 전극(ELT2)의 일부는 평면 상에서 볼 때, 제1-1 연장 영역(122)과 중첩하고, 제2 전극(ELT2)의 또 다른 일부는 평면 상에서 볼 때, 제1-2 연장 영역(124)과 중첩할 수 있다.
제2 전극(ELT2)은 제2 연장 영역(140) 내 배치되지 않을 수 있다. 예를 들어, 제2 전극(ELT2)은, 제2 전극(ELT2)의 일측에 배치된 제2-3 연장 영역(146)과 제2 전극(ELT2)의 타측에 배치된 제2-2 연장 영역(144) 사이에 배치될 수 있다.
제1 상부 인접 전극(UAEL1)은 제2 방향(DR2)으로 연장할 수 있다. 제1 상부 인접 전극(UAEL1)은 제1 전극(ELT1) 및 제2 전극(ELT2)에 인접하여 배치될 수 있다.
예를 들어, 제1 상부 인접 전극(UAEL1)은 제1 전극(ELT1)과 제2 방향(DR2)으로 이격될 수 있다. 제1 상부 인접 전극(UAEL1)은 제2 전극(ELT2)과 제1 방향(DR1)으로 이격될 수 있다.
제1 상부 인접 전극(UAEL1)은 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 배치된 발광 소자(LD)에 관한 서브 화소와 제2 방향(DR2)으로 인접한 서브 화소에 배치된 발광 소자(LD)에 대한 정렬 전극일 수 있다.
예를 들어, 제1 상부 인접 전극(UAEL1) 및 제2 전극(ELT2)의 일부는 도 4에 도시된 화소(PXL)에 대하여 상측에 인접한 화소(PXL)에 대한 정렬 전극으로 기능할 수 있다.
제1 상부 인접 전극(UAEL1)은 제1 연장 영역(120) 및 제2 연장 영역(140) 내 배치되지 않을 수 있다.
제1 하부 인접 전극(BAEL1)은 제2 방향(DR2)으로 연장할 수 있다. 제1 하부 인접 전극(BAEL1)은 제1 전극(ELT1) 및 제2 전극(ELT2)에 인접하여 배치될 수 있다.
예를 들어, 제1 하부 인접 전극(BAEL1)은 제1 전극(ELT1)과 제2 방향(DR2)으로 이격될 수 있다. 제1 하부 인접 전극(BAEL1)은 제2 전극(ELT2)과 제1 방향(DR1)으로 이격될 수 있다.
제1 하부 인접 전극(BAEL1)은 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 배치된 발광 소자(LD)에 관한 서브 화소와 제2 방향(DR2)으로 인접한 서브 화소에 배치된 발광 소자(LD)에 대한 정렬 전극일 수 있다.
예를 들어, 제1 하부 인접 전극(BAEL1) 및 제2 전극(ELT2)의 일부는 도 4에 도시된 화소(PXL)에 대하여 하측에 인접한 화소(PXL)에 대한 정렬 전극으로 기능할 수 있다.
제1 하부 인접 전극(BAEL1)은 제1 연장 영역(120) 및 제2 연장 영역(140) 내 배치되지 않을 수 있다.
제1 컨택 전극(CNE1)은 제1 전극(ELT1) 상에 배치되어, 제1 전극(ELT1)과 전기적으로 연결될 수 있다. 제1 컨택 전극(CNE1)은 제1 전극(ELT1)과 발광 소자(LD)를 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 제2 전극(ELT2) 상에 배치되어, 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 제2 컨택 전극(CNE2)은 제2 전극(ELT2)과 발광 소자(LD)를 전기적으로 연결할 수 있다.
제1 연장 영역(120)은 제1 방향(DR1)으로 연장할 수 있다. 제1 연장 영역(120)은 복수 개 구비되어, 표시 영역(DA) 내 소정의 간격으로 배열될 수 있다.
제1 연장 영역(120)은 이격 영역(160)을 포함할 수 있다. 제1 연장 영역(120) 내에는, 제1 전극(ELT1), 제1 상부 인접 전극(UAEL1), 제1 하부 인접 전극(BAEL1)이 배치되지 않을 수 있다. 제1 연장 영역(120) 내에는 제2 전극(ELT2)의 일부가 배치될 수 있다. 실시예에 따르면, 이격 영역(160)은 제1 이격 영역(162) 및 하부 이격 영역(164)을 포함할 수 있다.
예를 들어, 제1-1 연장 영역(122)은 제1 전극(ELT1)과 제1 상부 인접 전극(UAEL1) 사이에 배치된 제1 이격 영역(162)을 포함할 수 있다. 제1-2 연장 영역(124)은 제1 전극(ELT1)과 제1 하부 인접 전극(BAEL1) 사이에 배치된 하부 이격 영역(164)을 포함할 수 있다.
제2 연장 영역(140)은 제2 방향(DR2)으로 연장할 수 있다. 제2 연장 영역(140)은 복수 개 구비되어, 표시 영역(DA) 내 소정의 간격으로 배열될 수 있다.
제2 연장 영역(140) 내에는 제1 전극(ELT1) 및 제2 전극(ELT2)이 배치되지 않을 수 있다.
예를 들어, 제2-1 연장 영역(142), 제2-2 연장 영역(144), 및 제2-3 연장 영역(146)은 평면 상에서 볼 때, 제1 전극(ELT1) 및 제2 전극(ELT2)과 중첩하지 않을 수 있다.
이격 영역(160)은 제1 전극(ELT1)과 인접한 정렬 전극이 서로 이격되어 제공된 영역을 의미할 수 있다. 예를 들어, 이격 영역(160)은 제1 전극(ELT1)과 제1 상부 인접 전극(UAEL1) 사이 영역인 제1 이격 영역(162) 및 제1 전극(ELT1)과 제1 하부 인접 전극(BAEL1) 사이 영역인 하부 이격 영역(164)을 포함할 수 있다.
실시예에 따르면, 제1 전극(ELT1), 제2 전극(ELT2), 제1 상부 인접 전극(UAEL1), 및 제1 하부 인접 전극(BAEL1)은 동일 공정 내 형성되어, 서로 동일한 물질을 포함할 수 있다. 일 예로, 제1 전극(ELT1), 제2 전극(ELT2), 제1 상부 인접 전극(UAEL1), 및 제1 하부 인접 전극(BAEL1) 동일한 공정 내 패터닝(혹은 식각)되어 제공될 수 있다.
뱅크(BNK)는 표시 장치(DD)의 표시 방향(일 예로, 제3 방향(DR3))(혹은 기판(SUB)의 두께 방향)으로 돌출될 수 있다. 뱅크(BNK)는 유기 재료 혹은 무기 재료를 포함할 수 있으나, 특정 예시에 한정되지 않는다.
실시예에 따르면, 뱅크(BNK)는 화소(PXL)의 발광 영역(EMA)을 정의할 수 있아. 일 예에 따르면, 뱅크(BNK)는 발광 영역(EMA)을 둘러싸는 형태로 제공될 수 있다. 발광 영역(EMA)은 광이 발산되는 영역으로서, 발광 영역(EMA) 내에는 발광 소자(LD)가 배치될 수 있다.
다음으로, 도 5를 참조하여, 복수의 서브 화소들을 중심으로 설명한다.
도 5를 참조하면, 화소(PXL)는 서브 화소들을 구성하는 제1 내지 제3 화소들(PXL1, PXL2, PXL3)을 포함할 수 있다. 일 실시예로서, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)이 제1 방향(DR1)을 따라 배열된 구조를 기준으로 설명한다. 다만, 본 실시 구조에 반드시 한정되는 것은 아니다.
실시예에 따르면, 제1 연장 영역(120)은 제1 방향(DR1)으로 연장되어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 배치될 수 있다. 예를 들어, 제1 연장 영역(120)은 평면 상에서 볼 때, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)와 중첩할 수 있다.
실시예에 따르면, 제2 연장 영역(140)은 제2 방향(DR2)으로 연장되되, 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각에 배치될 수 있다. 예를 들어, 제2 연장 영역(140)은 평면 상에서 볼 때, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)과 중첩할 수 있다.
이에 따라, 제1 연장 영역(120)과 제2 연장 영역(140)은 격자 구조를 형성할 수 있다. 이에 관하여 도 6을 참조하여 설명한다.
도 6을 참조하면, 제1 연장 영역(120)과 제2 연장 영역(140) 각각은 복수 개 구비되어, 소정의 방향으로 연장할 수 있다. 이에 따라, 제1 연장 영역(120)과 제2 연장 영역(140)은 복수의 중첩 영역(300)을 형성할 수 있다.
중첩 영역(300)은 평면 상에서 볼 때, 제1 연장 영역(120)과 제2 연장 영역(140)이 서로 중첩하는 영역으로서, 복수 개 마련될 수 있다.
이에 따라, 제1 연장 영역(120)과 제2 연장 영역(140)은 중첩 영역(300)을 격자점으로 하는 격자 구조를 제공할 수 있다.
실시예에 따르면, 제1 연장 영역(120) 및 제2 연장 영역(140)을 형성하기 위해 소정의 식각 공정이 수행될 수 있고, 정렬 전극들 간 쇼트 결함이 방지될 수 있으며, 공정 비용이 절감될 수 있다. 이에 관한 상세한 내용은 도 16 및 도 17을 참조하여 후술한다.
다음으로, 도 7을 참조하여, 일 실시 형태에 따른 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 구조에 관하여 설명한다.
본 실시예에 따르면, 제1 내지 제3 화소(PXL1, PXL2, PXL3) 각각에는 복수 개의 사로 영역이 제공될 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각에는 2종의 정렬 영역이 제공될 수 있다.
본 실시예에 관하여, 제1 화소(PXL1)를 중심으로 설명한다. 제1 화소(PXL1)에 관한 기술적 특징은 제2 화소(PXL2) 및 제3 화소(PXL3)에 적용될 수 있으며, 설명의 편의상 중복되는 내용은 생략한다.
도 4 내지 도 6을 참조하여 전술한 바와 마찬가지로, 본 실시예에 따르면, 제1 연장 영역(120) 및 제2 연장 영역(140)은 격자 형태로 형성되어, 소정의 패턴으로 제공될 수 있다.
이하에서는, 전술한 내용과 상이한 내용을 중심으로 서술하고, 전술하 내용과 중복될 수 있는 내용은 생략한다.
실시예에 따르면, 제1 화소(PXL1)는 제3 전극(ELT3), 제4 전극(ELT4), 제2 상부 인접 전극(UAEL2), 및 제2 하부 인접 전극(BAEL2)을 더 포함할 수 있다.
제3 전극(ELT3)과 제4 전극(ELT4) 사이에는 발광 소자(LD)가 배치될 수 있다. 제3 전극(ELT3)과 제4 전극(ELT4) 상에는 발광 소자(LD)가 배치될 수 있다.
제3 전극(ELT3)은 제2 방향(DR2)으로 연장할 수 있다. 제3 전극(ELT3)은 제2 전극(ELT2)과 제4 전극(ELT4) 사이에 배치될 수 있다. 제3 전극(ELT3)은 제2 전극(ELT2) 및 제4 전극(ELT4)과 제1 방향(DR1)으로 이격될 수 있다.
제3 전극(ELT3)은 제2 컨택부(CNT2)를 통해 화소 회로부(PCL)의 전원 라인(PL)과 전기적으로 연결될 수 있다. 제3 전극(ELT3)은 전원 라인(PL)으로부터 캐소드 신호를 제공받을 수 있다.
제3 전극(ELT3)은 제3 컨택 전극(CNE3)과 전기적으로 연결될 수 있다. 제3 전극(ELT3)은 제3 컨택 전극(CNE3)을 통해 발광 소자(LD)와 전기적으로 연결될 수 있다.
제3 전극(ELT3)은 평면 상에서 볼 때, 제1 연장 영역(120)과 중첩할 수 있다. 제3 전극(ELT3)은 제2 연장 영역(140) 내 배치되지 않을 수 있다.
제4 전극(ELT4)은 제2 방향(DR2)으로 연장할 수 있다. 제4 전극(ELT4)은 제3 전극(ELT3)과 제1 방향(DR1)으로 이격될 수 있다.
제4 전극(ELT4)은 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다. 제4 전극(ELT4)은 제2 컨택 전극(CNE2)을 통해 발광 소자와 전기적으로 연결될 수 있다.
제4 전극(ELT4)은 제1 연장 영역(120) 내 배치되지 않을 수 있다. 제4 전극(ELT4)은 제2 연장 영역(140) 내 배치되지 않을 수 있다.
실시예에 따르면, 제2 컨택 전극(CNE2)의 일부는 제2 전극(ELT2)과 제1 발광 소자를 전기적으로 연결하고, 제2 컨택 전극(CNE2)의 또 다른 일부는 제4 전극(ELT4)과 제2 발광 소자를 전기적으로 연결할 수 있다. 여기서, 상기 제1 발광 소자는 제1 전극(ELT1)과 제2 전극(ELT2) 상에 배치된 발광 소자(LD)이고, 상기 제2 발광 소자는 제3 전극(ELT3)과 제4 전극(ELT4) 상에 배치된 발광 소자(LD)일 수 있다.
제2 상부 인접 전극(UAEL2)은 제2 방향(DR2)으로 연장할 수 있다. 제2 상부 인접 전극(UAEL2)은 제3 전극(ELT3) 및 제4 전극(ELT4)에 인접하여 배치될 수 있다.
예를 들어, 제2 상부 인접 전극(UAEL2)은 제4 전극(ELT4)과 제2 방향(DR2)으로 이격될 수 있다. 제2 상부 인접 전극(UAEL2)은 제3 전극(ELT3)과 제1 방향(DR1)으로 이격될 수 있다.
제2 상부 인접 전극(UAEL2)은 제2 이격 영역(163)을 사이에 두고, 제4 전극(ELT4)과 이격될 수 있다. 실시예에 따르면, 제2 이격 영역(163)은 제1 연장 영역(120)에 포함될 수 있다.
제2 상부 인접 전극(UAEL2)은 제3 전극(ELT3) 및 제4 전극(ELT4) 사이에 배치된 발광 소자(LD)에 관한 서브 화소에 대하여 제2 방향(DR2)으로 인접한 서브 화소에 배치된 발광 소자(LD)에 대한 정렬 전극일 수 있다.
예를 들어, 제2 상부 인접 전극(UAEL2) 및 제3 전극(ELT3)의 일부는 도 7에 도시된 화소(PXL)와 상측에 인접한 화소(PXL)에 대한 정렬 전극으로 기능할 수 있다.
제2 상부 인접 전극(UAEL2)은 제1 연장 영역(120) 및 제2 연장 영역(140) 내 배치되지 않을 수 있다.
제2 하부 인접 전극(BAEL2)은 제2 방향(DR2)으로 연장할 수 있다. 제2 하부 인접 전극(BAEL2)은 제3 전극(ELT3) 및 제4 전극(ELT4)에 인접하여 배치될 수 있다.
예를 들어, 제2 하부 인접 전극(BAEL2)은 제4 전극(ELT4)과 제2 방향(DR2)으로 이격될 수 있다. 제2 하부 인접 전극(BAEL2)은 제3 전극(ELT3)과 제1 방향(DR1)으로 이격될 수 있다.
제2 하부 인접 전극(BAEL2)은 제3 전극(ELT3) 및 제4 전극(ELT4) 사이에 배치된 발광 소자(LD)에 관한 서브 화소에 대하여 제2 방향(DR2)으로 인접한 서브 화소에 배치된 발광 소자(LD)에 대한 정렬 전극일 수 있다.
예를 들어, 제2 하부 인접 전극(BAEL2) 및 제3 전극(ELT3)의 일부는 도 7에 도시된 화소(PXL)와 하측에 인접한 화소(PXL)에 대한 정렬 전극으로 기능할 수 있다.
제2 하부 인접 전극(BAEL2)은 제1 연장 영역(120) 및 제2 연장 영역(140) 내 배치되지 않을 수 있다.
이에 따라, 도 7에 도시된 화소(PXL)의 구조에 따르면, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)의 일 영역 사이에서 발광 소자(LD)들이 배열된 제1 정렬 영역이 제공되고, 제3 컨택 전극(CNE3)과 제2 컨택 전극(CNE2)의 타 영역 사이에서 발광 소자(LD)들이 배열된 제2 정렬 영역이 제공될 수 있다. 즉, 본 실시 형태에서는, 2종의 정렬 영역이 제공될 수 있다.
다음으로, 도 8을 참조하여, 타 실시 형태에 따른 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 구조에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 생략하거나 설명을 간략히 한다. 전술한 바와 마찬가지로, 제1 화소(PXL1)를 중심으로 서술하며, 제1 화소(PXL1)에 관한 기술적 특징은 제2 화소(PXL2) 및 제3 화소(PXL3)에 유사하게 적용될 수 있다.
본 실시 형태에 따르면, 4종의 정렬 영역이 제공될 수 있다. 예를 들어, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에는 서로 발광 소자(LD)의 극성의 방향이 상이한 복수의 정렬 영역이 제공될 수 있으며, 제3 전극(ELT3)과 제4 전극(ELT4) 사이에는 서로 발광 소자(LD)의 극성의 방향이 상이한 복수의 정렬 영역이 제공될 수 있다.
제1 컨택 전극(CNE1)은 제1 정렬 영역을 형성하기 위한 제1_1 컨택 전극(CNE1_1) 및 제2 정렬 영역을 형성하기 위한 제1_2 컨택 전극(CNE1_2)을 포함할 수 있다. 제2 컨택 전극(CNE2)은 제1 정렬 영역을 형성하기 위한 제1_1 컨택 영역(CA1_1) 및 제2 정렬 영역을 형성하기 위한 제1_2 컨택 영역(CA1_2)을 포함할 수 있다.
제1_1 컨택 전극(CNE1_1)과 제1_1 컨택 영역(CA1_1) 내 제2 컨택 전극(CNE2)은 제1 정렬 영역을 형성할 수 있다. 예를 들어, 제1_1 컨택 전극(CNE1_1)은 제1 전극(ELT1)의 일측 상에 배치되고, 발광 소자(LD)의 일단에 전기적으로 연결될 수 있다. 그리고 제1_1 컨택 영역(CA1_1) 내 제2 컨택 전극(CNE2)은 제1_1 컨택 전극(CNE1_1)의 일측에 인접한 제2 전극(ELT2) 상에 배치되고, 발광 소자(LD)의 타단에 전기적으로 연결될 수 있다.
제1_2 컨택 전극(CNE1_2)과 제1_2 컨택 영역(CA1_2) 내 제2 컨택 전극(CNE2)은 제2 정렬 영역을 형성할 수 있다. 예를 들어, 제1_2 컨택 전극(CNE1_2)은 제2 전극(ELT2)의 일측 상에 배치되고, 발광 소자(LD)의 일단에 전기적으로 연결될 수 있다. 그리고 제1_2 컨택 영역(CA1_2) 내 제2 컨택 전극(CNE2)은 제1_2 컨택 전극(CNE1_2)의 일측에 인접한 제1 전극(ELT1) 상에 배치되고, 발광 소자(LD)의 타단에 전기적으로 연결될 수 있다.
제3 컨택 전극(CNE3)은 제3 정렬 영역을 형성하기 위한 제3_1 컨택 전극(CNE3_1) 및 제4 정렬 영역을 형성하기 위한 제3_2 컨택 전극(CNE3_2)을 포함할 수 있다. 제1 화소(PXL1)는 제4 컨택 전극(CNE4)을 더 포함할 수 있다. 제4 컨택 전극(CNE4)은 제3 정렬 영역을 형성하기 위한 제2_1 컨택 영역(CA2_1) 및 제4 정렬 영역을 형성하기 위한 제2_2 컨택 영역(CA2_2)을 포함할 수 있다.
제3_1 컨택 전극(CNE3_1)과 제2_1 컨택 영역(CA2_1) 내 제4 컨택 전극(CNE4)은 제3 정렬 영역을 형성할 수 있다. 예를 들어, 제3_1 컨택 전극(CNE3_1)은 제3 전극(ELT3)의 일측 상에 배치되고, 발광 소자(LD)의 일단에 전기적으로 연결될 수 있다. 그리고 제2_1 컨택 영역(CA2_1) 내 제4 컨택 전극(CNE4)은 제3_1 컨택 전극(CNE3_1)의 일측에 인접한 제4 전극(ELT4) 상에 배치되고, 발광 소자(LD)의 타단에 전기적으로 연결될 수 있다.
제3_2 컨택 전극(CNE3_2)과 제2_2 컨택 영역(CA2_2) 내 제4 컨택 전극(CNE4)은 제4 정렬 영역을 형성할 수 있다. 예를 들어, 제3_2 컨택 전극(CNE3_2)은 제4 전극(ELT4)의 일측 상에 배치되고, 발광 소자(LD)의 일단에 전기적으로 연결될 수 있다. 그리고 제2_2 컨택 영역(CA2_2) 내 제4 컨택 전극(CNE4)은 제3_2 컨택 전극(CNE3_2)의 일측에 인접한 제3 전극(ELT3) 상에 배치되고, 발광 소자(LD)의 타단에 전기적으로 연결될 수 있다.
본 실시 형태에 따르면, 4종의 정렬 영역이 제공되어, 화소(PXL)의 발광이 더욱 세밀하게 제어될 수 있다.
한편, 제2 연장 영역(140)은 제1 전극(ELT1)과 제2 전극(ELT2) 사이 및 제3 전극(ELT3)과 제4 전극(ELT4) 사이에 제공될 수 있다. 즉 제2 연장 영역(140)은 제1 전극(ELT1)과 제2 전극(ELT2)을 서로 제1 방향(DR1)을 따라 이격시킬 수 있으며, 제3 전극(ELT3)과 제4 전극(ELT4)을 서로 제1 방향(DR1)을 따라 서로 이격시킬 수 있다. 실시예에 따라, 베이스 전극(BELT)을 식각하여 제1 내지 제4 전극들(ELT1~ELT4)이 제공됨에 따라 형성된 제2 연장 영역(140)은 전술한 정렬 영역들과 중첩할 수 있다.
예를 들어, 제2 연장 영역(140)은 평면 상에서 볼 때, 제1 정렬 영역, 제2 정렬 영역, 제3 정렬 영역, 및 제4 정렬 영역과 중첩할 수 있다. 실시예에 따르면, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 제공된 제2 연장 영역(140)의 일부는 평면 상에서 볼 때, 제1 정렬 영역 및 제2 정렬 영역과 중첩할 수 있다. 이와 유사하게 제3 전극(ELT3)과 제4 전극(ELT4) 사이에 제공된 제2 연장 영역(140)의 일부는 평면 상에서 볼 때, 제3 정렬 영역 및 제4 정렬 영역과 중첩할 수 있다.
실시예에 따르면, 4종의 정렬 영역을 형성하고자 하는 경우, 발광 소자(LD)들의 동작이 세밀하게 제어되도록, 제1 내지 제4 전극들(ELT1~ELT4) 간 단락이 방지되면서도 사이의 간격이 제어될 필요성이 있다. 이에 실시예에 따르면, 제1 내지 제4 전극(ELT1~ELT4)을 형성하기 위한 식각 공정이 일괄적으로 수행되어, 공정이 간소화되면서도, 정렬 영역이 세밀하게 제공될 수 있다.
이하에서는, 도 9 내지 도 12를 참조하여, 실시예에 따른 화소(PXL)의 단면 구조를 중심으로 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히 하거나 생략하도록 한다.
도 9에는 화소 회로부(PCL) 및 표시 소자부(DPL)를 중심으로 도시되었고, 도 10에는 표시 소자부(DPL)를 중심으로 도시되었으며, 도 11 및 도 12에는 색상 변환부(CCL), 광학층(OPL), 색상 필터부(CFL), 및 상부 필름층(UFL)을 중심으로 도시되었다.
도 9는 도 7의 Ⅰ~Ⅰ'에 따른 단면도이다. 도 9를 참조하면, 화소(PXL)는 기판(SUB), 화소 회로부(PCL), 및 표시 소자부(DPL)를 포함할 수 있다.
기판(SUB)은 기저면으로 제공되어, 기판(SUB) 상에는 화소 회로부(PCL) 및 표시 소자부(DPL)가 배치될 수 있다.
화소 회로부(PCL)는 기판(SUB) 상에 배치될 수 있다. 화소 회로부(PCL)는 버퍼막(BFL), 트랜지스터(TR), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2), 전원 라인(PL), 보호막(PSV), 제1 컨택부(CNT1), 및 제2 컨택부(CNT2)를 포함할 수 있다.
버퍼막(BFL)은 기판(SUB) 상에 배치될 수 있다. 버퍼막(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 어느 하나를 포함할 수 있다.
트랜지스터(TR)는 박막 트랜지스터일 수 있다. 일 실시예에 따르면, 트랜지스터(TR)는 구동 트랜지스터일 수 있다.
트랜지스터(TR)는 발광 소자(LD)와 전기적으로 연결될 수 있다. 트랜지스터(TR)는 제1 컨택부(CNT1)를 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다.
트랜지스터(TR)는 액티브층(ACT), 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 게이트 전극(GE)을 포함할 수 있다.
액티브층(ACT)은 반도체층을 의미할 수 있다. 액티브층(ACT)은 버퍼막(BFL) 상에 배치될 수 있다. 액티브층(ACT)은 폴리실리콘(polysilicon), LTPS(Low Temperature Polycrystaline Silicon), 아몰퍼스 실리콘(amorphous silicon), 및 산화물 반도체 중 적어도 하나를 포함할 수 있다.
액티브층(ACT)은 제1 트랜지스터 전극(TE1)과 접촉하는 제1 접촉 영역 및 제2 트랜지스터 전극(TE2)과 접촉하는 제2 접촉 영역을 포함할 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 배치될 수 있다. 게이트 전극(GE)의 위치는 액티브층(ACT)의 채널 영역의 위치에 대응될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 액티브층(ACT)의 채널 영역 상에 배치될 수 있다.
게이트 절연막(GI)은 액티브층(ACT) 상에 배치될 수 있다. 게이트 절연막(GI)은 무기 재료를 포함할 수 있다. 일 예에 따르면, 게이트 절연막(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 어느 하나를 포함할 수 있다.
제1 층간 절연막(ILD1)은 게이트 전극(GE) 상에 위치할 수 있다. 제1 층간 절연막(ILD1)은 게이트 절연막(GI)과 마찬가지로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 제1 층간 절연막(ILD1) 상에 위치할 수 있다. 제1 트랜지스터 전극(TE1)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 액티브층(ACT)의 제1 접촉 영역과 접촉하고, 제2 트랜지스터 전극(TE2)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 액티브층(ACT)의 제2 접촉 영역과 접촉할 수 있다. 일 예에 따르면, 제1 트랜지스터 전극(TE1)은 드레인 전극이고, 제2 트랜지스터 전극(TE2)은 소스 전극일 수 있으나, 이에 한정되지 않는다.
제2 층간 절연막(ILD2)은 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2) 상에 위치할 수 있다. 제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)과 마찬가지로, 무기 재료를 포함할 수 있다. 무기 재료로는, 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)의 구성 물질로 예시된 물질들, 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
전원 라인(PL)은 제1 층간 절연막(ILD1) 상에 배치될 수 있다. 전원 라인(PL)은 보호막(PSV) 및 제2 층간 절연막(ILD2)을 관통하여 형성된 제2 컨택부(CNT2)를 통해 제2 전극(ELT2)과 전기적으로 연결될 수 있다.
보호막(PSV)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 보호막(PSV)은 유기 절연막, 무기 절연막, 또는 상기 무기 절연막 상에 배치된 상기 유기 절연막을 포함하는 형태로 제공될 수 있다. 일 실시예에 따르면, 보호막(PSV)에는 제1 트랜지스터 전극(TE1)의 일 영역과 연결되는 제1 컨택부(CNT1) 및 전원 라인(PL)의 일 영역과 연결되는 제2 컨택부(CNT2)가 형성될 수 있다.
표시 소자부(DPL)는 화소 회로부(PCL) 상에 배치될 수 있다. 표시 소자부(DPL)는 제1 절연 패턴(INP1), 제2 절연 패턴(INP2), 제1 전극(ELT1), 제2 전극(ELT2), 제1 절연막(INS1), 뱅크(BNK), 발광 소자(LD), 제2 절연막(INS2), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 제3 절연막(INS3), 및 제4 절연막(INS4)을 포함할 수 있다.
제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 보호막(PSV) 상에 배치될 수 있다. 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 기판(SUB)의 두께 방향(일 예로, 제3 방향(DR3))으로 돌출된 형상을 가질 수 있다. 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 유기 재료 혹은 무기 재료를 포함할 수 있으나, 특정한 예시에 한정되는 것은 아니다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 보호막(PSV) 상에 배치될 수 있다. 실시예에 따르면, 제1 전극(ELT1)의 적어도 일부는 제1 절연 패턴(INP1) 상에 배열되고, 제2 전극(ELT2)의 적어도 일부는 제2 절연 패턴(INP2) 상에 배열되어, 각각 반사 격벽으로 기능할 수 있다.
제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 트랜지스터(TR)와 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 제2 컨택부(CNT2)를 통해 전원 라인(PL)과 전기적으로 연결될 수 있다.
제1 전극(ELT1)은 발광 소자(LD)와 전기적으로 연결될 수 있다. 제1 전극(ELT1)은 제1 절연막(INS1)에 형성된 컨택홀을 통해 제1 컨택 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 전극(ELT1)은 발광 소자(LD)에 애노드 신호를 인가할 수 있다.
제2 전극(ELT2)은 발광 소자(LD)와 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 제1 절연막(INS1)에 형성된 컨택홀을 통해 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 발광 소자(LD)에 캐소드 신호(일 예로, 접지 신호)를 인가할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 도전성 물질을 포함할 수 있다. 일 예로, 제1 전극(ELT1) 및 제2 전극(ELT2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 다만, 상술된 예시에 한정되지 않는다.
제1 절연막(INS1)은 보호막(PSV) 상에 배치될 수 있다. 제1 절연막(INS1)은 제1 전극(ELT1) 및 제2 전극(ELT2)을 커버할 수 있다. 제1 절연막(INS1)은 전극 구성들 간 연결을 안정 시키고, 외부 영향을 감소시킬 수 있다. 제1 절연막(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 어느 하나를 포함할 수 있다.
뱅크(BNK)는 제1 절연막(INS1) 상에 배치될 수 있다. 뱅크(BNK)는 기판(SUB)의 두께 방향으로 돌출된 형상을 가지고, 발광 소자(LD)가 배치된 영역을 둘러쌀 수 있다. 일 예에 따르면, 뱅크(BNK)는 유체가 수용될 수 있는 공간을 정의할 수 있다.
발광 소자(LD)는 제1 절연막(INS1) 상에 배치될 수 있다. 발광 소자(LD)는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)으로부터 제공된 전기적 신호에 기초하여 광을 발산할 수 있다.
제2 절연막(INS2)은 발광 소자(LD) 상에 배치될 수 있다. 제2 절연막(INS2)은 발광 소자(LD)의 활성층(AL)을 커버할 수 있다. 일 예에 따르면, 제2 절연막(INS2)은 유기 재료 혹은 무기재료 중 적어도 어느 하나를 포함할 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 제1 절연막(INS1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)은 제1 전극(ELT1)과 발광 소자(LD)를 전기적으로 연결하고, 제2 컨택 전극(CNE2)은 제2 전극(ELT2)과 발광 소자(LD)를 전기적으로 연결할 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 전도성 물질을 포함할 수 있다. 일 예에 따르면, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 및 ITZO(Indium Tin Zinc Oxide)를 포함한 투명 전도성 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제3 절연막(INS3)은 제2 컨택 전극(CNE2) 상에 배치될 수 있다. 제3 절연막(INS3)의 적어도 일부는 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 배치되어, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 간 단락을 방지할 수 있다. 실시예에 따르면, 제3 절연막(INS3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
실시예에 따르면, 제2 컨택 전극(CNE2')의 일부는 뱅크(BNK) 상에 배치될 수 있다. 도 7 및 도 9를 참조하면, 제2 컨택 전극(CNE2')의 일부는 제2 전극(ELT2) 상에 배치된 제2 컨택 전극(CNE2)의 일부와, 제4 전극(ELT4) 상에 배치된 제2 컨택 전극(CNE2)의 또 다른 일부를 연결할 수 있다.
제4 절연막(INS4)은 표시 소자부(DPL)의 외곽에 배치될 수 있다. 제4 절연막(INS4)은 표시 소자부(DPL)의 개별 구성을 외부 영향으로부터 보호할 수 있다. 실시예에 따르면, 제4 절연막(INS4)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
다음으로, 도 10을 참조하여, 실시예에 따른 화소(PXL)의 단면 구조를 다른 측면에서 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히 하거나 생략한다.
도 10은 도 7의 Ⅱ~Ⅱ'에 따른 단면도이다.
도 10에는, 설명의 편의상, 화소 회로부(PCL)는 간략히 도시되었다.
도 10을 참조하면, 발광 소자(LD)는 제3 전극(ELT3) 및 제4 전극(ELT4)에 의해 정의되는 사로 영역에 배치될 수 있다.
실시예에 따르면, 화소(PXL)는 제3 절연 패턴(INP3)을 더 포함할 수 있다. 제3 절연 패턴(INP3)은 기판(SUB)의 두께 방향으로 돌출된 형상을 가질 수 있다. 실시예에 따르면, 제3 절연 패턴(INP3)은 유기 재료 혹은 무기 재료를 포함할 수 있으나, 특정한 예시에 한정되는 것은 아니다.
제3 전극(ELT3)은 제2 절연 패턴(INP2)의 일면 상에 배치되고, 제4 전극(ELT4)은 제3 절연 패턴(INP3)의 일면 상에 배치될 수 있다.
발광 소자(LD)는 제3 전극(ELT3)과 제4 전극(ELT4) 상에 배치된 제1 절연막(INS1) 상에 배치될 수 있다.
제2 컨택 전극(CNE2)은 제4 전극(ELT4)과 전기적으로 연결되고, 제3 전극(ELT3) 및 제4 전극(ELT4) 상에 배치된 발광 소자(LD)와 전기적으로 연결될 수 있다.
제3 컨택 전극(CNE3)은 제3 전극(ELT3)과 전기적으로 연결되고, 제3 전극(ELT3) 및 제4 전극(ELT4) 상에 배치된 발광 소자(LD)와 전기적으로 연결될 수 있다.
이하에서는, 도 11을 참조하여, 실시예에 따른 화소(PXL)에 관하여, 색상 변환부(CCL), 광학층(OPL), 색상 필터부(CFL), 및 상부 필름층(UFL)을 중심으로 서술한다.
도 11은 일 실시 형태에 따른 화소(PXL)의 구조를 나타낸 단면도이고, 도 12는 타 실시 형태에 따른 화소(PXL)의 구조를 나타낸 단면도이다.
도 11 및 도 12는 도 3의 Ⅲ~Ⅲ'에 따른 단면도들이다.
실시예에 따르면, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3) 각각에 배치된 발광 소자(LD)들은 서로 동일한 색의 광을 발산할 수 있다. 예를 들어, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 제3 색, 일 예로 청색광을 방출하는 발광 소자(LD)들을 포함할 수 있다. 이러한 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)에 색상 변환부(CCL) 및/또는 색상 필터부(CFL)가 제공되어 풀-컬러의 영상을 표시할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 서로 다른 색의 광을 방출하는 발광 소자(LD)들을 구비할 수도 있다.
실시예에 따르면, 뱅크(BNK)는 발광 영역(EMA) 및 비발광 영역(NEA)을 정의할 수 있다. 예를 들어, 뱅크(BNK)는 발광 영역(EMA)을 둘러싸는 형태로 제공될 수 있다. 뱅크(BNK)는 평면 상에서 볼 때, 비발광 영역(NEA)과 중첩할 수 있다.
실시예에 따르면, 색상 변환부(CCL)는 표시 소자부(DPL)와 동일한 층에 배치될 수 있다. 예를 들어, 색상 변환부(CCL)는 뱅크(BNK)들 사이에 배치될 수 있다.
색상 변환부(CCL)는 파장 변환 패턴(WCP), 광 투과 패턴(LTP), 및 제1 캡핑층(CAP1)을 포함할 수 있다. 일 예에 따르면, 파장 변환 패턴(WCP)은 제1 파장 변환 패턴(WCP1) 및 제2 파장 변환 패턴(WCP2)을 포함할 수 있다.
제1 파장 변환 패턴(WCP1)은 제1 화소(PXL1)의 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 예를 들어, 제1 파장 변환 패턴(WCP1)은 뱅크(BNK)들 사이에 제공되어, 평면 상에서 볼 때 제1 화소(PXL1)의 발광 영역(EMA)과 중첩할 수 있다.
제2 파장 변환 패턴(WCP2)은 제2 화소(PXL2)의 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 예를 들어, 제2 파장 변환 패턴(WCP2)은 뱅크(BNK)들 사이에 제공되어, 평면 상에서 볼 때 제2 화소(PXL2)의 발광 영역(EMA)과 중첩할 수 있다.
광 투과 패턴(LTP)은 제3 화소(PXL3)의 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 예를 들어, 제3 파장 변환 패턴(WCP3)은 뱅크(BNK)들 사이에 제공되어, 평면 상에서 볼 때 제3 화소(PXL3)의 발광 영역(EMA)과 중첩할 수 있다.
실시예에 따르면, 제1 파장 변환 패턴(WCP1)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 화소(PXL1)가 적색 화소인 경우, 제1 파장 변환 패턴(WCP1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷을 포함할 수 있다.
예를 들어, 제1 파장 변환 패턴(WCP1)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제1 퀀텀 닷을 포함할 수 있다. 제1 퀀텀 닷은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다. 한편, 제1 화소(PXL1)가 다른 색의 화소인 경우, 제1 파장 변환 패턴(WCP1)은 제1 화소(PXL1)의 색에 대응하는 제1 퀀텀 닷을 포함할 수 있다.
실시예에 따르면, 제2 파장 변환 패턴(WCP2)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 화소(PXL2)가 녹색 화소인 경우, 제2 파장 변환 패턴(WCP2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷을 포함할 수 있다.
예를 들어, 제2 파장 변환 패턴(WCP2)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제2 퀀텀 닷을 포함할 수 있다. 제2 퀀텀 닷은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다. 한편, 제2 화소(PXL2)가 다른 색의 화소인 경우, 제2 파장 변환 패턴(WCP2)은 제2 화소(PXL2)의 색에 대응하는 제2 퀀텀 닷을 포함할 수 있다.
한편, 제1 퀀텀 닷 및 제2 퀀텀 닷은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 반드시 이에 제한되는 것은 아니며, 제1 퀀텀 닷 및 제2 퀀텀 닷의 형태는 다양하게 변경될 수 있다.
일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 퀀텀 닷 및 제2 퀀텀 닷에 입사시킴으로써, 제1 퀀텀 닷 및 제2 퀀텀 닷의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 화소(PXL1) 및 제2 화소(PXL2)에서 방출되는 광의 효율을 증가시킴과 아울러, 우수한 색 재현성을 확보할 수 있다. 또한, 동일한 색의 발광 소자들(LD)(일 예로, 청색 발광 소자들)을 이용하여 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 화소 유닛을 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
실시예에 따르면, 광 투과 패턴(LTP)은 발광 소자(LD)에서 방출되는 제3 색의 광을 효율적으로 이용하기 위해 구비될 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 화소(PXL3)가 청색 화소인 경우, 광 투과 패턴(LTP)은 발광 소자(LD)로부터 방출되는 광을 효율적으로 이용하기 위하여 적어도 한 종류의 광 산란 입자들을 포함할 수 있다.
예를 들어, 광 투과 패턴(LTP)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 광 산란 입자들을 포함할 수 있다. 일 예로, 광 투과 패턴(LTP)은 실리카(Silica) 등의 광 산란 입자들을 포함할 수 있으나, 광 산란 입자들의 구성 물질이 이에 한정되는 것은 아니다.
한편, 광 산란 입자들이 제3 화소(PXL3)에 관한 발광 영역(EMA)에만 배치되어야 하는 것은 아니다. 일 예로, 광 산란 입자들은 제1 및/또는 제2 파장 변환 패턴(WCP1, WCP2)의 내부에도 선택적으로 포함될 수 있다.
실시예에 따르면, 제1 화소(PXL1)의 발광 영역(EMA)은 평면 상에서 볼 때, 제1 화소 영역(PXA1)과 중첩할 수 있다. 제1 화소 영역(PXA1)은 제1 색이 발산되는 영역을 의미할 수 있다.
실시예에 따르면, 제2 화소(PXL2)의 발광 영역(EMA)은 평면 상에서 볼 때, 제2 화소 영역(PXA2)과 중첩할 수 있다. 제2 화소 영역(PXA2)은 제2 색이 발산되는 영역을 의미할 수 있다.
실시예에 따르면, 제3 화소(PXL3)의 발광 영역(EMA)은 평면 상에서 볼 때, 제3 화소 영역(PXA3)과 중첩할 수 있다. 제3 화소 영역(PXA3)은 제3 색이 발산되는 영역을 의미할 수 있다.
제1 캡핑층(CAP1)은 파장 변환 패턴(WCP) 및 광 투과 패턴(LTP)을 밀봉(혹은 커버)할 수 있다. 제1 캡핑층(CAP1)은 저굴절층(LRL)과 표시 소자부(DPL) 사이에 배치될 수 있다. 제1 캡핑층(CAP1)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 제1 캡핑층(CAP1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 색상 변환부(CCL)를 손상시키거나 오염시키는 것을 방지할 수 있다.
실시예에 따르면, 제1 캡핑층(CAP1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 이에 한정되지 않는다.
광학층(OPL)은 저굴절층(LRL) 및 제2 캡핑층(CAP2)을 포함할 수 있다. 광학층(OPL)은 색상 변환부(CCL) 상에 배치될 수 있다. 광학층(OPL)은 표시 소자부(DPL) 상에 배치될 수 있다.
저굴절층(LRL)은 제1 캡핑층(CAP1)과 제2 캡핑층(CAP2) 사이에 배치될 수 있다. 저굴절층(LRL)은 색상 변환부(CCL)와 색상 필터부(CFL) 사이에 배치될 수 있다. 저굴절층(LRL)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다.
저굴절층(LRL)은 색상 변환부(CCL)로부터 제공된 광을 전반사에 의해 리사이클링하여 광 효율을 향상시키는 역할을 수행할 수 있다. 이를 위해, 저굴절층(LRL)은 색상 변환부(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다.
실시예에 따르면, 저굴절층(LRL)은 베이스 수지 및 상기 베이스 수지 내에 분산된 중공 입자를 포함할 수 있다. 상기 중공 입자는 중공 실리카 입자를 포함할 수 있다. 또는, 상기 중공 입자는 포로젠(porogen)에 의해 형성된 기공일 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 저굴절층(LRL)은 산화 아연(ZnO) 입자, 이산화 타이타늄(TiO2) 입자, 나노 실리케이트(nano silicate) 입자 중 적어도 어느 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 캡핑층(CAP2)은 저굴절층(LRL) 상에 배치될 수 있다. 제2 캡핑층(CAP2)은 색상 필터부(CFL)와 저굴절층(LRL) 사이에 배치될 수 있다. 제2 캡핑층(CAP2)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 제2 캡핑층(CAP2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 저굴절층(LRL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
실시예에 따르면, 제2 캡핑층(CAP2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 이에 한정되지 않는다.
색상 필터부(CFL)는 제2 캡핑층(CAP2) 상에 배치될 수 있다. 색상 필터부(CFL)는 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 색상 필터부(CFL)는 색상 필터들(CF1, CF2, CF3), 평탄화막(PLA), 및 오버 코트층(OC)을 포함할 수 있다.
실시예에 따르면, 색상 필터들(CF1, CF2, CF3)은 제2 캡핑층(CAP2) 상에 배치될 수 있다. 색상 필터들(CF1, CF2, CF3)은 평면 상에서 볼 때, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 발광 영역(EMA)과 중첩할 수 있다.
실시예에 따르면, 색상 필터들(CF1, CF2, CF3)은 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)과 중첩할 수 있다.
실시예에 따르면, 제1 색상 필터(CF1)는, 제1 색의 광을 투과하되, 제2 색의 광 및 제3 색의 광을 비투과 시킬 수 있다. 일 예로, 제1 색상 필터(CF1)는 제1 색에 관한 색제(colorant)를 포함할 수 있다. 일 예에 따르면, 제1 색상 필터(CF1)는 평면 상에서 볼 때, 제1 화소 영역(PXA1)과 중첩할 수 있다.
실시예에 따르면, 제2 색상 필터(CF2)는, 제2 색의 광을 투과하되, 제1 색의 광 및 제3 색의 광을 비투과 시킬 수 있다. 일 예로, 제2 색상 필터(CF2)는 제2 색에 관한 색제를 포함할 수 있다. 일 예에 따르면, 제2 색상 필터(CF2)는 평면 상에서 볼 때, 제2 화소 영역(PXA2)과 중첩할 수 있다.
실시예에 따르면, 제3 색상 필터(CF3)는, 제3 색의 광을 투과하되, 제1 색의 광 및 제2 색의 광을 비투과 시킬 수 있다. 일 예로, 제3 색상 필터(CF3)는 제3 색에 관한 색제를 포함할 수 있다. 일 예에 따르면, 제3 색상 필터(CF3)는 평면 상에서 볼 때, 제3 화소 영역(PXA3)과 중첩할 수 있다.
실시예에 따르면, 평탄화막(PLA)은 색상 필터들(CF1, CF2, CF3) 상에 배치될 수 있다. 평탄화막(PLA)은 색상 필터들(CF1, CF2, CF3)을 커버할 수 있다. 평탄화막(PLA)은 색상 필터들(CF1, CF2, CF3)로 인하여 발생되는 단차를 상쇄할 수 있다. 평탄화막(PLA)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다.
일 예에 따르면, 평탄화막(PLA)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 평탄화막(PLA)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
오버 코트층(OC)은 평탄화막(PLA) 상에 배치될 수 있다. 오버 코트층(OC)은 상부 필름층(UFL)과 색상 필터부(CFL) 사이에 배치될 수 있다. 오버 코트층(OC)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 색상 필터부(CFL)를 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 또한, 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
실시예에 따르면, 오버 코트층(OC)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 오버 코트층(OC)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수도 있다.
상부 필름층(UFL)은 색상 필터부(CFL) 상에 배치될 수 있다. 상부 필름층(UFL)은 표시 장치(DD)의 외곽에 배치되어 표시 장치(DD)에 대한 외부 영향을 감소시킬 수 있다. 상부 필름층(UFL)은 제1 내지 제3 화소들(PXL1, PXL2, PX3)에 걸쳐 제공될 수 있다.
실시예에 따르면, 상부 필름층(UFL)은 AR 코팅층(Anti-Reflective coating)을 포함할 수 있다. AR 코팅층은 특정 구성의 일 표면에 반사 방지 기능을 구비한 물질을 도포한 구성을 의미할 수 있다. 여기서, 도포되는 물질은 낮은 반사율을 가질 수 있다. 일 예에 따르면, AR 코팅층에 이용되는 물질은 SiOx, ZiOx, AlxOy, 및 TiOx 중 어느 하나를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 종래 공지된 다양한 물질이 적용될 수 있다.
다음으로 타 실시 형태에 따른 화소(PXL)의 구조에 관하여 설명한다.
도 12를 참조하면, 타 실시 형태에 따른 화소(PXL)는 색상 변환부(CCL)가 표시 소자부(DPL)와 상이한 층에 배치되는 측면에서, 전술한 일 실시 형태에 따른 화소(PXL)(도 11 참조)와 상이하다.
본 실시 형태에 따르면, 색상 변환부(CCL)는 표시 소자부(DPL) 상에 배치될 수 있다. 예를 들어, 제1 캡핑층(CAP1)은 발광 소자(LD)들이 배치된 영역을 밀봉(혹은 커버)할 수 있고, 색상 변환부(CCL)는 제1 캡핑층(CAP1) 상에 배치될 수 있다.
본 실시 형태에 따르면, 색상 변환부(CCL)는 차광층(LBL)을 더 포함할 수 있다. 차광층(LBL)은 표시 소자부(DPL) 상에 배치될 수 있다. 차광층(LBL)은 제1 캡핑층(CAP1)과 제2 캡핑층(CAP2) 사이에 배치될 수 있다. 차광층(LBL)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 경계에서, 제1 파장 변환 패턴(WCP1), 제2 파장 변환 패턴(WCP2), 및 광 투과 패턴(LTP)을 둘러싸도록 배치될 수 있다.
차광층(LBL)은 화소(PXL)의 발광 영역(EMA)과 비발광 영역(NEA)을 정의할 수 있다. 일 예로, 차광층(LBL)은 평면 상에서 볼 때, 발광 영역(EMA)과 중첩하지 않을 수있다. 차광층(LBL)은 평면 상에서 볼 때, 비발광 영역(NEA)과 중첩할 수 있다. 일 예에 따르면, 차광층(LBL)이 배치되지 않은 영역은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 발광 영역(EMA)으로 정의될 수 있다.
실시예에 따르면, 실시예에 따르면, 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)은 색상 변환부(CCL)에 의해 정의될 수 있다. 예를 들어, 차광층(LBL)은 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)을 정의할 수 있다. 일 예로, 제1 화소 영역(PXA1)은 차광층(LBL) 사이의 영역으로서, 제1 파장 변환 패턴(WCP1)이 배치된 영역일 수 있다. 제2 화소 영역(PXA2)은 차광층(LBL) 사이의 영역으로서, 제2 파장 변환 패턴(WCP2)이 배치된 영역일 수 있다. 제3 화소 영역(PXA3)은 차광층(LBL) 사이의 영역으로서, 광 투과 패턴(LTP)이 배치된 영역일 수 있다.
실시예에 따르면, 차광층(LBL)은 그라파이트(graphite), 카본 블랙(carbon black), 흑색 안료(black pigment), 또는 흑색 염료(black dye) 중 적어도 어느 하나를 포함하는 유기물로 형성되거나 크롬(Cr)을 포함하는 금속 물질로 형성될 수 있으나, 광 투과를 차단하고 흡수할 수 있는 물질이라면 제한되지 않는다.
본 실시 형태에 따르면 제2 캡핑층(CAP2)은 제1 파장 변환 패턴(WCP1), 제2 파장 변환 패턴(WCP2), 및 제3 파장 변환 패턴(WCP3)을 밀봉(혹은 커버)할 수 있다.
한편, 본 실시 형태에 따르면, 저굴절층(LRL)은 제2 캡핑층(CAP2)과 제3 캡핑층(CAP3) 사이에 배치될 수 있다. 제3 캡핑층(CAP3)은 제1 캡핑층(CAP1) 및 제2 캡핑층(CAP2)과 마찬가지로, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 이에 한정되지 않는다.
화소(PXL)의 구조는 도 9 내지 도 12를 참조하여 상술한 구조에 한정되는 것은 아니며, 실시예에 따라 구성들의 다양한 배치 관계가 구현될 수 있다.
이하에서는, 도 13을 참조하여, 제1 연장 영역(120) 및 제2 연장 영역(140)과 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3) 간 배치 관계에 관하여 설명한다.
도 13은 실시예에 따른 화소의 평면도로서, 제1 내지 제3 화소 영역들을 중심으로 도시한 평면도이다.
도 13을 참조하면, 제1 화소 영역(PXA1), 제2 화소 영역(PXA2), 및 제3 화소 영역(PXA3)은 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다.
실시예에 따르면, 제1 연장 영역(120)은 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)에 걸쳐 제공될 수 있다.
실시예에 따르면, 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)은 평면 상에서 볼 때, 제1 연장 영역(120)과 비중첩할 수 있다. 예를 들어, 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)은, 일측에 배치된 제1 연장 영역(120)과 타측에 배치된 제1 연장 영역(120) 사이에 배치될 수 있다.
실시예에 따르면, 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)은 제1 연장 영역(120)과 제2 방향(DR2)을 따라 중첩할 수 있다.
실시예에 따르면, 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)은 제2 연장 영역(140)과 중첩할 수 있다. 예를 들어, 제1 화소 영역(PXA1)은 제2 연장 영역(140)의 적어도 일부와 제2 방향(DR2)을 따라 중첩할 수 있다. 제2 화소 영역(PXA2)은 제2 연장 영역(140)의 적어도 일부와 제2 방향(DR2)을 따라 중첩할 수 있다. 제3 화소 영역(PXA3)은 제2 연장 영역(140)의 적어도 일부와 제2 방향(DR2)을 따라 중첩할 수 있다.
이하에서는, 도 14 내지 도 22를 참조하여, 실시예에 따른 표시 장치(DD)의 제조 방법에 관하여 설명한다. 도 14 내지 도 22에서는, 표시 소자부(DPL)의 개별 구성들을 중심으로 설명한다.
도 14 내지 도 22는 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 14, 도 16, 도 18, 도 20, 도 21, 및 도 22는 도 7의 Ⅱ~Ⅱ'에 따른 단면도에 대응하는 구조를 중심으로 도시된 공정 단계별 단면도들이다.
도 15, 도 17, 및 도 19는 도 7의 Ⅳ~Ⅳ'에 따른 단면도에 대응하는 구조를 중심으로 도시된 공정 단계별 단면도들이다.
도 14 및 도 15를 참조하면, 기판(SUB)을 제공하고, 기판(SUB) 상에 화소 회로부(PCL)를 배치할 수 있다. 그리고 화소 회로부(PCL) 상에 제1 절연 패턴(INP1), 제2 절연 패턴(INP2), 및 제3 절연 패턴(INP3)을 배치하고, 제1 절연 패턴(INP1), 제2 절연 패턴(INP2), 및 제3 절연 패턴(INP3)이 커버되도록 베이스 전극(BELT)을 배치할 수 있다.
본 단계에서, 기판(SUB) 상에 배치되는 화소 회로부(PCL)의 개별 구성들은 통상적으로 마스크를 이용한 공정을 수행하여 도전층(또는 금속층), 무기물, 또는 유기물 등을 패터닝하여 형성될 수 있다.
본 단계에서, 제1 절연 패턴(INP1), 제2 절연 패턴(INP2), 및 제3 절연 패턴(INP3)은 화소 회로부(PCL) 상에 형성(혹은 증착)될 수 있다. 실시예에 따르면, 제1 절연 패턴(INP1), 제2 절연 패턴(INP2), 및 제3 절연 패턴(INP3)은 반사면이 형성될 수 있도록, 기판(SUB)의 두께 방향(일 예로, 제3 방향(DR3))으로 돌출된 형상을 가질 수 있다.
본 단계에서, 베이스 전극(BELT)은 화소 회로부(PCL) 상 전면에 형성(혹은 증착)될 수 있다. 예를 들어, 도 14를 참조하면, 베이스 전극(BELT)은 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2) 상에 형성될 수 있으며, 도 15를 참조하면, 베이스 전극(BELT)은 제1 절연 패턴(INP1), 제2 절연 패턴(INP2), 및 제3 절연 패턴(INP3)이 배치되지 않은 일 영역에 배치될 수 있다.
도 16 및 도 17을 참조하면, 베이스 전극(BELT)의 적어도 일부를 제거할 수 있다. 베이스 전극(BELT)을 식각하여, 제1 전극(ELT1), 제2 전극(ELT2), 제3 전극(ELT3), 및 제4 전극(ELT4)을 제공할 수 있다.
본 단계에서, 베이스 전극(BELT)의 적어도 일부를 식각하여, 화소 회로부(PCL)를 노출시킬 수 있다. 예를 들어, 건식 식각법을 이용하여 베이스 전극(BELT)을 식각할 수 있다.
본 단계에서, 제공된 제1 전극(ELT1) 및 제2 전극(ELT2) 각각은 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)을 커버하도록 형성될 수 있다. 이에 따라, 본 단계에서는 제1 전극(ELT1) 및 제2 전극(ELT2)의 적어도 일부가 반사 격벽으로 제공될 수 있다.
본 단계에서, 제공된 제3 전극(ELT3) 및 제4 전극(ELT4) 각각은 제2 절연 패턴(INP2) 및 제3 절연 패턴(INP3)을 커버하도록 형성될 수 있다. 이에 따라, 본 단계에서는 제3 전극(ELT3) 및 제4 전극(ELT4)의 적어도 일부가 반사 격벽으로 제공될 수 있다.
도 7을 결부하면, 본 단계에서, 제1 상부 인접 전극(UAEL1), 제1 하부 인접 전극(BAEL1), 제2 상부 인접 전극(UAEL2), 및 제2 하부 인접 전극(BAEL2)이 더 제공될 수 있다.
실시예에 따르면, 제1 전극(ELT1), 제2 전극(ELT2), 제3 전극(ELT3), 제4 전극(ELT4), 제1 상부 인접 전극(UAEL1), 제1 하부 인접 전극(BAEL1), 제2 상부 인접 전극(UAEL2), 및 제2 하부 인접 전극(BAEL2)은 동일 시점에 형성될 수 있다.
본 단계에서, 베이스 전극(BELT)을 식각하여, 제1 이격 영역(162) 및 제2 이격 영역(164)을 포함하는 제1 연장 영역(120)을 제공할 수 있다. (도 17 참조)
본 단계에서, 도 16 및 도 17을 참조하면, 제1 전극(ELT1) 및 제4 전극(ELT4)은 제1 연장 영역(120)과 비중첩하되, 제2 전극(ELT2) 및 제3 전극(ELT3)은 제1 연장 영역(120)과 중첩하도록 제공될 수 있다. 실시예에 따르면, 제1 연장 영역(120) 내 제2 전극(ELT2) 및 제3 전극(ELT3)을 제거하지 않을 수 있다.
본 단계에서, 도 16을 참조하면, 제1 내지 제4 전극들(ELT1~ELT4)은 제2 연장 영역(140)과 비중첩하도록 제공될 수 있다. 예를 들어, 베이스 전극(BELT)을 식각하여, 제1 내지 제4 전극들(ELT1~ELT4)이 배치되지 않은 제2 연장 영역(140)을 제공할 수 있다. 이 때, 제2 연장 영역(140)은 제2 방향(DR2)을 따라서 형성될 수 있다.
본 단계에서, 제1 연장 영역(120)과 제2 연장 영역(140)은 동일한 시점에 형성(혹은 제공)될 수 있다.
도 6을 결부하면, 본 단계에서, 제1 연장 영역(120)과 제2 연장 영역(140)은 서로 복수의 중첩 영역(300)에서 중첩하여, 격자 구조로 형성될 수 있다.
도 7을 결부하여 도 17을 참조하면, 제1 이격 영역(162)에 대응하는 영역에 배치되었던 베이스 전극(BELT)의 일부 및 제2 이격 영역(163)에 대응하는 영역에 배치되었던 베이스 전극(BELT)의 일부가 제거될 수 있다.
본 단계에서, 제1 전극(ELT1)은 제1 상부 인접 전극(UAEL1) 및 제1 하부 인접 전극(BAEL1)과 이격(혹은 전기적으로 분리)되고, 제4 전극(ELT4)은 제2 상부 인접 전극(UAEL2) 및 제2 하부 인접 전극(BAEL2)과 이격(혹은 전기적으로 분리)될 수 있다. 이에 따라, 제1 내지 제4 전극들(ELT1~ELT4)은 발광 소자(LD)에 대한 정렬 전극으로 정상 동작할 수 있다.
실시예에 따르면, 제1 연장 영역(120) 및 제2 연장 영역(140)을 형성하는 단계는 단일 공정 내 수행될 수 있다. 예를 들어, 제1 연장 영역(120)을 형성하기 위해 베이스 전극(BELT)을 제거(혹은 식각)하는 공정은 제2 연장 영역(140)을 형성하기 위해 베이스 전극(BELT)을 제거하는 공정과 동일 시점에 수행될 수 있다.
상술한 바와 같이, 제1 연장 영역(120)과 제2 연장 영역(140)은 평면 상에서 볼 때, 격자 구조를 제공할 수 있다. 예를 들어, 베이스 전극(BELT)을 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)의 적어도 일부를 둘러싸는 형태로 식각하여 제1 연장 영역(120) 및 제2 연장 영역(140)을 제공할 수 있다. 이 때, 제1 연장 영역(120)을 형성하기 위한 공정과 제2 연장 영역(140)을 형성하기 위한 공정이 단일 공정 내 제공되어, 부가적인 마스크의 소요가 방지될 수 있고, 이에 따라 공정 비용이 절감될 수 있다.
또한, 실시예에 따르면, 표시 장치(DD)에 대한 리페어(repair) 공정의 단수가 감소될 수 있어, 공정 비용이 또한 절감될 수 있다. 예를 들어, 발광 소자(LD)를 배열하기 위해서 제1 전극(ELT1) 및 제4 전극(ELT4)은 인접한 타 전극(일 예로, 제1 및 제2 상부 인접 전극들(UAEL1, UAEL2) 및 제1 및 제2 하부 인접 전극(BAEL1, BAEL2)과 이격(혹은 전기적으로 분리)될 필요성이 존재한다.
실험적으로, 제1 전극(ELT1) 및 제4 전극(ELT4)을 타 전극과 분리하는 공정을 수행한 이후, 제1 전극(ELT1) 및 제4 전극(ELT4)이 타 요소와 전기적으로 분리된 점을 명확히 하기 위하여, 제1 전극(ELT1) 및 제4 전극(ELT4)이 분리된 영역 및 인접한 영역에 이물질 등이 배치되지 않음을 확인하는 공정을 수회 진행하게 된다. 하지만, 실시예에 따르면, 베이스 전극(BELT)을 일괄적으로 식각하고, 발광 소자(LD)에 대한 정렬 전극으로 기능하는 제1 내지 제4 전극(ELT1~ELT4)에 인접한 영역에 대한 제1 연장 영역(120) 및 제2 연장 영역(140)을 형성하여, 과도한 리페어 공정이 요구되지 않을 수 있다. 이에 따라, 전극 연결 구조의 신뢰성이 향상되면서도, 공정 비용이 절감될 수 있다.
계속하여, 도 18 및 도 19를 참조하면, 제1 내지 제4 전극들(ELT1~ELT4) 상에 제1 절연막(INS1)을 배치하고, 뱅크(BNK)를 제1 절연막(INS1) 상에 배치할 수 있다.
본 단계에서, 제1 절연막(INS1)은 제1 내지 제4 전극들(ELT1~ELT4)을 커버하도록 형성(혹은 증착)될 수 있다.
본 단계에서, 뱅크(BNK)가 제1 절연막(INS1) 상에 형성되어, 유체가 수용될 수 있는 공간을 정의할 수 있다. 예를 들어, 도 18을 참조하면, 뱅크(BNK)는 제1 전극(ELT1)과 제2 전극(ELT2) 상의 제1 사로 영역 및 제3 전극(ELT3)과 제4 전극(ELT4) 상의 제2 사로 영역을 둘러싸도록 형성될 수 있다.
도 20을 참조하면, 잉크(INK)를 기판(SUB) 상에 제공할 수 있다. 잉크(INK)는 유체를 제공(혹은 분사)할 수 있는 프린팅 장치(500)에 의해 제공될 수 있다.
실시예에 따르면, 프린팅 장치(500)는 액상 유체를 외부로 방출하도록 구성된 노즐부를 포함할 수 있다. 본 명세서에서 정의되는 잉크(INK)는 프린팅 장치(500)에 의해 방출될 수 있는 액상 혼합물을 의미할 수 있다.
본 단계에서, 프린팅 장치(500)는 발광 소자(LD)가 배열되고자 하는 영역에 잉크(INK)를 분사할 수 있다.
실시예에 따르면, 잉크(INK)는 용매(SLV) 및 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 복수 개 구비되어, 유동성 성질을 가진 용매(SLV)에 분산되어 제공될 수 있다. 일 예에 따르면, 용매(SLV)는 발광 소자(LD)가 분산되어 마련될 수 있도록 하는 고상(solid phase)이 아닌 물질을 의미할 수 있다.
본 단계에서, 잉크(INK)는 소정의 영역에 수용될 수 있다. 일 예로, 잉크(INK)는 뱅크(BNK)에 의해 정의된 영역(혹은 공간) 내 제공될 수 있다.
본 단계에서, 발광 소자(LD)은 무작위적으로 향하도록 제공될 수 있다.
도 21을 참조하면, 발광 소자(LD)를 제1 전극(ELT1)과 제2 전극(ELT2) 사이 혹은 제3 전극(ELT3)과 제4 전극(ELT4) 사이에 배열할 수 있다.
본 단계에서, 발광 소자(LD)는 제1 전극(ELT1) 및 제2 전극(ELT2)에 제공된 전기적 신호에 기초하여 발생되는 DEP 힘(dielectrophoresis)에 의해 배치하고자 하는 영역으로 이동될 수 있다. 이에 따라, 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다.
본 단계에서, 제1 전극(ELT1)과 제2 전극(ELT2)에는 전기적 신호가 제공되어, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에는 전계가 형성될 수 있다.
실시예에 따르면, 제1 전극(ELT1)에는 제1 전기적 신호가 제공되고, 제2 전극(ELT2)에는 제2 전기적 신호가 제공될 수 있다. 그리고 발광 소자(LD)는 상기 제1 전기적 신호와 상기 제2 전기적 신호에 따른 전계에 기초하여 배열될 수 있다. 일 예로, 상기 제1 전기적 신호 및 상기 제2 전기적 신호는 교류 신호로서, 사인파, 삼각파, 계단파, 사각파, 사다리꼴 파, 및 펄스파 중 어느 하나일 수 있다. 다만, 특정한 예시에 한정되는 것은 아니다.
상술한 바와 마찬가지로, 발광 소자(LD)는 제3 전극(ELT3)과 제4 전극(ELT4) 사이에 배열될 수 있다. 예를 들어, 제3 전극(ELT3)에는 제3 전기적 신호가 제공되고, 제4 전극(ELT4)에는 제4 전기적 신호가 제공될 수 있다. 이 때, 발광 소자(LD)는 상기 제3 전기적 신호와 상기 제4 전기적 신호에 따른 전계에 기초하여 배열될 수 있다.
도 22를 참조하면, 발광 소자(LD) 상에 제2 절연막(INS2)을 배치하고, 제1 내지 제3 컨택 전극(CNE1~CNE3)을 형성할 수 있다. 실시예에 따르면, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이 및 제2 컨택 전극(CNE2)과 제3 컨택 전극(CNE3) 사이에 제3 절연막(INS3)을 배치할 수 있다.
실시예에 따르면, 제2 컨택 전극(CNE2)을 형성하고, 제2 컨택 전극(CNE2) 상에 제3 절연막(INS3)을 형성한 이후, 제1 컨택 전극(CNE1) 및 제3 컨택 전극(CNE3)을 형성할 수 있다.
이후 별도 도면에 도시되지 않았으나, 제1 내지 제3 컨택 전극(CNE1~CNE3), 및 뱅크(BNK) 상에 제4 절연막(INS4)을 형성하여, 표시 소자부(DPL)를 제공하고, 표시 소자부(DPL) 상에 색상 변환부(CCL), 광학층(OPL), 및 색상 필터부(CFL) 등을 형성하여, 실시예에 따른 표시 장치(DD)를 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 이상에서 설명한 본 발명의 실시예들은 서로 별개로 또는 조합되어 구현되는 것도 가능하다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시 장치 LD: 발광 소자
PXL: 화소 SUB: 기판
120: 제1 연장 영역 140: 제2 연장 영역
CNE1: 제1 컨택 전극 CNE2: 제2 컨택 전극
ELT1: 제1 전극 ELT2: 제2 전극
UAEL1: 제1 상부 인접 전극 BAEL1: 제1 하부 인접 전극

Claims (20)

  1. 제1 연장 영역 및 제2 연장 영역을 포함하는 표시 장치로서,
    기판 상에 배치되고, 서로 제1 방향으로 이격된 제1 전극 및 제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 발광 소자; 를 포함하고,
    상기 제1 연장 영역은, 상기 제1 방향으로 연장하고, 상기 제1 전극이 배치되지 않은 이격 영역을 포함하고,
    상기 제2 연장 영역은, 상기 제1 방향과 교차하는 제2 방향으로 연장하고, 상기 제1 전극 및 상기 제2 전극이 배치되지 않는 영역인, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 연장 영역 및 상기 제2 연장 영역 각각은 복수 개 구비되고,
    상기 제1 연장 영역과 상기 제2 연장 영역은 평면 상에서 볼 때, 중첩 영역에서 중첩하고, 상기 중첩 영역을 격자점으로 하는 격자 구조를 형성하는, 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 연장 영역은 제1-1 연장 영역 및 제1-2 연장 영역을 포함하고,
    상기 제1 전극은 상기 제1-1 연장 영역과 상기 제1-2 연장 영역 사이에 배치되고,
    상기 제2 전극은 평면 상에서 볼 때, 상기 제1-1 연장 영역 및 상기 제1-2 연장 영역과 중첩하는, 표시 장치.
  4. 제1 항에 있어서,
    상기 제2 연장 영역은 제2-1 연장 영역, 제2-2 연장 영역, 및 제2-3 연장 영역을 포함하고,
    상기 제2-2 연장 영역은 상기 제2-1 연장 영역과 상기 제2-3 연장 영역 사이에 배치되고,
    상기 제1 전극은 상기 제2-1 연장 영역과 상기 제2-3 연장 영역 사이에 배치되고, 상기 제2 전극은 상기 제2-2 연장 영역과 상기 제2-3 연장 영역 사이에 배치되는, 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 전극과 상기 이격 영역을 사이에 두고 상기 제2 방향을 따라 이격된 상부 인접 전극; 을 더 포함하고,
    상기 상부 인접 전극은 상기 제1 연장 영역 및 상기 제2 연장 영역 내 배치되지 않는, 표시 장치.
  6. 제1 항에 있어서,
    각각 상기 제1 발광 소자가 배치되고, 제1 색이 발산되는 제1 화소 영역; 제2 색이 발산되는 제2 화소 영역; 및 제3 색이 발산되는 제3 화소 영역; 을 더 포함하고,
    상기 제1 연장 영역은 상기 제2 방향을 따라 상기 제1 화소 영역, 상기 제2 화소 영역, 및 상기 제3 화소 영역과 중첩하는, 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 연장 영역의 적어도 일부는 평면 상에서 볼 때, 상기 제1 화소 영역, 상기 제2 화소 영역, 및 상기 제3 화소 영역과 중첩하는, 표시 장치.
  8. 제1 항에 있어서,
    상기 기판 상에 배치되고, 상기 제2 전극과 상기 제1 방향으로 이격된 제3 전극; 및 상기 기판 상에 배치되고, 상기 제3 전극과 상기 제1 방향으로 이격된 제4 전극; 및 상기 제3 전극 및 상기 제4 전극 상에 배치된 제2 발광 소자; 를 더 포함하고,
    상기 제3 전극은 상기 제1 연장 영역 및 상기 제2 연장 영역 내 배치되지 않고,
    상기 제4 전극은 평면 상에서 볼 때, 상기 제1 연장 영역과 중첩하고, 상기 제2 연장 영역 내 배치되지 않는, 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 전극과 상기 제1 발광 소자를 전기적으로 연결하는 제1 컨택 전극;
    상기 제2 전극과 상기 제1 발광 소자를 전기적으로 연결하고 상기 제4 전극과 상기 제2 발광 소자를 전기적으로 연결하는 제2 컨택 전극; 및
    상기 제3 전극과 상기 제2 발광 소자를 전기적으로 연결하는 제3 컨택 전극; 을 더 포함하는, 표시 장치.
  10. 제6 항에 있어서,
    광의 파장을 변경시키도록 구성된 파장 변환 패턴을 포함하고, 상기 제1 화소 영역, 상기 제2 화소 영역, 및 상기 제3 화소 영역을 정의하는 색상 변환부를 더 포함하는, 표시 장치.
  11. 기판 상에 베이스 전극을 형성하는 단계;
    상기 베이스 전극을 식각하는 단계; 및
    상기 기판 상에 발광 소자를 배열하는 단계; 를 포함하고,
    상기 베이스 전극을 식각하는 단계는:
    제1 전극, 및 상기 제1 전극과 제1 방향으로 이격된 제2 전극을 제공하는 단계; 및
    상기 제1 방향으로 연장하는 제1 연장 영역 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 연장 영역을 형성하는 단계; 를 포함하고,
    상기 제1 연장 영역은 상기 제1 전극이 배치되지 않은 이격 영역을 포함하고, 상기 제2 연장 영역은 상기 제1 전극 및 상기 제2 전극이 배치되지 않는 영역인, 표시 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 베이스 전극을 식각하는 단계는, 상기 제1 연장 영역과 상기 제2 연장 영역이 서로 복수의 중첩 영역에서 중첩하여, 격자 구조를 형성하는 단계; 를 포함하는, 표시 장치의 제조 방법.
  13. 제11 항에 있어서,
    상기 제1 연장 영역이 형성되는 단계와 상기 제2 연장 영역이 형성되는 단계는 서로 동일한 시점에 수행되는, 표시 장치의 제조 방법.
  14. 제11 항에 있어서,
    상기 제1 전극 및 상기 제2 전극을 제공하는 단계는, 상기 제1 연장 영역 및 상기 제2 연장 영역을 형성하는 단계와 동일한 시점에 수행되는, 표시 장치의 제조 방법.
  15. 제11 항에 있어서,
    상기 제2 전극의 적어도 일부는 상기 제1 연장 영역과 중첩하는, 표시 장치의 제조 방법.
  16. 제11 항에 있어서,
    상기 베이스 전극을 식각하는 단계는, 상기 제1 전극과 상기 이격 영역을 사이에 두고 상기 제2 방향을 따라 이격된 상부 인접 전극을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  17. 제11 항에 있어서,
    상기 기판 상에 상기 기판의 두께 방향으로 돌출된 뱅크를 형성하는 단계를 더 포함하고,
    상기 뱅크를 형성하는 단계는 상기 베이스 전극을 식각하는 단계 이후에 수행되는, 표시 장치의 제조 방법.
  18. 제11 항에 있어서,
    상기 발광 소자를 배열하는 단계는, 상기 발광 소자를 포함하는 잉크를 상기 기판 상에 제공하는 단계; 및 상기 제1 전극과 상기 제2 전극 사이에 전계를 형성하는 단계; 를 포함하는, 표시 장치의 제조 방법.
  19. 제11 항에 있어서,
    상기 제1 전극과 상기 발광 소자를 전기적으로 연결하는 제1 컨택 전극을 형성하는 단계; 및 상기 제2 전극과 상기 발광 소자를 전기적으로 연결하는 제2 컨택 전극을 형성하는 단계; 를 더 포함하는, 표시 장치의 제조 방법.
  20. 화소 영역을 포함하는 표시 장치의 제조 방법으로서,
    기판 상에 베이스 전극을 형성하는 단계;
    상기 베이스 전극을 식각하여 제1 전극 및 제2 전극을 제공하는 단계; 및
    상기 제1 전극 및 상기 제2 전극 상에 발광 소자를 배열하는 단계; 를 포함하고,
    상기 베이스 전극을 형성하는 단계는, 상기 화소 영역의 적어도 일부를 둘러싸는 형태로 식각하여, 제1 방향으로 연장하는 제1 연장 영역 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 연장 영역을 제공하는 단계를 포함하는, 표시 장치의 제조 방법.


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