KR20230041911A - 표시 장치 - Google Patents

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KR20230041911A
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light
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차나현
손선권
신동희
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 의하면, 기판 상에 배치된 제1 전원 라인 및 제2 전원 라인; 상기 제1 전원 라인과 제1 컨택부을 통해 전기적으로 연결되는 제1 전극; 상기 제2 전원 라인과 제2 컨택부를 통해 전기적으로 연결되고, 상기 제1 전극과 제1 방향으로 이격된 제2 전극; 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자; 트랜지스터 및 스토리지 커패시터를 포함하고, 상기 발광 소자와 전기적으로 연결된 화소 회로; 상기 제1 컨택부는 복수 개 제공되어 상기 제1 방향으로 순차적으로 배열되고, 상기 스토리지 커패시터는 평면 상에서 볼 때, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 형상을 가지는, 표시 장치가 제공될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 과제는, 발광 소자가 배열되는 영역을 충분히 확보하여 발광 효율을 증가시키고, 요구되는 소비 전력을 저감할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 기판 상에 배치된 제1 전원 라인 및 제2 전원 라인; 상기 제1 전원 라인과 제1 컨택부을 통해 전기적으로 연결되는 제1 전극; 상기 제2 전원 라인과 제2 컨택부를 통해 전기적으로 연결되고, 상기 제1 전극과 제1 방향으로 이격된 제2 전극; 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자; 트랜지스터 및 스토리지 커패시터를 포함하고, 상기 발광 소자와 전기적으로 연결된 화소 회로; 상기 제1 컨택부는 복수 개 제공되어 상기 제1 방향으로 순차적으로 배열되고, 상기 스토리지 커패시터는 평면 상에서 볼 때, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 형상을 가지는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 제1 색의 광이 발산되는 제1 서브 화소; 제2 색의 광이 발산되는 제2 서브 화소; 및 제3 색의 광이 발산되는 제3 서브 화소; 를 포함하고, 상기 스토리지 커패시터가 연장하는 방향은, 상기 제1 서브 화소, 상기 제2 서브 화소, 및 상기 제3 서브 화소가 서로 이격된 방향과 교차하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 제1 색의 광이 발산되는 제1 서브 화소; 제2 색의 광이 발산되는 제2 서브 화소; 및 제3 색의 광이 발산되는 제3 서브 화소; 를 포함하고, 상기 스토리지 커패시터는 상기 제1 서브 화소에 포함된 제1 스토리지 커패시터, 상기 제2 서브 화소에 포함된 제2 스토리지 커패시터, 및 상기 제3 서브 화소에 포함된 제3 스토리지 커패시터를 포함하고, 상기 제1 스토리지 커패시터, 상기 제2 스토리지 커패시터, 및 상기 제3 스토리지 커패시터가 서로 이격된 방향은, 상기 제1 서브 화소, 상기 제2 서브 화소, 및 상기 제3 서브 화소가 서로 이격된 방향과 동일한, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 스토리지 커패시터의 상기 제1 방향으로의 최대 길이는, 상기 제2 방향으로의 최대 길이보다 작은, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 전원 라인은 상기 스토리지 커패시터가 연장하는 방향과 교차하는 방향으로 연장하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 제1 색의 광이 발산되는 제1 서브 화소; 제2 색의 광이 발산되는 제2 서브 화소; 및 제3 색의 광이 발산되는 제3 서브 화소; 를 포함하고, 상기 제1 전원 라인은, 상기 제1 서브 화소, 상기 제2 서브 화소, 및 상기 제3 서브 화소가 서로 이격된 방향과 동일한 방향으로 연장하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 전원 라인은 상기 제1 방향으로 연장하고, 상기 제1 컨택부와 상기 스토리지 커패시터 사이에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 컨택부는 평면 상에서 볼 때, 상기 제1 전원 라인과 비중첩하고, 상기 제1 컨택부는 상기 제1 전원 라인과 동일한 층에 배치된 전극 패턴을 통해 상기 제1 전원 라인과 전기적으로 연결되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제2 전극과 일체로 형성된 공통 연결 전극; 을 더 포함하고, 상기 제1 컨택부는 평면 상에서 볼 때, 상기 제1 전극과 중첩하고, 상기 제2 컨택부는 평면 상에서 볼 때, 상기 공통 연결 전극과 중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 기판의 두께 방향으로 돌출된 뱅크; 를 더 포함하고, 상기 뱅크는 각각 상기 뱅크가 배치되지 않은 제1 개구 및 제2 개구를 포함하고, 상기 제1 개구는 상기 발광 소자가 배열되는 발광 영역과 중첩하고, 상기 제2 개구에는 상기 발광 소자가 배열되지 않고, 상기 제1 컨택부 및 상기 제2 컨택부는 상기 제2 개구에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 컨택부와 상기 제2 컨택부는 평면 상에서 볼 때, 상기 뱅크와 비중첩하고, 상기 스토리지 커패시터의 적어도 일부는 평면 상에서 볼 때, 상기 뱅크와 비중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 컨택부들은 상기 제1 방향으로 연장하는 제1 선을 따라 배열되고, 상기 제2 컨택부들은 상기 제1 방향으로 연장하는 제2 선을 따라 배열되고, 상기 스토리지 커패시터는 상기 제1 선과 상기 제2 선 사이에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 선과 상기 제2 선이 연장하는 방향은 상기 스토리지 커패시터가 연장하는 방향과 교차하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 제1 색의 광이 발산되는 제1 서브 화소; 제2 색의 광이 발산되는 제2 서브 화소; 및 제3 색의 광이 발산되는 제3 서브 화소; 를 포함하고, 상기 스토리지 커패시터는 상기 제1 서브 화소에 대한 제1 스토리지 커패시터, 상기 제2 서브 화소에 대한 제2 스토리지 커패시터, 및 상기 제3 서브 화소에 대한 제3 스토리지 커패시터를 포함하고, 상기 제1 스토리지 커패시터, 상기 제2 스토리지 커패시터, 및 상기 제3 스토리지 커패시터가 배열된 방향과 상기 제1 선 및 상기 제2 선이 연장하는 방향은 평행하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 발광 소자를 각각 포함하는 복수의 서브 화소들; 및 상기 복수의 서브 화소들이 서로 상이한 색의 광을 발산하도록, 파장 변환 패턴을 포함하는 색상 변환부; 를 더 포함하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 복수의 서브 화소들은 제1 색의 광을 발산하는 제1 서브 화소, 제2 색의 광을 발산하는 제2 서브 화소, 및 제3 색의 광을 발산하는 제3 서브 화소를 포함하고, 상기 발광 소자는 상기 제1 서브 화소, 상기 제2 서브 화소, 및 상기 제3 서브 화소 각각에 제공되어 상기 제3 색의 광을 발산하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 파장 변환 패턴은 광의 파장을 변경하도록 구성된 퀀텀 닷을 포함하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 색상 변환부 상에 배치되고, 소정의 색의 광을 선택적으로 투과하는 색상 필터부; 를 더 포함하는, 표시 장치가 제공될 수 있다.
본 발명의 다른 실시예에 따르면, 제1 스토리지 커패시터를 포함한 화소 회로를 포함하고, 제1 색의 광을 발산하는 제1 서브 화소; 및 제2 스토리지 커패시터를 포함한 화소 회로를 포함하고, 제2 색의 광을 발산하는 제2 서브 화소; 를 포함하고, 상기 제1 서브 화소와 상기 제2 서브 화소는 제1 방향으로 이격되고, 상기 제1 스토리지 커패시터 및 상기 제2 스토리지 커패시터는, 상기 제1 방향으로 이격되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는, 표시 장치가 제공될 수 있다.
본 발명의 또 다른 실시예에 따르면, 기판 상에 배치된 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자; 상기 발광 소자와 전기적으로 연결되고 제1 방향으로 연장하는 전원 라인; 및 상기 발광 소자와 전기적으로 연결되고, 스토리지 커패시터를 포함하는, 화소 회로; 를 포함하고, 상기 제1 전극은 상기 전원 라인과 컨택부를 통해 전기적으로 연결되고, 상기 전원 라인은 평면 상에서 볼 때, 상기 컨택부와 상기 스토리지 커패시터 사이에 배치되는, 표시 장치가 제공될 수 있다.
본 발명의 과제의 해결 수단이 상술한 해결 수단들로 제한되는 것은 아니며, 언급되지 아니한 해결 수단들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 발광 소자가 배열되는 영역을 충분히 확보하여 발광 효율을 증가시키고, 요구되는 소비 전력을 저감할 수 있는 표시 장치가 제공될 수 있다.
본 발명의 효과가 상술한 효과들로 제한되는 것은 아니며, 언급되지 아니한 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1 및 도 2는 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 4는 실시예에 따른 서브 화소에 포함된 화소 회로를 나타낸 회로도이다.
도 5는 실시예에 따른 표시 장치에 포함된 적층 구조를 설명하기 위한 단면도이다.
도 6 내지 도 8은 실시예에 따른 화소에 포함된 전극들을 나타낸 레이아웃 도면들이다.
도 9 및 도 10은 발광 소자의 배열 구조를 나타내기 위한 평면도들이다.
도 11은 실시예에 따른 화소를 나타낸 평면도이다.
도 12는 도 11의 Ⅰ~Ⅰ’에 따른 단면도이다.
도 13 및 도 14는 도 3의 Ⅱ~Ⅱ’에 따른 단면도들이다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하여 가능한 현재 널리 사용되고 있는 일반적인 용어를 선택하였으나 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 다만, 이와 달리 특정한 용어를 임의의 의미로 정의하여 사용하는 경우에는 그 용어의 의미에 관하여 별도로 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
본 발명은 표시 장치에 관한 것이다. 이하에서는 첨부된 도면들을 참조하여 실시예에 따른 표시 장치에 관하여 설명한다.
먼저, 도 1 및 도 2를 참조하여, 실시예에 따른 표시 장치(도 3의 'DD' 참조)에 포함된 발광 소자(LD)에 관하여 설명한다.
도 1 및 도 2에는 실시예에 따른 표시 장치에 포함되는 발광 소자(LD)에 관하여 도시되었다. 도 1 및 도 2는 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(SEC1) 및 제2 반도체층(SEC2), 제1 반도체층(SEC1)과 제2 반도체층(SEC2) 사이에 개재된 활성층(AL)을 포함할 수 있다. 발광 소자(LD)는 전극층(ELL)을 더 포함할 수 있다. 실시예에 따르면, 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2), 및 전극층(ELL)은 발광 소자(LD)의 길이(L) 방향을 따라 순차적으로 적층될 수 있다.
발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(SEC1)이 인접할 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제2 반도체층(SEC2) 및 전극층(ELL)이 인접할 수 있다.
실시예에 따르면, 발광 소자(LD)는 기둥 형상을 가질 수 있다. 기둥 형상은 원기둥 또는 다각 기둥 등과 같이, 길이(L) 방향으로 연장된 형상을 의미할 수 있다. 즉, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다. 발광 소자(LD)의 단면의 형상은 로드 형상(rod-like shape) 및 바 형상(bar-like shape)을 포함하나, 이에 한정되는 것은 아니다.
발광 소자(LD)는 나노 스케일(nanometer scale) 내지 마이크로 스케일(micrometer scale)의 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)의 직경(D)(또는 폭) 및 길이(L)는 각각 나노 스케일 내지 마이크로 스케일의 크기를 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 반도체층(SEC1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SEC1)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SEC1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(SEC1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(SEC1)을 구성할 수 있다.
활성층(AL)은 제1 반도체층(SEC1) 상에 배치될 수 있다. 활성층(AL)은 제1 반도체층(SEC1)과 제2 반도체층(SEC2) 사이에 배치될 수 있다.
활성층(AL)은 AlGalnP, AlGaP, AllnGaN, lnGaN, 및 AlGaN 중 어느 하나를 포함할 수 있다. 예를 들어, 활성층(AL)이 적색광을 출력하고자 하는 경우, 활성층(AL)은 AlGalnP 및/또는 lnGaN을 포함할 수 있다. 활성층(AL)이 녹색광 혹은 청색광을 출력하고자 하는 경우, 활성층(AL)은 lnGaN을 포함할 수 있다. 하지만 상술된 예시에 한정되지 않는다.
활성층(AL)은 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조로 형성될 수 있다.
제2 반도체층(SEC2)은 활성층(AL) 상에 배치되며, 제1 반도체층(SEC1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SEC2)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SEC2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(SEC2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(SEC2)을 구성할 수 있다.
전극층(ELL)은 제2 반도체층(SEC2) 상에 형성될 수 있다. 전극층(ELL)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예에 따르면, 전극층(ELL)은 Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 중 적어도 어느 하나를 포함할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(AL)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치(DD)의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 단일의 막 또는 복수의 막일 수 있다.
절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 제1 단부(EP1)에 인접하여 배치된 제1 반도체층(SEC1) 및 제2 단부(EP2)에 인접하여 배치된 전극층(ELL) 각각의 일부를 노출할 수 있다.
절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 어느 하나를 포함할 수 있다. 다만, 특정 예시에 한정되는 것은 아니다.
절연막(INF)은 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 또한, 다수의 발광 소자(LD)들이 서로 밀접하여 배치되어 있는 경우에도 발광 소자(LD)들의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
실시예에 따르면, 발광 소자(LD)는 제1 반도체층(SEC1), 활성층(AL), 제2 반도체층(SEC2), 전극층(ELL), 및 절연막(INF) 외 추가적인 구성을 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수도 있다.
도 3은 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
표시 장치(DD)는 광을 발산하도록 구성된다. 도 3을 참조하면, 표시 장치(DD)는 기판(SUB) 및 기판(SUB) 상에 배치된 화소(PXL)를 포함할 수 있다. 도면에 도시되지 않았으나, 표시 장치(DD)는 화소(PXL)를 구동하기 위한 구동 회로부(예를 들어, 주사 구동부 및 데이터 구동부), 배선들, 및 패드들을 더 포함할 수 있다.
표시 장치(DD)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA) 외 영역을 의미할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다. 도면에 도시되지 않았으나, 실시예에 따라, 비표시 영역(NDA)은 표시 영역(DA)의 내부에 배치될 수도 있다.
기판(SUB)은 표시 장치(DD)의 베이스 부재를 구성할 수 있다. 기판(SUB)은 경성 또는 연성의 기판이나 필름일 수 있으나, 특정 예시에 한정되지 않는다.
표시 영역(DA)은 화소(PXL)가 배치된 영역을 의미할 수 있다. 비표시 영역(NDA)은 화소(PXL)가 배치되지 않은 영역을 의미할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 구동 회로부, 배선들, 및 패드들이 배치될 수 있다.
일 예에 따르면, 화소(PXL)는 스트라이프(stripe) 또는 펜타일(PENTILE™) 배열 구조 등에 따라 배열될 수 있으나, 이에 한정되지 않으며, 공지된 다양한 실시 형태가 적용될 수 있다.
실시예에 따르면, 화소(PXL)는 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)를 포함할 수 있다. 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)는 각각 서브 화소일 수 있다. 적어도 하나의 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)는 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다.
예를 들어, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3) 각각은 소정 색의 광을 방출할 수 있다. 일 예로, 제1 서브 화소(SPXL1)는 적색(일 예로, 제1 색)의 광을 방출하는 적색 화소일 수 있고, 제2 서브 화소(SPXL2)는 녹색(일 예로, 제2 색)의 광을 방출하는 녹색 화소일 수 있으며, 제3 서브 화소(SPXL3)는 청색(일 예로, 제3 색)의 광을 방출하는 청색 화소일 수 있다. 다만, 각각의 상기 화소 유닛을 구성하는 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)의 색상, 종류 및/또는 개수 등이 특정 예시에 한정되지는 않는다.
도 4는 실시예에 따른 서브 화소에 포함된 화소 회로를 나타낸 회로도이다. 도 4에는 도 3를 참조하여 상술한 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 관하여 도시되었다. 설명의 편의상, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 중 어느 하나를 서브 화소(SPXL)로 지칭하도록 한다.
도 4를 참조하면, 서브 화소(SPXL)는 발광 소자(LD) 및 화소 회로(PXC)를 포함할 수 있다. 화소 회로(PXC)는 서브 화소(SPXL)를 구동할 수 있다. 화소 회로(PXC)는 발광 소자(LD)와 전기적으로 연결될 수 있다.
발광 소자(LD)는 제1 전원 라인(VDD)과 제2 전원 라인(VSS) 사이에 연결될 수 있다. 발광 소자(LD)의 일 단부(일 예로, P형 반도체)는 화소 회로(PXC)를 경유하여 제1 전원 라인(VDD)에 연결되고, 발광 소자(LD)의 타 단부(일 예로, N형 반도체)는 제2 전원 라인(VSS)에 연결될 수 있다.
실시예에 따르면, 발광 소자(LD)는 화소 회로(PXC)를 통해 구동 전류가 공급될 때, 상기 구동 전류에 대응하는 휘도의 광을 발산할 수 있다.
실시예에 따르면, 발광 소자(LD)들은 제1 전원 라인(VDD)과 제2 전원 라인(VSS)의 사이에서 다양한 연결 구조를 통해 서로 연결될 수 있다. 일 예로, 발광 소자(LD)들은 서로 병렬로만 연결되거나, 서로 직렬로만 연결될 수 있다. 또는, 발광 소자(LD)들은 직/병렬 혼합 구조로 연결될 수 있다.
제1 전원 라인(VDD)과 제2 전원 라인(VSS)은 발광 소자(LD)들이 광을 발산할 수 있도록 서로 상이한 전위를 가질 수 있다. 제1 전원 라인(VDD)과 제2 전원 라인(VSS)은 서브 화소(SPXL)의 발광 기간 중 광이 발산될 수 있을 정도의 전위차를 가질 수 있다. 예를 들어, 제1 전원 라인(VDD)은 제2 전원 라인(VSS)보다 높은 전위로 설정될 수 있다.
화소 회로(PXC)는 제1 전원 라인(VDD)과 발광 소자(LD) 사이를 연결할 수 있다. 화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터(CST)를 포함할 수 있다.
실시예에 따르면, 제1 트랜지스터(T1)의 일 전극은 제1 전원 라인(VDD)에 연결되고, 타 전극은 발광 소자(LD)의 일 전극(일 예로, 애노드 전극)에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)를 통해 인가된 전압에 대응하여 발광 소자(LD)에 흐르는 전류를 제어할 수 있다.
실시예에 따르면, 제2 트랜지스터(T2)의 일 전극은 데이터 라인(DL)에 연결되고, 타 전극은 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다. 제2 트랜지스터(T2)는 스캔 라인(SL)으로부터 스캔 신호가 공급될 때, 턴-온되고, 이 때, 데이터 라인(DL)으로부터 제공된 데이터 신호를 제1 노드(N1)로 전달할 수 있다.
실시예에 따르면, 제3 트랜지스터(T3)의 일 전극은 센싱 라인(SENL)에 연결되고, 타 전극은 제2 노드(N2)에 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 센싱 신호 라인(SEL)에 연결될 수 있다. 제3 트랜지스터(T3)가 센싱 신호 라인(SEL)으로부터 제공된 센싱 신호에 응답하여 턴-온되는 경우, 센싱 라인(SENL)을 통해 기준 전압이 제2 노드(N2)로 제공될 수 있다.
실시예에 따르면, 상기 기준 전압은 발광 소자(LD)와 연결된 제1 트랜지스터(T1)의 전극(일 예로, 제1 트랜지스터(T1)의 소스 전극)의 전압을 일정한 값으로 설정 혹은 초기화하는 역할을 수행할 수 있다. 일 예에 따르면, 상기 기준 전압은 제2 전원 라인(VSS)의 전압 이하로 설정될 수 있다.
실시예에 따르면, 제3 트랜지스터(T3)는 센싱 신호 라인(SEL)으로부터 제공된 센싱 신호에 응답하여 턴-온되는 경우, 센싱 전류를 센싱 라인(SENL)으로 전달할 수 있다.
실시예에 따르면, 상기 센싱 전류는 제1 트랜지스터(T1)의 이동도 및 문턱 전압의 변화량을 산출하기 위해 이용될 수 있다.
스토리지 커패시터(CST)는 제1 노드(N1)(또는, 제1 트랜지스터(T1)의 게이트 전극)와 제2 노드(N2)(또는, 제1 트랜지스터(T1)의 타 전극) 사이에 연결될 수 있다. 스토리지 커패시터(CST)는 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간 차이에 관한 정보를 저장할 수 있다.
한편, 화소 회로(PXC)의 구조는 도 4에 도시된 구조에 한정되지 않으며, 다양한 형태의 구조가 구현될 수 있다. 또한, 도 4에서 제1 내지 제3 트랜지스터들(T1~T3)은 N형 트랜지스터를 기준으로 도시되었으나, 이에 한정되지 않고 실시예에 따라 제1 내지 제3 트랜지스터(T1~T3)는 P형 트랜지스터로 구성될 수도 있다.
이하에서는, 실시예에 따른 표시 장치(DD)의 전극들의 구조를 중심으로 설명한다. 다만, 표시 장치(DD)의 전극들을 설명하기 앞서, 표시 장치(DD)에서 정의되는 적층 구조에 관하여 우선적으로 서술한다.
도 5는 실시예에 따른 표시 장치에 포함된 적층 구조를 설명하기 위한 단면도이다.
도 5를 참조하면, 실시예에 따른 표시 장치에 포함된 적층 구조는 기판(SUB), 배리어 전극층(BML), 버퍼층(BFL), 액티브층(ACT), 게이트 절연층(GI), 게이트 전극층(GE), 제1 층간 절연층(ILD1), 소스/드레인 전극층(SDL), 제2 층간 절연층(ILD2), 보호층(PSV), 정렬 전극층(ELT), 제1 컨택 전극층(CNE1), 및 제2 컨택 전극층(CNE2)이 순차적으로 적층된 구조에서 적어도 일부가 패터닝된 형태를 가질 수 있다.
기판(SUB)은 표시 장치(DD)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름을 의미할 수 있다.
버퍼층(BFL)은 반도체를 포함하는 액티브층(ACT)에 불순물이 확산되거나 투습을 방지하기 위한 층을 의미할 수 있다. 실시예에 따르면, 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
액티브층(ACT)은 반도체를 포함하는 층일 수 있다. 예를 들어, 액티브층(ACT)은 폴리실리콘(polysilicon), LTPS(Low Temperature Polycrystalline Silicon), 아몰퍼스 실리콘(amorphous silicon), 및 산화물 반도체 중 적어도 하나를 포함할 수 있다. 실시예에 따르면, 액티브층(ACT)은 제1 내지 제3 트랜지스터들(T1~T3)의 채널을 구성할 수 있으며, 소스/드레인 전극층(SDL)과 접촉하는 부분에는 불순물이 도핑될 수 있다.
배리어 전극층(BML), 게이트 전극층(GE), 소스/드레인 전극층(SDL), 정렬 전극층(ELT), 제1 컨택 전극층(CNE1), 및 제2 컨택 전극층(CNE2)은 도전성 물질을 포함하는 층일 수 있다.
실시예에 따르면, 배리어 전극층(BML), 게이트 전극층(GE), 및 소스/드레인 전극층(SDL) 각각은 단일층 혹은 다중층으로 구성될 수 있다. 실시예에 따르면, 배리어 전극층(BML), 게이트 전극층(GE), 및 소스/드레인 전극층(SDL) 각각은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 타이타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 및 백금(Pt) 중 어느 하나를 포함할 수 있다. 다만, 이에 한정되지 않는다.
게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2), 및 보호층(PSV)은 액티브층(ACT), 게이트 전극층(GE), 소스/드레인 전극층(SDL), 및 정렬 전극층(ELT)을 서로 전기적으로 분리하기 위하여 각 층들 사이에 개재될 수 있다. 실시예에 따르면, 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2), 및 보호층(PSV) 중 어느 하나에 형성된 컨택홀(일 예로, 컨택부(CNT))을 통해 필요한 전극 패턴들은 서로 전기적으로 연결될 수 있다.
실시예에 따르면, 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2), 및 보호층(PSV)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2), 및 보호층(PSV)은 유기 재료를 포함할 수 있으며, 단일 혹은 복수의 층으로 구성될 수 있다.
실시예에 따르면, 정렬 전극층(ELT)은 도전성 물질을 포함할 수 있다. 예를 들어, 정렬 전극층(ELT)은 몰리브덴(Mo), 마그네슘(Mg), 은(Ag), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 구리(Cu), 및 알루미늄(Al) 중 하나를 포함할 수 있다. 다만 상술된 예시에 한정되지 않는다.
정렬 전극층(ELT), 제1 컨택 전극층(CNE1), 및 제2 컨택 전극층(CNE2) 사이에는 절연막이 개재되어 서로 전기적으로 분리될 수 있다. 예를 들어, 제1 컨택 전극층(CNE1) 및 제2 컨택 전극층(CNE2)은 정렬 전극층(ELT)과 제1 절연막(도 12의 'INS1' 참조)에 의해 분리될 수 있다. 제1 컨택 전극층(CNE1)과 제2 컨택 전극층(CNE2)은 제3 절연막(도 12의 'INS3' 참조)에 의해 분리될 수 있다.
이하에서는, 도 6 내지 도 8을 참조하여, 표시 장치(DD)에 제공된 전극들을 중심으로 실시예에 따른 표시 장치(DD)에 관하여 설명한다.
도 6 내지 도 8은 실시예에 따른 화소에 포함된 전극들을 나타낸 레이아웃 도면들이다.
도 6 내지 도 8에는 화소(PXL)의 전극들이 도시되었다. 도 6 내지 도 8에는 서로 동일한 영역에 배치된 상이한 층들이 도시되었다.
도 6에는 도 5를 참조하여 상술한, 배리어 전극층(BML), 액티브층(ACT), 및 게이트 전극층(GE)이 도시되었다. 도 6에서 서로 다른 전극 패턴들을 전기적으로 연결하기 위한 컨택홀들은 정사각형 형상으로 표현되었다.
도 7에는 도 5를 참조하여 상술한, 소스/드레인 전극층(SDL) 및 정렬 전극층(ELT)이 도시되었다. 또한, 도 7에는 실시예에 따른 뱅크(BNK)가 더 도시되었다. 도 7에서 소스/드레인 전극층(SDL)은 굵은 실선 테두리로 표시되었다. 그리고 도 7에서 서로 다른 전극 패턴들을 전기적으로 연결하기 위한 컨택부들(CNT1, CNT2)은 네모 박스에 X자로 표시되었다.
도 8에는 도 5를 참조하여 상술한, 정렬 전극층(ELT), 제1 컨택 전극층(CNE1), 및 제2 컨택 전극층(CNE2)이 도시되었다. 도 8에서 서로 다른 전극 패턴들을 전기적으로 연결하기 위한 컨택 부재들(220, 240)은 정사각형 형상으로 표현되었다.
실시예에 따르면, 제1 내지 제3 트랜지스터들(T1~T3), 스토리지 커패시터(CST), 데이터 라인들(DL), 스캔 라인(SL), 센싱 라인(SENL), 제1 전원 라인(VDD), 및 제2 전원 라인(VSS)이 화소(PXL)에 포함되어 배치될 수 있다.
도 4를 참조하여 상술한 바와 같이, 제1 내지 제3 트랜지스터들(T1~T3)과 스토리지 커패시터(CST)는 하나의 화소 회로(PXC)를 구성할 수 있다. 도 6에는 제1 내지 제3 트랜지스터들(T1~T3)과 스토리지 커패시터(CST)가 세 개의 상이한 화소 회로(PXC)를 각각 구성하는 구조가 도시되었다.
제1 트랜지스터(T1)는 제1_A 트랜지스터(T1_A), 제1_B 트랜지스터(T1_B), 및 제1_C 트랜지스터(T1_C)를 포함할 수 있다. 여기서, 제1_A 트랜지스터(T1_A)는 제1 서브 화소(SPXL1)의 화소 회로(PXC)에 포함된 제1 트랜지스터(T1)를 의미할 수 있다. 제1_B 트랜지스터(T1_B)는 제2 서브 화소(SPXL2)의 화소 회로(PXC)에 포함된 제1 트랜지스터(T1)를 의미할 수 있다. 제1_C 트랜지스터(T1_C)는 제3 서브 화소(SPXL3)의 화소 회로(PXC)에 포함된 제1 트랜지스터(T1)를 의미할 수 있다.
제2 트랜지스터(T2)는 제2_A 트랜지스터(T2_A), 제2_B 트랜지스터(T2_B), 및 제2_C 트랜지스터(T2_C)를 포함할 수 있다. 여기서, 제2_A 트랜지스터(T2_A)는 제1 서브 화소(SPXL1)의 화소 회로(PXC)에 포함된 제2 트랜지스터(T2)를 의미할 수 있다. 제2_B 트랜지스터(T2_B)는 제2 서브 화소(SPXL2)의 화소 회로(PXC)에 포함된 제2 트랜지스터(T2)를 의미할 수 있다. 제2_C 트랜지스터(T2_C)는 제3 서브 화소(SPXL3)의 화소 회로(PXC)에 포함된 제2 트랜지스터(T2)를 의미할 수 있다.
제3 트랜지스터(T3)는 제3_A 트랜지스터(T3_A), 제3_B 트랜지스터(T3_B), 및 제3_C 트랜지스터(T3_C)를 포함할 수 있다. 여기서, 제3_A 트랜지스터(T3_A)는 제1 서브 화소(SPXL1)의 화소 회로(PXC)에 포함된 제3 트랜지스터(T3)를 의미할 수 있다. 제3_B 트랜지스터(T3_B)는 제2 서브 화소(SPXL2)의 화소 회로(PXC)에 포함된 제3 트랜지스터(T3)를 의미할 수 있다. 제3_C 트랜지스터(T3_C)는 제3 서브 화소(SPXL3)의 화소 회로(PXC)에 포함된 제3 트랜지스터(T3)를 의미할 수 있다.
스토리지 커패시터(CST)는 제1 스토리지 커패시터(CST_A), 제2 스토리지 커패시터(CST_B), 및 제3 스토리지 커패시터(CST_C)를 포함할 수 있다.
제1 스토리지 커패시터(CST_A)는 제1 서브 화소(SPXL1)의 화소 회로(PXC)에 포함된 스토리지 커패시터(CST)를 의미할 수 있다. 제2 스토리지 커패시터(CST_B)는 제2 서브 화소(SPXL2)의 화소 회로(PXC)에 포함된 스토리지 커패시터(CST)를 의미할 수 있다. 제3 스토리지 커패시터(CST_C)는 제3 서브 화소(SPXL3)의 화소 회로(PXC)에 포함된 스토리지 커패시터(CST)를 의미할 수 있다.
실시예에 따르면, 제1 내지 제3 스토리지 커패시터들(CST_A, CST_B, CST_C)은 제1 방향(DR1)으로 순차적으로 배치될 수 있다.
예를 들어, 제1 스토리지 커패시터(CST_A)는 제2 및 제3 스토리지 커패시터(CST_B, CST_C)와 제1 방향(DR1)으로 이격될 수 있다. 제2 스토리지 커패시터(CST_B)는 제1 및 제3 스토리지 커패시터(CST_A, CST_C)와 제1 방향(DR1)으로 이격될 수 있다. 제3 스토리지 커패시터(CST_C)는 제1 및 제2 스토리지 커패시터(CST_A, CST_B)와 제1 방향(DR1)으로 이격될 수 있다.
여기서, 제1 방향(DR1)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)이 순차적으로 배열되는 방향을 의미할 수 있다. 이 경우, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)이 배열되는 방향과 제1 내지 제3 스토리지 커패시터들(CST_A, CST_B, CST_C)이 배열되는 방향은 서로 동일할 수 있다.
실시예에 따르면, 제1 내지 제3 스토리지 커패시터들(CST_A, CST_B, CST_C)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)이 배열되는 방향(일 예로, 제1 방향(DR1))과 교차하는 방향으로 연장할 수 있다.
실시예에 따르면, 제1 내지 제3 스토리지 커패시터들(CST_A, CST_B, CST_C)은 전반적으로 제2 방향(DR2)으로 연장하는 형상을 가질 수 있다. 예를 들어, 제1 내지 제3 스토리지 커패시터들(CST_A, CST_B, CST_C) 각각의 제1 방향(DR1)으로의 최대 길이는 제2 방향(DR2)으로의 최대 길이보다 작을 수 있다.
예를 들어, 제1 내지 제3 스토리지 커패시터들(CST_A, CST_B, CST_C)의 제1 방향(DR1)으로의 제1 최장 길이(202)는 제1 내지 제3 스토리지 커패시터들(CST_A, CST_B, CST_C)의 제2 방향(DR2)으로의 제2 최장 길이(204)보다 작을 수 있다.
스캔 라인(SL)은 제1 방향(DR1)으로 연장할 수 있다. 실시예에 따르면, 화소(PXL)의 스캔 라인(SL)은 제1 내지 제3 스토리지 커패시터들(CST_A, CST_B, CST_C)과 제2 방향(DR2)으로 이격될 수 있다.
데이터 라인들(DL)은 제1 데이터 라인(DL_A), 제2 데이터 라인(DL_B), 및 제3 데이터 라인(DL_C)을 포함할 수 있다. 여기서, 제1 데이터 라인(DL_A)은 제1 서브 화소(SPXL1)의 화소 회로(PXC)에 포함된 데이터 라인(DL)을 의미할 수 있다. 제2 데이터 라인(DL_B)은 제2 서브 화소(SPXL2)의 화소 회로(PXC)에 포함된 데이터 라인(DL)을 의미할 수 있다. 제3 데이터 라인(DL_C)은 제3 서브 화소(SPXL3)의 화소 회로(PXC)에 포함된 데이터 라인(DL)을 의미할 수 있다.
실시예에 따르면, 데이터 라인들(DL)은 제2 방향(DR2)으로 연장할 수 있다. 데이터 라인들(DL)은 서로 제1 방향(DR1)으로 이격될 수 있다. 예를 들어, 데이터 라인들(DL)은 제1 내지 제3 스토리지 커패시터들(CST_A, CST_B, CST_C)이 연장하는 방향과 동일한 방향으로 연장할 수 있다. 데이터 라인들(DL)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)이 서로 이격된 방향과 교차하는 방향으로 연장할 수 있다.
실시예에 따르면, 센싱 라인(SENL)은 제1 방향(DR1)으로 연장할 수 있다. 센싱 라인(SENL)은 제1 내지 제3 스토리지 커패시터들(CST_A, CST_B, CST_C)이 연장하는 방향(일 예로, 제2 방향(DR2)과 교차하는 방향으로 연장할 수 있다. 센싱 라인(SENL)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)이 서로 이격되는 방향과 동일한 방향으로 연장할 수 있다.
실시예에 따르면, 정렬 전극층(ELT)은 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 및 공통 연결 전극(CELT)을 포함할 수 있다. 제1 전극(ELT1)은 제1_A 전극(ELT1_A), 제1_B 전극(ELT1_B), 및 제1_C 전극(ELT1_C)을 포함할 수 있다. 제2 전극(ELT2)은 제2_A 전극(ELT2_A), 제2_B 전극(ELT2_B), 및 제2_C 전극(ELT2_C)을 포함할 수 있다. 제3 전극(ELT3)은 제3_A 전극(ELT3_A), 제3_B 전극(ELT3_B), 및 제3_C 전극(ELT3_C)을 포함할 수 있다.
실시예에 따르면, 제1_A 전극(ELT1_A), 제2_A 전극(ELT2_A), 및 제3_A 전극(ELT3_A)은 제1 서브 화소(SPXL1)의 정렬 전극들일 수 있다. 예를 들어, 제1 서브 화소(SPXL1)의 발광 소자(LD)들은 제1_A 전극(ELT1_A), 제2_A 전극(ELT2_A), 및 제3_A 전극(ELT3_A) 각각에 제공된 전기적 신호에 기초하여, 제1 서브 화소(SPXL1)를 형성하고자 하는 영역에 배치될 수 있다.
실시예에 따르면, 제1_B 전극(ELT1_B), 제2_B 전극(ELT2_B), 및 제3_B 전극(ELT3_B)은 제2 서브 화소(SPXL2)의 정렬 전극들일 수 있다. 예를 들어, 제2 서브 화소(SPXL2)의 발광 소자(LD)들은 제1_B 전극(ELT1_B), 제2_B 전극(ELT2_B), 및 제3_B 전극(ELT3_B) 각각에 제공된 전기적 신호에 기초하여, 제2 서브 화소(SPXL2)를 형성하고자 하는 영역에 배치될 수 있다.
실시예에 따르면, 제1_C 전극(ELT1_C), 제2_C 전극(ELT2_C), 및 제3_C 전극(ELT3_C)은 제3 서브 화소(SPXL3)의 정렬 전극들일 수 있다. 예를 들어, 제3 서브 화소(SPXL3)의 발광 소자(LD)들은 제1_C 전극(ELT1_C), 제2_C 전극(ELT2_C), 및 제3_C 전극(ELT3_C) 각각에 제공된 전기적 신호에 기초하여, 제3 서브 화소(SPXL3)를 형성하고자 하는 영역에 배치될 수 있다.
실시예에 따르면, 화소(PXL)는 오픈 영역(500)을 포함할 수 있다. 오픈 영역(500)은 애노드 신호가 제공되는 정렬 전극층(ELT)들 사이에 이격된 영역을 의미할 수 있다. 예를 들어, 오픈 영역(500)은 제1_A 전극(ELT1_A)과 제1_B 전극(ELT1_B) 사이의 영역을 의미할 수 있다. 오픈 영역(500)은 제1_B 전극(ELT1_B)과 제1_C 전극(ELT1_C) 사이의 영역을 의미할 수 있다. 오픈 영역(500)은 정렬 전극층(ELT)을 전면에 증착한 이후 오픈 영역(500)을 제공하고자 하는 위치의 전극들을 식각하여 제공될 수 있다. 오픈 영역(500)이 제공되어 애노드 신호가 제공되는 전극 구성들이 전기적으로 구분될 수 있고, 이에 따라 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)이 개별적으로 구동될 수 있다.
실시예에 따르면, 제1 컨택부(CNT1)는 제1_1 컨택부(CNT1_1), 제1_2 컨택부(CNT1_2), 및 제1_3 컨택부(CNT1_3)를 포함할 수 있다. 제1_1 컨택부(CNT1_1), 제1_2 컨택부(CNT1_2), 및 제1_3 컨택부(CNT1_3)는 오픈 영역(500)을 사이에 두고, 서로 이격될 수 있다.
실시예에 따르면, 소스/드레인 전극층(SDL)의 전극 구성들은 전기적 신호가 제공되는 전극 경로를 형성하기 위해, 메쉬 구조로 제공될 수 있다. 예를 들어, 소스/드레인 전극층(SDL)에 포함된 제1 전원 라인(VDD)은 제1 방향(DR1)으로 연장하고, 소스/드레인 전극층(SDL)의 적어도 일부는 제2 방향(DR2)으로 연장하는 형상을 가질 수 있다.
제1 전원 라인(VDD)은 제1 컨택부(CNT1)를 통해 제1 전극(ELT)과 전기적으로 연결될 수 있다. 제1 전원 라인(VDD)은 제1 컨택부(CNT1)를 통해 제1 전극(ELT1)에 전기적 신호(일 예로, 애노드 신호)를 제공할 수 있다.
예를 들어, 제1 전원 라인(VDD)의 일부는 제1 컨택부(CNT1)를 통해 제1_A 전극(ELT1_A)과 전기적으로 연결될 수 있다. 제1 전원 라인(VDD)의 일부는 제1 컨택부(CNT1)를 통해 제1_B 전극(ELT1_B)과 전기적으로 연결될 수 있다. 제1 전원 라인(VDD)의 일부는 제1 컨택부(CNT1)를 통해 제1_C 전극(ELT1_C)과 전기적으로 연결될 수 있다.
제2 전원 라인(VSS)은 제2 컨택부(CNT2)를 통해 공통 연결 전극(CELT)과 전기적으로 연결될 수 있다. 제2 전원 라인(VSS)은 제2 컨택부(CNT2)를 통해 공통 연결 전극(CELT)에 전기적 신호(일 예로, 캐소드 신호)를 제공할 수 있다. 실시예에 따르면, 공통 연결 전극(CELT)은 제2 전극(ELT2) 및 제3 전극(ELT3)와 전기적으로 연결될 수 있다. 이에 따라, 제2 전원 라인(VSS)은 제2 전극(ELT2) 및 제3 전극(ELT3)에 전기적 신호(일 예로, 캐소드 신호)를 제공할 수 있다.
예를 들어, 제2 전원 라인(VSS)은 제2 컨택부(CNT2) 및 공통 연결 전극(CELT)을 통하여 제2_A 전극(ELT2_A), 제2_B 전극(ELT2_B), 및 제2_C 전극(ELT2_C)에 전기적 신호를 제공할 수 있다. 제2 전원 라인(VSS)은 제2 컨택부(CNT2) 및 공통 연결 전극(CELT)을 통하여 제3_A 전극(ELT3_A), 제3_B 전극(ELT3_B), 및 제3_C 전극(ELT3_C)에 전기적 신호를 제공할 수 있다.
제1 전원 라인(VDD) 및 제2 전원 라인(VSS)은 제1 방향(DR1)으로 연장할 수 있다. 예를 들어, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)은 제1 내지 제3 스토리지 커패시터(CST_A, CST_B, CST_C)가 연장하는 방향과 교차하는 방향으로 연장할 수 있다. 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)이 서로 이격된 방향으로 연장할 수 있다.
실시예에 따르면, 제1 방향(DR1)으로 연장하는 제1 전원 라인(VDD)은 제1 내지 제3 스토리지 커패시터(CST_A, CST_B, CST_C)와 제1 컨택부(CNT1)들 사이에 배치될 수 있다.
예를 들어, 제1 전원 라인(VDD)은 제1 스토리지 커패시터(CST_A)와 제1_1 컨택부(CNT1_1) 사이에 배치될 수 있다. 제1 전원 라인(VDD)은 제2 스토리지 커패시터(CST_B)와 제1_2 컨택부(CNT1_2) 사이에 배치될 수 있다. 제1 전원 라인(VDD)은 제3 스토리지 커패시터(CST_C)와 제1_3 컨택부(CNT1_3) 사이에 배치될 수 있다.
여기서, 제1 서브 화소(SPXL1)의 제1_A 트랜지스터(T1_A)는 제1_1 컨택부(CNT1_1)를 통해 제1_A 전극(ELT1_A)과 전기적으로 연결될 수 있다. 제2 서브 화소(SPXL2)의 제1_B 트랜지스터(T1_B)는 제1_2 컨택부(CNT1_2)를 통해 제1_B 전극(ELT1_B)과 전기적으로 연결될 수 있다. 제3 서브 화소(SPXL3)의 제1_C 트랜지스터(T1_C)는 제1_3 컨택부(CNT1_3)를 통해 제1_C 전극(ELT1_C)과 전기적으로 연결될 수 있다.
실시예에 따르면, 제1 컨택부(CNT1)는 복수 개 제공되어, 제1 방향(DR1)으로 순차적으로 배열될 수 있다.
실시예에 따르면, 제1_1 컨택부(CNT1_1), 제1_2 컨택부(CNT1_2), 및 제1_3 컨택부(CNT1_3)는 평면 상에서 볼 때, 제1 전원 라인(VDD)과 비중첩할 수 있다. 예를 들어, 제1_1 컨택부(CNT1_1), 제1_2 컨택부(CNT1_2), 및 제1_3 컨택부(CNT1_3)는 제1 전원 라인(VDD)과 중첩하지 않고, 소스/드레인 전극층(SDL)에 형성된 전극 패턴과 전기적으로 연결되고, 상기 전극 패턴은 소정의 컨택홀을 통해 제1 전원 라인(VDD)과 전기적으로 연결될 수 있다. 이에 따라, 제1_1 컨택부(CNT1_1), 제1_2 컨택부(CNT1_2), 및 제1_3 컨택부(CNT1_3)는 발광 소자(LD)가 배치되는 영역의 외곽에 이격되어 배치될 수 있고, 발광 소자(LD)가 배치되는 영역은 충분히 넓게 제공될 수 있다.
다만, 상술된 예시에 한정되지 않는다. 실시예에 따르면, 제1 컨택부(CNT1)들 각각은 평면 상에서 볼 때, 제1 전원 라인(VDD)과 중첩할 수도 있다. 실시예에 따르면, 평면 상에서 볼 때, 제1 컨택부(CNT1)들 중 어느 하나는 제1_A 전극(ELT1_A)과 중첩하고, 다른 어느 하나는 제1_B 전극(ELT1_B)과 중첩하고, 또 다른 어느 하나는 제1_C 전극(ELT1_C)과 중첩할 수 있다.
실시예에 따르면, 제1_1 컨택부(CNT1_1), 제1_2 컨택부(CNT1_2), 및 제1_3 컨택부(CNT1_3)가 배열되는 방향(일 예로, 제1 방향(DR1))은 제1 전원 라인(VDD)이 연장하는 방향과 평행(혹은 동일)할 수 있다.
제2 컨택부(CNT2)는 복수 개 제공되어, 제1 방향(DR1)으로 순차적으로 배열될 수 있다. 제2 컨택부(CNT2) 각각은 평면 상에서 볼 때, 제2 전원 라인(VSS)과 중첩할 수 있다. 실시예에 따르면, 평면 상에서 볼 때, 제2 컨택부(CNT2)들은 공통 연결 전극(CELT)과 중첩할 수 있다.
실시예에 따르면, 제1 컨택부(CNT1) 및 제2 컨택부(CNT2)는 뱅크(BNK)에 의해 정의되는 제2 개구(OP2) 내 배치될 수 있다.
실시예에 따르면, 스토리지 커패시터(CST)들은 제1 컨택부(CNT1)들이 배열된 라인과 제2 컨택부(CNT2)들이 배열된 라인 사이에 배치될 수 있다. 이에 관한 상세한 내용은 도 11을 참조하여 후술한다.
뱅크(BNK)는 소정의 패턴으로 배열되어, 발광 영역(EMA) 및 비발광 영역(NEA)을 정의할 수 있다. 뱅크(BNK)는 유기 재료 혹은 무기 재료를 포함할 수 있으나, 특정한 예시에 한정되는 것은 아니다.
실시예에 따르면, 발광 영역(EMA)은 뱅크(BNK)가 배치되지 않은 영역으로서, 발광 소자(LD)가 배치되어 광이 발산되는 영역을 의미할 수 있다. 비발광 영역(NEA)은 뱅크(BNK)가 배치된 영역을 의미할 수 있다. 예를 들어, 뱅크(BNK)와 발광 영역(EMA)은 평면 상에서 볼 때, 서로 비중첩하고, 뱅크(BNK)와 비발광 영역(NEA)은 평면 상에서 볼 때, 서로 중첩할 수 있다.
뱅크(BNK)는 표시 장치(DD)의 표시 방향(일 예로, 제3 방향(DR3))으로 돌출된 형상을 가지고, 개구(OP)를 형성할 수 있다.
실시예에 따르면, 개구(OP)는 제1 개구(OP1) 및 제2 개구(OP2)를 포함할 수 있다. 제1 개구(OP1)는 뱅크(BNK)가 배치되지 않은 영역으로서, 발광 소자(LD)가 배치되는 영역을 포함할 수 있다. 제2 개구(OP2)는 뱅크(BNK)가 배치되지 않은 영역으로서, 발광 소자(LD)가 배치되지 않는 영역을 포함할 수 있다. 제2 개구(OP2)는 제1 방향(DR1)으로 연장된 형상을 가질 수 있다. 제1 컨택부(CNT1) 및 제2 컨택부(CNT2)는 제2 개구(OP2) 내 배치될 수 있다.
실시예에 따르면, 제1 개구(OP1)가 형성되어, 발광 소자(LD)를 배치하기 위한 잉크젯 공정을 수행할 때, 유체를 수용할 수 있는 공간이 제공될 수 있다. 예를 들어, 뱅크(BNK)가 형성된 이후, 뱅크(BNK)에 의해 정의된 공간에는 발광 소자(LD)와 용매를 포함한 잉크가 제공될 수 있고, 이후 전계를 형성하는 공정을 수행하여 발광 소자(LD)를 배열할 수 있다.
실시예에 따르면, 제1 개구(OP1)는 복수 개 형성되고, 각각은 제1 내지 제3 서브 화소(SPXL1, SPXL2, SPXL3)에 제공될 수 있다. 예를 들어, 제1 개구(OP1)들 중 어느 하나는 제1 서브 화소(SPXL1)의 발광 영역(EMA)을 형성하고, 제1 개구(OP1)들 중 다른 하나는 제2 서브 화소(SPXL2)의 발광 영역(EMA)을 형성하고, 제1 개구(OP1)들 중 또 다른 하나는 제3 서브 화소(SPXL3)의 발광 영역(EMA)을 형성할 수 있다. 예를 들어, 제1 개구(OP1)는 평면 상에서 볼 때, 발광 영역(EMA)과 중첩할 수 있다.
도 8에는 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각에 두 개의 사로 영역을 형성하는 컨택 전극층들(CNE1, CNE2)의 구조가 도시되었다. 하지만, 실시 형태에 따라, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각에 네 개의 사로 영역을 형성하는 컨택 전극들(CNE1, CNE2)의 구조가 제공될 수 있다. 이에 관한 상세한 내용은 도 9 및 도 10을 참조하여 후술한다.
제1 컨택 전극층(CNE1)은 정렬 전극층(ELT) 상에 배치될 수 있다. 실시예에 따르면, 제1 컨택 전극층(CNE1)은 제1_A 컨택 전극층(CNE1_A), 제1_B 컨택 전극층(CNE1_B), 및 제1_C 컨택 전극층(CNE1_C)을 포함할 수 있다.
제1 컨택 전극층(CNE1)은 발광 소자(LD)와 정렬 전극층(ELT)들 중 어느 하나를 전기적으로 연결할 수 있다.
예를 들어, 제1_A 컨택 전극층(CNE1_A)은, 제1_A 전극(ELT1_A)과 제2_A 전극(ELT2_A) 상에 배치된 발광 소자(LD)와 제1_A 전극(ELT1_A)을 전기적으로 연결할 수 있고, 제1_A 전극(ELT1_A)과 제3_A 전극(ELT3_A) 상에 배치된 발광 소자(LD)와 제3_A 전극(ELT3_A)을 전기적으로 연결할 수 있다.
제1_B 컨택 전극층(CNE1_B)은, 제1_B 전극(ELT1_B)과 제2_B 전극(ELT2_B) 상에 배치된 발광 소자(LD)와 제1_B 전극(ELT1_B)을 전기적으로 연결할 수 있고, 제1_B 전극(ELT1_B)과 제3_B 전극(ELT3_B) 상에 배치된 발광 소자(LD)와 제3_B 전극(ELT3_B)을 전기적으로 연결할 수 있다.
제1_C 컨택 전극층(CNE1_C)은, 제1_C 전극(ELT1_C)과 제2_C 전극(ELT2_C) 상에 배치된 발광 소자(LD)와 제1_C 전극(ELT1_C)을 전기적으로 연결할 수 있고, 제1_C 전극(ELT1_C)과 제3_C 전극(ELT3_C) 상에 배치된 발광 소자(LD)와 제3_C 전극(ELT3_C)을 전기적으로 연결할 수 있다.
제2 컨택 전극층(CNE2)은 정렬 전극층(ELT) 상에 배치될 수 있다. 제2 컨택 전극층(CNE2)은 제1 컨택 전극층(CNE1) 상에 배치될 수 있다. 제2 컨택 전극층(CNE2)은 발광 소자(LD)와 정렬 전극층(ELT)들 중 어느 하나를 전기적으로 연결할 수 있다. 제2 컨택 전극층(CNE2)은 제2_A 컨택 전극층(CNE2_A), 제2_B 컨택 전극층(CNE2_B), 및 제2_C 컨택 전극층(CNE2_C)을 포함할 수 있다.
제2 컨택 전극층(CNE2)은 발광 소자(LD)와 정렬 전극층(ELT)들 중 어느 하나를 전기적으로 연결할 수 있다.
실시예에 따르면, 제2_A 컨택 전극층(CNE2_A)은 제1 부분(222) 및 제2 부분(224)을 포함할 수 있다. 제2_A 컨택 전극층(CNE2_A)의 제1 부분(222) 및 제2 부분(224)은 동일 공정 내 형성(혹은 제공)되고, 서로 이격될 수 있다. 이 때, 제2_A 컨택 전극층(CNE2_A)의 제1 부분(222)은 제1_A 전극(ELT1_A)과 제3_A 전극(ELT3_A) 상에 배치된 발광 소자(LD)와 제1_A 전극(ELT1_A)을 전기적으로 연결할 수 있고, 제2_A 컨택 전극층(CNE2_A)의 제2 부분(224)은, 제1_A 전극(ELT1_A)과 제2_A 전극(ELT2_A) 상에 배치된 발광 소자(LD)와 제2_A 전극(ELT2_A) 및 공통 연결 전극(CELT)을 전기적으로 연결할 수 있다.
실시예에 따르면, 제2_B 컨택 전극층(CNE2_B)은 제1 부분(232) 및 제2 부분(234)을 포함할 수 있다. 제2_B 컨택 전극층(CNE2_B)의 제1 부분(232) 및 제2 부분(234)은 동일 공정 내 형성(혹은 제공)되고, 서로 이격될 수 있다. 이 때, 제2_B 컨택 전극층(CNE2_B)의 제1 부분(232)은, 제1_B 전극(ELT1_B)과 제3_B 전극(ELT3_B) 상에 배치된 발광 소자(LD)와 제1_B 전극(ELT1_B)을 전기적으로 연결할 수 있고, 제2_B 컨택 전극층(CNE2_B)의 제2 부분(234)은, 제1_B 전극(ELT1_B)과 제2_B 전극(ELT2_B) 상에 배치된 발광 소자(LD)와 제2_B 전극(ELT2_B) 및 공통 연결 전극(CELT)을 전기적으로 연결할 수 있다.
실시예에 따르면, 제2_C 컨택 전극층(CNE2_C)은 제1 부분(242) 및 제2 부분(244)을 포함할 수 있다. 제2_C 컨택 전극층(CNE2_C)의 제1 부분(242) 및 제2 부분(244)은 동일 공정 내 형성(혹은 제공)되고, 서로 이격될 수 있다. 제2_C 컨택 전극층(CNE2_C)의 제1 부분(242)은 제1_C 전극(ELT1_C)과 제3_C 전극(ELT3_C) 상에 배치된 발광 소자(LD)와 제1_C 전극(ELT1_C)을 전기적으로 연결할 수 있고, 제2_C 컨택 전극층(CNE2_C)의 제2 부분(244)은, 제1_C 전극(ELT1_C)과 제2_C 전극(ELT2_C) 상에 배치된 발광 소자(LD)와 제2_C 전극(ELT2_C) 및 공통 연결 전극(CELT)을 전기적으로 연결할 수 있다.
실시예에 따르면, 제2 컨택 전극층(CNE2)은 컨택 부재들(220, 240)을 통해 정렬 전극층(ELT)과 전기적으로 연결될 수 있다.
예를 들어, 제2_A 컨택 전극층(CNE2_A)의 제1 부분(222)은 제1 컨택 부재(220)를 통해 제1_A 전극(ELT1_A)과 전기적으로 연결될 수 있고, 제2_A 컨택 전극층(CNE2_A)의 제2 부분(224)은 제2 컨택 부재(240)를 통해 공통 연결 전극(CELT)과 전기적으로 연결될 수 있다.
제2_B 컨택 전극층(CNE2_B)의 제1 부분(232)은 제1 컨택 부재(220)를 통해 제1_B 전극(ELT1_B)과 전기적으로 연결될 수 있고, 제2_B 컨택 전극층(CNE2_B)의 제2 부분(234)은 제2 컨택 부재(240)를 통해 공통 연결 전극(CELT)과 전기적으로 연결될 수 있다.
제2_C 컨택 전극층(CNE2_C)의 제1 부분(242)은 제1 컨택 부재(220)를 통해 제1_C 전극(ELT1_C)과 전기적으로 연결될 수 있고, 제2_C 컨택 전극층(CNE2_C)의 제2 부분(244)은 제2 컨택 부재(240)를 통해 공통 연결 전극(CELT)과 전기적으로 연결될 수 있다.
다음으로, 도 9 및 도 10을 참조하여, 실시예에 따른 발광 소자(LD)의 배열 구조에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히 하거나 생략한다.
도 9 및 도 10은 발광 소자의 배열 구조를 나타내기 위한 평면도들이다. 설명의 편의상, 제1 서브 화소(SPXL1)를 기준으로 설명한다.
도 9는 실시예에 따른 제1 서브 화소(SPXL1)를 나타낸 평면도로서, 세 개의 정렬 전극들(ELT1_A, ELT2_A, ELT3_A) 상에 두 개의 사로 영역이(422, 424)이 제공되는 실시예를 나타낸다. 도 9에 도시된 평면 구조는 도 8을 참조하여 전술한 구조를 간략히 도시한 것일 수 있다.
여기서, 사로 영역(422, 424)은 발광 소자(LD)가 일 방향으로 배열되는 구역을 의미할 수 있다.
실시예에 따르면, 제1 서브 화소(SPXL1)는 제1 사로 영역(422) 및 제2 사로 영역(424)을 포함할 수 있다.
제1 사로 영역(422)에서, 발광 소자(LD)의 일단은 제1_A 컨택 전극(CNE1_A)의 일부를 통해 제1_A 전극(ELT1_A)과 전기적으로 연결될 수 있고, 발광 소자(LD)의 타단은 제2_A 컨택 전극(CNE2_A)의 제2 부분(224)을 통해 제2_A 전극(ELT2_A)과 전기적으로 연결될 수 있다.
제2 사로 영역(424)에서, 발광 소자(LD)의 일단은 제1_A 컨택 전극(CNE1_A)의 또 다른 일부를 통해 제3_A 전극(ELT3_A)과 전기적으로 연결될 수 있고, 발광 소자(LD)의 타단은 제2_A 컨택 전극(CNE2_A)의 제1 부분(222)을 통해 제1_A 전극(ELT1_A)과 전기적으로 연결될 수 있다.
도 10은 실시예에 따른 제1 서브 화소(SPXL1)를 나타낸 평면도로서, 세 개의 정렬 전극들(ELT1_A, ELT2_A, ELT3_A) 상에 네 개의 사로 영역(522, 524, 526, 528)이 제공되는 실시예를 나타낸다. 여기서, 사로 영역(522, 524, 526, 528)은 발광 소자(LD)가 일 방향으로 배열되는 구역을 의미할 수 있다.
실시예에 따르면, 제1 서브 화소(SPXL1)는 제1 사로 영역(522), 제2 사로 영역(524), 제3 사로 영역(526), 및 제4 사로 영역(528)을 포함할 수 있다.
제1 사로 영역(522)에서, 발광 소자(LD)의 일단은 제2_A 컨택 전극(CNE2_A)의 제1 부분(322)을 통해 제2_A 전극(ELT2_A) 및 공통 연결 전극(CELT)과 전기적으로 연결될 수 있고, 발광 소자(LD)의 타단은 제1_A 컨택 전극(CNE1_A)의 일부를 통해 제1_A 전극(ELT1_A)과 전기적으로 연결될 수 있다.
제2 사로 영역(524)에서, 발광 소자(LD)의 일단은 제2_A 컨택 전극(CNE2_A)의 제2 부분(324)을 통해 제1_A 전극(ELT1_A)과 전기적으로 연결될 수 있고, 발광 소자(LD)의 타단은 제1_A 컨택 전극(CNE1_A)의 일부를 통해 제2_A 전극(ELT2_A) 및 공통 연결 전극(CELT)과 전기적으로 연결될 수 있다.
제3 사로 영역(526)에서, 발광 소자(LD)의 일단은 제2_A 컨택 전극(CNE2_A)의 제3 부분(326)을 통해 제1_A 전극(ELT1_A)과 전기적으로 연결될 수 있고, 발광 소자(LD)의 타단은 제1_A 컨택 전극(CNE1_A)의 일부를 통해 제3_A 전극(ELT3_A) 및 공통 연결 전극(CELT)과 전기적으로 연결될 수 있다.
제4 사로 영역(528)에서, 발광 소자(LD)의 일단은 제2_A 컨택 전극(CNE2_A)의 제2 부분(324)을 통해 제3_A 전극(ELT3_A) 및 공통 연결 전극(CELT)과 전기적으로 연결될 수 있고, 발광 소자(LD)의 타단은 제1_A 컨택 전극(CNE1_A)의 일부를 통해 제1_A 전극(ELT1_A)과 전기적으로 연결될 수 있다.
실험적으로, 서브 화소(SPXL) 내 사로 영역의 개수가 증가될 경우, 서브 화소(SPXL)의 휘도가 향상될 수 있다. 예를 들어, 도 10을 참조하여 전술한 실시 형태에 따른 서브 화소(SPXL)의 휘도 효율은, 도 9를 참조하여 전술한 실시 형태에 따른 서브 화소(SPXL)의 휘도 효율보다 높을 수 있다. 다만, 전극 구조의 배치로 인하여, 도 10을 참조하여 전술한 실시 형태에 따른 서브 화소(SPXL)를 제공하기 위해서는 충분한 길이의 사로가 확보될 필요성이 있다.
하지만, 실시예에 따르면, 스토리지 커패시터(CST), 제1 컨택부(CNT1), 제2 컨택부(CNT2), 및 제1 전원 라인(VDD)의 배치 관계로 인하여, 충분한 사로 길이를 확보할 수 있고, 이에 따라 다수의 사로 영역을 포함한 구조를 용이하게 제공할 수 있다. 이에 따라, 실시예에 따르면, 서브 화소(SPXL)의 휘도가 더욱 개선될 수 있다.
이하에서는, 도 11 내지 도 14를 참조하여, 실시예에 따른 화소(PXL)의 구조에 관하여 더욱 상세히 설명한다.
도 11은 실시예에 따른 화소를 나타낸 평면도이다.
실시예에 따르면, 제1 컨택부(CNT1) 및 제2 컨택부(CNT2)는 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 대한 발광 영역(EMA)보다 외곽에 배치될 수 있다. 제1 컨택부(CNT1) 및 제2 컨택부(CNT2)가 외곽에 배치됨에 따라, 발광 소자(LD)가 배치될 수 있는 영역이 충분히 확보될 수 있다. 이와 관련한 구조적 특징에 관하여 후술한다.
복수 개 제공된 제1 컨택부(CNT1)들의 적어도 일부는 제1 방향(DR1)으로 연장하는 제1 선(120)을 따라 배치될 수 있다. 여기서, 제1 컨택부(CNT1)들이 제1 선(120)을 따라 배치되는 것은 개략적으로 제1 방향(DR1)을 따라서 배열되는 경향성을 가짐을 의미한다.
복수 개 제공된 제2 컨택부(CNT2)들의 적어도 일부는 제1 방향(DR1)으로 연장하는 제2 선(140)을 따라 배치될 수 있다. 여기서, 제2 컨택부(CNT2)들이 제2 선(140)을 따라 배치되는 것은 개략적으로 제1 방향(DR1)을 따라서 배열되는 경향성을 가짐을 의미한다.
이 때, 제1 선(120)과 제2 선(140) 사이의 거리는 충분히 이격될 수 있고, 이에 따라 발광 소자(LD)가 배열되는 영역, 일 예로, 발광 영역(EMA)의 제2 방향(DR2)으로의 길이가 충분히 확보될 수 있다. 이 경우, 더욱 많은 개수의 발광 소자(LD)가 발광 영역(EMA)에 배치될 수 있어, 화소(PXL)의 발광 성능이 향상될 수 있다.
실시예에 따르면, 제1 내지 제3 스토리지 커패시터들(CST_A, CST_B, CST_C)은 평면 상에서 볼 때, 제1 컨택부(CNT1) 및 제2 컨택부(CNT2)와 중첩하지 않을 수 있다. 제1 내지 제3 스토리지 커패시터들(CST_A, CST_B, CST_C)은 제1 컨택부(CNT1)들이 배열되는 가상의 제1 선(120)과 제2 컨택부(CNT2)들이 배열되는 가상의 제2 선(140) 사이에 배치될 수 있다. 제1 선(120)과 제2 선(140)은 평면 상에서 볼 때, 뱅크(BNK)와 비중첩할 수 있다.
실시예에 따르면, 제1 선(120) 및 제2 선(140)이 연장하는 방향은 스토리지 커패시터들(CST_A, CST_B, CST_C)이 연장하는 방향과 교차(혹은 직교)할 수 있다.
실시예에 따르면, 제1 선(120) 및 제2 선(140)이 연장하는 방향은 스토리지 커패시터들(CST_A, CST_B, CST_C)이 순차적으로 배열된 방향과 동일(혹은 평행)할 수 있다.
실시예에 따르면, 제1 내지 제3 스토리지 커패시터들(CST_A, CST_B, CST_C)의 일부는 평면 상에서 볼 때, 뱅크(BNK)와 비중첩할 수 있다. 예를 들어, 제1 내지 제3 스토리지 커패시터들(CST_A, CST_B, CST_C)의 적어도 일부는 뱅크(BNK)가 배치되지 않은 발광 영역(EMA)과 중첩하도록 배치될 수 있다.
실시예에 따르면, 상술한 바와 같이, 제1 내지 제3 스토리지 커패시터들(CST_A, CST_B, CST_C)은 제2 방향(DR2)으로의 길이가 제1 방향(DR1)으로의 길이보다 긴 형상을 가질 수 있다. 제1 내지 제3 스토리지 커패시터들(CST_A, CST_B, CST_C)은 제1 방향(DR1)으로 순차적으로 배치될 수 있다.
본 구조에 따르면, 발광 소자(LD)가 배열될 수 있는 발광 영역(EMA)의 크기를 충분히 넓게 제공할 수 있다.
실험적으로, 제1 내지 제3 스토리지 커패시터들(CST_A, CST_B, CST_C)이 개괄적으로 제1 방향(DR1)으로 연장하는 형상을 가지는 경우, 전극 구조가 불필요하게 형성되는 것을 방지하기 위하여, 제1 컨택부(CNT1)와 제2 컨택부(CNT2)가 발광 소자(LD)가 배열되는 영역에 인접하여 배치될 수 있다. 즉, 제1 선(120)과 제2 선(140) 간 이격 거리가 작도록 제공될 수 있고, 이 경우, 발광 소자(LD)가 배치될 수 있는 영역이 축소될 수 있다. 한편, 제1 컨택부(CNT1) 및 제2 컨택부(CNT2)가 하부 절연층 중 하나인 보호층(PSV)에 형성되는 경우, 제1 컨택부(CNT1) 및 제2 컨택부(CNT2)가 형성된 인근 영역에는 홈이 형성될 수 있어, 제1 컨택부(CNT1) 및 제2 컨택부(CNT2)가 형성되지 않은 영역과의 단차가 제공될 수 있다. 이로 인해, 발광 소자(LD)는 제1 컨택부(CNT1)및 제2 컨택부(CNT2)와 이격되어 배치될 필요성이 있다.
하지만 실시예에 따르면, 제1 내지 제3 스토리지 커패시터들(CST_A, CST_B, CST_C)이 제1 컨택부(CNT1)와 제2 컨택부(CNT2)가 서로 이격된 방향인 제2 방향(DR2)으로 연장하는 형상을 가짐으로써, 제1 컨택부(CNT1)와 제2 컨택부(CNT2)가 충분히 이격되어 외곽에 배치될 수 있는 구조를 제공할 수 있다. 이에 따라 발광 소자(LD)가 배치될 수 있는 충분한 영역을 확보할 수 있다.
실시예에 따르면, 제1 컨택부(CNT1)는 평면 상에서 볼 때, 뱅크(BNK)와 비중첩할 수 있다. 제1 컨택부(CNT1)는 발광 영역(EMA)과 제2 방향(DR2)으로 이격될 수 있다. 제1 컨택부(CNT1)는 뱅크(BNK)와 제2 방향(DR2)으로 이격될 수 있다. 제2 컨택부(CNT2)는 평면 상에서 볼 때, 뱅크(BNK)와 비중첩할 수 있다. 제2 컨택부(CNT2)는 발광 영역(EMA)과 제2 방향(DR2)으로 이격될 수 있다. 제2 컨택부(CNT2)는 뱅크(BNK)와 제2 방향(DR2)으로 이격될 수 있다. 이에 따라, 뱅크(BNK)에 의해 정의되는 발광 영역(EMA)이 충분히 넓게 제공될 수 있다.
결국, 본 발명에 따르면, 발광 영역(EMA)이 충분히 넓게 제공되어, 더욱 많은 개수의 발광 소자(LD)가 발광 영역(EMA)에 배치될 수 있다. 이 경우, 동일한 휘도를 제공하기 위해 소요되는 전력을 감소시킬 수 있어, 발열 및 소비 전력의 양을 개선할 수 있으며, 결국 발광 효율이 향상되는 효과가 제공될 수 있다.
특히, 도 10을 참조하여 전술한 실시예에 따른 화소(PXL)를 제공하기 위해서는, 발광 소자(LD)가 배치되는 사로의 길이가 충분히 길게 제공될 필요성이 있다. 본 발명에 따르면 발광 소자(LD)가 배치되는 사로의 길이가 연장될 수 있는 바, 다수의 사로 영역을 제공하는 화소(PXL)의 구조를 구현할 수 있고, 이에 따라, 표시 장치(DD)의 휘도가 더욱 개선될 수 있다.
도 12는 도 11의 Ⅰ~Ⅰ'에 따른 단면도이다. 도 12는 실시예에 따른 제1 서브 화소(SPXL)의 단면 구조를 나타낸 도면이다. 도 12에서는 설명의 편의상, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 중 제1 서브 화소(SPXL1)를 기준으로 설명한다. 제1 서브 화소(SPXL1)를 참조하여 서술한 기술적 특징은 실시예에 따라 제2 및 제3 서브 화소들(SPXL2, SPXL3)에 적용될 수 있다. 전술한 내용과 중복될 수 있는 내용은 생략하거나 설명을 간략히 하도록 한다.
도 12를 참조하면, 제1 서브 화소(SPXL1)는 기판(SUB), 화소 회로부(PCL), 및 표시 소자부(DPL)를 포함할 수 있다.
기판(SUB)은 기저면으로 제공되어, 기판(SUB) 상에는 화소 회로부(PCL) 및 표시 소자부(DPL)가 배치될 수 있다.
화소 회로부(PCL)는 기판(SUB) 상에 배치될 수 있다. 화소 회로부(PCL)는 버퍼층(BFL), 제1_A 트랜지스터(T1_A), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2), 제1 스토리지 커패시터(CST_A), 전원 라인(PL), 보호층(PSV), 제1 컨택부(CNT1), 및 제2 컨택부(CNT2)를 포함할 수 있다.
버퍼층(BFL)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다.
제1_A 트랜지스터(T1_A)는 박막 트랜지스터일 수 있다. 일 실시예에 따르면, 제1_A 트랜지스터(T1_A)는 구동 트랜지스터일 수 있다.
제1_A 트랜지스터(T1_A)는 발광 소자(LD)와 전기적으로 연결될 수 있다. 제1_A 트랜지스터(T1_A)는 제1 컨택부(CNT1)를 통해 제1_A 전극(ELT1_A)과 전기적으로 연결될 수 있다.
제1_A 트랜지스터(T1_A)는 액티브층(ACT), 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 게이트 전극층(GE)을 포함할 수 있다.
액티브층(ACT)은 반도체층을 의미할 수 있다. 액티브층(ACT)은 버퍼층(BFL) 상에 배치될 수 있다.
액티브층(ACT)은 제1 트랜지스터 전극(TE1)과 접촉하는 제1 접촉 영역 및 제2 트랜지스터 전극(TE2)과 접촉하는 제2 접촉 영역을 포함할 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 전극층(GE)은 게이트 절연층(GI) 상에 배치될 수 있다. 게이트 전극층(GE)의 위치는 액티브층(ACT)의 채널 영역의 위치에 대응될 수 있다. 예를 들어, 게이트 전극층(GE)은 게이트 절연층(GI)을 사이에 두고 액티브층(ACT)의 채널 영역 상에 배치될 수 있다.
게이트 절연층(GI)은 액티브층(ACT) 상에 배치될 수 있다. 게이트 절연층(GI)은 무기 재료를 포함할 수 있다.
제1 층간 절연층(ILD1)은 게이트 전극층(GE) 상에 위치할 수 있다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 제1 층간 절연층(ILD1) 상에 위치할 수 있다. 제1 트랜지스터 전극(TE1)은 게이트 절연층(GI)과 제1 층간 절연층(ILD1)을 관통하여 액티브층(ACT)의 제1 접촉 영역과 접촉하고, 제2 트랜지스터 전극(TE2)은 게이트 절연층(GI)과 제1 층간 절연층(ILD1)을 관통하여 액티브층(ACT)의 제2 접촉 영역과 접촉할 수 있다. 일 예에 따르면, 제1 트랜지스터 전극(TE1)은 드레인 전극이고, 제2 트랜지스터 전극(TE2)은 소스 전극일 수 있으나, 이에 한정되지 않는다.
실시예에 따르면, 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 몰리브덴(Mo), 마그네슘(Mg), 은(Ag), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 구리(Cu), 알루미늄(Al), 및/또는 이들의 합금과 같은 금속을 포함할 수 있다. 일 예에 따르면, 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 타이타늄(Ti) 및 구리(Cu)를 포함한 다중층 구조를 가질 수 있다.
제2 층간 절연층(ILD2)은 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2) 상에 배치될 수 있다.
제1 스토리지 커패시터(CST_A)는 제1 스토리지 판(320) 및 제2 스토리지 판(340)을 포함할 수 있다. 제1 스토리지 판(320)과 제2 스토리지 판(340)은 제1 층간 절연층(ILD1)을 사이에 두고 서로 대향할 수 있다. 제1 스토리지 판(320)은 게이트 절연층(GI) 상에 배치되고, 제2 스토리지 판(340)은 제1 층간 절연층(ILD1) 상에 배치될 수 있다.
전원 라인(PL)은 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 전원 라인(PL)은 제2 컨택부(CNT2) 및 공통 연결 전극(CELT)을 통해 제2_A 전극(ELT2_A)과 전기적으로 연결될 수 있다.
보호층(PSV)은 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 실시예에 따르면, 보호층(PSV)에는 제1 트랜지스터 전극(TE1)의 일 영역과 연결되는 제1 컨택부(CNT1) 및 전원 라인(PL)의 일 영역과 연결되는 제2 컨택부(CNT2)가 형성될 수 있다. 제1 컨택부(CNT1) 및 제2 컨택부(CNT2) 각각은 보호층(PSV) 및 제2 층간 절연층(ILD2)을 관통하여 제공될 수 있다.
표시 소자부(DPL)는 화소 회로부(PCL) 상에 배치될 수 있다. 표시 소자부(DPL)는 제1 절연 패턴(INP1), 제2 절연 패턴(INP2), 뱅크(BNK), 제1_A 전극(ELT1_A), 제2_A 전극(ELT2_A), 공통 연결 전극(CELT), 제1 절연막(INS1), 발광 소자(LD), 제2 절연막(INS2), 제1_A 컨택 전극(CNE1_A), 제3 절연막(INS3), 제2_A 컨택 전극(CNE2_A), 및 제4 절연막(INS4)을 포함할 수 있다.
제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 기판(SUB)의 두께 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 평면 상에서 볼 때, 발광 소자(LD)가 배치된 영역을 둘러싸는 형태로 배열될 수 있다. 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 유기 재료 혹은 무기 재료를 포함할 수 있다.
제1 절연 패턴(INP1) 상에는 제1_A 전극(ELT1_A)이 배치되고, 제2 절연 패턴(INP2) 상에는 제2_A 전극(ELT2_A)이 배치될 수 있다. 제1_A 전극(ELT1_A) 및 제2_A 전극(ELT2_A)은 발광 소자(LD)로부터 제공된 광을 표시 장치(DD)의 표시 방향(일 예로, 제3 방향(DR3))으로 반사할 수 있고, 이에 따라 제1 서브 화소(SPXL1)의 광 효율이 향상될 수 있다.
뱅크(BNK)는 제1 절연막(INS1) 상에 배치될 수 있다. 뱅크(BNK)는 기판(SUB)의 두께 방향으로 돌출될 수 있다. 뱅크(BNK) 사이에는 발광 소자(LD)가 배치될 수 있는 영역이 제공될 수 있다.
제1_A 전극(ELT1_A)은 보호층(PSV) 상에 배치될 수 있다. 실시예에 따르면, 제1_A 전극(ELT1_A)의 일부는 제1 절연 패턴(INP1) 상에 배치될 수 있다.
제1_A 전극(ELT1_A)은 제1_A 트랜지스터(T1_A)와 제1_A 컨택 전극(CNE1_A)을 전기적으로 연결할 수 있다. 제1_A 전극(ELT1_A)은 제1 컨택부(CNT1)를 통해 제1_A 트랜지스터(T1_A)와 전기적으로 연결될 수 있다. 예를 들어, 제1_A 전극(ELT1_A)은 애노드 신호를 제1_A 컨택 전극(CNE1_A)에 제공할 수 있다.
제2_A 전극(ELT2_A)은 보호층(PSV) 상에 배치될 수 있다. 실시예에 따르면, 제2_A 전극(ELT2_A)의 일부는 제2 절연 패턴(INP2) 상에 배치될 수 있다.
제2_A 전극(ELT2_A)은 공통 연결 전극(CELT)을 통해 전원 라인(PL)과 전기적으로 연결될 수 있다.
공통 연결 전극(CELT)은 보호층(PSV) 상에 배치될 수 있다. 공통 연결 전극(CELT)은 제2_A 전극(ELT2_A)과 일체로 형성될 수 있다.
공통 연결 전극(CELT)은 전기적 신호(일 예로, 캐소드 신호)를 제2_A 컨택 전극(CNE2_A)에 제공할 수 있다. 공통 연결 전극(CELT)은 제2 컨택부(CNT2)를 통해 전원 라인(PL)과 전기적으로 연결될 수 있다. 공통 연결 전극(CELT)은 전원 라인(PL)과 제2_A 전극(ELT2_A)을 전기적으로 연결할 수 있다.
제1 절연막(INS1)은 보호층(PSV) 상에 배치될 수 있다. 제1 절연막(INS1)은 제1_A 전극(ELT1_A) 및 제2_A 전극(ELT2_A)을 커버할 수 있다. 제1 절연막(INS1)은 전극 구성들 간 연결을 안정 시키고, 외부 영향을 감소시킬 수 있다. 제1 절연막(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 어느 하나를 포함할 수 있다.
발광 소자(LD)는 제1 절연막(INS1) 상에 배치될 수 있다. 발광 소자(LD)는 제1_A 컨택 전극(CNE1_A) 및 제2_A 컨택 전극(CNE2_A)으로부터 제공된 전기적 신호에 기초하여 광을 발산할 수 있다.
실시예에 따르면, 발광 소자(LD)는 제1_A 전극(ELT1_A)과 제2_A 전극(ELT2_A)에 제공된 전기적 신호에 의해 형성된 전계에 기초하여 배치될 수 있다. 예를 들어, 제1_A 전극(ELT1_A)에는 제1 전기적 신호가 제공되고, 제2_A 전극(ELT2_A)에는 제2 전기적 신호가 제공되고, 상기 제1 전기적 신호와 상기 제2 전기적 신호는 제1_A 전극(ELT1_A)과 제2_A 전극(ELT2_A) 사이에 전계를 형성할 수 있고, 발광 소자(LD)는 상기 전계에 따른 외력(일 예로, DEP(dielectrophoretic) 힘)에 의해 배열될 수 있다.
제2 절연막(INS2)은 발광 소자(LD) 상에 배치될 수 있다. 제2 절연막(INS2)은 발광 소자(LD)의 활성층(AL)을 커버할 수 있다. 일 예에 따르면, 제2 절연막(INS2)은 유기 재료 혹은 무기재료 중 적어도 어느 하나를 포함할 수 있다.
제1_A 컨택 전극(CNE1_A) 및 제2_A 컨택 전극(CNE2_A)은 제1 절연막(INS1) 상에 배치될 수 있다. 제1_A 컨택 전극(CNE1_A)은 제1 컨택 부재(220)를 통해 제1_A 전극(ELT1_A)과 전기적으로 연결될 수 있다. 제1_A 컨택 전극(CNE1_A)은 발광 소자(LD)와 제1_A 전극(ELT1_A)을 전기적으로 연결할 수 있다. 제2_A 컨택 전극(CNE2_A)은 제2 컨택 부재(240)를 통해 공통 연결 전극(CELT)과 전기적으로 연결될 수 있다. 제2_A 컨택 전극(CNE2_A)은 발광 소자(LD)와 공통 연결 전극(CELT)을 전기적으로 연결할 수 있다.
제1_A 컨택 전극(CNE1_A) 및 제2_A 컨택 전극(CNE2_A)은 전도성 물질을 포함할 수 있다. 일 예에 따르면, 제1_A 컨택 전극(CNE1_A) 및 제2_A 컨택 전극(CNE2_A)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 및 ITZO(Indium Tin Zinc Oxide)를 포함한 투명 전도성 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제3 절연막(INS3)은 제1_A 컨택 전극(CNE1_A) 상에 배치될 수 있다. 제3 절연막(INS3)의 적어도 일부는 제1_A 컨택 전극(CNE1_A)과 제2_A 컨택 전극(CNE2_A) 사이에 배치되어, 제1_A 컨택 전극(CNE1_A)과 제2 컨택 전극(CNE2_A) 간 단락을 방지할 수 있다. 실시예에 따르면, 제3 절연막(INS3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
제4 절연막(INS4)은 표시 소자부(DPL)의 외곽에 배치될 수 있다. 제4 절연막(INS4)은 표시 소자부(DPL)의 개별 구성을 외부 영향으로부터 보호할 수 있다. 실시예에 따르면, 제4 절연막(INS4)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
제1 서브 화소(SPXL1)의 구조는 상술된 예시에 한정되지 않는다. 실시예에 따라 제1 서브 화소(SPXL1)는 추가적인 구성을 더 포함할 수 있다.
예를 들어, 제4 절연막(INS4) 상에는 평탄화층이 더 제공될 수 있다. 평탄화층은 그 하부에 배치된 다양한 구성들에 의해 발생된 단차를 완화시킬 수 있으며, 평탄화층의 상면은 대체적으로 평탄할 수 있다. 실시예에 따르면, 평탄화층은 유기 절연막을 포함할 수 있다.
이하에서는, 도 13 및 도 14를 참조하여 실시예에 따른 화소(PXL)의 표시 소자부(DPL) 상에 배치된 층들에 관하여 설명한다.
도 13 및 도 14는 도 3의 Ⅱ~Ⅱ'에 따른 단면도들이다. 도 13은 제1 실시 형태에 따른 화소(PXL)의 단면 구조를 나타낸다. 도 14는 제2 실시 형태에 따른 화소(PXL)의 단면 구조를 나타낸다. 도 13 및 도 14에는 설명의 편의상, 화소 회로부(PCL) 및 표시 소자부(DPL)의 개별 구성들은 간략히 표현되었다.
먼저 도 13을 참조하여, 제1 실시 형태에 따른 화소(PXL)의 단면 구조를 설명한다.
실시예에 따르면, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3) 각각에 배치된 발광 소자(LD)들은 서로 동일한 색의 광을 발산할 수 있다. 예를 들어, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)는 제3 색, 일 예로 청색광을 방출하는 발광 소자(LD)들을 포함할 수 있다. 이러한 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)에 색상 변환부(CCL) 및/또는 색상 필터부(CFL)가 제공되어 풀-컬러의 영상을 표시할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)는 서로 다른 색의 광을 방출하는 발광 소자(LD)들을 구비할 수도 있다.
실시예에 따르면, 색상 변환부(CCL)는 표시 소자부(DPL)와 동일한 층에 배치될 수 있다. 예를 들어, 색상 변환부(CCL)는 뱅크(BNK)들 사이에 배치될 수 있다.
색상 변환부(CCL)는 파장 변환 패턴(WCP), 광 투과 패턴(LTP), 및 제1 캡핑층(CAP1)을 포함할 수 있다. 일 예에 따르면, 파장 변환 패턴(WCP)은 제1 파장 변환 패턴(WCP1) 및 제2 파장 변환 패턴(WCP2)을 포함할 수 있다.
제1 파장 변환 패턴(WCP1)은 제1 서브 화소(SPXL1)의 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 예를 들어, 제1 파장 변환 패턴(WCP1)은 뱅크(BNK)들 사이에 제공되어, 평면 상에서 볼 때 제1 서브 화소(SPXL1)의 발광 영역(EMA)과 중첩할 수 있다.
제2 파장 변환 패턴(WCP2)은 제2 서브 화소(SPXL2)의 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 예를 들어, 제2 파장 변환 패턴(WCP2)은 뱅크(BNK)들 사이에 제공되어, 평면 상에서 볼 때 제2 서브 화소(SPXL2)의 발광 영역(EMA)과 중첩할 수 있다.
광 투과 패턴(LTP)은 제3 서브 화소(SPXL3)의 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 예를 들어, 광 투과 패턴(LTP)은 뱅크(BNK)들 사이에 제공되어, 평면 상에서 볼 때 제3 서브 화소(SPXL3)의 발광 영역(EMA)과 중첩할 수 있다.
실시예에 따르면, 제1 파장 변환 패턴(WCP1)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 서브 화소(SPXL1)가 적색 화소인 경우, 제1 파장 변환 패턴(WCP1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷을 포함할 수 있다.
예를 들어, 제1 파장 변환 패턴(WCP1)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제1 퀀텀 닷을 포함할 수 있다. 제1 퀀텀 닷은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다. 한편, 제1 서브 화소(SPXL1)가 다른 색의 화소인 경우, 제1 파장 변환 패턴(WCP1)은 제1 서브 화소(SPXL1)의 색에 대응하는 제1 퀀텀 닷을 포함할 수 있다.
실시예에 따르면, 제2 파장 변환 패턴(WCP2)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 서브 화소(SPXL2)가 녹색 화소인 경우, 제2 파장 변환 패턴(WCP2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷을 포함할 수 있다.
예를 들어, 제2 파장 변환 패턴(WCP2)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제2 퀀텀 닷을 포함할 수 있다. 제2 퀀텀 닷은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다. 한편, 제2 서브 화소(SPXL2)가 다른 색의 화소인 경우, 제2 파장 변환 패턴(WCP2)은 제2 서브 화소(SPXL2)의 색에 대응하는 제2 퀀텀 닷을 포함할 수 있다.
한편, 제1 퀀텀 닷 및 제2 퀀텀 닷은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 반드시 이에 제한되는 것은 아니며, 제1 퀀텀 닷 및 제2 퀀텀 닷의 형태는 다양하게 변경될 수 있다.
일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 퀀텀 닷 및 제2 퀀텀 닷에 입사시킴으로써, 제1 퀀텀 닷 및 제2 퀀텀 닷의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 서브 화소(SPXL1) 및 제2 서브 화소(SPXL2)에서 방출되는 광의 효율을 증가시킴과 아울러, 우수한 색 재현성을 확보할 수 있다. 또한, 동일한 색의 발광 소자들(LD)(일 예로, 청색 발광 소자들)을 이용하여 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)의 화소 유닛을 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
실시예에 따르면, 광 투과 패턴(LTP)은 발광 소자(LD)에서 방출되는 제3 색의 광을 효율적으로 이용하기 위해 구비될 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 서브 화소(SPXL3)가 청색 화소인 경우, 광 투과 패턴(LTP)은 발광 소자(LD)로부터 방출되는 광을 효율적으로 이용하기 위하여 적어도 한 종류의 광 산란 입자들을 포함할 수 있다.
예를 들어, 광 투과 패턴(LTP)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 광 산란 입자들을 포함할 수 있다. 일 예로, 광 투과 패턴(LTP)은 실리카(Silica) 등의 광 산란 입자들을 포함할 수 있으나, 광 산란 입자들의 구성 물질이 이에 한정되는 것은 아니다.
한편, 광 산란 입자들이 제3 서브 화소(SPXL3)에 관한 발광 영역(EMA)에만 배치되어야 하는 것은 아니다. 일 예로, 광 산란 입자들은 제1 및/또는 제2 파장 변환 패턴(WCP1, WCP2)의 내부에도 선택적으로 포함될 수 있다.
제1 캡핑층(CAP1)은 파장 변환 패턴(WCP) 및 광 투과 패턴(LTP)을 밀봉(혹은 커버)할 수 있다. 제1 캡핑층(CAP1)은 저굴절층(LRL)과 표시 소자부(DPL) 사이에 배치될 수 있다. 제1 캡핑층(CAP1)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 제1 캡핑층(CAP1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 색상 변환부(CCL)를 손상시키거나 오염시키는 것을 방지할 수 있다.
실시예에 따르면, 제1 캡핑층(CAP1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 이에 한정되지 않는다.
광학층(OPL)은 저굴절층(LRL) 및 제2 캡핑층(CAP2)을 포함할 수 있다. 광학층(OPL)은 색상 변환부(CCL) 상에 배치될 수 있다. 광학층(OPL)은 표시 소자부(DPL) 상에 배치될 수 있다.
저굴절층(LRL)은 제1 캡핑층(CAP1)과 제2 캡핑층(CAP2) 사이에 배치될 수 있다. 저굴절층(LRL)은 색상 변환부(CCL)와 색상 필터부(CFL) 사이에 배치될 수 있다. 저굴절층(LRL)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다.
저굴절층(LRL)은 색상 변환부(CCL)로부터 제공된 광을 전반사에 의해 리사이클링하여 광 효율을 향상시키는 역할을 수행할 수 있다. 이를 위해, 저굴절층(LRL)은 색상 변환부(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다.
실시예에 따르면, 저굴절층(LRL)은 베이스 수지 및 상기 베이스 수지 내에 분산된 중공 입자를 포함할 수 있다. 상기 중공 입자는 중공 실리카 입자를 포함할 수 있다. 또는, 상기 중공 입자는 포로젠(porogen)에 의해 형성된 기공일 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 저굴절층(LRL)은 산화 아연(ZnO) 입자, 이산화 타이타늄(TiO2) 입자, 나노 실리케이트(nano silicate) 입자 중 적어도 어느 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 캡핑층(CAP2)은 저굴절층(LRL) 상에 배치될 수 있다. 제2 캡핑층(CAP2)은 색상 필터부(CFL)와 저굴절층(LRL) 사이에 배치될 수 있다. 제2 캡핑층(CAP2)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 제2 캡핑층(CAP2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 저굴절층(LRL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
실시예에 따르면, 제2 캡핑층(CAP2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 이에 한정되지 않는다.
색상 필터부(CFL)는 제2 캡핑층(CAP2) 상에 배치될 수 있다. 색상 필터부(CFL)는 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 색상 필터부(CFL)는 색상 필터들(CF1, CF2, CF3), 평탄화막(PLA), 및 오버 코트층(OC)을 포함할 수 있다.
실시예에 따르면, 색상 필터들(CF1, CF2, CF3)은 제2 캡핑층(CAP2) 상에 배치될 수 있다. 색상 필터들(CF1, CF2, CF3)은 평면 상에서 볼 때, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)의 발광 영역(EMA)과 중첩할 수 있다.
실시예에 따르면, 제1 색상 필터(CF1)는, 제1 색의 광을 투과하되, 제2 색의 광 및 제3 색의 광을 비투과 시킬 수 있다. 일 예로, 제1 색상 필터(CF1)는 제1 색에 관한 색제(colorant)를 포함할 수 있다.
실시예에 따르면, 제2 색상 필터(CF2)는, 제2 색의 광을 투과하되, 제1 색의 광 및 제3 색의 광을 비투과 시킬 수 있다. 일 예로, 제2 색상 필터(CF2)는 제2 색에 관한 색제를 포함할 수 있다.
실시예에 따르면, 제3 색상 필터(CF3)는, 제3 색의 광을 투과하되, 제1 색의 광 및 제2 색의 광을 비투과 시킬 수 있다. 일 예로, 제3 색상 필터(CF3)는 제3 색에 관한 색제를 포함할 수 있다.
실시예에 따르면, 평탄화막(PLA)은 색상 필터들(CF1, CF2, CF3) 상에 배치될 수 있다. 평탄화막(PLA)은 색상 필터들(CF1, CF2, CF3)을 커버할 수 있다. 평탄화막(PLA)은 색상 필터들(CF1, CF2, CF3)로 인하여 발생되는 단차를 상쇄할 수 있다. 평탄화막(PLA)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다.
일 예에 따르면, 평탄화막(PLA)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 평탄화막(PLA)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
오버 코트층(OC)은 평탄화막(PLA) 상에 배치될 수 있다. 오버 코트층(OC)은 상부 필름층(UFL)과 색상 필터부(CFL) 사이에 배치될 수 있다. 오버 코트층(OC)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 색상 필터부(CFL)를 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 또한, 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
실시예에 따르면, 오버 코트층(OC)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 오버 코트층(OC)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수도 있다.
상부 필름층(UFL)은 색상 필터부(CFL) 상에 배치될 수 있다. 상부 필름층(UFL)은 표시 장치(DD)의 외곽에 배치되어 표시 장치(DD)에 대한 외부 영향을 감소시킬 수 있다. 상부 필름층(UFL)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다.
실시예에 따르면, 상부 필름층(UFL)은 AR 코팅층(Anti-Reflective coating)을 포함할 수 있다. AR 코팅층은 특정 구성의 일 표면에 반사 방지 기능을 구비한 물질을 도포한 구성을 의미할 수 있다. 여기서, 도포되는 물질은 낮은 반사율을 가질 수 있다. 일 예에 따르면, AR 코팅층에 이용되는 물질은 SiOx, ZiOx, AlxOy, 및 TiOx 중 어느 하나를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 종래 공지된 다양한 물질이 적용될 수 있다.
다음으로 제2 실시 형태에 따른 화소(PXL)의 구조에 관하여 설명한다.
도 14를 참조하면, 제2 실시 형태에 따른 화소(PXL)는 색상 변환부(CCL)가 표시 소자부(DPL)와 상이한 층에 배치되는 측면에서, 전술한 제1 실시 형태에 따른 화소(PXL)(도 13 참조)와 상이하다.
본 실시 형태에 따르면, 색상 변환부(CCL)는 표시 소자부(DPL) 상에 배치될 수 있다. 예를 들어, 제1 캡핑층(CAP1)은 발광 소자(LD)들이 배치된 영역을 밀봉(혹은 커버)할 수 있고, 색상 변환부(CCL)는 제1 캡핑층(CAP1) 상에 배치될 수 있다.
본 실시 형태에 따르면, 색상 변환부(CCL)는 차광층(LBL)을 더 포함할 수 있다. 차광층(LBL)은 표시 소자부(DPL) 상에 배치될 수 있다. 차광층(LBL)은 제1 캡핑층(CAP1)과 제2 캡핑층(CAP2) 사이에 배치될 수 있다. 차광층(LBL)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)의 경계에서, 제1 파장 변환 패턴(WCP1), 제2 파장 변환 패턴(WCP2), 및 광 투과 패턴(LTP)을 둘러싸도록 배치될 수 있다.
차광층(LBL)은 화소(PXL)의 발광 영역(EMA)과 비발광 영역(NEA)을 정의할 수 있다. 일 예로, 차광층(LBL)은 평면 상에서 볼 때, 발광 영역(EMA)과 중첩하지 않을 수있다. 차광층(LBL)은 평면 상에서 볼 때, 비발광 영역(NEA)과 중첩할 수 있다. 일 예에 따르면, 차광층(LBL)이 배치되지 않은 영역은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)의 발광 영역(EMA)으로 정의될 수 있다.
실시예에 따르면, 차광층(LBL)은 그라파이트(graphite), 카본 블랙(carbon black), 흑색 안료(black pigment), 또는 흑색 염료(black dye) 중 적어도 어느 하나를 포함하는 유기물로 형성되거나 크롬(Cr)을 포함하는 금속 물질로 형성될 수 있으나, 광 투과를 차단하고 흡수할 수 있는 물질이라면 제한되지 않는다.
본 실시 형태에 따르면 제2 캡핑층(CAP2)은 제1 파장 변환 패턴(WCP1), 제2 파장 변환 패턴(WCP2), 및 광 투과 패턴(LTP)을 밀봉(혹은 커버)할 수 있다.
한편, 본 실시 형태에 따르면, 저굴절층(LRL)은 제2 캡핑층(CAP2)과 제3 캡핑층(CAP3) 사이에 배치될 수 있다. 제3 캡핑층(CAP3)은 제1 캡핑층(CAP1) 및 제2 캡핑층(CAP2)과 마찬가지로, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 이에 한정되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 이상에서 설명한 본 발명의 실시예들은 서로 별개로 또는 조합되어 구현되는 것도 가능하다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
LD: 발광 소자
DD: 표시 장치
PXL: 화소
PXC: 화소 회로
BML: 배리어 전극층
ACT: 액티브층
GE: 게이트 전극층
SDL: 소스/드레인 전극층
ELT: 정렬 전극층
CNE1, CNE2: 제1 컨택 전극, 제2 컨택 전극
BNK: 뱅크

Claims (20)

  1. 기판 상에 배치된 제1 전원 라인 및 제2 전원 라인;
    상기 제1 전원 라인과 제1 컨택부을 통해 전기적으로 연결되는 제1 전극;
    상기 제2 전원 라인과 제2 컨택부를 통해 전기적으로 연결되고, 상기 제1 전극과 제1 방향으로 이격된 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자;
    트랜지스터 및 스토리지 커패시터를 포함하고, 상기 발광 소자와 전기적으로 연결된 화소 회로;
    상기 제1 컨택부는 복수 개 제공되어 상기 제1 방향으로 순차적으로 배열되고,
    상기 스토리지 커패시터는 평면 상에서 볼 때, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 형상을 가지는, 표시 장치.
  2. 제1 항에 있어서,
    제1 색의 광이 발산되는 제1 서브 화소; 제2 색의 광이 발산되는 제2 서브 화소; 및 제3 색의 광이 발산되는 제3 서브 화소; 를 포함하고,
    상기 스토리지 커패시터가 연장하는 방향은, 상기 제1 서브 화소, 상기 제2 서브 화소, 및 상기 제3 서브 화소가 서로 이격된 방향과 교차하는, 표시 장치.
  3. 제1 항에 있어서,
    제1 색의 광이 발산되는 제1 서브 화소; 제2 색의 광이 발산되는 제2 서브 화소; 및 제3 색의 광이 발산되는 제3 서브 화소; 를 포함하고,
    상기 스토리지 커패시터는 상기 제1 서브 화소에 포함된 제1 스토리지 커패시터, 상기 제2 서브 화소에 포함된 제2 스토리지 커패시터, 및 상기 제3 서브 화소에 포함된 제3 스토리지 커패시터를 포함하고,
    상기 제1 스토리지 커패시터, 상기 제2 스토리지 커패시터, 및 상기 제3 스토리지 커패시터가 서로 이격된 방향은, 상기 제1 서브 화소, 상기 제2 서브 화소, 및 상기 제3 서브 화소가 서로 이격된 방향과 동일한, 표시 장치.
  4. 제1 항에 있어서,
    상기 스토리지 커패시터의 상기 제1 방향으로의 최대 길이는, 상기 제2 방향으로의 최대 길이보다 작은, 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 전원 라인은 상기 스토리지 커패시터가 연장하는 방향과 교차하는 방향으로 연장하는, 표시 장치.
  6. 제1 항에 있어서,
    제1 색의 광이 발산되는 제1 서브 화소; 제2 색의 광이 발산되는 제2 서브 화소; 및 제3 색의 광이 발산되는 제3 서브 화소; 를 포함하고,
    상기 제1 전원 라인은, 상기 제1 서브 화소, 상기 제2 서브 화소, 및 상기 제3 서브 화소가 서로 이격된 방향과 동일한 방향으로 연장하는, 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 전원 라인은 상기 제1 방향으로 연장하고, 상기 제1 컨택부와 상기 스토리지 커패시터 사이에 배치되는, 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 컨택부는 평면 상에서 볼 때, 상기 제1 전원 라인과 비중첩하고, 상기 제1 컨택부는 상기 제1 전원 라인과 동일한 층에 배치된 전극 패턴을 통해 상기 제1 전원 라인과 전기적으로 연결되는, 표시 장치.
  9. 제1 항에 있어서,
    상기 제2 전극과 일체로 형성된 공통 연결 전극; 을 더 포함하고,
    상기 제1 컨택부는 평면 상에서 볼 때, 상기 제1 전극과 중첩하고,
    상기 제2 컨택부는 평면 상에서 볼 때, 상기 공통 연결 전극과 중첩하는, 표시 장치.
  10. 제1 항에 있어서,
    상기 기판의 두께 방향으로 돌출된 뱅크; 를 더 포함하고,
    상기 뱅크는 각각 상기 뱅크가 배치되지 않은 제1 개구 및 제2 개구를 포함하고,
    상기 제1 개구는 상기 발광 소자가 배열되는 발광 영역과 중첩하고,
    상기 제2 개구에는 상기 발광 소자가 배열되지 않고,
    상기 제1 컨택부 및 상기 제2 컨택부는 상기 제2 개구에 배치되는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 컨택부와 상기 제2 컨택부는 평면 상에서 볼 때, 상기 뱅크와 비중첩하고,
    상기 스토리지 커패시터의 적어도 일부는 평면 상에서 볼 때, 상기 뱅크와 비중첩하는, 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 컨택부들은 상기 제1 방향으로 연장하는 제1 선을 따라 배열되고,
    상기 제2 컨택부들은 상기 제1 방향으로 연장하는 제2 선을 따라 배열되고,
    상기 스토리지 커패시터는 상기 제1 선과 상기 제2 선 사이에 배치되는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 선과 상기 제2 선이 연장하는 방향은 상기 스토리지 커패시터가 연장하는 방향과 교차하는, 표시 장치.
  14. 제12 항에 있어서,
    제1 색의 광이 발산되는 제1 서브 화소; 제2 색의 광이 발산되는 제2 서브 화소; 및 제3 색의 광이 발산되는 제3 서브 화소; 를 포함하고,
    상기 스토리지 커패시터는 상기 제1 서브 화소에 대한 제1 스토리지 커패시터, 상기 제2 서브 화소에 대한 제2 스토리지 커패시터, 및 상기 제3 서브 화소에 대한 제3 스토리지 커패시터를 포함하고,
    상기 제1 스토리지 커패시터, 상기 제2 스토리지 커패시터, 및 상기 제3 스토리지 커패시터가 배열된 방향과 상기 제1 선 및 상기 제2 선이 연장하는 방향은 평행하는, 표시 장치.
  15. 제1 항에 있어서,
    상기 발광 소자를 각각 포함하는 복수의 서브 화소들; 및 상기 복수의 서브 화소들이 서로 상이한 색의 광을 발산하도록, 파장 변환 패턴을 포함하는 색상 변환부; 를 더 포함하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 복수의 서브 화소들은 제1 색의 광을 발산하는 제1 서브 화소, 제2 색의 광을 발산하는 제2 서브 화소, 및 제3 색의 광을 발산하는 제3 서브 화소를 포함하고,
    상기 발광 소자는 상기 제1 서브 화소, 상기 제2 서브 화소, 및 상기 제3 서브 화소 각각에 제공되어 상기 제3 색의 광을 발산하는, 표시 장치.
  17. 제16 항에 있어서,
    상기 파장 변환 패턴은 광의 파장을 변경하도록 구성된 퀀텀 닷을 포함하는, 표시 장치.
  18. 제15 항에 있어서,
    상기 색상 변환부 상에 배치되고, 소정의 색의 광을 선택적으로 투과하는 색상 필터부; 를 더 포함하는, 표시 장치.
  19. 제1 스토리지 커패시터를 포함한 화소 회로를 포함하고, 제1 색의 광을 발산하는 제1 서브 화소; 및
    제2 스토리지 커패시터를 포함한 화소 회로를 포함하고, 제2 색의 광을 발산하는 제2 서브 화소; 를 포함하고,
    상기 제1 서브 화소와 상기 제2 서브 화소는 제1 방향으로 이격되고,
    상기 제1 스토리지 커패시터 및 상기 제2 스토리지 커패시터는, 상기 제1 방향으로 이격되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는, 표시 장치.
  20. 기판 상에 배치된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자;
    상기 발광 소자와 전기적으로 연결되고 제1 방향으로 연장하는 전원 라인; 및
    상기 발광 소자와 전기적으로 연결되고, 스토리지 커패시터를 포함하는, 화소 회로; 를 포함하고,
    상기 제1 전극은 상기 전원 라인과 컨택부를 통해 전기적으로 연결되고,
    상기 전원 라인은 평면 상에서 볼 때, 상기 컨택부와 상기 스토리지 커패시터 사이에 배치되는, 표시 장치.

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