KR20220051900A - 표시 장치 - Google Patents

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KR20220051900A
KR20220051900A KR1020200135497A KR20200135497A KR20220051900A KR 20220051900 A KR20220051900 A KR 20220051900A KR 1020200135497 A KR1020200135497 A KR 1020200135497A KR 20200135497 A KR20200135497 A KR 20200135497A KR 20220051900 A KR20220051900 A KR 20220051900A
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light emitting
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박지윤
서봉성
손정호
이연희
전백균
탁경선
유재진
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 복수의 화소들을 정의하는 개구부를 포함하는 뱅크, 상기 화소들에 배치된 복수의 발광 소자들, 상기 개구부 내에서 상기 발광 소자들 상에 배치된 컬러 변환층, 및 상기 개구부 내에서 상기 컬러 변환층 상에 배치된 저굴절층을 포함한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 원가 경쟁력을 확보할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 복수의 화소들을 정의하는 개구부를 포함하는 뱅크, 상기 화소들에 배치된 복수의 발광 소자들, 상기 개구부 내에서 상기 발광 소자들 상에 배치된 컬러 변환층, 및 상기 개구부 내에서 상기 컬러 변환층 상에 배치된 저굴절층을 포함한다.
상기 저굴절층은 상기 컬러 변환층 상에 직접 배치되어 상기 컬러 변환층과 접할 수 있다.
상기 저굴절층은 상기 개구부의 일면과 접할 수 있다.
상기 저굴절층은 상기 개구부의 일면과 접하는 가장자리부와 상기 가장자리부에 의해 둘러싸인 중앙부를 포함하고, 상기 가장자리부의 두께는 상기 중앙부의 두께보다 두꺼울 수 있다.
상기 표시 장치는 상기 저굴절층을 커버하는 캡핑층을 더 포함할 수 있다.
상기 저굴절층의 일면은 상기 컬러 변환층과 접하고, 상기 저굴절층의 타면은 상기 캡핑층과 접할 수 있다.
상기 캡핑층은 상기 뱅크를 직접 커버할 수 있다.
상기 캡핑층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다.
상기 뱅크의 표면은 발액성을 가질 수 있다.
상기 표시 장치는 상기 컬러 변환층과 중첩하는 컬러 필터층을 더 포함하고, 상기 저굴절층은 상기 컬러 변환층과 상기 컬러 필터층 사이에 배치될 수 있다.
상기 저굴절층은 중공 입자를 더 포함할 수 있다.
상기 컬러 변환층은 베이스 수지, 및 상기 베이스 수지에 분산된 퀀텀 닷을 포함할 수 있다.
상기 표시 장치는 상기 컬러 변환층과 상기 저굴절층 사이에 배치된 캡핑층을 더 포함할 수 있다.
상기 표시 장치는 상기 뱅크 상에 배치된 경사 패턴을 더 포함하고, 상기 경사 패턴의 경사각은 상기 뱅크의 경사각보다 작을 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 복수의 화소들을 정의하는 개구부를 포함하는 뱅크, 상기 화소들에 배치된 복수의 발광 소자들, 상기 개구부 내에서 상기 발광 소자들 상에 배치된 컬러 변환층, 및 상기 컬러 변환층 상에 배치된 저굴절층을 포함하되, 상기 저굴절층은 상기 컬러 변환층에 의해 노출된 뱅크의 일면을 커버할 수 있다.
상기 저굴절층은 상기 컬러 변환층 상에 직접 배치되어 상기 컬러 변환층과 접할 수 있다.
상기 저굴절층은 상기 뱅크 상에 직접 배치되어 상기 뱅크와 접할 수 있다.
상기 컬러 변환층 상에서 상기 저굴절층의 두께는 상기 뱅크 상에서 상기 저굴절층의 두께보다 두꺼울 수 있다.
상기 표시 장치는 상기 저굴절층을 커버하는 캡핑층을 더 포함할 수 있다.
상기 저굴절층의 일면은 상기 컬러 변환층과 접하고, 상기 저굴절층의 타면은 상기 캡핑층과 접할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 의하면, 저굴절층이 뱅크의 개구부 내에 배치됨에 따라 저굴절 재료의 도포량을 절감할 수 있으므로 원가 경쟁력을 확보할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4 내지 도 6은 일 실시예에 따른 화소를 나타내는 회로도들이다.
도 7은 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 8 및 도 9는 도 7의 화소를 나타내는 단면도들이다.
도 10은 도 7의 컬러 변환층과 저굴절층을 개략적으로 나타내는 단면도이다.
도 11은 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 12는 도 11의 컬러 변환층과 저굴절층을 개략적으로 나타내는 단면도이다.
도 13 및 도 14는 또 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 15는 또 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 16은 도 15의 제2 뱅크와 경사 패턴을 개략적으로 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, "연결" 또는 "접속"이라 함은 물리적 및/또는 전기적인 연결 또는 접속을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결 또는 접속과 일체형 또는 비일체형 연결 또는 접속을 포괄적으로 의미할 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다.
활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수 있다. 일 예로, 클래드층은 AlGaN 또는 InAlGaN으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다.
실시예에 따라, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단을 노출할 수 있다. 다른 실시예에서, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)와 인접한 제1 및 제2 반도체층들(11, 13)의 측부를 노출할 수도 있다.
실시예에 따라, 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층(예를 들어, 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층)으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(INF)은 생략될 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 외주면을 커버하도록 절연막(INF)이 제공되는 경우, 활성층(12)이 후술할 제1 화소 전극 또는 제2 화소 전극 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 아울러, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 이들을 감싸는 절연막(INF) 외에도 추가적인 구성요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각 컨택 전극층이 배치될 수 있다. 한편, 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 예시하였으나, 발광 소자(LD)의 종류, 구조 및/또는 형상 등은 다양하게 변경될 수 있다. 예를 들어, 발광 소자(LD)는 다각 뿔 형상을 가지는 코어-쉘 구조로 형성될 수도 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 복수의 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3에서는 도 1 및 도 2의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다.
표시 패널(PNL)의 각 화소 유닛(PXU) 및 이를 구성하는 각각의 화소는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 설명의 편의를 위해 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 3을 참조하면, 표시 패널(PNL)은 기판(SUB) 및 기판(SUB) 상에 배치된 화소 유닛(PXU)을 포함할 수 있다. 화소 유닛(PXU)은 제1 화소들(PXL1), 제2 화소들(PXL2) 및/또는 제3 화소들(PXL3)을 포함할 수 있다. 이하에서는, 제1 화소들(PXL1), 제2 화소들(PXL2) 및 제3 화소들(PXL3) 중 적어도 하나의 화소를 임의로 지칭하거나 두 종류 이상의 화소들을 포괄적으로 지칭할 때, "화소(PXL)" 또는 "화소들(PXL)"이라 하기로 한다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 기판(SUB)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
표시 패널(PNL) 및 이를 형성하기 위한 기판(SUB)은 영상을 표시하기 위한 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다. 화소들(PXL)은 스트라이프(stripe) 또는 펜타일(PenTile) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 두 종류 이상의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는 제1 색의 빛을 방출하는 제1 화소들(PXL1), 제2 색의 빛을 방출하는 제2 화소들(PXL2), 및 제3 색의 빛을 방출하는 제3 화소들(PXL3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 다양한 색의 빛을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 각각 소정 색의 빛을 방출하는 서브 화소일 수 있다. 실시예에 따라, 제1 화소(PXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 빛을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 각각 제1 색의 발광 소자, 제2 색의 발광 소자 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수 있다. 다른 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 서로 동일한 색의 빛을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수도 있다. 다만, 각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 즉, 각각의 화소(PXL)가 방출하는 빛의 색은 다양하게 변경될 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은 도 1 및 도 2의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노미터 스케일 내지 마이크로미터 스케일 정도로 작은 크기를 가지는 초소형 기둥형 발광 소자들(LD)을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 이외에도 다양한 종류의 발광 소자(LD)가 화소(PXL)의 광원으로 이용될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 4 내지 도 6은 일 실시예에 따른 화소를 나타내는 회로도들이다. 예를 들어, 도 4 내지 도 6은 능동형 표시 장치에 적용될 수 있는 화소(PXL)의 실시예를 나타낸다. 다만, 화소(PXL) 및 표시 장치의 종류가 이에 한정되는 것은 아니다.
실시예에 따라, 도 4 내지 도 6에 도시된 화소(PXL)는 도 3의 표시 패널(PNL)에 구비된 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3) 중 어느 하나일 수 있다. 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하기 위한 광원 유닛(LSU), 및 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 광원 유닛(LSU)은 화소 회로(PXC) 및 제1 전원 배선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ELT1)("제1 화소 전극" 또는 "제1 정렬 전극"이라고도 함), 제2 전원 배선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ELT2)("제2 화소 전극" 또는 "제2 정렬 전극"이라고도 함), 및 제1 및 제2 전극들(ELT1, ELT2)의 사이에 서로 동일한 방향으로 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ELT1)은 애노드 전극이고, 제2 전극(ELT2)은 캐소드 전극일 수 있다.
발광 소자들(LD) 각각은 제1 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 연결되는 제1 단부(일 예로, P형 단부) 및 제2 전극(ELT2)을 통해 제2 전원(VSS)에 연결되는 제2 단부(일 예로, N형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬 연결될 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
각각의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 일 단부(일 예로, P형 단부)는 광원 유닛(LSU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극(ELT1))을 통해 화소 회로(PXC)에 공통으로 연결되며, 화소 회로(PXC) 및 제1 전원 배선(PL1)을 통해 제1 전원(VDD)에 연결될 수 있다. 발광 소자들(LD)의 타 단부(일 예로, N형 단부)는 광원 유닛(LSU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극(ELT2)) 및 제2 전원 배선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 광원 유닛(LSU)으로 공급할 수 있다. 광원 유닛(LSU)으로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 광원 유닛(LSU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 제1 전극(ELT1)의 사이에 연결될 수 있다. 화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 연결될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 수평 라인(행) 및 j(j는 자연수)번째 수직 라인(열)에 배치되는 경우, 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 연결될 수 있다.
실시예에 따라, 화소 회로(PXC)는 복수의 트랜지스터들과 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 연결될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극(일 예로, 소스 전극)은 제1 전원(VDD)에 연결되고, 제1 트랜지스터(T1)의 제2 전극(일 예로, 드레인 전극)은 제1 전극(ELT1)에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다. 즉, 제1 트랜지스터(T1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 연결될 수 있다. 예를 들어, 제2 트랜지스터(T2)의 제1 전극(일 예로, 소스 전극)은 데이터선(Dj)에 연결되고, 제2 트랜지스터(T2)의 제2 전극(일 예로, 드레인 전극)은 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 연결될 수 있다. 이러한 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호(SSi)가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호(DSj)가 공급되고, 데이터 신호(DSj)는 게이트-온 전압의 주사 신호(SSi)가 공급되는 기간 동안 턴-온된 제2 트랜지스터(T2)를 통해 제1 노드(N1)로 전달될 수 있다. 즉, 제2 트랜지스터(T2)는 각각의 데이터 신호(DSj)를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 연결되고, 다른 전극은 제1 노드(N1)에 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호(DSj)에 대응하는 전압을 충전할 수 있다.
한편, 도 4에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 P형 트랜지스터들로 도시하였으나, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다. 이외에도, 화소 회로(PXC)는 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
도 5를 참조하면, 화소 회로(PXC)는 센싱 제어선(SCLi) 및 센싱선(SLj)에 더 연결될 수 있다. 일 예로, 표시 영역(DA)의 i번째 수평 라인 및 j번째 수직 라인에 배치된 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 센싱 제어선(SCLi) 및 j번째 센싱선(SLj)에 연결될 수 있다. 화소 회로(PXC)는 제3 트랜지스터(T3)를 더 포함할 수 있다. 또는, 다른 실시예에서는 센싱선(SLj)이 생략되고, 해당 화소(PXL)(또는, 인접 화소)의 데이터선(Dj)을 통해 센싱 신호(SENj)를 검출함에 의해 화소(PXL)의 특성을 검출할 수도 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱선(SLj)의 사이에 연결될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은 제1 전극(ELT1)에 연결된 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)에 연결되고, 제3 트랜지스터(T3)의 다른 전극은 센싱선(SLj)에 연결될 수 있다. 한편, 센싱선(SLj)이 생략되는 경우 제3 트랜지스터(T3)의 다른 전극은 데이터선(Dj)에 연결될 수도 있다.
제3 트랜지스터(T3)의 게이트 전극은 센싱 제어선(SCLi)에 연결될 수 있다. 센싱 제어선(SCLi)이 생략되는 경우, 제3 트랜지스터(T3)의 게이트 전극은 주사선(Si)에 연결될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 센싱 제어선(SCLi)으로 공급되는 게이트-온 전압(일 예로, 하이 레벨 전압)의 센싱 제어 신호(SCSi)에 의해 턴-온되어 센싱선(SLj)과 제1 트랜지스터(T1)를 전기적으로 연결할 수 있다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)을 추출하는 기간일 수 있다. 상기 센싱 기간 동안 데이터선(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 센싱 제어 신호(SCSi)를 공급하여 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱선(SLj)에 연결할 수 있다. 이후, 센싱선(SLj)을 통해 센싱 신호(SENj)를 획득하고, 센싱 신호(SENj)를 이용해 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성을 검출할 수 있다. 각 화소(PXL)의 특성에 대한 정보는 표시 영역(DA)에 배치된 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 5에서는 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)이 모두 N형 트랜지스터들인 실시예를 개시하였으나, 반드시 이에 제한되는 것은 아니다. 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다.
또한, 도 4 및 도 5에서는 각각의 광원 유닛(LSU)을 구성하는 유효 광원들, 즉 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 도 6에 도시된 바와 같이 각 화소(PXL)의 광원 유닛(LSU)이 적어도 2단의 직렬 구조를 포함하도록 구성될 수도 있다. 도 6의 실시예들을 설명함에 있어, 도 4 및 도 5의 실시예들과 유사 또는 동일한 구성(일 예로, 화소 회로(PXC))에 대한 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 광원 유닛(LSU)은 서로 직렬로 연결된 적어도 두 개의 발광 소자들을 포함할 수 있다. 일 예로, 광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 직렬 연결된 제1 발광 소자(LD1), 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)를 포함할 수 있다. 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은 각각의 유효 광원을 구성할 수 있다.
이하에서는, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 특정 발광 소자를 지칭할 때에는 해당 발광 소자를 "제1 발광 소자(LD1)", "제2 발광 소자(LD2)" 또는 "제3 발광 소자(LD3)"로 명기하기로 한다. 그리고, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 적어도 하나의 발광 소자를 임의로 지칭하거나, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 포괄적으로 지칭할 때에는 "발광 소자(LD)" 또는 "발광 소자들(LD)"이라 하기로 한다.
제1 발광 소자(LD1)의 제1 단부(일 예로, P형 단부)는 광원 유닛(LSU)의 제1 전극(즉, 제1 화소 전극)(ELT1) 등을 경유하여 제1 전원(VDD)에 연결될 수 있다. 그리고, 제1 발광 소자(LD1)의 제2 단부(일 예로, N형 단부)는 제1 중간 전극(IET1)을 통해 제2 발광 소자(LD2)의 제1 단부(일 예로, P형 단부)에 연결될 수 있다.
제2 발광 소자(LD2)의 제1 단부는 제1 발광 소자(LD1)의 제2 단부에 연결될 수 있다. 그리고, 제2 발광 소자(LD2)의 제2 단부(일 예로, N형 단부)는 제2 중간 전극(IET2)을 통해 제3 발광 소자(LD3)의 제1 단부(일 예로, P형 단부)에 연결될 수 있다.
제3 발광 소자(LD3)의 제1 단부는 제2 발광 소자(LD2)의 제2 단부에 연결될 수 있다. 그리고, 제3 발광 소자(LD3)의 제2 단부(일 예로, N형 단부)는 광원 유닛(LSU)의 제2 전극(즉, 제2 화소 전극)(ELT2) 등을 경유하여 제2 전원(VSS)에 연결될 수 있다. 상술한 방식으로, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은 광원 유닛(LSU)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순차적으로 직렬 연결될 수 있다.
한편, 도 6에서는 3단 직렬 구조로 발광 소자들(LD)을 연결하는 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니며, 두 개의 발광 소자들(LD)을 2단 직렬 구조로 연결하거나, 네 개 이상의 발광 소자들(LD)을 4단 이상의 직렬 구조로 연결할 수도 있다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 이용하여 동일 휘도를 표현한다고 가정할 때, 발광 소자들(LD)을 직렬 연결한 구조의 광원 유닛(LSU)에서는 발광 소자들(LD)을 병렬 연결한 구조의 광원 유닛(LSU)에 비해 제1 및 제2 전극들(ELT1, ELT2)의 사이에 인가되는 전압은 증가하되, 광원 유닛(LSU)에 흐르는 구동 전류의 크기는 감소할 수 있다. 따라서, 직렬 구조를 적용하여 각 화소(PXL)의 광원 유닛(LSU)을 구성할 경우, 표시 패널(PNL)에 흐르는 패널 전류를 저감할 수 있다.
상술한 실시예들에서와 같이, 각각의 광원 유닛(LSU)은 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결되어 각각의 유효 광원을 구성하는 복수의 발광 소자들(LD)을 포함할 수 있다. 또한, 발광 소자들(LD) 사이의 연결 구조는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 발광 소자들(LD)은 서로 직렬 또는 병렬로만 연결되거나, 직/병렬 혼합 구조로 연결될 수 있다.
도 7은 일 실시예에 따른 표시 장치를 나타내는 단면도이다. 도 8 및 도 9는 도 7의 화소를 나타내는 단면도들이다. 도 10은 도 7의 컬러 변환층과 저굴절층을 개략적으로 나타내는 단면도이다.
도 7에서는 서로 인접한 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)로 구성된 어느 하나의 화소 유닛(PXU)이 배치되는 영역을 중심으로 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)의 단면을 도시하기로 한다.
도 8 및 도 9에서는 각각 하나의 발광 소자(LD)를 중심으로 각 화소(PXL)의 구조를 개략적으로 도시하며, 화소 회로(PXC)를 구성하는 다양한 회로 소자들을 보여주기 위하여, 제1 전극(ELT1)에 연결되는 트랜지스터(T)(일 예로, 도 4 등의 제1 트랜지스터(T1))와 스토리지 커패시터(Cst)를 도시하기로 한다. 이하에서, 제1 트랜지스터(T1)를 구분하여 명기할 필요가 없을 경우에는 제1 트랜지스터(T1)에 대해서도 "트랜지스터(T)"로 포괄하여 지칭하기로 한다.
한편, 트랜지스터들(T) 및 스토리지 커패시터(Cst)의 구조 및/또는 층별 위치 등이 도 8 및 도 9에 도시된 실시예에 한정되는 것은 아니며, 실시예에 따라 다양하게 변경될 수 있다. 또한, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(T)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 실시예에 따라 화소 회로(PXC)를 구성하는 트랜지스터들(T) 중 적어도 하나가 나머지 트랜지스터들(T)과는 상이한 단면 구조를 가지거나, 및/또는 상이한 층에 배치될 수도 있다.
도 7 내지 도 9를 참조하면, 화소(PXL) 및 이를 구비한 표시 장치는 기판(SUB), 기판(SUB)의 일면 상에 배치된 회로층(PCL), 표시층(DPL), 컬러 변환층(CCL), 저굴절층(LRL), 및 컬러 필터층(CFL)을 포함할 수 있다.
회로층(PCL)은 각 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들 및 이에 연결되는 각종 배선들을 포함할 수 있다. 표시층(DPL)은 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 전극들(일 예로, 제1 및 제2 전극들(ELT1, ELT2) 및/또는 제1 및 제2 컨택 전극들(CNE1, CNE2))과 발광 소자들(LD)을 포함할 수 있다.
회로층(PCL)은 각 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결되는 적어도 하나의 회로 소자를 포함할 수 있다. 예를 들어, 회로층(PCL)은 각각의 화소 영역(PXA)에 배치되어 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들(T) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 또한, 회로층(PCL)은 각각의 화소 회로(PXC) 및/또는 광원 유닛(LSU)에 연결되는 적어도 하나의 전원 배선 및/또는 신호 배선을 더 포함할 수 있다. 예를 들어, 회로층(PCL)은 제1 전원 배선(PL1), 제2 전원 배선(PL2), 각 화소(PXL)의 주사선(Si) 및 데이터선(Dj)을 포함할 수 있다. 한편, 화소 회로(PXC)가 생략되고, 각 화소(PXL)의 광원 유닛(LSU)이 제1 및 제2 전원 배선들(PL1, PL2)(또는, 소정의 신호 배선들)에 직접적으로 연결되는 경우, 회로층(PCL)은 생략될 수도 있다.
또한, 회로층(PCL)은 복수의 절연층들을 포함할 수 있다. 예를 들어, 회로층(PCL)은 기판(SUB)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2) 및/또는 보호층(PSV)을 포함할 수 있다. 또한, 회로층(PCL)은 적어도 일부의 트랜지스터(T)의 하부에 배치되는 적어도 하나의 차광 패턴(미도시) 등을 선택적으로 더 포함할 수 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 이러한 버퍼층(BFL) 상에는 트랜지스터들(T) 및 스토리지 커패시터(Cst) 등과 같은 각종 회로 소자와 상기 회로 소자에 연결되는 각종 배선들이 배치될 수 있다. 한편, 실시예에 따라서 버퍼층(BFL)은 생략될 수도 있다. 이 경우, 적어도 하나의 회로 소자 및/또는 배선은 기판(SUB)의 일면 상에 직접 배치될 수도 있다.
각각의 트랜지스터(T)는 반도체 패턴(SCP)("반도체층" 또는 "활성층"이라고도 함), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다. 한편, 도 8 및 도 9에서는 각각의 트랜지스터(T)가 반도체 패턴(SCP)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 구비하는 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 다른 실시예에서는 적어도 하나의 트랜지스터(T)에 구비되는 제1 및/또는 제2 트랜지스터 전극들(TE1, TE2)이 각각의 반도체 패턴(SCP)과 통합되어 구성될 수도 있다.
반도체 패턴(SCP)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체 패턴(SCP)은 버퍼층(BFL)이 형성된 기판(SUB)과 게이트 절연층(GI)의 사이에 배치될 수 있다. 반도체 패턴(SCP)은 각각의 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역, 각각의 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역, 및 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체 패턴(SCP)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체 패턴(SCP)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체 패턴(SCP)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
일 실시예에서, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(T)의 반도체 패턴들(SCP)은 실질적으로 동일 또는 유사한 물질로 이루어질 수 있다. 예를 들어, 트랜지스터들(T)의 반도체 패턴(SCP)은 폴리 실리콘, 아몰퍼스 실리콘 및 산화물 반도체 중 동일한 어느 하나의 물질로 이루어질 수 있다.
다른 실시예에서, 트랜지스터들(T) 중 일부와 나머지 일부는 서로 다른 물질로 이루어진 반도체 패턴들(SCP)을 포함할 수도 있다. 예를 들어, 트랜지스터들(T) 중 일부 트랜지스터의 반도체 패턴(SCP)은 폴리 실리콘 또는 아몰퍼스 실리콘으로 이루어지고, 트랜지스터들(T) 중 나머지 트랜지스터의 반도체 패턴(SCP)은 산화물 반도체로 이루어질 수 있다.
게이트 절연층(GI)은 반도체 패턴(SCP) 상에 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체 패턴(SCP)과 게이트 전극(GE)의 사이에 배치될 수 있다. 이러한 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 배치될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 반도체 패턴(SCP)과 중첩되도록 배치될 수 있다. 한편, 도 8 및 도 9에서는 탑-게이트 구조의 트랜지스터(T)를 도시하였으나, 다른 실시예에서, 트랜지스터(T)는 바텀-게이트 구조를 가질 수도 있다. 이 경우, 게이트 전극(GE)은 반도체 패턴(SCP)의 하부에서 반도체 패턴(SCP)과 중첩되도록 배치될 수 있다.
제1 층간 절연층(ILD1)은 게이트 전극(GE) 상에 배치될 수 있다. 일 예로, 제1 층간 절연층(ILD1)은 게이트 전극(GE)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다. 제1 층간 절연층(ILD1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연층(ILD1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 층간 절연층(ILD1)의 구성 물질이 특별히 한정되지는 않는다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)은 적어도 한 층의 제1 층간 절연층(ILD1)을 사이에 개재하고, 각각의 반도체 패턴(SCP) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 사이에 개재하고, 반도체 패턴(SCP)의 서로 다른 단부들 상에 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 각각의 반도체 패턴(SCP)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 각각의 컨택홀을 통해 반도체 패턴(SCP)의 제1 및 제2 영역들에 연결될 수 있다. 실시예에 따라, 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(T)는 적어도 하나의 화소 전극에 연결될 수 있다. 일 예로, 트랜지스터(T)는 보호층(PSV)을 관통하는 컨택홀(일 예로, 제1 컨택홀(CH1)) 및/또는 브릿지 패턴(BRP)을 통해, 해당 화소(PXL)의 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 서로 중첩되는 제1 커패시터 전극(CE1) 및 제2 커패시터 전극(CE2)을 포함한다. 제1 및 제2 커패시터 전극들(CE1, CE2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 또한, 제1 및 제2 커패시터 전극들(CE1, CE2) 중 적어도 하나는 제1 트랜지스터(T1)를 구성하는 적어도 하나의 전극 또는 반도체 패턴(SCP)과 동일한 층에 배치될 수 있다.
예를 들어, 제1 커패시터 전극(CE1)은 제1 트랜지스터(T1)의 반도체 패턴(SCP)과 동일한 층에 배치되는 하부 전극(LE) 및 제1 트랜지스터(T1)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층에 배치되며 하부 전극(LE)에 전기적으로 연결되는 상부 전극(UE)을 포함한 다중층의 전극으로 구성될 수 있다. 제2 커패시터 전극(CE2)은 제1 트랜지스터(T1)의 게이트 전극과 동일한 층에 배치되며, 제1 커패시터 전극(CE1)의 하부 전극(LE) 및 상부 전극(UE)의 사이에 배치된 단일층의 전극으로 구성될 수 있다. 다만, 제1 및 제2 커패시터 전극들(CE1, CE2) 각각의 구조 및/또는 위치는 다양하게 변경될 수 있다. 예를 들어, 제1 및 제2 커패시터 전극들(CE1, CE2) 중 어느 하나가 제1 트랜지스터(T1)를 구성하는 전극들(일 예로, 게이트 전극(GE), 및 제1 및 제2 트랜지스터 전극들(TE1, TE2)) 및 반도체 패턴(SCP)과는 상이한 층에 배치된 도전 패턴을 포함할 수도 있다. 일 예로, 제1 커패시터 전극(CE1) 또는 제2 커패시터 전극(CE2)은 제2 층간 절연층(ILD2)의 상부에 배치된 도전 패턴을 포함한 단일층 또는 다중층 구조를 가질 수도 있다.
일 실시예에서, 각각의 화소(PXL)에 연결되는 적어도 하나의 신호 배선 및/또는 전원 배선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층에 배치될 수 있다. 일 예로, 각 화소(PXL)의 주사선(Si)은 트랜지스터들(T)의 게이트 전극들(GE)과 동일한 층에 배치되고, 각 화소(PXL)의 데이터선(Dj)은 트랜지스터들(T)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층에 배치될 수 있다.
제1 및/또는 제2 전원 배선들(PL1, PL2)은 트랜지스터들(T)의 게이트 전극들(GE) 또는 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층에 배치되거나, 상이한 층에 배치될 수 있다. 일 예로, 제2 전원(VSS)을 공급하기 위한 제2 전원 배선(PL2)은 제2 층간 절연층(ILD2) 상에 배치되어, 보호층(PSV)에 의해 적어도 부분적으로 커버될 수 있다. 제2 전원 배선(PL2)은 보호층(PSV)을 관통하는 제2 컨택홀(CH2)을 통해 보호층(PSV)의 상부에 배치된 광원 유닛(LSU)의 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 제1 및/또는 제2 전원 배선들(PL1, PL2)의 위치 및/또는 구조는 다양하게 변경될 수 있다. 예를 들어, 제2 전원 배선(PL2)이 트랜지스터들(T)의 게이트 전극들(GE) 또는 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층에 배치되어, 도시되지 않은 적어도 하나의 브리지 패턴 및/또는 제2 컨택홀(CH2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수도 있다.
제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1)의 상부에 배치되며, 제1 층간 절연층(ILD1) 상에 위치한 제1 및 제2 트랜지스터 전극들(TE1, TE2) 및/또는 스토리지 커패시터(Cst) 등을 커버할 수 있다. 이러한 제2 층간 절연층(ILD2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 층간 절연층(ILD2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 층간 절연층(ILD2) 상에는 화소 회로(PXC)에 구비된 적어도 하나의 회로 소자(일 예로, 제1 트랜지스터(T1))를 제1 전극(ELT1)에 연결하기 위한 브릿지 패턴(BRP), 제1 전원 배선(PL1) 및/또는 제2 전원 배선(PL2)이 배치될 수 있다.
트랜지스터들(T) 및 스토리지 커패시터(Cst)를 비롯한 회로 소자들 및/또는 제1 및 제2 전원 배선들(PL1, PL2)을 비롯한 배선들의 상부에는 보호층(PSV)이 배치될 수 있다. 보호층(PSV)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 예로, 보호층(PSV)은 적어도 유기 절연층을 포함하며 회로층(PCL)의 표면을 실질적으로 평탄화하는 역할을 할 수 있다.
회로층(PCL)의 보호층(PSV) 상에는 표시층(DPL)이 배치될 수 있다. 표시층(DPL)은 각 화소(PXL)의 발광 영역(EMA)에 배치되어 각각의 광원 유닛(LSU)을 구성하는 적어도 한 쌍의 제1 전극(ELT1) 및 제2 전극(ELT2)과 제1 전극(ELT1) 및 제2 전극(ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 한편, 도 7 내지 도 9에서는 각 화소(PXL)에 배치되는 하나의 발광 소자(LD)를 도시하였지만, 도 4 등의 실시예에서와 같이 각각의 화소(PXL)는 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 따라서, 이하에서는 화소(PXL)가 복수의 발광 소자들(LD)을 포함하는 것으로 가정하여 각각의 실시예를 설명하기로 한다.
또한, 표시층(DPL)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 보다 안정적으로 연결하기 위한 제1 및 제2 컨택 전극들(CNE1, CNE2), 제1 및 제2 전극들(ELT1, ELT2) 및/또는 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각의 일 영역을 상부 방향, 즉 제3 방향(Z축 방향)으로 돌출시키기 위한 제1 뱅크(BNK1)를 더 포함할 수 있다. 이외에도, 표시층(DPL)은 적어도 하나의 도전층 및/또는 절연층 등을 더 포함할 수 있다.
제1 뱅크(BNK1)는 회로층(PCL) 상에 배치될 수 있다. 제1 뱅크(BNK1)는 분리형 또는 일체형의 패턴으로 형성될 수 있다. 제1 뱅크(BNK1)는 기판(SUB)의 높이 방향, 즉 제3 방향(Z축 방향)으로 돌출될 수 있다.
제1 뱅크(BNK1)는 실시예에 따라 다양한 형상을 가질 수 있다. 일 실시예에서, 제1 뱅크(BNK1)는 정 테이퍼 구조를 가지는 뱅크 구조물일 수 있다. 예를 들어, 제1 뱅크(BNK1)는 도 7 내지 도 9에 도시된 바와 같이 기판(SUB)에 대하여 일정한 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 뱅크(BNK1)는 곡면 또는 계단 형상 등의 측벽을 가질 수 있다. 일 예로, 제1 뱅크(BNK1)는 반원 또는 반타원 형상 등의 단면을 가질 수도 있다.
제1 뱅크(BNK1)의 상부에 배치되는 전극들 및 절연층들은 제1 뱅크(BNK1)에 대응하는 형상을 가질 수 있다. 일 예로, 제1 및 제2 전극(ELT1, ELT2)과 제1 및 제2 컨택 전극(CNE1, CNE2)은 제1 뱅크(BNK1)의 일 영역 상부에 배치되며, 제1 뱅크(BNK1)의 형상에 상응하는 형상을 가지는 경사면 또는 곡면을 포함할 수 있다. 유사하게, 제1, 제3 및/또는 제4 절연층들(INS1, INS3, INS4)은 제1 뱅크(BNK1) 상에 배치되어 제1 뱅크(BNK1)의 형상에 상응하는 형상을 가지는 경사면 또는 곡면을 포함할 수 있다.
제1 뱅크(BNK1)는 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 뱅크(BNK1)는 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯한 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 뱅크(BNK1)는 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토 레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 제1 뱅크(BNK1)의 구성 물질 및/또는 패턴 형상은 다양하게 변경될 수 있다.
일 실시예에서, 제1 뱅크(BNK1)는 반사 부재로 기능할 수 있다. 일 예로, 제1 뱅크(BNK1)는 그 상부에 제공된 제1 및 제2 전극들(ELT1, ELT2)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 화소(PXL)의 상부 방향, 즉 제3 방향(Z축 방향)으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 뱅크(BNK1)의 상부에는 각 화소(PXL)의 화소 전극들을 구성하는 제1 및 제2 전극들(ELT1, ELT2)이 배치될 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2)은 각각의 화소(PXL)가 제공 및/또는 형성되는 각각의 화소 영역(PXA)에 배치될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 각 화소(PXL)의 발광 영역(EMA)에 배치될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 서로 이격되어 배치될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 각각의 발광 영역(EMA)에서 소정 간격만큼 이격되어 나란히 배치될 수 있다.
실시예에 따라, 제1 및/또는 제2 전극들(ELT1, ELT2)은 화소(PXL)별로 분리된 패턴을 가지거나, 복수의 화소들(PXL)에서 공통으로 연결되는 패턴을 가질 수 있다. 한편, 화소(PXL)를 형성하는 공정, 특히 발광 소자들(LD)의 정렬이 완료되기 이전에는 표시 영역(DA)에 배치된 화소들(PXL)의 제1 전극들(ELT1)이 서로 연결되고, 화소들(PXL)의 제2 전극들(ELT2)이 서로 연결되어 있을 수 있다. 예를 들어, 발광 소자들(LD)의 정렬이 완료되기 이전에, 화소들(PXL)의 제1 전극들(ELT1)은 서로 일체 또는 비일체로 형성되며 서로 전기적으로 연결되고, 화소들(PXL)의 제2 전극들(ELT2)은 서로 일체 또는 비일체로 형성되며 서로 전기적으로 연결될 수 있다. 화소들(PXL)의 제1 전극들(ELT1) 또는 제2 전극들(ELT2)이 서로 비일체로 연결될 경우, 제1 전극들(ELT1) 또는 제2 전극들(ELT2)은 적어도 하나의 컨택홀 및/또는 브릿지 패턴 등에 의해 서로 전기적으로 연결될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 신호(또는, 제1 정렬 전압) 및 제2 정렬 신호(또는, 제2 정렬 전압)를 공급받을 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 중 어느 하나는 교류 형태의 정렬 신호를 공급받고, 제1 및 제2 전극들(ELT1, ELT2) 중 다른 하나는 일정한 전압 레벨을 가지는 정렬 전압(일 예로, 접지 전압)을 공급받을 수 있다. 즉, 발광 소자들(LD)의 정렬 단계에서 제1 및 제2 전극들(ELT1, ELT2)에 소정의 정렬 신호가 인가될 수 있다. 이에 따라, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성될 수 있다. 상기 전계에 의해 각각의 화소 영역(특히, 각 화소(PXL)의 발광 영역(EMA))에 공급된 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 자가 정렬할 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후에는, 화소들(PXL)의 사이에서 적어도 제1 전극들(ELT1) 사이의 연결을 끊음으로써, 화소들(PXL)을 개별 구동이 가능한 형태로 형성할 수 있다.
제1 전극(ELT1)은 제1 컨택홀(CH1)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원 배선(일 예로, 제1 전원 배선(PL1)) 및/또는 신호 배선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 일 실시예에서, 제1 전극(ELT1)은 제1 컨택홀(CH1)을 통해 브릿지 패턴(BRP)과 전기적으로 연결되고, 이를 통해 트랜지스터(T)와 전기적으로 연결될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 전극(ELT1)이 소정의 전원 배선 또는 신호 배선에 직접 연결될 수도 있다.
제2 전극(ELT2)은 제2 컨택홀(CH2)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원 배선(일 예로, 제2 전원 배선(PL2)) 및/또는 신호 배선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 일 실시예에서, 제2 전극(ELT2)은 제2 컨택홀(CH2)을 통해, 제2 전원 배선(PL2)에 전기적으로 연결될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제2 전극(ELT2)이 소정의 전원 배선 또는 신호 배선에 직접 연결될 수도 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 또는 FTO(Fluorine Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2) 각각은 카본나노튜브(Carbon Nano Tube)나 그래핀(Graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은 반사성의 도전 물질을 포함한 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층, 및 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
제1 및 제2 전극들(ELT1, ELT2)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 영역을 커버하도록 형성되며, 제1 및 제2 전극들(ELT1, ELT2) 각각의 다른 일 영역을 노출하는 개구부를 포함할 수 있다. 일 예로, 제1 절연층(INS1)은 제1 뱅크(BNK1)의 상면 상에 형성된 개구부를 포함할 수 있다. 제1 절연층(INS1)이 개구된 영역에서 제1 및 제2 전극들(ELT1, ELT2)이 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 전기적으로 연결될 수 있다. 한편, 실시예에 따라 제1 절연층(INS1)이 생략될 수도 있다. 이 경우, 보호층(PSV), 및/또는 제1 및 제2 전극들(ELT1, ELT2) 각각의 일단 상에 발광 소자들(LD)이 바로 배치될 수도 있다.
일 실시예에서, 제1 절연층(INS1)은 일차적으로 제1 및 제2 전극들(ELT1, ELT2)을 전면적으로 커버하도록 형성될 수 있다. 이러한 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 예를 들어, 제1 절연층(INS1)은 제1 뱅크(BNK1)의 상면 상에서 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 노출하는 개구부를 가지며, 제1 및 제2 전극들(ELT1, ELT2)의 경사면들 또는 곡면들을 적어도 부분적으로 커버할 수 있다. 또는, 다른 실시예에서, 제1 절연층(INS1)은 발광 소자들(LD)의 공급 및 정렬이 완료된 이후, 발광 소자들(LD)의 하부에만 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다. 이러한 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)이 형성된 이후 제1 및 제2 전극들(ELT1, ELT2)을 커버하도록 형성될 수 있다. 이에 따라, 후속 공정에서 제1 및 제2 전극들(ELT1, ELT2)이 손상되는 것을 방지할 수 있다.
제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 또는 알루미늄 산화물(AlOx) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제1 및 제2 전극(ELT1, ELT2)과 제1 절연층(INS1) 상에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 발광 소자들(LD)은 제1 뱅크(BNK1), 제1 및 제2 전극들(ELT1, ELT2), 및 제1 절연층(INS1) 등이 형성된 각각의 화소 영역(PXA)에 공급되어 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다. 일 예로, 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각 화소(PXL)의 발광 영역(EMA)에 다수의 발광 소자들(LD)이 공급되고, 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2) 각각에 인가되는 소정의 정렬 신호(또는, 정렬 전압)에 의해 제1 및 제2 전극들(ELT1, ELT2)의 사이에 방향성을 가지고 정렬될 수 있다.
일 실시예에서, 발광 소자들(LD) 중 적어도 일부는 양 단부들(즉, 제1 및 제2 단부들(EP1, EP2))이 이웃한 한 쌍의 제1 및 제2 전극들(ELT1, ELT2)과 중첩되도록 한 쌍의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치될 수 있다. 다른 실시예에서, 발광 소자들(LD) 중 적어도 일부는 이웃한 한 쌍의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 제1 및/또는 제2 전극들(ELT1, ELT2)과 중첩되지 않도록 배치되되, 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)을 통해 한 쌍의 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수도 있다. 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결된 각각의 발광 소자(LD)는 해당 화소(PXL)의 유효 광원을 구성할 수 있다. 이러한 유효 광원들은 해당 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
발광 소자들(LD)의 일 영역 상에는 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 발광 소자들(LD) 각각의 일 영역 상에 배치될 수 있다. 일 예로, 제2 절연층(INS2)은 발광 소자들(LD) 각각의 중앙 영역을 포함한 일 영역 상부에 국부적으로 배치될 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성하게 되는 경우, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 절연층(INS2)은 각 화소(PXL)의 발광 영역(EMA)에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 실시예에 따라서 제2 절연층(INS2)은 생략될 수도 있으며, 이 경우 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각의 일단은 발광 소자들(LD)의 상면 상에 바로 위치될 수도 있다.
제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 포토 레지스트(PR) 물질 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2)은 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 의해 커버될 수 있다. 제1 및 제2 컨택 전극들(CNE1, CNE2)은 서로 이격되도록 형성된다. 예를 들어, 이웃한 제1 및 제2 컨택 전극들(CNE1, CNE2)은 제2 절연층(INS2)을 사이에 개재하고, 적어도 하나의 인접한 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 서로 이격되어 배치될 수 있다.
또한, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 제1 및 제2 전극들(ELT1, ELT2) 각각의 노출 영역을 커버하도록 제1 및 제2 전극들(ELT1, ELT2)의 상부에 배치될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 제1 뱅크(BNK1)의 상부 또는 제1 뱅크(BNK1)의 주변에서 제1 및 제2 전극들(ELT1, ELT2) 각각과 직/간접적으로 접촉되도록 제1 및 제2 전극들(ELT1, ELT2) 각각의 적어도 일 영역 상에 배치될 수 있다. 이에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 각각 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수 있다. 즉, 제1 및 제2 전극들(ELT1, ELT2)은 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)을 통해 인접한 적어도 하나의 발광 소자(LD)의 제1 또는 제2 단부(EP1, EP2)에 전기적으로 연결될 수 있다.
일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 도 8에 도시된 바와 같이 기판(SUB)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수 있다. 이 경우, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)의 사이에는 제3 절연층(INS3)이 배치될 수 있다. 한편, 제1 및 제2 컨택 전극들(CNE1, CNE2)의 형성 순서는 실시예에 따라 달라질 수 있다. 예를 들어, 실시예에 따라 제1 컨택 전극(CNE1)이 형성되기 전에 제2 컨택 전극(CNE2)이 먼저 형성되고, 제2 컨택 전극(CNE2) 및 제2 절연층(INS2)을 커버하도록 제3 절연층(INS3)이 형성된 이후, 제3 절연층(INS3) 상에 제1 컨택 전극(CNE1)이 형성될 수도 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 도 9에 도시된 바와 같이 서로 동일한 층에 배치될 수도 있다. 즉, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 기판(SUB)의 일면 상에서 동일한 도전층으로 이루어질 수 있다. 이 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일한 공정에서 동시에 형성될 수 있으므로, 표시 장치의 제조 공정을 간소화할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 순차적으로 형성될 수도 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 또는 FTO(Fluorine Tin Oxide)를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 광은 제1 및 제2 컨택 전극들(CNE1, CNE2)을 투과하여 표시 패널(PNL)의 외부로 방출될 수 있게 된다.
제3 절연층(INS3)은 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 배치될 수 있다. 이와 같이 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 제3 절연층(INS3)을 형성하게 되면, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 사이의 전기적 안정성을 확보할 수 있다. 예를 들어, 제3 절연층(INS3)에 의해 제1 및 제2 컨택 전극들(CNE1, CNE2)이 안정적으로 분리될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)의 사이에서 쇼트 결함이 발생하는 것을 효과적으로 방지할 수 있다.
제3 절연층(INS3)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연층(INS3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 또는 알루미늄 산화물(AlOx) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2) 및/또는 제3 절연층(INS3) 상에는 제4 절연층(INS4)이 배치될 수 있다. 예를 들어, 제4 절연층(INS4)은 제1 뱅크(BNK1), 제1 및 제2 전극들(ELT1, ELT2), 제1, 제2 및/또는 제3 절연층들(INS1, INS2, INS3), 발광 소자들(LD), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)을 커버할 수 있다. 제4 절연층(INS4)은 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다.
제4 절연층(INS4)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제4 절연층(INS4)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 또는 알루미늄 산화물(AlOx) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
일 실시예에서, 제4 절연층(INS4)은 다층 구조의 박막 봉지층을 포함할 수 있다. 예를 들어, 제4 절연층(INS4)은 적어도 두 층의 무기 절연층들과 상기 적어도 두 층의 무기 절연층들의 사이에 개재된 적어도 한 층의 유기 절연층을 포함한 다층 구조의 박막 봉지층으로 구성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제4 절연층(INS4)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있을 것이다.
표시층(DPL) 상에는 제2 뱅크(BNK2), 컬러 변환층(CCL), 및 저굴절층(LRL)이 배치될 수 있다. 컬러 변환층(CCL)과 저굴절층(LRL)은 제2 뱅크(BNK2)에 의해 구획된 영역 내에 배치될 수 있다.
제2 뱅크(BNK2)는 화소들(PXL)의 발광 영역(EMA)을 둘러싸도록 배치될 수 있다. 즉, 제2 뱅크(BNK2)는 화소(PXL)가 제공되는 각 화소 영역(PXA)의 경계 영역 및/또는 인접한 화소들(PXL) 사이의 영역에 배치될 수 있다. 이하에서, 제1 제2 및 제3 화소 영역들(PXA1, PXA2, PXA3) 중 임의의 화소 영역을 지칭하거나, 두 종류 이상의 화소 영역들을 포괄적으로 지칭할 때, "화소 영역(PXA)" 또는 "화소 영역들(PXA)"이라 하기로 한다.
제2 뱅크(BNK2)는 화소들(PXL)의 발광 영역(EMA)을 정의하는 개구부(OP)를 포함할 수 있다. 컬러 변환층(CCL)과 저굴절층(LRL)은 제2 뱅크(BNK2)의 개구부(OP) 내에 배치될 수 있다. 제2 뱅크(BNK2)의 개구부(OP)에 의해 각각의 발광 영역(EMA)이 구획됨으로써, 발광 영역(EMA)에 컬러 변환층(CCL)과 저굴절층(LRL)이 공급될 수 있다. 즉, 제2 뱅크(BNK2)는 후술할 컬러 변환층(CCL)과 저굴절층(LRL)을 형성하는 단계에서, 컬러 변환층(CCL)과 저굴절층(LRL)이 공급되어야 할 각각의 발광 영역(EMA)을 규정하는 댐 구조물로 기능할 수 있다.
제2 뱅크(BNK2)는 적어도 하나의 유기 재료 및/또는 무기 재료를 포함할 수 있다. 일 예로, 제1 뱅크(BNK1)는 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토 레지스트막 등을 포함할 수 있다. 또는, 제2 뱅크(BNK2)는 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯한 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 제2 뱅크(BNK2)의 구성 물질 및/또는 패턴 형상은 다양하게 변경될 수 있다.
실시예에 따라, 제2 뱅크(BNK2)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함하도록 구성되어 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 제2 뱅크(BNK2)는 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 현재 공지된 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 제2 뱅크(BNK2)는 흑색의 불투명 패턴으로 형성되어 광을 차단할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제2 뱅크(BNK2)는 수지에 분산된 산란 입자를 포함할 수도 있다.
컬러 변환층(CCL)은 제2 뱅크(BNK2)의 개구부(OP) 내에서 발광 소자들(LD) 상에 배치될 수 있다. 컬러 변환층(CCL)은 제1 화소(PXL1)에 배치된 제1 컬러 변환층(CCL1), 제2 화소(PXL2)에 배치된 제2 컬러 변환층(CCL2), 및 제3 화소(PXL3)에 배치된 광 산란층(LSL)을 포함할 수 있다.
일 실시예에서, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 서로 동일한 색의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 제3 색, 일 예로 약 400nm 내지 500nm 파장 대역에 속하는 청색의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 이러한 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 중 적어도 일부의 화소들(PXL) 상에 색 변환 입자들을 포함한 컬러 변환층(CCL)이 배치됨으로써 풀-컬러의 영상을 표시할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 서로 다른 색의 광을 방출하는 발광 소자들(LD)을 구비할 수 있다. 예를 들어, 제1 화소(PXL1)는 제1 색(또는, 적색) 발광 소자(LD)를 포함하고, 제2 화소(PXL2)는 제2 색(또는, 녹색) 발광 소자(LD)를 포함하고, 제3 화소(PXL3)는 제3 색(또는, 청색) 발광 소자(LD)를 포함할 수도 있다.
제1 컬러 변환층(CCL1)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 화소(PXL1)가 적색 화소인 경우, 제1 컬러 변환층(CCL1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷(QDr)을 포함할 수 있다. 예를 들어, 제1 컬러 변환층(CCL1)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제1 퀀텀 닷(QDr)을 포함할 수 있다. 제1 퀀텀 닷(QDr)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 약 620nm 내지 780nm 파장 대역의 적색 광을 방출할 수 있다. 한편, 제1 화소(PXL1)가 다른 색의 화소인 경우, 제1 컬러 변환층(CCL1)은 제1 화소(PXL1)의 색에 대응하는 제1 퀀텀 닷을 포함할 수 있다.
제2 컬러 변환층(CCL2)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 화소(PXL2)가 녹색 화소인 경우, 제2 컬러 변환층(CCL2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷(QDg)을 포함할 수 있다. 예를 들어, 제2 컬러 변환층(CCL2)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제2 퀀텀 닷(QDg)을 포함할 수 있다. 제2 퀀텀 닷(QDg)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 약 500nm 내지 570nm 파장 대역의 녹색 광을 방출할 수 있다. 한편, 제2 화소(PXL2)가 다른 색의 화소인 경우, 제2 컬러 변환층(CCL2)은 제2 화소(PXL2)의 색에 대응하는 제2 퀀텀 닷을 포함할 수 있다.
제1 퀀텀 닷(QDr) 및 제2 퀀텀 닷(QDg) 각각은 Ⅱ-Ⅳ족 화합물, Ⅳ-Ⅵ족 화합물, Ⅳ족 원소, Ⅵ족 화합물 및 이들의 조합에서 선택될 수 있으나, 이에 한정되지는 않는다.
제1 퀀텀 닷(QDr) 및 제2 퀀텀 닷(QDg)은 약 45nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 제1 퀀텀 닷(QDr) 및 제2 퀀텀 닷(QDg)을 통해 발광되는 광은 전 방향으로 방출될 수 있다. 이에 따라, 표시 장치의 시야각이 향상될 수 있다.
한편, 제1 퀀텀 닷(QDr) 및 제2 퀀텀 닷(QDg)은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 반드시 이에 제한되는 것은 아니며, 제1 퀀텀 닷(QDr) 및 제2 퀀텀 닷(QDg)의 형태는 다양하게 변경될 수 있다.
일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 퀀텀 닷(QDr) 및 제2 퀀텀 닷(QDg)에 입사시킴으로써, 제1 퀀텀 닷(QDr) 및 제2 퀀텀 닷(QDg)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 화소(PXL1) 및 제2 화소(PXL2)에서 방출되는 광의 효율을 증가시킴과 아울러, 우수한 색 재현성을 확보할 수 있다. 또한, 동일한 색의 발광 소자들(LD)(일 예로, 청색 발광 소자들)을 이용하여 제1 화소들, 제2 화소들 및 제3 화소들(PXL1, PXL2, PXL3)의 광원 유닛(LSU)을 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
광 산란층(LSL)은 발광 소자(LD)에서 방출되는 제3 색의 광을 효율적으로 이용하기 위해 선택적으로 구비될 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 화소(PXL3)가 청색 화소인 경우, 광 산란층(LSL)은 발광 소자(LD)로부터 방출되는 광을 효율적으로 이용하기 위하여 적어도 한 종류의 광 산란 입자들(SCT)을 포함할 수 있다.
예를 들어, 광 산란층(LSL)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 광 산란 입자들(SCT)을 포함할 수 있다. 일 예로, 광 산란층(LSL)은 이산화 티타늄(TiO2) 또는 실리카(Silica) 등의 광 산란 입자들(SCT)을 포함할 수 있으나, 광 산란 입자들(SCT)의 구성 물질이 이에 한정되는 것은 아니다. 한편, 광 산란 입자들(SCT)이 제3 화소(PXL3)가 형성되는 제3 화소 영역(PXA3)에만 배치되어야 하는 것은 아니다. 일 예로, 광 산란 입자들(SCT)은 제1 및/또는 제2 컬러 변환층들(CCL1, CCL2)의 내부에도 선택적으로 포함될 수 있다.
저굴절층(LRL)은 컬러 변환층(CCL) 상에 배치될 수 있다. 저굴절층(LRL)은 컬러 변환층(CCL)으로부터 제공된 광을 전반사에 의해 리사이클링하여 표시 패널(PNL)의 광 효율을 향상시키는 역할을 할 수 있다. 이를 위해, 저굴절층(LRL)은 컬러 변환층(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다. 예를 들어, 컬러 변환층(CCL)의 굴절률은 약 1.6 내지 2.0일 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 저굴절층(LRL)의 굴절률은 약 1.1 내지 1.3일 수 있으나, 반드시 이에 제한되는 것은 아니다.
또한, 저굴절층(LRL)은 컬러 변환층(CCL) 상에 직접 배치되어 컬러 변환층(CCL)과 접할 수 있다. 이 경우, 저굴절층(LRL)은 컬러 변환층(CCL)에 수분 또는 공기 등의 불순물이 침투하여 컬러 변환층(CCL)을 손상시키거나 오염시키는 것을 방지하는 역할을 할 수 있다. 이와 같이, 컬러 변환층(CCL)이 저굴절층(LRL)에 의해 밀봉되는 경우, 저굴절층(LRL)과 컬러 변환층(CCL) 사이에 별도의 캡핑층을 형성하기 위한 공정을 생략할 수 있으므로 공정 경제성을 확보할 수 있다.
또한, 저굴절층(LRL)은 제2 뱅크(BNK2)의 개구부(OP) 내에 배치될 수 있다. 즉, 저굴절층(LRL)은 화소들(PXL)의 발광 영역(EMA)에 각각 배치될 수 있다. 이 경우, 고가의 저굴절 재료를 각 화소들(PXL)의 발광 영역(EMA)에 선택적으로 도포하여 저굴절층(LRL)을 형성할 수 있으므로, 원가 경쟁력을 확보할 수 있다.
또한, 컬러 변환층(CCL)을 형성하는 과정에서 컬러 변환층(CCL)이 제2 뱅크(BNK2)보다 낮게 형성되어 컬러 변환층(CCL)과 제2 뱅크(BNK2) 사이에 소정의 단차가 형성되더라도, 저굴절층(LRL)이 제2 뱅크(BNK2)의 개구부(OP) 내에 배치되어 컬러 변환층(CCL)에 의한 단차를 최소화할 수 있다. 이에 따라, 컬러 변환층(CCL)과 저굴절층(LRL) 상부에 후술할 컬러 필터층(CFL) 등을 균일하게 형성할 수 있으므로, 표시 패널(PNL)의 표시 품질을 향상시킬 수 있다. 아울러, 단차 개선을 위한 별도의 평탄화층을 생략할 수 있으므로, 표시 패널(PNL)의 두께를 최소화하여 광 효율을 향상시킬 수 있다.
실시예에 따라, 저굴절층(LRL)은 베이스 수지 및 상기 베이스 수지 내에 분산된 중공 입자(HP)를 포함할 수 있다. 상기 베이스 수지는 폴리실록산(polysiloxane), 폴리우레탄(polyrethane), 아크릴(acryl), 에폭시(epoxy), 페놀(phenolic), 폴리아미드(polyamide), 또는 폴리이미드(polyimide) 수지를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 중공 입자(HP)는 중공 실리카 입자를 포함할 수 있다. 또는, 중공 입자(HP)는 포로젠(porogen)에 의해 형성된 기공일 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 저굴절층(LRL)은 산화 아연(ZnO) 입자, 이산화 티타늄(TiO2) 입자, 나노 실리케이트(nano silicate) 입자 중 적어도 어느 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
일 실시예에서, 중공 입자(HP)의 함량은 저굴절층(LRL)의 고형분 100 중량%를 기준으로 10 중량% 내지 90 중량%이거나, 40 중량% 내지 70 중량%일 수 있다. 중공 입자(HP)의 직경은 10nm 내지 100nm이거나, 60nm 내지 100nm이고, 중공 입자(HP)의 껍질(shell)의 두께는 5nm 내지 50nm일 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 저굴절층(LRL)은 경화제, 광중합 개시제, 및 자외선 흡수제 중 적어도 하나를 더 포함할 수 있다.
일 실시예에서, 화소들(PXL)의 발광 영역(EMA)에 저굴절층(LRL)을 국부적으로 형성하기 위해 제2 뱅크(BNK2)는 발액성(repellant)을 가질 수 있다. 예를 들어, 제2 뱅크(BNK2)의 표면, 즉 개구부(OP)의 일면은 불소기(Fluoro group, F)를 포함할 수 있다. 제2 뱅크(BNK2)가 발액성을 갖는 경우, 제2 뱅크(BNK2)의 개구부(OP) 내에 국부적으로 저굴절 재료가 도포될 수 있으므로 각 화소들(PXL)의 발광 영역(EMA)에 저굴절층(LRL)을 용이하게 형성할 수 있다. 이 경우, 저굴절층(LRL)은 제2 뱅크(BNK2)의 개구부(OP) 상에 직접 형성되어, 개구부(OP)의 일면과 접할 수 있다.
한편, 제2 뱅크(BNK2)가 발액성을 갖는 경우, 컬러 변환층(CCL)과 저굴절층(LRL)은 개구부(OP) 내에서 서로 다른 두께를 가질 수 있다. 이에 대한 상세한 설명을 위해 도 10이 참조된다.
도 10을 참조하면, 컬러 변환층(CCL)과 저굴절층(LRL)은 개구부(OP)의 일면과 접하는 가장자리부와 상기 가장자리부에 의해 둘러싸인 중앙부를 포함할 수 있다. 제2 뱅크(BNK2) 표면의 발액성으로 인해 컬러 변환층(CCL)의 가장자리부의 제3 방향(Z축 방향)의 두께(CCLt1)는 컬러 변환층(CCL)의 중앙부의 제3 방향(Z축 방향)의 두께(CCLt2)보다 작을 수 있다. 이러한 컬러 변환층(CCL)의 두께 산포는 저굴절층(LRL)에 의해 평탄화될 수 있다. 즉, 저굴절층(LRL)의 가장자리부의 제3 방향(Z축 방향)의 두께(LRLt1)는 저굴절층(LRL)의 중앙부의 제3 방향(Z축 방향)의 두께(LRLt2)보다 클 수 있다. 저굴절층(LRL)에 의한 평탄화 및 광 효율 향상과 동시에 원가 절감을 확보하기 위해 저굴절층(LRL)의 제3 방향(Z축 방향)의 두께(LRLt1, LRLt2)는 0.1um 내지 5.0um이거나, 0.5um 내지 2.5um 일 수 있으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 컬러 변환층(CCL)의 가장자리와 중앙부는 실질적으로 평탄하게 형성될 수도 있다.
또한, 상술한 바와 같이 컬러 변환층(CCL)을 형성하는 과정에서 컬러 변환층(CCL)이 제2 뱅크(BNK2)보다 낮게 형성될 수 있다. 즉, 컬러 변환층(CCL)의 제3 방향(Z축 방향)의 두께(CCLt1, CCLt2)는 제2 뱅크(BNK2)의 제3 방향(Z축 방향)의 두께(BNKt)보다 작을 수 있다. 이러한 컬러 변환층(CCL)과 제2 뱅크(BNK2)의 단차는 저굴절층(LRL)에 의해 평탄화될 수 있다. 즉, 가장자리부의 컬러 변환층(CCL)의 제3 방향(Z축 방향)의 두께(CCLt1)와 저굴절층(LRL)의 제3 방향(Z축 방향)의 두께(LRLt1)의 합은 제2 뱅크(BNK2)의 제3 방향(Z축 방향)의 두께(BNKt)와 실질적으로 동일할 수 있다. 또한, 중앙부의 컬러 변환층(CCL)의 제3 방향(Z축 방향)의 두께(CCLt2)와 저굴절층(LRL)의 제3 방향(Z축 방향)의 두께(LRLt2)의 합은 제2 뱅크(BNK2)의 제3 방향(Z축 방향)의 두께(BNKt)와 실질적으로 동일할 수 있으나, 반드시 이에 제한되는 것은 아니다.
다시 도 7을 참조하면, 저굴절층(LRL) 상에는 캡핑층(CP)이 배치될 수 있다. 캡핑층(CP)은 저굴절층(LRL)과 제2 뱅크(BNK2)를 직접 커버할 수 있다. 저굴절층(LRL)의 일면은 컬러 변환층(CCL)과 접하고, 저굴절층(LRL)의 타면은 캡핑층(CP)과 접할 수 있다. 캡핑층(CP)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 배치될 수 있다. 캡핑층(CP)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 필터층(CFL) 및/또는 컬러 변환층(CCL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한, 캡핑층(CP)은 컬러 필터층(CFL)에 포함된 색재(colorant)가 다른 구성으로 확산되는 것을 방지할 수 있다. 캡핑층(CP)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 및 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
저굴절층(LRL) 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 각 화소(PXL)의 색에 부합되는 컬러 필터를 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은 제1 화소(PXL1)에 배치되어 제1 화소(PXL1)에서 생성된 광을 선택적으로 투과시키는 제1 컬러 필터(CF1), 제2 화소(PXL2)에 배치되어 제2 화소(PXL2)에서 생성된 광을 선택적으로 투과시키는 제2 컬러 필터(CF2), 및 제3 화소(PXL3)에 배치되어 제3 화소(PXL3)에서 생성된 광을 선택적으로 투과시키는 제3 컬러 필터(CF3)를 포함할 수 있다. 일 실시예에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3)는 각각 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터일 수 있으나, 이에 한정되지는 않는다. 이하에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3) 중 임의의 컬러 필터를 지칭하거나, 두 종류 이상의 컬러 필터들을 포괄적으로 지칭할 때, "컬러 필터(CF)" 또는 "컬러 필터들(CF)"이라 하기로 한다.
제1 컬러 필터(CF1)는 제1 화소(PXL1)의 발광 영역(EMA)과 중첩하도록 배치되며, 제1 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제1 화소(PXL1)가 적색 화소일 때, 제1 컬러 필터(CF1)는 적색 컬러 필터 물질을 포함할 수 있다.
제2 컬러 필터(CF2)는 제2 화소(PXL2)의 발광 영역(EMA)과 중첩하도록 배치되며, 제2 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제2 화소(PXL2)가 녹색 화소일 때, 제2 컬러 필터(CF2)는 녹색 컬러 필터 물질을 포함할 수 있다.
제3 컬러 필터(CF3)는 제3 화소(PXL3)의 발광 영역(EMA)과 중첩하도록 배치되며, 제3 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제3 화소(PXL3)가 청색 화소일 때, 제3 컬러 필터(CF3)는 청색 컬러 필터 물질을 포함할 수 있다.
컬러 필터들(CF)의 사이에는 블랙 매트릭스(BM)가 배치될 수 있다. 블랙 매트릭스(BM)는 각각의 발광 영역(EMA)과 중첩하지 않도록 화소 영역들(PXA)의 경계 영역에 배치될 수 있다. 예를 들어, 블랙 매트릭스(BM)는 제2 뱅크(BNK2)와 중첩하도록 배치될 수 있다.
블랙 매트릭스(BM)는 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 현재 공지된 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 또한, 블랙 매트릭스(BM)는 제2 뱅크(BNK2)와 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 즉, 블랙 매트릭스(BM)와 제2 뱅크(BNK2)는 서로 동일 또는 상이한 물질을 포함할 수 있다. 한편, 블랙 매트릭스(BM)는 실시예에 따라 생략될 수 있다. 이 경우, 화소 영역들(PXA)의 경계에는 제1 내지 제3 컬러 필터(CF1, CF2, CF3)가 서로 중첩되어 배치될 수 있다.
컬러 필터층(CFL) 상에는 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 하부에 배치된 컬러 필터층(CFL), 컬러 변환층(CCL), 표시층(DPL), 및 회로층(PCL)을 커버할 수 있다. 봉지층(ENC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 이를 위해, 봉지층(ENC)은 적어도 하나의 무기층을 포함할 수 있다. 예를 들어, 상기 무기층은 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 및 실리콘 산질화물(SiOxNy)을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 봉지층(ENC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다. 이를 위해, 봉지층(ENC)은 적어도 하나의 유기층을 포함할 수 있다. 예를 들어, 상기 유기층은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin)일 수 있으나, 반드시 이에 제한되는 것은 아니다. 상술한 바와 같이, 컬러 필터층(CFL) 상에는 봉지층(ENC)이 배치되는 경우, 별도의 상부 기판이 생략될 수 있으므로 표시 패널(PNL)의 두께를 최소화하여 광 효율을 향상시킬 수 있다.
상술한 일 실시예에 따른 표시 장치에 의하면, 저굴절층(LRL)이 컬러 변환층(CCL) 상에 직접 형성되어 별도의 캡핑층을 형성하기 위한 공정을 생략할 수 있으므로 공정 경제성을 향상시킬 수 있다. 또한, 저굴절층(LRL)이 제2 뱅크(BNK2)의 개구부(OP) 내에 배치됨에 따라 저굴절 재료의 도포량을 절감할 수 있으므로 원가 경쟁력을 확보할 수 있다. 아울러, 컬러 변환층(CCL)을 형성하는 과정에서 컬러 변환층(CCL)과 제2 뱅크(BNK2) 사이에 소정의 단차가 형성되더라도, 저굴절층(LRL)에 의해 평탄화될 수 있다. 이에 따라, 컬러 변환층(CCL)과 저굴절층(LRL) 상부에 후술할 컬러 필터층(CFL) 등을 균일하게 형성할 수 있으므로, 표시 패널(PNL)의 표시 품질을 향상시킬 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 11은 다른 실시예에 따른 표시 장치를 나타내는 단면도이다. 도 12는 도 11의 컬러 변환층과 저굴절층을 개략적으로 나타내는 단면도이다.
도 11 및 도 12를 참조하면, 본 실시예에 따른 표시 장치는 저굴절층(LRL)이 제2 뱅크(BNK2)의 상부에 더 배치된다는 점에서 도 1 내지 도 10의 실시예와 상이하다.
구체적으로, 저굴절층(LRL)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 배치될 수 있다. 즉, 저굴절층(LRL)은 화소들(PXL)의 발광 영역(EMA)뿐만 아니라 화소 영역(PXA)의 경계 영역 및/또는 인접한 화소들(PXL) 사이의 영역에도 배치될 수 있다. 예를 들어, 저굴절층(LRL)은 제2 뱅크(BNK2)의 개구부(OP) 내에서 컬러 변환층(CCL) 상에 배치되고, 제2 뱅크(BNK2)의 상부에 더 배치될 수 있다. 이에 따라, 저굴절층(LRL)은 컬러 변환층(CCL)에 의해 노출된 제2 뱅크(BNK2)의 일면을 커버할 수 있다. 일 실시예에서, 저굴절층(LRL)은 컬러 변환층(CCL)에 의해 노출된 제2 뱅크(BNK2)의 일면을 직접 커버하여 제2 뱅크(BNK2)와 접할 수 있다.
예를 들어, 저굴절층(LRL)을 형성하는 과정에서 저굴절 재료가 제2 뱅크(BNK2) 상에 전면적으로 도포되는 경우, 제2 뱅크(BNK2)의 상부에도 저굴절층(LRL)이 배치될 수 있다. 한편, 저굴절 재료가 전면적으로 도포되더라도 상술한 바와 같이 제2 뱅크(BNK2)의 표면이 발액성을 가지는 경우, 제2 뱅크(BNK2)의 개구부(OP) 내로 저굴절 재료가 용이하게 유입될 수 있다. 따라서, 컬러 변환층(CCL)이 제2 뱅크(BNK2)보다 낮게 형성되어 컬러 변환층(CCL)과 제2 뱅크(BNK2) 사이에 소정의 단차가 형성되더라도, 저굴절층(LRL)이 제2 뱅크(BNK2)의 개구부(OP) 내에 배치되어 컬러 변환층(CCL)에 의한 단차를 최소화할 수 있음은 앞서 설명한 바와 같다.
실시예에 따라, 컬러 변환층(CCL)과 저굴절층(LRL)은 각 영역에서 서로 다른 두께를 가질 수 있다. 이에 대한 상세한 설명을 위해 도 12가 참조된다.
도 12를 참조하면, 개구부(OP) 내에서 컬러 변환층(CCL) 상에 배치된 저굴절층(LRL)의 제3 방향(Z축 방향)의 두께(LRLt1, LRLt2)는 제2 뱅크(BNK2) 상에 배치된 저굴절층(LRL)의 제3 방향(Z축 방향)의 두께(LRLt3)보다 클 수 있다. 컬러 변환층(CCL) 상에 배치된 저굴절층(LRL)의 제3 방향(Z축 방향)의 두께(LRLt1, LRLt2)는 제2 뱅크(BNK2) 상에 배치된 저굴절층(LRL)의 제3 방향(Z축 방향)의 두께(LRLt3)의 약 3배 이상으로 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 이와 같이 제2 뱅크(BNK2) 상에 배치되는 저굴절층(LRL)의 두께(LRLt3)를 컬러 변환층(CCL) 상에 배치되는 저굴절층(LRL)의 두께(LRLt1, LRLt2)보다 얇게 형성하는 경우, 저굴절 재료의 도포량을 절감할 수 있으므로 원가 경쟁력을 확보할 수 있다.
실시예에 따라, 컬러 변환층(CCL)과 저굴절층(LRL)은 개구부(OP)의 일면과 접하는 가장자리부와 상기 가장자리부에 의해 둘러싸인 중앙부를 포함할 수 있다. 제2 뱅크(BNK2) 표면의 발액성으로 인해 컬러 변환층(CCL)의 가장자리부의 제3 방향(Z축 방향)의 두께(CCLt1)는 컬러 변환층(CCL)의 중앙부의 제3 방향(Z축 방향)의 두께(CCLt2)보다 작을 수 있다. 이러한 컬러 변환층(CCL)의 두께 산포는 저굴절층(LRL)에 의해 평탄화될 수 있다. 즉, 저굴절층(LRL)의 가장자리부의 제3 방향(Z축 방향)의 두께(LRLt1)는 저굴절층(LRL)의 중앙부의 제3 방향(Z축 방향)의 두께(LRLt2)보다 클 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 컬러 변환층(CCL)의 가장자리와 중앙부는 실질적으로 평탄하게 형성될 수도 있다.
저굴절층(LRL) 상에는 캡핑층(CP)이 배치될 수 있다. 캡핑층(CP)은 저굴절층(LRL)의 전면 상에 형성될 수 있다. 캡핑층(CP)은 저굴절층(LRL) 상에 직접 배치되어 저굴절층(LRL)과 접할 수 있다.
이외 컬러 변환층(CCL), 저굴절층(LRL), 및 캡핑층(CP)은 도 1 내지 도 10을 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
도 13 및 도 14는 또 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 13 및 도 14를 참조하면, 본 실시예에 따른 표시 장치는 저굴절층(LRL)의 일면 상에 배치된 제1 캡핑층(CP1)과 저굴절층(LRL)의 타면 상에 배치된 제2 캡핑층(CP2)을 포함한다는 점에서 도 1 내지 도 10의 실시예와 상이하다.
구체적으로, 제1 캡핑층(CP1)은 저굴절층(LRL)을 직접 커버할 수 있다. 제1 캡핑층(CP1)의 일면은 컬러 필터층(CFL)과 접하고, 제1 캡핑층(CP1)의 타면은 저굴절층(LRL)과 접할 수 있다.
제2 캡핑층(CP2)은 컬러 변환층(CCL) 및/또는 제2 뱅크(BNK2)를 직접 커버할 수 있다. 제2 캡핑층(CP2)의 일면은 저굴절층(LRL)과 접하고, 제2 캡핑층(CP2)의 타면은 컬러 변환층(CCL) 및/또는 제2 뱅크(BNK2)와 접할 수 있다.
제1 캡핑층(CP1)과 제2 캡핑층(CP2)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 배치될 수 있다. 제1 캡핑층(CP1)과 제2 캡핑층(CP2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 필터층(CFL) 및/또는 컬러 변환층(CCL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한, 제1 캡핑층(CP1)과 제2 캡핑층(CP2)은 컬러 필터층(CFL)에 포함된 색재가 다른 구성으로 확산되는 것을 방지할 수 있다. 제1 캡핑층(CP1)과 제2 캡핑층(CP2)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 및 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다. 일 실시예에서, 제1 캡핑층(CP1)과 제2 캡핑층(CP2)은 동일한 물질로 이루어질 수 있으나, 반드시 이에 제한되는 것은 아니다.
실시예에 따라, 제1 캡핑층(CP1)과 제2 캡핑층(CP2)은 직접 접할 수 있다. 예를 들어, 도 13에 도시된 바와 같이 제1 캡핑층(CP1)과 제2 캡핑층(CP2)은 제2 뱅크(BNK2) 상에서 접할 수 있다. 이 경우, 저굴절층(LRL)이 제1 캡핑층(CP1) 및/또는 제2 캡핑층(CP2)과 접촉하는 면적을 최소화할 수 있으므로, 계면 스트레스를 최소화할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 도 14에 도시된 바와 같이 저굴절층(LRL)이 제2 뱅크(BNK2)의 상부에 더 배치되는 경우에는 제1 캡핑층(CP1)과 제2 캡핑층(CP2) 사이에 저굴절층(LRL)이 개재되어 제1 캡핑층(CP1)과 제2 캡핑층(CP2)이 비접촉할 수 있다.
이외 컬러 변환층(CCL) 및 저굴절층(LRL)은 도 1 내지 도 10을 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
도 15는 또 다른 실시예에 따른 표시 장치를 나타내는 단면도이다. 도 16은 도 15의 제2 뱅크와 경사 패턴을 개략적으로 나타내는 단면도이다.
도 15 및 도 16을 참조하면, 본 실시예에 따른 표시 장치는 제2 뱅크(BNK2)의 상부에 배치된 경사 패턴(IP)을 더 포함한다는 점에서 도 1 내지 도 10의 실시예와 상이하다.
구체적으로, 경사 패턴(IP)은 제2 뱅크(BNK2)의 상면 상에서 기판(SUB)의 높이 방향, 즉 제3 방향(Z축 방향)으로 돌출될 수 있다. 경사 패턴(IP)은 실시예에 따라 다양한 형상을 가질 수 있다. 일 실시예에서, 경사 패턴(IP)은 정 테이퍼 구조를 가질 수 있다. 예를 들어, 경사 패턴(IP)은 도 15 및 도 16에 도시된 바와 같이 기판(SUB)에 대하여 일정한 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 경사 패턴(IP)은 곡면의 측벽을 가질 수 있다. 일 예로, 경사 패턴(IP)은 반원 또는 반타원 형상 등의 단면을 가질 수 있다.
경사 패턴(IP)은 적어도 하나의 유기 재료 및/또는 무기 재료를 포함할 수 있다. 일 예로, 경사 패턴(IP)은 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토 레지스트막 등을 포함할 수 있다. 또는, 경사 패턴(IP)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯한 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 경사 패턴(IP)의 구성 물질 및/또는 패턴 형상은 다양하게 변경될 수 있다. 실시예에 따라, 경사 패턴(IP)은 제2 뱅크(BNK2)와 동일한 물질로 이루어질 수 있다. 이 경우, 경사 패턴(IP)은 제2 뱅크(BNK2)와 동일한 공정에서 동시에 형성될 수 있으므로, 표시 장치의 제조 공정을 간소화할 수 있다. 예를 들어, 공정 조건을 제어하거나 하프톤 마스크 또는 슬릿 마크를 이용하여 경사 패턴(IP)과 제2 뱅크(BNK2)를 동시에 패터닝할 수 있다. 또는, 레벨링제(leveling agent) 또는 리플로우제(reflow agent) 등 첨가제를 도입함으로써 제2 뱅크(BNK2) 상에 경사 패턴(IP)을 형성할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 경사 패턴(IP)은 제2 뱅크(BNK2)의 상면에 순차적으로 형성될 수도 있다.
경사 패턴(IP)의 경사각(θi)은 제2 뱅크(BNK2)의 경사각(θb)보다 작을 수 있다. 여기서 경사각(θi, θb)은 경사 패턴(IP)과 제2 뱅크(BNK2)가 각각 기판(SUB)의 상면과 이루는 예각을 의미할 수 있다.
제2 뱅크(BNK2)의 상부에 배치된 경사 패턴(IP)이 배치되는 경우, 저굴절층(LRL)을 형성하는 과정에서 저굴절 재료가 제2 뱅크(BNK2) 상에 전면적으로 도포되더라도, 경사 패턴(IP)에 의해 제2 뱅크(BNK2)의 개구부(OP) 내로 저굴절 재료가 용이하게 유입될 수 있다. 따라서, 저굴절 재료의 도포량을 절감하여 원가 경쟁력을 확보할 수 있음은 앞서 설명한 바와 같다.
이외 컬러 변환층(CCL), 저굴절층(LRL), 및 제2 뱅크(BNK2)는 도 1 내지 도 10을 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
PXL1, PXL2, PXL3: 제1 내지 제3 화소들
EMA: 발광 영역
LD: 발광 소자
BNK1: 제1 뱅크
BNK2: 제2 뱅크
OP: 개구부
CCL: 컬러 변환층
LRL: 저굴절층
CP: 캡핑층
CFL: 컬러 필터층

Claims (20)

  1. 복수의 화소들을 정의하는 개구부를 포함하는 뱅크;
    상기 화소들에 배치된 복수의 발광 소자들;
    상기 개구부 내에서 상기 발광 소자들 상에 배치된 컬러 변환층; 및
    상기 개구부 내에서 상기 컬러 변환층 상에 배치된 저굴절층을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 저굴절층은 상기 컬러 변환층 상에 직접 배치되어 상기 컬러 변환층과 접하는 표시 장치.
  3. 제1 항에 있어서,
    상기 저굴절층은 상기 개구부의 일면과 접하는 표시 장치.
  4. 제1 항에 있어서,
    상기 저굴절층은 상기 개구부의 일면과 접하는 가장자리부와 상기 가장자리부에 의해 둘러싸인 중앙부를 포함하고, 상기 가장자리부의 두께는 상기 중앙부의 두께보다 두꺼운 표시 장치.
  5. 제4 항에 있어서,
    상기 저굴절층을 커버하는 캡핑층을 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 저굴절층의 일면은 상기 컬러 변환층과 접하고, 상기 저굴절층의 타면은 상기 캡핑층과 접하는 표시 장치.
  7. 제5 항에 있어서,
    상기 캡핑층은 상기 뱅크를 직접 커버하는 표시 장치.
  8. 제5 항에 있어서,
    상기 캡핑층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 뱅크의 표면은 발액성을 갖는 표시 장치.
  10. 제1 항에 있어서,
    상기 컬러 변환층과 중첩하는 컬러 필터층을 더 포함하고,
    상기 저굴절층은 상기 컬러 변환층과 상기 컬러 필터층 사이에 배치되는 표시 장치.
  11. 제1 항에 있어서,
    상기 저굴절층은 중공 입자를 더 포함하는 표시 장치.
  12. 제1 항에 있어서,
    상기 컬러 변환층은 베이스 수지, 및 상기 베이스 수지에 분산된 퀀텀 닷을 포함하는 표시 장치.
  13. 제1 항에 있어서,
    상기 컬러 변환층과 상기 저굴절층 사이에 배치된 캡핑층을 더 포함하는 표시 장치.
  14. 제1 항에 있어서,
    상기 뱅크 상에 배치된 경사 패턴을 더 포함하고,
    상기 경사 패턴의 경사각은 상기 뱅크의 경사각보다 작은 표시 장치.
  15. 복수의 화소들을 정의하는 개구부를 포함하는 뱅크;
    상기 화소들에 배치된 복수의 발광 소자들;
    상기 개구부 내에서 상기 발광 소자들 상에 배치된 컬러 변환층; 및
    상기 컬러 변환층 상에 배치된 저굴절층을 포함하되,
    상기 저굴절층은 상기 컬러 변환층에 의해 노출된 뱅크의 일면을 커버하는 표시 장치.
  16. 제15 항에 있어서,
    상기 저굴절층은 상기 컬러 변환층 상에 직접 배치되어 상기 컬러 변환층과 접하는 표시 장치.
  17. 제15 항에 있어서,
    상기 저굴절층은 상기 뱅크 상에 직접 배치되어 상기 뱅크와 접하는 표시 장치.
  18. 제15 항에 있어서,
    상기 컬러 변환층 상에서 상기 저굴절층의 두께는 상기 뱅크 상에서 상기 저굴절층의 두께보다 두꺼운 표시 장치.
  19. 제15 항에 있어서,
    상기 저굴절층을 커버하는 캡핑층을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 저굴절층의 일면은 상기 컬러 변환층과 접하고, 상기 저굴절층의 타면은 상기 캡핑층과 접하는 표시 장치.
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