CN116018685A - 发光装置及其制造方法以及包括发光装置的显示装置 - Google Patents

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Abstract

一种发光元件可以包括：第一端部和第二端部，布置在发光元件的长度方向上；第一半导体层，布置在第一端部上；活性层，布置在第一半导体层上；第二半导体层，布置在活性层上；第一阻挡层，设置在活性层与第一半导体层之间，并且包括第一区域和第二区域；以及绝缘膜，用于围绕第一半导体层、活性层、第一阻挡层和第二阻挡层中的每个的外周表面。这里，第一区域可以包括具有比第一半导体层、活性层和第二半导体层的铝成分高的铝成分的半导体层，并且第二区域可以包括氧化物层。

Description

发光装置及其制造方法以及包括发光装置的显示装置
技术领域
本发明涉及一种发光元件、制造发光元件的方法以及包括发光元件的显示装置。
背景技术
随着对信息显示的兴趣和对使用便携式信息媒介的需求增加，对显示装置的研究和商业化在积极进行。
应当理解的是，技术部分的该背景技术部分地意图提供对用于理解技术有用的背景技术。然而，技术部分的该背景技术也可以包括不是在这里公开的主题的对应有效提交日期之前由相关领域技术人员已知或理解的内容的部分的想法、构思或认知。
发明内容
技术问题
实施例提供了一种发光元件和制造发光元件的方法，在发光元件中，包括氧化物层的阻挡层设置在活性层上和之下，从而使由于在制造工艺期间暴露的表面的损坏而导致的表面漏电流最小化，以改善发光效率。
公开也提供了一种包括上述发光元件的显示装置。
技术方案
一种发光元件可以包括：第一端部和第二端部，设置在发光元件的长度方向上；第一半导体层，设置在第一端部处；活性层，设置在第一半导体层上；第二半导体层，设置在活性层上；第一阻挡层，设置在活性层与第一半导体层之间，第一阻挡层包括第一区域和第二区域；以及绝缘膜，围绕第一半导体层、活性层、第一阻挡层和第二半导体层中的每个的外周表面。第一阻挡层的第一区域可以包括具有比第一半导体层、活性层和第二半导体层的铝成分高的铝成分的半导体层。第一阻挡层的第二区域可以包括氧化物层。
在实施例中，第一半导体层可以包括掺杂有n型掺杂剂的n型半导体层，第二半导体层可以包括掺杂有p型掺杂剂的p型半导体层。活性层和第一阻挡层可以是可以未掺杂有n型掺杂剂或p型掺杂剂的半导体层。
在实施例中，发光元件还可以包括：第二阻挡层，设置在第二半导体层与活性层之间，第二阻挡层包括第三区域和第四区域。第二阻挡层可以是可以未掺杂有n型掺杂剂或p型掺杂剂的半导体层。
在实施例中，第二阻挡层的第三区域可以包括具有比第一半导体层、活性层和第二半导体层的铝成分高的铝成分的半导体层，并且第二阻挡层的第四区域可以包括氧化物层。第三区域和第四区域可以在发光元件的长度方向上具有相同的厚度。
在实施例中，第二区域和第四区域可以在与发光元件的长度方向交叉的方向上具有相同的宽度或不同的宽度。第二区域和第四区域可以在发光元件的长度方向上具有相同的厚度或不同的厚度。
在实施例中，第一阻挡层和第二阻挡层可以包括相同的材料。
在实施例中，第一阻挡层的第一区域和第二阻挡层的第三区域可以包括包含铝、铟和磷的AlInP层或包含铝、镓和砷的AlGaAs层。
在实施例中，第一阻挡层的第一区域和第一阻挡层的第二区域可以在发光元件的长度方向上具有相同的厚度。
在实施例中，发光元件还可以包括：电极，在发光元件的第二端部处设置在第二半导体层上。
上述发光元件可以通过制造发光元件的方法制造，所述方法可以包括：在基底上形成第一半导体层、第一阻挡层、活性层、第二阻挡层、第二半导体层和电极，以形成发光堆叠体；垂直蚀刻发光堆叠体，以形成至少一个发光堆叠图案，并且向外暴露第一半导体层的一个区域；对至少一个发光堆叠图案执行热处理，使得第一阻挡层和第二阻挡层中的每个包括第一区域和第二区域，第一区域和第二区域包括不同的材料；在至少一个发光堆叠图案上形成绝缘材料层，并且垂直蚀刻绝缘材料层以形成围绕发光堆叠图案的表面的绝缘膜；以及将被绝缘膜围绕的至少一个发光堆叠图案与基底分离，以形成发光元件。发光元件可以包括设置在发光元件的长度方向上的第一半导体层、第一阻挡层、活性层、第二阻挡层、第二半导体层和电极。
在实施例中，第一阻挡层和第二阻挡层中的每个的第一区域可以包括具有比第一半导体层、活性层和第二半导体层的铝成分高的铝成分的半导体层，并且第一阻挡层和第二阻挡层中的每个的第二区域可以包括氧化物层。
在实施例中，第一半导体层可以包括掺杂有n型掺杂剂的n型半导体层，第二半导体层可以包括掺杂有p型掺杂剂的p型半导体层，并且第一阻挡层、活性层和第二阻挡层可以是可以未掺杂有n型掺杂剂或p型掺杂剂的半导体层。
在实施例中，第一阻挡层的第二区域和第二阻挡层的第二区域可以在与发光元件的长度方向相交的方向上具有相同的宽度或不同的宽度。
在实施例中，第一阻挡层的第二区域和第二阻挡层的第二区域可以在发光元件的长度方向上具有相同的厚度或不同的厚度。
在实施例中，形成发光堆叠体的步骤可以包括：在基底上形成第一半导体层；在第一半导体层上形成第一阻挡层；在第一阻挡层上形成活性层；在活性层上形成第二阻挡层；在第二阻挡层上形成第二半导体层；以及在第二半导体层上形成电极。
在实施例中，第一阻挡层和第二阻挡层中的每个的第一区域可以包括包含铝、铟和磷的AlInP层或包含铝、镓和砷的AlGaAs层。
在实施例中，第一阻挡层和第二阻挡层可以包括相同的材料，并且第一阻挡层和第二阻挡层中的每个的第一区域可以与相应阻挡层的第二区域具有相同的厚度。
根据实施例的显示装置可以包括：第一电极和第二电极，在第一方向上设置在基底上，并且在与第一方向不同的第二方向上延伸，第一电极和第二电极彼此间隔开；以及多个发光元件，设置在第一电极与第二电极之间。多个发光元件中的每个发光元件可以包括：第一端部和第二端部，设置在发光元件的长度方向上；第一半导体层，设置在第一端部处；第一阻挡层，设置在第一半导体层上，并且包括第一区域和第二区域；活性层，设置在第一阻挡层上；第二阻挡层，设置在活性层上，并且包括第三区域和第四区域；第二半导体层，设置在第二阻挡层上；第三电极，设置在第二半导体层上；以及绝缘膜，围绕第一半导体层、第一阻挡层、活性层、第二阻挡层、第二半导体层和第三电极中的每个的外周表面。
在实施例中，第一区域和第三区域可以包括具有比第一半导体层、活性层和第二半导体层的铝成分高的铝成分的半导体层，并且第二区域和第四区域可以包括氧化物层。
在实施例中，第一半导体层可以包括掺杂有n型掺杂剂的n型半导体层，第二半导体层可以包括掺杂有p型掺杂剂的p型半导体层，第一阻挡层、活性层和第二阻挡层可以是未掺杂区，第一区域和第二区域可以在发光元件的长度方向上具有相同的厚度，并且第三区域和第四区域可以在发光元件的长度方向上具有相同的厚度。
在实施例中，显示装置还可以包括：第一接触电极，设置在第一电极以及多个发光元件中的每个发光元件的第一端部和第二端部中的一个上；以及第二接触电极，设置在第二电极以及多个发光元件中的每个发光元件的第一端部和第二端部中的另一个上，其中，第一接触电极可以电连接到第一电极，并且第二接触电极可以电连接到第二电极。
有益效果
在发光元件、制造发光元件的方法以及包括发光元件的显示装置中，由于包括氧化物层的阻挡层可以设置在活性层与p型半导体层之间以及活性层与n型半导体层之间，因此可以能够使由于在发光元件的制造工艺期间暴露的表面的损坏而导致的表面漏电流最小化，从而制造具有改善的发光效率的发光元件。
根据实施例的效果不受上述内容的限制，并且更多的各种效果包括在说明书中。
附图说明
图1是示出根据实施例的发光元件的示意性透视图。
图2是图1的发光元件的示意性剖视图。
图3至图16是顺序地示出制造图1和图2的发光元件的方法的示意性剖视图。
图17和图18是示出根据实施例的发光元件的示意性剖视图。
图19示出了根据实施例的显示装置并且例如是使用图1和图2中所示的发光元件作为光源的显示装置的示意性平面图。
图20是示出根据实施例的包括在图19中所示的一个像素中的组件之间的电连接关系的等效电路图。
图21是示出图19中所示的像素中的一个像素的示意性平面图。
图22是沿着图21的线I-I’截取的示意性剖视图。
图23是图22的部分EA1的示意性放大剖视图。
图24是图23的部分EA2的示意性放大剖视图。
图25是沿着图21的线II-II’截取的示意性剖视图。
图26是示出根据实施例的像素的示意性平面图。
图27是沿着图26的线III-III’截取的示意性剖视图。
图28是与图27的线III-III’对应的示出了根据实施例实施的图27的堤图案的示意性剖视图。
图29是与图26的线III-III’对应的示出了根据实施例实施的图27的第一接触电极和第二接触电极的示意性剖视图。
具体实施方式
虽然公开包括各种修改和可选实施例，但是将在附图中通过示例的方式描述并示出公开的实施例。然而，应理解的是，公开不限于所公开的实施例，而是相反，公开意图覆盖落入公开的精神和范围内的所有修改、等同物和替代物。
在整个附图中，同样的附图标记表示同样的元件。在附图中，为了清楚，可以夸大结构和元件的尺寸。尽管这里使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开的目的。例如，在不脱离公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件也可以被称为第一元件。除非另有陈述，否则单数形式的表达或单数形式的元件包括多数的表达或多数的元件。
如这里使用的，术语“和/或(并且/或者)”包括相关所列项中的一个或更多个的任何组合和所有组合。
术语“和(并且)”和“或(或者)”可以在连接或分离的意义上使用，并且可以被理解为等同于“和/或”。
在说明书和权利要求书中，短语“……中的至少一个”出于其含义和解释的目的而意图包括“选自……的组中的至少一个”的含义。例如，“A和B中的至少一个”可以被理解为表示“A、B或A和B”。
将理解的是，当在该说明书中使用术语“包括”和/或“包含”、或者“具有”和/或“拥有”及其变型时，指定存在所陈述的特征、整体、步骤、操作、元件、组件和/或它们的组合，但是不排除存在或者添加一个或更多个其它特征、整数、步骤、操作、元件、组件和/或它们的组合。此外，当层、膜、区域或板被称为“在”另一层、另一膜、另一区域或另一板“上”或“下方”时，它可以“直接”或“间接”在另一层、另一膜、另一区域、另一板上，或者也可以存在一个或更多个居间层。此外，在公开中，当层、膜、区域、板等的一部分形成在另一部分上时，所述部分沿其形成的方向不仅限于向上方向，并且包括横向方向或向下方向。相反，将理解的是，当诸如层、膜、区域或板的元件被称为“在”另一元件“下面”时，它可以直接在另一元件下面，或者也可以存在居间元件。
在公开中，当描述元件(诸如第一元件)与另一元件(诸如第二元件)“可操作地或通信地结合”/元件(诸如第一元件)“可操作地或通信地结合到”到另一元件(诸如第二元件)或者“连接”到另一元件(诸如第二元件)时，所述元件可以直接连接到另一元件，或者可以通过又一元件(例如，第三元件)连接到所述另一元件。相反，当描述元件(例如，第一元件)“直接连接”或“直接结合”到另一元件(例如，第二元件)时，这表示在所述元件与所述另一元件之间不存在中间元件(例如，第三元件)。
短语“在平面图中”表示从顶部观察物体，短语“在示意性剖视图中”表示观察从侧面垂直切割物体的剖面。在下文中，将参照附图来详细地描述对于本领域技术人员理解公开内容所必需的实施例。在下面的描述中，除非上下文另有明确说明，否则单数形式“一”、“一个(种/者)”和“该(所述)”也意图包括复数形式。
图1是示出根据实施例的发光元件的示意性透视图，图2是图1的发光元件的剖视图。
在实施例中，发光元件的类型和/或形状不限于图1和图2中所示的实施例。
参照图1和图2，发光元件LD可以包括第一半导体层11、第二半导体层13和置于第一半导体层11与第二半导体层13之间的活性层12。例如，发光元件LD还可以包括定位在第二半导体层13上的电极或附加电极15。
在实施例中，发光元件LD可以实施或形成为其中可以顺序地堆叠有第一半导体层11、活性层12和第二半导体层13的发光堆叠图案10。
发光元件LD可以以在一个方向上或在一方向上延伸的形状设置。在假设发光元件LD的延伸方向是其长度的方向的情况下，发光元件LD可以在延伸方向上包括第一端部EP1(或下端部)和第二端部EP2(或上端部)。第一半导体层11和第二半导体层13中的一个半导体层可以设置在发光元件LD的第一端部EP1(或下端部)处，而第一半导体层11和第二半导体层13中的另一半导体层可以设置在发光元件LD的第二端部EP2(或上端部)处。在实施例中，第一半导体层11可以设置在发光元件LD的第一端部EP1(或下端部)处，第二半导体层13可以设置在发光元件LD的第二端部EP2(或上端部)处。
发光元件LD可以以各种形状设置或形成。作为示例，发光元件LD可以具有可以在长度L的方向上长(例如，可以具有大于1的长宽比(aspect ratio))的棒状形状、杆状形状或柱形状。在实施例中，发光元件LD在其长度的方向上的长度L可以比其直径D(或剖面的宽度)大。发光元件LD可以包括例如以非常小的尺寸制造的发光二极管(LED)，使得具有在从纳米级到微米级的范围内的直径D和/或长度L。
发光元件LD的直径D可以在约0.5μm至约5μm的范围内，并且发光元件LD的长度L可以在约1μm至约10μm的范围内。但是，发光元件LD的直径D和长度L不限于此，并且可以改变发光元件LD的尺寸，使得发光元件LD满足发光元件LD可以应用于其的照明装置或自发光显示装置的要求(或设计条件)。
作为示例，第一半导体层11可以包括至少一个n型半导体层。例如，第一半导体层11可以是n型半导体层，该n型半导体层包括选自InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的任何一种半导体材料并且掺杂有诸如硅(Si)、锗(Ge)、锡(Sn)或碲(Te)的第一导电类型掺杂剂(或n型掺杂剂)。然而，构成第一半导体层11的材料不限于此，并且第一半导体层11可以由各种材料制成。在实施例中，第一半导体层11可以包括掺杂有第一导电掺杂剂(或n型掺杂剂)的铝镓铟磷(AlxGayInzP)半导体材料。第一半导体层11可以包括定位在活性层12上的上表面11b和在发光元件LD的长度L的方向上向外暴露的下表面11a。第一半导体层11的下表面11a可以是发光元件LD的第一端部EP1(或下端部)。
活性层12可以设置在第一半导体层11上，并且可以形成为具有单量子阱结构或多量子阱结构。作为示例，在活性层12形成为具有多量子阱结构的情况下，在活性层12中，阻挡层(未示出)、应变增强层和阱层可以作为一个单元重复且周期地堆叠。应变增强层可以具有比阻挡层小的晶格常数，以进一步增强应变(例如，施加到阱层的压缩应力)。然而，活性层12的结构不限于上述实施例。
活性层12可以发射具有400nm至900nm的波长的光，并且可以具有双异质结构(double hetero structure)。在实施例中，掺杂有导电掺杂剂的覆层(未示出)可以形成或者设置在活性层12的在发光元件LD的长度L的方向上的上部和/或下部上。作为示例，覆层可以形成为AlGaN层或InAlGaN层。根据实施例，可以使用诸如AlGaN或InAlGaN的材料来形成活性层12，除此之外，各种材料可以构成活性层12。活性层12可以包括在发光元件LD的长度L的方向上彼此相对的第一表面12a和第二表面12b。
在具有一定电压或更大的电压的电场施加到发光元件LD的两个端部的情况下，电子-空穴对结合，并且因此，发光元件LD发光。通过利用此原理来控制发光元件LD的光发射，发光元件LD可以用作包括显示装置的像素的各种发光装置的光源(或发光源)。
第二半导体层13可以设置在活性层12上，并且可以包括可以是与第一半导体层11不同类型的半导体层。作为示例，第二半导体层13可以包括至少一个p型半导体层。例如，第二半导体层13可以包括p型半导体层，该p型半导体层可以包括选自InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料并且可以掺杂有诸如镁(Mg)、锌(Zn)、钙(Ca)、锶(Sr)或钡(Ba)的第二导电类型掺杂剂(或p型掺杂剂)。然而，构成第二半导体层13的材料不限于此，并且第二半导体层13可以由各种材料制成。在实施例中，第二半导体层13可以包括掺杂有第二导电掺杂剂(或p型掺杂剂)的铝镓铟磷(AlxGayInzP)半导体材料。第二半导体层13可以包括定位在活性层12上的下表面13a和在发光元件LD的长度L的方向上与附加电极15的下表面15a接触的上表面13b。
在实施例中，第一半导体层11和第二半导体层13可以在发光元件LD的长度L的方向上具有不同的厚度。作为示例，在发光元件LD的长度L的方向上，第一半导体层11可以具有比第二半导体层13的厚度相对大的厚度。因此，发光元件LD的活性层12可以定位为比第一半导体层11的下表面11a靠近第二半导体层13的上表面13b。
同时，第一半导体层11和第二半导体层13中的每个被示出为形成为一个层，但是公开不限于此。在实施例中，根据活性层12的材料，第一半导体层11和第二半导体层13中的每个还可以包括至少一个层(例如，覆层和/或拉伸应变势垒减小(TSBR)层)。TSBR层可以是设置在具有不同晶格结构的半导体层之间的应变减小层，以用作用于减小晶格常数差异(lattice constant difference)的缓冲器。TSBR层可以形成为包括p-GaInP、p-AlInP或p-AlGaInP的p型半导体层，但公开不限于此。
根据实施例，发光堆叠图案10还可以包括设置在第二半导体层13上的附加电极15。
附加电极15可以与第二半导体层13的上表面13b接触。附加电极15可以是电连接到第二半导体层13的欧姆接触电极。附加电极15可以包括具有一定水平或更高水平的透射率(或透光率)的导电材料。作为示例，附加电极15可以由铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)、其氧化物或合金、氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)中的一种或混合物制成。附加电极15可以是基本透明的。因此，在发光元件LD的活性层12中生成的光可以穿过附加电极15，以从发光元件LD向外发射。附加电极15可以包括与第二半导体层13接触的下表面15a和在发光元件LD的长度L的方向上向外暴露的上表面15b。在实施例中，附加电极15的上表面15b可以是发光元件LD的第二端部EP2(或上端部)。
在上述实施例中，附加电极15已经被描述并示出为形成为由透明金属氧化物制成的单层膜和/或由不透明金属制成的单层膜的导电层，但是公开不限于此。根据实施例，附加电极15可以形成为其中可以堆叠有由至少一种透明金属氧化物制成的导电层和由至少一种不透明金属制成的导电层的多层。
在实施例中，发光堆叠图案10还可以包括第一阻挡层16和第二阻挡层17。第二阻挡层17可以在发光元件LD的长度L的方向上设置在第一阻挡层16上，且活性层12置于第二阻挡层17与第一阻挡层16之间。在实施例中，发光堆叠图案10可以包括未掺杂区A和掺杂区B。未掺杂区A可以包括第一阻挡层16、活性层12和第二阻挡层17，掺杂区B可以包括第一半导体层11和第二半导体层13。
第一阻挡层16可以布置或者设置在第一半导体层11与活性层12之间，并且可以是半导体层(例如，本征半导体层)。这里，本征半导体层可以是未掺杂的半导体层或无意掺杂的半导体层。无意掺杂的半导体层可以指在生长半导体层的工艺期间未掺杂掺杂剂(例如，诸如硅(Si)原子的n型掺杂剂)且其中已经产生N空位(N-vacancy)的半导体层。在这种情况下，在N空位的数量增加的情况下，过剩电子的浓度增加。因此，可以能够无意地获得与在制造工艺中用n型掺杂剂掺杂的情况下的电特性类似的电特性。
第一阻挡层16可以生长(或者设置)在第一半导体层11与活性层12之间，从而防止掺杂在第一半导体层11中的n型掺杂剂流到活性层12。例如，第一阻挡层16可以防止电子从活性层12反向流到第一半导体层11。由于因掺杂引起的带隙的差异，第一阻挡层16可以用作势垒以防止电子从活性层12反向流到第一半导体层11，从而有助于通过增加活性层12中空穴-电子结合的可能性来增加(提高)内部量子效率。
第一阻挡层16可以由选自包括铝(Al)、铟(In)和磷(P)的AlInP以及包括铝(Al)、镓(Ga)和砷(As)的AlGaAs中的任何一种半导体材料制成。在实施例中，第一阻挡层16可以形成为具有比包括在掺杂区B中的第一半导体层11和第二半导体层13高的铝(Al)成分(aluminum composition)的半导体层。第一阻挡层16可以包括与第一半导体层11接触的下表面16a和与活性层12接触的上表面16b。
第二阻挡层17可以设置在活性层12与第二半导体层13之间，并且可以是半导体层(例如，本征半导体层)。第二阻挡层17可以包括与第一阻挡层16相同或类似的材料。作为示例，第二阻挡层17可以由选自包括铝(Al)、铟(In)和磷(P)的AlInP以及包括铝(Al)、镓(Ga)和砷(As)的AlGaAs中的任何一种半导体材料制成。然而，公开不限于此，并且根据实施例，第二阻挡层17可以包括与第一阻挡层16的材料不同的材料。在实施例中，第二阻挡层17可以形成为具有比包括在掺杂区B中的第一半导体层11和第二半导体层13高的铝(Al)成分的半导体层。
在实施例中，第二阻挡层17可以生长(或者设置)在活性层12与第二半导体层13之间，从而防止掺杂在第二半导体层13中的p型掺杂剂流到活性层12。例如，第二阻挡层17可以生长(或者设置)在活性层12与第二半导体层13之间，从而防止空穴从活性层12反向流到第二半导体层13。由于因掺杂引起的带隙的差异，第二阻挡层17可以用作势垒以防止空穴从活性层12反向流到第二半导体层13，从而有助于通过增加活性层12中空穴-电子结合的可能性来增大内部量子效率。第二阻挡层17可以包括与活性层12接触的下表面17a和与第二半导体层13接触的上表面17b。
在实施例中，发光堆叠图案10可以布置和/或形成和/或设置为具有与发光元件LD的形状对应的形状。例如，在发光元件LD设置和/或形成为具有圆柱形状的情况下，发光堆叠图案10也可以设置和/或形成为具有圆柱形状。在发光堆叠图案10具有圆柱形状的情况下，第一半导体层11、第一阻挡层16、活性层12、第二阻挡层17、第二半导体层13和附加电极15中的每个可以具有圆柱形状。
在发光元件LD的长度L的方向上，第一半导体层11可以设置在发光元件LD的第一端部EP1(或下端部)处，电连接到第二半导体层13的附加电极15可以设置在发光元件LD的第二端部EP2(或上端部)处。发光元件LD可以包括第一半导体层11的下表面11a和附加电极15的上表面15b，第一半导体层11的下表面11a和附加电极15的上表面15b可以定位在发光元件LD的两个端部EP1和EP2处并且可以向外暴露。第一半导体层11的下表面11a和附加电极15的上表面15b可以是可以向外暴露以与外部导电材料(例如，接触电极)接触并且电连接到接触电极的表面(例如，外表面)。
在发光堆叠图案10设置和/或形成为具有与发光元件LD的形状对应的形状的情况下，发光堆叠图案10可以具有与发光元件LD的长度L基本类似或相同的长度。
在实施例中，发光元件LD还可以包括绝缘膜14。然而，根据实施例，绝缘膜14可以省略，并且也可以设置为仅覆盖发光堆叠图案10的一部分。
绝缘膜14可以防止当活性层12接触除了第一半导体层11和第二半导体层13之外的导电材料时而可能发生的电短路。例如，绝缘膜14可以使发光元件LD的表面缺陷最小化，从而改善发光元件LD的寿命和发光效率。此外，在可以紧密地设置多个发光元件LD的情况下，绝缘膜14可以防止发光元件LD之间可能发生的不期望的短路。在可以防止活性层12与外部导电材料短路的情况下，是否可以设置绝缘膜14不受限制。
绝缘膜14可以包括透明绝缘材料。例如，绝缘膜14可以包括选自由氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(AlOx)、氧化钛(TiOx)、氧化铪(HfOx)、钛锶氧化物(SrTiOx)、氧化钴(CoxOy)、氧化镁(MgO)、氧化锌(ZnO)、氧化钌(RuOx)、氧化镍(NiO)、氧化钨(WOx)、氧化钽(TaOx)、氧化钆(GdOx)、氧化锆(ZrOx)、氧化镓(GaOx)、氧化钒(VxOy)、ZnO:Al、ZnO:B、InxOy:H、氧化铌(NbxOy)、氟化镁(MgFx)、氟化铝(AlFx)、烷氧基铝聚合物膜、氮化钛(TiN)、氮化钽(TaN)、氮化铝(AlNx)、氮化镓(GaN)、氮化钨(WN)、氮化铪(HfN)、氮化铌(NbN)、氮化钆(GdN)、氮化锆(ZrN)和氮化钒(VN)组成的组中的至少一种绝缘材料。然而，公开不限于此，并且可以使用具有绝缘性质的各种材料作为绝缘膜14的材料。
绝缘膜14可以以单层膜的形式或者以包括至少两层膜的多层膜的形式设置。作为示例，在绝缘膜14形成为包括可以顺序地堆叠的第一层和第二层的双层膜的情况下，第一层和第二层可以由不同的物质(或材料)制成并且可以通过不同的工艺形成。根据实施例，第一层和第二层可以包括相同或相似的材料。
绝缘膜14可以形成和/或设置在发光堆叠图案10的外周表面(或表面)上，以至少围绕活性层12的外周表面。例如，绝缘膜14还可以围绕第一半导体层11、第一阻挡层16、第二阻挡层17、第二半导体层13和附加电极15中的每个的外周表面。为了便于描述，图1示出了其中绝缘膜14的一部分被删除的状态，并且包括在发光元件LD中的第一半导体层11、第一阻挡层16、活性层12、第二阻挡层17、第二半导体层13和附加电极15实际上可以被绝缘膜14围绕。在实施例中，绝缘膜14可以完全围绕第一半导体层11的外周表面和附加电极15的外周表面中的每个，但是公开不限于此。根据实施例，绝缘膜14可以仅围绕第一半导体层11的外周表面的一部分和/或仅围绕附加电极15的外周表面的一部分。
绝缘膜14可以包括在与发光元件LD的长度L的方向相交的方向上平行于第一半导体层11的下表面11a的下表面14a、在长度L的方向上与下表面14a相对的上表面14b、可以与发光堆叠图案10直接接触(或者可以接触发光堆叠图案10)的内侧表面14d以及与内侧表面14d相对并与最外侧表面对应的外侧表面14c。绝缘膜14的下表面14a、绝缘膜14的上表面14b、绝缘膜14的外侧表面14c和绝缘膜14的内侧表面14d可以彼此连续地连接。这里，绝缘膜14的上表面14b可以被限定为包括绝缘膜14的上周边(圆周)的虚拟表面，绝缘膜14的下表面14a可以被限定为包括绝缘膜14的下周边的虚拟表面。
绝缘膜14的下表面14a可以与第一半导体层11的下表面11a定位在同一表面(或同一线)上，并且绝缘膜的上表面14b可以与附加电极15的上表面15b定位在同一表面(或同一线)上。根据实施例，绝缘膜14的下表面14a和第一半导体层11的下表面11a不必必须定位在同一表面(或同一线)上，并且可以定位在不同的表面(或不同的线)上。类似地，根据实施例，绝缘膜14的上表面14b和附加电极15的上表面15b不必必须定位在同一表面(或同一线)上，并且可以定位在不同的表面(或不同的线)上。
可以在发光元件LD的长度L的方向上顺序地堆叠的第一半导体层11、第一阻挡层16、活性层12、第二阻挡层17、第二半导体层13和附加电极15可以具有不同的厚度，但是公开不限于此。
可以在用于外延生长的基底(未示出)上生长并制造发光元件LD。
同时，第一阻挡层16可以划分为或者可以包括第一区域16_1和第二区域16_2。如图2中所示，第一区域16_1可以定位在第一阻挡层16的中心区域中，第二区域16_2可以定位在除了第一阻挡层16的中心区域之外的剩余区域中。
可以根据是否提供氧来对第一区域16_1和第二区域16_2进行划分。例如，可以根据是否设置作为氧化区域的氧化物层来对第一区域16_1和第二区域16_2进行划分。第一区域16_1可以是第一阻挡层16的可以不包括氧化物层的一个区域，第二区域16_2可以是第一阻挡层16的可以包括氧化物层的一个区域。第一区域16_1可以是包括选自AlInP和AlGaAs中的一种半导体材料的本征半导体层，第二区域16_2可以包括通过将所述一种半导体材料与氧结合而形成的氧化物层。第二区域16_2可以包括在制造发光堆叠图案10的工艺中通过对第一阻挡层16的第一边缘(见图13的“ED1”)(或边缘部分)进行暴露、热处理和氧化而形成的氧化物层。可以从第一阻挡层16的第一边缘ED1(或边缘部分)到其内部(或中心)执行上述氧化。与不包括氧化物层的第一区域16_1相比，包括通过上述氧化形成的氧化物层的第二区域16_2可以具有相对高的电阻和相对低的折射率。在实施例中，包括氧化物层的第二区域16_2可以用作绝缘层。
第一区域16_1和第二区域16_2可以在发光元件LD的长度L的方向上具有相同的厚度。作为示例，第一区域16_1的厚度d1和第二区域16_2的厚度d2可以相同。在实施例中，在与发光元件LD的长度L的方向相交的方向上，第二区域16_2的宽度W1可以与第一区域16_1的宽度不同。作为示例，第二区域16_2的宽度W1可以比第一区域16_1的宽度小。在实施例中，第一区域16_1的厚度d1和第二区域16_2的厚度d2可以为约500nm或更小。第二区域16_2的宽度W1可以为约150nm或更小。然而，公开不限于此，并且第一区域16_1的厚度d1、第二区域16_2的厚度d2和第二区域16_2的宽度W1可以根据实施例而被各种改变。
第二阻挡层17可以划分为或者可以包括第三区域17_1和第四区域17_2。如图2中所示，第三区域17_1可以定位在第二阻挡层17的中心区域中，第四区域17_2可以定位在除了第二阻挡层17的中心区域之外的剩余区域中。
可以根据是否提供氧来对第三区域17_1和第四区域17_2进行划分。例如，可以根据是否设置作为氧化区域的氧化物层来对第三区域17_1和第四区域17_2进行划分。第三区域17_1可以是第二阻挡层17的可以不包括氧化物层的一个区域，第四区域17_2可以是第二阻挡层17的可以包括氧化物层的一个区域。第三区域17_1可以是包括选自AlInP和AlGaAs中的一种半导体材料的本征半导体层，第四区域17_2可以包括通过将所述一种半导体材料与氧结合而形成的氧化物层。第四区域17_2可以包括在制造发光堆叠图案10的工艺中通过对第二阻挡层17的第二边缘(见图13的“ED2”)(或第二边缘部分)进行暴露、热处理和氧化而形成的氧化物层。可以从第二阻挡层17的第二边缘ED2(或边缘部分)到其内部(或中心)执行上述氧化。与不包括氧化物层的第三区域17_1相比，通过上述氧化形成的第四区域17_2可以具有相对高的电阻和相对低的折射率。在实施例中，包括氧化物层的第四区域17_2可以用作绝缘层。
第三区域17_1和第四区域17_2可以在发光元件LD的长度L的方向上具有相同的厚度。作为示例，第三区域17_1的厚度d3和第四区域17_2的厚度d4可以相同。在实施例中，在与发光元件LD的长度L的方向交叉的方向上，第四区域17_2的宽度W2可以比第三区域17_1的宽度小。在实施例中，第三区域17_1的厚度d3和第四区域17_2的厚度d4可以为约500nm或更小。第四区域17_2的宽度W2可以为约150nm或更小。然而，公开不限于此，并且第三区域17_1的厚度d3、第四区域17_2的厚度d4和第四区域17_2的宽度W2可以根据实施例而被各种改变。
在实施例中，第一阻挡层16的第二区域16_2的厚度d2和第二阻挡层17的第四区域17_2的厚度d4可以在发光元件LD的长度L的方向上相同。然而，公开不限于此，并且根据实施例，第一阻挡层16的第二区域16_2的厚度d2和第二阻挡层17的第四区域17_2的厚度d4可以不同。
如上所述，在包括氧化物层的第一阻挡层16设置在第一半导体层11与活性层12之间并且包括氧化物层的第二阻挡层17设置在活性层12与第二半导体层13之间的情况下，在通过蚀刻方法来制造发光堆叠图案10的工艺中，可以阻挡由于未掺杂区A的表面损伤而引起的表面漏电流，从而改善发光元件LD的发光效率。
通过示例的方式，在对通过干法蚀刻方法等在竖直方向上蚀刻的发光堆叠图案10的表面执行热处理等的情况下，可以在第一阻挡层16的一部分和第二阻挡层17的一部分中形成氧化物层，该氧化物层可以是具有非常高的电阻分量的绝缘区域。氧化物层可以包括在第一阻挡层16的第二区域16_2和第二阻挡层17的第四区域17_2中的每个中。
在可以不包括氧化物层的现有技术的发光元件中，在用于形成发光堆叠图案10的干法蚀刻工艺期间，发光堆叠图案10的未掺杂区A的表面可能被暴露并因此被在干法蚀刻工艺中使用的蚀刻气体损坏。在这种情况下，在现有技术的发光元件中，在注入用于操作的电流的工艺中，可能生成显著的表面漏电流，导致发光元件的发光效率降低。
如在实施例中，在包括氧化物层的第一阻挡层16设置在第一半导体层11与活性层12之间并且包括氧化物层的第二阻挡层17设置在活性层12与第二半导体层13之间的情况下，发光堆叠图案10的未掺杂区A中的表面电阻可以相对增大。可以与未掺杂区A中的绝缘膜14的内侧表面14d接触的第一阻挡层16的第二区域16_2和第二阻挡层17的第四区域17_2的表面电阻可以相对增大。因此，可以阻断发光堆叠图案10(或发光元件LD)的表面上的漏电流路径以减少(减小)表面漏电流，从而改善发光元件LD的发光效率。
发光元件LD可以用作各种显示装置的光源(或发光源)。发光元件LD可以通过表面处理工艺制造。例如，在多个发光元件LD可以混合在可流动的溶液(或溶剂)中并供应到每个像素区域(例如，每个像素的发射区域或每个子像素的发射区域)的情况下，发光元件LD可以被表面处理，以被均匀地喷涂而不会在溶液中不均匀地聚集。
包括发光元件LD的发光单元(或发光装置)可以用在需要光源的各种类型的电子装置(诸如显示装置)中。例如，在多个发光元件LD设置在显示面板的每个像素的像素区域中的情况下，发光元件LD可以用作每个像素的光源。然而，发光元件LD的应用领域不限于上述示例。例如，发光元件LD可以用在需要光源的其它类型的电子装置(诸如照明装置)中。
图3至图16是顺序地示出制造图1和图2的发光元件的方法的示意性剖视图。
参照图1至图3，可以设置用于支撑发光元件LD的基底1。
基底1可以是GaAs、GaP或InP基底。基底1可以是用于外延生长的晶圆(或生长基底)。基底1可以包括ZnO基底，该ZnO基底在其表面上包括GaAs层。此外，也可以应用Ge基底和Si基底，该Ge基底在其表面上包括GaAs层，该Si基底在Si晶圆上包括GaAs层且缓冲层置于Si基底与GaAs层之间。
至于基底1，可以使用通过制造方法制造的市售单晶基底。在满足用于制造发光元件LD的选择性并且顺利地执行外延生长的情况下，基底1的材料不限于此。
基底1的将对其执行外延生长的表面可以是平坦的。基底1的尺寸和直径可以根据基底1可以应用于其的产品而变化，并且基底1可以以能够减少(减小)由于外延生长而由堆叠结构导致的翘曲的形式制造。基底1的形状不限于圆形形状，而可以是多边形形状(诸如矩形形状)。
可以在基底1的第一表面SF1(或上表面)上形成牺牲层3。在制造发光元件LD的工艺中，牺牲层3可以定位在发光元件LD与基底1之间，以将发光元件LD和基底1物理地分离。在这种情况下，如图3中所示，与基底1的第一表面SF1相对的第二表面SF2(或后表面)可以在基底1的厚度方向DR3(在下文中，被称为“第三方向”)上面向下。
牺牲层3可以具有各种类型的结构，并且可以具有单层结构或多层结构。牺牲层3可以是可以在发光元件LD的最终制造工艺中被去除的层。在去除牺牲层3的情况下，可以将定位在牺牲层3上和之下的层分离。可以由GaAs、AlAs或AlGaAs制成牺牲层3。
可以在牺牲层3上形成第一半导体层11。可以通过外延生长来形成第一半导体层11，并且可以通过金属有机化学气相沉积(MOCVD)方法、分子束外延(MBE)方法、气相外延(VPE)方法、液相外延(LPE)方法等来形成第一半导体层11。根据实施例，可以在第一半导体层11与牺牲层3之间进一步形成用于改善结晶度的缓冲层或附加半导体层(诸如未掺杂的半导体层)。
第一半导体层11可以包括III族(Ga、Al或In)-V族(P或As)半导体材料，并且可以包括掺杂有诸如Si、Ge、Sn或Te的第一导电类型掺杂剂(n型掺杂剂)的半导体层。例如，第一半导体层11可以包括选自掺杂有Si的GaP、GaAs、GaInP和AlGaInP中的至少一种半导体材料。例如，第一半导体层11可以包括至少一个n型半导体层。
参照图1至图4，可以在第一半导体层11上形成第一阻挡层16。
第一阻挡层16可以是由选自AlInP和AlGaAs中的任何一种半导体材料制成的本征半导体层(或未掺杂的半导体层)。在实施例中，第一阻挡层16可以形成为具有比第一半导体层11高的铝(Al)成分的半导体层。在第一阻挡层16形成为具有比第一半导体层11高的铝(Al)成分的半导体层的情况下，与第一半导体层11相比，第一阻挡层16可以在下面将描述的热处理工艺中更快地与氧结合，这可以使得形成具有高电阻的氧化物层成为可能。
可以通过外延生长来形成第一阻挡层16，并且可以通过MOCVD方法、MBE方法、VPE方法、LPE方法等来形成第一阻挡层16。
参照图1至图5，可以在第一阻挡层16上形成活性层12。活性层12可以是其中电子和空穴复合的区域。随着电子和空穴复合以跃迁到低能级，活性层12可以发射具有与其对应的波长的光。活性层12可以形成在第一阻挡层16上，并且可以形成为具有单量子阱结构或多量子阱结构。活性层12的位置可以根据发光元件LD的尺寸等而各种改变。
活性层12可以包括选自GaInP、AlGaInP、GaAs、AlGaAs、InGaAs、InGaAsP、InP和InAs中的至少一种材料。活性层12可以发射具有波长为400nm至900nm的光。活性层12可以具有双异质结构。根据实施例，还可以在活性层12的第一表面12a和/或第二表面12b上形成掺杂有导电掺杂剂的覆层(未示出)。根据实施例，还可以在活性层12的第一表面12a上形成TSBR层。
参照图1至图6，可以在活性层12上形成第二阻挡层17。
第二阻挡层17可以是由选自AlInP和AlGaAs中的任何一种半导体材料制成的本征半导体层(或未掺杂的半导体层)。根据实施例，第二阻挡层17可以包括与第一阻挡层16相同的材料。在实施例中，第二阻挡层17可以形成为具有比第一半导体层11和第二半导体层13高的铝(Al)成分的半导体层。在第二阻挡层17形成为具有比第一半导体层11和第二半导体层13高的铝(Al)成分的半导体层的情况下，与第一半导体层11和第二半导体层13相比，第二阻挡层17可以在下面将描述的热处理工艺中更快地与氧结合，这可以使得容易地形成具有高电阻的氧化物层成为可能。在这种情况下，第二阻挡层17可以形成为具有与第一阻挡层16相同的铝(Al)成分的半导体层，但是公开不限于此。根据实施例，第二阻挡层17可以形成为具有比第一阻挡层16高的铝(Al)成分的半导体层。
可以通过外延生长来形成第二阻挡层17，并且可以通过MOCVD方法、MBE方法、VPE方法、LPE方法等来形成第二阻挡层17。
在第三方向DR3上顺序地堆叠的第一阻挡层16、活性层12和第二阻挡层17可以包括在发光堆叠图案10(或发光元件LD)的未掺杂区A中。
参照图1至图7，可以在第二阻挡层17上形成第二半导体层13。第二半导体层13可以包括可以是与第一半导体层11不同类型的半导体层。第二半导体层13可以包括III族(Ga、Al或In)-V族(P或As)半导体材料，并且可以包括掺杂有诸如镁(Mg)、锌(Zn)、钙(Ca)、锶(Sr)或钡(Ba)的第二导电类型掺杂剂(或p型掺杂剂)的半导体层。例如，第二半导体层13可以包括选自掺杂有Mg的GaP、GaAs、GaInP和AlGaInP中的至少一种半导体材料。例如，第二半导体层13可以包括p型半导体层。
在实施例中，第一半导体层11和第二半导体层13可以包括在发光堆叠图案10(或发光元件LD)的掺杂区B中。
参照图1至图8，可以在第二半导体层13上形成附加电极15。附加电极15可以由铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)、其氧化物或合金、氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)中的一种或混合物制成。在实施例中，为了使在活性层12中生成并从发光元件LD向外发射的光的损失最小化并且改善传播到第二半导体层13的电流，附加电极15可以由透明导电氧化物(诸如氧化铟锡(ITO))制成。
附加电极15可以是欧姆接触电极。作为示例，附加电极15可以与第二半导体层13欧姆接触。然而，公开不限于此，并且根据实施例，附加电极15可以是肖特基接触电极。
可以通过溅射方法在第二半导体层13上沉积附加电极15。然而，在第二半导体层13上形成附加电极15的方法不限于上述实施例，并且可以应用各种沉积方法等。考虑到其中在形成对应的电极的情况下执行沉积工艺的腔室中的氧量、沉积温度和/或沉积时间，可以在其中可以使从活性层12发射的光的损失最小化的范围内来确定附加电极15的厚度。
可以顺序地堆叠在牺牲层3上的第一半导体层11、第一阻挡层16、活性层12、第二阻挡层17、第二半导体层13和附加电极15可以构成发光堆叠体10’。
参照图1至图9，可以在附加电极15上形成掩模层20。掩模层20可以包括绝缘层(未示出)和金属层(未示出)。可以在附加电极15上形成绝缘层。绝缘层可以用作用于连续蚀刻发光堆叠体10’的掩模。绝缘层可以由氧化物或氮化物制成，并且可以包括例如氧化硅(SiOx)、氮化硅(SiNx)等。金属层可以包括诸如铬(Cr)的金属，但是公开不限于此。
参照图1至图10，可以在掩模层20上形成一个或更多个精细图案FP。可以通过聚合物层形成精细图案FP。可以通过在掩模层20上形成聚合物层并且以纳米级至微米级间距对聚合物层执行图案化来形成精细图案FP。通过示例的方式，可以通过诸如光刻法、电子束光刻法或纳米压印光刻(NIL)法的方法来使掩模层20上的聚合物层图案化，从而以纳米级至微米级间距形成精细图案FP。
参照图1至图11，可以使用精细图案FP作为掩模来使掩模层20图案化，以形成掩模图案20’。掩模图案20’可以形成为具有与精细图案FP对应的形状。上述掩模图案20’可以用作用于通过蚀刻发光堆叠体10’来形成发光堆叠图案10的蚀刻掩模。可以通过典型的(传统的)湿法蚀刻方法或干法蚀刻方法来去除精细图案FP，但是公开不限于此。可以通过典型的去除方法来去除精细图案FP。
参照图1至图12，可以执行使用掩模图案20’作为蚀刻掩模的蚀刻工艺，以在竖直方向上(例如，在第三方向DR3上)以纳米级至微米级间距来蚀刻发光堆叠体10’，从而形成发光堆叠图案10。
在上述蚀刻工艺中，可以蚀刻发光堆叠体10’的可以不与掩模图案20’对应的一个区域，以形成向外暴露第一半导体层11的一个区域C的凹槽HM。可以不蚀刻发光堆叠体10’的可以与掩模图案20’对应的一个区域。
凹槽HM可以具有可以在第三方向DR3上从每个发光堆叠图案10的附加电极15的上表面15b凹入到第一半导体层11的一个区域C的形状。
诸如反应离子蚀刻(RIE)法、反应离子束蚀刻(RIBE)法或电感耦合等离子体反应离子蚀刻(ICP-RIE)法的干法蚀刻方法可以用作形成多个发光堆叠图案10的蚀刻方法。与湿法蚀刻方法的不同，干法蚀刻方法允许单向蚀刻，因此适合于形成发光堆叠图案10。在湿法蚀刻方法中，执行各向同性蚀刻，因此，在所有方向上执行蚀刻。然而，与湿法蚀刻方法的蚀刻方向不同，在干法蚀刻方法中，可以主要在深度方向上执行蚀刻以形成凹槽HM，使得凹槽HM可以具有将以期望的图案形成的尺寸、距离等。根据实施例，可以通过干法蚀刻和湿法蚀刻的组合来执行发光堆叠图案10的蚀刻。例如，在通过干法蚀刻在深度方向上执行蚀刻之后，蚀刻的侧壁可以通过各向同性蚀刻的湿法蚀刻而放置在与表面垂直的平坦表面上。
在实施例中，发光堆叠图案10中的每个可以具有在从纳米级到微米级的范围内的尺寸。
在执行上述蚀刻工艺之后，可以通过典型的湿法蚀刻或干法蚀刻方法来去除残留在发光堆叠图案10(例如，掩模图案20’)上的残留物，但是公开不限于此。作为示例，可以通过典型的去除方法来去除掩模图案20’。
参照图1至图13，可以通过热处理方法对其表面可以在上述蚀刻工艺之后暴露的发光堆叠图案10进行表面处理，从而在第一阻挡层16和第二阻挡层17(例如，第一阻挡层16的第二区域16_2和第二阻挡层17的第四区域17_2)中形成氧化物层。
例如，在形成具有暴露表面的发光堆叠图案10之后，在氧气氛(oxygenatmosphere)中在高温下执行热处理的情况下，可以使发光堆叠图案10中的每个的部分表面氧化。可以使具有比第一半导体层11和第二半导体层13相对高的铝(Al)成分的第一阻挡层16和第二阻挡层17中的每个的至少一部分氧化，以形成氧化物层。例如，可以使第一阻挡层16的具有暴露表面的第一边缘ED1和第二阻挡层17的具有暴露表面的第二边缘ED2氧化，以形成氧化物层。
可以从具有暴露表面(或边缘部分)的第一边缘ED1到其内部(或中心)来逐渐进行第一阻挡层16的氧化。可以从具有暴露表面(或边缘部分)的第二边缘ED2到其内部(或中心)来逐渐进行第二阻挡层17的氧化。
可以通过上述热处理方法将第一阻挡层16和第二阻挡层17中的每个划分为包括氧化物层的区域和不包括氧化物层的区域。例如，通过热处理方法，第一阻挡层16可以划分为或者可以包括第一区域16_1和第二区域16_2，第一区域16_1可以是不包括氧化物层的区域，第二区域16_2是包括氧化物层的区域。通过热处理方法，第二阻挡层17可以划分为或者可以包括第三区域17_1和第四区域17_2，第三区域17_1可以是不包括氧化物层的区域，第四区域17_2可以是包括氧化物层的区域。
第一阻挡层16的第一区域16_1可以用作势垒以防止电子从活性层12反向流到第一半导体层11，并且第一阻挡层16的第二区域16_2可以具有高电阻以用作绝缘层，从而阻挡表面漏电流。第二阻挡层17的第三区域17_1可以用作势垒以防止空穴从活性层12反向流到第二半导体层13，并且第二阻挡层17的第四区域17_2可以具有高电阻以用作绝缘层，从而阻挡表面漏电流。
可以考虑到各种条件(诸如包括在对应的阻挡层中的半导体化合物的组成、化合物的取向、层的厚度和氧化工艺)来控制第一阻挡层16和第二阻挡层17中的每个的氧化程度。
在上述实施例中，已经描述了可以使用热处理方法来使第一阻挡层16和第二阻挡层17中的每个的一个区域氧化，但是公开不限于此。根据实施例，可以使用湿法蚀刻工艺等来使第一阻挡层16和第二阻挡层17中的每个的一个区域氧化。
参照图1至图14，可以在发光堆叠图案10和第一半导体层11的区域C上形成绝缘材料层14’。
绝缘材料层14’可以包括上绝缘材料层、侧面绝缘材料层和下绝缘材料层。上绝缘材料层可以完全覆盖发光堆叠图案10中的每个的上表面或者与发光堆叠图案10中的每个的上表面叠置。这里，发光堆叠图案10中的每个的上表面可以是附加电极15的上表面15b。例如，上绝缘材料层可以完全覆盖发光堆叠图案10中的每个的附加电极15的上表面15b或者与发光堆叠图案10中的每个的附加电极15的上表面15b叠置。侧面绝缘材料层可以完全覆盖发光堆叠图案10中的每个的侧表面或者与发光堆叠图案10中的每个的侧表面叠置。下绝缘材料层可以完全覆盖第一半导体层11的通过凹槽HM向外暴露的一个区域C或者与第一半导体层11的通过凹槽HM向外暴露的一个区域C叠置。
上绝缘材料层、侧面绝缘材料层和下绝缘材料层可以在发光堆叠图案10上彼此连续连接。
作为形成绝缘材料层14’的方法，可以使用在定位在基底1上的发光堆叠图案10上涂覆绝缘材料的方法，但是公开不限于此。绝缘材料层14’可以包括透明绝缘材料。绝缘材料层14’可以包括选自由氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(AlOx)、氧化钛(TiOx)、氧化铪(HfOx)、氧化钛锶(SrTiOx)、氧化钴(CoxOy)、氧化镁(MgO)、氧化锌(ZnO)、氧化钌(RuOx)、氧化镍(NiO)、氧化钨(WOx)、氧化钽(TaOx)、氧化钆(GdOx)、氧化锆(ZrOx)、氧化镓(GaOx)、氧化钒(VxOy)、ZnO:Al、ZnO:B、InxOy:H、氧化铌(NbxOy)、氟化镁(MgFx)、氟化铝(AlFx)、烷氧基铝聚合物膜、氮化钛(TiN)、氮化钽(TaN)、氮化铝(AlNx)、氮化镓(GaN)、氮化钨(WN)、氮化铪(HfN)、氮化铌(NbN)、氮化钆(GdN)、氮化锆(ZrN)和氮化钒(VN)组成的组中的至少一个绝缘材料。
作为示例，在绝缘材料层14’包括氧化铝(AlOx)的情况下，可以通过原子层沉积(ALD)方法来形成绝缘材料层14’。可以以脉冲形式供应三甲基铝(TMA)和H2O源，以使用化学吸附和解吸来形成薄膜。绝缘材料层14’可以具有30nm至150nm的厚度，但是公开不限于此。
参照图1至图15，执行蚀刻工艺以去除绝缘材料层14’的一部分，从而形成绝缘膜14。上述蚀刻工艺可以是干法蚀刻方法。
通过上述蚀刻工艺，可以去除上绝缘材料层和下绝缘材料层，因此，可以最终形成仅包括覆盖发光堆叠图案10中的每个的侧表面的侧面绝缘材料层的绝缘膜14。通过上述蚀刻工艺，可以去除上绝缘材料层，以向外暴露附加电极15的上表面15b。在这种情况下，绝缘膜14的上表面14b可以与附加电极15的上表面15b设置和/或形成在同一表面(或同一线)上。例如，通过上述蚀刻工艺，可以去除下绝缘材料层，以暴露第一半导体层11的一个区域C。
通过上述蚀刻工艺，可以最终形成包括发光堆叠图案10和围绕发光堆叠图案10中的每个的外周(或表面)的绝缘膜14的多个发光元件LD。在这种情况下，附加电极15的向外暴露的上表面15b可以是发光元件LD中的每个的第二端部EP2(或上表面)。
参照图1至图16，可以在发光元件LD与基底1之间形成空的空间(未示出)，以使用其中可以施加小的物理力或冲击的物理分离方法来将发光元件LD与基底1分离。在这种情况下，发光元件LD中的每个的第一半导体层11的下表面11a可以向外暴露。第一半导体层11的向外暴露的下表面11a可以是发光元件LD的第一端部EP1(或下端部)。
将发光元件LD与基底1分离的方法不限于上述实施例。根据实施例，可以通过使用激光的激光剥离(LLO)法、使用蚀刻溶液的化学剥离(CLO)法等来将发光元件LD与基底1分离。
通过上述制造工艺最终制造的发光元件LD中的每个可以包括包含氧化物层的第一阻挡层16和第二阻挡层17(例如，第二区域16_2和第四区域17_2)。因此，发光堆叠图案10(或发光元件LD)的表面上的漏电流路径可以被氧化物层阻挡以减少(减小)表面漏电流，从而改善发光元件LD中的每个的发光效率。
图17和图18是示出根据实施例的发光元件的示意性剖视图。
除了第二阻挡层17的第四区域17_2的宽度W2和第一阻挡层16的第二区域16_2的宽度W1可以不同之外，图17中所示的发光元件LD可以具有与图1和图2的发光元件LD基本相同或类似的构造。
例如，除了可以省略第一阻挡层16之外，图18中所示的发光元件LD可以具有与图1和图2的发光元件LD基本相同或类似的构造。
因此，关于图17和图18的发光元件，将主要描述与上述实施例的差异，以避免重复描述。
首先，参照图17，根据实施例的发光元件LD可以包括发光堆叠图案10和围绕发光堆叠图案10的表面(或外周表面)的绝缘膜14。
发光堆叠图案10可以包括在发光元件LD的长度L的方向上顺序地堆叠的第一半导体层11、第一阻挡层16、活性层12、第二阻挡层17、第二半导体层13和附加电极15。这里，第一阻挡层16、活性层12和第二阻挡层17可以包括在发光堆叠图案10的未掺杂区A中。第一半导体层11和第二半导体层13可以包括在发光堆叠图案10的掺杂区B中。
第一阻挡层16可以划分为包括通过在制造工艺期间使表面的一部分氧化而形成的氧化物层的第二区域16_2和不包括氧化物层的第一区域16_1。第二阻挡层17可以划分为包括通过在制造工艺期间使表面的一部分氧化而形成的氧化物层的第四区域17_2和不包括氧化物层的第三区域17_1。
在实施例中，第一阻挡层16和第二阻挡层17中的每个可以由选自AlInP和AlGaAs中的任何一种半导体材料制成。在这种情况下，第一阻挡层16和第二阻挡层17可以由具有比第一半导体层11和第二半导体层13高的铝(Al)成分的半导体材料制成。在实施例中，第二阻挡层17可以由具有比第一阻挡层16高的铝(Al)成分的半导体材料制成。因此，在执行参照图13描述的热处理方法的情况下，第二阻挡层17的氧化速率可以比第一阻挡层16的氧化速率快。在这种情况下，第一阻挡层16的氧化程度和第二阻挡层17的氧化程度可以不同。作为示例，第二阻挡层17可以具有比第一阻挡层16高的氧化反应，使得包括氧化物层的第四区域17_2的宽度W2可以比包括氧化物层的第二区域16_2的宽度W1大。
如在实施例中，在发光元件LD可以包括包含形成为氧化物层的第二区域16_2的第一阻挡层16和包含形成为比第二区域16_2宽的氧化物层的第四区域17_2的第二阻挡层17的情况下，发光堆叠图案10的未掺杂区A中的表面电阻可以相对增大。因此，可以阻挡发光堆叠图案10(或发光元件LD)的表面上的漏电流路径以使表面漏电流最小化，从而改善发光元件LD的发光效率。
接下来，参照图18，根据实施例的发光元件LD可以包括发光堆叠图案10和围绕发光堆叠图案10的表面(或外周表面)的绝缘膜14。
发光堆叠图案10可以包括可以在发光元件LD的长度L的方向上顺序地堆叠的第一半导体层11、活性层12、阻挡层18、第二半导体层13和附加电极15。这里，活性层12和阻挡层18可以包括在发光堆叠图案10的未掺杂区A中。第一半导体层11和第二半导体层13可以包括在发光堆叠图案10的掺杂区B中。
阻挡层18可以设置和/或形成在活性层12与第二半导体层13之间。阻挡层18可以划分为包括通过在制造工艺期间使表面的一部分氧化而形成的氧化物层的第二区域18_2和不包括氧化物层的第一区域18_1。上述阻挡层18可以是与参照图1和图2描述的第二阻挡层17相同的组件。
在实施例中，阻挡层18可以由选自AlInP和AlGaAs中的任何一种半导体材料制成。阻挡层18可以由具有比第一半导体层11和第二半导体层13高的铝(Al)成分的半导体材料制成。因此，在执行参照图13描述的热处理方法的情况下，氧化可以从阻挡层18的边缘(例如，阻挡层18的与绝缘膜14的内侧表面14d接触的一个区域)到其内部(或中心)逐渐进行，从而形成包括氧化物层的第二区域18_2。
如在实施例中，在发光元件LD可以包括包含形成为氧化物层的第二区域18_2的阻挡层18的情况下，发光堆叠图案10的未掺杂区A中的表面电阻可以相对增大。因此，可以阻挡发光堆叠图案10(或发光元件LD)的表面上的漏电流路径以使表面漏电流最小化，从而改善发光元件LD的发光效率。
在下文中，将描述使用上述发光元件LD作为光源(或发光源)的显示装置的示例。
图19示出了根据一个实施例的显示装置，并且例如是使用图1和图2中所示的发光元件作为光源的显示装置的示意性平面图。
在图19中，为了方便，基于其中显示有图像的显示区域DA来示意性地示出了显示装置的结构。
参照图1、图2和图19，根据实施例的显示装置可以包括基底SUB、可以设置在基底SUB上并且均包括至少一个发光元件LD的多个像素PXL、可以设置在基底SUB上并且驱动像素PXL的驱动器以及将像素PXL和驱动器电连接的线部。
在显示装置是其中显示表面应用于其至少一个表面的电子装置(诸如智能电话、电视、平板个人计算机(PC)、移动电话、可视电话、电子书阅读器、台式PC、膝上型PC、上网本计算机、工作站、服务器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器、医疗装置、相机或可穿戴装置)的情况下，可以应用公开，然而，公开不限于此。
可以根据驱动发光元件LD的方法来将显示装置分类为无源矩阵型显示装置和有源矩阵型显示装置。作为示例，在显示装置实施为有源矩阵型的情况下，像素PXL中的每个可以包括控制供应到发光元件LD的电流量的驱动晶体管、将数据信号传输到驱动晶体管的开关晶体管等。
显示装置可以以各种形状(例如，具有彼此平行的两对边的矩形板形状)设置，但是公开不限于此。在显示装置以矩形板形状设置的情况下，在两对边之中，一对边可以设置为比另一对边长。为了方便，示出了其中显示装置具有矩形形状的情况，该矩形形状具有一对长边和一对短边。长边的延伸方向可以表示为第二方向DR2，短边的延伸方向可以表示为第一方向DR1，并且与长边的延伸方向和短边的延伸方向垂直的方向可以表示为第三方向DR3。在以矩形板形状设置的显示装置中，一个长边可以在其处与一个短边接触(或相遇)的角可以具有倒圆形状，但是公开不限于此。
基底SUB可以包括显示区域DA和非显示区域NDA。
显示区域DA可以是其中可以布置或者设置显示图像的像素PXL的区域。非显示区域NDA可以是其中可以设置用于驱动像素PXL的驱动器以及用于将像素PXL和驱动器电连接的线部的一部分的区域。为了方便，在图19中仅示出了一个像素PXL，但是多个像素PXL可以实质上设置在基底SUB的显示区域DA中。
非显示区域NDA可以设置在显示区域DA的至少一侧。非显示区域NDA可以围绕显示区域DA的外围(或边缘)或者可以与显示区域DA的外围(或边缘)相邻。电连接到像素PXL的线部以及电连接到线部并驱动像素PXL的驱动器可以设置在非显示区域NDA中。
线部可以将驱动器和像素PXL电连接。线部可以向每个像素PXL提供信号，并且可以是电连接到信号线(例如，扫描线、数据线和发射控制线)的扇出线部。例如，线部可以是电连接到与每个像素PXL电连接的信号线(例如控制线和感测线)的扇出线部，以实时地补偿每个像素PXL的电特性的变化。
基底SUB可以包括透明绝缘材料，以透射光。基底SUB可以是刚性基底或柔性基底。
基底SUB的一个区域可以设置为显示区域DA，并且因此，像素PXL可以设置在显示区域DA中。基底SUB的剩余区域可以设置为非显示区域NDA。作为示例，基底SUB可以包括显示区域DA，显示区域DA包括其中可以设置有像素PXL的像素区域，并且基底SUB可以包括设置在显示区域DA周围(或者与显示区域DA相邻)的非显示区域NDA。
像素PXL可以均设置在基底SUB的显示区域DA中。在实施例中，像素PXL可以以条纹布置结构或pentile布置结构来布置在显示区域DA中，但是公开不限于此。
每个像素PXL可以包括通过对应的扫描信号和数据信号驱动的至少一个发光元件LD。发光元件LD可以具有在从纳米级到微米级的范围的小尺寸，并且可以与和其相邻设置的发光元件并联电连接，但是公开不限于此。发光元件LD可以构成每个像素PXL的光源。
每个像素PXL可以包括至少一个光源(例如，通过特定信号(例如，扫描信号和数据信号)和/或特定电力(例如，第一驱动电力和第二驱动电力)驱动的图1和图2中所示的发光元件LD)。然而，在实施例中，可用作每个像素PXL的光源的发光元件LD的类型不限于此。
驱动器可以通过线部向每个像素PXL提供特定信号和特定电力，从而控制像素PXL的驱动。驱动器可以包括扫描驱动器、发射驱动器、数据驱动器和时序控制器。
图20是示出根据实施例的包括在图19中所示的一个像素中的组件之间的电连接关系的等效电路图。
例如，图20示出了根据实施例的包括在可适用于有源型显示装置的像素PXL中的组件之间的电连接关系。然而，包括在实施例可适用于其的像素PXL中的组件的类型不限于此。
在图20中，不只包括在图19中所示的像素中的每个中的组件而且还有其中设置有组件的区域被统称为像素PXL。
参照图1、图2、图19和图20，一个像素PXL(在下文中，被称为“像素”)可以包括发光单元EMU，发光单元EMU生成具有与数据信号对应的亮度的光。例如，像素PXL还可以可选地包括用于驱动发光单元EMU的像素电路PXC。
根据实施例，发光单元EMU可以包括彼此并联电连接在第一电力线PL1与第二电力线PL2之间的多个发光元件LD，第一电力线PL1被施加有第一驱动电源VDD的电压，第二电力线PL2可以被施加有第二驱动电源VSS的电压。例如，发光单元EMU可以包括第一电极EL1(或“第一取向电极”)、第二电极EL2(或“第二取向电极”)和多个发光元件LD，第一电极EL1(或“第一取向电极”)通过像素电路PXC和第一电力线PL1电连接到第一驱动电源VDD，第二电极EL2(或“第二取向电极”)通过第二电力线PL2电连接到第二驱动电源VSS，多个发光元件LD在第一电极EL1与第二电极EL2之间在同一方向上彼此并联电连接。在实施例中，第一电极EL1可以是阳极，而第二电极EL2可以是阴极。
包括在发光单元EMU中的发光元件LD中的每个可以包括通过第一电极EL1电连接到第一驱动电源VDD的一个端部和通过第二电极EL2电连接到第二驱动电源VSS的另一端部。第一驱动电源VDD和第二驱动电源VSS可以具有不同的电位。作为示例，第一驱动电源VDD可以设定为高电位电源，而第二驱动电源VSS可以设定为低电位电源。在这种情况下，第一驱动电源VDD与第二驱动电源VSS之间的电位差可以设定为在像素PXL的发射时段期间大于或者等于发光元件LD的阈值电压。
如上所述，在第一电极EL1与第二电极EL2之间在同一方向(例如，正向方向)上彼此并联电连接的发光元件LD中的每个可以构成每个有效光源，第一电极EL1和第二电极EL2可以被供应有具有不同电位的电压。可以聚集有效光源，以构成像素PXL的发光单元EMU。
发光单元EMU的发光元件LD可以发射具有与通过对应的像素电路PXC供应的驱动电流对应的亮度的光。例如，在每个帧周期(frame period)期间，像素电路PXC可以将与对应的帧数据的灰度值对应的驱动电流供应到发光单元EMU。供应到发光单元EMU的驱动电流可以被划分，以在发光元件LD中流动。因此，当每个发光元件LD以与其中流动的电流对应的亮度发光时，发光单元EMU可以以与驱动电流对应的亮度发光。
同时，示出了其中发光元件LD的两个端部可以在第一驱动电源VDD与第二驱动电源VSS之间在同一方向上电连接的实施例，但是公开不限于此。根据实施例，除了构成有效光源的发光元件LD之外，发光单元EMU还可以包括至少一个无效光源(例如，反向发光元件LDr)。反向发光元件LDr可以在第一电极EL1与第二电极EL2之间与构成有效光源的发光元件LD并联电连接，并且可以在与发光元件LD相反的方向上电连接在第一电极EL1与第二电极EL2之间。即使在可以在第一电极EL1与第二电极EL2之间施加特定驱动电压(例如，正向驱动电压)的情况下，反向发光元件LDr也可以保持非激活状态(inactive state)，因此，电流基本不在反向发光元件LDr中流动。
像素电路PXC可以电连接到对应的像素PXL的扫描线Si和数据线Dj。作为示例，在像素PXL可以设置在显示区域DA的第i行第j列(其中，i是正整数，j是正整数)的情况下，像素PXL的像素电路PXC可以电连接到显示区域DA的第i扫描线Si和第j数据线Dj。此外，像素电路PXC可以电连接到显示区域DA的第i控制线CLi和第j感测线SENj。
上述像素电路PXC可以包括第一晶体管T1至第三晶体管T3以及存储电容器Cst。
第一晶体管T1(驱动晶体管)的第一端子可以电连接到第一驱动电源VDD，第一晶体管T1的第二端子可以电连接到发光元件LD中的每个的第一电极EL1。第一晶体管T1的栅电极可以电连接到第一节点N1。第一晶体管T1可以响应于第一节点N1的电压来控制供应到发光元件LD的驱动电流的量。
第二晶体管T2(开关晶体管)的第一端子可以电连接到第j数据线Dj，第二晶体管T2的第二端子可以电连接到第一节点N1。这里，第二晶体管T2的第一端子和第二端子可以是不同的端子，并且例如，在第一端子可以是源电极的情况下，第二端子可以是漏电极。第二晶体管T2的栅电极可以电连接到第i扫描线Si。
在可以从第i扫描线Si供应具有可以导通第二晶体管T2的电压的扫描信号的情况下，第二晶体管T2可以导通，从而将第j数据线Dj和第一节点N1电连接。在这种情况下，对应帧的数据信号供应到第j数据线Dj，因此，数据信号可以传输到第一节点N1。传输到第一节点N1的数据信号可以充入在存储电容器Cst中。
第三晶体管T3可以电连接在第一晶体管T1与第j感测线SENj之间。例如，第三晶体管T3的第一端子可以电连接到第一晶体管T1的与第一电极EL1电连接的第一端子(例如，源电极)，第三晶体管T3的第二端子可以电连接到第j感测线SENj。第三晶体管T3的栅电极可以电连接到第i控制线CLi。第三晶体管T3可以在特定感测时段期间通过供应到第i控制线CLi的具有栅极导通电压的控制信号来导通，从而将第j感测线SENj和第一晶体管T1电连接。
感测时段可以是用于提取设置在显示区域DA中的像素PXL中的每个的特性信息(例如，第一晶体管T1的阈值电压等)的时段。
存储电容器Cst的一个电极可以电连接到第一驱动电源VDD，存储电容器Cst的另一电极可以连接到第一节点N1。存储电容器Cst可以充入有与供应到第一节点N1的数据信号对应的电压，并且可以保持充入的电压直到可以供应下一帧的数据信号。
图20示出了其中第一晶体管T1至第三晶体管T3中的全部是n型晶体管的实施例，但是公开不限于此。例如，上述第一晶体管T1至第三晶体管T3中的至少一个可以改变为p型晶体管。例如，图20示出了其中发光单元EMU可以电连接在像素电路PXC与第二驱动电源VSS之间的实施例，但是发光单元EMU可以电连接在第一驱动电源VDD与像素电路PXC之间。
可以各种改变并实施像素电路PXC的结构。作为示例，像素电路PXC还可以附加地包括其它电路元件(诸如用于使第一节点N1初始化的晶体管元件和/或用于控制发光元件LD的发射时间的晶体管元件中的至少一个晶体管元件以及用于使第一节点N1的电压升压的升压电容器)。
例如，图20示出了其中构成发光单元EMU的发光元件LD全部并联电连接的实施例，但是公开不限于此。根据实施例，发光单元EMU可以包括至少一个串联级，该串联级包括彼此并联电连接的多个发光元件LD。例如，发光单元EMU也可以具有串联和并联混合结构。
可适用于公开的像素PXL的结构不限于图20中所示的实施例，并且像素PXL可以具有各种结构。例如，每个像素PXL可以设置在无源发光显示装置的内部。在这种情况下，可以省略像素电路PXC，并且包括在发光单元EMU中的发光元件LD的两个端部可以直接连接到第i扫描线Si、第j数据线Dj、与第一驱动电源VDD连接的第一电力线PL1、可以与第二驱动电源VSS连接的第二电力线PL2和/或特定控制线。
图21是示出图19中所示的像素中的一个像素的示意性平面图。
在图21中，为了方便，省略了电连接到发光元件LD的晶体管T和电连接到晶体管T的信号线的图示。
在实施例中，为了便于描述，平面图中的横向方向(或水平方向)表示为第一方向DR1，平面图中的纵向方向(或竖直方向)表示为第二方向DR2，剖面中的基底SUB的厚度方向表示为第三方向DR3。第一方向至第三方向DR1、DR2和DR3可以分别指由第一方向至第三方向DR1、DR2和DR3指示的方向。
参照图21，每个像素PXL可以布置和/或形成和/或设置在像素区域PXA中，像素区域PXA设置在基底SUB中。像素区域PXA可以包括发射区域EMA和外围区域。在实施例中，外围区域可以包括从其不发射光的非发射区域。
根据实施例，每个像素PXL可以包括定位在外围区域中的堤BNK。
堤BNK可以是限定(或者划分)对应的像素PXL和相邻的像素PXL中的每个的像素区域PXA或发射区域EMA的结构，并且可以是例如像素限定膜。在实施例中，在将发光元件LD供应到每个像素PXL的工艺中，堤BNK可以是限定可以向其供应发光元件LD的每个发射区域EMA的像素限定膜或坝结构。作为示例，每个像素PXL的发射区域EMA可以被堤BNK划分，因此，包括期望的量和/或类型的发光元件LD的混合溶液(例如，墨)可以供应(或者引入)到发射区域EMA。
堤BNK可以包括至少一种光阻挡材料和/或反射材料，以防止光(或射线)可能在每个像素PXL与相邻的像素PXL之间泄漏的漏光缺陷。根据实施例，堤BNK可以包括透明材料(或物质)。透明材料可以包括例如聚酰胺类树脂、聚酰亚胺类树脂等，但是公开不限于此。根据实施例，反射材料层可以单独地设置和/或形成在堤BNK上，以进一步改善从每个像素PXL发射的光的效率。
堤BNK可以包括暴露定位在对应的像素PXL的像素区域PXA中的堤BNK下方的组件的一个或更多个的开口。作为示例，堤BNK可以包括暴露定位在对应的像素PXL的像素区域PXA中的堤BNK下方的组件的第一开口OP1和第二开口OP2。根据实施例，每个像素PXL的发射区域EMA以及堤BNK的第二开口OP2可以彼此对应。
在像素区域PXA中，堤BNK的第一开口OP1可以定位为与第二开口OP2间隔开，并且可以定位为与像素区域PXA的一侧(例如，上侧或下侧)相邻。作为示例，堤BNK的第一开口OP1可以定位为与像素区域PXA的上侧相邻。
每个像素PXL可以包括在第一方向DR1上彼此间隔开的第一电极EL1和第二电极EL2。第一电极EL1可以与参照图20描述的第一电极EL1对应，第二电极EL2可以与参照图20描述的第二电极EL2对应。
在制造显示装置的工艺中，在像素区域PXA中供应发光元件LD并使发光元件LD对准之后，第一电极EL1可以在第一开口OP1中与另一电极(例如，针对在第二方向DR2上相邻的相邻像素PXL中的每个设置的第一电极(未示出))分离。例如，可以设置堤BNK的第一开口OP1，用于分离第一电极EL1的工艺。
第一电极EL1可以通过第一接触孔CH1电连接到参照图20描述的第一晶体管T1，第二电极EL2可以通过第二接触孔CH2电连接到参照图20描述的第二驱动电源VSS(或第二电力线PL2)。
第一电极EL1和第二电极EL2可以具有包括反射电极和导电覆层的多层结构。例如，反射电极可以具有单层或多层结构。作为示例，反射电极可以包括至少一个不透明金属层，并且还可以可选地包括设置在不透明金属层上和/或之下的至少一个透明导电层。
每个像素PXL可以包括多个发光元件LD。根据实施例，每个像素PXL还可以包括参照图20描述的反向发光元件LDr。
发光元件LD可以设置在第一电极EL1与第二电极EL2之间。发光元件LD中的每个可以包括定位在其长度L的方向上的两个端部处的第一端部EP1(或一个端部)和第二端部EP2(或另一端部)。在实施例中，n型半导体层可以定位在第一端部EP1处，并且与p型半导体层欧姆接触的附加电极(见图1的15)可以定位在第二端部EP2处。这里，p型半导体层可以是参照图1描述的第二半导体层13，n型半导体层可以是参照图1描述的第一半导体层11。发光元件LD可以在第一电极EL1与第二电极EL2之间彼此并联连接。发光元件LD中的每个可以具有与参照图1和图2描述的发光元件LD相同的组件。
在实施例中，发光元件LD中的每个的第二端部EP2可以不直接设置在第一电极EL1上，而是可以通过至少一个接触电极(例如，第一接触电极CNE1)电连接到第一电极EL1。发光元件LD中的每个的第一端部EP1可以不直接设置在第二电极EL2上，而是可以通过至少另一接触电极(例如，第二接触电极CNE2)电连接到第二电极EL2。
发光元件LD中的每个可以是通过使用具有无机晶体结构的材料而具有微型尺寸(例如，在从纳米级到微米级的范围内的小尺寸)的发光二极管。
至少两个发光元件LD至数十个发光元件LD可以布置和/或设置在每个像素PXL的发射区域EMA中，但是发光元件LD的数量不限于此。根据实施例，布置和/或提供和/或设置在发射区域EMA中的发光元件LD的数量可以被各种改变。
发光元件LD中的每个可以发射彩色光中的任何一种和/或白光。发光元件LD中的每个可以在第一电极EL1与第二电极EL2之间对准，使得发光元件LD的延伸方向(或长度L的方向)可以平行于第一方向DR1。发光元件LD可以以喷涂在溶液中的形式设置，并且可以引入(或者供应)到每个像素PXL的发射区域EMA。
发光元件LD可以通过喷墨印刷法、狭缝涂布法或各种其它方法引入(或者供应)到每个像素PXL的发射区域EMA。作为示例，发光元件LD可以混合到挥发性溶剂中并通过喷墨印刷法或狭缝涂布法引入(或者供应)到发射区域EMA。在这种情况下，在对应的对准信号施加到第一电极EL1和第二电极EL2的情况下，可以在第一电极EL1与第二电极EL2之间形成电场。结果，发光元件LD可以在第一电极EL1与第二电极EL2之间对准。在发光元件LD对准之后，通过使溶剂挥发或者通过其它方法来去除溶剂，发光元件LD可以在第一电极EL1与第二电极EL2之间稳定地对准。
根据实施例，每个像素PXL可以包括第一接触电极CNE1和第二接触电极CNE2。
第一接触电极CNE1可以设置和/或形成在发光元件LD中的每个的第二端部EP2上和第一电极EL1的与第一接触电极CNE1对应的区域上，从而将发光元件LD中的每个的第二端部EP2物理和/或电连接到第一电极EL1。第一接触电极CNE1可以设置和/或形成在第一电极EL1上，以与第一电极EL1叠置。第一接触电极CNE1可以具有在平面图中在第二方向DR2上延伸的棒状形状，但公开不限于此。根据实施例，第一接触电极CNE1的形状可以在其中第一接触电极CNE1电连接且稳定地连接到发光元件LD中的每个的范围内被各种改变。例如，考虑到与设置在第一接触电极CNE1下方的第一电极EL1的连接关系，可以各种改变第一接触电极CNE1的形状。
第二接触电极CNE2可以设置和/或形成在发光元件LD中的每个的第一端部EP1上和第二电极EL2的与第二接触电极CNE2对应的区域上，从而将发光元件LD中的每个的第一端部EP1物理和/或电连接到第二电极EL2。第二接触电极CNE2可以设置和/或形成在第二电极EL2上，以与第二电极EL2叠置。第二接触电极CNE2可以具有在平面图中在第二方向DR2上延伸的棒状形状，但是公开不限于此。根据实施例，第二接触电极CNE2的形状可以在其中第二接触电极CNE2电连接且稳定地连接到发光元件LD中的每个的范围内被各种改变。例如，考虑到与设置在第二接触电极CNE2下方的第二电极EL2的连接关系，可以各种改变第二接触电极CNE2的形状。
在下文中，将参照图22至图25来描述根据上述实施例的每个像素PXL的堆叠结构。
图22是沿着图21的线I-I’截取的示意性剖视图。图23是图22的部分EA1的示意性放大剖视图。图24是图23的部分EA2的示意性放大剖视图。图25是沿着图21的线II-II’截取的示意性剖视图。
在图22至图25中，以每个电极被示出为单层膜电极并且每个绝缘层仅被示出为单层膜绝缘层的方式来简化并示出了一个像素PXL，但是公开不限于此。
参照图21至图25，像素PXL可以包括基底SUB、像素电路层PCL和显示元件层DPL。
基底SUB可以包括透明绝缘材料，以透射光。基底SUB可以是刚性基底或柔性基底。
刚性基底可以是例如有机基底、石英基底、玻璃陶瓷基底和结晶玻璃基底中的一种。
柔性基底可以是包括聚合物有机材料的膜基底和塑料基底中的一种。例如，柔性基底可以包括选自聚苯乙烯、聚乙烯醇、聚甲基丙烯酸甲酯、聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯、三乙酸纤维素和乙酸丙酸纤维素中的至少一种。
像素电路层PCL可以包括缓冲层BFL、至少一个晶体管T、至少一个存储电容器Cst和钝化层PSV。
缓冲层BFL可以防止杂质扩散到包括在像素电路(见图20的“PXC”)中的晶体管T中。缓冲层BFL可以是包括无机材料的无机绝缘膜。缓冲层BFL可以包括选自氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。缓冲层BFL可以设置为单层膜，但是也可以设置为包括至少两层膜的多层膜。在缓冲层BFL设置为多层膜的情况下，各个层可以由相同的材料制成，或者可以由不同的材料制成。根据基底SUB的材料和工艺条件，可以省略缓冲层BFL。
晶体管T可以包括用于控制发光元件LD的驱动电流的驱动晶体管Tdr以及电连接到驱动晶体管Tdr的开关晶体管Tsw。然而，公开不限于此，并且除了驱动晶体管Tdr和开关晶体管Tsw之外，像素电路PXC还可以包括可以执行其它功能的电路元件。驱动晶体管Tdr可以是参照图20描述的第一晶体管T1，开关晶体管Tsw可以是参照图20描述的第二晶体管T2。在下面的实施例中，驱动晶体管Tdr和开关晶体管Tsw将被统称为晶体管T或多个晶体管T。
驱动晶体管Tdr和开关晶体管Tsw中的每个可以包括半导体图案SCL、栅电极GE、第一端子ET1和第二端子ET2。第一端子ET1可以是源电极和漏电极中的任何一个电极，而第二端子ET2可以是另一电极。
半导体图案SCL可以布置和/或形成和/或设置在缓冲层BFL上。半导体图案SCL可以包括与第一端子ET1接触的第一接触区域和与第二端子ET2接触的第二接触区域。在第一接触区域与第二接触区域之间的区域可以是沟道区。沟道区可以与对应的晶体管T的栅电极GE叠置。半导体图案SCL可以是由多晶硅、非晶硅、氧化物半导体等制成的半导体图案。沟道区可以是例如可以不掺杂有杂质的半导体图案，并且可以是本征半导体。第一接触区域和第二接触区域可以是掺杂有杂质的半导体图案。
栅电极GE可以布置和/或形成和/或设置在栅极绝缘层GI上，以与半导体图案SCL的沟道区对应。栅电极GE可以设置在栅极绝缘层GI上，以与半导体图案SCL的沟道区叠置。栅电极GE可以具有由选自由铜(Cu)、钼(Mo)、钨(W)、铝钕(AlNd)、钛(Ti)、铝(Al)、银(Ag)和它们的合金或它们的混合物组成的组中的一种制成的单层膜结构，或者可以具有包括诸如钼(Mo)、钛(Ti)、铜(Cu)、铝(Al)或银(Ag)的低电阻材料的双层膜结构或多层膜结构，以降低线电阻。
栅极绝缘层GI可以是包括无机材料的无机绝缘膜。作为示例，栅极绝缘层GI可以包括选自氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。然而，栅极绝缘层GI的材料不限于上述实施例。根据实施例，栅极绝缘层GI可以形成为包括有机材料的有机绝缘膜。栅极绝缘层GI可以设置为单层膜，但是也可以设置为包括至少两层膜的多层膜。
第一端子ET1和第二端子ET2可以布置和/或形成和/或设置在第二层间绝缘层ILD2上，并且可以通过顺序地穿过栅极绝缘层GI以及第一层间绝缘层ILD1和第二层间绝缘层ILD2的接触孔来接触半导体图案SCL的第一接触区域和第二接触区域。作为示例，第一端子ET1可以与半导体图案SCL的第一接触区域接触，第二端子ET2可以与半导体图案SCL的第二接触区域接触。第一端子ET1和第二端子ET2中的每个可以包括与栅电极GE相同的材料，或者可以包括选自被描述为栅电极GE的结构材料的材料中的至少一种材料。
第一层间绝缘层ILD1可以包括与栅极绝缘层GI相同的材料，或者可以包括选自被描述为栅极绝缘层GI的结构材料的材料中的至少一种。
第二层间绝缘层ILD2可以设置和/或形成在第一层间绝缘层ILD1上。第二层间绝缘层ILD2可以是包括无机材料的无机绝缘膜或包括有机材料的有机绝缘膜。根据实施例，第二层间绝缘层ILD2可以包括与第一层间绝缘层ILD1相同的材料，但是公开不限于此。第二层间绝缘层ILD2可以设置为单层膜，但是也可以设置为包括至少两层膜的多层膜。
在上述实施例中，已经描述了晶体管T的第一端子ET1和第二端子ET2是通过顺序地穿过栅极绝缘层GI以及第一层间绝缘层ILD1和第二层间绝缘层ILD2的接触孔来电连接到半导体图案SCL的单独电极，但是公开不限于此。根据实施例，晶体管T的第一端子ET1可以是与对应的半导体图案SCL的沟道区相邻的第一接触区域，晶体管T的第二端子ET2可以是与对应的半导体图案SCL的沟道区相邻的第二接触区域。在这种情况下，晶体管T的第二端子ET2可以通过诸如桥电极等的单独连接装置(means)电连接到对应的像素PXL的发光元件LD。
在实施例中，晶体管T可以形成为低温多晶硅薄膜晶体管，但是公开不限于此。根据实施例，晶体管T可以形成为氧化物半导体薄膜晶体管。此外，在上述实施例中，已经描述了晶体管T是具有顶栅结构的薄膜晶体管的情况作为示例，但是公开不限于此。晶体管T的结构可以被各种改变。
存储电容器Cst可以包括设置在栅极绝缘层GI上的下电极LE以及设置在第一层间绝缘层ILD1上以与下电极LE叠置的上电极UE。
下电极LE可以与驱动晶体管Tdr的栅电极GE布置或者设置在同一层上，并且可以包括与栅电极GE相同的材料。下电极LE可以与驱动晶体管Tdr的栅电极GE一体地设置。在这种情况下，下电极LE可以被认为是驱动晶体管Tdr的栅电极GE的一个区域。根据实施例，下电极LE可以设置为可以与驱动晶体管Tdr的栅电极GE分离(或者不与驱动晶体管Tdr的栅电极GE成一体)的组件。在这种情况下，驱动晶体管Tdr的下电极LE和栅电极GE可以通过单独的连接装置电连接。
上电极UE可以与下电极LE叠置，并且可以覆盖下电极LE。可以通过增大上电极UE和下电极LE的叠置面积来增大存储电容器Cst的电容。上电极UE可以电连接到第一电力线(见图20的“PL1”)。存储电容器Cst可以被第二层间绝缘层ILD2覆盖。
像素电路层PCL可以包括布置和/或形成和/或设置在第二层间绝缘层ILD2上的驱动电压线DVL。驱动电压线DVL可以是与参照图20描述的第二电力线PL2相同的组件。因此，第二驱动电源VSS的电压可以施加到驱动电压线DVL。像素电路层PCL还可以包括电连接到第一驱动电源VDD的第一电力线PL1。尽管未在附图中直接示出，但是第一电力线PL1可以与驱动电压线DVL设置在同一层上，或者设置在与驱动电压线DVL不同的层上。在上述实施例中，已经描述了驱动电压线DVL与晶体管T的第一端子ET1和第二端子ET2设置在同一层上，但是公开不限于此。根据实施例，驱动电压线DVL可以与设置在像素电路层PCL中的导电层中的任何一个导电层布置或者设置在同一层上。例如，像素电路层PCL中的驱动电压线DVL的位置可以被各种改变。
第一电力线PL1和驱动电压线DVL中的每个可以包括导电材料(物质)。作为示例，第一电力线PL1和驱动电压线DVL中的每个可以具有由选自由铜(Cu)、钼(Mo)、钨(W)、铝钕(AlNd)、钛(Ti)、铝(Al)、银(Ag)和它们的合金或它们的混合物组成的组中的一种制成的单层膜结构，或者可以具有包括诸如钼(Mo)、钛(Ti)、铜(Cu)、铝(Al)或银(Ag)的低电阻材料的双层膜结构或多层膜结构，以降低线电阻。作为示例，第一电力线PL1和驱动电压线DVL中的每个可以形成为其中可以顺序地堆叠有钛(Ti)和铜(Cu)的双层膜。
第一电力线PL1可以电连接到显示元件层DPL的一些组件(例如，第一电极EL1)，驱动电压线DVL可以电连接到显示元件层DPL的另一些组件(例如，第二电极EL2)。
钝化层PSV可以布置和/或形成和/或设置在晶体管T和驱动电压线DVL上。
钝化层PSV可以以有机绝缘膜、无机绝缘膜或设置在无机绝缘膜上的有机绝缘膜的形式设置。无机绝缘膜可以包括例如选自氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。有机绝缘膜可以包括例如选自丙烯酸类树脂(聚丙烯酸酯类树脂)、环氧类树脂、酚醛类树脂、聚酰胺类树脂、聚酰亚胺类树脂、不饱和聚酯类树脂、聚苯醚类树脂、聚苯硫醚类树脂和苯并环丁烯树脂中的至少一种。
钝化层PSV可以包括暴露驱动晶体管Tdr的第二端子ET2的第一接触孔CH1和暴露驱动电压线DVL的第二接触孔CH2。
显示元件层DPL可以设置在钝化层PSV上。
显示元件层DPL可以包括堤BNK、第一电极EL1和第二电极EL2、发光元件LD、第一接触电极CNE1和第二接触电极CNE2以及第一绝缘层INS1至第三绝缘层INS3。
堤BNK可以布置和/或形成和/或设置在第一绝缘层INS1上，并且可以限定(或分隔)对应的像素PXL的发射区域EMA。堤BNK可以包括第一开口OP1和与第一开口OP1间隔开的第二开口OP2。堤BNK的第二开口OP2可以与像素PXL中的每个的发射区域EMA对应。
第一电极EL1和第二电极EL2可以设置为在第一方向DR1上彼此间隔开。第一电极EL1的端部可以定位在堤BNK的第一开口OP1中。在制造显示装置的工艺中，在对应的像素PXL的像素区域PXA中供应发光元件LD并使发光元件LD对准之后，第一电极EL1可以在第一开口OP1中与另一电极(例如，针对在平面图中在第二方向DR2上相邻的相邻像素PXL中的每个设置的第一电极(未示出))分离。可以设置堤BNK的第一开口OP1，用于分离第一电极EL1的工艺。
在上述实施例中，已经描述了仅第一电极EL1在堤BNK的第一开口OP1中与另一电极分离，但是公开不限于此。根据实施例，第二电极EL2可以在第一开口OP1中与另一电极(例如，针对在第二方向DR2上相邻的相邻像素PXL设置的第二电极(未示出))分离。在这种情况下，可以设置堤BNK的第一开口OP1，用于分离第一电极EL1和第二电极EL2的工艺。
第一电极EL1和第二电极EL2中的每个可以由具有一定反射率的材料制成，以使从发光元件LD中的每个发射的光在显示装置的图像显示方向(例如，正向方向)上行进。作为示例，第一电极EL1和第二电极EL2中的每个可以由具有一定反射率的导电物质(或材料)制成。导电物质(或材料)可以包括可以有利于使从发光元件LD发射的光在显示装置的图像显示方向上反射的不透明金属。不透明金属可以包括例如诸如银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)的金属或它们的合金。根据实施例，第一电极EL1和第二电极EL2中的每个可以包括透明导电物质(或材料)。透明导电物质(或材料)可以包括导电氧化物(诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟镓锌(IGZO)或氧化铟锡锌(ITZO))或导电聚合物(诸如聚(3,4-乙撑二氧噻吩)(PEDOT))。在第一电极EL1和第二电极EL2包括透明导电物质(或材料)的情况下，可以添加由不透明金属制成的单独的导电层，以使从发光元件LD发射的光在显示装置的图像显示方向上反射。然而，第一电极EL1和第二电极EL2的材料不限于上述材料。
此外，第一电极EL1和第二电极EL2中的每个可以设置和/或形成为单层膜，但是公开不限于此。根据实施例，第一电极EL1和第二电极EL2中的每个可以设置和/或形成为其中可以堆叠有选自金属、合金、导电氧化物和导电聚合物中的至少两种材料的多层膜。为了使在信号(或电压)可以传输到发光元件LD中的每个的两个端部EP1和EP2的情况下由于信号延迟而引起的失真最小化，第一电极EL1和第二电极EL2中的每个可以形成为包括至少两层膜的多层膜。作为示例，第一电极EL1和第二电极EL2中的每个可以形成为其中可以顺序地堆叠有氧化铟锡(ITO)、银(Ag)和ITO的多层膜。
第一电极EL1可以通过钝化层PSV的第一接触孔CH1电连接到像素电路层PCL的驱动晶体管Tdr，第二电极EL2可以通过钝化层PSV的第二接触孔CH2电连接到像素电路层PCL的驱动电压线DVL。第一电极EL1和第二电极EL2可以用作用于将发光元件LD在每个像素PXL中对准的对准电极。此外，第一电极EL1和第二电极EL2可以在发光元件LD对准之后用作用于驱动发光元件LD的驱动电极。
第一绝缘层INS1可以设置和/或形成在第一电极EL1和第二电极EL2上。
第一绝缘层INS1可以包括由无机材料制成的无机绝缘膜或由有机材料制成的有机绝缘膜。第一绝缘层INS1可以形成为可以有利于保护发光元件LD免受像素电路层PCL影响的无机绝缘膜。作为示例，第一绝缘层INS1可以包括选自氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种，但是公开不限于此。根据实施例，第一绝缘层INS1可以形成为可以有利于使发光元件LD的支撑表面平坦化的有机绝缘膜。
第一绝缘层INS1可以布置和/或形成和/或设置在钝化层PSV上，以完全覆盖第一电极EL1和第二电极EL2。如图22、图23和图25中所示，在第一绝缘层INS1上供应发光元件LD并使发光元件LD对准之后，第一绝缘层INS1可以部分地开口，以暴露第一电极EL1和第二电极EL2中的每个的一个区域。在供应发光元件LD并使发光元件LD对准之后，第一绝缘层INS1可以以可以仅局部地设置在发光元件LD之下的单独图案的形式图案化。第一绝缘层INS1可以覆盖除了第一电极EL1和第二电极EL2中的每个的所述一个区域之外的剩余区域。根据实施例，可以省略第一绝缘层INS1。
堤BNK可以布置和/或形成和/或设置在第一绝缘层INS1上。堤BNK可以形成在其它像素PXL之间以围绕每个像素PXL的发射区域EMA，并且可以构成分隔像素PXL的发射区域EMA的像素限定层。在将发光元件LD供应到发射区域EMA的工艺中，堤BNK可以是可以执行控制以防止其中混合有发光元件LD的溶液流入到相邻的像素PXL的发射区域EMA或者可以执行控制以将一定量的溶液供应到每个发射区域EMA的坝结构。
可以在其中形成有第一绝缘层INS1的每个像素PXL的发射区域EMA中供应发光元件LD并使发光元件LD对准。作为示例，可以通过喷墨法等将发光元件LD供应(或者引入)到发射区域EMA。发光元件LD可以通过施加到第一电极EL1和第二电极EL2中的每个的特定的对准信号(或对准电压)而在第一电极EL1与第二电极EL2之间对准。
发光元件LD中的每个可以在与第一方向DR1平行的长度L的方向上包括第一端部EP1和第二端部EP2。发光元件LD中的每个可以包括发光堆叠图案10和围绕发光堆叠图案10的外周表面(或表面)的绝缘膜14。发光堆叠图案10可以包括可以在与第一方向DR1平行的每个发光元件LD的长度L的方向上顺序地堆叠的第一半导体层11、第一阻挡层16、活性层12、第二阻挡层17、第二半导体层13和附加电极15。在实施例中，第一半导体层11可以包括掺杂有n型掺杂剂的n型半导体层，第二半导体层13可以包括掺杂有p型掺杂剂的p型半导体层。
第二绝缘层INS2可以布置和/或形成和/或设置在发光元件LD中的每个上。第二绝缘层INS2可以设置和/或形成在对准在第一电极EL1与第二电极EL2之间的发光元件LD上，从而部分地覆盖发光元件LD中的每个的外周表面(或表面)并且向外暴露发光元件LD中的每个的第一端部EP1和第二端部EP2。
第二绝缘层INS2可以形成为单层膜或多层膜，并且可以包括包含至少一种无机材料的无机绝缘膜或包含至少一种有机材料的有机绝缘膜。第二绝缘层INS2可以包括可以有利于保护发光元件LD中的每个的活性层12免受外部氧、湿气等的影响的无机绝缘膜。然而，公开不限于此。根据发光元件LD应用于其的显示装置的设计条件，第二绝缘层INS2可以形成为包括有机材料的有机绝缘膜。在像素PXL中的每个的像素区域PXA中完成了发光元件LD的对准之后，可以在发光元件LD上形成第二绝缘层INS2，以防止发光元件LD偏离发光元件LD在其处对准的位置。
在形成第二绝缘层INS2之前在第一绝缘层INS1与发光元件LD之间可能存在空隙(或空间)的情况下，可以在形成第二绝缘层INS2的工艺中用第二绝缘层INS2填充空隙。在这种情况下，第二绝缘层INS2可以形成为可以有利于填充第一绝缘层INS1与发光元件LD之间的空隙的有机绝缘膜。
第一接触电极CNE1可以设置和/或形成在第一电极EL1上，以将第一电极EL1与发光元件LD的第一端部EP1和第二端部EP2中的一个端部(例如，第二端部EP2)稳定地电连接和/或物理连接。
第一接触电极CNE1可以布置和/或形成和/或设置在第一电极EL1和发光元件LD中的每个的第二端部EP2上。第一接触电极CNE1可以设置为在第一电极EL1的可以不被第一绝缘层INS1覆盖的区域上与第一电极EL1电接触。根据实施例，在导电覆层(未示出)设置在第一电极EL1上的情况下，第一接触电极CNE1可以设置在导电覆层上，以通过导电覆层电连接到第一电极EL1。上述导电覆层可以保护第一电极EL1免受在制造显示装置的工艺中产生的缺陷等的影响，并且同时可以进一步增强第一电极EL1与像素电路层PCL之间的粘附性。导电覆层可以包括诸如氧化铟锌(IZO)的透明导电物质(或材料)。
例如，第一接触电极CNE1可以设置在发光元件LD中的每个的第二端部EP2上，以与发光元件LD中的每个的与第一电极EL1相邻的第二端部EP2接触。第一接触电极CNE1可以设置为覆盖发光元件LD中的每个的第二端部EP2和第一电极EL1的与第一接触电极CNE1对应的至少一个区域。
第二接触电极CNE2可以设置和/或形成在第二电极EL2上，以将第二电极EL2与发光元件LD的第一端部EP1和第二端部EP2中的一个端部(例如，第一端部EP1)稳定地电连接和/或物理连接。
第二接触电极CNE2可以设置和/或形成在第二电极EL2和发光元件LD中的每个的第一端部EP1上。第二接触电极CNE2可以设置为在第二电极EL2的可以不被第一绝缘层INS1覆盖的区域上与第二电极EL2接触。根据实施例，在导电覆层可以设置在第二电极EL2上的情况下，第二接触电极CNE2可以设置在导电覆层上，以通过导电覆盖层来电连接到第二电极EL2。
第二接触电极CNE2可以设置在发光元件LD中的每个的第一端部EP1上，以与发光元件LD中的每个的与第二电极EL2相邻的第一端部EP1接触。例如，第二接触电极CNE2可以设置为覆盖发光元件LD中的每个的第一端部EP1和第二电极EL2的与第二接触电极CNE2对应的至少一个区域。
第一接触电极CNE1和第二接触电极CNE2可以由各种透明导电材料制成，以使从发光元件LD中的每个发射并被第一电极EL1和第二电极EL2反射的光在显示装置的图像显示方向上无损地行进。作为示例，第一接触电极CNE1和第二接触电极CNE2可以包括选自诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟镓锌(IGZO)和氧化铟锡锌(ITZO)的各种透明导电物质(材料)中的至少一种，并且可以是基本透明或半透明的，以满足期望的透射率(或透光率)。然而，第一接触电极CNE1和第二接触电极CNE2的材料不限于上述实施例。根据实施例，第一接触电极CNE1和第二接触电极CNE2可以由各种不透明导电物质(或材料)制成。第一接触电极CNE1和第二接触电极CNE2可以形成为单层膜或多层膜。
第一接触电极CNE1和第二接触电极CNE2可以设置为在第一方向DR1上彼此间隔开。作为示例，第一接触电极CNE1和第二接触电极CNE2可以设置为在发光元件LD上的第二绝缘层INS2上彼此间隔开一定间隔。
第一接触电极CNE1和第二接触电极CNE2可以布置或者设置在同一层上。在这种情况下，第一接触电极CNE1和第二接触电极CNE2可以通过相同的工艺使用相同的导电材料形成，但是公开不限于此。根据实施例，第一接触电极CNE1和第二接触电极CNE2可以通过不同的工艺形成，并且设置在不同的层上。这将在下面参照图29来描述。
第三绝缘层INS3可以布置和/或形成和/或设置在第一接触电极CNE1和第二接触电极CNE2上。第三绝缘层INS3可以是包括无机材料的无机绝缘膜或包括有机材料的有机绝缘膜。作为示例，第三绝缘层INS3可以具有其中至少一个无机绝缘膜和至少一个有机绝缘膜可以交替堆叠的结构。第三绝缘层INS3可以完全覆盖显示元件层DPL，以防止外部的水或湿气引入到包括发光元件LD的显示元件层DPL中。
根据实施例，除了第三绝缘层INS3之外，显示元件层DPL还可以可选地包括光学层。作为示例，显示元件层DPL还可以包括颜色转换层，该颜色转换层包括可以将从发光元件LD发射的光转换为特定颜色的光的颜色转换颗粒。
根据实施例，至少一个外涂层(例如，使显示元件层DPL的上表面平坦化的层)可以进一步设置在第三绝缘层INS3上。
发光元件LD中的每个的发光堆叠图案10可以包括可以在对应的发光元件LD的长度L的方向上从第一端部EP1到第二端部EP2顺序地堆叠的第一半导体层11、第一阻挡层16、活性层12、第二阻挡层17、第二半导体层13和附加电极15。在实施例中，附加电极15可以由具有一定透射率的透明导电材料制成。
第一阻挡层16和第二阻挡层17中的每个可以包括可以是氧化区域的氧化物层。
如图24中所示，第一阻挡层16可以划分为第二区域16_2和第一区域16_1，第二区域16_2可以包括氧化物层并且可以定位在对应的阻挡层的边缘处，第一区域16_1可以不包括氧化物层并且可以定位在对应的阻挡层的中心部分处。第一区域16_1可以是第一阻挡层16的可以不与绝缘膜14接触的区域，第二区域16_2可以是第一阻挡层16的可以与绝缘膜14的内侧表面14d直接接触的另一区域。第一区域16_1和第二区域16_2可以在发光元件LD的与第一方向DR1平行的长度L的方向上具有相同的厚度。作为示例，第一区域16_1的厚度d1和第二区域16_2的厚度d2可以相同。
第一阻挡层16的第一区域16_1可以用作势垒，以防止电子从活性层12反向流到第一半导体层11。与未氧化的第一区域16_1相比，第一阻挡层16的第二区域16_2可以具有相对高的电阻和相对低的折射率，因此可以用作绝缘层。第一阻挡层16的第二区域16_2可以与覆盖第一阻挡层16的表面的绝缘膜14一起形成双绝缘层(double insulating layer)。
例如，如图24中所示，第二阻挡层17可以划分为第四区域17_2和第三区域17_1，第四区域17_2可以包括氧化物层并且可以定位在对应的阻挡层的边缘处，第三区域17_1可以不包括氧化物层并且可以定位在对应的阻挡层的中心部分处。第三区域17_1可以是第二阻挡层17的可以不与绝缘膜14接触的区域，第四区域17_2可以是第二阻挡层17的可以与绝缘膜14的内侧表面14d直接接触的另一区域。第三区域17_1和第四区域17_2可以在发光元件LD的与第一方向DR1平行的长度L的方向上具有相同的厚度。作为示例，第三区域17_1的厚度d3和第四区域17_2的厚度d4可以相同。
第二阻挡层17的第三区域17_1可以用作势垒，以防止空穴从活性层12反向流到第二半导体层13。与未氧化的第三区域17_1相比，第二阻挡层17的第四区域17_2可以具有相对高的电阻和相对低的折射率，因此可以用作绝缘层。第二阻挡层17的第四区域17_2可以与覆盖第二阻挡层17的表面的绝缘膜14一起形成双绝缘层。
如在上述实施例中，在发光元件LD中的每个可以包括包含氧化物层的第一阻挡层16(例如，第二区域16_2)和包含氧化物层的第二阻挡层17(例如，第四区域17_2)的情况下，包括在对应的发光元件LD中的发光堆叠图案10的未掺杂区A中的表面电阻可以相对增大。均可以在未掺杂区A中与绝缘膜14的内侧表面14d接触的第一阻挡层16的第二区域16_2和第二阻挡层17的第四区域17_2的表面电阻可以相对增大。因此，可以阻断发光堆叠图案10(或对应的发光元件LD)的表面上的漏电流路径，以使表面漏电流最小化，从而改善每个发光元件LD的发光效率。
图26是示出根据实施例的像素的示意性平面图。图27是沿着图26的线III-III’截取的示意性剖视图。图28是与图27的线III-III’对应的示出了可以根据实施例实施的图27的堤图案的示意性剖视图。图29是与图26的线III-III’对应的示出了可以根据实施例实施的图27的第一接触电极和第二接触电极的示意性剖视图。
除了可以在钝化层PSV与第一电极EL1和第二电极EL2中的每个之间设置堤图案BNKP之外，图26至图29中所示的像素PXL可以具有与图21至图25中所示的像素的构造基本相同或类似的构造。
因此，关于图26至图29的像素，将主要描述与上述实施例的差异，以避免冗余描述。
参照图26至图29，支撑构件可以定位在第一电极EL1和第二电极EL2中的每个与钝化层PSV之间。作为示例，如图27至图29中所示，堤图案BNKP可以定位在第一电极EL1和第二电极EL2中的每个与钝化层PSV之间。
堤图案BNKP可以在每个像素PXL中定位在像素区域PXA的发射区域EMA中，光从发射区域EMA发射。为了将从发光元件LD发射的光在显示装置的图像显示方向上引导，堤图案BNKP可以是支撑第一电极EL1和第二电极EL2中的每个以改变第一电极EL1和第二电极EL2中的每个的表面轮廓(或形状)的支撑构件。
堤图案BNKP可以在对应的像素PXL的发射区域EMA中设置在钝化层PSV与第一电极EL1和第二电极EL2之间。
堤图案BNKP可以是包括无机材料的无机绝缘膜或包括有机材料的有机绝缘膜。根据实施例，堤图案BNKP可以包括单层有机绝缘膜和/或单层无机绝缘膜，但是公开不限于此。根据实施例，堤图案BNKP可以以其中可以堆叠有至少一个有机绝缘膜和至少一个无机绝缘膜的多层膜的形式设置。然而，堤图案BNKP的材料不限于上述实施例，并且根据实施例，堤图案BNKP可以包括导电材料。
堤图案BNKP可以具有拥有梯形形状的剖面，该剖面的宽度可以在第三方向DR3上从钝化层PSV的一个表面(例如，上表面)向上逐渐减小，但是公开不限于此。根据实施例，如图28中所示，堤图案BNKP可以具有弯曲表面，该弯曲表面包括具有半椭圆形形状或半圆形形状(或半球形形状)的剖面，该剖面的宽度可以在第三方向DR3上从钝化层PSV的一个表面向上逐渐减小。当在剖面中观察时，堤图案BNKP的形状不限于上述实施例，并且可以在能够改善从发光元件LD中的每个发射的光的效率的范围内被各种改变。
第一电极EL1和第二电极EL2中的每个可以布置和/或形成和/或设置在对应的堤图案BNKP上。在这种情况下，当在剖面中观察时，第一电极EL1和第二电极EL2中的每个可以具有与设置在其下方的堤图案BNKP的形状对应的表面轮廓。因此，从发光元件LD发射的光可以被第一电极EL1和第二电极EL2中的每个反射，以进一步在显示装置的图像显示方向上行进。堤图案BNKP以及第一电极EL1和第二电极EL2中的每个可以用作反射构件，以通过将从发光元件LD发射的光在期望的方向上引导来改善显示装置的光效率。因此，可以进一步改善发光元件LD的发光效率。
第一接触电极CNE1和第二接触电极CNE2可以设置为在平面图中在第一方向DR1上彼此间隔开。作为示例，第一接触电极CNE1和第二接触电极CNE2可以设置为在发光元件LD上的第二绝缘层INS2上彼此间隔开一定间隔。第一接触电极CNE1和第二接触电极CNE2可以设置在同一层上，并且可以通过相同的工艺形成。然而，公开不限于此，并且根据实施例，第一接触电极CNE1和第二接触电极CNE2可以设置在不同的层上，并且可以通过不同的工艺形成。在这种情况下，如图29中所示，可以在第一接触电极CNE1与第二接触电极CNE2之间设置和/或形成附加绝缘层AUINS。附加绝缘层AUINS可以设置在第一接触电极CNE1上，以防止第一接触电极CNE1向外暴露，从而防止第一接触电极CNE1的腐蚀。附加绝缘层AUINS可以包括由无机材料制成的无机绝缘膜或由有机材料制成的有机绝缘膜。作为示例，附加绝缘层AUINS可以包括选自氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种，但公开不限于此。此外，附加绝缘层AUINS可以形成为单层膜或多层膜。
第三绝缘层INS3可以布置和/或形成和/或设置在第一接触电极CNE1和第二接触电极CNE2上。第三绝缘层INS3可以是包括无机材料的无机绝缘膜或包括有机材料的有机绝缘膜。作为示例，第三绝缘层INS3可以具有其中至少一个无机绝缘膜和至少一个有机绝缘膜可以交替堆叠的结构。第三绝缘层INS3可以完全覆盖显示元件层DPL，以防止外部的水或湿气被引入到包括发光元件LD的显示元件层DPL中。根据实施例，至少一个外涂层(例如，使显示元件层DPL的上表面平坦化的层)可以进一步设置在第三绝缘层INS3上。
尽管已经描述了实施例，但是理解的是，公开不应限于这些实施例，而是如在下文中要求保护的公开的精神和范围内可以由本领域普通技术人员进行各种改变和修改。
因此，公开的技术范围不限于这里描述的实施例，而是应由权利要求确定。

Claims (20)

1.一种发光元件，包括定位在所述发光元件的长度方向上的第一端部和第二端部的发光元件，所述发光元件包括：
第一半导体层，设置在所述第一端部处；
活性层，设置在所述第一半导体层上；
第二半导体层，设置在所述活性层上；
第一阻挡层，设置在所述活性层与所述第一半导体层之间，并且包括第一区域和第二区域；以及
绝缘膜，围绕所述第一半导体层、所述活性层、所述第一阻挡层和所述第二半导体层中的每个的外周表面，
其中，所述第一区域包括具有比所述第一半导体层、所述活性层和所述第二半导体层的铝成分高的铝成分的半导体层，并且
所述第一阻挡层的所述第二区域包括氧化物层。
2.根据权利要求1所述的发光元件，其中，所述第一半导体层包括掺杂有n型掺杂剂的n型半导体层，
所述第二半导体层包括掺杂有p型掺杂剂的p型半导体层，并且
所述活性层和所述第一阻挡层是未掺杂有所述n型掺杂剂或所述p型掺杂剂的半导体层。
3.根据权利要求2所述的发光元件，所述发光元件还包括：第二阻挡层，设置在所述第二半导体层与所述活性层之间，所述第二阻挡层包括第三区域和第四区域，
其中，所述第二阻挡层是未掺杂有所述n型掺杂剂或所述p型掺杂剂的半导体层。
4.根据权利要求3所述的发光元件，其中，所述第二阻挡层的所述第三区域包括具有比所述第一半导体层、所述活性层和所述第二半导体层的所述铝成分高的铝成分的半导体层，
所述第二阻挡层的所述第四区域包括氧化物层，并且
所述第三区域和所述第四区域在所述发光元件的所述长度方向上具有相同的厚度。
5.根据权利要求4所述的发光元件，其中，所述第二区域和所述第四区域在与所述发光元件的所述长度方向交叉的方向上具有相同或不同的宽度。
6.根据权利要求4所述的发光元件，其中，所述第二区域和所述第四区域在所述发光元件的所述长度方向上具有相同的厚度或不同的厚度。
7.根据权利要求3所述的发光元件，其中，所述第一阻挡层和所述第二阻挡层包括相同的材料。
8.根据权利要求4所述的发光元件，其中，所述第一阻挡层的所述第一区域和所述第二阻挡层的所述第三区域包括包含铝、铟和磷的AlInP层或包含铝、镓和砷的AlGaAs层。
9.根据权利要求1所述的发光元件，其中，所述第一阻挡层的所述第一区域和所述第一阻挡层的所述第二区域在所述发光元件的所述长度方向上具有相同的厚度。
10.根据权利要求1所述的发光元件，所述发光元件还包括：电极，在所述发光元件的所述第二端部处设置在所述第二半导体层上。
11.一种制造发光元件的方法，所述方法包括：
在基底上形成第一半导体层、第一阻挡层、活性层、第二阻挡层、第二半导体层和电极，以形成发光堆叠体；
垂直蚀刻所述发光堆叠体，以形成至少一个发光堆叠图案，并且向外暴露所述第一半导体层的一个区域；
对所述至少一个发光堆叠图案执行热处理，使得所述第一阻挡层和所述第二阻挡层中的每个包括第一区域和第二区域，所述第一区域和所述第二区域包括不同的材料；
在所述至少一个发光堆叠图案上形成绝缘材料层，并且垂直蚀刻所述绝缘材料层以形成围绕所述发光堆叠图案的表面的绝缘膜；以及
将被所述绝缘膜围绕的所述至少一个发光堆叠图案与所述基底分离，以形成发光元件，
其中，所述发光元件包括设置在所述发光元件的长度方向上的所述第一半导体层、所述第一阻挡层、所述活性层、所述第二阻挡层、所述第二半导体层和所述电极，
所述第一阻挡层和所述第二阻挡层中的每个的所述第一区域包括具有比所述第一半导体层、所述活性层和所述第二半导体层的铝成分高的铝成分的半导体层，并且
所述第一阻挡层和所述第二阻挡层中的每个的所述第二区域包括氧化物层。
12.根据权利要求11所述的方法，其中，所述第一半导体层包括掺杂有n型掺杂剂的n型半导体层，
所述第二半导体层包括掺杂有p型掺杂剂的p型半导体层，并且
所述第一阻挡层、所述活性层和所述第二阻挡层是未掺杂有所述n型掺杂剂或所述p型掺杂剂的半导体层。
13.根据权利要求12所述的方法，其中，所述第一阻挡层的所述第二区域和所述第二阻挡层的所述第二区域在与所述发光元件的所述长度方向相交的方向上具有相同的宽度或不同的宽度。
14.根据权利要求12所述的方法，其中，所述第一阻挡层的所述第二区域和所述第二阻挡层的所述第二区域在所述发光元件的所述长度方向上具有相同的厚度或不同的厚度。
15.根据权利要求12所述的方法，其中，形成所述发光堆叠体的步骤包括：
在所述基底上形成所述第一半导体层；
在所述第一半导体层上形成所述第一阻挡层；
在所述第一阻挡层上形成所述活性层；
在所述活性层上形成所述第二阻挡层；
在所述第二阻挡层上形成所述第二半导体层；以及
在所述第二半导体层上形成所述附加电极。
16.根据权利要求12所述的方法，其中，所述第一阻挡层和所述第二阻挡层中的每个的所述第一区域包括包含铝、铟和磷的AlInP层或包含铝、镓和砷的AlGaAs层。
17.根据权利要求11所述的方法，其中，所述第一阻挡层和所述第二阻挡层包括相同的材料，并且
所述第一阻挡层和所述第二阻挡层中的每个的所述第一区域与相应阻挡层的所述第二区域具有相同的厚度。
18.一种显示装置，所述显示装置包括：
第一电极和第二电极，在第一方向上设置在基底上，并且在与所述第一方向不同的第二方向上延伸，所述第一电极和所述第二电极彼此间隔开；以及
多个发光元件，设置在所述第一电极与所述第二电极之间，
其中，所述多个发光元件中的每个发光元件包括：第一端部和第二端部，设置在所述发光元件的长度方向上；第一半导体层，设置在所述第一端部处；第一阻挡层，设置在所述第一半导体层上，并且包括第一区域和第二区域；活性层，设置在所述第一阻挡层上；第二阻挡层，设置在所述活性层上，并且包括第三区域和第四区域；第二半导体层，设置在所述第二阻挡层上；第三电极，设置在所述第二半导体层上；以及绝缘膜，围绕所述第一半导体层、所述第一阻挡层、所述活性层、所述第二阻挡层、所述第二半导体层和所述第三电极中的每个的外周表面，
所述第一区域和所述第三区域包括具有比所述第一半导体层、所述活性层和所述第二半导体层的铝成分高的铝成分的半导体层，并且
所述第二区域和所述第四区域包括氧化物层。
19.根据权利要求18所述的显示装置，其中，所述第一半导体层包括掺杂有n型掺杂剂的n型半导体层，
所述第二半导体层包括掺杂有p型掺杂剂的p型半导体层，
所述第一阻挡层、所述活性层和所述第二阻挡层是未掺杂区，
所述第一区域和所述第二区域在所述发光元件的所述长度方向上具有相同的厚度，并且
所述第三区域和所述第四区域在所述发光元件的所述长度方向上具有相同的厚度。
20.根据权利要求19所述的显示装置，所述显示装置还包括：
第一接触电极，定位在所述第一电极以及所述多个发光元件中的每个发光元件的所述第一端部和所述第二端部中的一个端部上；以及
第二接触电极，定位在所述第二电极以及所述多个发光元件中的每个发光元件的所述第一端部和所述第二端部中的另一端部上，
其中，所述第一接触电极电连接到所述第一电极，并且
所述第二接触电极电连接到所述第二电极。
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