WO2022045708A1 - 발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치 - Google Patents

발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치 Download PDF

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light emitting
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semiconductor layer
electrode
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이승근
이병주
오원식
이승아
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삼성디스플레이 주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a light emitting device, a method for manufacturing the same, and a display device including the same.
  • the present invention provides a light emitting device capable of improving light output efficiency by arranging a barrier layer including an oxide layer on the upper and lower portions of the active layer, respectively, and minimizing the surface leakage current caused by damage to the exposed surface during the manufacturing process, and a method for manufacturing the same do.
  • the present invention provides a display device including the above-described light emitting element.
  • the light emitting device may include: a first end and a second end positioned in a longitudinal direction of the light emitting device; a first semiconductor layer disposed on the first end; an active layer disposed on the first semiconductor layer; a second semiconductor layer disposed on the active layer; a first barrier layer disposed between the active layer and the first semiconductor layer and including a first region and a second region; and an insulating film surrounding an outer circumferential surface of each of the first semiconductor layer, the active layer, the first barrier layer, and the second semiconductor layer.
  • the first region of the first barrier layer may include a semiconductor layer having an aluminum composition higher than that of the first semiconductor layer, the active layer, and the second semiconductor layer.
  • the second region of the first barrier layer may include an oxide layer.
  • the first semiconductor layer may include an n-type semiconductor layer doped with an n-type dopant
  • the second semiconductor layer may include a p-type semiconductor layer doped with a p-type dopant.
  • the active layer and the first barrier layer may be semiconductor layers not doped with the n-type dopant or the p-type dopant.
  • the light emitting device may further include a second barrier layer disposed between the second semiconductor layer and the active layer and including a third region and a fourth region.
  • the second barrier layer may be a semiconductor layer not doped with the n-type dopant or the p-type dopant.
  • the third region of the second barrier layer may include a semiconductor layer having an aluminum composition higher than that of the first semiconductor layer, the active layer, and the second semiconductor layer, and the second The fourth region of the barrier layer may include an oxide layer.
  • the third region and the fourth region may have the same thickness in the length direction of the light emitting device.
  • the second region and the fourth region may have the same or different widths in a direction crossing the longitudinal direction of the light emitting device.
  • the second region and the fourth region may have the same or different thicknesses in the length direction of the light emitting device.
  • the first barrier layer and the second barrier layer may include the same material.
  • the first region of the first barrier layer and the third region of the second barrier layer include an AlInP layer comprising aluminum, indium, and phosphorus or an AlGaAs layer comprising aluminum, gallium, and arsenic can do.
  • the first region of the first barrier layer and the second region of the first barrier layer may have the same thickness in the longitudinal direction of the light emitting device.
  • the light emitting device may further include an electrode disposed on the second semiconductor layer at the second end of the light emitting device.
  • the above-described light emitting device may include: forming a first semiconductor layer, a first barrier layer, an active layer, a second barrier layer, a second semiconductor layer, and an electrode on a substrate to form a light emitting laminate; etching the light-emitting laminate to form at least one light-emitting laminated pattern, and exposing a region of the first semiconductor layer to the outside; performing heat treatment on the at least one light emitting stacked pattern so that each of the first and second barrier layers includes a first region and a second region including different materials; forming an insulating material layer on the light emitting laminated pattern, and vertically etching the insulating material layer to form an insulating layer surrounding a surface of the at least one light emitting laminated pattern; and forming a light emitting device by separating the at least one light emitting stacked pattern surrounded by the insulating layer from the substrate.
  • the light emitting device may include the first semiconductor layer, the first barrier layer, the active layer, the second barrier layer, the second semiconductor layer,
  • the first region of each of the first and second barrier layers may include a semiconductor layer having an aluminum composition higher than that of the first semiconductor layer, the active layer, and the second semiconductor layer, and , a second region of each of the first and second barrier layers may include an oxide layer.
  • the first semiconductor layer may include an n-type semiconductor layer doped with an n-type dopant
  • the second semiconductor layer may include a p-type semiconductor layer doped with a p-type dopant.
  • the first barrier layer, the active layer, and the second barrier layer may be semiconductor layers not doped with the n-type dopant or the p-type dopant.
  • the second region of the first barrier layer and the second region of the second barrier layer may have the same thickness or different thicknesses in a direction crossing the longitudinal direction of the light emitting device.
  • the second region of the first barrier layer and the second region of the second barrier layer may have the same or different thicknesses in the longitudinal direction of the light emitting device.
  • the forming of the light emitting laminate may include: forming the first semiconductor layer on the substrate; forming the first barrier layer on the first semiconductor layer; forming the active layer on the first barrier layer; forming the second barrier layer on the active layer; forming the second semiconductor layer on the second barrier layer; and forming the electrode on the second semiconductor layer.
  • the first region of each of the first and second barrier layers may include an AlInP layer including aluminum, indium, and phosphorus or an AlGaAs layer including aluminum, gallium, and arsenic.
  • first barrier layer and the second barrier layer include the same material, and the first region of each of the first and second barrier layers has the same thickness as the second region of the corresponding barrier layer can have
  • a display device includes: a first electrode and a second electrode spaced apart from each other in a first direction on a substrate and extending in a second direction different from the first direction; and a plurality of light emitting devices disposed between the first electrode and the second electrode.
  • Each of the light emitting devices may include a first end and a second end disposed in a longitudinal direction of the light emitting device; a first semiconductor layer disposed on the first end; a first barrier layer disposed on the first semiconductor layer and including a first region and a second region; an active layer disposed on the first barrier layer; a second barrier layer disposed on the active layer and including a third region and a fourth region; a second semiconductor layer disposed on the second barrier layer; a third electrode disposed on the second semiconductor layer; and an insulating film surrounding an outer peripheral surface of each of the first semiconductor layer, the first barrier layer, the active layer, the second barrier layer, the second semiconductor layer, and the third electrode.
  • the first region and the third region may include a semiconductor layer having an aluminum composition higher than that of the first semiconductor layer, the active layer, and the second semiconductor layer, and the second region and the fourth region may include an oxide layer.
  • the first semiconductor layer may include an n-type semiconductor layer doped with an n-type dopant
  • the second semiconductor layer may include a p-type semiconductor layer doped with a p-type dopant.
  • the first barrier layer, the active layer, and the second barrier layer may be undoped regions, wherein the first region and the second region have the same thickness in the longitudinal direction of the light emitting device, and the third region and The fourth region may have the same thickness in the longitudinal direction of the light emitting device.
  • the display device includes: a first contact electrode positioned on one of the first electrode and first and second ends of each of the plurality of light emitting elements; and a second contact electrode positioned on the other of the second electrode and first and second ends of each of the plurality of light emitting devices.
  • the first contact electrode may be electrically connected to the first electrode
  • the second contact electrode may be electrically connected to the second electrode.
  • a light emitting device, a method for manufacturing the same, and a display device including the same according to the embodiment are generated during the manufacturing process of the light emitting device by disposing a barrier layer including an oxide layer between the active layer and the p-type semiconductor layer and between the active layer and the n-type semiconductor layer, respectively It is possible to manufacture light emitting devices with improved light output efficiency by minimizing surface leakage current caused by surface damage.
  • the effect according to the embodiment is not limited by the contents exemplified above, and more various effects are included in the present specification.
  • FIG. 1 is a perspective view schematically illustrating a light emitting device according to an embodiment.
  • FIG. 2 is a schematic cross-sectional view of the light emitting device of FIG. 1 .
  • 3 to 16 are schematic cross-sectional views sequentially illustrating a method of manufacturing the light emitting device of FIGS. 1 and 2 .
  • 17 and 18 are perspective views schematically illustrating a light emitting device according to an embodiment.
  • FIGS. 1 and 2 are schematic plan views of a display device according to an exemplary embodiment, for example, using the light emitting device shown in FIGS. 1 and 2 as a light source.
  • FIG. 20 is a circuit diagram illustrating an electrical connection relationship between components included in one pixel illustrated in FIG. 19 according to an embodiment.
  • FIG. 21 is a plan view schematically illustrating one of the pixels illustrated in FIG. 19 .
  • FIG. 22 is a schematic cross-sectional view taken along line I to I' of FIG. 21 .
  • FIG. 23 is a schematic enlarged cross-sectional view of a portion EA1 of FIG. 22 .
  • FIG. 24 is a schematic enlarged view of part EA2 of FIG. 23 .
  • 25 is a schematic cross-sectional view taken along line II to II′ of FIG. 21 .
  • 26 is a plan view schematically illustrating a pixel according to an embodiment.
  • FIG. 27 is a schematic cross-sectional view taken along line III to III' of FIG. 26 .
  • FIG. 28 is a schematic cross-sectional view of the bank pattern of FIG. 27 implemented according to an embodiment, and corresponding to lines III to III' of FIG. 27 .
  • FIG. 29 is a cross-sectional view of the first and second contact electrodes of FIG. 27 implemented according to an embodiment, and is a cross-sectional view taken along line III to III′ of FIG. 26 .
  • first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, a first component may be referred to as a second component, and similarly, a second component may also be referred to as a first component.
  • the singular expression includes the plural expression unless the context clearly dictates otherwise.
  • the expression “at least one” may include the meaning of “at least one selected from the group” for its meaning and interpretation.
  • “at least one of A and B” may be understood to mean “A, B or A and B”.
  • the formed direction is not limited only to the upper direction, and includes those formed in the side or lower direction.
  • a part of a layer, film, region, plate, etc. is said to be "under” another part, this includes not only cases where it is “directly under” another part, but also cases where there is another part in between.
  • a certain component eg 'first component'
  • another component eg 'second component'
  • the certain component is directly connected to the other component, or another component (eg, a 'third component')
  • a certain element eg 'first element'
  • a certain element is “directly connected” or “directly connected” to another element (eg 'second element').
  • connected it may be understood that no other element (eg, a 'third element') exists between the certain element and the other element.
  • FIG. 1 is a perspective view schematically illustrating a light emitting device according to an embodiment
  • FIG. 2 is a schematic cross-sectional view of the light emitting device of FIG. 1 .
  • the type and/or shape of the light emitting device is not limited to the embodiment shown in FIGS. 1 and 2 .
  • the light emitting device LD is interposed between the first semiconductor layer 11 , the second semiconductor layer 13 , and the first semiconductor layer 11 and the second semiconductor layer 13 .
  • An active layer 12 may be included.
  • the light emitting device LD may further include an electrode 15 (or an additional electrode) disposed on the second semiconductor layer 13 .
  • the light emitting device LD may be implemented as a light emitting stacking pattern 10 in which the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 are sequentially stacked (or formed).
  • the light emitting device LD may be provided in a shape extending in one direction.
  • the light emitting device LD may include a first end EP1 or a lower end and a second end EP2 or an upper end along the extending direction.
  • One semiconductor layer among the first and second semiconductor layers 11 and 13 may be disposed at the first end EP1 or the lower end of the light emitting device LD, and the second end of the light emitting device LD
  • the remaining semiconductor layers among the first and second semiconductor layers 11 and 13 may be disposed on (EP2, or the upper end).
  • the first semiconductor layer 11 may be disposed on the first end EP1 or the lower end of the light emitting element LD, and the second end EP2 or the upper end of the light emitting element LD. end), a second semiconductor layer 13 may be disposed.
  • the light emitting device LD may be provided (or formed) in various shapes.
  • the light emitting device LD may have a long rod-like shape (eg, an aspect ratio greater than 1) in the length L direction or a bar-like shape.
  • a length L of the light emitting device LD in the longitudinal direction may be greater than a diameter D or a width of a cross-section thereof.
  • the light emitting device LD is, for example, a light emitting diode (LED) manufactured so as to have a diameter (D) and/or a length (L) of about a nano scale to a micro scale. ) may be included.
  • LED light emitting diode
  • the diameter D of the light emitting device LD may be about 0.5 ⁇ m to 500 ⁇ m, and the length L thereof may be about 1 ⁇ m to 10 ⁇ m.
  • the diameter D and the length L of the light emitting element LD are not limited thereto, and the light emitting element LD is not limited thereto so as to meet the requirements (or design conditions) of a lighting device or a self-luminous display device to which the light emitting element LD is applied.
  • the size of the light emitting device LD may be changed.
  • the first semiconductor layer 11 may include, for example, at least one n-type semiconductor layer.
  • the first semiconductor layer 11 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and includes a first conductive dopant (or n) such as Si, Ge, Sn, Te, or the like. It may be an n-type semiconductor layer doped with a (type dopant).
  • the material constituting the first semiconductor layer 11 is not limited thereto, and in addition to this, the first semiconductor layer 11 may be formed of various materials.
  • the first semiconductor layer 11 may include an aluminum gallium indium phosphorus (Al x Ga y In x P) semiconductor material doped with a first conductive dopant (or an n-type dopant).
  • the first semiconductor layer 11 may include an upper surface 11b disposed on the active layer 12 along the length L direction of the light emitting device LD and a lower surface 11a exposed to the outside.
  • the lower surface 11a of the first semiconductor layer 11 may be the first end EP1 or the lower end of the light emitting device LD.
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed in a single or multiple quantum wells structure.
  • the active layer 12 includes a barrier layer (not shown), a strain reinforcing layer, and a well layer. It can be repeatedly stacked as a unit of The strain-reinforced layer may have a smaller lattice constant than the barrier layer to further strengthen the strain applied to the well layer, for example, the compressive strain.
  • the structure of the active layer 12 is not limited to the above-described embodiment.
  • the active layer 12 may emit light having a wavelength of 400 nm to 900 nm, and a double hetero structure may be used.
  • a clad layer (not shown) doped with a conductive dopant is formed (or disposed) on the upper and/or lower portions of the active layer 12 along the length L direction of the light emitting device LD.
  • the clad layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or InAlGaN may be used to form the active layer 12 , and in addition to this, various materials may constitute the active layer 12 .
  • the active layer 12 may include a first surface 12a and a second surface 12b facing each other in the length L direction of the light emitting device LD.
  • the light emitting device LD When an electric field greater than a predetermined voltage is applied to both ends of the light emitting device LD, the light emitting device LD emits light while electron-hole pairs are combined in the active layer 12 .
  • the light emitting device LD can be used as a light source (or light emitting source) of various light emitting devices including pixels of a display device.
  • the second semiconductor layer 13 is disposed on the active layer 12 , and may include a semiconductor layer of a different type from that of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and includes a second conductive dopant such as Mg, Zn, Ca, Sr, Ba, etc. ( Alternatively, it may include a p-type semiconductor layer doped with a p-type dopant.
  • the material constituting the second semiconductor layer 13 is not limited thereto, and various materials other than this may constitute the second semiconductor layer 13 .
  • the second semiconductor layer 13 may include an aluminum gallium indium (Al x Ga y In z P) semiconductor material doped with a second conductive dopant (or a p-type dopant).
  • the second semiconductor layer 13 has a lower surface 13a positioned on the active layer 12 along the length L direction of the light emitting device LD and an upper surface contacting the lower surface 15a of the additional electrode 15 . (13b) may be included.
  • the first semiconductor layer 11 and the second semiconductor layer 13 may have different thicknesses in the length L direction of the light emitting device LD.
  • the first semiconductor layer 11 may have a relatively greater thickness than the second semiconductor layer 13 along the length L direction of the light emitting device LD.
  • the active layer 12 of the light emitting device LD may be located closer to the upper surface 13b of the second semiconductor layer 13 than the lower surface 11a of the first semiconductor layer 11 .
  • each of the first semiconductor layer 11 and the second semiconductor layer 13 includes at least one or more layers, for example, a cladding layer and/or a tensile strain barrier reducing (TSBR) layer. may further include.
  • the TSBR layer may be a strain mitigating layer disposed between semiconductor layers having different lattice structures to serve as a buffer for reducing a lattice constant difference.
  • the TSBR layer may be formed of a p-type semiconductor layer such as p-GaInP, p-AlInP, p-AlGaInP, or the like, but is not limited thereto.
  • the light emitting stacking pattern 10 may further include an additional electrode 15 disposed on the second semiconductor layer 13 .
  • the additional electrode 15 may contact the upper surface 13b of the second semiconductor layer 13 .
  • the additional electrode 15 may be an ohmic contact electrode electrically connected to the second semiconductor layer 13 .
  • the additional electrode 15 may include a conductive material having a transmittance (or light transmittance) greater than or equal to a certain level.
  • the additional electrode 15 may include chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), indium tin oxide (ITO), or indium zinc oxide (indium).
  • Zinc oxide (IZO), indium tin zinc oxide (ITZO), and oxides or alloys thereof may be used alone or in combination.
  • the further electrode 15 may be substantially transparent.
  • the additional electrode 15 may include a lower surface 15a in contact with the second semiconductor layer 13 and an upper surface 15b exposed to the outside along the length L direction of the light emitting device LD.
  • the upper surface 15b of the additional electrode 15 may be the second end EP2 or the upper end of the light emitting device LD.
  • the additional electrode 15 has been described and illustrated as a single layer made of a transparent metal oxide and/or a single layer made of an opaque metal, but is not limited thereto.
  • the additional electrode 15 may be configured as a multi-layer in which a conductive layer made of at least one transparent metal oxide and a conductive layer made of at least one opaque metal are stacked.
  • the light emitting stacked pattern 10 may further include a first barrier layer 16 and a second barrier layer 17 .
  • the second barrier layer 17 may be disposed on the first barrier layer 16 with the active layer 12 interposed therebetween in the length L direction of the light emitting device LD.
  • the light emitting stacked pattern 10 may include an undoped region A and a doped region B.
  • the undoped region A may include a first barrier layer 16 , an active layer 12 , and a second barrier layer 17
  • the doped region B includes a first semiconductor layer 11 and a second semiconductor layer.
  • Layer 13 may be included.
  • the first barrier layer 16 is provided (or disposed) between the first semiconductor layer 11 and the active layer 12 and may be a semiconductor layer, for example, an intrinsic semiconductor layer.
  • the intrinsic semiconductor layer may be an undoped semiconductor layer or an unintentionally doped semiconductor layer.
  • the unintentionally doped semiconductor layer may mean that N-vacancy occurs without doping with a dopant, for example, an n-type dopant such as a silicon (Si) atom, in a semiconductor layer growth process. In this case, if the N-vacancy increases, the concentration of excess electrons increases, so that even if it is not intended in the manufacturing process, electrical properties similar to those doped with the n-type dopant may be obtained.
  • the first barrier layer 16 is grown (or disposed) between the first semiconductor layer 11 and the active layer 12 so that the n-type dopant doped in the first semiconductor layer 11 flows into the active layer 12 .
  • the first barrier layer 16 may prevent electrons from flowing backward from the active layer 12 to the first semiconductor layer 11 . Due to the bandgap difference due to doping, the first barrier layer 16 serves as a barrier preventing electrons from flowing back from the active layer 12 to the first semiconductor layer 11 , so that holes in the active layer 12 - electron coupling It can contribute to increasing the internal quantum efficiency by increasing the possibility.
  • the first barrier layer 16 is a semiconductor of any one of AlInP composed of aluminum (Al), indium (In), and phosphorus (P) or AlGaAs composed of aluminum (Al), gallium (Ga), and arsenic (As). It may be composed of materials.
  • the first barrier layer 16 may be formed of a semiconductor layer having a higher aluminum (Al) composition than the first and second semiconductor layers 11 and 13 included in the doped region B.
  • the first barrier 16 may include a lower surface 16a in contact with the first semiconductor layer 11 and an upper surface 16b in contact with the active layer 12 .
  • the second barrier layer 17 is provided between the active layer 12 and the second semiconductor layer 13 and may be a semiconductor layer, for example, an intrinsic semiconductor layer.
  • the second barrier layer 17 may include the same or similar material as the first barrier layer 16 .
  • the second barrier layer 17 may be any one of AlInP composed of aluminum (Al), indium (In), and phosphorus (P) or AlGaAs composed of aluminum (Al), gallium (Ga), and arsenic (Ag). It may be composed of a single semiconductor material.
  • the present invention is not limited thereto, and according to embodiments, the second barrier layer 17 may include a material different from that of the first barrier layer 16 .
  • the second barrier layer 17 may be formed of a semiconductor layer having a higher aluminum (Al) composition than the first and second semiconductor layers 11 and 13 included in the doped region B.
  • the second barrier layer 17 is grown (or disposed) between the active layer 12 and the second semiconductor layer 13 so that the p-type dopant doped into the second semiconductor layer 13 is the active layer. (12) can be prevented.
  • the second barrier layer 17 is grown (or disposed) between the active layer 12 and the second semiconductor layer 13 so that holes flow backward from the active layer 12 to the second semiconductor layer 13 . It can be prevented Due to the bandgap difference due to doping, the second barrier layer 17 acts as a barrier to prevent the reverse flow of holes from the active layer 12 to the second semiconductor layer 13, so that holes in the active layer 12 - electron bonding possibility , which can contribute to increasing internal quantum efficiency.
  • the second barrier layer 17 may include a lower surface 17a in contact with the active layer 12 and an upper surface 17b in contact with the second semiconductor layer 13 .
  • the light emitting stacking pattern 10 may be provided and/or formed (or disposed) in a shape corresponding to the shape of the light emitting device LD.
  • the light emitting stacking pattern 10 may also be provided and/or formed in a cylindrical shape.
  • the first semiconductor layer 11 , the first barrier layer 16 , the active layer 12 , the second barrier layer 17 , the second semiconductor layer 13 , and each of the additional electrodes 15 may have a cylindrical shape.
  • the first semiconductor layer 11 is disposed on the first end EP1 or lower end of the light emitting element LD along the length L direction of the light emitting element LD, and the second end of the light emitting element LD.
  • An additional electrode 15 electrically connected to the second semiconductor layer 13 may be disposed on (EP2, or the upper end).
  • the light emitting device LD is positioned at both ends EP1 and EP2 of the light emitting device LD and is exposed to the outside of the lower surface 11a of the first semiconductor layer 11 and the upper surface of the additional electrode 15 ( 15b) may be included.
  • the lower surface 11a of the first semiconductor layer 11 and the upper surface 15b of the additional electrode 15 are exposed to the outside so as to be in contact with an external conductive material, for example, a contact electrode to be electrically connected to the contact electrode.
  • an external conductive material for example, a contact electrode to be electrically connected to the contact electrode.
  • surface eg, the outer surface.
  • the light-emitting stacking pattern 10 is provided and/or formed in a shape corresponding to the shape of the light-emitting device LD, the light-emitting stacking pattern 10 is substantially similar to or the same as the length L of the light-emitting device LD. can have a length.
  • the light emitting device LD may further include an insulating layer 14 .
  • the insulating layer 14 may be omitted or provided to cover only a portion of the light emitting stacking pattern 10 .
  • the insulating layer 14 may prevent an electrical short circuit that may occur when the active layer 12 comes into contact with a conductive material other than the first and second semiconductor layers 11 and 13 .
  • the insulating layer 14 may minimize surface defects of the light emitting device LD, thereby improving the lifetime and luminous efficiency of the light emitting device LD.
  • the insulating layer 14 may prevent an unwanted short circuit between the light emitting devices LD.
  • the active layer 12 can prevent a short circuit with an external conductive material, whether or not the insulating layer 14 is provided is not limited.
  • the insulating layer 14 may include a transparent insulating material.
  • the insulating layer 14 may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum oxide (AlOx), titanium oxide (TiOx), hafnium oxide (HfOx), titanium strontium oxide ( SrTiOx), cobalt oxide (CoxOy), magnesium oxide (MgO), zinc oxide (ZnO), ruthenium oxide (RuOx), nickel oxide (NiO), tungsten oxide (WOx), tantalum oxide (TaOx), gadolinium oxide (GdOx) ), Zirconium Oxide (ZrOx), Gallium Oxide (GaOx), Vanadium Oxide (VxOy), ZnO:Al, ZnO:B, InxOy:H, Niobium Oxide (NbxOy), Magnesium Fluoride (MgFx), Aluminum Fluor
  • the insulating layer 14 may be provided in the form of a single layer or may be provided in the form of a multilayer including at least a double layer.
  • the first layer and the second layer may be composed of different materials (or materials), , can be formed by different processes.
  • the first layer and the second layer may include the same or similar material.
  • the insulating layer 14 may be formed and/or provided on the outer circumferential surface (or surface) of the light emitting stacked pattern 10 so as to surround at least the outer circumferential surface of the active layer 12 , and in addition to the first semiconductor layer 11 and the first barrier layer (16), the second barrier layer 17, the second semiconductor layer 13, and may further surround the outer peripheral surface of each of the additional electrode 15.
  • a portion of the insulating layer 14 is removed in FIG. 1 , and the first semiconductor layer 11 , the first barrier layer 16 , and the active layer 12 included in the actual light emitting device LD are shown.
  • the second barrier layer 17 , the second semiconductor layer 13 , and the additional electrode 15 may be surrounded by the insulating layer 14 .
  • the insulating layer 14 may completely surround each of the outer peripheral surface of the first semiconductor layer 11 and the outer peripheral surface of the additional electrode 15, but is not limited thereto. According to an exemplary embodiment, the insulating layer 14 may surround only a portion of the outer circumferential surface of the first semiconductor layer 11 and/or a portion of the outer circumferential surface of the additional electrode 15 .
  • the insulating layer 14 is formed on a lower surface 14a parallel to the lower surface 11a of the first semiconductor layer 11 in a direction crossing the length L direction of the light emitting device LD, the length L direction.
  • the upper surface 14b facing the lower surface 14a, the inner surface 14d in direct contact with (or in contact with) the light emitting stacking pattern 10, and the inner surface 14d facing the inner surface 14d of the light emitting device LD It may include an outer surface (14c) corresponding to the outermost side.
  • the lower surface 14a of the insulating film 14 , the upper surface 14b of the insulating film 14 , the outer surface 14c of the insulating film 14 , and the inner surface 14d of the insulating film 14 are connected to each other and can be continuous.
  • the upper surface 14b of the insulating film 14 may be defined as an imaginary surface including the upper periphery of the insulating film 14
  • the lower surface 14a of the insulating film 14 is the lower periphery of the insulating film 14 . It may be defined as a virtual surface including
  • the lower surface 14a of the insulating film 14 may be located on the same plane (or on the same line) as the lower surface 11a of the first semiconductor layer 11
  • the upper surface 14b of the insulating film 14 is It may be positioned on the same plane (or on the same line) as the upper surface 15b of the additional electrode 15 .
  • the lower surface 14a of the insulating film 14 and the lower surface 11a of the first semiconductor layer 11 do not necessarily have to be located on the same surface (or on the same line), but different surfaces (or different lines).
  • the upper surface 14b of the insulating film 14 and the upper surface 15b of the additional electrode 15 do not necessarily have to be located on the same surface (or on the same line), and according to the embodiment, different surfaces ( or on different lines).
  • a first semiconductor layer 11 , a first barrier layer 16 , an active layer 12 , a second barrier layer 17 , and a second semiconductor layer sequentially stacked along the length L direction of the light emitting device LD (13) and the additional electrode 15 may have different thicknesses, but is not limited thereto.
  • the above-described light emitting device LD may be manufactured by growing on a substrate (not shown) for epitaxial growth.
  • the first barrier layer 16 may include a first region 16_1 and a second region 16_2 or may be divided into a first region 16_1 and a second region 16_2 . As shown in FIG. 2 , the first region 16_1 may be located in the center of the first barrier layer 16 , and the second region 16_2 is the remainder except for the center of the first barrier layer 16 . may be located in the area.
  • the first region 16_1 and the second region 16_2 may be divided according to the presence or absence of oxygen. For example, the first region 16_1 and the second region 16_2 may be divided according to whether an oxide layer, which is an oxidized region, is provided.
  • the first region 16_1 may be a region of the first barrier layer 16 that does not include an oxide layer
  • the second region 16_2 may be a region of the first barrier layer 16 that does not include an oxide layer.
  • the first region 16_1 may be an intrinsic semiconductor layer including one semiconductor material of AlInP or AlGaAs
  • the second region 16_2 may include an oxide layer formed by combining the one semiconductor material and oxygen. .
  • the second region 16_2 is heat-treated by exposing the first edge (refer to 'ED1' in FIG. 13 ) (or the first edge) of the first barrier layer 16 in the process of manufacturing the light-emitting stacked pattern 10 . It may include an oxide layer oxidized through. The oxidation described above may proceed from the first edge ED1 (or the first edge) of the first barrier layer 16 toward the inside (or the center).
  • the second region 16_2 including the oxide layer formed by the above-described oxidation may have a relatively high resistance and a relatively low refractive index compared to the first region 16_1 not including the oxide layer. In an embodiment, the second region 16_2 including the oxide layer may be used as an insulating layer.
  • the first region 16_1 and the second region 16_2 may have the same thickness along the length L direction of the light emitting device LD.
  • the thickness d1 of the first region 16_1 and the thickness d2 of the second region 16_2 may be the same.
  • the width W1 of the second region 16_2 in a direction crossing the length L direction of the light emitting device LD may be different from the width W1 of the first region 16_1 .
  • the width W1 of the second region 16_2 may be smaller than the width of the first region 16_1 .
  • the thickness d1 of the first region 16_1 and the thickness d2 of the second region 16_2 may be about 500 nm or less.
  • the width W1 of the second region 16_2 may be about 150 nm or less.
  • the present invention is not limited thereto, and the thickness d1 of the first region 16_1 , the thickness d2 of the second region 16_2 , and the width W1 of the second region 16_2 may vary according to embodiments. can be changed.
  • the second barrier layer 17 may include a third region 17_1 and a fourth region 17_2 or may be divided into a third region 17_1 and a fourth region 17_2 . As shown in FIG. 2 , the third region 17_1 may be located in the central region of the second barrier layer 17 , and the fourth region 17_2 is located except for the center of the second barrier layer 17 . It can be located in the rest of the area.
  • the third region 17_1 and the fourth region 17_2 may be divided according to the presence or absence of oxygen.
  • the third region 17_1 and the fourth region 17_2 may be divided according to whether an oxide layer, which is an oxidized region, is provided.
  • the third region 17_1 may be a region of the second barrier layer 17 not including the oxide layer, and the fourth region 17_2 may be a region of the second barrier layer 17 including the oxide layer.
  • the third region 17_1 may be an intrinsic semiconductor layer including one semiconductor material of AlInP or AlGaAs, and the fourth region 17_2 may include an oxide layer formed by combining the one semiconductor material with oxygen.
  • the fourth region 17_2 is heat treated by exposing the second edge (refer to 'ED2' in FIG.
  • the fourth region 17_2 formed by the above-described oxidation may have a relatively high resistance and a relatively low refractive index compared to the third region 17_1 that does not include an oxide layer.
  • the fourth region 17_2 including the oxide layer may be used as an insulating layer.
  • the third region 17_1 and the fourth region 17_2 may have the same thickness along the length L direction of the light emitting device LD.
  • the thickness d3 of the third region 17_1 and the thickness d4 of the fourth region 17_2 may be the same as each other.
  • a width W2 of the fourth region 17_2 in a direction crossing the length L direction of the light emitting device LD may be smaller than a width of the third region 17_1 .
  • the thickness d3 of the third region 17_1 and the thickness d4 of the fourth region 17_2 may be about 500 nm or less.
  • the width W2 of the fourth region 17_2 may be about 150 nm or less.
  • the present invention is not limited thereto, and the thickness d3 of the third region 17_1 , the thickness d4 of the fourth region 17_2 , and the width W2 of the fourth region 17_2 may vary according to embodiments. can be changed.
  • the thickness d2 of the second region 16_2 of the first barrier layer 16 and the fourth region 17_2 of the second barrier layer 17 in the length L direction of the light emitting device LD ) may have the same thickness d4.
  • the present invention is not limited thereto, and in some embodiments, the thickness d2 of the second region 16_2 of the first barrier layer 16 and the fourth region 17_2 of the second barrier layer 17 are The thickness d4 may be different from each other.
  • the first barrier layer 16 including the oxide layer is disposed between the first semiconductor layer 11 and the active layer 12, and the second barrier layer 17 including the oxide layer is formed between the active layer 12 and the second layer.
  • a surface leakage current caused by surface damage of the undoped region A is blocked, thereby emitting light efficiency of the light-emitting device LD can improve
  • a portion of the first barrier layer 16 and a portion of the second barrier layer 17 are An oxide layer, which is an insulating region of a very high resistance component, may be formed in each.
  • the oxide layer may be included in the second region 16_2 of the first barrier layer 16 and the fourth region 17_2 of the second barrier layer 17 , respectively.
  • a conventional light emitting device that does not include an oxide layer
  • the surface of the undoped region A of the light emitting stacked pattern 10 is exposed and used in the dry etching process. It can be damaged by etching gas.
  • a significant surface leakage current is generated during current injection for operation, so that the light output efficiency of the light emitting device may be reduced.
  • a first barrier layer 16 including an oxide layer is disposed between the first semiconductor layer 11 and the active layer 12 , and an oxide layer is formed between the active layer 12 and the second semiconductor layer 13 .
  • the surface resistance in the undoped region A of the light emitting stacked pattern 10 may be relatively high.
  • the surface resistance may be relatively high. Accordingly, the light output efficiency of the light emitting device LD may be improved by reducing the surface leakage current by blocking the leakage current path on the surface of the light emitting stacking pattern 10 (or the light emitting device LD).
  • the above-described light emitting device LD may be used as a light source (or light emitting source) of various display devices.
  • the light emitting device LD may be manufactured through a surface treatment process. For example, when a plurality of light emitting devices LD are mixed with a fluid solution (or solvent) and supplied to each pixel area (eg, a light emitting area of each pixel or a light emitting area of each sub-pixel), the light emission Each of the light emitting elements LD may be surface-treated so that the elements LD may be uniformly sprayed without agglomeration in the solution.
  • the light emitting unit (or light emitting device) including the above-described light emitting element LD may be used in various types of electronic devices requiring a light source, including a display device.
  • the light emitting devices LD may be used as light sources of each pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example.
  • the light emitting device LD may be used in other types of electronic devices that require a light source, such as a lighting device.
  • 3 to 16 are schematic cross-sectional views sequentially illustrating a method of manufacturing the light emitting device of FIGS. 1 and 2 .
  • a substrate 1 configured to support the light emitting device LD is prepared.
  • the substrate 1 may be a GaAs, GaP or InP substrate.
  • the substrate 1 may be a wafer (or growth substrate) for epitaxial growth.
  • the first substrate 1 may include a ZnO substrate having a GaAs layer on its surface.
  • a Ge substrate having a GaAs layer on its surface and a Si substrate having a GaAs layer with a buffer layer interposed therebetween on a Si wafer can also be applied.
  • the substrate 1 a commercially available single crystal substrate produced by a known manufacturing method can be used.
  • the selectivity for manufacturing the light emitting device LD is satisfied and epitaxial growth is smoothly performed, the material of the substrate 1 is not limited thereto.
  • the epitaxially grown surface of the substrate 1 may preferably be flat.
  • the substrate 1 may have different sizes and diameters depending on the product to which the substrate 1 is applied, and may be manufactured in a form capable of reducing warpage due to a stacked structure due to epitaxial growth.
  • the shape of the substrate 1 is not limited to a circular shape, and may be a polygonal shape such as a rectangle.
  • the sacrificial layer 3 is formed on the first surface SF1 (or the upper surface) of the substrate 1 .
  • the sacrificial layer 3 is positioned between the light emitting device LD and the substrate 1 in the process of manufacturing the light emitting device LD on the substrate 1 to physically space the light emitting device LD from the substrate 1 . can do it
  • the second surface SF2 (or the rear surface) facing the first surface SF1 of the substrate 1 is, as shown in FIG. 3 , the thickness direction DR3 of the first substrate 1 , ' referred to as 'the third direction') may be directed downward.
  • the sacrificial layer 3 may have various types of structures, and may have a single-layer structure or a multi-layer structure.
  • the sacrificial layer 3 may be a layer removed in a final manufacturing process of the light emitting device LD. When the sacrificial layer 3 is removed, the interlayers positioned above and below the sacrificial layer 3 may be separated.
  • the sacrificial layer 3 may be formed of GaAs, AlAs, or AlGaAs.
  • a first semiconductor layer 11 is formed on the sacrificial layer 3 .
  • the first semiconductor layer 11 may be formed through epitaxial growth, and may include a Metal-Organic Chemical Vapor Deposition (MOCVD) method, a Molecular Beam Epitaxy (MBE) method, a Vapor Phase Epitaxy (VPE) method, or a Liquid Phase Epitaxy (LPE) method. ), and the like.
  • MOCVD Metal-Organic Chemical Vapor Deposition
  • MBE Molecular Beam Epitaxy
  • VPE Vapor Phase Epitaxy
  • LPE Liquid Phase Epitaxy
  • an additional semiconductor layer for improving crystallinity such as a buffer layer and an undoped semiconductor layer, may be further formed between the first semiconductor layer 11 and the sacrificial layer 3 .
  • the first semiconductor layer 11 may include a semiconductor material composed of a group III (Ga, Al, In)-V(P, As), and a first conductive dopant (eg, Si, Ge, Sn, Te, etc.) Alternatively, it may include a semiconductor layer doped with an n-type dopant.
  • the first semiconductor layer 11 may include at least one semiconductor material of GaP, GaAs, GaInP, and AlGaInP doped with Si.
  • the first semiconductor layer 11 may include at least one n-type semiconductor layer.
  • a first barrier layer 16 is formed on the first semiconductor layer 11 .
  • the first barrier layer 16 may be an intrinsic semiconductor layer (or an undoped semiconductor layer) made of any one semiconductor material of AlInP or AlGaAs.
  • the first barrier layer 16 may be formed of a semiconductor layer having a higher aluminum (Al) composition than the first semiconductor layer 11 .
  • Al aluminum
  • the bonding with oxygen is faster than that of the first semiconductor layer 11 in a heat treatment process to be described later. It is possible to form an oxide layer with high resistance.
  • the first barrier layer 16 may be formed through epitaxial growth, and may include a Metal-Organic Chemical Vapor Deposition (MOCVD) method, a Molecular Beam Epitaxy (MBE) method, a Vapor Phase Epitaxy (VPE) method, or a Liquid Phase Epitaxy (LPE) method. ), and the like.
  • MOCVD Metal-Organic Chemical Vapor Deposition
  • MBE Molecular Beam Epitaxy
  • VPE Vapor Phase Epitaxy
  • LPE Liquid Phase Epitaxy
  • an active layer 12 is formed on the first barrier layer 16 .
  • the active layer 12 is a region in which electrons and holes recombine, and as the electrons and holes recombine, the active layer 12 transitions to a low energy level, and may emit light having a corresponding wavelength.
  • the active layer 12 may be formed on the first barrier layer 16 and may be formed in a single or multiple quantum well structure. The position of the active layer 12 may be variously changed according to the size of the light emitting device LD.
  • the active layer 12 may include at least one of GaInP, AlGaInP, GaAs, AlGaAs, InGaAs, InGaAsP, InP, and InAs.
  • the active layer 12 may emit light having a wavelength of 400 nm to 900 nm.
  • the active layer 12 may have a double hetero structure.
  • a cladding layer (not shown) doped with a conductive dopant may be further formed on the first surface 12a and/or the second surface 12b of the active layer 12 .
  • a tensile strain barrier reducing (TSBR) layer may be further formed on the first surface 12a of the active layer 12 .
  • TSBR tensile strain barrier reducing
  • a second barrier layer 17 is formed on the active layer 12 .
  • the second barrier layer 17 may be an intrinsic semiconductor layer (or an undoped semiconductor layer) made of any one semiconductor material of AlInP or AlGaAs. In some embodiments, the second barrier layer 17 may include the same material as the first barrier layer 16 . In an embodiment, the second barrier layer 17 may be formed of a semiconductor layer having a higher aluminum (Al) composition than the first and second semiconductor layers 11 and 13 . When the second barrier layer 17 is formed of a semiconductor layer having a higher aluminum (Al) composition than the first and second semiconductor layers 11 and 13, the first and second semiconductor layers ( 11, 13), it is possible to easily form an oxide layer with high resistance because the bonding with oxygen is faster.
  • the second barrier layer 17 may be formed of a semiconductor layer having the same aluminum (Al) composition as the first barrier layer 16 , but is not limited thereto. In some embodiments, the second barrier layer 17 may be formed of a semiconductor layer having a higher aluminum (Al) composition than the first barrier layer 16 .
  • the second barrier layer 17 may be formed through epitaxial growth, and may include a Metal-Organic Chemical Vapor Deposition (MOCVD) method, a Molecular Beam Epitaxy (MBE) method, a Vapor Phase Epitaxy (VPE) method, or a Liquid Phase Epitaxy (LPE) method. ), and the like.
  • MOCVD Metal-Organic Chemical Vapor Deposition
  • MBE Molecular Beam Epitaxy
  • VPE Vapor Phase Epitaxy
  • LPE Liquid Phase Epitaxy
  • the first barrier layer 16 , the active layer 12 , and the second barrier layer 17 sequentially stacked in the third direction DR3 are undoped in the light-emitting stacked pattern 10 (or the light-emitting device LD). It may be included in area (A).
  • the second semiconductor layer 13 may include a semiconductor layer of a different type from that of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include a semiconductor material composed of group III (Ga, Al, In)-V (P, As), magnesium (Mg), zinc (Zn), calcium (Ca),
  • the semiconductor layer may include a semiconductor layer doped with a second conductive dopant (or a p-type dopant) such as strontium (Sr) or barium (Ba).
  • the second semiconductor layer 13 may include at least one semiconductor material of GaP, GaAs, GaInP, and AlGaInP doped with magnesium (Mg).
  • the second semiconductor layer 13 may include a p-type semiconductor layer.
  • the first and second semiconductor layers 11 and 13 may be included in the doped region B of the light emitting stacked pattern 10 (or the light emitting device LD).
  • an additional electrode 15 is formed on the second semiconductor layer 13 .
  • the additional electrode 15 includes chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), indium tin oxide (ITO), indium zinc oxide, IZO), indium tin zinc oxide (ITZO), and oxides or alloys thereof may be used alone or in combination.
  • the additional electrode 15 is generated in the active layer 12 to minimize the loss of light emitted to the outside of the light emitting device LD and to improve the effect of spreading current to the additional semiconductor layer 13 . It may be composed of a transparent conductive oxide such as indium tin oxide (ITO).
  • the additional electrode 15 may be an ohmic contact electrode.
  • the additional electrode 15 may be in ohmic contact with the second semiconductor layer 13 .
  • the present invention is not limited thereto, and the additional electrode 15 may be a Schottky contact electrode according to an embodiment.
  • the additional electrode 15 may be deposited on the second semiconductor layer 13 by a sputtering method.
  • the method of forming the additional electrode 15 on the second semiconductor layer 13 is not limited to the above-described embodiment, and a conventional deposition method may be applied.
  • the thickness of the additional electrode 15 is to be determined within a range that minimizes the loss of light emitted from the active layer 12 while considering the amount of oxygen in the chamber where the deposition process is performed, the deposition temperature, and/or the deposition time when forming the corresponding electrode. can
  • a first semiconductor layer 11 , a first barrier layer 16 , an active layer 12 , a second barrier layer 17 , and a second semiconductor layer sequentially stacked on the sacrificial layer 3 on the substrate 1 ( 13), and the additional electrode 15 may constitute the light emitting laminate 10'.
  • a mask 20 is formed on the additional electrode 15 .
  • the mask 20 may include an insulating layer (not shown) and a metal layer (not shown).
  • An insulating layer may be formed on the additional electrode 15 .
  • the insulating layer may serve as a mask for continuous etching of the light emitting stack 10 ′.
  • the insulating layer may include oxide or nitride, and may include, for example, silicon oxide (SiOx) or silicon nitride (SiNx).
  • the metal layer may include a metal such as chromium (Cr), but is not limited thereto.
  • At least one fine pattern FP may be formed on the mask layer 20 .
  • the fine pattern FP may be formed through the polymer layer.
  • the fine pattern FP may be formed by forming a polymer layer on the mask layer 20 and forming patterns on the polymer layer at intervals of nano-scale to micro-scale. For example, by patterning the polymer layer on the mask layer 20 through a method such as photo-lithography, electron-beam lithography, or nanoimprint lithography (NIL), the nano-scale or Fine patterns FP may be formed at micro-scale intervals.
  • a mask pattern 20 ′ is formed by patterning the mask layer 20 using the fine pattern FP as a mask.
  • the mask pattern 20 ′ may be formed in a shape corresponding to the fine pattern FP.
  • the above-described mask pattern 20 ′ may be used as an etching mask for forming the light emitting layered pattern 10 by etching the light emitting laminate 10 ′.
  • the fine pattern FP may be removed through a conventional wet etching or dry etching method, but is not limited thereto and may be removed through a conventional removal method.
  • an etching process using the mask pattern 20 ′ as an etching mask is performed so that the light emitting stack 10 ′ is vertically oriented, for example, in the third direction at nano-scale to micro-scale intervals. (DR3) is etched to form light-emitting stacked patterns 10 .
  • a region of the light emitting stack 10 ′ that does not correspond to the mask pattern 20 ′ is etched to expose a region C of the first semiconductor layer 11 to the outside. can be formed.
  • One region of the light emitting stack 10 ′ corresponding to the mask pattern 20 ′ may not be etched.
  • the groove portion HM is recessed from the upper surface 15b of the additional electrode 15 of each light emitting stacking pattern 10 to one region C of the first semiconductor layer 11 along the third direction DR3.
  • Etching to form the plurality of light-emitting stacked patterns 10 may include reactive ion etching (RIE), reactive ion beam etching (RIBE), or inductively coupled plasma reactive ion etching (ICP-RIE): Dry etching methods such as inductively coupled plasma reactive ion etching) may be used. Unlike the wet etching method, the dry etching method is suitable for forming the light emitting stacked patterns 10 because one-way etching is possible. That is, in the wet etching method, isotropic etching is performed and etching is performed in all directions.
  • RIE reactive ion etching
  • RIBE reactive ion beam etching
  • ICP-RIE inductively coupled plasma reactive ion etching
  • etching is mainly performed in the depth direction for forming the groove portion HM, so that the groove portion HM is etched.
  • the etching of the light emitting stacked patterns 10 may be performed by mixing dry etching and wet etching.
  • the etched sidewall may be placed on a plane perpendicular to the surface through wet etching, which is isotropic etching.
  • each of the light emitting stacking patterns 10 may have a size of a nano-scale to a micro-scale.
  • the residues remaining on the light emitting stacked patterns 10 may be removed through a conventional wet etching or dry etching method, but is limited thereto. it is not
  • the mask pattern 20 ′ may be removed through a conventional removal method.
  • the surface of the light emitting stacked patterns 10 exposed to the surface is treated with a heat treatment method to form an oxide layer (one) on each of the first and second barrier layers 16 and 17 .
  • the second region 16_2 of the first barrier layer 16 and the fourth region 17_2 of the second barrier layer 17) are formed.
  • each of the light-emitting stacked patterns 10 may be oxidized.
  • At least a portion of each of the first and second barrier layers 16 and 17 having a relatively high aluminum (Al) composition compared to the first and second semiconductor layers 11 and 13 may be oxidized to form an oxide layer.
  • Al aluminum
  • an oxide layer may be formed by oxidizing the first edge ED1 of the first barrier layer 16 with the exposed surface and the second edge ED2 of the second barrier layer 17 with the exposed surface.
  • Oxidation in the first barrier layer 16 may gradually progress inward (or in the center) from the first edge ED1 with the exposed surface thereof.
  • Oxidation in the second barrier layer 17 may gradually progress toward the inside (or the center) from the second edge ED2 with the exposed surface.
  • Each of the first and second barrier layers 16 and 17 may be divided into a region including the oxide layer and a region not including the oxide layer by the above-described heat treatment method.
  • the first barrier layer 16 is divided into a first region 16_1 that is a region not including the oxide layer and a second region 16_2 that is a region that includes the oxide layer (or includes an oxide layer). It may include a first region 16_1 that is not a region and a second region 16_2 that is a region that includes the oxide layer).
  • the second barrier layer 17 is divided into a third region 17_1 that is a region not including the oxide layer and a fourth region 17_2 that is a region that includes the oxide layer (or does not include an oxide layer). It may include a third region 17_1 as a region and a fourth region 17_2 as a region including the oxide layer).
  • the first region 16_1 of the first barrier layer 16 may serve as a barrier for preventing electrons from flowing back from the active layer 12 to the first semiconductor layer 11 , and
  • the second region 16_2 has a high resistance, and thus acts as an insulating layer to block surface leakage current.
  • the third region 17_1 of the second barrier layer 17 may serve as a barrier to prevent reverse flow of holes from the active layer 12 to the second semiconductor layer 13 , and
  • the fourth region 17_2 has a high resistance, and thus acts as an insulating layer to block surface leakage current.
  • the degree of oxidation of each of the first and second barrier layers 16 and 17 can be controlled in consideration of various conditions such as the composition of the semiconductor compound contained in the barrier layer, the orientation of the compound, the thickness of the layer, and the oxidation process. there is.
  • each of the first and second barrier layers 16 and 17 is oxidized using the heat treatment method, but the present invention is not limited thereto.
  • a region of each of the first and second barrier layers 16 and 17 may be oxidized using a wet etching process or the like.
  • an insulating material layer 14 ′ is formed on the light emitting stacked patterns 10 and one region C of the first semiconductor layer 11 .
  • the insulating material layer 14 ′ may include an upper insulating material layer, a side insulating material layer, and a lower insulating material layer.
  • the upper insulating material layer may completely cover the upper surface of each of the light emitting stacked patterns 10 or may overlap the upper surface of each of the light emitting stacked patterns 10 .
  • the upper surface of each of the light-emitting stacked patterns 10 may be the upper surface 15b of the additional electrode 15 .
  • the upper insulating material layer completely covers the upper surface 15b of the additional electrode 15 of each of the light-emitting stacked patterns 10 or the upper surface of the additional electrode 15 of each of the light-emitting stacked patterns 10 . It can overlap with (15b).
  • the side insulating material layer may completely cover the side surfaces of each of the light emitting stacked patterns 10 or completely overlap the side surfaces of each of the light emitting stacked patterns 10 .
  • the lower insulating material layer completely covers one region C of the first semiconductor layer 11 exposed to the outside by the groove HM or It may completely overlap with one region (C).
  • the upper insulating material layer, the side insulating material layer, and the lower insulating material layer are connected to each other on the light emitting stacked patterns 10 and may be continuous.
  • a method of forming the insulating material layer 14 ′ may include, but is not limited to, a method of applying an insulating material on the light emitting stacked patterns 10 positioned on the substrate 1 .
  • the insulating material layer 14 ′ may include a transparent insulating material.
  • the insulating material layer 14 ′ may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum oxide (AlOx), titanium oxide (TiOx), hafnium oxide (HfOx), titanium strontium oxide (SrTiOx).
  • the insulating material layer 14 ′ when the insulating material layer 14 ′ includes aluminum oxide (AlOx), the insulating material layer 14 ′ may be formed through an atomic layer deposition (ALD) method and may be formed using trimethyl (TMA). A thin film can be formed by chemical adsorption and desorption by supplying aluminum) and H2O source in pulse form.
  • the thickness of the insulating material layer 14' may be 30 nm to 150 nm, but is not limited thereto.
  • an insulating layer 14 is formed by removing a portion of the insulating material layer 14 ′ through an etching process.
  • the above-described etching process may be a dry etching method.
  • the upper insulating material layer and the lower insulating material layer are removed to finally form the insulating layer 14 including only the side insulating material layer covering the side surfaces of each light emitting stacked pattern 10 .
  • the upper insulating material layer may be removed to expose the upper surface 15b of the additional electrode 15 to the outside.
  • the upper surface 14b of the insulating layer 14 may be provided and/or formed on the same surface (or on the same line) as the upper surface 15b of the additional electrode 15 .
  • the lower insulating material layer may be removed through the above-described etching process to expose one region C of the first semiconductor layer 11 .
  • a plurality of light emitting devices LD including the light emitting stacked patterns 10 and the insulating film 14 surrounding the outer peripheral surface (or surface) of each of the light emitting stacked patterns 10 are finally formed through the above-described etching process.
  • the upper surface 15b of the additional electrode 15 exposed to the outside may be the second end EP2 (or the upper surface) of each of the light emitting elements LD.
  • the light emitting elements ( LD) is separated from the substrate 1 .
  • the lower surface 11a of the first semiconductor layer 11 of each of the light emitting devices LD may be exposed to the outside.
  • the lower surface 11a of the first semiconductor layer 11 exposed to the outside may be the first end EP1 (or lower surface) of each of the light emitting devices LD.
  • a method of separating the light emitting devices LD from the substrate 1 is not limited to the above-described embodiment.
  • CLO chemical lift-off method
  • Each of the light emitting devices LD finally manufactured through the above-described manufacturing process includes first and second barrier layers 16 including an oxide layer (eg, the second region 16_2 and the fourth region 17_2). 17) can be provided. Accordingly, by blocking the leakage current path on the surface of the light emitting stacked pattern 10 (or the light emitting device LD) by the oxide layer, the surface leakage current is reduced, so that the light output efficiency of each of the light emitting devices LD is improved. can
  • 17 and 18 are perspective views schematically illustrating a light emitting device according to an embodiment.
  • the light emitting device LD shown in FIG. 17 has a width W2 of the fourth region 17_2 of the second barrier layer 17 and a width W1 of the second region 16_2 of the first barrier layer 16 . ) may have substantially the same or similar configuration to the light emitting device LD of FIGS. 1 and 2 , except for the difference.
  • the light emitting device LD shown in FIG. 18 has a configuration substantially the same as or similar to that of the light emitting device LD of FIGS. 1 and 2 , except that the first barrier layer 16 is omitted. can have
  • the light emitting device LD may include the light emitting stacked pattern 10 and the insulating layer 14 surrounding the surface (or outer circumferential surface) of the light emitting stacked pattern 10 .
  • the light emitting stacking pattern 10 includes a first semiconductor layer 11 , a first barrier layer 16 , an active layer 12 , and a second barrier layer 17 sequentially stacked in the length L direction of the light emitting device LD. ), a second semiconductor layer 13 , and an additional electrode 15 .
  • the first barrier layer 16 , the active layer 12 , and the second barrier layer 17 may be included in the undoped region A of the light emitting stacked pattern 10 .
  • the first and second semiconductor layers 11 and 13 may be included in the doped region B of the light-emitting stacked pattern 10 .
  • the first barrier layer 16 may be divided into a second region 16_2 including an oxide layer formed by partially oxidizing a surface during a manufacturing process and a first region 16_1 not including the oxide layer.
  • the second barrier layer 17 may be divided into a fourth region 17_2 including an oxide layer formed by partially oxidizing a surface during a manufacturing process and a third region 17_1 not including the oxide layer.
  • each of the first and second barrier layers 16 and 17 may be formed of a semiconductor material of either AlInP or AlGaAs.
  • the first and second barrier layers 16 and 17 may be formed of a semiconductor material having a higher aluminum (Al) composition than the first and second semiconductor layers 11 and 13 .
  • the second barrier layer 17 may be formed of a semiconductor material having a higher aluminum (Al) composition than the first barrier layer 16 . Accordingly, when the heat treatment method described with reference to FIG. 13 is performed, the oxidation rate of the second barrier layer 17 may be faster than the oxidation rate of the first barrier layer 16 .
  • the degree of oxidation of the first barrier layer 16 and the degree of oxidation of the second barrier layer 17 may be different from each other.
  • the width W2 of the fourth region 17_2 including the oxide layer is equal to the width W2 of the second region 16_2 using the oxide layer. It may be wider (or larger) than W1).
  • the light emitting device LD is composed of a first barrier layer 16 including a second region 16_2 composed of an oxide layer and an oxide layer, and is wider (or larger) than the second region 16_2.
  • the second barrier layer 17 including the fourth region 17_2 is included, the surface resistance of the undoped region A of the light-emitting stacked pattern 10 may be relatively high. Accordingly, the leakage current path on the surface of the light emitting stacking pattern 10 (or the light emitting device LD) is blocked, thereby minimizing the surface leakage current, thereby improving the light output efficiency of the light emitting device LD.
  • the light emitting device LD may include the light emitting layered pattern 10 and the insulating layer 14 surrounding the surface (or outer circumferential surface) of the light emitting layered pattern 10 .
  • the light emitting stacking pattern 10 includes a first semiconductor layer 11 , an active layer 12 , a barrier layer 18 , a second semiconductor layer 13 sequentially stacked in the length L direction of the light emitting device LD; and an additional electrode 15 .
  • the active layer 12 and the barrier layer 18 may be included in the undoped region A of the light emitting stacked pattern 10 .
  • the first and second semiconductor layers 11 and 13 may be included in the doped region B of the light-emitting stacked pattern 10 .
  • the barrier layer 18 may be provided and/or formed between the active layer 12 and the second semiconductor layer 13 .
  • the barrier layer 18 may be divided into a second region 18_2 including an oxide layer formed by partially oxidizing a surface during a manufacturing process and a first region 18_1 not including the oxide layer.
  • the above-described barrier layer 18 may have the same configuration as the second barrier layer 17 described with reference to FIGS. 1 and 2 .
  • the barrier layer 18 may be made of a semiconductor material of either AlInP or AlGaAs.
  • the barrier layer 18 may be formed of a semiconductor material having a higher aluminum (Al) composition than the first and second semiconductor layers 11 and 13 . Accordingly, when the heat treatment method described with reference to FIG. 13 is performed, gradually from the edge of the barrier layer 18 (eg, a region of the barrier layer 18 in contact with the inner surface 14d of the insulating film 14) Oxidation may proceed inward (or toward the center) to form a second region 18_2 including an oxide layer.
  • the surface resistance of the undoped region A of the light emitting stacked pattern 10 is relatively can be raised to Accordingly, the leakage current path on the surface of the light emitting stacking pattern 10 (or the light emitting device LD) is blocked, thereby minimizing the surface leakage current, thereby improving the light output efficiency of the light emitting device LD.
  • FIGS. 1 and 2 are schematic plan views of a display device according to an exemplary embodiment, for example, using the light emitting device shown in FIGS. 1 and 2 as a light source.
  • the structure of the display device is briefly illustrated centered on the display area DA where an image is displayed.
  • the display device includes a substrate SUB and a plurality of pixels ( ) provided on the substrate SUB and including at least one light emitting device LD, respectively.
  • PXL a driving unit provided on the substrate SUB to drive the pixels PXL
  • a wiring unit electrically connecting the pixels PXL and the driving unit.
  • Display devices are smartphones, televisions, tablet PCs, mobile phones, video phones, e-book readers, desktop PCs, laptop PCs, netbook computers, workstations, servers, PDA, PMP (portable multimedia player), MP3 players, medical devices,
  • the present invention may be applied to any electronic device having a display surface applied to at least one surface, such as a camera or a wearable, but is not limited thereto.
  • a display device may be classified into a passive matrix type display device and an active matrix type display device according to a driving method of the light emitting device LD.
  • each of the pixels PXL includes a driving transistor that controls the amount of current supplied to the light emitting device LD, and a switching transistor that transfers a data signal to the driving transistor. can do.
  • the display device may be provided in various shapes.
  • the display device may be provided in a rectangular plate shape having two pairs of sides parallel to each other, but is not limited thereto.
  • one pair of sides of the two pairs of sides may be provided longer than the other pair of sides.
  • a direction perpendicular to the extension direction of the long side and the short side is indicated as a third direction DR3.
  • a corner portion in which one long side and one short side contact (or meet) may have a round shape, but is not limited thereto.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the display area DA may be an area in which pixels PXL displaying an image are provided (or disposed).
  • the non-display area NDA may be an area in which a driver for driving the pixels PXL and a portion of a wiring connecting the pixels PXL and the driver are provided. For convenience, only one pixel PXL is illustrated in FIG. 19 , but a plurality of pixels PXL may be provided in the display area DA of the substrate SUB.
  • the non-display area NDA may be provided on at least one side of the display area DA.
  • the non-display area NDA may surround the circumference (or edge) of the display area DA or may be adjacent to the circumference of the display area DA.
  • a wiring part electrically connected to the pixels PXL and a driver electrically connected to the wiring part and driving the pixels PXL may be provided (or disposed).
  • the wiring unit may electrically connect the driver and the pixels PXL.
  • the wiring unit may be a fan-out line that provides a signal to each pixel PXL and is connected to signal lines electrically connected to each pixel PXL, for example, a scan line, a data line, a light emission control line, and the like. there is.
  • the wiring unit includes signal lines electrically connected to each pixel PXL, for example, a fan-out (operating unit) electrically connected to a control line, a sensing line, and the like. fan-out) line.
  • the substrate SUB may include a transparent insulating material to allow light to pass therethrough.
  • the substrate SUB may be a rigid substrate or a flexible substrate.
  • the substrate SUB may serve as the display area DA to arrange the pixels PXL, and the remaining area on the substrate SUB may serve as the non-display area NDA.
  • the substrate SUB may include a display area DA including pixel areas in which each pixel PXL is disposed, and a periphery of the display area DA (or adjacent to the display area DA). ) may include a non-display area NDA.
  • Each of the pixels PXL may be provided (or disposed) in the display area DA on the substrate SUB.
  • the pixels PXL may be arranged (or arranged) in the display area DA in a stripe arrangement structure or a pentile arrangement structure, but is not limited thereto.
  • Each pixel PXL may include at least one light emitting device LD driven by a corresponding scan signal and data signal.
  • the light emitting device LD may have a size as small as a nano scale to a micro scale and may be electrically connected to adjacent light emitting devices in parallel with each other, but is not limited thereto.
  • the light emitting element LD may constitute a light source of each pixel PXL.
  • Each pixel PXL is at least one light source driven by a predetermined signal (eg, a scan signal and a data signal, etc.) and/or a predetermined power (eg, a first driving power supply and a second driving power supply) , for example, the light emitting device LD shown in FIGS. 1 and 2 may be included.
  • a predetermined signal eg, a scan signal and a data signal, etc.
  • a predetermined power eg, a first driving power supply and a second driving power supply
  • the type of the light emitting device LD that can be used as a light source of each pixel PXL is not limited thereto.
  • the driver may provide a predetermined signal and a predetermined power to each pixel PXL through a wiring unit, and thus may control driving of the pixel PXL.
  • the driver may include a scan driver, a light emission driver, a data driver, and a timing controller.
  • FIG. 20 is a circuit diagram illustrating an electrical connection relationship between components included in one pixel illustrated in FIG. 19 according to an embodiment.
  • FIG. 20 illustrates an electrical connection relationship between components included in a pixel PXL that can be applied to an active display device according to an embodiment.
  • the types of components included in the pixel PXL to which the embodiment may be applied are not limited thereto.
  • FIG. 20 not only components included in each of the pixels illustrated in FIG. 19 , but also regions in which the components are provided are collectively referred to as a pixel PXL.
  • one pixel may include a light emitting unit (EMU) that generates light having a luminance corresponding to a data signal.
  • EMU light emitting unit
  • the pixel PXL may further selectively include a pixel circuit PXC for driving the light emitting unit EMU.
  • the light emitting unit EMU includes a first power line PL1 to which a voltage of the first driving power VDD is applied and a second power line PL2 to which a voltage of the second driving power VSS is applied. It may include a plurality of light emitting devices LD electrically connected in parallel therebetween.
  • the light emitting unit EMU may have a first electrode EL1 electrically connected to the first driving power VDD via the pixel circuit PXC and the first power line PL1 , or a “first alignment electrode” "), the second electrode EL2 or “second alignment electrode” electrically connected to the second driving power source VSS through the second power supply line PL2, and the first and second electrodes EL1 , EL2 may include a plurality of light emitting elements LD electrically connected in parallel to each other in the same direction.
  • the first electrode EL1 may be an anode
  • the second electrode EL2 may be a cathode.
  • Each of the light emitting elements LD included in the light emitting unit EMU includes an end electrically connected to the first driving power VDD through the first electrode EL1 and a second end through the second electrode EL2 . It may include the other end electrically connected to the driving power supply (VSS).
  • the first driving power VDD and the second driving power VSS may have different potentials.
  • the first driving power VDD may be set as a high potential power
  • the second driving power VSS may be set as a low potential power.
  • the potential difference between the first and second driving power sources VDD and VSS may be set to be greater than or equal to the threshold voltage of the light emitting devices LD during the light emission period of the pixel PXL.
  • each light emitting element LD electrically connected in parallel in the same direction (for example, forward direction) between the first electrode EL1 and the second electrode EL2 to which voltages of different potentials are respectively supplied. may constitute each effective light source. These effective light sources may be gathered to configure the light emitting unit EMU of the pixel PXL.
  • the light emitting elements LD of the light emitting unit EMU may emit light with a luminance corresponding to the driving current supplied through the corresponding pixel circuit PXC.
  • the pixel circuit PXC may supply a driving current corresponding to the grayscale value of the corresponding frame data to the light emitting unit EMU.
  • the driving current supplied to the light emitting unit EMU may flow through each of the light emitting devices LD. Accordingly, the light emitting unit EMU may emit light having a luminance corresponding to the driving current while each light emitting element LD emits light with a luminance corresponding to the current flowing therein.
  • the light emitting unit EMU may further include at least one ineffective light source, for example, a reverse light emitting device LDr, in addition to the light emitting devices LD constituting each effective light source.
  • the reverse light emitting device LDr is connected in parallel between the first and second electrodes EL1 and EL2 together with the light emitting devices LD constituting the effective light sources, and is connected to the light emitting devices LD. It may be connected between the first and second electrodes EL1 and EL2 in opposite directions.
  • the reverse light emitting device LDr maintains an inactive state even when a predetermined driving voltage (eg, a forward driving voltage) is applied between the first and second electrodes EL1 and EL2 , and thus the reverse direction A current does not substantially flow through the light emitting element LDr.
  • a predetermined driving voltage eg, a forward driving voltage
  • the pixel circuit PXC may be electrically connected to the scan line Si and the data line Dj of the corresponding pixel PXL.
  • the pixel circuit PXC of the pixel PXL is in the display area DA
  • the pixel circuit PXC may be electrically connected to the i-th scan line Si and the j-th data line Dj.
  • the pixel circuit PXC may be electrically connected to the i-th control line CLi and the j-th sensing line SENj of the display area DA.
  • the above-described pixel circuit PXC may include first to third transistors T1 to T3 and a storage capacitor Cst.
  • a first terminal of the first transistor T1 (or driving transistor) may be electrically connected to a first driving power source VDD, and a second terminal may be electrically connected to a first electrode EL1 of each of the light emitting elements LD. may be electrically connected.
  • the gate electrode of the first transistor T1 may be electrically connected to the first node N1 .
  • the first transistor T1 may control the amount of driving current supplied to the light emitting devices LD in response to the voltage of the first node N1 .
  • a first terminal of the second transistor T2 may be electrically connected to the j-th data line Dj, and a second terminal may be electrically connected to the first node N1 .
  • the first terminal and the second terminal of the second transistor T2 are different terminals.
  • the first terminal is a source electrode
  • the second terminal may be a drain electrode.
  • the gate electrode of the second transistor T2 may be electrically connected to the i-th scan line Si.
  • the second transistor T2 is turned on when a scan signal of a voltage capable of turning on the second transistor T2 is supplied from the i-th scan line Si, and the j-th data line Dj is turned on. and the first node N1 are electrically connected. At this time, the data signal of the corresponding frame is supplied to the j-th data line Dj, and accordingly, the data signal is transmitted to the first node N1. The data signal transferred to the first node N1 is charged in the storage capacitor Cst.
  • the third transistor T3 may be electrically connected between the first transistor T1 and the j-th sensing line SENj.
  • a first terminal of the third transistor T3 may be electrically connected to a first terminal (eg, a source electrode) of the first transistor T1 electrically connected to the first electrode EL1 and , a second terminal of the third transistor T3 may be electrically connected to a j-th sensing line SENj.
  • the gate electrode of the third transistor T3 may be electrically connected to the i-th control line CLi.
  • the third transistor T3 is turned on by the control signal of the gate-on voltage supplied to the i-th control line CLi for a predetermined sensing period, so that the j-th sensing line SENj and the first transistor T1 are turned on. ) is electrically connected.
  • the sensing period may be a period for extracting characteristic information (eg, a threshold voltage of the first transistor T1 ) of each of the pixels PXL disposed in the display area DA.
  • characteristic information eg, a threshold voltage of the first transistor T1
  • One electrode of the storage capacitor Cst may be electrically connected to the first driving power VDD, and the other electrode may be electrically connected to the first node N1 .
  • the storage capacitor Cst may charge a voltage corresponding to the data signal supplied to the first node N1 and maintain the charged voltage until the data signal of the next frame is supplied.
  • FIG. 20 an embodiment in which all of the first to third transistors T1 to T3 are N-type transistors is described, but the embodiment is not limited thereto.
  • at least one of the first to third transistors T1 to T3 may be changed to a P-type transistor.
  • 20 illustrates an embodiment in which the light emitting unit EMU is electrically connected between the pixel circuit PXC and the second driving power source VSS, but the light emitting unit EMU includes the first driving power source VDD and It may be electrically connected between the pixel circuits PXC.
  • the pixel circuit PXC includes at least one transistor device such as a transistor device for initializing the first node N1 and/or a transistor device for controlling the emission time of the light emitting devices LD, or Other circuit elements such as a boosting capacitor for boosting the voltage of the first node N1 may be additionally included.
  • FIG. 20 illustrates an embodiment in which all of the light emitting elements LD constituting each light emitting unit EMU are connected in parallel
  • the present invention is not limited thereto.
  • the light emitting unit EMU may be configured to include at least one serial stage including a plurality of light emitting elements LD electrically connected to each other in parallel.
  • the light emitting unit EMU may be configured in a series/parallel mixed structure.
  • each pixel PXL may be configured in a passive light emitting display device or the like.
  • the pixel circuit PXC is omitted, and both ends of the light emitting devices LD included in the light emitting unit EMU have the i-th scan line Si, the j-th data line Dj, and the first driving unit.
  • the first power line PL1 to which the power VDD is applied, the second power line PL2 to which the second driving power VSS is applied, and/or a predetermined control line may be directly connected.
  • FIG. 21 is a plan view schematically illustrating one of the pixels illustrated in FIG. 19 .
  • the transistors T electrically connected to the light emitting elements LD and signal lines electrically connected to the transistors T are omitted for convenience.
  • the horizontal direction (or horizontal direction) on the plane is the first direction DR1
  • the vertical direction (or vertical direction) on the plane is the second direction DR2
  • the A thickness direction of the substrate SUB is indicated as a third direction DR3 .
  • the first to third directions DR1 , DR2 , and DR3 may refer to directions indicated by the first to third directions DR1 , DR2 , and DR3 , respectively.
  • each pixel PXL may be provided and/or formed (or disposed) in the pixel area PXA provided on the substrate SUB.
  • the pixel area PXA may include an emission area EMA and a peripheral area.
  • the peripheral region may include a non-emission region from which light is not emitted.
  • each pixel PXL may include a bank BNK located in a peripheral area.
  • the bank BNK is a structure defining (or partitioning) the pixel area PXA or the emission area EMA of the corresponding pixel PXL and the adjacent pixels PXL adjacent thereto, and may be, for example, a pixel defining layer. .
  • the bank BNK defines each light emitting area EMA to which the light emitting devices LD are to be supplied in the process of supplying the light emitting devices LD to each pixel PXL. It may be a pixel defining layer or a dam structure.
  • the light emitting area EMA of each pixel PXL is partitioned by the bank BNK, so that the light emitting area EMA contains a desired amount and/or type of light emitting device LD (for example, ink) may be supplied (or injected).
  • a desired amount and/or type of light emitting device LD for example, ink
  • the bank BNK is configured to include at least one light blocking material and/or a reflective material to prevent a light leakage defect in which light (or light) leaks between each pixel PXL and pixels PXL adjacent thereto.
  • the bank BNK may include a transparent material (or material).
  • the transparent material may include, for example, polyamides resin, polyimides resin, and the like, but is not limited thereto.
  • a reflective material layer may be separately provided and/or formed on the bank BNK to further improve the efficiency of light emitted from each pixel PXL.
  • the bank BNK may include at least one opening exposing components positioned below the bank BNK in the pixel area PXA of the corresponding pixel PXL.
  • the bank BNK may include a first opening OP1 and a second opening OP2 exposing components positioned below the bank BNK in the pixel area PXA of the corresponding pixel PXL.
  • the light emitting area EMA of each pixel PXL may correspond to the second opening OP2 of the bank BNK.
  • the first opening OP1 of the bank BNK is spaced apart from the second opening OP2 and is adjacent to one side (eg, upper or lower side) of the pixel area PXA. can be located.
  • the first opening OP1 of the bank BNK may be located adjacent to an upper side of the pixel area PXA.
  • Each pixel PXL may include a first electrode EL1 and a second electrode EL2 spaced apart from each other in the first direction DR1 .
  • the first electrode EL1 may correspond to the first electrode EL2 described with reference to FIG. 20
  • the second electrode EL2 may correspond to the second electrode EL2 described with reference to FIG. 20 .
  • the first electrode EL1 may be formed with other electrodes (eg, the second direction) in the first opening OP1 . It may be separated from a first electrode (not shown) provided to each of the adjacent pixels PXL by DR2 .
  • the first opening OP1 of the bank BNK may be provided for a separation process for the first electrode EL1 .
  • the first electrode EL1 may be electrically connected to the first transistor T1 described with reference to FIG. 20 through the first contact hole CH1 , and the second electrode EL2 may connect the second contact hole CH2 through the second contact hole CH2 . It may be electrically connected to the second driving power VSS (or the second power line PL2 ) described with reference to FIG.
  • the first electrode EL1 and the second electrode EL2 may have a multilayer structure including a reflective electrode and a conductive capping layer.
  • the reflective electrode may have a single-layer or multi-layer structure.
  • the reflective electrode may include at least one opaque metal layer and optionally further include at least one transparent conductive layer disposed above and/or below the opaque metal layer.
  • Each pixel PXL may include a plurality of light emitting devices LD. According to an embodiment, each pixel PXL may further include the reverse light emitting device LDr described with reference to FIG. 20 .
  • the light emitting elements LD may be disposed between the first electrode EL1 and the second electrode EL2 .
  • Each of the light emitting devices LD may include a first end EP1 (or one end) and a second end EP2 (or the other end) positioned at both ends in the length L direction.
  • an n-type semiconductor layer may be positioned at the first end EP1
  • an additional electrode (refer to '15' in FIG. 1 ) in ohmic contact with the p-type semiconductor layer is provided at the second end EP2 .
  • the p-type semiconductor layer may be the second semiconductor layer 13 described with reference to FIG. 1
  • the n-type semiconductor layer may be the first semiconductor layer 11 described with reference to FIG. 1 .
  • the light emitting elements LD may be connected in parallel between the first electrode EL1 and the second electrode EL2 .
  • Each of the light emitting devices LD may have the same configuration as the light emitting device LD described with reference to FIGS. 1 and 2 .
  • the second end EP2 of each of the light emitting elements LD is not provided directly on the first electrode EL1 , but at least one contact electrode, for example, the first contact electrode CNE1 . may be electrically connected to the first electrode EL1 through The first end EP1 of each of the light emitting elements LD is not provided directly on the second electrode EL2, but at least through another contact electrode, for example, the second contact electrode CNE2. EL2) and may be electrically connected.
  • Each of the light emitting devices LD may be a light emitting diode having a size as small as a nano-scale to a micro-scale, as an example of a microminiature using a material having an inorganic crystal structure.
  • At least two to tens of light emitting devices LD may be arranged and/or provided in the light emitting area EMA of each pixel PXL, but the number of the light emitting devices LD is not limited thereto. . According to an embodiment, the number of light emitting devices LD arranged and/or provided (or disposed) in the light emitting area EMA may be variously changed.
  • Each of the light emitting devices LD may emit any one of color light and/or white light.
  • Each of the light emitting elements LD may be aligned between the first electrode EL1 and the second electrode EL2 so that an extension direction (or a length L direction) is parallel to the first direction DR1 .
  • the light emitting elements LD may be provided in the form of being sprayed in a solution and may be input (or supplied) to the light emitting area EMA of each pixel PXL.
  • the light emitting elements LD may be input (or supplied) to the light emitting area EMA of each pixel PXL through an inkjet printing method, a slit coating method, or other various methods.
  • the light emitting devices LD may be mixed with a volatile solvent and input (or supplied) to the light emitting area EMA through an inkjet printing method or a slit coating method.
  • an alignment signal corresponding to the first electrode EL1 and the second electrode EL2 when applied, an electric field may be formed between the first electrode EL1 and the second electrode EL2 .
  • the light emitting elements LD may be aligned between the first electrode EL1 and the second electrode EL2 .
  • the light emitting elements LD may be stably aligned between the first electrode EL1 and the second electrode EL2 by volatilizing or removing the solvent in other ways. there is.
  • each pixel PXL may include a first contact electrode CNE1 and a second contact electrode CNE2 .
  • the first contact electrode CNE1 is provided and/or formed on the second end EP1 of each of the light emitting elements LD and one area of the first electrode EL1 corresponding thereto to form the light emitting elements LD ) each of the second ends EP2 may be physically and/or electrically connected to the first electrode EL1 .
  • the first contact electrode CNE1 may be provided and/or formed on the first electrode EL1 to overlap the first electrode EL1 .
  • the first contact electrode CNE1 may have a bar shape extending along the second direction DR2 when viewed in a plan view, but is not limited thereto.
  • the shape of the first contact electrode CNE1 may be variously changed within a range electrically stably connected to each of the light emitting elements LD.
  • the shape of the first contact electrode CNE1 may be variously changed in consideration of a connection relationship with the first electrode EL1 disposed thereunder.
  • the second contact electrode CNE2 is provided and/or formed (or disposed) on one region of the first end EP1 of each of the light emitting elements LD and the second electrode EL2 corresponding thereto to emit the light.
  • the first end EP1 of each of the elements LD may be physically and/or electrically connected to the second electrode EL2 .
  • the second contact electrode CNE2 may be provided and/or formed on the second electrode EL2 to overlap the second electrode EL2 .
  • the second contact electrode CNE2 may have a bar shape extending along the second direction DR2 when viewed in a plan view, but is not limited thereto.
  • the shape of the second contact electrode CNE2 may be variously changed within a range electrically stably connected to each of the light emitting elements LD.
  • the shape of the second contact electrode CNE2 may be variously changed in consideration of a connection relationship with the second electrode EL2 disposed thereunder.
  • each pixel PXL the stacked structure of each pixel PXL according to the above-described exemplary embodiment will be mainly described with reference to FIGS. 22 to 25 .
  • FIG. 22 is a schematic cross-sectional view taken along line I to I' of FIG. 21
  • FIG. 23 is a schematic enlarged cross-sectional view of part EA1 of FIG. 22
  • FIG. 24 is a schematic enlarged view of part EA2 of FIG. 23
  • FIG. is a cross-sectional view taken along line II to II' of FIG.
  • one pixel PXL is illustrated in a simplified manner, such as showing each electrode as a single electrode and each insulating layer as an insulating layer as a single layer, but is not limited thereto.
  • the pixel PXL may include a substrate SUB, a pixel circuit layer PCL, and a display device layer DPL.
  • the substrate SUB may include a transparent insulating material to allow light to pass therethrough.
  • the substrate SUB may be a rigid substrate or a flexible substrate.
  • the rigid substrate may be, for example, one of an organic substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate.
  • the flexible substrate may be one of a film substrate including a polymer organic material and a plastic substrate.
  • the flexible substrate may include polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, and polyetherimide. ), polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate cellulose ( It may include at least one of triacetate cellulose) and cellulose acetate propionate.
  • the pixel circuit layer PCL may include a buffer layer BFL, at least one transistor T, at least one storage capacitor Cst, and a protection layer PSV.
  • the buffer layer BFL may prevent impurities from diffusing into the transistor T included in the pixel circuit (refer to 'PXC' of FIG. 20 ).
  • the buffer layer BFL may be an inorganic insulating layer including an inorganic material.
  • the buffer layer BFL may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the buffer layer BFL may be provided as a single layer, or may be provided as a multilayer of at least a double layer. When the buffer layer BFL is provided as a multilayer, each layer may be formed of the same material or different materials.
  • the buffer layer BFL may be omitted depending on the material and process conditions of the substrate SUB.
  • the transistor T may include a driving transistor Tdr for controlling driving currents of the light emitting devices LD and a switching transistor Tsw electrically connected to the driving transistor Tdr.
  • the present invention is not limited thereto, and the pixel circuit PXC may further include circuit elements performing other functions in addition to the driving transistor Tdr and the switching transistor Tsw.
  • the driving transistor Tdr may be the first transistor T1 described with reference to FIG. 20
  • the switching transistor Tsw may be the second transistor T2 described with reference to FIG. 20 .
  • the driving transistor Tdr and the switching transistor Tsw when collectively named, they will be referred to as a transistor T or transistors T.
  • Each of the driving transistor Tdr and the switching transistor Tsw may include a semiconductor pattern SCL, a gate electrode GE, a first terminal ET1 , and a second terminal ET2 .
  • the first terminal ET1 may be one of a source electrode and a drain electrode, and the second terminal ET2 may be the other electrode.
  • the semiconductor pattern SCL may be provided and/or formed (or disposed) on the buffer layer BFL.
  • the semiconductor pattern SCL may include a first contact area contacting the first terminal ET1 and a second contact area contacting the second terminal ET2 .
  • a region between the first contact region and the second contact region may be a channel region. This channel region may overlap the gate electrode GE of the corresponding transistor T.
  • the semiconductor pattern SCL may be a semiconductor pattern made of poly silicon, amorphous silicon, an oxide semiconductor, or the like.
  • the channel region is, for example, a semiconductor pattern that is not doped with impurities, and may be an intrinsic semiconductor.
  • the first contact region and the second contact region may be semiconductor patterns doped with impurities.
  • the gate electrode GE may be provided and/or formed (or disposed) on the gate insulating layer GI to correspond to the channel region of the semiconductor pattern SCL.
  • the gate electrode GE may be provided on the gate insulating layer GI to overlap the channel region of the semiconductor pattern SCL.
  • the gate electrode GE is selected from the group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), silver (Ag), and alloys thereof.
  • Double or multi-layer structure of low-resistance materials such as molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al) or silver (Ag) to form a single film alone or a mixture thereof or to reduce wiring resistance can be formed with
  • the gate insulating layer GI may be an inorganic insulating layer including an inorganic material.
  • the gate insulating layer GI may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the material of the gate insulating layer GI is not limited to the above-described embodiments.
  • the gate insulating layer GI may be formed of an organic insulating layer including an organic material.
  • the gate insulating layer GI may be provided as a single layer, or may be provided as a multilayer of at least a double layer.
  • Each of the first terminal ET1 and the second terminal ET2 is provided and/or formed (or disposed) on the second interlayer insulating layer ILD2, and includes the gate insulating layer GI, the first and second interlayer insulating layers.
  • the first contact region and the second contact region of the semiconductor pattern SCL may be contacted through a contact hole sequentially passing through the layers ILD1 and ILD2 .
  • the first terminal ET1 may contact the first contact area of the semiconductor pattern SCL
  • the second terminal ET2 may contact the second contact area of the semiconductor pattern SCL.
  • Each of the first and second terminals ET1 and ET2 may include the same material as the gate electrode GE, or may include one or more materials selected from the exemplified materials of the gate electrode GE.
  • the first interlayer insulating layer ILD1 may include the same material as the gate insulating layer GI or may include one or more materials selected from materials exemplified as a material of the gate insulating layer GI.
  • a second interlayer insulating layer ILD2 may be provided and/or formed on the first interlayer insulating layer ILD1 .
  • the second interlayer insulating layer ILD2 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the second interlayer insulating layer ILD2 may include the same material as the first interlayer insulating layer ILD1 , but is not limited thereto.
  • the second interlayer insulating layer ILD2 may be provided as a single layer, or may be provided as a multilayer of at least a double layer.
  • the first and second terminals ET1 and ET2 of the transistor T sequentially pass through the gate insulating layer GI and the first and second interlayer insulating layers ILD1 and ILD2.
  • the present invention is not limited thereto.
  • the first terminal ET1 of the transistor T may be a first contact region adjacent to the channel region of the corresponding semiconductor pattern SCL
  • the second terminal ET2 of the transistor T may be It may be a second contact region adjacent to the channel region of the corresponding semiconductor pattern SCL.
  • the second terminal ET2 of the transistor T may be electrically connected to the light emitting elements LD of the corresponding pixel PXL through a separate connection means such as a bridge electrode.
  • the transistors T may be formed of a low-temperature polysilicon thin film transistor, but is not limited thereto. In some embodiments, the transistors T may be formed of an oxide semiconductor thin film transistor. In addition, although the case where the transistors T are thin film transistors having a top gate structure has been described as an example in the above-described embodiment, the present invention is not limited thereto, and the structures of the transistors T may be variously changed. there is.
  • the storage capacitor Cst may include a lower electrode LE provided on the gate insulating layer GI and an upper electrode UE provided on the first interlayer insulating layer ILD1 and overlapping the lower electrode LE.
  • the lower electrode LE is provided (or disposed) on the same layer as the gate electrode GE of the driving transistor Tdr and may include the same material.
  • the lower electrode LE may be provided integrally with the gate electrode GE of the driving transistor Tdr.
  • the lower electrode LE may be regarded as a region of the gate electrode GE of the driving transistor Tdr.
  • the lower electrode LE may be provided as a separate configuration (or non-integrally) from the gate electrode GE of the driving transistor Tdr.
  • the lower electrode LE and the gate electrode GE of the driving transistor Tdr may be electrically connected through a separate connection means.
  • the upper electrode UE may overlap the lower electrode LE and cover the lower electrode LE.
  • the capacitance of the storage capacitor Cst may be increased by increasing the overlapping area of the upper electrode UE and the lower electrode LE.
  • the upper electrode UE may be electrically connected to the first power line (refer to 'PL1' of FIG. 20 ).
  • the storage capacitor Cst may be covered by the second interlayer insulating layer ILD2 .
  • the pixel circuit layer PCL may include a driving voltage line DVL provided and/or formed (or disposed) on the second interlayer insulating layer ILD2 .
  • the driving voltage line DVL may have the same configuration as the second power line PL2 described with reference to FIG. 20 . Accordingly, the voltage of the second driving power VSS may be applied to the driving voltage line DVL.
  • the pixel circuit layer PCL may further include a first power line PL1 electrically connected to the first driving power VDD. Although not directly shown in the drawing, the first power line PL1 may be provided on the same layer as the driving voltage line DVL or may be provided on a different layer from the driving voltage line DVL.
  • the driving voltage line DVL is provided on the same layer as the first and second terminals ET1 and ET2 of the transistors T, but the present invention is not limited thereto.
  • the driving voltage line DVL may be provided (or disposed) on the same layer as any one of the conductive layers included in the pixel circuit layer PCL.
  • the position of the driving voltage line DVL in the pixel circuit layer PCL may be variously changed.
  • Each of the first power line PL1 and the driving voltage line DVL may include a conductive material (or material).
  • each of the first power line PL1 and the driving voltage line DVL may include copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), Molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al) which are low-resistance materials to form a single film or reduce wiring resistance by using a single layer selected from the group consisting of silver (Ag) and alloys thereof or a mixture thereof. ) or silver (Ag) in a double-layer or multi-layer structure.
  • each of the first power line PL1 and the driving voltage line DVL may be formed of a double layer stacked in the order of titanium (Ti)/copper (Cu).
  • the first power line PL1 is electrically connected to a part of the display element layer DPL, for example, the first electrode EL1, and the driving voltage line DVL is another element of the display element layer DPL. , for example, may be electrically connected to the second electrode EL2.
  • a passivation layer PSV may be provided and/or formed (or disposed) on the transistors T and the driving voltage line DVL.
  • the passivation layer PSV may be provided in a form including an organic insulating layer, an inorganic insulating layer, or an organic insulating layer disposed on the inorganic insulating layer.
  • the inorganic insulating layer may include, for example, at least one of a metal oxide such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the organic insulating film is, for example, acrylic resin (polyacrylates resin), epoxy resin (epoxy resin), phenolic resin (phenolic resin), polyamides resin (polyamides resin), polyimide resin (polyimides rein), unsaturated poly At least one of unsaturated polyesters resin, poly-phenylen ethers resin, poly-phenylene sulfides resin, and benzocyclobutene resin may include
  • the passivation layer PSV may include a first contact hole CH1 exposing the second terminal ET2 of the driving transistor Tdr and a second contact hole CH2 exposing the driving voltage line DVL. .
  • a display device layer DPL may be provided on the passivation layer PSV.
  • the display element layer DPL includes a bank BNK, first and second electrodes EL1 and EL2, light emitting elements LD, first and second contact electrodes CNE1 and CNE2, first to second electrodes EL1 and EL2.
  • 3 insulating layers INS1 to INS3 may be included.
  • the bank BNK is provided and/or formed (or disposed) on the first insulating layer INS1 and may define (or partition) the emission area EMA of the corresponding pixel PXL.
  • the bank BNK may include a first opening OP1 and a second opening OP2 spaced apart from the first opening OP1 .
  • the second opening OP2 of the bank BNK may correspond to the emission area EMA of each of the pixels PXL.
  • the first electrode EL1 and the second electrode EL2 may be disposed to be spaced apart from each other in the first direction DR1 .
  • An end of the first electrode EL1 may be located in the first opening OP1 of the bank BNK.
  • the first electrode EL1 is formed with another electrode (one electrode) in the first opening OP1 after the light emitting elements LD are supplied and aligned to the emission area EMA of the corresponding pixel PXL during the manufacturing process of the display device. For example, it may be separated from the first electrode (not shown) provided to the adjacent pixels PXL adjacent in the second direction DR2 when viewed in a plan view.
  • the first opening OP1 of the bank BNK may be provided for a separation process for the first electrode EL1 .
  • the present invention is not limited thereto.
  • the second electrode EL2 is also provided in the first opening OP1 of the bank BNK to another electrode (eg, the second electrode PXL adjacent to the adjacent pixels PXL in the second direction DR2 ). not shown))).
  • the first opening OP1 of the bank BNK may be provided for a separation process for the first electrode EL1 and the second electrode EL2 .
  • Each of the first electrode EL1 and the second electrode EL2 is a material having a constant reflectance in order to allow light emitted from each of the light emitting elements LD to travel in an image display direction (eg, a front direction) of the display device.
  • each of the first electrode EL1 and the second electrode EL2 may be formed of a conductive material (or material) having a constant reflectance.
  • the conductive material (or material) may include an opaque metal advantageous for reflecting light emitted from the light emitting elements LD in an image display direction of the display device.
  • each of the first electrode EL1 and the second electrode EL2 may include a transparent conductive material (or material).
  • the transparent conductive material examples include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium gallium zinc oxide, IGZO), a conductive oxide such as indium tin zinc oxide (ITZO), and a conductive polymer such as poly(3,4-ethylenedioxythiophene) (PEDOT) may be included.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • ITZO indium gallium zinc oxide
  • IGZO a conductive oxide such as indium tin zinc oxide
  • PEDOT poly(3,4-ethylenedioxythiophene)
  • the first electrode EL1 and the second electrode EL2 include a transparent conductive material (or material)
  • the first electrode EL1 and the second electrode EL2 are formed of an opaque metal for reflecting the light emitted from the light emitting elements LD in the image display direction of the display device.
  • a separate conductive layer made of may be added.
  • each of the first electrode EL1 and the second electrode EL2 may be provided and/or formed as a single layer, but is not limited thereto.
  • each of the first electrode EL1 and the second electrode EL2 may be provided and/or formed as a multilayer in which at least two or more of metals, alloys, conductive oxides, and conductive polymers are stacked. there is.
  • Each of the first electrode EL1 and the second electrode EL2 is at least double in order to minimize distortion due to signal delay when transmitting a signal (or voltage) to both ends EP1 and EP2 of each of the light emitting elements LD. It may also be formed of multiple films of more than one film.
  • each of the first electrode EL1 and the second electrode EL2 may be formed of a multilayer sequentially stacked in the order of indium tin oxide (ITO)/silver (Ag)/indium tin oxide (ITO). .
  • the first electrode EL1 may be electrically connected to the driving transistor Tdr of the pixel circuit layer PCL through the first contact hole CH1 of the passivation layer PSV, and the second electrode EL2 may be connected to the passivation layer It may be electrically connected to the driving voltage line DVL of the pixel circuit layer PCL through the second contact hole CH2 of the PSV.
  • the first and second electrodes EL1 and EL2 may be used as alignment electrodes for aligning the light emitting devices LD in each pixel PXL. Also, the first and second electrodes EL1 and EL2 may be used as driving electrodes for driving the light emitting devices LD after alignment of the light emitting devices LD.
  • a first insulating layer INS1 may be provided and/or formed on the first electrode EL1 and the second electrode EL2 .
  • the first insulating layer INS1 may include an inorganic insulating layer made of an inorganic material or an organic insulating layer made of an organic material.
  • the first insulating layer INS1 may be formed of an inorganic insulating layer advantageous for protecting the light emitting devices LD from the pixel circuit layer PCL.
  • the first insulating layer INS1 may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx). It is not limited.
  • the first insulating layer INS1 may be formed of an organic insulating layer advantageous for planarizing the supporting surfaces of the light emitting devices LD.
  • the first insulating layer INS1 may be provided and/or formed on the passivation layer PSV to completely cover the first electrode EL1 and the second electrode EL2 . After the light emitting devices LD are supplied and aligned on the first insulating layer INS1 , the first insulating layer INS1 is formed with first and second Each of the electrodes EL1 and EL2 may be partially opened to expose one region.
  • the first insulating layer INS1 may be patterned in the form of an individual pattern that is locally disposed under the light emitting devices LD after supply and alignment of the light emitting devices LD.
  • the first insulating layer INS1 may cover regions other than one region of each of the first and second electrodes EL1 and EL2 . In some embodiments, the first insulating layer INS1 may be omitted.
  • a bank BNK may be provided and/or formed (or disposed) on the first insulating layer INS1 .
  • the bank BNK may be formed between the other pixels PXL to surround the light emitting area EMA of each pixel PXL, and constitute a pixel defining layer that partitions the light emitting area EMA of the corresponding pixel PXL. there is.
  • the bank BNK prevents the solution mixed with the light emitting devices LD from flowing into the light emitting area EMA of the adjacent pixel PXL. It may be a dam structure that prevents or controls the supply of a predetermined amount of a solution to each light emitting area EMA.
  • the light emitting devices LD may be supplied and arranged in the light emitting area EMA of each pixel PXL in which the first insulating layer INS1 is formed.
  • the light emitting elements LD are supplied (or inputted) to the light emitting area EMA through an inkjet method or the like, and the light emitting elements LD are applied to each of the first and second electrodes EL1 and EL2.
  • the alignment may be performed between the first electrode EL1 and the second electrode EL2 by a predetermined alignment signal (or alignment voltage) applied.
  • Each of the light emitting devices LD may include a first end EP1 and a second end EP2 positioned in a length L direction parallel to the first direction DR1 .
  • Each of the light emitting devices LD may include the light emitting stacked pattern 10 and the insulating layer 14 surrounding the outer peripheral surface (or surface) thereof.
  • the light emitting stacking pattern 10 is sequentially stacked in a direction from the first end EP1 to the second end EL2 along the length L direction of the corresponding light emitting device LD parallel to the first direction DR1 . and a first semiconductor layer 11 , a first barrier layer 16 , an active layer 12 , a second barrier layer 17 , a second semiconductor layer 13 , and an additional electrode 15 .
  • the first semiconductor layer 11 may include an n-type semiconductor layer doped with an n-type dopant
  • the second semiconductor layer 13 may include a p-type semiconductor layer doped with a p-type dopant.
  • a second insulating layer INS2 may be provided and/or formed (or disposed) on each of the light emitting devices LD.
  • the second insulating layer INS2 is provided and/or formed on the light emitting devices LD arranged between the first electrode EL1 and the second electrode EL2 to form an outer peripheral surface ( Alternatively, the first end EP1 and the second end EP2 of each of the light emitting devices LD may be partially covered.
  • the second insulating layer INS2 may be configured as a single layer or a multilayer, and may include an inorganic insulating layer including at least one inorganic material or an organic insulating layer including at least one organic material.
  • the second insulating layer INS2 may include an inorganic insulating layer advantageous for protecting the active layer 12 of each of the light emitting devices LD from external oxygen and moisture.
  • the present invention is not limited thereto.
  • the second insulating layer INS2 may be formed of an organic insulating layer including an organic material according to design conditions of a display device to which the light emitting devices LD are applied.
  • the light emitting devices LD are formed by forming the second insulating layer INS2 on the light emitting devices LD. It is possible to prevent deviation from the aligned position.
  • the gap forms the second insulating layer INS2 .
  • the second insulating layer INS2 may be filled.
  • the second insulating layer INS2 may be formed of an organic insulating layer advantageous for filling a gap between the first insulating layer INS1 and the light emitting devices LD.
  • a first contact electrode CNE1 that electrically and/or physically stably connects may be provided and/or formed.
  • the first contact electrode CNE1 may be provided and/or formed (or disposed) on the first electrode EL1 and the second end EP2 of each of the light emitting devices LD.
  • the first contact electrode CNE1 may be disposed to be in electrical contact with the first electrode EL1 on an area of the first electrode EL1 not covered by the first insulating layer INS1 .
  • a conductive capping layer (not shown) is disposed on the first electrode EL1
  • the first contact electrode CNE1 is disposed on the conductive capping layer and passes through the conductive capping layer to the first electrode (EL1) may be electrically connected.
  • the above-described conductive capping layer may protect the first electrode EL1 from defects generated during the manufacturing process of the display device, and at the same time further strengthen the adhesion between the first electrode EL1 and the pixel circuit layer PCL.
  • the conductive capping layer may include a transparent conductive material (or material) such as indium zinc oxide (IZO).
  • the first contact electrode CNE1 may be in contact with the second end EP2 of each of the light emitting elements LD adjacent to the first electrode EL1 so as to be in contact with the second end EP2 of each of the light emitting elements LD. EP2).
  • the first contact electrode CNE1 may be disposed to cover the second end EP2 of each of the light emitting elements LD and at least one area of the corresponding first electrode EL1 .
  • the first end EP1 are electrically connected to each other. and/or a second contact electrode CNE2 that is physically and stably connected may be provided and/or formed.
  • the second contact electrode CNE2 may be provided and/or formed on the second electrode EL2 and the first end EP1 of each of the light emitting devices LD.
  • the second contact electrode CNE2 may be disposed to contact the second electrode EL2 on an area of the second electrode EL2 that is not covered by the first insulating layer INS1 .
  • the second contact electrode CNE2 when the conductive capping layer is disposed on the second electrode EL2 , the second contact electrode CNE2 is disposed on the conductive capping layer and is connected to the second electrode EL2 through the conductive capping layer. may be electrically connected.
  • the second contact electrode CNE2 is on the first end EP1 of each of the light emitting elements LD so as to be in contact with the first end EP1 of each of the light emitting elements LD adjacent to the second electrode EL2 . can be placed.
  • the second contact electrode CNE2 may be disposed to cover the first end EP1 of each of the light emitting elements LD and at least one area of the corresponding second electrode EL2 .
  • the first and second contact electrodes CNE1 and CNE2 are emitted from each of the light emitting elements LD, and light reflected by the first and second electrodes EL1 and EL2 is not lost in the image display direction of the display device. It may be composed of various transparent conductive materials in order to proceed to
  • the first and second contact electrodes CNE1 and CNE2 may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), and indium gallium.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • indium gallium At least one of various transparent conductive materials (or materials) including indium gallium zinc oxide (IGZO), indium tin zinc oxide (ITZO), and the like, and satisfying a predetermined light transmittance (or transmittance) to be substantially transparent or translucent.
  • first and second contact electrodes CNE1 and CNE2 are not limited to the above-described embodiment. According to an embodiment, the first and second contact electrodes CNE1 and CNE2 may be formed of various opaque conductive materials (or materials). The first and second contact electrodes CNE1 and CNE2 may be formed of a single layer or a multilayer.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be disposed to be spaced apart from each other in the first direction DR1 .
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be disposed to be spaced apart from each other with a predetermined distance therebetween on the second insulating layer INS2 on the light emitting devices LD.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be provided (or disposed) on the same layer.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be formed in the same process and using the same conductive material, but are not limited thereto.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be formed by different processes and provided in different layers. A description related thereto will be described later with reference to FIG. 29 .
  • a third insulating layer INS3 may be provided and/or formed (or disposed) on the first contact electrode CNE1 and the second contact electrode CNE2 .
  • the third insulating layer INS3 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the third insulating layer INS3 may have a structure in which at least one inorganic insulating layer or at least one organic insulating layer is alternately stacked.
  • the third insulating layer INS3 may entirely cover the display element layer DPL to prevent moisture or moisture from flowing into the display element layer DPL including the light emitting elements LD from the outside.
  • the display device layer DPL may be configured to selectively further include an optical layer in addition to the third insulating layer INS3 .
  • the display device layer DPL may further include a color conversion layer including color conversion particles that convert light emitted from the light emitting devices LD into light of a specific color.
  • At least one overcoat layer (eg, a layer that planarizes the upper surface of the display device layer DPL) may be further disposed on the third insulating layer INS3 .
  • the light emitting stacking pattern 10 of each light emitting device LD is sequentially stacked from the first end EP1 to the second end EP2 along the length L direction of the corresponding light emitting device LD. It may include a first semiconductor layer 11 , a first barrier layer 16 , an active layer 12 , a second barrier layer 17 , a second semiconductor layer 13 , and an additional electrode 15 .
  • the additional electrode 15 may be made of a transparent conductive material having a certain transmittance.
  • Each of the first and second barrier layers 16 and 17 may include an oxide layer, which is an oxidized region.
  • the first barrier layer 16 includes the second region 16_2 including the oxide layer and positioned at the edge of the barrier layer and the second region 16_2 without the oxide layer located at the center of the barrier layer. It may be partitioned into a first area 16_1.
  • the first region 16_1 is a region of the first barrier layer 16 not in contact with the insulating film 14
  • the second region 16_2 is a first region in direct contact with the inner surface 14d of the insulating film 14 . It may be another region of the barrier layer 16 .
  • the first region 16_1 and the second region 16_2 may have the same thickness along the length L direction of the light emitting device LD parallel to the first direction DR1 .
  • the thickness d1 of the first region 16_1 and the thickness d2 of the second region 16_2 may be the same.
  • the first region 16_1 may serve as a barrier preventing electrons from flowing backward from the active layer 12 to the first semiconductor layer 11 .
  • the second region 16_2 has a relatively high resistance and a relatively low refractive index compared to the non-oxidized first region 16_1 , so that it may be used as an insulating layer.
  • the second region 16_2 of the first barrier layer 16 may implement a double insulating layer together with the insulating layer 14 covering the surface of the first barrier layer 16 .
  • the second barrier layer 17 includes a fourth region 17_2 including an oxide layer and positioned at the edge of the barrier layer and a corresponding barrier layer without the oxide layer. may be partitioned into a third region 17_1 located in the center of .
  • the third region 17_1 is a region of the second barrier layer 17 that is not in contact with the insulating layer 14
  • the fourth region 17_2 is a second region that directly contacts the inner surface 14d of the insulating layer 14 . It may be one region of the barrier layer 17 .
  • the third region 17_1 and the fourth region 17_2 may have the same thickness along the length L direction of the light emitting device LD parallel to the first direction DR1 .
  • the thickness d3 of the third region 17_1 and the thickness d4 of the fourth region 17_2 may be the same as each other.
  • the third region 17_1 may serve as a barrier preventing holes from flowing backward from the active layer 12 to the second semiconductor layer 13 .
  • the fourth region 17_2 has a relatively high resistance and a relatively low refractive index compared to the non-oxidized third region 17_1 , and thus may be used as an insulating layer.
  • the fourth region 17_2 of the second barrier layer 17 may implement a double insulating layer together with the insulating layer 14 covering the surface of the second barrier layer 17 .
  • each of the light emitting elements LD includes a first barrier layer 16 including an oxide layer (eg, second region 16_2) and an oxide layer (eg, fourth region 17_2)).
  • the second barrier layer 17 including In the undoped region A the second region 16_2 of the first barrier layer 16 and the fourth region 17_2 of the second barrier layer 17 contact the inner surface 14d of the insulating layer 14, respectively. may have a relatively high surface resistance. Accordingly, the leakage current path on the surface of the light emitting stacking pattern 10 (or the corresponding light emitting device LD) is blocked to minimize the surface leakage current, so that the light output efficiency of each light emitting device LD may be improved.
  • FIG. 26 is a plan view schematically showing a pixel according to an embodiment
  • FIG. 27 is a schematic cross-sectional view taken along line III to III' of FIG. 26
  • FIG. 28 is the bank pattern of FIG. 27 implemented according to the embodiment
  • 27 is a schematic cross-sectional view corresponding to the line III to III' in FIG. 27,
  • FIG. 29 is a schematic cross-sectional view corresponding to the line III to III' of FIG. 26 as an embodiment of the first and second contact electrodes of FIG. It is a cross section.
  • the pixel PXL illustrated in FIGS. 26 to 29 is illustrated in FIG. 21 , except that the bank pattern BNKP is disposed between the passivation layer PSV and the first and second electrodes EL1 and EL2, respectively. to 25 may have a configuration substantially the same as or similar to that of the pixel illustrated in FIGS.
  • a support member may be positioned between each of the first and second electrodes EL1 and EL2 and the passivation layer PSV.
  • a bank pattern BNKP may be positioned between each of the first and second electrodes EL1 and EL2 and the passivation layer PSV.
  • the bank pattern BNKP may be positioned in the emission area EMA from which light is emitted from the pixel area PXA of each pixel PXL.
  • the bank pattern BNKP may change the surface profile (or shape) of each of the first and second electrodes EL1 and EL2 to guide the light emitted from the light emitting elements LD in the image display direction of the display device. It may be a support member supporting each of the first and second electrodes EL1 and EL2 .
  • the bank pattern BNKP may be provided between the passivation layer PSV and the first and second electrodes EL1 and EL2 in the emission area EMA of the corresponding pixel PXL.
  • the bank pattern BNKP may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the bank pattern BNKP may include a single organic insulating layer and/or a single inorganic insulating layer, but is not limited thereto.
  • the bank pattern BNKP may be provided in the form of a multilayer in which at least one organic insulating layer and at least one inorganic insulating layer are stacked.
  • the material of the bank pattern BNKP is not limited to the above-described embodiment, and according to an embodiment, the bank pattern BNKP may include a conductive material.
  • the bank pattern BNKP may have a cross section of a trapezoidal shape that becomes narrower in width from one surface (eg, an upper surface) of the protective layer PSV toward an upper portion in the third direction DR3, but is limited thereto. it is not According to an embodiment, the bank pattern BNKP has a semi-elliptical shape, a semi-circular shape (or a semi-circular shape) in which the width becomes narrower as it goes upward in the third direction DR3 from one surface of the passivation layer PSV as shown in FIG. 28 . It may include a curved surface having a cross section such as a hemispherical shape). When viewed in cross section, the shape of the bank pattern BNKP is not limited to the above-described embodiments and may be variously changed within a range capable of improving the efficiency of light emitted from each of the light emitting devices LD.
  • Each of the first and second electrodes EL1 and EL2 may be provided and/or formed (or disposed) on the corresponding bank pattern BNKP.
  • each of the first and second electrodes EL1 and EL2 may have a surface profile corresponding to the shape of the bank pattern BNKP disposed thereunder when viewed in cross-section. Accordingly, the light emitted from the light emitting devices LD may be reflected by each of the first and second electrodes EL1 and EL2 and further proceed in the image display direction of the display device.
  • Each of the bank pattern BNKP and the first and second electrodes EL1 and EL2 may be used as a reflective member to improve the light efficiency of the display device by guiding the light emitted from the light emitting devices LD in a desired direction. there is. Accordingly, the light output efficiency of the light emitting devices LD may be further improved.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be disposed to be spaced apart from each other in the first direction DR1 when viewed in a plan view.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be disposed to be spaced apart from each other with a predetermined distance therebetween on the second insulating layer INS2 on the light emitting devices LD.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be provided on the same layer and formed through the same process.
  • the present invention is not limited thereto, and according to embodiments, the first and second contact electrodes CNE1 and CNE2 may be provided on different layers and formed through different processes. In this case, as shown in FIG.
  • an additional insulating layer AUINS may be provided and/or formed between the first contact electrode CNE1 and the second contact electrode CNE2 .
  • the additional insulating layer AUINS may be provided on the first contact electrode CNE1 to prevent the first contact electrode CNE1 from being exposed to the outside, thereby preventing corrosion of the first contact electrode CNE1 .
  • the additional insulating layer AUINS may include an inorganic insulating layer made of an inorganic material or an organic insulating layer made of an organic material.
  • the additional insulating layer AUINS may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx), but is limited thereto. it is not going to be
  • the additional insulating layer AUINS may be formed of a single layer or a multilayer.
  • a third insulating layer INS3 may be provided and/or formed (or disposed) on the first and second contact electrodes CNE1 and CNE2 .
  • the third insulating layer INS3 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the third insulating layer INS3 may have a structure in which at least one inorganic insulating layer or at least one organic insulating layer is alternately stacked.
  • the third insulating layer INS3 may entirely cover the display element layer DPL to prevent moisture or moisture from flowing into the display element layer DPL including the light emitting elements LD from the outside.
  • at least one overcoat layer eg, a layer for planarizing the upper surface of the display device layer DPL

Landscapes

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Abstract

발광 소자는, 상기 발광 소자의 길이 방향으로 배치된 제1 단부와 제2 단부; 상기 제1 단부에 배치된 제1 반도체층; 상기 제1 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 반도체층; 상기 활성층과 상기 제1 반도체층 사이에 제공되며 제1 영역과 제2 영역을 포함하는제1 배리어층; 및 상기 제1 반도체층, 상기 활성층, 상기 제1 배리어층, 및 상기 제2 배리어층 각각의 외주면을 감싸는 절연막을 포함할 수 있다. 여기서, 상기 제1 영역은 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층의 알루미늄 조성 보다 높은 알루미늄 조성을 갖는반도체층을 포함하고, 상기 제2 영역은 산화층을 포함할 수 있다.

Description

발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치
본 발명은 발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
기술 분야의 이러한 배경 기술은 부분적으로 기술을 이해하기 위한 유용한 배경을 제공하기 위한 것임을 이해해야 한다. 그러나, 기술 분야의 이러한 배경은 또한 본 명세서에 개시된 주제의 상응하는 유효 출원일 이전에 관련 당업자에 의해 알려지거나 인식된 것의 일부가 아닌 아이디어, 개념 또는 인식을 포함할 수 있다.
본 발명은, 활성층의 상부 및 하부에 각각 산화층을 포함한 배리어층을 배치하여 제조 공정 시 노출된 표면의 데미지에 의한 표면 누설 전류를 최소화하여 출광 효율을 향상시킬 수 있는 발광 소자 및 그의 제조 방법을 제공한다.
또한, 본 발명은 상술한 발광 소자를 구비한 표시 장치를 제공한다.
발광 소자는, 상기 발광 소자의 길이 방향으로 위치한 제1 단부와 제2 단부; 상기 제1 단부에 배치된 제1 반도체층; 상기 제1 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 반도체층; 상기 활성층과 상기 제1 반도체층 사이에 배치되며, 제1 영역과 제2 영역을 포함하는 제1 배리어층; 및 상기 제1 반도체층, 상기 활성층, 상기 제1 배리어층, 및 상기 제2 반도체층 각각의 외주면을 감싸는 절연막을 포함할 수 있다. 상기 제1 배리어층의 상기 제1 영역은 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층의 알루미늄 조성보다 높은 알루미늄 조성을 갖는 반도체층을 포함할 수 있다. 상기 제1 배리어층의 상기 제2 영역은 산화층을 포함할 수 있다.
실시예에 있어서, 상기 제1 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함할 수 있고, 상기 제2 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 상기 활성층과 상기 제1 배리어층은 상기 n형 도펀트 또는 상기 p형 도펀트가 도핑되지 않은 반도체층일 수 있다.
실시예에 있어서, 상기 발광 소자는 상기 제2 반도체층과 상기 활성층 사이에 배치되며, 제3 영역과 제4 영역을 포함하는 제2 배리어층을 더 포함할 수 있다. 상기 제2 배리어층은 상기 n형 도펀트 또는 상기 p형 도펀트가 도핑되지 않은 반도체층일 수 있다.
실시예에 있어서, 상기 제2 배리어층의 상기 제3 영역은 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층의 알루미늄 조성보다 알루미늄 조성이 높은 반도체층을 포함할 수 있고, 상기 제2 배리어층의 상기 제4 영역은 산화층을 포함할 수 있다. 상기 제3 영역과 상기 제4 영역은 상기 발광 소자의 상기 길이 방향으로 동일한 두께를 가질 수 있다.
실시예에 있어서, 상기 제2 영역과 상기 제4 영역은 상기 발광 소자의 상기 길이 방향과 교차하는 방향으로 서로 동일하거나 서로 상이한 폭을 가질 수 있다. 기 제2 영역과 상기 제4 영역은 상기 발광 소자의 상기 길이 방향으로 서로 동일하거나 서로 상이한 두께를 가질 수 있다.
실시예에 있어서, 상기 제1 배리어층과 상기 제2 배리어층은 서로 동일한 물질을 포함할 수 있다.
실시예에 있어서, 상기 제1 배리어층의 상기 제1 영역과 상기 제2 배리어층의 상기 제3 영역은 알루미늄, 인듐, 및 인을 포함한 AlInP층 또는 알루미늄, 갈륨, 및 비소를 포함한 AlGaAs층을 포함할 수 있다.
실시예에 있어서, 상기 제1 배리어층의 상기 제1 영역과 상기 제1 배리어층의 상기 제2 영역은 상기 발광 소자의 상기 길이 방향으로 동일한 두께를 가질 수 있다.
실시예에 있어서, 상기 발광 소자는 상기 발광 소자의 상기 제2 단부에서 상기 제2 반도체층 상에 배치되는 전극을 더 포함할 수 있다.
상술한 발광 소자는, 발광 적층체를 형성하기 위하여 기판 상에 제1 반도체층, 제1 배리어층, 활성층, 제2 배리어층, 제2 반도체층, 및 전극을 형성하는 단계; 상기 발광 적층체를 식각하여 적어도 하나의 발광 적층 패턴을 형성하고, 상기 제1 반도체층의 일 영역을 외부로 노출하는 단계; 상기 제1 및 제2 배리어층들 각각이 서로 상이한 물질을 포함하는 제1 영역과 제2 영역을 포함하도록 상기 적어도 하나의 발광 적층 패턴에 열처리를 진행하는 단계; 상기 발광 적층 패턴 상에 절연 물질층을 형성하고, 상기 절연 물질층을 수직 방향으로 식각하여 상기 적어도 하나의 발광 적층 패턴의 표면을 둘러싸는 절연막을 형성하는 단계; 및 상기 절연막에 둘러싸인 상기 적어도 하나의 발광 적층 패턴을 상기 기판으로부터 분리하여 발광 소자를 형성하는 단계를 포함하여 제조될 수 있다. 상기 발광 소자는 상기 발광 소자의 길이 방향으로 배치된 상기 제1 반도체층, 상기 제1 배리어층, 상기 활성층, 상기 제2 배리어층, 상기 제2 반도체층, 및 상기 전극을 포함할 수 있다.
실시예에 있어서, 상기 제1 및 제2 배리어층들 각각의 제1 영역은 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층의 알루미늄 조성보다 높은 알루미늄 조성을 갖는 반도체층을 포함할 수 있고, 상기 제1 및 제2 배리어층들 각각의 제2 영역은 산화층을 포함할 수 있다.
실시예에 있어서, 상기 제1 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함하고, 상기 제2 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 상기 제1 배리어층, 상기 활성층, 및 상기 제2 배리어층은 상기 n형 도펀트 또는 상기 p형 도펀트가 도핑되지 않은 반도체층일 수 있다.
실시예에 있어서, 상기 제1 배리어층의 상기 제2 영역과 상기 제2 배리어층의 상기 제2 영역은 상기 발광 소자의 길이 방향과 교차하는 방향으로 동일한 두께 또는 상이한 두께를 가질 수 있다.
실시예에 있어서, 상기 제1 배리어층의 상기 제2 영역과 상기 제2 배리어층의 상기 제2 영역은 상기 발광 소자의 길이 방향으로 동일하거나 상이한 두께를 가질 수 있다.
실시예에 있어서, 상기 발광 적층체를 형성하는 단계는 상기 기판 상에 상기 제1 반도체층을 형성하는 단계; 상기 제1 반도체층 상에 상기 제1 배리어층을 형성하는 단계; 상기 제1 배리어층 상에 상기 활성층을 형성하는 단계; 상기 활성층 상에 상기 제2 배리어층을 형성하는 단계; 상기 제2 배리어층 상에 상기 제2 반도체층을 형성하는 단계; 및 상기 제2 반도체층 상에 상기 전극을 형성하는 단계를 포함할 수 있다.
실시예에 있어서, 상기 제1 및 제2 배리어층들 각각의 제1 영역은 알루미늄, 인듐, 및 인을 포함한 AlInP층 또는 알루미늄, 갈륨, 및 비소를 포함한 AlGaAs층을 포함할 수 있다.
실시예에 있어서, 상기 제1 배리어층과 상기 제2 배리어층은 동일한 물질을 포함하고, 상기 제1 및 제2 배리어층들 각각의 상기 제1 영역은 해당 배리어층의 상기 제2 영역과 동일한 두께를 가질 수 있다.
실시예에 따른 표시 장치는, 기판 상에서 제1 방향으로 서로 이격되고 상기 제1 방향과 다른 제2 방향으로 연장된 제1 전극과 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 복수의 발광 소자들을 포함할 수 있다. 상기 발광 소자들 각각은, 상기 발광 소자의 길이 방향으로 배치된 제1 단부와 제2 단부; 상기 제1 단부에 배치되는 제1 반도체층; 상기 제1 반도체층 상에 배치되며, 제1 영역과 제2 영역을 포함하는 제1 배리어층; 상기 제1 배리어층 상에 배치된 활성층; 상기 활성층 상에 배치되며, 제3 영역과 제4 영역을 포함하는 제2 배리어층; 상기 제2 배리어층 상에 배치된 제2 반도체층; 상기 제2 반도체층 상에 배치된 제3 전극; 및 상기 제1 반도체층, 상기 제1 배리어층, 상기 활성층, 상기 제2 배리어층, 상기 제2 반도체층, 및 상기 제3 전극 각각의 외주면을 감싸는 절연막을 포함할 수 있다.
실시예에 있어서, 상기 제1 영역과 상기 제3 영역은 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층의 알루미늄 조성보다 높은 알루미늄 조성을 갖는 반도체층을 포함할 수 있고, 상기 제2 영역과 상기 제4 영역은 산화층을 포함할 수 있다.
실시예에 있어서, 상기 제1 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함하고, 상기 제2 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 상기 제1 배리어층, 상기 활성층, 및 상기 제2 배리어층은 비도핑 영역일 수 있고, 상기 제1 영역과 상기 제2 영역은 상기 발광 소자의 길이 방향으로 동일한 두께를 갖고, 상기 제3 영역과 상기 제4 영역은 상기 발광 소자의 길이 방향으로 동일한 두께를 가질 수 있다.
실시예에 있어서, 표시 장치는 상기 제1 전극과 상기 복수의 발광 소자들 각각의 제1 및 제2 단부들 중 하나 상에 위치한 제1 접촉 전극; 및 상기 제2 전극과 상기 복수의 발광 소자들 각각의 제1 및 제2 단부들 중 나머지 상에 위치한 제2 접촉 전극을 더 포함할 수 있다. 상기 제1 접촉 전극은 상기 제1 전극에 전기적으로 연결될 수 있고, 상기 제2 접촉 전극은 상기 제2 전극에 전기적으로 연결될 수 있다.
실시예에 따른 발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치는 활성층과 p형 반도체층 사이 및 상기 활성층과 n형 반도체층 사이에 각각 산화층을 포함한 배리어층을 배치하여 발광 소자의 제조 공정 시 발생하는 표면 손상에 의한 표면 누설 전류를 최소화하여 출광 효율이 향상된 발광 소자들을 제조할 수 있다.
실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2는 도 1의 발광 소자의 개략적인 단면도이다.
도 3 내지 도 16은 도 1 및 도 2의 발광 소자의 제조 방법을 순차적으로 나타낸 개략적인 단면도들이다.
도 17 및 도 18은 실시예에 따른 발광 소자를 개략적으로 도시한 사시도들이다.
도 19는 실시예에 따른 표시 장치를 도시한 것으로, 예를 들어, 도 1 및 도 2에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 20은 도 19에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 나타낸 회로도이다.
도 21은 도 19에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
도 22는 도 21의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도이다.
도 23은 도 22의 EA1 부분의 개략적인 확대 단면도이다.
도 24는 도 23의 EA2 부분의 개략적인 확대도이다.
도 25는 도 21의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이다.
도 26은 실시예에 따른 화소를 개략적으로 도시한 평면도이다.
도 27은 도 26의 Ⅲ ~ Ⅲ'선에 따른 개략적인 단면도이다.
도 28은 도 27의 뱅크 패턴을 실시예에 따라 구현한 것으로 도 27의 Ⅲ ~ Ⅲ'선에 대응되는 개략적인 단면도이다.
도 29는 도 27의 제1 및 제2 접촉 전극들을 실시예에 따라 구현한 것으로 도 26의 Ⅲ ~ Ⅲ'선에 대응되는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서 사용 된 바와 같이, "및/또는"이라는 용어는 하나 이상의 연관된 나열 항목의 임의의 조합 및 모든 조합을 포함한다.
"및"과 "또는" 등의 용어는 결합 또는 분리의 의미로 사용될 수 있으며 "및 / 또는"과 동등한 것으로 이해 될 수 있다.
본 명세서 및 청구 범위에서, "적어도 하나"라는 표현은 그 의미 및 해석을 위하여 "그룹에서 선택된 적어도 하나"의 의미를 포함할 수도 있다. 예를 들어, "A 및 B 중 적어도 하나"는 "A, B 또는 A 및 B"를 의미하는 것으로 이해될 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소(일 예로 ‘제 2 구성요소’)에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 ‘제 3 구성요소’)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소 (일 예로 ‘제 2 구성요소’)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 ‘제 3 구성요소’)가 존재하지 않는 것으로 이해될 수 있다.
"평면 상에서 볼 때"라는 문구는 물체를 위에서 바라 보는 것을 의미하고, "개략적인 단면 상에서 볼 때"라는 문구는 물체가 측면에서 수직으로 절단된 단면을 보는 것을 의미한다.이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 2는 도 1의 발광 소자의 개략적인 단면도이다.
실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 1 및 도 2에 도시된 실시예에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 반도체층(11)과 제2 반도체층(13) 사이에 개재된 활성층(12)을 포함할 수 있다. 예를 들어, 발광 소자(LD)는 제2 반도체층(13) 상에 위치한 전극(15)(또는 추가 전극)을 더 포함할 수 있다.
실시예에 있어서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된(또는 형성된) 발광 적층 패턴(10)으로 구현될 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 제1 단부(EP1, 또는 하 단부)와 제2 단부(EP2, 또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1, 또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 하나의 반도체층이 배치될 수 있고, 발광 소자(LD)의 제 2 단부(EP2, 또는 상 단부)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 배치될 수 있다. 실시예에 있어서, 발광 소자(LD)의 제1 단부(EP1, 또는 하 단부)에는 제1 반도체층(11)이 배치될 수 있고, 상기 발광 소자(LD)의 제2 단부(EP2, 또는 상 단부)에는 제2 반도체층(13)이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공(또는 형성)될 수 있다. 일 예로, 발광 소자(LD)는 길이(L) 방향으로 긴(예를 들어, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale) 내지 마이크로 스케일(micro scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn, Te 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 알루미늄갈륨인듐인(AlxGayInxP) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12) 상에 위치한 상부 면(11b)과 외부로 노출되는 하부 면(11a)을 포함할 수 있다. 제1 반도체층(11)의 하부 면(11a)은 발광 소자(LD)의 제1 단부(EP1, 또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer, 미도시)이 형성(또는 배치)될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 발광 소자(LD)의 길이(L) 방향으로 서로 마주보는 제1 면(12a)과 제2 면(12b)을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 알루미늄갈륨인듐인(AlxGayInzP) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12) 상에 위치한 하부 면(13a) 및 추가 전극(15)의 하부 면(15a)과 접촉하는 상부 면(13b)을 포함할 수 있다.
실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면(11a)보다 제2 반도체층(13)의 상부 면(13b)에 더 인접하게 위치할 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
실시예에 따라, 발광 적층 패턴(10)은 제2 반도체층(13) 상에 배치된 추가 전극(15)을 더 포함할 수 있다.
추가 전극(15)은 제2 반도체층(13)의 상부 면(13b)과 접촉할 수 있다. 추가 전극(15)은 제2 반도체층(13)과 전기적으로 연결되는 오믹(ohmic) 접촉 전극일 수 있다. 추가 전극(15)은 일정 이상의 투과율(또는 광 투과율)을 갖는 도전성 물질을 포함할 수 있다. 일 예로, 추가 전극(15)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 추가 전극(15)은 실질적으로 투명할 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)에서 생성되는 광이 추가 전극(15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 추가 전극(15)은 발광 소자(LD)의 길이(L) 방향을 따라 제2 반도체층(13)과 접촉하는 하부 면(15a) 및 외부로 노출된 상부 면(15b)을 포함할 수 있다. 실시예에 있어서, 추가 전극(15)의 상부 면(15b)은 발광 소자(LD)의 제2 단부(EP2, 또는 상 단부)일 수 있다.
상술한 실시예에서, 추가 전극(15)은 투명 금속 산화물로 이루어진 단일막 및/또는 불투명 금속으로 이루어진 단일막의 도전층으로 설명 및 도시하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 추가 전극(15)은 적어도 하나의 투명 금속 산화물로 이루어진 도전층과 적어도 하나의 불투명 금속으로 이루어진 도전층이 적층된 다중층으로 구성될 수도 있다.
실시예에 있어서, 발광 적층 패턴(10)은 제1 배리어층(16)과 제2 배리어층(17)을 더 포함할 수 있다. 제2 배리어층(17)은 발광 소자(LD)의 길이(L) 방향으로 활성층(12)을 사이에 두고 제1 배리어층(16) 상에 배치될 수 있다. 실시예에 있어서, 발광 적층 패턴(10)은 비도핑 영역(A)과 도핑 영역(B)을 포함할 수 있다. 비도핑 영역(A)에는 제1 배리어층(16), 활성층(12), 및 제2 배리어층(17)이 포함될 수 있고, 도핑 영역(B)에는 제1 반도체층(11)과 제2 반도체층(13)이 포함될 수 있다.
제1 배리어층(16)은 제1 반도체층(11)과 활성층(12) 사이에 제공(또는배치)되며, 반도체층, 일 예로, 진성 반도체층일 수 있다. 여기서, 진성 반도체층이란, 언도프트(unpoped) 반도체층 또는 비의도적 도핑(unintentionally doped) 반도체층일 수 있다. 비의도적 도핑 반도체층이란, 반도체층의 성장 공정에서 도펀트, 예를 들어 실리콘(Si) 원자등과 같은 n형 도펀트의 도핑없이 N-vacancy가 발생하는 것을 의미할 수 있다. 이때, N-vacancy가 많아지면 잉여 전자의 농도가 커져서, 제조 공정에서 의도하지 않았더라도 n형 도펀트로 도핑된 것과 유사한 전기적인 특성을 가질 수 있다.
제1 배리어층(16)은 제1 반도체층(11)과 활성층(12) 사이에 성장되어(또는 배치되어) 제1 반도체층(11)에 도핑된 n형 도펀트가 상기 활성층(12)으로 유입되는 것을 방지할 수 있다. 예를 들어, 제1 배리어층(16)은 활성층(12)으로부터 제1 반도체층(11)으로 전자가 역류하는 것을 방지할 수 있다. 도핑에 의한 밴드갭 차이로 인해 제1 배리어층(16)은 활성층(12)으로부터 제1 반도체층(11)으로 전자가 역류하는 것을 방지하는 장벽 역할을 하여 활성층(12) 내의 정공-전자의 결합 가능성을 높여 내부 양자 효율 증대에 기여할 수 있다.
제1 배리어층(16)은 알루미늄(Al), 인듐(In), 및 인(P)으로 구성된 AlInP 또는 알루미늄(Al), 갈륨(Ga), 및 비소(As)로 구성된 AlGaAs 중 어느 하나의 반도체 물질로 구성될 수 있다. 실시예에 있어서, 제1 배리어층(16)은 도핑 영역(B)에 포함된 제1 및 제2 반도체층들(11, 13)보다 알루미늄(Al) 조성이 높은 반도체층으로 구성될 수 있다. 제1 배리어(16)은 제1 반도체층(11)과 접촉하는 하부 면(16a) 및 활성층(12)과 접촉하는 상부 면(16b)을 포함할 수 있다.
제2 배리어층(17)은 활성층(12)과 제2 반도체층(13) 사이에 제공되며, 반도체층, 일 예로, 진성 반도체층일 수 있다. 제2 배리어층(17)은 제1 배리어층(16)과 동일하거나 유사한 물질을 포함할 수 있다. 일 예로, 제2 배리어층(17)은 알루미늄(Al), 인듐(In), 및 인(P)으로 구성된 AlInP 또는 알루미늄(Al), 갈륨(Ga), 및 비소(Ag)로 구성된 AlGaAs 중 어느 하나의 반도체 물질로 구성될 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라, 제2 배리어층(17)은 제1 배리어층(16)과 상이한 물질을 포함할 수도 있다. 실시예에 있어서, 제2 배리어층(17)은 도핑 영역(B)에 포함된 제1 및 제2 반도체층들(11, 13)보다 알루미늄(Al) 조성이 높은 반도체층으로 구성될 수 있다.
실시예에 있어서, 제2 배리어층(17)은 활성층(12)과 제2 반도체층(13) 사이에 성장되어(또는 배치되어) 제2 반도체층(13)에 도핑된 p형 도펀트가 상기 활성층(12)으로 유입되는 것을 방지할 수 있다. 예를 들어, 제2 배리어층(17)은 활성층(12)과 제2 반도체층(13) 사이에 성장되어(또는 배치되어) 활성층(12)으로부터 제2 반도체층(13)으로 정공이 역류하는 것을 방지할 수 있다. 도핑에 의한 밴드갭 차이로 제2 배리어층(17)은 활성층(12)으로부터 제2 반도체층(13)으로 정공이 역류하는 것을 방지하는 장벽 역할을 하여 활성층(12) 내의 정공-전자의 결합 가능성을 높여 내부 양자 효율 증대에 기여할 수 있다. 제2 배리어층(17)은 활성층(12)과 접촉하는 하부 면(17a) 및 제2 반도체층(13)과 접촉하는 상부 면(17b)을 포함할 수 있다.
실시예에 있어서, 발광 적층 패턴(10)은 발광 소자(LD)의 형상에 대응되는 형상으로 제공 및/또는 형성(또는 배치)될 수 있다. 예를 들어, 발광 소자(LD)가 원기둥 형상으로 제공 및/또는 형성되는 경우, 발광 적층 패턴(10)도 원기둥 형상으로 제공 및/또는 형성될 수 있다. 발광 적층 패턴(10)이 원기둥 형상을 갖는 경우, 제1 반도체층(11), 제1 배리어층(16), 활성층(12), 제2 배리어층(17), 제2 반도체층(13), 및 추가 전극(15) 각각은 원기둥 형상을 가질 수 있다.
발광 소자(LD)의 길이(L) 방향을 따라 발광 소자(LD)의 제1 단부(EP1, 또는 하 단부)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 제2 단부(EP2, 또는 상 단부)에는 제2 반도체층(13)과 전기적으로 연결된 추가 전극(15)이 배치될 수 있다. 발광 소자(LD)는 상기 발광 소자(LD)의 양 단부(EP1, EP2)에 위치하며 외부로 노출된 제1 반도체층(11)의 하부 면(11a)과 추가 전극(15)의 상부 면(15b)을 포함할 수 있다. 제1 반도체층(11)의 하부 면(11a)과 추가 전극(15)의 상부 면(15b)은 외부의 전도성 물질, 일 예로, 접촉 전극과 접촉하여 상기 접촉 전극과 전기적으로 연결되도록 외부로 노출된 면(일 예로, 외면)일 수 있다.
발광 적층 패턴(10)이 발광 소자(LD)의 형상에 대응되는 형상으로 제공 및/또는 형성되는 경우, 발광 적층 패턴(10)은 발광 소자(LD)의 길이(L)와 실질적으로 유사하거나 동일한 길이를 가질 수 있다.
실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 발광 적층 패턴(10)의 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 예를 들어, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 투명 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 산화 타이타늄(TiOx), 산화 하프늄(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnO), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFx), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNx), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일막의 형태로 제공되거나 적어도 이중막을 포함한 다중막의 형태로 제공될 수 있다. 일 예로, 절연막(14)이 순차적으로 적층된 제1 레이어와 제2 레이어를 포함한 이중막으로 구성될 경우, 상기 제1 레이어와 상기 제2 레이어는 서로 상이한 물질(또는 재료)로 구성될 수 있으며, 상이한 공정으로 형성될 수 있다. 실시예에 따라, 상기 제1 레이어와 상기 제2 레이어는 동일하거나 유사한 물질을 포함할 수도 있다.
절연막(14)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 적층 패턴(10)의 외주면(또는 표면)에 형성 및/또는 제공될 수 있으며, 이외에도 제1 반도체층(11), 제1 배리어층(16), 제2 배리어층(17), 제2 반도체층(13), 및 추가 전극(15) 각각의 외주면을 더 둘러쌀 수 있다. 편의를 위해, 도 1에서는 절연막(14)의 일부를 삭제한 모습을 도시하였고, 실제 발광 소자(LD)에 포함된 제1 반도체층(11), 제1 배리어층(16), 활성층(12), 제2 배리어층(17), 제2 반도체층(13), 및 추가 전극(15)은 상기 절연막(14)에 의해 둘러싸일 수 있다. 일 실시예에 있어서, 절연막(14)은 제1 반도체층(11)의 외주면과 추가 전극(15)의 외주면 각각을 완전히 둘러쌀 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 절연막(14)은 제1 반도체층(11)의 외주면 일부 및/또는 추가 전극(15)의 외주면 일부만을 둘러쌀 수도 있다.
절연막(14)은 발광 소자(LD)의 길이(L) 방향에 교차하는 방향으로 제1 반도체층(11)의 하부 면(11a)과 평행한 하부 면(14a), 상기 길이(L) 방향 상에서 상기 하부 면(14a)과 마주보는 상부 면(14b), 발광 적층 패턴(10)에 직접 접촉하는(또는 닿는) 내측면(14d), 및 내측면(14d)과 마주보며 발광 소자(LD)의 최외곽 측면에 해당하는 외측면(14c)을 포함할 수 있다. 절연막(14)의 하부 면(14a), 상기 절연막(14)의 상부 면(14b), 상기 절연막(14)의 외측면(14c), 및 상기 절연막(14)의 내측면(14d)은 서로 연결되며 연속할 수 있다. 여기서, 절연막(14)의 상부 면(14b)은 절연막(14)의 상단 둘레를 포함하는 가상의 면으로 정의될 수 있으며, 절연막(14)의 하부 면(14a)은 절연막(14)의 하단 둘레를 포함하는 가상의 면으로 정의될 수 있다.
절연막(14)의 하부 면(14a)은 제1 반도체층(11)의 하부 면(11a)과 동일 면(또는 동일 선) 상에 위치할 수 있으며, 절연막(14)의 상부 면(14b)은 추가 전극(15)의 상부 면(15b)과 동일 면(또는 동일 선) 상에 위치할 수 있다. 절연막(14)의 하부 면(14a)과 제1 반도체층(11)의 하부 면(11a)이 반드시 동일 면(또는 동일 선) 상에 위치해야 하는 것은 아니며, 실시예에 따라 서로 상이한 면(또는 상이한 선) 상에 위치할 수도 있다. 마찬가지로, 절연막(14)의 상부 면(14b)과 추가 전극(15)의 상부 면(15b)이 반드시 동일 면(또는 동일 선) 상에 위치해야 하는 것은 아니며, 실시예에 따라, 서로 상이한 면(또는 상이한 선) 상에 위치할 수도 있다.
발광 소자(LD)의 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 제1 배리어층(16), 활성층(12), 제2 배리어층(17), 제2 반도체층(13), 및 추가 전극(15)은 서로 상이한 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
상술한 발광 소자(LD)는 에피택셜 성장(epitaxial growth)을 위한 기판(미도시) 상에서 성장되어 제조될 수 있다.
한편, 제1 배리어층(16)은 제1 영역(16_1)과 제2 영역(16_2)을 포함하거나 또는 제1 영역(16_1)과 제2 영역(16_2)으로 구획될 수 있다. 제1 영역(16_1)은, 도 2에 도시된 바와 같이, 제1 배리어층(16)의 중앙에 위치할 수 있고, 제2 영역(16_2)은 제1 배리어층(16)의 중앙을 제외한 나머지 영역에 위치할 수 있다.
제1 영역(16_1)과 제2 영역(16_2)은 옥시즌(oxygen)의 구비 여부에 따라 구분될 수 있다. 예를 들어, 제1 영역(16_1)과 제2 영역(16_2)은 산화된 영역인 산화층의 구비 여부에 따라 구분될 수 있다. 제1 영역(16_1)은 산화층을 포함하지 않는 제1 배리어층(16)의 일 영역일 수 있고, 제2 영역(16_2)은 산화층을 포함하는 제1 배리어층(16)의 일 영역일 수 있다. 제1 영역(16_1)은 AlInP 또는 AlGaAs 중 하나의 반도체 물질로 포함한 진성 반도체층일 수 있고, 제2 영역(16_2)은 상기 하나의 반도체 물질과 옥시즌(oxygen)이 결합하여 형성된 산화층을 포함할 수 있다. 제2 영역(16_2)은 발광 적층 패턴(10)을 제조하는 공정에서 제1 배리어층(16)의 제1 에지(도 13의 'ED1' 참고)(또는 제1 가장 자리)를 노출시켜 열처리 등을 통하여 산화된 산화층을 포함할 수 있다. 상술한 산화는 상기 제1 배리어층(16)의 제1 에지(ED1)(또는 제1 가장 자리)로부터 안쪽(또는 중앙)을 향하여 진행될 수 있다. 상술한 산화로 인하여 형성된 산화층을 포함한 제2 영역(16_2)은 산화층을 포함하지 않는 제1 영역(16_1)에 비하여 상대적으로 저항이 높으며 상대적으로 굴절률이 낮을 수 있다. 실시예에 있어서, 산화층을 포함한 제2 영역(16_2)은 절연층으로 활용될 수 있다.
제1 영역(16_1)과 제2 영역(16_2)은 발광 소자(LD)의 길이(L) 방향을 따라 서로 동일한 두께를 가질 수 있다. 일 예로, 제1 영역(16_1)의 두께(d1)와 제2 영역(16_2)의 두께(d2)는 서로 동일할 수 있다. 일 실시예에 있어서, 발광 소자(LD)의 길이(L) 방향과 교차하는 방향으로 제2 영역(16_2)의 폭(W1)은 제1 영역(16_1)의 폭과 상이할 수 있다. 일 예로, 제2 영역(16_2)의 폭(W1)은 제1 영역(16_1)의 폭보다 작을 수 있다. 실시예에 있어서, 제1 영역(16_1)의 두께(d1) 및 제2 영역(16_2)의 두께(d2)는 대략 500nm 이하일 수 있다. 제2 영역(16_2)의 폭(W1)은 대략 150nm 이하일 수 있다. 다만, 이에 한정되는 것은 아니며 제1 영역(16_1)의 두께(d1), 제2 영역(16_2)의 두께(d2), 및 제2 영역(16_2)의 폭(W1)은 실시예에 따라 다양하게 변경될 수 있다.
제2 배리어층(17)은 제3 영역(17_1)과 제4 영역(17_2)을 포함하거나제3 영역(17_1)과 제4 영역(17_2)으로 구획될 수 있다. 제3 영역(17_1)은, 도 2에 도시된 바와 같이, 제2 배리어층(17)의 중앙 영역에 위치할 수 있고, 제4 영역(17_2)은 제2 배리어층(17)의 중앙을 제외한 나머지 영역에 위치할 수 있다.
제3 영역(17_1)과 제4 영역(17_2)은 옥시즌(oxygen)의 구비 여부에 따라 구분될 수 있다. 예를 들어, 제3 영역(17_1)과 제4 영역(17_2)은 산화된 영역인 산화층의 구비 여부에 따라 구분될 수 있다. 제3 영역(17_1)은 산화층을 포함하지 않는 제2 배리어층(17)의 일 영역일 수 있고, 제4 영역(17_2)은 산화층을 포함하는 제2 배리어층(17)의 일 영역일 수 있다. 제3 영역(17_1)은 AlInP 또는 AlGaAs 중 하나의 반도체 물질로 포함한 진성 반도체층일 수 있고, 제4 영역(17_2)은 상기 하나의 반도체 물질과 옥시즌(oxygen)이 결합하여 형성된 산화층을 포함할 수 있다. 제4 영역(17_2)은 발광 적층 패턴(10)을 제조하는 공정에서 제2 배리어층(17)의 제2 에지(도 13의 'ED2' 참고)(또는 제2 가장 자리)를 노출시켜 열처리 등을 통하여 산화된 산화층을 포함할 수 있다. 상술한 산화는 상기 제2 배리어층(17)의 제2 에지(ED2)(또는 제2 가장 자리)로부터 안쪽(또는 중앙)을 향하여 진행될 수 있다. 상술한 산화로 인하여 형성된 제4 영역(17_2)은 산화층을 포함하지 않는 제3 영역(17_1)에 비하여 상대적으로 저항이 높으며 상대적으로 굴절률이 낮을 수 있다. 실시예에 있어서, 산화층을 포함한 제4 영역(17_2)은 절연층으로 활용될 수 있다.
제3 영역(17_1)과 제4 영역(17_2)은 발광 소자(LD)의 길이(L) 방향을 따라 서로 동일한 두께를 가질 수 있다. 일 예로, 제3 영역(17_1)의 두께(d3)와 제4 영역(17_2)의 두께(d4)는 서로 동일할 수 있다. 실시예에 있어서, 발광 소자(LD)의 길이(L) 방향과 교차하는 방향으로 제4 영역(17_2)의 폭(W2)은 제3 영역(17_1)의 폭보다 작을 수 있다. 실시예에 있어서, 제3 영역(17_1)의 두께(d3) 및 제4 영역(17_2)의 두께(d4)는 대략 500nm 이하일 수 있다. 제4 영역(17_2)의 폭(W2)은 대략 150nm 이하일 수 있다. 다만, 이에 한정되는 것은 아니며 제3 영역(17_1)의 두께(d3), 제4 영역(17_2)의 두께(d4), 및 제4 영역(17_2)의 폭(W2)은 실시예에 따라 다양하게 변경될 수 있다.
실시예에 있어서, 발광 소자(LD)의 길이(L) 방향으로 제1 배리어층(16)의 제2 영역(16_2)의 두께(d2)와 제2 배리어층(17)의 제4 영역(17_2)의 두께(d4)는 서로 동일할 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라, 상기 제1 배리어층(16)의 제2 영역(16_2)의 두께(d2)와 상기 제2 배리어층(17)의 제4 영역(17_2)의 두께(d4)는 서로 상이할 수도 있다.
상술한 바와 같이, 산화층을 포함한 제1 배리어층(16)이 제1 반도체층(11)과 활성층(12) 사이에 배치되고, 산화층을 포함한 제2 배리어층(17)이 활성층(12)과 제2 반도체층(13) 사이에 배치되면, 식각 방식으로 발광 적층 패턴(10)을 제조하는 과정에서 비도핑 영역(A)의 표면 손상에 의한 표면 누설 전류를 차단하여 발광 소자(LD)의 출광 효율을 향상시킬 수 있다.
예를 들어, 건식 식각 방식 등을 통해 수직 방향으로 식각된 발광 적층 패턴(10)의 표면에 열처리 등을 진행하게 되면, 제1 배리어층(16)의 일부 및 제2 배리어층(17)의 일부에 각각 매우 높은 저항 성분의 절연 영역인 산화층이 형성될 수 있다. 상기 산화층은 제1 배리어층(16)의 제2 영역(16_2)과 제2 배리어층(17)의 제4 영역(17_2)에 각각 포함될 수 있다.
산화층을 포함하지 않는 기존의 발광 소자에서는 발광 적층 패턴(10) 형성을 위한 건식 식각 공정 시, 상기 발광 적층 패턴(10)의 비도핑 영역(A)의 표면이 노출되어 상기 건식 식각 공정에서 사용되는 식각 가스에 의해 데미지를 입을 수 있다. 이 경우, 기존의 발광 소자에서는 동작을 위한 전류 주입 중에 상당한 표면 누설 전류가 발생하여 발광 소자의 출광 효율이 저하될 수 있다.
실시예에서와 같이, 제1 반도체층(11)과 활성층(12) 사이에 산화층을 포함한 제1 배리어층(16)을 배치하고, 활성층(12)과 제2 반도체층(13) 사이에 산화층을 포함한 제2 배리어층(17)을 배치하는 경우 발광 적층 패턴(10)의 비도핑 영역(A)에서의 표면 저항이 상대적으로 높아질 수 있다. 상기 비도핑 영역(A)에서 절연막(14)의 내측면(14d)과 접하는 제1 배리어층(16)의 제2 영역(16_2)과 제2 배리어층(17)의 제4 영역(17_2)의 표면 저항이 상대적으로 높아질 수 있다. 이에 따라, 발광 적층 패턴(10)(또는 발광 소자(LD))의 표면에서의 누설 전류 경로를 차단하여 표면 누설 전류를 감소시킴으로써 발광 소자(LD)의 출광 효율이 향상될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 광원(또는 발광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 3 내지 도 16은 도 1 및 도 2의 발광 소자의 제조 방법을 순차적으로 나타낸 개략적인 단면도들이다.
도 1 내지 도 3을 참조하면, 발광 소자(LD)를 지지하도록 구성되는 기판(1)을 준비한다.
기판(1)은 GaAs, GaP 또는 InP 기판일 수 있다. 기판(1)은 에피택셜 성장(epitaxial growth)을 위한 웨이퍼(또는 성장 기판)일 수 있다. 제1 기판(1)은 표면 상에 GaAs 층을 갖는 ZnO 기판을 포함할 수 있다. 또한, 표면 상에 GaAs 층을 갖는 Ge 기판 및 Si 웨이퍼 상에 버퍼층을 사이에 두고 GaAs 층을 갖는 Si 기판도 적용될 수 있다.
기판(1)은 공지의 제법으로 제작된 시판품의 단결정 기판을 사용할 수 있다. 발광 소자(LD)를 제조하기 위한 선택비를 만족하고 에피택셜 성장이 원활히 이루어지는 경우, 기판(1)의 재료는 이에 제한되지 않는다.
기판(1)의 에피택셜 성장시키는 표면은 평탄한 것이 바람직할 수 있다. 기판(1)은 기판(1)이 적용되는 제품에 따라 크기와 직경이 달라질 수 있으며, 에피택셜 성장으로 인한 적층 구조에 의한 휨을 저감할 수 있는 형태로 제조될 수 있다. 기판(1)의 형상은, 원형에 한정되지 않고, 직사각형 등 다각형의 형상일 수 있다.
기판(1)의 제1 면(SF1)(또는 상부 면) 상에 희생층(3)을 형성한다. 희생층(3)은 기판(1) 상에 발광 소자(LD)를 제조하는 과정에서 발광 소자(LD)와 기판(1) 사이에 위치하여 발광 소자(LD)와 기판(1)을 물리적으로 이격시킬 수 있다. 이때, 기판(1)의 제1 면(SF1)과 마주보는 제2 면(SF2)(또는 배면)은, 도 3에 도시된 바와 같이, 제1 기판(1)의 두께 방향(DR3, 이하 '제3 방향'이라 함)을 따라 하부를 향할 수 있다.
희생층(3)은 다양한 형태의 구조를 가질 수 있으며, 단일막 구조 또는 다중막 구조로 이루어질 수 있다. 희생층(3)은 발광 소자(LD)의 최종 제조 공정에서 제거되는 층일 수 있다. 희생층(3)이 제거되는 경우, 상기 희생층(3)의 상부 및 하부에 위치하는 층간 분리가 이루어질 수 있다. 희생층(3)은 GaAs, AlAs 또는 AlGaAs로 형성될 수 있다.
희생층(3) 상에 제1 반도체층(11)을 형성한다. 제1 반도체층(11)은 에피택셜 성장을 통하여 형성될 수 있고, MOCVD(Metal-Organic Chemical Vapor Deposition) 방법, MBE(Molecular Beam Epitaxy) 방법, VPE(Vapor Phase Epitaxy) 방법, LPE(Liquid Phase Epitaxy) 방법 등으로 형성될 수 있다. 실시예에 따라, 제1 반도체층(11)과 희생층(3) 사이에는 버퍼층, 비도핑 반도체층 등 결정성 향상을 위한 추가의 반도체층이 더 형성될 수 있다.
제1 반도체층(11)은 III(Ga, Al, In)-V(P, As)족으로 구성되는 반도체 재료를 포함할 수 있으며, Si, Ge, Sn, Te 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 Si로 도핑된 GaP, GaAs, GaInP, AlGaInP 중 적어도 하나의 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다.
도 1 내지 도 4를 참조하면, 제1 반도체층(11) 상에 제1 배리어층(16)을 형성한다.
제1 배리어층(16)은 AlInP 또는 AlGaAs 중 어느 하나의 반도체 물질로 구성되는 진성 반도체층(또는 비도핑 반도체층)일 수 있다. 실시예에 있어서, 제1 배리어층(16)은 제1 반도체층(11)보다 알루미늄(Al) 조성이 높은 반도체층으로 구성될 수 있다. 제1 배리어층(16)이 제1 반도체층(11)보다 알루미늄(Al) 조성이 높은 반도체층으로 구성될 경우, 후술할 열처리 공정에서 제1 반도체층(11)에 비하여 산소와의 결합이 빠르게 이루어져 저항이 높은 산화층을 형성할 수 있다.
제1 배리어층(16)은 에피택셜 성장을 통하여 형성될 수 있고, MOCVD(Metal-Organic Chemical Vapor Deposition) 방법, MBE(Molecular Beam Epitaxy) 방법, VPE(Vapor Phase Epitaxy) 방법, LPE(Liquid Phase Epitaxy) 방법 등으로 형성될 수 있다.
도 1 내지 도 5를 참조하면, 제1 배리어층(16) 상에 활성층(12)을 형성한다. 활성층(12)은 전자와 정공이 재결합되는 영역으로, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 광을 방출할 수 있다. 활성층(12)은 제1 배리어층(16) 상에 형성될 수 있으며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 크기 등에 따라 다양하게 변경될 수 있다.
활성층(12)은 GaInP, AlGaInP, GaAs, AlGaAs, InGaAs, InGaAsP, InP, InAs 중 적어도 하나의 물질을 포함할 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있다. 활성층(12)은 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 실시예에 따라, 활성층(12)의 제1 면(12a) 및/또는 제2 면(12b)에는 도전성의 도펀트가 도핑된 클래드층(미도시)이 더 형성될 수 있다. 다른 실시예에 따라, 활성층(12)의 제1 면(12a) 상에는 TSBR(tensile strain barrier reducing) 층이 더 형성될 수 있다.
도 1 내지 도 6을 참고하면, 활성층(12) 상에 제2 배리어층(17)을 형성한다.
제2 배리어층(17)은 AlInP 또는 AlGaAs 중 어느 하나의 반도체 물질로 구성되는 진성 반도체층(또는 비도핑 반도체층)일 수 있다. 실시예에 따라, 제2 배리어층(17)은 제1 배리어층(16)과 동일한 물질을 포함할 수 있다. 실시예에 있어서, 제2 배리어층(17)은 제1 및 제2 반도체층들(11, 13)보다 알루미늄(Al) 조성이 높은 반도체층으로 구성될 수 있다. 제2 배리어층(17)이 제1 및 제2 반도체층들(11, 13)보다 알루미늄(Al) 조성이 높은 반도체층으로 구성될 경우, 후술할 열처리 공정에서 제1 및 제2 반도체층들(11, 13)에 비하여 산소와의 결합이 빠르게 이루어져 저항이 높은 산화층을 용이하게 형성할 수 있다. 이때, 제2 배리어층(17)은 제1 배리어층(16)과 동일한 알루미늄(Al) 조성을 갖는 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제2 배리어층(17)은 제1 배리어층(16)보다 알루미늄(Al) 조성이 높은 반도체층으로 구성될 수도 있다.
제2 배리어층(17)은 에피택셜 성장을 통하여 형성될 수 있고, MOCVD(Metal-Organic Chemical Vapor Deposition) 방법, MBE(Molecular Beam Epitaxy) 방법, VPE(Vapor Phase Epitaxy) 방법, LPE(Liquid Phase Epitaxy) 방법 등으로 형성될 수 있다.
제3 방향(DR3)으로 순차적으로 적층된 제1 배리어층(16), 활성층(12), 및 제2 배리어층(17)은 발광 적층 패턴(10)(또는 발광 소자(LD))의 비도핑 영역(A)에 포함될 수 있다.
도 1 내지 도 7을 참조하면, 제2 배리어층(17) 상에 제2 반도체층(13)을 형성한다. 제2 반도체층(13)은 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제2 반도체층(13)은 III(Ga, Al, In)-V(P, As)족으로 구성되는 반도체 재료를 포함할 수 있으며, 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba) 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 마그네슘(Mg)으로 도핑된 GaP, GaAs, GaInP, AlGaInP 중 적어도 하나의 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 p형 반도체층을 포함할 수 있다.
실시예에 있어서, 제1 및 제2 반도체층들(11, 13)은 발광 적층 패턴(10)(또는 발광 소자(LD))의 도핑 영역(B)에 포함될 수 있다.
도 1 내지 도 8을 참조하면, 제2 반도체층(13) 상에 추가 전극(15)을 형성한다. 추가 전극(15)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 실시예에 있어서, 추가 전극(15)은 활성층(12)에서 생성되어 발광 소자(LD)의 외부로 방출되는 광의 손실을 최소화하며 추가 반도체층(13)으로 전류 퍼짐(spreading) 효과를 향상시키기 위해 인듐 주석 산화물(indium tin oxide, ITO)과 같은 투명 도전성 산화물로 구성될 수 있다.
추가 전극(15)은 오믹(ohmic) 컨택 전극일 수 있다. 일 예로, 추가 전극(15)은 제2 반도체층(13)과 오믹 접촉을 이룰 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라 추가 전극(15)은 쇼트키(schottky) 컨택 전극일 수도 있다.
추가 전극(15)은 스퍼터링 방법으로 제2 반도체층(13) 상에 증착될 수 있다. 다만, 제2 반도체층(13) 상에 추가 전극(15)을 형성하는 방법은 상술한 실시예에 한정되는 것은 아니며 통상의 증착 방법 등이 적용될 수 있다. 추가 전극(15)의 두께는 해당 전극을 형성할 때에 증착 공정이 이루어지는 챔버 내의 산소량, 증착 온도, 및/또는 증착 시간 등을 고려하되 활성층(12)에서 방출되는 광의 손실을 최소화하는 범위 내에서 결정될 수 있다.
기판(1) 상의 희생층(3) 상에 순차적으로 적층된 제1 반도체층(11), 제1 배리어층(16), 활성층(12), 제2 배리어층(17), 제2 반도체층(13), 및 추가 전극(15)은 발광 적층체(10')를 구성할 수 있다.
도 1 내지 도 9를 참조하면, 추가 전극(15) 상에 마스크(20)를 형성한다. 마스크(20)는 절연층(미도시) 및 금속층(미도시)을 포함할 수 있다. 절연층은 추가 전극(15) 상에 형성될 수 있다. 절연층은 발광 적층체(10')의 연속적인 식각을 위한 마스크의 역할을 수행할 수 있다. 절연층은 산화물 또는 질화물을 이용할 수 있으며, 일 예로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등을 포함할 수 있다. 금속층은 크롬(Cr) 등의 금속을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 1 내지 도 10을 참조하면, 마스크층(20) 상에 적어도 하나의 미세 패턴(FP)이 형성될 수 있다. 미세 패턴(FP)은 폴리머층을 통해 형성될 수 있다. 미세 패턴(FP)은 마스크층(20) 상에 폴리머층을 형성하고, 상기 폴리머층에 나노 스케일 내지 마이크로 스케일 간격으로 패턴을 형성하여 형성될 수 있다. 예를 들어, 포토 리소그래피(photo-lithography), 전자-빔 리소그래피(electron beam lithography) 또는 나노 임프린트 리소그래피(nanoImprint lithography, NIL) 등의 방법을 통해 마스크층(20) 상의 폴리머층을 패터닝하여 나노 스케일 또는 마이크로 스케일 간격으로 미세 패턴(FP)이 형성될 수 있다.
도 1 내지 도 11을 참조하면, 미세 패턴(FP)을 마스크로 이용하여 마스크층(20)을 패터닝하여 마스크 패턴(20')을 형성한다. 마스크 패턴(20')은 미세 패턴(FP)에 대응되는 형태로 형성될 수 있다. 상술한 마스크 패턴(20')은 발광 적층체(10')를 식각하여 발광 적층 패턴(10)을 형성하기 위한 식각 마스크로 이용될 수 있다. 미세 패턴(FP)은 통상의 습식 식각 또는 건식 식각 방법 등을 통해 제거될 수 있으나, 이에 제한되지 않으며 통상의 제거 방법을 통해 제거될 수 있다.
도 1 내지 도 12를 참조하면, 마스크 패턴(20')을 식각 마스크로 사용하는 식각 공정을 진행하여 나노 스케일 내지 마이크로 스케일 간격으로 발광 적층체(10')를 수직 방향, 일 예로, 제3 방향(DR3)으로 식각하여 발광 적층 패턴들(10)을 형성한다.
상술한 식각 공정에서 마스크 패턴(20')에 대응되지 않는 발광 적층체(10')의 일 영역이 식각되어 제1 반도체층(11)의 일 영역(C)을 외부로 노출하는 홈부(HM)가 형성될 수 있다. 마스크 패턴(20')에 대응되는 발광 적층체(10')의 일 영역은 식각되지 않을 수 있다.
홈부(HM)는 각 발광 적층 패턴(10)의 추가 전극(15)의 상부 면(15b)으로부터 제3 방향(DR3)을 따라 제1 반도체층(11)의 일 영역(C)까지 움푹 파인 형상을 가질 수 있다.
복수개의 발광 적층 패턴들(10)을 형성하기 위한 식각은 RIE(reactive ion etching: 반응성 이온 에칭), RIBE(reactive ion beam etching: 반응성 이온 빔 에칭) 또는 ICP-RIE(inductively coupled plasma reactive ion etching: 유도 결합 플라즈마 반응성 이온 에칭)과 같은 건식 식각법이 이용될 수 있다. 이러한 건식 식각법은 습식 식각법과 달리, 일방성 식각이 가능하여 발광 적층 패턴들(10)을 형성하기에 적합하다. 즉, 습식 식각법은 등방성(isotropic) 식각이 이루어져, 모든 방향으로 식각이 이루어지나, 이와 달리 건식 식각법은 홈부(HM)를 형성하기 위한 깊이 방향이 주로 식각되는 식각이 가능하여, 홈부(HM)의 크기 및 간격 등을 원하는 패턴으로 형성할 수 있다. 실시예에 따라, 발광 적층 패턴들(10)의 식각은 건식 식각과 습식 식각을 혼용하여 이루어질 수 있다. 일 예로, 건식 식각에 의해 깊이 방향의 식각을 한 후, 등방성 식각인 습식 식각을 통해 식각된 측벽이 표면과 수직한 평면에 놓이도록 할 수 있다.
실시예에 있어서, 발광 적층 패턴들(10) 각각은 나노 스케일 내지 마이크로 스케일의 크기를 가질 수 있다.
상술한 식각 공정을 수행한 이후, 발광 적층 패턴들(10) 상에 남은 잔여물들, 일 예로, 마스크 패턴(20')은 통상의 습식 식각 또는 건식 식각 방법을 통해 제거될 수 있으나, 이에 한정되는 것은 아니다. 일 예로, 마스크 패턴(20')은 통상의 제거 방법을 통해 제거될 수 있다.
도 1 내지 도 13을 참조하면, 상술한 식각 공정 이후 표면이 노출된 발광 적층 패턴들(10)에 열처리 방법으로 표면처리하여 제1 및 제2 배리어층들(16, 17) 각각에 산화층(일 예로, 제1 배리어층(16)의 제2 영역(16_2) 및 제2 배리어층(17)의 제4 영역(17_2))을 형성한다.
일 예로, 표면이 노출된 발광 적층 패턴들(10)을 형성한 후, 산소 분위기에서 고온으로 열처리를 진행하면 발광 적층 패턴들(10) 각각의 일부 표면이 산화될 수 있다. 제1 및 제2 반도체층들(11, 13)에 비하여 상대적으로 알루미늄(Al)의 조성이 높은 제1 및 제2 배리어층들(16, 17) 각각의 적어도 일부가 산화되어 산화층이 형성될 수 있다. 예를 들어, 표면이 노출된 제1 배리어층(16)의 제1 에지(ED1)와 표면이 노출된 제2 배리어층(17)의 제2 에지(ED2)가 산화되어 산화층이 형성될 수 있다.
제1 배리어층(16)에서의 산화는 표면이 노출된 제1 에지(ED1)로부터 점차 안쪽(또는 중앙)을 향하여 진행될 수 있다. 제2 배리어층(17)에서의 산화는 표면이 노출된 제2 에지(ED2)로부터 점차 안쪽(또는 중앙)을 향하여 진행될 수 있다.
상술한 열처리 방법에 의하여 제1 및 제2 배리어층들(16, 17) 각각은 산화층을 포함하는 영역과 상기 산화층을 포함하지 않는 영역으로 구획될 수 있다. 일 예로, 열처리 방법에 의하여 제1 배리어층(16)은 산화층을 포함하지 않는 영역인 제1 영역(16_1)과 상기 산화층을 포함하는 영역인 제2 영역(16_2)으로 구획될(또는 산화층을 포함하지 않는 영역인 제1 영역(16_1)과 상기 산화층을 포함하는 영역인 제2 영역(16_2)을 포함할) 수 있다. 상기 열처리 방법에 의하여 제2 배리어층(17)은 산화층을 포함하지 않는 영역인 제3 영역(17_1)과 상기 산화층을 포함하는 영역인 제4 영역(17_2)으로 구획될(또는 산화층을 포함하지 않는 영역인 제3 영역(17_1)과 상기 산화층을 포함하는 영역인 제4 영역(17_2)을 포함할) 수 있다.
제1 배리어층(16)의 제1 영역(16_1)은 활성층(12)으로부터 제1 반도체층(11)으로 전자가 역류하는 것을 방지하는 장벽 역할을 할 수 있고, 제1 배리어층(16)의 제2 영역(16_2)은 저항이 높아 절연층의 역할을 하여 표면 누설 전류를 차단할 수 있다. 제2 배리어층(17)의 제3 영역(17_1)은 활성층(12)으로부터 제2 반도체층(13)으로 정공이 역류하는 것을 방지하는 장벽 역할을 할 수 있고, 제2 배리어층(17)의 제4 영역(17_2)은 저항이 높아 절연층의 역할을 하여 표면 누설 전류를 차단할 수 있다.
제1 및 제2 배리어층들(16, 17) 각각의 산화 정도는 해당 배리어층이 함유하고 있는 반도체 화합물의 조성, 화합물의 배향, 층의 두께, 및 산화 공정 등 다양한 조건을 고려하여 제어할 수 있다.
상술한 실시예에서는, 열처리 방법을 이용하여 제1 및 제2 배리어층들(16, 17) 각각의 일 영역이 산화되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 습식 식각 공정 등을 이용하여 제1 및 제2 배리어층들(16, 17) 각각의 일 영역이 산화될 수도 있다.
도 1 내지 도 14를 참조하면, 발광 적층 패턴들(10)과 제1 반도체층(11)의 일 영역(C) 상에 절연 물질층(14')을 형성한다.
절연 물질층(14')은 상부 절연 물질층, 측면 절연 물질층, 및 하부 절연 물질층을 포함할 수 있다. 상부 절연 물질층은 발광 적층 패턴들(10) 각각의 상부 면을 완전히 커버하거나 발광 적층 패턴들(10) 각각의 상부 면과 중첩할 수 있다. 여기서, 발광 적층 패턴들(10) 각각의 상부 면은 추가 전극(15)의 상부 면(15b)일 수 있다. 예를 들어, 상부 절연 물질층은 발광 적층 패턴들(10) 각각의 추가 전극(15)의 상부 면(15b)을 완전히 덮거나 발광 적층 패턴들(10) 각각의 추가 전극(15)의 상부 면(15b)과 중첩할 수 있다. 측면 절연 물질층은 발광 적층 패턴들(10) 각각의 측면을 완전히 덮거나 발광 적층 패턴들(10) 각각의 측면과 완전히 중첩할 수 있다. 하부 절연 물질층은 홈부(HM)에 의해 외부로 노출된 제1 반도체층(11)의 일 영역(C)을 완전히 덮거나 홈부(HM)에 의해 외부로 노출된 제1 반도체층(11)의 일 영역(C)과 완전히 중첩할 수 있다.
상부 절연 물질층, 측면 절연 물질층, 및 하부 절연 물질층은 발광 적층 패턴들(10) 상에서 서로 연결되며 연속할 수 있다.
절연 물질층(14')을 형성하는 방법은 기판(1) 상에 위치한 발광 적층 패턴들(10) 상에 절연 물질을 도포하는 방법을 이용할 수 있으나, 이에 한정되지 않는다. 절연 물질층(14')은 투명 절연 물질을 포함할 수 있다. 절연 물질층(14')은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 산화 타이타늄(TiOx), 산화 하프늄(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnO), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFx), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNx), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있다.
일 예로, 절연 물질층(14')이 알루미늄 산화물(AlOx)을 포함하는 경우, 상기 절연 물질층(14')은 ALD(atomic layer deposition: 원자층 증착) 방식을 통하여 형성할 수 있으며 TMA(trimethyl aluminum)와 H2O 소스를 펄스 형태로 공급하여 화학적 흡착과 탈착을 이용하여 박막을 형성할 수 있다. 절연 물질층(14')의 두께는 30nm 내지 150nm일 수 있으나, 이에 한정되는 것은 아니다.
도 1 내지 도 15를 참조하면, 식각 공정을 진행하여 절연 물질층(14')의 일부를 제거하여 절연막(14)을 형성한다. 상술한 식각 공정은 건식 식각 방식일 수 있다.
상술한 식각 공정을 통해, 상부 절연 물질층과 하부 절연 물질층이 제거되어 각 발광 적층 패턴(10)의 측면을 덮는 측면 절연 물질층만을 포함한 절연막(14)이 최종적으로 형성될 수 있다. 상술한 식각 공정으로, 상부 절연 물질층이 제거되어 추가 전극(15)의 상부 면(15b)이 외부로 노출될 수 있다. 이때, 절연막(14)의 상부 면(14b)은 추가 전극(15)의 상부 면(15b)과 동일 면(또는 동일 선) 상에 제공 및/또는 형성될 수 있다. 예를 들면, 상술한 식각 공정을 통해 하부 절연 물질층이 제거되어 제1 반도체층(11)의 일 영역(C)이 노출될 수 있다.
상술한 식각 공정을 통해 발광 적층 패턴들(10) 및 상기 발광 적층 패턴들(10) 각각의 외주면(또는 표면)을 둘러싸는 절연막(14)을 포함한 복수의 발광 소자들(LD)이 최종적으로 형성될 수 있다. 이때, 외부로 노출된 추가 전극(15)의 상부 면(15b)은 발광 소자들(LD) 각각의 제2 단부(EP2)(또는, 상부 면)가 될 수 있다.
도 1 내지 도 16을 참조하면, 발광 소자들(LD)과 기판(1) 사이에 빈 공간(미도시)을 형성하여 작은 물리적 힘이나 충격 등을 가하는 물리적 분리 방식 등을 이용하여 발광 소자들(LD)을 기판(1)으로부터 분리한다. 이때, 발광 소자들(LD) 각각의 제1 반도체층(11)의 하부 면(11a)이 외부로 노출될 수 있다. 외부로 노출된 제1 반도체층(11)의 하부 면(11a)은 발광 소자들(LD) 각각의 제1 단부(EP1)(또는 하부 면)가 될 수 있다.
발광 소자들(LD)을 기판(1)으로부터 분리하는 방법은 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 레이저를 이용한 레이저 분리 방식(Laser lift-off; LLO), 식각 용액을 이용한 화학적 분리 방식(Chemical lift-off, CLO) 등을 이용하여 발광 소자들(LD)을 기판(1)으로부터 분리할 수도 있다.
상술한 제조 공정을 통해 최종적으로 제조된 발광 소자들(LD) 각각은 산화층(일 예로, 제2 영역(16_2) 및 제4 영역(17_2))을 포함한 제1 및 제2 배리어층들(16, 17)을 구비할 수 있다. 이에 따라, 상기 산화층에 의하여 발광 적층 패턴(10)(또는 발광 소자(LD))의 표면에서의 누설 전류 경로를 차단하여 표면 누설 전류가 감소되어 발광 소자들(LD) 각각의 출광 효율이 향상될 수 있다.
도 17 및 도 18은 실시예에 따른 발광 소자를 개략적으로 도시한 사시도들이다.
도 17에 도시된 발광 소자(LD)는, 제2 배리어층(17)의 제4 영역(17_2)의 폭(W2)과 제1 배리어층(16)의 제2 영역(16_2)의 폭(W1)이 상이한 점을 제외하고는 도 1 및 도 2의 발광 소자(LD)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
예를 들어, 도 18에 도시된 발광 소자(LD)는, 제1 배리어층(16)이 생략되는 점을 제외하고는 도 1 및 도 2의 발광 소자(LD)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 17 및 도 18의 발광 소자(LD)와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
우선, 도 17을 참조하면, 실시예에 따른 발광 소자(LD)는 발광 적층 패턴(10) 및 발광 적층 패턴(10)의 표면(또는 외주면)을 감싸는 절연막(14)을 포함할 수 있다.
발광 적층 패턴(10)은 발광 소자(LD)의 길이(L) 방향으로 순차적으로 적층된 제1 반도체층(11), 제1 배리어층(16), 활성층(12), 제2 배리어층(17), 제2 반도체층(13), 및 추가 전극(15)을 포함할 수 있다. 여기서, 제1 배리어층(16), 활성층(12), 및 제2 배리어층(17)은 발광 적층 패턴(10)의 비도핑 영역(A)에 포함될 수 있다. 제1 및 제2 반도체층들(11, 13)은 상기 발광 적층 패턴(10)의 도핑 영역(B)에 포함될 수 있다.
제1 배리어층(16)은 제조 공정시 표면의 일부가 산화되어 형성된 산화층을 포함한 제2 영역(16_2) 및 상기 산화층을 포함하지 않은 제1 영역(16_1)으로 구획될 수 있다. 제2 배리어층(17)은 제조 공정 시 표면의 일부가 산화되어 형성된 산화층을 포함한 제4 영역(17_2) 및 상기 산화층을 포함하지 않은 제3 영역(17_1)으로 구획될 수 있다.
실시예에 있어서, 제1 및 제2 배리어층들(16, 17) 각각은 AlInP 또는 AlGaAs 중 어느 하나의 반도체 물질로 구성될 수 있다. 이때, 제1 및 제2 배리어층들(16, 17)은 제1 및 제2 반도체층들(11, 13)보다 알루미늄(Al) 조성이 높은 반도체 물질로 구성될 수 있다. 실시예에 있어서, 제2 배리어층(17)은 제1 배리어층(16)보다 알루미늄(Al) 조성이 높은 반도체 물질로 구성될 수 있다. 이에 따라, 도 13을 참고하여 설명한 열처리 방법을 진행하면, 제2 배리어층(17)의 산화 속도가 제1 배리어층(16)의 산화 속도보다 빠를 수 있다. 이 경우, 제1 배리어층(16)의 산화 정도와 제2 배리어층(17)의 산화 정도가 서로 상이할 수 있다. 일 예로, 제2 배리어층(17)이 제1 배리어층(16)에 비하여 산화 반응이 커서 산화층을 포함한 제4 영역(17_2)의 폭(W2)이 산화층을 제2 영역(16_2)의 폭(W1)보다 넓을(또는 클) 수 있다.
실시예에서와 같이, 발광 소자(LD)가 산화층으로 구성된 제2 영역(16_2)을 포함한 제1 배리어층(16)과 산화층으로 구성되며 상기 제2 영역(16_2)보다 폭이 넓은(또는 큰) 제4 영역(17_2)을 포함한 제2 배리어층(17)을 포함할 경우 발광 적층 패턴(10)의 비도핑 영역(A)의 표면 저항이 상대적으로 높아질 수 있다. 이에 따라, 발광 적층 패턴(10)(또는 발광 소자(LD))의 표면에서의 누설 전류 경로가 차단되어 표면 누설 전류를 최소화하여 발광 소자(LD)의 출광 효율을 향상시킬 수 있다.
다음으로, 도 18을 참조하면, 실시예에 따른 발광 소자(LD)는 발광 적층 패턴(10) 및 발광 적층 패턴(10)의 표면(또는 외주면)을 감싸는 절연막(14)을 포함할 수 있다.
발광 적층 패턴(10)은 발광 소자(LD)의 길이(L) 방향으로 순차적으로 적층된 제1 반도체층(11), 활성층(12), 배리어층(18), 제2 반도체층(13), 및 추가 전극(15)을 포함할 수 있다. 여기서, 활성층(12) 및 배리어층(18)은 발광 적층 패턴(10)의 비도핑 영역(A)에 포함될 수 있다. 제1 및 제2 반도체층들(11, 13)은 상기 발광 적층 패턴(10)의 도핑 영역(B)에 포함될 수 있다.
배리어층(18)은 활성층(12)과 제2 반도체층(13) 사이에 제공 및/또는 형성될 수 있다. 배리어층(18)은 제조 공정시 표면의 일부가 산화되어 형성된 산화층을 포함한 제2 영역(18_2) 및 상기 산화층을 포함하지 않은 제1 영역(18_1)으로 구획될 수 있다. 상술한 배리어층(18)은 도 1 및 도 2를 참조하여 설명한 제2 배리어층(17)과 동일한 구성일 수 있다.
실시예에 있어서, 배리어층(18)은 AlInP 또는 AlGaAs 중 어느 하나의 반도체 물질로 구성될 수 있다. 배리어층(18)은 제1 및 제2 반도체층들(11, 13)보다 알루미늄(Al) 조성이 높은 반도체 물질로 구성될 수 있다. 이에 따라, 도 13을 참고하여 설명한 열처리 방법을 진행하면, 배리어층(18)의 에지(일 예로, 절연막(14)의 내측면(14d)과 접촉하는 배리어층(18)의 일 영역)로부터 점차 안쪽(또는 중앙)을 향하여 산화가 진행되어 산화층을 포함한 제2 영역(18_2)이 형성될 수 있다.
실시예에서와 같이, 발광 소자(LD)가 산화층으로 구성된 제2 영역(18_2)을 포함한 배리어층(18)을 포함할 경우 발광 적층 패턴(10)의 비도핑 영역(A)의 표면 저항이 상대적으로 높아질 수 있다. 이에 따라, 발광 적층 패턴(10)(또는 발광 소자(LD))의 표면에서의 누설 전류 경로가 차단되어 표면 누설 전류를 최소화하여 발광 소자(LD)의 출광 효율을 향상시킬 수 있다.
이하에서는 상술한 발광 소자(LD)를 광원(또는 발광원)으로 사용한 표시 장치의 일 예에 대하여 설명하기로 한다.
도 19는 실시예에 따른 표시 장치를 도시한 것으로, 예를 들어, 도 1 및 도 2에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 19에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치의 구조를 간략하게 도시하였다.
도 1, 도 2, 및 도 19를 참조하면, 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 전기적으로 연결하는 배선부를 포함할 수 있다.
표시 장치가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있으나 이에 한정되는 것은 아니다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(passive matrix type) 표시 장치와 액티브 매트릭스형(active matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 장치는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 표시 장치가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 편의를 위해 표시 장치가 한 쌍의 장변과 한 쌍의 단변을 갖는 직사각 형상인 경우를 나타내었으며, 장변의 연장 방향을 제2 방향(DR2), 단변의 연장 방향을 제1 방향(DR1), 상기 장 변과 상기 단 변의 연장 방향에 수직한 방향을 제3 방향(DR3)으로 표시하였다. 직사각형의 판상으로 제공되는 표시 장치는 하나의 장 변과 하나의 단 변이 접하는(또는 만나는) 모서리부가 라운드 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공(또는 배치)되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다. 편의를 위해, 도 19에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수개의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러싸거나 상기 표시 영역(DA)의 둘레에 인접할 수 있다. 비표시 영역(NDA)에는 화소들(PXL)에 전기적으로 연결된 배선부와 배선부에 전기적으로 연결되며 화소들(PXL)을 구동하기 위한 구동부가 제공(또는 배치)될 수 있다.
배선부는 구동부와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 전기적으로 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다. 예를 들어, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 전기적으로 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 전기적으로 연결되는 팬아웃(fan-out) 라인일 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 배치되는(또는 상기 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공(또는 배치)될 수 있다. 실시예에 있어서, 화소들(PXL)은 스트라이프(stripe) 배열 구조 또는 펜타일(pentile) 배열 구조로 표시 영역(DA)에 배열(또는 배치)될 수 있으나, 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 전기적으로 연결될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호 등) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원 등)에 의해 구동되는 적어도 하나의 광원, 일 예로, 도 1 및 도 2에 도시된 발광 소자(LD)를 포함할 수 있다. 다만, 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 구동부는 스캔 구동부, 발광 구동부, 및 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다.
도 20은 도 19에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 나타낸 회로도이다.
예를 들어, 도 20은 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 도시하였다. 다만, 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 20에서는, 도 19에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1, 도 2, 도 19, 및 도 20을 참조하면, 하나의 화소(PXL, 이하 '화소'라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 예를 들어, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬로 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 전기적으로 연결된 제1 전극(EL1, 또는 "제1 정렬 전극")과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 전기적으로 연결된 제2 전극(EL2, 또는 "제2 정렬 전극")과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬로 전기적으로 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 실시예에 있어서, 제1 전극(EL1)은 애노드(anode)일 수 있고, 제2 전극(EL2)은 캐소드(cathode)일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 전기적으로 연결되는 일 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 전기적으로 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬로 전기적으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
한편, 발광 소자들(LD)의 양 단부가 제1 및 제2 구동 전원들(VDD, VSS)의 사이에서 동일한 방향으로 전기적으로 연결된 실시예를 도시하였으나, 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 전기적으로 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 전기적으로 접속될 수 있다. 또한, 상기 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 전기적으로 접속될 수 있다.
상술한 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)(또는 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 전기적으로 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 전기적으로 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어할 수 있다.
제2 트랜지스터(T2)(또는 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 전기적으로 접속될 수 있고, 제2 단자는 제1 노드(N1)에 전기적으로 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 전기적으로 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 j번째 센싱 라인(SENj) 사이에 전기적으로 접속될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 단자는, 제1 전극(EL1)에 전기적으로 연결된 제1 트랜지스터(T1)의 제1 단자(일 예로, 소스 전극)에 전기적으로 접속될 수 있고, 상기 제3 트랜지스터(T3)의 제2 단자는 j번째 센싱 라인(SENj)에 전기적으로 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 제어 라인(CLi)에 전기적으로 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 i번째 제어 라인(CLi)으로 공급되는 게이트-온 전압의 제어 신호에 의해 턴-온되어 j번째 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
상기 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 전기적으로 접속될 수 있고, 다른 전극은 제1 노드(N1)에 전기적으로 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
도 20에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 도 20에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 전기적으로 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(PXC)의 사이에 전기적으로 접속될 수도 있다.
화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터(boosting capacitor) 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
예를 들어, 도 20에서는, 각각의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 서로 병렬로 전기적으로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수도 있다. 예를 들어, 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수도 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 20에 도시된 실시예에 한정되지 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다. 예를 들어, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, i번째 스캔 라인(Si), j번째 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 21은 도 19에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
도 21에 있어서, 편의를 위하여 발광 소자들(LD)에 전기적으로 연결된 트랜지스터들(T) 및 상기 트랜지스터들(T)에 전기적으로 연결된 신호 라인들의 도시를 생략하였다.
실시예에 있어서는 설명의 편의를 위해 평면 상에서의 가로 방향(또는 수평 방향)을 제1 방향(DR1)으로, 평면 상에서의 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로, 단면 상에서의 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 21을 참조하면, 각각의 화소(PXL)는 기판(SUB) 상에 마련된 화소 영역(PXA)에 제공 및/또는 형성(또는 배치)될 수 있다. 화소 영역(PXA)은 발광 영역(EMA) 및 주변 영역을 포함할 수 있다. 실시예에 있어서, 주변 영역이라 함은 광이 방출되지 않는 비발광 영역을 포함할 수 있다.
실시예에 따라 각각의 화소(PXL)는 주변 영역에 위치한 뱅크(BNK)를 포함할 수 있다.
뱅크(BNK)는 해당 화소(PXL)와 그에 인접한 인접 화소들(PXL) 각각의 화소 영역(PXA) 또는 발광 영역(EMA)을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 실시예에 있어서, 뱅크(BNK)는 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 과정에서, 상기 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EMA)을 정의하는 화소 정의막 또는 댐 구조물일 수 있다. 일 예로, 뱅크(BNK)에 의해 각 화소(PXL)의 발광 영역(EMA)이 구획됨으로써 상기 발광 영역(EMA)에 목적하는 양 및/또는 종류의 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 공급(또는 투입)될 수 있다.
이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 각 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 뱅크(BNK)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 각각의 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
뱅크(BNK)는 해당 화소(PXL)의 화소 영역(PXA)에서 상기 뱅크(BNK)의 하부에 위치한 구성들을 노출하는 적어도 하나 이상의 개구를 포함할 수 있다. 일 예로, 뱅크(BNK)는 해당 화소(PXL)의 화소 영역(PXA)에서 상기 뱅크(BNK)의 하부에 위치한 구성들을 노출하는 제1 개구(OP1) 및 제2 개구(OP2)를 포함할 수 있다. 실시예에 있어서, 각 화소(PXL)의 발광 영역(EMA)과 뱅크(BNK)의 제2 개구(OP2)는 대응될 수 있다.
상기 화소 영역(PXA)에서, 뱅크(BNK)의 제1 개구(OP1)는 제2 개구(OP2)로부터 이격되어 위치하며, 상기 화소 영역(PXA)의 일측(일 예로, 상측 또는 하측)에 인접하여 위치할 수 있다. 일 예로, 뱅크(BNK)의 제1 개구(OP1)는 상기 화소 영역(PXA)의 상측에 인접하여 위치할 수 있다.
각각의 화소(PXL)는 제1 방향(DR1)으로 서로 이격된 제1 전극(EL1)과 제2 전극(EL2)을 포함할 수 있다. 상기 제1 전극(EL1)은 도 20을 참고하여 설명한 제1 전극(EL2)에 대응되고, 상기 제2 전극(EL2)은 도 20을 참고하여 설명한 제2 전극(EL2)에 대응될 수 있다.
제1 전극(EL1)은, 표시 장치의 제조 과정에서 발광 소자들(LD)이 화소 영역(PXA)에 공급 및 정렬된 이후에 제1 개구(OP1)에서 다른 전극들(일 예로, 제2 방향(DR2)으로 인접한 인접 화소들(PXL) 각각에 제공된 제1 전극(미도시))로부터 분리될 수 있다. 예를 들어, 뱅크(BNK)의 제1 개구(OP1)는 제1 전극(EL1)에 대한 분리 공정을 위해 구비될 수 있다.
제1 전극(EL1)은 제1 컨택 홀(CH1)을 통해 도 20을 참조하여 설명한 제1 트랜지스터(T1)와 전기적으로 연결될 수 있고, 제2 전극(EL2)은 제2 컨택 홀(CH2)을 통해 도 20을 참고하여 설명한 제2 구동 전원(VSS)(또는 제2 전원 라인(PL2))과 전기적으로 연결될 수 있다.
제1 전극(EL1)과 제2 전극(EL2)은 반사 전극 및 도전성 캡핑 레이어를 포함한 다중층 구조를 가질 수 있다. 예를 들어, 상기 반사 전극은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 반사 전극은 적어도 하나의 불투명 금속층을 포함하며 상기 불투명 금속층의 상부 및/또는 하부에 배치되는 적어도 하나의 투명 도전층을 선택적으로 더 포함하여 구성될 수도 있다.
각각의 화소(PXL)는 복수개의 발광 소자들(LD)을 포함할 수 있다. 실시예에 따라, 각각의 화소(PXL)는 도 20을 참조하여 설명한 역방향 발광 소자(LDr)를 더 포함할 수도 있다.
발광 소자들(LD)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치될 수 있다. 발광 소자들(LD) 각각은 그 길이(L) 방향으로 양단에 위치한 제1 단부(EP1)(또는 일 단부)와 제2 단부(EP2)(또는 타 단부)를 포함할 수 있다. 일 실시예에 있어서, 제1 단부(EP1)에는 n형 반도체층이 위치할 수 있고, 제2 단부(EP2)에는 p형 반도체층과 오믹 접촉하는 추가 전극(도 1의 '15' 참고)이 위치할 수 있다. 여기서, p형 반도체층은 도 1을 참고하여 설명한 제2 반도체층(13)일 수 있고, n형 반도체층은 도 1을 참고하여 설명한 제1 반도체층(11)일 수 있다. 발광 소자들(LD)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 상호 병렬로 연결될 수 있다. 발광 소자들(LD) 각각은 도 1 및 도 2를 참고하여 설명한 발광 소자(LD)와 동일한 구성일 수 있다.
실시예에 있어서, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제1 전극(EL1) 상에 직접적으로 제공되지 않고, 적어도 하나의 접촉 전극, 일 예로, 제1 접촉 전극(CNE1)을 통해 제1 전극(EL1)과 전기적으로 연결될 수 있다. 발광 소자들(LD) 각각의 제1 단부(EP1)는 제2 전극(EL2) 상에 직접적으로 제공되지 않고, 적어도 다른 접촉 전극, 일 예로, 제2 접촉 전극(CNE2)을 통해 제2 전극(EL2)과 전기적으로 연결될 수 있다.
발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다.
각각의 화소(PXL)의 발광 영역(EMA)에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 상기 발광 영역(EMA)에 정렬 및/또는 제공(또는 배치)되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자들(LD) 각각은 연장 방향(또는 길이(L) 방향)이 제1 방향(DR1)과 평행하도록 제1 전극(EL1)과 제2 전극(EL2) 사이에 정렬될 수 있다. 발광 소자들(LD)은 용액 내에서 분사된 형태로 마련되어 각각의 화소(PXL)의 발광 영역(EMA)에 투입(또는 공급)될 수 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 각각의 화소(PXL)의 발광 영역(EMA)에 투입(또는 공급)될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 발광 영역(EMA)에 투입(또는 공급)될 수 있다. 이때, 제1 전극(EL1)과 제2 전극(EL2)에 대응하는 정렬 신호가 인가되면, 제1 전극(EL1)과 제2 전극(EL2) 사이에 전계가 형성될 수 있다. 이로 인하여, 제1 전극(EL1)과 제2 전극(EL2) 사이에 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써 제1 전극(EL1)과 제2 전극(EL2) 사이에 발광 소자들(LD)이 안정적으로 정렬될 수 있다.
실시예에 따라, 각각의 화소(PXL)는 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)을 포함할 수 있다.
제1 접촉 전극(CNE1)은, 발광 소자들(LD) 각각의 제2 단부(EP1) 및 이에 대응하는 제1 전극(EL1)의 일 영역 상에 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 제2 단부(EP2)를 제1 전극(EL1)에 물리적 및/또는 전기적으로 연결할 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(EL1) 상에 제공 및/또는 형성되어 제1 전극(EL1)과 중첩할 수 있다. 제1 접촉 전극(CNE1)은, 평면 상에서 볼 때, 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 접촉 전극(CNE1)의 형상은 발광 소자들(LD) 각각과 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 예를 들어, 제1 접촉 전극(CNE1)의 형상은 그 하부에 배치된 제1 전극(EL1)과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
제2 접촉 전극(CNE2)은, 발광 소자들(LD) 각각의 제1 단부(EP1) 및 이에 대응하는 제2 전극(EL2)의 일 영역 상에 제공 및/또는 형성(또는 배치)되어 상기 발광 소자들(LD) 각각의 제1 단부(EP1)를 제2 전극(EL2)에 물리적 및/또는 전기적으로 연결할 수 있다. 제2 접촉 전극(CNE2)은 제2 전극(EL2) 상에 제공 및/또는 형성되어 제2 전극(EL2)과 중첩할 수 있다. 제2 접촉 전극(CNE2)은, 평면 상에서 볼 때, 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제2 접촉 전극(CNE2)의 형상은 발광 소자들(LD) 각각과 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 예를 들어, 제2 접촉 전극(CNE2)의 형상은 그 하부에 배치된 제2 전극(EL2)과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
이하에서는, 도 22 내지 도 25를 참조하여 상술한 실시예에 따른 각 화소(PXL)의 적층 구조를 중심으로 설명한다.
도 22는 도 21의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도이고, 도 23은 도 22의 EA1 부분의 개략적인 확대 단면도이고, 도 24는 도 23의 EA2 부분의 개략적인 확대도이며, 도 25는 도 21의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 22 내지 도 25에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막이 절연층으로만 도시하는 등 하나의 화소(PXL)를 단순화하여 도시하였으나, 이에 한정되는 것은 아니다.
도 21 내지 도 25를 참조하면, 화소(PXL)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유기 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
화소 회로층(PCL)은 버퍼층(BFL), 적어도 하나의 트랜지스터(T), 적어도 하나의 스토리지 커패시터(Cst), 및 보호층(PSV)을 포함할 수 있다.
버퍼층(BFL)은 화소 회로(도 20의 'PXC' 참고)에 포함된 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
트랜지스터(T)는 발광 소자들(LD)의 구동 전류를 제어하는 구동 트랜지스터(Tdr) 및 구동 트랜지스터(Tdr)에 전기적으로 연결된 스위칭 트랜지스터(Tsw)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 화소 회로(PXC)는 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 외에 다른 기능을 수행하는 회로 소자들을 더 포함할 수 있다. 구동 트랜지스터(Tdr)는 도 20을 참고하여 설명한 제1 트랜지스터(T1)일 수 있고, 스위칭 트랜지스터(Tsw)는 도 20을 참고하여 설명한 제2 트랜지스터(T2)일 수 있다. 이하의 실시예에서는, 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(Tsw)를 포괄하여 명명할 때에는 트랜지스터(T) 또는 트랜지스터들(T)이라고 한다.
구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각은 반도체 패턴(SCL), 게이트 전극(GE), 제1 단자(ET1), 및 제2 단자(ET2)를 포함할 수 있다. 제1 단자(ET1)는 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있으며, 제2 단자(ET2)는 나머지 전극일 수 있다.
반도체 패턴(SCL)은 버퍼층(BFL) 상에 제공 및/또는 형성(또는 배치)될 수 있다. 반도체 패턴(SCL)은 제1 단자(ET1)에 접촉하는 제1 접촉 영역과 제2 단자(ET2)에 접촉하는 제2 접촉 영역을 포함할 수 있다. 제1 접촉 영역과 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 이러한 채널 영역은 해당 트랜지스터(T)의 게이트 전극(GE)과 중첩할 수 있다. 반도체 패턴(SCL)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은, 일 예로, 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 반도체 패턴(SCL)의 채널 영역과 대응되도록 게이트 절연층(GI) 상에 제공 및/또는 형성(또는 배치)될 수 있다. 게이트 전극(GE)은 게이트 절연층(GI) 상에 제공되어 반도체 패턴(SCL)의 채널 영역과 중첩할 수 있다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연층(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제1 단자(ET1)와 제2 단자(ET2) 각각은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성(또는 배치)되며, 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 컨택 홀을 통해 반도체 패턴(SCL)의 제1 접촉 영역 및 제2 접촉 영역에 접촉할 수 있다. 일 예로, 제1 단자(ET1)는 반도체 패턴(SCL)의 제1 접촉 영역에 접촉하고, 제2 단자(ET2)는 상기 반도체 패턴(SCL)의 제2 접촉 영역에 접촉할 수 있다. 제1 및 제2 단자들(ET1, ET2) 각각은 게이트 전극(GE)과 동일한 물질을 포함하거나, 게이트 전극(GE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1) 상에는 제2 층간 절연층(ILD2)이 제공 및/또는 형성될 수 있다. 제2 층간 절연층(ILD2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1)과 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제2 층간 절연층(ILD2)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
상술한 실시예에서, 트랜지스터(T)의 제1 및 제2 단자들(ET1, ET2)이 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 컨택 홀을 통해 반도체 패턴(SCL)과 전기적으로 연결된 별개의 전극으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터(T)의 제1 단자(ET1)는 해당 반도체 패턴(SCL)의 채널 영역에 인접한 제1 접촉 영역일 수 있으며, 상기 트랜지스터(T)의 제2 단자(ET2)는 상기 해당 반도체 패턴(SCL)의 채널 영역에 인접한 제2 접촉 영역일 수 있다. 이 경우, 트랜지스터(T)의 제2 단자(ET2)는 브릿지 전극(bridge electrode) 등과 같은 별도의 연결 수단을 통해 해당 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결될 수 있다.
실시예에 있어서, 트랜지스터들(T)은 저온폴리실리콘 박막 트랜지스터로 구성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터들(T)은 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 또한, 상술한 실시예에서 트랜지스터들(T)이 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니며, 트랜지스터들(T)의 구조는 다양하게 변경될 수 있다.
스토리지 커패시터(Cst)는 게이트 절연층(GI) 상에 제공된 하부 전극(LE) 및 제1 층간 절연층(ILD1) 상에 제공되어 상기 하부 전극(LE)과 중첩한 상부 전극(UE)을 포함할 수 있다.
하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 동일한 층에 제공(또는 배치)되며 동일한 물질을 포함할 수 있다. 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 일체로 제공될 수 있다. 이 경우, 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)의 일 영역으로 간주될 수 있다. 실시예에 따라, 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 별개의 구성으로(또는 비일체로) 제공될 수도 있다. 이 경우, 하부 전극(LE)과 구동 트랜지스터(Tdr)의 게이트 전극(GE)은 별도의 연결 수단을 통해 전기적으로 연결될 수 있다.
상부 전극(UE)은 하부 전극(LE)과 중첩하며, 상기 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)과 하부 전극(LE)의 중첩 면적을 넓힘으로써 스토리지 커패시터(Cst)의 커패시턴스(capacitance)가 증가될 수 있다. 상부 전극(UE)은 제1 전원 라인(도 20의 'PL1' 참고)과 전기적으로 연결될 수 있다. 스토리지 커패시터(Cst)는 제2 층간 절연층(ILD2)에 의해 커버될 수 있다.
화소 회로층(PCL)은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성(또는 배치)된 구동 전압 배선(DVL)을 포함할 수 있다. 구동 전압 배선(DVL)은 도 20을 참고하여 설명한 제2 전원 라인(PL2)과 동일한 구성일 수 있다. 이에 따라, 제2 구동 전원(VSS)의 전압이 상기 구동 전압 배선(DVL)으로 인가될 수 있다. 화소 회로층(PCL)은 제1 구동 전원(VDD)에 전기적으로 연결된 제1 전원 라인(PL1)을 더 포함할 수 있다. 도면에 직접적으로 도시하지 않았으나, 제1 전원 라인(PL1)은 구동 전압 배선(DVL)과 동일한 층에 제공되거나 또는 상기 구동 전압 배선(DVL)과 상이한 층에 제공될 수 있다. 상술한 실시예에 있어서, 구동 전압 배선(DVL)이 트랜지스터들(T)의 제1 및 제2 단자들(ET1, ET2)과 동일한 층에 제공되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 구동 전압 배선(DVL)은 화소 회로층(PCL)에 구비된 도전층들 중 어느 하나의 도전층과 동일한 층에 제공(또는 배치)될 수도 있다. 예를 들어, 화소 회로층(PCL) 내에서 구동 전압 배선(DVL)의 위치는 다양하게 변경될 수 있다.
제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 도전성 물질(또는 재료)을 포함할 수 있다. 일 예로, 제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다. 일 예로, 제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 타이타늄(Ti)/구리(Cu)의 순으로 적층된 이중막으로 구성될 수 있다.
제1 전원 라인(PL1)은 표시 소자층(DPL)의 일부 구성, 일 예로, 제1 전극(EL1)과 전기적으로 연결되고, 구동 전압 배선(DVL)은 상기 표시 소자층(DPL)의 다른 구성, 일 예로, 제2 전극(EL2)과 전기적으로 연결될 수 있다.
트랜지스터들(T) 및 구동 전압 배선(DVL) 상에는 보호층(PSV)이 제공 및/또는 형성(또는 배치)될 수 있다.
보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
보호층(PSV)은 구동 트랜지스터(Tdr)의 제2 단자(ET2)를 노출하는 제1 컨택 홀(CH1)과 구동 전압 배선(DVL)을 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
보호층(PSV) 상에 표시 소자층(DPL)이 제공될 수 있다.
표시 소자층(DPL)은 뱅크(BNK), 제1 및 제2 전극들(EL1, EL2), 발광 소자들(LD), 제1 및 제2 접촉 전극들(CNE1, CNE2), 제1 내지 제3 절연층들(INS1 ~ INS3)을 포함할 수 있다.
뱅크(BNK)는 제1 절연층(INS1) 상에 제공 및/또는 형성(또는 배치)되며 해당 화소(PXL)의 발광 영역(EMA)을 정의(또는 구획)할 수 있다. 뱅크(BNK)는 제1 개구(OP1) 및 상기 제1 개구(OP1)로부터 이격된 제2 개구(OP2)를 포함할 수 있다. 뱅크(BNK)의 제2 개구(OP2)는 화소들(PXL) 각각의 발광 영역(EMA)에 대응될 수 있다.
제1 전극(EL1)과 제2 전극(EL2)은 제1 방향(DR1)을 따라 서로 이격되게 배치될 수 있다. 제1 전극(EL1)의 단부는 뱅크(BNK)의 제1 개구(OP1) 내에 위치할 수 있다. 제1 전극(EL1)은, 표시 장치의 제조 과정에서 발광 소자들(LD)이 해당 화소(PXL)의 발광 영역(EMA)에 공급 및 정렬된 이후에 제1 개구(OP1)에서 다른 전극(일 예로, 평면 상에서 볼 때 제2 방향(DR2)으로 인접한 인접 화소들(PXL)에 제공된 제1 전극(미도시))으로부터 분리될 수 있다. 뱅크(BNK)의 제1 개구(OP1)는 제1 전극(EL1)에 대한 분리 공정을 위하여 구비될 수 있다.
상술한 실시예에서는 제1 전극(EL1)만이 뱅크(BNK)의 제1 개구(OP1)에서 다른 전극과 분리되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제2 전극(EL2)도 뱅크(BNK)의 제1 개구(OP1)에서 다른 전극(일 예로, 제2 방향(DR2)으로 인접한 인접 화소들(PXL)에 제공된 제2 전극(미도시))으로부터 분리될 수도 있다. 이 경우, 뱅크(BNK)의 제1 개구(OP1)는 제1 전극(EL1)과 제2 전극(EL2)에 대한 분리 공정을 위하여 구비될 수 있다.
제1 전극(EL1)과 제2 전극(EL2) 각각은 발광 소자들(LD) 각각에서 방출되는 광을 표시 장치의 화상 표시 방향(일 예로, 정면 방향)으로 진행되도록 하기 위하여 일정한 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 제1 전극(EL1)과 제2 전극(EL2) 각각은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 전극(EL1)과 제2 전극(EL2) 각각은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1 전극(EL1)과 제2 전극(EL2)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다. 다만, 제1 전극(EL1)과 제2 전극(EL2)의 재료가 상술한 재료들에 한정되는 것은 아니다.
또한, 제1 전극(EL1)과 제2 전극(EL2) 각각은 단일막으로 제공 및/또는 형성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(EL1)과 제2 전극(EL2) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중막으로 제공 및/또는 형성될 수도 있다. 제1 전극(EL1)과 제2 전극(EL2) 각각은 발광 소자들(LD) 각각의 양 단부(EP1, EP2)로 신호(또는 전압)를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위하여 적어도 이중막 이상의 다중막으로 형성될 수도 있다. 일 예로, 제1 전극(EL1)과 제2 전극(EL2) 각각은 인듐 주석 산화물(ITO)/은(Ag)/인듐 주석 산화물(ITO)의 순으로 순차적으로 적층된 다중막으로 형성될 수도 있다.
제1 전극(EL1)은 보호층(PSV)의 제1 컨택 홀(CH1)을 통해 화소 회로층(PCL)의 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있고, 제2 전극(EL2)은 보호층(PSV)의 제2 컨택 홀(CH2)을 통해 화소 회로층(PCL)의 구동 전압 배선(DVL)과 전기적으로 연결될 수 있다. 제1 및 제2 전극들(EL1, EL2)은 각 화소(PXL)에서 발광 소자들(LD)을 정렬하기 위한 정렬 전극으로 활용될 수 있다. 또한, 제1 및 제2 전극들(EL1, EL2)은 발광 소자들(LD)의 정렬 이후 상기 발광 소자들(LD)을 구동하는 구동 전극으로 활용될 수 있다.
제1 전극(EL1)과 제2 전극(EL2) 상에는 제1 절연층(INS1)이 제공 및/또는 형성될 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제1 절연층(INS1)은 화소 회로층(PCL)으로부터 발광 소자들(LD)을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있다. 일 예로, 제1 절연층(INS1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 발광 소자들(LD)의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수도 있다.
제1 절연층(INS1)은, 제1 전극(EL1)과 제2 전극(EL2)을 전면적으로 커버하도록 보호층(PSV) 상에 제공 및/또는 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연층(INS1)은 도 22, 도 23, 및 도 25에 도시된 바와 같이, 제1 및 제2 전극들(EL1, EL2) 각각의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 제1 절연층(INS1)은 발광 소자들(LD)의 공급 및 정렬 이후 발광 소자들(LD) 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다. 제1 절연층(INS1)은 제1 및 제2 전극들(EL1, EL2) 각각의 일 영역을 제외한 나머지 영역들을 커버할 수 있다. 실시예에 따라, 제1 절연층(INS1)은 생략될 수도 있다.
제1 절연층(INS1) 상에는 뱅크(BNK)가 제공 및/또는 형성(또는 배치)될 수 있다. 뱅크(BNK)는 각 화소(PXL)의 발광 영역(EMA)을 둘러싸도록 다른 화소들(PXL) 사이에 형성되어, 해당 화소(PXL)의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다. 뱅크(BNK)는, 발광 영역(EMA)에 발광 소자들(LD)을 공급하는 단계에서, 발광 소자들(LD)이 혼합된 용액이 인접한 화소(PXL)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물일 수 있다.
제1 절연층(INS1)이 형성된 각 화소(PXL)의 발광 영역(EMA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 상기 발광 영역(EMA)에 발광 소자들(LD)이 공급(또는 투입)되고, 발광 소자들(LD)은 제1 및 제2 전극들(EL1, EL2) 각각에 인가되는 소정의 정렬 신호(또는, 정렬 전압)에 의해 제1 전극(EL1)과 제2 전극(EL2) 사이에 정렬될 수 있다.
발광 소자들(LD) 각각은, 제1 방향(DR1)과 평행한 길이(L) 방향으로 위치한 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자들(LD) 각각은 발광 적층 패턴(10)과 그 외주면(또는 표면)을 둘러싸는 절연막(14)을 포함할 수 있다. 발광 적층 패턴(10)은 제1 방향(DR1)과 평행한 해당 발광 소자(LD)의 길이(L) 방향을 따라 제1 단부(EP1)에서 제2 단부(EL2)로 향하는 방향으로 순차적으로 적층된 제1 반도체층(11), 제1 배리어층(16), 활성층(12), 제2 배리어층(17), 제2 반도체층(13), 및 추가 전극(15)을 포함할 수 있다. 실시예에 있어서, 제1 반도체층(11)은 n형 도펀트가 도핑된 n형 반도체층을 포함할 수 있고, 제2 반도체층(13)은 p형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다.
발광 소자들(LD) 상에는 각각 제2 절연층(INS2)이 제공 및/또는 형성(또는 배치)될 수 있다. 제2 절연층(INS2)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 정렬된 발광 소자들(LD) 상에 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 외주면(또는 표면)을 부분적으로 커버하며 상기 발광 소자들(LD) 각각의 제1 단부(EP1)와 제2 단부(EP2)를 외부로 노출할 수 있다.
제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 발광 소자들(LD) 각각의 활성층(12) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다. 발광 소자들(LD)이 적용되는 표시 장치의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다. 화소들(PXL) 각각의 화소 영역(PXA)에 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성함으로써 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD) 사이에 빈 틈(또는 공간)이 존재할 경우, 상기 빈 틈은 상기 제2 절연층(INS2)을 형성하는 과정에서 상기 제2 절연층(INS2)으로 채워질 수 있다. 이 경우, 제2 절연층(INS2)은 제1 절연층(INS1)과 발광 소자들(LD) 사이의 빈 틈을 채우는 데에 유리한 유기 절연막으로 구성될 수도 있다.
제1 전극(EL1) 상에는, 제1 전극(EL1)과 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2) 중 하나의 단부, 일 예로, 제2 단부(EP2)를 전기적 및/또는 물리적으로 안정되게 연결하는 제1 접촉 전극(CNE1)이 제공 및/또는 형성될 수 있다.
제1 접촉 전극(CNE1)은 제1 전극(EL1)과 발광 소자들(LD) 각각의 제2 단부(EP2) 상에 제공 및/또는 형성(또는 배치)될 수 있다. 제1 접촉 전극(CNE1)은 제1 절연층(INS1)에 의해 커버되지 않은 제1 전극(EL1)의 일 영역 상에서 제1 전극(EL1)과 전기적으로 접촉되도록 배치될 수 있다. 실시예에 따라, 제1 전극(EL1) 상에 도전성 캡핑 레이어(미도시)가 배치된 경우, 제1 접촉 전극(CNE1)은 상기 도전성 캡핑 레이어 상에 배치되어 상기 도전성 캡핑 레이어를 통해 제1 전극(EL1)과 전기적으로 연결될 수 있다. 상술한 도전성 캡핑 레이어는 표시 장치의 제조 공정 시 발생하는 불량 등으로부터 제1 전극(EL1)을 보호함과 동시에 제1 전극(EL1)과 화소 회로층(PCL) 사이의 접착력을 더욱 강화시킬 수 있다. 이러한 도전성 캡핑 레이어는 인듐 아연 산화물(indium zinc oxide, IZO) 등과 같은 투명 도전성 물질(또는 재료)을 포함할 수 있다.
예를 들면, 제1 접촉 전극(CNE1)은 제1 전극(EL1)에 인접한 발광 소자들(LD) 각각의 제2 단부(EP2)와 접촉되도록 상기 발광 소자들(LD) 각각의 제2 단부(EP2) 상에 배치될 수 있다. 제1 접촉 전극(CNE1)은 발광 소자들(LD) 각각의 제2 단부(EP2)와 이에 대응하는 제1 전극(EL1)의 적어도 일 영역을 커버하도록 배치될 수 있다.
제2 전극(EL2) 상에는, 제2 전극(EL2)과 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2) 중 나머지 단부, 일 예로, 제1 단부(EP1)를 전기적 및/또는 물리적으로 안정되게 연결하는 제2 접촉 전극(CNE2)이 제공 및/또는 형성될 수 있다.
제2 접촉 전극(CNE2)은, 제2 전극(EL2)과 발광 소자들(LD) 각각의 제1 단부(EP1) 상에 제공 및/또는 형성될 수 있다. 제2 접촉 전극(CNE2)은 제1 절연층(INS1)에 의해 커버되지 않는 제2 전극(EL2)의 일 영역 상에서 제2 전극(EL2)과 접촉되도록 배치될 수 있다. 실시예에 따라, 제2 전극(EL2) 상에 도전성 캡핑 레이어가 배치되는 경우, 제2 접촉 전극(CNE2)은 상기 도전성 캡핑 레이어 상에 배치되어 상기 도전성 캡핑 레이어를 통해 제2 전극(EL2)과 전기적으로 연결될 수 있다.
제2 접촉 전극(CNE2)은 제2 전극(EL2)에 인접한 발광 소자들(LD) 각각의 제1 단부(EP1)와 접촉되도록 상기 발광 소자들(LD) 각각의 제1 단부(EP1) 상에 배치될 수 있다. 예를 들어, 제2 접촉 전극(CNE2)은 발광 소자들(LD) 각각의 제1 단부(EP1)와 이에 대응하는 제2 전극(EL2)의 적어도 일 영역을 커버하도록 배치될 수 있다.
제1 및 제2 접촉 전극들(CNE1, CNE2)은 발광 소자들(LD) 각각으로부터 방출되어 제1 및 제2 전극들(EL1, EL2)에 의해 반사된 광이 손실없이 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 접촉 전극들(CNE1, CNE2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 및 제2 접촉 전극들(CNE1, CNE2)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 접촉 전극들(CNE1, CNE2)은 다양한 불투명 도전성 물질(또는 재료)로 구성될 수도 있다. 제1 및 제2 접촉 전극들(CNE1, CNE2)은 단일막 또는 다중막으로 형성될 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다. 일 예로, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 발광 소자들(LD) 상의 제2 절연층(INS2) 상에서 일정 간격을 사이에 두고 이격되게 배치될 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은, 서로 동일한 층에 제공(또는 배치)될 수 있다. 이 경우, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 동일 공정에서, 동일한 도전 물질을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 상이한 공정으로 형성되어 서로 상이한 층에 제공될 수도 있다. 이와 관련된 설명은 도 29를 참조하여 후술한다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 상에는 제3 절연층(INS3)이 제공 및/또는 형성(또는 배치)될 수 있다. 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제3 절연층(INS3)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제3 절연층(INS3)은 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자들(LD)을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다.
실시예에 따라, 표시 소자층(DPL)은 제3 절연층(INS3) 외에도 광학층을 선택적으로 더 포함하여 구성될 수도 있다. 일 예로, 표시 소자층(DPL)은 발광 소자들(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 색변환 입자들을 포함한 컬러 변환층을 더 포함할 수 있다.
실시예에 따라, 제3 절연층(INS3) 상부에는 적어도 한 층의 오버 코트층(일 예로, 표시 소자층(DPL)의 상면을 평탄화하는 층)이 더 배치될 수도 있다.
한편, 각 발광 소자(LD)의 발광 적층 패턴(10)은 해당 발광 소자(LD)의 길이(L) 방향을 따라 제1 단부(EP1)로부터 제2 단부(EP2)를 향하여 순차적으로 적층된 제1 반도체층(11), 제1 배리어층(16), 활성층(12), 제2 배리어층(17), 제2 반도체층(13), 및 추가 전극(15)을 포함할 수 있다. 일 실시예에 있어서, 추가 전극(15)은 일정 투과도를 갖는 투명 도전성 물질로 구성될 수 있다.
제1 및 제2 배리어층들(16, 17) 각각은 산화된 영역인, 산화층을 포함할 수 있다.
제1 배리어층(16)은, 도 24에 도시된 바와 같이, 산화층을 포함하며 해당 배리어층의 가장 자리에 위치한 제2 영역(16_2)과 상기 산화층을 포함하지 않으면서 해당 배리어층의 중앙에 위치한 제1 영역(16_1)으로 구획될 수 있다. 제1 영역(16_1)은 절연막(14)과 접촉하지 않는 제1 배리어층(16)의 일 영역이고, 제2 영역(16_2)은 절연막(14)의 내측면(14d)과 직접 접촉하는 제1 배리어층(16)의 다른 일 영역일 수 있다. 제1 영역(16_1)과 제2 영역(16_2)은 제1 방향(DR1)과 평행한 발광 소자(LD)의 길이(L) 방향을 따라 서로 동일한 두께를 가질 수 있다. 일 예로, 제1 영역(16_1)의 두께(d1)와 제2 영역(16_2)의 두께(d2)는 서로 동일할 수 있다.
제1 배리어층(16)에서 제1 영역(16_1)은 활성층(12)으로부터 제1 반도체층(11)으로 전자가 역류하는 것을 방지하는 장벽 역할을 할 수 있다. 제1 배리어층(16)에서 제2 영역(16_2)은 산화되지 않은 제1 영역(16_1)에 비하여 상대적으로 저항이 높으며 상대적으로 굴절률이 낮아 절연층으로 활용될 수 있다. 제1 배리어층(16)의 제2 영역(16_2)은 제1 배리어층(16)의 표면을 커버하는 절연막(14)과 함께 이중막의 절연층을 구현할 수 있다.
예를 들어, 제2 배리어층(17)은, 도 24에 도시된 바와 같이, 산화층을 포함하며 해당 배리어층의 가장 자리에 위치한 제4 영역(17_2)과 상기 산화층을 포함하지 않으면서 해당 배리어층의 중앙에 위치한 제3 영역(17_1)으로 구획될 수 있다. 제3 영역(17_1)은 절연막(14)과 접촉하지 않는 제2 배리어층(17)의 일 영역이고, 제4 영역(17_2)은 절연막(14)의 내측면(14d)과 직접 접촉하는 제2 배리어층(17)의 일 영역일 수 있다. 제3 영역(17_1)과 제4 영역(17_2)은 제1 방향(DR1)과 평행한 발광 소자(LD)의 길이(L) 방향을 따라 서로 동일한 두께를 가질 수 있다. 일 예로, 제3 영역(17_1)의 두께(d3)와 제4 영역(17_2)의 두께(d4)는 서로 동일할 수 있다.
제2 배리어층(17)에서 제3 영역(17_1)은 활성층(12)으로부터 제2 반도체층(13)으로 정공이 역류하는 것을 방지하는 장벽 역할을 할 수 있다. 제2 배리어층(17)에서 제4 영역(17_2)은 산화되지 않은 제3 영역(17_1)에 비하여 상대적으로 저항이 높으며 상대적으로 굴절률이 낮아 절연층으로 활용될 수 있다. 제2 배리어층(17)의 제4 영역(17_2)은 제2 배리어층(17)의 표면을 커버하는 절연막(14)과 함께 이중막의 절연층을 구현할 수 있다.
상술한 실시예에서와 같이, 발광 소자들(LD) 각각이 산화층(일 예로, 제2 영역(16_2))을 포함한 제1 배리어층(16)과 산화층(일 예로, 제4 영역(17_2))을 포함한 제2 배리어층(17)을 포함하는 경우 해당 발광 소자(LD)에 포함된 발광 적층 패턴(10)의 비도핑 영역(A)에서의 표면 저항이 상대적으로 높아질 수 있다. 상기 비도핑 영역(A)에서 절연막(14)의 내측면(14d)에 각각 접하는 제1 배리어층(16)의 제2 영역(16_2)과 제2 배리어층(17)의 제4 영역(17_2)의 표면 저항이 상대적으로 높아질 수 있다. 이에 따라, 상기 발광 적층 패턴(10)(또는 해당 발광 소자(LD))의 표면에서의 누설 전류 경로가 차단되어 표면 누설 전류를 최소화하여 각 발광 소자(LD)의 출광 효율이 향상될 수 있다.
도 26은 실시예에 따른 화소를 개략적으로 도시한 평면도이고, 도 27은 도 26의 Ⅲ ~ Ⅲ'선에 따른 개략적인 단면도이고, 도 28은 도 27의 뱅크 패턴을 실시예에 따라 구현한 것으로 도 27의 Ⅲ ~ Ⅲ'선 에 대응되는 개략적인 단면도이며, 도 29는 도 27의 제1 및 제2 접촉 전극들을 실시예에 따라 구현한 것으로 도 26의 Ⅲ ~ Ⅲ'선에 대응되는 개략적인 단면도이다.
도 26 내지 도 29에 도시된 화소(PXL)는, 보호층(PSV)과 제1 및 제2 전극들(EL1, EL2) 사이에 각각 뱅크 패턴(BNKP)이 배치되는 점을 제외하고는 도 21 내지 도 25에 도시된 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 26 내지 도 29의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 26 내지 도 29를 참조하면, 제1 및 제2 전극들(EL1, EL2) 각각과 보호층(PSV) 사이에는 지지 부재가 위치할 수 있다. 일 예로, 도 27 내지 도 29에 도시된 바와 같이, 제1 및 제2 전극들(EL1, EL2) 각각과 보호층(PSV) 사이에 뱅크 패턴(BNKP)이 위치할 수 있다.
뱅크 패턴(BNKP)은 각 화소(PXL)의 화소 영역(PXA)에서 광이 방출되는 발광 영역(EMA)에 위치할 수 있다. 뱅크 패턴(BNKP)은 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향으로 유도하도록 제1 및 제2 전극들(EL1, EL2) 각각의 표면 프로파일(또는 형상)을 변경하기 위하여 상기 제1 및 제2 전극들(EL1, EL2) 각각을 지지하는 지지 부재일 수 있다.
뱅크 패턴(BNKP)은 해당 화소(PXL)의 발광 영역(EMA)에서 보호층(PSV)과 제1 및 제2 전극들(EL1, EL2) 사이에 제공될 수 있다.
뱅크 패턴(BNKP)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 뱅크 패턴(BNKP)은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNKP)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 뱅크 패턴(BNKP)의 재료가 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라, 뱅크 패턴(BNKP)은 도전성 물질을 포함할 수도 있다.
뱅크 패턴(BNKP)은, 보호층(PSV)의 일면(일 예로, 상부 면)으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 사다리꼴의 형상의 단면을 가질 수 있으나 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNKP)은 도 28에 도시된 바와 같이 보호층(PSV)의 일면으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상) 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 뱅크 패턴(BNKP)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
제1 및 제2 전극들(EL1, EL2) 각각은 대응하는 뱅크 패턴(BNKP) 상에 제공 및/또는 형성(또는 배치)될 수 있다. 이 경우, 제1 및 제2 전극들(EL1, EL2) 각각은, 단면 상에서 볼 때, 그 하부에 배치된 뱅크 패턴(BNKP)의 형상에 대응하는 표면 프로파일을 가질 수 있다. 이에 따라, 발광 소자들(LD)에서 방출된 광이 상기 제1 및 제2 전극들(EL1, EL2) 각각에 의해 반사되어 표시 장치의 화상 표시 방향으로 더욱 진행될 수 있다. 뱅크 패턴(BNKP)과 제1 및 제2 전극들(EL1, EL2) 각각은 발광 소자들(LD)에서 방출된 광을 원하는 방향으로 유도하여 표시 장치의 광 효율을 향상시키는 반사 부재로 활용될 수 있다. 이에 따라, 발광 소자들(LD)의 출광 효율이 더욱 향상될 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 평면 상에서 볼 때 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다. 일 예로, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 발광 소자들(LD) 상의 제2 절연층(INS2) 상에서 일정 간격을 사이에 두고 이격되게 배치될 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 동일한 층에 제공되고 동일 공정을 통해 형성될 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라 제1 및 제2 접촉 전극들(CNE1, CNE2)은 서로 상이한 층에 제공되고 상이한 공정을 통해 형성될 수 있다. 이 경우, 도 29에 도시된 바와 같이, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 사이에 추가 절연층(AUINS)이 제공 및/또는 형성될 수 있다. 추가 절연층(AUINS)은 제1 접촉 전극(CNE1) 상에 제공되어 제1 접촉 전극(CNE1)을 외부로 노출되지 않게 하여 제1 접촉 전극(CNE1)의 부식을 방지할 수 있다. 추가 절연층(AUINS)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 일 예로, 추가 절연층(AUINS)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 추가 절연층(AUINS)은 단일막 또는 다중막으로 형성될 수 있다.
제1 및 제2 접촉 전극들(CNE1, CNE2) 상에는 제3 절연층(INS3)이 제공 및/또는 형성(또는 배치)될 수 있다. 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제3 절연층(INS3)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제3 절연층(INS3)은 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자들(LD)을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다. 실시예에 따라, 제3 절연층(INS3)의 상부에는 적어도 한 층의 오버 코트층(예를 들어, 표시 소자층(DPL)의 상면을 평탄화하는 층)이 더 배치될 수도 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.

Claims (20)

  1. 길이 방향으로 배치된 제1 단부와 제2 단부를 포함한 발광 소자에 있어서,
    상기 발광 소자는,
    상기 제1 단부에 배치된 제1 반도체층;
    상기 제1 반도체층 상에 배치된 활성층;
    상기 활성층 상에 배치된 제2 반도체층;
    상기 활성층과 상기 제1 반도체층 사이에 제공되며, 제1 영역과 제2 영역을 포함하는 제1 배리어층; 및
    상기 제1 반도체층, 상기 활성층, 상기 제1 배리어층, 및 상기 제2 반도체층 각각의 외주면을 감싸는 절연막을 포함하고,
    상기 제1 영역은 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층의 알루미늄 조성보다 높은 알루미늄 조성을 갖는 반도체층을 포함하고,
    상기 제1 배리어층의 상기 제2 영역은 산화층을 포함하는, 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함하고, 상기 제2 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함하며,
    상기 활성층과 상기 제1 배리어층은 상기 n형 도펀트 또는 상기 p형 도펀트가 도핑되지 않은 반도체층인, 발광 소자.
  3. 제2 항에 있어서,
    상기 제2 반도체층과 상기 활성층 사이에 배치되며, 제3 영역과 제4 영역을 포함하는 제2 배리어층을 더 포함하고,
    상기 제2 배리어층은 상기 n형 도펀트 또는 상기 p형 도펀트가 도핑되지 않은 반도체층인, 발광 소자.
  4. 제3 항에 있어서,
    상기 제2 배리어층의 상기 제3 영역은 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층의 알루미늄 조성보다 높은 알루미늄 조성을 갖는 반도체층을 포함하고, 상기 제2 배리어층의 상기 제4 영역은 산화층을 포함하며,
    상기 제3 영역과 상기 제4 영역은 상기 발광 소자의 상기 길이 방향으로 동일한 두께를 갖는, 발광 소자.
  5. 제4 항에 있어서,
    상기 제2 영역과 상기 제4 영역은 상기 발광 소자의 상기 길이 방향과 교차하는 방향으로 서로 동일하거나 서로 상이한 폭을 갖는, 발광 소자.
  6. 제4 항에 있어서,
    상기 제2 영역과 상기 제4 영역은 상기 발광 소자의 상기 길이 방향으로 서로 동일하거나 서로 상이한 두께를 갖는, 발광 소자.
  7. 제3 항에 있어서,
    상기 제1 배리어층과 상기 제2 배리어층은 서로 동일한 물질을 포함하는, 발광 소자.
  8. 제4 항에 있어서,
    상기 제1 배리어층의 상기 제1 영역과 상기 제2 배리어층의 상기 제3 영역은 알루미늄, 인듐, 및 인을 포함한 AlInP층 또는 알루미늄, 갈륨, 및 비소를 포함한 AlGaAs층을 포함하는, 발광 소자.
  9. 제1 항에 있어서,
    상기 제1 배리어층의 상기 제1 영역과 상기 제1 배리어층의 상기 제2 영역은 상기 발광 소자의 상기 길이 방향으로 동일한 두께를 갖는, 발광 소자.
  10. 제1 항에 있어서,
    상기 제2 반도체층 상에 제공되며 상기 발광 소자의 상기 제2 단부에 배치된 전극을 더 포함하는, 발광 소자.
  11. 발광 적층체를 형성하기 위하여 기판 상에 제1 반도체층, 제1 배리어층, 활성층, 제2 배리어층, 제2 반도체층, 및 전극을 형성하는 단계;
    상기 발광 적층체를 식각하여 적어도 하나의 발광 적층 패턴을 형성하고, 상기 제1 반도체층의 일 영역을 외부로 노출하는 단계;
    상기 제1 및 제2 배리어층들 각각이 서로 상이한 물질을 포함하는 제1 영역과 제2 영역을 포함하도록 상기 적어도 하나의 발광 적층 패턴에 열처리를 진행하는 단계;
    상기 발광 적층 패턴 상에 절연 물질층을 형성하고, 상기 절연 물질층을 수직 방향으로 식각하여 상기 적어도 하나의 발광 적층 패턴의 표면을 둘러싸는 절연막을 형성하는 단계; 및
    상기 절연막에 둘러싸인 상기 적어도 하나의 발광 적층 패턴을 상기 기판으로부터 분리하여 발광 소자를 형성하는 단계를 포함하고,
    상기 발광 소자는 상기 발광 소자의 길이 방향으로 배치된 상기 제1 반도체층, 상기 제1 배리어층, 상기 활성층, 상기 제2 배리어층, 상기 제2 반도체층, 및 상기 전극을 포함하고,
    상기 제1 및 제2 배리어층들 각각의 제1 영역은 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층의 알루미늄 조성보다 높은 알루미늄 조성을 갖는 반도체층을 포함하고, 상기 제1 및 제2 배리어층들 각각의 제2 영역은 산화층을 포함하는, 발광 소자의 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함하고, 상기 제2 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함하며,
    상기 제1 배리어층, 상기 활성층, 및 상기 제2 배리어층은 상기 n형 도펀트 또는 상기 p형 도펀트가 도핑되지 않은 반도체층인, 발광 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 제1 배리어층의 제2 영역과 상기 제2 배리어층의 제2 영역은 상기 발광 소자의 상기 길이 방향과 교차하는 방향으로 서로 동일하거나 서로 상이한 폭을 갖는, 발광 소자의 제조 방법.
  14. 제12 항에 있어서,
    상기 제1 배리어층의 제2 영역과 상기 제2 배리어층의 제2 영역은 상기 발광 소자의 상기 길이 방향으로 서로 동일하거나 서로 상이한 두께를 갖는, 발광 소자의 제조 방법.
  15. 제12 항에 있어서,
    상기 발광 적층체를 형성하는 단계는,
    상기 기판 상에 상기 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 상에 상기 제1 배리어층을 형성하는 단계;
    상기 제1 배리어층 상에 상기 활성층을 형성하는 단계;
    상기 활성층 상에 상기 제2 배리어층을 형성하는 단계;
    상기 제2 배리어층 상에 상기 제2 반도체층을 형성하는 단계; 및
    상기 제2 반도체층 상에 상기 추가 전극을 형성하는 단계를 포함하는, 발광 소자의 제조 방법.
  16. 제12 항에 있어서,
    상기 제1 및 제2 배리어층들 각각의 제1 영역은 알루미늄, 인듐, 및 인을 포함한 AlInP층 또는 알루미늄, 갈륨, 및 비소를 포함한 AlGaAs층을 포함하는, 발광 소자의 제조 방법.
  17. 제11 항에 있어서,
    상기 제1 배리어층과 상기 제2 배리어층은 서로 동일한 물질을 포함하고,
    상기 제1 및 제2 배리어층들 각각의 제1 영역은 해당 배리어층의 상기 제2 영역과 동일한 두께를 갖는, 발광 소자의 제조 방법.
  18. 기판 상에서 제1 방향으로 서로 이격되고 상기 제1 방향과 다른 제2 방향으로 연장된 제1 전극과 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치된 복수의 발광 소자들을 포함하고,
    상기 발광 소자들 각각은,
    상기 발광 소자의 길이 방향으로 배치된 제1 단부와 제2 단부;
    상기 제1 단부에 배치된 제1 반도체층;
    상기 제1 반도체층 상에 배치되며, 제1 영역과 제2 영역을 포함하는 제1 배리어층;
    상기 제1 배리어층 상에 배치된 활성층;
    상기 활성층 상에 배치되며, 제3 영역과 제4 영역을 포함한 제2 배리어층;
    상기 제2 배리어층 상에 배치된 제2 반도체층;
    상기 제2 반도체층 상에 배치된 제3 전극; 및
    상기 제1 반도체층, 상기 제1 배리어층, 상기 활성층, 상기 제2 배리어층, 상기 제2 반도체층, 및 상기 제3 전극 각각의 외주면을 감싸는 절연막을 포함하고,
    상기 제1 영역과 상기 제3 영역은 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층의 알루미늄 조성보다 높은 알루미늄 조성을 갖는 반도체층을 포함하고, 상기 제2 영역과 상기 제4 영역은 산화층을 포함하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함하고, 상기 제2 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함하며,
    상기 제1 배리어층, 상기 활성층, 및 상기 제2 배리어층은 비도핑 영역이고,
    상기 제1 영역과 상기 제2 영역은 상기 발광 소자의 상기 길이 방향으로 동일한 두께를 갖고, 상기 제3 영역과 상기 제4 영역은 상기 발광 소자의 상기 길이 방향으로 동일한 두께를 갖는, 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 전극과 상기 복수의 발광 소자들 각각의 상기 제1 및 제2 단부들 중 하나의 단부 상에 위치한 제1 접촉 전극; 및
    상기 제2 전극과 상기 복수의 발광 소자들 각각의 상기 제1 및 제2 단부들 중 나머지 단부 상에 위치한 제2 접촉 전극을 포함하고,
    상기 제1 접촉 전극은 상기 제1 전극과 전기적으로 연결되고, 상기 제2 접촉 전극은 상기 제2 전극과 전기적으로 연결되는, 표시 장치.
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