WO2022045709A1 - 발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치 - Google Patents

발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치 Download PDF

Info

Publication number
WO2022045709A1
WO2022045709A1 PCT/KR2021/011230 KR2021011230W WO2022045709A1 WO 2022045709 A1 WO2022045709 A1 WO 2022045709A1 KR 2021011230 W KR2021011230 W KR 2021011230W WO 2022045709 A1 WO2022045709 A1 WO 2022045709A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
electrode
light emitting
semiconductor layer
emitting device
Prior art date
Application number
PCT/KR2021/011230
Other languages
English (en)
French (fr)
Inventor
차형래
김동욱
장성애
함지현
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to CN202180050184.0A priority Critical patent/CN115868024A/zh
Publication of WO2022045709A1 publication Critical patent/WO2022045709A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/0008—Devices characterised by their operation having p-n or hi-lo junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0025—Processes relating to coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate

Definitions

  • the present invention relates to a light emitting device, a method for manufacturing the same, and a display device including the same.
  • the present invention provides a light emitting device in which ohmic electrodes are formed at both ends, respectively, and one surface exposed from the ohmic electrode has a constant surface roughness to make the properties of both ends uniform, and a method of manufacturing the same.
  • the present invention provides a display device including the above-described light emitting element.
  • the light emitting device includes a first end and a second end positioned in the longitudinal direction of the light emitting device, a first electrode corresponding to the first end; a first semiconductor layer disposed on the first electrode; an active layer disposed on the first semiconductor layer; a second semiconductor layer disposed on the active layer; and a second electrode disposed on the second semiconductor layer and corresponding to the second end portion.
  • the second electrode may include a first layer positioned on the first semiconductor layer and a second layer positioned on the first layer.
  • the first semiconductor layer may include a p-type semiconductor layer doped with a p-type dopant
  • the second semiconductor layer may include an n-type semiconductor layer doped with an n-type dopant
  • the first electrode may be in ohmic contact with the first semiconductor layer
  • the second electrode may be in ohmic contact with the second semiconductor layer
  • the first layer and the second layer may include a transparent conductive material.
  • the first layer may include a transparent metal
  • the second layer may include a transparent conductive oxide
  • the outer surface of the second layer may include a concave-convex pattern having a uniform shape as a whole.
  • the outer surface of the second layer may include a concave-convex pattern of a non-uniform shape as a whole.
  • the light emitting device may further include an insulating film surrounding an outer peripheral surface of each of the first electrode, the first semiconductor layer, the active layer, the second semiconductor layer, and the second electrode.
  • One region of the insulating layer corresponding to the second end may have a smaller thickness as it goes upward in the longitudinal direction.
  • a region of the insulating layer corresponding to the second end and a region of the insulating layer corresponding to the first end may have different shapes.
  • the insulating layer may surround a portion of an outer peripheral surface of the second electrode to expose at least a portion of the second electrode.
  • the lower surface of the first electrode when viewed in the longitudinal direction, may be substantially flat and parallel to the upper surface of the second electrode.
  • the above-described light emitting device may include: providing a first substrate; forming a light emitting laminate in which a first electrode, a first semiconductor layer, an active layer, a second semiconductor layer, and a second electrode are sequentially stacked on a first surface of the first substrate; forming a buffer layer on the second electrode; bonding the first substrate and the second substrate by forming an adhesive layer on the buffer layer and disposing a second substrate on the adhesive layer; exposing the first electrode by rotating the first substrate up and down so that a second surface of the first substrate facing the first surface faces upward and then removing the first substrate by a laser separation method; etching the light-emitting stack in a vertical direction to form a light-emitting stacking pattern, and exposing a region of the buffer layer; forming an insulating material layer on a surface of the light emitting laminated pattern and one region of the buffer layer, and vertically etching the insulating material layer to form an insulating layer surrounding the light emitting laminated pattern; and forming at least
  • the at least one light emitting device may include the second electrode, the second semiconductor layer, the active layer, the first semiconductor layer, and the first electrode disposed in the longitudinal direction of the light emitting device. there is.
  • the first semiconductor layer may include an n-type semiconductor layer doped with an n-type dopant
  • the second semiconductor layer may include a p-type semiconductor layer doped with a p-type dopant.
  • the first electrode includes a first layer disposed on the first semiconductor layer and a second layer disposed on the first layer, wherein the first layer and the second layer are transparent and conductive material may be included.
  • the first layer may include a transparent metal
  • the second layer may include a transparent conductive oxide.
  • the buffer layer may be an inorganic insulating layer including an inorganic material.
  • the forming of the light emitting laminate may include: forming the first electrode on the first substrate; forming the first semiconductor layer on the first electrode; forming the active layer on the first semiconductor layer; forming the second semiconductor layer on the active layer; and forming the second electrode on the second semiconductor layer.
  • the forming of the light emitting layered pattern may include: forming a mask on the exposed first electrode; forming at least one fine pattern on the mask; forming at least one mask pattern corresponding to the fine pattern by etching the mask; forming a groove portion by vertically etching the remaining regions except for one region corresponding to the mask pattern; and removing the mask pattern.
  • a display device may include: a first pixel electrode and a second pixel electrode spaced apart from each other in a first direction on a substrate and extending in a second direction different from the first direction; and a plurality of light emitting devices disposed between the first pixel electrode and the second pixel electrode and each having a first end and a second end in a longitudinal direction thereof.
  • each of the light emitting elements a first electrode corresponding to the first end; a first semiconductor layer disposed on the first electrode; an active layer disposed on the first semiconductor layer; a second semiconductor layer disposed on the active layer; and a second electrode corresponding to the second end and including a first layer disposed on the second semiconductor layer and a second layer disposed on the first layer.
  • each of the first and second ends may be positioned to overlap one of the first and second pixel electrodes when viewed in cross-section.
  • the first layer and the second layer may include a transparent conductive material.
  • the display device may include: a first contact electrode disposed on the first end of each of the first pixel electrode and the light emitting devices; and a second contact electrode disposed on a second end of each of the second pixel electrode and the light emitting devices.
  • the first contact electrode may be electrically connected to the first pixel electrode
  • the second contact electrode may be electrically connected to the second pixel electrode.
  • a light emitting device, a method of manufacturing the same, and a display device including the same separate the first electrode in ohmic contact with the n-type semiconductor layer from the growth substrate (first substrate) using a laser separation method and chemically separate the first electrode
  • the separation surface of the first electrode and the separation surface of the second electrode may have a constant surface roughness. Accordingly, it is possible to manufacture light emitting devices having uniform characteristics of both ends.
  • the contact area of the first contact electrode in contact with the first electrode of each light emitting element and the contact area of the second contact electrode in contact with the second electrode of the light emitting element may be substantially the same or similar. Accordingly, the reliability of the light emitting device can be improved by minimizing defects due to non-uniformity of the contact area of both ends of each light emitting device.
  • FIG. 1 is a perspective view schematically illustrating a light emitting device according to an embodiment.
  • FIG. 2 to 4B are cross-sectional views illustrating the light emitting device of FIG. 1 according to various embodiments.
  • 5 to 20 are cross-sectional views sequentially illustrating a method of manufacturing the light emitting device of FIGS. 1 and 2 .
  • FIG. 21 is a diagram illustrating a display device according to an exemplary embodiment, and is a schematic plan view of the display device using the light emitting device shown in FIGS. 1 and 2 as a light source.
  • FIG. 22 is a circuit diagram illustrating an electrical connection relationship between components included in one pixel illustrated in FIG. 21 according to an embodiment.
  • FIG. 23 is a plan view schematically illustrating one of the pixels illustrated in FIG. 21 .
  • FIG. 24 is a cross-sectional view taken along line I to I' of FIG. 23 .
  • FIG. 25 is a schematic enlarged cross-sectional view of a portion EA1 of FIG. 24 .
  • FIG. 26 is a schematic enlarged view of part EA2 of FIG. 25 .
  • FIG. 27 is a schematic enlarged view of part EA3 of FIG. 25 .
  • 29 is a cross-sectional view taken along line III to III' of FIG. 23 .
  • FIG. 30 is a plan view schematically illustrating a pixel according to an embodiment.
  • FIG. 31 is a cross-sectional view taken along line IV to IV' of FIG. 30 .
  • FIG. 32 is a cross-sectional view of the bank pattern of FIG. 31 implemented according to an embodiment, and is a cross-sectional view taken along line IV to IV′ of FIG. 30 .
  • FIG. 33 is a cross-sectional view of the first and second contact electrodes of FIG. 31 , which is implemented according to an embodiment, and is a cross-sectional view taken along line IV to IV′ of FIG. 30 .
  • first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, a first component may be referred to as a second component, and similarly, a second component may also be referred to as a first component.
  • the singular expression includes the plural expression unless the context clearly dictates otherwise.
  • the formed direction is not limited only to the upper direction, and includes those formed in the side or lower direction.
  • a part of a layer, film, region, plate, etc. is said to be "under” another part, this includes not only cases where it is “directly under” another part, but also cases where there is another part in between.
  • a certain component eg 'first component'
  • another component eg 'second component'
  • a certain component eg. 'first component'
  • another component eg 'second component'
  • a certain component eg. 'first component'
  • another component eg. 'second component'
  • no other element eg., a 'third element'
  • the term “at least one” may be intended to include “at least one selected from the group” for the purposes of its meaning and interpretation.
  • “at least one of A and B” may be understood to mean “A, B or A and B”.
  • “gradually” may mean that a change occurs at an intermediate rate as opposed to abrupt or abrupt, as will be understood by one of ordinary skill in the art.
  • FIG. 1 is a perspective view schematically illustrating a light emitting device according to an embodiment
  • FIGS. 2 to 4B are cross-sectional views illustrating the light emitting device of FIG. 1 according to an embodiment.
  • the type and/or shape of the light emitting device is not limited to the embodiment shown in FIGS. 1 to 4B .
  • the light emitting device LD is interposed between the first semiconductor layer 11 , the second semiconductor layer 13 , and the first semiconductor layer 11 and the second semiconductor layer 13 .
  • An active layer 12 may be included.
  • the light emitting device LD may include a first electrode 16 and a second electrode 15 .
  • the light emitting device LD is a light emitting stack in which the second electrode 15 , the second semiconductor layer 13 , the active layer 12 , the first semiconductor layer 11 , and the first electrode 16 are stacked. It may be implemented as a pattern (10).
  • the light emitting device LD may be provided in a shape extending in one direction.
  • the light emitting device LD may include a first end EP1 or a lower end and a second end EP2 or an upper end along the extending direction.
  • One semiconductor layer among the first and second semiconductor layers 11 and 13 may be disposed at the first end EP1 or the lower end of the light emitting device LD, and the second end of the light emitting device LD
  • the remaining semiconductor layers among the first and second semiconductor layers 11 and 13 may be disposed on (EP2, or the upper end).
  • the second semiconductor layer 13 may be disposed on the first end EP1 or lower end of the light emitting element LD, and the second end EP2 or the upper end of the light emitting element LD. end), the first semiconductor layer 11 may be disposed.
  • the light emitting device LD may be provided in various shapes.
  • the light emitting device LD may have a long rod-like shape (ie, an aspect ratio greater than 1) in the length L direction or a bar-like shape.
  • a length L of the light emitting device LD in the longitudinal direction may be greater than a diameter D or a width of a cross-section thereof.
  • the light emitting device LD is, for example, a light emitting diode (LED) manufactured so as to have a diameter (D) and/or a length (L) of about a nano scale to a micro scale. ) may be included.
  • LED light emitting diode
  • the diameter D of the light emitting device LD may be about 0.5 ⁇ m to 500 ⁇ m, and the length L thereof may be about 1 ⁇ m to 10 ⁇ m.
  • the diameter D and the length L of the light emitting element LD are not limited thereto, and the light emitting element LD is not limited thereto so as to meet the requirements (or design conditions) of a lighting device or a self-luminous display device to which the light emitting element LD is applied.
  • the size of the light emitting device LD may be changed.
  • the second semiconductor layer 13 may include, for example, at least one p-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is doped with a second conductive dopant (or p-type dopant) such as Mg. It may include a type semiconductor layer.
  • the material constituting the second semiconductor layer 13 is not limited thereto, and in addition to this, various materials may form the second semiconductor layer 13 .
  • the second semiconductor layer 13 may include a gallium nitride (GaN) semiconductor material doped with a second conductive dopant (or a p-type dopant).
  • the second semiconductor layer 13 may include an upper surface 13b in contact with the active layer 12 and a lower surface 13a in contact with the second electrode 15 along the longitudinal direction of the light emitting device LD. .
  • the active layer 12 is disposed on the second semiconductor layer 13 and may be formed in a single or multiple quantum wells structure.
  • the active layer 12 includes a barrier layer (not shown), a strain reinforcing layer, and a well layer. It can be repeatedly stacked as a unit of The strain-reinforced layer may have a smaller lattice constant than the barrier layer to further strengthen the strain applied to the well layer, for example, the compressive strain.
  • the structure of the active layer 12 is not limited to the above-described embodiment.
  • the active layer 12 may emit light having a wavelength of 400 nm to 900 nm, and a double hetero structure may be used.
  • a clad layer (not shown) doped with a conductive dopant may be formed on the upper and/or lower portions of the active layer 12 in the length L direction of the light emitting device LD.
  • the clad layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or InAlGaN may be used to form the active layer 12 , and in addition to this, various materials may constitute the active layer 12 .
  • the active layer 12 may include a first surface 12a in contact with the second semiconductor layer 13 and a second surface 12b in contact with the first semiconductor layer 11 .
  • the light emitting device LD When an electric field greater than a predetermined voltage is applied to both ends of the light emitting device LD, the light emitting device LD emits light while electron-hole pairs are combined in the active layer 12 .
  • the light emitting device LD can be used as a light source (or light emitting source) of various light emitting devices including pixels of a display device.
  • the first semiconductor layer 11 is disposed on the second surface 12b of the active layer 12 , and may include a semiconductor layer of a different type from that of the second semiconductor layer 13 .
  • the first semiconductor layer 11 may include at least one n-type semiconductor layer.
  • the first semiconductor layer 11 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and includes a first conductive dopant (or an n-type dopant) such as Si, Ge, Sn, or the like. ) may be a doped n-type semiconductor layer.
  • the material constituting the first semiconductor layer 11 is not limited thereto, and in addition to this, the first semiconductor layer 11 may be formed of various materials.
  • the first semiconductor layer 11 may include a gallium nitride (GaN) semiconductor material doped with a first conductive dopant (or an n-type dopant).
  • the first semiconductor layer 11 is in contact with the lower surface 11a and the first electrode 16 in contact with the second surface 12b of the active layer 12 along the length L direction of the light emitting element LD. It may include an upper surface 11b.
  • the second semiconductor layer 13 and the first semiconductor layer 11 may have different thicknesses in the length L direction of the light emitting device LD.
  • the first semiconductor layer 11 may have a relatively greater thickness than the second semiconductor layer 13 along the length L direction of the light emitting device LD.
  • the active layer 12 of the light emitting device LD may be located closer to the lower surface 13a of the second semiconductor layer 13 than the upper surface 11b of the first semiconductor layer 11 .
  • each of the first semiconductor layer 11 and the second semiconductor layer 13 includes at least one or more layers, for example, a cladding layer and/or a tensile strain barrier reducing (TSBR) layer. may further include.
  • the TSBR layer may be a strain mitigating layer disposed between semiconductor layers having different lattice structures to serve as a buffer for reducing a lattice constant difference.
  • the TSBR layer may be formed of a p-type semiconductor layer such as p-GaInP, p-AlInP, p-AlGaInP, or the like, but is not limited thereto.
  • the second electrode 15 may contact the lower surface 13a of the second semiconductor layer 13 .
  • the second electrode 15 may be an ohmic contact electrode electrically connected to the second semiconductor layer 13 .
  • the second electrode 15 may include a conductive material having a transmittance (or light transmittance) greater than or equal to a certain level.
  • the second electrode 15 may include chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), indium tin oxide (ITO), indium zinc oxide ( Indium zinc oxide (IZO), indium tin zinc oxide (ITZO), and oxides or alloys thereof may be used alone or in combination.
  • the second electrode 15 may be substantially transparent.
  • the second electrode 15 may include an upper surface 15b in contact with the second semiconductor layer 13 and a lower surface 15a exposed to the outside along the length L direction of the light emitting device LD. .
  • the lower surface 15a of the second electrode 15 may be the first end EP1 or the lower end of the light emitting device LD.
  • the first electrode 16 may be provided on the first semiconductor layer 11 to contact the upper surface 11b of the first semiconductor layer 11 .
  • the first electrode 16 may include a first layer 16a and a second layer 16 .
  • the first electrode 16 may include a second layer 16b and a first layer 16a positioned in the length L direction of the light emitting device LD.
  • the second layer 16b may be an ohmic contact electrode in direct contact with the upper surface 11b of the first semiconductor layer 11 .
  • the second layer 16b may include a conductive material having a transmittance (or light transmittance) greater than or equal to a certain level.
  • the second layer 16b may include a transparent conductive oxide from among the materials exemplified as constituent materials of the second electrode 15 .
  • the second layer 16b may be formed of indium (In), titanium (Ti), chromium (Cr), nickel (Ni), etc. in the form of a thin film.
  • the second layer 16b includes a lower surface 16b_1 in contact with the first semiconductor layer 11 and an upper surface 16b_2 in contact with the first layer 16a in the length L direction of the light emitting device LD. may include
  • the first layer 16a may directly contact the upper surface 16b_2 of the second layer 16b.
  • the first layer 16a may be formed of a transparent conductive oxide having a transmittance (or light transmittance) greater than or equal to a certain level.
  • the first layer 16a may be an oxide containing indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), or fluorine. It may include fluorine doped tin oxide (FTO), fluorine doped zinc oxide, and the like.
  • the first layer 16a may include a metal in the form of a thin film. In this case, the metal may include gold (Au) or the like.
  • the first layer 16a may include a lower surface 16a_1 in contact with the second layer 16b in the length L direction of the light emitting device LD and an upper surface 16a_2 exposed to the outside.
  • the upper surface 16a_2 of the first layer 16a may be the second end EP2 or the upper end of the light emitting device LD.
  • the upper surface 16a_2 of the first layer 16a may have an overall uniform, for example, a smooth surface.
  • the present invention is not limited thereto, and according to an embodiment, the upper surface 16a_2 of the first layer 16a includes an uneven pattern having an overall uniform (or regular) periodicity as shown in FIG. 4A . It may have a surface roughness of Also, according to another exemplary embodiment, the upper surface 16a_2 of the first layer 16a may have a surface roughness including an uneven (or irregular) pattern of irregularities as a whole as shown in FIG. 4B .
  • the upper surface 16a_2 of the first layer 16a includes a concave-convex pattern having a uniform (or regular) form of periodicity or a non-uniform (or irregular) form of concavo-convex pattern , the light emitted from the active layer 12 causes diffuse reflection, so that the light extraction efficiency can be further improved.
  • the first layer 16a and the second layer 16b are illustrated as having the same thickness in the length L direction of the light emitting device LD, but the present invention is not limited thereto. .
  • the second layer 16b may have a greater thickness in the length L direction of the light emitting device LD than the first layer 16a.
  • the second layer 16b since the second layer 16b corresponds to an ohmic contact electrode in direct contact with the first semiconductor layer 11 , the second layer 16b may be in smooth ohmic contact with the first semiconductor layer 11 . ) can be deposited in the form of a thin film.
  • the second layer 16b may be designed to have a smaller thickness in the length L direction of the light emitting device LD than the first layer 16a, but is not limited thereto.
  • the light emitting stacking pattern 10 may be provided and/or formed in a shape corresponding to the shape of the light emitting device LD.
  • the light emitting stacking pattern 10 may also be provided and/or formed in a cylindrical shape.
  • each of the second electrode 15 , the second semiconductor layer 13 , the active layer 12 , the first semiconductor layer 11 , and the first electrode 16 is It may have a cylindrical shape.
  • a second electrode 15 electrically connected to the second semiconductor layer 13 is disposed at the first end EP1 or lower end of the light emitting element LD along the length L direction of the light emitting element LD, a first electrode 16 electrically connected to the first semiconductor layer 11 may be disposed at the second end EP2 or upper end of the light emitting device LD.
  • the light emitting device LD is positioned at both ends EP1 and EP2 of the light emitting device LD and includes a lower surface 15a of the second electrode 15 exposed to the outside and a first layer of the first electrode 16 .
  • the upper surface 16a_2 of (16a) may be included.
  • the lower surface 15a of the second electrode 15 and the upper surface 16a_2 of the first layer 16a are exposed to the outside so as to be in contact with an external conductive material, for example, a contact electrode and electrically connected to the contact electrode.
  • an external conductive material for example, a contact electrode and electrically connected to the contact electrode.
  • surface eg, the outer surface.
  • the light-emitting stacking pattern 10 is provided and/or formed in a shape corresponding to the shape of the light-emitting device LD, the light-emitting stacking pattern 10 is substantially similar to or the same as the length L of the light-emitting device LD. can have a length.
  • the light emitting device LD may further include an insulating layer 14 .
  • the insulating layer 14 may be omitted or provided to cover only a portion of the light emitting stacking pattern 10 .
  • the insulating layer 14 may prevent an electrical short circuit that may occur when the active layer 12 comes into contact with a conductive material other than the first and second semiconductor layers 11 and 13 .
  • the insulating layer 14 may minimize surface defects of the light emitting device LD, thereby improving the lifetime and luminous efficiency of the light emitting device LD.
  • the insulating layer 14 may prevent an unwanted short circuit between the light emitting devices LD. As long as the active layer 12 can prevent a short circuit with an external conductive material, whether or not the insulating layer 14 is provided is not limited.
  • the insulating layer 14 may include a transparent insulating material.
  • the insulating layer 14 may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum oxide (AlOx), titanium oxide (TiOx), hafnium oxide (HfOx), titanium strontium oxide ( SrTiOx), cobalt oxide (CoxOy), magnesium oxide (MgO), zinc oxide (ZnO), ruthenium oxide (RuOx), nickel oxide (NiO), tungsten oxide (WOx), tantalum oxide (TaOx), gadolinium oxide (GdOx) ), Zirconium Oxide (ZrOx), Gallium Oxide (GaOx), Vanadium Oxide (VxOy), ZnO:Al, ZnO:B, InxOy:H, Niobium Oxide (NbxOy), Magnesium Fluoride (MgFx), Aluminum Fluor
  • the insulating layer 14 may be provided in the form of a single layer or may be provided in the form of a multilayer including at least a double layer.
  • the insulating layer 14 may be formed and/or provided on the outer circumferential surface (or surface) of the light emitting stacked pattern 10 so as to surround the outer circumferential surface of the active layer 12 , and in addition to the second electrode 15 and the second semiconductor layer 13 , ), the first semiconductor layer 11 , and the outer peripheral surface of each of the first electrode 16 may be further surrounded.
  • a portion of the insulating layer 14 is removed in FIG. 1 , and the second electrode 15 , the second semiconductor layer 13 , the active layer 12 , and the second electrode 15 included in the light emitting device LD are shown.
  • the first semiconductor layer 11 and the first electrode 16 may be surrounded by the insulating layer 14 .
  • the insulating film 14 may completely surround the outer peripheral surface of the second electrode 15 and the outer peripheral surface of the first electrode 16, respectively, but is not limited thereto. According to an exemplary embodiment, the insulating layer 14 may surround only a portion of the outer circumferential surface of the second electrode 15 and/or a portion of the outer circumferential surface of the first electrode 16 .
  • the insulating layer 14 includes a lower surface 14a parallel to the lower surface 15a of the second electrode 15 in a direction crossing the length L direction of the light emitting element LD, and the length L direction. It may include an upper surface 14b facing the lower surface 14a and a side surface 14c surrounding the outer peripheral surface of the light emitting stacking pattern 10 .
  • the lower surface 14a of the insulating film 14 , the upper surface 14b of the insulating film 14 , and the side surface 14c of the insulating film 14 may be connected to each other and may be continuous.
  • the upper surface 14b of the insulating film 14 may be defined as an imaginary surface including the upper periphery of the insulating film 14
  • the lower surface 14a of the insulating film 14 is the lower periphery of the insulating film 14 . It may be defined as a virtual surface including
  • the lower surface 14a of the insulating film 14 may be located on the same plane (or on the same line) as the lower surface 15a of the second electrode 15 , and the upper surface 14b of the insulating film 14 is the second electrode 15 .
  • the first electrode 16 may be positioned on the same plane (or on the same line) as the upper surface 16a_2 of the first layer 16a.
  • the lower surface 14a of the insulating film 14 and the lower surface 15a of the second electrode 15 do not necessarily have to be located on the same surface (or on the same line), but different surfaces (or different surfaces) depending on the embodiment. line) may be located.
  • the upper surface 14b of the insulating film 14 and the upper surface 16a_2 of the first layer 16a do not necessarily have to be located on the same plane (or on the same line), and depending on the embodiment, different surfaces from each other. (or on a different line).
  • the upper surface 14b of the insulating film 14 is located on a different surface (or different line) from the upper surface 16a_2 of the first layer 16a, so that the first A portion, for example, a side surface of the layer 16a may be exposed to the outside.
  • the insulating layer 14 may cover a portion of the outer peripheral surface of the first electrode 16 to expose a portion of the first electrode 16 .
  • a contact area between the conductive material, for example, a contact electrode (not shown) and the first layer 16a may increase. Accordingly, the contact electrode and the first layer 16a may be electrically and/or physically more stably connected.
  • the insulating layer 14 may be formed by forming an insulating material layer (not shown) on the outer circumferential surface (or surface) of the light emitting stacked pattern 10 and then removing a portion of the insulating material layer through an etching process.
  • the above-described etching process may be an anisotropic dry etching method. Due to the dry etching process, a portion of the side surface 14c of the insulating layer 14 in contact with the upper surface 14b may be provided in a shape having a predetermined radius of curvature or may be provided in a shape having a predetermined slope.
  • the side surface 14c of the insulating film 14 is directed upward along the length L of the light emitting element LD.
  • the thickness d may be reduced.
  • the one portion of the insulating layer 14 corresponding to the second end EP2 may have a shape different from that of another portion corresponding to the first end EP1 (or lower end) that is not provided to have a curvature.
  • the second electrode 15 , the second semiconductor layer 13 , the active layer 12 , the first semiconductor layer 11 , and the first electrode 16 are sequentially stacked along the length (L) direction of the light emitting device LD. ) may have different thicknesses, but is not limited thereto.
  • the above-described light emitting device LD may be manufactured by growing on a substrate (not shown) for epitaxial growth.
  • the light emitting device grown on the substrate is separated from the substrate using a physical method.
  • the separation surface is not uniform and may have different surface roughness depending on the area.
  • the term “constant” may mean that the size, shape, range, time, etc. of something is uniform or substantially uniform, but is not limited thereto.
  • the term “constant” may also mean that one surface of an object is uniformly even, uniform, flat, or flat.
  • the term “constant” may also mean that an object is generally or averagely even, uniform, flat, or flat on one side. However, the definition of the term “constant” is not limited thereto.
  • one surface of the light emitting device separated from the substrate does not have a uniform surface roughness in general (or average) for each region, but has different surface roughness can
  • a physical separation method of separating the light emitting device and the substrate by applying a physical force or impact between the light emitting device LD and the substrate the substrate and the light emitting device according to the strength (or size) and location of the applied force.
  • At least one region of one surface of the light emitting device separated from the substrate by different stresses applied to each may include a step difference. Due to the above-described step, at least one region of one surface of the light emitting device is different from the other regions of the one surface. .
  • one surface of the light emitting device may have various shapes (or surfaces) without uniformity.
  • one surface of the light emitting device separated from the substrate and the other surface of the light emitting device facing the one surface may have different surface roughness.
  • a contact defect may occur when the light emitting element LD comes into contact with the contact electrode.
  • the light emitting device LD uses a laser lift-off (LLO) method and/or a chemical lift-off (CLO) method to alleviate the above-described uneven and non-uniform surface.
  • LLO laser lift-off
  • CLO chemical lift-off
  • a surface in which the first end EP1 (or lower end) and the second end EP2 (or upper end) of the light emitting element LD are substantially (or average) constant by separating the light emitting element LD and the substrate It can be made to have roughness. In this regard, it will be described later with reference to FIGS. 5 to 20 .
  • the above-described light emitting device LD may be used as a light emitting source (or light source) of various display devices.
  • the light emitting device LD may be manufactured through a surface treatment process. For example, when a plurality of light emitting devices LD are mixed with a fluid solution (or solvent) and supplied to each pixel area (eg, a light emitting area of each pixel or a light emitting area of each sub-pixel), the light emission Each of the light emitting elements LD may be surface-treated so that the elements LD may be uniformly sprayed without agglomeration in the solution.
  • the light emitting unit (or light emitting device) including the above-described light emitting element LD may be used in various types of electronic devices requiring a light source, including a display device.
  • the light emitting devices LD may be used as light sources of each pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example.
  • the light emitting device LD may be used in other types of electronic devices that require a light source, such as a lighting device.
  • 5 to 20 are cross-sectional views sequentially illustrating a method of manufacturing the light emitting device of FIGS. 1 and 2 .
  • the first substrate 1 configured to support the light emitting device LD is prepared.
  • the first substrate 1 may be a GaAs, GaP or InP substrate.
  • the first substrate 1 may be a wafer (or growth substrate) for epitaxial growth.
  • the first substrate 1 may include a ZnO substrate having a GaAs layer on its surface.
  • a Ge substrate having a GaAs layer on its surface and a Si substrate having a GaAs layer with a buffer layer interposed therebetween on a Si wafer can also be applied.
  • the first substrate 1 a commercially available single crystal substrate can be used.
  • the material of the first substrate 1 is not limited thereto.
  • the epitaxially grown surface of the first substrate 1 may preferably be flat.
  • the size and diameter of the first substrate 1 may vary depending on the product to which the first substrate 1 is applied, and may be manufactured in a form capable of reducing warpage due to the stacked structure due to epitaxial growth.
  • the shape of the first substrate 1 is not limited to a circular shape, and may be a polygonal shape such as a rectangle.
  • the sacrificial layer 3 is formed on the first surface SF1 (or the upper surface) of the first substrate 1 .
  • the sacrificial layer 3 is positioned between the light emitting device LD and the first substrate 1 in the process of manufacturing the light emitting device LD on the first substrate 1 . 1) can be physically separated.
  • the second surface SF2 (or rear surface) facing the first surface SF1 of the first substrate 1 is, as shown in FIG. 5 , the thickness direction DR3 of the first substrate 1 , Hereinafter referred to as a 'third direction') may be directed downward.
  • the sacrificial layer 3 may have various types of structures, and may have a single-layer structure or a multi-layer structure.
  • the sacrificial layer 3 may be a layer removed in a final manufacturing process of the light emitting device LD. When the sacrificial layer 3 is removed, the interlayers positioned above and below the sacrificial layer 3 may be separated.
  • the sacrificial layer 3 may be formed of GaAs, AlAs, or AlGaAs.
  • the first electrode 16 is formed on the sacrificial layer 3 .
  • a first layer 16a is formed on the sacrificial layer 3
  • a second layer 16b is formed on the first layer 16a .
  • the first layer 16a is formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), and fluorine containing fluorine. doped tin oxide (FTO) and at least one of fluorine-doped zinc oxide.
  • the first layer 16a may include a metal in the form of a thin film.
  • the first layer 16a may improve contact reliability between the first semiconductor layer 11 and a contact electrode (not shown) formed by a process to be described later.
  • the first layer 16a may prevent the second layer 16b from being exposed to the outside by the laser irradiated when the first substrate 1 is removed.
  • the first layer 16a is made of a transparent conductive oxide and is in ohmic contact with the first semiconductor layer 11 , electrical characteristics and luminous efficiency of the light emitting device LD may be further improved.
  • the above-described first layer 16a may be a light-transmitting conductive layer.
  • the second layer 16b may include a conductive material having a predetermined transmittance or higher, such as indium (In), titanium (Ti), chromium (Cr), and nickel (Ni). According to an embodiment, the second layer 16b may be formed of a transparent conductive oxide. The second layer 16b may be an ohmic contact layer disposed between the first semiconductor layer 11 and the first layer 16a and in direct ohmic contact with the first semiconductor layer 11 .
  • the first layer 16a and the second layer 16b may include different materials.
  • the first electrode 16 including the above-described first layer 16a and second layer 16b may be an ohmic contact electrode.
  • the first electrode 16 may make an ohmic contact with the first semiconductor layer 11 .
  • the present invention is not limited thereto, and the first electrode 16 may be a Schottky contact electrode according to an embodiment.
  • the first electrode 16 may be deposited on the sacrificial layer 3 by a sputtering method or the like.
  • the method of forming the first layer 16a and the second layer 16b on the sacrificial layer 3 is not limited thereto, and other conventional deposition methods may be applied.
  • a first semiconductor layer 11 is formed on the first electrode 16 .
  • the first semiconductor layer 11 may be formed through epitaxial growth, a metal-organic chemical vapor deposition (MOCVD) method, a molecular beam epitaxy (MBE) method, a vapor phase epitaxy (VPE) method, and a liquid phase epitaxy (LPE) method. ), and the like.
  • MOCVD metal-organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • VPE vapor phase epitaxy
  • LPE liquid phase epitaxy
  • an additional semiconductor layer for improving crystallinity such as a buffer layer and an undoped semiconductor layer, may be further formed between the first semiconductor layer 11 and the first electrode 16 .
  • the first semiconductor layer 11 may include a semiconductor material composed of a group III (Ga, Al, In)-V(P, As), and a dopant (or n) having a first conductivity such as Si, Ge, Sn, etc. type dopant) may include a doped semiconductor layer.
  • the first semiconductor layer 11 may include at least one semiconductor material of GaP, GaAs, GaInP, and AlGaInP doped with Si.
  • the first semiconductor layer 11 may include at least one n-type semiconductor layer.
  • the first semiconductor layer 11 may include a gallium nitride (GaN) semiconductor material doped with a first conductive dopant (or an n-type dopant).
  • GaN gallium nitride
  • the first semiconductor layer 11 may include an N-plane polarity region and a Ga-plane polarity region.
  • the first semiconductor layer 11 may have an N-plane polarity in which N atoms are arranged in the uppermost layer (exposed surface) or a Ga-plane polarity in which Ga atoms are arranged in the uppermost layer (exposed surface).
  • an active layer 12 is formed on the first semiconductor layer 11 .
  • the active layer 12 is a region in which electrons and holes recombine, and as the electrons and holes recombine, the active layer 12 transitions to a low energy level, and may emit light having a corresponding wavelength.
  • the active layer 12 may be formed on the first semiconductor layer 11 , and may have a single or multiple quantum well structure. The position of the active layer 12 may be changed according to the position of the light emitting device LD.
  • the active layer 12 may include at least one of GaInP, AlGaInP, GaAs, AlGaAs, InGaAs, InGaAsP, InP, and InAs.
  • the active layer 12 may emit light having a wavelength of 400 nm to 900 nm.
  • the active layer 12 may have a double hetero structure.
  • a cladding layer (not shown) doped with a conductive dopant may be further formed on the first surface 12a and/or the second surface 12b of the active layer 12 .
  • a tensile strain barrier reducing (TSBR) layer may be further formed on the first surface 12a of the active layer 12 .
  • TSBR tensile strain barrier reducing
  • a second semiconductor layer 13 is formed on the active layer 12 .
  • the second semiconductor layer 13 may include a semiconductor layer of a different type from that of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include a semiconductor material composed of group III (Ga, Al, In)-V (P, As), and a second conductive dopant (or p-type dopant) such as Mg. It may include a doped semiconductor layer.
  • the second semiconductor layer 13 may include at least one semiconductor material of GaP, GaAs, GaInP, and AlGaInP doped with Mg. That is, the second semiconductor layer 13 may include a p-type semiconductor layer.
  • the second electrode 15 is formed on the second semiconductor layer 13 .
  • the second electrode 15 includes chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), indium tin oxide (ITO), and indium zinc oxide.
  • IZO indium tin zinc oxide
  • ITZO indium tin zinc oxide
  • the second electrode 15 minimizes the loss of light generated in the active layer 12 and emitted to the outside of the light emitting device LD and improves the effect of spreading current to the second semiconductor layer 13 . It may be composed of a transparent conductive oxide, such as indium tin oxide (ITO).
  • the second electrode 15 may be an ohmic contact electrode.
  • the second electrode 15 may be in ohmic contact with the second semiconductor layer 13 .
  • the present invention is not limited thereto, and the second electrode 15 may be a Schottky contact electrode according to an embodiment.
  • the second electrode 15 may be deposited on the second semiconductor layer 13 by a sputtering method.
  • nitrogen vacancies may be formed by plasma in the light emitting device LD including the nitride-based semiconductor, the ohmic contact characteristics of the second electrode 15 deposited by the sputtering method may be deteriorated.
  • the transmittance of the second electrode 15 is increased by directly depositing the second electrode 15 on the second semiconductor layer 13 by e-beam evaporation in consideration of the amount of oxygen and the deposition temperature. can be improved
  • the method of forming the second electrode 15 on the second semiconductor layer 13 is not limited thereto, and other conventional deposition methods may be applied.
  • the second electrode 15 may have the same thickness as that of the first electrode 16 in the length L direction of the light emitting device LD, but is not limited thereto. In some embodiments, the second electrode 15 may have a thickness different from that of the first electrode 16 in the third direction DR3 .
  • the thickness of each of the first and second electrodes 16 and 15 is determined by considering the amount of oxygen in the chamber in which the deposition process is performed, the deposition temperature, and/or the deposition time when forming the corresponding electrode, but the amount of light emitted from the active layer 12 is It may be determined within a range that minimizes the loss.
  • the first electrode 16 , the first semiconductor layer 11 , the active layer 12 , the second semiconductor layer 13 , and the second electrode 15 stacked on the first substrate 1 is a light emitting laminate ( 10') can be configured.
  • a buffer layer 19 is formed on the second electrode 15 .
  • the buffer layer 19 may be an inorganic insulating film including an inorganic material.
  • the buffer layer 19 may be an inorganic insulating layer made of silicon oxide (SiOx).
  • an adhesive layer 20 (or bonding metal) for adhesion to the second substrate 2 is formed on the buffer layer 19 , and a second After the substrate 2 is disposed, the first substrate 1 and the second substrate 2 are bonded to each other.
  • the second substrate 2 may be a support substrate that supports the light emitting laminate 10 ′ while performing a series of processes.
  • the second substrate 2 may include a rigid substrate such as glass.
  • the second substrate 2 may include a first surface SF1 and a second surface SF2 facing each other.
  • the first surface SF1 of the second substrate 2 may be in contact with the adhesive layer 20 (or bonding metal), and the second surface SF2 of the second substrate 2 may be exposed.
  • the first surface SF1 of the first substrate 1 faces downward and the first substrate 1 is The first substrate 1 is rotated up and down so that the second surface SF2 of the SF2 faces upward. Accordingly, the second surface SF2 of the second substrate 2 may face downward in the third direction DR3 .
  • the light emitting stack 10 ′ includes the second electrode 15 , the second semiconductor layer 13 , the active layer 12 , and the first stacked on the first surface SF1 of the second substrate 2 . It may include a semiconductor layer 11 and a first electrode 16 .
  • the first substrate 1 is separated from the light emitting stack 10 ′ through a laser lift-off (LLO) method using a laser.
  • LLO laser lift-off
  • the sacrificial layer 3 and the light emitting stack 10 ′ may be physically separated.
  • the sacrificial layer 3 may lose its adhesion function when laser is irradiated.
  • the first layer 16a of the first electrode 16 may be exposed to the outside.
  • the first layer 16a of the first electrode 16 exposed to the outside may have a constant surface roughness.
  • the entire area exposed to the outside in the first layer 16a of the first electrode 16 may have a generally (or average) constant surface roughness.
  • the first substrate 1 and the first electrode 16 are separated by removing the sacrificial layer 3 through a laser separation method without applying a physical force or impact between the first substrate 1 and the first electrode 16. The separation allows the upper surface 16a_1 of the first layer 16a to have a generally (or average) constant surface roughness.
  • a mask layer 30 is formed on the first electrode 16 .
  • the mask layer 30 may include an insulating layer (not shown) and a metal layer (not shown).
  • the insulating layer may be formed on the first layer 16a of the first electrode 16 .
  • the insulating layer may serve as a mask for continuous etching of the light emitting stack 10 ′.
  • the insulating layer may include oxide or nitride, and may include, for example, silicon oxide (SiOx) or silicon nitride (SiNx).
  • the metal layer may include a metal such as chromium (Cr), but is not limited thereto.
  • At least one fine pattern FP may be formed on the mask layer 30 .
  • the fine pattern FP may be formed through the polymer layer.
  • the fine pattern FP may be formed by forming a polymer layer on the mask layer 30 and forming patterns on the polymer layer at intervals of nano-scale to micro-scale. By patterning the polymer layer on the mask layer 30 through a method such as photo-lithography, electron-beam lithography, or nanoimprint lithography (NIL), at a nano-scale or micro-scale interval A fine pattern FP may be formed.
  • a mask pattern 30 ′ is formed by patterning the mask layer 30 using the fine pattern FP as a mask.
  • the mask pattern 30 ′ may be formed in a shape corresponding to the fine pattern FP.
  • the above-described mask pattern 30 ′ may be used as an etch mask for forming the light emitting layered pattern 10 by etching the light emitting laminate 10 ′.
  • the fine pattern FP may be removed through a conventional wet etching or dry etching method, but is not limited thereto and may be removed through a conventional removal method.
  • the light emitting laminate 10' at intervals of nano-scale to micro-scale in the vertical direction,
  • the light emitting stacked patterns 10 are formed by etching in the third direction DR3 .
  • a region of the light emitting stack 10 ′ that does not correspond to the mask pattern 30 ′ may be etched to form a groove HM exposing the region A of the buffer layer 19 .
  • One region of the light emitting stack 10 ′ corresponding to the mask pattern 30 ′ may not be etched.
  • the groove HM may be recessed from the upper surface 16a_2 of the first layer 16a of each light emitting stacking pattern 10 to one region A of the buffer layer 19 in the third direction DR3 .
  • Etching to form the plurality of light-emitting stacked patterns 10 may include reactive ion etching (RIE), reactive ion beam etching (RIBE), or inductively coupled plasma reactive ion etching (ICP-RIE): Dry etching methods such as inductively coupled plasma reactive ion etching) may be used. Unlike the wet etching method, the dry etching method is suitable for forming the light emitting stacked patterns 10 because one-way etching is possible. That is, in the wet etching method, isotropic etching is performed and etching is performed in all directions.
  • RIE reactive ion etching
  • RIBE reactive ion beam etching
  • ICP-RIE inductively coupled plasma reactive ion etching
  • etching is mainly performed in the depth direction for forming the groove portion HM, so that the groove portion HM is etched.
  • the etching of the light emitting stacked patterns 10 may be performed by mixing dry etching and wet etching.
  • the etched sidewall may be placed on a plane perpendicular to the surface through wet etching, which is isotropic etching.
  • each of the light emitting stacking patterns 10 may have a size of a nano-scale to a micro-scale.
  • the mask pattern 30 ′ may be removed through a conventional wet etching or dry etching method, but is limited thereto. it is not For example, the mask pattern 30 ′ may be removed through a conventional removal method.
  • an insulating material layer 14 ′ is formed on one region A of the light emitting stacked patterns 10 and the buffer layer 19 .
  • the insulating material layer 14 ′ may include an upper insulating material layer, a side insulating material layer, and a lower insulating material layer.
  • the upper insulating material layer may completely cover the upper surface of each of the light emitting stacked patterns 10 .
  • the upper surface of each of the emission stacking patterns 10 may be the upper surface 16a_2 of the first layer 16a. That is, the upper insulating material layer may completely cover the upper surface 16a_2 of the first layer 16a of each of the light emitting stacked patterns 10 .
  • the side insulating material layer may completely cover the side surfaces of each of the light emitting stacked patterns 10 .
  • the lower insulating material layer may completely cover one region A of the buffer layer 19 exposed by the groove portion HM.
  • the upper insulating material layer, the side insulating material layer, and the lower insulating material layer are connected to each other on the light emitting stacked patterns 10 and may be continuous.
  • the insulating material layer 14 ′ may include a transparent insulating material.
  • the insulating material layer 14 ′ may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum oxide (AlOx), titanium oxide (TiOx), hafnium oxide (HfOx), titanium strontium oxide (SrTiOx).
  • the insulating material layer 14 ′ when the insulating material layer 14 ′ includes aluminum oxide (AlOx), the insulating material layer 14 ′ may be formed through an atomic layer deposition (ALD) method.
  • the thickness of the insulating material layer 14' may be 30 nm to 150 nm, but is not limited thereto.
  • an insulating layer 14 is formed by removing a portion of the insulating material layer 14 ′ through an etching process.
  • the above-described etching process may be a dry etching method.
  • the upper insulating material layer and the lower insulating material layer are removed to finally form the insulating layer 14 including only the side insulating material layer covering the side surfaces of each light emitting stacked pattern 10 .
  • An edge portion of the upper insulating material layer of the insulating material layer 14 ′ may be over-etched compared to other regions of the insulating material layer 14 ′.
  • a portion of the side surface 14c of the insulating film 14 is over-etched, a portion of the side surface 14c of the insulating film 14 in contact with the upper surface 14b is provided in a form having a predetermined radius of curvature, or It may be provided in a form having a slope.
  • the thickness d of the insulating layer 14 may decrease as one region (a region in contact with the upper surface 14b ) of the side surface 14c of the insulating layer 14 goes upward in the third direction DR3 .
  • Another region (region in contact with the lower surface 14a) of the side surface 14c of the insulating layer 14 is located under each light emitting stacking pattern 10 along the third direction DR3, and is over-eaten in the above-described etching process. may not be angled.
  • the other region (region in contact with the lower surface 14a) of the side surface 14c of the insulating film 14 may not be provided in a form having a predetermined radius of curvature, but may be provided in a form having a constant thickness d. there is. Accordingly, one region (the region in contact with the upper surface 14b) and the other region (the region in contact with the lower surface 14a) of the side surface 14c of the insulating layer 14 may be provided in different shapes.
  • the upper insulating material layer may be removed to expose the upper surface 16a_2 of the first layer 16a.
  • the upper surface 14b of the insulating layer 14 may be provided and/or formed on the same surface (or on the same line) as the upper surface 16a_2 of the first layer 16a.
  • the lower insulating material layer may be removed through the above-described etching process to expose a region of the buffer layer 19 .
  • a plurality of light emitting devices LD including the light emitting stacked patterns 10 and the insulating film 14 surrounding the outer peripheral surface (or surface) of each of the light emitting stacked patterns 10 are finally formed through the above-described etching process.
  • the exposed upper surface 16a_2 of the first layer 16a may be the second end EP2 (or the upper surface) of each of the light emitting devices LD.
  • the light emitting devices LD are separated from the second substrate 2 by removing the buffer layer 19 .
  • the buffer layer 19 may be dissolved by an etchant such as hydrofluoric acid (HF).
  • HF hydrofluoric acid
  • the light emitting devices LD may be separated from the second substrate 2 through a chemical lift-off (CLO) method, as shown in FIG. 20 .
  • CLO chemical lift-off
  • the lower surface 15a of the second electrode 15 of each of the light emitting devices LD may be exposed.
  • the exposed lower surface 15a of the second electrode 15 may be the first end EP1 (or lower surface) of each of the light emitting elements LD.
  • the lower surface 15a of the second electrode 15 separated and exposed from the second substrate 2 through the chemical separation method may have a generally (or average) constant surface roughness.
  • the entire area exposed to the outside on the lower surface 15a of the second electrode 15 may have a generally (or average) constant surface roughness.
  • the second substrate 2 and the second electrode 15 are separated by dissolving the buffer layer 19 through a chemical separation method without applying a physical force or impact between the second substrate 2 and the second electrode 15 . Accordingly, the lower surface 15a of the second electrode 15 may have a generally (or average) constant surface roughness.
  • each of the first and second ends EP1 and EP2 in the length L direction of each light emitting device LD is generally (or on average) can have a constant surface roughness.
  • the lower surface 15a of the second electrode 15 corresponding to the first end EP1 of each light emitting element LD and the first corresponding to the second end EP2 of the corresponding light emitting element LD The upper surface 16a_2 of the layer 16a may have a flat surface.
  • the lower surface 15a and the upper surface 16a_2 may be parallel to each other.
  • the first substrate 1 as a growth substrate and the upper surface 16a_2 of the first layer 16a are separated through a laser separation method, and the second substrate 2 as a support substrate and a second electrode ( As the lower surface 15a of 15 is separated, each light emitting device LD is separated from the corresponding substrate (the lower surface 15a of the second electrode 15 and the upper surface 16a_2 of the first layer 16a) )) can have a flat surface. Accordingly, in each light emitting device LD, an effective contact area between the lower surface 15a of the second electrode 15 and one contact electrode (not shown) in contact with the effective contact area and the upper surface 16a_2 of the first layer 16a ) and another contact electrode (not shown) in contact therewith may have the same or substantially similar effective contact area.
  • the contact resistance of the first end EP1 of each of the light emitting elements LD and the contact resistance of the second end EP2 of each of the light emitting elements LD may be the same or similar.
  • the intensity (or amount) of light emitted from each light emitting device LD may be uniform. Accordingly, the light emitting devices LD may have uniform light output efficiency.
  • FIG. 21 is a diagram illustrating a display device according to an embodiment, and in particular, is a schematic plan view of the display device using the light emitting device shown in FIGS. 1 and 2 as a light source.
  • the structure of the display device is schematically illustrated with the display area DA in which an image is displayed.
  • the display device includes a substrate SUB and a plurality of pixels ( ) provided on the substrate SUB and each including at least one light emitting device LD. PXL), a driver provided on the substrate SUB and driving the pixels PXL, and a wiring unit connecting the pixels PXL and the driver.
  • Display devices are smartphones, televisions, tablet PCs, mobile phones, video phones, e-book readers, desktop PCs, laptop PCs, netbook computers, workstations, servers, PDA, PMP (portable multimedia player), MP3 players, medical devices,
  • the present invention may be applied to any electronic device having a display surface applied to at least one surface, such as a camera or a wearable device.
  • a display device may be classified into a passive matrix type display device and an active matrix type display device according to a driving method of the light emitting device LD.
  • each of the pixels PXL includes a driving transistor that controls the amount of current supplied to the light emitting device LD, and a switching transistor that transfers a data signal to the driving transistor. can do.
  • the display device may be provided in various shapes.
  • the display device may be provided in a rectangular plate shape having two pairs of sides parallel to each other, but is not limited thereto.
  • one pair of sides of the two pairs of sides may be provided longer than the other pair of sides.
  • a direction perpendicular to the extension direction of the long side and the short side is indicated as a third direction DR3.
  • a corner portion in which one long side and one short side contact (or meet) may have a round shape, but is not limited thereto.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the display area DA may be an area in which pixels PXL displaying an image are provided.
  • the non-display area NDA may be an area in which a driver for driving the pixels PXL and a portion of a wiring connecting the pixels PXL and the driver are provided. For convenience, only one pixel PXL is illustrated in FIG. 21 , but a plurality of pixels PXL may be provided in the display area DA of the substrate SUB.
  • the non-display area NDA may be provided on at least one side of the display area DA.
  • the non-display area NDA may surround a circumference (or an edge) of the display area DA.
  • a wiring unit connected to the pixels PXL and a driver connected to the wiring unit may be provided in the non-display area NDA to drive the pixels PXL.
  • the wiring unit may electrically connect the driver and the pixels PXL.
  • the wiring unit provides a signal to each pixel PXL and may be a fan-out line connected to signal lines connected to each pixel PXL, for example, a scan line, a data line, a light emission control line, and the like.
  • the wiring unit is a fan-out line connected to signal lines connected to each pixel PXL, for example, a control line, a sensing line, etc., in order to compensate for the change in electrical characteristics of each pixel PXL in real time.
  • the substrate SUB may include a transparent insulating material to allow light to pass therethrough.
  • the substrate SUB may be a rigid substrate or a flexible substrate.
  • the substrate SUB may serve as the display area DA to arrange the pixels PXL, and the remaining area on the substrate SUB may serve as the non-display area NDA.
  • the substrate SUB may include a display area DA including pixel areas in which each pixel PXL is disposed, and a periphery of the display area DA (or adjacent to the display area DA). ) may include a non-display area NDA.
  • Each of the pixels PXL may be provided in the display area DA on the substrate SUB.
  • the pixels PXL may be arranged in the display area DA in a stripe arrangement structure or a PenTile arrangement structure, but is not limited thereto.
  • Each pixel PXL may include at least one light emitting device LD driven by a corresponding scan signal and data signal.
  • the light emitting device LD may have a size as small as a nano-scale to a micro-scale and may be connected in parallel to adjacent light emitting devices, but is not limited thereto.
  • the light emitting element LD may constitute a light source of each pixel PXL.
  • Each pixel PXL is at least one light source driven by a predetermined signal (eg, a scan signal and a data signal, etc.) and/or a predetermined power (eg, a first driving power supply and a second driving power supply) , for example, the light emitting device LD shown in FIG. 1 may be included.
  • a predetermined signal eg, a scan signal and a data signal, etc.
  • a predetermined power eg, a first driving power supply and a second driving power supply
  • the type of the light emitting device LD that can be used as a light source of each pixel PXL is not limited thereto.
  • the driver may provide a predetermined signal and a predetermined power to each pixel PXL through a wiring unit, and thus may control driving of the pixel PXL.
  • the driver may include a scan driver, a light emission driver, a data driver, and a timing controller.
  • FIG. 22 is a circuit diagram illustrating an electrical connection relationship between components included in one pixel illustrated in FIG. 21 according to an embodiment.
  • FIG. 22 illustrates an electrical connection relationship between components included in a pixel PXL that can be applied to an active display device according to an embodiment.
  • the types of components included in the pixel PXL to which the embodiment may be applied are not limited thereto.
  • pixels PXL not only components included in each of the pixels illustrated in FIG. 21 , but also regions in which the components are provided are referred to as pixels PXL.
  • a pixel PXL may include a light emitting unit EMU that generates light having a luminance corresponding to a data signal.
  • the pixel PXL may further selectively include a pixel circuit PXC for driving the light emitting unit EMU.
  • the light emitting unit EMU includes a first power line PL1 to which a voltage of the first driving power VDD is applied and a second power line PL2 to which a voltage of the second driving power VSS is applied. It may include a plurality of light emitting devices LD connected in parallel therebetween.
  • the light emitting unit EMU may have a first pixel electrode EL1 or “first alignment electrode” connected to the first driving power VDD via the pixel circuit PXC and the first power line PL1 .
  • the second pixel electrode EL2 (or “second alignment electrode”) connected to the second driving power source VSS through the second power supply line PL2 , and the first and second pixel electrodes EL1 , A plurality of light emitting elements LD connected in parallel in the same direction may be included between the EL2 .
  • the first pixel electrode EL1 may be an anode
  • the second pixel electrode EL2 may be a cathode.
  • Each of the light emitting elements LD included in the light emitting unit EMU has one end connected to the first driving power VDD through the first pixel electrode EL1 and a second end through the second pixel electrode EL2 . It may include the other end connected to the driving power supply (VSS).
  • the first driving power VDD and the second driving power VSS may have different potentials.
  • the first driving power VDD may be set as a high potential power
  • the second driving power VSS may be set as a low potential power.
  • the potential difference between the first and second driving power sources VDD and VSS may be set to be greater than or equal to the threshold voltage of the light emitting devices LD during the light emission period of the pixel PXL.
  • each light emitting element LD connected in parallel in the same direction (eg, forward direction) between the first pixel electrode EL1 and the second pixel electrode EL2 to which voltages of different potentials are respectively supplied is
  • Each effective light source can be configured. These effective light sources may be gathered to configure the light emitting unit EMU of the pixel PXL.
  • the light emitting elements LD of the light emitting unit EMU may emit light with a luminance corresponding to the driving current supplied through the corresponding pixel circuit PXC.
  • the pixel circuit PXC may supply a driving current corresponding to the grayscale value of the corresponding frame data to the light emitting unit EMU.
  • the driving current supplied to the light emitting unit EMU may flow through each of the light emitting devices LD. Accordingly, the light emitting unit EMU may emit light having a luminance corresponding to the driving current while each light emitting element LD emits light with a luminance corresponding to the current flowing therein.
  • the light emitting unit EMU may further include at least one ineffective light source, for example, a reverse light emitting device LDr, in addition to the light emitting devices LD constituting each effective light source.
  • the reverse light emitting element LDr is connected in parallel between the first and second pixel electrodes EL1 and EL2 together with the light emitting elements LD constituting the effective light sources, and the light emitting elements LD and may be connected between the first and second pixel electrodes EL1 and EL2 in opposite directions.
  • the reverse light emitting device LDr maintains an inactive state even when a predetermined driving voltage (eg, a forward driving voltage) is applied between the first and second pixel electrodes EL1 and EL2 , and thus A current substantially does not flow through the reverse light emitting element LDr.
  • a predetermined driving voltage eg, a forward driving voltage
  • the pixel circuit PXC may be connected to the scan line Si and the data line Dj of the corresponding pixel PXL.
  • the pixel circuit PXC of the pixel PXL is in the display area DA
  • the pixel circuit PXC may be connected to the i-th scan line Si and the j-th data line Dj.
  • the pixel circuit PXC may be connected to the i-th control line CLi and the j-th sensing line SENj of the display area DA.
  • the above-described pixel circuit PXC may include first to third transistors T1 to T3 and a storage capacitor Cst.
  • a first terminal of the first transistor T1 may be connected to a first driving power source VDD, and a second terminal may be electrically connected to a first pixel electrode EL1 of each of the light emitting elements LD.
  • a gate electrode of the first transistor T1 may be connected to the first node N1 .
  • the first transistor T1 may control the amount of driving current supplied to the light emitting devices LD in response to the voltage of the first node N1 .
  • a first terminal of the second transistor T2 may be connected to the j-th data line Dj, and a second terminal may be connected to the first node N1.
  • the first terminal and the second terminal of the second transistor T2 are different terminals.
  • the first terminal is a source electrode
  • the second terminal may be a drain electrode.
  • the gate electrode of the second transistor T2 may be connected to the i-th scan line Si.
  • the second transistor T2 is turned on when a scan signal of a voltage capable of turning on the second transistor T2 is supplied from the i-th scan line Si, and the j-th data line Dj is turned on. and the first node N1 are electrically connected.
  • the data signal of the corresponding frame is supplied to the j-th data line Dj, and accordingly, the data signal is transmitted to the first node N1.
  • the data signal transferred to the first node N1 is charged in the storage capacitor Cst.
  • the third transistor T3 may be connected between the first transistor T1 and the j-th sensing line SENj.
  • a first terminal of the third transistor T3 may be connected to a first terminal (eg, a source electrode) of the first transistor T1 connected to the first pixel electrode EL1
  • a second terminal of the third transistor T3 may be connected to the j-th sensing line SENj.
  • the gate electrode of the third transistor T3 may be connected to the i-th control line CLi.
  • the third transistor T3 is turned on by the control signal of the gate-on voltage supplied to the i-th control line CLi for a predetermined sensing period, so that the j-th sensing line SENj and the first transistor T1 are turned on. ) is electrically connected.
  • the sensing period may be a period for extracting characteristic information (eg, a threshold voltage of the first transistor T1 ) of each of the pixels PXL disposed in the display area DA.
  • characteristic information eg, a threshold voltage of the first transistor T1
  • One electrode of the storage capacitor Cst may be connected to the first driving power VDD, and the other electrode may be connected to the first node N1 .
  • the storage capacitor Cst may charge a voltage corresponding to the data signal supplied to the first node N1 and maintain the charged voltage until the data signal of the next frame is supplied.
  • the embodiment is not limited thereto.
  • at least one of the first to third transistors T1 to T3 may be changed to a P-type transistor.
  • the light emitting unit EMU includes the first driving power VDD and It may be connected between the pixel circuits PXC.
  • the pixel circuit PXC includes at least one transistor device such as a transistor device for initializing the first node N1 and/or a transistor device for controlling the emission time of the light emitting devices LD, or Other circuit elements such as a boosting capacitor for boosting the voltage of the first node N1 may be additionally included.
  • FIG. 22 illustrates an embodiment in which all of the light emitting elements LD constituting each light emitting unit EMU are connected in parallel
  • the present invention is not limited thereto.
  • the light emitting unit EMU may be configured to include at least one serial stage including a plurality of light emitting elements LD connected in parallel to each other.
  • the light emitting unit EMU may be configured in a series/parallel mixed structure.
  • each pixel PXL may be configured in a passive light emitting display device or the like.
  • the pixel circuit PXC is omitted, and both ends of the light emitting devices LD included in the light emitting unit EMU may have an i-th scan line Si, a j-th data line Dj, and a first driving power VDD. ) to which the first power line PL1 is applied, the second power line PL2 to which the second driving power VSS is applied, and/or a predetermined control line may be directly connected.
  • FIG. 23 is a plan view schematically illustrating one of the pixels illustrated in FIG. 21 .
  • FIG. 23 illustration of transistors and signal lines electrically connected to the transistors is omitted for convenience.
  • the horizontal direction (or horizontal direction) is the first direction DR1
  • the vertical direction (or vertical direction) is the second direction DR2
  • the thickness direction of the substrate SUB is Marked in three directions (DR3).
  • the first to third directions DR1 , DR2 , and DR3 may refer to directions indicated by the first to third directions DR1 , DR2 , and DR3 , respectively.
  • each pixel PXL may be formed in a pixel area PXA provided on a substrate SUB.
  • the pixel area PXA may include an emission area EMA and a peripheral area.
  • the peripheral region may include a non-emission region from which light is not emitted.
  • each pixel PXL may include a bank BNK located in a peripheral area.
  • the bank BNK is a structure defining (or partitioning) the pixel area PXA or the light emitting area of the corresponding pixel PXL and adjacent pixels PXL adjacent thereto, and may be, for example, a pixel defining layer.
  • the bank BNK defines each light emitting area EMA to which the light emitting devices LD are to be supplied in the process of supplying the light emitting devices LD to each pixel PXL. It may be a pixel defining layer or a dam structure.
  • the light emitting area EMA of each pixel PXL is partitioned by the bank BNK, so that the light emitting area EMA contains a desired amount and/or type of light emitting device LD (for example, ink) may be supplied (or injected).
  • a desired amount and/or type of light emitting device LD for example, ink
  • the bank BNK is configured to include at least one light blocking material and/or a reflective material to prevent a light leakage defect in which light (or light) leaks between each pixel PXL and pixels PXL adjacent thereto.
  • the bank BNK may include a transparent material (or material).
  • the transparent material may include, for example, polyamides resin, polyimides resin, and the like, but is not limited thereto.
  • a reflective material layer may be separately provided and/or formed on the bank BNK to further improve the efficiency of light emitted from each pixel PXL.
  • the bank BNK may include at least one opening exposing components positioned below the bank BNK in the pixel area PXA of the corresponding pixel PXL.
  • the bank BNK may include a first opening OP1 and a second opening OP2 exposing components positioned below the bank BNK in the pixel area PXA of the corresponding pixel PXL.
  • the light emitting area EMA of each pixel PXL may correspond to the second opening OP2 of the bank BNK.
  • the first opening OP1 of the bank BNK is spaced apart from the second opening OP2 and is adjacent to one side (eg, upper or lower side) of the pixel area PXA. can be located.
  • the first opening OP1 of the bank BNK may be located adjacent to an upper side of the pixel area PXA.
  • Each pixel PXL may include a first pixel electrode EL1 and a second pixel electrode EL2 spaced apart from each other in the first direction DR1 .
  • the first pixel electrode EL1 corresponds to the first pixel electrode EL2 described with reference to FIG. 22
  • the second pixel electrode EL2 corresponds to the second pixel electrode EL2 described with reference to FIG. 22 .
  • the first pixel electrode EL1 may be formed with other electrodes (eg, the second electrode EL1 ) in the first opening OP1 . It may be separated from a first electrode (not shown) provided to each of the adjacent pixels PXL adjacent in the direction DR2 .
  • the first opening OP1 of the bank BNK may be provided for a separation process for the first pixel electrode EL1 .
  • the first pixel electrode EL1 may be electrically connected to the first transistor T1 described with reference to FIG. 22 through the first contact hole CH1
  • the second pixel electrode EL2 may be electrically connected to the second contact hole CH2 .
  • ) may be electrically connected to the second driving power VSS (or the second power line PL2 ) described with reference to FIG. 22 .
  • the first pixel electrode EL1 and the second pixel electrode EL2 may have a multilayer structure including a reflective electrode and a conductive capping layer.
  • the reflective electrode may have a single-layer or multi-layer structure.
  • the reflective electrode may include at least one opaque metal layer and optionally further include at least one transparent conductive layer disposed above and/or below the opaque metal layer.
  • Each pixel PXL may include a plurality of light emitting devices LD. According to an embodiment, each pixel PXL may further include the reverse light emitting device LDr described with reference to FIG. 22 .
  • the light emitting elements LD may be disposed between the first pixel electrode EL1 and the second pixel electrode EL2 .
  • Each of the light emitting devices LD may include a first end EP1 (or one end) and a second end EP2 (or the other end) positioned at both ends in the length L direction.
  • the second electrode 15 in ohmic contact with the p-type semiconductor layer may be positioned at the first end EP1
  • (16) may be located.
  • the p-type semiconductor layer may be the second semiconductor layer 13 described with reference to FIG. 1
  • the n-type semiconductor layer may be the first semiconductor layer 11 described with reference to FIG.
  • the light emitting elements LD may be connected in parallel between the first pixel electrode EL1 and the second pixel electrode EL2 .
  • Each of the light emitting devices LD may have the same configuration as the light emitting device LD described with reference to FIGS. 1 and 2 .
  • the first end EP1 of each of the light emitting elements LD is not provided directly on the first pixel electrode EL1 , but at least one contact electrode, for example, the first contact electrode CNE1 ) may be electrically connected to the first pixel electrode EL1.
  • the second end EP2 of each of the light emitting elements LD is not provided directly on the second pixel electrode EL2 , but is formed through at least another contact electrode, for example, the second contact electrode CNE2 . It may be electrically connected to the second pixel electrode EL2 .
  • Each of the light emitting devices LD may be a light emitting diode having a size as small as a nano-scale to a micro-scale, as an example of a microminiature using a material having an inorganic crystal structure.
  • At least two to tens of light emitting devices LD may be arranged and/or provided in the light emitting area EMA of each pixel PXL, but the number of the light emitting devices LD is not limited thereto. . According to an embodiment, the number of light emitting devices LD arranged and/or provided in the light emitting area EMA may be variously changed.
  • Each of the light emitting devices LD may emit any one of color light and/or white light.
  • Each of the light emitting elements LD may be aligned between the first pixel electrode EL1 and the second pixel electrode EL2 so that the extension direction (or the length L direction) is parallel to the first direction DR1 .
  • the light emitting elements LD may be provided in the form of being sprayed in a solution and may be input (or supplied) to the light emitting area EMA of each pixel PXL.
  • the light emitting elements LD may be input (or supplied) to the light emitting area EMA of each pixel PXL through an inkjet printing method, a slit coating method, or other various methods.
  • the light emitting devices LD may be mixed with a volatile solvent and input (or supplied) to the light emitting area EMA through an inkjet printing method or a slit coating method.
  • an alignment signal corresponding to the first pixel electrode EL1 and the second pixel electrode EL2 when an alignment signal corresponding to the first pixel electrode EL1 and the second pixel electrode EL2 is applied, an electric field may be formed between the first pixel electrode EL1 and the second pixel electrode EL2 .
  • the light emitting elements LD may be aligned between the first pixel electrode EL1 and the second pixel electrode EL2 .
  • the light emitting elements LD are stably aligned between the first pixel electrode EL1 and the second pixel electrode EL2 by volatilizing or removing the solvent in
  • each pixel PXL may include a first contact electrode CNE1 and a second contact electrode CNE2 .
  • the first contact electrode CNE1 is provided and/or formed on the first end EP1 of each of the light emitting elements LD and one area of the first pixel electrode EL1 corresponding thereto to form the light emitting elements ( LD) each of the first ends EP1 may be physically and/or electrically connected to the first pixel electrode EL1 .
  • the first contact electrode CNE1 may be provided and/or formed on the first pixel electrode EL1 to overlap the first pixel electrode EL1 .
  • the first contact electrode CNE1 may have a bar shape extending along the second direction DR2 when viewed in a plan view, but is not limited thereto.
  • the shape of the first contact electrode CNE1 may be variously changed within a range electrically stably connected to each of the light emitting elements LD. Also, the shape of the first contact electrode CNE1 may be variously changed in consideration of a connection relationship with the first pixel electrode EL1 disposed thereunder.
  • the second contact electrode CNE2 is provided and/or formed on the second end EP2 of each of the light emitting elements LD and one area of the second pixel electrode EL2 corresponding thereto to form the light emitting elements ( LD) each second end EP2 may be physically and/or electrically connected to the second pixel electrode EL2 .
  • the second contact electrode CNE2 may be provided and/or formed on the second pixel electrode EL2 to overlap the second pixel electrode EL2 .
  • the second contact electrode CNE2 may have a bar shape extending along the second direction DR2 when viewed in a plan view, but is not limited thereto.
  • the shape of the second contact electrode CNE2 may be variously changed within a range electrically stably connected to each of the light emitting elements LD. Also, the shape of the second contact electrode CNE2 may be variously changed in consideration of a connection relationship with the second pixel electrode EL2 disposed thereunder.
  • FIG. 24 is a cross-sectional view taken along line I to I' of FIG. 23
  • FIG. 25 is a schematic enlarged cross-sectional view of part EA1 of FIG. 24
  • FIG. 26 is a schematic enlarged cross-sectional view of part EA2 of FIG. 25
  • FIG. 25 is a schematic enlarged cross-sectional view of part EA3
  • FIG. 28 is a cross-sectional view taken along line II to II′ of FIG. 23
  • FIG. 29 is a cross-sectional view taken along line III to III′ of FIG. 23 .
  • the pixel PXL is illustrated in a simplified manner, such as showing each electrode as a single electrode and each insulating layer as an insulating layer as a single layer, but is not limited thereto.
  • the pixel PXL may include a substrate SUB, a pixel circuit layer PCL, and a display device layer DPL.
  • the substrate SUB may include a transparent insulating material to allow light to pass therethrough.
  • the substrate SUB may be a rigid substrate or a flexible substrate.
  • the rigid substrate may be, for example, one of an organic substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate.
  • the flexible substrate may be one of a film substrate including a polymer organic material and a plastic substrate.
  • the flexible substrate may include polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, and polyetherimide. ), polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate cellulose ( It may include at least one of triacetate cellulose) and cellulose acetate propionate.
  • the pixel circuit layer PCL may include a buffer layer BFL, at least one transistor T, at least one storage capacitor Cst, and a protection layer PSV.
  • the buffer layer BFL may prevent impurities from diffusing into the transistor T included in the pixel circuit (refer to 'PXC' in FIG. 22 ).
  • the buffer layer BFL may be an inorganic insulating layer including an inorganic material.
  • the buffer layer BFL may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the buffer layer BFL may be provided as a single layer, or may be provided as a multilayer of at least a double layer. When the buffer layer BFL is provided as a multilayer, each layer may be formed of the same material or different materials.
  • the buffer layer BFL may be omitted depending on the material and process conditions of the substrate SUB.
  • the transistor T may include a driving transistor Tdr for controlling driving currents of the light emitting devices LD and a switching transistor Tsw electrically connected to the driving transistor Tdr.
  • the present invention is not limited thereto, and the pixel circuit PXC may further include circuit elements performing other functions in addition to the driving transistor Tdr and the switching transistor Tsw.
  • the driving transistor Tdr may be the first transistor T1 described with reference to FIG. 22
  • the switching transistor Tsw may be the second transistor T2 described with reference to FIG. 22 .
  • the driving transistor Tdr and the switching transistor Tsw when collectively named, they will be referred to as a transistor T or transistors T.
  • Each of the driving transistor Tdr and the switching transistor Tsw may include a semiconductor pattern SCL, a gate electrode GE, a first terminal ET1 , and a second terminal ET2 .
  • the first terminal ET1 may be one of a source electrode and a drain electrode, and the second terminal ET2 may be the other electrode.
  • the semiconductor pattern SCL may be provided and/or formed on the buffer layer BFL.
  • the semiconductor pattern SCL may include a first contact area contacting the first terminal ET1 and a second contact area contacting the second terminal ET2 .
  • a region between the first contact region and the second contact region may be a channel region. This channel region may overlap the gate electrode GE of the corresponding transistor T.
  • the semiconductor pattern SCL may be a semiconductor pattern made of poly silicon, amorphous silicon, an oxide semiconductor, or the like.
  • the channel region is, for example, a semiconductor pattern that is not doped with impurities, and may be an intrinsic semiconductor.
  • the first contact region and the second contact region may be semiconductor patterns doped with impurities.
  • the gate electrode GE may be provided and/or formed on the gate insulating layer GI to correspond to the channel region of the semiconductor pattern SCL.
  • the gate electrode GE may be provided on the gate insulating layer GI to overlap the channel region of the semiconductor pattern SCL.
  • the gate electrode GE is selected from the group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), silver (Ag), and alloys thereof.
  • Double or multi-layer structure of low-resistance materials such as molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al) or silver (Ag) to form a single film alone or a mixture thereof or to reduce wiring resistance can be formed with
  • the gate insulating layer GI may be an inorganic insulating layer including an inorganic material.
  • the gate insulating layer GI may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the material of the gate insulating layer GI is not limited to the above-described embodiments.
  • the gate insulating layer GI may be formed of an organic insulating layer including an organic material.
  • the gate insulating layer GI may be provided as a single layer, or may be provided as a multilayer of at least a double layer.
  • Each of the first terminal ET1 and the second terminal ET2 is provided and/or formed on the second interlayer insulating layer ILD2 , and includes the gate insulating layer GI and the first and second interlayer insulating layers ILD1 .
  • ILD2 may be in contact with the first contact region and the second contact region of the semiconductor pattern SCL through a contact hole penetrating therethrough.
  • the first terminal ET1 may contact the first contact area of the semiconductor pattern SCL
  • the second terminal ET2 may contact the second contact area of the semiconductor pattern SCL.
  • Each of the first and second terminals ET1 and ET2 may include the same material as the gate electrode GE, or may include one or more materials selected from the exemplified materials of the gate electrode GE.
  • the first interlayer insulating layer ILD1 may include the same material as the gate insulating layer GI or may include one or more materials selected from materials exemplified as a material of the gate insulating layer GI.
  • a second interlayer insulating layer ILD2 may be provided and/or formed on the first interlayer insulating layer ILD1 .
  • the second interlayer insulating layer ILD2 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the second interlayer insulating layer ILD2 may include the same material as the first interlayer insulating layer ILD1 , but is not limited thereto.
  • the second interlayer insulating layer ILD2 may be provided as a single layer, or may be provided as a multilayer of at least a double layer.
  • the first and second terminals ET1 and ET2 of the transistor T pass through the gate insulating layer GI and the first and second interlayer insulating layers ILD1 and ILD2.
  • the present invention is not limited thereto.
  • the first terminal ET1 of the transistor T may be a first contact region adjacent to the channel region of the corresponding semiconductor pattern SCL
  • the second terminal ET2 of the transistor T may be It may be a second contact region adjacent to the channel region of the corresponding semiconductor pattern SCL.
  • the second terminal ET2 of the transistor T may be electrically connected to the light emitting devices LD of the corresponding pixel PXL through a separate connection means such as a bridge electrode.
  • the transistors T may be formed of a low-temperature polysilicon thin film transistor, but is not limited thereto. In some embodiments, the transistors T may be formed of an oxide semiconductor thin film transistor. In addition, although the case where the transistors T are thin film transistors having a top gate structure has been described as an example in the above-described embodiment, the present invention is not limited thereto, and the structures of the transistors T may be variously changed. there is.
  • the storage capacitor Cst may include a lower electrode LE provided on the gate insulating layer GI and an upper electrode UE provided on the first interlayer insulating layer ILD1 and overlapping the lower electrode LE.
  • the lower electrode LE is provided on the same layer as the gate electrode GE of the driving transistor Tdr and may include the same material.
  • the lower electrode LE may be provided integrally with the gate electrode GE of the driving transistor Tdr.
  • the lower electrode LE may be regarded as a region of the gate electrode GE of the driving transistor Tdr.
  • the lower electrode LE may be provided as a separate configuration (or non-integrally) from the gate electrode GE of the driving transistor Tdr. In this case, the lower electrode LE and the gate electrode GE of the driving transistor Tdr may be electrically connected through a separate connection means.
  • the upper electrode UE may overlap the lower electrode LE and cover the lower electrode LE.
  • the capacitance of the storage capacitor Cst may be increased by increasing the overlapping area of the upper electrode UE and the lower electrode LE.
  • the upper electrode UE may be electrically connected to the first power line (refer to 'PL1' of FIG. 22 ).
  • the storage capacitor Cst may be covered by the second interlayer insulating layer ILD2 .
  • the pixel circuit layer PCL may include a driving voltage line DVL provided and/or formed on the second interlayer insulating layer ILD2 .
  • the driving voltage line DVL may have the same configuration as the second power line PL2 described with reference to FIG. 22 . Accordingly, the voltage of the second driving power VSS may be applied to the driving voltage line DVL.
  • the pixel circuit layer PCL may further include a first power line PL1 connected to the first driving power VDD. Although not directly shown in the drawing, the first power line PL1 may be provided on the same layer as the driving voltage line DVL or may be provided on a different layer from the driving voltage line DVL.
  • the driving voltage line DVL is provided on the same layer as the first and second terminals ET1 and ET2 of the transistors T, but the present invention is not limited thereto.
  • the driving voltage line DVL may be provided on the same layer as any one of the conductive layers included in the pixel circuit layer PCL.
  • the position of the driving voltage line DVL in the pixel circuit layer PCL may be variously changed.
  • Each of the first power line PL1 and the driving voltage line DVL may include a conductive material (or material).
  • each of the first power line PL1 and the driving voltage line DVL may include copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), Molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al) which are low-resistance materials to form a single film or reduce wiring resistance by using a single layer selected from the group consisting of silver (Ag) and alloys thereof or a mixture thereof. ) or silver (Ag) in a double-layer or multi-layer structure.
  • each of the first power line PL1 and the driving voltage line DVL may be formed of a double layer stacked in the order of titanium (Ti)/copper (Cu).
  • the first power line PL1 is electrically connected to a part of the display element layer DPL, for example, the first pixel electrode EL1, and the driving voltage line DVL is connected to the other part of the display element layer DPL. In a configuration, for example, it may be electrically connected to the second pixel electrode EL2 .
  • a passivation layer PSV may be provided and/or formed on the transistors T and the driving voltage line DVL.
  • the passivation layer PSV may be provided in a form including an organic insulating layer, an inorganic insulating layer, or an organic insulating layer disposed on the inorganic insulating layer.
  • the inorganic insulating layer may include, for example, at least one of a metal oxide such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the organic insulating film is, for example, acrylic resin (polyacrylates resin), epoxy resin (epoxy resin), phenolic resin (phenolic resin), polyamides resin (polyamides resin), polyimide resin (polyimides rein), unsaturated poly At least one of unsaturated polyesters resin, poly-phenylen ethers resin, poly-phenylene sulfides resin, and benzocyclobutene resin may include
  • the passivation layer PSV may include a first contact hole CH1 exposing the second terminal ET2 of the driving transistor Tdr and a second contact hole CH2 exposing the driving voltage line DVL. .
  • a display device layer DPL may be provided on the passivation layer PSV.
  • the display element layer DPL includes a bank BNK, first and second pixel electrodes EL1 and EL2, light emitting elements LD, first and second contact electrodes CNE1 and CNE2, and first to second pixel electrodes EL1 and EL2. It may include third insulating layers INS1 to INS3 .
  • the bank BNK is provided and/or formed on the first insulating layer INS1 and may define (or partition) the emission area EMA of the corresponding pixel PXL.
  • the bank BNK may include a first opening OP1 and a second opening OP2 spaced apart from the first opening OP1 .
  • the second opening OP2 of the bank BNK may correspond to the emission area EMA of each of the pixels PXL.
  • the first pixel electrode EL1 and the second pixel electrode EL2 may be spaced apart from each other in the first direction DR1 .
  • An end of the first pixel electrode EL1 may be located in the first opening OP1 of the bank BNK.
  • the first pixel electrode EL1 may be formed at another electrode ( For example, it may be separated from the first pixel electrode (not shown) provided to the adjacent pixels PXL adjacent in the second direction DR2 when viewed in a plan view.
  • the first opening OP1 of the bank BNK may be provided for a separation process for the first pixel electrode EL1 .
  • the second pixel electrode EL2 is also provided to the adjacent pixels PXL adjacent to another electrode (eg, in the second direction DR2 ) in the first opening OP1 of the bank BNK. electrode (not shown)).
  • the first opening OP1 of the bank BNK may be provided for a separation process for the first pixel electrode EL1 and the second pixel electrode EL2 .
  • Each of the first pixel electrode EL1 and the second pixel electrode EL2 has a constant reflectance in order to allow light emitted from each of the light emitting elements LD to travel in an image display direction (eg, a front direction) of the display device. It may be composed of a material having For example, each of the first pixel electrode EL1 and the second pixel electrode EL2 may be formed of a conductive material (or material) having a constant reflectance.
  • the conductive material (or material) may include an opaque metal advantageous for reflecting light emitted from the light emitting elements LD in an image display direction of the display device.
  • each of the first pixel electrode EL1 and the second pixel electrode EL2 may include a transparent conductive material (or material).
  • the transparent conductive material examples include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium gallium zinc oxide (indium gallium zinc oxide, IGZO), a conductive oxide such as indium tin zinc oxide (ITZO), and a conductive polymer such as poly(3,4-ethylenedioxythiophene) (PEDOT) may be included.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • indium gallium zinc oxide indium gallium zinc oxide
  • IGZO indium gallium zinc oxide
  • a conductive oxide such as indium tin zinc oxide (ITZO)
  • PEDOT poly(3,4-ethylenedioxythiophene)
  • each of the first pixel electrode EL1 and the second pixel electrode EL2 may be provided and/or formed as a single layer, but is not limited thereto.
  • each of the first pixel electrode EL1 and the second pixel electrode EL2 is provided and/or formed as a multilayer in which at least two or more of metals, alloys, conductive oxides, and conductive polymers are stacked. It might be
  • Each of the first pixel electrode EL1 and the second pixel electrode EL2 is configured to minimize distortion due to signal delay when transmitting a signal (or voltage) to both ends EP1 and EP2 of each of the light emitting elements LD. It may be formed of at least a double layer or more multilayer.
  • each of the first pixel electrode EL1 and the second pixel electrode EL2 may be formed of a multilayer stacked in the order of indium tin oxide (ITO)/silver (Ag)/indium tin oxide (ITO). .
  • the first pixel electrode EL1 may be electrically connected to the driving transistor Tdr of the pixel circuit layer PCL through the first contact hole CH1 of the passivation layer PSV
  • the second pixel electrode EL2 may be It may be electrically connected to the driving voltage line DVL of the pixel circuit layer PCL through the second contact hole CH2 of the passivation layer PSV.
  • the first and second pixel electrodes EL1 and EL2 may be used as alignment electrodes for aligning the light emitting elements LD in each pixel PXL.
  • the first and second pixel electrodes EL1 and EL2 may be used as driving electrodes for driving the light emitting devices LD after alignment of the light emitting devices LD.
  • a first insulating layer INS1 may be provided and/or formed on the first pixel electrode EL1 and the second pixel electrode EL2 .
  • the first insulating layer INS1 may include an inorganic insulating layer made of an inorganic material or an organic insulating layer made of an organic material.
  • the first insulating layer INS1 may be formed of an inorganic insulating layer advantageous for protecting the light emitting devices LD from the pixel circuit layer PCL.
  • the first insulating layer INS1 may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx). It is not limited.
  • the first insulating layer INS1 may be formed of an organic insulating layer advantageous for planarizing the supporting surfaces of the light emitting devices LD.
  • the first insulating layer INS1 may be provided and/or formed on the passivation layer PSV to completely cover the first pixel electrode EL1 and the second pixel electrode EL2 . After the light emitting devices LD are supplied and aligned on the first insulating layer INS1 , the first insulating layer INS1 is formed with first and second Each of the pixel electrodes EL1 and EL2 may be partially opened to expose one region.
  • the first insulating layer INS1 may be patterned in the form of an individual pattern that is locally disposed under the light emitting devices LD after supply and alignment of the light emitting devices LD.
  • the first insulating layer INS1 may cover regions other than one region of each of the first and second pixel electrodes EL1 and EL2 . In some embodiments, the first insulating layer INS1 may be omitted.
  • a bank BNK may be provided and/or formed on the first insulating layer INS1 .
  • the bank BNK may be formed between the other pixels PXL to surround the light emitting area EMA of each pixel PXL, and constitute a pixel defining layer that partitions the light emitting area EMA of the corresponding pixel PXL. there is.
  • the bank BNK prevents the solution mixed with the light emitting devices LD from flowing into the light emitting area EMA of the adjacent pixel PXL. It may be a dam structure that prevents or controls the supply of a predetermined amount of a solution to each light emitting area EMA.
  • the light emitting devices LD may be supplied and arranged in the light emitting area EMA of each pixel PXL in which the first insulating layer INS1 is formed.
  • the light emitting elements LD are supplied (or inputted) to the light emitting area EMA through an inkjet method or the like, and the light emitting elements LD are respectively applied to the first and second pixel electrodes EL1 and EL2 .
  • the alignment may be performed between the first pixel electrode EL1 and the second pixel electrode EL2 by a predetermined alignment signal (or alignment voltage) applied to the .
  • Each of the light emitting devices LD may include a first end EP1 and a second end EP2 in a length L direction parallel to the first direction DR1 .
  • Each of the light emitting devices LD may include the light emitting stacked pattern 10 and the insulating layer 14 surrounding the outer peripheral surface (or surface) thereof.
  • the light emitting stacking pattern 10 includes a second electrode 15 , a second semiconductor layer 13 , and an active layer 12 stacked along the length L direction of each light emitting device LD parallel to the first direction DR1 . ), a first semiconductor layer 11 , and a first electrode 16 .
  • the first semiconductor layer 11 may include an n-type semiconductor layer doped with an n-type dopant
  • the second semiconductor layer 13 may include a p-type semiconductor layer doped with a p-type dopant.
  • a second electrode 15 in ohmic contact with the second semiconductor layer 13 may be disposed at the first end EP1 of each light emitting element LD, and the second end EP2 of each light emitting element LD.
  • a first electrode 16 in ohmic contact with the first semiconductor layer 11 may be disposed.
  • a second insulating layer INS2 may be provided and/or formed on each of the light emitting devices LD.
  • the second insulating layer INS2 is provided and/or formed on the light emitting devices LD arranged between the first pixel electrode EL1 and the second pixel electrode EL2 to form the respective light emitting devices LD.
  • the outer peripheral surface (or surface) may be partially covered, and the first end EP1 and the second end EP2 of each of the light emitting devices LD may be exposed to the outside.
  • the second insulating layer INS2 may be configured as a single layer or a multilayer, and may include an inorganic insulating layer including at least one inorganic material or an organic insulating layer including at least one organic material.
  • the second insulating layer INS2 may include an inorganic insulating layer advantageous for protecting the active layer 12 of each of the light emitting devices LD from external oxygen and moisture.
  • the present invention is not limited thereto.
  • the second insulating layer INS2 may be formed of an organic insulating layer including an organic material according to design conditions of a display device to which the light emitting devices LD are applied.
  • the light emitting devices LD are formed by forming the second insulating layer INS2 on the light emitting devices LD. It is possible to prevent deviation from the aligned position.
  • the gap forms the second insulating layer INS2 .
  • the second insulating layer INS2 may be filled.
  • the second insulating layer INS2 may be formed of an organic insulating layer advantageous for filling a gap between the first insulating layer INS1 and the light emitting devices LD.
  • first pixel electrode EL1 On the first pixel electrode EL1 , one end of the first pixel electrode EL1 and the first and second ends EP1 and EP2 of each of the light emitting devices LD, for example, the first end EP1 ) may be provided and/or formed with the first contact electrode CNE1 electrically and/or physically stably connected thereto.
  • the first contact electrode CNE1 may be provided and/or formed on the first pixel electrode EL1 and the first end EP1 of each of the light emitting devices LD.
  • the first contact electrode CNE1 may be disposed to contact the first pixel electrode EL1 on an area of the first pixel electrode EL1 that is not covered by the first insulating layer INS1 .
  • a conductive capping layer (not shown) is disposed on the first pixel electrode EL1
  • the first contact electrode CNE1 is disposed on the conductive capping layer and passes through the conductive capping layer. It may be connected to the pixel electrode EL1.
  • the above-described conductive capping layer protects the first pixel electrode EL1 from defects generated during the manufacturing process of the display device, and at the same time further enhances the adhesion between the first pixel electrode EL1 and the pixel circuit layer PCL.
  • the conductive capping layer may include a transparent conductive material (or material) such as indium zinc oxide (IZO).
  • the first contact electrode CNE1 is on the first end EP1 of each of the light emitting elements LD so as to be in contact with the first end EP1 of each of the light emitting elements LD adjacent to the first pixel electrode EL1 . can be placed in The first contact electrode CNE1 may be disposed to cover the first end EP1 of each of the light emitting elements LD and at least one area of the first pixel electrode EL1 corresponding thereto.
  • a second contact electrode CNE2 may be provided and/or formed to electrically and/or physically stably connect the .
  • the second contact electrode CNE2 may be provided and/or formed on the second pixel electrode EL2 and the second end EP2 of each of the light emitting devices LD.
  • the second contact electrode CNE2 may be disposed to contact the second pixel electrode EL2 on an area of the second pixel electrode EL2 that is not covered by the first insulating layer INS1 .
  • the second contact electrode CNE2 when the conductive capping layer is disposed on the second pixel electrode EL2 , the second contact electrode CNE2 is disposed on the conductive capping layer and passes through the conductive capping layer to the second pixel electrode EL2 . ) can be associated with
  • the second contact electrode CNE2 is on the second end EP2 of each of the light emitting elements LD so as to be in contact with the second end EP2 of each of the light emitting elements LD adjacent to the second pixel electrode EL2 . can be placed in The second contact electrode CNE2 may be disposed to cover the second end EP2 of each of the light emitting elements LD and at least one area of the corresponding second pixel electrode EL2 .
  • the first and second contact electrodes CNE1 and CNE2 are emitted from each of the light emitting elements LD, and light reflected by the first and second pixel electrodes EL1 and EL2 is not lost, and an image is displayed on the display device. It may be composed of various transparent conductive materials in order to proceed in the direction.
  • the first and second contact electrodes CNE1 and CNE2 may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), and indium gallium.
  • At least one of various transparent conductive materials including indium gallium zinc oxide (IGZO), indium tin zinc oxide (ITZO), and the like, and satisfying a predetermined light transmittance (or transmittance) to be substantially transparent or translucent.
  • materials of the first and second contact electrodes CNE1 and CNE2 are not limited to the above-described embodiment.
  • the first and second contact electrodes CNE1 and CNE2 may be formed of various opaque conductive materials (or materials).
  • the first and second contact electrodes CNE1 and CNE2 may be formed of a single layer or a multilayer.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be disposed to be spaced apart from each other in the first direction DR1 .
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be disposed to be spaced apart from each other with a predetermined distance therebetween on the second insulating layer INS2 on the light emitting devices LD.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be provided on the same layer.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be formed in the same process and using the same conductive material, but are not limited thereto.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be formed by different processes and provided in different layers. A description related thereto will be described later with reference to FIG. 33 .
  • a third insulating layer INS3 may be provided and/or formed on the first contact electrode CNE1 and the second contact electrode CNE2 .
  • the third insulating layer INS3 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the third insulating layer INS3 may have a structure in which at least one inorganic insulating layer or at least one organic insulating layer is alternately stacked.
  • the third insulating layer INS3 may entirely cover the display element layer DPL to prevent moisture or moisture from flowing into the display element layer DPL including the light emitting elements LD from the outside.
  • the display device layer DPL may be configured to selectively further include an optical layer in addition to the third insulating layer INS3 .
  • the display device layer DPL may further include a color conversion layer including color conversion particles that convert light emitted from the light emitting devices LD into light of a specific color.
  • At least one overcoat layer (eg, a layer for planarizing the upper surface of the display device layer DPL) may be further disposed on the third insulating layer INS3 .
  • the light emitting stacking pattern 10 of each light emitting device LD has a second electrode 15 , a second semiconductor layer 13 , and an active layer 12 sequentially stacked along the length (L) direction of the corresponding light emitting device LD. ), a first semiconductor layer 11 , and a first electrode 16 .
  • the first electrode 16 may include a second layer 16b positioned on the first semiconductor layer 11 and a first layer 16a positioned on the second layer 16b.
  • the first layer 16a and the second layer 16b may be formed of a transparent conductive material having a predetermined transmittance.
  • the first layer 16a is in direct contact with the second contact electrode CNE2 and may be a light-transmitting conductive layer.
  • the second layer 16b may be in direct contact with the first semiconductor layer 11 and may be an ohmic contact layer.
  • the first layer 16a and the second layer 16b may be formed of the same ohmic material or different ohmic materials according to embodiments. In an embodiment, the first layer 16 and the second layer 16b may be formed of different ohmic materials.
  • the second electrode 15 positioned at the first end EP1 of each light emitting device LD may directly contact the first contact electrode CNE1 .
  • a contact surface CNF1 (hereinafter referred to as a 'first contact surface') between the second electrode 15 and the first contact electrode CNE1 may be a first end EP1 of each light emitting device LD.
  • the first layer 16a of the first electrode 16 positioned at the second end EP2 of each light emitting device LD may directly contact the second contact electrode CNE2 .
  • a contact surface CNF2 (hereinafter, referred to as a 'second contact surface') in which the first layer 16a and the second contact electrode CNE2 contact may be the second end EP2 of each light emitting device LD.
  • the first contact surface CNF1 and the second contact surface CNF2 may have substantially similar or the same area (or size).
  • the first contact surface CNF1 may be the same as the lower surface 15a of the second electrode 15
  • the second contact surface CNF2 may be the upper surface 16a_2 of the first layer 16 and can be the same.
  • the upper surface 16a_2 of the first layer 16 may be separated from the first substrate (refer to '1' in FIG. 5) as a growth substrate through a laser separation method
  • the lower surface 15a of the second electrode 15 may be separated from the second substrate (refer to '2' in FIG. 13 ) as a support substrate through a chemical separation method.
  • the upper surface 16a_2 of the first layer 16 and the lower surface 15a of the second electrode 15 are each substantially It can have (or on average) a constant surface roughness.
  • the upper surface 16a_2 of the first layer 16 and the lower surface 15a of the second electrode 15 may have flat surfaces as shown in FIGS. 26 and 27 .
  • the area of the second contact surface CNF2 between the upper surface 16a_2 of the first layer 16a and the second contact electrode CNE2 and the lower surface 15a of the second electrode 16 and the first contact electrode ( The area of the first contact surface CNF1 that CNE1 is in contact with may be the same or similar.
  • the contact resistance of the first contact surface CNF1 and the contact resistance of the second contact surface CNF2 may be the same or similar . If the area of the first contact surface CNF1 and the area of the second contact surface CNF2 are different from each other, the contact resistance of the first contact surface CNF1 and the contact resistance of the second contact surface CNF2 may be different from each other.
  • a diffusion direction of current at the first end EP1 and the second end EP2 of each light emitting device LD may be non-uniform.
  • the upper surface 16a_2 of the first layer 16a located at the second end EP2 of each light emitting device LD and the corresponding light emitting device ( The area of the first contact surface CNF1 and the area of the second contact surface CNF2 are equal to each other or the lower surface 15a of the second electrode 15 located at the first end EP1 of the LD has a flat surface. By making them similar, the first end EP1 and the second end EP2 of the corresponding light emitting device LD may have the same or similar contact resistance.
  • the second electrode 15 in ohmic contact with the second semiconductor layer 13 is disposed at the first end EP1 of each light emitting device LD, and the second electrode 15 of the corresponding light emitting device LD is disposed.
  • the first electrode 16 in ohmic contact with the first semiconductor layer 11 at the second end EP2 the characteristics of the first end EP1 and the second end EP2 of the light emitting device LD are characteristics can be made uniform. As the characteristics of both ends EP1 and EP2 of each light emitting device LD become uniform, the light emitting devices LD may have uniform light output efficiency.
  • the luminance of each pixel PXL in which the light emitting elements LD are aligned and the luminance of adjacent pixels PXL adjacent to the corresponding pixel PXL may be uniform.
  • the display device including the pixels PXL may have uniform luminance over the entire area.
  • FIG. 30 is a plan view schematically illustrating a pixel according to another embodiment
  • FIG. 31 is a cross-sectional view taken along line IV to IV' of FIG. 30,
  • FIG. 32 is an implementation of the bank pattern of FIG. 31 according to another embodiment. It is a cross-sectional view corresponding to the line IV to IV' of FIG. 30, and
  • FIG. 33 is a cross-sectional view corresponding to the line IV to IV' of FIG.
  • the pixel PXL illustrated in FIGS. 30 to 33 is a view except that the bank pattern BNKP is disposed between the passivation layer PSV and the first and second pixel electrodes EL1 and EL2, respectively. It may have a configuration substantially the same as or similar to that of the pixels shown in FIGS. 23 to 29 .
  • a support member may be positioned between each of the first and second pixel electrodes EL1 and EL2 and the passivation layer PSV.
  • a bank pattern BNKP may be positioned between each of the first and second pixel electrodes EL1 and EL2 and the passivation layer PSV.
  • the bank pattern BNKP may be positioned in the emission area EMA from which light is emitted from the pixel area PXA of each pixel PXL.
  • the bank pattern BNKP changes the surface profile (or shape) of each of the first and second pixel electrodes EL1 and EL2 to guide the light emitted from the light emitting elements LD in the image display direction of the display device.
  • it may be a support member supporting each of the first and second pixel electrodes EL1 and EL2 .
  • the bank pattern BNKP may be provided between the passivation layer PSV and the first and second pixel electrodes EL1 and EL2 in the emission area EMA of the corresponding pixel PXL.
  • the bank pattern BNKP may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the bank pattern BNKP may include a single organic insulating layer and/or a single inorganic insulating layer, but is not limited thereto.
  • the bank pattern BNKP may be provided in the form of a multilayer in which at least one organic insulating layer and at least one inorganic insulating layer are stacked.
  • the material of the bank pattern BNKP is not limited to the above-described embodiment, and according to an embodiment, the bank pattern BNKP may include a conductive material.
  • the bank pattern BNKP may have a cross section of a trapezoidal shape that becomes narrower in width from one surface (eg, an upper surface) of the protective layer PSV toward an upper portion in the third direction DR3, but is limited thereto. it is not According to an embodiment, as shown in FIG. 32 , the bank pattern BNKP has a semi-elliptical shape, a semi-circular shape (or It may include a curved surface having a cross section such as a hemispherical shape). When viewed in cross section, the shape of the bank pattern BNKP is not limited to the above-described embodiments and may be variously changed within a range capable of improving the efficiency of light emitted from each of the light emitting devices LD.
  • Each of the first and second pixel electrodes EL1 and EL2 may be provided and/or formed on a corresponding bank pattern BNKP.
  • Each of the first and second pixel electrodes EL1 and EL2 may have a surface profile corresponding to the shape of the bank pattern BNKP disposed thereunder when viewed in cross-section. Accordingly, the light emitted from the light emitting devices LD may be reflected by each of the first and second pixel electrodes EL1 and EL2 to further progress in the image display direction of the display device.
  • Each of the bank pattern BNKP and the first and second pixel electrodes EL1 and EL2 may be used as a reflective member to improve the light efficiency of the display device by guiding the light emitted from the light emitting devices LD in a desired direction. can Accordingly, the light output efficiency of the light emitting devices LD may be further improved.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be disposed to be spaced apart from each other in the first direction DR1 when viewed in a plan view.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be disposed to be spaced apart from each other with a predetermined distance therebetween on the second insulating layer INS2 on the light emitting devices LD.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be provided on the same layer and formed through the same process.
  • the present invention is not limited thereto, and according to embodiments, the first and second contact electrodes CNE1 and CNE2 may be provided on different layers and formed through different processes.
  • an additional insulating layer AUINS may be provided and/or formed between the first contact electrode CNE1 and the second contact electrode CNE2 .
  • the additional insulating layer AUINS may be provided on the first contact electrode CNE1 to prevent the first contact electrode CNE1 from being exposed to the outside, thereby preventing corrosion of the first contact electrode CNE1 .
  • the additional insulating layer AUINS may include an inorganic insulating layer made of an inorganic material or an organic insulating layer made of an organic material.
  • the additional insulating layer AUINS may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx), but is limited thereto. it is not going to be
  • the additional insulating layer AUINS may be formed of a single layer or a multilayer.
  • a third insulating layer INS3 may be provided and/or formed on the first and second contact electrodes CNE1 and CNE2 .
  • the third insulating layer INS3 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the third insulating layer INS3 may have a structure in which at least one inorganic insulating layer or at least one organic insulating layer is alternately stacked.
  • the third insulating layer INS3 may entirely cover the display element layer DPL to prevent moisture or moisture from flowing into the display element layer DPL including the light emitting elements LD from the outside.
  • at least one overcoat layer (eg, a layer for planarizing the upper surface of the display device layer DPL) may be further disposed on the third insulating layer INS3 .

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)

Abstract

발광 소자는, 상기 발광 소자의 길이 방향으로 위치한 제1 단부와 제2 단부; 상기 제1 단부에 대응된 제1 전극; 상기 제1 전극 상에 배치된 제1 반도체층; 상기 제1 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 반도체층; 및 상기 제2 반도체층 상에 배치되며, 상기 제2 단부에 대응된 제2 전극을 포함할 수 있다. 상기 제2 전극은 상기 제1 반도체층 상에 위치한 제1 레이어 및 상기 제1 레이어 상에 위치한 제2 레이어를 포함할 수 있다. 상기 제1 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 상기 제2 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 상기 제1 전극은 상기 제1 반도체층과 오믹(ohmic) 접촉할 수 있다. 상기 제2 전극은 상기 제2 반도체층의 오믹(ohmic) 접촉할 수 있다.

Description

발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치
본 발명은 발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 양 단부에 각각 오믹 전극을 형성하고, 상기 오믹 전극에서 노출되는 일 면이 일정한 표면 거칠기 갖도록 하여 상기 양 단부의 특성을 균일하게 하는 발광 소자 및 그의 제조 방법을 제공한다.
또한, 본 발명은 상술한 발광 소자를 구비한 표시 장치를 제공한다.
실시예에서, 발광 소자는 상기 발광 소자의 길이 방향으로 위치한 제1 단부와 제2 단부, 상기 제1 단부에 대응된 제1 전극; 상기 제1 전극 상에 배치된 제1 반도체층; 상기 제1 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 반도체층; 및 상기 제2 반도체층 상에 배치되며, 상기 제2 단부에 대응된 제2 전극을 포함할 수 있다. 여기서, 상기 제2 전극은 상기 제1 반도체층 상에 위치한 제1 레이어 및 상기 제1 레이어 상에 위치한 제2 레이어를 포함할 수 있다.
실시예에 있어서, 상기 제1 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함할 수 있고, 상기 제2 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다.
실시예에 있어서, 상기 제1 전극은 상기 제1 반도체층과 오믹(ohmic) 접촉할 수 있고, 상기 제2 전극은 상기 제2 반도체층과 오믹(ohmic) 접촉할 수 있다.
실시예에 있어서, 상기 제1 레이어와 상기 제2 레이어는 투명 도전성 물질을 포함할 수 있다.
실시예에 있어서, 상기 제1 레이어는 투명 금속을 포함할 수 있고, 상기 제2 레이어는 투명 도전성 산화물을 포함할 수 있다.
실시예에 있어서, 상기 제2 레이어의 외면은 전체적으로 균일한 형태의 주기성을 갖는 요철 패턴을 포함할 수 있다.
실시예에 있어서, 상기 제2 레이어의 외면은 전체적으로 불균일한 형태의 요철 패턴을 포함할 수 있다.
실시예에 있어서, 상기 발광 소자는, 상기 제1 전극, 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 및 상기 제2 전극 각각의 외주면을 둘러싸는 절연막을 더 포함할 수 있다. 상기 절연막 중 상기 제2 단부에 대응된 일 영역은 상기 길이 방향을 따라 상부로 향할수록 두께가 좁아질 수 있다.
실시예에 있어서, 상기 절연막 중 상기 제2 단부에 대응되는 일 영역과 상기 절연막 중 상기 제1 단부에 대응되는 일 영역은 상이한 형태를 가질 수 있다.
실시예에 있어서, 상기 절연막은 상기 제2 전극의 적어도 일부를 노출하도록 상기 제2 전극의 외주면의 일부를 둘러쌀 수 있다.
실시예에 있어서, 상기 길이 방향을 기준으로 볼 때, 상기 제1 전극의 하부 면은 상기 제2 전극의 상부 면과 실질적으로 평탄하고 상호 평행할 수 있다.
상술한 발광 소자는, 제1 기판을 제공하는 단계; 상기 제1 기판의 제1 면 상에 제1 전극, 제1 반도체층, 활성층, 제2 반도체층, 및 제2 전극이 순차적으로 적층된 발광 적층체를 형성하는 단계; 상기 제2 전극 상에 버퍼층을 형성하는 단계; 상기 버퍼층 상에 접착층을 형성하고, 상기 접착층 상부에 제2 기판을 배치하여 상기 제1 기판과 상기 제2 기판을 결합하는 단계; 상기 제1 기판의 상기 제1 면과 마주보는 제2 면이 상부를 향하도록 상기 제1 기판을 상하 회전한 후 레이저 분리 방법으로 상기 제1 기판을 제거하여 상기 제1 전극을 노출하는 단계; 상기 발광 적층체를 수직 방향으로 식각하여 발광 적층 패턴을 형성하고, 상기 버퍼층의 일 영역을 노출하는 단계; 상기 발광 적층 패턴의 표면 및 상기 버퍼층의 일 영역 상에 절연 물질층을 형성하고, 상기 절연 물질층을 수직 방향으로 식각하여 상기 발광 적층 패턴을 둘러싸는 절연막을 형성하는 단계; 및 화학적 분리 방법을 이용하여 상기 절연막에 둘러싸인 상기 발광 적층 패턴을 상기 제2 기판으로부터 분리하여 적어도 하나의 발광 소자를 형성하는 단계를 포함하여 제조될 수 있다.
실시예에 있어서, 상기 적어도 하나의 발광 소자는 상기 발광 소자의 길이 방향으로 배치된 상기 제2 전극, 상기 제2 반도체층, 상기 활성층, 상기 제1 반도체층, 및 상기 제1 전극을 포함할 수 있다.
실시예에 있어서, 상기 제1 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함할 수 있고, 상기 제2 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다.
실시예에 있어서, 상기 제1 전극은 상기 제1 반도체층 상에 배치된 제1 레이어 및 상기 제1 레이어 상에 배치된 제2 레이어를 포함하고, 상기 제1 레이어와 상기 제2 레이어는 투명한 도전성 물질을 포함할 수 있다. 상기 제1 레이어는 투명 금속을 포함하고, 상기 제2 레이어는 투명 도전성 산화물을 포함할 수 있다.
실시예에 있어서, 상기 버퍼층은 무기 재료를 포함한 무기 절연막일 수 있다.
실시예에 있어서, 상기 발광 적층체를 형성하는 단계는 상기 제1 기판 상에 상기 제1 전극을 형성하는 단계; 상기 제1 전극 상에 상기 제1 반도체층을 형성하는 단계; 상기 제1 반도체층 상에 상기 활성층을 형성하는 단계; 상기 활성층 상에 상기 제2 반도체층을 형성하는 단계; 및 상기 제2 반도체층 상에 상기 제2 전극을 형성하는 단계를 포함할 수 있다.
실시예에 있어서, 상기 발광 적층 패턴을 형성하는 단계는, 노출된 상기 제1 전극 상에 마스크를 형성하는 단계; 상기 마스크 상에 적어도 하나의 미세 패턴을 형성하는 단계; 상기 마스크를 식각하여 상기 미세 패턴에 대응되는 적어도 하나의 마스크 패턴을 형성하는 단계; 상기 마스크 패턴과 대응되는 일 영역을 제외한 나머지 영역을 수직으로 식각하여 홈부를 형성하는 단계; 및 상기 마스크 패턴을 제거하는 단계를 포함할 수 있다.
실시예에 따른 표시 장치는, 기판 상에서 제1 방향으로 서로 이격되고 상기 제1 방향과 다른 제2 방향으로 연장된 제1 화소 전극과 제2 화소 전극; 및 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 배치되며, 그의 길이 방향으로 제1 단부와 제2 단부를 각각 갖는 복수의 발광 소자들을 포함할 수 있다.
실시예에 있어서, 상기 발광 소자들 각각은, 상기 제1 단부에 대응되는 제1 전극; 상기 제1 전극 상에 배치된 제1 반도체층; 상기 제1 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 반도체층; 및 상기 제2 단부에 대응되고, 상기 제2 반도체층 상에 배치된 제1 레이어 및 상기 제1 레이어 상에 배치된 제2 레이어를 포함한 제2 전극을 포함할 수 있다.
실시예에 있어서, 단면 상에서 볼 때 상기 제1 및 제2 단부들 각각은 상기 제1 및 제2 화소 전극들 중 하나의 화소 전극과 중첩하도록 위치할 수 있다.
실시예에 있어서, 상기 제1 레이어와 상기 제2 레이어는 투명 도전성 물질을 포함할 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 제1 화소 전극과 상기 발광 소자들 각각의 상기 제1 단부 상에 배치된 제1 접촉 전극; 및 상기 제2 화소 전극과 상기 발광 소자들 각각의 제2 단부 상에 배치된 제2 접촉 전극을 포함할 수 있다. 상기 제1 접촉 전극은 상기 제1 화소 전극과 전기적으로 연결되고, 상기 제2 접촉 전극은 상기 제2 화소 전극과 전기적으로 연결될 수 있다.
본 발명의 실시예에 따른 발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치는 레이저 분리 방법을 이용하여 성장 기판(제1 기판)으로부터 n형 반도체층과 오믹 접촉하는 제1 전극을 분리하고 화학적 분리 방법을 이용하여 지지 기판(제2 기판)으로부터 p형 반도체층과 오믹 접촉하는 제2 전극을 분리하여 상기 제1 전극의 분리 면과 상기 제2 전극의 분리 면이 일정한 표면 거칠기를 가질 수 있다. 이에 따라, 양 단부의 특성이 균일한 발광 소자들을 제조할 수 있다.
또한, 각 발광 소자의 제1 전극에 접촉하는 제1 접촉 전극의 컨택 면적과 해당 발광 소자의 제2 전극에 접촉하는 제2 접촉 전극의 컨택 면적이 실질적으로 동일하거나 유사해질 수 있다. 이에 따라, 각 발광 소자의 양 단부의 컨택 면적 불균일에 따른 불량을 최소화하여 해당 발광 소자의 신뢰성을 향상시킬 수 있다.
본 발명의 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2 내지 도 4b는 도 1의 발광 소자를 다양한 실시예에 따라 도시한 단면도들이다.
도 5 내지 도 20은 도 1 및 도 2의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 21은 실시예에 따른 표시 장치를 도시한 것으로, 도 1 및 도 2에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 22는 도 21에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 나타낸 회로도이다.
도 23은 도 21에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
도 24는 도 23의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 25는 도 24의 EA1 부분의 개략적인 확대 단면도이다.
도 26은 도 25의 EA2 부분의 개략적인 확대도이다.
도 27은 도 25의 EA3 부분의 개략적인 확대도이다.
도 28은 도 23의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 29는 도 23의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 30은 실시예에 따른 화소를 개략적으로 도시한 평면도이다.
도 31은 도 30의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 32는 도 31의 뱅크 패턴을 실시예에 따라 구현한 것으로 도 30의 Ⅳ ~ Ⅳ'선에 대응되는 단면도이다.
도 33은 도 31의 제1 및 제2 접촉 전극들을 실시예에 따라 구현한 것으로 도 30의 Ⅳ ~ Ⅳ'선에 대응되는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소(일 예로 ‘제 2 구성요소’)에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "전기적으로 연결되어(electrically connected)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 ‘제 3 구성요소’)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소 (일 예로 ‘제 2 구성요소’)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 ‘제 3 구성요소’)가 존재하지 않는 것으로 이해될 수 있다.
상세한 설명과 청구항에서, "적어도 하나의"라는 용어는 그 의미 및 해석의 목적을 위하여 "그룹으로부터 선택된 적어도 하나"의 이미를 포함하도록 의도될 수 있다. 예를 들어, "A 및 B 중 적어도 하나"는 "A, B 또는 A 및 B"를 의미하는 것으로 이해 될 수 있다. 상세한 설명과 청구항에서, "점진적으로"는 당업자에 의해 이해되는 바와 같이, 갑작스럽거나 갑작스러운 변화에 반대되는 중간 속도로 변화가 발생한 것을 의미할 수 있다.
달리 정의되지 않는 한, 본 명에서 사용되는 모든 용어들(기술적이거나 과학적인 용어를 포함)은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야하며 이상화되거나 지나치게 형식적인 의미로 해석되지 않는 한 명시적으로 정의되어 있습니다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 2 내지 도 4b는 도 1의 발광 소자를 실시예에 따라 도시한 단면도들이다.
실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 1 내지 도 4b에 도시된 실시예에 한정되지는 않는다.
도 1 내지 도 4b를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 반도체층(11)과 제2 반도체층(13) 사이에 개재된 활성층(12)을 포함할 수 있다. 발광 소자(LD)는 제1 전극(16)과 제2 전극(15)을 포함할 수 있다.
실시예에 있어서, 발광 소자(LD)는 제2 전극(15), 제2 반도체층(13), 활성층(12), 제1 반도체층(11), 제1 전극(16)이 적층된 발광 적층 패턴(10)으로 구현될 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 제1 단부(EP1, 또는 하 단부)와 제2 단부(EP2, 또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1, 또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 하나의 반도체층이 배치될 수 있고, 발광 소자(LD)의 제 2 단부(EP2, 또는 상 단부)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 배치될 수 있다. 실시예에 있어서, 발광 소자(LD)의 제1 단부(EP1, 또는 하 단부)에는 제2 반도체층(13)이 배치될 수 있고, 상기 발광 소자(LD)의 제2 단부(EP2, 또는 상 단부)에는 제1 반도체층(11)이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale) 내지 마이크로 스케일(micro scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제2 반도체층(13)은 일 예로 적어도 하나의 p형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)과 접촉하는 상부 면(13b)과 제2 전극(15)과 접촉하는 하부 면(13a)를 포함할 수 있다.
활성층(12)은 제2 반도체층(13) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제2 반도체층(13)과 접촉하는 제1 면(12a) 및 제1 반도체층(11)과 접촉하는 제2 면(12b)을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제1 반도체층(11)은 활성층(12)의 제2 면(12b) 상에 배치되며, 제2 반도체층(13)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면(12b)과 접촉하는 하부 면(11a)과 제1 전극(16)과 접촉하는 상부 면(11b)을 포함할 수 있다.
실시예에 있어서, 제2 반도체층(13)과 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 상부 면(11b)보다 제2 반도체층(13)의 하부 면(13a)에 더 인접하게 위치할 수 있다.
제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
제2 전극(15)은 제2 반도체층(13)의 하부 면(13a)과 접촉할 수 있다. 제2 전극(15)은 제2 반도체층(13)과 전기적으로 연결되는 오믹(ohmic) 접촉 전극일 수 있다. 제2 전극(15)은 일정 이상의 투과율(또는 광 투과율)을 갖는 도전성 물질을 포함할 수 있다. 일 예로, 제2 전극(15)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 제2 전극(15)은 실질적으로 투명할 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)에서 생성되는 광이 제2 전극(15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 제2 전극(15)은 발광 소자(LD)의 길이(L) 방향을 따라 제2 반도체층(13)과 접촉하는 상부 면(15b) 및 외부로 노출된 하부 면(15a)을 포함할 수 있다. 실시예에 있어서, 제2 전극(15)의 하부 면(15a)은 발광 소자(LD)의 제1 단부(EP1, 또는 하 단부)일 수 있다.
제1 전극(16)은 제1 반도체층(11) 상에 제공되어 상기 제1 반도체층(11)의 상부 면(11b)과 접촉할 수 있다. 실시예에 있어서, 제1 전극(16)은 제1 레이어(16a)와 제2 레이어(16)를 포함할 수 있다. 일 예로, 제1 전극(16)은 발광 소자(LD)의 길이(L) 방향으로 위치한 제2 레이어(16b) 및 제1 레이어(16a)를 포함할 수 있다.
제2 레이어(16b)는 제1 반도체층(11)의 상부 면(11b)과 직접 접촉하는 오믹(ohmic) 접촉 전극일 수 있다. 제2 레이어(16b)는 일정 이상의 투과율(또는 광 투과율)을 갖는 도전성 물질을 포함할 수 있다. 일 예로, 제2 레이어(16b)는 제2 전극(15)의 구성 물질로 예시된 물질들 중에서 투명 도전성 산화물을 포함할 수 있다. 실시예에 따라, 제2 레이어(16b)는 박막 형태의 인듐(In), 타이타늄(Ti), 크롬(Cr), 및 니켈(Ni) 등으로 구성될 수도 있다. 제2 레이어(16b)는 발광 소자(LD)의 길이(L) 방향으로 제1 반도체층(11)과 접촉하는 하부 면(16b_1) 및 제1 레이어(16a)와 접촉하는 상부 면(16b_2)을 포함할 수 있다.
제1 레이어(16a)는 제2 레이어(16b)의 상부 면(16b_2)과 직접 접촉할 수 있다. 제1 레이어(16a)는 일정 이상의 투과율(또는 광 투과율)을 갖는 투명 도전성 산화물로 구성될 수 있다. 일 예로, 제1 레이어(16a)는 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO), 불소를 함유한 산화주석(fluorine doped tin oxide, FTO), 불소를 함유한 산화아연(fluorine doped zinc oxide) 등을 포함할 수 있다. 실시예에 따라, 제1 레이어(16a)는 박막 형태의 금속을 포함할 수 있다. 이때, 금속은 금(Au) 등을 포함할 수 있다. 제1 레이어(16a)는 발광 소자(LD)의 길이(L) 방향으로 제2 레이어(16b)와 접촉하는 하부 면(16a_1) 및 외부로 노출된 상부 면(16a_2)을 포함할 수 있다. 실시예에 있어서, 제1 레이어(16a)의 상부 면(16a_2)은 발광 소자(LD)의 제2 단부(EP2, 또는 상 단부)일 수 있다.
제1 레이어(16a)의 상부 면(16a_2)은 전체적으로 일정한, 일 예로, 매끄러운 표면을 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라, 제1 레이어(16a)의 상부 면(16a_2)은 도 4a에 도시된 바와 같이 전체적으로 균일한(또는 규칙적인) 형태의 주기성을 갖는 요철 패턴을 포함하는 표면 거칠기를 가질 수도 있다. 또한, 다른 실시예에 따라, 제1 레이어(16a)의 상부 면(16a_2)은 도 4b에 도시된 바와 같이 전체적으로 불균일한(또는 불규칙적인) 형태의 요철 패턴을 포함하는 표면 거칠기를 가질 수도 있다. 상술한 바와 같이, 제1 레이어(16a)의 상부 면(16a_2)이 균일한(또는 규칙적인) 형태의 주기성을 갖는 요철 패턴을 포함하거나 불균일한(또는 불규칙적인) 형태의 요철 패턴을 포함하는 경우, 활성층(12)에서 방출된 광이 난반사를 일으켜 광의 추출 효율이 더욱 향상될 수 있다.
도 1 내지 도 4b에서는, 편의를 위하여 제1 레이어(16a)와 제2 레이어(16b)가 발광 소자(LD)의 길이(L) 방향으로 서로 동일한 두께를 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제2 레이어(16b)가 제1 레이어(16a)보다 발광 소자(LD)의 길이(L) 방향으로 두꺼운 두께를 가질 수 있다. 상술한 바와 같이 제2 레이어(16b)가 제1 반도체층(11)과 직접 접촉하는 오믹 접촉 전극에 해당하므로, 상기 제1 반도체층(11)과의 원활한 오믹 접촉을 위하여 상기 제2 레이어(16b)는 얇은 박막 형태로 증착될 수 있다. 제2 레이어(16b)는 제1 레이어(16a)보다 발광 소자(LD)의 길이(L) 방향으로 얇은 두께를 갖도록 설계될 수 있으나 이에 한정되는 것은 아니다.
실시예에 있어서, 발광 적층 패턴(10)은 발광 소자(LD)의 형상에 대응되는 형상으로 제공 및/또는 형성될 수 있다. 예를 들어, 발광 소자(LD)가 원기둥 형상으로 제공 및/또는 형성되는 경우, 발광 적층 패턴(10)도 원기둥 형상으로 제공 및/또는 형성될 수 있다. 발광 적층 패턴(10)이 원기둥 형상을 갖는 경우, 제2 전극(15), 제2 반도체층(13), 활성층(12), 제1 반도체층(11), 및 제1 전극(16) 각각은 원기둥 형상을 가질 수 있다.
발광 소자(LD)의 길이(L) 방향을 따라 발광 소자(LD)의 제1 단부(EP1, 또는 하 단부)에는 제2 반도체층(13)과 전기적으로 연결된 제2 전극(15)이 배치되고, 발광 소자(LD)의 제2 단부(EP2, 또는 상 단부)에는 제1 반도체층(11)과 전기적으로 연결된 제1 전극(16)이 배치될 수 있다. 발광 소자(LD)는 상기 발광 소자(LD)의 양 단부(EP1, EP2)에 위치하며 외부로 노출된 제2 전극(15)의 하부 면(15a)과 제1 전극(16)의 제1 레이어(16a)의 상부 면(16a_2)을 포함할 수 있다. 제2 전극(15)의 하부 면(15a)과 제1 레이어(16a)의 상부 면(16a_2)은 외부의 전도성 물질, 일 예로, 접촉 전극과 접촉하여 상기 접촉 전극과 전기적으로 연결되도록 외부로 노출된 면(일 예로, 외면)일 수 있다.
발광 적층 패턴(10)이 발광 소자(LD)의 형상에 대응되는 형상으로 제공 및/또는 형성되는 경우, 발광 적층 패턴(10)은 발광 소자(LD)의 길이(L)와 실질적으로 유사하거나 동일한 길이를 가질 수 있다.
실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 발광 적층 패턴(10)의 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 투명 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 산화 타이타늄(TiOx), 산화 하프늄(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnO), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFx), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNx), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일막의 형태로 제공되거나 적어도 이중막을 포함한 다중막의 형태로 제공될 수 있다.
절연막(14)은 활성층(12)의 외주면을 둘러싸도록 발광 적층 패턴(10)의 외주면(또는 표면)에 형성 및/또는 제공될 수 있으며, 이외에도 제2 전극(15), 제2 반도체층(13), 제1 반도체층(11), 및 제1 전극(16) 각각의 외주면을 더 둘러쌀 수 있다. 편의를 위해, 도 1에서는 절연막(14)의 일부를 삭제한 모습을 도시하였고, 발광 소자(LD)에 포함된 제2 전극(15), 제2 반도체층(13), 활성층(12), 제1 반도체층(11), 및 제1 전극(16)은 상기 절연막(14)에 의해 둘러싸일 수 있다. 실시예에 있어서, 절연막(14)은 제2 전극(15)의 외주면과 제1 전극(16)의 외주면 각각을 완전히 둘러쌀 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 절연막(14)은 제2 전극(15)의 외주면 일부 및/또는 제1 전극(16)의 외주면 일부만을 둘러쌀 수도 있다.
절연막(14)은 발광 소자(LD)의 길이(L) 방향에 교차하는 방향으로 제2 전극(15)의 하부 면(15a)과 평행한 하부 면(14a), 상기 길이(L) 방향 상에서 상기 하부 면(14a)과 마주보는 상부 면(14b), 및 발광 적층 패턴(10)의 외주면을 둘러싸는 측면(14c)을 포함할 수 있다. 절연막(14)의 하부 면(14a), 상기 절연막(14)의 상부 면(14b), 및 상기 절연막(14)의 측면(14c)은 서로 연결되며 연속할 수 있다. 여기서, 절연막(14)의 상부 면(14b)은 절연막(14)의 상단 둘레를 포함하는 가상의 면으로 정의될 수 있으며, 절연막(14)의 하부 면(14a)은 절연막(14)의 하단 둘레를 포함하는 가상의 면으로 정의될 수 있다.
절연막(14)의 하부 면(14a)은 제2 전극(15)의 하부 면(15a)과 동일 면(또는 동일 선) 상에 위치할 수 있으며, 절연막(14)의 상부 면(14b)은 제1 전극(16)의 제1 레이어(16a)의 상부 면(16a_2)과 동일 면(또는 동일 선) 상에 위치할 수 있다. 절연막(14)의 하부 면(14a)과 제2 전극(15)의 하부 면(15a)이 반드시 동일 면(또는 동일 선) 상에 위치해야 하는 것은 아니며, 실시예에 따라 서로 상이한 면(또는 상이한 선) 상에 위치할 수도 있다. 마찬가지로, 절연막(14)의 상부 면(14b)과 제1 레이어(16a)의 상부 면(16a_2)이 반드시 동일 면(또는 동일 선) 상에 위치해야 하는 것은 아니며, 실시예에 따라, 서로 상이한 면(또는 상이한 선) 상에 위치할 수도 있다. 일 예로, 절연막(14)의 상부 면(14b)은, 도 3에 도시된 바와 같이, 제1 레이어(16a)의 상부 면(16a_2)과 상이한 면(또는 상이한 선) 상에 위치하여 상기 제1 레이어(16a)의 일부, 일 예로, 측면을 외부로 노출할 수 있다. 절연막(14)은 제1 전극(16)의 외주면의 일부를 커버하여 제1 전극(16)의 일부를 노출할 수도 있다. 제1 레이어(16a)의 일부가 절연막(14)에 의해 커버되지 않고 외부로 노출될 경우, 전도성 물질, 일 예로, 접촉 전극(미도시)과 제1 레이어(16a)의 컨택 면적이 증가할 수 있다. 이에 따라, 접촉 전극과 제1 레이어(16a)는 전기적 및/또는 물리적으로 더욱 안정되게 연결될 수 있다.
절연막(14)은 발광 적층 패턴(10)의 외주면(또는 표면) 상에 절연 물질층(미도시)을 형성한 후, 식각 공정을 통해 상기 절연 물질층의 일부를 제거하여 형성될 수 있다. 상술한 식각 공정은 이방성 식각인 건식 식각 방식일 수 있다. 건식 식각 공정으로 인하여, 절연막(14)의 측면(14c) 중 상부 면(14b)과 접하는 일 부분이 소정의 곡률 반경을 갖는 형태로 제공되거나 소정의 기울기를 갖는 형태로 제공될 수 있다. 제2 단부(EP2)(또는 상단부)에 대응하는 절연막(14)의 상기 일 부분에서, 절연막(14)의 측면(14c)은 발광 소자(LD)의 길이(L) 방향을 따라 상부로 향할수록 두께(d)가 좁아질 수 있다. 제2 단부(EP2)에 대응하는 절연막(14)의 상기 일 부분은, 곡률을 갖도록 제공되지 않은 제1 단부(EP1)(또는 하단부)에 대응하는 다른 부분과 다른 형상을 가질 수있다.
발광 소자(LD)의 길이(L) 방향을 따라 순차적으로 적층된 제2 전극(15), 제2 반도체층(13), 활성층(12), 제1 반도체층(11), 제1 전극(16)은 서로 상이한 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
상술한 발광 소자(LD)는 에피택셜 성장(epitaxial growth)을 위한 기판(미도시) 상에서 성장되어 제조될 수 있다.
기판 상에서 성장된 발광 소자는 물리적인 방법을 이용하여 상기 기판과 분리된다. 그 분리면이 일정하지 않고 영역에 따라 상이한 표면 거칠기(surface roughness)를 가질 수 있다.
실시예에 있어서, "일정하다"라는 용어는 어떤 것의 크기, 모양, 범위, 시간 따위가 균일하거나 실질적으로 균일한 것을 의미할 수 있으나, 이에 한정되는 것은 아니다. "일정하다"라는 용어는 또한 대상물의 일 면이 한결같이 고르거나, 균일하거나, 평탄하거나, 평평한 것을 의미할 수도 있다. "일정하다"라는 용어는 대상물이 일 면이 대체적으로 또는 평균적으로 고르거나, 균일하거나, 평탄하거나, 평평한 것을 의미할 수도 있다. 그러나, "일정하다"라는 용어의 정의가 이에 한정되는 것은 아니다.
물리적인 방법을 이용하여 기판과 그 상부에 성장된 발광 소자를 분리할 경우, 기판과 분리된 발광 소자의 일 면이 영역 별로 대체적으로(또는 평균적으로) 일정한 표면 거칠기를 갖지 않고 상이한 표면 거칠기를 가질 수 있다. 일 예로, 발광 소자(LD)와 기판 사이에 물리적 힘이나 충격 등을 가하여 발광 소자와 기판을 분리하는 물리적인 분리 방법의 경우, 가해지는 힘의 세기(또는 크기) 및 위치 등에 따라 기판과 발광 소자 각각에 작용하는 스트레스가 달라져 상기 기판으로부터 분리된 상기 발광 소자의 일 면의 적어도 일 영역이 단차를 포함할 수도 있다. 상술한 단차로 인하여 발광 소자의 일 면의 적어도 일 영역이 상기 일 면의 나머지 영역과 다르게 일정하지 않은, 일 예로, 울퉁불퉁하거나 요철 형태 또는 일정하지 않는(또는, 불균일한) 표면 거칠기를 가질 수 있다. 즉, 발광 소자의 일 면의 적어도 일 영역과 상기 일 면의 나머지 영역의 표면 거칠기가 달라져, 상기 발광 소자의 일 면은 통일성이 없는 다양한 형상(또는 표면)을 가질 수 있다. 이 경우, 기판과 분리된 발광 소자의 일 면과 상기 일 면과 마주보는 발광 소자의 타 면이 상이한 표면 거칠기를 가질 수 있다. 발광 소자의 일 면과 그 타 면이 상이한 표면 거칠기를 가지면, 상기 발광 소자(LD)가 접촉 전극과 접촉시 컨택 불량이 발생할 수 있다.
실시예에 따른 발광 소자(LD)는 상술한 고르지 않고 불균일한표면을 완화하기 위하여 레이저 리프트 오프(laser lift-off; LLO) 방법 및/또는 화학적 분리 방법(chemical lift-off; CLO)을 이용하여 발광 소자(LD)과 기판을 분리하여 상기 발광 소자(LD)의 제1 단부(EP1)(또는 하 단부)와 제2 단부(EP2)(또는 상 단부)가 대체적으로(또는 평균적으로) 일정한 표면 거칠기를 갖도록 할 수 있다. 이와 관련하여 도 5 내지 도 20을 참고하여 후술한다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 5 내지 도 20은 도 1 및 도 2의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 1, 도 2, 및 도 5를 참조하면, 발광 소자(LD)를 지지하도록 구성되는 제1 기판(1)을 준비한다.
제1 기판(1)은 GaAs, GaP 또는 InP 기판일 수 있다. 제1 기판(1)은 에피택셜 성장(epitaxial growth)을 위한 웨이퍼(또는 성장 기판)일 수 있다. 제1 기판(1)은 표면 상에 GaAs 층을 갖는 ZnO 기판을 포함할 수 있다. 또한, 표면 상에 GaAs 층을 갖는 Ge 기판 및 Si 웨이퍼 상에 버퍼층을 사이에 두고 GaAs 층을 갖는 Si 기판도 적용될 수 있다.
제1 기판(1)은 시판품의 단결정 기판을 사용할 수 있다. 발광 소자(LD)를 제조하기 위한 선택비를 만족하고 에피택셜 성장이 원활히 이루어지는 경우, 제1 기판(1)의 재료는 이에 제한되지 않는다.
제1 기판(1)의 에피택셜 성장시키는 표면은 평탄한 것이 바람직할 수 있다. 제1 기판(1)은 제1 기판(1)이 적용되는 제품에 따라 크기와 직경이 달라질 수 있으며, 에피택셜 성장으로 인한 적층 구조에 의한 휨을 저감할 수 있는 형태로 제조될 수 있다. 제1 기판(1)의 형상은, 원형에 한정되지 않고, 직사각형 등 다각형의 형상일 수 있다.
제1 기판(1)의 제1 면(SF1)(또는 상부 면) 상에 희생층(3)을 형성한다. 희생층(3)은 제1 기판(1) 상에 발광 소자(LD)를 제조하는 과정에서 발광 소자(LD)와 제1 기판(1) 사이에 위치하여 발광 소자(LD)와 제1 기판(1)을 물리적으로 이격시킬 수 있다. 이때, 제1 기판(1)의 제1 면(SF1)과 마주보는 제2 면(SF2)(또는 배면)은, 도 5에 도시된 바와 같이, 제1 기판(1)의 두께 방향(DR3, 이하 '제3 방향'이라 함)을 따라 하부를 향할 수 있다.
희생층(3)은 다양한 형태의 구조를 가질 수 있으며, 단일층 구조 또는 다중층 구조로 이루어질 수 있다. 희생층(3)은 발광 소자(LD)의 최종 제조 공정에서 제거되는 층일 수 있다. 희생층(3)이 제거되는 경우, 상기 희생층(3)의 상부 및 하부에 위치하는 층간 분리가 이루어질 수 있다.
희생층(3)은 GaAs, AlAs 또는 AlGaAs로 형성될 수 있다.
도 1, 도 2, 도 5, 및 도 6을 참조하면, 희생층(3) 상에 제1 전극(16)을 형성한다.
구체적으로, 희생층(3) 상에 제1 레이어(16a)를 형성하고, 제1 레이어(16a) 상에 제2 레이어(16b)를 형성한다.
제1 레이어(16a)는 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO), 불소를 함유한 산화주석(fluorine doped tin oxide, FTO), 불소를 함유한 산화아연(fluorine doped zinc oxide) 중 적어도 하나의 물질을 포함할 수 있다. 실시예에 따라, 제1 레이어(16a)는 박막 형태의 금속을 포함할 수 있다. 제1 레이어(16a)는 후술할 공정에 의해 형성되는 제1 반도체층(11)과 접촉 전극(미도시) 간의 컨택 신뢰성을 향상시킬 수 있다. 제1 레이어(16a)는 제1 기판(1)을 제거할 때 조사되는 레이저에 의해 제2 레이어(16b)가 외부로 노출되는 것을 방지할 수 있다. 제1 레이어(16a)가 투명 도전성 산화물로 구성됨에 따라 제1 반도체층(11)과 오믹 접촉되므로, 발광 소자(LD)의 전기적 특성 및 발광 효율이 더욱 향상될 수 있다. 상술한 제1 레이어(16a)는 투광성 전도층일 수 있다.
제2 레이어(16b)는 인듐(In), 타이타늄(Ti), 크롬(Cr), 및 니켈(Ni) 등과 같이 일정 투과도 이상을 갖는 도전성 물질을 포함하여 구성될 수 있다. 실시예에 따라, 제2 레이어(16b)는 투명 도전성 산화물로 구성될 수도 있다. 제2 레이어(16b)는 제1 반도체층(11)과 제1 레이어(16a) 사이에 배치되고, 상기 제1 반도체층(11)과 직접 오믹 접촉하는 오믹 접촉층일 수 있다.
실시예에 있어서, 제1 레이어(16a)와 제2 레이어(16b)는 서로 상이한 물질을 포함할 수 있다.
상술한 제1 레이어(16a)와 제2 레이어(16b)를 포함한 제1 전극(16)은 오믹(ohmic) 컨택 전극일 수 있다. 일 예로, 제1 전극(16)은 제1 반도체층(11)과 오믹 접촉을 이룰 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라 제1 전극(16)은 쇼트키(schottky) 컨택 전극일 수도 있다.
제1 전극(16)은 스퍼터링 방법 등으로 희생층(3) 상에 증착될 수 있다. 희생층(3) 상에 제1 레이어(16a)와 제2 레이어(16b)를 형성하는 방법은 이에 한정되는 것은 아니며, 다른 통상의 증착 방법 등이 적용될 수 있다.
도 1, 도 2, 도 5 내지 도 7을 참조하면, 제1 전극(16) 상에 제1 반도체층(11)을 형성한다.
제1 반도체층(11)은 에피택셜 성장을 통하여 형성될 수 있고, MOCVD(metal-organic chemical vapor deposition) 방법, MBE(molecular beam epitaxy) 방법, VPE(vapor phase epitaxy) 방법, LPE(liquid phase epitaxy) 방법 등으로 형성될 수 있다. 실시예에 따라, 제1 반도체층(11)과 제1 전극(16) 사이에는 버퍼층, 비도핑 반도체층 등 결정성 향상을 위한 추가의 반도체층이 더 형성될 수 있다.
제1 반도체층(11)은 III(Ga, Al, In)-V(P, As)족으로 구성되는 반도체 재료를 포함할 수 있으며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 Si로 도핑된 GaP, GaAs, GaInP, AlGaInP 중 적어도 하나의 반도체 재료를 포함할 수 있다. 제1 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다.
실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)이 질화갈륨 반도체 물질을 포함하는 경우, 상기 제1 반도체층(11)은 N-면 극성 영역과 Ga-면 극성 영역을 포함할 수 있다. 실시예에 따라, 제1 반도체층(11)은 N 원자들이 최상층(노출 면)에 배열되는 N-면 극성을 갖거나 Ga 원자들이 최상층(노출 면)에 배열되는 Ga-면 극성을 가질 수 있다.
도 1, 도 2, 도 5 내지 도 8을 참조하면, 제1 반도체층(11) 상에 활성층(12)을 형성한다. 활성층(12)은 전자와 정공이 재결합되는 영역으로, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 광을 방출할 수 있다. 활성층(12)은 제1 반도체층(11) 상에 형성될 수 있으며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 위치에 따라 변경될 수 있다.
활성층(12)은 GaInP, AlGaInP, GaAs, AlGaAs, InGaAs, InGaAsP, InP, InAs 중 적어도 하나의 물질을 포함할 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있다. 활성층(12)은 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 실시예에 따라, 활성층(12)의 제1 면(12a) 및/또는 제2 면(12b)에는 도전성의 도펀트가 도핑된 클래드층(미도시)이 더 형성될 수 있다. 다른 실시예에 따라, 활성층(12)의 제1 면(12a) 상에는 TSBR(tensile strain barrier reducing) 층이 더 형성될 수 있다.
도 1, 도 2, 도 5 내지 도 9를 참조하면, 활성층(12) 상에 제2 반도체층(13)을 형성한다. 제2 반도체층(13)은 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제2 반도체층(13)은 III(Ga, Al, In)-V(P, As)족으로 구성되는 반도체 재료를 포함할 수 있으며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 Mg로 도핑된 GaP, GaAs, GaInP, AlGaInP 중 적어도 하나의 반도체 재료를 포함할 수 있다. 즉, 제2 반도체층(13)은 p형 반도체층을 포함할 수 있다.
도 1, 도 2, 도 5 내지 도 10을 참조하면, 제2 반도체층(13) 상에 제2 전극(15)을 형성한다. 제2 전극(15)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 실시예에 있어서, 제2 전극(15)은 활성층(12)에서 생성되어 발광 소자(LD)의 외부로 방출되는 광의 손실을 최소화하며 제2 반도체층(13)으로 전류 퍼짐(spreading) 효과를 향상시키기 위해 인듐 주석 산화물(indium tin oxide, ITO)과 같은 투명 도전성 산화물로 구성될 수 있다.
제2 전극(15)은 오믹(ohmic) 컨택 전극일 수 있다. 일 예로, 제2 전극(15)은 제2 반도체층(13)과 오믹 접촉을 이룰 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라 제2 전극(15)은 쇼트키(schottky) 컨택 전극일 수도 있다.
제2 전극(15)은 스퍼터링 방법으로 제2 반도체층(13) 상에 증착될 수 있다. 다만, 질화물계 반도체를 포함한 발광 소자(LD)에서 플라즈마에 의한 질소 공공(vacancy) 형성이 발생될 수 있으므로, 스퍼터링 방법으로 증착된 제2 전극(15)은 오믹 컨택 특성이 저하될 수도 있다. 이에 따라, 산소량과 증착 온도 등을 고려하여 전자빔 증착(e-beam evaporation)법으로 제2 반도체층(13) 상에 제2 전극(15)을 직접 증착하여 상기 제2 전극(15)의 투과도를 향상시킬 수 있다. 다만, 제2 반도체층(13) 상에 제2 전극(15)을 형성하는 방법은 이에 한정되는 것은 아니며 다른 통상의 증착 방법 등이 적용될 수 있다.
제2 전극(15)은 발광 소자(LD)의 길이(L) 방향으로 제1 전극(16)의 두께와 동일한 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제2 전극(15)은 제3 방향(DR3)으로 제1 전극(16)의 두께와 상이한 두께를 가질 수도 있다. 제1 및 제2 전극들(16, 15) 각각의 두께는 해당 전극을 형성할 때에 증착 공정이 이루어지는 챔버 내의 산소량, 증착 온도, 및/또는 증착 시간 등을 고려하되 활성층(12)에서 방출되는 광의 손실을 최소화하는 범위 내에서 결정될 수 있다.
제1 기판(1) 상에 적층된 제1 전극(16), 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제2 전극(15)은 발광 적층체(10')를 구성할 수 있다.
도 1, 도 2, 도 5 내지 도 11을 참조하면, 제2 전극(15) 상에 버퍼층(19)을 형성한다. 버퍼층(19)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 버퍼층(19)는 실리콘 산화물(SiOx)로 구성된 무기 절연막일 수 있다.
도 1, 도 2, 도 5 내지 도 12를 참조하면, 버퍼층(19) 상에 제2 기판(2)과의 접착을 위한 접착층(20)(또는 본딩 메탈)을 형성하고, 그 상부에 제2 기판(2)을 배치한 후 상기 제1 기판(1)과 상기 제2 기판(2)을 서로 결합한다.
제2 기판(2)은 일련의 공정을 수행하는 동안 발광 적층체(10')를 지지하는 지지 기판일 수 있다. 제2 기판(2)은 유리와 같은 리지드 기판을 포함할 수 있다.
제2 기판(2)은 서로 마주보는 제1 면(SF1)과 제2 면(SF2)을 포함할 수 있다. 제2 기판(2)의 제1 면(SF1)이 접착층(20)(또는 본딩 메탈)과 접하고 제2 기판(2)의 제2 면(SF2)이 노출될 수 있다.
도 1, 도 2, 도 5 내지 도 13을 참조하면, 제1 기판(1)을 제거하기 위하여, 제1 기판(1)의 제1 면(SF1)이 하부를 향하고 상기 제1 기판(1)의 제2 면(SF2)이 상부를 향하도록 제1 기판(1)을 상하 회전 시킨다. 이에 따라, 제3 방향(DR3)을 따라 제2 기판(2)의 제2 면(SF2)이 하부를 향할 수 있다. 이 경우, 발광 적층체(10')는 제2 기판(2)의 제1 면(SF1) 상에 적층된 제2 전극(15), 제2 반도체층(13), 활성층(12), 제1 반도체층(11), 및 제1 전극(16)을 포함할 수 있다.
연속하여, 레이저를 이용한 레이저 분리 방법(laser lift-off; LLO)을 통해 제1 기판(1)을 발광 적층체(10')와 분리한다. 제1 기판(1)의 상부로 레이저가 조사되면 희생층(3)과 발광 적층체(10')가 물리적으로 분리될 수 있다. 예시적으로, 희생층(3)은 레이저가 조사되면 점착 기능을 잃을 수 있다. 제1 기판(1)이 제거됨에 따라 제1 전극(16)의 제1 레이어(16a)가 외부로 노출될 수 있다.
레이저 분리 방법을 통하여 제1 기판(1)이 제거된 후, 외부로 노출된 제1 전극(16)의 제1 레이어(16a)는 일정한 표면 거칠기를 가질 수 있다. 예를 들어, 제1 전극(16)의 제1 레이어(16a)에서 외부로 노출된 전(全) 영역이 대체적으로(또는 평균적으로) 일정한 표면 거칠기를 가질 수 있다. 제1 기판(1)과 제1 전극(16) 사이에 물리적인 힘 또는 충격을 가하지 않고 레이저 분리 방법을 통해 희생층(3)을 제거하여 제1 기판(1)과 제1 전극(16)을 분리함으로써 제1 레이어(16a)의 상부 면(16a_1)이 대체적으로(또는 평균적으로) 일정한 표면 거칠기를 가질 수 있다.
도 1, 도 2, 도 5 내지 도 14를 참조하면, 제1 전극(16) 상에 마스크층(30)을 형성한다. 마스크층(30)은 절연층(미도시) 및 금속층(미도시)을 포함할 수 있다. 절연층은 제1 전극(16)의 제1 레이어(16a) 상에 형성될 수 있다. 절연층은 발광 적층체(10')의 연속적인 식각을 위한 마스크의 역할을 수행할 수 있다. 절연층은 산화물 또는 질화물을 이용할 수 있으며, 일 예로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등을 포함할 수 있다. 금속층은 크롬(Cr) 등의 금속을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 1, 도 2, 도 5 내지 도 15를 참조하면, 마스크층(30) 상에 적어도 하나의 미세 패턴(FP)이 형성될 수 있다. 미세 패턴(FP)은 폴리머층을 통해 형성될 수 있다. 미세 패턴(FP)은 마스크층(30) 상에 폴리머층을 형성하고, 상기 폴리머층에 나노 스케일 내지 마이크로 스케일 간격으로 패턴을 형성하여 형성될 수 있다. 포토 리소그래피(photo-lithography), 전자-빔 리소그래피(electron beam lithography) 또는 나노 임프린트 리소그래피(nanoImprint lithography, NIL) 등의 방법을 통해 마스크층(30) 상의 폴리머층을 패터닝하여 나노 스케일 또는 마이크로 스케일 간격으로 미세 패턴(FP)이 형성될 수 있다.
도 1, 도 2, 도 5 내지 도 16을 참조하면, 미세 패턴(FP)을 마스크로 이용하여 마스크층(30)을 패터닝하여 마스크 패턴(30')을 형성한다. 마스크 패턴(30')은 미세 패턴(FP)에 대응되는 형태로 형성될 수 있다. 상술한 마스크 패턴(30')은 발광 적층체(10')를 식각하여 발광 적층 패턴(10)을 형성하기 위한 식각 마스크로 이용될 수 있다. 미세 패턴(FP)은 통상의 습식 식각 또는 건식 식각 방법 등을 통해 제거될 수 있으나, 이에 제한되지 않으며 통상의 제거 방법을 통해 제거될 수 있다.
도 1, 도 2, 도 5 내지 도 17을 참조하면, 마스크 패턴(30')을 식각 마스크로 사용하는 식각 공정을 진행하여 나노 스케일 내지 마이크로 스케일 간격으로 발광 적층체(10')를 수직 방향, 일 예로, 제3 방향(DR3)으로 식각하여 발광 적층 패턴들(10)을 형성한다.
상술한 식각 공정에서 마스크 패턴(30')에 대응되지 않는 발광 적층체(10')의 일 영역이 식각되어 버퍼층(19)의 일 영역(A)을 노출하는 홈부(HM)가 형성될 수 있다. 마스크 패턴(30')에 대응되는 발광 적층체(10')의 일 영역은 식각되지 않을 수 있다.
홈부(HM)는 각 발광 적층 패턴(10)의 제1 레이어(16a)의 상부 면(16a_2)으로부터 제3 방향(DR3)을 따라 버퍼층(19)의 일 영역(A)까지 움푹파일 수 있다.
복수개의 발광 적층 패턴들(10)을 형성하기 위한 식각은 RIE(reactive ion etching: 반응성 이온 에칭), RIBE(reactive ion beam etching: 반응성 이온 빔 에칭) 또는 ICP-RIE(inductively coupled plasma reactive ion etching: 유도 결합 플라즈마 반응성 이온 에칭)과 같은 건식 식각법이 이용될 수 있다. 이러한 건식 식각법은 습식 식각법과 달리, 일방성 식각이 가능하여 발광 적층 패턴들(10)을 형성하기에 적합하다. 즉, 습식 식각법은 등방성(isotropic) 식각이 이루어져, 모든 방향으로 식각이 이루어지나, 이와 달리 건식 식각법은 홈부(HM)를 형성하기 위한 깊이 방향이 주로 식각되는 식각이 가능하여, 홈부(HM)의 크기 및 간격 등을 원하는 패턴으로 형성할 수 있다. 실시예에 따라, 발광 적층 패턴들(10)의 식각은 건식 식각과 습식 식각을 혼용하여 이루어질 수 있다. 일 예로, 건식 식각에 의해 깊이 방향의 식각을 한 후, 등방성 식각인 습식 식각을 통해 식각된 측벽이 표면과 수직한 평면에 놓이도록 할 수 있다.
실시예에 있어서, 발광 적층 패턴들(10) 각각은 나노 스케일 내지 마이크로 스케일의 크기를 가질 수 있다.
상술한 식각 공정을 수행한 이후, 발광 적층 패턴들(10) 상에 남은 잔여물들, 일 예로, 마스크 패턴(30')은 통상의 습식 식각 또는 건식 식각 방법을 통해 제거될 수 있으나, 이에 한정되는 것은 아니다. 일 예로, 마스크 패턴(30')은 통상의 제거 방법을 통해 제거될 수 있다.
도 1, 도 2, 도 5 내지 도 18을 참조하면, 발광 적층 패턴들(10)과 버퍼층(19)의 일 영역(A) 상에 절연 물질층(14')을 형성한다. 절연 물질층(14')은 상부 절연 물질층, 측면 절연 물질층, 및 하부 절연 물질층을 포함할 수 있다. 상부 절연 물질층은 발광 적층 패턴들(10) 각각의 상부 면을 완전히 커버할 수 있다. 여기서, 발광 적층 패턴들(10) 각각의 상부 면은 제1 레이어(16a)의 상부 면(16a_2)일 수 있다. 즉, 상부 절연 물질층은 발광 적층 패턴들(10) 각각의 제1 레이어(16a)의 상부 면(16a_2)을 완전히 덮을 수 있다. 측면 절연 물질층은 발광 적층 패턴들(10) 각각의 측면을 완전히 덮을 수 있다. 하부 절연 물질층은 홈부(HM)에 의해 노출된 버퍼층(19)의 일 영역(A)을 완전히 덮을 수 있다.
상부 절연 물질층, 측면 절연 물질층, 및 하부 절연 물질층은 발광 적층 패턴들(10) 상에서 서로 연결되며 연속할 수 있다.
절연 물질층(14')을 형성하는 방법은 제2 기판(2) 상에 위치한 발광 적층 패턴들(10) 상에 절연 물질을 도포하는 방법을 이용할 수 있으나, 이에 한정되지 않는다. 절연 물질층(14')은 투명 절연 물질을 포함할 수 있다. 절연 물질층(14')은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 산화 타이타늄(TiOx), 산화 하프늄(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnO), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFx), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNx), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있다.
일 예로, 절연 물질층(14')이 알루미늄 산화물(AlOx)을 포함하는 경우, 상기 절연 물질층(14')은 ALD(atomic layer deposition: 원자층 증착) 방식을 통하여 형성할 수 있다. 절연 물질층(14')의 두께는 30nm 내지 150nm일 수 있으나, 이에 한정되는 것은 아니다.
도 1, 도 2, 도 5 내지 도 19를 참조하면, 식각 공정을 진행하여 절연 물질층(14')의 일부를 제거하여 절연막(14)을 형성한다. 상술한 식각 공정은 건식 식각 방식일 수 있다.
상술한 식각 공정을 통해, 상부 절연 물질층과 하부 절연 물질층이 제거되어 각 발광 적층 패턴(10)의 측면을 덮는 측면 절연 물질층만을 포함한 절연막(14)이 최종적으로 형성될 수 있다. 절연 물질층(14') 중 상부 절연 물질층의 가장 자리 부분은 상기 절연 물질층(14')의 다른 영역에 비하여 과식각될 수 있다. 절연막(14)의 측면(14c)의 일 부분이 과식각됨에 따라, 절연막(14)의 측면(14c) 중 상부 면(14b)과 접하는 일 부분이 소정의 곡률 반경을 갖는 형태로 제공되거나 소정의 기울기를 갖는 형태로 제공될 수 있다. 절연막(14)의 측면(14c)의 일 영역(상부 면(14b)과 접촉하는 영역)이 제3 방향(DR3)을 따라 상부로 향할수록 두께(d)가 좁아지는 형태로 제공될 수 있다. 절연막(14)의 측면(14c)의 다른 영역(하부 면(14a)과 접촉하는 영역)은 제3 방향(DR3)을 따라 각 발광 적층 패턴(10)의 하부에 위치하여 상술한 식각 공정에서 과식각되지 않을 수 있다. 이로 인하여, 절연막(14)의 측면(14c)의 다른 영역(하부 면(14a)과 접촉하는 영역)은 소정의 곡률 반경을 갖는 형태로 제공되지 않고 일정한 두께(d)를 갖는 형태로 제공될 수 있다. 이에 따라, 절연막(14)의 측면(14c)의 일 영역(상부 면(14b)과 접촉하는 영역)과 다른 영역(하부 면(14a)과 접촉하는 영역)은 서로 상이한 형태로 제공될 수 있다.
상술한 식각 공정으로, 상부 절연 물질층이 제거되어 제1 레이어(16a)의 상부 면(16a_2)이 노출될 수 있다. 절연막(14)의 상부 면(14b)은 제1 레이어(16a)의 상부 면(16a_2)과 동일 면(또는 동일 선) 상에 제공 및/또는 형성될 수 있다. 또한, 상술한 식각 공정을 통해 하부 절연 물질층이 제거되어 버퍼층(19)의 일 영역이 노출될 수 있다.
상술한 식각 공정을 통해 발광 적층 패턴들(10) 및 상기 발광 적층 패턴들(10) 각각의 외주면(또는 표면)을 둘러싸는 절연막(14)을 포함한 복수의 발광 소자들(LD)이 최종적으로 형성될 수 있다. 노출된 제1 레이어(16a)의 상부 면(16a_2)은 발광 소자들(LD) 각각의 제2 단부(EP2)(또는, 상부 면)이 될 수 있다.
도 1 내지 도 20을 참조하면, 버퍼층(19)을 제거함으로써 제2 기판(2)으로부터 발광 소자들(LD)을 분리한다. 버퍼층(19)은 불산(HF)과 같은 식각액에 의해 용해될 수 있다. 발광 소자들(LD)은 화학적 분리(chemical lift-off: CLO) 방법을 통해, 도 20에 도시된 바와 같이, 제2 기판(2)으로부터 분리될 수 있다. 제2 기판(2)으로부터 발광 소자들(LD)이 분리됨에 따라 발광 소자들(LD) 각각의 제2 전극(15)의 하부 면(15a)이 노출될 수 있다. 노출된 제2 전극(15)의 하부 면(15a)은 발광 소자들(LD) 각각의 제1 단부(EP1)(또는 하부 면)가 될 수 있다.
화학적 분리 방법을 통하여 제2 기판(2)으로부터 분리되어 노출된 제2 전극(15)의 하부 면(15a)은 대체적으로(또는 평균적으로) 일정한 표면 거칠기를 가질 수 있다. 제2 전극(15)의 하부 면(15a)에서 외부로 노출된 전(全) 영역이 대체적으로(또는 평균적으로) 일정한 표면 거칠기를 가질 수 있다. 제2 기판(2)과 제2 전극(15) 사이에 물리적인 힘 또는 충격을 가하지 않고 화학적 분리 방법을 통해 버퍼층(19)을 용해시켜 제2 기판(2)과 제2 전극(15)을 분리함으로써 제2 전극(15)의 하부 면(15a)이 대체적으로(또는 평균적으로) 일정한 표면 거칠기를 가질 수 있다.
상술한 제조 공정을 통해 최종적으로 제조된 발광 소자들(LD) 각각은 각 발광 소자(LD)의 길이(L) 방향을 따라 제1 및 제2 단부들(EP1, EP2) 각각이 대체적으로(또는 평균적으로) 일정한 표면 거칠기를 가질 수 있다. 일 예로, 각 발광 소자(LD)의 제1 단부(EP1)에 해당하는 제2 전극(15)의 하부 면(15a)과 해당 발광 소자(LD)의 제2 단부(EP2)에 해당하는 제1 레이어(16a)의 상부 면(16a_2)은 평탄한 표면을 가질 수 있다, 상기 하부 면(15a)과 상기 상부 면(16a_2)은 서로 평행할 수 있다.
레이저 분리 방법을 통해 성장 기판인 제1 기판(1)과 제1 레이어(16a)의 상부 면(16a_2)이 분리되고, 화학적 분리 방법을 통해 지지 기판인 제2 기판(2)과 제2 전극(15)의 하부 면(15a)이 분리됨에 따라 각 발광 소자(LD)에서 해당 기판과의 분리면(제2 전극(15)의 하부 면(15a) 및 제1 레이어(16a)의 상부 면(16a_2))이 평탄한 표면을 가질 수 있다. 이에 따라, 각 발광 소자(LD)에서 제2 전극(15)의 하부 면(15a) 및 그에 접촉하는 하나의 접촉 전극(미도시) 간의 유효 컨택 면적과 제1 레이어(16a)의 상부 면(16a_2) 및 그에 접촉하는 다른 하나의 접촉 전극(미도시) 간의 유효 컨택 면적이 동일하거나 실질적으로 유사할 수 있다. 이에 따라, 발광 소자들(LD) 각각의 제1 단부(EP1)의 컨택 저항과 상기 발광 소자들(LD) 각각의 제2 단부(EP2)의 컨택 저항이 동일 또는 유사해질 수 있다. 각 발광 소자(LD)에서 방출되는 광의 세기(또는 양)이 균일해질 수 있다. 따라서, 발광 소자들(LD)은 균일한 출광 효율을 가질 수 있다.
도 21은 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1 및 도 2에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 21에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치의 구조를 간략하게 도시하였다.
도 1, 도 2, 및 도 21을 참조하면, 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함할 수 있다.
표시 장치가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(passive matrix type) 표시 장치와 액티브 매트릭스형(active matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 장치는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 표시 장치가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 편의를 위해 표시 장치가 한 쌍의 장변과 한 쌍의 단변을 갖는 직사각 형상인 경우를 나타내었으며, 장변의 연장 방향을 제2 방향(DR2), 단변의 연장 방향을 제1 방향(DR1), 상기 장 변과 상기 단 변의 연장 방향에 수직한 방향을 제3 방향(DR3)으로 표시하였다. 직사각형의 판상으로 제공되는 표시 장치는 하나의 장 변과 하나의 단 변이 접하는(또는 만나는) 모서리부가 라운드 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다. 편의를 위해, 도 21에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수개의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부와 배선부에 연결되며 화소들(PXL)을 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다. 또한, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 배치되는(또는 상기 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 실시예에 있어서, 화소들(PXL)은 스트라이프(stripe) 배열 구조 또는 펜타일(PenTile) 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호 등) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원 등)에 의해 구동되는 적어도 하나의 광원, 일 예로, 도 1에 도시된 발광 소자(LD)를 포함할 수 있다. 다만, 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 구동부는 스캔 구동부, 발광 구동부, 및 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다.
도 22는 도 21에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 나타낸 회로도이다.
도 22는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 도시하였다. 다만, 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 22에서는, 도 21에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1, 도 2, 도 21, 및 도 22를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 화소 전극(EL1, 또는 "제1 정렬 전극")과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 화소 전극(EL2, 또는 "제2 정렬 전극")과, 상기 제1 및 제2 화소 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 실시예에 있어서, 제1 화소 전극(EL1)은 애노드(anode)일 수 있고, 제2 화소 전극(EL2)은 캐소드(cathode)일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 화소 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 일 단부 및 제2 화소 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 화소 전극(EL1)과 제2 화소 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
발광 소자들(LD)의 양 단부가 제1 및 제2 구동 전원들(VDD, VSS)의 사이에서 동일한 방향으로 연결된 실시예를 도시하였으나, 이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 화소 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 화소 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 화소 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 또한, 상기 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
상술한 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 화소 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 j번째 센싱 라인(SENj) 사이에 접속될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 단자는, 제1 화소 전극(EL1)에 연결된 제1 트랜지스터(T1)의 제1 단자(일 예로, 소스 전극)에 접속될 수 있고, 상기 제3 트랜지스터(T3)의 제2 단자는 j번째 센싱 라인(SENj)에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 제어 라인(CLi)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 i번째 제어 라인(CLi)으로 공급되는 게이트-온 전압의 제어 신호에 의해 턴-온되어 j번째 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
상기 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
도 22에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 22에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(PXC)의 사이에 접속될 수도 있다.
화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터(boosting capacitor) 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
도 22에서는, 각각의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수도 있다. 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수도 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 22에 도시된 실시예에 한정되지 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다. 예를 들어, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, i번째 스캔 라인(Si), j번째 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 23은 도 21에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
도 23에 있어서, 편의를 위하여 트랜지스터들 및 상기 트랜지스터들에 전기적으로 연결된 신호 라인들의 도시를 생략하였다.
실시예에 있어서는 설명의 편의를 위해 가로 방향(또는 수평 방향)을 제1 방향(DR1)으로, 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로, 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 23을 참조하면, 각각의 화소(PXL)는 기판(SUB) 상에 마련된 화소 영역(PXA)에 형성될 수 있다. 화소 영역(PXA)은 발광 영역(EMA) 및 주변 영역을 포함할 수 있다. 실시예에 있어서, 주변 영역이라 함은 광이 방출되지 않는 비발광 영역을 포함할 수 있다.
실시예에 따라 각각의 화소(PXL)는 주변 영역에 위치한 뱅크(BNK)를 포함할 수 있다.
뱅크(BNK)는 해당 화소(PXL)와 그에 인접한 인접 화소들(PXL) 각각의 화소 영역(PXA) 또는 발광 영역을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 실시예에 있어서, 뱅크(BNK)는 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 과정에서, 상기 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EMA)을 정의하는 화소 정의막 또는 댐 구조물일 수 있다. 일 예로, 뱅크(BNK)에 의해 각 화소(PXL)의 발광 영역(EMA)이 구획됨으로써 상기 발광 영역(EMA)에 목적하는 양 및/또는 종류의 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 공급(또는 투입)될 수 있다.
이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 각 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 뱅크(BNK)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예에 따라, 각각의 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
뱅크(BNK)는 해당 화소(PXL)의 화소 영역(PXA)에서 상기 뱅크(BNK)의 하부에 위치한 구성들을 노출하는 적어도 하나 이상의 개구를 포함할 수 있다. 일 예로, 뱅크(BNK)는 해당 화소(PXL)의 화소 영역(PXA)에서 상기 뱅크(BNK)의 하부에 위치한 구성들을 노출하는 제1 개구(OP1) 및 제2 개구(OP2)를 포함할 수 있다. 실시예에 있어서, 각 화소(PXL)의 발광 영역(EMA)과 뱅크(BNK)의 제2 개구(OP2)는 대응될 수 있다.
상기 화소 영역(PXA)에서, 뱅크(BNK)의 제1 개구(OP1)는 제2 개구(OP2)로부터 이격되어 위치하며, 상기 화소 영역(PXA)의 일측(일 예로, 상측 또는 하측)에 인접하여 위치할 수 있다. 일 예로, 뱅크(BNK)의 제1 개구(OP1)는 상기 화소 영역(PXA)의 상측에 인접하여 위치할 수 있다.
각각의 화소(PXL)는 제1 방향(DR1)으로 서로 이격된 제1 화소 전극(EL1)과 제2 화소 전극(EL2)을 포함할 수 있다. 상기 제1 화소 전극(EL1)은 도 22를 참고하여 설명한 제1 화소 전극(EL2)에 대응되고, 상기 제2 화소 전극(EL2)은 도 22를 참고하여 설명한 제2 화소 전극(EL2)에 대응될 수 있다.
제1 화소 전극(EL1)은, 표시 장치의 제조 과정에서 발광 소자들(LD)이 화소 영역(PXA)에 공급 및 정렬된 이후에는 제1 개구(OP1)에서 다른 전극들(일 예로, 제2 방향(DR2)으로 인접한 인접 화소들(PXL) 각각에 제공된 제1 전극(미도시))로부터 분리될 수 있다. 뱅크(BNK)의 제1 개구(OP1)는 제1 화소 전극(EL1)에 대한 분리 공정을 위해 구비될 수 있다.
제1 화소 전극(EL1)은 제1 컨택 홀(CH1)을 통해 도 22를 참조하여 설명한 제1 트랜지스터(T1)와 전기적으로 연결될 수 있고, 제2 화소 전극(EL2)은 제2 컨택 홀(CH2)을 통해 도 22를 참고하여 설명한 제2 구동 전원(VSS)(또는 제2 전원 라인(PL2))과 전기적으로 연결될 수 있다.
제1 화소 전극(EL1)과 제2 화소 전극(EL2)은 반사 전극 및 도전성 캡핑 레이어를 포함한 다중층 구조를 가질 수 있다. 또한, 상기 반사 전극은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 반사 전극은 적어도 하나의 불투명 금속층을 포함하며 상기 불투명 금속층의 상부 및/또는 하부에 배치되는 적어도 하나의 투명 도전층을 선택적으로 더 포함하여 구성될 수도 있다.
각각의 화소(PXL)는 복수개의 발광 소자들(LD)을 포함할 수 있다. 실시예에 따라, 각각의 화소(PXL)는 도 22를 참조하여 설명한 역방향 발광 소자(LDr)를 더 포함할 수도 있다.
발광 소자들(LD)은 제1 화소 전극(EL1)과 제2 화소 전극(EL2) 사이에 배치될 수 있다. 발광 소자들(LD) 각각은 그 길이(L) 방향으로 양단에 위치한 제1 단부(EP1)(또는 일 단부)와 제2 단부(EP2)(또는 타 단부)를 포함할 수 있다. 실시예에 있어서, 제1 단부(EP1)에는 p형 반도체층과 오믹 접촉하는 제2 전극(15)이 위치할 수 있고, 제2 단부(EP2)에는 n형 반도체층과 오믹 접촉하는 제1 전극(16)이 위치할 수 있다. 여기서, p형 반도체층은 도 1을 참고하여 설명한 제2 반도체층(13)일 수 있고, n형 반도체층은 도 1을 참고하여 설명한 제1 반도체층(11)일 수 있다. 발광 소자들(LD)은 제1 화소 전극(EL1)과 제2 화소 전극(EL2) 사이에 상호 병렬로 연결될 수 있다. 발광 소자들(LD) 각각은 도 1 및 도 2를 참고하여 설명한 발광 소자(LD)와 동일한 구성일 수 있다.
실시예에 있어서, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 화소 전극(EL1) 상에 직접적으로 제공되지 않고, 적어도 하나의 접촉 전극, 일 예로, 제1 접촉 전극(CNE1)을 통해 제1 화소 전극(EL1)과 전기적으로 연결될 수 있다. 또한, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 화소 전극(EL2) 상에 직접적으로 제공되지 않고, 적어도 다른 접촉 전극, 일 예로, 제2 접촉 전극(CNE2)을 통해 제2 화소 전극(EL2)과 전기적으로 연결될 수 있다.
발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다.
각각의 화소(PXL)의 발광 영역(EMA)에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 상기 발광 영역(EMA)에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자들(LD) 각각은 연장 방향(또는 길이(L) 방향)이 제1 방향(DR1)과 평행하도록 제1 화소 전극(EL1)과 제2 화소 전극(EL2) 사이에 정렬될 수 있다. 발광 소자들(LD)은 용액 내에서 분사된 형태로 마련되어 각각의 화소(PXL)의 발광 영역(EMA)에 투입(또는 공급)될 수 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 각각의 화소(PXL)의 발광 영역(EMA)에 투입(또는 공급)될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 발광 영역(EMA)에 투입(또는 공급)될 수 있다. 이때, 제1 화소 전극(EL1)과 제2 화소 전극(EL2)에 대응하는 정렬 신호가 인가되면, 제1 화소 전극(EL1)과 제2 화소 전극(EL2) 사이에 전계가 형성될 수 있다. 이로 인하여, 제1 화소 전극(EL1)과 제2 화소 전극(EL2) 사이에 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써 제1 화소 전극(EL1)과 제2 화소 전극(EL2) 사이에 발광 소자들(LD)이 안정적으로 정렬될 수 있다.
실시예에 따라, 각각의 화소(PXL)는 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)을 포함할 수 있다.
제1 접촉 전극(CNE1)은, 발광 소자들(LD) 각각의 제1 단부(EP1) 및 이에 대응하는 제1 화소 전극(EL1)의 일 영역 상에 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 제1 단부(EP1)를 제1 화소 전극(EL1)에 물리적 및/또는 전기적으로 연결할 수 있다. 제1 접촉 전극(CNE1)은 제1 화소 전극(EL1) 상에 제공 및/또는 형성되어 제1 화소 전극(EL1)과 중첩할 수 있다. 제1 접촉 전극(CNE1)은, 평면 상에서 볼 때, 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 접촉 전극(CNE1)의 형상은 발광 소자들(LD) 각각과 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제1 접촉 전극(CNE1)의 형상은 그 하부에 배치된 제1 화소 전극(EL1)과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
제2 접촉 전극(CNE2)은, 발광 소자들(LD) 각각의 제2 단부(EP2) 및 이에 대응하는 제2 화소 전극(EL2)의 일 영역 상에 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 제2 단부(EP2)를 제2 화소 전극(EL2)에 물리적 및/또는 전기적으로 연결할 수 있다. 제2 접촉 전극(CNE2)은 제2 화소 전극(EL2) 상에 제공 및/또는 형성되어 제2 화소 전극(EL2)과 중첩할 수 있다. 제2 접촉 전극(CNE2)은, 평면 상에서 볼 때, 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제2 접촉 전극(CNE2)의 형상은 발광 소자들(LD) 각각과 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제2 접촉 전극(CNE2)의 형상은 그 하부에 배치된 제2 화소 전극(EL2)과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
이하에서는, 도 24 내지 도 29를 참조하여 상술한 실시예에 따른 각 화소(PXL)의 적층 구조를 중심으로 설명한다.
도 24는 도 23의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 25는 도 24의 EA1 부분의 개략적인 확대 단면도이고, 도 26은 도 25의 EA2 부분의 개략적인 확대 단면도이고, 도 27은 도 25의 EA3 부분의 개략적인 확대 단면도이고, 도 28은 도 23의 Ⅱ ~ Ⅱ'선에 따른 단면도이며, 도 29는 도 23의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 24 내지 도 29에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막이 절연층으로만 도시하는 등 화소(PXL)를 단순화하여 도시하였으나, 이에 한정되는 것은 아니다.
도 23 내지 도 29를 참조하면, 화소(PXL)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유기 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
화소 회로층(PCL)은 버퍼층(BFL), 적어도 하나의 트랜지스터(T), 적어도 하나의 스토리지 커패시터(Cst), 및 보호층(PSV)을 포함할 수 있다.
버퍼층(BFL)은 화소 회로(도 22의 'PXC' 참고)에 포함된 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
트랜지스터(T)는 발광 소자들(LD)의 구동 전류를 제어하는 구동 트랜지스터(Tdr) 및 구동 트랜지스터(Tdr)에 전기적으로 연결된 스위칭 트랜지스터(Tsw)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 화소 회로(PXC)는 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 외에 다른 기능을 수행하는 회로 소자들을 더 포함할 수 있다. 구동 트랜지스터(Tdr)는 도 22를 참고하여 설명한 제1 트랜지스터(T1)일 수 있고, 스위칭 트랜지스터(Tsw)는 도 22를 참고하여 설명한 제2 트랜지스터(T2)일 수 있다. 이하의 실시예에서는, 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(Tsw)를 포괄하여 명명할 때에는 트랜지스터(T) 또는 트랜지스터들(T)이라고 한다.
구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각은 반도체 패턴(SCL), 게이트 전극(GE), 제1 단자(ET1), 및 제2 단자(ET2)를 포함할 수 있다. 제1 단자(ET1)는 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있으며, 제2 단자(ET2)는 나머지 전극일 수 있다.
반도체 패턴(SCL)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 반도체 패턴(SCL)은 제1 단자(ET1)에 접촉하는 제1 접촉 영역과 제2 단자(ET2)에 접촉하는 제2 접촉 영역을 포함할 수 있다. 제1 접촉 영역과 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 이러한 채널 영역은 해당 트랜지스터(T)의 게이트 전극(GE)과 중첩할 수 있다. 반도체 패턴(SCL)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은, 일 예로, 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 반도체 패턴(SCL)의 채널 영역과 대응되도록 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 게이트 전극(GE)은 게이트 절연층(GI) 상에 제공되어 반도체 패턴(SCL)의 채널 영역과 중첩할 수 있다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연층(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제1 단자(ET1)와 제2 단자(ET2) 각각은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성되며, 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 관통하는 컨택 홀을 통해 반도체 패턴(SCL)의 제1 접촉 영역 및 제2 접촉 영역에 접촉할 수 있다. 일 예로, 제1 단자(ET1)는 반도체 패턴(SCL)의 제1 접촉 영역에 접촉하고, 제2 단자(ET2)는 상기 반도체 패턴(SCL)의 제2 접촉 영역에 접촉할 수 있다. 제1 및 제2 단자들(ET1, ET2) 각각은 게이트 전극(GE)과 동일한 물질을 포함하거나, 게이트 전극(GE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1) 상에는 제2 층간 절연층(ILD2)이 제공 및/또는 형성될 수 있다. 제2 층간 절연층(ILD2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1)과 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제2 층간 절연층(ILD2)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
상술한 실시예에서, 트랜지스터(T)의 제1 및 제2 단자들(ET1, ET2)이 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 관통하는 컨택 홀을 통해 반도체 패턴(SCL)과 전기적으로 연결된 별개의 전극으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터(T)의 제1 단자(ET1)는 해당 반도체 패턴(SCL)의 채널 영역에 인접한 제1 접촉 영역일 수 있으며, 상기 트랜지스터(T)의 제2 단자(ET2)는 상기 해당 반도체 패턴(SCL)의 채널 영역에 인접한 제2 접촉 영역일 수 있다. 트랜지스터(T)의 제2 단자(ET2)는 브릿지 전극(bridge electrode) 등과 같은 별도의 연결 수단을 통해 해당 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결될 수 있다.
실시예에 있어서, 트랜지스터들(T)은 저온폴리실리콘 박막 트랜지스터로 구성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터들(T)은 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 또한, 상술한 실시예에서 트랜지스터들(T)이 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니며, 트랜지스터들(T)의 구조는 다양하게 변경될 수 있다.
스토리지 커패시터(Cst)는 게이트 절연층(GI) 상에 제공된 하부 전극(LE) 및 제1 층간 절연층(ILD1) 상에 제공되어 상기 하부 전극(LE)과 중첩한 상부 전극(UE)을 포함할 수 있다.
하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다. 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 일체로 제공될 수 있다. 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)의 일 영역으로 간주될 수 있다. 실시예에 따라, 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 별개의 구성으로(또는 비일체로) 제공될 수도 있다. 이 경우, 하부 전극(LE)과 구동 트랜지스터(Tdr)의 게이트 전극(GE)은 별도의 연결 수단을 통해 전기적으로 연결될 수 있다.
상부 전극(UE)은 하부 전극(LE)과 중첩하며, 상기 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)과 하부 전극(LE)의 중첩 면적을 넓힘으로써 스토리지 커패시터(Cst)의 커패시턴스(capacitance)가 증가될 수 있다. 상부 전극(UE)은 제1 전원 라인(도 22의 'PL1' 참고)과 전기적으로 연결될 수 있다. 스토리지 커패시터(Cst)는 제2 층간 절연층(ILD2)에 의해 커버될 수 있다.
화소 회로층(PCL)은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성된 구동 전압 배선(DVL)을 포함할 수 있다. 구동 전압 배선(DVL)은 도 22를 참고하여 설명한 제2 전원 라인(PL2)과 동일한 구성일 수 있다. 이에 따라, 제2 구동 전원(VSS)의 전압이 상기 구동 전압 배선(DVL)으로 인가될 수 있다. 화소 회로층(PCL)은 제1 구동 전원(VDD)에 연결된 제1 전원 라인(PL1)을 더 포함할 수 있다. 도면에 직접적으로 도시하지 않았으나, 제1 전원 라인(PL1)은 구동 전압 배선(DVL)과 동일한 층에 제공되거나 또는 상기 구동 전압 배선(DVL)과 상이한 층에 제공될 수 있다. 상술한 실시예에 있어서, 구동 전압 배선(DVL)이 트랜지스터들(T)의 제1 및 제2 단자들(ET1, ET2)과 동일한 층에 제공되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 구동 전압 배선(DVL)은 화소 회로층(PCL)에 구비된 도전층들 중 어느 하나의 도전층과 동일한 층에 제공될 수도 있다. 화소 회로층(PCL) 내에서 구동 전압 배선(DVL)의 위치는 다양하게 변경될 수 있다.
제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 도전성 물질(또는 재료)을 포함할 수 있다. 일 예로, 제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다. 일 예로, 제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 타이타늄(Ti)/구리(Cu)의 순으로 적층된 이중막으로 구성될 수 있다.
제1 전원 라인(PL1)은 표시 소자층(DPL)의 일부 구성, 일 예로, 제1 화소 전극(EL1)과 전기적으로 연결되고, 구동 전압 배선(DVL)은 상기 표시 소자층(DPL)의 다른 구성, 일 예로, 제2 화소 전극(EL2)과 전기적으로 연결될 수 있다.
트랜지스터들(T) 및 구동 전압 배선(DVL) 상에는 보호층(PSV)이 제공 및/또는 형성될 수 있다.
보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
보호층(PSV)은 구동 트랜지스터(Tdr)의 제2 단자(ET2)를 노출하는 제1 컨택 홀(CH1)과 구동 전압 배선(DVL)을 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
보호층(PSV) 상에 표시 소자층(DPL)이 제공될 수 있다.
표시 소자층(DPL)은 뱅크(BNK), 제1 및 제2 화소 전극들(EL1, EL2), 발광 소자들(LD), 제1 및 제2 접촉 전극들(CNE1, CNE2), 제1 내지 제3 절연층들(INS1 ~ INS3)을 포함할 수 있다.
뱅크(BNK)는 제1 절연층(INS1) 상에 제공 및/또는 형성되며 해당 화소(PXL)의 발광 영역(EMA)을 정의(또는 구획)할 수 있다. 뱅크(BNK)는 제1 개구(OP1) 및 상기 제1 개구(OP1)로부터 이격된 제2 개구(OP2)를 포함할 수 있다. 뱅크(BNK)의 제2 개구(OP2)는 화소들(PXL) 각각의 발광 영역(EMA)에 대응될 수 있다.
제1 화소 전극(EL1)과 제2 화소 전극(EL2)은 제1 방향(DR1)을 따라 서로 이격되게 배치될 수 있다. 제1 화소 전극(EL1)의 단부는 뱅크(BNK)의 제1 개구(OP1) 내에 위치할 수 있다. 제1 화소 전극(EL1)은, 표시 장치의 제조 과정에서 발광 소자들(LD)이 해당 화소(PXL)의 발광 영역(EMA)에 공급 및 정렬된 이후에 제1 개구(OP1)에서 다른 전극(일 예로, 평면 상에서 볼 때 제2 방향(DR2)으로 인접한 인접 화소들(PXL)에 제공된 제1 화소 전극(미도시))으로부터 분리될 수 있다. 뱅크(BNK)의 제1 개구(OP1)는 제1 화소 전극(EL1)에 대한 분리 공정을 위하여 구비될 수 있다.
상술한 실시예에서는 제1 화소 전극(EL1)만이 뱅크(BNK)의 제1 개구(OP1)에서 다른 전극과 분리되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제2 화소 전극(EL2)도 뱅크(BNK)의 제1 개구(OP1)에서 다른 전극(일 예로, 제2 방향(DR2)으로 인접한 인접 화소들(PXL)에 제공된 제2 화소 전극(미도시))으로부터 분리될 수도 있다. 이 경우, 뱅크(BNK)의 제1 개구(OP1)는 제1 화소 전극(EL1)과 제2 화소 전극(EL2)에 대한 분리 공정을 위하여 구비될 수 있다.
제1 화소 전극(EL1)과 제2 화소 전극(EL2) 각각은 발광 소자들(LD) 각각에서 방출되는 광을 표시 장치의 화상 표시 방향(일 예로, 정면 방향)으로 진행되도록 하기 위하여 일정한 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 제1 화소 전극(EL1)과 제2 화소 전극(EL2) 각각은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 화소 전극(EL1)과 제2 화소 전극(EL2) 각각은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1 화소 전극(EL1)과 제2 화소 전극(EL2)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다. 다만, 제1 화소 전극(EL1)과 제2 화소 전극(EL2)의 재료가 상술한 재료들에 한정되는 것은 아니다.
또한, 제1 화소 전극(EL1)과 제2 화소 전극(EL2) 각각은 단일막으로 제공 및/또는 형성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 화소 전극(EL1)과 제2 화소 전극(EL2) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중막으로 제공 및/또는 형성될 수도 있다. 제1 화소 전극(EL1)과 제2 화소 전극(EL2) 각각은 발광 소자들(LD) 각각의 양 단부(EP1, EP2)로 신호(또는 전압)를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위하여 적어도 이중막 이상의 다중막으로 형성될 수도 있다. 일 예로, 제1 화소 전극(EL1)과 제2 화소 전극(EL2) 각각은 인듐 주석 산화물(ITO)/은(Ag)/인듐 주석 산화물(ITO)의 순으로 적층된 다중막으로 형성될 수도 있다.
제1 화소 전극(EL1)은 보호층(PSV)의 제1 컨택 홀(CH1)을 통해 화소 회로층(PCL)의 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있고, 제2 화소 전극(EL2)은 보호층(PSV)의 제2 컨택 홀(CH2)을 통해 화소 회로층(PCL)의 구동 전압 배선(DVL)과 전기적으로 연결될 수 있다. 제1 및 제2 화소 전극들(EL1, EL2)은 각 화소(PXL)에서 발광 소자들(LD)을 정렬하기 위한 정렬 전극으로 활용될 수 있다. 또한, 제1 및 제2 화소 전극들(EL1, EL2)은 발광 소자들(LD)의 정렬 이후 상기 발광 소자들(LD)을 구동하는 구동 전극으로 활용될 수 있다.
제1 화소 전극(EL1)과 제2 화소 전극(EL2) 상에는 제1 절연층(INS1)이 제공 및/또는 형성될 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제1 절연층(INS1)은 화소 회로층(PCL)으로부터 발광 소자들(LD)을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있다. 일 예로, 제1 절연층(INS1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 발광 소자들(LD)의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수도 있다.
제1 절연층(INS1)은, 제1 화소 전극(EL1)과 제2 화소 전극(EL2)을 전면적으로 커버하도록 보호층(PSV) 상에 제공 및/또는 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연층(INS1)은 도 24, 도 25, 및 도 28에 도시된 바와 같이, 제1 및 제2 화소 전극들(EL1, EL2) 각각의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 제1 절연층(INS1)은 발광 소자들(LD)의 공급 및 정렬 이후 발광 소자들(LD) 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다. 제1 절연층(INS1)은 제1 및 제2 화소 전극들(EL1, EL2) 각각의 일 영역을 제외한 나머지 영역들을 커버할 수 있다. 실시예에 따라, 제1 절연층(INS1)은 생략될 수도 있다.
제1 절연층(INS1) 상에는 뱅크(BNK)가 제공 및/또는 형성될 수 있다. 뱅크(BNK)는 각 화소(PXL)의 발광 영역(EMA)을 둘러싸도록 다른 화소들(PXL) 사이에 형성되어, 해당 화소(PXL)의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다. 뱅크(BNK)는, 발광 영역(EMA)에 발광 소자들(LD)을 공급하는 단계에서, 발광 소자들(LD)이 혼합된 용액이 인접한 화소(PXL)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물일 수 있다.
제1 절연층(INS1)이 형성된 각 화소(PXL)의 발광 영역(EMA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 상기 발광 영역(EMA)에 발광 소자들(LD)이 공급(또는 투입)되고, 발광 소자들(LD)은 제1 및 제2 화소 전극들(EL1, EL2) 각각에 인가되는 소정의 정렬 신호(또는, 정렬 전압)에 의해 제1 화소 전극(EL1)과 제2 화소 전극(EL2) 사이에 정렬될 수 있다.
발광 소자들(LD) 각각은, 제1 방향(DR1)과 평행한 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자들(LD) 각각은 발광 적층 패턴(10)과 그 외주면(또는 표면)을 둘러싸는 절연막(14)을 포함할 수 있다. 발광 적층 패턴(10)은 제1 방향(DR1)과 평행한 각 발광 소자(LD)의 길이(L) 방향을 따라 적층된 제2 전극(15), 제2 반도체층(13), 활성층(12), 제1 반도체층(11), 및 제1 전극(16)을 포함할 수 있다. 실시예에 있어서, 제1 반도체층(11)은 n형 도펀트가 도핑된 n형 반도체층을 포함할 수 있고, 제2 반도체층(13)은 p형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다.
각 발광 소자(LD)의 제1 단부(EP1)에는 제2 반도체층(13)과 오믹 접촉하는 제2 전극(15)이 배치될 수 있고, 각 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)과 오믹 접촉하는 제1 전극(16)이 배치될 수 있다.
발광 소자들(LD) 상에는 각각 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 제1 화소 전극(EL1)과 제2 화소 전극(EL2) 사이에 정렬된 발광 소자들(LD) 상에 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 외주면(또는 표면)을 부분적으로 커버하며 상기 발광 소자들(LD) 각각의 제1 단부(EP1)와 제2 단부(EP2)를 외부로 노출할 수 있다.
제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 발광 소자들(LD) 각각의 활성층(12) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다. 발광 소자들(LD)이 적용되는 표시 장치의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다. 화소들(PXL) 각각의 화소 영역(PXA)에 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성함으로써 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD) 사이에 빈 틈(또는 공간)이 존재할 경우, 상기 빈 틈은 상기 제2 절연층(INS2)을 형성하는 과정에서 상기 제2 절연층(INS2)으로 채워질 수 있다. 이 경우, 제2 절연층(INS2)은 제1 절연층(INS1)과 발광 소자들(LD) 사이의 빈 틈을 채우는 데에 유리한 유기 절연막으로 구성될 수도 있다.
제1 화소 전극(EL1) 상에는, 제1 화소 전극(EL1)과 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2) 중 하나의 단부, 일 예로, 제1 단부(EP1)를 전기적 및/또는 물리적으로 안정되게 연결하는 제1 접촉 전극(CNE1)이 제공 및/또는 형성될 수 있다.
제1 접촉 전극(CNE1)은 제1 화소 전극(EL1)과 발광 소자들(LD) 각각의 제1 단부(EP1) 상에 제공 및/또는 형성될 수 있다. 제1 접촉 전극(CNE1)은 제1 절연층(INS1)에 의해 커버되지 않은 제1 화소 전극(EL1)의 일 영역 상에서 제1 화소 전극(EL1)과 접촉되도록 배치될 수 있다. 실시예에 따라, 제1 화소 전극(EL1) 상에 도전성 캡핑 레이어(미도시)가 배치된 경우, 제1 접촉 전극(CNE1)은 상기 도전성 캡핑 레이어 상에 배치되어 상기 도전성 캡핑 레이어를 통해 제1 화소 전극(EL1)과 연결될 수 있다. 상술한 도전성 캡핑 레이어는 표시 장치의 제조 공정 시 발생하는 불량 등으로부터 제1 화소 전극(EL1)을 보호함과 동시에 제1 화소 전극(EL1)과 화소 회로층(PCL) 사이의 접착력을 더욱 강화시킬 수 있다. 이러한 도전성 캡핑 레이어는 인듐 아연 산화물(indium zinc oxide, IZO) 등과 같은 투명 도전성 물질(또는 재료)을 포함할 수 있다.
제1 접촉 전극(CNE1)은 제1 화소 전극(EL1)에 인접한 발광 소자들(LD) 각각의 제1 단부(EP1)와 접촉되도록 상기 발광 소자들(LD) 각각의 제1 단부(EP1) 상에 배치될 수 있다. 제1 접촉 전극(CNE1)은 발광 소자들(LD) 각각의 제1 단부(EP1)와 이에 대응하는 제1 화소 전극(EL1)의 적어도 일 영역을 커버하도록 배치될 수 있다.
제2 화소 전극(EL2) 상에는, 제2 화소 전극(EL2)과 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2) 중 나머지 단부, 일 예로, 제2 단부(EP2)를 전기적 및/또는 물리적으로 안정되게 연결하는 제2 접촉 전극(CNE2)이 제공 및/또는 형성될 수 있다.
제2 접촉 전극(CNE2)은, 제2 화소 전극(EL2)과 발광 소자들(LD) 각각의 제2 단부(EP2) 상에 제공 및/또는 형성될 수 있다. 제2 접촉 전극(CNE2)은 제1 절연층(INS1)에 의해 커버되지 않는 제2 화소 전극(EL2)의 일 영역 상에서 제2 화소 전극(EL2)과 접촉되도록 배치될 수 있다. 실시예에 따라, 제2 화소 전극(EL2) 상에 도전성 캡핑 레이어가 배치되는 경우, 제2 접촉 전극(CNE2)은 상기 도전성 캡핑 레이어 상에 배치되어 상기 도전성 캡핑 레이어를 통해 제2 화소 전극(EL2)과 연결될 수 있다.
제2 접촉 전극(CNE2)은 제2 화소 전극(EL2)에 인접한 발광 소자들(LD) 각각의 제2 단부(EP2)와 접촉되도록 상기 발광 소자들(LD) 각각의 제2 단부(EP2) 상에 배치될 수 있다. 제2 접촉 전극(CNE2)은 발광 소자들(LD) 각각의 제2 단부(EP2)와 이에 대응하는 제2 화소 전극(EL2)의 적어도 일 영역을 커버하도록 배치될 수 있다.
제1 및 제2 접촉 전극들(CNE1, CNE2)은 발광 소자들(LD) 각각으로부터 방출되어 제1 및 제2 화소 전극들(EL1, EL2)에 의해 반사된 광이 손실없이 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 접촉 전극들(CNE1, CNE2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 및 제2 접촉 전극들(CNE1, CNE2)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 접촉 전극들(CNE1, CNE2)은 다양한 불투명 도전성 물질(또는 재료)로 구성될 수도 있다. 제1 및 제2 접촉 전극들(CNE1, CNE2)은 단일막 또는 다중막으로 형성될 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다. 일 예로, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 발광 소자들(LD) 상의 제2 절연층(INS2) 상에서 일정 간격을 사이에 두고 이격되게 배치될 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은, 서로 동일한 층에 제공될 수 있다. 이 경우, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 동일 공정에서, 동일한 도전 물질을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 상이한 공정으로 형성되어 서로 상이한 층에 제공될 수도 있다. 이와 관련된 설명은 도 33을 참조하여 후술한다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 상에는 제3 절연층(INS3)이 제공 및/또는 형성될 수 있다. 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제3 절연층(INS3)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제3 절연층(INS3)은 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자들(LD)을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다.
실시예에 따라, 표시 소자층(DPL)은 제3 절연층(INS3) 외에도 광학층을 선택적으로 더 포함하여 구성될 수도 있다. 일 예로, 표시 소자층(DPL)은 발광 소자들(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 색변환 입자들을 포함한 컬러 변환층을 더 포함할 수 있다.
다른 실시예에 따라, 제3 절연층(INS3) 상부에는 적어도 한 층의 오버코트층(일 예로, 표시 소자층(DPL)의 상면을 평탄화하는 층)이 더 배치될 수도 있다.
각 발광 소자(LD)의 발광 적층 패턴(10)은 해당 발광 소자(LD)의 길이(L) 방향을 따라 순차적으로 적층된 제2 전극(15), 제2 반도체층(13), 활성층(12), 제1 반도체층(11), 및 제1 전극(16)을 포함할 수 있다. 실시예에 있어서, 제1 전극(16)은 제1 반도체층(11) 상에 위치한 제2 레이어(16b) 및 제2 레이어(16b) 상에 위치한 제1 레이어(16a)를 포함할 수 있다. 제1 레이어(16a)와 제2 레이어(16b)는 일정 투과도를 갖는 투명 도전성 물질로 구성될 수 있다.
제1 레이어(16a)는 제2 접촉 전극(CNE2)과 직접 접촉하는 구성으로, 투광성 전도층일 수 있다. 제2 레이어(16b)는 제1 반도체층(11)과 직접 접촉하는 구성으로, 오믹 접촉층일 수 있다. 제1 레이어(16a)와 제2 레이어(16b)는 실시예에 따라 동일한 오믹 재료 또는 상이한 오믹 재료로 형성될 수 있다. 실시예에 있어서, 제1 레이어(16)와 제2 레이어(16b)는 상이한 오믹 재료로 형성될 수 있다.
각 발광 소자(LD)의 제1 단부(EP1)에 위치한 제2 전극(15)은 제1 접촉 전극(CNE1)과 직접 접촉할 수 있다. 제2 전극(15)과 제1 접촉 전극(CNE1)이 접촉하는 접촉면(CNF1, 이하 '제1 접촉면'이라 함)이 각 발광 소자(LD)의 제1 단부(EP1)일 수 있다. 각 발광 소자(LD)의 제2 단부(EP2)에 위치한 제1 전극(16)의 제1 레이어(16a)는 제2 접촉 전극(CNE2)과 직접 접촉할 수 있다. 제1 레이어(16a)와 제2 접촉 전극(CNE2)이 접촉하는 접촉면(CNF2, 이하 '제2 접촉면'이라 함)이 각 발광 소자(LD)의 제2 단부(EP2)일 수 있다.
제1 접촉면(CNF1)과 제2 접촉면(CNF2)은 실질적으로 유사하거나 동일한 면적(또는 크기)을 가질 수 있다. 실시예에 있어서, 제1 접촉면(CNF1)은 제2 전극(15)의 하부 면(15a)과 동일할 수 있고, 제2 접촉면(CNF2)은 제1 레이어(16)의 상부 면(16a_2)과 동일할 수 있다.
각 발광 소자(LD)를 제조할 때, 제1 레이어(16)의 상부 면(16a_2)은 레이저 분리 방법을 통해 성장 기판인 제1 기판(도 5의 '1' 참고)과 분리될 수 있고, 제2 전극(15)의 하부 면(15a)은 화학적 분리 방법을 통해 지지 기판인 제2 기판(도 13의 '2' 참고)과 분리될 수 있다.
물리적 분리 방법이 아닌 레이저 분리 방법 및 화학적 분리 방법을 통해 해당 기판과 분리됨에 따라, 제1 레이어(16)의 상부 면(16a_2)과 제2 전극(15)의 하부 면(15a)은 각각 대체적으로(또는 평균적으로) 일정한 표면 거칠기를 가질 수 있다. 제1 레이어(16)의 상부 면(16a_2)과 제2 전극(15)의 하부 면(15a)은 도 26 및 도 27에 도시된 바와 같이 평탄한 표면을 가질 수 있다. 제1 레이어(16a)의 상부 면(16a_2)과 제2 접촉 전극(CNE2)이 접촉하는 제2 접촉면(CNF2)의 면적과 제2 전극(16)의 하부 면(15a)과 제1 접촉 전극(CNE1)이 접촉하는 제1 접촉면(CNF1)의 면적은 동일하거나 유사해질 수 있다. 제1 접촉면(CNF1)의 면적과 제2 접촉면(CNF2)의 면적이 동일하거나 유사할 경우, 제1 접촉면(CNF1)의 컨택 저항과 제2 접촉면(CNF2)의 컨택 저항이 동일하거나 유사해질 수 있다. 만일, 제1 접촉면(CNF1)의 면적과 제2 접촉면(CNF2)의 면적이 서로 상이할 경우 제1 접촉면(CNF1)의 컨택 저항과 제2 접촉면(CNF2)의 컨택 저항이 서로 달라질 수 있다. 각 발광 소자(LD)의 제1 단부(EP1)와 제2 단부(EP2)에서 전류의 확산 방향이 불균일해질 수 있다. 전류의 확산 방향이 불균일해지면, 각 발광 소자(LD)의 활성층(12)에서 전류의 흐름이 불균일해지고 전류 확산의 효율 또한 저하되어 상기 발광 소자(LD)를 광원으로 활용하는 표시 장치의 각 화소(PXL)에서 전체적인 휘도 및 구동 전압 특성이 저하될 수 있다.
실시예에서는, 물리적 분리 방법이 아닌 레이저 분리 방법 및 화학적 분리 방법을 통해 각 발광 소자(LD)의 제2 단부(EP2)에 위치한 제1 레이어(16a)의 상부 면(16a_2)과 해당 발광 소자(LD)의 제1 단부(EP1)에 위치한 제2 전극(15)의 하부 면(15a)이 평탄한 표면을 갖도록 하여 제1 접촉면(CNF1)의 면적과 제2 접촉면(CNF2)의 면적을 서로 동일 또는 유사하게 함으로써 해당 발광 소자(LD)의 제1 단부(EP1)와 제2 단부(EP2)가 동일하거나 유사한 컨택 저항을 갖도록 할 수 있다.
상술한 실시예에 따르면, 각 발광 소자(LD)의 제1 단부(EP1)에 제2 반도체층(13)과 오믹 접촉하는 제2 전극(15)이 배치되고, 해당 발광 소자(LD)의 제2 단부(EP2)에 제1 반도체층(11)과 오믹 접촉하는 제1 전극(16)을 배치함에 따라 해당 발광 소자(LD)의 제1 단부(EP1)의 특성과 제2 단부(EP2)의 특성을 균일하게 할 수 있다. 각 발광 소자(LD)의 양 단부(EP1, EP2)의 특성이 균일해짐에 따라 발광 소자들(LD)은 균일한 출광 효율을 가질 수 있다. 이에 따라, 발광 소자들(LD)이 정렬된 각 화소(PXL)의 휘도와 해당 화소(PXL)에 인접한 인접 화소들(PXL)의 휘도는 균일해질 수 있다. 결국, 상기 화소들(PXL)을 포함한 표시 장치는 전(全) 영역에 걸쳐 균일한 휘도를 가질 수 있다.
도 30은 다른 실시예에 따른 화소를 개략적으로 도시한 평면도이고, 도 31은 도 30의 Ⅳ ~ Ⅳ'선에 따른 단면도이고, 도 32는 도 31의 뱅크 패턴을 다른 실시예에 따라 구현한 것으로 도 30의 Ⅳ ~ Ⅳ'선에 대응되는 단면도이며, 도 33은 도 31의 제1 및 제2 접촉 전극들을 다른 실시예에 따라 구현한 것으로 도 30의 Ⅳ ~ Ⅳ'선에 대응되는 단면도이다.
도 30 내지 도 33에 도시된 화소(PXL)는, 보호층(PSV)과 제1 및 제2 화소 전극들(EL1, EL2) 사이에 각각 뱅크 패턴(BNKP)이 배치되는 점을 제외하고는 도 23 내지 도 29에 도시된 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 30 내지 도 33의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 30 내지 도 33을 참조하면, 제1 및 제2 화소 전극들(EL1, EL2) 각각과 보호층(PSV) 사이에는 지지 부재가 위치할 수 있다. 일 예로, 도 31 내지 도 33에 도시된 바와 같이, 제1 및 제2 화소 전극들(EL1, EL2) 각각과 보호층(PSV) 사이에 뱅크 패턴(BNKP)이 위치할 수 있다.
뱅크 패턴(BNKP)은 각 화소(PXL)의 화소 영역(PXA)에서 광이 방출되는 발광 영역(EMA)에 위치할 수 있다. 뱅크 패턴(BNKP)은 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향으로 유도하도록 제1 및 제2 화소 전극들(EL1, EL2) 각각의 표면 프로파일(또는 형상)을 변경하기 위하여 상기 제1 및 제2 화소 전극들(EL1, EL2) 각각을 지지하는 지지 부재일 수 있다.
뱅크 패턴(BNKP)은 해당 화소(PXL)의 발광 영역(EMA)에서 보호층(PSV)과 제1 및 제2 화소 전극들(EL1, EL2) 사이에 제공될 수 있다.
뱅크 패턴(BNKP)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 뱅크 패턴(BNKP)은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNKP)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 뱅크 패턴(BNKP)의 재료가 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라, 뱅크 패턴(BNKP)은 도전성 물질을 포함할 수도 있다.
뱅크 패턴(BNKP)은, 보호층(PSV)의 일면(일 예로, 상부 면)으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 사다리꼴의 형상의 단면을 가질 수 있으나 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNKP)은 도 32에 도시된 바와 같이 보호층(PSV)의 일면으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상) 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 뱅크 패턴(BNKP)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
제1 및 제2 화소 전극들(EL1, EL2) 각각은 대응하는 뱅크 패턴(BNKP) 상에 제공 및/또는 형성될 수 있다. 제1 및 제2 화소 전극들(EL1, EL2) 각각은, 단면 상에서 볼 때, 그 하부에 배치된 뱅크 패턴(BNKP)의 형상에 대응하는 표면 프로파일을 가질 수 있다. 이에 따라, 발광 소자들(LD)에서 방출된 광이 상기 제1 및 제2 화소 전극들(EL1, EL2) 각각에 의해 반사되어 표시 장치의 화상 표시 방향으로 더욱 진행될 수 있다. 뱅크 패턴(BNKP)과 제1 및 제2 화소 전극들(EL1, EL2) 각각은 발광 소자들(LD)에서 방출된 광을 원하는 방향으로 유도하여 표시 장치의 광 효율을 향상시키는 반사 부재로 활용될 수 있다. 이에 따라, 발광 소자들(LD)의 출광 효율이 더욱 향상될 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 평면 상에서 볼 때 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다. 일 예로, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 발광 소자들(LD) 상의 제2 절연층(INS2) 상에서 일정 간격을 사이에 두고 이격되게 배치될 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 동일한 층에 제공되고 동일 공정을 통해 형성될 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라 제1 및 제2 접촉 전극들(CNE1, CNE2)은 서로 상이한 층에 제공되고 상이한 공정을 통해 형성될 수 있다. 도 33에 도시된 바와 같이, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 사이에 추가 절연층(AUINS)이 제공 및/또는 형성될 수 있다. 추가 절연층(AUINS)은 제1 접촉 전극(CNE1) 상에 제공되어 제1 접촉 전극(CNE1)을 외부로 노출되지 않게 하여 제1 접촉 전극(CNE1)의 부식을 방지할 수 있다. 추가 절연층(AUINS)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 일 예로, 추가 절연층(AUINS)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 추가 절연층(AUINS)은 단일막 또는 다중막으로 형성될 수 있다.
제1 및 제2 접촉 전극들(CNE1, CNE2) 상에는 제3 절연층(INS3)이 제공 및/또는 형성될 수 있다. 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제3 절연층(INS3)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제3 절연층(INS3)은 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자들(LD)을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다. 실시예에 따라, 제3 절연층(INS3)의 상부에는 적어도 한 층의 오버코트층(예를 들어, 표시 소자층(DPL)의 상면을 평탄화하는 층)이 더 배치될 수도 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.

Claims (23)

  1. 그의 길이 방향으로 위치한 제1 단부와 제2 단부;
    상기 제1 단부에 대응된 제1 전극;
    상기 제1 전극 상에 배치된 제1 반도체층;
    상기 제1 반도체층 상에 배치된 활성층;
    상기 활성층 상에 배치된 제2 반도체층; 및
    상기 제2 반도체층 상에 배치하며, 상기 제2 단부에 대응된 제2 전극을 포함하고,
    상기 제2 전극은 상기 제1 반도체층 상에 위치한 제1 레이어 및 상기 제1 레이어 상에 위치한 제2 레이어를 포함하고,
    상기 제1 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함하고, 상기 제2 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함하며,
    상기 제1 전극은 상기 제1 반도체층과 오믹(ohmic) 접촉하고, 상기 제2 전극은 상기 제2 반도체층과 오믹(ohmic) 접촉하는, 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 레이어와 상기 제2 레이어는 투명 도전성 물질을 포함하는, 발광 소자.
  3. 제2 항에 있어서,
    상기 제1 레이어는 투명 금속을 포함하고, 상기 제2 레이어는 투명 도전성 산화물을 포함하는, 발광 소자.
  4. 제3 항에 있어서,
    상기 제2 레이어의 외면은 전체적으로 균일한 형태의 주기성을 갖는 요철 패턴을 포함하는, 발광 소자.
  5. 제3 항에 있어서,
    상기 제2 레이어의 외면은 전체적으로 불균일한 형태의 요철 패턴을 포함하는, 발광 소자.
  6. 제1 항에 있어서,
    상기 제1 전극, 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 및 상기 제2 전극 각각의 외주면을 둘러싸는 절연막을 더 포함하는, 발광 소자.
  7. 제6 항에 있어서,
    상기 절연막 중 상기 제2 단부에 대응된 일 영역은 상기 길이 방향을 따라 상부로 향할수록 두께가 좁아지는, 발광 소자.
  8. 제7 항에 있어서,
    상기 절연막 중 상기 제2 단부에 대응되는 일 영역과 상기 절연막 중 상기 제1 단부에 대응되는 일 영역은 상이한 형태를 갖는, 발광 소자.
  9. 제6 항에 있어서,
    상기 절연막은 상기 제2 전극의 적어도 일부를 노출하도록 상기 제2 전극의 외주면의 일부를 둘러싸는, 발광 소자.
  10. 제1 항에 있어서,
    상기 길이 방향을 기준으로 볼 때, 상기 제1 전극의 하부 면은 상기 제2 전극의 상부 면과 실질적으로 평탄하고 상호 평행한, 발광 소자.
  11. 제1 기판을 제공하는 단계;
    상기 제1 기판의 제1 면 상에 제1 전극, 제1 반도체층, 활성층, 제2 반도체층, 및 제2 전극이 순차적으로 적층된 발광 적층체를 형성하는 단계;
    상기 제2 전극 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 접착층을 형성하고, 상기 접착층 상부에 제2 기판을 배치하여 상기 제1 기판과 상기 제2 기판을 결합하는 단계;
    상기 제1 기판의 상기 제1 면과 마주보는 제2 면이 상부를 향하도록 상기 제1 기판을 상하 회전한 후 레이저 분리 방법으로 상기 제1 기판을 제거하여 상기 제1 전극을 노출하는 단계;
    상기 발광 적층체를 수직 방향으로 식각하여 발광 적층 패턴을 형성하고, 상기 버퍼층의 일 영역을 노출하는 단계;
    상기 발광 적층 패턴의 표면 및 상기 버퍼층의 일 영역 상에 절연 물질층을 형성하고, 상기 절연 물질층을 수직 방향으로 식각하여 상기 발광 적층 패턴의 표면을 둘러싸는 절연막을 형성하는 단계; 및
    화학적 분리 방법을 이용하여 상기 절연막에 둘러싸인 상기 발광 적층 패턴을 상기 제2 기판으로부터 분리하여 적어도 하나의 발광 소자를 형성하는 단계를 포함하고,
    상기 적어도 하나의 발광 소자는 상기 발광 소자의 길이 방향으로 배치된 상기 제2 전극, 상기 제2 반도체층, 상기 활성층, 상기 제1 반도체층, 및 상기 제1 전극을 포함하며,
    상기 제1 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함하고, 상기 제2 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함하는, 발광 소자의 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 전극은 상기 제1 반도체층과 오믹(ohmic) 접촉하고, 상기 제2 전극은 상기 제2 반도체층과 오믹(ohmic) 접촉하는, 발광 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 적어도 하나의 발광 소자는 상기 길이 방향으로 위치한 제1 단부와 제2 단부를 포함하고,
    상기 제1 단부에는 상기 제2 전극이 위치하고, 상기 제2 단부에는 상기 제1 전극이 위치하는, 발광 소자의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 전극은,
    상기 제1 반도체층 상에 배치된 제1 레이어; 및
    상기 제1 레이어 상에 배치된 제2 레이어를 포함하고,
    상기 제1 레이어와 상기 제2 레이어는 투명한 도전성 물질을 포함하는, 발광 소자의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 레이어는 투명 금속을 포함하고, 상기 제2 레이어는 투명 도전성 산화물을 포함하는, 발광 소자의 제조 방법.
  16. 제11 항에 있어서,
    상기 절연막 중 상기 제1 전극의 외주면에 대응되는 일 영역은 상기 길이 방향을 따라 상부로 향할수록 두께가 좁아지는, 발광 소자의 제조 방법.
  17. 제11 항에 있어서,
    상기 버퍼층은 무기 재료를 포함한 무기 절연막인, 발광 소자의 제조 방법.
  18. 제11 항에 있어서,
    상기 발광 적층체를 형성하는 단계는,
    상기 제1 기판 상에 상기 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 상기 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 상에 상기 활성층을 형성하는 단계;
    상기 활성층 상에 상기 제2 반도체층을 형성하는 단계; 및
    상기 제2 반도체층 상에 상기 제2 전극을 형성하는 단계를 포함하는, 발광 소자의 제조 방법.
  19. 제11 항에 있어서,
    상기 발광 적층 패턴을 형성하는 단계는,
    노출된 상기 제1 전극 상에 마스크를 형성하는 단계;
    상기 마스크 상에 적어도 하나의 미세 패턴을 형성하는 단계;
    상기 마스크를 식각하여 상기 적어도 하나의 미세 패턴에 대응되는 적어도 하나의 마스크 패턴을 형성하는 단계;
    상기 적어도 하나의 마스크 패턴과 대응되는 일 영역을 제외한 나머지 영역을 수직으로 식각하여 홈부를 형성하는 단계; 및
    상기 적어도 하나의 마스크 패턴을 제거하는 단계를 포함하는, 발광 소자의 제조 방법.
  20. 제11 항에 있어서,
    상기 길이 방향을 기준으로 볼 때, 상기 제1 전극의 하부 면은 상기 제2 전극의 상부 면과 실질적으로 평탄하고 상호 평행한, 발광 소자의 제조 방법.
  21. 기판 상에서 제1 방향으로 서로 이격되고 상기 제1 방향과 다른 제2 방향으로 연장된 제1 화소 전극과 제2 화소 전극; 및
    상기 제1 화소 전극과 상기 제2 화소 전극 사이에 배치되며, 그의 길이 방향으로 제1 단부와 제2 단부를 각각 갖는 복수의 발광 소자들을 포함하고,
    상기 발광 소자들 각각은,
    상기 제1 단부에 대응되는 제1 전극;
    상기 제1 전극 상에 배치된 제1 반도체층;
    상기 제1 반도체층 상에 배치된 활성층;
    상기 활성층 상에 배치된 제2 반도체층; 및
    상기 제2 단부에 대응되고, 상기 제2 반도체층 상에 배치된 제1 레이어 및 상기 제1 레이어 상에 배치된 제2 레이어를 포함한 제2 전극을 포함하고,
    단면 상에서 볼 때, 상기 제1 및 제2 단부들 각각은 상기 제1 및 제2 화소 전극들 중 하나의 화소 전극과 중첩하도록 위치하며,
    상기 제1 레이어와 상기 제2 레이어는 투명 도전성 물질을 포함하는, 표시 장치.
  22. 제21 항에 있어서,
    상기 제1 반도체층은 p형 도펀트가 도핑된 p형 반도체층을 포함하고, 상기 제2 반도체층은 n형 도펀트가 도핑된 n형 반도체층을 포함하며,
    상기 제1 전극은 상기 제1 반도체층과 오믹(ohmic) 접촉 하고, 상기 제2 전극은 상기 제2 반도체층과 오믹(ohmic) 접촉하는, 표시 장치.
  23. 제22 항에 있어서,
    상기 제1 화소 전극과 상기 발광 소자들 각각의 상기 제1 단부 상에 위치한 제1 접촉 전극; 및
    상기 제2 화소 전극과 상기 발광 소자들 각각의 상기 제2 단부 상에 위치한 제2 접촉 전극을 포함하고,
    상기 제1 접촉 전극은 상기 제1 화소 전극과 전기적으로 연결되고, 상기 제2 접촉 전극은 상기 제2 화소 전극과 전기적으로 연결되는, 표시 장치.
PCT/KR2021/011230 2020-08-31 2021-08-23 발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치 WO2022045709A1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202180050184.0A CN115868024A (zh) 2020-08-31 2021-08-23 发光元件、制造其的方法以及包括其的显示装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200110403A KR20220030424A (ko) 2020-08-31 2020-08-31 발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치
KR10-2020-0110403 2020-08-31

Publications (1)

Publication Number Publication Date
WO2022045709A1 true WO2022045709A1 (ko) 2022-03-03

Family

ID=80353541

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2021/011230 WO2022045709A1 (ko) 2020-08-31 2021-08-23 발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치

Country Status (4)

Country Link
US (1) US11973066B2 (ko)
KR (1) KR20220030424A (ko)
CN (1) CN115868024A (ko)
WO (1) WO2022045709A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005051117A (ja) * 2003-07-30 2005-02-24 Oki Data Corp 半導体装置の製造方法
KR101198357B1 (ko) * 2010-12-27 2012-11-08 한국기계연구원 발광다이오드 및 이의 제조방법
KR20130143111A (ko) * 2011-08-02 2013-12-30 도시바 테크노 센터 인크. 다수의 전도성 중간층을 가지는 n-형 질화-갈륨층을 포함하는 발광 소자 및 그 제조방법
KR20200029100A (ko) * 2018-09-07 2020-03-18 삼성디스플레이 주식회사 발광 소자, 그의 제조 방법, 및 발광 소자를 구비한 표시 장치
KR20200088934A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 소자 및 이를 포함하는 표시 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6913985B2 (en) 2003-06-20 2005-07-05 Oki Data Corporation Method of manufacturing a semiconductor device
TWI600183B (zh) * 2013-01-30 2017-09-21 Ｌｇ伊諾特股份有限公司 發光器件
KR101436123B1 (ko) 2013-07-09 2014-11-03 피에스아이 주식회사 초소형 led를 포함하는 디스플레이 및 이의 제조방법
KR101787435B1 (ko) 2016-02-29 2017-10-19 피에스아이 주식회사 나노 로드 제조방법
KR102502608B1 (ko) * 2018-06-11 2023-02-22 삼성디스플레이 주식회사 발광 소자, 그 제조방법 및 발광 소자를 포함하는 표시 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005051117A (ja) * 2003-07-30 2005-02-24 Oki Data Corp 半導体装置の製造方法
KR101198357B1 (ko) * 2010-12-27 2012-11-08 한국기계연구원 발광다이오드 및 이의 제조방법
KR20130143111A (ko) * 2011-08-02 2013-12-30 도시바 테크노 센터 인크. 다수의 전도성 중간층을 가지는 n-형 질화-갈륨층을 포함하는 발광 소자 및 그 제조방법
KR20200029100A (ko) * 2018-09-07 2020-03-18 삼성디스플레이 주식회사 발광 소자, 그의 제조 방법, 및 발광 소자를 구비한 표시 장치
KR20200088934A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 소자 및 이를 포함하는 표시 장치

Also Published As

Publication number Publication date
US20220068892A1 (en) 2022-03-03
CN115868024A (zh) 2023-03-28
KR20220030424A (ko) 2022-03-11
US11973066B2 (en) 2024-04-30

Similar Documents

Publication Publication Date Title
WO2020149471A1 (ko) 표시 장치
WO2020175783A1 (ko) 표시 장치
WO2020145461A1 (ko) 표시 장치 및 그의 제조 방법
WO2020022596A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020116732A1 (ko) 표시 장치 및 이의 제조 방법
WO2020130249A1 (ko) 표시 장치 및 그의 제조 방법
WO2020111413A1 (ko) 표시 장치
WO2020075935A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020075936A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020149474A1 (ko) 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법
WO2020040384A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020171322A1 (ko) 발광 소자 및 이를 구비한 표시 장치
WO2020226276A1 (ko) 화소 및 이를 구비한 표시 장치
WO2020149476A1 (ko) 발광 장치, 이를 포함하는 표시 장치
WO2020111391A1 (ko) 표시 장치 및 그의 제조 방법
WO2022086037A1 (ko) 화소 및 이를 구비한 표시 장치
WO2020149477A1 (ko) 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법
WO2021215581A1 (ko) 표시 장치 및 그의 리페어 방법
WO2021045413A1 (ko) 표시 장치
WO2020218713A1 (ko) 표시 장치 및 그의 제조 방법
WO2022131527A1 (ko) 발광 다이오드 및 이를 포함한 표시 장치
WO2022177320A1 (ko) 표시 장치 및 그의 제조 방법
WO2023033297A1 (ko) 발광 소자 및 이를 포함한 표시 장치, 및 발광 소자의 제조 방법
WO2022045709A1 (ko) 발광 소자, 그의 제조 방법, 및 이를 포함한 표시 장치
WO2022039417A1 (ko) 표시 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21862006

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21862006

Country of ref document: EP

Kind code of ref document: A1