KR20130143111A - 다수의 전도성 중간층을 가지는 n-형 질화-갈륨층을 포함하는 발광 소자 및 그 제조방법 - Google Patents

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Abstract

수직 GaN 기반 청색 LED는 다수의 전도성 중간층을 포함하는 n-형 층을 가진다. n-형 층은 복수의 구간을 함유한다. n-형 층의 각 구간은 질화-갈륨(GaN) 서브층 및 얇은 전도성 질화-알루미늄-갈륨(AlGaN:Si) 중간 서브층을 포함한다. 일 실시예에서, 각 GaN 서브층은 실질적으로 100nm보다 두껍고 1000nm보다 얇은 두께를 가지고, 각 AlGaN:Si 중간 서브층은 25nm보다 얇은 두께를 가진다. 전체 n-형 층은 적어도 2000nm 두께이다. AlGaN:Si 중간층은 GaN 서브층에 압축 변형을 제공하고 그로써 균열을 방지한다. LED의 에피택셜층이 형성된 후에, 전도성 캐리어는 그 구조에 웨이퍼 결합된다. 이어서 규소 기판이 제거된다. 전극들이 추가되고 그 구조가 개별화되어 완성된 LED 소자를 형성한다. AlGaN:Si 서브층이 전도성이기 때문에, 전체 n-형 층은 완성된 LED 소자의 부분으로서 남아있을 수 있다.

Description

다수의 전도성 중간층을 가지는 N-형 질화-갈륨층{N-TYPE GALLIUM-NITRIDE LAYER HAVING MULTIPLE CONDUCTIVE INTERVENING LAYERS}
본 개시는 일반적으로 실리콘 기판 상에 제조된 GaN-기반 청색 LED 및 관련된 방법 및 구조에 관한 것이다.
발광 다이오드(LED)는 전기 에너지를 광으로 변환하는 고상 소자이다. 광은 전압이 도핑된 층에 걸쳐 적용되는 경우 반대로 도핑된 층들 사이에 끼워진 반도체 물질의 활성층으로부터 방출된다. 상이한 물질로 이루어지고 상이한 구조를 가지고 여러 방법으로 수행하는 많은 여러 LED 소자 구조가 있다. 일부는 레이저 광을 방출하고, 다른 것들은 비단색(non-monochromatic) 및 비간섭 광을 생성한다. 일부는 특정 용도의 성능에 대해 최적화된다. 일부는 고 전력 소자이고 다른 것들은 그렇지 않다. 일부는 적외선으로서 광을 방출하는 반면에, 다른 것들은 다양한 색상의 가시 광선을 방출하고, 또 다른 것들은 자외선을 방출한다. 일부는 제조하는 데 비싼 반면에, 다른 것들은 덜 비싸다. 상업용 일반 조명 분야의 경우, 청색 LED 구조를 종종 사용한다. 질화-인듐-갈륨을 포함하는 다중 양자 우물(Multiple Quantum Well, MQW) 활성층을 가지는 이러한 청색 LED는, 예컨대, 440 나노미터 내지 490 나노미터 범위의 파장을 가지는 비단색 및 비간섭 광을 방출할 수 있다. 이어서 인광체 코팅이 통상적으로 방출된 청색 광의 일부를 흡수하도록 제공된다. 인광체는 결국 전체 LED 소자가 방출하는 광이 더 넓은 범위의 파장을 가지도록 다른 파장의 광을 방출하기 위해 형광을 낸다. 파장의 더 넓은 범위를 방출하는 전체 LED 소자는 종종 "백색" LED로 지칭된다.
질화-갈륨 기판 웨이퍼가 사용가능하지만, 그들은 매우 비싸다. 따라서 상업적인 청색 LED의 에피택셜층(epitaxial layers)은 통상적으로, 예컨대, 사파이어 웨이퍼와 같은 다른 유형의 기판의 웨이퍼 상에 성장한다. 그러나, 이러한 다른 기판은 여전히 바람직하지 않게 비싸다. 개인용 컴퓨터에 사용되는 유형의 기존 집적 회로는 일반적으로 규소 기판 상에서 제작된다. 컴퓨터 산업을 위해 생산되는 규소 기판의 큰 규모로 인한 결과로서, 규소 기판은 사파이어 기판에 비해 상대적으로 저렴하다. 게다가, 집적 회로 제조 기술의 발달을 따라가기 위해 집적 회로 제조 회사가 그들의 제조 시설을 자주 업그레이드한다는 사실로 인해 규소 기판 웨이퍼를 가공하기 위한 중고 반도체 가공 장비를 저렴한 가격으로 종종 사용할 수 있다. 따라서 상대적으로 저렴한 규소 기판 웨이퍼 상에 GaN-기반 LED를 제조하고 이러한 규소 웨이퍼를 가공하기 위해 사용가능한 중고 반도체 가공 장비를 사용할 수 있는 것이 비용의 관점에서 바람직할 것이지만, 규소 기판 상에 고품질 GaN 에피택셜층을 성장시키는 것에는 많은 문제가 있다.
규소 기판 상에 고품질 GaN 에피택셜층을 성장시키는 것과 연관된 많은 문제들은 규소의 격자 상수가 GaN의 격자 상수와 실질적으로 상이하다는 사실로부터 유래된다. GaN이 에피택시 방법으로 규소 기판 상에 성장하는 경우, 성장한 에피택셜 물질은 바람직하지 못한 높은 밀도의 격자 결함(defect)을 나타낼 수 있다. GaN층이 충분히 두껍게 성장하면, GaN층 내의 응력이 GaN 물질의 나중 성장 부분 내에 일종의 균열을 초래할 수 있다. 게다가, 규소 및 GaN은 상이한 열팽창 계수를 가진다. 규소 기판 상에 배치된 GaN을 포함하는 구조의 온도가 증가하면, 예컨대, 구조의 규소 물질 부분은 GaN의 물질이 확장하는 속도와 상이한 속도로 확장할 것이다. 열팽창의 이러한 상이한 속도를 LED 소자의 다양한 층 사이에 응력을 발생시킨다. 이 응력은 균열 및 다른 문제를 일으킬 수 있다. 나아가, GaN은 화합물 물질이고 Si는 원소 물질이므로, 규소 기판 상에 GaN을 성장시키는 것은 어렵다. 실질적인 격자 불일치와 함께, 비극성에서 극성 구조로의 전이가 결함을 생성한다. 이러한 및 다른 이유로, 대부분의 상업적으로 이용가능한 백색 LED 소자의 에피택셜 LED 구조 부분은 규소 기판 상에 성장하지 않는다. 규소 기판 상에 청색 LED를 제조하기 위한 개선된 공정 및 구조를 찾는다.
규소 기판 상에 성장하는 청색 LED의 제조는 또한 통상적으로 웨이퍼 결합(wafer bonding)을 포함한다. 일 종래기술 공정에서, 에피택셜 청색 LED 구조가 비GaN 기판 상에 성장하여 소자 웨이퍼 구조를 형성한다. 은의 층이 에피택셜 LED 구조 상에 형성되어 거울로서 기능한다. 이어서 백금 및 티타늄-텅스텐의 다수의 구간을 포함하는 장벽 금속층이 은 거울 상에 배치된다. 각 구간 내의 백금층은 얇은 60nm의 층이다. 각 구간 내의 티타늄/텅스텐층은 약 10nm 두께이고 약 대략 90%의 텅스텐을 포함한다. 다섯 이상의 이러한 구간들이 제공된다. 소자 웨이퍼 구조가 이 방법으로 형성되면, 캐리어 웨이퍼 구조는 소자 웨이퍼 구조에 웨이퍼 결합된다. 이어서 소자 웨이퍼 구조의 원래 비GaN 기판이 제거되고 결과 웨이퍼 결합 구조가 개별화되어 LED 소자를 형성한다. 이 종래기술 공정에서, 캐리어 웨이퍼 구조를 소자 웨이퍼 구조에 웨이퍼 결합하기 위해 결합 금속의 층을 사용한다. 이 결합 금속층은 금/주석 서브층을 포함한다. 금/주석 서브층이 웨이퍼 결합 동안 용융되는 경우 이 금/주석 서브층으로부터의 주석은 다수-구간 장벽 금속층의 두께로 인해 및 결합 금속을 용용시키기 위해 사용되는 짧은 고온 주기로 인해 은 층에 침투하지 않는다. 이 종래기술 공정은 잘 작동하는 것으로 인식된다.
제1 신규 태양에서, 백색 LED 조립체(assembly)는 청색 LED 소자를 포함한다. 청색 LED 소자는 규소 기판 위에 낮은 저항 층(LRL)을 에피택시 방법으로 성장시킴으로써 제조된다. 일 실시예에서, 버퍼층이 규소 웨이퍼 기판 상에 직접적으로 성장하고, 이어서 비도핑(undoped) 질화-갈륨의 템플릿층(template layer)이 버퍼층 상에 직접적으로 성장하고, 이어서 LRL이 템플릿층 상에 직접적으로 성장한다.
일 실시예에서, LRL은 다수의 구간을 포함하는 초격자 구조인데, 여기서 각 구간은 얇고(300nm 두께 미만) 상대적으로 두꺼운 질화-갈륨 서브층(예컨대, 100nm 두께) 및 상대적으로 얇은 비도핑 질화-알루미늄-갈륨 서브층(예컨대, 25nm 두께)을 포함한다. LRL의 하단 서브층은 GaN의 서브층이다. LRL의 상단 서브층 또한 GaN의 서브층이다. 4개의 비도핑 질화-알루미늄-갈륨 서브층이 LRL 내에 있다.
청색 LED 소자는 두 반대로 도핑된 층들 사이에 끼워진 인듐-함유 발광 활성층을 포함한다. 두 반대로 도핑된 층들 사이에 끼워진 활성층의 이 구조는 "PAN 구조"로서 본 명세서에서 지칭된다. PAN 구조의 n-형 층은 n-형 층이 LRL의 GaN 서브층 상에 직접적으로 배치되도록 LRL의 상부 표면 상에 직접적으로 성장한다. n-형 층은 또한 질화-갈륨 및 질화-알루미늄-갈륨의 구간을 포함할 수 있지만, n-형 층의 질화-갈륨 서브층은 LRL의 질화-갈륨 서브층보다 실질적으로 더 두껍다. 또한, n-형 층의 질화-알루미늄-갈륨 서브층은 LRL의 질화-알루미늄-갈륨 서브층보다 실질적으로 얇다. n-형 층의 질화-알루미늄-갈륨 서브층은 1 x 1018 원자/cm3 초과인 규소 농도를 가지도록 규소 도핑되는 반면, LRL층의 질화-알루미늄-갈륨 서브층은 도핑되지 않고 1x1018 원자/cm3 미만의 규소 농도를 가진다.
후속 가공에서, 규소 소자 웨이퍼 구조의 정면은 전도성 캐리어를 포함하는 캐리어 웨이퍼 구조에 웨이퍼 결합된다. 전도성 캐리어는, 예컨대, 전도성을 가지도록 도핑된 단결정 규소 웨이퍼일 수 있다. 이 웨이퍼 결합 후, 원래의 규소 웨이퍼 기판은 화학적 기계적 연마로써 및/또는 다른 적합한 방법으로써 제거된다.
제1 소정 실시예에서, 원래의 규소 웨이퍼 기판, 버퍼층 및 템플릿층이 제거되지만 LRL층의 적어도 일부는 남는다. 제거 단계 후, 남은 LRL의 노출된 표면은 질화-갈륨의 서브층이다. 전극이 추가되고 웨이퍼 결합 구조는 각각의 청색 LED 소자로 개별화된다. 각 청색 LED 소자 내에서, PAN 구조의 n-형 층은 LRL층의 적어도 일부분과 직접 접한다. LRL층은 LRL/n-형 층 인터페이스에서의 n-형 층의 시트 저항(sheet resistance)보다 낮은 LRL/n-형 층 인터페이스에서의 시트 저항을 가진다. n-형 층의 시트 저항은 평방 당 15 옴 초과이다.
이러한 청색 LED 소자에서, LRL은 두 기능을 가진다. 제1 기능은 n-형 질화-갈륨층을 성장시키는 공정에서, LRL의 존재가 LRL이 없다면 존재할 n-형 층 내의 격자 결함의 농도를 감소시킨다는 것이다. LRL은 하부 템플릿층에서 발생하는 전위(dislocation) 스레드(threads)가 n-형 층으로 및 위로 확장하는 것을 차단하는 기능을 한다. 제2 기능은 전류 확산 기능이다. LRL은 소위 고이동도 전자(high mobility electron)의 2차원 가스가 LRL의 초격자의 층에 존재하도록 형성된다. 이 2차원 전자 가스로 인한 결과로서, LRL/n-형 층 인터페이스에서의 LRL의 시트 저항은 n-형 층의 시트 저항보다 실질적으로 더 낮다. 상대적으로 낮은 저항 LRL은 n-형 층의 일면 상에 측면 전류가 확산하는 것을 용이하게 한다. 따라서 LED 동작 동안의 LRL/n-형 층 인터페이스 면을 통한 전류 흐름은 그렇지 않다면 LRL이 존재하지 않을 경우보다 균일하다.
제2 소정 실시예에서, 원래의 규소 웨이퍼 기판, 버퍼층, 템플릿층, 및 LRL이 모두 제거된다. LRL이 전체적으로 제거된다. 전극이 추가되고 웨이퍼 결합 구조가 각각의 LED 소자로 개별화된다. 각 LED 소자에서, LRL이 완전히 제거되었기 때문에 PAN 구조의 n-형 층은 LRL의 어떤 부분과도 접하지 않는다. 이 제2 소정 실시예에서, LRL은 n-형 층 내의 격자 결함의 농도를 감소시키는 제1 기능을 제공한다.
제2 신규 태양에서, 웨이퍼 결합 공정은 공융 금속의 층을 용융시킴으로써 소자 웨이퍼 구조에 캐리어 웨이퍼 구조를 웨이퍼 결합함으로써 웨이퍼 결합 구조를 형성하는 단계를 포함한다. 용융 이전에, 소자 웨이퍼 구조는, 에피택셜 LED 구조가 성장했던 규소 기판과 같은, 기판 상에 배치된 에피택셜 LED 구조를 포함한다. 소자 웨이퍼 구조는 에피택셜 LED 구조 위에 배치된 비반응성 장벽 금속의 층을 더 포함한다. 일 실시예에서, 비반응성 장벽 금속의 층은 50nm 두께 초과의 티타늄의 단일 층이다. 일 실시예에서, 공융 금속층은 제1 금 서브층, 금/주석 서브층, 및 제2 금 서브층을 포함하고, 여기서 금/주석 서브층은 두 금 서브층 사이에 배치된다. 공융 금속층이 용융하는 경우, 비반응성 장벽 금속층은 공융층으로부터의 주석이 비반응성 장벽층을 통해 확산하는 것을 방지한다. 일 소정 실시예에서, 에피택셜 LED 구조와 비반응성 장벽 금속층 사이에 배치된 은의 고반사층이 있다. 이 은 층은 거울 기능을 제공하고, 또한 에피택셜 LED 구조로의 전기적 접점으로서 역할한다. 비반응성 장벽 금속층은 공융 결합 금속층으로부터의 주석이 웨이퍼 결합 공정 동안 이 은 층으로 통과하는 것을 방지한다. 주석이 은 거울로 확산되게 한다면, 은 거울의 반사도가 감소할 것이고 은 접점의 접촉 저항이 증가할 것이다.
제1 유리한 태양에서, 공융 금속층을 용융시키는 고온 사이클은 280℃ 초과의 온도(예컨대, 310℃)로 캐리어 웨이퍼 구조를 가열하는 단계, 및 이 온도를 1분 초과 동안 유지하는 단계를 포함한다. 제2 유리한 태양에서, 캐리어 웨이퍼 구조의 캐리어와 에피택셜 LED 구조 사이에 배치된 적어도 하나의 백금의 층이 있고, 캐리어와 에피택셜 LED 구조 사이의 모든 백금의 층의 모든 두께의 합은 200nm 미만이다. 제3 유리한 측면에서, 에피택셜 LED 구조와 캐리어 사이에 하나 및 단 하나의 백금의 층이 있다. 이 백금층은 은의 전자이동을 방지하기 위한 은-봉지(silver-encapsulating) 기능을 제공한다. 백금 봉지층(encapsulation layer)은 200nm 미만인 두께를 가진다. 웨이퍼 결합의 결과로 웨이퍼 결합 구조가 나온다. 웨이퍼 결합 후, 소자 웨이퍼 구조의 규소 기판이 제거되고, 전극이 나머지 웨이퍼 결합 구조에 추가되고, 웨이퍼 결합 구조는 개별화되어 청색 LED 소자를 형성한다.
티타늄은 상당히 덜 비싼 반면, 백금은 꽤 비싼 금속이다. 위에 배경기술 부분에서 설명한 웨이퍼 결합 공정의 종래기술은 5 이상의 백금층을 포함하고, 백금층 각각은 100nm 이상의 두께일 수 있다. 500nm 이상의 백금이 종래기술 공정에 사용된다. 200nm보다 얇은 단일층에 사용되는 백금의 양을 감소시킴으로써, 본 명세서에서 개시된 신규한 비반응성 금속 결합 공정은 규소 기판 상에 청색 LED를 제조하는 비용을 감소시킬 수 있다.
제3 신규 태양에서, 청색 LED 소자는 전이 버퍼층으로서 황화-아연(ZnS)을 사용하여 규소 기판 위에 n-형 질화-갈륨(GaN)층을 에피택시 방법으로 성장시킴으로써 제조된다. 일 실시예에서, ZnS 버퍼층은 50nm 두께이고, n-형 GaN층은 적어도 2000nm 두께이다. ZnS 버퍼층 상에 n-형 GaN층을 성장시키는 것은 n-형 GaN층 내의 격자 결함 밀도를 감소시킨다. 첫째로, ZnS 버퍼층은 규소 기판과 후속 GaN 성장을 위한 화합물 극성 템플릿의 양호한 격자 상수 일치를 제공한다. 둘째로, ZnS는 모든 에피층이 하나의 성장 챔버에서 성장하도록 MOCVD에 의해 쉽게 제조될 수 있다. 셋째, ZnS의 용융점은 1850℃로, 이는 GaN 증착 동안 불안정하게 되는 것을 방지할 만큼 충분히 높다. 마지막으로, 질화-알루미늄(AlN)층이 버퍼층의 일부로서 또한 사용되면, ZnS층은 AlN층과 규소 기판 사이에서 확산 장벽으로서 사용된다. 에피택셜 LED 구조의 에피택셜층을 형성한 후, 캐리어 웨이퍼 구조는 캐리어 웨이퍼 구조가 전도성 캐리어를 포함하는 구조에 웨이퍼 결합된다. 이어서 원래의 규소 기판 및 ZnS 버퍼층은 웨이퍼 결합 구조로부터 제거된다. 전극이 추가되고 웨이퍼 결합 구조는 개별화되어 완성된 LED 소자를 형성한다.
제4 신규 태양에서, 수직 GaN-기반 청색 LED 소자는 다수의 전도성 중간층을 포함하는 n-형 층을 가진다. 일 실시예에서, n-형 층은 복수의 구간을 함유하고, n-형 층의 각 구간은 질화-갈륨(GaN) 서브층 및 규소로 도핑된 질화-알루미늄-갈륨(AlGaN:Si) 중간 서브층을 포함한다. 일 실시예에서, 각 GaN 서브층은 900nm의 두께를 가지고, 각 AlGaN:Si 중간 서브층은 25nm 미만인 두께를 가진다. AlGaN이 GaN보다 작은 격자 상수를 가지기 때문에, AlGaN:Si 중간층은 GaN 서브층에 압축 변형을 제공하고 균열을 방지한다. 각 중간층 후에, 덮혀 있는 GaN 서브층의 품질은 격자 결함의 더 낮은 밀도 측면에서 개선된 품질을 보인다. 또한, AlGaN:Si층은 전자적으로 전도성이고(예컨대, cm3 당 1 x 107 내지 1 x 109 결함) 1 x 1018 원자/cm3보다 큰 규소 농도를 가진다. 에피택셜 LED 구조의 에피택셜층을 형성한 후, 캐리어 웨이퍼 구조는 캐리어 웨이퍼가 전도성 캐리어를 포함하는 소자 웨이퍼 구조에 웨이퍼 결합된다. 이어서 웨이퍼 결합 구조의 원래의 규소 기판이 제거된다. 전극이 추가되고 웨이퍼 결합 구조가 개별화되어 완성된 LED 소자를 형성한다. AlGaN:Si 중간 서브층이 전도성이기 때문에(예컨대, 저항 = 1 x 10-2·Ω·cm), 최종 LED 소자 내에서 그들을 제거할 필요가 없다. 오히려, 전체 n-형 층은 완성된 청색 LED 소자에 남게 되고 향상된 전류 확산을 제공하고 n-GaN 물질을 더 제공하여 표면이 거칠어지는 것을 수용하도록 적어도 2000 나노미터의 두께를 가진다.
더 상세한 내용 및 실시양태들 및 기술이 아래의 상세한 설명에 설명된다. 이 요약은 본 발명을 정의하려고 주장하는 것이 아니다. 본 발명은 청구항에 의해 정의된다.
같은 참조부호가 같은 구성요소를 나타내는, 첨부된 도면은 본 발명의 실시양태들을 도시한다.
도 1은 일 신규 태양에 따른 백색 LED 조립체의 단면도.
도 2는 도 1의 백색 LED 조립체의 평면도.
도 3은 도 1의 백색 LED 조립체의 단순화되고 확장된 단면도.
도 4는 도 1의 백색 LED 조립체의 청색 LED 소자의 평면도.
도 5는 도 1의 백색 LED 조립체의 청색 LED 소자의 일부분의 단면도.
도 6은 규소 기판 상에 형성된 도 3의 청색 LED 소자의 에피택셜 PAN 구조층의 단면도.
도 7은 전류 차단 구조가 도 6의 구조에 추가된 제조 방법에서의 단계를 도시하는 다이어그램.
도 8은 고반사층이 도 7의 구조에 추가된 제조 방법에서의 단계를 도시하는 다이어그램.
도 9는 봉지층이 도 8의 구조 위에 형성되고, 비반응성 장벽 금속층이 봉지층 위에 형성된 제조 방법에서의 단계를 도시하는 다이어그램.
도 10은 결합 금속이 도 9의 구조에 추가된 제조 방법에서의 단계를 도시하는 다이어그램.
도 11은 캐리어 웨이퍼 구조가 도 10의 구조에 웨이퍼 결합된 제조 방법에서의 단계를 도시하는 다이어그램.
도 12는 사용된 열적 압축 웨이퍼 결합 공정의 온도 사이클을 보여주는 그래프.
도 13은 웨이퍼 결합된 구조가 뒤집힌 제조 방법에서의 단계를 도시하는 다이어그램.
도 14는 규소 기판, 버퍼층, 및 템플릿층이 도 12의 구조로부터 제거된 제조 방법에서의 단계를 도시하는 다이어그램.
도 15는 도 14의 제거 단계 후 및 메사(mesa)가 형성된 후의 웨이퍼 결합 구조의 평면도.
도 16은 도 15에서의 B-B 선에 따른 단면도.
도 17은 LRL의 표면이 거칠어진 제조 방법에서의 단계를 도시하는 다이어그램.
도 18은 전극이 도 17의 구조에 추가된 제조 방법에서의 단계를 도시하는 다이어그램.
도 19a 및 19b 양자는 도 6 내지 18의 제조 방법에서의 각 단계에 관한 세부사항을 명시하는 표.
도 20은 도 14에 도시된 제거 단계에서 모든 LRL(4)이 제거되는 것을 제외한, 도 6 내지 18에 관련되어 위에 명시된 제조 방법에 의해 형성된 청색 LED 소자(100)의 단면도.
도 21은 도 14에 도시된 제거 단계에서 모든 LRL(4)가 제거되고 일부의 n-형 층(5)이 제거되는 것을 제외한, 도 6 내지 18에 관련되어 위에 명시된 제조 방법에 의해 형성된 청색 LED 소자(200)의 단면도.
도 22는 제1 신규 태양에 따른 방법의 순서도.
도 23은 제2 신규 태양에 따른 방법의 순서도.
도 24는 제3 신규 태양에 따른 방법의 순서도.
도 25는 제4 신규 태양에 따른 방법의 순서도.
이제 본 발명의 소정 실시양태들에 대해 상세하게 참조가 이루어질 것이고 그의 실시예들이 첨부된 도면에서 도시된다. 설명 및 아래 청구항에서, 제1 층이 제2 층 "위에(over)" 배치된다고 지칭되는 경우, 그것은 제1 층이 제2 층 상에 직접적으로 있을 수 있거나, 중간층 또는 층들이 제1 및 제2 층 사이에 존재할 수 있다는 것으로 이해된다. "위에(over)", "아래에(under)", "상부(upper)", "하부(lower)", "상단(top)", "하단(bottom)", "위로(upward)", "아래로(downward)", "수직으로(vertically)", 및 "측면으로(laterally)"와 같은 용어들은 설명되는 청색 LED 소자의 상이한 부분 사이의 상대적인 방향을 설명하기 위해 본 설명서에서 사용되고, 설명되는 전체적인 청색 LED 소자가 실제로 3차원 공간에서 임의의 방법으로 배향될 수 있다는 것으로 이해될 것이다.
도 1은 백색 발광 다이오드(LED) 조립체(50)의 단면 측면도이다. 도 2는 백색 LED 조립체(50)의 평면도(top-down diagram)이다. 백색 LED 조립체(50)는 4개의 수직 청색 LED 소자(51 내지 54)를 포함한다. 수직 LED 소자는 측면 또는 측면으로-접하는 LED 소자와 구별하기 위해 또한 때때로 수직으로-접하는 LED 소자로서 지칭된다. 4개의 수직 청색 LED 소자(51 내지 54)는 금속 코어 프린트 회로 기판(Printed Circuit Board, PCB)(19)에 장착된다. 위에서 아래로 내려다 본 관점에서, 4개의 수직 청색 LED 소자(51 내지 54)는 리테이닝 링(retaining ring)(20)에 의해 둘러싸여 있다. 리테이닝 링(20)은 청색 LED 소자(51 내지 54)를 덮는 일정량의 인광체(21)를 보유한다. 제1 금속 구조(57)의 일부분은 솔더마스크(soldermask)층(58) 내의 제1 개구를 통해 노출된다. 청색 LED 소자(51 내지 54)의 애노드(anode) 전극은 이 제1 개구 내의 제1 금속 구조(57)로 일정량의 은 에폭시(silver epoxy)(18)를 통해 장착된다. 솔더마스크층(58) 내의 제1 개구는 또한 제2 금속 구조(59)의 일부분을 노출한다. 위로 면하는 청색 LED 소자(51 내지 54)의 캐소드(cathode) 전극이 제2 금속 구조(59)의 노출된 부분에 와이어결합된다. 제1 패드(60)가 솔더마스크층(58)의 다른 개구에 의해 형성된다. 제2 패드(61)는 솔더마스크층(58)의 또 다른 개구에 의해 형성된다. 도 3의 단면도에 도시된 바와 같이, 제1 및 제2 금속 구조(57 및 59)는 절연층(62)상에 배치되는 금속층의 부분이다. 절연층(62)은 Al2O3 같은 무기물 필러(filler)를 함유하는 35um 내지 250um 두께의 에폭시 물질의 층이다. 이 절연층(62)은 제1 및 제2 금속 구조(57 및 59)를 금속 코어 PCB(19)의 알루미늄 또는 구리 기반 부분(63)으로부터 절연시킨다.
도 3은 백색 LED 조립체(50)의 단순화된 단면 측면도이다. 단 하나의 수직 청색 LED 소자(54)만이 다이어그램에 도시된다. 수직 청색 LED 소자(54)는 수많은 층을 포함하는데, 그 중 일부가 도 3에 도시된다: 제1 금속 전극(17), 낮은 저항 층(LRL)(4)의 일부분, n-형 질화-갈륨 층(5), 활성층(7), p-형 질화-갈륨층(8), 결합 금속층(13)을 포함하는 일정량의 금속, 전도성 캐리어(15), 및 제2 금속 전극(16). 참조 부호(64)는 청색 LED 소자(54)의 제1 금속 전극(17)을 제2 금속 구조(59)에 결합하는 와이어 결합을 나타낸다. 금속(17) 및 LRL(4)은 전도성이고 n-형 층(5)에 전기적 접점을 만드는 기능을 한다. p-형 층(8) 아래의 모든 층들(층(13, 15, 16)을 포함)은 전도성이고 p-형 층(8)에 전기적 접점을 만드는 기능을 한다.
도 4는 수직 청색 LED 소자(54)의 평면도이다. 제1 금속 전극(17)은 그리드 모양을 가진다.
도 5는 도 3의 A-A 단면 선에 따른 수직 청색 LED 소자(54)의 더 상세한 단면도이다. 전도성 캐리어(15)와 p-형 질화-갈륨(8) 사이에는 다음을 포함하는 다수의 층 및 구조가 있다: 장벽 금속층(14), 결합 금속층(13), 장벽 금속층(12), 봉지 금속의 층(11), 고반사층(10), 및 전류 차단층(9). 전류 차단층(9)은 전류 차단 구조로 패턴화된다. 활성층(7)과 n-형 질화-갈륨층(5) 사이에는 변형 완화층(6)이 있다. 전류가 제2 전극(16)으로부터, 전도성 캐리어(15)를 통해, 금속층들(14, 13, 12, 11 및 10)을 통해, p-형 질화-갈륨층(8)을 통해, 활성층(7)을 통해, 변형 완화층(6)을 통해, n-형 질화-갈륨층(5)을 통해, 낮은 저항층(4)을 통해, 및 제1 전극(17)으로 흐르는 경우, 비단색 및 비간섭 광이 활성층(7)으로부터 방출된다. 방출되는 광은 대략 440nm 내지 대략 490nm의 범위의 파장을 가진다. 본 명세서에 사용되는 "비단색"이라는 용어는 광이 통상적인 레이저 다이오드에 의해 방출되는 광의 스펙트럼 선폭보다 실질적으로 넓은 스펙트럼 선폭을 가진다는 것을 의미한다. LED의 스펙트럼 선폭은 통상적으로 약 20nm 너비인 반면, 레이저 다이오드의 스펙트럼 선폭은 통상적으로 4.0nm 너비 미만이다.
도 6 내지 18은 청색 LED 소자(54)를 제조하는 방법에서의 단계를 명시한 다이어그램의 세트이다. 다이어그램은 실제 치수에 비례하게 된 것이 아니며, 오히려 개념도이다.
도 6은 규소 기판(1) 상에 에피택셜층을 형성하는 몇 가지 초기 단계의 결과를 보여주는 단면도이다. 규소 기판(1)은 큰 규모의 CMOS 집적 회로의 제조에 기존에 사용되는 유형의 단결정 규소 기판 웨이퍼이다. 버퍼층(2)은 규소 기판 상에 형성된다. 도시된 실시예에서, 버퍼층(2)의 형성 단계는 먼저 규소 기판(1) 상에 100nm 미만인 두께의 황화-아연의 층(65)(예컨대, 50nm)을 형성하는 단계를 포함한다. 이어서 200nm 두께의 질화-알루미늄(AlN)의 층(66)이 ZnS층(65) 상에 형성된다. 이어서 250nm 두께의 질화-알루미늄-갈륨(AlGaN)의 층(67)이 AlN층(66) 상에 형성된다. 황화-아연의 층을 포함하는 이 특정 버퍼층이 도시되어 있지만, 다른 유형의 버퍼층을 사용할 수 있다. 예컨대, AlN의 단일층의 버퍼층을 사용할 수 있다. ZnS층(65)이 제공되는 곳에, 도 6에 도시된 AlN층(66) 및 AlGaN층(67)은 선택사항이다.
수직 LED 소자(54)의 제조는 규소 기판(1) 위에 질화-갈륨(GaN)층(예컨대, n-형 GaN층(5))을 나중에 에피택시 방법으로 성장시키는 단계를 포함한다. GaN 및 Si의 면내 격자 상수는, 각각, aGaN(0001) = 3.189Å, 및 aSi(111) = 3.840Å이다. 그 결과, GaN과 Si 사이의 실질적인 20.4%의 면내 격자 불일치가 있다. GaN과 Si 사이의 열팽창 계수에 큰 차이(예컨대, 56%)와 함께, 이 격자 불일치로 인해 규소 기판 상에 고품질이고, 두꺼운, 및 균열 없는 GaN을 성장시키는 것에 문제가 발생한다. 일반적으로, 일치하는 격자 조건을 만족하는 전이 버퍼층을 사용하는 것은 격자 불일치를 완화시킬 수 있다. 예컨대, AlN 층(66)(aAlN = 3.112Å)은 종종 GaN 에피층에 압축을 제공하기 위한 버퍼층으로서 사용된다. 그러나, 인터페이스에서의 Al 및 Si의 상호 확산은 심각하고, 의도하지 않은 높은 도핑 레벨을 초래한다. 게다가, AlN과 Si 사이의 격자 불일치가 GaN과 Si 사이의 격자 불일치보다 꽤 높기 때문에 AlN 결정의 품질이 낮다.
이러한 단점을 극복하기 위해, ZnS층(65)이 새로운 전이 버퍼층으로서 사용된다. 첫째, 우르지트(Wurzite) ZnS 화합물(aZnS = 3.811Å)은 0.3811의 격자 상수를 가지고, 이는 GaN과 Si의 격자 상수 사이이고, Si의 격자 상수에 더 가깝다. 따라서 ZnS은 Si와의 양호한 격자 상수 일치를 제공하고 GaN과 같은 화합물 물질이기도 하다. 둘째, ZnS은 모든 에피층이 하나의 성장 챔버에서 성장되도록 유기금속 화학 기상 증착(MOCVD)에 의해 쉽게 제조될 수 있다. MOCVD는 물질, 특히 필요한 화학물질을 함유하는 수소화 금속과 유기 금속 또는 유기 화합물의 표면 반응으로부터의 화합물 반도체의, 에피택셜 성장의 화학 기상 증착 방법이다. 일 실시예에서, ZnS는 350℃의 성장 온도 및 100Torr의 성장 압력 하에, 디메틸 아연(DMZn)으로 황화수소를 도입함으로써 MOSCVD 챔버 내의 규소 기판 상에 성장한다. 셋째, ZnS의 용융점은 1850℃인데, 이는 GaN 증착 동안 불안정하게 되는 것을 방지하기에 충분히 높은 온도이다. 마지막으로, AlN층이 또한 버퍼층의 일부로서 사용되면, ZnS 또한 AlN의 버퍼와 규소 기판 사이의 확산 장벽으로서의 역할을 한다.
이어서 템플릿층(3)이 버퍼층(2) 상에 형성된다. 도시된 실시예에서, 템플릿층(3)은 1000nm 두께의 비도핑 질화-갈륨의 층이다.
LED의 n-형 층이 템플릿층 상에 직접적으로 성장하는 것보다는 오히려, 낮은 저항층(LRL)(4)이 템플릿층(3) 상에 직접적으로 성장한다. 도시된 실시예에서, LRL(4)은 고이동도 전자의 2차원 가스가 그 층에 형성되도록 구성된 초격자 구조이다. 초격자 구조는 다수의 구간을 포함하는데, 여기서 각 구간은 300nm 두께 미만이다. 일 소정 실시예에서, 각 구간은 100nm 두께의 n-형 질화-갈륨 서브층 및 25nm 두께의 비도핑 질화-알루미늄-갈륨 서브층을 포함한다. 도 6에 도시된 것을 보면, 100nm 두께의 n-GaN 서브층이 템플릿층(3) 상에 직접적으로 배치된다. 또한, LRL(4)의 최상부 서브층은 100nm 두께의 n-GaN 서브층이다. 도시된 구성에는 5개의 GaN 서브층, 및 4개의 AlGaN 서브층이 있다. n-GaN 층은 1 x 1018 원자/cm3의 농도로 규소로 도핑된다. 더 얇은 AlGaN 서브층들 각각은 더 두꺼운 GaN 서브층 또는 서브층들의 격자에 대해 변형된다.
이어서 n-형 GaN층(5)이 LRL(4) 상에 성장한다. 낮은 격자 결함 밀도를 가지고 GaN 층의 응력 상승으로 인한 균열 및 기타 문제가 발생하지 않는 고품질 GaN의 두꺼운 층을 성장시키는 것은 어렵다. 예컨대, GaN과 Si 사이의 열팽창 계수에 큰 차이(예컨대, 56%)가 존재한다. 이 열적 불일치는 보통 냉각 동안의 GaN 에피층 내의 인장 응력을 야기한다. GaN 에피층의 두께가 1000nm보다 큰 경우, 균열이 보통 발생한다. GaN층이 두껍게 성장하는 동안에 응력이 상승하는 것에 대한 정확한 이유는 완전히 이해되지 않지만, GaN층의 응력의 상승이 균열을 발생시키기 전에 GaN층의 성장을 멈춤으로써 균열을 방지할 수 있다는 것이 경험적으로 알려져 있다. 이 점에서, 얇은 중간층은 GaN층의 상단 상에 성장한다. 예컨대, 이 중간층은 5nm 두께의 AlN의 층일 수 있다. 얇은 중간층을 형성한 후, GaN의 다른 서브층은 중간층 상에 성장한다. 이 제2 GaN 서브층은 GaN의 서브층이 너무 많은 내부 응력을 가지지 않게 가능한 한 두껍게 성장한다. 이 주기는 여러 번 반복된다. 각 중간층 후, 덮혀 있는 GaN 서브층의 품질은 더 낮은 격자 결함 밀도 측면에서 개선된 품질을 보인다. 예컨대, Si 위의 통상적인 GaN은 cm3 당 1 x 1010 결함 만큼 높은 결함 밀도를 가진다. Si 위의 품질이 개선된 GaN의 결함 밀도는 cm3 당 1 x 107 내지 1 x 109 결함의 범위이다.
그러나, AlN 중간 서브층의 사용에서 문제가 하나 발생한다. AlN은 그 넓은 밴드갭(bandgap)(예컨대, 6.2 eV)으로 인한 절연 물질이고 따라서 수직 방향으로의 전류 수송에 대한 장벽을 생성한다. 결과적으로, 규소 기판으로부터 상단 AlN 중간 서브층까지의 모든 서브층은 수직 LED가 만들어지면 제거되어야 한다. 따라서 이러한 층의 전류 확산 기능은 최종 LED 소자 내에 있지 않다. 상단 AlN 서브층 위의 GaN 서브층은 보통 2000nm 미만인데, 이는 LED 소자에서 전류의 군집 문제를 야기할 수 있다. 이 문제를 해결하기 위해, 얇은 AlGaN:Si 층이 AlN을 사용하는 것 대신의 새로운 중간 서브층으로서 사용된다. 첫째로, AlGaN:Si는 그것을 통해 전자 수송을 하게 하는 n-형 물질인데, AlGaN이 AlN의 밴드 에너지보다 작은 밴드 에너지(예컨대, Al 농도에 따라, 3.4 eV 내지 6.2 eV의 밴드갭)을 가지기 때문에, 따라서 AlGaN 내 Si의 활성화 에너지는 AlN 내 Si의 그것보다 작다. 그 결과로, AlGaN:Si 중간 서브층은 전자적으로 전도성이고 최종 LED 소자 내에서 제거될 필요가 없다. 전도성 AlGaN:Si층 저항의 일례는 1 x 10-2·Ω·cm이다. 둘째로, AlGaN은 GaN보다 작은 격자 상수를 가지고 따라서 후속 GaN 서브층에 압축 응력을 제공하고 균열을 방지하는 데 도움이 된다.
도 6의 실시예에서, n-형 GaN층(5)의 GaN 서브층 각각은 약 900nm의 두께를 가지고 5 x 1018 원자/cm3의 농도에서 규소로 도핑된다. 중간 서브층 각각은 25nm 두께보다 작은(예컨대, 5nm) 1 x 1018 원자/cm3의 규소 도펀트 농도를 갖는 AlGaN:Si의 서브층이다. 이러한 AlGaN:Si 중간 서브층은 상대적으로 전도성이고, n-형 GaN 중간 서브층은 전도성이어서, 전체 n-형 GaN층(5)는 LRL/n-형 층 인터페이스로부터 활성층으로의 방향으로 전류를 효과적으로 전도시킬 수 있다. LRL(4)와 직접적으로 접하는 n-형 GaN층(5)의 하단 서브층은 도시된 바와 같이 900nm 두께의 GaN 서브층이다. n-형 질화-갈륨층(5)의 상부 서브층은 또한 도시된 바와 같이 900nm의 GaN의 서브층이다. 다수의 AlGaN:Si 전도성 중간 서브층을 가지는 전체 n-형 GaN층(5)는 대략 5000nm 두께이고, 여기서 각 n-GaN 서브층은 실질적으로 LRL(4)의 n-GaN 서브층보다 실질적으로 두껍다.
n-형 GaN층(5)과 그 밑의 LRL(4) 사이에 인터페이스(74)가 있다. n-형 GaN층(5)은 평방 당 15 옴보다 큰 이 인터페이스에서의 시트 저항을 가진다. LRL(4) 또한 이 인터페이스에서의 시트 저항을 가지지만, LRL(4)의 시트 저항은 n-형 GaN층(5)의 시트 저항보다 낮다. 일 실시예에서, LRL(4)의 시트 저항은 제1 LED 소자의 상부층을 분쇄하여 인터페이스(74)에서 LRL(4)의 표면을 노출시키고, 이어서 노출된 LRL 표면을 탐색하고 그 시트 저항을 측정하여 파쇄적으로 측정될 수 있다. 유사한 방식으로, n-형 층(5)의 시트 저항은 제2 LED 소자의 하부층을 분쇄하여 인터페이스(74)에서 n-형 층(5)의 표면을 노출시키고, 이어서 노출된 n-형 층 표면을 탐색하고 그 시트 저항을 측정하여 파쇄적으로 측정될 수 있다.
다음, 변형 완화층(6)이 n-형 GaN층(5) 상에 형성된다. 일 실시예에서, 변형 완화층(5)은 120nm 두께이고 30개의 구간을 포함한다. 각각의 구간은, 0<x<0.12인 InxGa1 - xN의 제1 서브층 및 0<y<0.12인 InyGa1 - yN의 제2 서브층을 포함한다.
다음, 활성층(7)이 변형 완화층(6) 상에 형성된다. 활성층(7)은 전체 청색 LED 소자에서 청색 광을 방출하도록 형성된다. 일 실시예에서, 활성층(7)은 10개의 구간을 가지는 130nm 두께의 다중 양자 우물(MQW) 구조이다. 각 구간은 3nm 두께의 InGaN 서브층(15% In), 및 10nm 두께의 GaN 서브층을 포함한다. 활성층(7)은 대략 440nm 내지 대략 490nm 범위의 파장을 가지는 비단색광을 방출한다.
다음, p-형 GaN층(8)이 활성층(7) 상에 형성된다. 일 실시예에서, p-형 GaN층은 300nm 두께이고 1 x 1020 원자/cm3의 마그네슘 도펀트 농도를 가진다. 본 실시예에서, 완성된 LED 소자가 비단색광을 방출하고 레이저 다이오드에 사용되는 유형의 전류 포커싱 릿지 구조(current focusing ridge structure)를 포함하지 않게 되도록 p-형 GaN층(8)의 상부 표면이 형성된다. n-형 층(5), p-형 층(8), 및 활성층(7)을 포함하는 그 사이의 모든 층은 함께 에피택셜 LED 구조(80)이다.
도 7은 제조 방법에서의 후속 단계를 보여주는 단면도이다. 절연 물질의 전류 차단층은 p-형 GaN층(8)의 상부 표면 상에 형성된다. 일 실시예에서, 전류 차단층은 패턴화된 이산화규소의 200nm 두께의 층이다. 이 이산화규소층은 포토리소그래피(photolithographic) 기술을 사용하여 증착되고 패턴화되어 소정 장소에서 다른 장소보다도 더 전류의 흐름을 방해하는 구조를 형성한다. 예컨대, 전류 차단 층의 큰 구조(66)는 제1 전극(17)이 제조 방법에서 나중에 형성될 위치 아래에 직접적으로 배치된다. 큰 구조(66)는 전류가 제1 전극(17) 바로 아래의 활성층을 통해 흐르지 않고, 따라서 제1 전극(17) 아래에 직접적으로 광을 발생하지 않도록 이 위치에 배치된다. 광이 제1 전극 바로 아래의 활성 영역에서 생성되면, 꽤 일정량의 광이 금속 제1 전극(17)에 의해 LED 소자를 벗어나지 못하게 차단될 것이다. 차단된 광은 사용가능한 광으로서 LED를 전혀 벗어나지 않고 LED에 재흡수될 수 있다. 따라서 그 차단된 광을 생성하기 위해 사용된 전류가 낭비될 것이다. 제1 전극(17) 바로 아래의 활성층의 일부를 통해 흐르는 것으로부터 전류를 차단함으로써, 이 전류는 결과 광이 유용한 광으로서 LED 소자를 벗어날 더 나은 기회를 가지는 다른 장소 내의 활성층을 통해 흐르게 된다. p-형 층(8)의 상부 표면 영역의 각 서브영역의 적절한 비율을 차단함으로써, 및 p-형 층(8)의 상부 표면 영역에 걸쳐 서브영역에서 서브영역으로 걸친 이 비율을 적절하게 변화시킴으로써, 각 개별적인 서브영역을 통한 전류 흐름의 양이 제어되어 전체 LED 소자를 통한 전류 흐름에 비해서 LED 소자로부터의 광 출력을 극대화시킨다.
도 8은 제조 방법에서의 후속 단계를 보여주는 단면도이다. 고반사층(10)은 전류 차단층(9) 위에 증착된다. 일 실시예에서, 고반사층(10)은 p-형 GaN층(8)에 옴 접점을 만드는 200nm 두께의 은의 층이다. 이 은 층은 전체 LED 소자 웨이퍼를 덮지 않는다. 도 8의 단면이 A-A 선에 따른 LED 소자의 일부분만을 표시한 단면이기 때문에 고반사층(10)은 도 8의 전체 구조를 덮는 것으로 보여진다. 고반사층(10)은 광을 반사하는 거울로서 작용하는 제1 기능을 제공하고 p-형 층(8)에 전기적 접점을 만드는 제2 기능을 제공한다.
도 9는 제조 방법에서의 후속 단계를 보여주는 단면도이다. 봉지층(11)은 은 층(10)을 덮는다. 도시된 실시예에서, 봉지층(11)은 100nm 두께의 백금의 층이다. 이 백금의 층은 은의 전자이동을 차단한다. 일 유리한 태양에서, 이 백금의 층은 청색 LED 소자 내 유일한 백금의 층이다. 청색 LED 소자의 모든 백금 층의 모든 두께의 합은(오직 하나의 백금의 층만 있다) 200nm 미만이다.
은 봉지층(11)이 형성된 후, 50nm 두께보다 두꺼운 비반응성 장벽 금속층(12)이 봉지층 위에 형성된다. 도시된 실시예에서 비반응성 장벽 금속층(12)은 200nm 두께의 티타늄의 층이다. 티타늄은 주석의 확산에 대한 장벽이라는 점에서 장벽이다. 나중에 구조의 상단에 적용될 결합 금속층으로부터, 주석이 장벽층에 의해 은 층(10)으로 확산하는 것이 차단된다. 때때로 주석에 대한 장벽으로서 사용되는 백금, 티타늄/텅스텐, 금 및 니켈과 같은 소정 다른 금속들은, 실제로 다소 주석과 반응하는 성질이 있다. 이러한 반응성 금속들을 장벽으로서 사용하는 다른 결합 공정들에서, 제공되는 반응성 금속의 두께 및 고온 결합주기의 제한된 시간의 조합은 주석 유입의 양이 허용가능한 수준 내에서 유지되도록 한다. 대조적으로, 비반응성 장벽 금속의 층(12)은 이러한 반응성 금속이 아니고, 일 실시예에서는 50nm 두께보다 두꺼운 티타늄의 층이다.
도 10은 제조 방법에서의 후속 단계를 보여주는 단면도이다. 500nm 두께의 금의 서브층이 형성되어 비반응성 장벽 금속층(12)의 상단을 덮는다. 도 10의 참조 부호(13)는 금속층의 세 서브층 Au/AuSn/Au 샌드위치 구조 중 하나의 서브층인 금 서브층을 나타낸다.
도 11은 제조 방법에서의 후속 단계를 보여주는 단면도이다. 전도성 캐리어(5)는 접착 및 장벽 금속층(14)으로 덮인다. 도시된 실시예에서, 전도성 캐리어는 단결정 규소 웨이퍼이고 접착 및 장벽 금속층(14)은 200nm 두께의 티타늄의 층이다. 금은 일반적으로 규소에 잘 결합하지 않지만, 티타늄은 잘 결합하고, 그래서 티타늄 층(14)이 전도성 규소 캐리어(15)에 결합하도록 제공되어서 금의 후속의 서브층이(결합 금속층(13)의 부분) 이어서 결국 티타늄에 결합할 수 있게 된다. 이러한 접착 기능에 더하여, 티타늄은 또한 주석 및 금이 규소 표면으로 확산하고 접착을 저하시키는 것을 방지하기 위한 장벽으로서의 작용을 한다. 다른 실시예에서, 접착/장벽 금속층(14)은 또한 티타늄 위에 배치된 백금의 층을 포함한다.
이어서 500nm 두께의 금의 서브층이 접착 및 장벽 금속층(14) 상에 형성되고, 3000nm 두께의 금/주석 서브층이 금 서브층 상에 형성된다. 3000nm 두께의 금/주석 서브층은 중량%로 80%의 금 및 20% 주석으로 되어있다. 이러한 금 및 금/주석 서브층은 도 9와 관련하여 위에서 언급한 세 서브층 샌드위치 금속 구조(13) 중에서의 다른 두 서브층이다.
전도성 캐리어(15), 장벽 금속층(14), 및 금 및 금/주석 서브층(13)이 함께 캐리어 웨이퍼 구조(68)이다. 규소 기판(1) 및 그 위에 형성된 층이 함께 소자 웨이퍼 구조(69)이다. 캐리어 웨이퍼 구조(68)는 소자 웨이퍼 구조(69)의 금으로 덮인 상부 표면에 웨이퍼 결합된다.
도 12는 사용된 열적 압축 웨이퍼 결합 공정의 온도 사이클을 보여주는 그래프이다. 캐리어 웨이퍼 구조(68)는 평방인치 당 대략 50 파운드의 압력으로 소자 웨이퍼 구조(69)에 대해 압착되고 같이 압착된 웨이퍼들은 적어도 280℃로 가열된다. 소정 실시예에서, 웨이퍼는 310℃로 가열된다. 웨이퍼는 1분 초과의 구간 동안 이 상승한 온도에서 남아서 모든 웨이퍼에 걸쳐 균일한 용융 온도를 보장하게 된다. 소정 실시예에서, 상승한 온도는 5분 동안 유지된다. 공융 금/주석 서브층이 용융함으로써, 캐리어 웨이퍼 구조(68)가 소자 웨이퍼 구조(69)에 웨이퍼 결합한다. 이 웨이퍼 결합은 도 11에서 화살표(70)로 나타난다. 20%의 주석 농도에서, 금/주석 서브층은 대략 282℃의 용융점을 가진다. 그러나, 금/주석 서브층이 용융하면, 일부의 주석이 이 서브층으로부터 금/주석 서브층 한쪽 면 상의 금 서브층으로 확산한다. 따라서 금/주석 서브층 내의 주석 농도는 감소한다. 더 낮은 주석 농도를 가지는 금/주석 층은 더 높은 용융 온도를 가진다. 주석 농도가 금/주석 합금 내에서 1% 감소할 때마다, 금/주석 합금의 용융 온도는 대략 30℃만큼 증가한다. 따라서, 웨이퍼 결합 공정을 수행한 후, 금/주석 서브층 내의 주석의 농도는 20% 미만으로 감소하고 전체 웨이퍼 결합 구조는 그 이후 금/주석 서브층이 용융하지 않고 282℃까지 올라갈 수 있다.
도 13은 제조 방법에서의 후속 단계를 보여준다. 결과 웨이퍼 결합 구조(71)는 화살표(72)로 표시된 바와 같이 뒤집힌다.
도 14는 제조 방법에서의 후속 단계를 보여준다. 화살표(73)에 표시된 바와 같이, 규소 기판(1), 버퍼층(2) 및 템플릿층(3)이 웨이퍼 결합 구조(71)로부터 제거된다. 본 실시예에서, 이 층들이 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 및 반응성 이온 에칭(reactive ion etching, RIE) 기술을 사용하여 제거되어 LRL(4)의 GaN 서브층 중 하나가 존재하여 구조의 상단에 노출되게 된다. 전체 n-형 GaN층(5)이 웨이퍼 결합 구조(71)의 부분으로서 남는다. 층(5) 내에서 AlGaN:Si 중간 서브층의 전도성으로 인해, n-형 GaN층(5)은 변형 완화층에서 n-형 층 인터페이스까지, n-형 GaN층을 통한 모든 방법으로, 그리고 n-형 층/LRL 인터페이스로 전기적으로 전도성이다. AlN 중간 서브층을 사용하는 것과는 반대로 중간 서브층에 대해 AlGaN:Si를 사용하는 것의 장점은 AlGaN:Si 중간 서브층이 전도성이라는 것이다. n-형 층을 통해 전도성을 제공하기 위해서 도 13의 단계에서 제거되어야 하는 n-형 GaN층 내의 비전도성 중간 AlN 서브층이 없다. 오히려, 전체 n-형 GaN층(5)이 완성된 청색 LED 소자에 남는다.
도 15는 웨이퍼 결합 구조(71)의 평면도이다. 도 14에 도시된 바와 같이 층(1, 2 및 3)을 제거하는 것에 더하여, 습식 식각을 사용하여 봉지층(11)에 수평으로 및 수직으로 길을 내어 에칭함으로써, 메사 구조의 행 및 열에 대한 2차원 배열을 형성한다. 참조 부호(75, 76 및 77)는 이러한 3개의 거리를 나타낸다. 참조 부호(78 및 79)는 2개의 메사 구조를 나타낸다.
도 16은 B-B 단면선에 따른 도 15의 구조의 단면도이다. 티타늄의 비반응성 장벽층(12)은 빗금으로 도시된다. 비반응성 장벽층(12)은 50nm를 초과하는 티타늄의 단일층이고 서브층, 백금, 및 텅스텐을 포함하지 않는다. 고반사층(10)의 은은 봉지층(11)에 의해 메사 밑으로부터 측면으로 움직이지 못하게 차단된다. 고반사층(10)의 은은 p-형 GaN층(8)(메사의 하단)의 하단 표면에 의해 상단으로부터 포함된다.
도 17은 제조 방법에서의 후속 단계를 보여준다. 각 메사의 상단에서 노출된 LRL(4)의 상부 표면을 거칠게 만든다. 이 거칠게 하는 것은 LED 소자로부터의 빛의 방출을 용이하게 하도록 통상적으로 수행되는 거칠게 하는 것의 일종이다. 거칠어지는 것은 도 17에 도시된 것보다 실제로는 더 심하다. 거칠어진 표면의 가장 높은 꼭대기에서 가장 깊은 골짜기까지의 수직 거리는 대략 500nm이고, 그래서 가장 깊은 골짜기는 n-형 층(5)까지 아래로 확장한다. LRL에 침투되지 않는 것이 바람직하므로, 다른 실시예에서 제거된 상당 물질은 바람직하게는 규소 기판 및 버퍼층의 일부를 제거한 것으로 제한된다.
도 18은 제조 방법에서의 후속 단계를 보여준다. 제2 전극(16)이 도시된 바와 같이 전도성 캐리어(15) 상에 형성된다. 일 실시예에서, 제2 전극(16)은 전도성 캐리어(15)와 직접 접하는 20nm 두께의 제1 니켈 서브층을 포함하고, 또한 니켈 서브층을 덮는 200nm 두께의 제2 금층을 포함한다. 따라서 제2 전극(16)은 220nm 두께이다.
뿐만 아니라, 도 18은 도시된 바와 같이 LRL(4)의 상부 표면 상에 제1 전극(17)을 형성하는 후속 단계를 보여준다. 일 실시예에서, 제1 전극(17)은 LRL(4) 상에 직접적으로 배치된 20nm 두께의 티타늄의 서브층, 티타늄 서브층 상에 배치된 100nm 두께의 알루미늄의 서브층, 알루미늄 서브층 상에 배치된 20nm 두께의 니켈의 서브층, 및 니켈 서브층 상에 배치된 200nm 두께의 금의 서브층을 포함한다. 따라서 제1 전극(17)은 대략 340nm 두께이다. LRL(4)의 GaN 서브층 내의 도펀트 농도는 양호한 옴 상수가 금속(17)과 LRL(4) 사이에 형성될 정도로 적당히 높다.
도 18에 도시된 바와 같이 제1 및 제2 전극이 추가된 후, 웨이퍼 결합 구조는 별개의 청색 LED 소자로 개별화된다. 개별화가 도 15에 도시된 길 아래로 웨이퍼 결합 구조를 절단함으로써 수행되어서 각 메사 구조가 별개의 청색 LED 소자가 된다. 도시된 실시예에서, 이어서 결과 청색 LED 소자 중 하나가 도 1-3의 백색 LED 조립체에 통합된다. 은 에폭시(18)의 층을 사용하여 도 3에 도시된 바와 같이 제2 전극(16)이 금속 코어 PCB(19)로 붙는다. 제1 금속 전극(17)이 도시된 바와 같이 금속 코어 PCB(19)의 제2 금속 구조(59)에 결합 와이어(64)를 통해 와이어결합된다. 와이어결합 후에, 실리콘의 리테이닝 링(20)이 실크 스크리닝에 의해 그 구조 상에 형성된다. 또는, 리테이닝 링(20)이 맞는 크기로 절단되고 형성된 다음 적용된다. 링(20)은 0.5 내지 3.0mm 높이이고, 0.2mm 내지 1.5mm 너비이다. 실리콘이 경화된 후, 링(20)에 의해 유지되도록 일정량의 인광체(21)가 청색 LED 소자(54)에 떨어진다. 인광체(21)가 경화되도록 하여 완성된 백색 LED 조립체(50)를 형성한다.
도 19는 제조 방법의 각 단계에 관한 세부 사항을 명시하는 표이다. 표의 왼쪽 열에 있는 숫자는 백색 LED 조립체(50)의 다양한 층에 대한 참조 번호이다.
도 20은 도 14에 도시된 제거 단계에서 모든 LRL(4)이 제거되는 것을 제외한, 도 6 내지 18에 관련되어 위에 명시된 제조 방법에 의해 형성된 청색 LED 소자(100)의 단면도이다. 모든 또는 실질적으로 모든 n-형 층(5)은 완성된 청색 LED 소자(100)에 남는다. 도 17은 실제 치수에 비례하게 된 것이 아니며, 오히려 개념도이다.
도 21은 도 14에 도시된 제거 단계에서 모든 LRL(4)가 제거되고 일부의 n-형 층(5)이 제거되는 것을 제외한, 도 6 내지 18에 관련되어 위에 명시된 제조 방법에 의해 형성된 청색 LED 소자(200)의 단면도이다. n-형 층의 모든 얇은 중간 서브층이 제거되고, 마지막 900nm 두께의 GaN 서브층만이 남겨진다. 이 마지막 GaN 서브층은 완성된 청색 LED 소자(200)에 남는다. 도 18은 실제 치수에 비례하게 된 것이 아니며, 오히려 개념도이다.
도 22는 제1 신규 태양에 따른 방법(300)의 순서도이다. 초격자 구조가 규소 기판 위에 형성된다(단계(301)). 초격자 구조는 복수의 구간을 포함한다. 각 구간은 300nm 두께 미만이고 GaN 서브층을 포함한다. 일 실시예에서, 버퍼층이 규소 기판 상에 형성되고, 템플릿층이 버퍼층 상에 형성되고, 초격자 구조가 템플릿층 상에 형성된다. 다음으로, n-형 GaN층이 초격자 구조 상에 직접적으로 형성된다(단계(302)). 인듐을 함유하는 활성층이 n-형 층 위에 형성된다(단계 303). p-형 GaN층이 활성층 위에 형성된다(단계(304)). 규소 기판, 초격자 구조, n-형 층, 활성층, 및 p-형 층이 함께 제1 구조이다. 전도성 캐리어가 제1 구조에 결합함으로써(단계(305)) 제2 구조를 형성한다. 이어서 규소 기판이 제2 구조로부터 제거됨으로써(단계(306)) 제3 구조를 형성한다. 전극이 제3 구조 상에 형성된다(단계(307)). 이어서 제3 구조가 개별화됨으로써(단계(308)) 청색 LED 소자를 형성한다.
어떤 소정 실시양태들은 설명을 목적으로 위에 설명되지만, 본 특허 명세서의 교시는 일반적인 적용성을 가지고 위에서 설명한 소정 실시양태들에 제한되지 않는다. LRL(4)은 수많은 여러 적합한 방법들로 제조할 수 있다. 일 실시예에서, LRL(4)은 구간들을 포함하는데, 여기서 각 구간은 제1 질화-알루미늄-갈륨층 및 제2 질화-알루미늄-갈륨층을 포함하고, 여기서 두 서브층 내의 알루미늄 농도는 서로 다르다. 두 서브층의 조성은 AlxGa1 - xN/AlyGa1 - yN(여기서, x 및 y는 0이 아닌 서로 다른 숫자임)으로 주어진다. 소정 실시예가 LRL의 질화-알루미늄-갈륨 및 질화-갈륨 서브층이 상이한 두께를 가진 것으로 위에 설명되지만, 다른 실시예들에서 서브층들은 실질적으로 동일한 두께를 가진다. AlGaN/GaN 또는 AlGaN/AlGaN 초격자에서 알루미늄을 함유하는 한 서브층 내의 알루미늄 농도가 등급 매겨질 수 있다. LRL은 AlInN/GaN 초격자일 수 있다. LRL은 각 구간이 세 서브층을 포함하는 AlGaN/AlGaN/GaN 초격자일 수 있다.
비반응성 장벽 금속층을 포함하는 웨이퍼 결합 공정이 웨이퍼 결합 후에 은 에폭시를 사용하여 금속 코어 PCB에 접착하여 완성된 백색 LED 조립체를 형성하는 LED 소자와 관련하여 위에 설명되지만 웨이퍼 결합 공정은 LED가 다이 접착(die attachment)으로 금/주석 층과 함께 제공되는 곳에서 유용하다. 웨이퍼 결합 동안 금속 결합층(13)의 금/주석 서브층 내의 주석 농도가 감소함으로 인해, 웨이퍼 결합 공정이 수행된 후 금속 결합층(13)의 용융 온도는 280℃보다 높다. 따라서, 완성된 LED 소자는 LED 소자 자체 내에서 금속 결합층(13)을 용융하지 않고도 다이 접착 목적으로 제공된 일정량의 금/주석을 용융시킬 만큼 충분히 높은 온도로 가열될 수 있다. 웨이퍼 결합 공정이 공융층이 금/주석층인 실시예와 관련하여 위에 설명되지만, 웨이퍼 결합 공정은 금/주석 공융층을 요구하는 것으로 제한되지 않는다. 다른 실시예들에서 공융층은, 예컨대, 금/인듐 금속층, 및 팔라듐/인듐 금속층과 같은 유형의 금속층이다. 웨이퍼 결합 공정이 은 봉지층이 백금인 실시예와 관련하여 위에서 설명되지만, 니켈 및 로듐과 같은 다른 봉지층이 사용될 수 있다.
도 23은 제2 신규 태양에 따른 방법(400)의 순서도이다. 에피택셜 LED 구조가 비GaN 기판 상에 성장한다(단계(401)). 일 실시예에서의 비GaN 기판은 규소 기판이고 적절한 중간 버퍼 및 템플릿층이 사용된다. 이어서 은 층이 거울로서의 기능 및 에피택셜 LED 구조에 대한 옴 접점으로서의 기능을 하는 에피택셜 LED 구조 위에 제공된다(단계(402)). 봉지층이 은 층 위에 제공된다(단계(403)). 일 실시예에서, 봉지층은 200nm 두께 미만인 백금의 단일층이다. 비반응성 장벽 금속의 층이 봉지층 위에 제공됨으로써(단계(404)), 소자 웨이퍼 구조를 형성한다. 일 실시예에서, 이 비반응성 장벽 금속층은 50nm 두께를 초과하는 티타늄의 단일층이다. 티타늄 층의 이 단일층은 텅스텐을 실질적으로 포함하지 않는다.
캐리어 웨이퍼 구조는 전도성 캐리어를 포함한다. 전도성 캐리어는 전도성 규소 웨이퍼일 수 있다. 이어서 캐리어 웨이퍼 구조가 두 웨이퍼 구조 사이의 공융 금속층을 용융시킴으로써 소자 웨이퍼 구조에 웨이퍼 결합됨으로써(단계(405)), 웨이퍼 결합 구조를 형성한다. 일 실시예에서, 공융 금속층은 대략 282℃의 용융 온도를 갖는 금/주석 서브층을 포함한다. 이 공융 금속층은 280℃(예컨대, 310℃까지) 초과로 캐리어 웨이퍼 구조의 온도를 높임으로써 용융되고 이 상승한 온도를 1분 초과 동안 유지한다.
일 실시예에서, 캐리어 웨이퍼 구조의 온도가, 공융 결합 금속층의 동일한 조성을 갖는 일정량의 금/주석을 완전히 로드된 용해로 챔버에 배치하고, 금/주석이 용융된 것으로 관찰될 때까지 용해로 챔버의 설정 온도를 천천히 증가시킴으로써 간접적으로 결정된다. 이 설정 온도는 282℃의 캐리어 소자 웨이퍼 온도에 해당하는 것으로 추정된다. 이어서 용해로 챔버의 설정 온도가 30℃의 증가한 용해로 챔버의 온도에 해당하는 것으로 알려진 추가적인 양만큼 증가한다. 용해로 챔버 내의 웨이퍼 결합 구조의 온도를 실제로 직접적으로 측정하지 않고도 적어도 1분 동안 이 증가한 용해로 챔버 설정을 사용함으로써 웨이퍼 결합 공정이 수행된다.
웨이퍼 결합 후, 결과 웨이퍼 결합 구조의 비GaN 기판이 제거된다(단계(406)). 전극이 웨이퍼 결합 구조 상에 형성되고(단계(407)) 웨이퍼 결합 구조가 개별화됨으로써 복수의 청색 LED 소자를 형성한다(단계(408)). 방법(400)의 일 실시예에서, 완성된 청색 LED 소자 내의 임의의 및 모든 백금층들의 총 두께는 200nm 미만이고 고온 결합 금속 용융 사이클(캐리어 웨이퍼 구조의 온도가 280℃보다 큰 경우)은 1분 초과이다.
도 24는 제3 신규 태양에 따라 버퍼층으로서 황화-아연(ZnS)을 사용하여 규소 기판 상에 LED 소자를 제조하는 방법의 순서도이다. 황화-아연(ZnS)층은 규소 기판 위에 및 규소 기판 상에 직접적으로 형성된다(단계(501)). 일 실시양태에서, ZnS층은 규소 기판 상에 형성된 버퍼층이고 이어서 템플릿층이 버퍼층 상에 형성된다. 선택적으로, 질화-알루미늄(AlN)층은 황화-아연층 위에 형성되고, 질화-알루미늄-갈륨(AlGaN)층은 질화-알루미늄층 위에 형성된다. ZnS층, AlN층, 및 AlGaN은 버퍼층을 형성한다. 다음으로, n-형 GaN층이 템플릿층 위에 형성된다(단계(502)). 인듐을 함유하는 활성층이 n-형 층 위에 형성된다(단계(503)). p-형 GaN층이 활성층 위에 형성된다(단계(504)). n-형 층, 활성층, 및 p-형 층이 함께 에피택셜 LED 구조이다. 규소 기판, ZnS층, 에피택셜 LED 구조가 함께 제1 구조이다. 일 실시예에서, 제1 구조는 도 11의 소자 웨이퍼 구조(69)이다. 이어서 전도성 캐리어가 제1 구조에 결합함으로써(단계(505)) 제2 구조를 형성한다. 일 실시예에서, 캐리어는 도 11의 캐리어 웨이퍼 구조(68)와 같은 캐리어 웨이퍼 구조의 부분이다. 이어서 원래의 규소 기판 및 ZnS층이 제2 구조로부터 제거됨으로써(단계(506)) 제3 구조를 형성한다. 전극이 제3 구조 상에 형성된다(단계(507)). 이어서 제3 구조가 개별화됨으로써(단계(508)) 청색 LED 소자를 형성한다.
도 25는 제4 신규 태양에 따른 규소 기판 상에 청색 LED 소자를 제조하는 방법의 순서도이다. 청색 LED 소자는 다수의 전도성 중간 서브층을 가지는 n-형 질화-갈륨층을 가진다. n-형 층이 규소 기판 위에 형성된다(단계(601)). n-형 층은 복수의 구간을 포함하는데, n-형 층의 각 구간은 질화-갈륨(GaN) 서브층 및 규소로 도핑된 질화-알루미늄-갈륨(AlGaN:Si) 중간 서브층을 포함한다. AlGaN:Si 중간 서브층은 Si로 도핑되고 전자적으로 전도성이다. 다음으로, 인듐을 함유하는 활성층이 n-형 층 위에 형성된다(단계(602)). p-형 GaN층이 활성층 위에 형성된다(단계(603)). 규소 기판, n-형 층, 활성층, 및 p-형 층이 함께 제1 구조를 형성한다. 전도성 캐리어가 제1 구조에 결합함으로써(단계(604)) 제2 구조를 형성한다. 이어서 규소 기판이 제2 구조로부터 제거됨으로써(단계(605)) 제3 구조를 형성한다. 전극이 제3 구조 상에 형성된다(단계(606)). 이어서 제3 구조가 개별화됨으로써(단계(607)) 청색 LED 소자를 형성한다.
따라서, 설명한 실시양태들의 다양한 특징들의 다양한 수정, 적응, 및 조합이 청구항에 명시된 본 발명의 범위에 벗어나지 않고 실시될 수 있다.

Claims (20)

  1. (a) n-형 층은 복수의 구간을 포함하고, 상기 n-형 층의 각 구간은 질화-갈륨(GaN) 서브층 및 규소로 도핑된 질화-알루미늄-갈륨(AlGaN:Si) 중간 서브층을 포함하도록, 규소 기판 위에 n-형 층을 형성하는 단계;
    (b) 일정량의 인듐을 포함하는 활성층을 상기 n-형 층 위에 형성하는 단계; 및
    (c) 상기 규소 기판, 상기 n-형 층, 상기 활성층, 및 p-형 층이 제1 구조를 형성하도록 상기 활성층 위에 p-형 층을 형성하는 단계를 포함하는 발광 다이오드(LED) 소자 제조 방법.
  2. 제1항에 있어서,
    (d) 상기 제1 구조에 전도성 캐리어(carrier)를 결합하여 제2 구조를 형성하는 단계; 및
    (e) 상기 제2 구조로부터 상기 규소 기판을 제거하여 제3 구조를 형성하는 단계를 더 포함하는 LED 소자 제조 방법.
  3. 제1항에 있어서, 상기 n-형 층은 적어도 2000 나노미터의 두께를 가지는 LED 소자 제조 방법.
  4. 제1항에 있어서, 상기 GaN 서브층 각각은 1000 나노미터 미만의 두께를 가지고, 상기 AlGaN:Si 중간 서브층 각각은 25 나노미터 미만의 두께를 가지는 LED 소자 제조 방법.
  5. 제1항에 있어서, 상기 AlGaN:Si 중간 서브층은 전도성이고, 상기 AlGaN:Si 중간 서브층은 1 x 1018 원자/cm3 초과인 규소 농도를 가지는 LED 소자 제조 방법.
  6. 제1항에 있어서,
    (d) (a) 단계 전에 상기 규소 기판 상에 버퍼층(buffer layer)을 형성하고, 이어서 상기 버퍼층에 템플릿층(template layer)을 형성하는 단계를 더 포함하고, 이 때 상기 n-형 층이 템플릿층 상에 직접적으로 형성되는 LED 소자 제조 방법.
  7. 제2항에 있어서,
    (e) 단계 후에 상기 n-형 층의 표면을 거칠게 만드는 단계를 더 포함하는 LED 소자 제조 방법.
  8. 제2항에 있어서, 상기 (d) 단계의 결합이 공융(eutectic) 결합 금속층을 사용하여 캐리어 웨이퍼 구조를 제1 구조에 웨이퍼 결합하는 것을 포함하고, 상기 전도성 캐리어는 상기 캐리어 웨이퍼 구조의 일부분인 LED 소자 제조 방법.
  9. 각 구간이 질화-갈륨(GaN) 서브층 및 규소로 도핑된 질화-알루미늄-갈륨(AlGaN:Si) 중간 서브층을 포함하는, 복수의 구간을 포함하는 n-형 층;
    p-형 층;
    일정량의 인듐을 포함하는, 상기 n-형 층과 p-형 층 사이에 배치된 활성층;
    전도성 캐리어;
    제1 전극; 및
    전류를 전도시키도록 적응된 제2 전극을 포함하고,
    전류가 제2 전극으로부터, 상기 전도성 캐리어를 통해, 상기 p-형 층을 통해, 상기 활성층을 통해, 상기 n-형 층을 통해, 및 상기 제1 전극으로 흘러서 비단색 광(non-monochromatic)이 방출되게 하는, 비단색 광을 방출하는 발광 다이오드(LED) 소자.
  10. 제9항에 있어서, 상기 n-형 층은 적어도 2000 나노미터의 두께를 가지는 LED 소자.
  11. 제9항에 있어서, 상기 GaN 서브층 각각은 1000 나노미터 미만의 두께를 가지고, 상기 AlGaN:Si 중간 서브층 각각은 25 나노미터 미만의 두께를 가지는 LED 소자.
  12. 제9항에 있어서, 상기 AlGaN:Si 중간 서브층은 전도성이고, 상기 AlGaN:Si 중간 서브층은 1 x 1018 원자/cm3 초과인 규소 농도를 가지는 LED 소자.
  13. 제9항에 있어서, 상기 n-형 층은 거칠어진 표면을 가지는 LED 소자.
  14. 제9항에 있어서, 상기 전도성 캐리어와 상기 p-형 층 사이에 배치된 공융 결합 금속층을 더 포함하는 LED 소자.
  15. 소자로서,
    n-형 층의 각 구간이 질화-갈륨(GaN) 서브층 및 규소로 도핑된 질화-알루미늄-갈륨(AlGaN:Si) 중간 서브층을 포함하고, 상기 GaN 서브층 각각은 실질적으로 100 나노미터 초과이고 1000 나노미터 미만인 두께를 가지고, 상기 AlGaN:Si 중간 서브층 각각은 25 나노미터 미만인 두께를 가지고, 상기 AlGaN:Si 중간 서브층은 1 x 1018 원자/cm3 초과인 규소 농도를 가지고, n-형 층은 적어도 2000 나노미터의 두께를 가지는, 복수의 구간을 포함하는 n-형 층;
    p-형 층; 및
    상기 n-형 층과 p-형 층 사이에 배치된 활성층을 포함하고,
    상기 p-형 층과 n-형 층 사이의 전류 흐름이 발광 다이오드(LED) 소자가 광을 방출하게 하는, LED 소자.
  16. 제15항에 있어서,
    캐리어; 및
    상기 p-형 층과 상기 캐리어 사이에 배치된 결합 금속의 층을 더 포함하는 LED 소자.
  17. 제16항에 있어서,
    제1 전극; 및
    제2 전극을 더 포함하고,
    전류가 상기 캐리어를 통한 전류 통로 내의 제2 전극으로부터, 상기 결합 금속을 통해, 상기 p-형 층을 통해, 상기 활성층을 통해, 상기 n-형 층을 통해, 및 상기 제1 전극으로 흐르는, LED 소자.
  18. 복수의 구간을 포함하는 n-형 층;
    p-형 층; 및
    상기 n-형 층과 p-형 층 사이에 배치된 활성층을 포함하고,
    상기 n-형 층의 각 구간은
    각각 실질적으로 100 나노미터 초과이고 1000 나노미터 미만인 두께를 가지는, 질화-갈륨(GaN) 서브층; 및
    상기 GaN 서브층에 압축 변형을 제공하고 전류를 전도시키기 위한 수단
    을 포함하고,
    상기 p-형 층과 n-형 층 사이의 전류 흐름이 상기 n-형 층의 각 구간의 수단을 통과하고 상기 LED 소자가 광을 방출하게 하는, 발광 다이오드(LED) 소자.
  19. 제18항에 있어서, 상기 수단이 GaN 서브층들 사이에 전류를 전도하기 위한 것인 LED 소자.
  20. 제19항에 있어서, 상기 수단이 25 나노미터 미만의 두께를 가지는 서브층인 LED 소자.
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