KR101547414B1 - 결합 공정을 위한 비-반응성 배리어 금속 - Google Patents

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Abstract

공융 금속층(예를 들면, 금/주석)은 캐리어 웨이퍼 구조체를 디바이스 웨이퍼 구조체에 결합한다. 일 예에 있어서, 디바이스 웨이퍼 구조체는 에피택셜 LED 구조체가 배치된 실리콘 기판을 포함한다. 은층은 에피택셜 LED 구조체상에 배치된다. 캐리어 웨이퍼 구조체는 접착층으로 덮인 도전성 실리콘 기판을 포함한다. 비-반응성 배리어 금속층(예를 들면, 티타늄)이 은층과 공융 금속 사이에 제공되어, 공융층(예를 들면, 주석)으로부터의 금속이 웨이퍼 결합 동안 은 내로 확산되는 것을 방지한다. 웨이퍼 결합 동안, 웨이퍼 구조체들은 함께 가압되고 280℃보다 높은 온도에서 1분 넘게 유지된다. 비-반응성 배리어 금속층의 사용은, 실리콘상에 제조되는 수직 청색 LED의 제조시에 사용되는 고가의 백금의 총량을 감소시킴으로써, LED 제조 비용을 감소시킨다.

Description

결합 공정을 위한 비-반응성 배리어 금속{NON-REACTIVE BARRIER METAL FOR BONDING PROCESS}
일반적으로 본 개시는 실리콘 기판상에 제조되는 GaN계 청색 LED 및 관련 방법 및 구조에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전기 에너지를 광으로 변환하는 고체 상태 장치이다. 역으로 도핑된 층들을 가로질러 전압이 인가될 때 그 도핑된 층들 사이에 끼워져 있는 반도체 재료의 활성층으로부터 광이 방출된다. 다른 재료들에 의해 형성되고 다른 구조를 갖고 다른 방법으로 작동하는 많은 다른 LED 디바이스 구조체들이 있다. 그 일부는 레이저 광을 방출하고, 다른 일부는 비-단색(non-monochromatic) 및 논-코히어런트(non-coherent) 광을 발생한다. 일부는 특정 응용의 성능을 위해 최적화된다. 일부는 하이 파워 장치이며, 다른 일부는 그렇지 않다. 일부는 적외 광으로서 광을 방출하는데 반해, 다른 일부는 다양한 색의 가시 광을 방출하고, 또 다른 일부는 자외 광을 방출한다. 일부는 제조하기 비싼데 반해, 다른 일부는 덜 비싸다. 상업용 일반 조명 응용을 위해, 청색 LED 구조체가 자주 사용된다. 인듐-갈륨-질화물을 수반하는 그러한 다중 양자 우물(Multiple Quantum Well: MQW) 활성층을 갖는 청색 LED는, 예를 들어, 440 나노미터로부터 490 나노미터까지의 범위의 파장을 갖는 비-단색 및 논-코히런트 광을 방출할 수 있다. 그리고 일반적으로, 방출되는 청색 광의 일부를 흡수하는 형광체 코팅이 제공된다. 그러면 형광체는 형광을 발하여 다른 파장들의 광을 방출하므로, 전체 LED 디바이스가 방출하는 광은 광범위한 범위의 파장들을 갖는다. 광범위한 범위의 파장들을 방출하는 전체 LED 디바이스는 종종 "백색" LED라고 칭해진다.
갈륨-질화물 기판 웨이퍼를 사용할 수 있지만, 그들은 매우 비싸다. 상용 청색 LED의 에피택셜층들은 따라서 일반적으로, 예를 들어, 사파이어 웨이퍼 등의 다른 타입의 기판들의 웨이퍼들상에 성장된다. 그러나, 이 다른 기판들은 여전히 바람직하지 않게 비싸다. 퍼스널 컴퓨터에 채택되는 타입의 통상적인 집적 회로는 일반적으로 실리콘 기판상에 제조된다. 컴퓨터 산업을 위해 대량의 실리콘 기판이 생산된 결과로서, 실리콘 기판은 사파이어 기판에 비해 상대적으로 저렴하다. 또한, 집적 회로 제조 업체가 집적 회로 제조 기술의 진보에 뒤지지 않기 위해 그들의 제조 시설을 자주 업그레이드한다는 사실에 기인하여, 실리콘 기판 웨이퍼를 가공하기 위한 중고의 반도체 프로세싱 장비가 종종 저렴한 가격으로 이용가능하다. 따라서, 상대적으로 저렴한 실리콘 기판 웨이퍼상에 GaN계 LED를 제조할 수 있고, 그러한 실리콘 웨이퍼를 가공하기 위해 이용가능한 중고의 반도체 프로세싱 장비를 사용할 수 있다는 것이 비용의 관점에서 바람직하겠지만, 실리콘 기판상에 고품질의 GaN 에피택셜층을 성장시키는 데에 많은 문제가 있다.
실리콘 기판상에 고품질의 GaN 에피택셜층을 성장시키는 것과 관련된 문제 중 많은 부분은 실리콘의 격자 상수가 GaN의 격자 상수와 상당히 다르다는 사실에서 파생된다. GaN이 실리콘 기판상에 에피택셜 성장될 때, 성장되는 에피택셜 재료는 바람직하지 않게 높은 밀도의 격자 결함을 나타낼 수 있다. GaN층이 충분한 두께로 성장되면, GaN층 내의 응력이 GaN 재료의 나중의 성장 부분에 일종의 균열을 초래할 수 있다. 또한, 실리콘과 GaN은 상이한 열 팽창 계수를 갖는다. 실리콘 기판상에 배치된 GaN을 수반하는 구조체의 온도가 증가하면, 예를 들어, 그 구조체의 실리콘 재료 부분은 GaN 재료가 팽창하는 속도와 다른 속도로 팽창할 것이다. 이렇게 다른 열팽창 속도는 LED 디바이스의 여러 층들 간의 응력을 상승시킨다. 이 응력은 균열 및 기타 문제를 유발할 수 있다. 또한, GaN이 복합 재료이고 Si가 원소 재료이기 때문에, 실리콘 기판상에 GaN을 성장시키는 것이 어렵다. 비극성으로부터 극성 구조로의 전환은 상당한 격자 불일치와 결합되어, 결함을 발생시킨다. 이들 및 다른 이유 때문에, 상용의 이용가능한 백색 LED 디바이스들 중 대부분의 에피택셜 LED 구조체 부분은 실리콘 기판상에 성장되지 않다. 실리콘 기판상에 청색 LED를 제조하기 위한 개선된 공정 및 구조가 요구된다.
또한, 실리콘 기판상에 성장된 청색 LED의 제조는 일반적으로 웨이퍼 결합을 수반한다. 하나의 선행 기술 공정에 있어서, 에피택셜 청색 LED 구조체는 디바이스 웨이퍼 구조체를 형성하기 위해 비-GaN 기판상에 성장된다. 은층이 에피택셜 LED 구조체상에 형성되어 미러로서 기능한다. 그리고 백금과 티타늄-텅스텐의 다수의 주기를 수반하는 배리어 금속층이 은 미러상에 배치된다. 각 주기 내의 백금층은 얇은 60nm 층이다. 각 주기 내의 티타늄/텅스텐층은 두께가 약 10nm이고 약 90% 텅스텐을 수반한다. 5개 이상의 그와 같은 주기가 제공된다. 디바이스 웨이퍼 구조체가 이 방법으로 일단 형성되면, 캐리어 웨이퍼 구조체는 디바이스 웨이퍼 구조체에 웨이퍼 결합된다. 그리고 디바이스 웨이퍼 구조체의 원래의 비-GaN 기판이 제거되고 결과적인 웨이퍼 결합 구조체가 개별화되어 LED 디바이스를 형성한다. 이 종래 기술의 공정에 있어서, 결합 금속층이 캐리어 웨이퍼 구조체를 디바이스 웨이퍼 구조체에 웨이퍼 결합하기 위해 사용된다. 이 결합 금속층은 금/주석 서브층을 수반한다. 금/주석 서브층이 웨이퍼 결합 동안 융해될 때, 이 금/주석 서브층으로부터의 주석은, 다수의 주기의 배리어 금속층의 두께에 기인하여 그리고 결합 금속을 융해하기 위해 사용되는 짧은 고온 사이클에 기인하여, 은층으로 침투하지 않는다. 이 종래 기술의 공정은 잘 작용하는 것으로 인식되어 있다.
제1 신규의 양태에 있어서, 백색 LED 어셈블리는 청색 LED 디바이스를 수반한다. 청색 LED 디바이스는 실리콘 기판 상방에 저저항층(Low Resistance Layer: LRL)을 에피택셜 성장시킴으로써 제조된다. 일 예에 있어서, 버퍼층이 실리콘 웨이퍼 기판상에 직접 성장된 후에, 도핑되지 않은 갈륨-질화물의 템플릿층이 버퍼층상에 직접 성장되고, 그 후 LRL이 템플릿층상에 직접 성장된다.
일 예에 있어서, LRL은 다수의 주기를 수반하는 초격자 구조체(superlattice structure)이며, 각 주기는 얇고(300㎚ 두께 미만), 비교적 두꺼운 갈륨-질화물 서브층(예를 들어, 100nm 두께)과 상대적으로 얇은 도핑되지 않은 알루미늄-갈륨-질화물 서브층(예를 들어, 25nm 두께)을 수반한다. LRL의 최하부 서브층은 GaN의 서브층이다. LRL의 최상부 서브층도 GaN 서브층이다. LRL에서 4개의 도핑되지 않은 알루미늄-갈륨-질화물 서브층이 있다.
청색 LED 디바이스는 2개의 역으로 도핑된 층들 사이에 끼워진 인듐을 포함하는 발광 활성층을 수반한다. 2개의 역으로 도핑된 층들 사이에 끼워진 활성층의 이 구조체는 본 명세서에서 "PAN 구조체"라고 칭해진다. PAN 구조체의 n-타입층은 LRL의 상부 표면상에 직접 성장되어, n-타입층이 LRL의 GaN 서브층상에 직접 배치된다. n-타입층은 갈륨-질화물과 알루미늄-갈륨-질화물의 주기들을 수반할 수 있을 뿐만 아니라, n-타입층의 갈륨-질화물 서브층은 LRL의 갈륨-질화물 서브층보다 상당히 두껍다. 또한, n-타입층의 알루미늄-갈륨-질화물 서브층은 LRL의 알루미늄-갈륨-질화물 서브층보다 상당히 얇다. n-타입층의 알루미늄-갈륨-질화물 서브층은 실리콘 도핑되어 1x1018 atoms/cm3 초과의 실리콘 농도를 갖는데 반해, LRL층의 알루미늄-갈륨-질화물 서브층은 도핑되지 않고 1x1018 atoms/cm3 미만의 실리콘 농도를 갖는다.
후속 프로세싱에서, 실리콘 디바이스 웨이퍼 구조체의 앞면은 도전성 캐리어를 수반하는 캐리어 웨이퍼 구조체에 웨이퍼 결합된다. 도전성 캐리어는 예를 들어, 도전성으로 되도록 도핑되는 단결정 실리콘 웨이퍼일 수 있다. 이 웨이퍼 결합 후에, 원래의 실리콘 웨이퍼 기판은 화학 기계적 연마에 의해 및/또는 다른 적당한 방법에 의해 제거된다.
제1 구체예에 있어서, 원래 실리콘 웨이퍼 기판, 버퍼층, 및 템플릿층은 제거되지만, LRL층의 적어도 일부는 남는다. 제거 단계 후에, 남아 있는 LRL의 노출된 표면은 갈륨-질화물의 서브층이다. 전극들이 추가되고 웨이퍼 결합 구조체는 분리된 청색 LED 디바이스들로 개별화된다. 각 청색 LED 디바이스 내에서, PAN 구조체의 n-타입층은 LRL층의 적어도 일부와 직접 접촉한다. LRL/n-타입층 계면에서 LRL층은, LRL/n-타입층 계면에서 n-타입층의 시트 저항보다 낮은 시트 저항을 갖는다. n-타입층의 시트 저항은 평방(square)당 15 오옴(ohms)을 초과한다.
그러한 청색 LED 디바이스에 있어서, LRL은 두 가지 기능을 갖는다. 제1 기능은 n-타입 갈륨-질화물층을 성장시키는 공정에서, LRL의 존재가, 그렇지 않다면 존재할 것인, n-타입층의 격자 결함의 농도를 줄인다는 것이다. LRL은 하부의 템플릿층에서 발생하는 전위 스레드(dislocation threads)가 위로 n-타입층에까지 연장하는 것을 차단하는 기능을 한다. 제2 기능은 전류 스프레딩(current spreading) 기능이다. LRL은, 높은 이동도의 전자의 소위 2차원 가스가 LRL의 초격자층들에 존재하도록 형성된다. 이 2차원 전자 가스의 결과, LRL/n-타입층 계면에서의 LRL의 시트 저항은 n-타입층의 시트 저항보다 실질적으로 낮다. 상대적으로 저저항인 LRL은 n-타입층의 일 측면에서의 횡방향 전류 스프레딩을 용이하게 한다. 따라서, LED 작동 동안에, LRL/n-타입층 인터페이스 평면을 통한 전류 흐름은 보다 균일한데, LRL이 존재하지 않았다면 그렇지 않을 것이다.
제2 구체예에 있어서, 원래 실리콘 웨이퍼 기판, 버퍼층, 템플릿층, 및 LRL은 모두 제거된다. LRL은 완전히 제거된다. 전극들이 추가되고 웨이퍼 결합 구조체는 각각의 LED 디바이스들로 개별화된다. 각각의 LED 디바이스에서, LRL이 완전히 제거되었기 때문에, PAN 구조체의 n-타입층은 LRL의 임의의 부분과 접촉하지 않는다. 이 제2 구체예에 있어서, LRL은 n-타입층의 격자 결함의 농도를 줄이는 제1 기능을 수행한다.
제2 신규의 양태에 있어서, 웨이퍼 결합 공정은 금속층(metal layer)을 융해하여 캐리어 웨이퍼 구조체를 디바이스 웨이퍼 구조체에 웨이퍼 결합함으로써 웨이퍼 결합 구조체를 형성하는 것을 수반한다. 융해 전에, 디바이스 웨이퍼 구조체는, 에피택셜 LED 구조체가 성장되어 있는 실리콘 기판 등의 기판상에 배치된 에피택셜 LED 구조체를 수반한다. 디바이스 웨이퍼 구조체는 에피택셜 LED 구조체 상방에 배치된 비-반응성 배리어 금속층을 더 포함한다. 일 예에 있어서, 비-반응성 배리어 금속층은 50㎚보다 두꺼운 티타늄 단일층이다. 일 예에 있어서, 금속층은 제1 금 서브층, 금/주석 서브층, 및 제2 금 서브층을 수반하며, 금/주석 서브층은 2개의 금 서브층 사이에 배치된다. 금속층이 융해할 때, 비-반응성 배리어 금속층은 층이 비-반응성 배리어층을 통해 확산하는 것을 방지한다. 하나의 구체예에 있어서는, 에피택셜 LED 구조체와 비-반응성 배리어 금속층 사이에 배치된 은의 고반사층이 있다. 미러 기능을 구비한 이 은층은 또한 에피택셜 LED 구조체에의 전기적 컨택트로서의 역할을 한다. 비-반응성 배리어 금속층은 웨이퍼 결합 공정 동안에 결합 금속층으로부터의 주석이 이 은층으로 통과하는 것을 방지한다. 주석이 은 미러로 확산하는 것이 허용된다면, 은 미러의 반사율이 감소될 수 있고, 은 컨택트의 컨택트 저항이 증가될 수 있다.
제1 유리한 양태에 있어서, 금속층을 융해하는 고온 사이클은 캐리어 웨이퍼 구조체를 280℃보다 높은 온도(예를 들어, 310℃)로 가열하고, 이 온도를 1분 넘게 유지하는 것을 수반한다. 제2 유리한 양태에 있어서, 에피택셜 LED 구조체와 캐리어 웨이퍼 구조체의 캐리어 사이에 배치된 적어도 1개 층의 백금이 있고, 에피택셜 LED 구조체와 캐리어 사이의 모든 백금층들의 모든 두께들의 합은 200nm 미만이다. 제3 유리한 양태에 있어서, 에피택셜 LED 구조체와 캐리어 사이에는 단지 하나의 백금층이 있다. 이 백금층은 은의 전자 이동을 방지하기 위한 은 캡슐화 기능을 수행한다. 백금 캡슐화층은 200㎚ 미만의 두께를 갖는다. 웨이퍼 결합은 웨이퍼 결합 구조체를 생성한다. 웨이퍼 결합 후에, 디바이스 웨이퍼 구조체의 실리콘 기판이 제거되고, 남은 웨이퍼 결합 구조체에 전극들이 추가되고, 웨이퍼 결합 구조체가 개별화되어 청색 LED 디바이스를 형성한다.
백금은 꽤 비싼 금속인데 반해, 티타늄은 상당히 덜 비싸다. 앞서 배경 섹션에서 설명한 종래 기술의 웨이퍼 결합 공정은 5개 이상의 백금층을 수반하고, 그 각각은 두께가 100nm 이상일 수 있다. 종래 기술의 공정에서, 500nm 이상의 백금이 사용된다. 200㎚보다 얇은 단일층으로, 그 사용되는 백금의 양을 줄임으로써, 본 명세서에서 개시된 신규의 비-반응성 금속 결합 공정은 실리콘 기판상에 청색 LED를 제조하는 비용을 줄일 수 있다.
제3 신규의 양태에 있어서, 청색 LED 디바이스는 전환 버퍼층으로서 아연-황화물(ZnS)을 사용하여 실리콘 기판 상방에 n-타입 갈륨-질화물(GaN)층을 에피택셜 성장시킴으로써 제조된다. 일 예에 있어서, ZnS 버퍼층은 두께가 50㎚이고, n-타입 GaN층은 두께가 적어도 2000nm이다. ZnS 버퍼층상에 n-타입 GaN층을 성장시키는 것은 n-타입 GaN층의 격자 결함 밀도를 감소시킨다. 첫째, ZnS 버퍼층은 실리콘 기판 및 이후의 GaN 성장을 위한 복합 극성 템플릿과 양호한 격자 상수 일치를 제공한다. 둘째, ZnS는 MOCVD에 의해 용이하게 준비될 수 있어서 모든 에피층들이 하나의 성장 챔버에서 성장된다. 셋째, ZnS의 융해점은 GaN 피착 동안 불안정하게 되는 것을 방지하기에 충분히 높은 1850℃이다. 마지막으로, 알루미늄-질화물(AlN)층이 또한 버퍼층의 일부로서 사용된다면, ZnS층은 AlN층과 실리콘 기판 사이의 확산 배리어로서 사용된다. 에피택셜 LED 구조체의 에피택셜층들이 형성된 후에, 캐리어 웨이퍼 구조체는 구조체에 웨이퍼 접착되는데, 캐리어 웨이퍼 구조체는 도전성 캐리어를 포함한다. 그 후 원래 실리콘 기판과 ZnS 버퍼층이 웨이퍼 결합 구조체로부터 제거된다. 전극들이 추가되고 웨이퍼 결합 구조체가 개별화되어 완성된 LED 디바이스를 형성한다.
제4 신규의 양태에 있어서, 수직 GaN계 청색 LED 디바이스는 다수의 도전성 개재층을 포함하는 n-타입층을 갖는다. 일 예에 있어서 n-타입층은 복수의 주기를 포함하며, n-타입층의 각 주기는 갈륨-질화물(GaN) 서브층 및 실리콘으로 도핑된 알루미늄-갈륨-질화물(AlGaN:Si) 개재 서브층을 포함한다. 일 예에 있어서, 각 GaN 서브층은 900nm의 두께를 갖고, 각 AlGaN:Si 개재 서브층은 25nm 미만의 두께를 갖는다. AlGaN이 GaN보다 작은 격자 상수를 갖기 때문에, AlGaN:Si 개재층은 GaN 서브층들에 압축 스트레인(compressive strain)을 제공하여 균열을 방지한다. 각 개재층 후에, 위에 놓인 GaN 서브층의 품질은 저밀도의 격자 결함의 관점에서 향상된 품질이다. 또한, AlGaN:Si층들은 전기적 도전성(예를 들어, cm3당 1x107 내지 1x109 결함)이고, 1x1018 atoms/cm3보다 큰 실리콘 농도를 갖는다. 에피택셜 LED 구조체의 에피택셜층들이 형성된 후에, 캐리어 웨이퍼 구조체는 디바이스 웨이퍼 구조체에 웨이퍼 결합되는데, 캐리어 웨이퍼는 도전성 캐리어를 포함한다. 그 후 웨이퍼 결합 구조체의 원래 실리콘 기판이 제거된다. 전극들이 추가되고, 웨이퍼 결합 구조체가 개별화되어 완성된 LED 디바이스들을 형성한다. AlGaN:Si 개재 서브층들이 도전성이기 때문에(예를 들면, 저항 = 1x10-2·Ω·cm), 그들은 최종 LED 디바이스에서 제거될 필요가 없다. 오히려, 전체 n-타입층은 완성된 청색 LED 디바이스에 남고 적어도 이천 나노미터의 두께를 갖기 때문에, 향상된 전류 스프레딩을 제공하고 표면 조면화를 수용하기 위한 더 많은 n-GaN 재료를 제공한다.
더 상세한 내용 및 실시 형태들과 기술들은 하기의 상세한 설명에서 설명된다. 이 개요는 발명을 정의하는 것이 아니다. 본 발명은 특허청구범위에 의해 정의된다.
유사한 번호들이 유사한 구성 요소들을 지시하는 첨부 도면들은 본 발명의 실시 형태들을 도시한다.
도 1은 하나의 신규의 양태에 따른 백색 LED 어셈블리의 단면도이다.
도 2는 도 1의 백색 LED 어셈블리의 하향식(top-down) 도면이다.
도 3은 도 1의 백색 LED 어셈블리의 간략화되고 확대된 단면도이다.
도 4는 도 1의 백색 LED 어셈블리의 청색 LED 디바이스의 하향식 도면이다.
도 5는 도 1의 백색 LED 어셈블리의 청색 LED 디바이스 부분의 단면도이다.
도 6은 실리콘 기판상에 형성된 도 3의 청색 LED 디바이스의 에피택셜 PAN 구조체 층들의 단면도이다.
도 7은 전류 차단 구조체가 도 6의 구조체에 추가되는 제조 방법의 단계를 도시하는 도면이다.
도 8은 고반사층이 도 7의 구조체에 추가되는 제조 방법의 단계를 도시하는 도면이다.
도 9는 도 8의 구조체의 상방에 캡슐화층이 형성되는 제조 방법의 단계를 도시하는 도면이고, 비-반응성 배리어 금속층이 캡슐화층 상방에 형성된다.
도 10은 결합 금속이 도 9의 구조체에 추가되는 제조 방법의 단계를 도시하는 도면이다.
도 11은 캐리어 웨이퍼 구조체가 도 10의 구조체에 웨이퍼 결합되는 제조 방법의 단계를 도시하는 도면이다.
도 12는 사용되는 열 압축 웨이퍼 결합 공정의 온도 사이클을 도시하는 그래프이다.
도 13은 웨이퍼 결합 구조체가 뒤집히는 제조 방법의 단계를 도시하는 도면이다.
도 14는 실리콘 기판, 버퍼층, 및 템플릿층이 도 12의 구조체로부터 제거되는 제조 방법의 단계를 도시하는 도면이다.
도 15는 도 14의 제거 단계 후의 그리고 메사가 형성된 후의 웨이퍼 결합 구조체의 하향식 도면이다.
도 16은 도 15의 라인 B-B를 따라 절취한 단면도이다.
도 17은 LRL의 표면이 조면화되는 제조 방법의 단계를 도시하는 도면이다.
도 18은 전극들이 도 17의 구조체에 추가되는 제조 방법의 단계를 도시하는 도면이다.
도 19a와 도 19b는 함께 도 6 내지 도 18의 제조 방법의 각 단계들에 대한 세부 사항을 명시하는 표이다.
도 20은 도 14에 도시된 제거 단계에서 모든 LRL(4)이 제거되는 것을 제외하고, 도 6 내지 도 18과 관련하여 앞서 기술되는 제조 방법에 의해 형성되는 청색 LED 디바이스(100)의 단면도이다.
도 21은 도 14에 도시된 제거 단계에서 모든 LRL(4)이 제거되고 n-타입층(5)의 일부가 제거되는 것을 제외하고, 도 6 내지 도 18과 관련하여 앞서 기술되는 제조 방법에 의해 형성되는 청색 LED 디바이스(200)의 단면도이다.
도 22는 제1 신규의 양태에 따른 방법의 흐름도이다.
도 23은 제2 신규의 양태에 따른 방법의 흐름도이다.
도 24는 제3 신규의 양태에 따른 방법의 흐름도이다.
도 25는 제4 신규의 양태에 따른 방법의 흐름도이다.
이제 발명의 실시 형태들 중 일부에 대해 상세히 참조될 것이며, 그 예들은 첨부 도면에 도시된다. 하기의 설명 및 특허청구범위에 있어서, 제1 층이 제2 층 "상방에" 배치된다고 말할 때, 제1 층은 직접 제2 층상에 있을 수 있거나, 또는 제1 층과 제2 층 사이에 층들이 존재할 수 있다는 것을 이해할 것이다. 본 명세서에서 "상방에", "하방에", "상부", "하부", "최상부", "최하부", "상방으로", "하방으로", "수직으로", 및 "횡으로" 등의 용어들은 설명되고 있는 청색 LED 디바이스의 상이한 부분들 간의 상대적인 방향들을 설명하기 위해 사용되며, 설명되고 있는 전반적인 청색 LED 디바이스는 실제로 3차원 공간에서 임의의 방식으로 배향될 수 있다는 것을 이해할 것이다.
도 1은 백색 발광 다이오드(LED) 어셈블리(50)의 측단면도이다. 도 2는 백색 LED 어셈블리(50)의 하향식 도면이다. 백색 LED 어셈블리(50)는 4개의 수직 청색 LED 디바이스(51 내지 54)를 포함한다. 수직 LED 디바이스는 또한 때때로, 횡방향 또는 횡방향으로-접촉된 LED 디바이스와 구별하기 위해, 수직으로-접촉된 LED 디바이스라고 칭해진다. 4개의 수직 청색 LED 디바이스(51 내지 54)는 금속 코어 인쇄 회로 기판(PCB)(19)에 장착된다. 하향식 관점에서, 4개의 수직 청색 LED 디바이스(51 내지 54)는 고정 링(20)에 의해 둘러싸여 있다. 고정 링(20)은 청색 LED 디바이스(51 내지 54)를 덮는 소정 양의 형광체(21)를 보유한다. 제1 금속 구조체(57)의 일부는 솔더마스크층(58)의 제1 개구를 통해 노출된다. 청색 LED 디바이스(51 내지 54)의 애노드 전극들은 소정 양의 은 에폭시(18)를 통해 이 제1 개구의 제1 금속 구조체(57)에 표면 탑재된다. 솔더마스크층(58)의 제1 개구는 또한 제2 금속 구조체(59)의 일부를 노출시킨다. 청색 LED 디바이스들(51 내지 54)의 상방을 향하고 있는 캐소드 전극들은 제2 금속 구조체(59)의 노출 부분에 와이어본딩되어 있다. 제1 패드(60)는 솔더마스크층(58)의 다른 개구에 의해 형성된다. 제2 패드(61)는 솔더마스크층(58)의 또 다른 개구에 의해 형성된다. 도 3의 단면도에 도시된 바와 같이, 제1 및 제2 금속 구조체(57, 59)는 유전체층(62)상에 배치되는 금속층의 일부들이다. 유전체층(62)은 Al2O3 등의 무기 필러를 포함하는 에폭시 재료의 35um 내지 250um 두께의 층이다. 이 유전체층(62)은 제1 및 제2 금속 구조체(57, 59)를 금속 코어 PCB(19)의 알루미늄 또는 구리 베이스 부분(63)으로부터 절연한다.
도 3은 백색 LED 어셈블리(50)의 단순화된 측단면도이다. 하나만의 수직 청색 LED 디바이스(54)가 도면에 도시된다. 수직 청색 LED 디바이스(54)는 다수의 층들을 포함하는데, 그 중 일부, 즉, 제1 금속 전극(17), 저저항층(LRL)(4)의 일부, n-타입 갈륨-질화물층(5), 활성층(7), p-타입 갈륨-질화물층(8), 결합 금속층(13)을 포함하는 소정 양의 금속, 도전성 캐리어(15), 및 제2 금속 전극(16)이 도 3에 도시된다. 참조 번호 64는 청색 LED 디바이스(54)의 제1 금속 전극(17)을 제2 금속 구조체(59)에 결합하는 와이어 본드를 식별한다. 금속(17)과 LRL(4)은 도전성이고, n-타입층(5)에 전기적 컨택트를 행하는 기능을 한다. p-타입층(8) 아래의 모든 층들(층들(13, 15, 16)을 포함함)은 도전성이고 p-타입층(8)에 전기적 컨택트를 행하는 기능을 한다.
도 4는 수직 청색 LED 디바이스(54)의 하향식 도면이다. 제1 금속 전극(17)은 격자 형상을 갖는다.
도 5는 도 3의 단면 라인 A-A를 따라 절취한 수직 청색 LED 디바이스(54)의 보다 상세한 단면도이다. 도전성 캐리어(15)와 p-타입 갈륨-질화물(8) 사이에는 배리어 금속층(14), 결합 금속층(13), 배리어 금속층(12), 캡슐화 금속층(11), 고반사층(10), 및 전류 차단층(9)을 포함한 다수의 층들과 구조체들이 있다. 전류 차단층(9)은 전류 차단 구조체로 패턴화된다. 활성층(7)과 n-타입 갈륨-질화물층(5) 사이에는 스트레인 릴리스층(strain release layer)(6)이 있다. 제2 전극(16)으로부터 도전성 캐리어(15)를 통해, 금속층들(14, 13, 12, 11, 10)을 통해, p-타입 갈륨-질화물층(8)을 통해, 활성층(7)을 통해, 스트레인 릴리스층(6)을 통해, n-타입 갈륨-질화물층(5)을 통해, 저저항층(4)을 통해, 제1 전극(17)에 전류가 흐를 때, 비-단색 및 논-코히런트 광이 활성층(7)으로부터 방출된다. 방출되는 광은 약 440nm로부터 약 490nm까지의 범위의 파장을 갖는다. 본 명세서에서 사용되는 "비-단색"이란 용어는, 광이, 일반적인 레이저 다이오드에 의해 방출되는 광의 스펙트럼 선폭보다 실질적으로 넓은 스펙트럼 선폭을 갖는다는 것을 의미한다. LED의 스펙트럼 선폭은 일반적으로 대략 20nm 너비인데 반해, 레이저 다이오드의 스펙트럼 선폭은 일반적으로 4.0nm 너비 미만이다.
도 6 내지 도 18은 청색 LED 디바이스(54)의 제조 방법의 단계들을 나타내는 도면들의 집합이다. 도면들은 축척에 의한 것이 아니며, 오히려 개념도이다.
도 6은 실리콘 기판(1)상에 에피택셜층들을 형성하는 몇 개의 초기 단계의 결과를 도시하는 단면도이다. 실리콘 기판(1)은 통상적으로 다량의 CMOS 집적 회로의 제조에 사용되는 타입의 단결정 실리콘 기판 웨이퍼이다. 버퍼층(2)이 실리콘 기판상에 형성된다. 도시된 예에 있어서, 이 버퍼층(2)의 형성은 우선 실리콘 기판(1)상에 100nm 두께 미만의 아연-황화물층(65)(예를 들어, 50nm)을 형성하는 것을 수반한다. 그 후 200㎚ 두께의 알루미늄-질화물(AlN)층(66)이 ZnS층(65)상에 형성된다. 그 후 250nm 두께의 알루미늄-갈륨-질화물(AlGaN)층(67)이 AlN층(66)상에 형성된다. 아연-황화물층을 수반하는 이 특정 버퍼층이 도시되어 있지만, 다른 타입의 버퍼층들이 사용될 수 있다. 예를 들어, AlN의 단일층의 버퍼층이 사용될 수 있다. ZnS층(65)이 제공되는 경우에, 도 6에 도시된 AlN층(66)과 AlGaN층(67)은 옵션이다.
수직 LED 디바이스(54)의 제조는 실리콘 기판(1) 상방에 갈륨-질화물(GaN)층(예를 들어, n-타입 GaN층(5))을 나중에 에피택셜 성장시키는 것을 수반한다. GaN과 Si의 면내 격자 상수는 각각 aGaN(0001) = 3.189Å 및 aSi(111) = 3.840Å이다. 그 결과, GaN과 Si 사이에 거의 20.4%의 면내 격자 불일치가 있다. 이 격자 불일치는 GaN과 Si 사이의 열팽창 계수의 큰 차이(예를 들어, 56%)와 결합되어, 실리콘 기판상에 고품질의, 두꺼운, 균열 없는 GaN을 성장시키는 것을 어렵게 한다. 일반적으로, 일치하는 격자 조건을 충족시키는 전환 버퍼층의 사용은 격자 불일치를 완화시킬 수 있다. 예를 들어, AlN층(66)(aAlN = 3.112Å)은 GaN 에피층에 압축을 제공하는 버퍼층으로서 종종 사용된다. 그러나, 인터페이스에서 Al과 Si의 상호 확산이 심각하여, 의도하지 않은 높은 도핑 레벨을 초래한다. 또한, AlN과 Si 간의 격자 불일치가 GaN과 Si 간의 격자 불일치보다도 높기 때문에, AlN 결정 품질이 저하된다.
이러한 단점을 극복하기 위해, ZnS층(65)은 새로운 전환 버퍼층으로서 사용된다. 첫째, Wurzite ZnS 화합물(aZnS = 3.811Å)은 GaN과 Si의 격자 상수 사이인 0.3811의 격자 상수를 갖고, Si의 격자 상수에 더 가깝다. ZnS는 따라서 Si와 양호한 격자 상수 일치를 제공하고, GaN 같은 복합 재료이기도 하다. 둘째, ZnS는 금속유기물 화학 기상 증착(metalorganic chemical vapor deposition: MOCVD)에 의해 용이하게 제조될 수 있어서, 모든 에피층들은 하나의 성장 챔버에서 성장된다. MOCVD는, 유기 화합물 또는 금속유기물 및 필요한 화학 물질을 포함하는 금속 수소화물의 표면 반응으로부터, 특히 화합물 반도체 등의, 재료의 에피택셜 성장의 화학 기상 증착 방법이다. 일 예에 있어서, ZnS는 350℃의 성장 온도 및 100Torr 성장 압력 하에서, 디메틸 아연(DMZn)과 함께 황화 수소를 도입함으로써 MOSCVD 챔버에서 실리콘 기판상에 성장된다. 셋째, ZnS의 융해점은 1850℃인데, 이것은 GaN 피착 동안 불안정하게 되는 것을 방지하기에 충분히 높다. 마지막으로, AlN층이 버퍼층의 일부로서도 사용된다면, ZnS도 버퍼의 AlN과 실리콘 기판 사이의 확산 배리어로서 역할을 한다.
그 후 템플릿층(3)이 버퍼층(2)상에 형성된다. 도시된 예에 있어서, 템플릿층(3)은 도핑되지 않은 1000nm 두께의 갈륨-질화물층이다.
템플릿층상에 직접 LED의 n-타입층이 성장되지 않고, 템플릿층(3)상에 직접 저저항층(LRL)(4)이 성장된다. 도시된 예에 있어서, LRL(4)은, 높은 이동도의 2차원 전자 가스가 그의 층들에 형성되도록 구성되는 초격자 구조체이다. 초격자 구조체는 다수의 주기들을 포함하는데, 각 주기는 300㎚ 두께 미만이다. 하나의 특정예에 있어서, 각 주기는 100nm 두께의 n-타입 갈륨-질화물 서브층과 25nm 두께의 도핑되지 않은 알루미늄-갈륨-질화물 서브층을 포함한다. 도 6의 도시의 관점에서, 100nm 두께의 n-GaN 서브층이 템플릿층(3)상에 직접 배치된다. 또한, LRL(4)의 최상부 서브층은 100nm 두께의 n-GaN 서브층이다. 도시된 구성에 있어서, 5개의 GaN 서브층 및 4개의 AlGaN 서브층이 있다. n-GaN층들은 1x1018 atoms/cm3의 농도로 실리콘으로 도핑된다. 얇은 AlGaN 서브층들 각각은 두꺼운 GaN 서브층 또는 서브층들의 격자에 대해 스트레인(응력변형)된다.
그 후 n-타입 GaN층(5)이 LRL(4)상에 성장된다. 낮은 격자 결함 밀도를 갖고, GaN층의 응력의 상승으로 인한 균열 및 기타 문제가 발생하지 않는, 고품질의 두꺼운 GaN층을 성장시키기가 어렵다. 예를 들어, GaN과 Si 사이에 열팽창 계수의 큰 차이(예를 들어, 56%)가 존재한다. 이 열적 불일치는 일반적으로 냉각 동안 GaN 에피층에 인장 응력을 유발한다. GaN 에피층의 두께가 1000nm보다 클 때, 일반적으로 균열이 발생한다. GaN층이 두껍게 성장함에 따른 응력의 상승에 대한 정확한 이유는 충분히 이해되지 않았지만, GaN층에서의 응력의 상승이 균열을 초래하기 직전에 GaN층의 성장을 중지시킴으로써 균열이 방지될 수 있다는 것이 경험적으로 알려져 있다. 이 시점에서, 얇은 개재층이 GaN층의 최상부에 성장된다. 이 개재층은, 예를 들어, 5nm 두께의 AlN층일 수 있다. 얇은 개재 서브층의 형성 후에, GaN의 다른 서브층이 개재층상에 성장된다. 이 제2 GaN 서브층은, GaN 서브층이 너무 큰 내부 응력을 갖지 않고 가능한 한 두껍게 되도록 성장된다. 이 주기성은 다수회 반복된다. 각 개재층 후에, 위에 놓인 GaN 서브층의 품질은 저밀도의 격자 결함의 관점에서 향상된 품질이다. 예를 들어, 일반적인 Si 상방의 GaN은 cm3 당 1x1010개의 결함 정도의 높은 결함 밀도를 갖는다. 품질이 향상된 Si 상방의 GaN은 cm3 당 1x107개부터 1x109개까지의 결함 범위 내이다.
그러나, AlN 개재 서브층의 사용은 하나의 문제를 야기한다. AlN은 그의 넓은 밴드갭(예를 들어, 6.2eV)에 기인하여 절연 물질이므로, 수직 방향의 전류 수송에 대한 배리어를 생성한다. 결과적으로, 실리콘 기판으로부터 최상부의 AlN 개재 서브층까지의 모든 서브층들은, 수직 LED가 형성된다면, 제거되어야 한다. 따라서, 이러한 층의 전류 스프레딩 기능은 최종 LED 디바이스에서 지탱하지 못한다. 최상부의 AlN 서브층 상방의 GaN 서브층은 일반적으로 2000nm 미만이고, 이것은 LED 디바이스에서 전류의 군집 문제를 유발할 수 있다. 이 문제를 해결하기 위해, AlN을 사용하는 대신 새로운 개재 서브층으로서 얇은 AlGaN:Si층이 사용된다. 첫째, AlGaN:Si는, AlGaN이 AlN보다 작은 밴드 에너지(예를 들어, 3.4eV 내지 6.2eV의 밴드갭, Al의 농도에 따라 다름)를 갖기 때문에, 그것을 통한 전자 수송을 허용하는 n-타입 재료이므로, AlGaN 중의 Si의 활성화 에너지는 AlN 중의 Si의 것보다 작다. 그 결과, AlGaN:Si 개재 서브층들은 전기적 도전성이고, 최종 LED 디바이스에서 제거될 필요가 없다. 도전성 AlGaN:Si층의 저항의 일 예는 1x10-2·Ω·cm이다. 둘째, AlGaN은 GaN보다 작은 격자 상수를 가지므로, 이후의 GaN 서브층들에 압축 스트레인을 제공하고, 균열을 방지하는 것을 돕는다.
도 6의 예에 있어서, n-타입 GaN층(5)의 GaN 서브층들 각각은 900nm 정도의 두께를 갖고, 5x1018 atoms/cm3 농도로 실리콘으로 도핑된다. AlGaN:Si 개재층들 또는 개재층 각각은 두께가 25nm 미만이고(예를 들어, 5nm), 실리콘 도펀트 농도가 1x1018 atoms/cm3이다. 이 AlGaN:Si 개재층들이 상대적으로 도전성이고, n-타입 GaN 개재 서브층들이 도전성이므로, 전체 n-타입 GaN층(5)은 LRL/n-타입층 인터페이스로부터 활성층을 향한 방향으로 유효하게 전류를 전도할 수 있다. LRL(4)과 직접 접촉하는 n-타입 GaN층(5)의 최하부 서브층은 도시된 바와 같이 900nm 두께의 GaN 서브층이다. n-타입 갈륨-질화물층(5)의 상부 서브층도 도시된 바와 같이 900nm의 GaN 서브층이다. 다수의 AlGaN:Si 도전성 개재 서브층들을 갖는 전체 n-타입 GaN층(5)은 두께가 약 5000nm이고, 각각의 n-GaN 서브층은 LRL(4)의 n-GaN 서브층들보다 상당히 두껍다.
n-타입 GaN층(5)과 하부의 LRL(4) 사이에 인터페이스(74)가 있다. 이 인터페이스에서 n-타입 GaN층(5)은 평방당 15 오옴보다 큰 시트 저항을 갖는다. LRL(4)도 이 인터페이스에서 시트 저항을 갖지만, LRL(4)의 시트 저항은 n-타입 GaN층(5)의 시트 저항보다 낮다. 일 예에 있어서, LRL(4)의 시트 저항은, 제1 LED 디바이스의 상부층들을 분쇄하여 인터페이스(74)에서 LRL(4)의 표면을 노출시킨 후에, 노출된 LRL 표면을 프로빙하고 그의 시트 저항을 측정함으로써 파괴적으로 측정될 수 있다. 유사한 방식으로, n-타입층(5)의 시트 저항은 제2 LED 디바이스의 하부층들을 분쇄하여 인터페이스(74)에서 n-타입층(5)의 표면을 노출한 후에, 노출된 n-타입층(5)의 표면을 프로빙하고 그의 시트 저항을 측정함으로써 파괴적으로 측정될 수 있다.
다음으로, 스트레인 릴리스층(6)이 n-타입 GaN층(5)상에 형성된다. 일 예에 있어서, 스트레인 릴리스층(5)은 두께가 120nm이고 30 주기를 포함한다. 각각의 주기는 InxGa1 - xN의 제1 서브층 및 InyGa1 - yN의 제2 서브층을 포함하고, 0<x<0.12이고 0<y<0.12이다.
다음에, 활성층(7)이 스트레인 릴리스층(6)상에 형성된다. 활성층(7)은 전체 청색 LED 디바이스에서 청색 광을 방출하는 방식이다. 일 예에 있어서, 활성층(7)은 10 주기를 갖는 130nm 두께의 다중 양자 우물(MQW) 구조체이다. 각각의 주기는 3nm 두께의 InGaN 서브층(15% In), 및 10nm 두께의 GaN 서브층을 포함한다. 활성층(7)은 약 440nm 내지 약 490nm 범위의 파장을 갖는 비-단색 광을 방출한다.
다음에, p-타입 GaN층(8)이 활성층(7)상에 형성된다. 일 예에 있어서, p-타입 GaN층은 두께가 300㎚이며, 1x1020 atoms/cm3의 마그네슘 도펀트 농도를 갖는다. 이 예에 있어서, p-타입 GaN층(8)의 상부 표면은, 완성된 LED 디바이스가 비-단색 광을 방출하고, 레이저 다이오드에 사용되는 타입의 전류 포커싱 릿지 구조(current focusing ridge structures)를 포함하지 않도록 형성된다. n-타입층(5), p-타입층(8), 및 그 사이의 활성층(7)을 포함한 모든 층들은 함께 에피택셜 LED 구조체(80)이다.
도 7은 제조 방법의 다음 단계를 도시하는 단면도이다. 절연 재료의 전류 차단층이 p-타입 GaN층(8)의 상부 표면상에 형성된다. 일 예에 있어서, 전류 차단층은 이산화 실리콘의 200㎚ 두께의 패턴화된 층이다. 이 이산화 실리콘층이 피착되고 포토리소그래피 기술을 사용하여 패턴화되어, 어떤 장소에서 다른 장소에서보다 더 전류 흐름을 방해하는 구조체를 형성한다. 예를 들어, 전류 차단층의 큰 구조체(66)가, 제조 방법에 있어서 나중에 제1 전극(17)이 형성될 위치의 바로 하방에 배치된다. 이 큰 구조체(66)는 이 장소에 배치되어, 제1 전극(17)의 바로 밑에 있는 활성층을 통해 전류가 흐르지 않도록 함으로써, 제1 전극(17)의 바로 하방에서 광을 발생하지 않는다. 제1 전극의 바로 밑의 활성 영역에서 광이 발생되었다면, 그 광의 대부분의 양은 LED 디바이스로부터의 탈출이 제1 금속 전극(17)에 의해 차단될 수 있다. 차단된 광은 사용가능한 광으로서 LED를 탈출하지 않고 LED에 재흡수될 수 있다. 따라서 이 차단된 광을 발생하는 데 사용되는 전류는 낭비될 것이다. 전류가 제1 전극(17)의 바로 하방의 활성층의 부분을 통해 흐르지 않도록 차단함으로써, 이 전류는 다른 장소들의 활성층을 통해 흐르게 되어 그 결과 광은 유용한 광으로서 LED 디바이스를 탈출할 더 많은 기회를 갖는다. p-타입층(8)의 상부 표면 영역의 각 서브-영역의 적절한 비율을 차단함으로써, 그리고 p-타입층(8)의 상부 표면 영역에 걸쳐 서브-영역마다에 걸쳐 이 비율을 적절하게 변화시킴으로써, 각각의 서브-영역을 통해 흐르는 전류의 양이 제어되어, 전체 LED 디바이스를 통한 전류 흐름에 비해 LED 디바이스로부터의 광 출력을 극대화한다.
도 8은 제조 방법의 다음 단계를 도시하는 단면도이다. 고반사층(10)이 전류 차단층(9) 상방에 배치된다. 일 예에 있어서, 고반사층(10)은 p-타입 GaN층(8)에 오믹 컨택트(ohmic contact)를 행하는 200㎚ 두께의 은층이다. 이 은층은 전체 LED 디바이스 웨이퍼를 덮지 않는다. 고반사층(10)은 도 8의 전체 구조체를 덮는 것으로 도시되는데, 도 8의 단면은 라인 A-A를 따른 LED 디바이스의 일부만의 단면이기 때문이다. 고반사층(10)은 광을 반사하는 미러로서 작용하는 제1 기능을 수행하고, p-타입층(8)에 전기적 컨택트를 행하는 제2 기능을 수행한다.
도 9는 제조 방법의 다음 단계를 도시하는 단면도이다. 캡슐화층(11)은 은층(10)을 덮는다. 도시된 예에 있어서, 캡슐화층(11)은 100nm 두께의 백금층이다. 이 백금층은 은의 전자이동을 차단한다. 하나의 유리한 양태에 있어서, 이 백금층은 청색 LED 디바이스의 유일한 백금층이다. 청색 LED 디바이스(단지 하나의 백금층이 있음)의 모든 백금층들의 모든 두께들의 합은 200nm 미만이다.
캡슐화층(11)이 형성된 후에, 50nm보다 두꺼운 비-반응성 배리어 금속층(12)이 캡슐화층 상방에 형성된다. 도시된 예에 있어서, 비-반응성 배리어 금속층(12)은 200㎚ 두께의 티타늄층이다. 티타늄은 주석의 확산에 대한 배리어라는 점에서 배리어이다. 나중에 구조체의 최상부에 도포될 결합 금속층으로부터의 주석은 은층(10)으로의 확산이 배리어층에 의해 차단된다. 때때로 주석에 대한 배리어로서 사용되는 백금, 티타늄/텅스텐, 금, 및 니켈 등의 어떤 다른 금속은 실제로 주석과 다소 반응한다. 배리어로서 그러한 반응성 금속을 사용하는 다른 결합 공정에 있어서, 제공되는 반응성 금속의 두께와 고온 결합 사이클의 제한된 시간의 조합은, 주석 침입의 양이 허용가능한 수준 내로 유지되도록 한다. 이와 대조적으로, 비-반응성 배리어 금속층(12)은 그러한 반응성 금속이 아니고, 일 예에 있어서는, 50nm보다 두꺼운 티타늄층이다.
도 10은 제조 방법의 다음 단계를 도시하는 단면도이다. 500nm 두께의 금 서브층은 비-반응성 배리어 금속층(12)의 최상부를 덮도록 형성된다. 도 10의 참조 번호 13은, 금속층들 중 3개의 서브층 Au/AuSn/Au 샌드위치 구조에 있어서의 하나의 서브층인 이 금 서브층을 나타낸다.
도 11은 제조 방법의 다음 단계를 도시하는 단면도이다. 도전성 캐리어(5)는 접착 및 배리어 금속층(14)으로 덮여있다. 도시된 예에 있어서, 도전성 캐리어는 단결정 실리콘 웨이퍼이며, 접착 및 배리어 금속층(14)은 200㎚ 두께의 티타늄층이다. 일반적으로 금은 실리콘에 잘 결합하지 않지만, 티타늄은 잘 결합하기 때문에, 티타늄층(14)이 도전성 실리콘 캐리어(15)에 결합하기 위해 제공되어, 이후의 금 서브층(결합 금속층(13)의 일부)이 티타늄에 결합할 수 있다. 이 접착 기능 외에, 티타늄은 주석 및 금이 실리콘 표면에 확산하고 접착을 열화시키는 것을 방지하기 위한 배리어로서도 작용한다. 다른 예에 있어서는, 접착/배리어 금속층(14)도 티타늄 상방에 배치된 백금층을 포함한다.
그 후 500nm 두께의 금 서브층이 접착 및 배리어 금속층(14)상에 형성되고, 3000nm 두께의 금/주석 서브층이 금 서브층상에 형성된다. 3000nm 두께의 금/주석 서브층은 중량으로 80% 금과 20% 주석이다. 이러한 금 및 금/주석 서브층들은 도 9와 관련하여 앞서 언급한 3개의 서브층 샌드위치 금속 구조체(13) 중의 다른 2개의 서브층이다.
도전성 캐리어(15), 배리어 금속층(14), 그리고 금 및 금/주석 서브층(13)은 함께 캐리어 웨이퍼 구조체(68)이다. 실리콘 기판(1)과 그 위에 형성된 층들은 함께 디바이스 웨이퍼 구조체(69)이다. 캐리어 웨이퍼 구조체(68)는 금으로 덮여진 디바이스 웨이퍼 구조체(69)의 상부 표면에 웨이퍼 결합된다.
도 12는 사용되는 열 압축 웨이퍼 결합 공정의 온도 사이클을 도시하는 그래프이다. 캐리어 웨이퍼 구조체(68)는 평방 인치당 약 50파운드의 압력으로 디바이스 웨이퍼 구조체(69)에 가압되고, 함께 가압된 웨이퍼들은 적어도 280℃로 가열된다. 구체예에 있어서, 웨이퍼들은 310℃로 가열된다. 웨이퍼들은 이 상승된 온도에서 1분 넘는 기간 동안 유지되어 모든 웨이퍼들에 걸쳐 균일한 융해 온도가 되도록 보장한다. 구체예에 있어서, 상승된 온도는 5분 동안 유지된다. 공융 금/주석 서브층이 융해됨으로써, 캐리어 웨이퍼 구조체(68)를 디바이스 웨이퍼 구조체(69)에 웨이퍼 결합한다. 이 웨이퍼 결합은 도 11에서 화살표(70)에 의해 표현된다. 20% 주석 농도에서, 금/주석 서브층은 약 282℃의 융해점을 갖는다. 그러나, 일단 금/주석 서브층이 융해되면, 이 서브층으로부터의 주석의 일부가 금/주석 서브층의 양측의 금 서브층들에 확산한다. 따라서 금/주석 서브층의 주석의 농도가 감소한다. 저농도의 주석을 갖는 금/주석층은 높은 융해 온도를 갖는다. 금/주석 합금에서 주석 농도가 1 퍼센트 감소할 때마다, 금/주석 합금의 융해 온도가 약 30℃만큼 증가한다. 따라서, 웨이퍼 결합 공정이 수행된 후에, 금/주석 서브층의 주석의 농도는 20% 미만이 되도록 감소하고, 그 후 전체 웨이퍼 결합 구조체는 금/주석 서브층이 융해되는 일 없이 그의 온도가 282℃로 상승될 수 있다.
도 13은 제조 방법의 다음 단계를 도시한다. 결과적인 웨이퍼 결합 구조체(71)는 화살표(72)로 나타낸 바와 같이 뒤집힌다.
도 14는 제조 방법의 다음 단계를 도시한다. 화살표(73)로 나타낸 바와 같이, 실리콘 기판(1), 버퍼층(2), 및 템플릿층(3)이 웨이퍼 결합 구조체(71)로부터 제거된다. 본 예에 있어서, 이 층들은 화학 기계적 연마(Chemical Mechanical Polishing: CMP)와 반응성 이온 에칭(reactive ion etching: RIE)법을 사용하여 제거되어, LRL(4)의 GaN의 서브층들 중 하나가 존재하고 구조의 최상부에서 노출되도록 한다. 전체 n-타입 GaN층(5)은 웨이퍼 결합 구조체(71)의 일부로서 남는다. 층(5) 내의 AlGaN:Si 개재 서브층들의 도전성으로 인해, n-타입 GaN층(5)은 스트레인 릴리스층으로부터 n-타입층 인터페이스까지, 내내 n-타입 GaN층을 통해, n-타입층/LRL 인터페이스까지 전기적 도전성이다. AlN 개재 서브층들을 사용하는 것과 대조적으로 AlGaN:Si를 개재 서브층들에 사용하는 이점은 AlGaN:Si 개재 서브층들이 도전성이라는 것이다. n-타입층을 통해 도전성을 제공하기 위해 도 13의 단계에서 제거되어야 하는 n-타입 GaN층 내의 비도전성 AlN 개재 서브층은 없다. 오히려, 전체 n-타입 GaN층(5)은 완성된 청색 LED 디바이스에 남는다.
도 15는 웨이퍼 결합 구조체(71)의 하향식 도면이다. 도 14에 도시된 바와 같이 층들(1, 2, 3)을 제거하는 것 외에, 습식 에칭이 사용되어 캡슐화층(11)까지 아래로 수평 및 수직 통로를 에칭함으로써, 메사(mesa) 구조의 2차원 행렬 어레이를 형성한다. 참조 번호 75, 76, 및 77은 3개의 그러한 통로를 식별한다. 참조 번호 78과 79는 2개의 메사 구조를 식별한다.
도 16은 단면 라인 B-B를 따라 절취한 도 15의 구조체의 단면도이다. 티타늄의 비-반응성 배리어층(12)은 빗금으로 도시된다. 비-반응성 배리어층(12)은 50nm보다 두꺼운 티타늄의 단일층이고, 서브층, 백금, 및 텅스텐을 포함하지 않는다. 고반사층(10)의 은은 메사 하부로부터 횡방향으로 유출되는 것이 캡슐화층(11)에 의해 차단된다. 고반사층(10)의 은은 p-타입 GaN층(8)의 최상부로부터 최하부 면(메사의 바닥)까지 함유된다.
도 17은 제조 방법의 다음 단계를 도시한다. 각 메사의 최상부에서 노출된 LRL(4)의 상부 표면이 조면화된다. 이 조면화는 LED 디바이스로부터 광의 탈출을 용이하게 하기 위해 통상적으로 수행되는 타입의 조면화이다. 실제로 조면화는 도 17에 도시된 것보다 더 심하다. 조면화된 표면의 최고 피크로부터 가장 깊은 밸리까지의 수직 거리는 약 500nm이므로, 가장 깊은 밸리는 n-타입층(5)에까지 아래로 연장된다. LRL은 침투되지 않는 것이 바람직하기 때문에, 다른 예에 있어서는, 제거되는 재료의 양이, 실리콘 기판과 버퍼층의 일부를 제거하는 것으로 바람직하게 한정된다.
도 18은 제조 방법의 다음 단계를 도시한다. 도시된 바와 같이 제2 전극(16)이 도전성 캐리어(15)상에 형성된다. 일 예에 있어서, 제2 전극(16)은 도전성 캐리어(15)와 직접 접촉하는 20nm 두께의 제1 니켈 서브층을 포함하고, 또한 니켈 서브층을 덮는 200㎚ 두께의 제2 금층을 포함한다. 따라서 제2 전극(16)은 두께는 220nm이다.
또한, 도 18은 도시된 바와 같이 LRL(4)의 상부 표면에 제1 전극(17)을 형성하는 다음 단계를 도시한다. 일 예에 있어서, 제1 전극(17)은 LRL(4)상에 직접 배치되는 20nm 두께의 티타늄 서브층, 티타늄 서브층상에 배치되는 100nm 두께의 알루미늄 서브층, 알루미늄 서브층상에 배치되는 20nm 두께의 니켈 서브층, 및 니켈 서브층상에 배치된 200nm 두께의 금 서브층을 포함한다. 그러므로 제1 전극(17)은 두께가 약 340nm이다. LRL(4)의 GaN 서브층들의 도펀트 농도는, 양호한 오믹 컨택트가 금속(17)과 LRL(4) 사이에 형성되도록 적절하게 높다.
도 18에 도시된 바와 같이 제1 및 제2 전극이 추가된 후에, 웨이퍼 결합 구조체가 분리된 청색 LED 디바이스들로 개별화된다. 개별화는 도 15에 도시된 통로를 따라 웨이퍼 결합 구조체를 쏘잉(sawing)함으로써 수행되어 각각의 메사 구조는 분리된 청색 LED 디바이스가 된다. 도시된 예에 있어서, 결과적인 청색 LED 디바이스들 중 하나가 도 1 내지 도 3의 백색 LED 어셈블리에 통합된다. 도 3에 도시된 바와 같이 제2 전극(16)은 은 에폭시층(18)을 사용하여 아래의 금속 코어 PCB(19)에 접착된다. 제1 금속 전극(17)은 도시된 바와 같이 본드 와이어(64)를 통해 금속 코어 PCB(19)의 제2 금속 구조체(59)에 와이어본딩된다. 와이어본딩 후에, 실리콘의 고정 링(20)이 실크 스크리닝에 의해 구조체상에 형성된다. 대안적으로, 고정 링(20)은 절단되어 정확한 크기로 정형화된 후에 적용된다. 링(20)은 높이가 0.5 내지 3.0mm이고, 폭이 0.2mm 내지 1.5mm이다. 실리콘이 경화된 후에, 소정 양의 형광체(21)가 청색 LED 디바이스(54)에 적하되어 링(20)에 의해 유지된다. 형광체(21)는 완성된 백색 LED 어셈블리(50)를 형성하기 위해 경화하는 것이 허용된다.
도 19는 제조 방법의 각 단계에 대한 세부 사항을 명시하는 표이다. 표의 왼쪽 열의 번호들은 백색 LED 어셈블리(50)의 여러 층들에 대한 참조 번호이다.
도 20은, 도 13에 도시된 제거 단계에서 LRL(4)이 모두 제거되는 것을 제외하고, 도 6 내지 도 18과 관련하여 앞에서 설명한 제조 방법에 의해 형성되는 청색 LED 디바이스(100)의 단면도이다. 모든 또는 실질적으로 모든 n-타입층(5)은 완성된 청색 LED 디바이스(100)에 남는다. 도 17은 축척에 의한 것이 아니라, 오히려 개념도이다.
도 21은 도 13에 도시된 제거 단계에서 LRL(4)이 모두 제거되고 n-타입층(5)의 일부가 제거되는 것을 제외하고, 도 6 내지 도 18과 관련하여 앞에서 설명한 제조 방법에 의해 형성되는 청색 LED 디바이스(200)의 단면도이다. n-타입층의 얇은 개재 서브층들이 모두 제거되어, 최후의 900nm 두께의 GaN 서브층만을 남긴다. 이 최후의 GaN 서브층은 완성된 청색 LED 디바이스(200)에 남는다. 도 18은 축척에 의한 것이 아니라, 오히려 개념도이다.
도 22는 제1 신규의 양태에 따른 방법(300)의 흐름도이다. 초격자 구조체가 실리콘 기판 상방에 형성된다(단계 301). 초격자 구조체는 복수의 주기를 포함한다. 각 주기는 두께가 300㎚ 미만이고 GaN 서브층을 포함한다. 일 예에 있어서는, 버퍼층이 실리콘 기판상에 형성되고, 템플릿층이 버퍼층상에 형성되고, 초격자 구조체가 템플릿층상에 형성된다. 다음으로, n-타입 GaN층이 초격자 구조체상에 직접 형성된다(단계 302). 인듐을 포함하는 활성층이 n-타입층 상방에 형성된다(단계 303). p-타입 GaN층이 활성층 상방에 형성된다(단계 304). 실리콘 기판, 초격자 구조체, n-타입층, 활성층, 및 p-타입층은 함께 제1 구조체이다. 도전성 캐리어가 제1 구조체에 결합됨으로써 제2 구조체를 형성한다(단계 305). 그 후 실리콘 기판이 제2 구조체로부터 제거됨으로써 제3 구조체를 형성한다(단계 306). 전극들이 제3 구조체상에 형성된다(단계 307). 그 후 제3 구조체는 개별화됨으로써 청색 LED 디바이스를 형성한다(단계 308).
설명을 위해 어떤 특정 실시 형태들이 앞에서 설명되었지만, 이 특허 문서의 교시는 범용의 응용성을 가지며, 전술한 특정 실시 형태들에 한정되지 않는다. LRL(4)은 여러 다른 적합한 방법으로 제조될 수 있다. 일 예에 있어서, LRL(4)은 주기들을 수반하며, 각 주기는 제1 알루미늄-갈륨-질화물층 및 제2 알루미늄-갈륨-질화물층을 포함하고, 2개의 서브층들의 알루미늄 농도는 서로 다르다. 2개의 서브층들의 조성은 AlxGa1 - xN/AlyGa1 - yN에 의해 주어지고, x와 y는 제로가 아닌 서로 다른 숫자이다. LRL의 알루미늄-갈륨-질화물과 갈륨-질화물 서브층들의 두께가 서로 다른 구체예가 앞에서 설명되었지만, 다른 예들에서는, 서브층들의 두께가 실질적으로 동일하다. AlGaN/GaN 또는 AlGaN/AlGaN 초격자에서, 알루미늄을 포함하는 하나의 서브층 내의 알루미늄 농도는 차등화될 수 있다. LRL은 AlInN/GaN의 초격자일 수 있다. LRL은 각 주기가 3개의 서브층을 수반하는 AlGaN/AlGaN/GaN 초격자일 수 있다.
웨이퍼 결합 후에 은 에폭시를 사용하여 금속 코어 PCB에 접착되어 완성되는 백색 LED 어셈블리를 형성하는 LED 디바이스와 관련하여, 비-반응성 배리어 금속층을 수반하는 웨이퍼 결합 공정을 설명했지만, 웨이퍼 결합 공정은 다이 부착(die attachment)을 위해 LED에 금/주석층이 구비되는 경우에 사용될 수 있다. 웨이퍼 결합 동안 금속 결합층(13)의 금/주석 서브층 내의 주석의 감소된 농도에 기인하여, 금속 결합층(13)의 융해 온도는 웨이퍼 결합 공정이 수행된 후에 280℃보다 높아진다. 따라서, 완성된 LED 디바이스는, LED 디바이스 자체 내의 금속 결합층(13)을 융해하는 일 없이, 다이 부착의 목적으로 제공된 소정 양의 금/주석을 융해하기에 충분히 높은 온도로 가열될 수 있다. 공융층이 금/주석층인 예와 관련하여 웨이퍼 결합 공정을 앞에서 설명했지만, 웨이퍼 결합 공정은 금/주석 공융층을 필요로 하는 것에 한정되지 않는다. 다른 예들에서, 공융층은, 예를 들어, 금/인듐 금속층 및 팔라듐/인듐 금속층 등의 타입의 금속층이다. 은 캡슐화층이 백금인 예와 관련하여 웨이퍼 결합 공정을 앞에서 설명했지만, 니켈 및 로듐 등의 다른 캡슐화층들이 채택될 수 있다.
도 23은 제2 신규의 양태에 따른 방법(400)의 흐름도이다. 에피택셜 LED 구조체가 비-GaN 기판상에 성장된다(단계 401). 일 예에 있어서 비-GaN 기판은 실리콘 기판이고, 적절한 개재 버퍼 및 템플릿층들이 채택된다. 그 후 은층이 에피택셜 LED 구조체 상방에 제공되어 미러로서 기능하고, 에피택셜 LED 구조체에의 오믹 컨택트로서 기능한다(단계 402). 캡슐화층이 은층 상방에 제공된다(단계 403). 일 예에 있어서, 캡슐화층은 두께가 200㎚ 미만인 백금 단일층이다. 비-반응성 배리어 금속층이 캡슐화층 상방에 제공됨으로써, 디바이스 웨이퍼 구조체를 형성한다(단계 404). 일 예에 있어서, 이 비-반응성 배리어 금속층은 50㎚보다 두꺼운 티타늄 단일층이다. 이 티타늄층 단일층은 실질적으로 텅스텐을 포함하지 않는다.
캐리어 웨이퍼 구조체는 도전성 캐리어를 포함한다. 도전성 캐리어는 도전성 실리콘 웨이퍼일 수 있다. 그 후 2개의 웨이퍼 구조체들 사이의 공융 금속층을 융해함으로써 캐리어 웨이퍼 구조체가 웨이퍼 구조체에 웨이퍼 결합됨에 의해, 웨이퍼 결합 구조체를 형성한다(단계 405). 일 예에 있어서, 공융 금속층은 약 282℃의 융해 온도를 갖는 금/주석 서브층을 수반한다. 이 공융 금속층은, 캐리어 웨이퍼 구조체의 온도를 280℃보다 높이(예를 들어, 310℃까지) 상승시키고 이 상승된 온도에서 1분 넘게 유지함으로써, 융해된다.
일 예에 있어서, 완전히 로딩된 노 챔버 내에 동일 조성의 공융 결합 금속층의 소정 양의 금/주석을 배치하고, 금/주석이 융해되는 것이 관찰될 때까지 노 챔버의 설정 포인트를 천천히 증가시킴으로써, 캐리어 웨이퍼 구조체의 온도가 간접적으로 결정된다. 이 설정 포인트는 캐리어 디바이스 웨이퍼 온도 282℃에 해당하는 것으로 가정된다. 그 후 노 챔버의 설정 포인트는 노 챔버의 증가된 온도 30℃에 해당하는 것으로 알려진 추가의 양만큼 증가된다. 적어도 1분 동안 이 증가된 노 챔버 설정을 사용하여, 실제로 노 챔버 내의 웨이퍼 결합 구조체의 온도를 직접 측정하지 않고, 웨이퍼 결합 공정이 수행된다.
웨이퍼 결합 후에, 결과적인 웨이퍼 결합 구조체의 비-GaN 기판이 제거된다(단계 406). 전극들이 웨이퍼 결합 구조체상에 형성되고(단계 407), 웨이퍼 결합 구조체가 개별화됨으로써 복수의 청색 LED 디바이스를 형성한다(단계 408). 방법(400)의 일 예에 있어서, 완성된 청색 LED 디바이스의 임의의 그리고 모든 백금층의 총 두께는 200㎚ 미만이고, 고온 결합 금속 융해 사이클(캐리어 웨이퍼 구조체의 온도가 280℃보다 높을 때)은 1분보다 길다.
도 24는 제3 신규의 양태에 따라 아연-황화물(ZnS)을 버퍼층으로서 사용하여 실리콘 기판상에 LED 디바이스를 제조하는 방법의 흐름도이다. 아연-황화물(ZnS)층은 실리콘 기판 상방에 직접 형성된다(단계 501). 일 실시 형태에서, ZnS층은 실리콘 기판상에 형성된 버퍼층이고, 그 후 템플릿층이 버퍼층상에 형성된다. 선택적으로, 알루미늄-질화물(AlN)층이 아연-황화물층 상방에 형성되고, 알루미늄-갈륨-질화물(AlGaN)층이 알루미늄-질화물층 상방에 형성된다. ZnS층, AlN층, 및 AlGaN층은 버퍼층을 형성한다. 다음에, n-타입 GaN층이 템플릿층 상방에 형성된다(단계 502). 인듐을 포함하는 활성층이 n-타입층 상방에 형성된다(단계 503). p-타입 GaN층이 활성층 상방에 형성된다(단계 504). n-타입층, 활성층, 및 p-타입층은 함께 에피택셜 LED 구조체이다. 실리콘 기판, ZnS층, 및 에피택셜 LED 구조체는 함께 제1 구조체이다. 일 예에 있어서, 제1 구조체는 도 11의 디바이스 웨이퍼 구조체(69)이다. 도전성 캐리어는 제1 구조체에 결합됨으로써 제2 구조체를 형성한다(단계 505). 일 예에 있어서, 캐리어는 도 11의 캐리어 웨이퍼 구조체(68) 등의 캐리어 웨이퍼 구조체의 일부이다. 그 후 원래 실리콘 기판과 ZnS층이 제2 구조체로부터 제거됨으로써 제3 구조체를 형성한다(단계 506). 전극들이 제3 구조체상에 형성된다(단계 507). 그 후 제3 구조체는 개별화됨으로써 청색 LED 디바이스를 형성한다(단계 508).
도 25는 제4 신규의 양태에 따라 실리콘 기판상에 청색 LED 디바이스를 제조하는 방법의 흐름도이다. 청색 LED 디바이스는 다수의 도전성 개재 서브층과 함께 n-타입 갈륨-질화물층을 갖는다. n-타입층이 실리콘 기판 상방에 형성된다(단계 601). n-타입층은 복수의 주기를 포함하고, n-타입층의 각 주기는 갈륨-질화물(GaN) 서브층, 및 실리콘으로 도핑된 알루미늄-갈륨-질화물(AlGaN:Si) 개재 서브층을 포함한다. AlGaN:Si 개재 서브층은 Si로 도핑되고 전기적 도전성이다. 다음에, 인듐을 포함하는 활성층이 n-타입층 상방에 형성된다(단계 602). p-타입 GaN층이 활성층 상방에 형성된다(단계 603). 실리콘 기판, n-타입층, 활성층, 및 p-타입층은 함께 제1 구조체를 형성한다. 도전성 캐리어가 제1 구조체에 결합됨으로써 제2 구조체를 형성한다(단계 604). 그 후 실리콘 기판이 제2 구조체로부터 제거됨으로써 제3 구조체를 형성한다(단계 605). 전극들이 제3 구조체상에 형성된다(단계 606). 그 후 제3 구조체는 개별화됨으로써 청색 LED 디바이스를 형성한다(단계 607).
따라서, 설명한 실시 형태들의 다양한 특징들의 다양한 수정, 적응, 및 조합이 특허청구범위에 명시된 발명의 범위를 이탈하지 않고 실시될 수 있다.

Claims (29)

  1. 장치로서,
    p-타입층과 n-타입층 사이에 배치된 활성층을 포함하는 에피택셜 발광 다이오드(Light Emitting Diode: LED) 구조체,
    캐리어,
    주석을 포함하고 상기 에피택셜 LED 구조체와 상기 캐리어 사이에 배치된 결합 금속층,
    제1 티타늄층을 포함하고 상기 결합 금속층과 상기 에피택셜 LED 구조체 사이에 배치된 비-반응성 배리어 금속층 - 상기 제1 티타늄층은 결합 금속층과 접촉함 -, 및
    제2 티타늄층을 포함하고 상기 결합 금속층과 상기 캐리어 사이에 배치된 접착 금속층을 포함 - 상기 제2 티타늄층은 결합 금속층과 접촉함 - 하는 장치.
  2. 제1항에 있어서,
    상기 활성층은 인듐과 갈륨을 포함하고,
    상기 결합 금속층은 금/주석층을 포함하는, 장치.
  3. 제2항에 있어서,
    상기 에피택셜 LED 구조체와 상기 캐리어 사이에 배치된 적어도 하나의 백금층이 있고, 상기 에피택셜 LED 구조체와 상기 캐리어 사이의 모든 백금층들의 모든 두께들의 합은 200 나노미터 미만인, 장치.
  4. 삭제
  5. 제2항에 있어서,
    상기 비-반응성 배리어 금속층과 상기 에피택셜 LED 구조체 사이에 배치된 은층을 더 포함하는, 장치.
  6. 제5항에 있어서,
    상기 은층과 상기 비-반응성 배리어 금속층 사이에 배치된 캡슐화층을 더 포함하는, 장치.
  7. 제6항에 있어서,
    상기 캡슐화층은 백금층, 니켈층, 및 로듐층으로 구성된 군으로부터 선택된 적어도 하나의 층을 포함하는, 장치.
  8. 삭제
  9. 삭제
  10. 방법으로서,
    (a) 에피택셜 발광 다이오드(LED) 구조체 상방에 비-반응성 배리어 금속층을 형성하는 단계 - 상기 에피택셜 LED 구조체는 p-타입층과 n-타입층 사이에 배치된 활성층을 포함하고, 비-반응성 배리어 금속층은 제1 티타늄층을 포함함-,
    (b) 상기 비-반응성 배리어 금속과 캐리어 사이에 결합 금속층을 제공하는 단계 -상기 결합 금속층은 주석을 포함하고 제1 티타늄층과 접촉함-, 및
    (c) 상기 결합 금속을 융해하고, 상기 캐리어를 상기 에피택셜 LED 구조체에 결합하는 단계를 포함하고,
    제2 티타늄층을 포함하는 접착 금속층이 상기 결합 금속층과 상기 캐리어 사이에 배치되고, 상기 제2 티타늄층은 결합 금속층과 접촉하는, 방법.
  11. 제10항에 있어서,
    단계 (c)는 상기 캐리어의 온도를 280℃ 초과로 상승시키고, 280℃ 초과의 온도를 1분 초과 동안 유지하는 단계를 포함하는, 방법.
  12. 제10항에 있어서,
    상기 에피택셜 LED 구조체는 단계 (a)에서 실리콘 기판상에 배치되고,
    상기 활성층은 인듐과 갈륨을 포함하고
    상기 결합 금속층은 금/주석층을 포함하는, 방법.
  13. 삭제
  14. 제12항에 있어서,
    단계 (a)에서 은층이 상기 에피택셜 LED 구조체상에 직접 접촉해서 배치되고, 단계 (a)에서 백금층이 상기 은층상에 직접 접촉해서 배치되고, 단계 (a)에서 비-반응성 배리어 금속층이 상기 백금층상에 직접 접촉해서 배치되는, 방법.
  15. 제10항에 있어서,
    단계 (a)에서 상기 에피택셜 LED 구조체는 실리콘 기판상에 배치되고,
    단계 (c)에서 상기 캐리어를 상기 에피택셜 LED 구조체에 결합함으로써 웨이퍼 결합 구조체를 생성하고,
    상기 방법은,
    (d) 상기 웨이퍼 결합 구조체로부터 상기 실리콘 기판을 제거하는 단계를 더 포함하는, 방법.
  16. 제12항에 있어서,
    단계 (c)의 결합 후에, 상기 에피택셜 LED 구조체와 상기 캐리어 사이에 적어도 하나의 백금층이 있고,
    상기 에피택셜 LED 구조체와 상기 캐리어 사이의 모든 백금층들의 모든 두께들의 합은 200 나노미터 미만인, 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 제1항에 있어서,
    상기 비-반응성 배리어 금속층과 상기 에피택셜 LED 구조체 사이에 배치된 반사층, 및
    상기 반사층과 상기 비-반응성 배리어 금속층 사이에 배치되어 상기 반사층을 캡슐화하는 캡슐화층을 더 포함하는, 장치.
  23. 제22항에 있어서,
    상기 반사층은 은을 포함하고, 상기 캡슐화층은 백금 및 니켈 중 적어도 하나를 포함하는, 장치.
  24. 삭제
  25. 제1항에 있어서,
    상기 결합 금속층은 복수의 층들을 포함하고,
    상기 복수의 층들 중 하나는, 제1 금속 재료 및 주석인 제2 금속 재료를 포함하는 제1 층인, 장치.
  26. 제25항에 있어서,
    상기 결합 금속층은 상기 제1 금속 재료의 제2 층, 상기 제1 금속 재료의 제3 층, 및 상기 제2 층과 상기 제3 층 사이에 배치된 상기 제1 층을 포함하는, 장치.
  27. 제10항에 있어서,
    상기 결합 금속층은 복수의 층들을 포함하고,
    상기 복수의 층들 중 하나는, 제1 금속 재료 및 주석인 제2 금속 재료를 포함하는 제1 층인, 방법.
  28. 제27항에 있어서,
    상기 결합 금속층은 상기 제1 금속 재료의 제2 층, 상기 제1 금속 재료의 제3 층, 및 상기 제1 층을 포함하고,
    단계 (b)는
    상기 캐리어 상에 상기 제2 층을 제공하는 단계,
    상기 제2 층 상에 상기 제1 층을 제공하는 단계, 및
    상기 비-반응성 배리어 금속 상에 상기 제3 층을 제공하는 단계를 포함하는, 방법.
  29. 제11항에 있어서,
    단계 (c)는 상기 캐리어의 온도를 310℃로 상승시키고, 310℃의 온도를 5분 동안 유지하는 단계를 포함하는, 방법.
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