WO2021215581A1 - 표시 장치 및 그의 리페어 방법 - Google Patents

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light emitting
contact
emitting device
conductive pattern
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차종환
강기녕
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a display device and a repair method thereof.
  • An object of the present invention is to provide a display device having improved luminous efficiency by repairing a lighting defect of a pixel, and a repair method thereof.
  • a display device includes a substrate, a first electrode, a second electrode, and a third electrode provided on the substrate and sequentially arranged in a first direction, the first electrode, at least one first light emitting device disposed between the second electrode, at least one second light emitting device disposed between the second electrode and the third electrode, and one end of the first electrode and the first light emitting device; a first contact electrode in contact with the other end of the first light emitting device, and a second contact electrode at the other end of which is in contact with the third electrode and one end of the second light emitting device, the second electrode and the second light emitting device a third contact electrode in contact with the other end, and at least one conductive pattern in contact with one end of the third electrode and the second light emitting device, wherein the second contact electrode bypasses the third contact electrode and extends; The conductive pattern is disconnected from the second contact electrode.
  • the second contact electrode and the conductive pattern may be formed of the same conductive layer.
  • the conductive pattern may include a first conductive pattern and a second conductive pattern that are electrically separated from each other, and may further include a connection electrode connecting the first conductive pattern and the second contact electrode.
  • connection electrode may be in contact with one end of the first conductive pattern, and the other end of the connection electrode may be in contact with the second contact electrode.
  • the second electrode includes a first conductive layer
  • the second contact electrode includes a second conductive layer
  • the connection electrode includes a third conductive layer
  • the second conductive layer includes the first conductive layer. and the third conductive layer.
  • a display device includes a substrate, a first electrode, a second electrode, and a third electrode provided on the substrate and sequentially arranged in a first direction, the first electrode and at least one first light emitting device disposed between the second electrode, at least one second light emitting device disposed between the second electrode and the third electrode, and one end of the first electrode and the first light emitting device; a first contact electrode in contact with the second contact electrode, one side of which is in contact with the other end of the first light emitting device, and the other end of which is in contact with the third electrode and one end of the second light emitting device, and the second electrode and the second light emitting device and a third contact electrode in contact with the other end of the , wherein the second contact electrode includes a plurality of first regions spaced apart from each other, and at least one second region connecting the first regions.
  • the other end of the first light emitting device and the other end of the second light emitting device may include the same type of semiconductor layer and may face each other with the second electrode interposed therebetween.
  • the first light emitting device and the second light emitting device may be connected in series between the first electrode and the second electrode.
  • the second contact electrode may be spaced apart from the third contact electrode and surround the third contact electrode.
  • the first region and the second region may be integrally formed.
  • the display device includes a substrate, and first and second electrodes provided on the substrate and sequentially arranged in a first direction and a third electrode, at least one first light emitting device disposed between the first electrode and the second electrode, at least one second light emitting device disposed between the second electrode and the third electrode, and the second electrode a first electrode and a first contact electrode in contact with one end of the first light emitting device, one side of which is in contact with the other end of the first light emitting device, and a second contact electrode of which the other side is in contact with the third electrode and one end of the second light emitting device, a third contact electrode in contact with the second electrode and the other end of the second light emitting device, and at least one conductive pattern in contact with the third electrode and one end of the second light emitting device, wherein the second contact electrode comprises: It extends bypassing a third contact electrode, and the repair method includes separating the second contact electrode from the conductive pattern.
  • the conductive pattern may include a first conductive pattern connected to a first sub light emitting element among the second light emitting elements and a second conductive pattern connected to a second sub light emitting element among the second light emitting elements.
  • the method of repairing the display device may further include separating the first conductive pattern and the second conductive pattern.
  • the repair method of the display device may further include forming a connection electrode connecting the first conductive pattern and the second contact electrode.
  • the first sub-light emitting device may be electrically connected to the first electrode and the second electrode by the connection electrode.
  • the second contact electrode may include a plurality of first regions spaced apart from each other, and at least one second region connecting the first regions.
  • Separating the second contact electrode and the conductive pattern may include separating the first region and the conductive pattern.
  • a first sub light emitting device of the second light emitting devices may be connected to the first region, and a second sub light emitting device of the second light emitting devices may be connected to the conductive pattern.
  • the first sub-light emitting device may be electrically connected to the first electrode and the second electrode by the first region and the second region.
  • the lighting failure of the pixel can be repaired by disconnecting the conductive pattern connected to the end of the defective light emitting element from the contact electrode.
  • the end of the normal light emitting device is connected through a contact electrode disposed to surround at least a portion of the normal light emitting device, the light emitting region can be minimized due to repair.
  • FIG. 1 and 2 are perspective and cross-sectional views illustrating a light emitting device according to an exemplary embodiment.
  • 3 and 4 are perspective and cross-sectional views illustrating a light emitting device according to another exemplary embodiment.
  • FIG. 5 is a perspective view illustrating a light emitting device according to another exemplary embodiment.
  • FIG. 6 is a cross-sectional view illustrating a light emitting device according to another embodiment.
  • FIG. 7 is a perspective view illustrating a light emitting device according to another exemplary embodiment.
  • FIG. 8 is a plan view illustrating a display device according to an exemplary embodiment.
  • 9 to 13 are circuit diagrams illustrating an example of the pixel of FIG. 8 .
  • FIG. 14 is a plan view illustrating an example of the pixel of FIG. 8 .
  • 15 and 16 are cross-sectional views taken along line I-I' of FIG. 14 .
  • 17 is a plan view illustrating a pixel according to another exemplary embodiment.
  • FIG. 18 is a cross-sectional view taken along the line II-II' of FIG. 17 .
  • 19 is a plan view illustrating a pixel according to another exemplary embodiment.
  • FIG. 20 is a cross-sectional view taken along line III-III' of FIG. 19 .
  • 21 is a plan view illustrating a pixel according to another exemplary embodiment.
  • FIG. 22 is a cross-sectional view taken along line IV-IV' of FIG. 21 .
  • FIG. 23 is a plan view illustrating a pixel according to another exemplary embodiment.
  • 24 is a plan view illustrating a pixel according to another exemplary embodiment.
  • 25 is a plan view illustrating a pixel according to another exemplary embodiment.
  • 26 is a cross-sectional view taken along the line V-V' of FIG. 25 .
  • 27 to 29 are plan views illustrating a method for repairing a display device according to an exemplary embodiment.
  • 30 to 32 are plan views illustrating a method for repairing a display device according to another exemplary embodiment.
  • a component When it is described that a component is “connected”, “coupled” or “connected” to another component, the component may be directly connected or connected to the other component, but other components may be interposed between each component. It will be understood that each component may be “interposed” or “connected,” “coupled,” or “connected” through another component.
  • FIGS. 1 and 2 are perspective and cross-sectional views illustrating a light emitting device according to an exemplary embodiment.
  • the rod-shaped light emitting device LD having a cylindrical shape is illustrated in FIGS. 1 and 2 , the type and/or shape of the light emitting device LD is not limited thereto.
  • the light emitting device LD is interposed between the first semiconductor layer 11 and the second semiconductor layer 13 , and the first and second semiconductor layers 11 and 13 .
  • An active layer 12 may be included.
  • the light emitting device LD may be configured as a stack in which the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 are sequentially stacked along one direction.
  • the light emitting device LD may be provided in the shape of a rod extending in one direction.
  • the light emitting device LD may have one end and the other end along one direction.
  • one of the first and second semiconductor layers 11 and 13 is disposed at one end of the light emitting device LD, and the first and second semiconductor layers are disposed at the other end of the light emitting device LD.
  • the other one of (11, 13) may be disposed.
  • the light emitting device LD may be a bar-shaped light emitting diode manufactured in a bar shape.
  • the bar shape encompasses a rod-like shape longer than the width direction (ie, an aspect ratio greater than 1) in the longitudinal direction, such as a cylinder or polygonal pole, or a bar-like shape, and the The shape of the cross section is not particularly limited.
  • a length L of the light emitting device LD may be greater than a diameter D (or a width of a cross-section) thereof.
  • the light emitting device LD may have a size as small as a nano-scale to a micrometer scale, for example, a diameter (D) and/or a length (L) in a range of about 100 nm to about 10 ⁇ m. have.
  • the size of the light emitting device LD is not limited thereto.
  • the size of the light emitting device LD may be variously changed according to design conditions of various devices using the light emitting device using the light emitting device LD as a light source, for example, a display device.
  • the first semiconductor layer 11 may include at least one n-type semiconductor material.
  • the first semiconductor layer 11 includes one of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and an n-type semiconductor material doped with a first conductive dopant such as Si, Ge, Sn, etc. may include, but is not necessarily limited thereto.
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed in a single or multiple quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on the upper and/or lower portions of the active layer 12 .
  • the clad layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN, AlIn-GaN, etc. may be used to form the active layer 12 , and in addition to this, various materials may constitute the active layer 12 .
  • the active layer 12 may be disposed between the first semiconductor layer 11 and the second semiconductor layer 13 to be described later.
  • the light emitting device LD When a voltage equal to or greater than a threshold voltage is applied to both ends of the light emitting device LD, the light emitting device LD may emit light while electron-hole pairs are combined in the active layer 12 . By controlling the light emission of the light emitting device LD using this principle, the light emitting device LD may be used as a light source of various light emitting devices including pixels of a display device.
  • the second semiconductor layer 13 is disposed on the active layer 12 , and may include a semiconductor material of a different type from that of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include at least one p-type semiconductor material.
  • the second semiconductor layer 13 may include a semiconductor material of at least one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and may include a p-type semiconductor material doped with a second conductive dopant such as Mg.
  • the material constituting the second semiconductor layer 13 is not limited thereto, and various materials other than this may constitute the second semiconductor layer 13 .
  • the first length L1 of the first semiconductor layer 11 may be longer than the second length L2 of the second semiconductor layer 13 .
  • the light emitting device LD may further include an insulating layer INF provided on a surface thereof.
  • the insulating layer INF may be formed on the surface of the light emitting device LD to surround at least the outer peripheral surface of the active layer 12 , and may further surround one region of the first and second semiconductor layers 11 and 13 . have.
  • the insulating layer INF may expose both ends of the light emitting device LD having different polarities.
  • the insulating layer INF may include one end of each of the first and second semiconductor layers 11 and 13 positioned at both ends of the light emitting device LD in the longitudinal direction, for example, two planes of a cylinder (ie, the upper surface and the lower surface) can be exposed without covering.
  • the insulating layer INF may expose both ends of the light emitting device LD having different polarities and side portions of the semiconductor layers 11 and 13 adjacent to both ends.
  • the insulating layer INF may include at least one insulating material selected from among silicon dioxide (SiO2), silicon nitride (Si3N4), aluminum oxide (Al2O3), and titanium dioxide (TiO2), but is not limited thereto. .
  • the light emitting device LD may further include additional components in addition to the first semiconductor layer 11 , the active layer 12 , the second semiconductor layer 13 , and/or the insulating layer INF.
  • the light emitting device LD may include one or more phosphor layers, an active layer, a semiconductor material and/or one or more phosphor layers disposed on one end side of the first semiconductor layer 11 , the active layer 12 and/or the second semiconductor layer 13 .
  • An electrode layer may be additionally included.
  • 3 and 4 are perspective and cross-sectional views illustrating a light emitting device according to another exemplary embodiment.
  • a light emitting device LD includes a first semiconductor layer 11 and a second semiconductor layer 13 , and first and second semiconductor layers 11 and 13 . and an active layer 12 interposed therebetween.
  • the first semiconductor layer 11 is disposed in a central region of the light emitting device LD, and the active layer 12 surrounds at least one region of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may be disposed on the surface of the active layer 12 so as to surround at least one region of the active layer 12 .
  • the light emitting device LD may further include an electrode layer 14 and/or an insulating layer INF surrounding at least one region of the second semiconductor layer 13 .
  • the light emitting device LD includes an electrode layer 14 disposed on a surface of the second semiconductor layer 13 to surround a region of the second semiconductor layer 13 , and at least one region of the electrode layer 14 .
  • An insulating layer INF disposed on the surface of the electrode layer 14 to surround it may be further included. That is, in the light emitting device LD according to the above-described embodiment, the first semiconductor layer 11 , the active layer 12 , the second semiconductor layer 13 , the electrode layer 14 , and the insulating layer are sequentially arranged from the center to the outside. (INF) may be implemented as a core-shell structure, and the electrode layer 14 and/or the insulating layer INF may be omitted according to embodiments.
  • the light emitting device LD may be provided in a polygonal pyramid shape extending in any one direction.
  • at least one region of the light emitting device LD may have a hexagonal pyramid shape.
  • the shape of the light emitting device LD is not limited thereto, and may be variously changed.
  • the light emitting device LD When the extending direction of the light emitting device LD is referred to as a length L direction, the light emitting device LD may have one end and the other end along the length L direction.
  • one of the first and second semiconductor layers 11 and 13 is disposed at one end of the light emitting device LD, and the first and second semiconductor layers are disposed at the other end of the light emitting device LD.
  • the other one of (11, 13) may be disposed.
  • the light emitting device LD may be a miniature light emitting diode having a core-shell structure manufactured in a polygonal pillar shape, for example, a hexagonal pyramid shape with both ends protruding.
  • the light emitting device LD may have a size as small as a nano-scale to a micro-scale, for example, a width and/or a length L in the nano-scale or micro-scale range, respectively.
  • the size and/or shape of the light emitting device LD may be variously changed according to design conditions of various devices using the light emitting device as a light source, for example, a display device.
  • both ends of the first semiconductor layer 11 along the length L direction of the light emitting device LD may have a protruding shape.
  • the protruding shapes of both ends of the first semiconductor layer 11 may be different from each other.
  • one end disposed on the upper side among both ends of the first semiconductor layer 11 may have a cone shape contacting one vertex as the width becomes narrower toward the upper side.
  • the other end disposed on the lower side of both ends of the first semiconductor layer 11 may have a polygonal column shape having a constant width, but is not limited thereto.
  • the first semiconductor layer 11 may have a cross-section such as a polygonal shape or a step shape in which the width is gradually narrowed toward the bottom.
  • the shape of both ends of the first semiconductor layer 11 may be variously changed according to the embodiment, and is not limited to the above-described embodiment.
  • the first semiconductor layer 11 may be located at a core (or a center region) of the light emitting device LD.
  • the light emitting device LD may be provided in a shape corresponding to the shape of the first semiconductor layer 11 .
  • the first semiconductor layer 11 has a hexagonal pyramid shape
  • the light emitting device LD may have a hexagonal pyramid shape.
  • FIG. 5 is a perspective view illustrating a light emitting device according to another exemplary embodiment.
  • a portion of the insulating layer INF is omitted for convenience of description.
  • the light emitting device LD may further include an electrode layer 14 disposed on the second semiconductor layer 13 .
  • the electrode layer 14 may be an ohmic contact electrode electrically connected to the second semiconductor layer 13 , but is not limited thereto.
  • the electrode layer 14 may be a Schottky contact electrode.
  • the electrode layer 14 may include a metal or a metal oxide, and for example, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO, and oxides or alloys thereof may be used alone or in combination. Further, the electrode layer 14 may be substantially transparent or translucent. Accordingly, light generated in the active layer 12 of the light emitting device LD may pass through the electrode layer 14 to be emitted to the outside of the light emitting device LD.
  • the light emitting device LD may further include an electrode layer disposed on the first semiconductor layer 11 .
  • FIG. 6 is a cross-sectional view illustrating a light emitting device according to another embodiment.
  • the insulating layer INF′ may have a curved shape in a corner region adjacent to the electrode layer 14 .
  • the curved surface may be formed by etching during the manufacturing process of the light emitting device LD.
  • the insulating layer INF′ may have a curved shape in a region adjacent to the electrode layer. have.
  • FIG. 7 is a perspective view illustrating a light emitting device according to another exemplary embodiment.
  • a portion of the insulating layer INF is omitted for convenience of description.
  • the third semiconductor layer 15 , the active layer 12 and the second semiconductor layer are disposed between the first semiconductor layer 11 and the active layer 12 . It may further include a fourth semiconductor layer 16 and a fifth semiconductor layer 17 disposed between (13).
  • the light emitting device LD of FIG. 7 is different from the embodiment of FIG. 1 in that a plurality of semiconductor layers 15 , 16 , 17 and electrode layers 14a and 14b are further disposed, and the active layer 12 contains other elements. There is a difference.
  • the arrangement and structure of the insulating layer INF may be substantially the same as that of FIG. 1 , the overlapping content will be omitted and the differences will be mainly described below.
  • the active layer 12 includes nitrogen (N) to emit blue or green light.
  • the light emitting device LD of FIG. 7 may be a semiconductor in which the active layer 12 and other semiconductor layers each include at least phosphorus (P). That is, the light emitting device LD according to an embodiment may emit red light having a central wavelength band in a range of 620 nm to 750 nm.
  • the central wavelength band of red light is not limited to the above-described range, and includes all wavelength ranges that can be recognized as red in the present technical field.
  • the first semiconductor layer 11 is an n-type semiconductor layer, and when the light emitting device LD emits red light, the first semiconductor layer 11 ) may include a semiconductor material having a formula of InxAlyGa1-x-yP (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • the first semiconductor layer 11 may be any one or more of InAlGaP, GaP, AlGaP, InGaP, AlP, and InP doped with n-type.
  • the first semiconductor layer 11 may be doped with an n-type dopant, and for example, the n-type dopant may be Si, Ge, Sn, or the like.
  • the first semiconductor layer 11 may be n-AlGaInP doped with n-type Si.
  • the length of the first semiconductor layer 11 may have a range of 1.5 ⁇ m to 5 ⁇ m, but is not necessarily limited thereto.
  • the second semiconductor layer 13 is a p-type semiconductor layer, and when the light emitting device LD emits red light, the second semiconductor layer 13 is InxAlyGa1-x-yP (0 ⁇ x ⁇ 1, 0 ⁇ y) It may include a semiconductor material having a chemical formula of ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • the second semiconductor layer 13 may be any one or more of InAlGaP, GaP, AlGaNP, InGaP, AlP, and InP doped with p-type.
  • the second semiconductor layer 13 may be doped with a p-type dopant.
  • the p-type dopant may be Mg, Zn, Ca, Se, Ba, or the like.
  • the second semiconductor layer 13 may be p-GaP doped with p-type Mg.
  • the length of the second semiconductor layer 13 may be in the range of 0.08 ⁇ m to 0.25 ⁇ m, but is not limited thereto.
  • the active layer 12 may be disposed between the first semiconductor layer 11 and the second semiconductor layer 13 .
  • the active layer 12 of FIG. 7 may include a material having a single or multiple quantum well structure to emit light in a specific wavelength band.
  • the active layer 12 may include a material such as AlGaP or AlInGaP.
  • the quantum layer may include a material such as AlGaP or AlInGaP
  • the well layer may include a material such as GaP or AlInP.
  • the active layer 12 may include AlGaInP as a quantum layer and AlInP as a well layer to emit red light having a central wavelength band of 620 nm to 750 nm.
  • the light emitting device LD of FIG. 7 may include a clad layer disposed adjacent to the active layer 12 . As shown in the figure, the third semiconductor layer 15 and the fourth semiconductor layer 16 disposed between the first semiconductor layer 11 and the second semiconductor layer 13 above and below the active layer 12 are clad. It can be a layer.
  • the third semiconductor layer 15 may be disposed between the first semiconductor layer 11 and the active layer 12 .
  • the third semiconductor layer 15 may be an n-type semiconductor like the first semiconductor layer 11 .
  • the third semiconductor layer 15 may include InxAlyGa1-x-yP (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ y) 1, 0 ⁇ x+y ⁇ 1).
  • the first semiconductor layer 11 may be n-AlGaInP
  • the third semiconductor layer 15 may be n-AlInP, but is not limited thereto.
  • the fourth semiconductor layer 16 may be disposed between the active layer 12 and the second semiconductor layer 13 .
  • the fourth semiconductor layer 16 may be an n-type semiconductor like the second semiconductor layer 13 .
  • the fourth semiconductor layer 16 may include InxAlyGa1-x-yP (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ y) 1, 0 ⁇ x+y ⁇ 1).
  • the second semiconductor layer 13 may be p-GaP
  • the fourth semiconductor layer 16 may be p-AlInP.
  • the fifth semiconductor layer 17 may be disposed between the fourth semiconductor layer 16 and the second semiconductor layer 13 .
  • the fifth semiconductor layer 17 may be a semiconductor doped with p-type like the second semiconductor layer 13 and the fourth semiconductor layer 16 .
  • the fifth semiconductor layer 17 may perform a function of reducing a difference in lattice constant between the fourth semiconductor layer 16 and the second semiconductor layer 13 . That is, the fifth semiconductor layer 17 may be a TSBR (tensile strain barrier re-ducing) layer.
  • the fifth semiconductor layer 17 may include, but is not limited to, p-GaInP, p-AlInP, p-AlGaInP, or the like.
  • the length of the third semiconductor layer 15 , the fourth semiconductor layer 16 , and the fifth semiconductor layer 17 may be in the range of 0.08 ⁇ m to 0.25 ⁇ m, but is not limited thereto.
  • the first electrode layer 14a and the second electrode layer 14b may be disposed on the first semiconductor layer 11 and the second semiconductor layer 13 , respectively.
  • the first electrode layer 14a may be disposed on the lower surface of the first semiconductor layer 11
  • the second electrode layer 14b may be disposed on the upper surface of the second semiconductor layer 13 .
  • the present invention is not limited thereto, and at least one of the first electrode layer 14a and the second electrode layer 14b may be omitted.
  • the first electrode layer 14a may not be disposed on the lower surface of the first semiconductor layer 11 , and only one second electrode layer 14b may be disposed on the upper surface of the second semiconductor layer 13 . have.
  • the first electrode layer 14a and the second electrode layer 14b may each include at least one of the materials illustrated in the electrode layer 14 of FIG. 5 .
  • the light emitting device LD shown in FIGS. 1 and 2 is applied as an example, but for those skilled in the art, various shapes of light emitting devices including the light emitting device LD shown in FIGS. 3 to 7 are applied. can be applied to the embodiments.
  • FIG. 8 is a plan view illustrating a display device according to an exemplary embodiment.
  • FIG. 8 shows a display device, in particular, a display panel PNL provided in the display device, as an example of a device that can use the light emitting device LD described with reference to FIGS. 1 to 7 as a light source.
  • the display panel PNL may include a substrate SUB and a plurality of pixels PXL defined on the substrate SUB.
  • the display panel PNL and the substrate SUB may include a display area DA in which an image is displayed and a non-display area NDA except for the display area DA.
  • the display area DA may be disposed in a central area of the display panel PNL, and the non-display area NDA may be disposed along an edge of the display panel PNL to surround the display area DA. have.
  • the positions of the display area DA and the non-display area NDA are not limited thereto, and positions thereof may be changed.
  • the substrate SUB may constitute a base member of the display panel PNL.
  • the substrate SUB may constitute a base member of a lower panel (eg, a lower panel of the display panel PNL).
  • the substrate SUB may be a rigid substrate or a flexible substrate, and the material or properties thereof are not particularly limited.
  • the substrate SUB may be a rigid substrate made of glass or tempered glass, or a flexible substrate made of a thin film made of plastic or metal.
  • the substrate SUB may be a transparent substrate, but is not limited thereto.
  • the substrate SUB may be a translucent substrate, an opaque substrate, or a reflective substrate.
  • the substrate SUB may include a display area DA including a plurality of pixel areas in which the pixels PXL are formed, and a non-display area NDA disposed outside the display area DA. .
  • Various wirings and/or built-in circuits connected to the pixels PXL of the display area NDA may be disposed in the non-display area NDA.
  • the pixels PXL are at least one light emitting device LD driven by a corresponding scan signal and a data signal, for example, at least one rod-shaped light emitting device according to any one of the embodiments of FIGS. 1 to 7 . It may include a diode.
  • each of the pixels PXL may include a plurality of rod-type light emitting diodes having a size as small as a nano-scale to a micro-scale and connected in parallel or in series with each other.
  • the plurality of rod-shaped light emitting diodes may constitute a light source of the pixels PXL.
  • FIG. 8 illustrates an embodiment in which the pixels PXL are arranged in a stripe shape in the display area DA
  • the present invention is not limited thereto.
  • the pixels PXL may be arranged in various currently known pixel arrangement shapes.
  • 9 to 13 are circuit diagrams illustrating an example of the pixel of FIG. 8 .
  • each of the pixels PXL may include the light emitting units EMU1 and EMU2 and a pixel driving circuit DC connected thereto to drive the light emitting units EMU1 and EMU2 .
  • the light emitting units EMU1 and EMU2 may be connected in series between a first power source VDD (or a first driving power source) and a second power source VSS (or a second driving power source).
  • Each of the light emitting units EMU1 and EMU2 includes a first power source VDD (or a first power line to which the first power source VDD is applied) and a second power source VSS (or a second power source VSS). It may include a plurality of light emitting devices LD connected in parallel between the applied second power line).
  • the first light emitting unit EMU1 includes a first electrode EL1 or a first alignment electrode connected to the first power source VDD via the pixel driving circuit DC and the second light emitting unit EMU2 via A plurality of light emitting devices connected in parallel in the same direction between the second electrode EL2 or the second alignment electrode connected to the second power source VSS and the first and second electrodes EL1 and EL2 ( LD) may be included.
  • the first electrode EL1 may be an anode electrode
  • the second electrode EL2 may be a cathode electrode.
  • the second light emitting unit EMU2 includes a third electrode EL3 or a third alignment electrode connected to the first power source VDD via the first light emitting unit EMU1 and the pixel driving circuit DC; , a plurality of light emitting devices connected in parallel to each other in the same direction between the fourth electrode EL4 or the fourth alignment electrode connected to the second power source VSS and the third and fourth electrodes EL3 and EL4 (LD).
  • the third electrode EL3 may be an anode electrode
  • the fourth electrode EL4 may be a cathode electrode.
  • Each of the light emitting elements LD included in the light emitting units EMU1 and EMU2 has a first end connected to the first power source VDD through the first electrode EL1 (or the third electrode EL3 ). and a second end connected to the second power source VSS through the second electrode EL2 (or the fourth electrode EL4 ).
  • the first power VDD may be set as a high potential power
  • the second power VSS may be set as a low potential power.
  • the potential difference between the first and second power sources VDD and VSS may be set to be greater than or equal to the threshold voltage of the light emitting devices LD during the light emission period of the pixel PXL.
  • each of the light emitting elements LD connected in parallel in the same direction (eg, forward direction) between the first electrode EL1 and the second electrode EL2 to which voltages of different potentials are respectively supplied are effective light sources. can be configured.
  • the light emitting devices LD of the light emitting units EMU1 and EMU2 may emit light with a luminance corresponding to the driving current supplied through the corresponding pixel driving circuit DC.
  • the pixel driving circuit DC may supply a driving current corresponding to a grayscale value of the corresponding frame data to the light emitting units EMU1 and EMU2 .
  • the driving current supplied to the light emitting units EMU1 and EMU2 may be divided and flow through the light emitting devices LD connected in the same direction. Accordingly, the light emitting units EMU1 and EMU2 may emit light having a luminance corresponding to the driving current while each light emitting element LD emits light with a luminance corresponding to the current flowing therein.
  • the pixel driving circuit DC may include a first transistor M1 , a second transistor M2 , and a storage capacitor Cst.
  • a first electrode of the first transistor M1 may be connected to a first power source VDD, and a second electrode may be electrically connected to a first electrode (eg, an anode electrode) of the light emitting device LD. .
  • the gate electrode of the first transistor M1 may be connected to the first node N1 .
  • the first transistor M1 may control the amount of driving current supplied to the light emitting devices LD in response to the voltage of the first node N1 .
  • a first electrode of the second transistor M2 (switching transistor) may be connected to the data line DL, and a second electrode of the second transistor M2 may be connected to the first node N1 .
  • the first electrode and the second electrode of the second transistor M2 are different from each other.
  • the first electrode is a source electrode
  • the second electrode may be a drain electrode.
  • the gate electrode of the second transistor M2 may be connected to the scan line SL.
  • the second transistor M2 is turned on when a scan signal of a voltage at which the first transistor M1 can be turned on (eg, a gate-on voltage) is supplied from the scan line SL, and the data line DL is turned on. ) and the first node N1 may be electrically connected.
  • the data signal of the corresponding frame may be supplied to the data line DL, and accordingly, the data signal may be transmitted to the first node N1.
  • the data signal transferred to the first node N1 may be stored in the storage capacitor Cst.
  • One electrode of the storage capacitor Cst may be connected to the first power source VDD, and the other electrode may be connected to the first node N1 .
  • the storage capacitor Cst may be charged with a voltage corresponding to the data signal supplied to the first node N1 , and the charged voltage may be maintained until the data signal of the next frame is supplied.
  • the driving circuit DC having a relatively simple structure including the first transistor M1 for supplying the device LD is illustrated.
  • the present invention is not necessarily limited thereto, and the structure of the driving circuit DC may be variously changed.
  • the driving circuit DC adjusts the light emission time of the compensation transistor for compensating the threshold voltage of the first transistor M1 , the initialization transistor for initializing the first node N1 , and/or the light emitting device LD.
  • Other circuit elements such as various transistors such as a light emission control transistor for controlling the voltage and a boosting capacitor for boosting the voltage of the first node N1 may be additionally included.
  • transistors included in the driving circuit DC for example, the first and second transistors M1 and M2 are all P-type transistors in FIG. 9
  • the present invention is not limited thereto. That is, at least one of the first and second transistors M1 and M2 included in the driving circuit DC may be changed to an N-type transistor.
  • the first and second transistors M1 and M2 of the driving circuit DC may be implemented as N-type transistors. Since the configuration or operation of the driving circuit DC shown in FIG. 10 may be similar to that of the driving circuit DC of FIG. 9 , except for a change in connection positions of some components due to a change in the transistor type, a detailed description thereof is to be omitted.
  • the pixel PXL may further include a third transistor M3 (sensing transistor).
  • the gate electrode of the third transistor M3 may be connected to the sensing signal line SSL.
  • One electrode of the third transistor M3 may be connected to the sensing line SENL, and the other electrode may be connected to the anode electrode of the light emitting device LD.
  • the third transistor M3 may transmit a voltage value at the anode electrode of the light emitting device LD to the sensing line SENL according to a sensing signal supplied to the sensing signal line SSL during the sensing period.
  • the voltage value transferred through the sensing line SENL may be provided to an external circuit (eg, a timing controller), which provides characteristic information (eg, the first transistor M1 ) of the pixel PXL based on the provided voltage value. ) threshold voltage, etc.) can be extracted.
  • the extracted characteristic information may be used to convert the image data so that the characteristic deviation of the pixel PXL is compensated.
  • the first transistor M1 may further include a back gate electrode connected to the first electrode EL1 .
  • the back gate electrode is disposed to overlap the gate electrode with an insulating layer interposed therebetween, constitutes the body of the first transistor M1, and may function as a gate electrode.
  • the pixel PXL includes two light emitting units EMU1 and EMU2 in FIGS. 9 to 11 , the present invention is not limited thereto.
  • the pixel PXL may further include a third light emitting unit EMU3 in addition to the first and second light emitting units EMU1 and EMU2 .
  • the first to third light emitting units EMU1 , EMU2 , and EMU3 may be connected in series between the first power source VDD and the second power source VSS.
  • the third light emitting unit EMU3 includes a fifth electrode EL5 or a fifth alignment electrode connected to the first power source VDD via the pixel driving circuit DC, and a sixth electrode connected to the second power source VSS.
  • the electrode EL6 or the sixth alignment electrode may include a plurality of light emitting elements LD connected in parallel in the same direction between the fifth and sixth electrodes EL5 and EL6.
  • the fifth electrode EL5 may be an anode electrode
  • the sixth electrode EL6 may be a cathode electrode.
  • the pixel PXL may include a light emitting device LD, first to seventh transistors T1 , T2 , T3 , T4 , T5 , T6 , T7 , and a storage capacitor Cst.
  • a first electrode (eg, anode electrode) of the light emitting element LD is connected to the first transistor T1 via a sixth transistor T6 , and a second electrode (eg, a cathode electrode) of the light emitting element LD may be connected to the second power source VSS.
  • the light emitting device LD may emit light with a predetermined luminance corresponding to the amount of driving current supplied from the first transistor T1 .
  • One electrode of the first transistor T1 may be connected to the first power source VDD via the fifth transistor T5 , and the other electrode of the first transistor T1 may be connected to the light emitting device LD via the sixth transistor T6 . may be connected to the first electrode of The first transistor T1 controls the amount of current flowing from the first power source VDD to the second power source VSS via the light emitting device LD in response to the voltage of the first node N1 serving as the gate electrode.
  • the second transistor T2 (switching transistor) may be connected between the data line DL and one electrode of the first transistor T1 .
  • the gate electrode of the second transistor T2 may be connected to the first scan line SL.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage is supplied to the first scan line SL to electrically connect the data line DL and one electrode of the first transistor T1. can do it
  • the third transistor T3 may be connected between the other electrode of the first transistor T1 and the first node N1 .
  • the gate electrode of the third transistor T3 may be connected to the first scan line SL.
  • the third transistor T3 is turned on when the scan signal of the gate-on voltage is supplied to the first scan line SL to electrically connect the other electrode of the first transistor T1 and the first node N1. can be connected
  • the fourth transistor T4 may be connected between the first node N1 and the initialization power source Vint.
  • the gate electrode of the fourth transistor T4 may be connected to the second scan line SL-1.
  • the fourth transistor T4 is turned on when the scan signal of the gate-on voltage is supplied to the second scan line SL-1 to supply the voltage of the initialization power Vint to the first node N1. have.
  • the initialization power Vint may be set to a voltage lower than that of the data signal.
  • the scan signal supplied to the second scan line SL-1 may have the same waveform as the scan signal supplied to the first scan line SL of the pixel of the previous stage.
  • the fifth transistor T5 may be connected between the first power source VDD and one electrode of the first transistor T1 .
  • the gate electrode of the fifth transistor T5 may be connected to the emission control line EL.
  • the fifth transistor T5 may be turned on when the emission control signal of the gate-on voltage is supplied to the emission control line EL, and may be turned off in other cases.
  • the sixth transistor T6 may be connected between the other electrode of the first transistor T1 and the first electrode of the light emitting device LD.
  • the gate electrode of the sixth transistor T6 may be connected to the emission control line EL.
  • the sixth transistor T6 may be turned on when the emission control signal of the gate-on voltage is supplied to the emission control line EL, and may be turned off in other cases.
  • the seventh transistor T7 may be connected between the initialization power source Vint and the first electrode (eg, an anode electrode) of the light emitting device LD.
  • the gate electrode of the seventh transistor T7 may be connected to the third scan line SL+1.
  • the seventh transistor T7 is turned on when the scan signal of the gate-on voltage is supplied to the third scan line SL+1 to apply the voltage of the initialization power Vint to the first electrode of the light emitting device LD. can be supplied with
  • the scan signal supplied to the third scan line SL+1 may have the same waveform as the scan signal supplied to the first scan line of the pixel in the subsequent stage.
  • FIG. 13 illustrates a case in which the gate electrode of the seventh transistor T7 is connected to the third scan line SL+1
  • the present invention is not limited thereto.
  • the gate electrode of the seventh transistor T7 may be connected to the first scan line SL or the second scan line SL-1.
  • the scan signal of the gate-on voltage is supplied to the first scan line SL or the second scan line SL-1
  • the voltage of the initialization power Vint passes through the seventh transistor T7. It may be supplied to the anode electrode of the light emitting device LD.
  • the storage capacitor Cst may be connected between the first power source VDD and the first node N1 .
  • a data signal and a voltage corresponding to the threshold voltage of the first transistor T1 may be stored in the storage capacitor Cst.
  • transistors included in the driving circuit DC for example, first to seventh transistors T1, T2, T3, T4, T5, T6, and T7 are all P-type transistors. However, it is not necessarily limited thereto. For example, at least one of the first to seventh transistors T1 , T2 , T3 , T4 , T5 , T6 , and T7 may be changed to an N-type transistor.
  • FIG. 14 is a plan view illustrating an example of the pixel of FIG. 8 .
  • the pixel PXL may be formed in the pixel area PXA defined on the substrate SUB.
  • the pixel area PXA may include an emission area EMA.
  • the pixel PXL may include a bank BANK (or a barrier rib), and the emission area EMA may be defined by a bank BANK surrounding the emission area EMA.
  • the pixel PXL may include a first electrode ELT1 , a second electrode ELT2 , and a third electrode ELT3 sequentially arranged in a first direction (X-axis direction).
  • Each of the first electrode ELT1 , the second electrode ELT2 , and the third electrode ELT3 may correspond to one of the first to fourth electrodes EL1 to EL4 described with reference to FIGS. 9 to 13 . .
  • Each of the first electrode ELT1 , the second electrode ELT2 , and the third electrode ELT3 is disposed in a second direction (Y-axis direction) intersecting the first direction (X-axis direction) in the pixel area PXA. and may be disposed to be spaced apart from each other in the first direction (X-axis direction).
  • the present invention is not limited thereto, and shapes and/or mutual arrangement relationships of the first electrode ELT1 , the second electrode ELT2 , and the third electrode ELT3 may be variously changed.
  • the first electrode ELT1 is connected to the first transistor M1 described with reference to FIG. 9
  • the second electrode ELT2 is the second power source VSS (or the second power source) described with reference to FIG. 9 and the like.
  • the first electrode ELT1 , the second electrode ELT2 , and the third electrode ELT3 overlap the bank BANK, and each end of the first electrode ELT1 and the third electrode ELT3 has a bank BANK ) may be adjacent to the edge of the pixel area PXA.
  • the first electrode ELT1 and the third electrode ELT3 extend to adjacent pixel areas before the light emitting devices LD1 and LD2 are supplied, and the light emitting devices LD1 and LD2 are formed in the pixel area PXA. ) can be cut (or partially removed) from the outside of the bank (BANK) after being supplied and arranged.
  • each of the first electrode ELT1 , the second electrode ELT2 , and the third electrode ELT3 may have a single-layer or multi-layer structure.
  • the first electrode ELT1 , the second electrode ELT2 , and the third electrode ELT3 may have a multilayer structure including a reflective electrode and a conductive capping layer.
  • the reflective electrode may have a single-layer or multi-layer structure.
  • the reflective electrode may include at least one reflective conductive layer, and optionally further include at least one transparent conductive layer disposed on and/or under the reflective conductive layer.
  • the pixel PXL includes a first bank pattern PW1 overlapping the first electrode ELT1 , a second bank pattern PW2 overlapping the second electrode ELT2 , and a third electrode ELT3 . ) and a third bank pattern PW3 that overlaps.
  • the first bank pattern PW1 , the second bank pattern PW2 , and the third bank pattern PW3 are spaced apart from each other in the emission area EMA, and the first electrode ELT1 and the second electrode ELT2 are disposed. , and one region of each of the third electrodes ELT3 may protrude upward, ie, in a third direction (Z-axis direction).
  • the first electrode ELT1 is disposed on the first bank pattern PW1 to protrude in the third direction (Z-axis direction) by the first bank pattern PW1
  • the second electrode ELT2 is It is disposed on the second bank pattern PW2 and protrudes in the third direction (Z-axis direction) by the second bank pattern PW2
  • the third electrode ELT3 is disposed on the third bank pattern PW3 , It may protrude in the third direction (Z-axis direction) by the third bank pattern PW3 .
  • the pixel PXL may include a first light emitting device LD1 and a second light emitting device LD2 .
  • the first light emitting device LD1 may be disposed between the first electrode ELT1 and the second electrode ELT2 .
  • the first end EP1 of the first light emitting device LD1 may face the first electrode ELT1
  • the second end EP2 of the first light emitting device LD1 may face the second electrode ELT2 .
  • the plurality of first light emitting devices LD1 are connected in parallel between the first electrode ELT1 and the second electrode ELT2, and the first light emitting device described with reference to FIG. 9 and the like
  • One light source (EMU1) can be configured.
  • the second light emitting device LD2 may be disposed between the second electrode ELT2 and the third electrode ELT3 .
  • the first end EP1 of the second light emitting device LD2 may face the third electrode ELT3
  • the second end EP2 of the second light emitting device LD2 may face the second electrode ELT2 .
  • the second end EP2 of the first light emitting element LD1 and the second end EP2 of the second light emitting element LD2 have the same type of semiconductor layer (eg, the first semiconductor described with reference to FIG. 2 ). layer 11) and may face each other with the second electrode ELT2 interposed therebetween.
  • the plurality of second light emitting devices LD2 are connected to each other in parallel between the second electrode ELT2 and the second electrode ELT3, and Two light sources (EMU2) can be configured.
  • the light emitting elements LD1 and LD2 are shown to be aligned in the first direction (X-axis direction) between the first electrode ELT1 , the second electrode ELT2 , and the third electrode ELT3 .
  • the arrangement direction of the light emitting elements LD1 and LD2 is not limited thereto.
  • at least one of the light emitting elements LD1 and LD2 may be arranged in an oblique direction.
  • the first light emitting device LD1 and the second light emitting device LD2 may be electrically connected between the first electrode ELT1 and the second electrode ELT2 .
  • the first end EP1 of the first light emitting element LD1 is electrically connected to the first electrode ELT1
  • the second end EP2 of the second light emitting element LD2 is connected to the second electrode ELT2 . can be electrically connected to.
  • the first end EP1 of the first light emitting element LD1 is not directly disposed on the first electrode ELT1 , but at least one contact electrode, for example, the first contact electrode CNE1 may be electrically connected to the first electrode ELT1 through the
  • the second end EP2 of the second light emitting device LD2 is not directly disposed on the second electrode ELT2 , but is formed through at least one contact electrode, for example, the third contact electrode CNE3 . It may be electrically connected to the second electrode ELT2.
  • the present invention is not limited thereto, and the first end EP1 of the first light emitting device LD1 may directly contact the first electrode ELT1 and be electrically connected to the first electrode ELT1 .
  • each of the light emitting devices LD1 and LD2 may be a light emitting diode using a material having an inorganic crystalline structure, for example, as small as a nano-scale to a micro-scale.
  • each of the first light emitting device LD1 and the second light emitting device LD2 may be the light emitting device LD shown in any one of FIGS. 1 to 7 .
  • the light emitting elements LD1 and LD2 may be prepared in a dispersed form in a predetermined solution and supplied to the light emitting area EMA of the pixel area PXA through an inkjet printing method or a slit coating method.
  • the light emitting devices LD1 and LD2 may be mixed with a volatile solvent and supplied to the light emitting area EMA.
  • the first electrode ELT1 and the second electrode ELT2 and between the second electrode ELT2 and the third electrode ELT3 When a predetermined voltage is applied between the first electrode ELT1 and the second electrode ELT2 and between the second electrode ELT2 and the third electrode ELT3 , the first electrode ELT1 and the second electrode ELT3 An electric field is formed between the electrodes ELT2 and between the second electrode ELT2 and the third electrode ELT3 , and between the first electrode ELT1 and the second electrode ELT2 and the second electrode ELT2 .
  • the light emitting elements LD1 and LD2 are self-aligned between the third electrode ELT3.
  • the light emitting elements LD1 and LD2 may be stably arranged.
  • the pixel PXL may include a first contact electrode CNE1 , a second contact electrode CNE2 , a third contact electrode CNE3 , and a conductive pattern CP.
  • the first contact electrode CNE1 is formed on the first end EP1 of the first light emitting device LD1 and at least one region of the first electrode ELT1 corresponding thereto, The first end EP1 may be physically and/or electrically connected to the first electrode ELT1 .
  • the second contact electrode CNE2 may be formed on the second end EP2 of the first light emitting element LD1 and at least one region of the second electrode ELT2 corresponding thereto. Also, the second contact electrode CNE2 may bypass the third contact electrode CNE3 and extend. For example, the second contact electrode CNE2 may be spaced apart from the third contact electrode CNE3 and at least partially surround the third contact electrode CNE3 . That is, the second contact electrode CNE2 may have a closed loop shape as a whole, but may have a partially cut or open shape. In this case, the second contact electrode CNE2 may be connected to the first end EP1 and the third electrode ELT3 of the second light emitting device LD2 without directly contacting the third contact electrode CNE3 .
  • one side of the second contact electrode CNE2 is in contact with the second end EP2 of the first light emitting device LD1
  • the other side of the second contact electrode CNE2 is the first end of the second light emitting device LD2 . It may be in contact with the EP1 and the third electrode ELT3 . Accordingly, the second contact electrode CNE2 may electrically connect the second end EP2 of the first light emitting element LD1 and the first end EP1 of the second light emitting element LD2 .
  • the second contact electrode CNE2 may be partially disconnected by the plurality of cutting lines CL.
  • a conductive pattern CP may be positioned between the cutting lines CL.
  • the conductive pattern CP may be a portion where the second contact electrode CNE2 is disconnected by the cutting line CL. That is, the conductive pattern CP and the second contact electrode CNE2 may be formed of the same conductive material.
  • One end of the conductive pattern CP may be in contact with the first end EP1 of the second light emitting device LD2 , and the other end of the conductive pattern CP may be in contact with the third electrode ELT3 .
  • One end of the conductive pattern CP may be in contact with the first end EP1 of the second sub light emitting device LD22 of the second light emitting devices LD2 .
  • the first sub light emitting device LD21 may mean a normal light emitting device
  • the second sub light emitting device LD22 may mean a defective light emitting device
  • the defect is a defect of the light emitting device itself.
  • the conductive pattern CP As the conductive pattern CP is disconnected from the second contact electrode CNE2 by the cutting line CL, the conductive pattern CP connected to the first end EP1 of the second sub-light emitting device LD22 becomes floating ( may be floating). Accordingly, even when the second sub-light emitting device LD22 , that is, a defective light emitting device exists, the lighting failure of the pixel PXL may be repaired by disconnecting the conductive pattern CP from the second contact electrode CNE2 .
  • the remaining first sub light emitting devices LD21 except for the second sub light emitting device LD22 are disposed to surround at least a portion of the first sub light emitting device LD21 through the second contact electrode CNE2. It may be electrically connected to receive a driving signal provided along the first path PATH1 to be normally lit. That is, the non-emission area due to the repair of the display device may be minimized.
  • the third contact electrode CNE3 is formed on the second end EP2 of the second light emitting device LD2 and at least one region of the second electrode ELT2 corresponding thereto,
  • the second end EP2 may be physically and/or electrically connected to the second electrode ELT2 .
  • the first light emitting element LD1 and the second light emitting element LD2 are connected to the first electrode ELT1 through the first contact electrode CNE1 , the second contact electrode CNE2 , and the third contact electrode CNE3 .
  • the second electrode ELT2 may be connected in series.
  • the light emitting elements LD1 and LD2 may be gathered in the pixel area PXA to constitute a light source of the corresponding pixel PXL. For example, when a driving current flows along the first path PATH1 and the like in the pixel PXL during each frame period, a forward direction between the first electrode ELT1 and the second electrode ELT2 of the pixel PXL The light emitting devices LD1 and LD2 connected to LD2 may emit light having a luminance corresponding to the driving current while emitting light.
  • 15 and 16 are cross-sectional views taken along line I-I' of FIG. 14 .
  • a pixel circuit layer PCL and a light emitting device layer LDL may be sequentially disposed on a substrate SUB.
  • the pixel circuit layer PCL and the light emitting device layer LDL may be entirely formed in the display area DA of the display panel (PNL of FIG. 8 ).
  • the pixel circuit layer PCL includes a first conductive layer, a first insulating layer INS1 , a semiconductor layer, a second insulating layer INS2 , a second conductive layer, a third insulating layer INS3 , a third conductive layer, and a second insulating layer INS2 .
  • 4 may include an insulating layer INS4 , a fourth conductive layer, and a protective layer PSV.
  • the fourth insulating layer INS4 , the fourth conductive layer, and the protective layer PSV may be sequentially stacked on the substrate SUB.
  • the first conductive layer is disposed on the substrate SUB and may include a back gate electrode BML1.
  • the back gate electrode BML1 is substantially the same as the back gate electrode described with reference to FIG. 11 , and may constitute the back gate electrode of the first transistor T1 .
  • the first transistor T1 may be the first transistor M1 described with reference to FIGS. 9 to 12 or the first transistor T1 described with reference to FIG. 13 .
  • the second transistor T2 is the second transistor M2 described with reference to FIGS. 9 to 12 or the second transistor T2 described with reference to FIG. 13 , except for the back gate electrode, the first transistor T1 .
  • the pixel circuit layer PCL will be described based on the first transistor T1 .
  • a buffer layer may be disposed between the first conductive layer and the substrate SUB.
  • the buffer layer may be disposed on the entire surface of the substrate SUB.
  • the buffer layer may prevent diffusion of impurity ions, prevent penetration of moisture or external air, and perform a surface planarization function.
  • the buffer layer may include silicon nitride, silicon oxide, or silicon oxynitride.
  • the first insulating layer INS1 may be disposed on the substrate SUB and the first conductive layer.
  • the first insulating layer INS1 may be generally disposed over the entire surface of the substrate SUB.
  • the first insulating layer INS1 may be formed of an inorganic insulating material such as silicon oxide, silicon nitride, silicon oxynitride, hafnium oxide, aluminum oxide, titanium oxide, tantalum oxide, or zinc oxide, or an acrylic resin, an epoxy resin, a phenol resin, or a polyamide-based material. It may include an organic insulating material such as a resin, a polyimide-based resin, an unsaturated polyester-based resin, a polyphenylene-based resin, a polyphenylene sulfide-based resin, or benzocyclobutene.
  • the first insulating layer INS1 may be a single layer or a multi-layered layer including stacked layers of different materials.
  • the semiconductor layer may be disposed on the first insulating layer INS1 .
  • the semiconductor layer may be an active layer forming a channel of the first transistor T1 .
  • the semiconductor layer may include a source region and a drain region in contact with a first transistor electrode (or a source electrode) and a second transistor electrode (or a drain electrode), which will be described later.
  • a region between the source region and the drain region may be a channel region.
  • the semiconductor layer may include a semiconductor pattern SCL.
  • the semiconductor pattern SCL may constitute a channel of the first transistor T1 (or the second transistor T2 ).
  • the semiconductor pattern SCL may include an oxide semiconductor.
  • the channel region of the semiconductor pattern SCL is a semiconductor pattern that is not doped with an impurity, and may be an intrinsic semiconductor.
  • a source region and a drain region of the semiconductor pattern SCL may be a semiconductor pattern doped with impurities.
  • the impurity an n-type impurity may be used.
  • the second insulating layer INS2 (or the gate insulating layer) may be disposed on the semiconductor layer and the first insulating layer INS1 .
  • the second insulating layer INS2 may be generally disposed over the entire surface of the substrate SUB.
  • the second insulating layer INS2 may be a gate insulating layer having a gate insulating function.
  • the second insulating layer INS2 may include an inorganic insulating material such as a silicon compound or a metal oxide.
  • the second conductive layer may be disposed on the second insulating layer INS2 .
  • the second conductive layer may include a gate electrode GE (or a first conductive pattern) and a first sub power line PL2_1 .
  • the second conductive layer may further include wirings (eg, scan lines and gate lines) connected to the gate electrode GE of the transistor or constituting the gate electrode GE, capacitor electrodes, and the like.
  • the gate electrode GE may overlap the semiconductor pattern SCL and may constitute a gate electrode of the first transistor T1 .
  • the second power VSS described with reference to FIG. 9 may be applied to the first sub power line PL2_1 .
  • the second conductive layer includes molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), It may include one or more metals selected from iridium (Ir), chromium (Cr), titanium (Ti), tantalum (Ta), tungsten (W), and copper (Cu).
  • the second conductive layer may have a single-layer or multi-layer structure.
  • the third insulating layer INS3 (or the interlayer insulating layer) may be disposed on the second conductive layer and may be disposed over the entire surface of the substrate SUB.
  • the third insulating layer INS3 may be an interlayer insulating layer that insulates the second conductive layer and the third conductive layer.
  • the third insulating layer INS3 is formed of an inorganic insulating material such as silicon oxide, silicon nitride, silicon oxynitride, hafnium oxide, aluminum oxide, titanium oxide, tantalum oxide, or zinc oxide, or an acrylic resin, an epoxy resin, a phenol resin, or a polyamide-based material.
  • the resin may include an organic insulating material such as a polyimide-based resin, an unsaturated polyester-based resin, a polyphenylene-based resin, a polyphenylene sulfide-based resin, or benzocyclobutene.
  • the third insulating layer INS3 may be a single layer or a multi-layered layer including stacked layers of different materials.
  • the third conductive layer may be disposed on the third insulating layer INS3 .
  • the third conductive layer may include a first transistor electrode ET1 (or a second conductive pattern), a second transistor electrode ET2 (or a third conductive pattern), and a second sub-power line PL2_2 . have.
  • the third conductive layer may further include wirings (eg, data lines) and power lines connected to at least one of the first transistor electrode ET1 and the second transistor electrode ET2 .
  • the first transistor electrode ET1 overlaps a partial region of the semiconductor pattern SCL (eg, a source region of the first transistor T1 ), and overlaps with a partial region of the semiconductor pattern SCL exposed through the contact hole. can connect.
  • the first transistor electrode ET1 may constitute a first electrode (eg, a source electrode) of the first transistor T1 .
  • the second transistor electrode ET2 overlaps a partial region of the semiconductor pattern SCL (eg, a drain region of the first transistor T1 ), and the semiconductor pattern SCL is exposed through the contact hole. Some areas can be accessed.
  • the second transistor electrode ET2 may constitute a second electrode (eg, a drain electrode) of the first transistor T1 .
  • the second sub power line PL2_2 may be connected to the first sub power line PL2_1 exposed through the contact hole.
  • the second sub power line PL2_2 together with the first sub power line PL2_1 may constitute a power line for supplying the second power VSS to the pixel (PXL of FIG. 9 ).
  • the third conductive layer similar to the second conductive layer, includes molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel ( Ni), neodymium (Nd), iridium (Ir), chromium (Cr), titanium (Ti), tantalum (Ta), tungsten (W), may include one or more metals selected from copper (Cu).
  • the third conductive layer may have a single-layer or multi-layer structure.
  • the fourth insulating layer INS4 may be disposed on the third conductive layer and may be disposed over the entire surface of the substrate SUB.
  • the fourth insulating layer INS4 may be an interlayer insulating layer that insulates the third conductive layer and the fourth conductive layer.
  • the fourth insulating layer INS4 may include an inorganic insulating material or an organic insulating material.
  • the fourth conductive layer may be disposed on the fourth insulating layer INS4 .
  • the fourth conductive layer may include a first bridge pattern BRP1 and a second bridge pattern BRP2.
  • the first bridge pattern BRP1 may overlap the first transistor electrode ET1 of the first transistor T1 and may be connected to the exposed first transistor electrode ET1 through a contact hole.
  • the first bridge pattern BRP1 may connect a first electrode ELT1 and a first transistor T1 to be described later.
  • the second bridge pattern BRP1 may overlap the second sub power line PL2_2 and may be connected to the second sub power line PL2_2 exposed through the contact hole.
  • the second bridge pattern BRP2 may connect a second electrode ELT2 to be described later and a second sub power line PL2_2 .
  • the passivation layer PSV may be disposed on the fourth conductive layer and the fourth insulating layer INS4 .
  • the passivation layer PSV may be provided in a form including an organic insulating layer, an inorganic insulating layer, or an organic insulating layer disposed on the inorganic insulating layer.
  • a first contact hole CNT1 exposing the first bridge pattern BRP1 and a second contact hole CNT2 exposing the second bridge pattern BRP2 may be formed in the passivation layer PSV.
  • the light emitting device layer LDL includes first to third bank patterns PW1 , PW2 and PW3 sequentially disposed and/or formed on the pixel circuit layer PCL, first to third electrodes ELT1 , ELT2 , ELT3), the first passivation layer PAS1 (or the fifth insulating layer), the first and second light emitting devices LD1 and LD2, the second passivation layer PAS1 (or the sixth insulating layer), the second It may include a third contact electrode CNE3 , a third passivation layer PAS3 (or a seventh insulating layer), and first and second contact electrodes CNE1 and CNE2 .
  • the first to third bank patterns PW1 , PW2 , and PW3 may be disposed on the pixel circuit layer PCL (or the passivation layer PSV).
  • the first to third bank patterns PW1 , PW2 , and PW3 may be disposed to be spaced apart from each other in the emission area (EMA of FIG. 14 ).
  • the first to third bank patterns PW1 , PW2 , and PW3 may protrude in a third direction (Z-axis direction) on the pixel circuit layer PCL.
  • the first to third bank patterns PW1 , PW2 , and PW3 may have substantially the same height, but is not limited thereto.
  • the first bank pattern PW1 may be disposed between the pixel circuit layer PCL and the first electrode ELT1 .
  • the first bank pattern PW1 may be disposed adjacent to the first end EP1 of the first light emitting device LD1 .
  • one side surface of the first bank pattern PW1 is positioned at a distance adjacent to the first end EP1 of the first light emitting element LD1 , so that the first end EP1 of the first light emitting element LD1 and may be arranged to face each other.
  • the second bank pattern PW2 may be disposed between the pixel circuit layer PCL and the second electrode ELT2 .
  • the second bank pattern PW2 may be disposed adjacent to the second end EP2 of the first light emitting device LD1 .
  • one side of the second bank pattern PW2 is positioned at a distance adjacent to the second end EP2 of the first light emitting element LD1 and is adjacent to the second end EP2 of the first light emitting element LD1 and may be arranged to face each other.
  • the second bank pattern PW2 may be disposed adjacent to the second end EP2 of the second light emitting device LD2 .
  • the other side surface of the second bank pattern PW2 is positioned at a distance adjacent to the second end EP2 of the second light emitting element LD2 and is adjacent to the second end EP2 of the second light emitting element LD2. may be arranged to face each other.
  • the third bank pattern PW3 may be disposed between the pixel circuit layer PCL and the third electrode ELT3 .
  • the third bank pattern PW3 may be disposed adjacent to the first end EP1 of the second light emitting device LD2 .
  • one side surface of the third bank pattern PW3 is positioned at a distance adjacent to the first end EP1 of the second light emitting element LD2 , and is positioned at a distance adjacent to the first end EP1 of the second light emitting element LD2 and may be arranged to face each other.
  • the first to third bank patterns PW1 , PW2 , and PW3 may include an insulating material including an inorganic material and/or an organic material.
  • the first to third bank patterns PW1 , PW2 , and PW3 include at least one inorganic layer including various currently known inorganic insulating materials including silicon nitride (SiNx) or silicon oxide (SiOx). can do.
  • the first to third bank patterns PW1 , PW2 , and PW3 may include at least one layer of organic and/or photoresist layers including various currently known organic insulating materials, or include organic/inorganic materials. It may be composed of a single-layer or multi-layer insulator including a complex one. That is, the constituent materials of the first to third bank patterns PW1 , PW2 , and PW3 may be variously changed.
  • the first to third bank patterns PW1 , PW2 , and PW3 may function as a reflective member.
  • the first to third bank patterns PW1 , PW2 , and PW3 are light emitted from each light emitting device LD together with the first to third electrodes ELT1 , ELT2 and ELT3 provided thereon. may serve as a reflective member for improving the optical efficiency of the pixel PXL by guiding the light to a desired direction.
  • the first to third electrodes ELT1 , ELT2 , and ELT3 may be respectively disposed on the first to third bank patterns PW1 , PW2 , and PW3 .
  • the first to third electrodes ELT1 , ELT2 , and ELT3 may be disposed to be spaced apart from each other in the emission area ( EMA of FIG. 14 ).
  • Each of the first to third electrodes ELT1 , ELT2 , and ELT3 may include at least one conductive material.
  • each of the first to third electrodes ELT1, ELT2, and ELT3 is Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, a metal such as an alloy thereof, ITO , IZO, ZnO, a conductive oxide such as ITZO, and may include at least one material of a conductive polymer such as PEDOT, but is not limited thereto.
  • each of the first to third electrodes ELT1 , ELT2 , and ELT3 may be configured as a single layer or a multilayer.
  • each of the first to third electrodes ELT1 , ELT2 , and ELT3 may include at least one reflective electrode layer.
  • each of the first to third electrodes ELT1 , ELT2 , and ELT3 includes at least one transparent electrode layer disposed on and/or under the reflective electrode layer, and the reflective electrode layer and/or the transparent electrode layer. It may optionally further include at least one of the at least one conductive capping layer.
  • a reflective electrode layer of each of the first to third electrodes ELT1 , ELT2 , and ELT3 may be formed of a conductive material having a uniform reflectivity.
  • the reflective electrode layer may include at least one of metals such as Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, and alloys thereof, but is not limited thereto. That is, the reflective electrode layer may be formed of various reflective conductive materials.
  • each of the first to third electrodes ELT1, ELT2, and ELT3 includes a reflective electrode layer
  • both ends of each of the first and second light emitting devices LD1 and LD2 that is, the first and second ends
  • the light emitted from EP1 and EP2 may be further propagated in a direction in which an image is displayed (eg, a front direction).
  • the first to third electrodes ELT1 , ELT2 , and ELT3 have an inclined surface or a curved surface corresponding to the shape of the first to third bank patterns PW1 , PW2 and PW3 , and the light emitting devices LD1 and LD2 .
  • a first passivation layer PAS1 may be disposed on one region of the first to third electrodes ELT1 , ELT2 , and ELT3 .
  • the first passivation layer PAS1 is formed to cover one region of the first to third electrodes ELT1 , ELT2 , and ELT3 , and the first to third electrodes ELT1 , ELT2 , and ELT3 An opening exposing another region may be included.
  • the first passivation layer PAS1 may be formed to primarily cover the first to third electrodes ELT1 , ELT2 , and ELT3 entirely. After the light emitting devices LD are supplied and aligned on the first passivation layer PAS1 , the first passivation layer PAS1 is formed in first to second contact portions at predetermined first and second contact portions as shown in FIG. 15 . It may be partially opened to expose the third electrodes ELT1 , ELT2 , and ELT3 . Alternatively, the first passivation layer PAS1 may be patterned in the form of an individual pattern that is locally disposed under the light emitting devices LD after the supply and alignment of the light emitting devices LD are completed.
  • the first passivation layer PAS1 is formed between the first and second electrodes ELT1 and ELT2 and the first light emitting device LD1 and between the second and third electrodes ELT2 and ELT3 and the second At least one region of each of the first to third electrodes ELT1 , ELT2 , and ELT3 may be exposed between the light emitting devices LD2 .
  • the first passivation layer PAS1 is formed to cover the first to third electrodes ELT1 , ELT2 , and ELT3 after the first to third electrodes ELT1 , ELT2 , and ELT3 are formed.
  • the to third electrodes ELT1 , ELT2 , and ELT3 may be damaged or metal may be prevented from being deposited.
  • the first passivation layer PAS1 may stably support the light emitting devices LD1 and LD2 . In some embodiments, the first passivation layer PAS1 may be omitted.
  • the light emitting elements LD1 and LD2 may be supplied and aligned in the light emitting area (EMA of FIG. 14 ) in which the first passivation layer PAS1 is formed.
  • the light emitting elements LD1 and LD2 are supplied to the light emitting area EMA through an inkjet method or the like, and the light emitting elements LD1 and LD2 are connected to the first to third electrodes ELT1 , ELT2 and ELT3 .
  • Alignment may be performed between the first and second electrodes ELT1 and ELT2 and between the second and third electrodes ELT2 and ELT3 by an applied predetermined alignment voltage (or alignment signal).
  • the second passivation layer PAS2 is formed on the light emitting devices LD1 and LD2, in particular, on the first light emitting device LD1 arranged between the first and second electrodes ELT1 and ELT2, and on the second and Each of the first and second ends EP1 and EP2 of each of the light emitting devices LD1 and LD2 is disposed on the second light emitting device LD2 arranged between the third electrodes ELT2 and ELT3. can be exposed.
  • the second passivation layer PAS2 does not cover the first and second ends EP1 and EP2 of each of the light emitting devices LD1 and LD2 , and does not cover one region of the first light emitting device LD1 . It can be placed only partially.
  • the second passivation layer PAS2 may be formed in an independent pattern, but is not limited thereto.
  • the separation space is the second passivation layer PAS2.
  • the light emitting devices LD1 and LD2 may be supported more stably.
  • the second contact electrode CNE2 includes the second and third electrodes ELT2 and ELT3 , the second end EP2 of the first light emitting element LD1 , and the first end EP2 of the second light emitting element LD2 . EP1).
  • the second contact electrode CNE2 may electrically connect the second end EP2 of the first light emitting device LD1 and the first end EP1 of the second light emitting device LD2.
  • the second contact electrode CNE2 is disposed on the second electrode ELT2 , and may be insulated from the second electrode ELT2 by the first passivation layer PAS1 . Also, the second contact electrode CNE2 is disposed on the second end EP2 of the first light emitting device LD1 to be in contact with the second end EP2 of the first light emitting device LD1 adjacent to the second electrode ELT2 . can be placed in Furthermore, the second contact electrode CNE2 may be disposed on the third electrode ELT3 to be in contact with the third electrode ELT3 . For example, the second contact electrode CNE2 may be disposed to contact the third electrode ELT3 on one region of the third electrode ELT3 that is not covered by the first passivation layer PAS1 . Also, the second contact electrode CNE2 is disposed on the first end EP1 of the second light emitting device LD2 to be in contact with the first end EP1 of the second light emitting device LD2 adjacent to the third electrode ELT3 . can be placed in
  • the second contact electrode CNE2 may be partially disconnected by the plurality of cutting lines CL.
  • the cutting line CL may pass through the second contact electrode CNE2 to partially expose a top surface of the first passivation layer PAS1 disposed under the second contact electrode CNE2 .
  • the conductive pattern CP connected to the first end EP1 of the second sub-light emitting device (LD22 of FIG. 14 ) by the cutting line CL may float, so that the lighting failure of the pixel PXL is repaired. This can be done as described above.
  • the third passivation layer PAS3 may be disposed on the second contact electrode CNE2 and the conductive pattern CP.
  • the third passivation layer PAS3 may cover the second contact electrode CNE2 and the conductive pattern CP.
  • the third passivation layer PAS3 may partially contact the upper surface of the first passivation layer PAS1 exposed by the above-described cutting line CL.
  • the first contact electrode CNE1 and the third contact electrode CNE3 are the first electrode ELT1 , the second electrode ELT2 , the first end EP1 of the first light emitting device LD1 , and the second light emitting device It may be disposed on the second end EP2 of the LD2 .
  • the first contact electrode CNE1 and the third contact electrode CNE3 may be disposed on the same layer as shown in FIG. 15 . In this case, the first contact electrode CNE1 and the third contact electrode CNE3 may be formed in the same process using the same conductive material, but are not limited thereto.
  • the first contact electrode CNE1 may electrically connect the first end EP1 of the first light emitting device LD1 and the first electrode ELT1 .
  • the third contact electrode CNE3 may electrically connect the second end EP2 of the second light emitting device LD2 and the second electrode ELT2 .
  • the first contact electrode CNE1 may be disposed on the first electrode ELT1 to be in contact with the first electrode ELT1 .
  • the first contact electrode CNE1 may be disposed to be in contact with the first electrode ELT1 on an area of the first electrode ELT1 not covered by the first passivation layer PAS1 .
  • the first contact electrode CNE1 is disposed on the first end EP1 of the first light emitting device LD1 to be in contact with the first end EP1 of the first light emitting device LD1 adjacent to the first electrode ELT1 . can be placed in That is, the first contact electrode CNE1 may be disposed to cover the first end EP1 of the first light emitting device LD1 and at least one region of the corresponding first electrode ELT1 .
  • the third contact electrode CNE3 may be disposed on the second electrode ELT2 to be in contact with the second electrode ELT2 .
  • the third contact electrode CNE3 may be disposed to contact the second electrode ELT2 on one region of the second electrode ELT2 that is not covered by the first passivation layer PAS1 .
  • the third contact electrode CNE3 is disposed on the second end EP2 of the second light emitting device LD2 to be in contact with the second end EP2 of the second light emitting device LD2 adjacent to the second electrode ELT2 . can be placed in That is, the third contact electrode CNE3 may be disposed to cover the second end EP2 of the second light emitting device LD2 and at least one region of the corresponding second electrode ELT2 .
  • each of the first to third passivation layers PAS1, PAS2, and PAS3 may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material. have.
  • the first contact electrode CNE1 (or the third contact electrode CNE3) and the second contact electrode CNE2 are disposed on different layers with the third passivation layer PAS3 interposed therebetween.
  • the first to third contact electrodes CNE1 , CNE2 , and CNE3 are not limited thereto.
  • first and second contact electrodes CNE1 and CNE2 overlap each other
  • the present invention is not limited thereto.
  • the first and second contact electrodes CNE1 and CNE2 may not overlap each other.
  • the first and second contact electrodes CNE1 and CNE2 may be disposed on the same layer.
  • the first to third contact electrodes CNE1 , CNE2 , and CNE3 may be disposed on the first passivation layer PAS1 (and the second passivation layer PAS2 ).
  • a disposition relationship (or overlapping relationship) between the first to third contact electrodes CNE1 , CNE2 , and CNE3 , the first to third electrodes ELT1 , ELT2 , and ELT3 , and the light emitting devices LD1 and LD2 is Since the arrangement relationship described with reference to FIG. 15 is substantially the same as or similar to that of FIG. 15 , the overlapping description will be omitted.
  • the first contact electrode CNE1 and the second contact electrode CNE2 are spaced apart from each other on the first light emitting device LD1
  • the second contact electrode CNE2 and the third contact electrode CNE3 are the second light emitting devices It may be disposed spaced apart from each other on (LD2).
  • the first contact electrode CNE1 and the second contact electrode CNE2 may not overlap each other, and the second contact electrode CNE2 and the third contact electrode CNE3 may not overlap each other.
  • the fourth passivation layer PAS4 covers the first to third electrodes ELT1 , ELT2 and ELT3 , the light emitting devices LD1 and LD2 , and the first to third contact electrodes CNE1 , CNE2 , and CNE3 .
  • one surface of the substrate SUB on which the first to third electrodes ELT1, ELT2, and ELT3, the light emitting devices LD1 and LD2, and the first to third contact electrodes CNE1, CNE2, and CNE3 are formed may be formed and/or disposed on.
  • the fourth passivation layer PAS4 may include, but is not limited to, a thin film encapsulation layer including at least one inorganic layer and/or an organic layer.
  • at least one overcoat layer (eg, a layer for planarizing the upper surface of the light emitting device layer LDL) may be further disposed on the fourth passivation layer PAS4 .
  • the first end portion ( The conductive pattern CP connected to the EP1 may be floating. Accordingly, even if the second sub-light emitting element LD22, that is, a defective light emitting element, exists in the pixel PXL, the lighting failure of the pixel PXL can be repaired by disconnecting the conductive pattern CP from the second contact electrode CNE2.
  • the remaining first sub light emitting devices LD21 except for the second sub light emitting device LD22 are disposed to surround at least a portion of the first sub light emitting device LD21 through the second contact electrode CNE2. It may be electrically connected to receive a driving signal provided along the first path PATH1 to be normally lit. That is, the non-emission area due to the repair of the display device may be minimized.
  • 17 is a plan view illustrating a pixel according to another exemplary embodiment.
  • 18 is a cross-sectional view taken along the line II-II' of FIG. 17 .
  • the pixel PXL according to the present exemplary embodiment further includes a connection electrode CE electrically connecting the conductive pattern CP and the second contact electrode CNE2 to FIG. 14 . It is different from the embodiment of FIG. 16 .
  • the second contact electrode CNE2 may be partially disconnected by the plurality of cutting lines CL.
  • a conductive pattern CP may be positioned between the cutting lines CL.
  • the conductive pattern CP may be a portion where the second contact electrode CNE2 is disconnected by the cutting line CL.
  • the conductive pattern CP may include a first conductive pattern CP1 and a second conductive pattern CP2 that are electrically separated from each other.
  • the first conductive pattern CP1 and the second conductive pattern CP2 may be spaced apart from each other by the cutting line CL to be electrically separated from each other.
  • One end of the first conductive pattern CP1 is in contact with the first end EP1 of the first sub-light emitting device LD21 among the second light emitting devices LD2, and the other end of the first conductive pattern CP1 is in contact with the third electrode ( ELT3).
  • One end of the second conductive pattern CP2 is in contact with the first end EP1 of the second sub-light emitting device LD22 among the second light emitting devices LD2, and the other end of the second conductive pattern CP2 is in contact with the third electrode ( ELT3).
  • the second sub-light emitting device LD22 that is, the second conductive pattern CP2 connected to the defective light emitting device may be disconnected from the second contact electrode CNE2 and the first conductive pattern CP1 by the cutting line CL. . Accordingly, as described above, since the second conductive pattern CP2 may float, the lighting failure of the pixel PXL may be repaired even if a defective light emitting device is present.
  • connection electrode CE may be disposed on the first conductive pattern CP1 and the second contact electrode CNE2 .
  • One end of the connection electrode CE may be connected to one end of the first conductive pattern CP1 disconnected by the cutting line CL, and the other end of the connection electrode CE may be connected to one end of the second contact electrode CNE2. have. Accordingly, the first conductive pattern CP1 disconnected by the cutting line CL and the second contact electrode CNE2 may be electrically connected to each other by the connection electrode CE.
  • the first sub light emitting element LD21 that is, the normal light emitting element is connected to the connection electrode It may be electrically connected to the first electrode ELT1 and the second electrode ELT2 by CE. That is, since the first sub-light emitting devices LD21 may be normally turned on by receiving the driving signal provided along the first path PATH1 , it is possible to minimize the non-emission area due to repair, as described above.
  • 19 is a plan view illustrating a pixel according to another exemplary embodiment.
  • the arrangement direction of the first and second light emitting elements LD1 and LD2 is different from that of the exemplary embodiment of FIGS. 17 and 18 .
  • Each of the first electrode ELT1 , the second electrode ELT2 , and the third electrode ELT3 extends in the second direction (Y-axis direction) in the pixel area PXA, and extends in the first direction (Y-axis direction). Accordingly, they may be disposed to be spaced apart from each other.
  • the first electrode ELT1 is connected to the second power source VSS (or the second power line) described with reference to FIG. 9
  • the second electrode ELT2 is the first transistor ( ELT2 ) described with reference to FIG. 9 .
  • M1 can be connected.
  • an AC voltage is applied to the first electrode ELT1 and the third electrode ELT3 and a reference voltage (eg, ground) is applied to the second electrode ELT2.
  • a reference voltage eg, ground
  • the first end EP1 of the first light emitting element LD1 faces the second electrode ELT2
  • the second end EP2 of the first light emitting element LD1 is connected to the first electrode ELT1 .
  • the first light emitting devices LD1 may be arranged to face each other.
  • the first end EP1 of the second light emitting device LD2 faces the second electrode ELT2
  • the second end EP2 of the second light emitting device LD2 faces the third electrode ELT3 .
  • the second light emitting devices LD2 may be arranged to face each other.
  • the first contact electrode CNE1 is formed on the second end EP2 of the first light emitting device LD1 and at least one region of the first electrode ELT1 corresponding to the second end EP2 of the first light emitting device LD1 .
  • the second end EP2 may be physically and/or electrically connected to the first electrode ELT1 .
  • the second contact electrode CNE2 may be formed on the first end EP1 of the first light emitting device LD1 and at least one region of the corresponding second electrode ELT2 .
  • the second contact electrode CNE2 bypasses the third contact electrode CNE3 or the second light emitting element LD2 and extends, and the second end EP2 of the second light emitting element LD2 and the second end EP2 corresponding thereto It may be formed on at least one region of the third electrode ELT3 .
  • the second contact electrode CNE2 may electrically connect the first end EP1 of the first light emitting device LD1 and the second end EP2 of the second light emitting device LD2.
  • the third contact electrode CNE3 is formed on the first end EP1 of the second light emitting element LD2 and at least one region of the second electrode ELT2 corresponding thereto, and is formed on the second light emitting element LD2 of the second light emitting element LD2 .
  • the first end EP1 may be physically and/or electrically connected to the second electrode ELT2 .
  • the second contact electrode CNE2 may be partially disconnected from the cutting line CL as described above.
  • the first conductive pattern CP1 and the second conductive pattern CP2 may be spaced apart from each other by the cutting line CL to be electrically separated from each other.
  • One end of the first conductive pattern CP1 is in contact with the first end EP1 of the first sub-light emitting device LD21 among the second light emitting devices LD2, and the other end of the first conductive pattern CP1 is in contact with the third electrode ( ELT3).
  • One end of the second conductive pattern CP2 is in contact with the first end EP1 of the second sub-light emitting device LD22 among the second light emitting devices LD2, and the other end of the second conductive pattern CP2 is in contact with the third electrode ( ELT3).
  • the second sub-light emitting device LD22 that is, the second conductive pattern CP2 connected to the defective light emitting device may be disconnected from the second contact electrode CNE2 and the first conductive pattern CP1 by the cutting line CL. . Accordingly, as described above, since the second conductive pattern CP2 may float, the lighting failure of the pixel PXL may be repaired even if a defective light emitting device is present.
  • the first conductive pattern CP1 disconnected by the cutting line CL and the second contact electrode CNE2 may be electrically connected to each other by the connection electrode CE.
  • the first sub light emitting device LD21 that is, the normal light emitting device may be electrically connected to the first electrode ELT1 and the second electrode ELT2 by the connection electrode CE. That is, since the first sub light emitting devices LD21 may be normally turned on by receiving the driving signal provided along the second path PATH2 , it is possible to minimize the non-emission area due to repair, as described above.
  • FIG. 20 is a cross-sectional view taken along line III-III' of FIG. 19 .
  • the first and second sub power lines PL2_1 and PL2_2 may be disposed to overlap the first electrode ELT1 and may be connected to the first electrode ELT1 through the second contact hole CNT2. have. Also, the first transistor T1 may overlap the second electrode ELT2 and may be connected to the second electrode ELT2 through the first contact hole CNT2 .
  • the first contact electrode CNE1 (or the third contact electrode CNE3) and the second contact electrode CNE2 are disposed on different layers with the third passivation layer PAS3 interposed therebetween.
  • the first to third contact electrodes CNE1 , CNE2 , and CNE3 are not limited thereto.
  • the first and second contact electrodes CNE1 and CNE2 (or the first to third contact electrodes CNE1 , CNE2 and CNE3 ) may be disposed on the same layer.
  • 21 is a plan view illustrating a pixel according to another exemplary embodiment. 22 is a cross-sectional view taken along line IV-IV' of FIG. 21 .
  • the second contact electrode CNE2 is at least disposed between a plurality of first regions CNE21 and the first regions CNE21 spaced apart from each other. It is different from the embodiment of FIGS. 14 to 16 in that it includes one second area CNE22.
  • the second contact electrode CNE2 may include at least two first regions CNE21 spaced apart from each other.
  • the first regions CNE21 may extend along the second direction (Y-axis direction) and may be disposed to be spaced apart from each other in the first direction (X-axis direction).
  • Y-axis direction the case in which the second contact electrode CNE2 has two first regions CNE21 disposed on the side of the first end EP1 of the second light emitting device LD2 is exemplified. The number is not limited thereto.
  • the first area CNE21 may be partially disconnected by the plurality of cutting lines CL.
  • a conductive pattern CP may be positioned between the cutting lines CL.
  • the conductive pattern CP may be a portion in which the first area CNE21 is disconnected by the cutting line CL. That is, the conductive pattern CP and the first region CNE21 may be formed of the same conductive material.
  • the conductive pattern CP may include a first conductive pattern CP1 and a second conductive pattern CP2 that are electrically separated from each other.
  • the first conductive pattern CP1 and the second conductive pattern CP2 may be spaced apart from each other by the cutting line CL to be electrically separated from each other.
  • One end of the first conductive pattern CP1 is in contact with the first end EP1 of the first sub-light emitting device LD21 among the second light emitting devices LD2, and the other end of the first conductive pattern CP1 is in the second region ( CNE22).
  • One end of the second conductive pattern CP2 is in contact with the first end EP1 of the second sub-light emitting device LD22 among the second light emitting devices LD2, and the other end of the second conductive pattern CP2 is in contact with the third electrode ( ELT3).
  • the first end EP1 of the second sub-light emitting device LD22 is The connected second conductive pattern CP2 may float. Accordingly, even when the second sub light emitting element LD22 , that is, a defective light emitting element exists, the lighting failure of the pixel PXL may be repaired by disconnecting the second conductive pattern CP2 .
  • the second area CNE22 may be disposed between the first areas CNE21 spaced apart from each other.
  • the first regions CNE21 spaced apart from each other may be electrically connected to each other by the second regions CNE22.
  • One end of the second area CNE22 may be connected to one of the first areas CNE21 , and the other end of the second area CNE22 may be connected to the other one of the first areas CNE21 .
  • the second area CNE22 may be disposed between the first area CNE21 and the conductive pattern CP.
  • the second area CNE22 may be disposed between the first area CNE21 and the first conductive pattern CP1 .
  • the first region CNE21 and the first conductive pattern CP1 spaced apart from each other may be electrically connected to each other by the second region CNE22.
  • One end of the second region CNE22 may be connected to the first region CNE21 , and the other end of the second region CNE22 may be connected to the first conductive pattern CP1 .
  • the first conductive pattern CP1 is connected to the remaining portion of the first area CNE21 by the second area CNE22. It may be electrically connected to some. That is, the first sub-light emitting device LD21 may be electrically connected to the first electrode ELT1 and the second electrode ELT2 by the second region CNE22 . That is, the first sub-light emitting devices LD21 can be normally turned on by receiving the driving signal provided along the third path PATH3 , so that the non-emission area due to repair can be minimized.
  • first areas CNE21 spaced apart from each other are connected by two second areas CNE22, and the first conductive pattern CP1 and the first area CNE21 are one second area ( CNE22) has been exemplified, but the arrangement and number of the second regions CNE22 are not limited thereto.
  • the second area CNE22 may be integrally formed with the first area CNE21. That is, the second region CNE22 and the first region CNE21 may be formed of the same conductive layer.
  • FIG. 23 is a plan view illustrating a pixel according to another exemplary embodiment.
  • the pixel PXL according to the present exemplary embodiment further includes a connection electrode CE electrically connecting the conductive pattern CP and the second contact electrode CNE2 to FIGS. 21 and 22 .
  • a connection electrode CE electrically connecting the conductive pattern CP and the second contact electrode CNE2 to FIGS. 21 and 22 .
  • the first area CNE21 may be partially disconnected by the plurality of cutting lines CL.
  • a conductive pattern CP may be positioned between the cutting lines CL.
  • the conductive pattern CP may be a portion in which the first area CNE21 is disconnected by the cutting line CL.
  • the conductive pattern CP may include a first conductive pattern CP1 and a second conductive pattern CP2 that are electrically separated from each other.
  • the first conductive pattern CP1 and the second conductive pattern CP2 may be spaced apart from each other by the cutting line CL to be electrically separated from each other.
  • the first conductive pattern CP1 is in contact with the first end EP1 of the first sub-light-emitting device LD21 among the second light-emitting devices LD2
  • the second conductive pattern CP2 is in contact with the second light-emitting device LD2 of the second light-emitting device LD2 . It may be in contact with the first end EP1 of the second sub-light emitting device LD22.
  • the second sub-light emitting device LD22 that is, the second conductive pattern CP2 connected to the defective light emitting device may be disconnected from the first region CNE21 and the first conductive pattern CP1 by the cutting line CL. Accordingly, as described above, since the second conductive pattern CP2 may float, the lighting failure of the pixel PXL may be repaired even if a defective light emitting device is present.
  • the first conductive pattern CP1 may be electrically connected to the first electrode ELT1 and the second electrode ELT2 by the second region CNE22 and/or the connection electrode CE.
  • a portion of the first conductive pattern CP1 may have one end in contact with the first end EP1 of the first sub-light emitting device LD21 and the other end in contact with the second region CNE22 .
  • One end of the second region CNE22 may be connected to the first conductive pattern CP1 , and the other end of the second region CNE22 may be connected to the first region CNE21 .
  • the first conductive pattern CP1 may be electrically connected to the first electrode ELT1 and the second electrode ELT2 through the first region CNE21 and the second region CNE22 .
  • the other portion of the first conductive pattern CP1 may have one end in contact with the first end EP1 of the first sub-light emitting device LD21 and the other end in contact with the connection electrode CE.
  • One end of the connection electrode CE may be connected to one end of the first conductive pattern CP1
  • the other end of the connection electrode CE may be connected to one end of the first region CNE21 .
  • the first conductive pattern CP1 may be electrically connected to the first electrode ELT1 and the second electrode ELT2 through the connection electrode CE. That is, even when the cutting line CL is formed between the first sub light emitting devices LD21 during the repair process, the first sub light emitting devices LD21 are formed by the second region CNE22 and/or the connection electrode CE.
  • first electrode ELT1 and the second electrode ELT2 may be electrically connected to the first electrode ELT1 and the second electrode ELT2 . That is, as described above, since the first sub light emitting devices LD21 can be normally turned on by receiving the driving signal provided along the fourth path PATH4 , the non-emission area due to repair can be minimized as described above.
  • 24 is a plan view illustrating a pixel according to another exemplary embodiment.
  • the first region CNE21 in which the second contact electrode CNE2 is disposed on the side of the second end EP2 of the first light emitting device LD1 is further added. It is different from the embodiment of FIGS. 21 and 22 in that it includes.
  • the second contact electrode CNE2 may include a plurality of first regions CNE21 spaced apart from each other.
  • the first regions CNE21 may extend along the second direction (Y-axis direction) and may be disposed to be spaced apart from each other in the first direction (X-axis direction).
  • the second contact electrode CNE2 includes a pair of first regions CNE21 disposed on the side of the second end EP2 of the first light emitting element LD1 and the first end of the second light emitting element LD2 .
  • the pair of first areas CNE21 disposed on the side of EP1 is exemplified, the arrangement and number of the first areas CNE21 are not limited thereto.
  • the first area CNE21 may be partially disconnected by the plurality of cutting lines CL.
  • a conductive pattern CP may be positioned between the cutting lines CL.
  • the conductive pattern CP may be a portion in which the first area CNE21 is disconnected by the cutting line CL. That is, the conductive pattern CP and the first region CNE21 may be formed of the same conductive material.
  • the conductive pattern CP may be disposed on the side of the second end EP2 of the first light emitting element LD1 and/or the side of the first end EP1 of the second light emitting element LD2 .
  • the conductive pattern CP may include a first conductive pattern CP1 and a second conductive pattern CP2 that are electrically separated from each other.
  • the first conductive pattern CP1 and the second conductive pattern CP2 may be spaced apart from each other by the cutting line CL to be electrically separated from each other.
  • One end of a portion of the first conductive pattern CP1 may be in contact with the second end EP2 of the first sub light-emitting device LD11 of the first light emitting devices LD1 , and the other end may be in contact with the second region CNE22 .
  • One end of the other portion of the first conductive pattern CP1 may be in contact with the first end EP1 of the first sub-light emitting device LD21 among the second light emitting devices LD2 , and the other end may be in contact with the second region CNE22 . have.
  • One end of a portion of the second conductive pattern CP2 may be in contact with the second end EP2 of the second sub light emitting device LD12 of the first light emitting device LD1 , and the other end may be in contact with the second region CNE22 .
  • One end of the other portion of the second conductive pattern CP2 may be in contact with the first end EP1 of the second sub light-emitting device LD22 of the second light emitting devices LD2 , and the other end of the second conductive pattern CP2 may be in contact with the third electrode ELT3 .
  • the second conductive pattern CP2 As the second conductive pattern CP2 is disconnected from the first region CNE21 and the first conductive pattern CP1 by the cutting line CL, the second conductive pattern CP2 is connected to the ends of the second sub-light emitting devices LD12 and LD22.
  • the conductive pattern CP2 may be floating. Accordingly, even when the second sub light emitting devices LD12 and LD22 , that is, defective light emitting devices exist, the lighting failure of the pixel PXL may be repaired by disconnecting the second conductive pattern CP2 .
  • the second areas CNE22 may be disposed between the first areas CNE21 spaced apart from each other.
  • the first regions CNE21 spaced apart from each other may be electrically connected to each other by the second regions CNE22.
  • One end of the second area CNE22 may be connected to one of the first areas CNE21 , and the other end of the second area CNE22 may be connected to the other one of the first areas CNE21 .
  • the second area CNE22 may be disposed between the first area CNE21 and the conductive pattern CP.
  • the second area CNE22 may be disposed between the first area CNE21 and the first conductive pattern CP1 .
  • the first region CNE21 and the first conductive pattern CP1 spaced apart from each other may be electrically connected to each other by the second region CNE22.
  • One end of the second region CNE22 may be connected to the first region CNE21 , and the other end of the second region CNE22 may be connected to the first conductive pattern CP1 .
  • the first conductive pattern CP1 is connected to the remaining portion of the first area CNE21 by the second area CNE22. It may be electrically connected to some. That is, the first sub-light emitting devices LD11 and LD21 may be electrically connected to the first electrode ELT1 and the second electrode ELT2 by the second region CNE22. That is, since the first sub-light emitting devices LD11 and LD21 receive the driving signal provided along the fifth path PATH5 to be normally turned on, the non-emission area due to repair can be minimized.
  • first areas CNE21 spaced apart from each other are respectively connected by two second areas CNE22 , and the first conductive pattern CP1 and the first area CNE21 are one second area.
  • the arrangement and number of the second areas CNE22 are not limited thereto.
  • the second area CNE22 may be integrally formed with the first area CNE21. That is, the second region CNE22 and the first region CNE21 may be formed of the same conductive layer.
  • 25 is a plan view illustrating a pixel according to another exemplary embodiment. 26 is a cross-sectional view taken along the line V-V' of FIG. 25 .
  • At least the first contact electrode CNE1 is disposed between a plurality of first regions CNE11 and the first region CNE11 spaced apart from each other. It is different from the embodiments of FIGS. 21 and 22 in that it includes one second area CNE12.
  • the first contact electrode CNE1 may include at least two first regions CNE11 spaced apart from each other.
  • the first regions CNE11 may extend along the second direction (Y-axis direction) and may be disposed to be spaced apart from each other in the first direction (X-axis direction).
  • Y-axis direction the second direction
  • X-axis direction the first direction
  • the case in which the first contact electrode CNE1 has two first regions CNE11 disposed on the side of the first end EP1 of the first light emitting device LD1 is exemplified. The number is not limited thereto.
  • the first area CNE11 may be partially disconnected by the plurality of cutting lines CL.
  • a conductive pattern CP' may be positioned between the cutting lines CL.
  • the conductive pattern CP′ may be a portion in which the first area CNE11 is disconnected by the cutting line CL. That is, the conductive pattern CP′ and the first region CNE11 may be formed of the same conductive material.
  • the conductive pattern CP' may include a first conductive pattern CP1' and a second conductive pattern CP2' that are electrically separated from each other.
  • the first conductive pattern CP1 ′ and the second conductive pattern CP2 ′ may be spaced apart from each other by the cutting line CL to be electrically separated from each other.
  • One end of the first conductive pattern CP1 ′ is in contact with the first end EP1 of the first sub light emitting device LD11 of the first light emitting devices LD1 , and the other end of the first conductive pattern CP1 ′ is in contact with the second It may be in contact with the region CNE12.
  • One end of the second conductive pattern CP2 ′ is in contact with the first end EP1 of the second sub light emitting device LD12 among the first light emitting devices LD1 , and the other end of the second conductive pattern CP2 ′ is in contact with the first It may be in contact with the electrode ELT1.
  • the first end EP1 of the second sub-light emitting device LD12 is The second conductive pattern CP2 ′ connected to may be floating. Accordingly, even when the second sub-light emitting device LD12 , that is, a defective light emitting device exists, the lighting failure of the pixel PXL may be repaired by disconnecting the second conductive pattern CP2 .
  • the second area CNE12 may be disposed between the first areas CNE11 spaced apart from each other.
  • the first regions CNE11 spaced apart from each other may be electrically connected to each other by the second regions CNE12 .
  • One end of the second area CNE12 may be connected to one of the first areas CNE11 , and the other end of the second area CNE12 may be connected to the other one of the first areas CNE11 .
  • the second region CNE12 may be disposed between the first region CNE11 and the conductive pattern CP′.
  • the second area CNE12 may be disposed between the first area CNE11 and the first conductive pattern CP1 ′.
  • the first region CNE11 and the first conductive pattern CP1 ′ spaced apart from each other may be electrically connected to each other by the second region CNE12 .
  • One end of the second region CNE12 may be connected to the first region CNE11 , and the other end of the second region CNE12 may be connected to the first conductive pattern CP1 ′.
  • the first conductive pattern CP1 ′ remains connected to the first region CNE11 by the second region CNE12 .
  • the first sub-light emitting device LD11 may be electrically connected to the first electrode ELT1 and the second electrode ELT2 by the second region CNE12 . That is, since the first sub-light emitting devices LD11 receive the driving signal provided along the sixth path PATH6 to be normally turned on, the non-emission area due to repair can be minimized.
  • first regions CNE11 spaced apart from each other are connected by two second regions CNE12 , and the first conductive pattern CP1 ′ and the first region CNE11 are one second region.
  • the second area CNE12 may be integrally formed with the first area CNE11 . That is, the second region CNE12 and the first region CNE11 may be formed of the same conductive layer.
  • 27 to 29 are plan views illustrating a method for repairing a display device according to an exemplary embodiment.
  • the second sub light emitting device LD22 ie, a defective light emitting device
  • the first electrode ELT1 and the second electrode are formed by the second sub light emitting device LD22 .
  • ELT2 may be shorted. In this case, a defect in which light is not lit up to the first sub-light emitting device LD21 may occur.
  • the second light emitting device LD2 is disconnected by disconnecting the second contact electrode CNE2 connected to the first end EP1 of the second light emitting device LD2 .
  • the conductive pattern CP connected to the first end EP1 of the second sub-light emitting device LD22 may be floated.
  • the position of the second sub light emitting device LD22 is checked. and can be disconnected.
  • the cutting lines CL may be formed through a process such as laser cutting, but is not limited thereto.
  • the cutting line CL is partially formed only on one side and the other side of the first end EP1 of the second sub light emitting device LD22. Only the conductive pattern CP connected to the first end EP1 of the second sub-light emitting device LD22 may float. Accordingly, as described above, it is possible to repair the lighting failure of the pixel PXL due to the second sub light emitting element LD22.
  • the method of repairing a display device may further include forming a connection electrode CE for connecting the first sub-light emitting element LD21 to the second contact electrode CNE2.
  • the connection electrode CE may be formed to overlap the cutting line CL.
  • the connection electrode CE may be formed to overlap one end of the first conductive pattern CP1 disconnected by the cutting line CL and one end of the second contact electrode CNE2 .
  • the connection electrode CE may contact one end of the first conductive pattern CP1 disconnected by the cutting line CL and one end of the second contact electrode CNE2 .
  • the first conductive pattern CP1 disconnected by the cutting line CL and the second contact electrode CNE2 may be electrically connected to each other by the connection electrode CE.
  • the first sub-light emitting devices LD21 may be electrically connected to the first electrode ELT1 and the second electrode ELT2 by the connection electrode CE.
  • the first sub-light emitting devices LD21 may be normally turned on by receiving the driving signal provided along the first path PATH1 , it is possible to minimize the non-emission area due to repair, as described above.
  • the cutting line CL may be partially formed only on one side and the other side of the first end EP1 of the second sub light emitting device LD22. Therefore, the connection electrode CE for connecting the first sub-light emitting device LD21 may be omitted.
  • 30 to 32 are plan views illustrating a method for repairing a display device according to another exemplary embodiment.
  • the first electrode ELT1 and the second electrode ELT2 are shorted by the second sub light emitting device LD22 .
  • the second contact electrode CNE2 includes at least two first regions CNE21 and a second region CNE22 connecting the first regions CNE21
  • the second light emitting device ( The conductive pattern CP connected to the second sub-light emitting device LD22 may float by disconnecting the conductive pattern CP connected to the first end EP1 of the LD2 from the first region CNE21 .
  • the cutting lines CL are sequentially formed on one side and the other side of the first end EP1 of the second light emitting device LD2 to confirm the position of the second sub light emitting device LD22 and the first The region CNE21 may be disconnected.
  • the cutting lines CL may be formed through a process such as laser cutting, but is not limited thereto.
  • the cutting line CL is partially formed only on one side and the other side of the first end EP1 of the second sub light emitting device LD22. Only the conductive pattern CP connected to the first end EP1 of the second sub-light emitting device LD22 may float. Accordingly, as described above, it is possible to repair the lighting failure of the pixel PXL due to the second sub light emitting element LD22.
  • the first conductive pattern CP1 connected to the first sub-light emitting device LD21 by the cutting line CL may be disconnected from a portion of the first region CNE21.
  • the first conductive pattern CP1 may be electrically connected to the remaining portion of the first region CNE21 by the second region CNE22. That is, the first sub-light emitting device LD21 may be electrically connected to the first electrode ELT1 and the second electrode ELT2 by the second region CNE22 . That is, the first sub-light emitting devices LD21 can be normally turned on by receiving the driving signal provided along the third path PATH3 , so that the non-emission area due to repair can be minimized.

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Abstract

표시 장치 및 그의 리페어 방법이 제공된다. 표시 장치는 기판, 제1 전극, 제2 전극, 및 제3 전극, 제1 전극과 제2 전극 사이에 배치되는 제1 발광 소자, 제2 전극과 제3 전극 사이에 배치되는 제2 발광 소자, 제1 전극 및 제1 발광 소자와 접하는 제1 컨택 전극, 일측이 제1 발광 소자와 접하고, 타측이 제3 전극 및 제2 발광 소자와 접하는 제2 컨택 전극, 제2 전극 및 제2 발광 소자와 접하는 제3 컨택 전극, 및 제3 전극 및 제2 발광 소자와 접하는 도전 패턴을 포함하되, 제2 컨택 전극은 제3 컨택 전극을 우회하며, 도전 패턴은 제2 컨택 전극과 단선된다.

Description

표시 장치 및 그의 리페어 방법
본 발명은 표시 장치 및 그의 리페어 방법에 관한 것이다.
최근, 정보 디스플레이에 관한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 화소의 점등 불량을 리페어하여 발광 효율이 향상된 표시 장치 및 그의 리페어 방법을 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 제공되고, 제1 방향을 따라 순차적으로 배열된 제1 전극, 제2 전극, 및 제3 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치되는 적어도 하나의 제1 발광 소자, 상기 제2 전극과 상기 제3 전극 사이에 배치되는 적어도 하나의 제2 발광 소자, 상기 제1 전극 및 상기 제1 발광 소자의 일단과 접하는 제1 컨택 전극, 일측이 상기 제1 발광 소자의 타단과 접하고, 타측이 상기 제3 전극 및 상기 제2 발광 소자의 일단과 접하는 제2 컨택 전극, 상기 제2 전극 및 상기 제2 발광 소자의 타단과 접하는 제3 컨택 전극, 및 상기 제3 전극 및 상기 제2 발광 소자의 일단과 접하는 적어도 하나의 도전 패턴을 포함하되, 상기 제2 컨택 전극은 상기 제3 컨택 전극을 우회하여 연장하며, 상기 도전 패턴은 상기 제2 컨택 전극과 단선된다.
상기 제2 컨택 전극과 상기 도전 패턴은 동일한 도전층으로 이루어질 수 있다.
상기 도전 패턴은 서로 전기적으로 분리된 제1 도전 패턴 및 제2 도전 패턴을 포함하고, 상기 제1 도전 패턴과 상기 제2 컨택 전극을 연결하는 연결 전극을 더 포함할 수 있다.
상기 연결 전극의 일단은 상기 제1 도전 패턴의 일단과 접하고, 상기 연결 전극의 타단은 상기 제2 컨택 전극과 접할 수 있다.
상기 제2 전극은 제1 도전층으로 이루어지고, 상기 제2 컨택 전극은 제2 도전층으로 이루어지고, 상기 연결 전극은 제3 도전층으로 이루어지고, 상기 제2 도전층은 상기 제1 도전층과 상기 제3 도전층 사이에 배치될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판, 상기 기판 상에 제공되고, 제1 방향을 따라 순차적으로 배열된 제1 전극, 제2 전극, 및 제3 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치되는 적어도 하나의 제1 발광 소자, 상기 제2 전극과 상기 제3 전극 사이에 배치되는 적어도 하나의 제2 발광 소자, 상기 제1 전극 및 상기 제1 발광 소자의 일단과 접하는 제1 컨택 전극, 일측이 상기 제1 발광 소자의 타단과 접하고, 타측이 상기 제3 전극 및 상기 제2 발광 소자의 일단과 접하는 제2 컨택 전극, 및 상기 제2 전극 및 상기 제2 발광 소자의 타단과 접하는 제3 컨택 전극을 포함하되, 상기 제2 컨택 전극은 서로 이격된 복수의 제1 영역, 및 상기 제1 영역을 연결하는 적어도 하나의 제2 영역을 포함한다.
상기 제1 발광 소자의 타단과 상기 제2 발광 소자의 타단은 동일한 타입의 반도체층을 포함하며, 상기 제2 전극을 사이에 두고 상호 마주할 수 있다.
상기 제1 발광 소자 및 상기 제2 발광 소자는 상기 제1 전극 및 상기 제2 전극 사이에서 직렬 연결될 수 있다.
평면상 상기 제2 컨택 전극은 상기 제3 컨택 전극과 이격되되, 상기 제3 컨택 전극을 둘러쌀 수 있다.
상기 제1 영역과 상기 제2 영역은 일체로 형성될 수 있다.
상기 제3 전극 및 상기 제2 발광 소자의 일단과 접하는 적어도 하나의 도전 패턴을 더 포함하되, 상기 도전 패턴은 상기 제1 영역과 단선될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 리페어 방법에 있어서, 상기 표시 장치는, 기판, 및 상기 기판 상에 제공되고, 제1 방향을 따라 순차적으로 배열된 제1 전극, 제2 전극, 및 제3 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치되는 적어도 하나의 제1 발광 소자, 상기 제2 전극과 상기 제3 전극 사이에 배치되는 적어도 하나의 제2 발광 소자, 상기 제1 전극 및 상기 제1 발광 소자의 일단과 접하는 제1 컨택 전극, 일측이 상기 제1 발광 소자의 타단과 접하고, 타측이 상기 제3 전극 및 상기 제2 발광 소자의 일단과 접하는 제2 컨택 전극, 상기 제2 전극 및 상기 제2 발광 소자의 타단과 접하는 제3 컨택 전극, 및 상기 제3 전극 및 상기 제2 발광 소자의 일단과 접하는 적어도 하나의 도전 패턴을 포함하되, 상기 제2 컨택 전극은 상기 제3 컨택 전극을 우회하여 연장하며, 상기 리페어 방법은, 상기 제2 컨택 전극과 상기 도전 패턴을 분리시키는 단계를 포함한다.
상기 도전 패턴은 상기 제2 발광 소자 중 제1 서브 발광 소자와 연결된 제1 도전 패턴, 및 상기 제2 발광 소자 중 제2 서브 발광 소자와 연결된 제2 도전 패턴을 포함할 수 있다.
상기 표시 장치의 리페어 방법은 상기 제1 도전 패턴과 상기 제2 도전 패턴을 분리하는 단계를 더 포함할 수 있다.
상기 표시 장치의 리페어 방법은 상기 제1 도전 패턴과 상기 제2 컨택 전극을 연결하는 연결 전극을 형성하는 단계를 더 포함할 수 있다.
상기 제1 서브 발광 소자는 상기 연결 전극에 의해 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결될 수 있다.
상기 제2 컨택 전극은 서로 이격된 복수의 제1 영역, 및 상기 제1 영역을 연결하는 적어도 하나의 제2 영역을 포함할 수 있다.
상기 제2 컨택 전극과 상기 도전 패턴을 분리시키는 단계는 상기 제1 영역과 상기 도전 패턴을 분리시키는 단계를 포함할 수 있다.
상기 제2 발광 소자 중 제1 서브 발광 소자는 상기 제1 영역과 연결되고, 상기 제2 발광 소자 중 제2 서브 발광 소자는 상기 도전 패턴과 연결될 수 있다.
상기 제1 서브 발광 소자는 상기 제1 영역 및 상기 제2 영역에 의해 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 의하면, 화소 내에 불량 발광 소자가 존재하더라도 불량 발광 소자의 단부와 연결된 도전 패턴을 컨택 전극과 단선시킴으로써 화소의 점등 불량을 리페어할 수 있다. 아울러, 정상 발광 소자의 단부는 정상 발광 소자의 적어도 일부를 둘러싸는 형태로 배치된 컨택 전극을 통해 연결됨으로써 정상 점등될 수 있으므로 리페어에 의한 비발광 영역을 최소화할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3 및 도 4는 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 5는 또 다른 실시예에 따른 발광 소자를 나타내는 사시도이다.
도 6은 또 다른 실시예에 따른 발광 소자를 나타내는 단면도이다.
도 7은 또 다른 실시예에 따른 발광 소자를 나타내는 사시도이다.
도 8은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 9 내지 도 13은 도 8의 화소의 일 예를 나타내는 회로도들이다.
도 14는 도 8의 화소의 일 예를 나타내는 평면도이다.
도 15 및 도 16은 도 14의 Ⅰ-Ⅰ' 선을 기준으로 자른 단면도들이다.
도 17은 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 18은 도 17의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
도 19는 또 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 20은 도 19의 Ⅲ-Ⅲ' 선을 기준으로 자른 단면도이다.
도 21은 또 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 22는 도 21의 Ⅳ-Ⅳ' 선을 기준으로 자른 단면도이다.
도 23은 또 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 24는 또 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 25는 또 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 26은 도 25의 Ⅴ-Ⅴ' 선을 기준으로 자른 단면도이다.
도 27 내지 도 29는 일 실시예에 따른 표시 장치의 리페어 방법을 설명하기 위한 평면도들이다.
도 30 내지 도 32는 다른 실시예에 따른 표시 장치의 리페어 방법을 설명하기 위한 평면도들이다.
본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 원기둥 형상의 막대형 발광 소자(LD)가 도시되었으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되는 것은 아니다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13)과, 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 일 방향을 따라 제1 반도체층(11), 활성층(12) 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)는 일 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 여기서, 막대 형상은 원기둥 또는 다각 기둥 등과 같이 폭 방향보다 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일(nanometer scale to micrometer scale) 정도로 작은 크기, 일 예로 약 100nm 내지 약 10um 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)의 크기는 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 다양하게 변경될 수 있다.
제1 반도체층(11)은 적어도 하나의 n형 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlIn-GaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11) 및 후술하는 제2 반도체층(13) 사이에 배치될 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압이 인가되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)는 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용될 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)의 타입과 상이한 타입의 반도체 물질을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체 물질을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체 물질을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
실시예에 따라, 제1 반도체층(11)의 제1 길이(L1)는 제2 반도체층(13)의 제2 길이(L2)보다 길 수 있다.
실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다.
실시예에 따라, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 길이 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 평면(즉, 상부면 및 하부면)은 커버하지 않고 노출할 수 있다. 몇몇 다른 실시예에서, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부 및 상기 양 단부와 인접한 반도체층들(11, 13)의 측부를 노출할 수도 있다.
실시예에 따라, 절연막(INF)은 이산화규소(SiO2), 질화규소(Si3N4), 산화알루미늄(Al2O3) 및 이산화티타늄(TiO2) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13) 및/또는 절연막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체 물질 및/또는 전극층을 추가적으로 포함할 수 있다.
도 3 및 도 4는 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3 및 도 4를 참조하면, 일 실시예에 의한 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13)과, 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함한다. 실시예에 따라, 제1 반도체층(11)은 발광 소자(LD)의 중앙 영역에 배치되고, 활성층(12)은 제1 반도체층(11)의 적어도 일 영역을 감싸도록 제1 반도체층(11)의 표면에 배치될 수 있다. 그리고, 제2 반도체층(13)은 활성층(12)의 적어도 일 영역을 감싸도록 활성층(12)의 표면에 배치될 수 있다.
또한, 발광 소자(LD)는 제2 반도체층(13)의 적어도 일 영역을 감싸는 전극층(14) 및/또는 절연막(INF)을 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는 제2 반도체층(13)의 일 영역을 감싸도록 제2 반도체층(13)의 표면에 배치되는 전극층(14)과, 전극층(14)의 적어도 일 영역을 감싸도록 전극층(14)의 표면에 배치되는 절연막(INF)을 더 포함할 수 있다. 즉, 상술한 실시예에 의한 발광 소자(LD)는 중앙으로부터 외곽 방향으로 순차적으로 배치된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 전극층(14) 및 절연막(INF)을 포함하는 코어-쉘 구조로 구현될 수 있고, 전극층(14) 및/또는 절연막(INF)은 실시예에 따라 생략될 수도 있다.
일 실시예에서, 발광 소자(LD)는 어느 일 방향을 따라 연장된 다각 뿔 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)의 적어도 일 영역은 육각 뿔 형상을 가질 수 있다. 다만, 발광 소자(LD)의 형상이 이에 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
일 실시예에서, 발광 소자(LD)는 다각 기둥 형상, 일 예로, 양측 단부가 돌출된 육각 뿔 형상으로 제조된 코어-쉘 구조의 초소형 발광 다이오드일 수 있다. 예를 들어, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 폭 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)는 이를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 그 크기 및/또는 형상 등이 다양하게 변경될 수 있다.
일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)의 양측 단부는 돌출된 형상을 가질 수 있다. 제1 반도체층(11)의 양측 단부의 돌출된 형상은 서로 상이할 수 있다. 일 예로, 제1 반도체층(11)의 양측 단부 중 상측에 배치된 일 단부는 상부로 향할수록 폭이 좁아지면서 하나의 꼭지점에 접하는 뿔 형상을 가질 수 있다. 또한, 제1 반도체층(11)의 양측 단부 중 하측에 배치된 타 단부는 일정한 폭의 다각 기둥 형상을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는, 제1 반도체층(11)이 하부로 향할수록 폭이 점진적으로 좁아지는 다각 형상 또는 계단 형상 등의 단면을 가질 수도 있다. 제1 반도체층(11)의 양측 단부의 형상은 실시예에 따라 다양하게 변경될 수 있는 것으로서, 상술한 실시예에 한정되는 것은 아니다.
실시예에 따라, 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉, 중심(또는, 중앙 영역)에 위치할 수 있다. 또한, 발광 소자(LD)는 제1 반도체층(11)의 형상에 대응되는 형상으로 제공될 수 있다. 일 예로, 제1 반도체층(11)이 육각 뿔 형상을 갖는 경우, 발광 소자(LD)는 육각 뿔 형상을 가질 수 있다.
도 5는 또 다른 실시예에 따른 발광 소자를 나타내는 사시도이다. 도 5에서는 설명의 편의를 위해 절연막(INF)의 일부가 생략되어 도시되었다.
도 5를 참조하면, 발광 소자(LD)는 제2 반도체층(13) 상에 배치된 전극층(14)을 더 포함할 수 있다.
전극층(14)은 제2 반도체층(13)에 전기적으로 연결되는 오믹(Ohmic) 컨택 전극일 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 전극층(14)은 쇼트키(Schottky) 컨택 전극일 수 있다. 전극층(14)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 또한, 전극층(14)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)에서 생성되는 광이 전극층(14)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
별도 도시하진 않았지만, 다른 실시예에서, 발광 소자(LD)는 제1 반도체층(11) 상에 배치된 전극층을 더 포함할 수도 있다.
도 6은 또 다른 실시예에 따른 발광 소자를 나타내는 단면도이다.
도 6을 참조하면, 절연막(INF')은 전극층(14)과 인접한 모서리 영역에서 곡면의 형상을 가질 수 있다. 실시예에 따라, 상기 곡면은 발광 소자(LD)의 제조 과정에서 에칭(etching)으로 인하여 형성된 것일 수 있다.
별도 도시하진 않았지만, 상술한 제1 반도체층(11) 상에 배치된 전극층을 더 포함한 구조를 가진 다른 실시예의 발광 소자에서도, 절연막(INF')이 상기 전극층과 인접한 영역에서 곡면의 형상을 가질 수도 있다.
도 7은 또 다른 실시예에 따른 발광 소자를 나타내는 사시도이다. 도 7에서는 설명의 편의를 위해 절연막(INF)의 일부가 생략되어 도시되었다.
도 7을 참조하면, 일 실시예에 따른 발광 소자(LD)는 제1 반도체층(11)과 활성층(12) 사이에 배치된 제3 반도체층(15), 활성층(12)과 제2 반도체층(13) 사이에 배치된 제4 반도체층(16) 및 제5 반도체층(17)을 더 포함할 수 있다. 도 7의 발광 소자(LD)는 복수의 반도체층(15, 16, 17) 및 전극층(14a, 14b)이 더 배치되고, 활성층(12)이 다른 원소를 함유하는 점에서 도 1의 실시예와 차이가 있다. 그 외에 절연막(INF)의 배치 및 구조는 도 1과 실질적으로 동일할 수 있으므로, 이하에서는 중복되는 내용은 생략하고 차이점을 중심으로 서술하기로 한다.
상술한 바와 같이, 도 1의 발광 소자(LD)는 활성층(12)이 질소(N)를 포함하여 청색(Blue) 또는 녹색(Green)의 광을 방출할 수 있다. 반면에, 도 7의 발광 소자(LD)는 활성층(12) 및 다른 반도체층들이 각각 적어도 인(P)을 포함하는 반도체일 수 있다. 즉, 일 실시예에 따른 발광 소자(LD)는 중심 파장 대역이 620nm 내지 750nm의 범위를 갖는 적색(Red)의 광을 방출할 수 있다. 다만, 적색 광의 중심 파장 대역이 상술한 범위에 제한되는 것은 아니며, 본 기술 분야에서 적색으로 인식될 수 있는 파장 범위를 모두 포함하는 것으로 이해되어야 한다.
구체적으로, 도 7의 실시예에 따른 발광 소자(LD)에서, 제1 반도체층(11)은 n형 반도체층으로, 발광 소자(LD)가 적색의 광을 방출하는 경우 제1 반도체층(11)은 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 n형으로 도핑된 InAlGaP, GaP, AlGaP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다. 제1 반도체층(11)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(11)은 n형 Si로 도핑된 n-AlGaInP일 수 있다. 제1 반도체층(11)의 길이는 1.5um 내지 5um의 범위를 가질 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 반도체층(13)은 p형 반도체층으로, 발광 소자(LD)가 적색의 광을 방출하는 경우 제2 반도체층(13)은 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 p형으로 도핑된 InAlGaP, GaP, AlGaNP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다. 제2 반도체층(13)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(13)은 p형 Mg로 도핑된 p-GaP일 수 있다. 제2 반도체층(13)의 길이는 0.08um 내지 0.25um의 범위를 가질 수 있으나, 반드시 이에 제한되는 것은 아니다.
활성층(12)은 제1 반도체층(11)과 제2 반도체층(13) 사이에 배치될 수 있다. 도 1의 활성층(12)과 같이 도 7의 활성층(12)도 단일 또는 다중 양자 우물 구조의 물질을 포함하여 특정 파장대의 광을 방출할 수 있다. 일 예로, 활성층(12)이 적색 파장대의 광을 방출하는 경우, 활성층(12)은 AlGaP, AlInGaP 등의 물질을 포함할 수 있다. 특히, 활성층(12)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaP 또는 AlInGaP, 우물층은 GaP 또는 AlInP 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(12)은 양자층으로 AlGaInP를, 우물층으로 AlInP를 포함하여 620nm 내지 750nm의 중심 파장대역을 갖는 적색 광을 방출할 수 있다.
도 7의 발광 소자(LD)는 활성층(12)과 인접하여 배치되는 클래드층(Clad layer)을 포함할 수 있다. 도면에 도시된 바와 같이, 활성층(12)의 상하에서 제1 반도체층(11) 및 제2 반도체층(13) 사이에 배치된 제3 반도체층(15)과 제4 반도체층(16)은 클래드층일 수 있다.
제3 반도체층(15)은 제1 반도체층(11)과 활성층(12) 사이에 배치될 수 있다. 제3 반도체층(15)은 제1 반도체층(11)과 같이 n형 반도체일 수 있으며, 일 예로 제3 반도체층(15)은 InxAlyGa1-x-yP(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예시적인 실시예에서, 제1 반도체층(11)은 n-AlGaInP이고, 제3 반도체층(15)은 n-AlInP일 수 있으나, 반드시 이에 제한되는 것은 아니다.
제4 반도체층(16)은 활성층(12)과 제2 반도체층(13) 사이에 배치될 수 있다. 제4 반도체층(16)은 제2 반도체층(13)과 같이 n형 반도체일 수 있으며, 일 예로 제4 반도체층(16)은 InxAlyGa1-x-yP(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예시적인 실시예에서, 제2 반도체층(13)은 p-GaP이고, 제4 반도체층(16)은 p-AlInP 일 수 있다.
제5 반도체층(17)은 제4 반도체층(16)과 제2 반도체층(13) 사이에 배치될 수 있다. 제5 반도체층(17)은 제2 반도체층(13) 및 제4 반도체층(16)과 같이 p형으로 도핑된 반도체일 수 있다. 몇몇 실시예에서, 제5 반도체층(17)은 제4 반도체층(16)과 제2 반도체층(13) 사이의 격자 상수(Lattice constant) 차이를 줄여주는 기능을 수행할 수 있다. 즉, 제5 반도체층(17)은 TSBR(Tensile strain barrier re-ducing)층일 수 있다. 일 예로, 제5 반도체층(17)은 p-GaInP, p-AlInP, p-AlGaInP 등을 포함할 수 있으나, 이에 제한되지 않는다. 또한, 제3 반도체층(15), 제4 반도체층(16) 및 제5 반도체층(17)의 길이는 0.08um 내지 0.25um의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제1 전극층(14a)과 제2 전극층(14b)은 각각 제1 반도체층(11) 및 제2 반도체층(13) 상에 배치될 수 있다. 제1 전극층(14a)은 제1 반도체층(11)의 하면에 배치되고, 제2 전극층(14b)은 제2 반도체층(13)의 상면에 배치될 수 있다. 다만, 이에 제한되지 않고, 제1 전극층(14a) 및 제2 전극층(14b) 중 적어도 어느 하나는 생략될 수 있다. 예를 들어 발광 소자(LD)는 제1 반도체층(11) 하면에 제1 전극층(14a)이 배치되지 않고, 제2 반도체층(13) 상면에 하나의 제2 전극층(14b)만이 배치될 수도 있다. 제1 전극층(14a)과 제2 전극층(14b)은 각각 도 5의 전극층(14)에서 예시된 재료들 중 적어도 하나를 포함할 수 있다.
이하의 실시예들은 도 1 및 도 2에 도시된 발광 소자(LD)가 적용된 것을 예로서 설명되나, 통상의 기술자라면 도 3 내지 도 7에 도시된 발광 소자(LD)를 포함한 다양한 형상의 발광 소자들을 실시예들에 적용할 수 있다.
도 8은 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 도 8은 도 1 내지 도 7에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히, 표시 장치에 구비되는 표시 패널(PNL)이 도시되어 있다. 도 8을 참조하면, 표시 패널(PNL)은 기판(SUB)과, 기판(SUB) 상에 정의된 복수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 기판(SUB)은 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리를 따라 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수도 있다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 예를 들어, 기판(SUB)은 하부 패널(예를 들어, 표시 패널(PNL)의 하판)의 베이스 부재를 구성할 수 있다.
실시예에 따라, 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정된다. 일 예로, 기판(SUB)은 화소들(PXL)이 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소들(PXL)은 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1 내지 도 7의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 막대형 발광 다이오드를 포함할 수 있다. 예를 들어, 화소들(PXL) 각각은 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 서로 병렬 또는 직렬로 연결된 복수의 막대형 발광 다이오드들을 포함할 수 있다. 복수의 막대형 발광 다이오드들은 화소들(PXL)의 광원을 구성할 수 있다.
도 8에서는 표시 영역(DA)에서 화소들(PXL)이 스트라이프 형태로 배열되는 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 화소들(PXL)은 현재 공지된 다양한 화소 배열 형태를 가지고 배치될 수 있다.
도 9 내지 도 13은 도 8의 화소의 일 예를 나타내는 회로도들이다.
먼저 도 9를 참조하면, 화소들(PXL) 각각은 발광 유닛들(EMU1, EMU2) 및 이에 연결되어 발광 유닛들(EMU1, EMU2)를 구동하는 화소 구동 회로(DC)를 포함할 수 있다.
발광 유닛들(EMU1, EMU2)은 제1 전원(VDD)(또는, 제1 구동 전원)과 제2 전원(VSS)(또는, 제2 구동 전원) 사이에 상호 직렬 연결될 수 있다. 발광 유닛들(EMU1, EMU2) 각각은 제1 전원(VDD)(또는, 제1 전원(VDD)이 인가되는 제1 전원선)과 제2 전원(VSS)(또는, 제2 전원(VSS)이 인가되는 제2 전원선) 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 발광 유닛(EMU1)은 화소 구동 회로(DC)를 경유하여 제1 전원(VDD)에 연결된 제1 전극(EL1, 또는, 제1 정렬 전극)과, 제2 발광 유닛(EMU2)을 경유하여 제2 전원(VSS)에 연결된 제2 전극(EL2, 또는, 제2 정렬 전극)과, 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제1 전극(EL1)은 애노드 전극일 수 있고, 제2 전극(EL2)은 캐소드 전극일 수 있다.
유사하게, 제2 발광 유닛(EMU2)은 제1 발광 유닛(EMU1) 및 화소 구동 회로(DC)를 경유하여 제1 전원(VDD)에 연결된 제3 전극(EL3, 또는, 제3 정렬 전극)과, 제2 전원(VSS)에 연결된 제4 전극(EL4, 또는, 제4 정렬 전극)과, 제3 및 제4 전극들(EL3, EL4) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제3 전극(EL3)은 애노드 전극일 수 있고, 제4 전극(EL4)은 캐소드 전극일 수 있다.
발광 유닛들(EMU1, EMU2)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)(또는, 제3 전극(EL3))을 통해 제1 전원(VDD)에 연결되는 제1 단부 및 제2 전극(EL2)(또는, 제4 전극(EL4))을 통해 제2 전원(VSS)에 연결된 제2 단부를 포함할 수 있다. 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 여기서, 제1 및 제2 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 발광 소자들(LD) 각각은 유효 광원을 구성할 수 있다.
발광 유닛들(EMU1, EMU2)의 발광 소자들(LD)은 해당 화소 구동 회로(DC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 구동 회로(DC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛들(EMU1, EMU2)로 공급할 수 있다. 발광 유닛들(EMU1, EMU2)로 공급된 구동 전류는 동일한 방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛들(EMU1, EMU2)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
일 실시예에서, 화소 구동 회로(DC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1, 구동 트랜지스터)의 제1 전극은 제1 전원(VDD)에 연결될 수 있고, 제2 전극은 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)에 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류량을 제어할 수 있다.
제2 트랜지스터(M2, 스위칭 트랜지스터)의 제1 전극은 데이터 라인(DL)에 연결되고, 제2 전극은 제1 노드(N1)에 연결될 수 있다. 여기서, 제2 트랜지스터(M2)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다.
제2 트랜지스터(M2)는, 스캔 라인(SL)으로부터 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 게이트 온 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 이때, 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달될 수 있다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 저장될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 연결될 수 있고, 다른 전극은 제1 노드(N1)에 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압으로 충전될 수 있고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
설명의 편의상, 도 9에서는 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 제2 트랜지스터(M2)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)로 공급하기 위한 제1 트랜지스터(M1)를 포함한 비교적 단순한 구조의 구동 회로(DC)를 도시하였다. 다만, 반드시 이에 제한되는 것은 아니며 구동 회로(DC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 구동 회로(DC)는 제1 트랜지스터(M1)의 문턱 전압을 보상하기 위한 보상 트랜지스터, 제1 노드(N1)를 초기화하기 위한 초기화 트랜지스터, 및/또는 발광 소자(LD)의 발광 시간을 제어하기 위한 발광 제어 트랜지스터 등과 같은 각종 트랜지스터나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수도 있다.
또한, 도 9에서는 구동 회로(DC)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(M1, M2)이 모두 P타입의 트랜지스터들인 것으로 도시되었으나, 반드시 이에 제한되는 것은 아니다. 즉, 구동 회로(DC)에 포함되는 제1 및 제2 트랜지스터들(M1, M2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다. 예를 들어, 도 10에 도시된 바와 같이, 구동 회로(DC)의 제1 및 제2 트랜지스터들(M1, M2)은 N타입의 트랜지스터로 구현될 수 있다. 도 10에 도시된 구동 회로(DC)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 연결 위치 변경을 제외하고는 그 구성이나 동작이 도 9의 구동 회로(DC)와 유사할 수 있으므로, 이에 대한 상세한 설명은 생략하기로 한다.
또한, 도 11를 참조하면 화소(PXL)는 제3 트랜지스터(M3, 센싱 트랜지스터)를 더 포함할 수 있다. 제3 트랜지스터(M3)의 게이트 전극은 센싱 신호 라인(SSL)에 연결될 수 있다. 제3 트랜지스터(M3)의 일 전극은 센싱 라인(SENL)에 연결되고, 타 전극은 발광 소자(LD)의 애노드 전극과 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 기간에 센싱 신호 라인(SSL)에 공급되는 센싱 신호에 따라 발광 소자(LD)의 애노드 전극에서의 전압 값을 센싱 라인(SENL)으로 전달할 수 있다. 센싱 라인(SENL)을 통해 전달된 전압 값은 외부 회로(예컨대, 타이밍 컨트롤러)에 제공될 수 있고, 외부 회로는 제공된 전압 값을 기초로 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소(PXL)의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
또한, 제1 트랜지스터(M1)는 제1 전극(EL1)에 연결되는 백 게이트 전극을 더 포함할 수 있다. 백 게이트 전극은 절연층을 사이에 두고 게이트 전극과 중첩하여 배치되며, 제1 트랜지스터(M1)의 몸체를 구성하며, 게이트 전극으로 기능할 수 있다.
한편, 도 9 내지 도 11에서는 화소(PXL)가 2개의 발광 유닛들(EMU1, EMU2)를 포함하는 것으로 도시되어 있으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 도 12에 도시된 바와 같이, 화소(PXL)는 제1 및 제2 발광 유닛들(EMU1, EMU2) 이외에 제3 발광 유닛(EMU3)을 더 포함할 수 있다. 제1 내지 제3 발광 유닛들(EMU1, EMU2, EMU3)은 제1 전원(VDD)과 제2 전원(VSS) 사이에서 상호 직렬 연결될 수 있다.
제3 발광 유닛(EMU3)은 화소 구동 회로(DC)를 경유하여 제1 전원(VDD)에 연결된 제5 전극(EL5, 또는, 제5 정렬 전극)과, 제2 전원(VSS)에 연결된 제6 전극(EL6, 또는, 제6 정렬 전극)과, 제5 및 제6 전극들(EL5, EL6) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제5 전극(EL5)은 애노드 전극일 수 있고, 제6 전극(EL6)은 캐소드 전극일 수 있다.
또한, 도 13를 참조하면 화소(PXL)는 발광 소자(LD), 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 연결되고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 전원(VSS)에 연결될 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 구동 전류량에 대응하여 소정의 휘도로 발광할 수 있다.
제1 트랜지스터(T1, 구동 트랜지스터)의 일 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(VDD)에 연결될 수 있고, 다른 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 제1 전극에 연결될 수 있다. 이와 같은 제1 트랜지스터(T1)는 게이트 전극인 제1 노드(N1)의 전압에 대응하여 제1 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 전원(VSS)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2, 스위칭 트랜지스터)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL)에 연결될 수 있다. 이와 같은 제2 트랜지스터(T2)는 제1 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극을 전기적으로 연결시킬 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 제1 스캔 라인(SL)에 연결될 수 있다. 이와 같은 제3 트랜지스터(T3)는 제1 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1)를 전기적으로 연결시킬 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 연결될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 제2 스캔 라인(SL-1)에 연결될 수 있다. 이와 같은 제4 트랜지스터(T4)는 제2 스캔 라인(SL-1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다. 제2 스캔 라인(SL-1)에 공급되는 스캔 신호는 이전단 화소의 제1 스캔 라인(SL)에 공급되는 스캔 신호와 동일한 파형을 가질 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1)의 일 전극 사이에 연결될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어 라인(EL)에 연결될 수 있다. 이와 같은 제5 트랜지스터(T5)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 다른 전극과 발광 소자(LD)의 제1 전극 사이에 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 라인(EL)에 연결될 수 있다. 이와 같은 제6 트랜지스터(T6)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극) 사이에 연결될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 제3 스캔 라인(SL+1)에 연결될 수 있다. 이와 같은 제7 트랜지스터(T7)는 제3 스캔 라인(SL+1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)의 제1 전극으로 공급할 수 있다. 제3 스캔 라인(SL+1)에 공급되는 스캔 신호는 이후단 화소의 제1 스캔 라인에 공급되는 스캔 신호와 동일한 파형을 가질 수 있다.
도 13에는 제7 트랜지스터(T7)의 게이트 전극이 제3 스캔 라인(SL+1)에 연결된 경우가 도시되어 있으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 다른 실시예에서, 제7 트랜지스터(T7)의 게이트 전극은 제1 스캔 라인(SL) 또는 제2 스캔 라인(SL-1)에 연결될 수도 있다. 이 경우, 초기화 전원(Vint)의 전압은 제1 스캔 라인(SL) 또는 제2 스캔 라인(SL-1)으로 게이트-온 전압의 스캔 신호가 공급될 때, 제7 트랜지스터(T7)를 경유하여 발광 소자(LD)의 애노드 전극으로 공급될 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1) 사이에 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)에는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압이 저장될 수 있다.
한편, 도 13에서는 구동 회로(DC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 14는 도 8의 화소의 일 예를 나타내는 평면도이다.
도 14를 참조하면, 화소(PXL)는 기판(SUB) 상에 규정된 화소 영역(PXA)에 형성될 수 있다. 화소 영역(PXA)은 발광 영역(EMA)을 포함할 수 있다. 실시예에 따라, 화소(PXL)는 뱅크(BANK)(또는, 격벽)를 포함하고, 발광 영역(EMA)은 발광 영역(EMA)을 둘러싸는 뱅크(BANK)에 의해 정의될 수 있다.
화소(PXL)는 제1 방향(X축 방향)을 따라 순차적으로 배열된 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3)을 포함할 수 있다. 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3) 각각은 도 9 내지 도 13을 참조하여 설명한 제1 내지 제4 전극들(EL1 내지 EL4) 중 하나에 대응할 수 있다.
제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3) 각각은 화소 영역(PXA) 내에서 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 연장하며, 제1 방향(X축 방향)을 따라 상호 이격되어 배치될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다. 제1 전극(ELT1)은 도 9 등을 참조하여 설명한 제1 트랜지스터(M1)와 연결되고, 제2 전극(ELT2)은 도 9 등을 참조하여 설명한 제2 전원(VSS)(또는, 제2 전원선)에 연결될 수 있다. 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3)은 뱅크(BANK)와 중첩하며, 제1 전극(ELT1) 및 제3 전극(ELT3) 각각의 단부는 뱅크(BANK)보다 화소 영역(PXA)의 가장자리에 인접할 수 있다. 참고로, 제1 전극(ELT1) 및 제3 전극(ELT3)은 발광 소자들(LD1, LD2)이 공급되기 전에는 인접 화소 영역들까지 연장하고, 발광 소자들(LD1, LD2)이 화소 영역(PXA)에 공급 및 배열된 이후에는 뱅크(BANK)의 외측에서 절단(또는, 부분적으로 제거)될 수 있다.
실시예에 따라, 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3) 각각은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3)은 반사 전극 및 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있다. 또한, 반사 전극은 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 반사 전극은 적어도 하나의 반사성 도전층을 포함하며, 반사성 도전층의 상부 및/또는 하부에 배치되는 적어도 하나의 투명 도전층을 선택적으로 더 포함할 수 있다.
실시예에 따라, 화소(PXL)는 제1 전극(ELT1)과 중첩하는 제1 뱅크 패턴(PW1), 제2 전극(ELT2)과 중첩하는 제2 뱅크 패턴(PW2), 및 제3 전극(ELT3)과 중첩하는 제3 뱅크 패턴(PW3)을 포함할 수 있다.
제1 뱅크 패턴(PW1), 제2 뱅크 패턴(PW2), 및 제3 뱅크 패턴(PW3)은 발광 영역(EMA)에서 서로 이격되어 배치되며, 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3) 각각의 일 영역을 상부 방향 즉, 제3 방향(Z축 방향)으로 돌출시킬 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 뱅크 패턴(PW1) 상에 배치되어 제1 뱅크 패턴(PW1)에 의해 제3 방향(Z축 방향)으로 돌출되고, 제2 전극(ELT2)은 제2 뱅크 패턴(PW2) 상에 배치되어 제2 뱅크 패턴(PW2)에 의해 제3 방향(Z축 방향)으로 돌출되며, 제3 전극(ELT3)은 제3 뱅크 패턴(PW3) 상에 배치되어 제3 뱅크 패턴(PW3)에 의해 제3 방향(Z축 방향)으로 돌출될 수 있다.
화소(PXL)는 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함할 수 있다.
제1 발광 소자(LD1)는 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 배치될 수 있다. 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 전극(ELT1)과 마주하고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제2 전극(ELT2)과 마주할 수 있다. 제1 발광 소자(LD1)가 복수 개로 제공되는 경우, 복수의 제1 발광 소자들은 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 상호 병렬로 연결되고, 도 9 등을 참조하여 설명한 제1 광원(EMU1)을 구성할 수 있다.
유사하게, 제2 발광 소자(LD2)는 제2 전극(ELT2) 및 제3 전극(ELT3) 사이에 배치될 수 있다. 제2 발광 소자(LD2)의 제1 단부(EP1)는 제3 전극(ELT3)과 마주하며, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제2 전극(ELT2)과 마주할 수 있다. 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제2 단부(EP2)는 상호 동일한 타입의 반도체층(예를 들어, 도 2를 참조하여 설명한 제1 반도체층(11))을 포함하고, 제2 전극(ELT2)을 사이에 두고 상호 마주할 수 있다. 제2 발광 소자(LD2)가 복수 개로 제공되는 경우, 복수의 제2 발광 소자들은 제2 전극(ELT2) 및 제2 전극(ELT3) 사이에 상호 병렬로 연결되고, 도 9 등을 참조하여 설명한 제2 광원(EMU2)을 구성할 수 있다.
한편, 도 14에서는 발광 소자들(LD1, LD2)이 제1 전극(ELT1), 제2 전극(ELT2) 및 제3 전극(ELT3)의 사이에서 제1 방향(X축 방향)으로 정렬된 것으로 도시하였으나, 발광 소자들(LD1, LD2)의 배열 방향이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD1, LD2) 중 적어도 하나는 사선 방향으로 배열될 수도 있다.
제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 전기적으로 연결될 수 있다. 예컨대, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 전극(ELT1)에 전기적으로 연결되고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
일 실시예에서, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 전극(ELT1) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
유사하게, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제2 전극(ELT2) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제3 컨택 전극(CNE3)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 발광 소자(LD1)의 제1 단부(EP1)가 제1 전극(ELT1)과 직접 접하여, 제1 전극(ELT1)에 전기적으로 연결될 수도 있다.
실시예에 따라, 발광 소자들(LD1, LD2) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2) 각각은, 도 1 내지 도 7 중 어느 하나에 도시된 발광 소자(LD)일 수 있다.
실시예에 따라, 발광 소자들(LD1, LD2)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 화소 영역(PXA)의 발광 영역(EMA)에 공급될 수 있다. 일 예로, 발광 소자들(LD1, LD2)은 휘발성 용매에 섞여 발광 영역(EMA)에 공급될 수 있다. 이때, 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에, 또한, 제2 전극(ELT2) 및 제3 전극(ELT3) 사이에 소정의 전압이 걸리면, 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에, 또한, 제2 전극(ELT2) 및 제3 전극(ELT3) 사이에 전계가 형성되면서, 제1 전극(ELT1) 및 제2 전극(ELT2) 사이와 제2 전극(ELT2) 및 제3 전극(ELT3) 사이에 발광 소자들(LD1, LD2)이 자가 정렬하게 된다. 발광 소자들(LD1, LD2)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3)의 사이에 발광 소자들(LD1, LD2)을 안정적으로 배열할 수 있다.
실시예에 따라, 화소(PXL)는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 제3 컨택 전극(CNE3), 및 도전 패턴(CP)을 포함할 수 있다.
제1 컨택 전극(CNE1)은 제1 발광 소자(LD1)의 제1 단부(EP1) 및 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역 상에 형성되어, 제1 발광 소자(LD1)의 제1 단부(EP1)를 제1 전극(ELT1)에 물리적 및/또는 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역 상에 형성될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제3 컨택 전극(CNE3)을 우회하여 연장할 수 있다. 예를 들어, 제2 컨택 전극(CNE2)은 제3 컨택 전극(CNE3)으로부터 이격되되, 제3 컨택 전극(CNE3)을 적어도 부분적으로 둘러싸는 형태를 가질 수 있다. 즉, 제2 컨택 전극(CNE2)은 전체적으로 폐루프 형상을 갖되 일부가 절단되거나 개방된 형태를 가질 수 있다. 이 경우, 제2 컨택 전극(CNE2)은 제3 컨택 전극(CNE3)과 직접적으로 접촉하지 않고 제2 발광 소자(LD2)의 제1 단부(EP1) 및 제3 전극(ELT3)과 연결될 수 있다. 즉, 제2 컨택 전극(CNE2)의 일측은 제1 발광 소자(LD1)의 제2 단부(EP2)와 접하고, 제2 컨택 전극(CNE2)의 타측은 제2 발광 소자(LD2)의 제1 단부(EP1) 및 제3 전극(ELT3)과 접할 수 있다. 이에 따라, 제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 복수의 커팅 라인들(CL)에 의해 부분적으로 단선될 수 있다. 커팅 라인들(CL) 사이에는 도전 패턴(CP)이 위치할 수 있다. 도전 패턴(CP)은 제2 컨택 전극(CNE2)이 커팅 라인(CL)에 의해 단선된 부분일 수 있다. 즉, 도전 패턴(CP)과 제2 컨택 전극(CNE2)은 동일한 도전 물질로 이루어질 수 있다.
도전 패턴(CP)의 일단은 제2 발광 소자(LD2)의 제1 단부(EP1)와 접하고, 도전 패턴(CP)의 타단은 제3 전극(ELT3)과 접할 수 있다. 도전 패턴(CP)의 일단은 제2 발광 소자(LD2) 중 제2 서브 발광 소자(LD22)의 제1 단부(EP1)와 접할 수 있다. 여기서 제2 발광 소자(LD2) 중 제1 서브 발광 소자(LD21)는 정상 발광 소자를 의미하고, 제2 서브 발광 소자(LD22)는 불량 발광 소자를 의미할 수 있으며, 불량은 발광 소자 자체의 불량, 쇼트 불량, 및 발광 소자가 역방향으로 정렬되어 실질적으로 전류가 흐르지 않는 불량 등을 포함할 수 있다. 도전 패턴(CP)이 커팅 라인(CL)에 의해 제2 컨택 전극(CNE2)과 단선됨에 따라, 제2 서브 발광 소자(LD22)의 제1 단부(EP1)와 연결된 도전 패턴(CP)은 플로팅(floating)될 수 있다. 따라서, 제2 서브 발광 소자(LD22) 즉, 불량 발광 소자가 존재하더라도, 도전 패턴(CP)을 제2 컨택 전극(CNE2)과 단선시킴으로써 화소(PXL)의 점등 불량을 리페어할 수 있다. 이 경우, 제2 서브 발광 소자(LD22)를 제외한 나머지 제1 서브 발광 소자(LD21)들은 제1 서브 발광 소자(LD21)의 적어도 일부를 둘러싸는 형태로 배치된 제2 컨택 전극(CNE2)을 통해 전기적으로 연결되어 제1 경로(PATH1)를 따라 제공된 구동 신호를 제공받아 정상 점등될 수 있다. 즉, 표시 장치의 리페어에 의한 비발광 영역을 최소화할 수 있다.
제3 컨택 전극(CNE3)은 제2 발광 소자(LD2)의 제2 단부(EP2) 및 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역 상에 형성되어, 제2 발광 소자(LD2)의 제2 단부(EP2)를 제2 전극(ELT2)에 물리적 및/또는 전기적으로 연결할 수 있다. 따라서, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제3 컨택 전극(CNE3)을 통해 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 직렬 연결될 수 있다.
화소 영역(PXA)에 발광 소자들(LD1, LD2)이 모여 해당 화소(PXL)의 광원을 구성할 수 있다. 일 예로, 각각의 프레임 기간 동안 화소(PXL)에 제1 경로(PATH1) 등을 따라 구동 전류가 흐르게 되면, 화소(PXL)의 제1 전극(ELT1) 및 제2 전극(ELT2)의 사이에 순방향으로 연결된 발광 소자들(LD1, LD2)이 발광하면서 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
도 15 및 도 16은 도 14의 Ⅰ-Ⅰ' 선을 기준으로 자른 단면도들이다.
도 15를 참조하면, 기판(SUB) 상에 화소 회로층(PCL) 및 발광 소자층(LDL)이 순차적으로 배치될 수 있다. 실시예에 따라, 화소 회로층(PCL) 및 발광 소자층(LDL)은 표시 패널(도 8의 PNL)의 표시 영역(DA)에 전면적으로 형성될 수 있다.
화소 회로층(PCL)은 제1 도전층, 제1 절연층(INS1), 반도체층, 제2 절연층(INS2), 제2 도전층, 제3 절연층(INS3), 제3 도전층, 제4 절연층(INS4), 제4 도전층, 및 보호층(PSV)을 포함할 수 있다. 도 15에 도시된 바와 같이, 제1 도전층, 제1 절연층(INS1), 반도체층, 제2 절연층(INS2), 제2 도전층, 제3 절연층(INS3), 제3 도전층, 제4 절연층(INS4), 제4 도전층, 및 보호층(PSV)은 기판(SUB) 상에 순차적으로 적층될 수 있다.
제1 도전층은 기판(SUB) 상에 배치되며, 백 게이트 전극(BML1)을 포함할 수 있다. 백 게이트 전극(BML1)은 도 11을 참조하여 설명한 백 게이트 전극과 실질적으로 동일하며, 제1 트랜지스터(T1)의 백 게이트 전극을 구성할 수 있다. 여기서, 제1 트랜지스터(T1)는 도 9 내지 도 12를 참조하여 설명한 제1 트랜지스터(M1) 또는 도 13을 참조하여 설명한 제1 트랜지스터(T1)일 수 있다. 한편, 제2 트랜지스터(T2)는 도 9 내지 도 12를 참조하여 설명한 제2 트랜지스터(M2) 또는 도 13을 참조하여 설명한 제2 트랜지스터(T2)며, 백 게이트 전극을 제외하고 제1 트랜지스터(T1)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 제1 트랜지스터(T1)를 중심으로 화소 회로층(PCL)을 설명하기로 한다.
실시예에 따라, 제1 도전층 및 기판(SUB) 사이에는 버퍼층이 배치될 수 있다. 버퍼층은 기판(SUB)의 전면 상에 배치될 수 있다. 버퍼층은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다.
제1 절연층(INS1)은 기판(SUB) 및 제1 도전층 상에 배치될 수 있다. 제1 절연층(INS1)은 대체로 기판(SUB)의 전면에 걸쳐 배치될 수 있다.
제1 절연층(INS1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지 또는 벤조사이클로부텐 등의 유기 절연 물질을 포함할 수 있다. 제1 절연층(INS1)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
반도체층은 제1 절연층(INS1) 상에 배치될 수 있다. 반도체층은 제1 트랜지스터(T1)의 채널을 이루는 액티브층일 수 있다. 반도체층은 후술할 제1 트랜지스터 전극(또는, 소스 전극) 및 제2 트랜지스터 전극(또는, 드레인 전극)에 접촉되는 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다.
반도체층은 반도체 패턴(SCL)을 포함할 수 있다. 반도체 패턴(SCL)은 제1 트랜지스터(T1)(또는, 제2 트랜지스터(T2))의 채널을 구성할 수 있다.
반도체 패턴(SCL)은 산화물 반도체를 포함할 수 있다. 반도체 패턴(SCL)의 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 반도체 패턴(SCL)의 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 불순물로는 n형 불순물이 사용될 수 있다.
제2 절연층(INS2)(또는, 게이트 절연층)은 반도체층 및 제1 절연층(INS1) 상에 배치될 수 있다. 제2 절연층(INS2)은 대체로 기판(SUB)의 전면에 걸쳐 배치될 수 있다. 제2 절연층(INS2)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제2 절연층(INS2)은 제1 절연층(INS1)과 유사하게, 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다.
제2 도전층은 제2 절연층(INS2) 상에 배치될 수 있다. 제2 도전층은 게이트 전극(GE)(또는, 제1 도전 패턴) 및 제1 서브 전원선(PL2_1)을 포함할 수 있다. 또한, 제2 도전층은 트랜지스터의 게이트 전극(GE)과 연결되거나 게이트 전극(GE)을 구성하는 배선들(예를 들어, 주사선, 게이트선), 커패시터 전극들 등을 더 포함할 수도 있다.
게이트 전극(GE)은 반도체 패턴(SCL)과 중첩하여 배치되고, 제1 트랜지스터(T1)의 게이트 전극을 구성할 수 있다.
제1 서브 전원선(PL2_1)에는 도 9 등을 참조하여 설명한 제2 전원(VSS)이 인가될 수 있다.
제2 도전층은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층은 단일막 또는 다층막 구조일 수 있다.
제3 절연층(INS3)(또는, 층간 절연층)은 제2 도전층 상에 배치되고, 대체로 기판(SUB)의 전면에 걸쳐 배치될 수 있다. 제3 절연층(INS3)은 제2 도전층과 제3 도전층을 절연시키는 역할을 하는 층간 절연막일 수 있다.
제3 절연층(INS3)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지 또는 벤조사이클로부텐 등의 유기 절연 물질을 포함할 수 있다. 제3 절연층(INS3)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제3 도전층은 제3 절연층(INS3) 상에 배치될 수 있다. 제3 도전층은 제1 트랜지스터 전극(ET1)(또는, 제2 도전 패턴), 제2 트랜지스터 전극(ET2)(또는, 제3 도전 패턴), 및 제2 서브 전원선(PL2_2)을 포함할 수 있다. 또한, 제3 도전층은 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2) 중 적어도 하나와 연결되는 배선들(예를 들어, 데이터선), 전원선들을 더 포함할 수도 있다.
제1 트랜지스터 전극(ET1)은 반도체 패턴(SCL)의 일부 영역(예를 들어, 제1 트랜지스터(T1)의 소스 영역)과 중첩하며, 컨택홀을 통해 노출된 반도체 패턴(SCL)의 일부 영역과 접속할 수 있다. 제1 트랜지스터 전극(ET1)은 제1 트랜지스터(T1)의 제1 전극(예를 들어, 소스 전극)을 구성할 수 있다.
유사하게, 제2 트랜지스터 전극(ET2)은 반도체 패턴(SCL)의 일부 영역(예를 들어, 제1 트랜지스터(T1)의 드레인 영역)과 중첩하며, 컨택홀을 통해 노출된 반도체 패턴(SCL)의 일부 영역과 접속할 수 있다. 제2 트랜지스터 전극(ET2)은 제1 트랜지스터(T1)의 제2 전극(예를 들어, 드레인 전극)을 구성할 수 있다.
제2 서브 전원선(PL2_2)은 컨택홀을 통해 노출된 제1 서브 전원선(PL2_1)과 접속할 수 있다. 제2 서브 전원선(PL2_2)은 제1 서브 전원선(PL2_1)과 함께, 화소(도 9의 PXL)에 제2 전원(VSS)을 공급하는 전원선을 구성할 수 있다.
제3 도전층은 제2 도전층과 유사하게, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층은 단일막 또는 다층막 구조일 수 있다.
제4 절연층(INS4)은 제3 도전층 상에 배치되고, 대체로 기판(SUB)의 전면에 걸쳐 배치될 수 있다. 제4 절연층(INS4)은 제3 도전층과 제4 도전층을 절연시키는 역할을 하는 층간 절연막일 수 있다.
제4 절연층(INS4)은 제3 절연층(INS3)과 유사하게, 무기 절연 물질이나 유기 절연 물질을 포함할 수 있다.
제4 도전층은 제4 절연층(INS4) 상에 배치될 수 있다. 제4 도전층은 제1 브리지 패턴(BRP1) 및 제2 브리지 패턴(BRP2)을 포함할 수 있다.
제1 브리지 패턴(BRP1)은 제1 트랜지스터(T1)의 제1 트랜지스터 전극(ET1)과 중첩하며, 컨택홀을 통해 노출된 제1 트랜지스터 전극(ET1)과 접속할 수 있다. 제1 브리지 패턴(BRP1)은 후술할 제1 전극(ELT1)과 제1 트랜지스터(T1)를 연결할 수 있다.
제2 브리지 패턴(BRP1)은 제2 서브 전원선(PL2_2)과 중첩하며, 컨택홀을 통해 노출된 제2 서브 전원선(PL2_2)과 접속할 수 있다. 제2 브리지 패턴(BRP2)은 후술할 제2 전극(ELT2)과 제2 서브 전원선(PL2_2)을 연결할 수 있다.
보호층(PSV)은 제4 도전층 및 제4 절연층(INS4) 상에 배치될 수 있다. 보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다.
보호층(PSV)에는 제1 브리지 패턴(BRP1)을 노출시키는 제1 컨택홀(CNT1) 및 제2 브리지 패턴(BRP2)을 노출시키는 제2 컨택홀(CNT2)이 형성될 수 있다.
발광 소자층(LDL)은 화소 회로층(PCL) 상에 순차적으로 배치 및/또는 형성된 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3), 제1 내지 제3 전극들(ELT1, ELT2, ELT3), 제1 패시베이션층(PAS1)(또는, 제5 절연층), 제1 및 제2 발광 소자들(LD1, LD2), 제2 패시베이션층(PAS1)(또는, 제6 절연층), 제3 컨택 전극(CNE3), 제3 패시베이션층(PAS3)(또는, 제7 절연층), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다.
제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 화소 회로층(PCL)(또는, 보호층(PSV)) 상에 배치될 수 있다. 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 발광 영역(도 14의 EMA)에 서로 이격되어 배치될 수 있다. 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 화소 회로층(PCL) 상에서 제3 방향(Z축 방향)으로 돌출될 수 있다. 실시예에 따라, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 반드시 이에 제한되는 것은 아니다.
실시예에 따라, 제1 뱅크 패턴(PW1)은 화소 회로층(PCL)과 제1 전극(ELT1)의 사이에 배치될 수 있다. 제1 뱅크 패턴(PW1)은 제1 발광 소자(LD1)의 제1 단부(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제1 뱅크 패턴(PW1)의 일 측면은 제1 발광 소자(LD1)의 제1 단부(EP1)와 인접한 거리에 위치되어, 제1 발광 소자(LD1)의 제1 단부(EP1)와 마주하도록 배치될 수 있다.
실시예에 따라, 제2 뱅크 패턴(PW2)은 화소 회로층(PCL)과 제2 전극(ELT2)의 사이에 배치될 수 있다. 제2 뱅크 패턴(PW2)은 제1 발광 소자(LD1)의 제2 단부(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제2 뱅크 패턴(PW2)의 일 측면은 제1 발광 소자(LD1)의 제2 단부(EP2)와 인접한 거리에 위치되어, 제1 발광 소자(LD1)의 제2 단부(EP2)와 마주하도록 배치될 수 있다. 또한, 제2 뱅크 패턴(PW2)은 제2 발광 소자(LD2)의 제2 단부(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제2 뱅크 패턴(PW2)의 타 측면은 제2 발광 소자(LD2)의 제2 단부(EP2)와 인접한 거리에 위치되어, 제2 발광 소자(LD2)의 제2 단부(EP2)와 마주하도록 배치될 수 있다.
실시예에 따라, 제3 뱅크 패턴(PW3)은 화소 회로층(PCL)과 제3 전극(ELT3)의 사이에 배치될 수 있다. 제3 뱅크 패턴(PW3)은 제2 발광 소자(LD2)의 제1 단부(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제3 뱅크 패턴(PW3)의 일 측면은 제2 발광 소자(LD2)의 제1 단부(EP1)와 인접한 거리에 위치되어, 제2 발광 소자(LD2)의 제1 단부(EP1)와 마주하도록 배치될 수 있다.
제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)의 구성 물질은 다양하게 변경될 수 있다.
일 실시예에서, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 반사 부재로 기능할 수 있다. 일 예로, 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)은 그 상부에 제공된 제1 내지 제3 전극들(ELT1, ELT2, ELT3)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)의 상부에는 제1 내지 제3 전극들(ELT1, ELT2, ELT3)이 각각 배치될 수 있다. 제1 내지 제3 전극들(ELT1, ELT2, ELT3)은 발광 영역(도 14의 EMA)에서 서로 이격되어 배치될 수 있다.
제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각은, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각의 반사 전극층은 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 반사 전극층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다. 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각이 반사 전극층을 포함할 경우, 제1 및 제2 발광 소자들(LD1, LD2) 각각의 양단, 즉, 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 영상이 표시되는 방향(일 예로, 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 내지 제3 전극들(ELT1, ELT2, ELT3)이 제1 내지 제3 뱅크 패턴들(PW1, PW2, PW3)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD1, LD2)의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 소자들(LD1, LD2) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 내지 제3 전극들(ELT1, ELT2, ELT3)에 의해 반사되어 더욱 표시 패널(PNL)의 정면 방향 즉, 제3 방향(Z축 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율이 향상될 수 있다.
제1 내지 제3 전극들(ELT1, ELT2, ELT3)의 일 영역 상에는 제1 패시베이션층(PAS1)이 배치될 수 있다. 예를 들어, 제1 패시베이션층(PAS1)은 제1 내지 제3 전극들(ELT1, ELT2, ELT3)의 일 영역을 커버하도록 형성되며, 제1 내지 제3 전극들(ELT1, ELT2, ELT3)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다.
일 실시예에서, 제1 패시베이션층(PAS1)은 일차적으로 제1 내지 제3 전극들(ELT1, ELT2, ELT3)을 전면적으로 커버하도록 형성될 수 있다. 제1 패시베이션층(PAS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 패시베이션층(PAS1)은 도 15에 도시된 바와 같이 소정의 제1 및 제2 컨택부들에서 제1 내지 제3 전극들(ELT1, ELT2, ELT3)을 노출하도록 부분적으로 개구될 수 있다. 또는, 제1 패시베이션층(PAS1)은 발광 소자들(LD)이 공급 및 정렬이 완료된 이후, 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
즉, 제1 패시베이션층(PAS1)은 제1 및 제2 전극들(ELT1, ELT2)과 제1 발광 소자(LD1)의 사이에 또한, 제2 및 제3 전극들(ELT2, ELT3)과 제2 발광 소자(LD2)의 사이에 개재되되, 제1 내지 제3 전극들(ELT1, ELT2, ELT3) 각각의 적어도 일 영역을 노출할 수 있다. 제1 패시베이션층(PAS1)은 제1 내지 제3 전극들(ELT1, ELT2, ELT3)이 형성된 이후 제1 내지 제3 전극들(ELT1, ELT2, ELT3)을 커버하도록 형성되어, 후속 공정에서 제1 내지 제3 전극들(ELT1, ELT2, ELT3)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제1 패시베이션층(PAS1)은 발광 소자들(LD1, LD2)을 안정적으로 지지할 수 있다. 실시예에 따라서는 제1 패시베이션층(PAS1)은 생략될 수도 있다.
제1 패시베이션층(PAS1)이 형성된 발광 영역(도 14의 EMA)에는 발광 소자들(LD1, LD2)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 발광 영역(EMA)에 발광 소자들(LD1, LD2)이 공급되고, 발광 소자들(LD1, LD2)은 제1 내지 제3 전극들(ELT1, ELT2, ELT3)에 인가되는 소정의 정렬 전압(또는, 정렬 신호)에 의해 제1 및 제2 전극들(ELT1, ELT2)의 사이 및 제2 및 제3 전극들(ELT2, ELT3)의 사이에 정렬될 수 있다.
제2 패시베이션층(PAS2)은 발광 소자들(LD1, LD2), 특히, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬된 제1 발광 소자(LD1)의 상부에 및 제2 및 제3 전극들(ELT2, ELT3)의 사이에 정렬된 제2 발광 소자(LD2)의 상부에 각각 배치되며, 발광 소자들(LD1, LD2) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 예를 들어, 제2 패시베이션층(PAS2)은 발광 소자들(LD1, LD2) 각각의 제1 및 제2 단부들(EP1, EP2)은 커버하지 않고, 제1 발광 소자(LD1)의 일 영역 상부에만 부분적으로 배치될 수 있다. 제2 패시베이션층(PAS2)은 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 또한, 제2 패시베이션층(PAS2)의 형성 이전에 제1 패시베이션층(PAS1)과 발광 소자들(LD1, LD2)의 사이에 이격 공간이 존재하였을 경우, 상기 이격 공간은 제2 패시베이션층(PAS2)에 의해 채워질 수 있다. 이에 따라, 발광 소자들(LD1, LD2)은 보다 안정적으로 지지될 수 있다.
제2 컨택 전극(CNE2)은 제2 및 제3 전극들(ELT2, ELT3)과, 제1 발광 소자(LD1)의 제2 단부(EP2)와, 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치될 수 있다. 제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제2 단부(EP2)와 제2 발광 소자(LD2)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 제2 전극(ELT2) 상에 배치되되, 제1 패시베이션층(PAS1)에 의해 제2 전극(ELT2)과 절연될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 전극(ELT2)에 인접한 제1 발광 소자(LD1)의 제2 단부(EP2)와 접촉되도록 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 배치될 수 있다. 나아가, 제2 컨택 전극(CNE2)은 제3 전극(ELT3)과 접촉되도록 제3 전극(ELT3) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제1 패시베이션층(PAS1)에 의해 커버되지 않은 제3 전극(ELT3)의 일 영역 상에서 제3 전극(ELT3)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제3 전극(ELT3)에 인접한 제2 발광 소자(LD2)의 제1 단부(EP1)와 접촉되도록 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치될 수 있다.
제2 컨택 전극(CNE2)은 복수의 커팅 라인들(CL)에 의해 부분적으로 단선될 수 있다. 커팅 라인(CL)은 제2 컨택 전극(CNE2)을 관통하여 제2 컨택 전극(CNE2) 하부에 배치된 제1 패시베이션층(PAS1)의 상면을 부분적으로 노출할 수 있다. 커팅 라인(CL)에 의해 제2 서브 발광 소자(도 14의 LD22)의 제1 단부(EP1)와 연결된 도전 패턴(CP)은 플로팅(floating)될 수 있으므로, 화소(PXL)의 점등 불량을 리페어할 수 있음은 앞서 설명한 바와 같다.
제3 패시베이션층(PAS3)은 제2 컨택 전극(CNE2) 및 도전 패턴(CP) 상에 배치될 수 있다. 제3 패시베이션층(PAS3)은 제2 컨택 전극(CNE2) 및 도전 패턴(CP)을 커버할 수 있다. 제3 패시베이션층(PAS3)은 상술한 커팅 라인(CL)에 의해 노출된 제1 패시베이션층(PAS1)의 상면과 부분적으로 접할 수 있다.
제1 컨택 전극(CNE1) 및 제3 컨택 전극(CNE3)은 제1 전극(ELT1), 제2 전극(ELT2), 제1 발광 소자(LD1)의 제1 단부(EP1), 및 제2 발광 소자(LD2)의 제2 단부(EP2) 상에 배치될 수 있다. 제1 컨택 전극(CNE1) 및 제3 컨택 전극(CNE3)은 도 15에 도시된 바와 같이 서로 동일한 층에 배치될 수 있다. 이 경우, 제1 컨택 전극(CNE1) 및 제3 컨택 전극(CNE3)은 동일 공정에서, 동일한 도전 물질을 이용하여 형성될 수 있으나, 이에 한정되지는 않는다.
제1 컨택 전극(CNE1)은 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제1 전극(ELT1)을 전기적으로 연결할 수 있다. 제3 컨택 전극(CNE3)은 제2 발광 소자(LD2)의 제2 단부(EP2) 및 제2 전극(ELT2)을 전기적으로 연결할 수 있다.
예를 들어, 제1 컨택 전극(CNE1)은 제1 전극(ELT1)과 접촉되도록 제1 전극(ELT1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 제1 패시베이션층(PAS1)에 의해 커버되지 않은 제1 전극(ELT1)의 일 영역 상에서 제1 전극(ELT1)과 접촉되도록 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 제1 전극(ELT1)에 인접한 제1 발광 소자(LD1)의 제1 단부(EP1)와 접촉되도록 제1 발광 소자(LD1)의 제1 단부(EP1) 상에 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)은 제1 발광 소자(LD1)의 제1 단부(EP1)와 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역을 커버하도록 배치될 수 있다.
유사하게, 제3 컨택 전극(CNE3)은 제2 전극(ELT2)과 접촉되도록 제2 전극(ELT2) 상에 배치될 수 있다. 일 예로, 제3 컨택 전극(CNE3)은 제1 패시베이션층(PAS1)에 의해 커버되지 않은 제2 전극(ELT2)의 일 영역 상에서 제2 전극(ELT2)과 접촉되도록 배치될 수 있다. 또한, 제3 컨택 전극(CNE3)은 제2 전극(ELT2)에 인접한 제2 발광 소자(LD2)의 제2 단부(EP2)와 접촉되도록 제2 발광 소자(LD2)의 제2 단부(EP2) 상에 배치될 수 있다. 즉, 제3 컨택 전극(CNE3)은 제2 발광 소자(LD2)의 제2 단부(EP2)와 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역을 커버하도록 배치될 수 있다.
실시예에 따라, 제1 내지 제3 패시베이션층들(PAS1, PAS2, PAS3) 각각은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다.
한편, 도 15에서 제1 컨택 전극(CNE1)(또는 제3 컨택 전극(CNE3)) 및 제2 컨택 전극(CNE2)은 제3 패시베이션층(PAS3)을 사이에 두고, 상호 다른 층들에 배치되는 것으로 도시되어 있으나, 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3)이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 컨택 전극들(CNE1, CNE2)(또는, 제2 및 제3 컨택 전극들(CNE2, CNE3))이 상호 중첩하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 및 제2 컨택 전극들(CNE1, CNE2)(또는, 제2 및 제3 컨택 전극들(CNE2, CNE3))은 상호 중첩하지 않을 수도 있다.
실시예들에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)(또는, 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3))은 상호 동일한 층에 배치될 수 있다. 도 16를 참조하면, 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3)은 제1 패시베이션층(PAS1)(및 제2 패시베이션층(PAS2)) 상에 배치될 수 있다. 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3), 제1 내지 제3 전극들(ELT1, ELT2, ELT3), 및 발광 소자들(LD1, LD2) 간의 배치 관계(또는, 중첩 관계)는 도 15를 참조하여 설명한 배치 관계와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 생략한다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 제1 발광 소자(LD1) 상에서 상호 이격되어 배치되며, 제2 컨택 전극(CNE2) 및 제3 컨택 전극(CNE3)은 제2 발광 소자(LD2) 상에서 상호 이격되어 배치될 수 있다. 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 상호 중첩하지 않으며, 제2 컨택 전극(CNE2) 및 제3 컨택 전극(CNE3)은 상호 중첩하지 않을 수 있다.
제4 패시베이션층(PAS4)은 제1 내지 제3 전극들(ELT1, ELT2, ELT3), 발광 소자들(LD1, LD2), 및 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3)을 커버하도록, 제1 내지 제3 전극들(ELT1, ELT2, ELT3), 발광 소자들(LD1, LD2), 및 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3)가 형성된 기판(SUB)의 일면 상에 형성 및/또는 배치될 수 있다. 제4 패시베이션층(PAS4)은 적어도 한 층의 무기막 및/또는 유기막을 포함하는 박막 봉지층을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라, 제4 패시베이션층(PAS4)의 상부에는 적어도 한 층의 오버코트층(예를 들어, 발광 소자층(LDL)의 상면을 평탄화하는 층)이 더 배치될 수도 있다.
상술한 일 실시예에 따른 표시 장치에 의하면, 도전 패턴(CP)이 커팅 라인(CL)에 의해 제2 컨택 전극(CNE2)과 단선됨에 따라, 제2 서브 발광 소자(LD22)의 제1 단부(EP1)와 연결된 도전 패턴(CP)이 플로팅(floating)될 수 있다. 따라서, 화소(PXL) 내에 제2 서브 발광 소자(LD22) 즉, 불량 발광 소자가 존재하더라도, 도전 패턴(CP)을 제2 컨택 전극(CNE2)과 단선시킴으로써 화소(PXL)의 점등 불량을 리페어할 수 있다. 이 경우, 제2 서브 발광 소자(LD22)를 제외한 나머지 제1 서브 발광 소자(LD21)들은 제1 서브 발광 소자(LD21)의 적어도 일부를 둘러싸는 형태로 배치된 제2 컨택 전극(CNE2)을 통해 전기적으로 연결되어 제1 경로(PATH1)를 따라 제공된 구동 신호를 제공받아 정상 점등될 수 있다. 즉, 표시 장치의 리페어에 의한 비발광 영역을 최소화할 수 있다.
이하에서는 본 발명의 다른 실시예에 다른 표시 장치에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 17은 다른 실시예에 따른 화소를 나타내는 평면도이다. 도 18은 도 17의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
도 17 및 도 18을 참조하면, 본 실시예에 따른 화소(PXL)는 도전 패턴(CP)과 제2 컨택 전극(CNE2)을 전기적으로 연결하는 연결 전극(CE)을 더 포함한다는 점에서 도 14 내지 도 16의 실시예와 상이하다.
구체적으로, 제2 컨택 전극(CNE2)은 복수의 커팅 라인들(CL)에 의해 부분적으로 단선될 수 있다. 커팅 라인들(CL) 사이에는 도전 패턴(CP)이 위치할 수 있다. 도전 패턴(CP)은 제2 컨택 전극(CNE2)이 커팅 라인(CL)에 의해 단선된 부분일 수 있다.
도전 패턴(CP)은 서로 전기적으로 분리된 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)을 포함할 수 있다. 제1 도전 패턴(CP1)과 제2 도전 패턴(CP2)은 커팅 라인(CL)에 의해 서로 이격되어 전기적으로 분리될 수 있다. 제1 도전 패턴(CP1)의 일단은 제2 발광 소자(LD2) 중 제1 서브 발광 소자(LD21)의 제1 단부(EP1)와 접하고, 제1 도전 패턴(CP1)의 타단은 제3 전극(ELT3)과 접할 수 있다. 제2 도전 패턴(CP2)의 일단은 제2 발광 소자(LD2) 중 제2 서브 발광 소자(LD22)의 제1 단부(EP1)와 접하고, 제2 도전 패턴(CP2)의 타단은 제3 전극(ELT3)과 접할 수 있다. 제2 서브 발광 소자(LD22) 즉, 불량 발광 소자와 연결된 제2 도전 패턴(CP2)은 커팅 라인(CL)에 의해 제2 컨택 전극(CNE2) 및 제1 도전 패턴(CP1)과 단선될 수 있다. 이에 따라, 제2 도전 패턴(CP2)이 플로팅(floating)될 수 있으므로, 불량 발광 소자가 존재하더라도 화소(PXL)의 점등 불량을 리페어할 수 있음은 앞서 설명한 바와 같다.
연결 전극(CE)은 제1 도전 패턴(CP1) 및 제2 컨택 전극(CNE2) 상에 배치될 수 있다. 연결 전극(CE)의 일단은 커팅 라인(CL)에 의해 단선된 제1 도전 패턴(CP1)의 일단과 연결되고, 연결 전극(CE)의 타단은 제2 컨택 전극(CNE2)의 일단과 연결될 수 있다. 이에 따라, 커팅 라인(CL)에 의해 단선된 제1 도전 패턴(CP1)과 제2 컨택 전극(CNE2)은 연결 전극(CE)에 의해 전기적으로 연결될 수 있다. 이 경우, 리페어 과정에서 커팅 라인(CL)에 의해 제1 서브 발광 소자(LD21)와 연결된 제1 도전 패턴(CP1)이 단선되더라도, 제1 서브 발광 소자(LD21) 즉, 정상 발광 소자는 연결 전극(CE)에 의해 제1 전극(ELT1) 및 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 즉, 제1 서브 발광 소자(LD21)들은 제1 경로(PATH1)를 따라 제공된 구동 신호를 제공받아 정상 점등될 수 있으므로, 리페어에 의한 비발광 영역을 최소화할 수 있음은 앞서 설명한 바와 같다.
도 19는 또 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 19를 참조하면, 본 실시예에 따른 화소(PXL)는 제1 및 제2 발광 소자들(LD1, LD2)의 배열 방향이 도 17 및 도 18의 실시예와 상이하다.
제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3) 각각은 화소 영역(PXA)에서 제2 방향(Y축 방향)으로 연장하며, 제1 방향(Y축 방향)을 따라 상호 이격되어 배치될 수 있다. 제1 전극(ELT1)은 도 9 등을 참조하여 설명한 제2 전원(VSS)(또는, 제2 전원선)에 연결되고, 제2 전극(ELT2)은 도 9 등을 참조하여 설명한 제1 트랜지스터(M1)와 연결될 수 있다.
발광 소자들(LD1, LD2)의 배열을 위해, 제1 전극(ELT1) 및 제3 전극(ELT3)에는 교류 전압이, 제2 전극(ELT2)에는 기준 전압(예를 들어, 접지)이 인가될 수 있다. 이에 따라, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제2 전극(ELT2)과 마주하고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제1 전극(ELT1)과 마주하도록, 제1 발광 소자(LD1)가 배열될 수 있다. 유사하게, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제2 전극(ELT2)과 마주하고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제3 전극(ELT3)과 마주하도록, 제2 발광 소자(LD2)가 배열될 수 있다.
제1 컨택 전극(CNE1)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역 상에 형성되어, 제1 발광 소자(LD1)의 제2 단부(EP2)를 제1 전극(ELT1)에 물리적 및/또는 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제1 단부(EP1) 및 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역 상에 형성될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제3 컨택 전극(CNE3) 또는 제2 발광 소자(LD2)를 우회하여 연장하며, 제2 발광 소자(LD2)의 제2 단부(EP2) 및 이에 대응하는 제3 전극(ELT3)의 적어도 일 영역 상에 형성될 수 있다. 제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제2 발광 소자(LD2)의 제2 단부(EP2)를 전기적으로 연결할 수 있다.
제3 컨택 전극(CNE3)은 제2 발광 소자(LD2)의 제1 단부(EP1) 및 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역 상에 형성되어, 제2 발광 소자(LD2)의 제1 단부(EP1)를 제2 전극(ELT2)에 물리적 및/또는 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 상술한 바와 같이 커팅 라인(CL)에 의 부분적으로 단선될 수 있다. 제1 도전 패턴(CP1)과 제2 도전 패턴(CP2)은 커팅 라인(CL)에 의해 서로 이격되어 전기적으로 분리될 수 있다. 제1 도전 패턴(CP1)의 일단은 제2 발광 소자(LD2) 중 제1 서브 발광 소자(LD21)의 제1 단부(EP1)와 접하고, 제1 도전 패턴(CP1)의 타단은 제3 전극(ELT3)과 접할 수 있다. 제2 도전 패턴(CP2)의 일단은 제2 발광 소자(LD2) 중 제2 서브 발광 소자(LD22)의 제1 단부(EP1)와 접하고, 제2 도전 패턴(CP2)의 타단은 제3 전극(ELT3)과 접할 수 있다. 제2 서브 발광 소자(LD22) 즉, 불량 발광 소자와 연결된 제2 도전 패턴(CP2)은 커팅 라인(CL)에 의해 제2 컨택 전극(CNE2) 및 제1 도전 패턴(CP1)과 단선될 수 있다. 이에 따라, 제2 도전 패턴(CP2)이 플로팅(floating)될 수 있으므로, 불량 발광 소자가 존재하더라도 화소(PXL)의 점등 불량을 리페어할 수 있음은 앞서 설명한 바와 같다.
아울러, 커팅 라인(CL)에 의해 단선된 제1 도전 패턴(CP1)과 제2 컨택 전극(CNE2)은 연결 전극(CE)에 의해 전기적으로 연결될 수 있다. 이 경우, 제1 서브 발광 소자(LD21) 즉, 정상 발광 소자는 연결 전극(CE)에 의해 제1 전극(ELT1) 및 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 즉, 제1 서브 발광 소자(LD21)들은 제2 경로(PATH2)를 따라 제공된 구동 신호를 제공받아 정상 점등될 수 있으므로, 리페어에 의한 비발광 영역을 최소화할 수 있음은 앞서 설명한 바와 같다.
도 20은 도 19의 Ⅲ-Ⅲ' 선을 기준으로 자른 단면도이다.
도 20을 참조하면, 제1 및 제2 서브 전원선들(PL2_1, PL2_2)은 제1 전극(ELT1)과 중첩하여 배치되고, 제2 컨택홀(CNT2)을 통해 제1 전극(ELT1)과 연결될 수 있다. 또한, 제1 트랜지스터(T1)는 제2 전극(ELT2)과 중첩하여 배치되고, 제1 컨택홀(CNT2)을 통해 제2 전극(ELT2)과 연결될 수 있다.
한편, 도 20에서 제1 컨택 전극(CNE1)(또는 제3 컨택 전극(CNE3)) 및 제2 컨택 전극(CNE2)은 제3 패시베이션층(PAS3)을 사이에 두고, 상호 다른 층들에 배치되는 것으로 도시되어 있으나, 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3)이 이에 한정되는 것은 아니다. 예를 들어, 제1 및 제2 컨택 전극들(CNE1, CNE2)(또는, 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3))은 상호 동일한 층에 배치될 수도 있다.
도 21은 또 다른 실시예에 따른 화소를 나타내는 평면도이다. 도 22는 도 21의 Ⅳ-Ⅳ' 선을 기준으로 자른 단면도이다.
도 21 및 도 22를 참조하면, 본 실시예에 따른 화소(PXL)는 제2 컨택 전극(CNE2)이 서로 이격된 복수의 제1 영역(CNE21) 및 제1 영역(CNE21) 사이에 배치된 적어도 하나의 제2 영역(CNE22)을 포함한다는 점에서 도 14 내지 도 16의 실시예와 상이하다.
구체적으로, 제2 컨택 전극(CNE2)은 서로 이격된 적어도 두 개의 제1 영역(CNE21)을 포함할 수 있다. 제1 영역(CNE21)은 제2 방향(Y축 방향)을 따라 연장하며, 제1 방향(X축 방향)을 따라 상호 이격되어 배치될 수 있다. 도면에서는 제2 컨택 전극(CNE2)이 제2 발광 소자(LD2)의 제1 단부(EP1) 측에 배치된 두 개의 제1 영역(CNE21)을 갖는 경우를 예시하였으나, 제1 영역(CNE21)의 개수가 이에 제한되는 것은 아니다.
제1 영역(CNE21)은 복수의 커팅 라인들(CL)에 의해 부분적으로 단선될 수 있다. 커팅 라인들(CL) 사이에는 도전 패턴(CP)이 위치할 수 있다. 도전 패턴(CP)은 제1 영역(CNE21)이 커팅 라인(CL)에 의해 단선된 부분일 수 있다. 즉, 도전 패턴(CP)과 제1 영역(CNE21)은 동일한 도전 물질로 이루어질 수 있다. 도전 패턴(CP)은 서로 전기적으로 분리된 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)을 포함할 수 있다. 제1 도전 패턴(CP1)과 제2 도전 패턴(CP2)은 커팅 라인(CL)에 의해 서로 이격되어 전기적으로 분리될 수 있다. 제1 도전 패턴(CP1)의 일단은 제2 발광 소자(LD2) 중 제1 서브 발광 소자(LD21)의 제1 단부(EP1)와 접하고, 제1 도전 패턴(CP1)의 타단은 제2 영역(CNE22)과 접할 수 있다. 제2 도전 패턴(CP2)의 일단은 제2 발광 소자(LD2) 중 제2 서브 발광 소자(LD22)의 제1 단부(EP1)와 접하고, 제2 도전 패턴(CP2)의 타단은 제3 전극(ELT3)과 접할 수 있다. 제2 도전 패턴(CP2)이 커팅 라인(CL)에 의해 제1 영역(CNE21) 및 제1 도전 패턴(CP1)과 단선됨에 따라, 제2 서브 발광 소자(LD22)의 제1 단부(EP1)와 연결된 제2 도전 패턴(CP2)은 플로팅(floating)될 수 있다. 따라서, 제2 서브 발광 소자(LD22) 즉, 불량 발광 소자가 존재하더라도, 제2 도전 패턴(CP2)을 단선시킴으로써 화소(PXL)의 점등 불량을 리페어할 수 있다.
제2 영역(CNE22)은 상호 이격된 제1 영역들(CNE21) 사이에 배치될 수 있다. 상호 이격된 제1 영역(CNE21)은 제2 영역(CNE22)에 의해 전기적으로 연결될 수 있다. 제2 영역(CNE22)의 일단은 제1 영역(CNE21) 중 하나에 연결되고, 제2 영역(CNE22)의 타단은 제1 영역(CNE21) 중 나머지 하나에 연결될 수 있다.
또한, 제2 영역(CNE22)은 제1 영역(CNE21)과 도전 패턴(CP) 사이에 배치될 수 있다. 예를 들어, 도 21에 도시된 바와 같이, 제2 영역(CNE22)은 제1 영역(CNE21)과 제1 도전 패턴(CP1) 사이에 배치될 수 있다. 상호 이격된 제1 영역(CNE21)과 제1 도전 패턴(CP1)은 제2 영역(CNE22)에 의해 전기적으로 연결될 수 있다. 제2 영역(CNE22)의 일단은 제1 영역(CNE21)과 연결되고, 제2 영역(CNE22)의 타단은 제1 도전 패턴(CP1)과 연결될 수 있다. 이에 따라, 리페어 과정에서 제1 도전 패턴(CP1)이 제1 영역(CNE21) 중 일부와 단선되더라도, 제1 도전 패턴(CP1)은 제2 영역(CNE22)에 의해 제1 영역(CNE21) 중 나머지 일부와 전기적으로 연결될 수 있다. 즉, 제1 서브 발광 소자(LD21)는 제2 영역(CNE22)에 의해 제1 전극(ELT1) 및 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 즉, 제1 서브 발광 소자(LD21)들은 제3 경로(PATH3)를 따라 제공된 구동 신호를 제공받아 정상 점등될 수 있으므로, 리페어에 의한 비발광 영역을 최소화할 수 있다.
한편, 도면에서는 상호 이격된 두 개의 제1 영역(CNE21)이 두 개의 제2 영역(CNE22)에 의해 연결되고, 제1 도전 패턴(CP1)과 제1 영역(CNE21)이 한 개의 제2 영역(CNE22)에 의해 연결되는 경우를 예시하였으나, 제2 영역(CNE22)의 배치 및 개수가 이에 제한되는 것은 아니다. 제2 영역(CNE22)은 제1 영역(CNE21)과 일체로 형성될 수 있다. 즉, 제2 영역(CNE22)과 제1 영역(CNE21)은 동일한 도전층으로 이루어질 수 있다.
도 23은 또 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 23을 참조하면, 본 실시예에 따른 화소(PXL)는 도전 패턴(CP)과 제2 컨택 전극(CNE2)을 전기적으로 연결하는 연결 전극(CE)을 더 포함한다는 점에서 도 21 및 도 22의 실시예와 상이하다.
구체적으로, 제1 영역(CNE21)은 복수의 커팅 라인들(CL)에 의해 부분적으로 단선될 수 있다. 커팅 라인들(CL) 사이에는 도전 패턴(CP)이 위치할 수 있다. 도전 패턴(CP)은 제1 영역(CNE21)이 커팅 라인(CL)에 의해 단선된 부분일 수 있다. 도전 패턴(CP)은 서로 전기적으로 분리된 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)을 포함할 수 있다. 제1 도전 패턴(CP1)과 제2 도전 패턴(CP2)은 커팅 라인(CL)에 의해 서로 이격되어 전기적으로 분리될 수 있다. 제1 도전 패턴(CP1)은 제2 발광 소자(LD2) 중 제1 서브 발광 소자(LD21)의 제1 단부(EP1)와 접하고, 제2 도전 패턴(CP2)은 제2 발광 소자(LD2) 중 제2 서브 발광 소자(LD22)의 제1 단부(EP1)와 접할 수 있다. 제2 서브 발광 소자(LD22) 즉, 불량 발광 소자와 연결된 제2 도전 패턴(CP2)은 커팅 라인(CL)에 의해 제1 영역(CNE21) 및 제1 도전 패턴(CP1)과 단선될 수 있다. 이에 따라, 제2 도전 패턴(CP2)이 플로팅(floating)될 수 있으므로, 불량 발광 소자가 존재하더라도 화소(PXL)의 점등 불량을 리페어할 수 있음은 앞서 설명한 바와 같다.
제1 도전 패턴(CP1)은 제2 영역(CNE22) 및/또는 연결 전극(CE)에 의해 제1 전극(ELT1) 및 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 예를 들어, 제1 도전 패턴(CP1) 중 일부는 일단이 제1 서브 발광 소자(LD21)의 제1 단부(EP1)와 접하고, 타단이 제2 영역(CNE22)과 접할 수 있다. 제2 영역(CNE22)의 일단은 제1 도전 패턴(CP1)과 연결되고, 제2 영역(CNE22)의 타단은 제1 영역(CNE21)과 연결될 수 있다. 이에 따라, 제1 도전 패턴(CP1)은 제1 영역(CNE21) 및 제2 영역(CNE22)을 통해 제1 전극(ELT1) 및 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 또한, 제1 도전 패턴(CP1) 중 다른 일부는 일단이 제1 서브 발광 소자(LD21)의 제1 단부(EP1)와 접하고, 타단이 연결 전극(CE)과 접할 수 있다. 연결 전극(CE)의 일단은 제1 도전 패턴(CP1)의 일단과 연결되고, 연결 전극(CE)의 타단은 제1 영역(CNE21)의 일단과 연결될 수 있다. 이에 따라, 제1 도전 패턴(CP1)은 연결 전극(CE)을 통해 제1 전극(ELT1) 및 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 즉, 리페어 과정에서 제1 서브 발광 소자(LD21) 사이에 커팅 라인(CL)이 형성되더라도, 제1 서브 발광 소자(LD21)들은 제2 영역(CNE22) 및/또는 연결 전극(CE)에 의해 제1 전극(ELT1) 및 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 즉, 제1 서브 발광 소자(LD21)들은 제4 경로(PATH4)를 따라 제공된 구동 신호를 제공받아 정상 점등될 수 있으므로, 리페어에 의한 비발광 영역을 최소화할 수 있음은 앞서 설명한 바와 같다.
도 24는 또 다른 실시예에 따른 화소를 나타내는 평면도이다.
도 24를 참조하면, 본 실시예에 따른 화소(PXL)는 제2 컨택 전극(CNE2)이 제1 발광 소자(LD1)의 제2 단부(EP2) 측에 배치된 제1 영역(CNE21)을 더 포함한다는 점에서 도 21 및 도 22의 실시예와 상이하다.
구체적으로, 제2 컨택 전극(CNE2)은 서로 이격된 복수의 제1 영역(CNE21)을 포함할 수 있다. 제1 영역(CNE21)은 제2 방향(Y축 방향)을 따라 연장하며, 제1 방향(X축 방향)을 따라 상호 이격되어 배치될 수 있다. 도면에서는 제2 컨택 전극(CNE2)이 제1 발광 소자(LD1)의 제2 단부(EP2) 측에 배치된 한 쌍의 제1 영역(CNE21)과 제2 발광 소자(LD2)의 제1 단부(EP1) 측에 배치된 한 쌍의 제1 영역(CNE21)을 갖는 경우를 예시하였으나, 제1 영역(CNE21)의 배치 및 개수가 이에 제한되는 것은 아니다.
제1 영역(CNE21)은 복수의 커팅 라인들(CL)에 의해 부분적으로 단선될 수 있다. 커팅 라인들(CL) 사이에는 도전 패턴(CP)이 위치할 수 있다. 도전 패턴(CP)은 제1 영역(CNE21)이 커팅 라인(CL)에 의해 단선된 부분일 수 있다. 즉, 도전 패턴(CP)과 제1 영역(CNE21)은 동일한 도전 물질로 이루어질 수 있다. 도전 패턴(CP)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및/또는 제2 발광 소자(LD2)의 제1 단부(EP1) 측에 배치될 수 있다. 도전 패턴(CP)은 서로 전기적으로 분리된 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)을 포함할 수 있다. 제1 도전 패턴(CP1)과 제2 도전 패턴(CP2)은 커팅 라인(CL)에 의해 서로 이격되어 전기적으로 분리될 수 있다. 제1 도전 패턴(CP1) 중 일부의 일단은 제1 발광 소자(LD1) 중 제1 서브 발광 소자(LD11)의 제2 단부(EP2)와 접하고, 타단은 제2 영역(CNE22)과 접할 수 있다. 제1 도전 패턴(CP1) 중 다른 일부의 일단은 제2 발광 소자(LD2) 중 제1 서브 발광 소자(LD21)의 제1 단부(EP1)와 접하고, 타단은 제2 영역(CNE22)과 접할 수 있다. 제2 도전 패턴(CP2) 중 일부의 일단은 제1 발광 소자(LD1) 중 제2 서브 발광 소자(LD12)의 제2 단부(EP2)와 접하고, 타단은 제2 영역(CNE22)과 접할 수 있다. 제2 도전 패턴(CP2) 중 다른 일부의 일단은 제2 발광 소자(LD2) 중 제2 서브 발광 소자(LD22)의 제1 단부(EP1)와 접하고, 타단은 제3 전극(ELT3)과 접할 수 있다. 제2 도전 패턴(CP2)이 커팅 라인(CL)에 의해 제1 영역(CNE21) 및 제1 도전 패턴(CP1)과 단선됨에 따라, 제2 서브 발광 소자(LD12, LD22)의 단부와 연결된 제2 도전 패턴(CP2)은 플로팅(floating)될 수 있다. 따라서, 제2 서브 발광 소자(LD12, LD22) 즉, 불량 발광 소자가 존재하더라도, 제2 도전 패턴(CP2)을 단선시킴으로써 화소(PXL)의 점등 불량을 리페어할 수 있다.
제2 영역(CNE22)은 상호 이격된 제1 영역(CNE21) 사이에 배치될 수 있다. 상호 이격된 제1 영역(CNE21)은 제2 영역(CNE22)에 의해 전기적으로 연결될 수 있다. 제2 영역(CNE22)의 일단은 제1 영역(CNE21) 중 하나에 연결되고, 제2 영역(CNE22)의 타단은 제1 영역(CNE21) 중 나머지 하나에 연결될 수 있다.
또한, 제2 영역(CNE22)은 제1 영역(CNE21)과 도전 패턴(CP) 사이에 배치될 수 있다. 예를 들어, 도 24에 도시된 바와 같이, 제2 영역(CNE22)은 제1 영역(CNE21)과 제1 도전 패턴(CP1) 사이에 배치될 수 있다. 상호 이격된 제1 영역(CNE21)과 제1 도전 패턴(CP1)은 제2 영역(CNE22)에 의해 전기적으로 연결될 수 있다. 제2 영역(CNE22)의 일단은 제1 영역(CNE21)과 연결되고, 제2 영역(CNE22)의 타단은 제1 도전 패턴(CP1)과 연결될 수 있다. 이에 따라, 리페어 과정에서 제1 도전 패턴(CP1)이 제1 영역(CNE21) 중 일부와 단선되더라도, 제1 도전 패턴(CP1)은 제2 영역(CNE22)에 의해 제1 영역(CNE21) 중 나머지 일부와 전기적으로 연결될 수 있다. 즉, 제1 서브 발광 소자(LD11, LD21)는 제2 영역(CNE22)에 의해 제1 전극(ELT1) 및 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 즉, 제1 서브 발광 소자(LD11, LD21)들은 제5 경로(PATH5)를 따라 제공된 구동 신호를 제공받아 정상 점등될 수 있으므로, 리페어에 의한 비발광 영역을 최소화할 수 있다.
한편, 도면에서는 상호 이격된 한 쌍의 제1 영역(CNE21)이 각각 두 개의 제2 영역(CNE22)에 의해 연결되고, 제1 도전 패턴(CP1)과 제1 영역(CNE21)이 한 개의 제2 영역(CNE22)에 의해 연결되는 경우를 예시하였으나, 제2 영역(CNE22)의 배치 및 개수가 이에 제한되는 것은 아니다. 제2 영역(CNE22)은 제1 영역(CNE21)과 일체로 형성될 수 있다. 즉, 제2 영역(CNE22)과 제1 영역(CNE21)은 동일한 도전층으로 이루어질 수 있다.
도 25는 또 다른 실시예에 따른 화소를 나타내는 평면도이다. 도 26은 도 25의 Ⅴ-Ⅴ' 선을 기준으로 자른 단면도이다.
도 25 및 도 26을 참조하면, 본 실시예에 따른 화소(PXL)는 제1 컨택 전극(CNE1)이 서로 이격된 복수의 제1 영역(CNE11) 및 제1 영역(CNE11) 사이에 배치되는 적어도 하나의 제2 영역(CNE12)을 포함한다는 점에서 도 21 및 도 22의 실시예와 상이하다.
구체적으로, 제1 컨택 전극(CNE1)은 서로 이격된 적어도 두 개의 제1 영역(CNE11)을 포함할 수 있다. 제1 영역(CNE11)은 제2 방향(Y축 방향)을 따라 연장하며, 제1 방향(X축 방향)을 따라 상호 이격되어 배치될 수 있다. 도면에서는 제1 컨택 전극(CNE1)이 제1 발광 소자(LD1)의 제1 단부(EP1) 측에 배치된 두 개의 제1 영역(CNE11)을 갖는 경우를 예시하였으나, 제1 영역(CNE11)의 개수가 이에 제한되는 것은 아니다.
제1 영역(CNE11)은 복수의 커팅 라인들(CL)에 의해 부분적으로 단선될 수 있다. 커팅 라인들(CL) 사이에는 도전 패턴(CP')이 위치할 수 있다. 도전 패턴(CP')은 제1 영역(CNE11)이 커팅 라인(CL)에 의해 단선된 부분일 수 있다. 즉, 도전 패턴(CP')과 제1 영역(CNE11)은 동일한 도전 물질로 이루어질 수 있다. 도전 패턴(CP')은 서로 전기적으로 분리된 제1 도전 패턴(CP1') 및 제2 도전 패턴(CP2')을 포함할 수 있다. 제1 도전 패턴(CP1')과 제2 도전 패턴(CP2')은 커팅 라인(CL)에 의해 서로 이격되어 전기적으로 분리될 수 있다. 제1 도전 패턴(CP1')의 일단은 제1 발광 소자(LD1) 중 제1 서브 발광 소자(LD11)의 제1 단부(EP1)와 접하고, 제1 도전 패턴(CP1')의 타단은 제2 영역(CNE12)과 접할 수 있다. 제2 도전 패턴(CP2')의 일단은 제1 발광 소자(LD1) 중 제2 서브 발광 소자(LD12)의 제1 단부(EP1)와 접하고, 제2 도전 패턴(CP2')의 타단은 제1 전극(ELT1)과 접할 수 있다. 제2 도전 패턴(CP2')이 커팅 라인(CL)에 의해 제1 영역(CNE11) 및 제1 도전 패턴(CP1)과 단선됨에 따라, 제2 서브 발광 소자(LD12)의 제1 단부(EP1)와 연결된 제2 도전 패턴(CP2')은 플로팅(floating)될 수 있다. 따라서, 제2 서브 발광 소자(LD12) 즉, 불량 발광 소자가 존재하더라도, 제2 도전 패턴(CP2)을 단선시킴으로써 화소(PXL)의 점등 불량을 리페어할 수 있다.
제2 영역(CNE12)은 상호 이격된 제1 영역들(CNE11) 사이에 배치될 수 있다. 상호 이격된 제1 영역(CNE11)은 제2 영역(CNE12)에 의해 전기적으로 연결될 수 있다. 제2 영역(CNE12)의 일단은 제1 영역(CNE11) 중 하나에 연결되고, 제2 영역(CNE12)의 타단은 제1 영역(CNE11) 중 나머지 하나에 연결될 수 있다.
또한, 제2 영역(CNE12)은 제1 영역(CNE11)과 도전 패턴(CP') 사이에 배치될 수 있다. 예를 들어, 도 25에 도시된 바와 같이, 제2 영역(CNE12)은 제1 영역(CNE11)과 제1 도전 패턴(CP1') 사이에 배치될 수 있다. 상호 이격된 제1 영역(CNE11)과 제1 도전 패턴(CP1')은 제2 영역(CNE12)에 의해 전기적으로 연결될 수 있다. 제2 영역(CNE12)의 일단은 제1 영역(CNE11)과 연결되고, 제2 영역(CNE12)의 타단은 제1 도전 패턴(CP1')과 연결될 수 있다. 이에 따라, 리페어 과정에서 제1 도전 패턴(CP1')이 제1 영역(CNE11) 중 일부와 단선되더라도, 제1 도전 패턴(CP1')은 제2 영역(CNE12)에 의해 제1 영역(CNE11) 중 나머지 일부와 전기적으로 연결될 수 있다. 즉, 제1 서브 발광 소자(LD11)는 제2 영역(CNE12)에 의해 제1 전극(ELT1) 및 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 즉, 제1 서브 발광 소자(LD11)들은 제6 경로(PATH6)를 따라 제공된 구동 신호를 제공받아 정상 점등될 수 있으므로, 리페어에 의한 비발광 영역을 최소화할 수 있다.
한편, 도면에서는 상호 이격된 두 개의 제1 영역(CNE11)이 두 개의 제2 영역(CNE12)에 의해 연결되고, 제1 도전 패턴(CP1')과 제1 영역(CNE11)이 한 개의 제2 영역(CNE12)에 의해 연결되는 경우를 예시하였으나, 제2 영역(CNE12)의 배치 및 개수가 이에 제한되는 것은 아니다. 제2 영역(CNE12)은 제1 영역(CNE11)과 일체로 형성될 수 있다. 즉, 제2 영역(CNE12)과 제1 영역(CNE11)은 동일한 도전층으로 이루어질 수 있다.
계속해서, 상술한 실시예들에 따른 표시 장치의 리페어 방법에 대해 설명한다.
도 27 내지 도 29는 일 실시예에 따른 표시 장치의 리페어 방법을 설명하기 위한 평면도들이다.
먼저 도 27을 참조하면, 화소(PXL) 내에 제2 서브 발광 소자(LD22) 즉, 불량 발광 소자가 존재하는 경우, 제2 서브 발광 소자(LD22)에 의해 제1 전극(ELT1)과 제2 전극(ELT2)이 쇼트(short)될 수 있다. 이 경우, 제1 서브 발광 소자(LD21)까지 미점등되는 불량이 발생할 수 있다.
이에, 일 실시예에 따른 표시 장치의 리페어 방법은 도 28과 같이, 제2 발광 소자(LD2)의 제1 단부(EP1)와 연결된 제2 컨택 전극(CNE2)을 단선시킴으로써 제2 발광 소자(LD2) 중 제2 서브 발광 소자(LD22)의 제1 단부(EP1)와 연결된 도전 패턴(CP)을 플로팅(floating)시킬 수 있다.
구체적으로, 제2 발광 소자(LD2)의 제1 단부(EP1)의 일측 및 타측에 순차적으로 커팅 라인들(CL)을 형성하여 제2 서브 발광 소자(LD22) 즉, 불량 발광 소자의 위치를 확인하며 단선시킬 수 있다. 커팅 라인들(CL)은 레이저 커팅 등의 공정을 통해 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 제2 서브 발광 소자(LD22)의 위치가 특정 가능한 경우에는 제2 서브 발광 소자(LD22)의 제1 단부(EP1)의 일측 및 타측에만 부분적으로 커팅 라인(CL)을 형성하여 제2 서브 발광 소자(LD22)의 제1 단부(EP1)와 연결된 도전 패턴(CP)만을 플로팅(floating)시킬 수 있다. 이에 따라, 제2 서브 발광 소자(LD22)로 인한 화소(PXL)의 점등 불량을 리페어할 수 있음은 앞서 설명한 바와 같다.
이어서 도 29를 참조하면, 리페어 과정에서 커팅 라인(CL)에 의해 제1 서브 발광 소자(LD21)와 연결된 제1 도전 패턴(CP1)과 제2 서브 발광 소자(LD22)와 연결된 제2 도전 패턴(CP2)이 분리될 수 있다. 이에, 일 실시예에 따른 표시 장치의 리페어 방법은 제1 서브 발광 소자(LD21)를 제2 컨택 전극(CNE2)과 연결하기 위한 연결 전극(CE)을 형성하는 단계를 더 포함할 수 있다.
연결 전극(CE)은 커팅 라인(CL)과 중첩하도록 형성될 수 있다. 예를 들어, 연결 전극(CE)은 커팅 라인(CL)에 의해 단선된 제1 도전 패턴(CP1)의 일단 및 제2 컨택 전극(CNE2)의 일단과 중첩하도록 형성될 수 있다. 연결 전극(CE)은 커팅 라인(CL)에 의해 단선된 제1 도전 패턴(CP1)의 일단 및 제2 컨택 전극(CNE2)의 일단과 접할 수 있다. 이에 따라, 커팅 라인(CL)에 의해 단선된 제1 도전 패턴(CP1)과 제2 컨택 전극(CNE2)은 연결 전극(CE)에 의해 전기적으로 연결될 수 있다. 이 경우, 제1 서브 발광 소자(LD21)들은 연결 전극(CE)에 의해 제1 전극(ELT1) 및 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 즉, 제1 서브 발광 소자(LD21)들은 제1 경로(PATH1)를 따라 제공된 구동 신호를 제공받아 정상 점등될 수 있으므로, 리페어에 의한 비발광 영역을 최소화할 수 있음은 앞서 설명한 바와 같다. 실시예에 따라, 제2 서브 발광 소자(LD22)의 위치가 특정 가능한 경우에는 제2 서브 발광 소자(LD22)의 제1 단부(EP1)의 일측 및 타측에만 부분적으로 커팅 라인(CL)을 형성할 수 있으므로, 제1 서브 발광 소자(LD21)를 연결하기 위한 연결 전극(CE)은 생략될 수 있다.
도 30 내지 도 32는 다른 실시예에 따른 표시 장치의 리페어 방법을 설명하기 위한 평면도들이다.
먼저 도 30을 참조하면, 화소(PXL) 내에 제2 서브 발광 소자(LD22)가 존재하는 경우, 제2 서브 발광 소자(LD22)에 의해 제1 전극(ELT1)과 제2 전극(ELT2)이 쇼트(short)될 수 있다. 이 경우, 제1 서브 발광 소자(LD21)까지 미점등되는 불량이 발생할 수 있다.
도 31을 참조하면, 제2 컨택 전극(CNE2)이 적어도 두 개의 제1 영역(CNE21) 및, 제1 영역(CNE21)을 연결하는 제2 영역(CNE22)을 포함하는 경우, 제2 발광 소자(LD2)의 제1 단부(EP1)와 연결된 도전 패턴(CP)을 제1 영역(CNE21)과 단선시킴으로써 제2 서브 발광 소자(LD22)와 연결된 도전 패턴(CP)을 플로팅(floating)시킬 수 있다.
상술한 바와 같이, 제2 발광 소자(LD2)의 제1 단부(EP1)의 일측 및 타측에 순차적으로 커팅 라인들(CL)을 형성하여 제2 서브 발광 소자(LD22)의 위치를 확인하며 제1 영역(CNE21)을 단선시킬 수 있다. 커팅 라인들(CL)은 레이저 커팅 등의 공정을 통해 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 제2 서브 발광 소자(LD22)의 위치가 특정 가능한 경우에는 제2 서브 발광 소자(LD22)의 제1 단부(EP1)의 일측 및 타측에만 부분적으로 커팅 라인(CL)을 형성하여 제2 서브 발광 소자(LD22)의 제1 단부(EP1)와 연결된 도전 패턴(CP)만을 플로팅(floating)시킬 수 있다. 이에 따라, 제2 서브 발광 소자(LD22)로 인한 화소(PXL)의 점등 불량을 리페어할 수 있음은 앞서 설명한 바와 같다.
이어서 도 32를 참조하면, 리페어 과정에서 커팅 라인(CL)에 의해 제1 서브 발광 소자(LD21)와 연결된 제1 도전 패턴(CP1)이 제1 영역(CNE21) 중 일부와 단선될 수 있다. 이 때, 제1 도전 패턴(CP1)은 제2 영역(CNE22)에 의해 제1 영역(CNE21) 중 나머지 일부와 전기적으로 연결될 수 있다. 즉, 제1 서브 발광 소자(LD21)는 제2 영역(CNE22)에 의해 제1 전극(ELT1) 및 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 즉, 제1 서브 발광 소자(LD21)들은 제3 경로(PATH3)를 따라 제공된 구동 신호를 제공받아 정상 점등될 수 있으므로, 리페어에 의한 비발광 영역을 최소화할 수 있다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 제공되고, 제1 방향을 따라 순차적으로 배열된 제1 전극, 제2 전극, 및 제3 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치되는 적어도 하나의 제1 발광 소자;
    상기 제2 전극과 상기 제3 전극 사이에 배치되는 적어도 하나의 제2 발광 소자;
    상기 제1 전극 및 상기 제1 발광 소자의 일단과 접하는 제1 컨택 전극;
    일측이 상기 제1 발광 소자의 타단과 접하고, 타측이 상기 제3 전극 및 상기 제2 발광 소자의 일단과 접하는 제2 컨택 전극;
    상기 제2 전극 및 상기 제2 발광 소자의 타단과 접하는 제3 컨택 전극; 및
    상기 제3 전극 및 상기 제2 발광 소자의 일단과 접하는 적어도 하나의 도전 패턴을 포함하되,
    상기 제2 컨택 전극은 상기 제3 컨택 전극을 우회하여 연장하며,
    상기 도전 패턴은 상기 제2 컨택 전극과 단선된 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 컨택 전극과 상기 도전 패턴은 동일한 도전층으로 이루어진 표시 장치.
  3. 제1 항에 있어서,
    상기 도전 패턴은 서로 전기적으로 분리된 제1 도전 패턴 및 제2 도전 패턴을 포함하고,
    상기 제1 도전 패턴과 상기 제2 컨택 전극을 연결하는 연결 전극을 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 연결 전극의 일단은 상기 제1 도전 패턴의 일단과 접하고, 상기 연결 전극의 타단은 상기 제2 컨택 전극과 접하는 표시 장치.
  5. 제3 항에 있어서,
    상기 제2 전극은 제1 도전층으로 이루어지고, 상기 제2 컨택 전극은 제2 도전층으로 이루어지고, 상기 연결 전극은 제3 도전층으로 이루어지고, 상기 제2 도전층은 상기 제1 도전층과 상기 제3 도전층 사이에 배치되는 표시 장치.
  6. 기판;
    상기 기판 상에 제공되고, 제1 방향을 따라 순차적으로 배열된 제1 전극, 제2 전극, 및 제3 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치되는 적어도 하나의 제1 발광 소자;
    상기 제2 전극과 상기 제3 전극 사이에 배치되는 적어도 하나의 제2 발광 소자;
    상기 제1 전극 및 상기 제1 발광 소자의 일단과 접하는 제1 컨택 전극;
    일측이 상기 제1 발광 소자의 타단과 접하고, 타측이 상기 제3 전극 및 상기 제2 발광 소자의 일단과 접하는 제2 컨택 전극; 및
    상기 제2 전극 및 상기 제2 발광 소자의 타단과 접하는 제3 컨택 전극을 포함하되,
    상기 제2 컨택 전극은 서로 이격된 복수의 제1 영역, 및 상기 제1 영역을 연결하는 적어도 하나의 제2 영역을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 발광 소자의 타단과 상기 제2 발광 소자의 타단은 동일한 타입의 반도체층을 포함하며, 상기 제2 전극을 사이에 두고 상호 마주하는 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 발광 소자 및 상기 제2 발광 소자는 상기 제1 전극 및 상기 제2 전극 사이에서 직렬 연결되는 표시 장치.
  9. 제6 항에 있어서,
    평면상 상기 제2 컨택 전극은 상기 제3 컨택 전극과 이격되되, 상기 제3 컨택 전극을 둘러싸는 표시 장치.
  10. 제6 항에 있어서,
    상기 제1 영역과 상기 제2 영역은 일체로 형성된 표시 장치.
  11. 제6 항에 있어서,
    상기 제3 전극 및 상기 제2 발광 소자의 일단과 접하는 적어도 하나의 도전 패턴을 더 포함하되, 상기 도전 패턴은 상기 제1 영역과 단선된 표시 장치.
  12. 표시 장치의 리페어 방법에 있어서,
    상기 표시 장치는,
    기판; 및
    상기 기판 상에 제공되고, 제1 방향을 따라 순차적으로 배열된 제1 전극, 제2 전극, 및 제3 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치되는 적어도 하나의 제1 발광 소자;
    상기 제2 전극과 상기 제3 전극 사이에 배치되는 적어도 하나의 제2 발광 소자;
    상기 제1 전극 및 상기 제1 발광 소자의 일단과 접하는 제1 컨택 전극;
    일측이 상기 제1 발광 소자의 타단과 접하고, 타측이 상기 제3 전극 및 상기 제2 발광 소자의 일단과 접하는 제2 컨택 전극;
    상기 제2 전극 및 상기 제2 발광 소자의 타단과 접하는 제3 컨택 전극; 및
    상기 제3 전극 및 상기 제2 발광 소자의 일단과 접하는 적어도 하나의 도전 패턴을 포함하되,
    상기 제2 컨택 전극은 상기 제3 컨택 전극을 우회하여 연장하며,
    상기 리페어 방법은,
    상기 제2 컨택 전극과 상기 도전 패턴을 분리시키는 단계를 포함하는 표시 장치의 리페어 방법.
  13. 제12 항에 있어서,
    상기 도전 패턴은 상기 제2 발광 소자 중 제1 서브 발광 소자와 연결된 제1 도전 패턴, 및 상기 제2 발광 소자 중 제2 서브 발광 소자와 연결된 제2 도전 패턴을 포함하는 표시 장치의 리페어 방법.
  14. 제13 항에 있어서,
    상기 제1 도전 패턴과 상기 제2 도전 패턴을 분리하는 단계를 더 포함하는 표시 장치의 리페어 방법.
  15. 제14 항에 있어서,
    상기 제1 도전 패턴과 상기 제2 컨택 전극을 연결하는 연결 전극을 형성하는 단계를 더 포함하는 표시 장치의 리페어 방법.
  16. 제15 항에 있어서,
    상기 제1 서브 발광 소자는 상기 연결 전극에 의해 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되는 표시 장치의 리페어 방법.
  17. 제12 항에 있어서,
    상기 제2 컨택 전극은 서로 이격된 복수의 제1 영역, 및 상기 제1 영역을 연결하는 적어도 하나의 제2 영역을 포함하는 표시 장치의 리페어 방법.
  18. 제17 항에 있어서,
    상기 제2 컨택 전극과 상기 도전 패턴을 분리시키는 단계는 상기 제1 영역과 상기 도전 패턴을 분리시키는 단계를 포함하는 표시 장치의 리페어 방법.
  19. 제18 항에 있어서,
    상기 제2 발광 소자 중 제1 서브 발광 소자는 상기 제1 영역과 연결되고,
    상기 제2 발광 소자 중 제2 서브 발광 소자는 상기 도전 패턴과 연결되는 장치의 리페어 방법.
  20. 제19 항에 있어서,
    상기 제1 서브 발광 소자는 상기 제1 영역 및 상기 제2 영역에 의해 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되는 표시 장치의 리페어 방법.
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