KR20200088934A - 발광 소자 및 이를 포함하는 표시 장치 - Google Patents

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민정홍
김대현
김동욱
송근규
조현민
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삼성디스플레이 주식회사
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Abstract

발광 소자 및 이를 포함하는 표시 장치가 제공된다. 발광 소자는 나노 로드 형상의 발광 소자로서, 제1 도전형을 갖는 제1 반도체 영역, 제2 도전형을 갖는 제2 반도체 영역 및 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 배치되고 인(P)을 포함하는 활성층을 포함하되, 상기 제2 반도체 영역은 순차 적층된 제1 반도체층, 제2 반도체층 및 제3 반도체층을 포함하고, 상기 제1 반도체층은 상기 활성층과 상기 제2 반도체층 사이에 배치되고, 상기 제2 반도체층은 하기 화학식 1로 표현되고 하기 식 1을 만족하는 화합물을 포함한다.
[화학식 1]
AlGaInP
[식 1]
1/9 ≤ M ≤ 9
(여기서, 상기 M은 AlGaInP에 포함된 갈륨(Ga)의 함량 대비 알루미늄(Al)의 함량[(AlGaInP 중 알루미늄(Al)의 함량(at.%)/(AlGaInP 중 갈륨(Ga)의 함량(at.%))]을 의미한다.)

Description

발광 소자 및 이를 포함하는 표시 장치{Light emitting element and display device comprising the same}
본 발명은 발광 소자 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 적색 광을 방출하는 발광 소자로서, 복수의 반도체층 사이에 격자 상수 차이가 감소된 발광 소자를 제공하는 것이다.
또한, 본 발명은 상기 발광 소자를 포함하여 상기 반도체층에 형성되는 결함이 최소화되어 발광 소자의 품질이 향상된 표시 장치를 제공할 수 있다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자는나노 로드 형상의 발광 소자로서, 제1 도전형을 갖는 제1 반도체 영역, 제2 도전형을 갖는 제2 반도체 영역 및 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 배치되고 인(P)을 포함하는 활성층을 포함하되, 상기 제2 반도체 영역은 순차 적층된 제1 반도체층, 제2 반도체층 및 제3 반도체층을 포함하고, 상기 제1 반도체층은 상기 활성층과 상기 제2 반도체층 사이에 배치되고, 상기 제2 반도체층은 하기 화학식 1로 표현되고 하기 식 1을 만족하는 화합물을 포함한다.
[화학식 1]
AlGaInP
[식 1]
1/9 ≤ M ≤ 9
(여기서, 상기 M은 AlGaInP에 포함된 갈륨(Ga)의 함량 대비 알루미늄(Al)의 함량[(AlGaInP 중 알루미늄(Al)의 함량(at.%)/(AlGaInP 중 갈륨(Ga)의 함량(at.%))]을 의미한다.)
상기 제2 반도체층은 제1 서브 반도체층 및 상기 제1 서브 반도체층 상에 배치되는 제2 서브 반도체층을 포함하고, 상기 제1 서브 반도체층이 갖는 상기 M값인 M1은 상기 제2 서브 반도체층이 갖는 상기 M값인 M2보다 클 수 있다.
상기 제1 서브 반도체층의 격자 상수는 상기 제2 서브 반도체층의 격자상수보다 클 수 있다.
상기 제1 서브 반도체층 및 제2 서브 반도체층은 각각 격자 상수가 5.45
Figure pat00001
내지 5.65
Figure pat00002
의 범위를 가질 수 있다.
상기 제2 반도체층은 상기 제2 서브 반도체층 상에 배치되고 상기 식 1의 M값이 M3인 제3 서브 반도체층을 더 포함하고, 상기 M1과 M2의 차이는 상기 M2와 M3의 차이와 동일할 수 있다.
상기 M1과 M2의 차이는 0.2 내지 0.4의 범위를 가질 수 있다.
상기 제2 반도체층은 상기 제1 반도체층과 접촉하는 일 면으로부터 상기 제3 반도체층과 접촉하는 타 면으로 갈수록 상기 M값이 감소할 수 있다.
상기 발광 소자는 상기 제1 반도체 영역, 상기 활성층 및 상기 제2 반도체 영역이 배치된 방향인 제1 방향으로 측정된 길이가 3㎛ 내지 5㎛의 범위를 갖고, 상기 제2 반도체층은 상기 제1 방향으로 측정된 길이가 10nm 내지 30nm의 범위를 가질 수 있다.
상기 제1 서브 반도체층 및 상기 제2 서브 반도체층은 각각 상기 제1 방향으로 측정된 길이가 5 nm 내지 10 nm의 범위를 가질 수 있다.
상기 활성층은 AlInP 및 AlGaInP를 포함하고, 중심 파장대역이 500 nm 내지 640nm의 범위를 갖는 광을 방출할 수 있다.
상기 제2 반도체층은 밴드갭 에너지(bandgap energy)가 2.0 eV 내지 2.33 eV 의 범위를 가질 수 있다.
상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있다
상기 발광 소자는 적어도 상기 활성층의 외면을 둘러싸는 절연막을 더 포함하고, 상기 절연막은 상기 제1 반도체 영역 및 상기 제2 반도체 영역이 배치된 방향으로 연장될 수 있다.
상기 제1 반도체 영역의 상기 활성층이 배치된 면의 타면에 배치되는 제1 전극층 및 상기 제2 반도체 영역 상에 배치되는 제2 전극층을 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 베이스층, 상기 베이스층 상에 배치된 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 적어도 하나의 제1 발광 소자를 포함하고, 상기 제1 발광 소자는, 제1 도전형을 갖는 제1 반도체 영역, 제2 도전형을 갖는 제2 반도체 영역 및 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 배치되고 인(P)을 포함하는 제1 활성층을 포함하되, 상기 제2 반도체 영역은 순차 적층된 제1 반도체층, 제2 반도체층 및 제3 반도체층을 포함하고, 상기 제1 반도체층은 상기 활성층과 상기 제2 반도체층 사이에 배치되고, 상기 제2 반도체층은 하기 화학식 1로 표현되고 하기 식 1을 만족하는 화합물을 포함한다.
[화학식 1]
AlGaInP
[식 1]
1/9 ≤ M ≤ 9
(여기서, 상기 M은 AlGaInP에 포함된 갈륨(Ga)의 함량 대비 알루미늄(Al)의 함량[(AlGaInP 중 알루미늄(Al)의 함량(at.%)/(AlGaInP 중 갈륨(Ga)의 함량(at.%))]을 의미한다.)
상기 제2 반도체층은 제1 서브 반도체층 및 상기 제1 서브 반도체층 상에 배치되는 제2 서브 반도체층을 포함하고, 상기 제1 서브 반도체층이 갖는 상기 M1값은 상기 제2 서브 반도체층이 갖는 상기 M2 값보다 클 수 있다.
상기 제1 서브 반도체층의 격자 상수는 상기 제2 서브 반도체층의 격자상수보다 클 수 있다.
상기 베이스층 상에 배치되는 제3 전극 및 제4 전극 및 상기 제3 전극과 상기 제4 전극 사이에 배치된 적어도 하나의 제2 발광 소자를 더 포함하고, 상기 제2 발광 소자는 질소(N)를 포함하는 제2 활성층을 포함할 수 있다.
상기 제1 발광 소자는 중심 파장대역이 500 nm 내지 640nm의 범위를 갖는 제1 광을 방출하고, 상기 제2 발광 소자는 중심 파장대역이 400 nm 내지 450nm의 범위를 갖는 제2 광을 방출할 수 있다.
상기 제1 발광 소자는 양 단부가 각각 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되고, 상기 제2 발광 소자는 양 단부가 각각 상기 제3 전극 및 상기 제4 전극과 전기적으로 연결될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자는 적색광을 방출하는 발광 소자로써 반도체층 사이에 격자 상수 차이를 줄여주는 반도체층을 포함할 수 있다. 이에 따라 제조된 발광 소자는 반도체층에 형성될 수 있는 결함을 최소화할 수 있다.
또한, 일 실시예에 따른 표시 장치는 상기 발광 소자를 포함하여 방출되는 적색광의 품질을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 발광 소자의 개략도이다.
도 2는 도 1의 Ia-Ia'선을 따라 자른 단면도이다.
도 3은 도 2의 A부분의 확대도이다.
도 4는 다른 실시예에 따른 제5 반도체의 확대도이다.
도 5는 또 다른 실시예에 따른 제5 반도체의 확대도이다.
도 6 내지 도 14는 일 실시예에 따른 발광 소자의 제조 방법을 나타내는 단면도들이다.
도 15는 일 실시예에 따른 방법으로 제조된 표시 장치의 평면도이다.
도 16은 다른 실시예에 따른 발광 소자의 개략도이다.
도 17은 다른 실시예에 따른 발광 소자의 개략도이다.
도 18은 도 15의 Ⅱa-Ⅱa'선을 따라 자른 표시 장치의 부분 단면도이다.
도 19는 도 15의 Ⅱb-Ⅱb'선을 따라 자른 표시 장치의 부분 단면도이다.
도 20 내지 도 22는 일 제조예 및 비교예에 따른 발광 소자의 제5 반도체를 나타내는 투과전자현미경(Transmission electron microscope, TEM) 사진들이다.
도 23 내지 도 25는 일 제조예 및 비교예에 따른 발광 소자의 제5 반도체를 나타내는 에너지분산형 분광분석(Energy dispersion x-ray spectrometry, EDS) 그래프들이다.
도 26 내지 도 28은 일 제조예 및 비교예에 따른 발광 소자의 단면을 나타내는 투과전자현미경(Transmission electron microscope, TEM) 사진들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 발광 소자의 개략도이다. 도 2는 도 1의 Ia-Ia'선을 따라 자른 단면도이다.
발광 소자(300)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(300)는 마이크로 미터(micro-meter) 또는 나노미터(nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(300)가 무기 발광 다이오드일 경우, 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면, 무기 발광 다이오드는 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(300)는 전극으로부터 소정의 전기 신호를 인가 받아 특정 파장대의 광을 방출할 수 있다.
발광 소자(300)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체 결정을 포함할 수 있다. 반도체 결정은 외부의 전원으로부터 인가되는 전기 신호를 전달받고, 이를 특정 파장대의 광으로 방출할 수 있다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 발광 소자(300)는 제1 반도체(310), 제2 반도체(320), 제3 반도체(330), 제4 반도체(340), 제5 반도체(350), 활성층(360) 및 절연막(390)을 포함할 수 있다. 또한, 일 실시예예 따른 발광 소자(300)는 적어도 하나의 도전성 전극층(370, 380)을 더 포함할 수도 있다. 도 1 및 도 2에서는 발광 소자(300)가 제1 도전성 전극층(370)과 제2 도전성 전극층(380)을 더 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 제1 도전성 전극층(370)과 제2 도전성 전극층(380) 중 적어도 하나가 생략될 수 있다. 후술하는 발광 소자(300)에 대한 설명은 도전성 전극층(370, 380)의 수가 달라지더거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
한편, 본 명세서에서 각 구성요소들을 지칭하는 '제1', '제2'등이 사용되나, 이는 상기 구성요소들을 단순히 구별하기 위해 사용되는 것이며, 반드시 해당 구성요소를 의미하는 것은 아니다. 즉, 제1, 제2 등으로 정의된 구성이 반드시 특정 구조 또는 위치에 제한되는 구성은 아니며, 경우에 따라서는 다른 번호들이 부여될 수 있다. 따라서, 각 구성요소들에 부여된 번호는 도면 및 이하의 서술을 통해 설명될 수 있으며, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
발광 소자(300)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(300)는 나노 로드, 나노 와이어, 나노 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(300)는 원통형 또는 로드형(rod)일 수 있다. 다만, 발광 소자(300)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다양한 형태를 가질 수 있다. 후술하는 발광 소자(300)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
한편, 일 실시예에 따른 발광 소자(300)는 활성층(360)이 인(P)을 포함하는 반도체층을 적어도 하나 포함할 수 있다. 후술할 바와 같이, 발광 소자(300)의 활성층(360)은 인(P)을 포함하는 반도체층을 포함하여 특정 파장대의 광을 방출할 수 있다. 예시적인 실시예에서, 활성층(360)에서 방출되는 광은 중심 파장대역이 620nm 내지 750nm의 범위를 갖는 적색(Red)광일 수 있다. 다만, 적색(Red) 광의 중심 파장대역이 상술한 범위에 제한되는 것은 아니며, 본 기술분야에서 적색으로 인식될 수 있는 파장 범위를 모두 포함하는 것으로 이해되어야 한다.
발광 소자(300)는 적색(red)광을 방출하는 발광 다이오드일 수 있고, 발광 소자(300)에 포함된 활성층(360) 및 다른 반도체들은 각각 적어도 인(P)을 포함하는 반도체 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 1 및 도 2를 참조하여 발광 소자(300)에 대하여 구체적으로 설명하면, 제1 반도체(310)는 제1 도전형을 갖는, 예컨대 n형 반도체일 수 있다. 일 예로, 발광 소자(300)가 적색 파장대의 광을 방출하는 경우, 제1 반도체(310)는 InxAlyGa1-x-yP(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 InAlGaP, GaP, AlGaP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다. 제1 반도체(310)는 제1 도전성 도펀트가 도핑될 수 있으며, 일 예로 제1 도전성 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체(310)는 n형 Si로 도핑된 n-AlGaInP일 수 있다. 제1 반도체(310)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체(320)는 후술하는 제5 반도체(350) 상에 배치된다. 제2 반도체(320)는 제2 도전형을 갖는, 예컨대 p형 반도체일 수 있으며, 일 예로, 발광 소자(300)가 적색 파장대의 광을 방출하는 경우, 제2 반도체(320)는 InxAlyGa1-x-yP(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 InAlGaP, GaP, AlGaNP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다. 제2 반도체(320)는 제2 도전성 도펀트가 도핑될 수 있으며, 일 예로 제2 도전성 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체(320)는 p형 Mg로 도핑된 p-GaP일 수 있다. 제2 반도체(320)의 길이는 0.08㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체(310)와 제2 반도체(320)가 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 경우에 따라서는 활성층(360)의 물질에 따라 제1 반도체(310)와 제2 반도체(320)는 더 많은 수의 층을 포함할 수도 있다.
발광 소자(300)는 후술하는 활성층(360)과 인접하여 배치되는 클래드층(clad layer)를 포함할 수 있다. 도면에 도시된 바와 같이, 활성층(360)의 상 하에 배치되는 제3 반도체(330)와 제4 반도체(340)는 클래드층(clad layer)일 수 있다.
제3 반도체(330)는 제1 반도체(340) 상에 배치되고, 제1 반도체(340)와 같이 n형 반도체일 수 있다. 일 예로, 제3 반도체(330)는 InxAlyGa1-x-yP(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예시적인 실시예에서, 제1 반도체(310)는 n-AlGaInP이고, 제3 반도체(330)는 n-AlInP일 수 있다. 다만, 이에 제한되는 것은 아니다.
활성층(360)은 제3 반도체(330) 상에 배치된다. 활성층(360)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(360)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)와 우물층(Well layer)가 서로 교번적으로 복수개 적층된 구조일 수도 있다. 활성층(360)은 제1 반도체(310) 및 제2 반도체(320)를 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성층(360)이 적색 파장대의 광을 방출하는 경우, AlGaP, AlInGaP 등의 물질을 포함할 수 있다. 특히, 활성층(360)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaP 또는 AlInGaP, 우물층은 GaP 또는 AlInP 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(360)은 양자층으로 AlGaInP를, 우물층으로 AlInP를 포함하여 살술한 바와 같이, 활성층(360)은 620nm 내지 750nm의 중심 파장대역을 갖는 적색(Red)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(360)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(360)이 방출하는 광은 적색 파장대의 광으로 제한되지 않고, 경우에 따라 청색, 녹색 파장대의 광을 방출할 수도 있다. 활성층(360)의 길이는 0.05㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 활성층(360)에서 방출되는 광은 발광 소자(300)의 길이방향 외부면 뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(360)에서 방출되는 광은 일 방향으로 방향성이 제한되지 않는다.
제4 반도체(340)는 활성층(360) 상에 배치된다. 제4 반도체(340)는 제3 반도체(330)와 같이 클래드층(clad layer)이고, 제2 반도체(320)와 같이 p형 반도체일 수 있다. 일 예로, 제4 반도체(340)는 InxAlyGa1-x-yP(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예시적인 실시예에서, 제2 반도체(320)는 p-GaP이고, 제4 반도체(340)는 p-AlInP 일 수 있다.
제5 반도체(350)는 제4 반도체(340) 상에 배치된다. 제5 반도체(350)는 제2 및 제4 반도체(320, 340)와 같이 p형으로 도핑된 반도체일 수 있다. 제5 반도체(350)는 제4 반도체(340)와 제2 반도체(320) 사이의 격자 상수(Lattice constant) 차이를 줄여주는 기능을 수행할 수 있다.
p형으로 도핑된 반도체인 제4 반도체(340)와 제2 반도체(320)는 반도체 결정의 격자 상수 차이가 클 수 있다. 예를 들어, 제4 반도체(340)가 p-AlInP이고, 제2 반도체(320)가 p-GaP인 경우 p-AlInP의 격자 상수는 5.65
Figure pat00003
이고 p-GaP의 격자 상수는 5.45
Figure pat00004
로, 큰 값의 차이가 나타난다. 제4 반도체(340)인 p-AlInP 상에 직접 제2 반도체(320)로 p-GaP를 성장시키는 경우, 서로 다른 반도체 결정 사이에 강한 스트레스(strain stress)가 작용하고, 발광 소자(300)의 제조 시 격자 부정합에 의한 격자 결함이 발생할 수 있다. 이 경우, 제4 반도체(340) 상에서 제2 반도체(320)의 성장이 원활하지 않을 수 있다.
발광 소자(300)는 제4 반도체(340)와 제2 반도체(320) 사이에 배치되는 제5 반도체(350)를 포함하여, 이들 간의 격자 상수 차이를 줄임으로써 제2 반도체(320)의 원활한 성장을 유도할 수 있다. 즉, 제5 반도체(350)는 TSBR(Tensile strain barrier reducing)층일 수 있다.
한편, 일 실시예에 따르면, 제5 반도체(350)는 하기 화학식 1로 표현되는 화합물을 포함할 수 있다. 하기 화학식 1에서 x가 서로 다른 적어도 하나의 서브 반도체층을 포함할 수 있다.
[화학식 1]
AlxGa1-xInP
(여기서, 상기 x는 0.1≤x≤0.9를 만족한다.)
제5 반도체(350)는 제4 반도체(340)와 제2 반도체(320)에 포함된 원소들을 포함할 수 있다. 예시적인 실시예에서, 제5 반도체(350)는 제4 반도체(340)에 포함된 알루미늄(Al), 인듐(In) 및 인(P), 제2 반도체(320)에 포함된 갈륨(Ga)과 인(P)을 포함할 수 있다. 상기 화학식 1에서, x는 알루미늄(Al)원소와 갈륨(Ga) 간의 상대적인 원자비(atomic ratio)를 의미한다. 예컨대 x가 0.3인 경우, 화학식 1은 Al0.3Ga0.7InP로 표현될 수 있다. 여기서, Al과 Ga의 상대적인 원자비가 0.3:0.7인 것을 의미하며, 이들 각각의 원자비가 AlGaInP 내에서의 원자비를 의미하는 것은 아니다. 즉, 상기 화학식 1은 (Al-Ga)0.25In0.25P0.5의 원자비를 갖는 것으로 이해될 수 있다.
즉, 일 실시예에서, 제5 반도체(350)는 상기 화학식 1, 즉 AlGaInP로 표현되되, 하기 식 1을 만족할 수 있다.
[식 1]
1/9 ≤ M ≤ 9
(여기서, 상기 M은 AlGaInP에 포함된 갈륨(Ga)의 함량 대비 알루미늄(Al)의 함량[(AlGaInP 중 알루미늄(Al)의 함량(at.%)/(AlGaInP 중 갈륨(Ga)의 함량(at.%))]을 의미한다.)
상기 화학식 1 및 식 1에서, AlGaInP로 표현되는 화합물에서 알루미늄(Al)의 함량과 갈륨(Ga)의 함량 비율(Al:Ga)은 1:9 내지 9:1의 범위를 가질 수 있다.
제5 반도체(350)는 상기 화학식 1에서 x가 0.1 내지 0.9의 범위를 가짐으로써, 각 서브 반도체층은 알루미늄(Al)과 갈륨(Ga)을 동시에 포함할 수 있다. 상기 x의 값에 따라 각 서브 반도체층은 서로 구분되며, 서로 다른 종류의 반도체 결정을 포함할 수 있다.
제5 반도체(350)는 상기 화학식 1로 표현되는 화합물을 포함하여, 격자 상수가 제4 반도체(340) 및 제2 반도체(320)의 격자 상수 사이의 값을 가질 수 있다. 일 예로, 제4 반도체(340)가 p-AlInP를 포함하여 격자 상수가 5.65
Figure pat00005
이고, 제2 반도체(320)가 p-GaP를 포함하여 격자 상수가 5.45
Figure pat00006
인 경우, 제5 반도체(350)는 격자 상수가 5.45
Figure pat00007
내지 5.65
Figure pat00008
값을 가질 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 일 실시예에 따른 제5 반도체(350)는 상기 화학식 1에서, 상기 x가 서로 다른 복수의 서브 반도체층을 포함할 수 있다. 복수의 서브 반도체층은 각각 서로 다른 x값 또는 M값을 갖고, 서로 다른 격자 상수를 가질 수 있다. 제5 반도체(350)는 제4 반도체(340)와 제2 반도체(320) 사이에서 복수개의 서브 반도체층을 포함하여 이들 사이의 격자 상수 차이를 점진적으로 줄일 수 있다. 제5 반도체(350)의 서브 반도체층에 대한 보다 자세한 설명은 다른 도면을 참조하여 후술하기로 한다.
도전성 전극층(370, 380)은 오믹(ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 도전성 전극층(370, 380)은 제1 반도체(310)의 제3 반도체(330)가 배치된 일 면의 반대편 타 면에 배치되는 제1 도전성 전극층(370), 제2 반도체(320) 상에 배치되는 제2 도전성 전극층(380)을 포함할 수 있다. 다만, 이에 제한되지 않고 적어도 어느 하나의 도전성 전극층(370, 380)은 생략될 수 있다.
도전성 전극층(370, 380)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 도전성 전극층(370, 380)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 도전성 전극층(370, 380)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 예컨대 제1 도전성 전극층(370)은 n형으로 도핑된 n-GaAs를 포함하고, 제2 도전성 전극층(380)은 p형으로 도핑된 p-GaP를 포함할 수도 있다. 도전성 전극층(370, 380)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(390)은 상술한 복수의 반도체들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(390)은 적어도 활성층(360)의 외면을 둘러싸도록 배치되고, 발광 소자(300)가 연장된 일 방향으로 연장될 수 있다. 절연막(390)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(390)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(300)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 다만, 이에 제한되지는 않는다.
절연막(390)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 활성층(360)이 발광 소자(300)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(390)은 활성층(360)을 포함하여 발광 소자(300)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
도면에서는 절연막(390)이 발광 소자(300)의 길이방향으로 연장되어 제1 반도체(310)부터 도전성 전극층(370, 380)까지 커버할 수 있도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(390)은 활성층(360)을 포함하여 일부의 도전형 반도체의 외면만을 커버하거나, 도전성 전극층(370, 380) 외면의 일부만 커버하여 도전성 전극층(370, 380)의 일부 외면이 노출될 수도 있다.
절연막(390)의 두께는 0.5 ㎛ 내지 1.5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
또한, 몇몇 실시예에서, 절연막(390)은 외면이 표면처리될 수 있다. 발광 소자(300)는 표시 장치(1)의 제조 시, 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(300)가 잉크 내에서 인접한 다른 발광 소자(300)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(390)은 표면이 소수성 또는 친수성 처리될 수 있다.
한편, 발광 소자(300)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 5㎛의 범위를 가질 수 있으며, 바람직하게는 4㎛ 내외의 길이를 가질 수 있다. 또한, 발광 소자(300)의 직경은 300nm 내지 700nm의 범위를 가질 수 있으며, 표시 장치(1)에 포함되는 복수의 발광 소자(300)들은 활성층(360)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(300)의 직경은 500nm 내외의 범위를 가질 수 있다.
한편, 상술한 바와 같이 일 실시예에 따른 발광 소자(300)는 복수의 서브 반도체층을 포함하는 제5 반도체(350)를 포함할 수 있다.
도 3은 도 2의 A부분의 확대도이다.
도 3을 참조하면, 제5 반도체(350)는 복수의 서브 반도체층, 예컨대 제1 서브 반도체층(351), 제2 서브 반도체층(353) 및 제3 서브 반도체층(355)을 포함할 수 있다. 제1 서브 반도체층(351)은 제4 반도체(340) 상에 배치되고, 제2 서브 반도체층(353)은 제1 서브 반도체층(351) 상에, 제3 서브 반도체층(355)은 제2 서브 반도체층(353) 상에 배치된다. 제2 반도체(320)는 제3 서브 반도체층(355) 상에 배치된다.
상술한 바와 같이, 제1 내지 제3 서브 반도체층(351, 353, 355)은 상기 화학식 1로 표현되는 화합물을 포함하되, 이들 각각은 서로 다른 상기 x를 가지고, 이에 따라 상기 M값도 다른 값을 가질 수 있다. 일 실시예에 따르면, 복수의 서브 반도체층은 서로 다른 x를 갖되, 각 서브 반도체층들 간의 x 값의 차이 및 M값의 차이는 일정할 수 있다. 즉, 각 서브 반도체층(351, 353, 355)들 간의 상기 x값과 M값은 계단식(step)으로 감소할 수 있다.
예를 들어, 도 3과 같이 제5 반도체(350)가 제1 내지 제3 서브 반도체층(351, 353, 355)을 포함하는 경우, 제1 내지 제3 서브 반도체층(351, 353, 355)의 x는 각각 0.7, 0.5 및 0.3일 수 있다. 즉, 제1 서브 반도체층(351)은 Al0.7Ga0.3InP이고, 제2 서브 반도체층(353)은 Al0.5Ga0.5InP이고, 제3 서브 반도체층(355)은 Al0.3Ga0.7InP일 수 있다. 이 경우, 제4 반도체(340) 상에 배치된 제1 서브 반도체층(351)으로부터 제3 서브 반도체층(355)으로 감에 따라 상기 x의 값은 감소할 수 있다. 제1 서브 반도체층(351)의 M1값은 7/3이고, 제2 서브 반도체층(353)의 M2값은 1이며, 제3 서브 반도체층(355)의 M3값은 3/7이다. 제1 서브 반도체층(351)으로부터 제3 서브 반도체층(355)으로 갈수록 상기 식 1의 M값은 감소할 수 있다.
상기 화학식 1로 표현되는 화합물에서, x값이 클수록 또는 M값이 클수록 서브 반도체층(351, 353, 355) 내의 알루미늄(Al) 원소의 함량이 증가한다. AlGaInP 반도체 결정에서 알루미늄(Al)의 함량이 클수록 격자 상수는 증가하므로, 비교적 격자 상수가 큰 서브 반도체층은 제4 반도체(340) 상에 배치된다. 반대로 비교적 격자 상수가 작은 서브 반도체층은 제2 반도체(320)와 인접하여 배치될 수 있다.
제5 반도체(350)가 복수의 서브 반도체층(351, 353, 355)을 포함함으로써, 제2 및 제4 반도체(320, 340) 사이의 격자 상수 차이를 점진적으로 줄일 수 있다. 발광 소자(300)의 제조 시 후속 공정에서 성장되는 제2 반도체(320)는 격자 정합에 의해 결정 성장에 생길 수 있는 결함이 감소할 수 있다.
도 3에서는 제5 반도체(350)가 3개의 서브 반도체층, 예컨대 제1 내지 제3 서브 반도체층(351, 353, 355)을 포함하는 것을 도시하고 있다. 다만, 이에 제한되지 않으며, 제5 반도체(350)는 더 많은 수의 서브 반도체층을 포함할 수 있다.
도 4는 다른 실시예에 따른 제5 반도체의 확대도이다.
도 4를 참조하면, 제5 반도체(350)는 5개의 서브 반도체층(351, 353, 355, 357, 359)을 포함할 수 있다. 제1 내지 제5 서브 반도체층(351, 353, 355, 357, 359)은 순차적으로 적층되며, 제1 서브 반도체층(351)은 제4 반도체(340)와, 제5 서브 반도체층(359)은 제2 반도체(320)와 접촉할 수 있다. 제2 반도체(320)는 격자 상수 차이가 작은 제5 서브 반도체층(359) 상에 배치될 수 있다.
일 예로, 제1 내지 제5 서브 반도체층(351, 353, 355, 357, 359)의 각 x값은 0.9, 0.7, 0.5, 0.3 및 0.1일 수 있다. 즉, 제1 서브 반도체층(351)은 Al0.9Ga0.1InP이고, 제2 서브 반도체층(353)은 Al0.7Ga0.3InP이고, 제3 서브 반도체층(355)은 Al0.5Ga0.5InP이고, 제4 서브 반도체층(357)은 Al0.3Ga0.7InP이고, 제5 서브 반도체층(359)은 Al0.1Ga0.9InP일 수 있다. 제1 서브 반도체층(351)의 M1은 9이고, 제2 서브 반도체층(353)의 M2은 7/3이며, 제3 서브 반도체층(355)의 M3은 1, 제4 서브 반도체층(357)의 M4은 3/7, 제5 서브 반도체층(359)의 M5은 1/9이다. 즉 제1 서브 반도체층(351)으로부터 제5 서브 반도체층(359)으로 갈수록 상기 식 1의 M값은 감소할 수 있다.
이 경우, 더 많은 수의 서브 반도체층(351, 353, 355, 357, 359)을 포함함으로써, 제4 반도체(340)와 제1 서브 반도체층(351), 제5 서브 반도체층(359)과 제2 반도체(320) 사이에서 이들 간의 격자 상수 차이는 더 줄어들 수 있다.
한편, 제5 반도체(350)는 더 많은 수의 서브 반도체층(351, 353, 355)을 포함할 수 있다. 다만, 각 서브 반도체층(351, 353, 355)의 두께(L1, L2, L3)는 서로 동일하고, 제5 반도체(350)의 두께(L)는 각 서브 반도체층(351, 353, 355)의 수에 무관하게 일정할 수 있다. 일 실시예에 따르면, 제5 반도체(350)의 두께(L)는 10 nm 내지 30nm의 범위를 갖고, 각 서브 반도체층(351, 353, 355)의 두께(L1, L2, L3)는 각각 5 nm 내지 10 nm의 범위를 가질 수 있다.
예를 들어, 제5 반도체(350)의 두께(L)가 30nm인 경우, 각 서브 반도체층(351, 353, 355)의 두께(L1, L2, L3)는 10nm일 수 있다. 제5 반도체(350)의 두께(L)가 10nm인 경우, 각 서브 반도체층(351, 353, 355)의 두께(L1, L2, L3)는 약 3.3nm일 수 있다. 또한, 제5 반도체(350)의 두께(L)가 30nm이고, 더 많은 수의 서브 반도체층, 예컨대 5개의 서브 반도체층을 포함하는 경우, 각 서브 반도체층의 두께(Ln)는 각각 6nm로 동일할 수 있다. 다만, 이에 제한되는 것은 아니고, 제5 반도체(350)의 두께(L)가 상기의 범위 내에서 일정하고, 각 서브 반도체층의 두께(Ln)가 균일한 범위 내이면 특별히 제한되지 않는다.
도 5는 또 다른 실시예에 따른 제5 반도체의 확대도이다.
일 실시예에 따른 제5 반도체(350)는 상기 화학식 1로 표현되는 화합물을 포함하되, 상기 x 또는 상기 M 값은 발광 소자(300)가 연장된 일 방향을 따라 선형적(linear)으로 감소할 수 있다.
도 5를 참조하면, 다른 실시예에 따른 제5 반도체(350)는 상기 화학식 1을 포함하되 상기 x 값 또는 상기 M 값이 선형적으로 변할 수 있다. 예시적인 실시예에서, 제5 반도체(350)의 서브 반도체층은 제4 반도체(340)와 접촉하는 일 면으로부터 제2 반도체(320)와 접촉하는 타 면으로 갈수록 상기 화학식 1의 x 값이 선형적으로 감소할 수 있다.
도 3 및 도 4의 제5 반도체(350)는 임의의 서브 반도체층을 포함하고, 상기 서브 반도체층이 일정 영역 내에서 균일한 x 값을 가질 수 있다. 이 경우, 서로 다른 x 값을 갖는 서브 반도체층 간의 경계에서 상기 x값은 계단식으로 변하며 격자 상수의 경우에도 계단식으로 변할 수 있다.
반면에, 도 5의 제5 반도체(350)는 일정 영역 내에서 상기 화학식 1의 x값이 선형적으로 변하는 서브 반도체층을 포함할 수 있다. 이 경우, 일정 영역 내의 상기 x값은 선형적으로 변하며 격자 상수의 경우에도 선형적으로 변할 수 있다. 예시적인 실시예에서, 상기 x 값은 제5 반도체(350)의 제4 반도체(340)측 일 면에서 제2 반도체(320)측 타 면으로 갈수록 선형적으로 감소하고, 격자 상수도 상기 방향을 따라 선형적으로 감소할 수 있다.
한편, 일 실시예에 따르면 제5 반도체(350)는 활성층(360)에서 방출되는 적색(Red)광을 흡수하지 않는 범위의 밴드갭 에너지(bandgap energy)를 가질 수 있다. 예시적인 실시예에서, 제5 반도체(350)는 밴드갭 에너지(bandgap energy)가 2.0 eV 내지 2.33 eV 범위를 가질 수 있다.
상술한 바와 같이, 일 실시예에 따른 발광 소자(300)는 활성층(360)에서 적색(Red)광이 방출된다. 활성층(360)에서 방출된 적색(Red)광이 제5 반도체(350)에서 흡수되지 않도록 상기 화학식 1로 표현되는 화합물은 적색(Red)광의 광 에너지와 다른 범위를 갖는 밴드갭 에너지를 가질 수 있다. 즉, 제5 반도체(350)는 제4 반도체(340)와 제2 반도체(320) 간의 격자 상수 차이를 줄임과 동시에 활성층(360)에서 방출되는 광과 다른 수치범위의 밴드갭 에너지를 가질 수 있다. 일 실시예에 따르면, 활성층(360)에서 방출되는 광은 제5 반도체(350)에서 흡수되지 않고 투과되어 발광 소자(300)에서 방출될 수 있다.
한편, 일 실시예에 따른 발광 소자(300)는 기판 상에서 에픽택셜(Epitaxial) 성장법에 의해 제조될 수 있다. 발광 소자(300)는 기판 상에 시드 결정(Seed crystal)층을 형성하고, 임의의 반도체 재료를 증착시켜 반도체층을 성장시키는 방법으로 제조될 수 있다. 기판 상에서 성장된 발광 소자(300)는 기판에서 분리될 때, 발광 소자(300)는 화학적 분리방법(Chemical Lift Off, CLO)을 이용하여 제조할 수 있다.
도 6 내지 도 14는 일 실시예에 따른 발광 소자의 제조 방법을 나타내는 단면도들이다.
도 6 내지 도 14를 참조하면, 먼저, 베이스 기판(1100), 베이스 기판(1100) 상에 형성된 버퍼 물질층(1200) 및 버퍼 물질층(1200) 상에 형성된 분리층(1300)을 포함하는 하부 기판(1000)을 준비한다. 도 6에 도시된 바와 같이, 하부 기판(1000)은 베이스 기판(1100), 버퍼물질층(1200) 및 분리층(1300)이 순차적으로 적층된 구조를 가질 수 있다.
베이스 기판(1100)은 사파이어 기판(Al2O3) 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어지거나, 투명성 기판 상에 GaAs와 같은 도전성 물질층이 형성된 것일 수도 있다. 이하에서는, 도 1을 참조하여 상술한 발광 소자(300)를 제조하기 위해, 베이스 기판(1100)이 GaAs 기판인 경우를 예시하여 설명한다. 베이스 기판(1100)의 두께는 특별히 제한되지 않으나, 일 예로 베이스 기판(1100)은 두께가 400㎛ 내지 1500㎛의 범위를 가질 수 있다.
후술하는 단계에서, 베이스 기판(2100) 상에는 복수의 도전형 반도체층이 형성된다. 에피택셜법에 의해 성장되는 복수의 도전형 반도체층은 시드 결정을 형성하고, 그 위에 결정 재료를 증착함으로써 성장될 수 있다. 여기서, 도전형 반도체층은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 제한되지 않는다.
복수의 도전형 반도체층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 이에 제한되지 않는다. 이하에서는, 복수의 도전형 반도체층을 형성하는 방법이나 공정 조건 등에 대하여는 생략하여 설명하며, 발광 소자(300)의 제조방법의 순서나 적층 구조에 대하여 상세히 설명하기로 한다.
버퍼 물질층(1200)은 베이스 기판(1100) 상에 형성된다. 도면에서는 버퍼 물질층(1200)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다.
일 예로, 버퍼 물질층(1200)은 언도프드(Undoped) 반도체를 포함할 수 있으며, 실질적으로 제1 반도체층(3100)과 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 버퍼 물질층(1200)은 도핑되지 않고 질소(N)를 포함하는 InAlGaN, GaN, AlGaN, GaInP, AlN 및 InN이거나, 도핑되지 않고 인(P)을 포함하는 InAlGaP, GaP, AlGaP, GaInP, AlP 및 InP 중 적어도 어느 하나일 수 있다. 다만, 이에 제한되지 않으나, 도 1의 발광 소자(300)를 제조하기 위해, 버퍼 물질층(1200)은 바람직하게는 GaInP일 수 있다.
분리층(1300)은 버퍼 물질층(1200) 상에 배치된다. 후술하는 단계에서 반도체 로드(ROD, 도 13에 도시)가 하부 기판(1000)에서 분리될 때, 분리층(1300)은 화학적 방법으로 제거될 수 있다.
분리층(2300)은 후술하는 단계에서 식각되어 제거됨으로써, 발광 소자(300)를 하부기판(1000)으로부터 분리하는 기능을 수행할 수도 있다. 분리층(2300)이 제거되는 단계는 상술한 바와 같이 화학적 분리방법(CLO)에 의해 수행될 수 있고, 이에 따라 발광 소자(300)의 단부면은 분리층(2300)의 표면과 실질적으로 동일한 형성을 가질 수 있다. 즉, 발광 소자(300)의 단부면은 평탄한 면을 가질 수 있다.
또한, 분리층(2300)은 반도체 구조물(3000)을 식각하는 공정에서, 반도체 구조물(3000)과 버퍼 물질층(2200) 사이에서 에칭스토퍼(etching stopper)의 기능을 수행할 수도 있다. 즉, 반도체 구조물(3000)을 식각할 때, 하나의 공정에서 분리층(2300)을 동시에 패터닝할 수 있고, 서로 다른 공정에서 각각 패터닝할 수도 있다.
분리층(1300)은 그 위에 제1 반도체층(3100)이 형성되며, 분리층(1300)은 제1 반도체층(3100)의 결정이 원활하게 성장하는 재료를 포함할 수 있다. 분리층(1300)은 절연물질 및 전도성 물질 중 적어도 어느 하나를 포함할 수 있다. 일 예로, 분리층(1300)은 절연물질로써 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등을 포함할 수 있으며, 전도성 물질로써 AlAs, AlGaAs, ITO, IZO, IGO, ZnO, 그래핀, 그래핀 산화물(Graphene oxide) 등을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
다음으로, 도 7을 참조하면, 하부 기판(1000)의 분리층(1300) 상에 제1 도전성 전극물질층(3700), 제1 반도체층(3100), 제3 반도체층(3300) 및 활성물질층(3600)을 형성한다. 그리고 도 8을 참조하면, 활성물질층(3600) 상에 제4 반도체층(3400), 제5 반도체층(3500), 제2 반도체층(3200) 및 제2 도전성 전극물질층(3800)을 형성함으로써 하부 기판(1000)의 분리층(1300) 상에 반도체 구조물(3000)을 형성한다.
반도체 구조물(3000)에 포함되는 복수의 반도체층들은 상술한 바와 같이 통상적인 공정을 수행하여 형성될 수 있다. 분리층(1300) 상에는 제1 도전성 전극물질층(3700), 제1 반도체층(3100), 제3 반도체층(3300), 활성물질층(3300), 제4 반도체층(3400), 제5 반도체층(3500), 제2 반도체층(3200) 및 도전성 전극물질층(3700)을 순차적으로 형성될 수 있으며, 이들은 각각 발광 소자(300)의 도전성 전극층(370, 380), 제1 내지 제5 반도체(310, 320, 330, 340, 350) 및 활성층(360)과 동일한 물질들을 포함할 수 있다. 즉, 반도체 구조물(3000)에 적층된 층들은 발광 소자(300)의 각 물질들에 대응될 수 있다. 반도체 구조물(3000)은 후술하는 단계에서 일부 식각되어 반도체 로드(ROD, 도 12에 도시)를 형성할 수 있다.
한편, 도면에서는 도시하지 않았으나, 반도체 구조물(3000)은 도전성 전극물질층(3700, 3800) 중 적어도 어느 하나가 생략될 수 있다. 상술한 바와 같이, 발광 소자(300)는 도전성 전극층(370, 380)이 생략되거나 어느 하나의 도전성 전극층(370, 380)만을 포함할 수도 있다. 즉, 반도체 구조물(3000)도 도 8과 달리 몇몇 부재들이 생략되거나 더 포함될 수도 있다. 다만, 이하에서는 반도체 구조물(3000)이 제1 및 제2 도전성 전극물질층(3700, 3800)을 포함하는 경우를 예시하여 설명하기로 한다.
제5 반도체층(3500)은 상술한 제5 반도체(350)와 실질적으로 동일한 물질을 포함할 수 있다. 즉, 제5 반도체층(3500)은 하기 화학식 1로 표현되고, 하기 식 1을 만족하는 화합물을 포함할 수 있다.
[화학식 1]
AlxGa1-xInP
(여기서, 상기 x는 0.1≤x≤0.9를 만족한다.)
[식 1]
1/9 ≤ M ≤ 9
(여기서, 상기 M은 AlGaInP에 포함된 갈륨(Ga)의 함량 대비 알루미늄(Al)의 함량[(AlGaInP 중 알루미늄(Al)의 함량(at.%)/(AlGaInP 중 갈륨(Ga)의 함량(at.%))]을 의미한다.)
제4 반도체층(3400) 상에 제5 반도체층(3500)을 형성함으로써, 제2 반도체층(3200)과 제4 반도체층(3400) 사이에 격자 상수 차이가 줄어들 수 있다. 제4 반도체층(3400)의 물질, 예컨대 p-AlInP와 제2 반도체층(3200)의 p-GaP 사이의 격자상수 차이에 의해 p-GaP의 성장이 원활하지 않을 수 있다. 이들 반도체 물질 간의 격자 상수 차이는 0.2
Figure pat00009
로, 격자 부정합에 의해 성장이 원활하지 않고, 형성된 제2 반도체층(3200), 즉 p-GaP 층에 표면 결함(crack)이 생길 수 있다.
반면에, 일 실시예에 따르면 제4 반도체층(3400)과 제2 반도체층(3200) 사이에 제5 반도체층(3500)이 형성되어 이들 간의 격자 상수 차이가 감소할 수 있다. 제5 반도체층(3500)의 격자 상수는 제4 반도체층(3400)의 p-AlInP와 제2 반도체층(3200)의 p-GaP가 갖는 격자 상수 사이의 값을 가질 수 있다. 이에 따라, 제5 반도체층(3500) 상에 형성되는 제2 반도체층(3200)은 격자 부정합이 줄고 원활하게 결정이 성장할 수 있다.
한편, 도 8에 도시된 바와 같이, 반도체 구조물(3000)의 제5 반도체층(3500)은 3개의 서브 반도체층(3510, 3530, 3550)을 포함할 수 있으나, 이에 제한되지 않는다. 상술한 바와 같이, 발광 소자(300)의 제5 반도체(350)는 더 많은 수의 서브 반도체층을 포함하거나, 경우에 따라서는 일정 영역 내에서 반도체 결정의 함량이 선형적으로 변할 수 있다. 즉, 도면으로 도시하지 않았으나, 제5 반도체층(3500)은 도 8과 다른 구조를 갖고 형성될 수 있다.
다음으로, 반도체 구조물(3000)의 적어도 일부를 하부 기판(1000)에 수직한 방향으로 식각하여 반도체 결정(3000’)을 형성한다.
반도체 구조물(3000)을 수직으로 식각하여 반도체 결정(3000’)을 형성하는 단계는 통상적으로 수행될 수 있는 패터닝 공정을 포함할 수 있다. 일 예로, 반도체 구조물(3000)을 식각하여 반도체 결정(3000’)을 형성하는 단계는, 반도체 구조물(3000) 상에 식각 마스크층(1600) 및 식각 패턴층(1700)을 형성하는 단계, 식각 패턴층(1700)의 패턴에 따라 반도체 구조물(3000)을 식각하는 단계 및 식각 마스크층(1600)과 식각 패턴층(1700)을 제거하는 단계를 포함할 수 있다.
먼저, 도 9를 참조하면, 식각 마스크층(1600)은 반도체 구조물(3000)의 연속적인 에칭을 위한 마스크의 역할을 수행할 수 있다. 식각 마스크층(1600)은 절연성 물질을 포함하는 제1 식각 마스크층(1610)과 금속을 포함하는 제2 식각 마스크층(1620)을 포함할 수도 있다.
식각 마스크층(1600)의 제1 식각 마스크층(1610)에 포함되는 절연성 물질은 산화물 또는 질화물을 이용할 수 있다. 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등일 수 있다. 제1 식각 마스크층(1610)의 두께는 0.5㎛ 내지 1.5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 식각 마스크층(1620)의 경우, 반도체 구조물(3000)의 연속적인 식각을 위해 마스크의 역할을 수행할 수 있는 통상적인 재료이면 특별히 제한되는 것은 아니다. 예를 들어, 제2 식각 마스크층(1620)은 크롬(Cr) 등을 포함할 수도 있다. 제2 식각 마스크층(1620)의 두께는 30nm 내지 150nm의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
식각 마스크층(1600) 상에는 형성되는 식각 패턴층(1700)은 적어도 하나의 나노 패턴이 서로 이격되어 배치될 수 있다. 식각 패턴층(1700)은 반도체 구조물(3000)의 연속적인 식각을 위해 마스크의 역할을 수행할 수 있다. 식각 패턴층(1700)은 폴리머, 폴리스티렌 스피어, 실리카 스피어 등을 포함하여 패턴을 형성할 수 있는 방법이면 특별히 제한되지 않는다.
일 예로, 식각 패턴층(1700)이 폴리머를 포함하는 경우, 폴리머를 이용하여 패턴을 형성할 수 있는 통상적인 방법이 채용될 수 있다. 예를 들어, 포토리소그래피, e-빔 리소그래피, 나노 임프린트 리소그래피 등의 방법으로 폴리머를 포함하는 식각 패턴층(1700)을 형성할 수 있다.
특히, 식각 패턴층(1700)의 구조, 형태 및 이격된 간격은 최종적으로 제조되는 발광 소자(300)의 형태와 연관될 수 있다. 일 예로, 식각 패턴층(1700)이 서로 이격된 원형의 패턴을 가질 경우, 반도체 구조물(3000)을 수직으로 식각하여 제조되는 발광 소자(300)는 원통형을 가질 수 있다.
식각 패턴층(1700)은 하나의 나노 패턴을 중심으로 이를 감싸도록 다른 나노 패턴들이 배치될 수 있다. 여기서 하나의 나노 패턴은 이를 중심으로 외면을 감싸도록 6개의 다른 나노 패턴들이 배치되되, 6개의 나노 패턴들은 등 간격으로 나뉘어 배치될 수 있다. 다만, 이에 제한되지 않는다.
또한, 복수의 나노 패턴들이 이격된 간격은 각 나노 패턴의 직경보다 클 수 있다. 일 예로, 복수의 나노 패턴들이 이격된 간격은 각 나노 패턴의 직경의 2배 내지 4배, 또는 3배 내외의 범위를 가질 수 있다. 또한, 복수의 나노 패턴들은 서로 다른 크기의 직경을 가질 수도 있다.
다음으로 도 10 및 도 11을 참조하면, 식각 패턴층(1700)의 나노 패턴을 따라 반도체 구조물(3000)을 식각하여 반도체 결정(3000’)을 형성한다. 반도체 결정(3000’)을 형성하는 단계는 식각 패턴층(1700)의 나노 패턴들이 이격된 영역을 수직으로 식각하여 식각 마스크층(1600) 및 제2 도전성 전극 물질층(3800)을 패터닝하여 제1 홀(h1)을 형성하는 제1 식각 단계, 식각 패턴층(1700)을 제거하는 단계, 제1 홀(h1)을 따라 제2 반도체층(3200)부터 제1 도전성 전극물질층(3700)까지 하부 기판(1000)에 수직한 방향으로 식각하여 제2 홀(h2)을 형성하는 제2 식각 단계 및 식각 마스크층(1600)을 제거하는 단계를 포함할 수 있다.
제1 홀(h1) 및 제2 홀(h2)을 형성하는 방법은 통상적인 방법으로 수행될 수 있다. 예를 들어, 식각공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 의한 홀(h1, h2)을 형성하기에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 반도체 구조물(3000)의 식각은 건식 식각법과 습식 식각법을 혼용하여 이루어질 수 있다. 예를 들어, 먼저 건식 식각법에 의해 깊이 방향의 식각을 한 후, 등방성 식각인 습식 식각법을 통해 식각된 측벽이 표면과 수직한 평면에 놓이도록 할 수 있다.
도 10에 도시된 바와 같이, 제1 식각 단계를 수행하여, 식각 마스크층(1600) 및 제2 도전성 전극물질층(3800)을 식각하여 제1 홀(h1)을 형성한다. 그리고, 제1 홀(h1)을 따라 제2 반도체층(3200)부터 제1 도전성 전극물질층(3700)까지 식각하여 제2 홀(h2)을 형성하는 제2 식각 단계을 수행한다. 마지막으로 도 11에 도시된 바와 같이 식각된 반도체 구조물(3000)의 상부에 남아있는 식각 마스크층(1600) 또는 식각 패턴층(1700)을 제거하여 반도체 결정(3000’)을 형성할 수 있다.
한편, 반도체 구조물(3000)을 식각하여 반도체 결정(3000’)을 형성하는 단계는, 제1 식각 단계와 제2 식각 단계를 포함하여 서로 다른 패터닝 공정을 수행할 수 있고, 하나의 패터닝 공정을 수행하여 식각 패턴층(1700)을 따라 제1 도전성 전극물질층(3700)까지 패터닝할 수도 있다.
다음으로, 반도체 결정(3000’)의 외측면을 부분적으로 둘러싸는 절연피막(3800)을 형성하여 반도체 로드(ROD)를 형성한다.
절연피막(3800)은 반도체 로드(ROD)의 외면에 형성되는 절연물질로서, 수직으로 식각된 반도체 결정(3000’)의 외면에 절연물질을 도포하거나 침지시키는 방법 등을 이용하여 형성될 수 있다. 다만, 이에 제한되는 것은 아니다. 일 예로, 절연피막(3800)은 원자층 증착법(Atomic layer depsotion, ALD)으로 형성될 수 있다. 절연피막(3800)은 발광 소자(300)의 절연막(390)을 형성할 수 있다.
도 12를 참조하면, 절연피막(3800)은 반도체 결정(3000’)의 측면, 상면 및 반도체 결정(3000’)이 이격되어 식각됨으로써 외부로 노출된 분리층(1300) 상에도 형성될 수 있다. 절연피막(3800)이 형성되면, 반도체 결정(3000’)의 양 단부 측면을 노출시키기 위해, 반도체 결정(3000’)의 상부 면에 형성된 절연피막(3800)은 제거된다. 도 13에 도시된 바와 같이, 적어도 반도체 결정(3000’)의 상면과, 분리층(1300) 상에 배치된 절연피막(3800)을 제거하여 반도체 결정(3000’)의 상면을 노출할 수 있다. 이를 위해 이방성 식각인 건식 식각이나 에치백 등의 공정이 수행될 수 있다. 이에 따라, 반도체 결정(3000’)의 외주면을 둘러싸는 절연피막(3800)이 부분적으로 제거되고, 반도체 결정(3000’) 및 절연피막(3800)을 포함하는 반도체 로드(ROD)를 형성할 수 있다. 반도체 로드(ROD)는 후술하는 단계에서 하부 기판(1000)에서 분리됨으로써 발광 소자(300)를 형성할 수 있다.
다음으로, 도 14에 도시된 바와 같이, 반도체 로드(ROD)를 하부 기판(1000)에서 분리하여 발광 소자(300)를 형성한다. 반도체 로드(ROD)를 분리하는 단계는 화학적 분리방법(CLO)에 의해 분리층(1300)을 제거하는 단계를 포함할 수 있다. 분리층(1300)을 제거하기 위해, 불산(HF) 또는 버퍼 산화 에칭(Buffered oxide etch, BOE) 등의 분리용 식각액을 이용하여 습식 식각공정을 수행할 수 있으나, 이에 제한되는 것은 아니다.
이상에서 서술한 방법을 통해 도 1의 발광 소자(300)를 제조할 수 있다. 반도체 구조물(3000')을 형성하는 단계에서, 제5 반도체층(3500)에 포함된 서브 반도체층의 수에 따라 발광 소자(300)의 제5 반도체(350)의 형상이 달라질 수 있다. 상기 화학식 1으로 표현되고 상기 식 1을 만족하는 제5 반도체층(3500)
한편, 도 1의 발광 소자(300)는 특정 파장대의 광, 예컨대 적색(Red)광을 방출할 수 있고, 일 실시예에 따른 표시 장치(1)는 적어도 하나의 발광 소자(300)를 포함하여 특정 색의 광을 표시할 수 있다.
도 15는 일 실시예에 따른 방법으로 제조된 표시 장치의 평면도이다.
도 15를 참조하면, 표시 장치(1)는 복수의 화소(PX)를 포함할 수 있다. 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(300)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
복수의 화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있으나, 이에 제한되지 않고, 각 서브 화소(PXn)들이 동일한 색의 광을 발광할 수도 있다. 또한, 도 15에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)들 각각은 더 많은 수의 서브 화소들을 포함할 수 있다.
표시 장치(1)의 각 서브 화소(PXn)들은 발광 영역과 비발광 영역으로 정의되는 영역을 포함할 수 있다. 발광 영역은 표시 장치(1)에 포함되는 발광 소자(300)가 배치되어 특정 파장대의 광이 방출되는 영역으로 정의된다. 비발광 영역은 발광 영역 이외의 영역으로, 발광 소자(300)가 배치되지 않고 광이 방출되지 않는 영역으로 정의될 수 있다.
표시 장치(1)의 서브 화소(PXn)는 복수의 격벽(40), 복수의 전극(21, 22)과 발광 소자(300)를 포함할 수 있다.
복수의 전극(21, 22)은 발광 소자(300)들과 전기적으로 연결되고, 발광 소자(300)가 발광하도록 소정의 전압을 인가 받을 수 있다. 또한, 각 전극(21, 22)의 적어도 일부는 발광 소자(300)를 정렬하기 위해, 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 상기 전기장은 별도의 정렬 신호 인가 장치에 의해 형성될 수도 있다.
도 15를 참조하여 구체적으로 설명하면, 복수의 전극(21, 22)은 제1 전극(21) 및 제2 전극(22)을 포함할 수 있다. 예시적인 실시예에서, 제1 전극(21)은 각 서브 화소(PXn) 마다 분리된 화소 전극이고, 제2 전극(22)은 각 서브 화소(PXn)를 따라 공통으로 연결된 공통전극일 수 있다. 제1 전극(21)과 제2 전극(22) 중 어느 하나는 발광 소자(300)의 애노드(Anode) 전극이고, 다른 하나는 발광 소자(300)의 캐소드(Cathode) 전극일 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
제1 전극(21)과 제2 전극(22)은 각각 제1 방향(D1)으로 연장되어 배치되는 전극 줄기부(21S, 22S)와 전극 줄기부(21S, 22S)에서 제1 방향(D1)과 교차하는 방향인 제2 방향(D2)으로 연장되어 분지되는 적어도 하나의 전극 가지부(21B, 22B)를 포함할 수 있다.
구체적으로, 제1 전극(21)은 제1 방향(D1)으로 연장되어 배치되는 제1 전극 줄기부(21S)와 제1 전극 줄기부(21S)에서 분지되되, 제2 방향(Y축 방향)으로 연장되는 적어도 하나의 제1 전극 가지부(21B)를 포함할 수 있다.
임의의 일 화소의 제1 전극 줄기부(21S)는 양 단이 각 서브 화소(PXn) 사이에서 이격되어 종지하되, 동일 행에 속하는(예컨대, 제1 방향(D1)으로 인접한) 이웃하는 서브 화소의 제1 전극 줄기부(21S)와 실질적으로 동일 직선 상에 놓일 수 있다. 이에 따라, 각 서브 화소(PXn)에 배치되는 제1 전극 줄기부(21S)는 각 제1 전극 가지부(21B)에 서로 다른 전기 신호를 인가할 수 있고, 제1 전극 가지부(21B)는 각각 별개로 구동될 수 있다.
제1 전극 가지부(21B)는 제1 전극 줄기부(21S)의 적어도 일부에서 분지되고, 제2 방향(D2)으로 연장되어 배치되되, 제1 전극 줄기부(21S)에 대향되어 배치되는 제2 전극 줄기부(22S)와 이격된 상태에서 종지될 수 있다.
제2 전극(22)은 제1 방향(D1)으로 연장되어 제1 전극 줄기부(21S)와 이격되어 대향하도록 배치되는 제2 전극 줄기부(22S)와 제2 전극 줄기부(22S)에서 분지되되, 제2 방향(D2)으로 연장되어 배치되는 제2 전극 가지부(22B)를 포함할 수 있다. 다만, 제2 전극 줄기부(22S)는 타 단부가 제1 방향(D1)으로 인접한 복수의 서브 화소(PXn)로 연장될 수 있다. 이에 따라, 임의의 일 화소 제2 전극 줄기부(22S)는 양 단이 각 화소(PX) 사이에서 이웃 화소의 제2 전극 줄기부(22S)에 연결될 수 있다.
제2 전극 가지부(22B)는 제1 전극 가지부(21B)와 이격되어 대향하고, 제1 전극 줄기부(21S)와 이격된 상태에서 종지될 수 있다. 즉, 제2 전극 가지부(22B)는 일 단부가 제2 전극 줄기부(22S)와 연결되고, 타 단부는 제1 전극 줄기부(21S)와 이격된 상태로 서브 화소(PXn) 내에 배치될 수 있다.
도면에서는 두개의 제1 전극 가지부(21B)가 배치되고, 그 사이에 제2 전극 가지부(22B)가 배치된 것을 도시하고 있으나, 이에 제한되지 않는다.
복수의 격벽(40)은 각 서브 화소(PXn)간의 경계에 배치되는 제3 격벽(43), 각 전극(21, 22) 하부에 배치되는 제1 격벽(41) 및 제2 격벽(42)을 포함할 수 있다. 도면에서는 제1 격벽(41) 및 제2 격벽(42)이 도시되지 않았으나, 제1 전극 가지부(21B)와 제2 전극 가지부(22B) 하부에는 각각 제1 격벽(41)과 제2 격벽(42)이 배치될 수 있다.
제3 격벽(43)은 각 서브 화소(PXn)간의 경계에 배치될 수 있다. 복수의 제1 전극 줄기부(21S)는 각 단부가 제3 격벽(43)을 기준으로 서로 이격되어 종지할 수 있다. 제3 격벽(43)은 제2 방향(D2)으로 연장되어 제1 방향(D1)으로 배열된 서브 화소(PXn)들의 경계에 배치될 수 있다. 다만 이에 제한되지 않으며, 제3 격벽(43)은 제1 방향(D1)으로 연장되어 제2 방향(D2)으로 배열된 서브 화소(PXn)들의 경계에도 배치될 수 있다. 복수의 서브 화소(PXn)는 제3 격벽(43)을 기준으로 구분될 수 있다. 제3 격벽(43)은 제1 격벽(41) 및 제2 격벽(42)과 동일한 재료를 포함하여 실질적으로 동일한 공정에서 형성될 수 있다.
도면에서는 도시하지 않았으나, 각 서브 화소(PXn)에는 제1 전극 가지부(21B)와 제2 전극 가지부(22B)를 포함하여 서브 화소(PXn)를 전면적으로 덮는 제1 절연층(51)이 배치될 수 있다. 제1 절연층(51)은 각 전극(21, 22)을 보호함과 동시에 이들이 직접 접촉하지 않도록 상호 절연시킬 수 있다.
제1 전극 가지부(21B)와 제2 전극 가지부(22B) 사이에는 복수의 발광 소자(300)가 정렬될 수 있다. 복수의 발광 소자(300) 중 적어도 일부는 일 단부가 제1 전극 가지부(21B)와 전기적으로 연결되고, 타 단부가 제2 전극 가지부(22B)와 전기적으로 연결될 수 있다.
복수의 발광 소자(300)들은 제2 방향(D2)으로 이격되고, 실질적으로 서로 평행하게 정렬될 수 있다. 발광 소자(300)들이 이격되는 간격은 특별히 제한되지 않는다. 경우에 따라서는 복수의 발광 소자(300)들이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자(300)들은 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 불균일한 밀집도를 가지되 일 방향으로 배향되어 정렬될 수도 있다.
제1 전극 가지부(21B)와 제2 전극 가지부(22B) 상에는 각각 접촉 전극(26)이 배치될 수 있다. 다만, 접촉 전극(26)은 실질적으로 제1 절연층(51) 상에 배치되며, 접촉 전극(26)의 적어도 일부가 제1 전극 가지부(21B) 및 제2 전극 가지부(22B)와 접촉하거나 전기적으로 연결될 수 있다.
복수의 접촉 전극(26)은 제2 방향(D2)으로 연장되어 배치되되, 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 접촉 전극(26)은 발광 소자(300)의 적어도 일 단부와 컨택될 수 있으며, 접촉 전극(26)은 제1 전극(21) 또는 제2 전극(22)과 컨택되어 전기 신호를 인가받을 수 있다. 이에 따라, 접촉 전극(26)은 각 전극(21, 22)으로부터 전달되는 전기 신호를 발광 소자(300)에 전달할 수 있다.
접촉 전극(26)은 제1 접촉 전극(26a)과 제2 접촉 전극(26b)을 포함할 수 있다. 제1 접촉 전극(26a)은 제1 전극 가지부(21B) 상에 배치되며, 발광 소자(300)의 일 단부와 컨택되고 제2 접촉 전극(26b)은 제2 전극 가지부(22B) 상에 배치되며, 발광 소자(300)의 타 단부와 컨택될 수 있다.
제1 전극 줄기부(21S)와 제2 전극 줄기부(22S)는 각각 컨택홀, 예컨대 제1 전극 컨택홀(CNTD) 및 제2 전극 컨택홀(CNTS)을 통해 표시 장치(1)의 회로소자층과 전기적으로 연결될 수 있다. 도면에는 복수의 서브 화소(PXn)의 제2 전극 줄기부(22S)에 하나의 제2 전극 컨택홀(CNTS)이 형성된 것을 도시하고 있다. 다만, 이에 제한되지 않으며, 경우에 따라서는 각 서브 화소(PXn) 마다 제2 전극 컨택홀(CNTD)이 형성될 수 있다.
또한, 도면에서는 도시하지 않았으나, 표시 장치(1)는 각 전극(21, 22) 및 발광 소자(300)의 적어도 일부를 덮도록 배치되는 제2 절연층(52, 도 18에 도시) 및 패시베이션층(55, 도 18에 도시)을 포함할 수 있다. 이들 간의 배치와 구조 등은 도 18을 참조하여 후술한다.
한편, 도면에 도시된 바와 같이, 표시 장치(1)의 각 서브 화소, 예컨대 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)마다 서로 다른 발광 소자(301, 302, 303)들이 배치될 수 있다. 표시 장치(1)에 배치되는 발광 소자(300)는, 제1 서브 화소(PX1)에 배치되는 제1 발광 소자(301), 제2 서브 화소(PX2)에 배치되는 제2 발광 소자(302) 및 제3 서브 화소(PX3)에 배치되는 제3 발광 소자(303)를 포함할 수 있다. 제1 발광 소자(301)는 도 1 및 도 2를 참조하여 상술한 바와 같이, 인(P)을 포함하는 반도체층을 포함할 수 있다. 즉, 제1 서브 화소(PX1)는 도 1 및 도 2의 발광 소자(300)를 포함하여 적색(Red)을 표시할 수 있다.
반면에 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 각각 제2 발광 소자(302) 및 제3 발광 소자(303)를 포함하며, 제2 및 제3 발광 소자(302, 303)는 도 1 및 도 2의 발광 소자(300)와 다른 구조를 가질 수 있다. 제2 및 제3 발광 소자(302, 303)는 적색(Red) 이외의 색을 갖는 광을 방출할 수 있고, 제1 내지 제3 제3 서브 화소(PX3)는 각각 서로 다른 색을 표시할 수 있다.
예시적인 실시예에서, 제2 발광 소자(302)는 중심 파장대역이 495nm 내지 570nm의 범위를 갖는 녹색(Green)광을 방출하고, 제3 발광 소자(303)는 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다. 다만, 이에 제한되는 것은 아니다. 제2 발광 소자(302) 및 제3 발광 소자(303)는 도 1 및 도 2와 다른 구조의 발광 소자(300)를 포함하여 각각 녹색 및 청색광을 방출할 수 있다.
도 16은 다른 실시예에 따른 발광 소자의 개략도이다.
일 실시예에 따르면, 발광 소자(300')는 도 1과 달리 몇몇 반도체층은 생략될 수 있으며, 활성층(360')은 질소(N)를 포함하는 반도체층을 적어도 하나 포함하여 적색(Red) 이외의 색을 갖는 광을 방출할 수 있다.
도 16을 참조하면, 일 실시예에 따른 발광 소자(300')는 도 1 및 도 2의 발광 소자(300)와 비교하여 제3 내지 제5 반도체(330, 340, 350)와 제1 도전성 전극층(370)이 생략될 수 있다. 즉, 도 16의 발광 소자(300')는 제1 반도체(310'), 활성층(360'), 제2 반도체(320'), 제2 도전성 전극층(380') 및 절연막(390')을 포함할 수 있다. 이하에서는 중복되는 설명은 생략하고 차이점에 대하여 설명하기로 한다.
도 16의 발광 소자(300')는 제1 반도체(310'), 활성층(360'), 제2 반도체(320') 및 제2 도전성 전극층(380')과, 적어도 활성층(360')의 외면을 둘러싸는 절연막(390')을 포함할 수 있다. 제1 반도체(310'), 활성층(360'), 제2 반도체(320') 및 제2 도전성 전극층(380')은 발광 소자(300')가 연장된 일 방향으로 배치된다. 도면에서는 하나의 도전성 전극층으로 제2 도전성 전극층(380') 만이 배치되고, 절연막(390')이 제1 반도체(310'), 활성층(360'), 제2 반도체(320') 및 제2 도전성 전극층(380')을 모두 둘러싸도록 배치된 것을 도시하고 있으나, 이에 제한되지 않는다.
상술한 바와 같이, 도 16의 발광 소자(300')는 활성층(360')이 질소(N)를 포함하는 반도체층을 포함하여, 적색 이외의 색, 예컨대 청색(Blue) 또는 녹색(Green)의 광을 방출할 수 있따. 즉, 일 실시예에 따른 발광 소자(300')는 청색(Blue) 또는 녹색(Green)광을 방출하는 발광 다이오드일 수 있고, 발광 소자(300')에 포함된 활성층(360') 및 다른 반도체들은 각각 적어도 질소(N)를 포함하는 반도체 물질을 포함할 수 있다.
구체적으로, 제1 반도체(310')는 n형 반도체일 수 있다. 일 예로, 발광 소자(300')가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제1 반도체(310')는 InxAlyGa1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체(310')는 제1 도전성 도펀트가 도핑될 수 있으며, 일 예로 제1 도전성 도펀트는 Si, Ge, Sn 등일 수 있다.
활성층(360')은 제1 반도체(310') 상에 배치된다. 도 1의 활성층(360)과 같이, 도 16의 활성층(360')도 단일 또는 다중 양자 우물 구조의 물질을 포함하여 특정 파장대의 광을 방출할 수 있다. 일 예로, 활성층(360)이 적색 파장대의 광을 방출하는 경우, AlGaN, AlInGaN 등의 물질을 포함할 수 있다. 특히, 활성층(360')이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlInGaN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
제2 반도체(320')는 활성층(360') 상에 배치된다. 제2 반도체(320)는 p형 반도체일 수 있으며, 일 예로, 발광 소자(300)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체(320)는 InxAlyGa1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 InAlGaN, GaN, AlGaNN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체(320)는 제2 도전성 도펀트가 도핑될 수 있으며, 일 예로 제2 도전성 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다.
예시적인 실시예에서, 발광 소자(300')는 질소(N)를 포함하는 반도체층을 포함하여, 청색(Blue) 또는 녹색(Green)광을 방출할 수 있다. 발광 소자(300')의 활성층(360')이 질소(N)를 포함하는 반도체층을 포함하는 경우, 인(P)을 포함하는 반도체층에 비해 밴드갭 에너지(bandgap energy)가 큰 값을 갖고 짧은 파장대의 광을 방출할 수 있다. 활성층(360')에 포함되는 반도체층의 종류나 질소(N)의 함량을 조절하여, 발광 소자(300')에서 방출되는 광의 중심 파장대역을 조절할 수 있다.
또한, 도 1 및 도 2의 발광 소자(300)와 달리 도 16의 활성층(360')은 제1 반도체(310') 및 제2 반도체(320') 사이의 격자상수 차이가 작을 수 있다. 도 16의 발광 소자(300')는 제조 과정에서 각 반도체층 간의 격자상수 차이가 작아 반도체 재료의 결정 성장이 원활하게 이루어질 수 있다. 이에 따라 발광 소자(300')는 제3 내지 제5 반도체(330, 340, 350)와 같이 격자 상수를 줄여주는 반도체층이 생략될 수도 있다. 다만, 이에 제한되는 것은 아니며, 도 16의 발광 소자(300')의 경우에도 제1 반도체(310')와 제2 반도체(320') 이외의 도전형 반도체를 더 포함할 수 도 있다.
도 17은 다른 실시예에 따른 발광 소자의 개략도이다.
도 17을 참조하면, 발광 소자(300")는 복수의 층들이 일 방향으로 적층되지 않고, 각 층들이 어느 다른 층의 외면을 둘러싸도록 형성될 수 있다. 도 17의 발광 소자(300")는 각 층들의 형상이 일부 상이한 것을 제외하고는 도 16의 발광 소자(300')와 동일하다. 이하에서는 동일한 내용은 생략하고 차이점에 대하여 서술한다.
일 실시예에 따르면, 제1 반도체(310")는 일 방향으로 연장되고 양 단부가 중심부를 향해 경사지게 형성될 수 있다. 도 17의 제1 반도체(310")는 로드형 또는 원통형의 본체부와, 상기 본체부의 상부 및 하부에 각각 원뿔형의 단부가 형성된 형상일 수 있다. 상기 본체부의 상단부는 하단부에 비해 더 가파른 경사를 가질 수 있다.
활성층(360")은 제1 반도체(310")의 상기 본체부의 외면을 둘러싸도록 배치된다. 활성층(360")은 일 방향으로 연장된 고리형의 형상을 가질 수 있다. 활성층(360")은 제1 반도체(310")의 상단부 및 하단부 상에는 형성되지 않는다. 즉, 활성층(360")은 제1 반도체(310")의 평행한 측면에만 접촉할 수 있다.
제2 반도체(320")는 활성층(360")의 외면과 제1 반도체(310")의 상단부를 둘러싸도록 배치된다. 제2 반도체(320")는 일 방향으로 연장된 고리형의 본체부와 측면이 경사지도록 형성된 상단부를 포함할 수 있다. 즉, 제2 반도체(320")는 활성층(360")의 평행한 측면과 제1 반도체(310")의 경사진 상단부에 직접 접촉할 수 있다. 다만, 제2 반도체(320")는 제1 반도체(310")의 하단부에는 형성되지 않는다.
도전성 전극층(380")은 제2 반도체(320")의 외면을 둘러싸도록 배치된다. 즉, 도전성 전극층(380")의 형상은 실질적으로 제2 반도체(320")와 동일할 수 있다. 즉, 도전성 전극층(380")은 제2 반도체(320")의 외면에 전면적으로 접촉할 수 있다.
절연막(390")은 도전성 전극층(380") 및 제1 반도체(310")의 외면을 둘러싸도록 배치될 수 있다. 절연막(390")은 도전성 전극층(380")을 포함하여, 제1 반도체(310")의 하단부 및 활성층(360")과 제2 반도체(320")의 노출된 하단부와 직접 접촉할 수 있다.
도 18은 도 15의 Ⅱa-Ⅱa'선을 따라 자른 표시 장치의 부분 단면도이다. 도 19는 도 15의 Ⅱb-Ⅱb'선을 따라 자른 표시 장치의 부분 단면도이다.
도 18은 제1 서브 화소(PX1)의 단면도를, 도 19는 제3 서브 화소(PX3)의 단면도를 도시하고 있으나, 다른 화소(PX) 또는 서브 화소(PXn)의 경우에도 동일하게 적용될 수 있다. 도 18 및 도 19는 임의의 발광 소자(300)의 일 단부와 타 단부를 가로지르는 단면을 도시한다.
한편, 도 18 및 도 19에서는 도시하지 않았으나, 표시 장치(1)는 각 전극(21, 22)의 하부에 위치하는 회로소자층을 더 포함할 수 있다. 회로소자층은 복수의 반도체층 및 복수의 도전패턴을 포함하여, 적어도 하나의 트랜지스터와 전원 배선을 포함할 수 있다. 다만, 이하에서는 이에 대한 자세한 설명은 생략하기로 한다.
도 18 및 도 19를 참조하면, 표시 장치(1)는 비아층(20)과 비아층(20) 상에 배치되는 전극(21, 22), 발광 소자(300)등을 포함할 수 있다. 비아층(20)의 하부에는 회로소자층(미도시)이 더 배치될 수 있다. 비아층(20)은 유기 절연 물질을 포함하여 표면 평탄화 기능을 수행할 수 있다.
비아층(20) 상에는 복수의 격벽(41, 42, 43)이 배치된다. 복수의 격벽(41, 42, 43)은 각 서브 화소(PXn) 내에서 서로 이격되어 배치될 수 있다. 복수의 격벽(41, 42, 43)은 서브 화소(PXn)의 중심부에 인접하여 배치된 제1 격벽(41) 및 제2 격벽(42), 서브 화소(PXn)간의 경계에 배치된 제3 격벽(43)을 포함할 수 있다.
제3 격벽(43)은 표시 장치(1)의 제조 시, 잉크젯 프린팅 장치를 이용하여 잉크(I)를 분사할 때, 잉크(I)가 서브 화소(PXn)의 경계를 넘지 않도록 차단하는 기능을 수행할 수 있다. 또는, 표시 장치(1)가 다른 부재를 더 포함하는 경우, 제3 격벽(43) 상에 상기 부재가 배치되어 제3 격벽(43)이 이를 지지하는 기능을 수행할 수도 있다. 다만, 이에 제한되는 것은 아니다.
제1 격벽(41)과 제2 격벽(42)은 서로 이격되어 대향하도록 배치된다. 제1 격벽(41) 상에는 제1 전극(21)이, 제2 격벽(42) 상에는 제2 전극(22)이 배치될 수 있다. 도 15, 도 18 및 도 19에서는 제1 격벽(41) 상에는 제1 전극 가지부(21B)가, 제2 격벽(42) 상에는 제2 격벽(42)이 배치된 것으로 이해될 수 있다.
상술한 바와 같이, 제1 격벽(41), 제2 격벽(42) 및 제3 격벽(43)은 실질적으로 동일한 공정에서 형성될 수 있다. 이에 따라, 격벽(41, 42, 43)은 하나의 격자형 패턴을 이룰 수도 있다. 복수의 격벽(41, 42, 43)은 폴리이미드(Polyimide, PI)를 포함할 수 있다.
복수의 격벽(41, 42, 43)은 비아층(20)을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 격벽(41, 42, 43)은 발광 소자(300)가 배치된 평면을 기준으로 상부로 돌출될 수 있고, 상기 돌출된 부분은 적어도 일부가 경사를 가질 수 있다. 돌출된 구조의 격벽(41, 42, 43)의 형상은 특별히 제한되지 않는다. 도면에 도시된 바와 같이, 제1 격벽(41)과 제2 격벽(42)은 동일한 높이로 돌출되되, 제3 격벽(43)은 더 높은 위치까지 돌출된 형상을 가질 수 있다.
제1 격벽(41)과 제2 격벽(42) 상에는 반사층(21a, 22a)이 배치되고, 반사층(21a, 22a) 상에는 전극층(21b, 22b)이 배치될 수 있다. 반사층(21a, 22a)과 전극층(21b, 22b)은 각각 전극(21, 22)을 구성할 수 있다.
반사층(21a, 22a)은 제1 반사층(21a)과 제2 반사층(22a)을 포함한다. 제1 반사층(21a)은 제1 격벽(41)을 덮고, 제2 반사층(22a)은 제2 격벽(42)을 덮을 수 있다. 반사층(21a, 22a)의 일부는 비아층(20)을 관통하는 컨택홀을 통해 회로소자층과 전기적으로 된다.
반사층(21a, 22a)은 반사율이 높은 물질을 포함하여 발광 소자(300)에서 방출되는 광을 반사시킬 수 있다. 일 예로, 반사층(21a, 22a)은 은(Ag), 구리(Cu), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
전극층(21b, 22b)은 제1 전극층(21b)과 제2 전극층(22b)을 포함한다. 전극층(21b, 22b)은 실질적으로 반사층(21a, 22a)과 동일한 패턴을 가질 수 있다. 제1 반사층(21a) 및 제1 전극층(21b)은 제2 반사층(22a) 및 제2 전극층(22b)과 서로 이격되도록 배치된다.
전극층(21b, 22b)은 투명성 전도성 물질을 포함하여 발광 소자(300)에서 방출되는 방출광(EL)이 반사층(21a, 22a)으로 입사될 수 있다. 일 예로, 전극층(21b, 22b)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 반사층(21a, 22a)과 전극층(21b, 22b)은 ITO, IZO, ITZO 등과 같은 투명도전층과 은, 구리와 같은 금속층이 각각 한층 이상 적층된 구조를 이룰 수 있다. 일 예로, 반사층(21a, 22a)과 전극층(21b, 22b)은 ITO/은(Ag)/ITO/IZO의 적층구조를 형성할 수도 있다.
한편, 몇몇 실시예에서, 제1 전극(21)과 제2 전극(22)은 하나의 층으로 형성될 수 있다. 즉, 반사층(21a, 22a)과 전극층(21b, 22b)이 하나의 단일층으로 형성되어 발광 소자(300)에 전기 신호를 전달함과 동시에 광을 반사할 수 있다. 예시적인 실시예에서, 제1 전극(21)과 제2 전극(22)은 반사율이 높은 전도성 물질을 포함할 수 있다. 일 예로, 제1 전극(21) 및 제2 전극(22)은 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 다만 이에 제한되는 것은 아니다.
제1 절연층(51)은 제1 전극(21)과 제2 전극(22)을 부분적으로 덮도록 배치된다. 제1 절연층(51)은 제1 전극(21)과 제2 전극(22)의 상면을 대부분 덮도록 배치되되, 제1 전극(21)과 제2 전극(22)의 일부를 노출시킬 수 있다. 제1 절연층(51)은 제1 전극(21)과 제2 전극(22)이 이격된 영역과, 제1 전극(21) 및 제2 전극(22)의 상기 영역의 반대편도 부분적으로 덮도록 배치될 수 있다.
제1 절연층(51)은 제1 전극(21)과 제2 전극(22)의 비교적 평탄한 상면이 노출되도록 배치되며, 각 전극(21, 22)이 제1 격벽(41)과 제2 격벽(42)의 경사진 측면과 중첩하도록 배치된다. 제1 절연층(51)은 발광 소자(300)가 배치되도록 평탄한 상면을 형성하고, 상기 상면이 제1 전극(21)과 제2 전극(22)을 향해 일 방향으로 연장된다. 제1 절연층(51)의 상기 연장된 부분은 제1 전극(21)과 제2 전극(22)의 경사진 측면에서 종지한다. 이에 따라, 접촉 전극(26)은 상기 노출된 제1 전극(21) 및 제2 전극(22)과 접촉하고, 제1 절연층(51)의 평탄한 상면에서 발광 소자(300)와 원활하게 접촉할 수 있다.
제1 절연층(51)은 제1 전극(21)과 제2 전극(22)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(51) 상에 배치되는 발광 소자(300)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
발광 소자(300)는 제1 절연층(51) 상에 배치될 수 있다. 발광 소자(300)는 제1 전극(21)과 제2 전극(22) 사이의 제1 절연층(51) 상에 적어도 하나 배치될 수 있다. 발광 소자(300)는 비아층(20)에 수평한 방향으로 복수의 층들이 배치될 수 있다.
도 18에서는 제1 서브 화소(PX1)에 배치된 제1 발광 소자(301)를, 도 19에서는 제3 서브 화소(PX3)에 배치된 제3 발광 소자(303)가 배치된 것을 도시하고 있다. 도 18의 제1 발광 소자(301)는 도 1 및 도 2의 발광 소자(300)인 것으로 적색(Red)광을 방출하고, 도 19의 제3 발광 소자(303)는 도 16의 발광 소자(300')인 것으로 청색(blue)광을 방출할 수 있다.
일 실시예에 따른 표시 장치(1)의 발광 소자(300)는 상술한 도전형 반도체와 활성층을 포함하고, 이들은 비아층(20)에 수평한 방향으로 순차적으로 배치될 수 있다. 도면에 도시된 바와 같이, 제1 서브 화소(PX1)의 제1 발광 소자(301)는 제1 반도체(310), 제3 반도체(330), 활성층(360), 제4 반도체(340), 제5 반도체(350), 제2 반도체(320) 및 도전성 전극층(370, 380)이 비아층(20)에 수평한 방향으로 순차적으로 배치될 수 있다. 제3 서브 화소(PX3)의 제3 발광 소자(303)는 제1 반도체(310'), 활성층(360'), 제2 반도체(320') 및 도전성 전극층(380')이 비아층(20)에 수평한 방향으로 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 발광 소자(300)의 복수의 층들이 배치된 순서는 반대방향일 수도 있으며, 경우에 따라서는 발광 소자(300)가 다른 구조를 갖는 경우, 예컨대 도 17의 발광 소자(300")인 경우 복수의 층들은 비아층(20)에 수직한 방향으로 배치될 수도 있다.
제2 절연층(52)은 발광 소자(300) 상에 부분적으로 배치될 수 있다. 제2 절연층(52)은 발광 소자(300)를 보호함과 동시에 표시 장치(1)의 제조 공정에서 발광 소자(300)를 고정시키는 기능을 수행할 수도 있다. 제2 절연층(52)은 발광 소자(300)의 외면을 감싸도록 배치될 수 있다. 즉, 제2 절연층(52)의 재료 중 일부는 발광 소자(300)의 하면과 제1 절연층(51) 사이에 배치될 수도 있다. 제2 절연층(52)은 평면상 제1 전극 가지부(21B)와 제2 전극 가지부(22B) 사이에서 제2 방향(D2)으로 연장되어 섬형 또는 선형의 형상을 가질 수 있다.
접촉 전극(26)은 각 전극(21, 22) 및 제2 절연층(52) 상에 배치된다. 접촉 전극(26)은 제1 전극(21) 상에 배치되는 제1 접촉 전극(26a)과 제2 전극(22) 상에 배치되는 제2 접촉 전극(26b)을 포함한다. 제1 접촉 전극(26a)과 제2 접촉 전극(26b)은 제2 절연층(52) 상에서 서로 이격되어 배치된다. 이에 따라, 제2 절연층(52)은 제1 접촉 전극(26a)과 제2 접촉 전극(26b)을 상호 절연시킬 수 있다.
제1 접촉 전극(26a)은 적어도 제1 절연층(51)이 패터닝되어 노출된 제1 전극(21) 및 발광 소자(300)의 일 단부와 접촉할 수 있다. 제2 접촉 전극(26b)은 적어도 제1 절연층(51)이 패터닝되어 노출된 제2 전극(22) 및 발광 소자(300)의 타 단부와 접촉할 수 있다. 제1 및 제2 접촉 전극(26a, 26b)은 발광 소자(300)의 양 단부 측면, 예컨대 제1 반도체(310), 제2 반도체(320) 또는 전극 물질층(370)에 각각 접촉할 수 있다. 상술한 바와 같이, 제1 절연층(51)은 평탄한 상면을 형성함으로써, 접촉 전극(26)이 발광 소자(300)의 측면에 원활하게 접촉할 수 있다.
접촉 전극(26)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
패시베이션층(55)은 제2 절연층(52) 및 접촉 전극(26)의 상부에 형성되어, 비아층(20) 상에 배치되는 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(51), 제2 절연층(52) 및 패시베이션층(55) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(51) 및 패시베이션층(55)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 물질을 포함할 수 있다. 제2 절연층(52)은 유기물 절연성 물질로 포토레지스트 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
이하에서는 일 실시예에 따른 제5 반도체(350)를 포함하는 발광 소자(300)를 제조한 실험예에 대하여 설명하기로 한다.
실험예
본 실험예에서는 서로 다른 제5 반도체(350)를 포함하는 발광 소자(300)를 제조하여, 이들을 투과전자현미경으로 단면 형상을 측정하고, EDX 분석을 통해 제5 반도체(350)를 이루는 성분을 분석하였다. 이하의 제조예 및 비교예에서 제조된 발광 소자(300)는 인(P)을 포함하는 반도체층을 포함하고, 적색(Red)광을 방출할 수 있다.
제조예 1. 복수의 (Al x -Ga 1-x )InP 반도체층을 포함하는 발광 소자
먼저, 제1 반도체(310)로 n-AlGaInP, 제3 반도체(330)는 n-AlInP, 활성층(360)은 AlGaInP와 GaInP을, 제4 반도체(340)는 p-AlInP을, 제2 반도체(320)는 p-GaP을 포함하는 반도체 소자를 제조한다.
제5 반도체(350)는 제4 반도체(340)와 제2 반도체(320) 사이에, (Al0.7Ga0.3)InP/(Al0.5Ga0.5)InP/(Al0.3Ga0.7)InP가 순차적으로 적층된 구조로 제조한다. 즉, 제5 반도체는 3개의 서브 도전형 반도체를 포함하고, 이들 각각은 상기 화학식 1에서 상기 x값이 0.7, 0.5, 0.3인 반도체층으로 제조되었다. 제5 반도체의 각 서브 반도체층들은 각 원소들을 (Al-Ga)0.25In0.25P0.5의 원자비(Atomic ratio)로 포함하며, 상기 화학식 1에서 상기 x값은 전체 원자비 대비, 0.25 원자비를 갖는 Al과 Ga간의 비율을 의미한다. 즉, Al과 Ga을 합한 원자비가 (Al-Ga)InP 전체 원자비 대비 25%를 포함하는 것으로 이해될 수 있다.
상술한 도전형 반도체와 활성층을 포함하여 적색(red)광을 방출하는 반도체 소자를 제조하고, 이를 제조예 1이라 지칭한다. 제조예 1의 반도체 소자를 투과전자현미경(Transmission electron microscope, TEM)을 이용하여 단면 형상을 측정하고, 에너지분산형 분광분석법(Energy dispersion x-ray spectrometry, EDS) 분석을 통해 제5 반도체를 이루는 원자들을 분석하였다. 이에 대한 투과전자현미경 및 EDS 분석 결과는 도 20, 도 23 및 도 26에 도시하였다.
비교예 1. GaInP 반도체층을 포함하는 발광 소자
상기 제조예 1에서, 제5 반도체(350)를 Ga0.65In0.35P 반도체층으로 제조한 것을 제외하고는 동일하게 발광 소자를 제조하여 이를 비교예 1이라 지칭한다. 비교예 1의 발광 소자를 제조예 1과 동일하게 투과전자현미경 및 EDS 분석을 수행하고, 이에 대한 결과를 도 21, 도 24 및 도 27에 도시하였다.
비교예 2. 단층의 AlGaInP 반도체층을 포함하는 발광 소자
상기 제조예 1에서, 제5 반도체(350)를 하나의 서브 도전형 반도체를 포함하여 상기 서브 도전형 반도체를 (Al0.3Ga0.7)InP 반도체층으로 제조한 것을 제외하고는 동일하게 발광 소자를 제조하여 이를 비교예 2라 지칭한다. 비교예 2의 발광 소자를 제조예 1과 동일하게 투과전자현미경 및 EDS 분석을 수행하고, 이에 대한 결과를 도 22, 도 25 및 도 28에 도시하였다.
도 20 내지 도 22는 일 제조예 및 비교예에 따른 발광 소자의 제5 반도체를 나타내는 투과전자현미경(Transmission electron microscope, TEM) 사진들이다. 도 23 내지 도 25는 일 제조예 및 비교예에 따른 발광 소자의 제5 반도체를 나타내는 에너지분산형 분광분석(Energy dispersion x-ray spectrometry, EDS) 그래프들이다. 도 26 내지 도 28은 일 제조예 및 비교예에 따른 발광 소자의 단면을 나타내는 투과전자현미경(Transmission electron microscope, TEM) 사진들이다.
먼저, 도 20 내지 도 22를 참조하면, 제조예 1, 비교예 1 및 비교예 2의 반도체 소자는 각각 제5 반도체로 AlGaInP 또는 GaInP를 포함하고, 이들은 p-AlInP를 포함하는 제4 반도체 상에 성장될 수 있는 것을 알 수 있다. 또한, 도 23 내지 도 25를 참조하면, 제조예 1, 비교예 1 및 비교예 2의 반도체 소자는 각각 서로 다른 원자비를 갖는 제5 반도체를 포함하는 것을 알 수 있다. 특히, 도 20에 도시된 바와 같이, 제조예 1의 EDS 그래프를 참조하면 제5 반도체가 3개의 반도체층, 즉 (Al0.7Ga0.3)InP/(Al0.5Ga0.5)InP/(Al0.3Ga0.7)InP로 제조되어 알루미늄(Al) 및 갈륨(Ga)의 함량이 위치에 따라 다른 것을 알 수 있다. 제4 반도체와 인접한 서브 반도체층이 알루미늄(Al)의 함량이 더 높고, 제2 반도체와 인접한 서브 반도체층은 갈륨(Ga)의 함량이 더 높은 것을 알 수 있다.
도 26 내지 도 28을 참조하면, 제조예 1, 비교예 1 및 비교예 2의 반도체 소자의 제5 반도체 상에 성장된 제2 반도체의 표면 형상을 알 수 있다. 도 26에 도시된 바와 같이, 제조예 1의 반도체 소자는 제2 반도체의 p-GaP 반도체층이 (Al0.7Ga0.3)InP/(Al0.5Ga0.5)InP/(Al0.3Ga0.7)InP 층 상에서 비교적 균일한 표면 상태를 갖고 성장된 것을 알 수 있다. (Al0.7Ga0.3)InP/(Al0.5Ga0.5)InP/(Al0.3Ga0.7)InP 층은 제4 반도체인 p-AlInP층과 제2 반도체인 p-GaP층 사이에서 이들 간의 격자 상수 차이를 감소시켜 p-GaP 층이 원활하게 성장된 것을 알 수 있다.
반면에, 도 27 및 도 28에 도시된 바와 같이, 제5 반도체가 Ga0.65In0.35P층(비교예 1, 도 27) 또는 단층의 (Al0.3Ga0.7)InP층(비교예 2, 도 28)인 경우, 도 26에 비해 제2 반도체인 p-GaP 층이 표면 상태가 매끄럽지 않고 균열(crack)이 생긴 것을 알 수 있다. 이는 비교예 1과 비교예 2의 경우 p-AlInP와 p-GaP 사이에 격자 상수 차이가 존재하여 p-GaP 층의 성장이 원활하기 못한 것을 의미한다. 즉, 제조예 1과 같이, 일 실시예에 따른 발광 소자는 제5 반도체가 서로 다른 Al과 Ga 함량을 갖는 복수의 서브 반도체층을 포함함으로써 제4 반도체와 제2 반도체 사이의 격자 상수 차이를 줄이고 제2 반도체의 결정 품질을 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
21: 제1 전극 22: 제2 전극
300: 발광 소자
301: 제1 발광 소자 302: 제2 발광 소자 303: 제3 발광 소자
310: 제1 반도체 320: 제2 반도체
330: 제3 반도체 340: 제4 반도체
350: 제5 반도체 360: 활성층
370, 380: 도전성 전극층 390: 절연막

Claims (20)

  1. 나노 로드 형상의 발광 소자로서,
    제1 도전형을 갖는 제1 반도체 영역;
    제2 도전형을 갖는 제2 반도체 영역; 및
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 배치되고 인(P)을 포함하는 활성층을 포함하되,
    상기 제2 반도체 영역은 순차 적층된 제1 반도체층, 제2 반도체층 및 제3 반도체층을 포함하고,
    상기 제1 반도체층은 상기 활성층과 상기 제2 반도체층 사이에 배치되고,
    상기 제2 반도체층은 하기 화학식 1로 표현되고 하기 식 1을 만족하는 화합물을 포함하는 발광 소자.
    [화학식 1]
    AlGaInP
    [식 1]
    1/9 ≤ M ≤ 9
    (여기서, 상기 M은 AlGaInP에 포함된 갈륨(Ga)의 함량 대비 알루미늄(Al)의 함량[(AlGaInP 중 알루미늄(Al)의 함량(at.%)/(AlGaInP 중 갈륨(Ga)의 함량(at.%))]을 의미한다.)
  2. 제1 항에 있어서,
    상기 제2 반도체층은 제1 서브 반도체층 및 상기 제1 서브 반도체층 상에 배치되는 제2 서브 반도체층을 포함하고,
    상기 제1 서브 반도체층이 갖는 상기 M값인 M1은 상기 제2 서브 반도체층이 갖는 상기 M값인 M2보다 큰 발광 소자.
  3. 제2 항에 있어서,
    상기 제1 서브 반도체층의 격자 상수는 상기 제2 서브 반도체층의 격자상수보다 큰 발광 소자.
  4. 제3 항에 있어서,
    상기 제1 서브 반도체층 및 제2 서브 반도체층은 각각 격자 상수가 5.45 *?* 내지 5.65
    Figure pat00010
    의 범위를 갖는 발광 소자.
  5. 제2 항에 있어서,
    상기 제2 반도체층은 상기 제2 서브 반도체층 상에 배치되고 상기 식 1의 M값이 M3인 제3 서브 반도체층을 더 포함하고,
    상기 M1과 M2의 차이는 상기 M2와 M3의 차이와 동일한 발광 소자.
  6. 제5 항에 있어서,
    상기 M1과 M2의 차이는 0.2 내지 0.4의 범위를 갖는 발광 소자.
  7. 제2 항에 있어서,
    상기 제2 반도체층은 상기 제1 반도체층과 접촉하는 일 면으로부터 상기 제3 반도체층과 접촉하는 타 면으로 갈수록 상기 M값이 감소하는 발광 소자.
  8. 제2 항에 있어서,
    상기 발광 소자는 상기 제1 반도체 영역, 상기 활성층 및 상기 제2 반도체 영역이 배치된 방향인 제1 방향으로 측정된 길이가 3㎛ 내지 5㎛의 범위를 갖고,
    상기 제2 반도체층은 상기 제1 방향으로 측정된 길이가 10nm 내지 30nm의 범위를 갖는 발광 소자.
  9. 제8 항에 있어서,
    상기 제1 서브 반도체층 및 상기 제2 서브 반도체층은 각각 상기 제1 방향으로 측정된 길이가 5 nm 내지 10 nm의 범위를 갖는 발광 소자.
  10. 제9 항에 있어서,
    상기 활성층은 AlInP 및 AlGaInP를 포함하고, 중심 파장대역이 500 nm 내지 640nm의 범위를 갖는 광을 방출하는 발광 소자.
  11. 제10 항에 있어서,
    상기 제2 반도체층은 밴드갭 에너지(bandgap energy)가 2.0 eV 내지 2.33 eV 의 범위를 갖는 발광 소자.
  12. 제1 항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 발광 소자.
  13. 제12 항에 있어서,
    상기 발광 소자는 적어도 상기 활성층의 외면을 둘러싸는 절연막을 더 포함하고,
    상기 절연막은 상기 제1 반도체 영역 및 상기 제2 반도체 영역이 배치된 방향으로 연장된 발광 소자.
  14. 제13 항에 있어서,
    상기 제1 반도체 영역의 상기 활성층이 배치된 면의 타면에 배치되는 제1 전극층 및 상기 제2 반도체 영역 상에 배치되는 제2 전극층을 더 포함하는 발광 소자.
  15. 베이스층;
    상기 베이스층 상에 배치된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치된 적어도 하나의 제1 발광 소자를 포함하고,
    상기 제1 발광 소자는,
    제1 도전형을 갖는 제1 반도체 영역;
    제2 도전형을 갖는 제2 반도체 영역; 및
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 배치되고 인(P)을 포함하는 제1 활성층을 포함하되,
    상기 제2 반도체 영역은 순차 적층된 제1 반도체층, 제2 반도체층 및 제3 반도체층을 포함하고,
    상기 제1 반도체층은 상기 활성층과 상기 제2 반도체층 사이에 배치되고,
    상기 제2 반도체층은 하기 화학식 1로 표현되고 하기 식 1을 만족하는 화합물을 포함하는 표시 장치.
    [화학식 1]
    AlGaInP
    [식 1]
    1/9 ≤ M ≤ 9
    (여기서, 상기 M은 AlGaInP에 포함된 갈륨(Ga)의 함량 대비 알루미늄(Al)의 함량[(AlGaInP 중 알루미늄(Al)의 함량(at.%)/(AlGaInP 중 갈륨(Ga)의 함량(at.%))]을 의미한다.)
  16. 제15 항에 있어서,
    상기 제2 반도체층은 제1 서브 반도체층 및 상기 제1 서브 반도체층 상에 배치되는 제2 서브 반도체층을 포함하고,
    상기 제1 서브 반도체층이 갖는 상기 M1값은 상기 제2 서브 반도체층이 갖는 상기 M2 값보다 큰 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 서브 반도체층의 격자 상수는 상기 제2 서브 반도체층의 격자상수보다 큰 표시 장치.
  18. 제15 항에 있어서,
    상기 베이스층 상에 배치되는 제3 전극 및 제4 전극; 및
    상기 제3 전극과 상기 제4 전극 사이에 배치된 적어도 하나의 제2 발광 소자를 더 포함하고,
    상기 제2 발광 소자는 질소(N)를 포함하는 제2 활성층을 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 발광 소자는 중심 파장대역이 500 nm 내지 640nm의 범위를 갖는 제1 광을 방출하고,
    상기 제2 발광 소자는 중심 파장대역이 400 nm 내지 450nm의 범위를 갖는 제2 광을 방출하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 발광 소자는 양 단부가 각각 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되고,
    상기 제2 발광 소자는 양 단부가 각각 상기 제3 전극 및 상기 제4 전극과 전기적으로 연결된 표시 장치.
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