KR20230143261A - 화소, 이를 포함한 표시 장치, 및 그의 제조 방법 - Google Patents

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KR20230143261A
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이현욱
이태희
배성근
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Abstract

실시예에 따른 화소는, 발광 영역 및 비발광 영역이 마련된 기판; 상기 비발광 영역에 배치되며, 서로 이격된 제1 도전 패턴, 제2 도전 패턴, 및 제3 도전 패턴; 상기 제1 내지 제3 도전 패턴들 상에 배치되며, 상기 제1 도전 패턴의 일 영역을 노출하는 제1 컨택부, 상기 제2 도전 패턴의 일 영역을 노출하는 제2 컨택부, 및 상기 제2 도전 패턴의 다른 영역을 노출하는 제3 컨택부를 포함한 비아층; 상기 비아층 상에 배치되며, 서로 이격되게 배치된 제1 정렬 전극과 제2 정렬 전극; 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 배치된 발광 소자; 및 서로 이격되게 배치되며, 상기 발광 소자와 전기적으로 연결된 제1 전극과 제2 전극을 포함할 수 있다.

Description

화소, 이를 포함한 표시 장치, 및 그의 제조 방법{PIXEL, DISPLAY DEVICE HAVING THE SAME, AND METHOD OF FABRICATING THE DISPLAY DEVICE}
본 발명은 화소, 이를 포함한 표시 장치, 및 그의 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명은 신뢰성이 향상된 화소 및 이를 포함한 표시 장치를 제공하는 데 목적이 있다.
또한, 본 발명은 상술한 표시 장치를 제조하는 방법을 제공하는 데 목적이 있다.
실시예에 따른 화소는, 발광 영역 및 비발광 영역이 마련된 기판; 상기 비발광 영역에 배치되며, 서로 이격된 제1 도전 패턴, 제2 도전 패턴, 및 제3 도전 패턴; 상기 제1 내지 제3 도전 패턴들 상에 배치되며, 상기 제1 도전 패턴의 일 영역을 노출하는 제1 컨택부, 상기 제2 도전 패턴의 일 영역을 노출하는 제2 컨택부, 및 상기 제2 도전 패턴의 다른 영역을 노출하는 제3 컨택부를 포함한 비아층; 상기 비아층 상에 배치되며, 서로 이격되게 배치된 제1 정렬 전극과 제2 정렬 전극; 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 배치된 발광 소자; 및 서로 이격되게 배치되며, 상기 발광 소자와 전기적으로 연결된 제1 전극과 제2 전극을 포함할 수 있다.
실시예에 있어서, 적어도 상기 비발광 영역에서 상기 제1 및 제2 전극들 중 적어도 하나는 상기 제1 컨택부를 통해 상기 제1 도전 패턴의 일 영역과 직접 접촉하고, 상기 제1 및 제2 정렬 전극들 중 적어도 하나는 상기 제2 컨택부를 통해 상기 제2 도전 패턴의 일 영역과 직접 접촉할 수 있다.
실시예에 있어서, 상기 화소는 상기 제1 및 제2 도전 패턴들과 상기 비아층 사이에 위치한 패시베이션층; 상기 제1 및 제2 정렬 전극들과 상기 발광 소자 사이에 위치한 제1 절연층; 상기 발광 소자 상에 위치하며, 상기 발광 소자의 제1 및 제2 단부를 노출하는 제2 절연층; 상기 제2 절연층 상에 배치된 제3 절연층을 더 포함할 수 있다. 상기 제1 절연층은 상기 제1 컨택부에 대응하는 제1 관통홀 및 상기 제3 컨택부에 대응하는 제2 관통홀을 포함할 수 있다.
실시예에 있어서, 상기 제1 컨택부를 사이에 두고 서로 마주보는 상기 비아층의 양측면의 경사각은 상기 제1 관통홀을 사이에 두고 서로 마주보는 상기 제1 절연층의 양측면의 경사각과 동일할 수 있다. 상기 제3 컨택부를 사이에 두고 서로 마주보는 상기 비아층의 양측면의 경사각은 상기 제2 관통홀을 사이에 두고 서로 마주보는 상기 제1 절연층의 양 측면의 경사각과 동일할 수 있다.
실시예에 있어서, 상기 패시베이션층은, 상기 제1 컨택부와 중첩하고 상기 제1 도전 패턴의 일 영역을 노출하는 제1 컨택홀, 상기 제2 컨택부와 중첩하고 상기 제2 도전 패턴의 일 영역을 노출하는 제2 컨택홀, 상기 제3 컨택부와 중첩하고 상기 제2 도전 패턴의 다른 영역을 노출하는 제3 컨택홀을 포함할 수 있다. 상기 제2 절연층은 상기 제1 컨택홀에 대응하는 제1 개구부 및 상기 제3 컨택홀에 대응하는 제2 개구부를 포함할 수 있다. 상기 제3 절연층은 상기 제1 개구부에 대응하는 제1 비아홀 및 상기 제2 개구부에 대응하는 제2 비아홀을 포함할 수 있다.
실시예에 있어서, 상기 제1 전극은, 상기 제3 절연층의 상기 제1 비아홀, 상기 제2 절연층의 상기 제1 개구부, 상기 제1 절연층의 상기 제1 관통홀, 상기 비아층의 제1 컨택부, 및 상기 패시베이션층의 상기 제1 컨택홀을 통하여 상기 제1 도전 패턴의 일 영역과 직접 접촉할 수 있다. 상기 제2 정렬 전극은 상기 비아층의 상기 제2 컨택부 및 상기 패시베이션층의 상기 제2 컨택홀을 통하여 상기 제2 도전 패턴의 일 영역과 직접 접촉할 수 있다.
실시예에 있어서, 상기 화소는 상기 기판과 상기 패시베이션층 사이에 배치되며, 상기 발광 소자와 전기적으로 연결된 적어도 하나의 트랜지스터; 상기 기판과 상기 패시베이션층 사이에 배치되며, 상기 트랜지스터의 게이트 전극과 연결된 제1 스토리지 전극 및 상기 발광 소자와 전기적으로 연결된 제2 스토리지 전극을 포함한 커패시터; 상기 기판과 상기 패시베이션층 사이에 배치되며, 제1 구동 전원의 전압이 공급되는 제1 전원 배선; 및 상기 제1 전원 배선과 이격되게 배치되며, 상기 제1 구동 전원과 상이한 제2 구동 전원의 전압이 공급되는 제2 전원 배선을 더 포함할 수 있다.
실시예에 있어서, 상기 제1 도전 패턴은 상기 제2 스토리지 전극을 포함하고, 상기 제2 도전 패턴은 상기 제2 전원 배선을 포함할 수 있다.
실시예에 있어서, 상기 비아층은 상기 제3 도전 패턴의 일 영역을 노출하는 제4 컨택부를 더 포함할 수 있다. 상기 패시베이션층은 상기 제4 컨택부에 대응하며 상기 제3 도전 패턴의 일 영역을 노출하는 제4 컨택홀을 더 포함할 수 있다.
실시예에 있어서, 상기 제2 전극은 상기 제3 절연층의 상기 제2 비아홀, 상기 제2 절연층의 상기 제2 개구부, 상기 제1 절연층의 상기 제2 관통홀, 상기 비아층의 상기 제3 컨택부, 및 상기 패시베이션층의 상기 제3 컨택홀을 통해 상기 제2 도전 패턴의 다른 영역과 직접 접촉할 수 있다. 상기 제1 정렬 전극은 상기 비아층의 상기 제4 컨택부 및 상기 패시베이션층의 상기 제4 컨택홀을 통해 상기 제3 도전 패턴의 일 영역과 직접 접촉할 수 있다.
실시예에 있어서, 상기 제3 도전 패턴은 상기 제1 전원 배선을 포함할 수 있다.
실시예에 있어서, 상기 화소는 상기 비발광 영역에 위치하며, 상기 발광 영역에 대응하는 개구를 포함하는 제1 뱅크를 더 포함할 수 있다. 상기 비아층의 상기 제2 및 제4 컨택부들은 상기 제1 뱅크와 중첩하고, 상기 비아층의 상기 제1 및 제3 컨택부들은 상기 제1 뱅크와 중첩하지 않을 수 있다.
실시예에 있어서, 상기 화소는 상기 제1 및 제2 전극들과 이격되게 배치된 중간 전극을 더 포함할 수 있다.
실시예에 있어서, 상기 발광 소자는, 상기 제1 정렬 전극의 일측과 상기 제2 정렬 전극 사이에 위치하며, 상기 제1 전극에 전기적으로 연결된 제1 단부 및 상기 중간 전극에 전기적으로 연결된 제2 단부를 포함한 제1 발광 소자; 및 상기 제1 정렬 전극의 타측과 상기 제2 정렬 전극 사이에 위치하며, 상기 중간 전극에 전기적으로 연결된 제1 단부 및 상기 제2 전극에 전기적으로 연결된 제2 단부를 포함한 제2 발광 소자를 포함할 수 있다.
실시예에 있어서, 상기 화소는 상기 비발광 영역에서 상기 제1 뱅크 상에 위치하는 제2 뱅크; 상기 발광 영역에서 상기 제1 및 제2 발광 소자들 상부에 위치하고 상기 제1 및 제2 발광 소자들에서 방출된 제1 색의 광을 제2 색의 광으로 변환하는 색 변환층; 및 상기 색 변환층 상에 위치하여 상기 제2 색의 광을 선택적으로 투과하는 컬러 필터를 더 포함할 수 있다.
실시예에 있어서, 상기 제1 컨택부를 사이에 두고 서로 마주보는 상기 비아층의 양측면은 상기 제1 관통홀을 사이에 두고 서로 마주보는 상기 제1 절연층의 양측면보다 내측에 위치할 수 있다. 여기서, 상기 비아층의 양측면과 상기 제1 절연층의 양측면은 상기 제1 뱅크에 의해 커버될 수 있다.
실시예에 따른 표시 장치는, 표시 영역, 및 패드 영역을 포함한 비표시 영역이 제공된 기판; 상기 표시 영역에 제공되며, 발광 영역과 비발광 영역을 각각 포함한 복수의 화소들; 및 상기 패드 영역에 위치하며, 상기 화소들 각각과 전기적으로 연결된 패드를 포함할 수 있다. 상기 복수의 화소들 각각은, 상기 복수의 화소들 각각은, 상기 비발광 영역에 배치되며, 서로 이격된 제1 도전 패턴, 제2 도전 패턴, 및 제3 도전 패턴; 상기 제1 내지 제3 도전 패턴들 상에 배치되며, 상기 상기 제1 도전 패턴의 일 영역을 노출하는 제1 컨택홀, 상기 제2 도전 패턴의 일 영역을 노출하는 제2 컨택홀, 및 상기 제2 도전 패턴의 다른 영역을 노출하는 제3 컨택홀을 포함한 패시베이션층; 상기 패시베이션층 상에 배치되며, 상기 제1 컨택홀과 중첩하는 제1 컨택부, 상기 제2 컨택홀과 중첩하는 제2 컨택부, 및 상기 제3 컨택홀과 중첩하는 제3 컨택부를 포함한 비아층; 상기 비아층 상에 배치되며, 서로 이격되게 배치된 제1 정렬 전극과 제2 정렬 전극; 상기 제1 및 제2 정렬 전극들 상에 위치하며, 상기 제1 컨택부에 대응하는 제1 관통홀, 상기 제3 컨택부에 대응하는 제2 관통홀을 포함한 제1 절연층; 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 상기 제1 절연층 상에 배치된 발광 소자들; 상기 발광 소자들 상에 위치하고, 상기 발광 소자들 각각의 양단부를 노출하며, 상기 제1 관통홀과 상기 제1 컨택부에 중첩하는 제1 개구부 및 상기 제2 관통홀과 상기 제3 컨택부에 중첩하는 제2 개구부를 포함하는 제2 절연층; 상기 제2 절연층 상에 위치하며 상기 발광 소자들에 전기적으로 연결된 중간 전극; 상기 중간 전극 상에 위치하고, 상기 제1 개구부에 대응하는 제1 비아홀 및 상기 제2 개구부에 대응하는 제2 비아홀을 포함한 제3 절연층; 및 상기 제3 절연층 상에서 서로 이격되게 배치되며, 상기 발광 소자들에 전기적으로 연결된 제1 전극과 제2 전극을 포함할 수 있다.
실시예에 있어서, 적어도 상기 비발광 영역에서 상기 제1 전극은 상기 제1 비아홀, 상기 제1 개구부, 상기 제1 관통홀, 상기 제1 컨택부, 및 상기 제1 컨택홀을 통해 상기 제1 도전 패턴의 일 영역과 직접 접촉할 수 있다. 적어도 상기 비발광 영역에서 상기 제2 정렬 전극은 상기 제2 컨택부 및 상기 제2 컨택홀을 통해 상기 제2 도전 패턴의 일 영역과 직접 접촉할 수 있다.
실시예에 있어서, 상기 패드는, 상기 기판 상에 배치된 제1 패드 전극; 상기 제1 패드 전극 상에 위치하며 상기 제1 패드 전극의 일 영역을 노출하는 제1 패드 전극 컨택홀을 포함한 상기 패시베이션층; 상기 패시베이션층 상에 위치하며 상기 제1 패드 전극 컨택홀에 대응하는 제2 패드 전극 컨택홀을 포함하는 상기 제3 절연층; 및 상기 제3 절연층 상에 위치하며 상기 제1 패드 전극 컨택홀과 상기 제2 패드 전극 컨택홀을 통해 상기 제1 패드 전극과 직접 접촉하는 제2 패드 전극을 포함할 수 있다.
실시예에 있어서, 상기 제1 패드 전극은 상기 제1 내지 제3 도전 패턴들과 동일한 층에 제공되고 동일한 물질을 포함할 수 있다. 상기 제2 패드 전극은 상기 제1 및 제2 전극들과 동일한 층에 제공되고 동일한 물질을 포함할 수 있다.
실시예에 있어서, 상기 패드는, 상기 기판 상에 배치된 제1 패드 전극; 상기 제1 패드 전극 상에 위치하며 상기 제1 패드 전극의 일 영역을 노출하는 제1 패드 전극 컨택홀을 포함한 상기 패시베이션층; 상기 패시베이션층 상에 위치하며 상기 제1 패드 전극 컨택홀에 대응하는 제2 패드 전극 컨택홀을 포함한 상기 제1 절연층; 상기 제1 절연층 상에 위치하며 상기 제1 패드 전극 컨택홀과 상기 제2 패드 전극 컨택홀을 통해 상기 제1 패드 전극과 직접 접촉하는 제2 패드 전극; 및 상기 제2 패드 전극 상에 위치하며 상기 제2 패드 전극의 일 영역을 노출하는 제3 패드 전극 컨택홀을 포함하는 상기 제3 절연층을 포함할 수 있다.
실시예에 있어서, 상기 제1 패드 전극은 상기 제1 내지 제3 도전 패턴들과 동일한 층에 제공되고 동일한 물질을 포함할 수 있다. 상기 제2 패드 전극은 상기 중간 전극과 동일한 층에 제공되고 동일한 물질을 포함할 수 있다.
상술한 표시 장치는 기판 상에 서로 이격된 제1 도전 패턴과 제2 도전 패턴을 형성하고, 상기 제1 및 제2 도전 패턴들 상에 패시베이션층을 형성하는 단계; 상기 패시베이션층 상에, 상기 제2 도전 패턴 상의 상기 패시베이션층의 일 영역을 노출하는 제2 컨택부 및 상기 제1 도전 패턴과 대응하는 단차부를 포함한 비아 물질층을 형성하는 단계; 건식 식각 방법으로 상기 패시베이션층의 일 영역을 제거하여 상기 제2 도전 패턴의 일부를 노출하는 단계; 상기 비아 물질층 상에, 서로 이격된 제1 정렬 전극과 제2 정렬 전극을 형성하는 단계; 상기 제1 및 제2 정렬 전극들 상에, 상기 단차부를 노출하는 제1 관통홀을 포함한 제1 절연층을 형성하는 단계; 애싱(ashing) 방법으로 상기 단차부를 제거하여 그 하부에 위치한 상기 패시베이션층을 노출하는 제1 컨택부를 포함한 비아층을 형성하는 단계; 상기 비아층 상에 뱅크를 형성하는 단계; 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 상기 제1 절연층 상에 발광 소자들을 정렬하는 단계; 상기 발광 소자들과 상기 제1 절연층 상에, 상기 발광 소자들 각각의 양 단부를 노출하는 제2 절연층을 형성하는 단계; 상기 제2 절연층 상에, 상기 발광 소자들과 전기적으로 연결된 중간 전극을 형성하는 단계; 상기 중간 전극 상에, 상기 중간 전극을 커버하는 제3 절연층을 형성하는 단계; 및 상기 제3 절연층 상에, 서로 이격되고 상기 발광 소자들과 전기적으로 연결된 제1 전극과 제2 전극을 형성하는 단계를 포함하여 제조될 수 있다.
본 발명의 실시예에 따르면, 화소 회로(또는 화소 회로층)와 발광부(또는 표시 소자층)의 연결 지점(또는 노드)에서 화소 회로의 도전 패턴과 투명 도전성 산화물로 구성된 화소 전극(또는 전극)을 직접 접촉하여 연결함으로써 알루미늄으로 구성된 정렬 전극과 상기 도전 패턴의 연결을 차단하여 상기 도전 패턴과 상기 정렬 전극 사이에서 발생할 수 있는 불량을 방지할 수 있다.
또한, 본 발명의 실시예에 따르면, 상기 연결 지점에 위치한 비아층의 양측면을 그 상부에 위치한 절연층(또는 제1 절연층)의 양측면의 경사각과 동일하거나 유사한 경사각을 갖도록 설계함에 따라 상기 도전 패턴과 상기 화소 전극을 더욱 안정적으로 연결시킬 수 있다.
이에 따라, 신뢰성이 향상된 화소, 이를 포함한 표시 장치, 및 그의 제조 방법이 제공될 수 있다.
본 발명의 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2는 도 1의 발광 소자의 개략적인 단면도이다.
도 3은 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 4는 도 3에 도시된 표시 패널의 개략적인 단면도이다.
도 5는 도 3에 도시된 화소에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 개략적인 회로도이다.
도 6은 도 3에 도시된 화소의 표시 소자층을 개략적으로 도시한 평면도이다.
도 7a는 도 6의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이다.
도 7b는 도 7a의 EA1 부분의 개략적인 확대도이다.
도 8 내지 도 10은 도 6의 Ⅲ ~ Ⅲ'선에 따른 개략적인 단면도들이다.
도 11a는 도 6의 Ⅳ ~ Ⅳ'선 및 Ⅴ ~ Ⅴ'선에 따른 개략적인 단면도이다.
도 11b는 도 11a의 EA2 부분의 개략적인 확대도이다.
도 12a 및 도 12b는 도 3의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도들이다.
도 13 내지 도 24는 실시예에 따른 표시 장치의 제조 방법을 순차적으로 도시한 것으로, 도 3의 Ⅰ ~ Ⅰ'선 및 도 6의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도들이다.
도 25는 실시예에 따른 화소를 나타낸 개략적인 단면도로, 도 6의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이다.
도 26은 도 3에 도시된 화소의 광학층을 포함한 화소 영역을 개략적으로 도시한 평면도이다.
도 27 및 도 28은 도 26의 Ⅵ ~ Ⅵ'선에 따른 개략적인 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소(일 예로 '제2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소 (일 예로 '제2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 실시예에 따른 발광 소자(LD)를 개략적으로 도시한 사시도이며, 도 2는 도 1의 발광 소자(LD)의 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 실시예에 있어서, 발광 소자(LD)의 종류 및/또는 형상이 도 1 및 도 2에 도시된 실시예들에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체(또는 적층 패턴)로 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 서로 마주보는 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)과 제2 반도체층(13) 중 하나의 반도체층이 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)과 제2 반도체층(13) 중 나머지 반도체층이 위치할 수 있다. 일 예로, 발광 소자(LD)의 제1 단부(EP1)에는 제2 반도체층(13)이 위치할 수 있고, 해당 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)이 위치할 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 도 1에 도시된 바와 같이 길이 방향으로 긴(또는 종횡비가 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상을 가질 수 있다. 다른 예로, 발광 소자(LD)는 길이 방향으로 짧은(또는 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다. 또 다른 예로, 발광 소자(LD)는 종횡비가 1인 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다.
이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale)(또는 나노 미터) 내지 마이크로 스케일(micro scale)(또는 마이크로 미터) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)가 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 경우, 발광 소자(LD)의 직경(D)은 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)과 접촉하는 제1 면과 외부로 노출된 제2 면을 포함할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 실시예에서, 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer)(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 제2 면과 접촉하는 제1 면과 외부로 노출된 제2 면을 포함할 수 있다.
실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 컨택 전극(미도시, 이하 '제1 컨택 전극' 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 컨택 전극(미도시, 이하 '제2 컨택 전극'이라 함)을 더 포함할 수도 있다.
제1 및 제2 컨택 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 컨택 전극들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 컨택 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 컨택 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다. 여기서, 아연 산화물(ZnOx)는 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제1 및 제2 컨택 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 컨택 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 컨택 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 컨택 전극들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 및 제2 컨택 전극들은 불투명 금속을 포함할 수도 있다.
실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 컨택 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 컨택 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 상기 제1 컨택 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 컨택 전극의 외주면의 일부만을 둘러싸고 상기 제1 컨택 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 제1 단부(EP1)에 제1 컨택 전극이 배치되고, 상기 발광 소자(LD)의 제2 단부(EP2)에 제2 컨택 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 컨택 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 타이타늄 산화물(TiOx), 하프늄 산화물(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnOx), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFX), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNX), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일층의 형태로 제공되거나 이중층을 포함한 다중층의 형태로 제공될 수 있다. 일 예로, 절연막(14)이 순차적으로 적층된 제1 레이어와 제2 레이어를 포함한 이중층으로 구성될 경우, 상기 제1 레이어와 상기 제2 레이어는 서로 상이한 물질(또는 재료)로 구성될 수 있으며, 상이한 공정으로 형성될 수 있다. 실시예에 따라, 상기 제1 레이어와 상기 제2 레이어는 동일한 물질을 포함하여 연속적인 공정에 의해 형성될 수도 있다.
실시예에 따라, 발광 소자(LD)는, 코어-쉘(core-shell) 구조의 발광 패턴으로 구현될 수도 있다. 이 경우, 상술한 제1 반도체층(11)이 발광 소자(LD)의 코어(core), 즉, 가운데(또는 중앙)에 위치할 수 있고, 활성층(12)이 상기 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있으며, 제2 반도체층(13)이 상기 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 또한, 발광 소자(LD)는 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 컨택 전극(미도시)을 더 포함할 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘 구조의 발광 패턴의 외주면에 제공되며 투명한 절연 물질을 포함한 절연막(14)을 더 포함할 수 있다. 코어-쉘 구조의 발광 패턴으로 구현된 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광부(발광 장치 또는 발광 유닛)는, 표시 장치를 비롯하여 광원을 필요로하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 3은 실시예에 따른 표시 장치(DD)를 개략적으로 도시한 평면도이며, 도 4는 도 3에 도시된 표시 패널(DP)의 개략적인 단면도이다.
도 3 및 도 4에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치(DD), 특히 상기 표시 장치(DD)에 구비되는 표시 패널(DP)의 구조를 간략하게 도시하였다.
표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
도 1 내지 도 4를 참조하면, 표시 장치(DD)는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함할 수 있다.
표시 장치(DD)는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(passive matrix type) 표시 장치와 액티브 매트릭스형(active matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치(DD)가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 표시 장치(DD)가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 편의를 위하여 표시 장치(DD)가 한 쌍의 장변과 한 쌍의 단변을 갖는 직사각 형상인 경우를 나타내었으며, 단변의 연장 방향을 제2 방향(DR2), 장변의 연장 방향을 제1 방향(DR1)으로 표시하였다. 직사각형의 판상으로 제공되는 표시 장치(DD)는 하나의 장변과 하나의 단변이 접하는(또는 만나는) 모서리부가 라운드 형상을 가질 수도 있다.
표시 패널(DP)은 기판(SUB), 기판(SUB) 상에 순차적으로 위치한 화소 회로층(PCL), 표시 소자층(DPL), 및 광학층(LCL)을 포함할 수 있다.
화소 회로층(PCL)에는 기판(SUB) 상에 제공되며, 복수의 트랜지스터 및 상기 트랜지스터에 접속된 신호 배선들을 포함하는 화소 회로(도 5의 "PXC" 참고)가 배치될 수 있다. 예를 들어, 각 트랜지스터는 반도체층, 게이트 전극, 제1 단자, 및 제2 단자가 절연층을 사이에 두고 차례로 적층된 형태일 수 있다. 반도체층은 비정질 실리콘(amorphous silicon), 폴리 실리콘(poly silicon), 저온 폴리 실리콘(low temperature poly silicon), 유기 반도체, 및/또는 산화물 반도체를 포함할 수 있다. 게이트 전극, 제1 단자(또는 소스 전극), 및 제2 단자(또는 드레인 전극)는 알루미늄(Al), 구리(Cu), 타이타늄(Ti), 몰리브덴(Mo) 중 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 화소 회로층(PCL)은 적어도 하나 이상의 절연층들을 포함할 수 있다.
화소 회로층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)에는 광을 방출하는 발광 소자(LD)를 포함한 발광부(도 5의 "EMU" 참고)가 위치할 수 있다. 표시 소자층(DPL)에 대한 상세한 설명은 도 6 내지 도 11b를 참고하여 후술하기로 한다.
표시 소자층(DPL) 상에 광학층(LCL)이 선택적으로 배치될 수 있다. 광학층(LCL)은 발광 소자(LD)에서 방출된 광을 우수한 색 재현성을 갖는 광으로 변환하여 출사함으로써 각 화소(PXL)의 출광 효율을 향상시킬 수 있다. 광학층(LCL)은 색 변환층 및 컬러 필터를 포함할 수 있다. 광학층(LCL)에 대한 상세한 설명은 도 26 내지 도 28을 참고하여 후술하기로 한다.
화소들(PXL)은 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 화소들(PXL)의 배열 형태는 특별히 한정되는 것은 아니며, 다양한 형태로 배열될 수 있다. 도면에서는 화소들(PXL)이 직사각형 형상을 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 다양한 형상으로 변형될 수 있다. 또한, 화소들(PXL)이 복수 개로 제공될 때 서로 다른 면적(또는 크기)을 갖도록 제공될 수 있다. 예를 들어, 방출하는 광의 색상이 다른 화소들(PXL)의 경우, 각 색상 별로 화소들(PXL)이 다른 면적(또는 크기)이나 다른 형상으로 제공될 수 있다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일(또는 나노미터) 내지 마이크로 스케일(또는 마이크로미터) 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호 등) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원 등)에 의해 구동되는 적어도 하나의 광원, 일 예로, 도 1에 도시된 발광 소자(LD)를 포함할 수 있다. 다만, 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들(PXA)을 포함한 표시 영역(DA)과, 표시 영역(DA)의 주변에 배치되는(또는 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화소들(PXL)이 제공되어 영상을 표시하는 영역이고, 비표시 영역(NDA)은 화소들(PXL)이 제공되지 않는 영역으로 영상이 표시되지 않는 영역일 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부의 일부와 상기 배선부에 연결되며 화소들(PXL)을 구동하기 위한 구동부가 제공될 수 있다.
비표시 영역(NDA)은, 화소들(PXL)을 구동하기 위하여 상기 화소들(PXL)과 전기적으로 연결된 소정의 배선들(일 예로, 팬아웃 라인들(LP)), 패드들(PD), 및/또는 내장 회로부가 제공되는 영역일 수 있다.
실시예에 있어서, 비표시 영역(NDA)은 팬아웃 영역(FTA)과 패드 영역(PDA)을 포함할 수 있다.
패드 영역(PDA)은 패드부(PDP)가 위치하는 비표시 영역(NDA)의 일 영역으로, 비표시 영역(NDA)의 가장 자리(또는 테두리)에 가장 인접하게 위치할 수 있다. 팬아웃 영역(FTA)은 배선부의 일부인 팬아웃 라인들(LP)이 위치하는 비표시 영역(NDA)의 다른 영역으로, 비표시 영역(NDA)에서 표시 영역(DA)과 인접하게 위치할 수 있다. 일 예로, 팬아웃 영역(FTA)은 패드 영역(PDA)과 표시 영역(DA) 사이에 위치한 비표시 영역(NDA)의 일 영역일 수 있다. 실시예에 따라, 비표시 영역(NDA)은 표시 영역(DA)에 위치한 신호 배선들과 전기적으로 연결되어 정전기 발생을 방지하는 정전기 방지 회로가 위치한 정전기 방지 회로 영역을 포함할 수 있다. 정전기 방지 회로 영역은, 표시 영역(DA)과 팬아웃 영역(FTA) 사이의 비표시 영역(NDA)의 일 잉역일 수 있다. 또한, 실시예에 따라, 비표시 영역(NDA)은 디멀티플렉서가 위치한 영역을 포함할 수도 있다.
패드 영역(PDA)에는 패드부(PDP)가 위치할 수 있고, 팬아웃 영역(FTA)에는 배선부의 일부인 팬아웃 라인들(LP)이 위치할 수 있다.
팬아웃 라인들(LP)은 화소들(PXL)과 전기적으로 연결되어 구동부로부터 인가되는 소정의 신호를 상기 화소들(PXL)로 전달할 수 있다. 팬아웃 라인들(LP)은 팬아웃 영역(FTA)에 위치하여 구동부와 화소들(PXL)을 전기적으로 연결하는 연결 수단일 수 있다.
패드부(PDP)는 복수의 패드들(PD)을 포함할 수 있다. 패드들(PD)은 표시 영역(DA)에 제공된 화소들(PXL) 및/또는 내장 회로부를 구동하기 위한 구동 전원들 및 신호들을 공급(또는 전달)할 수 있다. 실시예에 따라, 구동부가 기판(SUB)의 비표시 영역(NDA)에 실장되는 경우, 패드부(PDP)는 구동부의 출력 패드들과 중첩하여 구동부에서 출력되는 신호들을 인가받을 수 있다.
도 5는 도 3에 도시된 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 개략적인 회로도이다.
예를 들어, 도 5는 액티브 매트릭스형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 도시하였다. 다만, 각 화소(PXL)의 구성 요소들의 연결 관계가 이에 한정되지는 않는다.
도 1 내지 도 5를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광부(EMU)(또는 발광 유닛)를 포함할 수 있다. 또한, 화소(PXL)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광부(EMU)는 제1 구동 전원(VDD)에 접속하여 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 배선(PL1)과 제2 구동 전원(VSS)에 접속하여 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 배선(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광부(EMU)는, 화소 회로(PXC) 및 제1 전원 배선(PL1)을 경유하여 제1 구동 전원(VDD)에 접속된 제1 전극(PE1)(또는 제1 화소 전극), 제2 전원 배선(PL2) 및 제3 노드(N3)를 통해 제2 구동 전원(VSS)에 접속된 제2 전극(PE2)(또는 제2 화소 전극), 상기 제1 전극(PE1)과 상기 제2 전극(PE2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다.
발광부(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(PE1)을 통하여 제1 구동 전원(VDD)(또는 제1 노드(N1))에 연결된 제1 단부 및 제2 전극(PE2)을 통하여 제2 구동 전원(VSS)(또는 제3 노드(N3))에 연결된 제2 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 각 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 서로 상이한 전원의 전압이 공급되는 제1 전극(PE1)과 제2 전극(PE2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다.
발광부(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)의 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
상술한 실시예에서는, 발광 소자들(LD)의 양단부가 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 동일한 방향으로 연결된 실시예에 대하여 설명하였으나, 이에 한정되지는 않는다. 실시예에 따라, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(PE1, PE2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(PE1, PE2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(PE1, PE2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 또한, 화소 회로(PXC)는 화소(PXL)의 제어 라인(CLi) 및 센싱 라인(SENj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si), j번째 데이터 라인(Dj), i번째 제어 라인(CLi), 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1, T2, T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광부(EMU)로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로써, 제1 구동 전원(VDD)과 발광부(EMU) 사이에 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자는 제1 전원 배선(PL1)을 통하여 제1 구동 전원(VDD)에 전기적으로 연결될 수 있고, 제1 트랜지스터(T1)의 제2 단자는 제2 노드(N2)와 전기적으로 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라 제1 구동 전원(VDD)에서 제2 노드(N2)를 통하여 발광부(EMU)로 인가되는 구동 전류의 양을 제어할 수 있다. 실시예에 있어서, 제1 트랜지스터(T1)의 제1 단자는 드레인 전극이고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 단자가 소스 전극일 수 있고 제2 단자가 드레인 전극일 수도 있다.
제2 트랜지스터(T2)는 스캔 신호에 응답하여 화소(PXL)를 선택하고, 화소(PXL)를 활성화하는 스위칭 트랜지스터로써 데이터 라인(Dj)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(Dj)에 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 연결되는 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 센싱 라인(SENj)에 연결함으로써, 센싱 라인(SENj)을 통하여 센싱 신호를 획득하고, 센싱 신호를 이용하여 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 화소(PXL)의 특성을 검출할 수 있다. 화소(PXL)의 특성에 대한 정보는 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데 이용될 수 있다. 제3 트랜지스터(T3)의 제2 단자는 제1 트랜지스터(T1)의 제2 단자에 연결될 수 있고, 제3 트랜지스터(T3)의 제1 단자는 센싱 라인(SENj)에 연결될 수 있으며, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 연결될 수 있다. 또한, 제3 트랜지스터(T3)의 제1 단자는 초기화 전원에 연결될 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)를 초기화할 수 있는 초기화 트랜지스터로써, 제어 라인(CLi)으로부터 센싱 제어 신호가 공급될 때 턴-온되어 초기화 전원의 전압을 제2 노드(N2)에 전달할 수 있다. 이에 따라, 제2 노드(N2)에 전기적으로 연결된 스토리지 커패시터(Cst)의 제2 스토리지 전극(UE)은 초기화될 수 있다.
스토리지 커패시터(Cst)는 제1 스토리지 전극(LE)과 제2 스토리지 전극(UE)을 포함할 수 있다. 제1 스토리지 전극(LE)은 제1 노드(N1)에 전기적으로 연결될 수 있고, 제2 스토리지 전극(UE)은 제2 노드(N2)에 전기적으로 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전한다. 이에 따라, 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
발광부(EMU)는 서로 병렬로 전기적으로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬단(또는 스테이지)을 포함하도록 구성될 수 있다. 실시예에 있어서, 발광부(EMU)는 도 5에 도시된 바와 같이 직/병렬 혼합 구조로 구성될 수도 있다. 일 예로, 발광부(EMU)는 제1 직렬단(SET1) 및 제2 직렬단(SET2)을 포함하도록 구성될 수도 있다.
발광부(EMU)는 제1 구동 전원(VDD)과 제2 구동 전원(VSS) 사이에 순차적으로 연결된 제1 직렬단(SET1) 및 제2 직렬단(SET2)을 포함할 수 있다. 제1 및 제2 직렬단들(SET1, SET2) 각각은, 해당 직렬단의 전극 쌍을 구성하는 두 개의 전극들(PE1 및 CTE1, CTE2 및 PE2)과, 상기 두 개의 전극들(PE1 및 CTE1, CTE2 및 PE2) 사이에 동일한 방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 직렬단(SET1)(또는 제1 스테이지)은 제1 전극(PE1)과 제1 중간 전극(CTE1)을 포함하고, 제1 전극(PE1)과 제1 중간 전극(CTE1) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 또한, 제1 직렬단(SET1)은 제1 전극(PE1)과 제1 중간 전극(CTE1) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제2 직렬단(SET2)(또는 제2 스테이지)은 제2 중간 전극(CTE2)과 제2 전극(PE2)을 포함하고, 제2 중간 전극(CTE2)과 제2 전극(PE2) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 제2 직렬단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(PE2) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 전기적 및/또는 물리적으로 연결될 수 있다. 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 연속하는 제1 직렬단(SET1)과 제2 직렬단(SET2)을 전기적으로 연결하는 중간 전극(CTE)을 구성할 수 있다.
상술한 실시예에서, 제1 직렬단(SET1)의 제1 전극(PE1)이 각 화소(PXL)의 애노드이고, 제2 직렬단(SET2)의 제2 전극(PE2)이 해당 화소(PXL)의 캐소드일 수 있다. 상기 제1 전극(PE1)은 제2 노드(N2)를 통해 화소 회로(PXC)와 전기적으로 연결될 수 있다. 상기 제2 전극(PE2)은 제3 노드(N3)를 통해 제2 전원 배선(PL2)에 전기적으로 연결될 수 있다. 상기 제2 노드(N2)는 화소 회로(PXC)와 발광부(EMU)가 연결되는 제1 지점이고, 상기 제3 노드(N3)는 상기 화소 회로(PXC)와 상기 발광부(EMU)가 연결되는 제2 지점일 수 있다.
상술한 바와 같이, 직/병렬 혼합 구조로 연결된 직렬단들(SET1, SET2)(또는 발광 소자들(LD))을 포함한 화소(PXL)의 발광부(EMU)는 적용되는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 조절할 수 있다.
특히, 직/병렬 혼합 구조로 연결된 직렬단들(SET1, SET2)(또는 발광 소자들(LD))을 포함한 화소(PXL)의 발광부(EMU)는 발광 소자들(LD)을 병렬로만 연결한 구조의 발광부에 비하여 구동 전류를 감소시킬 수 있다. 또한, 직/병렬 혼합 구조로 연결된 직렬단들(SET1, SET2)을 포함한 화소(PXL)의 발광부(EMU)는 동일한 개수의 발광 소자들(LD)을 모두 직렬 연결한 구조의 발광부에 비하여 발광부(EMU)의 양단에 인가되는 구동 전압을 감소시킬 수 있다. 나아가, 직/병렬 혼합 구조로 연결된 직렬단들(SET1, SET2)(또는 발광 소자들(LD))을 포함한 화소(PXL)의 발광부(EMU)는, 직렬단들(또는 스테이지들)을 모두 직렬 연결한 구조의 발광부에 비하여, 동일한 개수의 전극들(PE1, CTE1, CTE2, PE2) 사이에 보다 많은 개수의 발광 소자들(LD)을 포함할 수 있다. 이 경우, 발광 소자들(LD)의 출광 효율이 향상될 수 있고, 특정 직렬단(또는 스테이지)에 불량이 발생하더라도, 상기 불량에 의해 비발광하는 발광 소자들(LD)의 비율이 상대적으로 감소하고, 이에 따라 발광 소자들(LD)의 출광 효율이 저하되는 것이 완화될 수 있다.
도 6은 도 3에 도시된 화소(PXL)의 표시 소자층(DPL)을 개략적으로 도시한 평면도이다.
도 6에 있어서, 편의를 위하여 발광 소자들(LD)에 전기적으로 트랜지스터들 및 상기 트랜지스터들에 전기적으로 연결된 신호 배선들의 도시를 생략하였다.
도 6에서는, 설명의 편의를 위하여 평면 상에서의 수평 방향을 제1 방향(DR1)으로 표시하고, 평면 상에서의 수직 방향을 제2 방향(DR2)으로 표시하였다.
도 1 내지 도 6을 참조하면, 화소(PXL)의 표시 소자층(DPL)은 대응하는 화소 회로와 전기적으로 연결되어 광을 방출하는 발광 소자들(LD) 및 상기 발광 소자들(LD)에 전기적으로 연결된 전극들(또는 전극 패턴들)을 포함할 수 있다. 일 예로, 표시 소자층(DPL)에는 각 화소(PXL)의 발광부(EMU)가 배치될 수 있다.
화소(PXL)는 발광 영역(EMA)과 상기 발광 영역(EMA)의 적어도 일측을 둘러싸는 비발광 영역(NEA)을 포함할 수 있다.
표시 소자층(DPL)은 비발광 영역(NEA)에 위치하는 제1 뱅크(BNK1)를 포함할 수 있다.
제1 뱅크(BNK1)는 인접한 화소들(PXL) 각각의 발광 영역을 정의(또는 구획)하는 구조물로서, 화소 정의막일 수 있다. 제1 뱅크(BNK1)는 각 화소(PXL)에 발광 소자들(LD)을 공급(또는 투입)하는 과정에서 발광 소자들(LD)의 공급 위치를 정의하는 화소 정의막 또는 댐 구조물일 수 있다. 제1 뱅크(BNK1)에 의해 각 화소(PXL)의 발광 영역(EMA)이 구획(또는 정의)됨으로써 해당 발광 영역(EMA)에 목적하는 양 및/또는 종류의 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 공급(또는 투입)될 수 있다.
실시예에 따라, 제1 뱅크(BNK1)는 적어도 하나의 차광 물질 및/또는 반사 물질(또는 산란 물질)을 포함하도록 구성되어 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 제1 뱅크(BNK1)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예에 따라, 각 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 제1 뱅크(BNK1) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
제1 뱅크(BNK1)는, 표시 소자층(DPL)의 일부 구성들을 노출하는 적어도 하나의 개구(OP)를 포함할 수 있다. 실시예에 있어서, 각 화소(PXL)의 발광 영역(EMA)과 제1 뱅크(BNK1)의 개구(OP)는 서로 대응할 수 있다.
각 화소(PXL)의 비발광 영역(NEA) 내에 전극 분리 영역(OPA)이 위치할 수 있다. 전극 분리 영역(OPA)은 각 화소(PXL)에서 제1 정렬 전극(ALE1)이 제2 방향(DR2)으로 인접한 화소(PXL)에 제공된 제1 정렬 전극(ALE1)과 분리되는 영역일 수 있다.
표시 소자층(DPL)은 발광 영역(EMA)에 제공되는 전극(PE)(또는 화소 전극), 상기 전극(PE)에 전기적으로 연결된 발광 소자들(LD), 및 상기 전극(PE)과 대응되는 위치에 제공된 정렬 전극들(ALE)을 포함할 수 있다. 일 예로, 발광 영역(EMA)에는 제1 전극(PE1)(또는 제1 화소 전극), 제2 전극(PE2)(또는 제2 화소 전극), 발광 소자들(LD), 제1 및 제2 정렬 전극들(ALE1, ALE2)이 배치될 수 있다. 또한, 발광 영역(EMA)에는 중간 전극(CTE)이 배치될 수 있다. 상기 전극들(PE) 및/또는 상기 정렬 전극들(ALE) 각각의 개수, 형상, 크기, 및 배열 구조 등은 각 화소(PXL)의 구조에 따라 다양하게 변경될 수 있다.
각 화소(PXL)가 배치되는 기판(SUB)의 일면을 기준으로, 정렬 전극들(ALE), 발광 소자들(LD), 및 전극들(PE)의 순으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 표시 소자층(DPL)에 포함된 전극 패턴들의 위치 및 형성 순서는 다양하게 변경될 수 있다.
정렬 전극들(ALE)은 제1 방향(DR1)으로 서로 이격되게 배열되는 제2 정렬 전극(ALE2), 제1 정렬 전극(ALE1), 및 다른 제2 정렬 전극(ALE2)을 포함할 수 있다.
제2 정렬 전극(ALE2), 제1 정렬 전극(ALE1), 및 다른 제2 정렬 전극(ALE2) 중 적어도 하나는, 표시 장치(DD)의 제조 과정에서 발광 소자들(LD)이 발광 영역(EMA)에 공급 및 정렬된 이후에 다른 전극(일 예로, 제2 방향(DR2)으로 각 화소(PXL)에 인접한 인접 화소에 제공된 정렬 전극(ALE))으로부터 분리될 수 있다. 일 예로, 제1 정렬 전극(ALE1)은 표시 장치(DD)의 제조 과정에서 발광 소자들(LD)이 발광 영역(EMA)에 공급 및 정렬된 이후에 해당 화소(PXL)에 인접한 인접 화소에 제공된 제1 정렬 전극(ALE1)으로부터 분리될 수 있다.
구체적으로, 표시 영역(DA)에 제공된 제1 정렬 전극들(ALE1)은, 표시 장치(DD)(또는 화소(PXL))의 제조 공정에서 서로 연결되도록 형성될 수 있다. 예를 들어, 제1 정렬 전극들(ALE1)은 플로팅 패턴(FPT)과 일체로 연결되도록 형성되어 제1 정렬 배선을 구성할 수 있다. 플로팅 패턴(FPT)은 제4 컨택부(CNT4) 및 제4 컨택홀(CH4)을 통해 화소 회로층(PCL)의 일부 구성, 일 예로, 제1 전원 배선(도 5의 "PL1" 참고)에 전기적으로 연결될 수 있다. 이에 따라, 발광 소자들(LD)의 정렬 공정에서, 제1 전원 배선(PL1)을 통해 제1 정렬 배선으로 제1 정렬 신호가 공급될 수 있다. 상기 발광 소자들(LD)의 정렬 공정이 완료된 이후, 비발광 영역(NEA)에 위치하는 제4 컨택부(CNT4) 및 상기 제4 컨택부(CNT4)와 중첩하는 제4 컨택홀(CH4)의 주변에서 제1 정렬 배선의 일부를 제거하여(또는 제1 정렬 배선을 끊어), 제1 정렬 전극들(ALE1)과 제1 전원 배선(PL1) 사이의 전기적 연결을 끊을 수 있다. 예를 들어, 플로팅 패턴(FPT)의 주변(일 예로, 상단 및 하단 영역들)에 위치한 전극 분리 영역들(OPA)(또는 단선 영역들)에서 제1 정렬 배선을 끊음으로써, 상기 제1 정렬 배선을 제1 정렬 전극들(ALE1)과 플로팅 패턴들(FPT)로 분리할 수 있다. 또한, 인접한 화소열 사이의 전극 분리 영역(OPA)에서 제1 정렬 배선을 끊어 인접한 화소들(PXL)의 제1 정렬 전극들(ALE1)을 분리할 수 있다. 이에 따라, 동일한 화소 열에 위치한 화소들(PXL)의 제1 정렬 전극들(ALE1)이 전기적으로 서로 분리되어 화소들(PXL)은 개별적으로 구동할 수 있다. 실시예에서, 중첩하는 제4 컨택부(CNT4)와 제4 컨택홀(CH4)은 각각의 플로팅 패턴(FPT)과 제1 전원 배선(PL1) 사이에 위치한 두 개의 절연층들의 일 영역이 제거되어 형성될 수 있다.
평면 상에서 볼 때, 발광 영역(EMA)에서 제1 방향(DR1)을 따라 제2 정렬 전극(ALE2), 제1 정렬 전극(ALE1), 및 다른 제2 정렬 전극(ALE2)이 배열될 수 있다. 상기 제2 정렬 전극(ALE2)은 상기 제1 정렬 전극(ALE1)의 일측(일 예로, 좌측)에 인접하게 위치하고, 상기 다른 제2 정렬 전극(ALE2)은 상기 제1 정렬 전극(ALE1)의 타측(일 예로, 우측)에 인접하게 위치할 수 있다. 상기 제2 정렬 전극(ALE2), 상기 제1 정렬 전극(ALE1), 및 상기 다른 제2 정렬 전극(ALE2)은 서로 이격되게 배치되고, 제2 방향(DR2)으로 연장될 수 있다.
다른 제2 정렬 전극(ALE2)은 비발광 영역(NEA)에서 제2 컨택부(CNT2) 및 제2 컨택홀(CH2)을 통하여 화소 회로(PXC)(또는 화소 회로층(PCL))의 일부 구성, 일 예로, 제2 전원 배선(PL2)과 전기적으로 연결될 수 있다. 제2 컨택부(CNT2) 및 제2 컨택홀(CH2)은 상기 다른 제2 정렬 전극(ALE2)과 제2 전원 배선(PL2) 사이에 위치한 두 개의 절연층들의 일 영역이 제거되어 형성될 수 있다.
발광 영역(EMA)에서, 제2 정렬 전극(ALE2), 제1 정렬 전극(ALE1), 및 다른 제2 정렬 전극(ALE2) 중 적어도 하나 이상의 정렬 전극(ALE)은 제1 방향(DR1)을 따라 인접한 정렬 전극(ALE)과 이격되게 배치될 수 있다. 예를 들어, 상기 발광 영역(EMA)에서 제2 정렬 전극(ALE2)은 제1 방향(DR1)으로 제1 정렬 전극(ALE1)의 좌측과 이격되게 배치될 수 있고, 제1 정렬 전극(ALE1)은 제1 방향(DR1)으로 다른 제2 정렬 전극(ALE2)과 이격되게 배치될 수 있으며, 다른 제2 정렬 전극(ALE2)은 제1 방향(DR1)으로 상기 제1 정렬 전극(ALE1)의 우측과 이격되게 배치될 수 있다. 상기 제2 정렬 전극(ALE2)과 상기 제1 정렬 전극(ALE1) 사이의 간격 및 상기 제1 정렬 전극(ALE1)과 상기 다른 제2 정렬 전극(ALE2) 사이의 간격은 서로 동일할 수 있으나, 이에 한정되는 것은 아니다.
실시예에 있어서, 제2 정렬 전극들(ALE2)은 인접한 화소(PXL)에 위치한 제2 정렬 전극들(ALE2)과 일체로 형성될 수 있다.
제2 정렬 전극(ALE2), 제1 정렬 전극(ALE1), 및 다른 제2 정렬 전극(ALE2) 각각은, 각 화소(PXL)의 발광 영역(EMA)에 발광 소자들(LD)이 정렬되기 전에 소정의 신호(일 예로, 정렬 신호)를 전달받아 발광 소자들(LD)의 정렬을 위한 정렬 배선으로 활용될 수 있다.
제1 정렬 전극(ALE1)은, 발광 소자들(LD)의 정렬 단계에서 제1 정렬 신호를 공급받고, 제2 정렬 전극(ALE2)과 다른 제2 정렬 전극(ALE2)은 상기 발광 소자들(LD)의 정렬 단계에서 제2 정렬 신호를 공급받을 수 있다. 상술한 제1 및 제2 정렬 신호들은 정렬 전극들(ALE) 사이에 발광 소자들(LD)이 정렬될 수 있을 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 제1 및 제2 정렬 신호들 중 적어도 하나는 교류 신호일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 있어서, 제1 정렬 전극(ALE1)으로 공급된 제1 정렬 신호는 교류 신호일 수 있고, 제2 정렬 전극(ALE2)과 다른 제2 정렬 전극(ALE2)으로 공급된 제2 정렬 신호는 그라운드 전압일 수 있으나 이에 한정되지 않는다.
제2 정렬 전극(ALE2), 제1 정렬 전극(ALE1), 및 다른 제2 정렬 전극(ALE2)은 적어도 발광 영역(EMA)에서 일정한 폭을 갖는 바 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 제2 정렬 전극(ALE2), 제1 정렬 전극(ALE1), 및 다른 제2 정렬 전극(ALE2)은 비발광 영역(NEA)에서 굴곡부를 가지거나 가지지 않을 수 있으며 상기 발광 영역(EMA)을 제외한 나머지 영역에서의 형상 및/또는 크기 등이 특별히 한정되지 않고 다양하게 변경될 수 있다.
상술한 정렬 전극들(ALE) 각각의 하부에는, 발광 소자들(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 유도하도록 상기 정렬 전극들(ALE)의 표면 프로파일(또는 형상)을 변경하기 위한 뱅크 패턴(미도시)이 위치할 수 있다. 이러한 뱅크 패턴은 도 7a 내지 도 11b를 참고하여 후술한다.
발광 영역(EMA)에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 상기 발광 영역(EMA)에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD)은 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1) 사이 및 상기 제1 정렬 전극(ALE1)과 다른 제2 정렬 전극(ALE2) 사이에 각각 배치될 수 있다. 발광 소자들(LD) 각각은 그 길이 방향으로 양단에 위치한 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 실시예에 있어서, 제1 단부(EP1)에는 p형 반도체층을 포함한 제2 반도체층(도 1의 "13" 참조)이 위치할 수 있고, 제2 단부(EP2)에는 n형 반도체층을 포함한 제1 반도체층(도 1의 "11" 참조)이 위치할 수 있다. 발광 소자들(LD)은 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1) 사이 및 상기 제1 정렬 전극(ALE1)과 다른 제2 정렬 전극(ALE2) 사이에 각각 상호 병렬로 연결될 수 있다.
발광 소자들(LD)은 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자들(LD)이 이격되는 간격은 특별히 한정되지 않는다. 실시예에 따라, 복수의 발광 소자들(LD)이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자들(LD)이 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 균일하지 않는 밀집도를 가지되 일 방향으로 정렬될 수도 있다.
발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자들(LD) 각각은 길이 방향이 제1 방향(DR1)과 평행하도록 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1) 사이 및 상기 제1 정렬 전극(ALE1)과 다른 제2 정렬 전극(ALE2) 사이에 각각 정렬될 수 있다. 실시예에 따라, 발광 소자들(LD) 중 적어도 일부는 제1 방향(DR1)과 완전하게 평행하지 않게 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1) 사이 및 상기 제1 정렬 전극(ALE1)과 다른 제2 정렬 전극(ALE2) 사이에 각각 정렬될 수도 있다. 발광 소자들(LD)은 용액(일 예로, 잉크) 내에서 분사된(또는 분산된) 형태로 마련되어 발광 영역(EMA)에 투입(또는 공급)될 수 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 발광 영역(EMA)에 투입(또는 공급)될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 발광 영역(EMA)에 투입(또는 공급)될 수 있다. 이때, 제2 정렬 전극(ALE2), 제1 정렬 전극(ALE1), 및 다른 제2 정렬 전극(ALE2) 각각에 대응하는 정렬 신호가 인가되면, 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1) 사이 및 상기 제1 정렬 전극(ALE1)과 다른 제2 정렬 전극(ALE2) 사이에 각각 전계가 형성될 수 있다. 이로 인하여, 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1) 사이 및 상기 제1 정렬 전극(ALE1)과 다른 제2 정렬 전극(ALE2) 사이에 각각 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1) 사이 및 상기 제1 정렬 전극(ALE1) 및 다른 제2 정렬 전극(ALE2) 사이에 각각 발광 소자들(LD)이 안정적으로 정렬될 수 있다.
실시예에 있어서, 발광 소자들(LD)은 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함할 수 있다.
제1 발광 소자(LD1)는 제1 정렬 전극(ALE1)의 우측과 다른 제2 정렬 전극(ALE2) 사이에 정렬되어 제1 전극(PE1)과 중간 전극(CTE)에 전기적으로 연결될 수 있다. 제2 발광 소자(LD2)는 제1 정렬 전극(ALE1)의 좌측과 제2 정렬 전극(ALE2) 사이에 정렬되어 중간 전극(CTE)과 제2 전극(PE2)에 전기적으로 연결될 수 있다.
제1 발광 소자(LD1)와 제2 발광 소자(LD2)는 복수 개로 제공될 수 있다. 복수 개의 제1 발광 소자들(LD1) 각각의 제1 단부(EP1)는 제1 전극(PE1)에 전기적으로 연결되고, 상기 복수 개의 제1 발광 소자들(LD1) 각각의 제2 단부(EP2)는 중간 전극(CTE)에 전기적으로 연결될 수 있다. 복수 개의 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)는 상기 중간 전극(CTE)에 전기적으로 연결되고, 상기 복수 개의 제2 발광 소자들(LD2) 각각의 제2 단부(EP2)는 제2 전극(PE2)에 전기적으로 연결될 수 있다.
복수의 제1 발광 소자들(LD1)은 제1 전극(PE1)과 중간 전극(CTE) 사이에 상호 병렬로 연결되고, 복수의 제2 발광 소자들(LD2)은 상기 중간 전극(CTE)과 제2 전극(PE2) 사이에 상호 병렬로 연결될 수 있다.
실시예에 따라, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일(또는 나노 미터) 내지 마이크로 스케일(또는 마이크로 미터) 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 도 1 및 도 2를 참고하여 설명한 발광 소자(LD)일 수 있다.
전극들(PE)과 중간 전극(CTE)은, 화소(PXL)의 적어도 발광 영역(EMA)에 제공되며, 각각 적어도 하나의 정렬 전극(ALE) 및 발광 소자들(LD)에 대응하는 위치에 제공될 수 있다. 예를 들어, 각각의 전극(PE)과 각각의 중간 전극(CTE)은 각각의 정렬 전극(ALE) 및 대응하는 발광 소자들(LD)과 중첩하도록 상기 각각의 정렬 전극(ALE) 및 상기 대응하는 발광 소자들(LD) 상에 형성되어, 적어도 발광 소자들(LD)에 전기적으로 연결될 수 있다.
제1 전극(PE1)(또는 제1 화소 전극)은, 제1 정렬 전극(ALE1)의 우측 및 제1 발광 소자들(LD1) 각각의 제1 단부(EP1) 상에 형성되어 상기 제1 발광 소자들(LD1) 각각의 제1 단부(EP1)에 전기적으로 연결될 수 있다. 제1 전극(PE1)은, 그의 연장 방향, 일 예로, 제2 방향(DR2)을 따라 일정한 폭을 갖는 바 형상을 가질 수 있다.
제2 전극(PE2)(또는 제2 화소 전극)은, 제2 정렬 전극(ALE2) 및 제2 발광 소자들(LD2) 각각의 제2 단부(EP2) 상에 형성되어 상기 제2 발광 소자들(LD2) 각각의 제2 단부(EP2)에 전기적으로 연결될 수 있다. 제2 전극(PE2)은, 그의 연장 방향, 일 예로, 제2 방향(DR2)을 따라 일정한 폭을 갖는 바 형상을 가질 수 있다.
중간 전극(CTE)은, 제1 정렬 전극(ALE1)의 좌측 및 제1 발광 소자들(LD1) 각각의 제2 단부(EP2) 상에 형성되어 상기 제1 발광 소자들(LD1) 각각의 제2 단부(EP2)에 전기적으로 연결될 수 있다. 또한, 중간 전극(CTE)은, 다른 제2 정렬 전극(ALE2) 및 제2 발광 소자들(LD2) 각각의 제1 단부(EP1) 상에 형성되어 상기 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)에 전기적으로 연결될 수 있다. 중간 전극(CTE)은 제1 전극(PE1)의 적어도 일측을 둘러싸도록 적어도 1회 이상 절곡된 형상을 가질 수 있다.
제1 발광 소자(LD1)는 중간 전극(CTE)을 통해 제2 발광 소자(LD2)에 직렬 연결될 수 있다. 제1 전극(PE1)과 중간 전극(CTE)은 그 사이에 병렬 연결된 제1 발광 소자들(LD1)과 함께 표시 소자층(DPL)의 발광부(EMU)의 제1 직렬 단(SET1)을 구성할 수 있다. 상기 중간 전극(CTE)과 제2 전극(PE2)은 그 사이에 병렬 연결된 제2 발광 소자들(LD2)과 함께 상기 발광부(EMU)의 제2 직렬 단(SET2)을 구성할 수 있다. 상기 제1 전극(PE1)은 상기 발광부(EMU)의 애노드일 수 있고, 상기 제2 전극(PE2)은 상기 발광부(EMU)의 캐소드일 수 있다.
실시예에 있어서, 제1 전극(PE1)은 제2 노드(N2)에서 서로 중첩하는 제1 비아홀(VIH1), 제1 개구부(OPN1), 제1 관통홀(TH1), 제1 컨택부(CNT1), 및 제1 컨택홀(CH1)을 통하여 화소 회로(PXC)(또는 화소 회로층(PCL))의 일부 구성과 전기적으로 연결될 수 있다. 일 예로, 제1 전극(PE1)은 제2 노드(N2)에서 제1 비아홀(VHI1), 제1 개구부(OPN1), 제1 관통홀(TH1), 제1 컨택부(CNT1), 및 제1 컨택홀(CH1)을 통하여 화소 회로(PXC)(또는 화소 회로층(PCL))의 스토리지 커패시터(Cst)의 제2 스토리지 전극(UE)과 물리적 및/또는 전기적으로 연결될 수 있다. 제1 비아홀(VIH1), 제1 개구부(OPN1), 제1 관통홀(TH1), 제1 컨택부(CNT1), 및 제1 컨택홀(CH1)은 제2 노드(N2)에 위치한 제1 전극(PE1)과 제2 스토리지 전극(UE) 사이의 복수 개의 절연층들의 일 영역이 제거되어 형성될 수 있다.
제2 전극(PE2)은 비발광 영역(NEA)에 위치하며 제3 노드(N3)에서 서로 중첩하는 제2 비아홀(VIH2), 제2 개구부(OPN2), 제2 관통홀(TH2), 제3 컨택부(CNT3), 및 제3 컨택홀(CH3)을 통하여 화소 회로(PXC)(또는 화소 회로층(PCL))의 일부 구성과 전기적으로 연결될 수 있다. 일 예로, 제2 전극(PE2)은 제2 비아홀(VIH2), 제2 개구부(OPN2), 제2 관통홀(TH2), 제3 컨택부(CNT3), 및 제3 컨택홀(CH3)을 통하여 화소 회로(PXC)(또는 화소 회로층(PCL))의 제2 전원 배선(PL2)과 물리적 및/또는 전기적으로 연결될 수 있다. 제2 비아홀(VIH2), 제2 개구부(OPN2), 제2 관통홀(TH2), 제2 컨택부(CNT2), 및 제2 컨택홀(CH2)은 제3 노드(N3)에 위치한 제2 전극(PE2)과 제2 전원 배선(PL2) 사이의 복수 개의 절연층들의 일 영역이 제거되어 형성될 수 있다.
제1 내지 제4 컨택홀들(CH1 ~ CH4), 제1 내지 제4 컨택부들(CNT1 ~ CNT4), 제1 및 제2 관통홀들(TH1, TH2), 제1 및 제2 개구부들(OPN1, OPN2), 제1 및 제2 비아홀들(VIH1, VIH2)에 대한 상세한 설명은 도 7a 내지 도 11b를 참고하여 후술하기로 한다.
제1 전극(PE1) 및 제2 전극(PE2) 사이에서, 중간 전극(CTE)을 통해 제1 발광 소자(LD1)와 제2 발광 소자(LD2)가 직렬 연결될 수 있다. 이러한 방식으로 발광 영역(EMA)에 정렬된 발광 소자들(LD)을 직/병렬 혼합 구조로 연결하여 화소(PXL)의 발광부(EMU)가 구성될 수 있다.
제2 노드(N2)에서 제1 비아홀(VIH1), 제1 개구부(OPN1), 제1 관통홀(TH1), 제1 컨택부(CNT1), 및 제1 컨택홀(CH1)을 통하여 화소 회로(PXC)의 일부 구성(일 예로, 제2 스토리지 전극(UE))과 표시 소자층(DPL)의 제1 전극(PE1)이 직접 접촉하여 연결되고, 제3 노드(N3)에서 제2 비아홀(VIH2), 제2 개구부(OPN2), 제2 관통홀(TH2), 제3 컨택부(CNT3), 및 제3 컨택홀(CH3)을 통하여 화소 회로(PXC)의 일부 구성(일 예로, 제2 전원 배선(PL2))과 표시 소자층(PDL)의 제2 전극(PE2)이 직접 접촉하여 연결됨에 따라, 각각의 프레임 기간 동안, 제1 전극(PE1)으로부터 제1 발광 소자(LD1), 중간 전극(CTE), 제2 발광 소자(LD2)를 거쳐 제2 전극(PE2)까지 구동 전류가 흐를 수 있다.
실시예에 있어서, 제1 전극(PE1)과 제2 전극(PE2)이 발광 소자들(LD)을 구동하는 구동 전극일 수 있다.
상술한 실시예에 의하면, 화소 회로(PXC)의 일부 구성(일 예로, 구리 등으로 이루어진 도전 패턴들)과 정렬 전극들(ALE)의 직접 접촉을 차단하여 상기 일부 구성과 상기 정렬 전극(ALE) 각각의 재료적 특성에 의해 제조 공정 중에 상기 일부 구성과 상기 정렬 전극(ALE) 사이에서 발생할 수 있는 불량(일 예로, 부식 등)이 방지될 수 있다.
또한, 상술한 실시예에 의하면, 제1 전극(PE1)이 화소 회로(PXC)의 일부 구성과 직접 접촉하여 연결됨으로써 상기 제1 전극(PE1)과 정렬 전극들(ALE)의 접촉(일 예로, 물리적 연결 및 전기적 연결)이 차단될 수 있다. 이에 따라, 재료적 특성 및/또는 제조 공정 시 발생하는 산화 등에 의하여 상대적으로 큰 저항을 갖는 정렬 전극들(ALE)이 제1 전극(PE1)과 직접 접촉하지 않기 때문에 상기 제1 전극(PE1)의 컨택 저항이 증가하지 않을 수 있다.
이하, 도 7a 내지 도 11b를 참조하여 상술한 실시예에 따른 화소(PXL)의 적층 구조를 중심으로 설명한다.
도 7a는 도 6의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이고, 도 7b는 도 7a의 EA1 부분의 개략적인 확대도이고, 도 8 내지 도 10은 도 6의 Ⅲ ~ Ⅲ'선에 따른 개략적인 단면도들이고, 도 11a는 도 6의 Ⅳ ~ Ⅳ'선 및 Ⅴ ~ Ⅴ'선에 따른 개략적인 단면도이며, 도 11b는 도 11a의 EA2 부분의 개략적인 확대도이다.
도 9 및 도 10의 실시예들은, 전극(PE)과 중간 전극(CTE)의 형성 단계 및 제3 절연층(INS3)의 유무와 관련하여 도 8의 실시예의 변형예들을 나타낸다. 예를 들어, 도 9에서는 중간 전극(CTE) 및 제3 절연층(INS3)이 형성된 이후 제1 및 제2 전극들(PE1, PE2)이 형성되는 실시예를 나타내고, 도 10에서는 제1 및 제2 전극들(PE1, PE2)과 중간 전극(CTE)이 동일 공정으로 형성되는 실시예를 나타낸다.
도 7a 내지 도 11b에서는 단면 상에서의 세로 방향을 제3 방향(DR3)으로 표시하였다.
도 7a 내지 도 11b의 실시예들과 관련하여 중복되는 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 11b를 참조하면, 화소(PXL)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
화소 회로층(PCL)은 회로 소자들을 포함한 화소 회로(PXC)가 배치될 수 있고, 표시 소자층(DPL)은 상기 화소 회로(PXC)와 전기적으로 연결된 발광 소자(LD)를 포함한 발광부(EMU)가 배치될 수 있다.
화소 회로층(PCL)과 표시 소자층(DPL)은 기판(SUB)의 일면 상에서 서로 중첩되도록 배치될 수 있다. 일 예로, 기판(SUB)의 화소 영역(PXA)은, 기판(SUB)의 일면 상에 배치된 화소 회로층(PCL)과, 상기 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다. 다만, 기판(SUB) 상에서의 화소 회로층(PCL)과 표시 소자층(DPL)의 상호 위치는, 실시예에 따라 달라질 수 있다. 화소 회로층(PCL)과 표시 소자층(DPL)을 서로 별개의 층으로 구분하여 중첩시킬 경우, 평면 상에서 화소 회로(PXC) 및 발광 유닛(EMU)을 형성하기 위한 각각의 레이아웃 공간이 충분히 확보될 수 있다. 실시예에 따라, 화소 회로층(PCL)과 표시 소자층(DPL)은 중첩하지 않고 동일 평면 상에 배치될 수도 있다.
화소 회로층(PCL)은 기판(SUB) 상에 배치된 적어도 하나 이상의 절연층을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 제3 방향(DR3)을 따라 기판(SUB)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 패시베이션층(PSV), 및 비아층(VIA)을 포함할 수 있다.
버퍼층(BFL)은 기판(SUB) 상에 전면적으로 배치될 수 있다. 버퍼층(BFL)은 화소 회로(PXC)에 포함된 트랜지스터들(T1, T2, T3)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다. 버퍼층(BFL)이 다중층으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
게이트 절연층(GI)은 버퍼층(BFL) 상에 전면적으로 배치될 수 있다. 게이트 절연층(GI)은 상술한 버퍼층(BFL)과 동일한 물질을 포함하거나 버퍼층(BFL)의 구성 물질로 예시된 물질들에서 적합한 물질을 포함할 수 있다. 일 예로, 게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다.
층간 절연층(ILD)은 게이트 절연층(GI) 상에 전면적으로 제공 및/또는 형성될 수 있다. 층간 절연층(ILD)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
패시베이션층(PSV)은 층간 절연층(ILD) 상에 전면적으로 제공 및/또는 형성될 수 있다. 패시베이션층(PSV)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
패시베이션층(PSV)은 화소 회로(PXC)의 일부 구성을 노출하도록 부분적으로 개구될 수 있다. 예를 들어, 패시베이션층(PSV)은 제1 도전 패턴(CP1)의 일 영역을 노출하는 제1 컨택홀(CH1), 제2 도전 패턴(CP2)의 일 영역을 노출하는 제2 컨택홀(CH2), 상기 제2 도전 패턴(CP2)의 다른 영역을 노출하는 제3 컨택홀(CH3), 및 제3 도전 패턴(CP3)의 일 영역을 노출하는 제4 컨택홀(CH4)을 포함하도록 부분적으로 개구될 수 있다.
비아층(VIA)은 패시베이션층(PSV) 상에 전면적으로 제공 및/또는 형성될 수 있다. 비아층(VIA)은 유기막을 포함한 단일층 또는 이중층 이상의 다중층으로 구성될 수 있다. 실시예에 따라, 비아층(VIA)은 무기막 및 상기 무기막 상에 배치된 유기막을 포함하는 형태로 제공될 수도 있다. 비아층(VIA)이 이중층 이상의 다중층으로 제공될 경우, 비아층(VIA)을 구성하는 유기막이 최상층에 위치할 수 있다. 비아층(VIA)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
비아층(VIA)은 패시베이션층(PSV)의 제1, 제2, 제3, 및 제4 컨택홀들(CH1, CH2, CH3, CH4)에 대응되는 제1, 제2, 제3, 및 제4 컨택부들(CNT1, CNT2, CNT3, CNT4)을 포함하도록 부분적으로 개구될 수 있다. 일 예로, 비아층(VIA)의 제1 컨택부(CNT1)는 패시베이션층(PSV)의 제1 컨택홀(CH1)과 대응하여 중첩하고, 비아층(VIA)의 제2 컨택부(CNT2)는 패시베이션층(PSV)의 제2 컨택홀(CH2)과 대응하여 중첩하고, 비아층(VIA)의 제3 컨택부(CNT3)는 패시베이션층(PSV)의 제3 컨택홀(CH3)과 대응하여 중첩하며, 비아층(VIA)의 제4 컨택부(CNT4)는 패시베이션층(PSV)의 제4 컨택홀(CH4)과 대응하여 중첩할 수 있다.
실시예에 있어서, 비아층(VIA)은 화소 회로층(PCL) 내에서 그 하부에 위치한 화소 회로(PXC)의 구성들에 의해 발생된 단차를 완화하는 평탄화층으로 활용될 수 있다.
화소 회로층(PCL)은 상술한 절연층들 사이에 배치된 적어도 하나 이상의 도전층을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 기판(SUB)과 버퍼층(BFL) 사이에 배치된 제1 도전층, 게이트 절연층(GI) 상에 배치된 제2 도전층, 층간 절연층(ILD) 상에 배치된 제3 도전층을 포함할 수 있다.
제1 도전층은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 이루어진 단일층을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중층 또는 다중층 구조로 형성할 수 있다. 제2 및 제3 도전층들 각각은 제1 도전층과 동일한 물질을 포함하거나 제1 도전층의 구성 물질로 예시된 물질들에서 적합한 하나 이상의 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
실시예에서, 기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
화소 회로(PXC)는 적어도 하나 이상의 트랜지스터(T)를 포함할 수 있다. 상기 트랜지스터(T)는 발광 소자(LD)의 구동 전류를 제어하는 구동 트랜지스터로, 도 5를 참고하여 설명한 제1 트랜지스터(T1)와 동일한 구성일 수 있다.
트랜지스터(T)는 반도체 패턴(SCP), 반도체 패턴(SCP)의 일부와 중첩하는 게이트 전극(GE), 반도체 패턴(SCP)과 연결된 소스 및 드레인 전극들(SE, DE)을 포함할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연층(GI)과 층간 절연층(ILD) 사이에 위치한 제2 도전층일 수 있다. 게이트 전극(GE)은 반도체 패턴(SCP)의 일부와 중첩할 수 있다. 일 예로, 게이트 전극(GE)은 반도체 패턴(SCP)의 액티브 패턴과 중첩할 수 있다.
반도체 패턴(SCP)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 일 예로, 반도체 패턴(SCP)은 버퍼층(BFL)과 게이트 절연층(GI) 사이에 위치할 수 있다. 반도체 패턴(SCP)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체층일 수 있다. 반도체 패턴(SCP)은 액티브 패턴, 제1 접촉 영역, 및 제2 접촉 영역을 포함할 수 있다. 상기 액티브 패턴, 상기 제1 접촉 영역, 및 상기 제2 접촉 영역은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 이루어질 수 있다. 일 예로, 제1 접촉 영역 및 제2 접촉 영역은 불순물이 도핑된 반도체층으로 이루어지며, 액티브 패턴은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있으나, 이에 한정되는 것은 아니다.
반도체 패턴(SCP)의 액티브 패턴은 트랜지스터(T)의 게이트 전극(GE)과 중첩되는 영역으로, 채널 영역일 수 있다. 반도체 패턴(SCP)의 제1 접촉 영역은 상기 액티브 패턴의 일 단에 접촉될 수 있다. 또한, 상기 제1 접촉 영역은 소스 전극(SE)과 연결될 수 있다. 반도체 패턴(SCP)의 제2 접촉 영역은 상기 액티브 패턴의 타 단에 접촉될 수 있다. 또한, 상기 제2 접촉 영역은 드레인 전극(DE)과 연결될 수 있다.
소스 전극(SE)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 소스 전극(SE)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 컨택홀을 통하여 반도체 패턴(SCP)의 제1 접촉 영역과 접촉할 수 있다.
드레인 전극(DE)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 드레인 전극(DE)은 층간 절연층(ILD) 상에서 소스 전극(SE)과 이격되게 배치될 수 있다. 드레인 전극(DE)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 컨택홀을 통하여 반도체 패턴(SCP)의 제2 접촉 영역과 접촉할 수 있다.
상술한 트랜지스터(T)의 하부에는 하부 금속 패턴(BML)이 배치될 수 있다.
하부 금속 패턴(BML)은 기판(SUB)과 버퍼층(BFL) 사이에 위치하는 제1 도전층일 수 있다. 하부 금속 패턴(BML)은 트랜지스터(T)와 전기적으로 연결될 수 있다. 이 경우, 트랜지스터(T)의 게이트 전극(GE)으로 공급되는 소정의 전압의 구동 범위(driving range)를 넓힐 수 있다. 도면에 직접적으로 도시하지 않았지만, 하부 금속 패턴(BML)은 트랜지스터(T)의 반도체 패턴(SCP)과 전기적으로 연결되어 트랜지스터(T)의 채널 영역을 안정화시킬 수 있다. 또한, 하부 금속 패턴(BML)이 트랜지스터(T)에 전기적으로 연결됨에 따라 하부 금속 패턴(BML)의 플로팅(floating)을 방지할 수 있다.
상술한 실시예에서는 트랜지스터(T)가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니며, 트랜지스터(T)의 구조는 다양하게 변경될 수 있다.
화소 회로층(PCL)은 층간 절연층(ILD) 상에 배치된 제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3)을 포함할 수 있다. 제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3)은 층간 절연층(ILD) 상에서 서로 이격되게 배치된 제3 도전층일 수 있다.
제1 도전 패턴(CP1)은 트랜지스터(T)의 소스 전극(SE)과 전기적으로 연결될 수 있다. 실시예에 따라, 제1 도전 패턴(CP1)과 소스 전극(SE)은 일체로 형성될 수 있다. 제1 도전 패턴(CP1)은 스토리지 커패시터(Cst)의 제2 스토리지 전극(UE)일 수 있다. 제1 도전 패턴(CP1)은 제2 노드(N2)에서 패시베이션층(PSV)의 제1 컨택홀(CH1), 비아층(VIA)의 제1 컨택부(CNT1), 제1 절연층(INS1)의 제1 관통홀(TH1), 제2 절연층(INS2)의 제1 개구부(OPN1), 및 제3 절연층(INS3)의 제1 비아홀(VIH1)을 통하여 표시 소자층(DPL)의 제1 전극(PE1)과 직접 접촉하여 연결될 수 있다. 실시예에 있어서, 상기 제2 노드(N2)는 서로 중첩하는 제1 컨택홀(CH1), 제1 컨택부(CNT1), 제1 관통홀(TH1), 제1 개구부(OPN1), 및 제1 비아홀(VIH1)이 위치하는 영역으로, 제1 도전 패턴(CP1)(또는 제2 스토리지 전극(UE))과 제1 전극(PE1)의 연결 지점일 수 있다.
제2 도전 패턴(CP2)은 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 배선(PL2)일 수 있다. 제2 도전 패턴(CP2)은 패시베이션층(PSV)의 제4 컨택홀(CH4) 및 비아층(VIA)의 제4 컨택부(CNT4)를 통하여 표시 소자층(DPL)의 제2 정렬 전극(ALE2)과 직접 접촉하여 연결될 수 있다. 또한, 제2 도전 패턴(CP2)은 제3 노드(N3)에서 패시베이션층(PSV)의 제2 컨택홀(CH2), 비아층(VIA)의 제2 컨택부(CNT2), 제1 절연층(INS1)의 제2 관통홀(TH2), 제2 절연층(INS2)의 제2 개구부(OPN2), 및 제3 절연층(INS3)의 제2 비아홀(VIH2)을 통하여 표시 소자층(DPL)의 제2 전극(PE2)과 직접 접촉하여 연결될 수 있다. 실시예에 있어서, 상기 제3 노드(N3)는 서로 중첩하는 제3 컨택홀(CH3), 제3 컨택부(CNT3), 제2 관통홀(TH2), 제2 개구부(OPN2), 및 제2 비아홀(VIH2)이 위치하는 영역으로, 제2 도전 패턴(CP2)(또는 제2 전원 배선(PL2))과 제2 전극(PE2)의 연결 지점일 수 있다.
제3 도전 패턴(CP3)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 배선(PL1)일 수 있다. 제3 도전 패턴(CP3)은 패시베이션층(PSV)의 제3 컨택홀(CH3) 및 비아층(VIA)의 제3 컨택부(CNT3)를 통하여 표시 소자층(DPL)의 플로팅 패턴(FPT)과 직접 접촉하여 연결될 수 있다.
비아층(VIA) 상에는 표시 소자층(DPL)이 제공 및/또는 형성될 수 있다.
각 화소(PXL)의 표시 소자층(DPL)은 발광 영역(EMA)에 배치된 제1 및 제2 정렬 전극들(ALE1, ALE2), 적어도 하나의 발광 소자(LD), 제1 및 제2 전극들(PE1, PE2)을 포함할 수 있다. 실시예에서, 상기 발광부(EMU)는 복수 개의 발광 소자들(LD)을 포함할 수 있다.
또한, 표시 소자층(DPL)은, 화소 회로층(PCL)의 일면 상에 순차적으로 배치된, 절연 패턴들 및/또는 절연층들을 더 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은, 뱅크 패턴들(BNP), 제1 절연층(INS1), 제1 뱅크(BNK1), 제2 절연층(INS2), 및 제3 절연층(INS3)을 더 포함할 수 있다.
뱅크 패턴(BNP)은 화소 회로층(PCL)의 비아층(VIA) 상에 제공 및/또는 형성될 수 있다.
뱅크 패턴(BNP)("지지 부재" 또는 "월(wall) 패턴"이라고도 함)은 화소 회로층(PCL)의 비아층(VIA) 상에 제공 및/또는 형성될 수 있다. 실시예에서, 뱅크 패턴(BNP)은 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 일 부분과 중첩하도록 제1 및 제2 정렬 전극들(ALE1, ALE2)의 하부에 개별적으로 배치되는 분리형 패턴으로 형성될 수 있다.
실시예에 따라, 뱅크 패턴(BNP)은, 발광 영역(EMA)에서 제1 및 제2 정렬 전극들(ALE1, ALE2) 사이의 영역들에 대응하는 개구부 또는 오목부를 가지며, 표시 영역(DA)에서 전체적으로 연결되는 일체형 패턴으로 형성될 수도 있다.
뱅크 패턴(BNP)은 화소 회로층(PCL)의 일면 상에서 제3 방향(DR3)으로 상부 방향으로 돌출될 수 있다. 이에 따라, 뱅크 패턴(BNP) 상에 배치된 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 일 영역이 제3 방향(DR3)(또는 기판(SUB)이 두께 방향)으로 돌출될 수 있다.
뱅크 패턴(BNP)은 무기 재료를 포함한 무기막 또는 유기 재료를 포함한 유기막일 수 있다. 실시예에 따라, 뱅크 패턴(BNP)은 단일층의 유기막 및/또는 단일층의 무기막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNP)은 적어도 하나 이상의 유기막과 적어도 하나 이상의 무기막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 뱅크 패턴(BNP)의 재료가 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라, 뱅크 패턴(BNP)은 도전성 물질(또는 재료)을 포함할 수도 있다. 뱅크 패턴(BNP)의 형상은 발광 소자(LD)에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
뱅크 패턴(BNP)은 반사 부재로 활용될 수 있다. 일 예로, 뱅크 패턴(BNP)은 그 상부에 배치된 제1 및 제2 정렬 전극들(ALE1, ALE2)과 함께 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 출광 효율을 향상시키는 반사 부재로 활용될 수 있다.
뱅크 패턴(BNP) 상에는 제1 및 제2 정렬 전극들(ALE1, ALE2)이 제공 및/또는 형성될 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2)은 화소 회로층(PCL)(또는 비아층(VIA)) 및 뱅크 패턴(BNP) 상에 제공 및/또는 형성될 수 있다.
제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은, 단면 상에서 볼 때, 제3 방향(DR3)과 교차하는 일 방향, 일 예로, 수평 방향을 따라 배열될 수 있다. 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 서로 이격되게 배치될 수 있다. 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 서로 동일 평면 상에 배치될 수 있으며, 제3 방향(DR3)으로 서로 동일한 두께를 가질 수 있다. 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 동일 공정에서 동시에 형성될 수 있다.
제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2) 각각은 그 하부에 위치한 뱅크 패턴(BNP)의 프로파일에 대응하는 형상을 가질 수 있다.
제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 발광 소자(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 일정한(또는 균일한) 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 도전성 물질(또는 재료)로 이루어질 수 있다. 도전성 물질로는, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향(또는 표시 소자층(DPL)의 상부 방향)으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 있어서, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 알루미늄(Al)과 같은 불투명 금속을 포함할 수 있다.
제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 단일층으로 제공 및/또는 형성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중층으로 제공 및/또는 형성될 수도 있다. 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 발광 소자들(LD)의 양 단부(EP1, P2)로 신호를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위하여 적어도 이중층 이상의 다중층으로 형성될 수도 있다.
제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)이 반사율을 갖는 도전 물질로 구성될 경우, 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 방출되는 광이 표시 장치(DD)의 화상 표시 방향으로 더욱 진행될 수 있다. 예를 들어, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)이 뱅크 패턴(BNP)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에 마주하도록 배치되면 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사된 광은 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)에 의해 반사되어 표시 장치(DD)의 화상 표시 방향으로 더욱 진행될 수 있다. 이에, 발광 소자들(LD)에서 출사되는 광의 효율이 향상될 수 있다.
실시예에서, 발광 영역(EMA)에는 적어도 하나의 제1 정렬 전극(ALE1) 및 적어도 하나의 제2 정렬 전극(ALE2)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)의 중앙에 하나의 제1 정렬 전극(ALE1)이 배치되고, 상기 제1 정렬 전극(ALE1)의 양측에 두 개의 제2 정렬 전극들(ALE2)이 배치될 수 있다. 상기 제2 정렬 전극들(ALE2)은 일체 또는 비일체로 서로 연결되어 서로 동일한 신호 또는 전원을 공급받을 수 있다. 발광 영역(EMA)에 배치되는 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 개수, 형상, 크기, 및/또는 위치 등은 실시예에 따라 다양하게 변경될 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2) 상에는 제1 절연층(INS1)이 배치될 수 있다.
제1 절연층(INS1)은 제1 및 제2 정렬 전극들(ALE1, ALE2)과 뱅크 패턴(BNP) 상에 전면적으로 제공 및/또는 형성될 수 있다. 제1 절연층(INS1)은 비발광 영역(NEMA)에서 그 하부에 위치한 구성들을 노출하도록 부분적으로 개구될 수 있다. 일 예로, 제1 절연층(INS1)은, 비아층(VIA)의 제1 컨택부(CNT1)에 대응하는 제1 관통홀(TH1)을 포함하도록 부분적으로 개구되어 제1 도전 패턴(CP1)의 일 영역을 노출하고, 비아층(VIA)의 제3 컨택부(CNT3)에 대응하는 제2 관통홀(TH2)을 포함하도록 부분적으로 개구되어 제2 도전 패턴(CP2)의 다른 영역을 노출할 수 있다.
제1 절연층(INS1)의 제1 관통홀(TH1), 비아층(VIA)의 제1 컨택부(CNT1), 및 패시베이션층(PSV)의 제1 컨택홀(CH1)은 비발광 영역(NEA)에서 서로 중첩할 수 있다.
실시예에 있어서, 제1 컨택부(CNT1)를 사이에 둔 비아층(VIA)의 양측면은 제1 관통홀(TH1)을 사이에 둔 제1 절연층(INS1)의 양측면의 경사각(θ1)("경사도" 또는 "기울기")과 실질적으로 유사하거나 동일한 경사각(θ2)("경사도" 또는 "기울기")을 가질 수 있다. 이 경우, 상기 제1 절연층(INS1)의 양측면(또는 제1 절연층(INS1)의 제1 관통홀(TH1)의 가장자리)과 상기 비아층(VIA)의 양측면(또는 비아층(VIA)의 제1 컨택부(CNT1))은 서로 대응(또는 일치)할 수 있다. 다시 말해, 상기 제1 절연층(INS1)의 양측면(또는 제1 관통홀(TH1)의 가장자리)은 상기 비아층(VIA)의 양측면(또는 제1 컨택부(CNT1))과 동일 선상에 위치할 수 있다.
제1 절연층(INS1)의 제2 관통홀(TH2), 비아층(VIA)의 제3 컨택부(CNT3), 및 패시베이션층(PSV)의 제2 컨택홀(CH2)은 비발광 영역(NEA)에서 서로 중첩할 수 있다.
실시예에 있어서, 제3 컨택부(CNT3)를 사이에 둔 비아층(VIA)의 양 측면은 제2 관통홀(TH2)을 사이에 둔 제1 절연층(INS1)의 양 측면의 경사각(θ3)("경사도" 또는 "기울기")과 실질적으로 유사하거나 동일한 경사각(θ4)("경사도" 또는 "기울기")을 가질 수 있다. 이 경우, 상기 제1 절연층(INS1)의 양측면(또는 제2 관통홀(TH2)의 가장자리)은 상기 비아층(VIA)의 양측면(또는 제3 컨택부(CNT3)의 가장자리)과 대응(또는 일치)할 수 있다. 다시 말해, 상기 제1 절연층(INS1)의 양측면(또는 제2 관통홀(TH2)의 가장자리)은 상기 비아층(VIA)의 양측면(또는 제3 컨택부(CNT3)의 가장자리)과 동일 선상에 위치할 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막으로 형성될 수 있다. 일 예로, 제1 절연층(INS1)은 화소 회로층(PCL)으로부터 발광 소자들(LD)을 보호하는 데에 적합한 무기 절연막으로 이루어질 수 있다. 일 예로, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
실시예에 따라, 제1 절연층(INS1)은 단일층 또는 다중층으로 제공될 수 있다. 제1 절연층(INS1)이 다중층으로 제공될 경우, 제1 절연층(INS1)은 무기막으로 구성된 서로 다른 굴절률을 갖는 제1 레이어와 제2 레이어가 교번하여 적층된 분산 브레그 반사경(distributed bragg reflectors, DBR) 구조로 제공될 수도 있다.
제1 절연층(INS1) 상에는 제1 뱅크(BNK1)가 배치될 수 있다.
제1 뱅크(BNK1)는 비발광 영역(NEA)에서 제1 절연층(INS1) 상에 제공 및/또는 형성될 수 있다. 제1 뱅크(BNK1)는 화소(PXL)의 발광 영역(EMA)을 둘러싸며, 인접한 화소들(PXL) 사이에 형성되어 해당 화소(PXL)의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다. 제1 뱅크(BNK1)는 발광 영역(EMA)에 발광 소자들(LD)을 공급(또는 투입)하는 단계에서, 발광 소자들(LD)이 혼합된 용액(또는 잉크)이 인접한 화소(PXL)의 발광 영역(EMA)으로 유입되는 것을 방지하거나 각각의 발광 영역(EMA)에 적당량의 용액이 공급되도록 제어하는 댐 구조물을 구성할 수 있다.
제1 뱅크(BNK1)는 적어도 하나의 차광 물질 및/또는 반사 물질(또는 산란 물질)을 포함하도록 구성되어 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 제1 뱅크(BNK1)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예에 따라, 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 제1 뱅크(BNK1)는 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
실시예에 따라, 제1 뱅크(BNK1)는 적어도 일면이 소수성을 갖도록 표면 처리될 수 있다. 일 예로, 제1 뱅크(BNK1)는 발광 소자들(LD)이 정렬되기 전에 플라즈마에 의해 소수성을 갖도록 표면처리될 수 있으나 이에 한정되는 것은 아니다.
제1 뱅크(BNK1)에 의해 둘러싸인(또는 정의된) 발광 영역(EMA)에는 발광 소자들(LD)이 공급될 수 있다. 일 예로, 잉크젯 프린팅 방식 등을 통해 상기 발광 영역(EMA)에 발광 소자들(LD)이 공급(또는 투입)되고, 상기 발광 소자들(LD)은 제1 정렬 전극(ALE1)(또는 제1 정렬 전극(ALE1)으로 분리되기 이전의 제1 정렬 배선)과 제2 정렬 전극(ALE2)에 인가되는 소정의 신호(또는 정렬 신호)에 의해 형성된 전계에 의하여 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)의 사이의 제1 절연층(INS1)의 표면 상에 정렬될 수 있다. 예를 들어, 상기 발광 영역(EMA)에 공급된 발광 소자들(LD)은 제1 단부들(EP1)이 제1 정렬 전극(ALE1)을 향하고, 제2 단부들(EP2)이 제2 정렬 전극들(ALE2)을 향하도록 배열될 수 있다.
발광 소자들(LD)은 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함할 수 있다.
제1 발광 소자(LD1)는 제1 정렬 전극(ALE1)의 우측 및 상기 제1 정렬 전극(ALE1)의 우측에 인접한 하나의 제2 정렬 전극(ALE2) 사이에 배열될 수 있다. 제1 발광 소자(LD1)는 상기 제1 정렬 전극(ALE1)의 우측과 마주보는 제1 단부(EP1) 및 상기 하나의 제2 정렬 전극(ALE2)과 마주보는 제2 단부(EP2)를 포함할 수 있다.
제2 발광 소자(LD2)는 제1 정렬 전극(ALE1)의 좌측 및 상기 제1 정렬 전극(ALE1)의 좌측에 인접한 다른 제2 정렬 전극(ALE2) 사이에 배열될 수 있다. 제2 발광 소자(LD2)는 상기 제1 정렬 전극(ALE1)의 좌측과 마주보는 제1 단부(EP1) 및 상기 다른 제2 정렬 전극(ALE2)과 마주보는 제2 단부(EP2)를 포함할 수 있다.
제1 및 제2 발광 소자들(LD1, LD2) 상에는 각각 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 제1 및 제2 발광 소자들(LD1, LD2) 상에 위치하여 제1 및 제2 발광 소자들(LD1, LD2) 각각의 외주면(또는 표면)을 부분적으로 커버하여 제1 및 제2 발광 소자들(LD1, LD2) 각각의 제1 단부(EP1)와 제2 단부(EL2)를 외부로 노출할 수 있다. 또한, 제2 절연층(INS2)은 적어도 비발광 영역(NEA)에서 제1 절연층(INS1) 상에 형성되며 그 하부에 위치한 일부 구성을 노출하도록 부분적으로 개구될 수 있다. 일 예로, 제2 절연층(INS2)은 패시베이션층(PSV)의 제1 컨택홀(CH1)에 대응하는 제1 개구부(OPN1)를 포함하도록 부분적으로 개구되어 제1 도전 패턴(CP1)의 일 영역을 노출하고, 패시베이션층(PSV)의 제2 컨택홀(CH2)에 대응하는 제2 개구부(OPN2)를 포함하도록 부분적으로 개구되어 제2 도전 패턴(CP2)의 다른 영역을 노출할 수 있다.
제2 절연층(INS2)의 제1 개구부(OPN1), 제1 절연층(INS1)의 제1 관통홀(TH1), 비아층(VIA)의 제1 컨택부(CNT1), 및 패시베이션층(PSV)의 제1 컨택홀(CH1)은 비발광 영역(NEA)에서 서로 중첩할 수 있다. 또한, 제2 절연층(INS2)의 제2 개구부(OPN2), 제1 절연층(INS1)의 제2 관통홀(TH2), 비아층(VIA)의 제3 컨택부(CNT3), 및 패시베이션층(PSV)의 제3 컨택홀(CH3)은 비발광 영역(NEA)에서 서로 중첩할 수 있다.
제2 절연층(INS2)은 무기 재료를 포함한 무기 절연막 또는 유기 절연막을 포함할 수 있다. 일 예로, 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 제1 및 제2 발광 소자들(LD1, LD2) 각각의 활성층(12) 보호에 적합한 무기 절연막을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며 제1 및 제2 발광 소자들(LD1, LD2)이 적용되는 표시 장치의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다. 제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있다.
제1, 제2, 및 제3 화소들(PXL1, PLX2, PXL3) 각각의 발광 영역(EMA)에 정렬이 완료된 제1 및 제2 발광 소자들(LD1, LD2) 상에 제2 절연층(INS2)을 형성함으로써 제1 및 제2 발광 소자들(LD1, LD2)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 제1 및 제2 발광 소자들(LD1, LD2)의 양 단부들, 일 예로, 제1 및 제2 단부들(EP1, EP2) 상에는, 제1 전극(PE1), 제2 전극(PE2), 및 중간 전극(CTE) 중 서로 다른 전극들이 형성될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1) 상에는 제1 전극(PE1)이 형성되고, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에는 중간 전극(CTE)이 형성되고, 제2 발광 소자(LD2)의 제1 단부(EP1) 상에는 중간 전극(CTE)이 형성되며, 제2 발광 소자(LD2)의 제2 단부(EP2) 상에는 제2 전극(PE2)이 형성될 수 있다.
제1 전극(PE1)은 제1 정렬 전극(ALE1)의 우측과 중첩하도록 제1 정렬 전극(ALE1)의 상부에 배치되고, 제2 전극(PE2)은 상기 제1 정렬 전극(ALE1)의 좌측에 인접한 제2 정렬 전극(ALE2)과 중첩하도록 제2 정렬 전극(ALE2)의 상부에 배치될 있다. 중간 전극(CTE)은 제1 정렬 전극(ALE1)의 좌측 및 상기 제1 정렬 전극(ALE1)의 우측에 인접한 제2 정렬 전극(ALE2) 각각의 상부에 배치될 수 있다.
실시예에 있어서, 제1 전극(PE1)은 제2 노드(N2)에서 제1 도전 패턴(CP1)(또는 제2 스토리지 전극(UE2))과 직접 접촉하여 연결될 수 있다. 제2 전극(PE2)은 제3 노드(N3)에서 제2 도전 패턴(CP2)(또는 제2 전원 배선(PL2))의 다른 영역과 직접 접촉하여 연결될 수 있다.
실시예에 있어서, 제1 전극(PE1), 중간 전극(CTE), 및 제2 전극(PE2)은 서로 동일 또는 상이한 층에 형성될 수 있다. 예를 들어, 제1 전극(PE1), 중간 전극(CTE), 및 제2 전극(PE2)의 상호 위치, 및/또는 형성 순서는 실시예에 따라 다양하게 변경될 수 있다.
도 8의 실시예에서, 제2 절연층(INS2) 상에 중간 전극(CTE)이 먼저 형성될 수 있다. 중간 전극(CTE)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1)에 직접 접촉하여 제1 발광 소자(LD1)와 제2 발광 소자(LD2) 사이에 연결될 수 있다. 이후, 중간 전극(CTE)을 덮도록 발광 영역(EMA)에 제3 절연층(INS3)이 형성될 수 있다.
상기 제3 절연층(INS3)은 중간 전극(CTE) 상에 위치하여 상기 중간 전극(CTE)을 커버하여(또는 상기 중간 전극(CTE)을 외부로 노출되지 않게 하여) 상기 중간 전극(CTE)의 부식 등을 방지할 수 있다. 또한, 상기 제3 절연층(INS3)은 그 하부에 위치한 구성들을 노출하도록 부분적으로 개구될 수 있다. 일 예로, 제3 절연층(INS3)은, 제2 절연층(INS2)의 제1 개구부(OPN1)에 대응하는 제1 비아홀(VIH1)을 포함하도록 부분적으로 개구되어 제1 도전 패턴(CP1)의 일 영역을 노출하고, 제2 절연층(INS2)의 제2 개구부(OPN2)에 대응하는 제2 비아홀(VIH2)을 포함하도록 부분적으로 개구되어 제2 도전 패턴(CP2)의 다른 영역을 노출할 수 있다.
비발광 영역(NEA)에서 서로 중첩하는 제3 절연층(INS3)의 제1 비아홀(VIH1), 제2 절연층(INS2)의 제1 개구부(OPN1), 제1 절연층(INS1)의 제1 관통홀(TH1), 비아층(VIA)의 제1 컨택부(CNT1), 및 패시베이션층(PSV)의 제1 컨택홀(CH1)은 각 화소(PXL)의 화소 회로(PXC)(또는 화소 회로층(PCL))과 해당 화소(PXL)의 발광부(EMU)(또는 표시 소자층(DPL))을 연결하는 제1 지점인 제2 노드(N2)를 구성할 수 있다.
비발광 영역(NEA)에서 서로 중첩하는 제3 절연층(INS3)의 제2 비아홀(VIH2), 제2 절연층(INS2)의 제2 개구부(OPN2), 제1 절연층(INS1)의 제2 관통홀(TH2), 비아층(VIA)의 제3 컨택부(CNT3), 및 패시베이션층(PSV)의 제3 컨택홀(CH3)은 각 화소(PXL)의 화소 회로(PXC)(또는 화소 회로층(PCL))과 해당 화소(PXL)의 발광부(EMU)(또는 표시 소자층(DPL))을 연결하는 제2 지점인 제3 노드(N3)를 구성할 수 있다.
제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 일 예로, 제3 절연층(INS3)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 제3 절연층(INS3)은 단일층 또는 다중층으로 형성될 수 있다.
상기 제3 절연층(INS3) 상에 제1 전극(PE1)과 제2 전극(PE2)이 형성될 수 있다. 제1 전극(PE1)은 제1 발광 소자(LD1)의 제1 단부(EP1)에 직접 접촉할 수 있다. 제2 전극(PE2)은 제2 발광 소자(LD2)의 제2 단부(EP2)에 직접 접촉할 수 있다.
도 9의 실시예에서, 제2 절연층(INS2) 상에 제1 및 제2 전극들(PE1, PE2)이 먼저 형성될 수 있다. 제1 및 제2 전극들(PE1, PE2)은 동시에 또는 연속적으로 형성될 수 있다. 이후, 제1 및 제2 전극들(PE1, PE2)을 덮도록 제3 절연층(INS3)이 형성되고, 상기 제3 절연층(INS3)이 형성된 발광 영역(EMA)에 중간 전극(CTE)이 형성될 수 있다.
도 8 및 도 9의 실시예들에서와 같이 각 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 상에 배치된 전극들을 서로 다른 층에 배치할 경우 상기 전극들이 안정되게 전기적으로 분리되어 상기 전극들 사이의 쇼트 결함이 방지될 수 있다.
도 10의 실시예에서, 제1 전극(PE1), 중간 전극(CTE), 및 제2 전극(PE2)은 표시 소자층(DPL)의 동일한 층에 배치되며, 동시에 또는 순차적으로 형성될 수 있다. 이 경우, 제3 절연층(INS3)은 생략될 수 있다. 도 10의 실시예에서, 각 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 상에 배치되는 전극들을 동일 층에 배치하고 동시에 형성할 경우, 화소(PXL)의 제조 공정을 간소화하고 공정 효율을 향상시킬 수 있다.
제1 전극(PE1), 제2 전극(PE2), 및 중간 전극(CTE)은 발광 소자들(LD) 각각으로부터 방출된 광이 손실없이 표시 장치(DD)의 화상 표시 방향(일 예로, 제3 방향(DR3))으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 전극(PE1), 제2 전극(PE2), 및 중간 전극(CTE)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 전극(PE1), 제2 전극(PE2), 및 중간 전극(CTE)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(PE1), 제2 전극(PE2), 및 중간 전극(CTE)은 다양한 불투명 도전성 물질(또는 재료)로 구성될 수도 있다. 제1 전극(PE1), 제2 전극(PE2), 및 중간 전극(CTE)은 단일층 또는 다중층으로 형성될 수도 있다.
실시예에 따라, 제1 전극(PE1), 중간 전극(CTE), 및 제2 전극(PE2)의 상부에는 적어도 한 층의 오버코트층(예를 들어, 표시 소자층(DPL)의 상면을 평탄화하는 층)이 더 배치될 수도 있다.
다른 실시예에 따라, 각 화소(PXL)의 표시 소자층(DPL) 상부에는 광학층이 선택적으로 배치될 수도 있다. 일 예로, 광학층은 발광 소자들(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 색변환 입자들을 포함한 색 변환층을 더 포함할 수 있다.
상술한 실시예에서, 화소 회로(PXC)(또는 화소 회로층(PCL))의 제2 스토리지 전극(UE)은 비발광 영역(NEA)에 위치하는 제2 노드(N2)에서 발광부(EMU)(또는 표시 소자층(DPL))의 제1 전극(PE1)과 직접 접촉하여 상기 제1 전극(PE1)과 전기적으로 연결될 수 있다. 또한, 화소 회로(PXC)(또는 화소 회로층(PCL))의 제2 전원 배선(PL2)은 비발광 영역(NEA)에 위치하는 제3 노드(N3)에서 발광부(EMU)(또는 표시 소자층(DPL))의 제2 전극(PE2)과 직접 접촉하여 상기 제2 전극(PE2)과 전기적으로 연결될 수 있다.
상기 스토리지 전극(UE)과 상기 제2 전원 배선(PL2)은 타이타늄/구리의 순으로 적층된 이중층으로 구성될 수 있다. 기존의 표시 장치에서와 같이, 타이타늄/구리의 순으로 적층된 도전층이 알루미늄으로 구성된 정렬 전극과 직접 접촉하면, 제조 공정 중에 하이드록시기(-OH)를 포함한 약액(일 예로, 현상액 등)이 상기 도전층과 상기 정렬 전극(ALE)의 접촉면에 도포될 때 알루미늄으로 구성된 정렬 전극(ALE)에서 산화가 일어나서 부식이 발생할 수 있다. 이러한 부식 현상은, 정렬 전극(ALE)으로 소정의 신호가 인가될 때 신호 지연에 따른 왜곡을 일으켜 발광 영역(EMA)에 발광 소자들(LD)을 정렬하거나 상기 발광 소자들(LD)을 구동할 때 의도하지 않은 불량을 발생시킬 수 있다.
상기 불량을 완화하거나 최소화하기 위하여, 상술한 실시예에서는, 비발광 영역(NEA)에서 제2 노드(N2)에 위치한 제3 절연층(INS3)의 제1 비아홀(VIH1), 제2 절연층(INS2)의 제1 개구부(OPN1), 제1 절연층(INS1)의 제1 관통홀(TH1), 비아층(VIA)의 제1 컨택부(CNT1), 및 패시베이션층(PSV)의 제1 컨택홀(CH1)에 의해 노출되며 타이타늄/구리의 순으로 적층된 제2 스토리지 전극(UE)을 투명 도전성 산화물로 구성된 제1 전극(PE1)과 직접 접촉시키고, 상기 비발광 영역(NEA)에서 제3 노드(N3)에 위치한 제3 절연층(INS3)의 제2 비아홀(VIH2), 제2 절연층(INS2)의 제2 개구부(OPN2), 제1 절연층(INS1)의 제2 관통홀(TH2), 비아층(VIA)의 제3 컨택부(CNT3), 및 패시베이션층(PSV)의 제3 컨택홀(CH3)에 의해 노출되며 타이타늄/구리의 순으로 적층된 제2 전원 배선(PL2)을 투명 도전성 산화물로 구성된 제2 전극(PE2)과 직접 접촉시킨다. 이에 따라, 상기 제2 스토리지 전극(UE), 상기 제2 전원 배선(PL2), 상기 제1 전극(PE1), 및 상기 제2 전극(PE2) 각각과 정렬 전극(ALE)의 직접 접촉을 차단하거나 또는 상기 정렬 전극(ALE)과의 직접 접촉 면적을 줄여 정렬 전극(ALE)의 부식을 방지하여 정렬 전극들(ALE)의 신뢰성이 개선될 수 있다.
또한, 상술한 실시예에서는, 제2 및 제3 노드(N2, N3)에서 제1 및 제2 전극들(PE1, PE2) 각각이 제2 스토리지 전극(UE)과 제2 전원 배선(PL2)과 직접 접촉하여 연결됨으로써 상기 제1 및 제2 전극들(PE1, PE2)과 정렬 전극들(ALE)의 직접 접촉(물리적 연결 및 전기적 연결)이 차단될 수 있다. 이에 따라, 재료적 특성 및/또는 제조 공정 시 발생하는 산화 등에 의하여 상대적으로 큰 저항을 갖는 정렬 전극들(ALE)이 제1 및 제2 전극들(PE1, PE2)과 직접 접촉하지 않기 때문에 상기 제1 및 제2 전극들(PE1, PE2)의 컨택 저항이 증가하지 않을 수 있다. 이에 따라, 제1 및 제2 전극들(PE1, PE2)의 신뢰성이 향상되어 발광 소자들(LD)로 소정의 신호(또는 전압)가 공급될 때 신호 지연에 따른 왜곡을 완화 또는 최소화하여 상기 발광 소자들(LD)을 보다 안정적으로 구동할 수 있다.
추가적으로, 상술한 실시예에서는, 제2 노드(N2)에 위치한 구성들 중 제1 컨택부(CNT1)를 사이에 두고 서로 마주보는 비아층(VIA)의 양측면과 제1 관통홀(TH1)을 사이에 두고 서로 마주보는 제1 절연층(INS1)의 양측면을 대응되게 함으로써(또는 동일 선상에 위치시킴으로써) 상기 비아층(VIA)과 상기 제1 절연층(INS1) 각각의 양측면을 덮는 제2 및 제3 절연층들(INS2, INS3)이 단턱부를 포함하지 않고 균일한 표면을 가질 수 있다. 이에 따라, 제2 및 제3 절연층들(INS2, INS3) 상에 제1 전극(PE1)을 형성할 때 발생할 수 있는 상기 제1 전극(PE1)의 끊김 현상을 방지하여 상기 제2 노드(N2)에서 상기 제1 전극(PE1)과 제2 스토리지 전극(UE)이 보다 안정적으로 연결될 수 있다.
또한, 상술한 실시예에서는, 제3 노드(N3)에 위치한 구성들 중 제3 컨택부(CNT3)를 사이에 두고 서로 마주보는 비아층(VIA)의 양측면과 제2 관통홀(TH2)을 사이에 두고 서로 마주보는 제1 절연층(INS1)의 양측면을 대응되게 함으로써(또는 동일 선상에 위치시팀으로써) 상기 비아층(VIA)과 상기 제1 절연층(INS1) 각각의 양측면을 덮는 제2 및 제3 절연층들(INS2, INS3)이 단턱부를 포함하지 않고 균일한 표면을 가질 수 있다. 이에 따라, 제2 및 제3 절연층들(INS2, INS3) 상에 제2 전극(PE2)을 형성할 때 발생할 수 있는 상기 제2 전극(PE2)의 끊김 현상을 방지하여 상기 제3 노드(N3)에서 상기 제2 전극(PE2)과 제2 전원 배선(PL2)이 보다 안정적으로 연결될 수 있다.
또한, 상술한 실시예에서는, 적어도 비발광 영역(NEA)에서 제2 정렬 전극(ALE2)과 제2 전원 배선(PL2)의 연결 지점(일 예로, 비아층(VIA)의 제2 컨택부(CNT2)와 패시베이션층(PSV)의 제2 컨택홀(CH2)) 및 플로팅 패턴(FPT)(또는 제1 정렬 전극(ALE1))과 제1 전원 배선(PL1)의 연결 지점(일 예로, 비아층(VIA)의 제4 컨택부(CNT4)와 패시베이션층(PSV)의 제4 컨택홀(CH4))을 제1 뱅크(BNK1)로 감쌀 수 있다. 이에 따라, 상기 제2 정렬 전극(ALE2)과 상기 제2 전원 배선(PL2)의 연결 지점 및 상기 플로팅 패턴(FPT)과 제1 전원 배선(PL1)의 연결 지점 각각으로 인가된 소정의 신호가 발광 소자들(LD)을 정렬하는 단계에서 정렬 전극들(ALE) 사이에 형성된 전계에 영향을 미치는 것을 완화 또는 최소화할 수 있다.
도 12a 및 도 12b는 도 3의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도들이다.
도 12a 및 도 12b의 실시예들은 제2 패드 전극(PDE2)의 위치와 관련하여 서로 다른 변형 예를 나타낸다. 예를 들어, 도 12a에서는 제2 패드 전극(PDE2)이 제3 절연층(INS3) 상에 위치한 실시예를 개시하고, 도 12b에서는 제2 패드 전극(PDE2)이 제1 절연층(INS1) 상에 위치한 실시예를 개시한다.
도 12a 및 도 12b에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다. 또한, 도 12a 및 도 12b에 있어서, 특별히 설명하지 않는 부분은 상술한 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1 내지 도 12b를 참조하면, 비표시 영역(NDA)에 위치한 패드들(PD) 각각은, 제1 패드 전극(PDE1) 및 제2 패드 전극(PDE2)을 포함할 수 있다.
제1 패드 전극(PDE1)은 층간 절연층(ILD) 상에 위치하는 제3 도전층일 수 있다. 층간 절연층(ILD)은 도 7a, 도 7b, 및 도 8을 참고하여 설명한 층간 절연층(ILD)과 동일한 구성이므로, 이에 대한 상세한 설명은 생략한다.
제1 패드 전극(PDE1)은 층간 절연층(ILD) 상에 제공되며, 도 7a, 도 7b, 및 도 8을 참고하여 설명한 제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3)(또는 제2 스토리지 전극(UE), 제2 전원 배선(PL2), 및 제1 전원 배선(PL1))과 동일한 층에 제공되며, 동일한 물질을 포함할 수 있다. 실시예에서, 제1 패드 전극(PDE1)은 타이타늄/구리의 순으로 적층된 이중층으로 구성될 수 있다.
제1 패드 전극(PDE1) 및 층간 절연층(ILD) 상에는 패시베이션층(PSV)이 배치될 수 있다. 패시베이션층(PSV)은 도 7a, 도 7b, 및 도 8을 참고하여 설명한 패시베이션층(PSV)일 수 있다.
패시베이션층(PSV)은 패드 영역(PDA)에서 제1 패드 전극(PDE1)의 일부를 노출하도록 부분적으로 개구될 수 있다. 일 예로, 패시베이션층(PSV)은 적어도 패드 영역(PDA)에서 제1 패드 전극(PDE1)의 일부를 노출하는 제1 패드 전극 컨택홀(PD_CH1)을 포함하도록 부분적으로 개구될 수 있다.
도 12a의 실시예에서, 패시베이션층(PSV) 상에 제3 절연층(INS3)이 배치될 수 있다. 제3 절연층(INS3)은 도 7a, 도 7b, 및 도 8을 참고하여 설명한 제3 절연층(INS3)일 수 있다. 제3 절연층(INS3)은 제1 패드 전극 컨택홀(PD_CH1)에 대응하는 제2 패드 전극 컨택홀(PD_CH2)을 포함하도록 부분적으로 개구될 수 있다. 제3 절연층(INS3) 상에 제2 패드 전극(PDE2)이 배치될 수 있다. 상기 제2 패드 전극(PDE2)은 제3 절연층(INS3) 상에 위치하여 제1 및 제2 패드 전극 컨택홀들(PD_CH1, PD_CH2)에 의해 노출된 제1 패드 전극(PDE1)과 직접 접촉하여 상기 제1 패드 전극(PDE1)에 전기적으로 연결될 수 있다. 상기 제2 패드 전극(PDE2)은 도 7a, 도 7b, 및 도 8을 참고하여 설명한 제1 및 제2 전극들(PE1, PE2)과 동일한 층에 제공되고 동일한 물질을 포함할 수 있다. 일 예로, 제2 패드 전극(PDE2)은 제1 및 제2 전극들(PE1, PE2)과 동일 공정으로 형성될 수 있다. 도 12a의 실시예에서, 제1 패드 전극(PDE1)과 제2 패드 전극(PDE2) 사이에 비아층(VIA), 제1 절연층(INS1), 및 제2 절연층(INS2)이 배치되지 않을 수 있다(또는 생략될 수 있다).
도 12b의 실시예에서, 패시베이션층(PSV) 상에 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2)은 도 7a, 도 7b, 및 도 8을 참고하여 설명한 제2 절연층(INS2)일 수 있다. 제2 절연층(INS2)은 제1 패드 전극(PD_CH1)에 대응하는 제2 패드 전극 컨택홀(PD_CH2)을 포함하도록 부분적으로 개구될 수 있다. 제2 절연층(INS2) 상에 제2 패드 전극(PDE2)이 배치될 수 있다. 상기 제2 패드 전극(PDE2)은 제2 절연층(INS2) 상에 위치하여 제1 및 제2 패드 전극 컨택홀들(PD_CH1, PD_CH2)에 의해 노출된 제1 패드 전극(PDE1)과 직접 접촉하여 상기 제1 패드 전극(PDE1)에 전기적으로 연결될 수 있다. 상기 제2 패드 전극(PDE2)은 도 7a, 도 7b, 및 도 8을 참고하여 설명한 중간 전극(CTE)과 동일한 층에 제공되고 동일한 물질을 포함할 수 있다. 일 예로, 제2 패드 전극(PDE2)은 중간 전극(CTE)과 동일 공정으로 형성될 수 있다. 제2 패드 전극(PDE2) 상에는 제3 절연층(INS3)이 배치될 수 있다. 제3 절연층(INS3)은 제2 패드 전극(PDE2)을 노출하는 제3 패드 전극 컨택홀(PD_CH3)을 포함하도록 부분적으로 개구될 수 있다. 도 12b의 실시예에서, 제1 패드 전극(PDE1)과 제2 패드 전극(PDE2) 사이에 비아층(VIA) 및 제1 절연층(INS1)이 배치되지 않을 수 있다(또는 생략될 수 있다).
도 12a 및 도 12b의 실시예들에 있어서, 제2 패드 전극(PDE2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물로 구성될 수 있다. 제2 패드 전극(PDE2)은 외부로 노출되어 전도성 접착 부재 등을 이용하여 구동부와 전기적으로 연결될 수 있다.
상술한 실시예에서는, 타이타늄/구리의 순으로 적층되어 제1 및 제2 패드 전극 컨택 홀들(PD_CH1, PD_CH2)에 의해 노출된 제1 패드 전극(PDE1)을 투명 도전성 산화물로 구성된 제2 패드 전극(PDE2)과 직접 접촉시킴으로써, 상기 제1 패드 전극(PDE1)이 알루미늄으로 구성된 어떤 도전층과도 직접적으로 접촉하는 것을 차단할 수 있다. 상기 제1 패드 전극(PDE1)이 알루미늄으로 구성된 어떤 도전층과도 연결되지 않도록 하여 제조 공정 중에 상기 도전층과 상기 제1 패드 전극(PDE1) 사이에서 발생할 수 있는 부식을 방지하여 패드들(PD) 각각의 신뢰성이 개선될 수 있다.
또한, 상술한 실시예에서는, 제1 패드 전극(PDE1)과 제2 패드 전극(PDE2) 사이에 위치하는 일부 절연층들을 생략하여 상기 제1 패드 전극(PDE1)과 상기 제2 패드 전극(PDE2) 사이의 절연층들의 수를 최소화하여 전도성 부재(일 예로, 도전볼)와 패드들(PD)을 결합할 때 발생할 수 있는 클래드 단차에 의한 불량을 줄이거나 최소화할 수 있다.
도 13 내지 도 24는 실시예에 따른 표시 장치(DD)의 제조 방법을 순차적으로 도시한 것으로, 도 3의 Ⅰ ~ Ⅰ'선 및 도 6의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도들이다.
이하에서는, 도 13 내지 도 24를 참조하여 실시예에 따른 표시 장치(DD)를 제조 방법에 따라 순차적으로 설명한다.
본 명세서에서, 단면도에 따라 화소(PXL)의 제조 단계가 차례로 수행되는 것으로 설명하지만, 발명의 사상이 변경되지 않는 한, 연속하여 수행되는 것으로 도시한 일부 단계들이 동시에 수행되거나, 각 단계의 순서가 변경되거나, 일부 단계가 생략되거나, 또는 각 단계 사이에 다른 단계가 더 포함될 수 있음은 자명하다.
도 13 내지 도 24에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 1 내지 도 13을 참조하면, 화소 영역(PXA)(또는 표시 영역(DA))의 기판(SUB) 상에 트랜지스터(T), 제2 스토리지 전극(UE), 및 제2 전원 배선(PL2)을 형성하고, 패드 영역(PDA)(또는 비표시 영역(NDA))의 기판(SUB) 상에 제1 패드 전극(PDE1)을 형성한다.
트랜지스터(T)의 소스 전극(SE)과 드레인 전극(DE), 제2 전원 배선(PL2), 및 제1 패드 전극(PDE1)은 동일 공정으로 형성되어 동일한 층에 위치하고 동일한 물질을 포함할 수 있다.
상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 제2 전원 배선(PL2), 및 상기 제1 패드 전극(PDE1) 상에 제1 절연 물질층(PSV')을 형성한다. 상기 제1 절연 물질층(PSV')은 패시베이션층(PSV)의 베이스 물질일 수 있다.
도 1 내지 도 14를 참조하면, 제1 절연 물질층(PSV') 상에 제2 절연 물질층(VIA')(또는 비아 물질층)을 형성한다. 제2 절연 물질층(VIA')은 하프톤 마스크를 이용한 포토리소그래피 공정으로 형성될 수 있고, 비아층(VIA)의 베이스 물질일 수 있다. 제2 절연 물질층(VIA')은, 제2 스토리지 전극(UE) 상의 제1 절연 물질층(PSV') 상에 위치한 단차부(HM) 및 제2 전원 배선(PL2) 상의 제1 절연 물질층(PSV')을 노출하는 제2 컨택부(CNT2)를 포함하도록 부분적으로 개구될 수 있다.
도 1 내지 도 15를 참조하면, 제2 절연 물질층(VIA')의 일면 상에 서로 이격되게 배치된 뱅크 패턴들(BNP)을 형성한다.
도 1 내지 도 16을 참조하면, 건식 식각 공정을 진행하여 제2 컨택부(CNT2)에 대응되어 그 하부에 위치한 제2 전원 배선(PL2)의 일 영역을 노출하는 제2 컨택홀(CH2)을 포함한 제1 절연 패턴(PSV")을 형성한다.
상술한 공정에서, 패드 영역(PDA)의 제2 절연 물질층(VIA')의 일부가 제거되고 제2 스토리지 전극(UE) 상의 제2 절연 물질층(VIA')의 일부가 제거될 수 있다. 이로 인하여, 단차부(HM)는 제1 절연 패턴(PSV")에 더욱 인접하게 위치할 수 있다.
도 1 내지 도 17을 참조하면, 뱅크 패턴들(BNP) 및 제2 절연 물질층(VIA') 상에 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)을 형성한다.
제1 및 제2 정렬 전극들(ALE1, ALE2)은 적어도 발광 영역(EMA)에서 뱅크 패턴들(BNP) 및 제2 절연 물질층(VIA') 상에 형성될 수 있다. 제1 및 제2 정렬 전극들(ALE1, ALE2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함한 불투명 금속으로 구성될 수 있다. 일 예로, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 알루미늄(Al)을 포함한 불투명 금속으로 구성될 수 있다.
제2 정렬 전극(ALE2)은 제2 컨택부(CNT2) 및 제2 컨택홀(CH2)을 통하여 제2 전원 배선(PL2)과 직접 접촉하여 연결될 수 있다.
도 1 내지 도 18을 참조하면, 정렬 전극들(ALE), 뱅크 패턴들(BNP), 및 제2 절연 물질층(VIA') 상에 절연 물질층(미도시)을 전면적으로 도포한 후, 마스크를 이용한 포토리소그래피 공정을 진행하여 하부에 위치한 일부 구성들을 노출하도록 부분적으로 개구된 제1 절연층(INS1)을 형성한다. 일 예로, 제1 절연층(INS1)은 화소 영역(PXA)의 비발광 영역(NEA)에서 단차부(HM)를 노출하는 제1 관통홀(TH1)을 포함하도록 부분적으로 개구될 수 있다. 또한, 제1 절연층(INS1)은 패드 영역(PDA)에서 제2 절연 물질층(VIA')을 전체적으로 노출하도록 개구될 수 있다. 즉, 제1 절연층(INS1)은 패드 영역(PDA)에서 배치되지 않을 수 있다(또는 생략될 수 있다).
도 1 내지 도 19를 참조하면, 산소 플라즈마를 이용한 애싱 처리를 진행하여 화소 영역(PXA)의 비발광 영역(NEA)에서 단차부(HM)를 완전히 제거하여 그 하부에 위치한 제1 절연 패턴(PSV")을 노출하는 제1 컨택부(CNT1)를 포함한 비아층(VIA)을 형성한다.
이때, 제1 컨택부(CNT1)를 사이에 두고 서로 마주보는 비아층(VIA)의 양측면(또는 제1 컨택부(CNT1)의 가장자리)은 제1 관통홀(TH1)을 사이에 두고 서로 마주보는 제1 절연층(INS1)의 양측면(또는 제1 관통홀(TH1)의 가장자리)과 실질적으로 대응(또는 일치)할 수 있다. 일 예로, 상기 비아층(VIA)의 양측면은 상기 제1 절연층(INS1)의 양측면과 동일 선상에 위치할 수 있다. 이에 따라, 제1 컨택부(CNT1)를 사이에 둔 비아층(VIA)의 양측면은 제1 관통홀(TH1)을 사이에 둔 제1 절연층(INS1)의 양측면 경사각(θ1)과 실질적으로 동일하거나 유사한 경사각(θ2)을 가질 수 있다.
또한, 상기 애싱 처리에 의해 패드 영역(PDA)에서 제2 절연 물질층(VIA')을 완전히 제거하여 그 하부에 위치한 제1 절연 패턴(PSV")이 노출될 수 있다.
도 1 내지 도 20을 참조하면, 제1 절연층(INS1) 상에 제1 뱅크(BNK1)를 형성한다.
제1 뱅크(BNK1)는 비아층(VIA)의 제2 컨택부(CNT2)와 제1 절연 패턴(PSV")의 제2 컨택홀(CH2) 상에 위치하여 상기 제2 컨택부(CNT2)와 상기 제2 컨택홀(CH2)을 커버할 수 있다. 이에 따라, 제2 정렬 전극(ALE2)과 제2 전원 배선(PL2)의 연결 지점에 해당하는 비아층(VIA)의 제2 컨택부(CNT2)와 제1 절연 패턴(PSV")의 제2 컨택홀(CH2)이 상기 제1 뱅크(BNK1)로 덮혀 외부로 노출되지 않을 수 있다.
도 1 내지 도 21을 참조하면, 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각에 대응하는 정렬 신호(또는 정렬 전압)를 인가하여 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 전계를 형성한다.
이어, 상기 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 제1 발광 소자(LD1)를 포함한 잉크를 화소 영역(PXA)에 투입한다. 일 예로, 제1 절연층(INS1) 상에 적어도 하나 이상의 잉크젯 노즐을 배치하고, 잉크젯 노즐을 통해 다수의 제1 발광 소자들(LD1)이 혼합된 잉크를 화소 영역(PXA)에 투입할 수 있다. 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이의 제1 절연층(INS1) 상에 제1 발광 소자들(LD1)의 자가 정렬이 유도될 수 있다.
제1 발광 소자들(LD1)이 자가 정렬된 이후, 잉크에 포함된 용매를 휘발시키거나 이외의 다른 방식으로 제거한다.
도 1 내지 도 22를 참조하면, 제1 발광 소자들(LD1), 제1 뱅크(BNK1), 및 제1 절연층(INS1) 상에 절연 물질층(미도시)을 전면적으로 도포한 후, 마스크를 이용한 포토리소그래피 공정을 진행하여 하부에 위치한 일부 구성들을 노출하도록 부분적으로 개구된 제2 절연층(INS2)을 형성한다. 일 예로, 제2 절연층(INS2)은 화소 영역(PXA)의 비발광 영역(NEA)에서 비아층(VIA)의 제1 컨택부(CNT1) 내에 위치하고 상기 제1 컨택부(CNT1)에 의해 노출된 제1 절연 패턴(PSV")의 일 영역을 노출하는 제1 개구부(OPN1)를 포함하도록 부분적으로 개구될 수 있다. 또한, 제2 절연층(INS2)은 화소 영역(PXA)의 발광 영역(EMA)에서 제1 발광 소자(LD1)의 제1 단부(EP1)와 제2 단부(EP2)를 노출하도록 부분적으로 개구될 수 있다. 또한, 제2 절연층(INS2)은 패드 영역(PDA)에서 제1 절연 패턴(PSV")을 전체적으로 노출하도록 개구될 수 있다. 즉, 제2 절연층(INS2)은 패드 영역(PDA)에서 배치되지 않을 수 있다(또는 생략될 수 있다).
도 1 내지 도 23을 참조하면, 화소 영역(PXA)의 발광 영역(EMA)에 중간 전극(CTE)을 형성한다. 중간 전극(CTE)은 발광 영역(EMA)에서 제1 발광 소자들(LD1)의 제2 단부(EP2) 상에 위치하여 상기 제1 발광 소자들(LD1)과 전기적으로 연결될 수 있다.
도 1 내지 도 24를 참조하면, 중간 전극(CTE) 및 제2 절연층(INS2) 상에 절연 물질층(미도시)을 전면적으로 도포한 후, 마스크를 이용한 포토리소그래피 공정을 진행하여 하부에 위치한 일부 구성들을 노출하도록 부분적으로 개구된 제3 절연층(INS3)을 형성한다. 또한, 상술한 공정에서 제1 절연 패턴(PSV")의 일부가 제거되어 제2 스토리지 전극(UE)을 노출하는 제1 컨택홀(CH1) 및 제1 패드 전극(PDE1)을 노출하는 제1 패드 전극 컨택홀(PD_CH1)을 포함한 패시베이션층(PSV)이 형성될 수 있다.
제3 절연층(INS3)은 화소 영역(PXA)의 비발광 영역(NEA)에서 비아층(VIA)의 제1 컨택부(CNT1) 내에 위치하고 제2 절연층(INS2)의 제1 개구부(OPN1)에 대응하는 제1 비아홀(VIH1)을 포함하도록 부분적으로 개구될 수 있다. 또한, 제3 절연층(INS3)은 패드 영역(PDA)에서 제1 패드 전극(PDE1)을 노출하는 제2 패드 전극 컨택홀(PD_CH2)을 포함하도록 부분적으로 개구될 수 있다.
패시베이션층(PSV)은 화소 영역(PXA)의 비발광 영역(NEA)에서 제3 절연층(INS3)의 제1 비아홀(VIH1)에 대응하는 제1 컨택홀(CH1)을 포함하도록 부분적으로 개구될 수 있다. 또한, 패시베이션층(PSV)은 패드 영역(PDA)에서 제3 절연층(INS3)의 제2 패드 전극 컨택홀(PD_CH2)에 대응하는 제1 패드 전극 컨택홀(PD_CH1)을 포함하도록 부분적으로 개구될 수 있다.
패시베이션층(PSV)의 제1 컨택홀(CH1), 제2 절연층(INS2)의 제1 개구부(OPN1) 및 제3 절연층(INS3)의 제1 비아홀(VIH1)은 서로 대응할 수 있다.
각 화소(PXL)의 비발광 영역(NEA)에서 제3 절연층(INS3)의 제1 비아홀(VIH1), 제2 절연층(INS2)의 제1 개구부(OPN1), 제1 절연층(INS1)의 제1 관통홀(TH1), 비아층(VIA)의 제1 컨택부(CNT1), 및 패시베이션층(PSV)의 제1 컨택홀(CH1)을 통하여 제2 스토리지 전극(UE)이 외부로 노출될 수 있다.
이어, 제1 발광 소자들(LD1)의 제1 단부(EP1), 제1 절연층(INS1), 제3 절연층(INS3), 및 노출된 제2 스토리지 전극(UE) 상에 제1 전극(PE1)을 형성한다. 상기 제1 전극(PE1)은 제3 절연층(INS3)의 제1 비아홀(VIH1), 제2 절연층(INS2)의 제1 개구부(OPN1), 제1 절연층(INS1)의 제1 관통홀(TH1), 비아층(VIA)의 제1 컨택부(CNT1), 및 패시베이션층(PSV)의 제1 컨택홀(CH1)을 통하여 상기 제2 스토리지 전극(UE)과 직접 접촉하여 연결될 수 있다.
제3 절연층(INS3)의 제1 비아홀(VIH1), 제2 절연층(INS2)의 제1 개구부(OPN1), 제1 절연층(INS1)의 제1 관통홀(TH1), 비아층(VIA)의 제1 컨택부(CNT1), 및 패시베이션층(PSV)의 제1 컨택홀(CH1)은 제1 전극(PE1)과 제2 스토리지 전극(UE)을 전기적으로 연결하는 지점인 제2 노드(N2)에 위치할 수 있다.
도 13 내지 도 24는 실시예에 따른 표시 장치(DD)의 제조 방법을 순차적으로 도시한 것으로, 도 3의 Ⅰ ~ Ⅰ'선 및 도 6의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도들이다.
이하에서는, 도 13 내지 도 24를 참조하여 실시예에 따른 표시 장치(DD)를 제조 방법에 따라 순차적으로 설명한다.
본 명세서에서, 단면도에 따라 화소(PXL)의 제조 단계가 차례로 수행되는 것으로 설명하지만, 발명의 사상이 변경되지 않는 한, 연속하여 수행되는 것으로 도시한 일부 단계들이 동시에 수행되거나, 각 단계의 순서가 변경되거나, 일부 단계가 생략되거나, 또는 각 단계 사이에 다른 단계가 더 포함될 수 있음은 자명하다.
도 13 내지 도 24에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 1 내지 도 13을 참조하면, 화소 영역(PXA)(또는 표시 영역(DA))의 기판(SUB) 상에 트랜지스터(T), 제2 스토리지 전극(UE), 및 제2 전원 배선(PL2)을 형성하고, 패드 영역(PDA)(또는 비표시 영역(NDA))의 기판(SUB) 상에 제1 패드 전극(PDE1)을 형성한다.
트랜지스터(T)의 소스 전극(SE)과 드레인 전극(DE), 제2 전원 배선(PL2), 및 제1 패드 전극(PDE1)은 동일 공정으로 형성되어 동일한 층에 위치하고 동일한 물질을 포함할 수 있다.
상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 제2 전원 배선(PL2), 및 상기 제1 패드 전극(PDE1) 상에 제1 절연 물질층(PSV')을 형성한다. 상기 제1 절연 물질층(PSV')은 패시베이션층(PSV)의 베이스 물질일 수 있다.
도 1 내지 도 14를 참조하면, 제1 절연 물질층(PSV') 상에 제2 절연 물질층(VIA')(또는 비아 물질층)을 형성한다. 제2 절연 물질층(VIA')은 하프톤 마스크를 이용한 포토리소그래피 공정으로 형성될 수 있고, 비아층(VIA)의 베이스 물질일 수 있다. 제2 절연 물질층(VIA')은, 제2 스토리지 전극(UE) 상의 제1 절연 물질층(PSV') 상에 위치한 단차부(HM) 및 제2 전원 배선(PL2) 상의 제1 절연 물질층(PSV')을 노출하는 제2 컨택부(CNT2)를 포함하도록 부분적으로 개구될 수 있다.
도 1 내지 도 15를 참조하면, 제2 절연 물질층(VIA')의 일면 상에 서로 이격되게 배치된 뱅크 패턴들(BNP)을 형성한다.
도 1 내지 도 16을 참조하면, 건식 식각 공정을 진행하여 제2 컨택부(CNT2)에 대응되어 그 하부에 위치한 제2 전원 배선(PL2)의 일 영역을 노출하는 제2 컨택홀(CH2)을 포함한 제1 절연 패턴(PSV")을 형성한다.
상술한 공정에서, 패드 영역(PDA)의 제2 절연 물질층(VIA')의 일부가 제거되고 제2 스토리지 전극(UE) 상의 제2 절연 물질층(VIA')의 일부가 제거될 수 있다. 이로 인하여, 단차부(HM)는 제1 절연 패턴(PSV")에 더욱 인접하게 위치할 수 있다.
도 1 내지 도 17을 참조하면, 뱅크 패턴들(BNP) 및 제2 절연 물질층(VIA') 상에 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)을 형성한다.
제1 및 제2 정렬 전극들(ALE1, ALE2)은 적어도 발광 영역(EMA)에서 뱅크 패턴들(BNP) 및 제2 절연 물질층(VIA') 상에 형성될 수 있다. 제1 및 제2 정렬 전극들(ALE1, ALE2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함한 불투명 금속으로 구성될 수 있다. 일 예로, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 알루미늄(Al)을 포함한 불투명 금속으로 구성될 수 있다.
제2 정렬 전극(ALE2)은 제2 컨택부(CNT2) 및 제2 컨택홀(CH2)을 통하여 제2 전원 배선(PL2)과 직접 접촉하여 연결될 수 있다.
도 1 내지 도 18을 참조하면, 정렬 전극들(ALE), 뱅크 패턴들(BNP), 및 제2 절연 물질층(VIA') 상에 절연 물질층(미도시)을 전면적으로 도포한 후, 마스크를 이용한 포토리소그래피 공정을 진행하여 하부에 위치한 일부 구성들을 노출하도록 부분적으로 개구된 제1 절연층(INS1)을 형성한다. 일 예로, 제1 절연층(INS1)은 화소 영역(PXA)의 비발광 영역(NEA)에서 단차부(HM)를 노출하는 제1 관통홀(TH1)을 포함하도록 부분적으로 개구될 수 있다. 또한, 제1 절연층(INS1)은 패드 영역(PDA)에서 제2 절연 물질층(VIA')을 전체적으로 노출하도록 개구될 수 있다. 즉, 제1 절연층(INS1)은 패드 영역(PDA)에서 배치되지 않을 수 있다(또는 생략될 수 있다).
도 1 내지 도 19를 참조하면, 산소 플라즈마를 이용한 애싱 처리를 진행하여 화소 영역(PXA)의 비발광 영역(NEA)에서 단차부(HM)를 완전히 제거하여 그 하부에 위치한 제1 절연 패턴(PSV")을 노출하는 제1 컨택부(CNT1)를 포함한 비아층(VIA)을 형성한다.
이때, 제1 컨택부(CNT1)를 사이에 두고 서로 마주보는 비아층(VIA)의 양측면(또는 제1 컨택부(CNT1)의 가장자리)은 제1 관통홀(TH1)을 사이에 두고 서로 마주보는 제1 절연층(INS1)의 양측면(또는 제1 관통홀(TH1)의 가장자리)과 실질적으로 대응(또는 일치)할 수 있다. 일 예로, 상기 비아층(VIA)의 양측면은 상기 제1 절연층(INS1)의 양측면과 동일 선상에 위치할 수 있다. 이에 따라, 제1 컨택부(CNT1)를 사이에 둔 비아층(VIA)의 양측면은 제1 관통홀(TH1)을 사이에 둔 제1 절연층(INS1)의 양측면 경사각(θ1)과 실질적으로 동일하거나 유사한 경사각(θ2)을 가질 수 있다.
또한, 상기 애싱 처리에 의해 패드 영역(PDA)에서 제2 절연 물질층(VIA')을 완전히 제거하여 그 하부에 위치한 제1 절연 패턴(PSV")이 노출될 수 있다.
도 1 내지 도 20을 참조하면, 제1 절연층(INS1) 상에 제1 뱅크(BNK1)를 형성한다.
제1 뱅크(BNK1)는 비아층(VIA)의 제2 컨택부(CNT2)와 제1 절연 패턴(PSV")의 제2 컨택홀(CH2) 상에 위치하여 상기 제2 컨택부(CNT2)와 상기 제2 컨택홀(CH2)을 커버할 수 있다. 이에 따라, 제2 정렬 전극(ALE2)과 제2 전원 배선(PL2)의 연결 지점에 해당하는 비아층(VIA)의 제2 컨택부(CNT2)와 제1 절연 패턴(PSV")의 제2 컨택홀(CH2)이 상기 제1 뱅크(BNK1)로 덮혀 외부로 노출되지 않을 수 있다.
도 1 내지 도 21을 참조하면, 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각에 대응하는 정렬 신호(또는 정렬 전압)를 인가하여 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 전계를 형성한다.
이어, 상기 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 제1 발광 소자(LD1)를 포함한 잉크를 화소 영역(PXA)에 투입한다. 일 예로, 제1 절연층(INS1) 상에 적어도 하나 이상의 잉크젯 노즐을 배치하고, 잉크젯 노즐을 통해 다수의 제1 발광 소자들(LD1)이 혼합된 잉크를 화소 영역(PXA)에 투입할 수 있다. 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이의 제1 절연층(INS1) 상에 제1 발광 소자들(LD1)의 자가 정렬이 유도될 수 있다.
제1 발광 소자들(LD1)이 자가 정렬된 이후, 잉크에 포함된 용매를 휘발시키거나 이외의 다른 방식으로 제거한다.
도 1 내지 도 22를 참조하면, 제1 발광 소자들(LD1), 제1 뱅크(BNK1), 및 제1 절연층(INS1) 상에 절연 물질층(미도시)을 전면적으로 도포한 후, 마스크를 이용한 포토리소그래피 공정을 진행하여 하부에 위치한 일부 구성들을 노출하도록 부분적으로 개구된 제2 절연층(INS2)을 형성한다. 일 예로, 제2 절연층(INS2)은 화소 영역(PXA)의 비발광 영역(NEA)에서 비아층(VIA)의 제1 컨택부(CNT1) 내에 위치하고 상기 제1 컨택부(CNT1)에 의해 노출된 제1 절연 패턴(PSV")의 일 영역을 노출하는 제1 개구부(OPN1)를 포함하도록 부분적으로 개구될 수 있다. 또한, 제2 절연층(INS2)은 화소 영역(PXA)의 발광 영역(EMA)에서 제1 발광 소자(LD1)의 제1 단부(EP1)와 제2 단부(EP2)를 노출하도록 부분적으로 개구될 수 있다. 또한, 제2 절연층(INS2)은 패드 영역(PDA)에서 제1 절연 패턴(PSV")을 전체적으로 노출하도록 개구될 수 있다. 즉, 제2 절연층(INS2)은 패드 영역(PDA)에서 배치되지 않을 수 있다(또는 생략될 수 있다).
도 1 내지 도 23을 참조하면, 화소 영역(PXA)의 발광 영역(EMA)에 중간 전극(CTE)을 형성한다. 중간 전극(CTE)은 발광 영역(EMA)에서 제1 발광 소자들(LD1)의 제2 단부(EP2) 상에 위치하여 상기 제1 발광 소자들(LD1)과 전기적으로 연결될 수 있다.
도 1 내지 도 24를 참조하면, 중간 전극(CTE) 및 제2 절연층(INS2) 상에 절연 물질층(미도시)을 전면적으로 도포한 후, 마스크를 이용한 포토리소그래피 공정을 진행하여 하부에 위치한 일부 구성들을 노출하도록 부분적으로 개구된 제3 절연층(INS3)을 형성한다. 또한, 상술한 공정에서 제1 절연 패턴(PSV")의 일부가 제거되어 제2 스토리지 전극(UE)을 노출하는 제1 컨택홀(CH1) 및 제1 패드 전극(PDE1)을 노출하는 제1 패드 전극 컨택홀(PD_CH1)을 포함한 패시베이션층(PSV)이 형성될 수 있다.
제3 절연층(INS3)은 화소 영역(PXA)의 비발광 영역(NEA)에서 비아층(VIA)의 제1 컨택부(CNT1) 내에 위치하고 제2 절연층(INS2)의 제1 개구부(OPN1)에 대응하는 제1 비아홀(VIH1)을 포함하도록 부분적으로 개구될 수 있다. 또한, 제3 절연층(INS3)은 패드 영역(PDA)에서 제1 패드 전극(PDE1)을 노출하는 제2 패드 전극 컨택홀(PD_CH2)을 포함하도록 부분적으로 개구될 수 있다.
패시베이션층(PSV)은 화소 영역(PXA)의 비발광 영역(NEA)에서 제3 절연층(INS3)의 제1 비아홀(VIH1)에 대응하는 제1 컨택홀(CH1)을 포함하도록 부분적으로 개구될 수 있다. 또한, 패시베이션층(PSV)은 패드 영역(PDA)에서 제3 절연층(INS3)의 제2 패드 전극 컨택홀(PD_CH2)에 대응하는 제1 패드 전극 컨택홀(PD_CH1)을 포함하도록 부분적으로 개구될 수 있다.
패시베이션층(PSV)의 제1 컨택홀(CH1), 제2 절연층(INS2)의 제1 개구부(OPN1) 및 제3 절연층(INS3)의 제1 비아홀(VIH1)은 서로 대응할 수 있다.
각 화소(PXL)의 비발광 영역(NEA)에서 제3 절연층(INS3)의 제1 비아홀(VIH1), 제2 절연층(INS2)의 제1 개구부(OPN1), 제1 절연층(INS1)의 제1 관통홀(TH1), 비아층(VIA)의 제1 컨택부(CNT1), 및 패시베이션층(PSV)의 제1 컨택홀(CH1)을 통하여 제2 스토리지 전극(UE)이 외부로 노출될 수 있다.
이어, 제1 발광 소자들(LD1)의 제1 단부(EP1), 제1 절연층(INS1), 제3 절연층(INS3), 및 노출된 제2 스토리지 전극(UE) 상에 제1 전극(PE1)을 형성한다. 상기 제1 전극(PE1)은 제3 절연층(INS3)의 제1 비아홀(VIH1), 제2 절연층(INS2)의 제1 개구부(OPN1), 제1 절연층(INS1)의 제1 관통홀(TH1), 비아층(VIA)의 제1 컨택부(CNT1), 및 패시베이션층(PSV)의 제1 컨택홀(CH1)을 통하여 상기 제2 스토리지 전극(UE)과 직접 접촉하여 연결될 수 있다.
제3 절연층(INS3)의 제1 비아홀(VIH1), 제2 절연층(INS2)의 제1 개구부(OPN1), 제1 절연층(INS1)의 제1 관통홀(TH1), 비아층(VIA)의 제1 컨택부(CNT1), 및 패시베이션층(PSV)의 제1 컨택홀(CH1)은 제1 전극(PE1)과 제2 스토리지 전극(UE)을 전기적으로 연결하는 지점인 제2 노드(N2)에 위치할 수 있다.
도 25는 실시예에 따른 화소(PXL)를 나타낸 개략적인 단면도로, 도 6의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이다.
도 25에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 1 내지 도 6, 및 도 25를 참조하면, 제1 컨택부(CNT1)를 사이에 두고 서로 마주보는 비아층(VIA)의 양측면 및 제1 관통홀(TH1)을 사이에 두고 서로 마주보는 제1 절연층(INS1)의 양 측면은 제1 뱅크(BNK1)에 의해 감싸질 수 있다.
도 19를 참고하여 설명한 애싱 처리 과정에서 비아층(VIA)이 과식각될 경우, 제1 컨택부(CNT1)를 사이에 둔 비아층(VIA)의 양측면(또는 제1 컨택부(CNT1)의 가장자리)이 제1 관통홀(TH1)을 사이에 둔 제1 절연층(INS1)의 양측면(또는 제1 관통홀(TH1)의 가장자리)를 기준으로 상기 제1 절연층(INS1)의 양측면보다 안쪽 방향에 위치할 수 있다. 이에, 상기 상기 비아층(VIA)의 양측면(또는 제1 컨택부(CNT1)의 가장자리)과 상기 제1 절연층(INS1)의 양측면(또는 제1 관통홀(TH1)의 가장자리)이 대응하지(또는 일치하지) 않을 수 있다. 이에 따라, 상기 비아층(VIA)의 양측면과 상기 제1 절연층(INS1)의 양측면을 덮는 제2 및 제3 절연층들(INS2, INS3)이 단턱부를 포함하여 균일하지 않는 표면을 가질 수 있다. 상기 제2 및 제3 절연층들(INS2, INS3)이 균일하지 않는 표면을 가질 경우, 상기 제2 및 제3 절연층들(INS2, INS3) 상에 제1 전극(PE1)을 형성할 때 상기 제1 전극(PE1)의 끊김 현상이 발생하여 제2 노드(N2)에서 제2 스토리지 전극(UE)과 상기 제1 전극(PE1)의 미접촉 불량이 발생할 수 있다.
상술한 불량을 방지하기 위하여 도 20을 참고하여 설명한 제1 뱅크(BNK1) 형성 공정에서, 제1 컨택부(CNT1)를 사이에 두고 서로 마주보는 비아층(VIA)의 양측면 및 제1 관통홀(TH1)을 사이에 두고 서로 마주보는 제1 절연층(INS1)의 양측면 상에 제1 뱅크(BNK1)가 형성될 수 있다. 상기 제1 뱅크(BNK1)는 상기 비아층(VIA)의 양측면(또는 상기 제1 컨택부(TH1)의 가장자리)과 상기 제1 절연층(INS1)의 양측면(또는 상기 제1 관통홀(TH1)의 가장자리)을 덮으면서 전체적으로 일정한, 일 예로, 매끄러운 측면을 가질 수 있다. 매끄러운 측면을 갖는 제1 뱅크(BNK1) 상에 제2 및 제3 절연층들(INS2, INS3)이 형성될 경우, 상기 제2 및 제3 절연층들(INS2, INS3)은 단턱부를 포함하지 않고 균일한 표면을 가질 수 있다. 이에 따라, 제2 및 제3 절연층들(INS2, INS3) 상에 제1 전극(PE1)을 형성할 때 발생할 수 있는 상기 제1 전극(PE1)의 끊김 현상을 방지하여 제2 노드(N2)에서 상기 제1 전극(PE1)과 제2 스토리지 전극(UE)이 보다 안정적으로 연결될 수 있다.
도 26은 도 3에 도시된 화소(PXL)의 광학층(LCL)을 포함한 화소 영역을 개략적으로 도시한 평면도이며, 도 27 및 도 28은 도 26의 Ⅵ ~ Ⅵ'선에 따른 개략적인 단면도들이다.
도 27 및 도 28의 실시예들은 색 변환층(CCL)의 위치와 관련하여 서로 다른 변형 예를 나타낸다. 예를 들어, 도 27에서는 제1 및 제2 전극들(PE1, PE2) 상부에 연속적인 공정을 통해 색 변환층(CCL)과 컬러 필터(CF)가 위치한 실시예를 개시하고, 도 28에서는 색 변환층(CCL)과 컬러 필터(CF)를 포함한 상부 기판(U_SUB)이 중간층(CTL)을 이용한 접착 공정을 통해 표시 소자층(DPL) 상에 위치하는 실시예를 개시한다.
도 26 내지 도 28 실시예들과 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 28을 참조하면, 화소(PXL)의 광학층(LCL)은 발광 영역(EMA)에 위치하는 제1 컬러 필터(CF1) 및 색 변환층(CCL), 비발광 영역(NEA)에 위치하는 제2 뱅크(BNK2)를 포함할 수 있다.
제2 뱅크(BNK2)는 화소(PXL)의 비발광 영역(NEA)에서 제1 뱅크(BNK1) 상에 제공 및/또는 형성될 수 있다. 제2 뱅크(BNK2)는 화소(PXL)의 발광 영역(EMA)을 둘러싸며, 색 변환층(CCL)이 공급되어야 할 위치를 정의하여 상기 발광 영역(EMA)을 최종적으로 정의하는 댐 구조물일 수 있다.
제2 뱅크(BNK2)는 차광 물질을 포함할 수 있다. 일 예로, 제2 뱅크(BNK2)는 블랙 매트릭스일 수 있다. 실시예에 따라, 제2 뱅크(BNK2)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 색 변환층(CCL)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 더욱 진행되게 하여 색 변환층(CCL)의 출광 효율을 향상시킬 수 있다.
색 변환층들(CCL)은 제2 뱅크(BNK2)에 둘러싸인 발광 영역(EMA) 내에서 각 화소(PXL)의 제1 전극(PE1), 중간 전극(CTE), 및 제2 전극(PE2) 상(또는 상부)에 형성될 수 있다.
색 변환층(CCL)은 특정 색상에 대응하는 색 변환 입자들(QD)을 포함할 수 있다. 일 예로, 색 변환층(CCL)은 발광 소자들(LD1, LD2)에서 방출되는 제1 색의 광을 상기 제1 색의 광과 상이한 색을 갖는 제2 색의 광(또는 특정 색)으로 변환하는 색 변환 입자들(QD)을 포함할 수 있다.
화소(PXL)가 적색 화소(또는 적색 서브 화소)인 경우, 상기 화소(PXL)의 색 변환층(CCL)은 발광 소자들(LD1, LD2)에서 방출되는 제1 색의 광을 제2 색의 광(일 예로, 적색의 광)으로 변환하는 적색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다.
화소(PXL)가 녹색 화소(또는 녹색 서브 화소)인 경우, 상기 화소(PXL)의 색 변환층(CCL)은 발광 소자들(LD1, LD2)에서 방출되는 제1 색의 광을 제2 색의 광(일 예로, 녹색의 광)으로 변환하는 녹색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다.
화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 상기 화소(PXL)의 색 변환층(CCL)은 발광 소자들(LD1, LD2)에서 방출되는 제1 색의 광을 제2 색의 광(일 예로, 청색의 광)으로 변환하는 청색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수도 있다. 화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 실시예에 따라, 색 변환 입자들(QD)을 포함한 색 변환층(CCL)을 대신하여 광 산란 입자들(SCT)을 포함하는 광 산란층이 구비될 수도 있다. 일 예로, 발광 소자들(LD1, LD2)이 청색 계열의 광을 방출하는 경우, 화소(PXL)는 광 산란 입자들(SCT)을 포함하는 광 산란층을 포함할 수도 있다. 상술한 광 산란층은 실시예에 따라 생략될 수도 있다. 화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 다른 실시예에 따라, 색 변환층(CCL)을 대신하여 투명 폴리머가 제공될 수도 있다.
발광 영역(EMA)에 위치한 색 변환층(CCL)과 비발광 영역(NEA)에 위치한 제2 뱅크(BNK2) 상에는 제4 절연층(INS4)이 배치될 수 있다.
제4 절연층(INS4)은 제2 뱅크(BNK2) 및 색 변환층(CCL)을 덮도록 화소(PXL)가 위치한 표시 영역(DA)(또는 화소 영역(PXA)에 전면적으로 제공될 수 있다. 제4 절연층(INS4)은 제2 뱅크(BNK2) 및 색 변환층(CCL) 상에 직접 배치될 수 있다.
제4 절연층(INS4)은 무기 재료를 포함한 무기 절연막일 수 있다. 제4 절연층(INS4)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 제4 절연층(INS4)은 제2 뱅크(BNK2) 및 색 변환층(CCL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다.
제4 절연층(INS4)은 그 하부에 배치된 구성들에 의해 발생된 단차를 완화시키며 평탄한 표면을 가질 수 있다. 일 예로, 제4 절연층(INS4)은 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제4 절연층(INS4)은 표시 영역(DA)에 공통으로 제공되는 공통층일 수 있으나, 이에 한정되는 것은 아니다.
도 27의 실시예에서, 제4 절연층(INS4) 상에는 컬러 필터층(CFL)이 제공 및/또는 형성될 수 있다. 컬러 필터층(CFL)은 각 화소(PXL)에 대응하는 컬러 필터(CF)를 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은, 하나의 화소(PXL)(이하, "제1 화소"라 함)의 색 변환층(CCL) 상에 배치된 제1 컬러 필터(CF1), 제1 화소(PXL)에 인접한 인접 화소(이하 "제2 화소"라 함)의 색 변환층 상에 배치된 제2 컬러 필터(CF2), 및 제2 화소에 인접한 인접 화소(이하, "제3 화소"라 함)의 색 변환층 상에 배치된 제3 컬러 필터(CF3)를 포함할 수 있다.
제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역(NEA)에서 서로 중첩하도록 배치되어, 인접한 화소들 사이의 광 간섭을 차단하는 차광 부재로 활용될 수 있다. 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 각각은 대응하는 색 변환층에서 변환된 제2 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있고, 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있으며, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있으나, 이에 한정되는 것은 아니다.
컬러 필터층(CFL) 상에는 인캡층(ENC)이 제공 및/또는 형성될 수 있다.
인캡층(ENC)은 제5 절연층(INS5)을 포함할 수 있다. 제5 절연층(INS5)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 제5 절연층(INS5)은 그 하부에 위치한 구성들을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 컬러 필터층(CFL) 및 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다.
상술한 실시예에 따른 화소(PXL)는 발광 소자(LD1, LD2) 상에 색 변환층(CCL) 및 컬러 필터층(CFL)을 연속적인 공정을 통해 배치하여 상기 색 변환층(CCL) 및 상기 컬러 필터층(CFL)을 통해 우수한 색 재현성을 갖는 광을 출사함으로써 출광 효율이 향상될 수 있다.
실시예에서, 제5 절연층(INS5)은 다중 층으로 형성될 수 있다. 예를 들어, 제5 절연층(INS5)은, 적어도 두 층의 무기 절연막들과, 상기 적어도 두 층의 무기 절연막들의 사이에 개재된 적어도 한 층의 유기 절연막을 포함할 수 있다. 다만, 제5 절연층(INS5)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있을 것이다. 또한, 실시예에 따라서는, 제5 절연층(INS5)의 상부에 적어도 한 층의 오버 코트층, 충진재층 및/또는 상부 기판 등이 더 배치될 수도 있다.
실시예에 따라, 색 변환층(CCL)과 컬러 필터층(CFL)은 도 28에 도시된 바와 같이 베이스층(BSL)의 일면 상에서 연속적인 공정으로 형성되어 별도의 기판, 일 예로, 상부 기판(U_SUB)을 구성할 수 잇다. 상기 상부 기판(U_SUB)은 중간층(CTL) 등을 통해 제1 전극(PE1), 중간 전극들(CTE), 및 제2 전극(PE2) 등을 포함한 표시 소자층(DPL)과 결합할 수도 있다.
상기 중간층(CTL)은 표시 소자층(DPL)과 상부 기판(U_SUB) 사이의 접착력을 강화하기 위한 투명한 점착층(또는 접착층), 일 예로, 광학용 투명 접착층(Otically Clear Adhesive)일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 중간층(CTL)은 발광 소자들(LD)에서 방출되어 상부 기판(U_SUB)으로 진행하는 광의 굴절률을 변환하여 화소(PXL)의 발광 휘도를 향상시키기 위한 굴절률 변환층일 수도 있다. 실시예에 따라, 중간층(CTL)은 절연성 및 접착성을 갖는 절연 물질로 구성된 충진재를 포함할 수도 있다.
상부 기판(U_SUB)은 베이스층(BSL), 컬러 필터층(CFL), 제1 캡핑층(CPL1), 제2 뱅크(BNK2), 색 변환층(CCL), 및 제2 캡핑층(CPL2)을 포함할 수 있다.
베이스층(BSL)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 베이스층(BSL)은 기판(SUB)과 동일한 물질로 구성되거나, 또는 기판(SUB)과 상이한 물질로 구성될 수도 있다.
컬러 필터층(CFL)과 색 변환층(CCL)은 표시 소자층(DPL)과 마주보도록 베이스층(BSL)의 일면 상에 배치될 수 있다. 컬러 필터층(CFL)의 제1 컬러 필터(CF1)는 발광 영역(EMA)에서 색 변환층(CCL)과 대응하도록 베이스층(BSL)의 일면 상에 제공될 수 있다. 컬러 필터층(CFL)의 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역(NEA)에서 서로 중첩하도록 배치되어 차광 부재로 활용될 수 있다.
컬러 필터층(CFL)과 색 변환층(CCL) 사이에는 제1 캡핑층(CPL1)이 배치될 수 있다.
제1 캡핑층(CPL1)은 컬러 필터층(CFL) 상에 위치하여 상기 컬러 필터층(CFL)을 커버함으로써 상기 컬러 필터층(CFL)을 보호할 수 있다. 제1 캡핑층(CPL1)은 무기 재료를 포함한 무기막 또는 유기 재료를 포함한 유기막일 수 있다.
제1 캡핑층(CPL1)의 일면 상에는 제2 뱅크(BNK2)와 색 변환층(CCL)이 위치할 수 있다.
제2 뱅크(BNK2)는 화소(PXL)의 발광 영역(EMA)을 최종적으로 정의하는 댐 구조물일 수 있다. 제2 뱅크(BNK2)는 색 변환층(CCL)을 공급하는 단계에서 상기 색 변환층(CCL)이 공급되어야 할 발광 영역(EMA)을 최종적으로 정의하는 댐 구조물일 수 있다.
제2 뱅크(BNK2)와 색 변환층(CCL) 상에 제2 캡핑층(CPL2)이 전면적으로 배치될 수 있다.
제2 캡핑층(CPL2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제2 캡핑층(CPL2)은 유기 재료를 포함한 유기막으로 구성될 수도 있다. 제2 캡핑층(CPL2)은 색 변환층(CCL) 상에 위치하여 외부의 수분 및 습기 등으로부터 색 변환층(CCL)을 보호하여 색 변환층(CCL)의 신뢰성을 더욱 향상시킬 수 있다.
상술한 상부 기판(U_SUB)은 중간층(CTL)을 이용하여 표시 소자층(DPL)과 결합할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
PXL: 화소
ALE1, ALE2: 제1 및 제2 정렬 전극
LD1, LD2: 제1 및 제2 발광 소자
PE1, PE2: 제1 및 제2 전극
CTE: 중간 전극
PSV: 패시베이션층
VIA: 비아층
INS1: 제1 절연층
CH1, CH2, CH3, CH4: 제1 내지 제4 컨택홀
CNT1, CNT2, CNT3, CNT4: 제1 내지 제4 컨택부
TH1, TH2: 제1 및 제2 관통홀
OPN1, OPN2: 제1 및 제2 개구부
VIH1, VIH2: 제1 및 제2 비아홀
EMA: 발광 영역
NEA: 비발광 영역

Claims (20)

  1. 발광 영역 및 비발광 영역이 마련된 기판;
    상기 비발광 영역에 배치되며, 서로 이격된 제1 도전 패턴, 제2 도전 패턴, 및 제3 도전 패턴;
    상기 제1 내지 제3 도전 패턴들 상에 배치되며, 상기 제1 도전 패턴의 일 영역을 노출하는 제1 컨택부, 상기 제2 도전 패턴의 일 영역을 노출하는 제2 컨택부, 및 상기 제2 도전 패턴의 다른 영역을 노출하는 제3 컨택부를 포함한 비아층;
    상기 비아층 상에 배치되며, 서로 이격되게 배치된 제1 정렬 전극과 제2 정렬 전극;
    상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 배치된 발광 소자; 및
    서로 이격되게 배치되며, 상기 발광 소자와 전기적으로 연결된 제1 전극과 제2 전극을 포함하고,
    적어도 상기 비발광 영역에서 상기 제1 및 제2 전극들 중 적어도 하나는 상기 제1 컨택부를 통해 상기 제1 도전 패턴의 일 영역과 직접 접촉하고, 상기 제1 및 제2 정렬 전극들 중 적어도 하나는 상기 제2 컨택부를 통해 상기 제2 도전 패턴의 일 영역과 직접 접촉하는, 화소.
  2. 제1 항에 있어서,
    상기 제1 및 제2 도전 패턴들과 상기 비아층 사이에 위치한 패시베이션층;
    상기 제1 및 제2 정렬 전극들과 상기 발광 소자 사이에 위치한 제1 절연층;
    상기 발광 소자 상에 위치하며, 상기 발광 소자의 제1 및 제2 단부를 노출하는 제2 절연층;
    상기 제2 절연층 상에 배치된 제3 절연층을 더 포함하고,
    상기 제1 절연층은 상기 제1 컨택부에 대응하는 제1 관통홀 및 상기 제3 컨택부에 대응하는 제2 관통홀을 포함하는, 화소.
  3. 제2 항에 있어서,
    상기 제1 컨택부를 사이에 두고 서로 마주보는 상기 비아층의 양측면의 경사각은 상기 제1 관통홀을 사이에 두고 서로 마주보는 상기 제1 절연층의 양측면의 경사각과 동일하고,
    상기 제3 컨택부를 사이에 두고 서로 마주보는 상기 비아층의 양측면의 경사각은 상기 제2 관통홀을 사이에 두고 서로 마주보는 상기 제1 절연층의 양측면의 경사각과 동일한, 화소.
  4. 제3 항에 있어서,
    상기 패시베이션층은, 상기 제1 컨택부와 중첩하고 상기 제1 도전 패턴의 일 영역을 노출하는 제1 컨택홀, 상기 제2 컨택부와 중첩하고 상기 제2 도전 패턴의 일 영역을 노출하는 제2 컨택홀, 상기 제3 컨택부와 중첩하고 상기 제2 도전 패턴의 다른 영역을 노출하는 제3 컨택홀을 포함하고,
    상기 제2 절연층은 상기 제1 컨택홀에 대응하는 제1 개구부 및 상기 제3 컨택홀에 대응하는 제2 개구부를 포함하고,
    상기 제3 절연층은 상기 제1 개구부에 대응하는 제1 비아홀 및 상기 제2 개구부에 대응하는 제2 비아홀을 포함하는, 화소.
  5. 제4 항에 있어서,
    상기 제1 전극은, 상기 제3 절연층의 상기 제1 비아홀, 상기 제2 절연층의 상기 제1 개구부, 상기 제1 절연층의 상기 제1 관통홀, 상기 비아층의 제1 컨택부, 및 상기 패시베이션층의 상기 제1 컨택홀을 통하여 상기 제1 도전 패턴의 일 영역과 직접 접촉하고,
    상기 제2 정렬 전극은 상기 비아층의 상기 제2 컨택부 및 상기 패시베이션층의 상기 제2 컨택홀을 통하여 상기 제2 도전 패턴의 일 영역과 직접 접촉하는, 화소.
  6. 제5 항에 있어서,
    상기 기판과 상기 패시베이션층 사이에 배치되며, 상기 발광 소자와 전기적으로 연결된 적어도 하나의 트랜지스터;
    상기 기판과 상기 패시베이션층 사이에 배치되며, 상기 트랜지스터의 게이트 전극과 연결된 제1 스토리지 전극 및 상기 발광 소자와 전기적으로 연결된 제2 스토리지 전극을 포함한 커패시터;
    상기 기판과 상기 패시베이션층 사이에 배치되며, 제1 구동 전원의 전압이 공급되는 제1 전원 배선; 및
    상기 제1 전원 배선과 이격되게 배치되며, 상기 제1 구동 전원과 상이한 제2 구동 전원의 전압이 공급되는 제2 전원 배선을 더 포함하는, 화소.
  7. 제6 항에 있어서,
    상기 제1 도전 패턴은 상기 제2 스토리지 전극을 포함하고,
    상기 제2 도전 패턴은 상기 제2 전원 배선을 포함하는, 화소.
  8. 제7 항에 있어서,
    상기 비아층은 상기 제3 도전 패턴의 일 영역을 노출하는 제4 컨택부를 더 포함하고,
    상기 패시베이션층은 상기 제4 컨택부에 대응하며 상기 제3 도전 패턴의 일 영역을 노출하는 제4 컨택홀을 더 포함하는, 화소.
  9. 제8 항에 있어서,
    상기 제2 전극은 상기 제3 절연층의 상기 제2 비아홀, 상기 제2 절연층의 상기 제2 개구부, 상기 제1 절연층의 상기 제2 관통홀, 상기 비아층의 상기 제3 컨택부, 및 상기 패시베이션층의 상기 제3 컨택홀을 통해 상기 제2 도전 패턴의 다른 영역과 직접 접촉하고,
    상기 제1 정렬 전극은 상기 비아층의 상기 제4 컨택부 및 상기 패시베이션층의 상기 제4 컨택홀을 통해 상기 제3 도전 패턴의 일 영역과 직접 접촉하는, 화소.
  10. 제9 항에 있어서,
    상기 제3 도전 패턴은 상기 제1 전원 배선을 포함하는, 화소.
  11. 제9 항에 있어서,
    상기 비발광 영역에 위치하며, 상기 발광 영역에 대응하는 개구를 포함하는 제1 뱅크를 더 포함하고,
    상기 비아층의 상기 제2 및 제4 컨택부들은 상기 제1 뱅크와 중첩하고, 상기 비아층의 상기 제1 및 제3 컨택부들은 상기 제1 뱅크와 중첩하지 않는, 화소.
  12. 제9 항에 있어서,
    상기 제1 및 제2 전극들과 이격되게 배치된 중간 전극을 더 포함하는, 화소.
  13. 제12 항에 있어서,
    상기 발광 소자는,
    상기 제1 정렬 전극의 일측과 상기 제2 정렬 전극 사이에 위치하며, 상기 제1 전극에 전기적으로 연결된 제1 단부 및 상기 중간 전극에 전기적으로 연결된 제2 단부를 포함한 제1 발광 소자; 및
    상기 제1 정렬 전극의 타측과 상기 제2 정렬 전극 사이에 위치하며, 상기 중간 전극에 전기적으로 연결된 제1 단부 및 상기 제2 전극에 전기적으로 연결된 제2 단부를 포함한 제2 발광 소자를 포함하는, 화소.
  14. 제13 항에 있어서,
    상기 비발광 영역에서 상기 제1 뱅크 상에 위치하는 제2 뱅크;
    상기 발광 영역에서 상기 제1 및 제2 발광 소자들 상부에 위치하고 상기 제1 및 제2 발광 소자들에서 방출된 제1 색의 광을 제2 색의 광으로 변환하는 색 변환층; 및
    상기 색 변환층 상에 위치하여 상기 제2 색의 광을 선택적으로 투과하는 컬러 필터를 더 포함하는, 화소.
  15. 제11 항에 있어서,
    상기 제1 컨택부를 사이에 두고 서로 마주보는 상기 비아층의 양측면은 상기 제1 관통홀을 사이에 두고 서로 마주보는 상기 제1 절연층의 양측면보다 내측에 위치하고,
    상기 비아층의 양측면과 상기 제1 절연층의 양측면은 상기 제1 뱅크에 의해 커버되는, 화소.
  16. 표시 영역, 및 패드 영역을 포함한 비표시 영역이 제공된 기판;
    상기 표시 영역에 제공되며, 발광 영역과 비발광 영역을 각각 포함한 복수의 화소들; 및
    상기 패드 영역에 위치하며, 상기 화소들 각각과 전기적으로 연결된 패드를 포함하고,
    상기 복수의 화소들 각각은,
    상기 비발광 영역에 배치되며, 서로 이격된 제1 도전 패턴, 제2 도전 패턴, 및 제3 도전 패턴;
    상기 제1 내지 제3 도전 패턴들 상에 배치되며, 상기 상기 제1 도전 패턴의 일 영역을 노출하는 제1 컨택홀, 상기 제2 도전 패턴의 일 영역을 노출하는 제2 컨택홀, 및 상기 제2 도전 패턴의 다른 영역을 노출하는 제3 컨택홀을 포함한 패시베이션층;
    상기 패시베이션층 상에 배치되며, 상기 제1 컨택홀과 중첩하는 제1 컨택부, 상기 제2 컨택홀과 중첩하는 제2 컨택부, 및 상기 제3 컨택홀과 중첩하는 제3 컨택부를 포함한 비아층;
    상기 비아층 상에 배치되며, 서로 이격되게 배치된 제1 정렬 전극과 제2 정렬 전극;
    상기 제1 및 제2 정렬 전극들 상에 위치하며, 상기 제1 컨택부에 대응하는 제1 관통홀, 상기 제3 컨택부에 대응하는 제2 관통홀을 포함한 제1 절연층;
    상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 상기 제1 절연층 상에 배치된 발광 소자들;
    상기 발광 소자들 상에 위치하고, 상기 발광 소자들 각각의 양단부를 노출하며, 상기 제1 관통홀과 상기 제1 컨택부에 중첩하는 제1 개구부 및 상기 제2 관통홀과 상기 제3 컨택부에 중첩하는 제2 개구부를 포함하는 제2 절연층;
    상기 제2 절연층 상에 위치하며 상기 발광 소자들에 전기적으로 연결된 중간 전극;
    상기 중간 전극 상에 위치하고, 상기 제1 개구부에 대응하는 제1 비아홀 및 상기 제2 개구부에 대응하는 제2 비아홀을 포함한 제3 절연층; 및
    상기 제3 절연층 상에서 서로 이격되게 배치되며, 상기 발광 소자들에 전기적으로 연결된 제1 전극과 제2 전극을 포함하는, 표시 장치.
  17. 제16 항에 있어서,
    적어도 상기 비발광 영역에서 상기 제1 전극은 상기 제1 비아홀, 상기 제1 개구부, 상기 제1 관통홀, 상기 제1 컨택부, 및 상기 제1 컨택홀을 통해 상기 제1 도전 패턴의 일 영역과 직접 접촉하며,
    적어도 상기 비발광 영역에서 상기 제2 정렬 전극은 상기 제2 컨택부 및 상기 제2 컨택홀을 통해 상기 제2 도전 패턴의 일 영역과 직접 접촉하는, 표시 장치.
  18. 제16 항에 있어서,
    상기 패드는,
    상기 기판 상에 배치된 제1 패드 전극;
    상기 제1 패드 전극 상에 위치하며 상기 제1 패드 전극의 일 영역을 노출하는 제1 패드 전극 컨택홀을 포함한 상기 패시베이션층;
    상기 패시베이션층 상에 위치하며 상기 제1 패드 전극 컨택홀에 대응하는 제2 패드 전극 컨택홀을 포함하는 상기 제3 절연층; 및
    상기 제3 절연층 상에 위치하며 상기 제1 패드 전극 컨택홀과 상기 제2 패드 전극 컨택홀을 통해 상기 제1 패드 전극과 직접 접촉하는 제2 패드 전극을 포함하고,
    상기 제1 패드 전극은 상기 제1 내지 제3 도전 패턴들과 동일한 층에 제공되고 동일한 물질을 포함하며,
    상기 제2 패드 전극은 상기 제1 및 제2 전극들과 동일한 층에 제공되고 동일한 물질을 포함하는, 표시 장치.
  19. 제16 항에 있어서,
    상기 패드는,
    상기 기판 상에 배치된 제1 패드 전극;
    상기 제1 패드 전극 상에 위치하며 상기 제1 패드 전극의 일 영역을 노출하는 제1 패드 전극 컨택홀을 포함한 상기 패시베이션층;
    상기 패시베이션층 상에 위치하며 상기 제1 패드 전극 컨택홀에 대응하는 제2 패드 전극 컨택홀을 포함한 상기 제1 절연층;
    상기 제1 절연층 상에 위치하며 상기 제1 패드 전극 컨택홀과 상기 제2 패드 전극 컨택홀을 통해 상기 제1 패드 전극과 직접 접촉하는 제2 패드 전극; 및
    상기 제2 패드 전극 상에 위치하며 상기 제2 패드 전극의 일 영역을 노출하는 제3 패드 전극 컨택홀을 포함하는 상기 제3 절연층을 포함하고,
    상기 제1 패드 전극은 상기 제1 내지 제3 도전 패턴들과 동일한 층에 제공되고 동일한 물질을 포함하며,
    상기 제2 패드 전극은 상기 중간 전극과 동일한 층에 제공되고 동일한 물질을 포함하는, 표시 장치.
  20. 기판 상에 서로 이격된 제1 도전 패턴과 제2 도전 패턴을 형성하고, 상기 제1 및 제2 도전 패턴들 상에 패시베이션층을 형성하는 단계;
    상기 패시베이션층 상에, 상기 제2 도전 패턴 상의 상기 패시베이션층의 일 영역을 노출하는 제2 컨택부 및 상기 제1 도전 패턴과 대응하는 단차부를 포함한 비아 물질층을 형성하는 단계;
    건식 식각 방법으로 상기 패시베이션층의 일 영역을 제거하여 상기 제2 도전 패턴의 일부를 노출하는 단계;
    상기 비아 물질층 상에, 서로 이격된 제1 정렬 전극과 제2 정렬 전극을 형성하는 단계;
    상기 제1 및 제2 정렬 전극들 상에, 상기 단차부를 노출하는 제1 관통홀을 포함한 제1 절연층을 형성하는 단계;
    애싱(ashing) 방법으로 상기 단차부를 제거하여 그 하부에 위치한 상기 패시베이션층을 노출하는 제1 컨택부를 포함한 비아층을 형성하는 단계;
    상기 비아층 상에 뱅크를 형성하는 단계;
    상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 상기 제1 절연층 상에 발광 소자들을 정렬하는 단계;
    상기 발광 소자들과 상기 제1 절연층 상에, 상기 발광 소자들 각각의 양 단부를 노출하는 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에, 상기 발광 소자들과 전기적으로 연결된 중간 전극을 형성하는 단계;
    상기 중간 전극 상에, 상기 중간 전극을 커버하는 제3 절연층을 형성하는 단계; 및
    상기 제3 절연층 상에, 서로 이격되고 상기 발광 소자들과 전기적으로 연결된 제1 전극과 제2 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
KR1020220041715A 2022-04-04 2022-04-04 화소, 이를 포함한 표시 장치, 및 그의 제조 방법 KR20230143261A (ko)

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