KR20230117018A - 표시 장치 - Google Patents

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KR20230117018A
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area
pixel
electrically connected
wire
disposed
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KR1020220013691A
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노상용
손선권
채종철
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삼성디스플레이 주식회사
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Abstract

표시 장치는, 제1 영역, 제2 영역, 및 제3 영역을 포함한 표시 영역과 상기 표시 영역의 적어도 일측을 둘러싸는 비표시 영역을 포함한 기판; 상기 제1 영역에 배치된 제1 화소들, 상기 제2 영역에 배치된 제2 화소들, 및 상기 제3 영역에 배치된 제3 화소들; 상기 비표시 영역에 제공되며, 상기 제1 내지 제3 화소들 각각과 전기적으로 연결된 패드부; 상기 패드부와 상기 제1 영역 사이의 상기 비표시 영역에 배치된 제1 배선, 상기 패드부와 상기 제2 영역 사이의 상기 비표시 영역에 배치된 제2 배선, 및 상기 패드부와 상기 제2 영역 사이의 상기 비표시 영역에 배치되며, 상기 제2 배선과 이격되어 배치된 제3 배선을 포함한 배선부; 제1 방향으로 연장되며, 상기 제2 및 제3 영역들에 공통으로 배치된 브릿지 라인; 및 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제2 영역에 배치되어 상기 브릿지 라인과 전기적으로 연결된 연장 배선을 포함할 수 있다. 상기 연장 배선은 상기 제3 배선과 전기적으로 연결될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명은 비표시 영역이 감소된 표시 장치를 제공하는 데 목적이 있다.
실시예에 따른 표시 장치는, 제1 영역, 제2 영역, 및 제3 영역을 포함한 표시 영역과 상기 표시 영역의 적어도 일측을 둘러싸는 비표시 영역을 포함한 기판; 상기 제1 영역에 배치된 제1 화소들, 상기 제2 영역에 배치된 제2 화소들, 및 상기 제3 영역에 배치된 제3 화소들; 상기 비표시 영역에 제공되며, 상기 제1 내지 제3 화소들 각각과 전기적으로 연결된 패드부; 상기 패드부와 상기 제1 영역 사이의 상기 비표시 영역에 배치된 제1 배선, 상기 패드부와 상기 제2 영역 사이의 상기 비표시 영역에 배치된 제2 배선, 및 상기 패드부와 상기 제2 영역 사이의 상기 비표시 영역에 배치되며, 상기 제2 배선과 이격되어 배치된 제3 배선을 포함한 배선부; 제1 방향으로 연장되며, 상기 제2 및 제3 영역들에 공통으로 배치된 브릿지 라인; 및 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제2 영역에 배치되어 상기 브릿지 라인과 전기적으로 연결된 연장 배선을 포함할 수 있다. 상기 연장 배선은 상기 제3 배선과 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 패드부는, 상기 비표시 영역에 제공되며, 상기 제1 화소들과 전기적으로 연결된 제1 패드, 상기 제2 화소들과 전기적으로 연결된 제2 패드, 및 상기 제3 화소들과 전기적으로 연결된 제3 패드를 포함할 수 있다. 상기 제1 배선은 상기 제1 화소들 중 대응하는 제1 화소와 상기 제1 패드를 전기적으로 연결하고, 상기 제2 배선은 상기 제2 화소들 중 대응하는 제2 화소와 상기 제2 패드를 전기적으로 연결하며, 상기 제3 배선은 상기 제3 화소들 중 대응하는 제3 화소와 상기 제3 패드를 전기적으로 연결할 수 있다.
실시예에 있어서, 상기 제1 패드는 상기 제1 화소들 각각과 전기적으로 연결된 복수 개의 제1 패드들을 포함하고, 상기 제2 패드는 상기 제2 화소들 각각과 전기적으로 연결된 복수 개의 제2 패드들을 포함하고, 상기 제3 패드들은 상기 제3 화소들 각각과 전기적으로 연결된 복수 개의 제3 패드들을 포함할 수 있다. 여기서, 상기 제1 패드들의 개수는 상기 제2 패드들의 개수와 상기 제3 패드들의 개수를 더한 값과 동일할 수 있다.
실시예에 있어서, 상기 제1 영역은 상기 제1 화소들 각각이 위치한 제1 화소 영역 및 상기 제1 방향으로 인접한 제1 화소 영역들 사이에 위치한 제1 더미 영역을 포함할 수 있고, 상기 제2 영역은 상기 제2 화소들 각각이 위치한 제2 화소 영역 및 상기 제1 방향으로 인접한 제2 화소 영역들 사이에 위치한 제2 더미 영역을 포함할 수 있고, 상기 제3 영역은 상기 제3 화소들 각각이 위치한 제3 화소 영역 및 상기 제1 방향으로 인접한 제3 화소 영역들 사이에 위치한 제3 더미 영역을 포함할 수 있다.
실시예에 있어서, 상기 제1 화소 영역, 상기 제2 화소 영역, 및 상기 제3 화소 영역은 서로 동일한 크기를 가질 수 있다. 또한, 상기 제1 더미 영역, 상기 제2 더미 영역, 및 상기 제3 더미 영역은 서로 동일한 크기를 가질 수 있다.
실시예에 있어서, 상기 제1 화소 영역과 상기 제1 더미 영역 각각에는 상기 제1 배선과 전기적으로 연결된 제1 신호 배선이 위치하고, 상기 제2 화소 영역에는 상기 제2 배선과 전기적으로 연결된 제2 신호 배선이 위치하고, 상기 제2 더미 영역에는 상기 제3 배선과 전기적으로 연결된 상기 연장 배선이 위치하고, 상기 제3 화소 영역에는 상기 브릿지 라인을 통해 상기 연장 배선과 전기적으로 연결된 제3 신호 배선이 위치하며, 상기 제3 더미 영역에는 상기 제3 신호 배선과 이격된 더미 라인이 위치할 수 있다.
실시예에 있어서, 상기 제1 신호 배선, 상기 제2 신호 배선, 상기 제3 신호 배선, 상기 연장 배선, 상기 더미 라인은 동일한 층에 제공되며, 동일한 물질을 포함할 수 있다.
실시예에 있어서, 상기 제1 내지 제3 화소들 각각은, 상기 기판 상에 위치하며 적어도 하나의 트랜지스터를 포함한 화소 회로층; 및 상기 화소 회로층 상에 위치하며 상기 트랜지스터와 전기적으로 연결된 발광 소자를 포함한 표시 소자층을 포함할 수 있다. 여기서, 상기 화소 회로층은 적어도 하나의 절연층 및 적어도 하나의 도전층을 포함할 수 있다.
실시예에 있어서, 상기 적어도 하나의 절연층은, 상기 기판 상에 배치된 버퍼층; 상기 버퍼층 상에 배치된 게이트 절연층; 상기 게이트 절연층 상에 배치된 층간 절연층; 및 상기 층간 절연층 상에 배치된 패시베이션층을 포함할 수 있다. 또한, 상기 적어도 하나의 도전층은, 상기 기판과 상기 버퍼층 사이에 배치된 제1 도전층; 상기 게이트 절연층 상에 배치된 제2 도전층; 상기 층간 절연층 상에 배치된 제3 도전층을 포함할 수 있다.
실시예에 있어서, 상기 제1 도전층은 상기 제1 신호 배선, 상기 제2 신호 배선, 상기 제3 신호 배선, 상기 연장 배선, 및 상기 더미 라인을 포함할 수 있다. 상기 제3 도전층은 상기 브릿지 라인을 포함할 수 있다.
실시예에 있어서, 상기 연장 배선과 상기 제3 신호 배선은 상기 브릿지 라인을 통해 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 제2 영역에서, 상기 연장 배선은 상기 버퍼층, 상기 게이트 절연층, 및 상기 층간 절연층을 순차적으로 관통하는 제1 컨택부를 통하여 상기 브릿지 라인의 일 영역과 전기적으로 연결될 수 있다. 상기 제3 영역에서, 상기 제3 신호 배선은 상기 버퍼층, 상기 게이트 절연층, 및 상기 층간 절연층을 순차적으로 관통하는 제2 컨택부를 통하여 상기 브릿지 라인의 다른 영역과 전기적으로 연결될 수 있다.
실시예에 있어서, 평면 상에서 볼 때, 상기 제1 컨택부와 상기 제2 컨택부는 상기 제1 방향을 따라 동일 선상에 위치할 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 제2 영역에서 상기 연장 배선과 동일한 열에 위치하고 상기 연장 배선과 전기적으로 분리된 보조 배선을 더 포함할 수 있다.
실시예에 있어서, 상기 보조 배선은 상기 연장 배선과 동일한 층에 제공되며, 동일한 물질을 포함할 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 패드부와 상기 제1 영역 사이의 상기 비표시 영역에 배치된 제1 정전기 방지부; 상기 패드부와 상기 제2 영역 사이의 상기 비표시 영역에 배치된 제2 정전기 방지부; 및 상기 제1 방향으로 연장되며 상기 비표시 영역에 공통으로 제공된 공통 라인을 포함할 수 있다. 여기서, 상기 제1 정전기 방지부는 상기 공통 라인 및 상기 제1 배선과 전기적으로 연결되고, 상기 제2 정전기 방지부는 상기 공통 라인 및 상기 제2 배선과 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 제1 및 제2 정전기 방지부는 적어도 하나의 방전 트랜지스터를 포함할 수 있다.
실시예에 있어서, 상기 제1 내지 제3 화소들 각각의 표시 소자층은, 상기 화소 회로층 상에서 서로 이격되게 배치된 제1 정렬 전극과 제2 정렬 전극; 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 배치된 상기 발광 소자; 상기 발광 소자의 일 단부 및 상기 제1 정렬 전극에 전기적으로 연결된 제1 화소 전극; 및 상기 발광 소자의 타 단부 및 상기 제2 정렬 전극에 전기적으로 연결된 제2 화소 전극을 포함할 수 있다.
실시예에 있어서, 상기 제1 내지 제3 패드들 각각은, 상기 층간 절연층 상에 배치된 제1 패드 전극; 상기 제1 패드 전극 상에 배치되어 상기 제1 패드 전극과 전기적으로 연결된 제2 패드 전극; 제1 절연층을 사이에 두고 상기 제2 패드 전극 상에 배치되어 상기 제2 패드 전극과 전기적으로 연결된 제3 패드 전극; 및 제2 절연층을 사이에 두고 상기 제3 패드 전극 상이 배치되어 상기 제3 패드 전극과 전기적으로 연결된 제4 패드 전극을 포함할 수 있다.
실시예에 따른 표시 장치는, 제1 영역, 제2 영역, 및 제3 영역을 포함한 표시 영역과 상기 표시 영역의 적어도 일측을 둘러싸는 비표시 영역을 포함한 기판; 상기 제1 영역에 배치된 제1 화소들, 상기 제2 영역에 배치된 제2 화소들, 및 상기 제3 영역에 배치된 제3 화소들; 상기 비표시 영역에 제공되며, 상기 제1 화소들과 전기적으로 연결된 제1 패드, 상기 제2 화소들과 전기적으로 연결된 제2 패드, 및 상기 제3 화소들과 전기적으로 연결된 제3 패드를 포함한 패드부; 제1 방향으로 연장되며, 상기 제2 및 제3 영역들에 공통으로 배치된 브릿지 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제2 영역에 배치되고 상기 브릿지 라인과 전기적으로 연결된 연장 배선; 상기 패드부와 상기 제1 영역 사이의 상기 비표시 영역에 배치되어 상기 제1 화소들과 전기적으로 연결된 제1 배선; 상기 패드부와 상기 제2 영역 사이의 상기 비표시 영역에 배치되어 상기 제2 화소들과 전기적으로 연결된 제2 배선; 및 상기 패드부와 상기 제2 영역 사이의 상기 비표시 영역에 배치되며, 상기 제2 배선과 이격되어 배치된 제3 배선을 포함할 수 있다. 여기서, 상기 제3 배선은 상기 연장 배선 및 상기 브릿지 라인을 통해 상기 제3 화소들과 전기적으로 연결될 수 있다. 상기 제1 패드는 상기 제1 화소들 각각과 전기적으로 연결된 복수개의 제1 패드들을 포함하고, 상기 제2 패드는 상기 제2 화소들 각각과 전기적으로 연결된 복수개의 제2 패드들을 포함하고, 상기 제3 패드는 상기 제3 화소들 각각과 전기적으로 연결된 복수 개의 제3 패드들을 포함할 수 있다. 상기 제1 패드들의 개수는 상기 제2 패드들의 개수와 상기 제3 패드들의 개수를 더한 값과 동일할 수 있다.
본 발명의 실시예에 따른 표시 장치는, 표시 영역을 제1 영역, 제2 영역, 및 제3 영역으로 구분하고, 상기 제2 영역에 배치된 연장 배선과 상기 제2 영역과 상기 제3 영역에 공통으로 배치된 브릿지 라인을 통해 패드부로부터의 신호를 상기 제3 영역에 배치된 화소들로 공급할 수 있다. 상기 연장 배선과 상기 브릿지 라인을 이용하여 상기 화소들로 신호를 인가함에 따라 비표시 영역에 위치한 배선부(또는 팬아웃 라인)의 일부를 생략하여 상기 비표시 영역의 면적을 줄일 수 있는 표시 장치가 구현될 수 있다.
본 발명의 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2는 도 1의 발광 소자의 개략적인 단면도이다.
도 3 및 도 4는 실시예에 따른 표시 장치를 개략적으로 도시한 평면도들이다.
도 5 및 도 6은 도 3에 도시된 제1, 제2, 및 제3 화소들 각각에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
도 7은 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 8 내지 도 11은 각각 도 7에 도시된 제1, 제2, 및 제3 화소들 각각의 적층 구조를 나타낸 개략적인 단면도들이다.
도 12는 도 3의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도이다.
도 13은 도 3의 EA1 영역을 확대한 개략적인 평면도이다.
도 14는 도 13의 EA2 영역을 확대한 개략적인 평면도이다.
도 15는 도 14의 EA4 영역을 확대한 개략적인 평면도이다.
도 16은 도 15의 제1 정전기 방지부를 다른 실시예에 따라 도시한 개략적인 평면도이다.
도 17은 실시예에 따른 제1 영역의 화소 회로층을 개략적으로 나타낸 평면도이다.
도 18은 실시예에 따른 제1 영역의 표시 소자층을 개략적으로 나타낸 평면도이다.
도 19 및 도 20은 도 13의 EA3 영역을 확대한 개략적인 평면도들이다.
도 21은 도 19의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이다.
도 22는 도 19의 Ⅲ ~ Ⅲ'선에 따른 개략적인 단면도이다.
도 23은 도 19의 Ⅳ ~ Ⅳ'선에 따른 개략적인 단면도이다.
도 24는 도 19의 Ⅴ ~ Ⅴ'선에 따른 개략적인 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소(일 예로 '제2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소 (일 예로 '제2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 실시예에 따른 발광 소자(LD)를 개략적으로 도시한 사시도이며, 도 2는 도 1의 발광 소자(LD)의 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 실시예에 있어서, 발광 소자(LD)의 종류 및/또는 형상이 도 1 및 도 2에 도시된 실시예에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체(또는 적층 패턴)로 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 서로 마주보는 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)과 제2 반도체층(13) 중 하나의 반도체층이 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)과 제2 반도체층(13) 중 나머지 반도체층이 위치할 수 있다. 일 예로, 발광 소자(LD)의 제1 단부(EP1)에는 제2 반도체층(13)이 위치할 수 있고, 해당 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)이 위치할 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 도 1에 도시된 바와 같이 길이 방향으로 긴(또는 종횡비가 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상을 가질 수 있다. 다른 예로, 발광 소자(LD)는 길이 방향으로 짧은(또는 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다. 또 다른 예로, 발광 소자(LD)는 종횡비가 1인 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다.
이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale)(또는 나노 미터) 내지 마이크로 스케일(micro scale)(또는 마이크로 미터) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)가 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 경우, 발광 소자(LD)의 직경(D)은 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 여기서, 제1 반도체층(11)은 발광 소자(LD)의 제2 단부(EP2)에 위치할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 실시예에서, 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer)(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)은 발광 소자(LD)의 제1 단부(EP1)에 위치할 수 있다.
실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 컨택 전극(미도시, 이하 '제1 컨택 전극' 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 컨택 전극(미도시, 이하 '제2 컨택 전극'이라 함)을 더 포함할 수도 있다.
제1 및 제2 컨택 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 컨택 전극들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 컨택 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 컨택 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다. 여기서, 아연 산화물(ZnOx)는 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제1 및 제2 컨택 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 컨택 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 컨택 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 컨택 전극들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 및 제2 컨택 전극들은 불투명 금속을 포함할 수도 있다.
실시예에 있어서, 발광 소자(LD)는 절연막(14)(또는 절연 피막)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 컨택 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 컨택 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 상기 제1 컨택 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 컨택 전극의 외주면의 일부만을 둘러싸고 상기 제1 컨택 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 타 단부(또는 상 단부)에 제1 컨택 전극이 배치되고, 상기 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 컨택 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 컨택 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 산화 타이타늄(TiOx), 하프늄 산화물(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnOx), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFX), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNX), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일층의 형태로 제공되거나 이중층을 포함한 다중층의 형태로 제공될 수 있다. 일 예로, 절연막(14)이 순차적으로 적층된 제1 절연 레이어와 제2 절연 레이어를 포함한 이중층으로 구성될 경우, 상기 제1 절연 레이어와 상기 제2 절연 레이어는 서로 상이한 물질(또는 재료)로 구성될 수 있으며, 상이한 공정으로 형성될 수 있다. 실시예에 따라, 상기 제1 절연 레이어와 상기 제2 절연 레이어는 동일한 물질을 포함하여 연속적인 공정에 의해 형성될 수도 있다.
실시예에 따라, 발광 소자(LD)는, 코어-쉘(core-shell) 구조의 발광 패턴으로 구현될 수도 있다. 이 경우, 상술한 제1 반도체층(11)이 발광 소자(LD)의 코어(core), 즉, 가운데(또는 중앙)에 위치할 수 있고, 활성층(12)이 상기 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있으며, 제2 반도체층(13)이 상기 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 또한, 발광 소자(LD)는 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 컨택 전극(미도시)을 더 포함할 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘 구조의 발광 패턴의 외주면에 제공되며 투명한 절연 물질을 포함한 절연막(14)을 더 포함할 수 있다. 코어-쉘 구조의 발광 패턴으로 구현된 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 3 및 도 4는 실시예에 따른 표시 장치(DD)를 개략적으로 도시한 평면도들이다.
도 3 및 도 4에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치(DD), 특히 상기 표시 장치(DD)에 구비되는 표시 패널(DP)의 구조를 간략하게 도시하였다.
실시예에 있어서, 두 구성들 간의 "연결"이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있으나, 이에 한정되지 않는다.
표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
도 1 내지 도 4를 참조하면, 실시예에 따른 표시 장치(DD)는 기판(SUB), 화소들(PXL), 및 배선부(LP)를 포함할 수 있다.
표시 장치(DD)는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(passive matrix type) 표시 장치와 액티브 매트릭스형(active matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치(DD)가 액티브 매트릭스형 표시 장치로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 표시 장치(DD)가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 편의를 위하여 도 3 및 도 4에서는 표시 장치(DD)가 한 쌍의 장변과 한 쌍의 단변을 갖는 직사각 형상인 경우를 나타내었으며, 장변의 연장 방향(또는 수평 방향)을 제1 방향(DR1), 단변의 연장 방향(또는 수직 방향)을 제2 방향(DR2)으로 표시하였다. 직사각형의 판상으로 제공되는 표시 장치(DD)는 하나의 장변과 하나의 단변이 접하는(또는 만나는) 모서리부가 라운드 형상을 가질 수도 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 화소들(PXL) 각각이 배치되는 화소 영역을 포함한 표시 영역(DA)과, 표시 영역(DA)의 주변에 배치되는(또는 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 제1 표시 영역(DA1)과 제2 표시 영역(DA2)을 포함할 수 있다. 일 예로, 표시 영역(DA)은 패드부(PDP)와의 대응 여부에 따라 제1 표시 영역(DA1)과 제2 표시 영역(DA2)으로 구획될 수 있다. 제1 표시 영역(DA1)은 패드부(PDP)와 대응되는 표시 영역(DA)의 일 영역이고, 제2 표시 영역(DA2)은 패드부(PDP)와 대응되지 않는 표시 영역(DA)의 일 영역일 수 있다.
또한, 표시 영역(DA)은 제1 영역(A1), 제2 영역(A2), 및 제3 영역(A3)을 포함할(또는 제1 영역(A1), 제2 영역(A2), 및 제3 영역(A3)으로 구획될) 수 있다. 제1, 제2, 및 제3 영역(A1, A2, A3)은 표시 영역(DA)의 서로 다른 영역일 수 있다. 일 예로, 제1 영역(A1)과 제2 영역(A2)은 제1 표시 영역(DA1)의 서로 다른 영역일 수 있고, 제3 영역(A3)은 제2 표시 영역(DA2)일 수 있다. 이하의 실시예에서는, 제2 표시 영역(DA2)이 제3 영역(A3)으로 명명될 수도 있다.
제1 영역(A1)은 패드부(PDP)로부터 직접 소정의 신호를 전달받는 화소들(PXL)이 배치된 제1 표시 영역(DA1)의 일 영역일 수 있다. 일 예로, 제1 영역(A1)은 패드부(PDP)의 패드들(P)과 대응되는 제1 표시 영역(DA1)의 일 영역일 수 있다.
제3 영역(A3)은 패드부(PDP)로부터 직접 소정의 신호를 전달받지 않고 인접 표시 영역(DA), 일 예로, 제1 표시 영역(DA1)에 배치된 연장 배선을 통해 패드부(PDP)로부터 소정의 신호를 전달받는 화소들(PXL)이 배치된 표시 영역(DA)의 일 영역일 수 있다.
제2 영역(A2)은 제1 영역(A1)과 제3 영역(A3) 사이에 위치하며, 패드부(PDP)로부터 직접 소정의 신호를 전달받는 화소들(PXL)이 배치된 제1 표시 영역(DA1)의 일 영역일 수 있다. 또한, 평면 상에서 볼 때, 제2 영역(A2)은 패드부(PDP)와 대응하는 제1 표시 영역(DA1)의 일 영역일 수 있다. 실시예에 있어서, 제2 영역(A2)에는 상기 연장 배선이 배치될 수 있다. 제3 영역(A3)에 배치된 화소들(PXL)은 상기 제2 영역(A2)에 배치된 상기 연장 배선을 통해 패드부(PDP)로부터 소정의 신호를 전달받을 수 있다.
화소들(PXL)은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 일 예로, 화소들(PXL) 각각은 상기 표시 영역(DA)의 일 영역인 화소 영역에 제공될 수 있다. 실시예에 있어서, 화소들(PXL) 각각은 인접한 화소(PXL)와 함께 스트라이프 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 이에 한정되지는 않는다.
화소들(PXL) 각각은 대응하는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일(또는 나노 미터) 내지 마이크로 스케일(또는 마이크로 미터) 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들(LD)과 서로 병렬로 연결될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 화소들(PXL) 각각의 광원을 구성할 수 있다.
실시예에 있어서, 화소들(PXL)은 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)를 포함할 수 있다.
제1 화소(PXL1)는 제1 표시 영역(DA1)의 제1 영역(A1)에 위치할 수 있다. 제1 화소(PXL1)는 패드부(PDP)의 대응하는 패드(P)와 직접 전기적으로 연결되어 상기 대응하는 패드(P)로부터 소정의 신호를 직접 전달받을 수 있다. 제1 표시 영역(DA1)의 제1 영역(A1)에 배치된 제1 화소(PXL1)에 대한 자세한 설명은 도 14, 도 17, 및 도 18을 참조하여 후술하기로 한다.
제2 화소(PXL2)는 제1 표시 영역(DA1)의 제2 영역(A2)에 위치할 수 있다. 제2 화소(PXL2)는 패드부(PDP)의 대응하는 패드(P)와 직접 전기적으로 연결되어 상기 대응하는 패드(P)로부터 소정의 신호를 직접 전달받을 수 있다.
제3 화소(PXL3)는 제3 영역(A3)(또는 제2 표시 영역(DA2))에 위치할 수 있다. 제3 화소(PXL3)는 제2 영역(A2)에 배치된 연장 배선을 통해 패드부(PDP)로부터 소정의 신호를 전달받을 수 있다.
제1 표시 영역(DA1)의 제2 영역(A2)에 배치된 제2 화소(PXL2) 및 제3 영역(A3)(또는 제2 표시 영역(DA2))에 배치된 제3 화소(PXL3)에 대한 자세한 설명은 도 19 내지 도 24를 참조하여 후술하기로 한다.
비표시 영역(NDA)은, 화소들(PXL)을 구동하기 위하여 상기 화소들(PXL)과 전기적으로 연결된 소정의 배선들(일 예로, 팬-아웃 라인들), 패드들(P), 및/또는 내장 회로부가 제공되는 영역일 수 있다. 일 예로, 비표시 영역(NDA)에는 배선부(LP) 및 패드부(PDP)가 제공될 수 있다.
비표시 영역(NDA)은 팬아웃 영역(FTA)과 패드 영역(PDA)을 포함할 수 있다.
패드 영역(PDA)은 패드부(PDP)가 위치하는 비표시 영역(NDA)의 일 영역으로, 비표시 영역(NDA)의 가장 자리(또는 테두리)에 가장 인접하게 위치할 수 있다.
팬아웃 영역(FTA)은 배선부(LP)가 위치하는 비표시 영역(NDA)의 일 영역으로, 비표시 영역(NDA)에서 표시 영역(DA)과 인접하게 위치할 수 있다. 일 예로, 팬아웃 영역(FTA)은 패드 영역(PDA)과 표시 영역(DA) 사이에 위치한 비표시 영역(NDA)의 일 영역일 수 있다. 실시예에 따라, 비표시 영역(NDA)은 표시 영역(DA)에 위치한 신호 배선들과 전기적으로 연결되어 정전기 발생을 방지하는 정전기 방지 회로가 위치한 정전기 방지 회로 영역을 포함할 수 있다. 일 예로, 정전기 방지 회로 영역은 팬아웃 영역(FTA)일 수 있다.
팬아웃 영역(FTA)에는 배선부(LP)가 위치할 수 있고, 패드 영역(PDA)에는 패드부(PDP)가 위치할 수 있다.
배선부(LP)는 화소들(PXL)에 연결된 신호 배선들과 전기적으로 연결되어 구동부(DIC)로부터 인가되는 소정의 신호를 상기 신호 배선들로 전달할 수 있다. 배선부(LP)는 팬아웃 영역(FTA)에 위치하여 구동부(DIC)와 화소들(PXL)을 전기적으로 연결하는 팬아웃 라인들일 수 있다.
배선부(LP)는 제1 배선(LP1), 제2 배선(LP2), 및 제3 배선(LP3)을 포함할 수 있다.
제1 배선(LP1)은 제1 영역(A1)과 패드부(PDP)(또는 패드 영역(PDA)) 사이에 위치한 비표시 영역(NDA)(또는 팬아웃 영역(FTA))의 일 영역에 배치될 수 있다. 제1 배선(LP1)은 복수 개로 제공될 수 있으며, 제1 화소들(PXL1)과 전기적으로 연결된 팬아웃 라인들을 포함할 수 있다. 일 예로, 제1 배선(LP1)은 그의 연장 방향(일 예로, 제2 방향(DR2))으로 최단 거리를 갖는 직선부로 이루어진 팬아웃 라인들을 포함할 수 있다. 제1 배선(LP1)은 제1 영역(A1)에 위치한 제1 화소들(PXL1)에 연결된 신호 배선들과 전기적으로 연결되어 구동부(DIC)로부터 인가되는 소정의 신호를 상기 신호 배선들을 통해 상기 제1 화소들(PXL1)로 전달할 수 있다.
제2 배선(LP2)은 제2 영역(A2)과 패드부(PDP)(또는 패드 영역(PDA)) 사이에 위치한 비표시 영역(NDA)(또는 팬아웃 영역(FTA))의 일 영역에 배치될 수 있다. 제2 배선(LP2)은 복수 개로 제공될 수 있으며, 제2 화소들(PXL2)과 전기적으로 연결된 팬아웃 라인들을 포함할 수 있다. 일 예로, 제2 배선(LP2)은 그의 연장 방향(일 예로, 제2 방향(DR2))으로 최단 거리를 갖는 직선부로 이루어진 팬아웃 라인들을 포함할 수 있다. 제2 배선(LP2)은 제2 영역(A2)에 위치한 제2 화소들(PXL2)에 연결된 신호 배선들과 전기적으로 연결되어 구동부(DIC)로부터 인가되는 소정의 신호를 상기 신호 배선들을 통해 상기 제2 화소들(PXL2)로 전달할 수 있다.
제3 배선(LP3)은 제2 영역(A2)과 패드부(PDP)(또는 패드 영역(PDA)) 사이에 위치한 비표시 영역(NDA)(또는 팬아웃 영역(FTA))의 일 영역에 배치될 수 있다. 제3 배선(LP3)은 복수 개로 제공될 수 있으며, 상기 연장 배선들과 전기적으로 연결된 팬아웃 라인들을 포함할 수 있다. 일 예로, 제3 배선(LP3)은 그의 연장 방향(일 예로, 제2 방향(DR2))으로 최단 거리를 갖는 직선부로 이루어진 팬아웃 라인들을 포함할 수 있다. 제3 배선(LP3)은 제2 영역(A2)에 배치된 연장 배선들과 전기적으로 연결되어 구동부(DIC)로부터 인가되는 소정의 신호를 상기 연장 배선들을 통해 상기 제3 화소들(PXL3)로 전달할 수 있다.
제3 배선(LP3)은 제2 영역(A2)과 대응하는 팬아웃 영역(FTA)에서 제2 배선(LP2)과 이격되게 배치될 수 있다. 일 예로, 제2 영역(A2)과 대응하는 팬아웃 영역(FTA)에서 제2 배선(LP2)과 제3 배선(LP3)은 제1 방향(DR1)을 따라 서로 교번하여 배열될 수 있다.
실시예에 있어서, 제3 영역(A3)(또는 제2 표시 영역(DA2))과 비표시 영역(NDA) 사이에는 배선부(LP)가 배치되지 않을 수 있다.
패드부(PDP)는 패드 영역(PDA)에 배치되며, 표시 영역(DA)에 배치된 화소들(PXL) 및/또는 내장 회로부를 구동하기 위한 구동 전원들 및 신호들을 공급(또는 전달)할 수 있다. 패드부(PDP)는 배선부(LP)와 전기적으로 연결된 패드들(P)을 포함할 수 있다.
패드들(P)은 배선부(LP)와 전기적으로 연결되어 화소들(PXL)로 소정의 신호를 전달할 수 있다. 일 예로, 패드들(P)의 일부는 제1 배선(LP1)과 전기적으로 연결되어 제1 화소(PXL1)로 소정의 신호를 전달할 수 있다. 패드들(P)의 다른 일부는 제2 배선(LP2)과 전기적으로 연결되어 제2 화소(PXL2)로 소정의 신호를 전달할 수 있다. 패드들(P)의 나머지는 제3 배선(LP3)과 전기적으로 연결되어 제3 화소(PXL3)로 소정의 신호를 전달할 수 있다.
표시 장치(DD)는 도 4에 도시된 바와 같이 패드부(PDP)를 통해 표시 패널(DP)에 연결되는 회로 기판(FPCB)을 더 포함할 수 있다. 회로 기판(FPCB)은 연성 회로 기판일 수 있으나, 이에 한정되지는 않는다.
회로 기판(FPCB)은 인쇄회로기판으로부터 입력되는 각종 신호를 처리하여 표시 패널(PD) 측으로 출력할 수 있다. 이를 위하여, 회로 기판(FPCB)의 일 단은 표시 패널(DP)에 부착될 수 있으며, 상기 일 단과 마주보는 타 단은 상기 인쇄회로기판에 부착될 수 있다. 회로 기판(FPCB)은 전도성 접착 부재에 의해 표시 패널(DP) 및 인쇄회로기판 각각에 접속될 수 있다. 전도성 접착 부재는, 일 예로 이방성 도전 필름을 포함할 수 있다.
회로 기판(FPCB) 상에는 구동부(DIC)가 실장될 수 있다. 구동부(DIC)는 일 예로 집적회로(integrated circuit, IC)일 수 있다. 구동부(DIC)는 인쇄회로기판으로부터 출력된 구동 신호들을 수신하고, 수신된 구동 신호들에 기반하여 화소들(PXL)에 제공될 소정의 신호들 및 소정의 구동 전원의 전압 등을 출력할 수 있다. 상술한 소정의 신호들 및 소정의 구동 전원의 전압은 입/출력 패드들의 일부를 통하여 패드부(PDP)의 대응하는 패드(P)로 공급될 수 있다.
도 5 및 도 6은 도 3에 도시된 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
예를 들어, 도 5 및 도 6은 액티브 매트릭스형 표시 장치에 적용될 수 있는 화소(PXL)(또는, 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각)에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 도시하였다. 다만, 실시예에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 1 내지 도 6을 참조하면, 실시예에 따라, 발광부(EMU)(또는 발광 유닛)는 제1 구동 전원(VDD)에 접속하여 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 배선(PL1)과 제2 구동 전원(VSS)에 접속하여 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 배선(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광부(EMU)는, 화소 회로(PXC) 및 제1 전원 배선(PL1)을 경유하여 제1 구동 전원(VDD)에 접속된 제1 화소 전극(PE1)(또는 제1 전극), 제2 전원 배선(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 화소 전극(PE2)(또는 제2 전극), 상기 제1 및 제2 화소 전극들(PE1, PE2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 실시예에 있어서, 제1 화소 전극(PE1)은 애노드(anode)일 수 있고, 제2 화소 전극(PE2)은 캐소드(cathode)일 수 있다.
발광부(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 화소 전극(PE1)을 통하여 제1 구동 전원(VDD)에 연결된 일 단부 및 제2 화소 전극(PE2)을 통하여 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 서로 상이한 전원의 전압이 공급되는 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다.
발광부(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)의 해당 프레임 데이터의 계조 값에 대응하는 구동 전류가 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
한편, 발광 소자들(LD)의 양 단부가 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 동일한 방향으로 연결된 실시예에 대하여 설명하였으나, 이에 한정되지는 않는다. 실시예에 따라, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 화소 전극들(PE1, PE2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 화소 전극들(PE1, PE2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 화소 전극들(PE1, PE2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 또한, 화소 회로(PXC)는 화소(PXL)의 제어 라인(CLi) 및 센싱 라인(SENj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si), j번째 데이터 라인(Dj), i번째 제어 라인(CLi), 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광부(EMU)로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로써, 제1 구동 전원(VDD)과 발광부(EMU) 사이에 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자는 제1 전원 배선(PL1)을 통하여 제1 구동 전원(VDD)에 연결(또는 접속)될 수 있고, 제1 트랜지스터(T1)의 제2 단자는 제2 노드(N2)와 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라, 제1 구동 전원(VDD)에서 제2 노드(N2)를 통하여 발광부(EMU)로 인가되는 구동 전류의 양을 제어할 수 있다. 실시예에 있어서, 제1 트랜지스터(T1)의 제1 단자는 드레인 전극이고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있으나, 이에 한정되는 것은 아니다. 제1 트랜지스터(T1)의 타입(또는 종류)에 따라, 제1 단자가 소스 전극일 수 있고 제2 단자가 드레인 전극일 수도 있다.
제2 트랜지스터(T2)는 스캔 신호에 응답하여 화소(PXL)를 선택하고, 화소(PXL)를 활성화하는 스위칭 트랜지스터로써 데이터 라인(Dj)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(Dj)에 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 연결되는 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 센싱 라인(SENj)에 연결함으로써, 센싱 라인(SENj)을 통하여 센싱 신호를 획득하고, 센싱 신호를 이용하여 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 화소(PXL)의 특성을 검출할 수 있다. 화소(PXL)의 특성에 대한 정보는 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데 이용될 수 있다. 제3 트랜지스터(T3)의 제2 단자는 제1 트랜지스터(T1)의 제2 단자에 연결될 수 있고, 제3 트랜지스터(T3)의 제1 단자는 센싱 라인(SENj)에 연결될 수 있으며, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 연결될 수 있다. 또한, 제3 트랜지스터(T3)의 제1 단자는 초기화 전원에 연결될 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)를 초기화할 수 있는 초기화 트랜지스터로써, 제어 라인(CLi)으로부터 센싱 제어 신호가 공급될 때 턴-온되어 초기화 전원의 전압을 제2 노드(N2)에 전달할 수 있다. 이에 따라, 제2 노드(N2)에 연결된 스토리지 커패시터(Cst)의 제2 스토리지 전극은 초기화될 수 있다.
스토리지 커패시터(Cst)의 제1 스토리지 전극은 제1 노드(N1)에 연결될 수 있고, 스토리지 커패시터(Cst)의 제2 스토리지 전극은 제2 노드(N2)에 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전한다. 이에 따라, 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
도 5에서는, 발광부(EMU)를 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 이에 한정되지는 않는다. 실시예에 따라, 발광부(EMU)는 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬단(또는 스테이지)을 포함하도록 구성될 수 있다. 실시예에 따라, 발광부(EMU)는 도 6에 도시된 바와 같이 직/병렬 혼합 구조로 구성될 수 있다.
도 6을 참조하면, 발광부(EMU)는 제1 및 제2 구동 전원들(VDD, VSS) 사이에 순차적으로 연결된 제1 및 제2 직렬단들(SET1, SET2)을 포함할 수 있다. 제1 및 제2 직렬단들(SET1, SET2) 각각은, 해당 직렬단의 전극 쌍을 구성하는 두 개의 전극들(PE1 및 CTE1, CTE2 및 PE2)과, 상기 두 개의 전극들(PE1 및 CTE1, CTE2 및 PE2) 사이에 동일한 방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 직렬단(SET1)(또는 제1 스테이지)은 제1 화소 전극(PE1)과 제1 중간 전극(CTE1)을 포함하고, 제1 화소 전극(PE1)과 제1 중간 전극(CTE1) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 또한, 제1 직렬단(SET1)은 제1 화소 전극(PE1)과 제1 중간 전극(CTE1) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수도 있다.
제2 직렬단(SET2)(또는 제2 스테이지)은 제2 중간 전극(CTE2)과 제2 화소 전극(PE2)을 포함하고, 제2 중간 전극(CTE2)과 제2 화소 전극(PE2) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 제2 직렬단(SET2)은 제2 중간 전극(CTE2)과 제2 화소 전극(PE2) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수도 있다.
제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 전기적 및/또는 물리적으로 연결될 수 있다. 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 연속하는 제1 직렬단(SET1)과 제2 직렬단(SET2)을 전기적으로 연결하는 중간 전극(CTE)을 구성할 수 있다.
상술한 실시예에서, 제1 직렬단(SET1)의 제1 화소 전극(PE1)이 각 화소(PXL)의 애노드이고, 제2 직렬단(SET2)의 제2 화소 전극(PE2)이 해당 화소(PXL)의 캐소드일 수 있다.
상술한 바와 같이, 직/병렬 혼합 구조로 연결된 직렬단들(SET1, SET2)(또는 발광 소자들(LD))을 포함한 화소(PXL)의 발광부(EMU)는 적용되는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 조절할 수 있다.
특히, 직/병렬 혼합 구조로 연결된 직렬단들(SET1, SET2)(또는 발광 소자들(LD))을 포함한 화소(PXL)의 발광부(EMU)는 발광 소자들(LD)을 병렬로만 연결한 구조의 발광부에 비하여 구동 전류를 감소시킬 수 있다. 또한, 직/병렬 혼합 구조로 연결된 직렬단들(SET1, SET2)을 포함한 화소(PXL)의 발광부(EMU)는 동일한 개수의 발광 소자들(LD)을 모두 직렬 연결한 구조의 발광부에 비하여 발광부(EMU)의 양단에 인가되는 구동 전압을 감소시킬 수 있다. 나아가, 직/병렬 혼합 구조로 연결된 직렬단들(SET1, SET2)(또는 발광 소자들(LD))을 포함한 화소(PXL)의 발광부(EMU)는, 직렬단들(또는 스테이지들)을 모두 직렬 연결한 구조의 발광부에 비하여, 동일한 개수의 전극들(PE1, CTE1, CTE2, PE2) 사이에 보다 많은 개수의 발광 소자들(LD)을 포함할 수 있다. 이 경우, 발광 소자들(LD)의 출광 효율이 향상될 수 있고, 특정 직렬단(또는 스테이지)에 불량이 발생하더라도, 상기 불량에 의해 비발광하는 발광 소자들(LD)의 비율이 상대적으로 감소하고, 이에 따라 발광 소자들(LD)의 출광 효율이 저하되는 것이 완화될 수 있다.
도 5 및 도 6에서는, 화소 회로(PXC)에 포함된 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3)이 모두 N타입 트랜지스터인 실시예를 개시하였으나, 이에 한정되지는 않는다. 예를 들어, 상술한 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 5 및 도 6에서는 발광부(EMU)가 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광부(EMU)는 제1 구동 전원(VDD)과 상기 화소 회로(PXC)의 사이에 접속될 수도 있다.
화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터(boosting capacitor) 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
실시예에 적용될 수 있는 화소(PXL)의 구조가 도 5 및 도 6에 도시된 실시예들에 한정되지 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다. 예를 들어, 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광부(EMU)에 포함된 발광 소자들(LD)의 양 단부는, 스캔 라인(Si), 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 배선(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 배선(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
이상의 실시예에서는, 설명의 편의를 위하여 평면 상에서의 수평 방향을 제1 방향(DR1)으로 표시하고, 평면 상에서의 수직 방향을 제2 방향(DR2)으로 표시하며, 단면 상에서의 수직 방향을 제3 방향(도 8의 "DR3" 참고)로 표시한다.
도 7은 실시예에 따른 표시 장치(DD)를 개략적으로 도시한 평면도이다.
도 7의 표시 장치(DD)와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 7을 참조하면, 실시예에 따른 표시 장치(DD)는, 기판(SUB), 화소들(PXL), 배선부(LP)(또는 배선), 및 패드부(PDP)를 포함할 수 있다.
패드부(PDP)는 비표시 영역(NDA)의 패드 영역(PDA)에 위치하며, 배선부(LP)와 전기적으로 연결된 복수의 패드들(P)을 포함할 수 있다. 실시예에 있어서, 패드들(P)은 제1 패드(P1), 제2 패드(P2), 및 제3 패드(P3)를 포함할 수 있다.
제1 패드(P1)는 제1 배선(LP1)과 전기적으로 연결되며, 복수 개로 제공될 수 있다. 제1 패드(P1)는 제1 영역(A1)과 대응하는 패드부(PDP)에 위치한 패드들(P)을 포함할 수 있다.
제2 패드(P2)는 제2 배선(LP2)과 전기적으로 연결되며, 복수 개로 제공될 수 있다. 제2 패드(P2)는 제1 표시 영역(DA1)의 제2 영역(A2)과 대응하는 패드부(PDP)에 위치한 패드들(P) 중 제3 패드(P3)와 이격되게 배치된 패드들(P)을 포함할 수 있다.
제3 패드(P3)는 제3 배선(LP3)과 전기적으로 연결되며, 복수 개로 제공될 수 있다. 제3 패드(P3)는 제1 표시 영역(DA1)의 제2 영역(A2)과 대응하는 패드부(PDP)에 위치하는 패드들(P) 중 제2 패드(P2)와 이격되게 배치된 패드들(P)을 포함할 수 있다.
실시예에 있어서, 제2 패드(P2)와 제3 패드(P3)는 제1 표시 영역(DA1)의 제2 영역(A2)과 대응하는 패드부(PDP)에 위치하면서 서로 이격되게 배치되며 서로 다른 배선(또는 팬아웃 라인)과 전기적으로 연결될 수 있다.
배선부(LP)는 비표시 영역(NDA)의 팬아웃 영역(FTA)에 배치되며, 패드부(PDP)와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부(LP)는 제1 배선(LP1), 제2 배선(LP2), 및 제3 배선(LP3)을 포함할 수 있다.
제1 배선(LP1)은, 패드부(PDP)의 제1 패드(P1)와 제1 영역(A1)에 위치한 제1 화소(PXL1)를 전기적으로 연결할 수 있다. 제1 배선(LP1)은 제1 화소(PXL1)와 전기적으로 연결된 제1 신호 배선(SL1)과 전기적으로 연결될 수 있다. 실시예에 있어서, 제1 배선(LP1)은 상기 제1 신호 배선(SL1)과 제1 패드(P1)를 전기적으로 연결할 수 있다. 제1 배선(LP1)은 제1 영역(A1)과 패드부(PDP) 사이에 위치한 비표시 영역(NDA)(또는 팬아웃 영역(FTA))의 일 영역에 배치될 수 있다.
제2 배선(LP2)은, 패드부(PDP)의 제2 패드(P2)와 제2 영역(A2)에 위치한 제2 화소(PXL2)를 전기적으로 연결할 수 있다. 제2 배선(LP2)은 제2 화소(PXL2)와 전기적으로 연결된 제2 신호 배선(SL2)과 전기적으로 연결될 수 있다. 실시예에 있어서, 제2 배선(LP2)은 상기 제2 신호 배선(SL2)과 제2 패드(P2)를 전기적으로 연결할 수 있다. 제2 배선(LP2)은 제2 영역(A2)과 패드부(PDP) 사이에 위치한 비표시 영역(NDA)(또는 팬아웃 영역(FTA))의 일 영역에 배치될 수 있다. 제2 배선(LP2)은 상기 비표시 영역(NDA)의 일 영역에서 제3 배선(LP3)과 이격되게 배치될 수 있다.
제3 배선(LP3)은, 패드부(PDP)의 제3 패드(P3)와 제2 영역(A2)에 위치한 연장 배선(ETL)을 전기적으로 연결할 수 있다. 제3 배선(LP3)은 제2 영역(A2)과 패드부(PDP) 사이에 위치한 비표시 영역(NDA)(또는 팬아웃 영역(FTA))의 일 영역에 배치될 수 있다. 제3 배선(LP3)은 상기 비표시 영역(NDA)의 일 영역에서 제2 배선(LP2)과 이격되게 배치될 수 있다.
실시예에 있어서, 제2 배선(LP2)과 제3 배선(LP3)은 제2 영역(A2)과 패드부(PDP)(또는 패드 영역(PAD)) 사이의 비표시 영역(NDA)에 위치하며, 제1 방향(DR1)을 따라 교번하여 배열될 수 있다.
제1 배선(LP1), 제2 배선(LP2), 및 제3 배선(LP3) 각각은 팬아웃 영역(FTA)에서 제2 방향(DR2)으로 연장될 수 있다. 일 예로, 제1 배선(LP1), 제2 배선(LP2), 및 제3 배선(LP3) 각각은 제2 방향(DR2)으로 연장되며 최단 거리를 갖는 바 형상의 직선부를 포함할 수 있으나, 이에 한정되는 것은 아니다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 패드부(PDP)와 대응하는 제1 표시 영역(DA1) 및 패드부(PDP)와 대응하지 않는 제2 표시 영역(DA2)을 포함할 수 있다. 또한, 표시 영역(DA)은 제1 화소(PXL1)가 배치된 제1 영역(A1), 제2 화소(PXL2)가 배치된 제2 영역(A2), 및 제3 화소(PXL3)가 배치된 제3 영역(A3)을 포함할 수 있다. 제3 영역(A3)은 제2 표시 영역(DA2)일 수 있다. 제1 영역(A1)과 제2 영역(A2)은 제1 표시 영역(DA1)의 서로 다른 영역일 수 있다.
제1, 제2, 및 제3 영역(A1, A2, A3)에 걸쳐 제1 연결 배선(CNL1)이 배치될 수 있다. 제1 연결 배선(CNL1)은 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각으로 소정의 신호(일 예로, 스캔 신호 및/또는 제어 신호)를 전달할 수 있다. 실시예에 있어서, 제1 연결 배선(CNL1)은 제1 영역(A1)에 위치한 대응하는 제1 신호 배선(SL1)(일 예로, 스캔 라인)과 전기적으로 연결되어 상기 제1 신호 배선(SL1)과 연결된 제1 배선(LP1)을 통하여 상기 소정의 신호를 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각으로 공급할 수 있다.
제1 영역(A1)에는 제1 화소(PXL1)와 전기적으로 연결된 제1 신호 배선(SL1)이 위치할 수 있다. 하나의 제1 화소(PXL1)와 전기적으로 연결된 제1 신호 배선(SL1)은, 예를 들어, 데이터 라인, 스캔 라인, 초기화 전원 배선, 제1 전원 배선, 제2 전원 배선 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제2 영역(A2)에는 제2 화소(PXL2)와 전기적으로 연결된 제2 신호 배선(SL2)이 위치할 수 있다. 하나의 제2 화소(PXL2)와 전기적으로 연결된 제2 신호 배선(SL2)은, 예를 들어, 데이터 라인, 초기화 전원 배선, 제1 전원 배선, 및 제2 전원 배선 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제2 영역(A2)에는 브릿지 라인(BRL)을 통해 제3 영역(A3)에 위치한 제3 화소(PXL3)와 전기적으로 연결된 연장 배선(ETL)이 위치할 수 있다. 연장 배선(ETL)은 제2 영역(A2)에서 제2 신호 배선(SL2)과 이격되게 배치되며 상기 제2 신호 배선(SL2)과 전기적으로 분리될 수 있다. 실시예에 있어서, 연장 배선(ETL)은 제2 화소(PXL2)과 전기적으로 분리될(또는 전기적으로 연결되지 않을) 수 있다.
연장 배선(ETL)은 제1 컨택부(CNT1)를 통하여 브릿지 라인(BRL)과 전기적으로 연결될 수 있다. 제1 컨택부(CNT1)는 연장 배선(ETL)과 브릿지 라인(BRL) 사이에 위치한 적어도 하나 이상의 절연층의 일부가 제거되어 형성될 수 있다. 일 예로, 제1 컨택부(CNT1)는 연장 배선(ETL)과 브릿지 라인(BRL) 사이에 위치한 적어도 하나의 절연층을 관통하는 관통홀(또는 컨택홀)일 수 있다.
브릿지 라인(BRL)은 제1 방향(DR1)을 따라 연장되며, 제2 영역(A2) 및 제3 영역(A3)에 걸쳐 배치되고, 제1 영역(A1)에 배치되지 않을 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라 브릿지 라인(BRL)은 제1 방향(DR1)을 따라 제1 영역(A1), 제2 영역(A2), 및 제3 영역(A3)에 걸쳐 배치될 수도 있다.
제2 영역(A2)에는 연장 배선(ETL)과 동일한 열에 위치한 보조 배선(SUL)이 배치될 수 있다. 일 예로, 제2 영역(A2)에는 제2 방향(DR2)을 따라 연장 배선(ETL)과 동일 선상에 위치한 보조 배선(SUL)이 배치될 수 있다.
보조 배선(SUL)은 개구부(OPN)를 사이에 두고 연장 배선(ETL)과 이격되게 배치되며 상기 연장 배선(ETL)과 전기적으로 분리될(또는 연결되지 않을) 수 있다. 개구부(OPN)는 연장 배선(ETL)과 보조 배선(SUL)의 베이스 구성에 해당하는 도전 라인의 일부가 제거되어 형성될 수 있다. 예를 들어, 제2 영역(A2)에서 제2 방향(DR2)을 따라 연장된 상기 도전 라인의 일부가 제거됨으로써 개구부(OPN)가 형성되고, 상기 개구부(OPN)에 의해 동일 선상에 위치하며 이격되게 배치된 연장 배선(ETL)과 보조 배선(SUL)이 형성될 수 있다. 제2 영역(A2)에서, 연장 배선(ETL)은 개구부(OPN)를 기준으로 그 하측에 위치하고, 보조 배선(SUL)은 상기 개구부(OPN)를 기준으로 그 상측에 위치할 수 있다.
실시예에 있어서, 연장 배선(ETL)은 제2 영역(A2)에 위치하되 제2 화소(PXL2)와 전기적으로 연결되지 않고, 제3 영역(A3)에 위치한 제3 화소(PXL3)와 전기적으로 연결될 수 있다. 실시예에 있어서, 보조 배선(SUL)은 제2 영역(A2)에 위치하면서 제2 화소(PXL2)와 전기적으로 연결될 수 있다.
제3 영역(A3)에는 제3 화소(PXL3)와 전기적으로 연결된 제3 신호 배선(SL3)이 위치할 수 있다. 하나의 제3 화소(PXL3)와 전기적으로 연결된 제3 신호 배선(SL3)은, 예를 들어, 데이터 라인, 초기화 전원 배선, 제1 전원 배선, 및 제2 전원 배선 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제3 신호 배선(SL3)은 제2 컨택부(CNT2)를 통해 브릿지 라인(BRL)과 전기적으로 연결될 수 있다. 제2 컨택부(CNT2)는 제3 신호 배선(SL3)과 브릿지 라인(BRL) 사이에 위치한 적어도 하나의 절연층의 일부가 제거되어 형성될 수 있다. 일 예로, 제2 컨택부(CNT2)는 제3 신호 배선(SL3)과 브릿지 라인(BRL) 사이에 위치한 적어도 하나의 절연층을 관통하는 관통홀(또는 컨택홀)일 수 있다.
실시예에 있어서, 제2 영역(A2)과 대응하는 패드부(PDP)에 위치한 패드들(P) 중 제3 패드(P3)는 제3 배선(LP3)과 전기적으로 연결되고, 상기 제3 배선(LP3)은 상기 제2 영역(A2)에 배치된 연장 배선(ETL)과 전기적으로 연결될 수 있다. 상기 연장 배선(ETL)은 제1 컨택부(CNT1)를 통해 상기 제2 영역(A2)으로부터 제3 영역(A3)까지 공통으로 제공된 브릿지 라인(BRL)과 전기적으로 연결되고, 상기 브릿지 라인(BRL)은 제2 컨택부(CNT2)를 제3 신호 배선(SL3)과 전기적으로 연결될 수 있다. 상기 제3 패드(P3)로부터의 소정의 신호는 상기 제3 신호 배선(SL3)을 통해 상기 제3 영역(A3)에 위치한 제3 화소(PXL3)로 전달될 수 있다.
상술한 실시예에 따르면, 제1 영역(A1)에 위치한 제1 화소들(PXL1) 각각은 대응하는 제1 배선(LP1)과 전기적으로 연결되어 제1 패드(P1)로부터 소정의 신호(일 예로, 제1 화소들(PXL1) 각각을 구동하기 위한 구동 전압들 및/또는 신호들)를 전달받을 수 있다. 제2 영역(A2)에 위치한 제2 화소들(PXL2) 각각은 대응하는 제2 배선(LP2)과 전기적으로 연결되어 제2 패드(P2)로부터 소정의 신호(일 예로, 제2 화소들(PXL2) 각각을 구동하기 위한 구동 전압들 및/또는 신호들)를 전달받을 수 있다. 제3 영역(A3)에 위치한 제3 화소들(PXL3)은 상기 제2 영역(A2)에 위치한 연장 배선(ETL) 및 상기 제2 영역(A2)과 상기 제3 영역(A3)에 걸쳐 제공되는 브릿지 라인(BRL)을 통해 대응하는 제3 배선(LP3)과 전기적으로 연결되어 제3 패드(P3)로부터 소정의 신호(일 예로, 제3 화소들(PXL3) 각각을 구동하기 위한 구동 전압들 및/또는 신호들)를 전달받을 수 있다.
상술한 실시예에 따르면, 상대적으로 짧은 배선 길이를 갖는 직선부로 구성된 제1, 제2, 및 제3 배선들(LP1, LP2, LP3)이 제1 표시 영역(DA1)과 대응하는(또는 제1 표시 영역(DA1)과 패드 영역(PDA) 사이에 위치하는) 팬아웃 영역(FTA)에만 배치되고, 제2 표시 영역(DA2)과 대응하는(또는 제2 표시 영역(DA2)과 패드 영역(PDA) 사이에 위치하는) 팬아웃 영역(FTA)에는 배치되지 않음에 따라, 배선들(LP)이 배치되는 팬아웃 영역(FTA)의 면적(또는 크기)이 줄어들 수 있다. 이에 따라, 비표시 영역(NDA)에서의 데드 스페이스를 줄일 수 있다.
기존의 표시 장치에서는, 팬아웃 영역의 최외곽에 위치한 일부 배선들(또는 팬아웃 라인들)과 상기 팬아웃 영역의 중앙에 위치한 일부 배선들(또는 팬아웃 라인들) 사이에 배선 길이 차이가 발생하여 배선들 간의 저항 편차가 발생할 수 있다. 이러한 배선들 간의 저항 편차로 인하여 화소들로 전달되는(또는 공급되는) 신호에 왜곡이 발생하여 인접한 화소들 간의 출광 균일도가 상이해져 표시 품질이 저하될 수가 있다.
상술한 실시예에서는, 팬아웃 영역(FTA)의 최외곽에 해당하는 일 영역(일 예로, 제2 표시 영역(DA2)과 대응하는 팬 아웃 영역(FTA)에 배선들(LP)을 배치하지 않고, 팬아웃 영역(FTA)의 중앙에만 제1, 제2, 및 제3 배선들(LP1, LP2, LP3)을 배치하여 인접한 배선들(또는 팬아웃 라인들) 사이의 배선 저항 편차를 줄일 수 있다.
또한, 상술한 실시예에 따른 표시 장치(DD)에서는, 제2 화소들(PXL2) 각각과 전기적으로 연결된 제2 패드들(P2)의 개수와 제3 화소들(PXL3) 각각과 전기적으로 연결된 제3 패드들(P3)의 개수를 더한 합과 제1 화소들(PXL1) 각각과 전기적으로 연결된 제1 패드들(P1)의 개수가 동일할 수 있다. 일 예로, 하나의 제1 화소(PXL1)와 전기적으로 연결된 제1 패드들(P1)의 개수는 하나의 제2 화소(PXL2)와 전기적으로 연결된 제2 패드들(P2)의 개수와 하나의 제3 화소(PXL3)와 전기적으로 연결된 제3 패드들(P3)의 개수를 더한 값과 동일할 수 있다.
이하에서는, 도 8 내지 도 11을 참고하여 상술한 실시예에 따른 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 적층 구조를 중심으로 설명한다.
도 8 내지 도 11은 각각 도 7에 도시된 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 적층 구조를 나타낸 개략적인 단면도들이다.
실시예들을 설명함에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다"함은 상이한 공정에서 형성됨을 의미할 수 있다.
도 9 및 도 10은 화소 전극(PE) 등과 관련하여 도 8의 실시예에 대한 변형 실시예를 나타낸다.
도 11은 차광 패턴(LBP) 등과 관련하여 도 8의 실시예에 대한 변형 실시예를 나타낸다.
도 8 내지 도 11에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 각 화소(PXL)를 단순화하여 도시하였으나, 이에 한정되는 것은 아니다.
도 8 내지 도 11에서는 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 화소 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 화소 회로(PXC)에 구비된 하나의 트랜지스터(T)(일 예로, 하부 금속 배선(BML)을 포함한 제1 트랜지스터(T1))의 단면을 예시적으로 도시하였다. 또한, 도 8 내지 도 11에서는 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 표시 소자층(DPL)에 배치될 수 있는 발광부(EMU)의 일 예로서, 도 6의 실시예에서와 같이 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함한 발광부(EMU)의 단면을 예시적으로 도시하였다.
표시 영역(DA)에 배치된 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 실질적으로 서로 유사한 단면 구조를 가질 수 있으나, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3) 각각을 구성하는 회로 소자들 및 상기 회로 소자들에 포함된 전극들의 크기, 위치 및/또는 형상 등은 해당 화소(PXL) 별로 상이할 수도 있다.
이하의 실시예에서는, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)를 포괄하여 명명할 때에는 화소(PXL) 또는 화소들(PXL)이라고 한다.
도 1 내지 도 11을 참조하면, 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각은 발광 영역(EMA)과 발광 영역(EMA)에 인접한 비발광 영역(NEMA)을 포함할 수 있다.
제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각(또는 표시 패널(DP))은 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 컬러 필터층(CFL), 및 인캡층(ENC)(또는 커버층)을 포함할 수 있다.
화소 회로층(PCL)과 표시 소자층(DPL)은 기판(SUB)의 일면 상에서 서로 중첩되도록 배치될 수 있다. 일 예로, 기판(SUB)의 표시 영역(DA)은, 기판(SUB)의 일면 상에 배치된 화소 회로층(PCL)과, 상기 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다. 다만, 기판(SUB) 상에서의 화소 회로층(PCL)과 표시 소자층(DPL)의 상호 위치는, 실시예에 따라 달라질 수 있다. 화소 회로층(PCL)과 표시 소자층(DPL)을 서로 별개의 층으로 구분하여 중첩시킬 경우, 평면 상에서 화소 회로(PXC) 및 발광부(EMU)를 형성하기 위한 각각의 레이아웃 공간이 충분히 확보될 수 있다. 실시예에 따라, 화소 회로층(PCL)과 표시 소자층(DPL)은 중첩하지 않고 동일 평면 상에 배치될 수도 있다. 화소 회로층(PCL)과 표시 소자층(DPL)을 동일 평면 상에 배치할 경우 보다 슬림한 표시 패널(DP)이 구현될 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
화소 회로층(PCL)은 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들(일 예로, 트랜지스터들(T)) 및 상기 회로 소자에 전기적으로 연결된 소정의 신호 배선들이 배치될 수 있다.
표시 소자층(DPL)은 해당 화소(PXL)의 발광부(EMU)를 구성하는 정렬 전극(ALE1, ALE2), 발광 소자들(LD), 및/또는 화소 전극들(PE1, PE2)이 배치될 수 있다.
화소 회로층(PCL)은 회로 소자들과 신호 배선들 외에도 적어도 하나 이상의 절연층을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 제3 방향(DR3)을 따라 기판(SUB) 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및 패시베이션층(PSV)을 포함할 수 있다.
버퍼층(BFL)은 기판(SUB) 상에 전면적으로 제공 및/또는 형성될 수 있다. 버퍼층(BFL)은 화소 회로(PXC)에 포함된 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 중 적어도 하나를 포함하거나 또는 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다. 버퍼층(BFL)이 다중층으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
게이트 절연층(GI)은 버퍼층(BFL) 상에 전면적으로 제공 및/또는 형성될 수 있다. 게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 버퍼층(BFL)과 동일한 물질을 포함하거나 버퍼층(BFL)의 구성 물질로 예시된 물질들에서 적합한 하나 이상의 물질을 포함할 수 있다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다.
층간 절연층(ILD)은 게이트 절연층(GI) 상에 전면적으로 제공 및/또는 형성될 수 있다. 층간 절연층(ILD)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 하나 이상의 물질을 포함할 수 있다.
패시베이션층(PSV)은 층간 절연층(ILD) 상에 전면적으로 제공 및/또는 형성될 수 있다. 패시베이션층(PSV)은 무기 재료를 포함한 무기막(또는 무기 절연막) 또는 유기 재료를 포함한 유기막(또는 유기 절연막)일 수 있다. 무기막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 하나를 포함하거나, 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
화소 회로(PXC)는 적어도 하나 이상의 트랜지스터(T)를 포함할 수 있다. 상기 트랜지스터(T)는 발광 소자(LD)의 구동 전류를 제어하는 구동 트랜지스터로, 도 5 및 도 6을 참고하여 설명한 제1 트랜지스터(T1)와 동일한 구성일 수 있다.
트랜지스터(T)는 게이트 전극(GE), 게이트 전극(GE)과 부분적으로 중첩하는 반도체 패턴(SCP), 반도체 패턴(SCP)의 일부와 중첩하는 게이트 전극(GE), 반도체 패턴(SCP)과 연결된 소스 및 드레인 전극들(SE, DE)을 포함할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연층(GI)과 층간 절연층(ILD) 사이에 위치할 수 있다. 게이트 전극(GE)은 반도체 패턴(SCP)의 일부와 중첩할 수 있다. 일 예로, 게이트 전극(GE)은 반도체 패턴(SCP)의 액티브 패턴과 중첩할 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
반도체 패턴(SCP)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 일 예로, 반도체 패턴(SCP)은 버퍼층(BFL)과 게이트 절연층(GI) 사이에 위치할 수 있다. 반도체 패턴(SCP)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체층일 수 있다. 반도체 패턴(SCP)은 액티브 패턴, 제1 접촉 영역, 및 제2 접촉 영역을 포함할 수 있다. 상기 액티브 패턴, 상기 제1 접촉 영역, 및 상기 제2 접촉 영역은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 이루어질 수 있다. 일 예로, 제1 접촉 영역 및 제2 접촉 영역은 불순물이 도핑된 반도체층으로 이루어지며, 액티브 패턴은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있으나, 이에 한정되는 것은 아니다.
반도체 패턴(SCP)의 액티브 패턴은 트랜지스터(T)의 게이트 전극(GE)과 중첩되는 영역으로, 채널 영역일 수 있다. 반도체 패턴(SCP)의 제1 접촉 영역은 상기 액티브 패턴의 일 단에 접촉될 수 있다. 또한, 상기 제1 접촉 영역은 소스 전극(SE)과 연결될 수 있다. 반도체 패턴(SCP)의 제2 접촉 영역은 상기 액티브 패턴의 타 단에 접촉될 수 있다. 또한, 상기 제2 접촉 영역은 드레인 전극(DE)과 연결될 수 있다.
소스 전극(SE)은 층간 절연층(ILD) 상에 제공 및/또는 형성될 수 있다. 소스 전극(SE)은 게이트 절연층(GI) 및 층간 절연층(ILD) 각각의 컨택홀(CH)을 관통하여 반도체 패턴(SCP)의 제1 접촉 영역과 접촉할 수 있다.
드레인 전극(DE)은 층간 절연층(ILD) 상에 제공 및/또는 형성되며, 소스 전극(SE)과 이격되게 배치될 수 있다. 드레인 전극(DE)은 게이트 절연층(GI) 및 층간 절연층(ILD) 각각의 컨택홀(CH)을 관통하여 반도체 패턴(SCP)의 제2 접촉 영역과 접촉할 수 있다.
상술한 트랜지스터(T)의 하부에는 하부 금속 패턴(BML)이 배치될 수 있다.
하부 금속 패턴(BML)은 화소 회로층(PCL)에 포함된 도전층들 중 첫 번째 도전층일 수 있다. 일 예로, 하부 금속 패턴(BML)은 기판(SUB)과 버퍼층(BFL) 사이에 위치하는 도전층일 수 있다. 하부 금속 패턴(BML)은 트랜지스터(T)와 전기적으로 연결될 수 있다. 이 경우, 트랜지스터(T)의 게이트 전극(GE)으로 공급되는 소정의 전압의 구동 범위(driving range)를 넓힐 수 있다. 도면에 직접적으로 도시하지 않았지만, 하부 금속 패턴(BML)은 트랜지스터(T)의 반도체 패턴(SCP)과 전기적으로 연결되어 트랜지스터(T)의 채널 영역을 안정화시킬 수 있다. 또한, 하부 금속 패턴(BML)이 트랜지스터(T)에 전기적으로 연결됨에 따라 하부 금속 패턴(BML)의 플로팅(floating)을 방지할 수 있다.
상술한 실시예에서는 트랜지스터(T)가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니며, 트랜지스터(T)의 구조는 다양하게 변경될 수 있다.
트랜지스터(T)를 포함한 화소 회로(PXC) 상에는 패시베이션층(PSV)이 제공 및/또는 형성될 수 있다.
도면에 직접적으로 도시하지 않았으나, 화소 회로층(PCL)은 소정의 전원 배선을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 도 5 및 도 6을 참고하여 설명한 제1 전원 배선(PL1)과 제2 전원 배선(PL2)을 포함할 수 있다. 상기 제1 및 제2 전원 배선들(PL1, PL2)은 화소 회로층(PCL)에 구비된 절연층들 중 하나의 절연층 상에 제공 및/또는 형성될 수 있다.
패시베이션층(PSV) 상에는 표시 소자층(DPL)이 제공 및/또는 형성될 수 있다.
제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 표시 소자층(DPL)은 발광부(EMU)를 포함할 수 있다. 예를 들어, 상기 표시 소자층(DPL)은 화소(PXL)의 발광 영역(EMA)에 배치된 제1 및 제2 정렬 전극들(ALE1, ALE2), 적어도 하나의 발광 소자(LD), 제1 및 제2 화소 전극들(PE1, PE2)을 포함할 수 있다. 실시예에서, 상기 발광부(EMU)는 복수 개의 발광 소자들(LD)을 포함할 수 있다.
또한, 표시 소자층(DPL)은, 화소 회로층(PCL)의 일면 상에 순차적으로 배치된, 절연 패턴들 및/또는 절연층들을 더 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은, 뱅크 패턴들(BNP), 제1 절연층(INS1), 제1 뱅크(BNK1), 제2 절연층(INS2), 제3 절연층(INS3), 제2 뱅크(BNK2), 및 제4 절연층(INS4)을 더 포함할 수 있다.
뱅크 패턴들(BNP)은 화소 회로층(PCL)의 패시베이션층(PSV) 상에 제공 및/또는 형성될 수 있다.
뱅크 패턴들(BNP)("지지 부재" 또는 "월(wall) 패턴"이라고도 함)은 패시베이션층(PSV) 상에 제공 및/또는 형성될 수 있다. 실시예에서, 뱅크 패턴들(BNP)은 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 일 부분과 중첩되도록 제1 및 제2 정렬 전극들(ALE1, ALE2)의 하부에 개별적으로 배치되는 분리형 패턴들로 형성될 수 있다. 또는, 뱅크 패턴들(BNP)은, 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 발광 영역(EMA)에서 제1 및 제2 정렬 전극들(ALE1, ALE2) 사이의 영역들에 대응하는 개구부 또는 오목부를 가지며, 표시 영역(DA)에서 전체적으로 연결되는 일체형 패턴으로 형성될 수도 있다.
뱅크 패턴들(BNP)은 패시베이션층(PSV)의 일면 상에서 제3 방향(DR3)으로 돌출될 수 있다. 이에 따라, 뱅크 패턴들(BNP) 상에 배치된 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 일 영역이 제3 방향(DR3)(또는 기판(SUB)이 두께 방향)으로 돌출될 수 있다.
뱅크 패턴들(BNP)은 무기 재료를 포함한 무기막 또는 유기 재료를 포함한 유기막일 수 있다. 실시예에 따라, 뱅크 패턴들(BNP)은 단일층의 유기막 및/또는 단일층의 무기막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴들(BNP)은 적어도 하나 이상의 유기막과 적어도 하나 이상의 무기막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 뱅크 패턴들(BNP)의 재료가 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라, 뱅크 패턴들(BNP)은 도전성 물질(또는 재료)을 포함할 수도 있다. 뱅크 패턴들(BNP)의 형상은 발광 소자(LD)에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
뱅크 패턴들(BNP)은 반사 부재로 활용될 수 있다. 일 예로, 뱅크 패턴들(BNP)은 그 상부에 배치된 제1 및 제2 정렬 전극들(ALE1, ALE2)과 함께 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 출광 효율을 향상시키는 반사 부재로 활용될 수 있다.
뱅크 패턴들(BNP) 상에는 제1 및 제2 정렬 전극들(ALE1, ALE2)이 제공 및/또는 형성될 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2)은 패시베이션층(PSV) 및 뱅크 패턴들(BNP) 상에 제공 및/또는 형성될 수 있다.
제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 제3 방향(DR3)과 교차하는 일 방향, 일 예로, 수평 방향을 따라 배열될 수 있다. 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 서로 이격되게 배치될 수 있다. 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 서로 동일 평면 상에 배치될 수 있으며, 제3 방향(DR3)으로 서로 동일한 두께를 가질 수 있다. 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 동일 공정에서 동시에 형성되거 연속적으로 형성될 수 있다.
제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2) 각각은 그 하부에 위치한 뱅크 패턴(BNP)의 프로파일에 대응하는 형상을 가질 수 있다.
제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 발광 소자(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 진행되도록 하기 위하여 일정한(또는 균일한) 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 도전성 물질(또는 재료)로 이루어질 수 있다. 도전성 물질로는, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향(또는 표시 소자층(DPL)의 상부 방향)으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 다만, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다. 다만, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)의 재료가 상술한 재료들에 한정되는 것은 아니다.
제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 단일층으로 제공 및/또는 형성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중층으로 제공 및/또는 형성될 수도 있다. 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 발광 소자들(LD)의 양 단부(EP1, EP2)로 신호를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위하여 적어도 이중층 이상의 다중층으로 형성될 수도 있다. 일 예로, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 적어도 한 층의 반사 전극층, 상기 반사 전극층 상의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층, 상기 반사 전극층 및/또는 상기 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함한 다중층으로 형성될 수 있다.
제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)이 반사율을 갖는 도전 물질로 구성될 경우, 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 방출되는 광이 표시 장치(DD)의 화상 표시 방향으로 더욱 진행될 수 있다. 예를 들어, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)이 뱅크 패턴(BNP)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에 마주하도록 배치되면 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사된 광은 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)에 의해 반사되어 표시 장치(DD)의 화상 표시 방향으로 더욱 진행될 수 있다. 이에, 발광 소자들(LD)에서 출사되는 광의 효율이 향상될 수 있다.
실시예에서, 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 발광 영역(EMA)에는 적어도 하나의 제1 정렬 전극(ALE1) 및 적어도 하나의 제2 정렬 전극(ALE2)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)의 중앙에 하나의 제1 정렬 전극(ALE1)이 배치되고, 상기 제1 정렬 전극(ALE1)의 양측에 두 개의 제2 정렬 전극들(ALE2)이 배치될 수 있다. 상기 제2 정렬 전극들(ALE2)은 일체 또는 비일체로 서로 연결되어 서로 동일한 신호 또는 전원을 공급받을 수 있다. 발광 영역(EMA)에 배치되는 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 개수, 형상, 크기, 및/또는 위치 등은 실시예에 따라 다양하게 변경될 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2) 상에는 제1 절연층(INS1)이 배치될 수 있다.
제1 절연층(INS1)은 제1 및 제2 정렬 전극들(ALE1, ALE2)과 뱅크 패턴(BNP) 상에 전면적으로 제공 및/또는 형성될 수 있다. 제1 절연층(INS1)은 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 비발광 영역(NEMA)에서 그 하부에 위치한 구성들을 노출하도록 부분적으로 개구될 수 있다. 일 예로, 제1 절연층(INS1)은, 상기 비발광 영역(NEMA)에서 제1 및 제2 정렬 전극들(ALE1, ALE2)을 각각 제1 및 제2 화소 전극들(PE1, PE2)에 연결하기 위한 적어도 하나 이상의 컨택홀들을 포함하도록 부분적으로 개구될 수 있다. 실시예에 따라, 제1 절연층(INS1)은, 제1 및 제2 정렬 전극들(ALE1, ALE2)이 형성된 표시 영역(DA) 상에 전면적으로 형성되되, 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 일부분을 노출하는 개구부들을 포함할 수 있다. 상기 개구부들을 통하여 제1 및 제2 정렬 전극들(ALE1, ALE2)이 각각 제1 및 제2 화소 전극들(PE1, PE2)에 전기적으로 연결될 수 있다. 또한, 실시예에 따라, 제1 절연층(INS1)은 발광 소자들(LD)이 배열된 영역의 하부에만 국부적으로 배치될 수도 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막으로 형성될 수 있다. 일 예로, 제1 절연층(INS1)은 화소 회로층(PCL)으로부터 발광 소자들(LD)을 보호하는 데에 적합한 무기 절연막으로 이루어질 수 있다. 일 예로, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 중 적어도 하나를 포함하거나, 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
실시예에 따라, 제1 절연층(INS1)은 단일층 또는 다중층으로 제공될 수 있다. 제1 절연층(INS1)이 다중층으로 제공될 경우, 제1 절연층(INS1)은 무기막으로 구성된 서로 다른 굴절률을 갖는 제1 레이어와 제2 레이어가 교번하여 적층된 분산 브레그 반사경(distributed bragg reflectors, DBR) 구조로 제공될 수도 있다.
제1 절연층(INS1) 상에는 제1 뱅크(BNK1)가 배치될 수 있다.
제1 뱅크(BNK1)는 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 비발광 영역(NEMA)에서 제1 절연층(INS1) 상에 제공 및/또는 형성될 수 있다. 제1 뱅크(BNK1)는 제1, 제2, 및 제3 화소들(PXL1, PXL1, PXL3) 각각의 발광 영역들(EMA)을 둘러싸며, 인접한 화소들(PXL) 사이에 형성되어 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다. 제1 뱅크(BNK1)는 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 발광 영역(EMA)에 발광 소자들(LD)을 공급(또는 투입)하는 단계에서, 발광 소자들(LD)이 혼합된 용액(또는 잉크)이 인접한 화소(PXL)의 발광 영역(EMA)으로 유입되는 것을 방지하거나 각각의 발광 영역(EMA)에 적당량의 용액이 공급되도록 제어하는 댐 구조물을 구성할 수 있다.
제1 뱅크(BNK1)는 적어도 하나의 차광 물질 및/또는 반사 물질(또는 산란 물질)을 포함하도록 구성되어 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 제1 뱅크(BNK1)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예에 따라, 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 제1 뱅크(BNK1)는 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
실시예에 따라, 제1 뱅크(BNK1)는 적어도 일면이 소수성을 갖도록 표면 처리될 수 있다. 일 예로, 제1 뱅크(BNK1)는 발광 소자들(LD)이 정렬되기 전에 플라즈마에 의해 소수성을 갖도록 표면처리될 수 있으나 이에 한정되는 것은 아니다.
제1 뱅크(BNK1)에 의해 둘러싸인(또는 정의된) 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 발광 영역(EMA)에는 발광 소자들(LD)이 공급될 수 있다. 일 예로, 잉크젯 프린팅 방식 등을 통해 상기 발광 영역(EMA)에 발광 소자들(LD)이 공급(또는 투입)되고, 발광 소자들(LD)은 제1 정렬 전극(ALE1)(또는 제1 정렬 전극(ALE1)으로 분리되기 이전의 제1 정렬 배선)과 제2 정렬 전극(ALE2)(또는 제2 정렬 전극(ALE2)으로 분리되기 이전의 제2 정렬 배선)에 인가되는 소정의 신호(또는 정렬 신호)에 의해 형성된 전계에 의하여 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)의 사이의 제1 절연층(INS1)의 표면 상에 정렬될 수 있다. 예를 들어, 상기 발광 영역(EMA)에 공급된 발광 소자들(LD)은 제1 단부들(EP1)이 제1 정렬 전극(ALE1)을 향하고, 제2 단부들(EP2)이 제2 정렬 전극들(ALE2)을 향하도록 배열될 수 있다.
발광 소자들(LD)은 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함할 수 있다.
제1 발광 소자(LD1)는 제1 정렬 전극(ALE1)의 일측 및 상기 제1 정렬 전극(ALE1)의 일측에 인접한 하나의 제2 정렬 전극(ALE2) 사이에 배열될 수 있다. 제1 발광 소자(LD1)는 상기 제1 정렬 전극(ALE1)의 일측과 마주보는 제1 단부(EP1) 및 상기 하나의 제2 정렬 전극(ALE2)과 마주보는 제2 단부(EP2)를 포함할 수 있다.
제2 발광 소자(LD2)는 제1 정렬 전극(ALE1)의 타측 및 상기 제1 정렬 전극(ALE1)의 타측에 인접한 제2 정렬 전극(ALE2) 사이에 배열될 수 있다. 제2 발광 소자(LD2)는 상기 제1 정렬 전극(ALE1)의 타측과 마주보는 제1 단부(EP1) 및 상기 제2 정렬 전극(ALE2)과 마주보는 제2 단부(EP2)를 포함할 수 있다.
제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 발광 영역(EMA)에서, 제1 및 제2 발광 소자들(LD1, LD2) 상에는 각각 제2 절연층(INS2)(또는 절연 패턴)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 제1 및 제2 발광 소자들(LD1, LD2) 상에 위치하여 제1 및 제2 발광 소자들(LD1, LD2) 각각의 외주면(또는 표면)을 부분적으로 커버하여 제1 및 제2 발광 소자들(LD1, LD2) 각각의 제1 단부(EP1)와 제2 단부(EL2)를 외부로 노출할 수 있다.
제2 절연층(INS2)은 무기 재료를 포함한 무기 절연막 또는 유기 절연막을 포함할 수 있다. 일 예로, 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 제1 및 제2 발광 소자들(LD1, LD2) 각각의 활성층(12) 보호에 적합한 무기 절연막을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며 제1 및 제2 발광 소자들(LD1, LD2)이 적용되는 표시 장치의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다. 제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있다.
제1, 제2, 및 제3 화소들(PXL1, PLX2, PXL3) 각각의 발광 영역(EMA)에 정렬이 완료된 제1 및 제2 발광 소자들(LD1, LD2) 상에 제2 절연층(INS2)을 형성함으로써 제1 및 제2 발광 소자들(LD1, LD2)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 제1 및 제2 발광 소자들(LD1, LD2)의 양 단부들, 일 예로, 제1 및 제2 단부들(EP1, EP2) 상에는, 제1 화소 전극(PE1)(또는 제1 전극), 제2 화소 전극(PE2)(또는 제2 전극), 및 중간 전극(CTE) 중 서로 다른 전극들이 형성될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1) 상에는 제1 화소 전극(PE1)이 형성되고, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에는 중간 전극(CTE)이 형성되고, 제2 발광 소자(LD2)의 제1 단부(EP1) 상에는 중간 전극(CTE)이 형성되며, 제2 발광 소자(LD2)의 제2 단부(EP2) 상에는 제2 화소 전극(PE2)이 형성될 수 있다.
도 8 내지 도 11에서는, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 배치된 중간 전극(CTE), 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치된 중간 전극(CTE)이 서로 분리된 것으로 도시되었지만, 상기 중간 전극들(CTE)은 일체 또는 비일체로 연결된 하나의 중간 전극(CTE)일 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 배치된 중간 전극(CTE)과 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치된 중간 전극(CTE)은 일체로 연결될 수 있다.
또한, 도 8 내지 도 11에서는, 제1 정렬 전극(ALE1)과 제1 화소 전극(PE1)이 전기적으로 분리된 것(또는 연결되지 않은 것)으로 도시되었지만, 제1 정렬 전극(ALE1)과 제1 화소 전극(PE1)은 도시하지 않은 영역에서 적어도 하나의 컨택홀을 통해 서로 전기적으로 연결될 수 있다. 이와 유사하게, 도 8 내지 도 11에서는, 제2 정렬 전극(ALE2)과 제2 화소 전극(PE2)이 전기적으로 분리된 것(또는 연결되지 않은 것)으로 도시되었지만, 제2 정렬 전극(ALE2)과 제2 화소 전극(PE2)은 도시하지 않은 영역에서 적어도 하나의 컨택홀을 통해 서로 전기적으로 연결될 수 있다.
이에 더하여, 도 8 내지 도 11에서는, 제1 트랜지스터(T1)와 제1 정렬 전극(ALE1)이 서로 전기적으로 분리된 것으로 도시되었지만, 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 제1 트랜지스터(T1)와 제1 정렬 전극(ALE1)은 도시하지 않은 영역에서 적어도 하나의 컨택홀을 통해 서로 전기적으로 연결될 수 있다. 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 제2 정렬 전극(ALE2)은 및 제2 화소 전극(PE2)은 도시하지 않은 영역에서 제2 전원 배선(PL2)에 전기적으로 연결될 수 있다. 중간 전극(CTE)은, 제1 발광 소자(LD1)를 통해 제1 화소 전극(PE1)에 전기적으로 연결되고, 제2 발광 소자(LD2)를 통해 제2 화소 전극(PE2)에 전기적으로 연결될 수 있다.
제1 화소 전극(PE1)(또는 제1 전극)은 제1 정렬 전극(ALE1)의 일 부분과 중첩되도록 상기 제1 정렬 전극(ALE1)의 상부에 배치되고, 제2 화소 전극(PE2)(또는 제2 전극)은 제2 정렬 전극(ALE2)의 일 부분과 중첩되도록 상기 제2 정렬 전극(ALE2)의 상부에 배치될 수 있다. 중간 전극(CTE)은 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2) 각각의 다른 일 부분과 중첩되도록 상기 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)의 상부에 배치될 수 있다.
제1 화소 전극(PE1), 제2 화소 전극(PE2), 및/또는 중간 전극(CTE)은 서로 동일 또는 상이한 층에 형성될 수 있다. 예를 들어, 제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 중간 전극(CTE)의 상호 위치, 및/또는 형성 순서는 실시예에 따라 다양하게 변경될 수 있다.
도 8의 실시예에서, 제2 절연층(INS2) 상에 중간 전극(CTE)이 먼저 형성될 수 있다. 중간 전극(CTE)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1)에 직접적으로 접촉됨으로써, 제1 발광 소자(LD1)와 제2 발광 소자(LD2)의 사이에 연결될 수 있으나, 이에 한정되지는 않는다. 이후, 적어도 중간 전극(CTE)을 덮도록 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 발광 영역(EMA)에 제3 절연층(INS3)이 형성되고, 상기 발광 영역(EMA)에 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)이 형성될 수 있다. 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)은 동시에 또는 순차적으로 형성될 수 있다. 제1 화소 전극(PE1)은 제1 발광 소자(LD1)의 제1 단부(EP1)에 직접적으로 접촉됨으로써 제1 발광 소자(LD1)의 제1 단부(EP1)에 연결될 수 있고, 제2 화소 전극(PE2)은 제2 발광 소자(LD2)의 제2 단부(EP2)에 직접적으로 접촉됨으로써 제2 발광 소자(LD2)의 제2 단부(EP2)에 연결될 수 있으나, 이에 한정되지는 않는다.
상기 제3 절연층(INS3)은 중간 전극(CTE) 상에 위치하여 상기 중간 전극(CTE)을 커버하여(또는 상기 중간 전극(CTE)을 외부로 노출되지 않게 하여) 상기 중간 전극(CTE)의 부식 등을 방지할 수 있다. 제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 일 예로, 제3 절연층(INS3)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 중 적어도 하나를 포함하거나, 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 제3 절연층(INS3)의 재료가 이에 한정되는 것은 아니다. 또한, 제3 절연층(INS3)은 단일층 또는 다중층으로 형성될 수 있다.
도 9의 실시예에서, 제2 절연층(INS2) 상에 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)이 먼저 형성될 수 있다. 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)은 동시에 또는 순차적으로 형성될 수 있다. 이후, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)을 덮도록 제3 절연층(INS3)이 형성되고, 상기 제3 절연층(INS3)이 형성된 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 발광 영역(EMA)에 중간 전극(CTE)이 형성될 수 있다.
도 8 및 도 9의 실시예들에서와 같이, 각 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 상에 배치되는 전극들을 서로 다른 층에 배치할 경우, 상기 전극들을 안정적으로 분리하고 쇼트 결함을 방지할 수 있다.
도 10의 실시예에서, 제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 중간 전극(CTE)은 표시 소자층(DPL)의 동일한 층에 배치되며, 동시에 또는 순차적으로 형성될 수 있다. 이 경우, 제3 절연층(INS3)은 생략될 수 있다. 도 10의 실시예에서, 각 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 상에 배치되는 전극을 동일 층에 동시 형성할 경우, 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 제조 공정을 간소화하고 공정 효율을 향상시킬 수 있다.
제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 중간 전극(CTE)은 발광 소자들(LD) 각각으로부터 방출된 광이 손실없이 표시 장치(DD)의 화상 표시 방향(일 예로, 제3 방향(DR3))으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 중간 전극(CTE)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 중간 전극(CTE)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 중간 전극(CTE)은 다양한 불투명 도전성 물질(또는 재료)로 구성될 수도 있다. 제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 중간 전극(CTE)은 단일층 또는 다중층으로 형성될 수도 있다.
제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각(또는 표시 패널(DP))은 해당 화소(PXL)의 발광 영역(EMA)에 위치한 색 변환층(CCL), 해당 화소(PXL)의 비발광 영역(NEMA)에 위치한 제2 뱅크(BNK2)를 더 포함할 수 있다.
제2 뱅크(BNK2)는 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 비발광 영역(NEMA)에서 제1 뱅크(BNK1) 상에 제공 및/또는 형성될 수 있다. 제2 뱅크(BNK2)는 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 발광 영역(EMA)을 둘러싸며, 색 변환층(CCL)이 공급되어야 할 위치를 정의하여 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 발광 영역(EMA)을 최종적으로 정의하는 구조물일 수 있다. 일 예로, 제2 뱅크(BNK2)는 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각에 색 변환층(CCL)의 공급(또는 투입) 위치를 정의하여 해당 화소(PXL)의 발광 영역(EMA)을 최종적으로 설정하는 구조물일 수 있다.
제2 뱅크(BNK2)는 차광 물질을 포함할 수 있다. 일 예로, 제2 뱅크(BNK2)는 블랙 매트릭스일 수 있다. 실시예에 따라, 제2 뱅크(BNK2)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 색 변환층(CCL)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향(또는 제3 방향(DR3))으로 더욱 진행되게 하여 색 변환층(CCL)의 출광 효율을 향상시킬 수 있다.
색 변환층(CCL)은 제2 뱅크(BNK2)에 의해 둘러싸인 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 발광 영역(EMA) 내에서 제1 화소 전극(PE1), 제2 화소 전극(PE2), 및/또는 중간 전극(CTE) 상에 형성될 수 있다.
색 변환층(CCL)은 특정 색상에 대응하는 색 변환 입자들(QD)을 포함할 수 있다. 일 예로, 색 변환층(CCL)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색(또는 특정 색)의 광으로 변환하는 색 변환 입자들(QD)을 포함할 수 있다.
제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3) 중 제1 화소(PXL1)가 적색 화소(또는 적색 서브 화소)인 경우, 해당 화소(PXL)의 색 변환층(CCL)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광, 일 예로, 적색의 광으로 변환하는 적색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다.
제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 중 제2 화소(PXL2)가 녹색 화소(또는 녹색 서브 화소)인 경우, 해당 화소(PXL)의 색 변환층(CCL)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광, 일 예로, 녹색의 광으로 변환하는 녹색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다.
제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 중 제3 화소(PXL3)가 청색 화소(또는 청색 서브 화소)인 경우, 해당 화소(PXL)의 색 변환층(CCL)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광, 일 예로, 청색의 광으로 변환하는 청색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수도 있다. 실시예에 따라, 상기 제3 화소(PXL3)가 청색 화소(또는 청색 서브 화소)인 경우, 색 변환 입자들(QD)을 포함한 색 변환층(CCL)을 대신하여 광 산란 입자들(SCT)을 포함하는 광 산란층이 구비될 수도 있다. 일 예로, 발광 소자들(LD)이 청색 계열의 광을 방출하는 경우, 제3 화소(PXL3)는 광 산란 입자들(SCT)을 포함하는 광 산란층을 포함할 수도 있다. 상술한 광 산란층은 실시예에 따라 생략될 수도 있다. 다른 실시예에 따라, 제3 화소(PXL3)가 청색 화소(또는 청색 서브 화소)인 경우, 색 변환층(CCL)을 대신하여 투명 폴리머가 제공될 수도 있다.
색 변환층(CCL) 및 제2 뱅크(BNK2) 상에는 제4 절연층(INS4)이 위치할 수 있다.
제4 절연층(INS4)은 제2 뱅크(BNK2) 및 색 변환층(CCL)을 덮도록 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각이 위치한 표시 영역(DA)(또는 화소 영역)에 전면적으로(또는 전체적으로) 제공될 수 있다. 제4 절연층(INS4)(또는 제2 뱅크(BNK2)) 및 색 변환층(CCL) 상에 직접 배치될 수 있다. 제4 절연층(INS4)은 무기 재료를 포함한 무기막(또는 무기 절연막)일 수 있다. 제4 절연층(INS4)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 중 적어도 하나를 포함하거나, 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 제4 절연층(INS4)은 제2 뱅크(BNK2) 및 색 변환층(CCL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다.
제4 절연층(INS4)은 그 하부에 배치된 구성 요소들에 의해 발생된 단차를 완화시키며 평탄한 표면을 가질 수 있다. 일 예로, 제4 절연층(INS4)은 유기 재료를 포함한 유기막을 포함할 수 있다. 제4 절연층(INS4)은 표시 영역(DA)에 공통으로 제공되는 공통층일 수 있으나, 이에 한정되는 것은 아니다.
제4 절연층(INS4) 상에는 컬러 필터층(CFL)이 제공 및/또는 형성될 수 있다.
도 8 내지 도 10의 실시예에서, 컬러 필터층(CFL)은 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 색에 대응하는 컬러 필터들(CF)을 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은, 제1 화소(PXL1)의 색 변환층(CCL) 상에 배치된 제1 컬러 필터(CF1), 제2 화소(PXL2)의 색 변환층(CCL) 상에 배치된 제2 컬러 필터(CF2), 및 제3 화소(PXL3)의 색 변환층(CCL) 상에 배치된 제3 컬러 필터(CF3)를 포함할 수 있다. 실시예에 있어서, 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역(NEMA)에서 서로 중첩되도록 배치되어, 인접한 화소들(PXL) 사이의 광 간섭을 차단할 수 있다. 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 각각은 색 변환층(CCL)에서 변환된 특정 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있고, 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있으며, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있다. 상술한 컬러 필터들(CF)은 색 변환층(CCL)과 대응하도록 제4 절연층(INS4)의 일면 상에 제공될 수 있다.
도 11의 실시예에서, 컬러 필터층(CFL)은 컬러 필터(CF) 및 차광 패턴(LBP)을 포함할 수 있다. 상기 컬러 필터(CF)는 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 발광 영역(EMA)에 위치하며 해당 화소(PXL)의 색 변환층(CCL) 상의 제4 절연층(INS4) 상에 제공 및/또는 형성될 수 있다. 상기 차광 패턴(LBP)은 상기 발광 영역(EMA)의 주변에 위치하는 비발광 영역(NEMA)에 위치하며 해당 화소(PXL)의 제2 뱅크(BNK2) 상의 제4 절연층(INS4) 상에 제공 및/또는 형성될 수 있다. 상기 차광 패턴(LBP)은 상기 컬러 필터(CF)와 인접하게 제4 절연층(INS4)의 일면 상에 위치할 수 있다. 차광 패턴(LBP)은 제1 및 제2 뱅크들(BNK1, BNK2)과 중첩할 수 있다. 차광 패턴(LBP)은 인접한 화소들(PXL) 사이에서 광이 새는 빛샘 불량을 방지하는 차광 물질을 포함할 수 있다. 일 예로, 차광 패턴(LBP)은 블랙 매트릭스를 포함할 수 있다. 차광 패턴(LBP)은 인접한 화소들(PXL) 각각에서 방출되는 광의 혼색을 방지할 수 있다.
컬러 필터층(CFL) 상에는 인캡층(ENC)이 제공 및/또는 형성될 수 있다.
인캡층(ENC)은 제5 절연층(INS5)을 포함할 수 있다. 제5 절연층(INS5)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 제5 절연층(INS5)은 그 하부에 위치한 구성들을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 컬러 필터층(CFL) 및 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다.
상술한 실시예에 따른 표시 장치(DD)(또는 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각)는 발광 소자(LD) 상에 색 변환층(CCL) 및 컬러 필터(CF)를 배치하여 상기 색 변환층(CCL) 및 상기 컬러 필터(CF)를 통해 우수한 색 재현성을 갖는 광을 출사함으로써 출광 효율이 향상될 수 있다.
실시예에서, 제5 절연층(INS5)은 다중 층으로 형성될 수 있다. 예를 들어, 제5 절연층(INS5)은, 적어도 두 층의 무기 절연막들과, 상기 적어도 두 층의 무기 절연막들의 사이에 개재된 적어도 한 층의 유기 절연막을 포함할 수 있다. 다만, 제5 절연층(INS5)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있을 것이다. 또한, 실시예에 따라서는, 제5 절연층(INS5)의 상부에 적어도 한 층의 오버 코트층, 충진재층 및/또는 상부 기판 등이 더 배치될 수도 있다.
상술한 실시예에서는, 색 변환층(CCL)이 제1 화소 전극(PE1), 제2 화소 전극(PE2), 및/또는 중간 전극(CTE) 상에 직접 형성되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 색 변환층(CCL)은 별도의 기판 상에 형성되어 점착층 등을 통해 상기 제1 화소 전극(PE1), 상기 제2 화소 전극(PE2), 및/또는 상기 중간 전극(CTE)과 결합할 수도 있다.
도 12는 도 3의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도이다.
도 12에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다. 또한, 도 12에 있어서, 특별히 설명하지 않은 부분은 상술한 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 3, 도 8, 및 도 12를 참조하면, 비표시 영역(NDA)의 패드 영역(PDA)에 위치한 패드들(P) 각각은, 제1 패드 전극(PDE1), 제2 패드 전극(PDE2), 제3 패드 전극(PDE3), 및 제4 패드 전극(PDE4)을 포함할 수 있다.
제1 패드 전극(PDE1)은 층간 절연층(ILD) 상에 위치할 수 있다. 상기 층간 절연층(ILD)은 도 8 내지 도 11을 참조하여 설명한 화소 회로층(PCL)에 구비된 층간 절연층(ILD)일 수 있다. 실시예에 있어서, 제1 패드 전극(PDE1)은 도 8 내지 도 11을 참조하여 설명한 소스 및 드레인 전극(SE, DE)과 동일 공정으로 형성되어 동일 층에 위치할 수 있으나, 이에 한정되는 것은 아니다. 제1 패드 전극(PDE1)은 타이타늄(Ti)/구리(Cu)의 순으로 적층된 이중층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
적어도 비표시 영역(NDA)의 패드 영역(PDA)에는 표시 영역(DA)의 화소 회로층(PCL)에 구비된 패시베이션층(PSV)이 생략될 수 있다.
제2 패드 전극(PDE2)은 제1 패드 전극(PDE1) 상에 직접 배치되어 제1 패드 전극(PDE1)과 연결될 수 있다. 실시예에 있어서, 제2 패드 전극(PDE2)은 표시 소자층(DPL)의 제1 및 제2 정렬 전극들(ALE1, ALE2)과 동일 공정으로 형성되어 동일한 층에 제공될 수 있으나, 이에 한정되는 것은 아니다.
제2 패드 전극(PDE2) 및 층간 절연층(ILD) 상에 제1 절연층(INS1)이 제공 및/또는 형성될 수 있다. 제1 절연층(INS1)은 도 8 내지 도 11을 참조하여 설명한 제1 절연층(INS1)일 수 있다. 제1 절연층(INS1)은 패드 영역(PDA)에서 제2 패드 전극(PDE2)의 일 부분을 노출하도록 부분적으로 개구될 수 있다.
노출된 제2 패드 전극(PDE2) 상에 제3 패드 전극(PDE3)이 제공 및/또는 형성될 수 있다. 제3 패드 전극(PDE3)은 제2 패드 전극(PDE2) 상에 배치되어 제2 패드 전극(PDE2)과 연결될 수 있다. 실시예에 있어서, 제3 패드 전극(PDE3)은 도 8의 실시예에서 표시 소자층(DPL)의 중간 전극(CTE)과 동일 공정으로 형성되어 동일한 층에 제공될 수 있으나, 이에 한정되는 것은 아니다.
제3 패드 전극(PDE3) 상에 제3 절연층(INS3)이 제공 및/또는 형성될 수 있다. 제3 절연층(INS3)은 도 8을 참조하여 설명한 제3 절연층(INS3)일 수 있다. 제3 절연층(INS3)은 패드 영역(PDA)에서 제3 패드 전극(PDE3)의 일 부분을 노출하도록 부분적으로 개구될 수 있다.
노출된 제3 패드 전극(PDE3) 상에 제4 패드 전극(PDE4)이 제공 및/또는 형성될 수 있다. 제4 패드 전극(PDE4)은 제3 패드 전극(PDE3) 상에 배치되어 제3 패드 전극(PDE3)과 연결될 수 있다. 실시예에 있어서, 제4 패드 전극(PDE4)은 도 8의 실시예에서 표시 소자층(DPL)의 제1 및 제2 화소 전극들(PE1, PE2)과 동일 공정으로 형성되어 동일한 층에 제공될 수 있으나, 이에 한정되는 것은 아니다.
제4 패드 전극(PDE4)은 외부로 노출되어 전도성 접착 부재 등을 이용하여 구동부(도 4의 "DIC" 참고)와 전기적으로 연결될 수 있다.
상술한 실시예에서는, 각각의 패드(P)가 순차적으로 적층된 제1 패드 전극(PDE1), 제2 패드 전극(PDE2), 제3 패드 전극(PDE3), 및 제4 패드 전극(PDE4)을 포함하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 각각의 패드(P)는 제1, 제2, 제3, 및 제4 패드 전극들(PDE1, PDE2, PDE3, PDE4) 중 적어도 하나 이상의 패드 전극을 포함하여 외부로 노출되도록 구성될 수 있다.
도 13은 도 3의 EA1 영역을 확대한 개략적인 평면도이다.
도 13에서는 설명의 편의를 위하여 제1 영역(A1)에 배치되는 구성들의 도시를 생략하고, 제3 패드(P3)와 제3 영역(A3)에 배치된 제3 신호 배선(SL3)의 전기적 연결 관계를 중심으로 도 3의 EA1 영역을 간략하게 도시하였다.
편의를 위하여, 도 13에서는 EA1 영역 내 특정 요소들을 연결하기 위한 컨택홀들(CH)을 대표하여 하나의 컨택홀(CH)에만 부호를 표시하기로 한다.
도 13의 실시예와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 13을 참조하면, 표시 장치(DD)의 표시 영역(DA)은 제1 영역(A1), 제2 영역(A2), 및 제3 영역(A3)을 포함할 수 있다. 또한, 표시 장치(DD)의 비표시 영역(NDA)은 패드 영역(PDA)과 팬아웃 영역(FTA)을 포함할 수 있다.
제1 영역(A1)과 제2 영역(A2)은 패드부(PDP)로부터 직접 소정의 신호를 전달받는 제1 및 제2 신호 배선들(도 7의 "SL1, SL2" 참고)이 배치되는 제1 표시 영역(DA1)의 서로 다른 영역이다. 상기 제1 신호 배선(SL1)은 제1 화소(PXL1)와 전기적으로 연결되어 패드부(PDP)의 제1 패드(P1)로부터 소정의 신호를 제1 화소(PXL1)로 전달할 수 있다. 상기 제2 신호 배선(SL2)은 제2 화소(PXL2)와 전기적으로 연결되어 패드부(PDP)의 제2 패드(P2)로부터 소정의 신호를 제2 화소(PXL2)로 전달할 수 있다.
제3 영역(A3)은 제2 영역(A2)에 배치된 연장 배선(ETL) 및 브릿지 라인(BRL)을 통해 패드부(PDP)로부터 소정의 신호를 전달받는 제3 신호 배선(SL3)이 배치되는 제2 표시 영역(DA2)이다. 상기 제3 신호 배선(SL3)은 브릿지 라인(BRL)과 연장 배선(ETL)을 통해 패드부(PDP)의 제3 패드(P3)와 전기적으로 연결될 수 있다. 상기 제3 신호 배선(SL3)은 제3 화소(PXL3)와 전기적으로 연결되어 상기 제3 패드(P3)로부터 소정의 신호를 상기 제3 화소(PXL3)로 전달할 수 있다.
실시예에 있어서, 연장 배선(ETL)은 제2 영역(A2)에 위치하고 제2 방향(DR2)으로 연장되며, 팬아웃 영역(FTA)의 제2 배선(LP2)과 전기적으로 연결될 수 있다. 또한, 연장 배선(ETL)은 제1 컨택부(CNT1)를 통해 브릿지 라인(BRL)과 전기적으로 연결될 수 있다.
브릿지 라인(BRL)은 제2 영역(A2)과 제3 영역(A3)에 걸쳐 위치하고, 제1 방향(DR1)으로 연장되며, 제2 컨택부(CNT2)를 통해 제3 영역(A3)의 제3 신호 배선(SL3)과 전기적으로 연결될 수 있다.
연장 배선(ETL)과 브릿지 라인(BRL)은 복수 개로 제공될 수 있다.
복수 개의 연장 배선들(ETL) 중 하나의 연장 배선(ETL)은 제1 컨택부(CNT1)를 통해 복수 개의 브릿지 라인들(BRL) 중 대응하는 브릿지 라인(BRL)과 전기적으로 연결되고, 상기 대응하는 브릿지 라인(BRL)은 제2 컨택부(CNT2)를 통해 대응하는 제3 신호 배선(SL3)과 전기적으로 연결될 수 있다. 상기 제1 컨택부(CNT1)와 상기 제2 컨택부(CNT2)는, 평면 상에서 볼 때, 제1 방향(DR1)으로 동일한 행(또는 동일 선상)에 위치할 수 있다.
제2 영역(A2)에는 연장 배선(ETL)과 동일한 열에 위치한 보조 배선(SUL)이 배치될 수 있다. 보조 배선(SUL)은 개구부(OPN)를 사이에 두고 연장 배선(ETL)과 이격되게 배치되며 상기 연장 배선(ETL)과 전기적으로 분리될(또는 연결되지 않을) 수 있다.
실시예에 있어서, 제3 신호 배선(SL3)은 제2 컨택부(CNT2), 브릿지 라인(BRL), 제1 컨택부(CNT1), 연장 배선(ETL), 및 제3 배선(LP3)을 통해 패드부(PDP)의 제3 패드(P3)와 전기적으로 연결될 수 있다. 이에 따라, 상기 제3 패드(P3)로부터 소정의 신호가 상기 제3 신호 배선(SL3)을 통해 제3 영역(A3)에 위치한 제3 화소(PXL3)로 전달될 수 있다.
도 14는 도 13의 EA2 영역을 확대한 개략적인 평면도이다.
도 14의 실시예와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 14에서는 제1 표시 영역(DA1)에서 인접하게 위치한 제1 영역(A1)과 제2 영역(A2), 상기 제1 및 제2 영역들(A1, A2)에 대응하는 비표시 영역(NDA)을 중심으로 표시 장치(DD)의 구조를 개략적으로 도시하기로 한다.
편의를 위하여, 도 14에서는 EA2 영역 내 특정 요소들을 연결하기 위한 컨택홀들(CH)을 대표하여 하나의 컨택홀(CH)에만 부호를 표시하기로 한다.
도 1 내지 도 14를 참조하면, 제1 표시 영역(DA1)은 제1 화소(PXL1)와 제2 화소(PXL2)를 포함한 복수의 화소들(PXL)과, 상기 화소들(PXL)에 전기적으로 연결된 신호 배선들을 포함할 수 있다. 일 예로, 제1 표시 영역(DA1)은 제1 화소(PXL1)에 전기적으로 연결된 제1 신호 배선(SL1)과 제2 화소(PXL2)에 전기적으로 연결된 제2 신호 배선(SL2)을 포함할 수 있다.
제1 화소(PXL1) 및 상기 제1 화소(PXL1)와 전기적으로 연결된 제1 신호 배선(SL1)은 제1 표시 영역(DA1)의 제1 영역(A1)에 위치할 수 있다.
제1 화소(PXL1)는 제1 신호 배선(SL1)과 전기적으로 연결된 화소 회로(PXC) 및 상기 화소 회로(PXC)와 전기적으로 연결된 발광부(EMA)를 포함할 수 있다.
상기 화소 회로(PXC)와 상기 발광부(EMU)는 도 5 및 도 6을 참고하여 설명한 화소 회로(PXC) 및 발광부(EMU)와 동일하거나 유사한 구성(또는 구조)을 가지므로, 이에 대한 설명은 생략하기로 한다.
제1 신호 배선(SL1)은 팬아웃 영역(FTA)에 위치한 제1 배선(LP1)을 통해 패드 영역(PDA)에 위치한 제1 패드(P1)와 전기적으로 연결될 수 있다. 상기 제1 신호 배선(SL1)은 제1 수직 전원 배선(PL1a), 제2 수직 전원 배선(PL2b), 초기화 전원 배선(IPL), 데이터 라인(Dj), 및 스캔 라인(S1)을 포함할 수 있다.
제1 수직 전원 배선(PL1a)은 대응하는 제1 배선(LP1), 일 예로, 제1a 배선(LP1a)을 통해 패드 영역(PDA)에 위치한 대응하는 제1 패드(P1)와 전기적으로 연결될 수 있다. 상기 제1 수직 전원 배선(PL1a)은 상기 제1 패드(P1)로부터 제1 구동 전원(VDD)의 전압을 전달받을 수 있다.
제1 수직 전원 배선(PL1a)은 제1 수평 전원 배선(PL1b)과 전기적으로 연결되어 메쉬 구조를 이룰 수 있다. 제1 수직 전원 배선(PL1a)과 제1 수평 전원 배선(PL1b)은 서로 상이한 층에 배치되며 대응하는 컨택홀(CH)을 통하여 전기적으로 연결될 수 있다. 상기 제1 수평 전원 배선(PL1b)은 제1 방향(DR1)으로 연장되며, 제1 영역(A1), 제2 영역(A2), 및 제3 영역(A3)에 공통으로 제공될 수 있다.
제1 수직 전원 배선(PL1a)은 대응하는 컨택홀(CH)을 통하여 화소 회로(PXC)와 전기적으로 연결될 수 있다. 제1 수평 전원 배선(PL1b)은 발광부(EMU)와 전기적으로 연결될 수 있다.
제2 수직 전원 배선(PL2a)은 대응하는 제1 배선(LP1), 일 예로, 제1f 배선(LP1f)을 통해 패드 영역(PDA)에 위치한 제1 패드(P1)와 전기적으로 연결될 수 있다. 상기 제2 수직 전원 배선(PL2a)은 상기 제1 패드(P1)로부터 제2 구동 전원(VSS)의 전압을 전달받을 수 있다.
제2 수직 전원 배선(PL2a)은 제2 수평 전원 배선(PL2b)과 전기적으로 연결되어 메쉬 구조를 이룰 수 있다. 제2 수직 전원 배선(PL2a)과 제2 수평 전원 배선(PL2b)은 서로 상이한 층에 배치되며 대응하는 컨택홀(CH)을 통하여 전기적으로 연결될 수 있다. 상기 제2 수평 전원 배선(PL2b)은 제1 방향(DR1)으로 연장되며, 제1 영역(A1), 제2 영역(A2), 및 제3 영역(A3)에 공통으로 제공될 수 있다.
제2 수평 전원 배선(PL2b)은 대응하는 컨택홀(CH)을 통하여 발광부(EMU)와 전기적으로 연결될 수 있다.
스캔 라인(S1)은 제2 방향(DR2)으로 연장되며, 대응하는 제1 배선(LP1), 일 예로, 제1g 배선(LP1g)을 통해 대응하는 제1 패드(P1)와 전기적으로 연결될 수 있다. 스캔 라인(S1)은 제1 패드(P1)로부터 스캔 신호를 전달받을 수 있다. 스캔 라인(S1)은 대응하는 컨택홀(CH)을 통하여 제1 연결 배선(CNL1)과 전기적으로 연결될 수 있다. 상기 제1 연결 배선(CNL1)은 도 7을 참고하여 설명한 제1 연결 배선(CNL1)일 수 있다.
제1 연결 배선(CNL1)은 제1 방향(DR1)으로 연장되며, 대응하는 컨택홀(CH)을 통하여 제2 연결 배선(CNL2)과 전기적으로 연결될 수 있다. 상기 제1 연결 배선(CNL1)은 제2 연결 배선(CNL2)을 통하여 제1 화소(PXL)의 화소 회로(PXC)와 전기적으로 연결될 수 있다.
초기화 전원 배선(IPL)은 제2 방향(DR2)으로 연장되고, 대응하는 제1 배선(LP1), 일 예로, 제1b 배선(LP1b)을 통해 대응하는 제1 패드(P1)와 전기적으로 연결될 수 있다. 상기 초기화 전원 배선(IPL)은 상기 제1 패드(P1)로부터 초기화 전원의 전압을 전달받을 수 있다. 초기화 전원 배선(IPL)은 대응하는 컨택홀(CH)을 통하여 화소 회로(PXC)와 전기적으로 연결될 수 있다.
데이터 라인(Dj)은 제1 방향(DR1)을 따라 서로 이격되게 배치되고, 제2 방향(DR2)으로 연장된 제1 데이터 라인(D1), 제2 데이터 라인(D2), 및 제3 데이터 라인(D3)을 포함할 수 있다.
제1 데이터 라인(D1)은 대응하는 제1 배선(LP1), 일 예로, 제1c 배선(LP1c)을 통해 대응하는 제1 패드(P1)와 전기적으로 연결될 수 있다. 상기 제1 데이터 라인(D1)은 상기 제1 패드(P1)로부터 대응하는 데이터 신호를 전달받을 수 있다. 제1 데이터 라인(D1)은 대응하는 컨택홀(CH)을 통하여 화소 회로(PXC)와 전기적으로 연결되어 상기 데이터 신호를 상기 화소 회로(PXC)로 전달할 수 있다.
제2 데이터 라인(D2)은 대응하는 제1 배선(LP1), 일 예로, 제1d 배선(LP1d)을 통해 대응하는 제1 패드(P1)와 전기적으로 연결될 수 있다. 상기 제2 데이터 라인(D2)은 상기 제1 패드(P1)로부터 대응하는 데이터 신호를 전달받을 수 있다. 제2 데이터 라인(D2)은 대응하는 컨택홀(CH)을 통하여 화소 회로(PXC)와 전기적으로 연결되어 상기 데이터 신호를 상기 화소 회로(PXC)로 전달할 수 있다.
제3 데이터 라인(D3)은 대응하는 제1 배선(LP1), 일 예로, 제1e 배선(LP1e)을 통해 대응하는 제1 패드(P1)와 전기적으로 연결될 수 있다. 상기 제3 데이터 라인(D3)은 상기 제1 패드(P1)로부터 대응하는 데이터 신호를 전달받을 수 있다. 제3 데이터 라인(D3)은 대응하는 컨택홀(CH)을 통하여 화소 회로(PXC)와 전기적으로 연결되어 상기 데이터 신호를 상기 화소 회로(PXC)로 전달할 수 있다.
상술한 제1 신호 배선(SL1)은 적어도 하나 이상의 추가 도전 배선(CL1, CL2, CL3)을 포함할 수 있다.
추가 도전 배선(CL1, CL2, CL3)은 제1 방향(DR1)을 따라 서로 이격되게 배치되며 제2 방향(DR2)으로 연장된 제1 추가 도전 배선(CL1), 제2 추가 도전 배선(CL2), 및 제3 추가 도전 배선(CL3)을 포함할 수 있다.
제1 추가 도전 배선(CL1)은 대응하는 제1 배선(LP1), 일 예로, 제1h 배선(LP1h)을 통해 대응하는 제1 패드(P1)와 전기적으로 연결될 수 있다. 제2 추가 도전 배선(CL2)은 대응하는 제1 배선(LP1), 일 예로, 제1i 배선(LP1i)을 통해 대응하는 제1 패드(P1)와 전기적으로 연결될 수 있다. 제3 추가 도전 배선(CL3)은 대응하는 제1 배선(LP1), 일 예로, 제1j 배선(LP1j)을 통해 대응하는 제1 패드(P1)와 전기적으로 연결될 수 있다.
상술한 제1, 제2, 및 제3 추가 도전 배선들(CL1, CL2, CL3) 각각은 대응하는 제1 패드(P1)로부터 제1 구동 전원(VDD)의 전압 또는 제2 구동 전원(VSS)의 전압을 전달받을 수 있다. 상기 제1, 제2, 및 제3 추가 도전 배선들(CL1, CL2, CL3)은 제1 수평 전원 배선(PL1b) 및/ 또는 제2 수평 전원 배선(PL2ab)과 전기적으로 연결되어 제1 수직 전원 배선(PL1a) 및 제2 수직 전원 배선(PL2a)과 함께 전원 배선으로 활용될 수도 있다. 이에 따라, 전원 전압의 전압 강하를 저감 또는 최소화할 수 있어, 표시 장치(DD)의 화질이 개선될 수 있다.
제2 화소(PXL2) 및 상기 제2 화소(PXL2)와 전기적으로 연결된 제2 신호 배선(SL2)은 제1 표시 영역(DA1)의 제2 영역(A2)에 위치할 수 있다.
제2 화소(PXL2)는 제2 신호 배선(SL2)과 전기적으로 연결된 화소 회로(PXC) 및 상기 화소 회로(PXC)와 전기적으로 연결된 발광부(EMU)를 포함할 수 있다.
상기 화소 회로(PXC)와 상기 발광부(EMU)는 도 5 및 도 6을 참고하여 설명한 화소 회로(PXC) 및 발광부(EMU)와 동일하거나 유사한 구성(또는 구조)을 가질 수 있다.
제2 신호 배선(SL2)은 팬아웃 영역(FTA)에 위치한 제2 배선(LP2)을 통해 패드 영역(PDA)에 위치한 제2 패드(P2)와 전기적으로 연결될 수 있다. 상기 제2 신호 배선(SL2)은 제1 방향(DR1)으로 서로 이격되게 배치되며 제2 방향(DR2)으로 연장된 제1 수직 전원 배선(PL1a), 제2 수직 전원 배선(PL2a), 초기화 전원 배선(IPL), 및 데이터 라인(Dj)을 포함할 수 있다.
제1 수직 전원 배선(PL1a)은 대응하는 제2 배선(LP2), 일 예로, 제2a 배선(LP2a)을 통해 패드 영역(PDA)에 위치한 대응하는 제2 패드(P2)와 전기적으로 연결될 수 있다. 상기 제1 수직 전원 배선(PL1a)은 상기 제2 패드(P2)로부터 제1 구동 전원(VDD)의 전압을 전달받을 수 있다. 제1 수직 전원 배선(PL1a)은 대응하는 컨택홀(CH)을 통하여 제2 화소(PXL2)의 화소 회로(PXC)와 전기적으로 연결될 수 있다.
제2 수직 전원 배선(PL2a)은 대응하는 제2 배선(LP2), 일 예로, 제2f 배선(LP2f)을 통해 패드 영역(PDA)에 위치한 대응하는 제2 패드(P2)와 전기적으로 연결될 수 있다. 상기 제2 수직 전원 배선(PL2a)은 상기 제2 패드(P2)로부터 제2 구동 전원(VSS)의 전압을 전달받을 수 있다. 제2 수직 전원 배선(PL2a)은 대응하는 컨택홀(CH)을 통하여 제2 화소(PXL2)의 발광부(EMU)와 전기적으로 연결될 수 있다.
초기화 전원 배선(IPL)은 대응하는 제2 배선(LP2), 일 예로, 제2b 배선(LP2b)을 통해 패드 영역(PDA)에 위치한 대응하는 제2 패드(P2)와 전기적으로 연결될 수 있다. 상기 초기화 전원 배선(IPL)은 상기 제2 패드(P2)로부터 초기화 전원의 전압을 전달받을 수 있다. 초기화 전원 배선(IPL2)은 대응하는 컨택홀(CH)을 통하여 제2 화소(PXL2)의 화소 회로(PXC)와 전기적으로 연결될 수 있다.
데이터 라인(Dj)은 제1 데이터 라인(D1), 제2 데이터 라인(D2), 및 제3 데이터 라인(D3)을 포함할 수 있다.
제1 데이터 라인(D1)은 대응하는 제2 배선(LP2), 일 예로, 제2c 배선(LP2c)을 통해 대응하는 제2 패드(P2)와 전기적으로 연결될 수 있다. 상기 제1 데이터 라인(D1)은 상기 제2 패드(P2)로부터 대응하는 데이터 신호를 전달받을 수 있다. 제1 데이터 라인(D1)은 대응하는 컨택홀(CH)을 통하여 화소 회로(PXC)와 전기적으로 연결되어 상기 데이터 신호를 상기 화소 회로(PXC)로 전달할 수 있다.
제2 데이터 라인(D2)은 대응하는 제2 배선(LP2), 일 예로, 제2d 배선(LP2d)을 통해 대응하는 제2 패드(P2)와 전기적으로 연결될 수 있다. 상기 제2 데이터 라인(D2)은 상기 제2 패드(P2)로부터 대응하는 데이터 신호를 전달받을 수 있다. 제2 데이터 라인(D2)은 대응하는 컨택홀(CH)을 통하여 화소 회로(PXC)와 전기적으로 연결되어 상기 데이터 신호를 상기 화소 회로(PXC)로 전달할 수 있다.
제3 데이터 라인(D3)은 대응하는 제2 배선(LP2), 일 예로, 제2e 배선(LP2e)을 통해 대응하는 제2 패드(P2)와 전기적으로 연결될 수 있다. 상기 제3 데이터 라인(D3)은 상기 제2 패드(P2)로부터 대응하는 데이터 신호를 전달받을 수 있다. 제3 데이터 라인(D3)은 대응하는 컨택홀(CH)을 통하여 화소 회로(PXC)와 전기적으로 연결되어 상기 데이터 신호를 상기 화소 회로(PXC)로 전달할 수 있다.
제2 화소(PXL2)는 대응하는 컨택홀(CH)을 통해 제1 및 제2 영역들(A1, A2)에 공통으로 제공된 제1 연결 배선(CNL1)과 전기적으로 연결되는 제2 연결 배선(CNL2)을 포함할 수 있다. 상기 제2 연결 배선(CNL2)은 상기 제1 연결 배선(CNL1)으로부터 스캔 신호 및/또는 제어 신호를 전달받을 수 있다. 제2 연결 배선(CNL2)은 대응하는 컨택홀(CH)을 통해 제2 화소(PXL2)의 화소 회로(PXC)와 전기적으로 연결될 수 있다.
실시예에 있어서, 제2 영역(A2)에는 팬아웃 영역(FTA)에 위치한 제3 배선(LP3)을 통하여 패드 영역(PDA)에 위치한 제3 패드(P3)와 전기적으로 연결된 연장 배선(ETL)이 위치할 수 있다.
연장 배선(ETL)은 제2 신호 배선(SL2)과 인접하게 위치하되, 상기 제2 신호 배선(SL2)과 전기적으로 분리될 수 있다. 연장 배선(ETL)은 제1 방향(DR1)으로 서로 이격되게 배치되며 제2 방향(DR2)으로 연장된 제1 연장 배선(ETL1), 제2 연장 배선(ETL2), 제3 연장 배선(ETL3), 및 제4 연장 배선(ETL4)을 포함할 수 있다.
제1 연장 배선(ETL1)은 대응하는 제3 배선(LP3), 일 예로, 제3a 배선(LP3a)을 통해 패드 영역(PDA)에 위치한 대응하는 제3 패드(P3)와 전기적으로 연결될 수 있다. 상기 제1 연장 배선(ETL1)은 대응하는 제1 컨택부(CNT1)를 통해 대응하는 브릿지 라인(BRL)과 전기적으로 연결될 수 있다.
제2 연장 배선(ETL2)은 대응하는 제3 배선(LP3), 일 예로, 제3b 배선(LP3b)을 통해 패드 영역(PDA)에 위치한 대응하는 제3 패드(P3)와 전기적으로 연결될 수 있다. 상기 제2 연장 배선(ETL2)은 대응하는 제1 컨택부(CNT1)를 통해 대응하는 브릿지 라인(BRL)과 전기적으로 연결될 수 있다.
제3 연장 배선(ETL3)은 대응하는 제3 배선(LP3), 일 예로, 제3c 배선(LP3c)을 통해 패드 영역(PDA)에 위치한 대응하는 제3 패드(P3)와 전기적으로 연결될 수 있다. 상기 제3 연장 배선(ETL3)은 대응하는 제1 컨택부(CNT1)를 통해 대응하는 브릿지 라인(BRL)과 전기적으로 연결될 수 있다.
제4 연장 배선(ETL4)은 대응하는 제3 배선(LP3), 일 예로, 제3d 배선(LP3d)을 통해 패드 영역(PDA)에 위치한 대응하는 제3 패드(P3)와 전기적으로 연결될 수 있다. 상기 제4 연장 배선(ETL4)은 대응하는 제1 컨택부(CNT1)를 통해 대응하는 브릿지 라인(BRL)과 전기적으로 연결될 수 있다.
브릿지 라인(BRL)은 제2 영역(A2)에서 제1 방향(DR1)으로 연장되며, 복수 개로 제공될 수 있다. 브릿지 라인(BRL)은 제2 영역(A2)으로부터 상기 제2 영역(A2)에 인접한 제3 영역(A3)까지 제공될 수 있다. 브릿지 라인(BRL)은 제2 영역(A2)과 제3 영역(A3)에 공통으로 제공될 수 있다. 실시예에 따라, 브릿지 라인(BRL)은 제1 영역(A1)에도 제공될 수도 있다.
제1 표시 영역(DA1)의 가장 자리를 둘러싸는(또는 제1 표시 영역(DA1)과 대응하는) 비표시 영역(NDA)의 일 영역에는 제1 내지 제3 배선들(LP1, LP2, LP3)과 제1 내지 제3 패드들(P1, P2, P3)이 배치될 수 있다.
제1 배선(LP1), 제2 배선(LP2), 및 제3 배선(LP3)은 상기 비표시 영역(NDA)의 팬아웃 영역(FTA)에 위치하고, 제1 패드(P1), 제2 패드(P2), 및 제3 패드(P3)는 상기 비표시 영역(NDA)의 패드 영역(PDA)에 위치할 수 있다.
제1 배선(LP1)은 제1 신호 배선(SL1)과 전기적으로 연결된 제1a 내지 제1j 배선들(LP1a ~ LP1j)을 포함하고, 제2 배선(LP2)은 제2 신호 배선(SL2)과 전기적으로 연결된 제2a 내지 제2f 배선들(LP2a ~ LP2f)을 포함하고, 제3 배선(LP3)은 연장 배선(ETL)과 전기적으로 연결된 제3a 내지 제3d 배선들(LP3a ~ LP3d)을 포함할 수 있다. 제1, 제2, 및 제3 배선들(LP1, LP2, LP3)은 팬아웃 영역(FTA)에서 제1 표시 영역(DA1)과 대응하는 일 영역(일 예로, 팬아웃 영역(FTA)의 중앙 영역)에만 배치될 수 있고, 상기 팬아웃 영역(FTA)에서 제2 표시 영역(DA2)과 대응하는 일 영역(일 예로, 팬아웃 영역(FTA)의 최외곽 영역)에는 배치되지 않을 수 있다.
실시예에 있어서, 하나의 제1 화소(PXL1)와 전기적으로 연결되며 제1 영역(A1)과 대응하는 팬아웃 영역(FTA)에 위치하는 제1 배선(LP1)의 개수는 1a 내지 제1j 배선들(LP1a ~ LP1j)을 포함하여 총 10개일 수 있다. 하나의 제2 화소(PXL2)와 전기적으로 연결되며 제2 영역(A2)과 대응하는 팬아웃 역(FTA)에 위치하는 제2 배선(LP2)의 개수는 제2a 내지 제2f 배선들(LP2a ~ LP2f)을 포함하여 6개일 수 있다. 하나의 제3 화소(PXL3)와 전기적으로 연결되며 제2 영역(A2)과 대응하는 팬아웃 영역(FTA)에 위치하는 제3 배선(LP3)의 개수는 제3a 내지 제3d 배선들(LP3a ~ LP3d)을 포함하여 4개일 수 있다. 상기 제1 배선들(LP1)과 전기적으로 연결된 제1 패드들(P1)의 개수는 10개이고, 상기 제2 배선들(LP2)과 전기적으로 연결된 제2 패드들(P2)의 개수는 6개이며, 상기 제3 배선들(LP3)과 전기적으로 연결된 제3 패드들(P3)의 개수는 4개일 수 있다. 상기 제1 패드들(P1)의 개수는 상기 제2 패드들(P2)의 개수와 상기 제3 패드들(P3)의 개수를 더한 합과 동일할 수 있다.
제1 영역(A1)에 대응하는 팬아웃 영역(FTA)의 일 영역에는 제1 정전기 방지부(ESDP1)가 위치하고, 제2 영역(A2)에 대응하는 팬아웃 영역(FTA)의 일 영역에는 제2 정전기 방지부(ESDP2)가 위치할 수 있다.
제1 정전기 방지부(ESDP1)는 상기 팬아웃 영역(FTA)에서 대응하는 제1 배선(LP1)과 공통 배선(COL)에 전기적으로 연결될 수 있다. 제1 정전기 방지부(ESDP1)는 대응하는 제1 배선(LP1)과 공통 배선(COL) 사이에 접속되어 제1 영역(A1)의 데이터 라인(D1, D2, D3)으로 유입되는 정전기에 의한 펄스를 공통 배선(COL)으로 분산시킬 수 있다. 상기 제1 정전기 방지부(ESDP1)는 대응하는 컨택홀(CH)을 통하여 제1c 배선(LP1c), 제1d 배선(LP1d), 및 제1e 배선(LP1e)에 각각 전기적으로 연결될 수 있다.
제2 정전기 방지부(ESDP2)는 상기 팬아웃 영역(FTA)에서 대응하는 제2 배선(LP2)과 공통 배선(COL)에 전기적으로 연결될 수 있다. 제2 정전기 방지부(ESDP2)는 대응하는 제2 배선(LP2)과 공통 배선(COL) 사이에 접속되어 제2 영역(A2)의 데이터 라인(D1, D2, D3)으로 유입되는 정전기에 의한 펄스를 공통 배선(COL)으로 분산시킬 수 있다. 상기 제2 정전기 방지부(ESDP2)는 대응하는 컨택홀(CH)을 통하여 제2c 배선(LP2c), 제2d 배선(LP2d), 및 제2e 배선(LP2e)에 각각 전기적으로 연결될 수 있다.
공통 배선(COL)은 제1 영역(A1)에 대응하는 팬아웃 영역(FTA)과 제2 영역(A2)에 대응하는 팬아웃 영역(FTA)에 공통으로 제공될 수 있다. 공통 배선(COL)은 제1 방향(DR1)으로 연장될 수 있다. 공통 배선(COL)은 대응하는 컨택홀(CH)을 통하여 제1 및 제2 정전기 방지부들(ESDP1, ESDP2) 각각과 전기적으로 연결될 수 있다.
제1 정전기 방지부(ESDP1)와 제2 정전기 방지부(ESDP2)는 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 도 15 및 도 16을 참조하여 제1 정전기 방지부(ESDP1)를 대표로 설명하기로 한다.
도 15는 도 14의 EA4 영역을 확대한 개략적인 평면도이며, 도 16은 도 15의 제1 정전기 방지부(ESDP1)를 다른 실시예에 따라 도시한 개략적인 평면도이다.
편의를 위하여, 도 15 및 도 16에서는 EA4 영역 내 특정 요소들을 연결하기 위한 컨택홀들(CH)을 대표하여 하나의 컨택홀(CH)에만 부호를 표시하기로 한다.
도 1 내지 도 16을 참조하면, 제1 정전기 방지부(ESDP1)는 적어도 하나 이상의 서브 정전기 방지부를 포함할 수 있다. 일 예로, 제1 정전기 방지부(ESDP1)는 제1 내지 제6 서브 정전기 방지부들(SESDP1, SESDP2, SESDP3, SESDP4, SESDP5, SESDP6)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1 정전기 방지부(EDSP1)는 소정의 고전압 영역에서 낮은 임피던스를 가져 과전류를 방전되게 하거나 자체적으로 파괴됨으로써 정전기 유입을 차단하고, 정상적인 구동 환경에서 높은 임피던스를 가져 제1 배선(LP1)을 통해 공급되는 신호에 영향을 주지 않도록 설계될 수 있다.
제1 내지 제6 서브 정전기 방지부들(SESDP1, SESDP2, SESDP3, SESDP4, SESDP5, SESDP6)은 제3 연결 배선(CNL3)을 통해 공통 배선(COL)과 전기적으로 연결될 수 있다. 상기 제3 연결 배선(CNL3)은 대응하는 컨택홀(CH)을 통해 공통 배선(COL)과 전기적으로 연결될 수 있다. 또한, 상기 제3 연결 배선(CNL3)은 대응하는 컨택홀(CH)을 통하여 제1 내지 제6 서브 정전기 방지부들(SESDP1, SESDP2, SESDP3, SESDP4, SESDP5, SESDP6) 각각과 전기적으로 연결될 수 있다.
제1 내지 제6 서브 정전기 방지부들(SESDP1, SESDP2, SESDP3, SESDP4, SESDP5, SESDP6)은 공통 배선(COL)과 제1 배선(LP1) 사이에 위치하며 서로 전기적으로 연결될 수 있다.
제1 서브 정전기 방지부(SESDP1)는 제2 서브 정전기 방지부(SESDP2) 및 제1c 배선(LP1c)과 전기적으로 연결될 수 있다. 상기 제1 서브 정전기 방지부(SESDP1)는 대응하는 컨택홀(CH)을 통해 제2 연결 패턴(CNP2)과 전기적으로 연결될 수 있다. 제2 연결 패턴(CNP2)은 대응하는 컨택홀(CH)을 통해 제1c 배선(LP1c)과 전기적으로 연결될 수 있다. 또한, 상기 제1 서브 정전기 방지부(SESDP1)는 대응하는 컨택홀(CH)을 통하여 제2 서브 정전기 방지부(SESDP2)와 전기적으로 연결될 수 있다.
제2 서브 정전기 방지부(SESDP2)는 제3 서브 정전기 방지부(SESDP3) 및 제1d 배선(LP1d)과 전기적으로 연결될 수 있다. 상기 제2 서브 정전기 방지부(SESDP2)는 대응하는 컨택홀(CH)을 통해 제3 연결 패턴(CNP3)과 전기적으로 연결될 수 있다. 제3 연결 패턴(CNP3)은 대응하는 컨택홀(CH)을 통해 제1d 배선(LP1d)과 전기적으로 연결될 수 있다. 또한, 상기 제2 서브 정전기 방지부(SESDP2)는 대응하는 컨택홀(CH)을 통해 제3 서브 정전기 방지부(SESDP3)와 전기적으로 연결될 수 있다.
제3 서브 정전기 방지부(SESDP3)는 제4 서브 정전기 방지부(SESDP4) 및 제1e 배선(LP1e)과 전기적으로 연결될 수 있다. 상기 제3 서브 정전기 방지부(SESDP3)는 대응하는 컨택홀(CH)을 통해 제4 연결 패턴(CNP4)과 전기적으로 연결될 수 있다. 제4 연결 패턴(CNP4)은 대응하는 컨택홀(CH)을 통해 제1e 배선(LP1e)과 전기적으로 연결될 수 있다. 또한, 제3 서브 정전기 방지부(SESDP3)는 대응하는 컨택홀(CH)을 통해 제4 서브 정전기 방지부(SESDP4)와 전기적으로 연결될 수 있다.
제4 서브 정전기 방지부(SESDP4)는 제5 서브 정전기 방지부(SESDP5) 및 상기 제3 서브 정전기 방지부(SESDP3)와 전기적으로 연결될 수 있다.
제5 서브 정전기 방지부(SESDP5)는 제6 서브 정전기 방지부(SESDP6) 및 상기 제4 서브 정전기 방지부(SESDP4)와 전기적으로 연결될 수 있다.
제6 서브 정전기 방지부(SESDP6)는 공통 배선(COL) 및 상기 제5 서브 정전기 방지부(SESDP5)와 전기적으로 연결될 수 있다. 상기 제6 서브 정전기 방지부(SESDP6)는 대응하는 컨택홀(CH)을 통해 제1 연결 배선(CNP1)과 전기적으로 연결될 수 있다. 제1 연결 배선(CNP1)은 대응하는 컨택홀(CH)을 통해 공통 배선(COL)과 전기적으로 연결될 수 있다. 또한, 제6 서브 정전기 방지부(SESDP6)는 대응하는 컨택홀(CH)을 통해 제5 서브 정전기 방지부(SESDP5)와 전기적으로 연결될 수 있다.
제1 내지 제6 서브 정전기 방지부들(SESDP1, SESDP2, SESDP3, SESDP4, SESDP5, SESDP6) 각각은 공통 배선(COL) 및 대응하는 제1 배선(LP1)과의 상호 접속 관계를 갖는 방전 트랜지스터(ET) 및 커패시터(C1, C2)를 포함할 수 있다. 제1 내지 제6 서브 정전기 방지부들(SESDP1, SESDP2, SESDP3, SESDP4, SESDP5, SESDP6)의 구성은 실질적으로 동일하므로, 제1 서브 정전기 방지부(SESDP1)의 구성을 대표로 설명한다.
제1 서브 정전기 방지부(SESDP1)의 방전 트랜지스터(ET)는 서로 전기적으로 연결된 제1 방전 트랜지스터(ET1)와 제2 방전 트랜지스터(ET2)를 포함할 수 있다. 상기 제1 및 제2 방전 트랜지스터들(ET1, ET2) 각각은 게이트 전극(EGE), 액티브 패턴(EACT), 제1 단자(EFT), 및 제2 단자(EST)를 포함할 수 있다.
제1 서브 정전기 방지부(SESDP1)의 커패시터(C)는 제1 커패시터(C1)과 제2 커패시터(C2)를 포함할 수 있다. 제1 및 제2 커패시터들(C1, C2) 각각은 서로 중첩하는 하부 전극과 상부 전극을 포함할 수 있다. 제1 커패시터(C1)의 하부 전극은 제1 방전 트랜지스터(T1)의 게이트 전극(EGE)과 일체로 형성되고, 상기 제1 커패시터(C1)의 상부 전극은 제3 연결 배선(CNL3)과 일체로 형성될 수 있다. 제2 커패시터(C2)의 하부 전극은 제2 방전 트랜지스터(T2)의 게이트 전극(EGE)과 일체로 형성되고, 상기 제2 커패시터(C2)의 상부 전극은 제2 연결 패턴(CNP2)과 일체로 형성될 수 있다.
상술한 실시예에서는, 제1 정전기 방지부(ESDP1)가 공통 배선(COL)과 대응하는 제1c 배선(LP1c) 사이에 접속되어 제1 영역(A1)의 데이터 라인(D1, D2, D3)으로 유입되는 정전기에 의한 펄스를 공통 배선(COL)으로 분산하는 형태로 구성되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 정전기 방지부(ESDP1)는 도 16에 도시된 바와 같이 저전압 패드(LOP)와 고전압 패드(HGP) 사이에 직렬로 연결된 복수 개의 방전 트랜지스터들을 포함하는 형태로 구성될 수도 있다. 상기 저전압 패드(LOP)에는 게이트 로우 전압이 인가될 수 있고, 상기 고전압 패드(HGP)에는 게이트 하이 전압이 인가될 수 있다. 상기 제1 정전기 방지부(ESDP1)는 상기 게이트 로우 전압과 상기 게이트 로우 전압 사이에서 노이즈, 일 예로, 정전기를 차단할 수 있다.
도 16의 실시예에서, 제1 정전기 방지부(ESDP1)는 저전압 패드(LOP)와 고전압 패드(HGP) 사이에서 직렬로 연결된 제1 내지 제4 방전 트랜지스터들(ET1, ET2, ET3, ET4)을 포함할 수 있다. 제1 내지 제4 방전 트랜지스터들(ET1, ET2, ET3, ET4) 각각은 게이트 전극(EGE), 액티브 패턴(EACT), 제1 단자(EFT), 및 제2 단자(EST)를 포함할 수 있다. 또한, 제1 내지 제4 방전 트랜지스터들(ET1, ET2, ET3, ET4) 각각은 게이트 전극(EGE)과 중첩하는 더미 하부 배선(DBML)을 포함할 수 있다.
제1 방전 트랜지스터(ET1)는 저전압 패드(LOP) 및 제2 방전 트랜지스터(ET2)와 전기적으로 연결될 수 있다. 상기 제1 방전 트랜지스터(ET1)는 대응하는 컨택홀(CH)을 통해 제1 연결 패턴(CNP1)과 전기적으로 연결될 수 있다. 제1 연결 패턴(CNP1)는 대응하는 컨택홀(CH)을 통해 저전압 패드(LOP)와 전기적으로 연결될 수 있다. 또한, 제1 방전 트랜지스터(ET1)는 대응하는 컨택홀(CH)을 통하여 제2 방전 트랜지스터(ET2)와 전기적으로 연결될 수 있다.
제2 방전 트랜지스터(ET2)는 제1 방전 트랜지스터(ET1) 및 제2 연결 패턴(CNP2)과 전기적으로 연결될 수 있다. 상기 제2 방전 트랜지스터(ET2)는 대응하는 컨택홀(CH)을 통해 제1 방전 트랜지스터(ET1)와 전기적으로 연결될 수 있다. 또한, 상기 제2 방전 트랜지스터(ET2)는 대응하는 컨택홀(CH)을 통해 제2 연결 패턴(CNP2)과 전기적으로 연결될 수 있다. 상기 제2 연결 패턴(CNP2)은 대응하는 컨택홀(CH)을 통해 제3 방전 트랜지스터(ET3)과 전기적으로 연결될 수 있다. 상기 제2 연결 패턴(CNP2)은 클럭 신호가 인가되는 배선과 일체로 형성될 수 있다.
제3 방전 트랜지스터(ET3)는 제2 연결 패턴(CNP2) 및 제4 방전 트랜지스터(ET4)와 전기적으로 연결될 수 있다. 상기 제3 방전 트랜지스터(ET3)는 대응하는 컨택홀(CH)을 통해 제2 연결 패턴(CNP2)과 전기적으로 연결될 수 있다. 또한, 상기 제3 방전 트랜지스터(ET3)는 대응하는 컨택홀(CH)을 통해 제4 방전 트랜지스터(ET4)와 전기적으로 연결될 수 있다.
제4 방전 트랜지스터(ET4)는 제3 방전 트랜지스터(ET3) 및 제3 연결 패턴(CNP3)과 전기적으로 연결될 수 있다. 상기 제4 방전 트랜지스터(ET4)는 대응하는 컨택홀(CH)을 통해 제3 방전 트랜지스터(ET3)와 전기적으로 연결될 수 있다. 상기 제3 연결 패턴(CNP3)은 대응하는 컨택홀(CNP3)을 통해 고전압 패드(HGP)와 전기적으로 연결될 수 있다.
상술한 제1 내지 제4 방전 트랜지스터들(ET1, ET2, ET3, ET4)을 포함한 제1 정전기 방지부(ESDP1)는 제1 영역(A1)과 대응하는 팬아웃 영역(FTA)에서 제2 연결 패턴(CNP2)을 통해 유입된 정전기를 방전시킬 수 있다. 상기 제1 정전기 방지부(ESDP1)는 팬아웃 영역(FTA)에서 제1 배선(LP1)에 인접하게 위치할 수 있다. 다시 말해, 상기 제1 정전기 방지부(ESDP1)와 제1 배선(LP1)는 팬아웃 영역(FTA)에 위치할 수 있다. 상기 팬아웃 영역(FTA)에 제1 정전기 방지부(ESDP1)와 제1 배선(LP1)이 위치함에 따라 비표시 영역(NDA)의 데드 스페이스를 줄일 수 있다.
제2 영역(A2)과 대응하는 팬 아웃 영역(FTA)에 위치한 제2 정전기 방지부(ESDP2)는 제2 배선(LP2)과 인접하게 위치할 수 있다. 다시 말해, 상기 제2 정전기 방지부(ESDP2)와 제2 배선(LP2)은 팬아웃 영역(FTA)에 위치할 수 있다. 상기 팬아웃 영역(FTA)에 제2 정전기 방지부(ESDP2)와 제2 배선(LP2)이 위치함에 따라 비표시 영역(NDA)의 데드 스페이스를 줄일 수 있다.
도 17은 실시예에 따른 제1 영역(A1)의 화소 회로층(PCL)을 개략적으로 나타낸 평면도이며, 도 18은 실시예에 따른 제1 영역(A1)의 표시 소자층(DPL)을 개략적으로 나타낸 평면도이다.
예를 들어, 도 17은 도 14의 제1 화소(PXL1)가 배치된 제1 영역(A1)을 중심으로, 화소 회로층(PCL)의 구조에 대한 실시예를 개략적으로 도시하였다. 또한, 도 18은 제1 화소(PXL1)가 배치되는 제1 영역(A1)을 중심으로, 표시 소자층(DPL)의 구조에 대한 실시예를 개략적으로 도시하였다.
이하의 실시예에서는, 도 17 및 도 18에 도시된 제1 화소(PXL1)에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는(또는 위치하는) 영역까지 포괄하여 제1 화소(PXL1)로 지칭한다.
편의를 위하여, 도 17 및 도 18에서는 제1 영역(A1)에서 화소 회로층(PCL) 내 특정 요소들을 연결하기 위한 컨택홀들(CH)을 대표하여 하나의 컨택홀(CH)에만 부호를 표시하기로 한다.
도 17 및 도 18의 실시예와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 18을 참조하면, 제1 영역(A1)은 각각의 제1 화소(PXL1)가 제공되는 제1 화소 영역(PXA1)을 포함할 수 있다. 상기 제1 영역(A1)은 제1 화소 영역(PXA1)의 주변, 및/또는 그의 일부에 제공된 더미 영역(DMA)을 포함할 수 있다. 예를 들어, 제1 화소 영역(PXA1) 각각의 좌측 및/또는 우측에는 제1 더미 영역(DMA1)이 제공될 수 있고, 제1 화소 영역들(PXA1) 각각의 상측 및 하측에는 제2 더미 영역(DMA2)이 제공될 수 있다.
제1 더미 영역(DMA1)은 제1 화소 영역(PXA1)에 인접하며 제2 방향(DR2)으로 연장된 제1 신호 배선들(SL1) 중 일부가 배치되는 배선 영역일 수 있다. 일 예로, 제1 더미 영역(DMA1)에는 스캔 라인(S1), 제1, 제2, 및 제3 추가 도전 배선들(CL1, CL2, CL3)이 배치될 수 있다. 실시예에 있어서, 상기 제1 더미 영역(DMA1)에는 4개의 제1 신호 배선들(SL1)이 배치될 수 있으나, 상기 제1 더미 영역(DMA1)에 배치되는 제1 신호 배선들(SL1)의 개수가 이에 한정되는 것은 아니다.
제2 더미 영역(DMA2)은 제1 방향(DR1)으로 연장된 여분의 배선들이 배치되는 배선 영역일 수 있다. 도 17의 실시예에서는, 상기 제2 더미 영역(DMA2)에 여분의 배선들이 배치되지 않는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 상기 제2 더미 영역(DMA2)은 제2 및 제3 영역들(A2, A3)에 공통으로 제공된 브릿지 라인들(BRL)이 배치될 수도 있다.
제1 화소(PXL1)는 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)를 포함할 수 있다. 제1 서브 화소(SPXL1)는 제1 화소 회로(SPXC1) 및 제1 발광부(EMU1)를 포함하고, 제2 서브 화소(SPXL2)는 제2 화소 회로(SPXC2) 및 제2 발광부(EMU2)를 포함하며, 제3 서브 화소(SPXL3)는 제3 화소 회로(SPXC3) 및 제3 발광부(EMU3)를 포함할 수 있다.
제1 화소 영역(PXA1)에서 화소 회로층(PCL)은, 제1 회로 영역(SPXCA1)에 배치된 제1 화소 회로(SPXC1), 제2 회로 영역(SPXCA2)에 배치된 제2 화소 회로(SPXC2), 및 제3 회로 영역(SPXCA3)에 배치된 제3 화소 회로(SPXC3)를 포함할 수 있다. 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 각각은 도 5 및 도 6을 참고하여 설명한 화소 회로(PXC)일 수 있다.
상기 화소 회로층(PCL)은 기판(SUB) 상에 배치되어 제1 화소(PXL1)에 연결된 제1 신호 배선(SL1)을 포함할 수 있다. 상기 제1 신호 배선(SL1)은 팬아웃 영역(FTA)에 위치한 제1 배선(LP1)을 통해 패드 영역(PDA)에 위치한 제1 패드(P1)와 전기적으로 연결될 수 있다. 예를 들어, 상기 제1 신호 배선(SL1)은 제1 수직 전원 배선(PL1a), 초기화 전원 배선(IPL), 제1 데이터 라인(D1), 제2 데이터 라인(D2), 제3 데이터 라인(D3), 제2 수직 전원 배선(PL2a), 스캔 라인(S1), 및 제1 추가 도전 배선(CL1) 등을 포함할 수 있다.
상기 제1 수직 전원 배선(PL1a), 상기 초기화 전원 배선(IPL), 상기 제1 데이터 라인(D1), 상기 제2 데이터 라인(D2), 상기 제3 데이터 라인(D3), 상기 제2 수직 전원 배선(PL2a), 상기 스캔 라인(S1), 및 상기 제1 추가 도전 배선(CL1) 각각은 기판(SUB, 도 8 내지 도 11 참고)과 버퍼층(BFL, 도 8 내지 도 11 참고) 사이에 배치될 수 있다. 일 예로, 상기 제1 수직 전원 배선(PL1a), 상기 초기화 전원 배선(IPL), 상기 제1 데이터 라인(D1), 상기 제2 데이터 라인(D2), 상기 제3 데이터 라인(D3), 상기 제2 수직 전원 배선(PL2a), 상기 스캔 라인(S1), 및 상기 제1 추가 도전 배선(CL1)은 도 8 내지 도 11을 참고하여 설명한 하부 금속 패턴(BML)과 동일 공정으로 형성되어 동일한 층에 배치될 수 있다.
상기 제1 수직 전원 배선(PL1a), 상기 초기화 전원 배선(IPL), 상기 제1 데이터 라인(D1), 상기 제2 데이터 라인(D2), 상기 제3 데이터 라인(D3), 및 상기 제2 수직 전원 배선(PL2a)은 제1 화소(PXL1)의 화소 회로 영역(PXCA)에 위치할 수 있다. 상기 스캔 라인(S1) 및 상기 제1 추가 도전 배선(CL1)은 제1 더미 영역(DMA1)에 위치할 수 있다.
상기 제1 수직 전원 배선(PL1a)은 대응하는 컨택홀(CH)을 통하여 제1 수평 전원 배선(PL1b)과 전기적으로 연결되며 제1 전원 배선(PL1)을 구성할 수 있다. 전기적으로 서로 연결된 상기 제1 수직 전원 배선(PL1a)과 상기 제1 수평 전원 배선(PL1b)은 메쉬 구조를 이룰 수 있다. 상기 제1 수평 전원 배선(PL1b)은 층간 절연층(IDL, 도 8 내지 도 11 참고) 상에 배치되며, 상기 제1 수직 전원 배선(PL1a)과 중첩하는 세로부(VEP)를 포함할 수 있다. 상기 세로부(VEP)는 제2 방향(DR2)으로 연장되어 상기 제1 수직 전원 배선(PL1a)과 중첩하며, 대응하는 컨택홀(CH)을 통해 상기 제1 수직 전원 배선(PL1a)과 전기적으로 연결될 수 있다. 상기 제1 수직 전원 배선(PL1a)과 상기 제1 수평 전원 배선(PL1b)에는 제1 구동 전원(VDD)의 전압이 인가될 수 있다.
상기 제2 수직 전원 배선(PL2a)은 대응하는 컨택홀(CH)을 통하여 제2 수평 전원 배선(PL2b)과 전기적으로 연결되며 제2 전원 배선(PL2)을 구성할 수 있다. 전기적으로 서로 연결된 상기 제2 수직 전원 배선(PL2a)과 상기 제2 수평 전원 배선(PL2b)은 메쉬 구조를 이룰 수 있다. 상기 제2 수평 전원 배선(PL2b)은 제1 수평 전원 배선(PL1b)과 동일 공정으로 형성되어 동일한 층에 배치되며, 동일한 물질을 포함할 수 있다. 상기 제2 수직 전원 배선(PL2a)과 상기 제2 수평 전원 배선(PL2b)에는 제2 구동 전원(VSS)의 전압이 인가될 수 있다.
상기 제1 수직 전원 배선(PL1a), 상기 초기화 전원 배선(IPL), 상기 제1 데이터 라인(D1), 상기 제2 데이터 라인(D2), 상기 제3 데이터 라인(D3), 상기 스캔 라인(S1), 및 상기 제1 추가 도전 배선(CL1)은 도 13 및 도 14를 참고하여 설명한 제1 수직 전원 배선(PL1a), 초기화 전원 배선(IPL), 제1 데이터 라인(D1), 제2 데이터 라인(D2), 제3 데이터 라인(D3), 스캔 라인(S1), 및 제1 추가 도전 배선(CL1)과 동일하므로, 이에 대한 설명을 생략하기로 한다.
제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 각각은 1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터를 포함할 수 있다. 예를 들어, 제1 화소 회로(SPXC1)는 제1 내지 제3 트랜지스터들(T1 ~ T3), 및 제1 스토리지 커패시터(Cst1)를 포함할 수 있고, 제2 화소 회로(SPXC2)는 제1 내지 제3 트랜지스터들(T1 ~ T3), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있고, 제3 화소 회로(SPXC3)는 제1 내지 제3 트랜지스터들(T1 ~ T3), 및 제3 스토리지 커패시터(Cst3)를 포함할 수 있다.
제1 화소 회로(SPXC1), 제2 화소 회로(SPXC2), 및 제3 화소 회로(SPXC3)는 실질적으로 유사하거나 동일한 구조를 가질 수 있다. 이하에서는 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3) 중 제1 화소 회로(SPXC1)를 대표로 설명하며 제2 및 제3 서브 회로들(SPXC2, SPXC3)에 대한 설명은 간략히 하기로 한다.
제1 화소 회로(SPXC1)의 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제1 도전 패턴(CP1)을 통해 제2 트랜지스터(T2)의 제2 소스 영역(SE2)에 연결될 수 있다. 제1 게이트 전극(GE1)은 게이트 절연층(GI, 도 8 내지 도 11 참고) 상에 배치될 수 있다.
제1 도전 패턴(CP1)은 대응하는 컨택홀(CH)을 통하여 제1 게이트 전극(GE1)과 제2 소스 영역(SE2)을 전기적으로 연결할 수 있다. 제1 도전 패턴(CP1)은 층간 절연층(ILD) 상에 배치될 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴(SCP, 도 8 내지 도 11참고)일 수 있다. 예를 들어, 제1 소스 영역(SE1) 및 제1 드레인 영역(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 버퍼층(BFL) 상에 배치될 수 있다.
제1 액티브 패턴(ACT1)은 제1 게이트 전극(GE1)과 중첩되는 영역으로 제1 트랜지스터(T1)의 채널 영역일 수 있다.
제1 소스 영역(SE1)은 제1 액티브 패턴(ACT1)의 일단에 연결되고, 대응하는 컨택홀(CH)을 통하여 제1 하부 금속 패턴(BML1)과 연결될 수 있다.
제1 하부 금속 패턴(BML1)은 대응하는 컨택홀(CH)을 통해 상기 제1 소스 영역(SE1)과 연결될 수 있다. 제1 하부 금속 패턴(BML1)이 상기 제1 소스 영역(SE1)과 연결되면, 제1 게이트 전극(GE1)으로 공급되는 소정의 전압의 구동 범위(driving range)를 넓힐 수 있다. 또한, 제1 하부 금속 패턴(BML1)이 제1 트랜지스터(T1)와 전기적으로 연결됨에 따라 제1 하부 금속 패턴(BML1)의 플로팅을 방지할 수 있다. 제1 하부 금속 패턴(BML1)은 기판(SUB) 상에 배치될 수 있다. 제1 하부 금속 패턴(BML1)은 제1 신호 배선(SL1)과 동일한 공정으로 형성되어 동일한 층에 위치하고 동일한 물질을 포함할 수 있다.
제1 드레인 영역(DE1)은 제1 액티브 패턴(ACT1)의 타단에 연결되고, 대응하는 컨택홀(CH)을 통하여 제1 수직 전원 배선(PL1a)과 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 제2 연결 배선(CNL2)과 일체로 제공되어 제1 연결 배선(CNL1) 통하여 소정의 신호(일 예로, 스캔 신호)를 공급받을 수 있다. 제2 게이트 전극(GE2)은 제1 게이트 전극(GE1)과 동일 공정으로 형성되어 동일한 층에 위치하고 동일한 물질을 포함할 수 있다.
제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 반도체 패턴(SCP)일 수 있다. 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 버퍼층(BFL) 상에 배치될 수 있다.
제2 액티브 패턴(ACT2)은 제2 게이트 전극(GE2)과 중첩되는 영역으로 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 소스 영역(SE2)은 제2 액티브 패턴(ACT2)의 일단에 연결되고, 제1 도전 패턴(CP1)을 통하여 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 영역(DE2)은 제2 액티브 패턴(ACT2)의 타 단에 연결되고, 제3 도전 패턴(CP3)을 통하여 제1 데이터 라인(D1)과 연결될 수 있다.
제3 도전 패턴(CP3)은 대응하는 컨택홀(CH)을 통하여 제1 데이터 라인(D1)과 제2 드레인 영역(DE2)을 연결할 수 있다. 제3 도전 패턴(CP3)은 제1 도전 패턴(CP1)과 동일 공정으로 형성되어 동일 층에 위치하고 동일한 물질을 포함할 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 제2 연결 배선(CNL2)과 일체로 제공되어 제1 연결 배선(CNL1)을 통하여 스캔 라인(S1)으로부터 소정의 신호(일 예로, 센싱 제어 신호)를 공급받을 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 반도체 패턴일 수 있고, 버퍼층(BFL) 상에 배치될 수 있다.
제3 액티브 패턴(ACT3)은 제3 게이트 전극(GE3)과 중첩되는 영역으로 제3 화소 트랜지스터(T3)의 채널 영역일 수 있다.
제3 소스 영역(SE3)은 제3 액티브 패턴(ACT3)의 일 단에 연결되고, 대응하는 컨택홀(CH)을 통하여 제1 하부 금속 패턴(BML1)과 연결될 수 있다.
제3 드레인 영역(DE3)은 제3 액티브 패턴(ACT3)의 타 단에 연결되고, 제2 도전 패턴(CP2)을 통하여 초기화 전원 배선(IPL)에 연결될 수 있다.
제2 도전 패턴(CP2)은 대응하는 컨택홀(CH)을 통하여 초기화 전원 배선(IPL)과 제3 드레인 영역(DE3)을 연결할 수 있다. 제2 도전 패턴(CP2)은 제1 도전 패턴(CP1)과 동일 공정으로 형성되어 동일 층에 위치하고 동일한 물질을 포함할 수 있다.
제1 스토리지 커패시터(Cst1)는 제1 하부 전극(LE1)과 제1 상부 전극(UE1)을 포함할 수 있다.
제1 하부 전극(LE1)은 제1 게이트 전극(GE1)과 일체로 형성(또는 제공)될 수 있다.
제1 상부 전극(UE1)은, 평면 상에서 볼 때, 제1 하부 전극(LE1)과 중첩하여 배치되며, 제1 하부 전극(LE1)보다 큰 크기(또는 면적)를 가질 수 있으나, 이에 한정되는 것은 아니다. 제1 상부 전극(UE1)은, 평면 상에서 볼 때, 제1 소스 영역(SE1) 및 제3 소스 영역(SE3) 각각과 중첩할 수 있다. 제1 상부 전극(UE1)은 제1, 제2, 제3 도전 패턴들(CP1, CP2, CP3)과 동일 공정으로 형성되고 동일한 층에 배치되며 동일한 물질을 포함할 수 있다.
제1 상부 전극(UE1)은 대응하는 컨택홀(CH)을 통하여 제1 하부 금속 패턴(BML1)과 전기적으로 연결될 수 있다. 제1 상부 전극(UE1)은 제1 하부 금속 패턴(BML1)을 통하여 제1 및 제3 소스 영역들(SE1, SE3)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2 화소 회로(SPXC2)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
제1 소스 영역(SE1)은 제1 액티브 패턴(ACT1)에 연결될 수 있고, 대응하는 컨택홀(CH)을 통하여 제2 하부 금속 패턴(BML2)과 연결될 수 있다.
제2 하부 금속 패턴(BML2)은 제1 트랜지스터(T1)와 중첩할 수 있다. 제2 하부 금속 패턴(BML2)은 상기 컨택홀(CH)을 통하여 상기 제1 소스 영역(SE1)과 연결되고 대응하는 다른 컨택홀(CH)을 통하여 제3 트랜지스터(T3)의 제3 소스 영역(SE3)과 연결될 수 있다. 또한, 상기 제2 하부 금속 패턴(BML2)은 대응하는 다른 컨택홀(CH)을 통하여 제2 스토리지 커패시터(Cst2)의 제2 상부 전극(UE2)과 연결될 수 있다. 제2 하부 금속 패턴(BML2)은 제1 하부 금속 패턴(BML1)과 동일 공정으로 형성되어 동일한 층에 배치되며, 동일한 물질을 포함할 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
제2 소스 영역(SE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있고, 대응하는 컨택홀(CH)을 통하여 제7 도전 패턴(CP7)에 연결될 수 있다.
제7 도전 패턴(CP7)은 대응하는 컨택홀(CH)을 통하여 상기 제2 소스 영역(SE2)과 제1 게이트 전극(GE1)을 연결할 수 있다. 제7 도전 패턴(CP7)은 제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3)과 동일 공정으로 형성되고, 동일한 층에 배치되며, 동일한 물질을 포함할 수 있다.
제2 드레인 영역(DE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있고, 제8 도전 패턴(CP8)을 통하여 제2 데이터 라인(D2)과 연결될 수 있다.
제8 도전 패턴(CP8)은 대응하는 컨택홀(CH)을 통하여 상기 제2 드레인 영역(DE2)과 상기 제2 데이터 라인(D2)을 연결할 수 있다. 제8 도전 패턴(CP8)은 제7 도전 패턴(CP7)과 동일 공정으로 형성되고, 동일한 층에 배치되며, 동일한 물질을 포함할 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)을 포함할 수 있다.
제3 소스 영역(SE3)은 제3 액티브 패턴(ACT3)에 연결되고, 대응하는 컨택홀(CH)을 통하여 제3 하부 금속 패턴(BML3)과 연결될 수 있다.
제3 드레인 영역(DE3)은 제3 액티브 패턴(ACT3)에 연결되고, 제5 도전 패턴(CP5)을 통하여 초기화 전원 배선(IPL)과 연결될 수 있다.
제5 도전 패턴(CP5)은 대응하는 컨택홀(CH)을 통하여 상기 제3 드레인 영역(DE3)과 상기 초기화 전원 배선(IPL)을 연결할 수 있다. 제5 도전 패턴(CP5)은 제7 및 제8 도전 패턴들(CP7, CP8)과 동일 공정으로 형성되고, 동일한 층에 배치되며, 동일한 물질을 포함할 수 있다.
제2 스토리지 커패시터(Cst2)는 제2 하부 전극(LE2)과 제2 상부 전극(UE2)을 포함할 수 있다.
제2 하부 전극(LE2)은 제2 게이트 전극(GE2)과 일체로 제공될 수 있다. 제2 하부 전극(LE2)은 제1 하부 전극(LE1)과 동일 공정으로 형성되어 동일한 층에 배치되며, 동일한 물질을 포함할 수 있다.
제2 상부 전극(UE2)은 제2 하부 전극(LE2)과 중첩할 수 있다. 제2 상부 전극(UE2)은 제1 상부 전극(UE1)과 동일 공정으로 형성되고, 동일한 층에 배치되며, 동일한 물질을 포함할 수 있다.
제3 화소 회로(SPXC3)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제3 스토리지 커패시터(Cst3)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
제1 소스 영역(SE1)은 제1 액티브 패턴(ACT1)에 연결될 수 있고, 대응하는 컨택홀(CH)을 통하여 제3 하부 금속 패턴(BML3)과 연결될 수 있다.
제3 하부 금속 패턴(BML3)은 제1 트랜지스터(T1)와 중첩할 수 있다. 제3 하부 금속 패턴(BML3)은 상기 컨택홀(CH)을 통하여 상기 제1 소스 영역(SE1)과 연결되고 대응하는 다른 컨택홀(CH)을 통하여 제3 트랜지스터(T3)의 제3 소스 영역(SE3)과 연결될 수 있다. 또한, 상기 제3 하부 금속 패턴(BML3)은 대응하는 다른 컨택홀(CH)을 통하여 제3 스토리지 커패시터(Cst3)의 제3 상부 전극(UE3)과 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
제2 소스 영역(SE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있고, 대응하는 컨택홀(CH)을 통하여 제4 도전 패턴(CP4)에 연결될 수 있다.
제4 도전 패턴(CP4)은 대응하는 컨택홀(CH)을 통하여 상기 제2 소스 영역(SE2)과 제1 게이트 전극(GE1)을 연결할 수 있다. 제4 도전 패턴(CP4)은 제1 내지 제3 도전 패턴들(CP1, CP2, CP3)과 동일 공정으로 형성되고, 동일한 층에 배치되며, 동일한 물질을 포함할 수 있다.
제2 드레인 영역(DE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있고, 제6 도전 패턴(CP6)을 통하여 제3 데이터 라인(D3)과 연결될 수 있다.
제6 도전 패턴(CP6)은 대응하는 컨택홀(CH)을 통하여 상기 제2 드레인 영역(DE2)과 상기 제3 데이터 라인(D3)을 연결할 수 있다. 제6 도전 패턴(CP6)은 제4 도전 패턴(CP4)과 동일 공정으로 형성되어 동일한 층에 배치되며, 동일한 물질을 포함할 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)을 포함할 수 있다.
제3 소스 영역(SE3)은 제3 액티브 패턴(ACT3)에 연결되고, 대응하는 컨택홀(CH)을 통하여 제3 하부 금속 패턴(BML3)과 연결될 수 있다.
제3 드레인 영역(DE3)은 제3 액티브 패턴(ACT3)에 연결되고, 제5 도전 패턴(CP5)을 통하여 초기화 전원 배선(IPL)과 연결될 수 있다.
제3 스토리지 커패시터(Cst3)는 제3 하부 전극(LE3)과 제3 상부 전극(UE3)을 포함할 수 있다.
제3 하부 전극(LE)은 제3 게이트 전극(GE3)과 일체로 형성될 수 있다.
제3 상부 전극(UE3)은 제3 하부 전극(LE3)과 중첩할 수 있다. 제3 상부 전극(UE3)은 일 방향으로, 일 예로, 제1 방향(DR1)을 따라 제2 수직 전원 배선(PL2a)으로 연장된 돌출 패턴(PRP)을 포함할 수 있다. 돌출 패턴(PRP)은 제3 상부 전극(UE3)과 일체로 형성되고, 상기 제3 상부 전극(UE)의 일 영역일 수 있다.
상술한 구성을 갖는 제1, 제2, 및 제3 화소 회로들(SPXC1, SPXC2, SPXC3)은 패시베이션층(PSV, 도 8 내지 도 11 참고)에 의해 커버될 수 있다.
상술한 패시베이션층(PSV)은 제1 영역(A1) 내에 위치한 복수 개의 비아홀들을 포함할 수 있다. 예를 들어, 패시베이션층(PSV)은 제1 비아홀들(VIH1), 제2 비아홀들(VIH2), 및 제3 비아홀들(VIH3)을 포함할 수 있다.
제1 비아홀들(VIH1)은 제2 수평 전원 배선(PL2b)의 일 영역, 상기 제2 수평 전원 배선(PL2b)의 다른 영역, 및 상기 제2 수평 전원 배선(PL2b)의 또 다른 영역을 각각 노출할 수 있다.
제2 비아홀들(VIH2)은 제1 상부 전극(UE1)의 일 영역, 제2 상부 전극(UE2)의 일 영역, 및 제3 상부 전극(UE3)의 일 영역 각각을 노출할 수 있다. 실시예에 있어서, 제1 영역(A1)의 제1 화소 영역(PXA1) 내에 위치한 제2 비아홀들(VIH2)의 개수는 3개일 수 있으나, 이에 한정되는 것은 아니다.
제3 비아홀들(VIH3)은 제1 수평 전원 배선(PL1b)의 일 영역, 상기 제1 수평 전원 배선(PL1b)의 다른 영역, 및 상기 제1 수평 전원 배선(PL1b)의 또 다른 영역을 각각 노출할 수 있다.
상술한 화소 회로층(PCL) 상에는 발광 소자(LD)를 포함한 표시 소자층(DPL)이 배치될 수 있으며, 상기 표시 소자층(DPL)의 일부 구성은 대응하는 비아홀을 통하여 상기 화소 회로층(PCL)의 일부 구성과 전기적으로 연결될 수 있다. 예를 들어, 제1, 제2, 및 제3 상부 전극들(UE1, UE2, UE3) 각각은 대응하는 제2 비아홀(VIH2)을 통하여 상기 표시 소자층(DPL)의 제1 정렬 전극(ALE1)과 전기적으로 연결될 수 있다. 제2 수평 전원 배선(PL2b)은 대응하는 제1 비아홀(VIH1)을 통하여 상기 표시 소자층(DPL)의 제2 정렬 전극(ALE2)과 전기적으로 연결될 수 있다. 제1 수평 전원 배선(PL1b)은 대응하는 제3 비아홀(VIH3)을 통하여 상기 표시 소자층(DPL)의 플로팅 패턴(FTP)과 전기적으로 연결될 수 있다.
제1 영역(A1)의 표시 소자층(DPL)은 제1 화소 회로(SPXC1)와 전기적으로 연결된 제1 발광부(EMU1), 제2 화소 회로(SPXC2)와 전기적으로 연결된 제2 발광부(EMU2), 및 제3 화소 회로(SPXC3)와 전기적으로 연결된 제3 발광부(EMU3)를 포함할 수 있다.
제1 발광부(EMU1)는 제1 화소 회로(SPXC1)와 전기적으로 연결되어 광을 방출하는 발광 소자들(LD) 및 상기 발광 소자들(LD)에 전기적으로 연결된 전극들(또는 패턴들)을 포함할 수 있다. 전기적으로 연결된 제1 발광부(EMU1)와 제1 화소 회로(SPXC1)는 제1 화소(PXL1)의 제1 서브 화소(SPXL1)를 구성할 수 있다.
제2 발광부(EMU2)는 제2 화소 회로(SPXC2)와 전기적으로 연결되어 광을 방출하는 발광 소자들(LD) 및 상기 발광 소자들(LD)에 전기적으로 연결된 전극들(또는 패턴들)을 포함할 수 있다. 전기적으로 연결된 제2 발광부(EMU2)와 제2 화소 회로(SPXC2)는 제1 화소(PXL1)의 제2 서브 화소(SPXL2)를 구성할 수 있다.
제3 발광부(EMU3)는 제3 화소 회로(SPXC3)와 전기적으로 연결되어 광을 방출하는 발광 소자들(LD) 및 상기 발광 소자들(LD)에 전기적으로 연결된 전극들을 포함할 수 있다. 전기적으로 연결된 제3 발광부(EMU3)와 제3 화소 회로(SPXC3)는 제1 화소(PXL1)의 제3 서브 화소(SPXL3)를 구성할 수 있다.
제1, 제2, 및 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각은 발광 영역(EMA) 및 비발광 영역(NEMA)을 포함할 수 있다.
표시 소자층(DPL)은 비발광 영역(NEMA)에 위치하는 제1 뱅크(BNK1)를 포함할 수 있다.
제1 뱅크(BNK1)는 인접한 서브 화소들 각각의 발광 영역을 정의(또는 구획)하는 구조물로서, 화소 정의막일 수 있다. 예를 들어, 제1 뱅크(BNK1)는 제1, 제2, 및 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 발광 영역(EMA)을 정의하는 구조물일 수 있다. 제1 뱅크(BNK1)는 제1, 제2, 및 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각에 발광 소자들(LD)을 공급(또는 투입)하는 과정에서 발광 소자들(LD)의 공급 위치를 정의하는 화소 정의막 또는 댐구조물일 수 있다. 예를 들어, 제1 뱅크(BNK1)에 의해 제1, 제2, 및 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 발광 영역(EMA)이 구획(또는 정의)됨으로써 해당 발광 영역(EMA)에 목적하는 양 및/또는 종류의 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 공급(또는 투입)될 수 있다.
실시예에 따라, 제1 뱅크(BNK1)는 적어도 하나의 차광 물질 및/또는 반사 물질(또는 산란 물질)을 포함하도록 구성되어 인접한 서브 화소들 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 제1 뱅크(BNK1)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예에 따라, 제1, 제2, 및 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각에서 방출되는 광의 효율을 더욱 향상시키기 위해 제1 뱅크(BNK1) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
제1 뱅크(BNK1)는, 표시 소자층(DPL)의 일부 구성들을 노출하는 적어도 하나의 개구(OP)를 포함할 수 있다. 일 예로, 제1 뱅크(BNK1)는 표시 소자층(DPL)에서 상기 제1 뱅크(BNK1)의 하부에 위치한 구성들을 노출하는 개구(OP)를 포함할 수 있다. 실시예에 있어서, 제1, 제2, 및 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 발광 영역(EMA)과 제1 뱅크(BNK1)의 개구(OP)는 서로 대응할 수 있다.
제1, 제2, 및 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 비발광 영역(NEMA) 내에 전극 분리 영역(OPA)이 위치할 수 있다. 전극 분리 영역(OPA)은 제1, 제2, 및 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각에서 제1 정렬 전극(ALE1)이 제2 방향(DR2)으로 인접한 서브 화소들에 제공된 제1 정렬 전극(ALE1)과 분리되는 영역일 수 있다.
표시 소자층(DPL)은 적어도 제1, 제2, 및 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 발광 영역(EMA)에 제공되는 화소 전극들(PE), 상기 화소 전극들(PE)에 전기적으로 연결된 발광 소자들(LD), 및 상기 화소 전극들(PE)과 대응되는 위치에 제공된 정렬 전극들(ALE)을 포함할 수 있다. 일 예로, 제1, 제2, 및 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 발광 영역(EMA)에는 제1 및 제2 화소 전극들(PE1, EP2), 발광 소자들(LD1, LD2), 제1 및 제2 정렬 전극들(ALE1, AEL2)이 배치될 수 있다. 또한, 제1, 제2, 및 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 발광 영역(EMA)에는 중간 전극(CTE)이 배치될 수 있다. 상기 화소 전극들(PE) 및/또는 상기 정렬 전극들(ALE)의 각각의 개수, 형상, 크기, 및 배열 구조 등은 제1, 제2, 및 제3 서브 화소들(SPXL1, SPXL2, SPXL3)(특히, 제1, 제2, 및 제3 발광부들(EMU1, EMU2, EMU3))의 구조에 따라 다양하게 변경될 수 있다.
제1 발광부(EMU1), 제2 발광부(EMU2), 및 제3 발광부(EMU3)는 실질적으로 유사하거나 동일한 구조를 가질 수 있다. 이하에서는 제1 발광부(EMU1)를 대표로 설명하기로 한다.
실시예에 있어서, 제1 화소(PXL1)가 배치되는 기판(SUB)의 일면을 기준으로, 정렬 전극들(ALE), 발광 소자들(LD), 및 화소 전극들(PE)의 순으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 발광부(EMU1)를 구성하는 전극 패턴들의 위치 및 형성 순서는 다양하게 변경될 수 있다.
정렬 전극들(ALE)은 제1 방향(DR1)으로 서로 이격되게 배열되는 제2 정렬 전극(ALE2), 제1 정렬 전극(ALE1), 및 제2 정렬 전극(ALE2)을 포함할 수 있다.
제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 중 적어도 하나는, 표시 장치(DD)의 제조 과정에서 발광 소자들(LD)이 발광 영역(EMA)에 공급 및 정렬된 이후에 다른 전극(일 예로, 제2 방향(DR2)으로 제1 서브 화소(SPXL1)에 인접한 인접 서브 화소에 제공된 정렬 전극(ALE))으로부터 분리될 수 있다. 일 예로, 제1 정렬 전극(ALE1)은 표시 장치(DD)의 제조 과정에서 발광 소자들(LD)이 발광 영역(EMA)에 공급 및 정렬된 이후에 제1 서브 화소(SPXL1)에 인접한 인접 서브 화소에 제공된 제1 정렬 전극(ALE1)으로부터 분리될 수 있다.
구체적으로, 제1 영역(A1)에 제공된 제1 정렬 전극들(ALE1)은, 표시 장치(DD)(또는 제1 화소(PXL1))의 제조 공정에서 서로 연결되도록 형성될 수 있다. 예를 들어, 제1 정렬 전극들(ALE1)은 플로팅 패턴(FPT)과 일체로 연결되도록 형성되어 제1 정렬 배선을 구성할 수 있다. 플로팅 패턴(FPT)은 제3 비아홀(VIH3)을 통해 화소 회로층(PCL)의 제1 수평 전원 배선(PL1b)에 전기적으로 연결될 수 있다. 이에 따라, 발광 소자들(LD)의 정렬 공정에서, 제1 수평 전원 배선(PL1b)을 통해 제1 정렬 배선으로 제1 정렬 신호가 공급될 수 있다. 상기 발광 소자들(LD)의 정렬 공정이 완료된 이후, 제3 비아홀(VIH3)의 주변에서 제1 정렬 배선의 일부를 제거하여(또는 제1 정렬 배선을 끊어), 제1 정렬 전극들(ALE1)과 제1 수평 전원 배선(PL1b) 사이의 전기적 연결을 끊을 수 있다. 예를 들어, 플로팅 패턴(FPT)의 주변(일 예로, 상단 및 하단 영역들)에 위치한 전극 분리 영역들(OPA)(또는 단선 영역들)에서 제1 정렬 배선을 끊음으로써, 상기 제1 정렬 배선을 제1 정렬 전극들(ALE1)과 플로팅 패턴들(FPT)로 분리할 수 있다. 또한, 인접한 화소열 사이의 전극 분리 영역(OPA)에서 제1 정렬 배선을 끊어 인접한 서브 화소들의 제1 정렬 전극들(ALE1)을 분리할 수 있다. 이에 따라, 동일한 화소 열에 위치한 서브 화소들의 제1 정렬 전극들(ALE1)이 전기적으로 서로 분리되어 서브 화소들은 개별적으로 구동할 수 있다. 실시예에서, 제3 비아홀(VIH3)은 각각의 플로팅 패턴(FPT)과 제1 수평 전원 배선(PL1b) 사이에 위치한 절연층, 일 예로, 패시베이션층(PSV)의 일 영역이 제거되어 형성될 수 있다.
평면 상에서 볼 때, 발광 영역(EMA)에서 제1 방향(DR1)을 따라 제2 정렬 전극(ALE2), 제1 정렬 전극(ALE1), 및 제2 정렬 전극(ALE2)이 배열될 수 있다. 상기 제2 정렬 전극(ALE2), 상기 제1 정렬 전극(ALE1), 및 상기 제2 정렬 전극(ALE2)은 서로 이격되게 배치되고, 제2 방향(DR2)으로 연장될 수 있다.
상기 발광 영역(EMA)에서, 제1 정렬 전극(ALE1)은 대응하는 제2 비아홀(VIH2)을 통해 제1 화소 회로(SPXC1)(또는 화소 회로층(PCL))의 제1 상부 전극(UE1)과 전기적으로 연결될 수 있다. 상기 제2 비아홀(VIH2)은 제1 정렬 전극(ALE1)과 제1 상부 전극(UE1) 사이에 위치하는 절연층, 일 예로, 패시베이션층(PSV)의 일 영역이 제거되어 형성될 수 있다. 제1 정렬 전극(ALE1)은 비발광 영역(NEMA)에서 제1 컨택홀(CH1)을 통해 제1 화소 전극(PE1)과 전기적으로 연결될 수 있다. 제1 컨택홀(CH1)은 상기 제1 정렬 전극(ALE1)과 상기 제1 화소 전극(PE1) 사이에 위치하는 적어도 하나 이상의 절연층의 일부가 제거되어 형성될 수 있다. 일 예로, 제1 컨택홀(CH1)은 상기 제1 정렬 전극(ALE1)과 상기 제1 화소 전극(PE1) 사이에 위치한 제1 절연층(INS1, 도 8 내지 도 11 참고)의 일부가 제거되어 형성될 수 있다.
제2 비아홀(VIH2) 및 제1 컨택홀(CH1)을 통하여 제1 상부 전극(UE1), 제1 정렬 전극(ALE1), 및 제1 화소 전극(PE1)이 전기적으로 연결될 수 있다.
제2 정렬 전극(ALE2)은 비발광 영역(NEMA)에서 대응하는 제1 비아홀(VIH1)을 통해 제2 수평 전원 배선(PL2b)과 전기적으로 연결될 수 있다. 상기 제1 비아홀(VIH1)은 상기 제2 정렬 전극(ALE2)과 상기 제2 수평 전원 배선(PL2b) 사이에 위치한 패시베이션(PSV)의 일 영역이 제거되어 형성될 수 있다. 또한, 상기 제2 정렬 전극(ALE2)은 상기 비발광 영역(NEMA)에서 제2 컨택홀(CH2)을 통하여 제2 화소 전극(PE2)과 전기적으로 연결될 수 있다. 상기 제2 컨택홀(CH2)은 상기 제2 정렬 전극(ALE2)과 상기 제2 화소 전극(PE2) 사이에 위치하는 적어도 하나 이상의 절연층, 일 예로, 상기 제1 절연층(INS1)의 일부가 제거되어 형성될 수 있다.
제1 비아홀(VIH1) 및 제2 컨택홀(CH2)을 통하여 제2 수평 전원 배선(PL2b), 제2 정렬 전극(ALE2), 및 제2 화소 전극(PE2)이 전기적으로 연결될 수 있다.
제1 서브 화소(SPXL1)의 발광 영역(EMA)에서, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)은 제1 방향(DR1)을 따라 서로 이격되게 배치될 수 있다. 일 예로, 제1 정렬 전극(ALE1)과 그의 일측에 위치한 제2 정렬 전극(ALE2)은 제1 방향(DR1)을 따라 이격되게 배치될 수 있고, 상기 제1 정렬 전극(ALE1)과 그의 타측에 위치한 제2 정렬 전극(ALE2)은 제1 방향(DR1)을 따라 이격되게 배치될 수 있다. 상기 제1 정렬 전극(ALE1)과 그의 일측에 배치된 상기 제2 정렬 전극(ALE2) 사이의 간격은 상기 제1 정렬 전극(ALE2)과 그의 타측에 배치된 상기 제2 정렬 전극(ALE2) 사이의 간격과 동일할 수 있다.
제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 각각은, 제1 서브 화소(SPXL1)의 발광 영역(EMA)에 발광 소자들(LD)이 정렬되기 전에 소정의 신호(일 예로, 정렬 신호)를 전달받아 발광 소자들(LD)의 정렬을 위한 정렬 배선으로 활용될 수 있다.
제1 정렬 전극(ALE1)은, 발광 소자들(LD)의 정렬 단계에서 제1 정렬 신호를 공급받고, 제2 정렬 전극은 상기 발광 소자들(LD)의 정렬 단계에서 제2 정렬 신호를 공급받을 수 있다. 상술한 제1 및 제2 정렬 신호들은 정렬 전극들(ALE) 사이에 발광 소자들(LD)이 정렬될 수 있을 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 제1 및 제2 정렬 신호들 중 적어도 하나는 교류 신호일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 있어서, 제1 정렬 전극(ALE1)으로 공급된 제1 정렬 신호는 교류 신호일 수 있고, 제2 정렬 전극(ALE2)으로 공급된 제2 정렬 신호는 그라운드 전압일 수 있다.
제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)은 적어도 발광 영역(EMA)에서 일정한 폭을 갖는 바 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)은 비발광 영역(NEMA)에서 굴곡부를 가지거나 가지지 않을 수 있으며 상기 발광 영역(EMA)을 제외한 나머지 영역에서의 형상 및/또는 크기 등이 특별히 한정되지 않고 다양하게 변경될 수 있다.
상술한 정렬 전극(ALE) 하부에는, 발광 소자들(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 유도하도록 정렬 전극(ALE)의 표면 프로파일(또는 형상)을 변경하기 위한 뱅크 패턴(BNP, 도 8 내지 도 11 참고)이 위치할 수 있다. 뱅크 패턴(BNP)은 정렬 전극(ALE)을 지지하는 지지 부재일 수 있다.
발광 영역(EMA)에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 상기 발광 영역(EMA)에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD)은 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1)의 일측(일 예로, 좌측) 사이 및 상기 제1 정렬 전극(ALE1)의 타측(일 예로, 우측)과 제2 정렬 전극(ALE2) 사이에 각각 배치될 수 있다. 발광 소자들(LD) 각각은 그 길이 방향으로 양단에 위치한 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 실시예에 있어서, 제1 단부(EP1)에는 p형 반도체층을 포함한 제2 반도체층(도 1의 "13" 참조)이 위치할 수 있고, 제2 단부(EP2)에는 n형 반도체층을 포함한 제1 반도체층(도 1의 "11" 참조)이 위치할 수 있다. 발광 소자들(LD)은 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1)의 좌측 사이 및 상기 제1 정렬 전극(ALE1)의 우측과 제2 정렬 전극(ALE2) 사이에 각각 상호 병렬로 연결될 수 있다.
발광 소자들(LD)은 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자들(LD)이 이격되는 간격은 특별히 한정되지 않는다. 실시예에 따라, 복수의 발광 소자들(LD)이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자들(LD)이 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 균일하지 않는 밀집도를 가지되 일 방향으로 정렬될 수도 있다.
발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자들(LD) 각각은 길이 방향이 제1 방향(DR1)과 평행하도록 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1)의 좌측 사이 및 상기 제1 정렬 전극(ALE1)의 우측과 제2 정렬 전극(ALE2) 사이에 각각 정렬될 수 있다. 실시예에 따라, 발광 소자들(LD) 중 적어도 일부는 제1 방향(DR1)과 완전하게 평행하지 않게 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1)의 좌측 사이 및 상기 제1 정렬 전극(ALE1)의 우측과 제2 정렬 전극(ALE2) 사이에 각각 정렬될 수도 있다. 발광 소자들(LD)은 용액(일 예로, 잉크) 내에서 분사된(또는 분산된) 형태로 마련되어 발광 영역(EMA)에 투입(또는 공급)될 수 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 제1 발광 영역(EMA1)에 투입(또는 공급)될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 제1 발광 영역(EMA1)에 투입(또는 공급)될 수 있다. 이때, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2) 각각에 대응하는 정렬 신호가 인가되면, 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1)의 좌측 사이 및 상기 제1 정렬 전극(ALE1)의 우측과 제2 정렬 전극(ALE2) 사이에 각각 전계가 형성될 수 있다. 이로 인하여, 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1)의 좌측 사이 및 상기 제1 정렬 전극(ALE1)의 우측과 제2 정렬 전극(ALE2) 사이에 각각 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1)의 좌측 사이 및 상기 제1 정렬 전극(ALE1)의 우측과 제2 정렬 전극(ALE2) 사이에 각각 발광 소자들(LD)이 안정적으로 정렬될 수 있다.
실시예에 있어서, 발광 소자들(LD)은 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함할 수 있다.
제1 발광 소자(LD1)는 제1 정렬 전극(ALE1)의 우측과 제2 정렬 전극(ALE2) 사이에 정렬되어 제1 화소 전극(PE1)과 중간 전극(CTE)에 전기적으로 연결될 수 있다. 제2 발광 소자(LD2)는 제1 정렬 전극(ALE1)의 좌측과 제2 정렬 전극(ALE2) 사이에 정렬되어 중간 전극(CTE)과 제2 화소 전극(PE2)에 전기적으로 연결될 수 있다.
제1 발광 소자(LD1)와 제2 발광 소자(L2)는 복수 개로 제공될 수 있다. 복수 개의 제1 발광 소자들(LD1) 각각의 제1 단부(EP1)는 제1 화소 전극(PE1)에 전기적으로 연결되고, 상기 복수 개의 제1 발광 소자들(LD1) 각각의 제2 단부(EP2)는 중간 전극(CTE)에 전기적으로 연결될 수 있다. 복수 개의 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)는 상기 중간 전극(CTE)에 전기적으로 연결되고, 상기 복수 개의 제2 발광 소자들(LD2) 각각의 제2 단부(EP2)는 제2 화소 전극(PE2)에 전기적으로 연결될 수 있다.
복수의 제1 발광 소자들(LD1)은 제1 화소 전극(PE1)과 중간 전극(CTE) 사이에 상호 병렬로 연결되고, 복수의 제2 발광 소자들(LD2)은 상기 중간 전극(CTE)과 제2 화소 전극(PE2) 사이에 상호 병렬로 연결될 수 있다.
실시예에 따라, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일(또는 나노 미터) 내지 마이크로 스케일(또는 마이크로 미터) 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 도 1 및 도 2를 참고하여 설명한 발광 소자(LD)일 수 있다.
화소 전극들(PE)과 중간 전극(CTE)은, 제1 서브 화소(SPXL1)의 적어도 발광 영역(EMA)에 제공되며, 각각 적어도 하나의 정렬 전극(ALE) 및 발광 소자들(LD)에 대응하는 위치에 제공될 수 있다. 예를 들어, 각각의 화소 전극(PE)과 각각의 중간 전극(CTE)은 각각의 정렬 전극(ALE) 및 대응하는 발광 소자들(LD)과 중첩하도록 상기 각각의 정렬 전극(ALE) 및 상기 대응하는 발광 소자들(LD) 상에 형성되어, 적어도 발광 소자들(LD)에 전기적으로 연결될 수 있다.
제1 화소 전극(PE1)(또는 제1 전극)은, 제1 정렬 전극(ALE1)의 좌측 및 제1 발광 소자들(LD1) 각각의 제1 단부(EP1) 상에 형성되어 상기 제1 발광 소자들(LD1) 각각의 제1 단부(EP1)에 전기적으로 연결될 수 있다. 제1 화소 전극(PE1)은, 그의 연장 방향, 일 예로, 제2 방향(DR2)을 따라 일정한 폭을 갖는 바 형상을 가질 수 있다.
제2 화소 전극(PE2)(또는 제2 전극)은, 제2 정렬 전극(ALE2) 및 제2 발광 소자들(LD2) 각각의 제2 단부(EP2) 상에 형성되어 상기 제2 발광 소자들(LD2) 각각의 제2 단부(EP2)에 전기적으로 연결될 수 있다. 제2 화소 전극(PE2)은, 그의 연장 방향, 일 예로, 제2 방향(DR2)을 따라 일정한 폭을 갖는 바 형상을 가질 수 있다.
중간 전극(CTE)은, 제1 정렬 전극(ALE1)의 좌측 및 제1 발광 소자들(LD1) 각각의 제2 단부(EP2) 상에 형성되어 상기 제1 발광 소자들(LD1) 각각의 제2 단부(EP2)에 전기적으로 연결될 수 있다. 또한, 중간 전극(CTE)은, 제2 정렬 전극(ALE2) 및 제2 발광 소자들(LD2) 각각의 제1 단부(EP1) 상에 형성되어 상기 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)에 전기적으로 연결될 수 있다. 중간 전극(CTE)은 제1 화소 전극(PE1)의 적어도 우측을 둘러싸도록 적어도 1회 이상 절곡된 형상을 가질 수 있다.
제1 발광 소자(LD1)는 중간 전극(CTE)을 통해 제2 발광 소자(LD2)에 직렬 연결될 수 있다. 제1 화소 전극(PE1)과 중간 전극(CTE)은 그 사이에 병렬 연결된 제1 발광 소자들(LD1)과 함께 제1 발광부(EMU1)의 제1 직렬 단(SET1)을 구성할 수 있다. 상기 중간 전극(CTE)과 제2 화소 전극(PE2)은 그 사이에 병렬 연결된 제2 발광 소자들(LD2)과 함께 상기 제1 발광부(EMU1)의 제2 직렬 단(SET2)을 구성할 수 있다. 상기 제1 화소 전극(PE1)은 상기 제1 발광부(EMU1)의 애노드일 수 있고, 상기 제2 화소 전극(PE2)은 상기 제1 발광부(EMU1)의 캐소드일 수 있다.
각각의 프레임 기간 동안 제1 서브 화소(SPXL1)에서, 제1 화소 전극(PE1)으로부터 제1 발광 소자(LD1), 중간 전극(CTE), 제2 발광 소자(LD2)를 거쳐 제2 화소 전극(PE2)까지 구동 전류가 흐를 수 있다.
제1 화소 회로(SPXC1)에 포함된 제1 트랜지스터(T1)에 의해 제1 수직 전원 배선(PL1a)으로부터 제2 수평 전원 배선(PL2b)으로 구동 전류가 흐른다고 할 때, 상기 구동 전류는 제2 비아홀(VIH2)을 통해 제1 발광부(EMU1)로 유입될 수 있다. 일 예로, 제2 비아홀(VIH2)을 통하여 구동 전류가 제1 정렬 전극(ALE1)으로 공급되고, 상기 구동 전류는 제1 컨택홀(CH1)을 통하여 제1 화소 전극(PE1)으로 흐르고 상기 제1 화소 전극(PE1)을 통해 제1 발광 소자들(LD1)을 경유하여 중간 전극(CTE)으로 흐르게 된다. 이에 따라, 제1 직렬단(SET1)에서 제1 발광 소자들(LD1)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다. 중간 전극(CTE)으로 흐르는 구동 전류는, 제2 발광 소자들(LD2)을 경유하여 제2 화소 전극(PE2)으로 흐르게 된다. 이에 따라, 제2 직렬단(SET2)에서 제2 발광 소자들(LD2)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
상술한 방식으로, 화소(PXL)의 구동 전류가, 제1 직렬단(SET1)의 제1 발광 소자들(LD1) 및 제2 직렬단(SET2)의 제2 발광 소자들(LD2)을 순차적으로 경유하면서 흐를 수 있다. 이에 따라, 제1 서브 화소(SPXL1)는 각각의 프레임 기간 동안 공급되는 데이터 신호에 대응하는 휘도로 발광할 수 있다.
이하에서는, 도 19 내지 도 24를 참고하여 제2 영역(A2)과 제3 영역(A3)에 배치된 구성들에 대하여 설명하기로 한다.
도 19 내지 도 20은 도 13의 EA3 영역을 확대한 개략적인 평면도들이며, 도 21은 도 19의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이고, 도 22는 도 19의 Ⅲ ~ Ⅲ'선에 따른 개략적인 단면도이고, 도 23은 도 19의 Ⅳ ~ Ⅳ'선에 따른 개략적인 단면도이며, 도 24는 도 19의 Ⅴ ~ Ⅴ'선에 따른 개략적인 단면도이다.
도 20의 실시예는 연장 배선(ETL) 등과 관련하여 도 19의 변형 예를 나타낸다.
편의를 위하여, 도 19 및 도 20에서는 EA3 영역 내 특정 요소들을 연결하기 위한 컨택홀들(CH)을 대표하여 하나의 컨택홀(CH)에만 부호를 표시하기로 한다.
도 19 및 도 20에서는, 제2 영역(A2)에서 동일한 화소 열에 위치한 제2i 화소(PXL2i) 및 제2i+1 화소(PXL2i+1)와 제3 영역(A3)에서 동일한 화소 열에 위치한 제3i 화소(PXL3i) 및 제3i+1 화소(PXL3i+1)를 중심으로, EA3 영역에 배치된 구성들을 개략적으로 도시하였다. 상기 제2i 화소(PXL2i), 상기 제2i+1 화소(PXL2i+1), 상기 제3i 화소(PXL3i), 및 상기 제3i+1 화소(PXL3i+1)는 각각 도 17을 참고하여 설명한 제1 화소(PXL)와 실질적으로 동일하거나 유사한 구조를 가지므로, 상기 제2i 화소(PXL2i), 상기 제2i+1 화소(PXL2i+1), 상기 제3i 화소(PXL3i), 및 상기 제3i+1 화소(PXL3i+1) 각각의 구성은 도 17을 참조하여 설명하기로 한다.
또한, 도 19 및 도 20에서는, 상기 제2i 화소(PXL2i), 상기 제2i+1 화소(PXL2i+1), 상기 제3i 화소(PXL3i), 및 상기 제3i+1 화소(PXL3i+1) 각각과 전기적으로 연결된 신호 배선들 및 추가 배선들을 도시하였다.
도 19 내지 도 24에 있어서, 편의를 위하여 제1 내지 제3 트랜지스터들(T1, T2, T3)과 전기적으로 연결된 발광 소자들(LD)을 포함한 표시 소자층의 도시를 생략하였다.
도 19 내지 도 24의 실시예와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 24를 참조하면, 제2 및 제3 영역(A2, A3)에는 화소 회로층(PCL) 및 상기 화소 회로층(PCL)과 전기적으로 연결된 발광 소자들(LD)을 포함한 표시 소자층(DPL, 도 8 내지 도 11 참고)이 배치될 수 있다.
화소 회로층(PCL)은 기판(SUB) 상에 배치된 복수의 절연층들 및 상기 절연층들 사이에 배치된 도전층을 포함할 수 있다. 상기 복수의 절연층들은, 제3 방향(DR3)을 따라 기판(SUB) 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및 패시베이션층(PSV)을 포함할 수 있다. 상기 버퍼층(BFL), 상기 게이트 절연층(GI), 상기 층간 절연층(ILD), 및 상기 패시베이션층(PSV)은 도 8 내지 도 11을 참고하여 설명한 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및 패시베이션층(PSV)과 동일하므로 이에 대한 상세한 설명은 생락하기로 한다. 상기 도전층은, 상기 기판(SUB)과 상기 버퍼층(BFL) 사이에 배치된 제1 도전층, 상기 게이트 절연층(GI)과 상기 층간 절연층(ILD) 사이에 배치된 제2 도전층, 및 상기 층간 절연층(ILD)과 상기 패시베이션층(PSV) 사이에 배치된 제3 도전층을 포함할 수 있다.
제2 영역(A2)에는 제2 화소들(PXL2i, PXL2i+1)이 배치된 제2 화소 영역들(PXA2i, PXA2i+1)이 제공되고, 제3 영역(A3)에는 제3 화소들(PXL3i, PXL3i+1)이 배치된 제3 화소 영역들(PXA3i, PXA3i+1)이 제공될 수 있다.
이하의 실시예에서는, 제2 화소 영역들(PXA2i, PXA2i+1) 및 제3 화소 영역들(PXA3i, PXA3i+1)을 포괄하여 명명할 때에는 화소 영역(PXA) 또는 화소 영역들(PXA)이라고 한다.
제2 화소들(PXL2i, PXL2i+1)은 제2 영역(A2)에서 동일한 화소 열에서 인접하게 배치된 제2i 화소(PXL2i) 및 제2i+1 화소(PXL2i+1)를 포함할 수 있다. 일 예로, 제2i 화소(PXL2i)는 j번째 화소 열에서 i번째 화소 행에 위치하고, 제2i+1 화소(PXL2i+1)는 상기 j번째 화소 열에서 i+1번째 화소 행에 위치할 수 있다. 제2i 화소(PXL2i)는 제2 영역(A2)의 제2i 화소 영역(PXA2i)에 위치하고, 제2i+1 화소(PXL2i+1)는 상기 제2 영역(A2)의 제2i+1 화소 영역(PXA2i+1)에 위치할 수 있다.
제3 화소들(PXL3i, PXL3i+1)은 제3 영역(A3)에서 동일한 화소 열에서 인접하게 배치된 제3i 화소(PXL3i) 및 제3i+1 화소(PXL3i+1)를 포함할 수 있다. 일 예로, 제3i 화소(PXL3i)는 j+1번째 화소 열에서 i번째 화소 행에 위치하고, 제3i+1 화소(PXL3i+1)는 상기 j+1번째 화소 열에서 i+1번째 화소 행에 위치할 수 있다. 제3i 화소(PXL3i)는 제3 영역(A3)의 제3i 화소 영역(PXA3i)에 위치하고, 제3i+1 화소(PXL3i+1)는 상기 제3 영역(A3)의 제3i+1 화소 영역(PXA3i+1)에 위치할 수 있다.
제2i 화소(PXL2i)와 제3i 화소(PXL3i)는 동일한 화소 행인 i번째 화소 행에 위치하고 i번째 스캔 라인(S2i)에 전기적으로 연결될 수 있다. 제2i+1 화소(PXL2i+1)와 제3i+1 화소(PXL3i+1)는 동일한 화소 행인 i+1번째 화소 행에 위치하고 i+1번째 스캔 라인(S2i+1)에 전기적으로 연결될 수 있다. 여기서, i번째 스캔 라인(S2i)과 i+1번째 스캔 라인(S2i+1) 각각은 도 7 및 도 17을 참고하여 설명한 제1 연결 배선(CNL1)과 동일한 구성일 수 있다.
제2i 화소(PXL2i), 제2i+1 화소(PXL2i+1), 제3i 화소(PXL3i), 및 제3i+1 화소(PXL3i+1) 각각은 제1 서브 화소(도 17의 "SPXL1" 참고), 제2 서브 화소(도 17의 "SPXL2" 참고), 및 제3 서브 화소(도 17의 "SPXL3")를 포함할 수 있다. 상기 제1, 제2, 및 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3) 등을 포함한 화소 회로(도 17의 "PXC" 참고)를 포함할 수 있다. 일 예로, 제1 서브 화소(SPXL1)는 제1 화소 회로(도 17의 "PXC1" 참고)를 포함하고, 제2 서브 화소(SPXL2)는 제2 화소 회로(도 17의 "PXC2" 참고)를 포함하며, 제3 서브 화소(SPXL3)는 제3 화소 회로(도 17의 "PXC3" 참고)를 포함할 수 있다. 상기 제1, 제2, 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 도 17을 참고하여 설명한 제1, 제2, 및 제3 화소 회로들(PXC1, PXC2, PXC3)과 동일하므로 이에 대한 자세한 설명은 생략하기로 한다.
제2i 화소(PXL2i)와 제2i+1 화소(PXL2i+1)는 제2 신호 배선(SL2)을 공유할 수 있다. 일 예로, 제2i 화소(PXL2i)와 제2i+1 화소(PXL2i+1)는 제1 수직 전원 배선(PL1a), 초기화 전원 배선(IPL), 제1 데이터 라인(D1), 제2 데이터 라인(D2), 제3 데이터 라인(D3), 및 제2 수직 전원 배선(PL2a)을 포함한 6개의 제2 신호 배선들(SL2)을 공유할 수 있다. 일 예로, 상기 제1 수직 전원 배선(PL1a), 상기 초기화 전원 배선(IPL), 상기 제1 데이터 라인(D1), 상기 제2 데이터 라인(D2), 상기 제3 데이터 라인(D3), 및 상기 제2 수직 전원 배선(PL2a)은 제2i 화소 영역(PXA2i)과 제2i+1 화소 영역(PXA2i+1)에 공통으로 제공될 수 있다.
상기 제1 수직 전원 배선(PL1a), 상기 초기화 전원 배선(IPL), 상기 제1 데이터 라인(D1), 상기 제2 데이터 라인(D2), 상기 제3 데이터 라인(D3), 및 상기 제2 수직 전원 배선(PL2a) 각각은 팬아웃 영역(FTA)에 위치한 대응하는 제2 배선(LP2)을 통해 패드 영역(PDA)에 위치한 제2 패드(P2)와 전기적으로 연결될 수 있다. 상기 제2 신호 배선(SL2)과 전기적으로 연결된 상기 제2i 화소(PXL2i)와 상기 제2i+1 화소(PXL2i+1) 각각은 6개의 제2 배선들(LP2) 및 6개의 제2 패드들(P2)과 전기적으로 연결될 수 있다. 상기 제1 수직 전원 배선(PL1a), 상기 초기화 전원 배선(IPL), 상기 제1 데이터 라인(D1), 상기 제2 데이터 라인(D2), 상기 제3 데이터 라인(D3), 및 상기 제2 수직 전원 배선(PL2a)은 제1 방향(DR1)으로 서로 이격되게 배치되며, 제2 방향(DR2)으로 연장될 수 있다. 상기 제1 수직 전원 배선(PL1a), 상기 초기화 전원 배선(IPL), 상기 제1 데이터 라인(D1), 상기 제2 데이터 라인(D2), 상기 제3 데이터 라인(D3), 및 상기 제2 수직 전원 배선(PL2a)은 기판(SUB)과 버퍼층(BFL) 사이에 위치한 제1 도전층일 수 있다.
제3i 화소(PXL3i)와 제3i+1 화소(PXL3i+1)는 제3 신호 배선(SL3)을 공유할 수 있다. 일 예로, 제3i 화소(PXL3i)와 제3i+1 화소(PXL3i+1)는 제1 수신 배선(RL1), 제2 수신 배선(RL2), 제3 수신 배선(RL3), 제4 수신 배선(RL4), 제5 수신 배선(RL5), 및 제6 수신 배선(RL6)을 포함한 6개의 제3 신호 배선들(SL3)을 공유할 수 있다. 일 예로, 상기 제1 수신 배선(RL1), 상기 제2 수신 배선(RL2), 상기 제3 수신 배선(RL3), 상기 제4 수신 배선(RL4), 상기 제5 수신 배선(RL5) 및 상기 제6 수신 배선(RL6)은 제3i 화소 영역(PXA3i)과 제3i+1 화소 영역(PXA3i+1)에 공통으로 제공될 수 있다.
상기 제1 수신 배선(RL1), 상기 제2 수신 배선(RL2), 상기 제3 수신 배선(RL3), 상기 제4 수신 배선(RL4), 상기 제5 수신 배선(RL5) 및 상기 제6 수신 배선(RL6)은 제1 도전층일 수 있다. 상기 제1 수신 배선(RL1), 상기 제2 수신 배선(RL2), 상기 제3 수신 배선(RL3), 상기 제4 수신 배선(RL4), 상기 제5 수신 배선(RL5) 및 상기 제6 수신 배선(RL6)은 제2 신호 배선(SL2)과 동일 공정으로 형성되어 동일한 층에 제공되며, 동일한 물질을 포함할 수 있다.
제1 내지 제6 수신 배선들(RL1, RL2, RL3, RL4, RL5, RL6)은 제1 방향(DR1)으로 서로 이격되게 배치되며, 제2 방향(DR2)으로 연장될 수 있다. 제1 내지 제6 수신 배선들(RL1, RL2, RL3, RL4, RL5, RL6) 중 적어도 일부는 제2 컨택부(CNT2)를 통하여 브릿지 라인(BRL)과 전기적으로 연결될 수 있다. 일 예로, 제1 내지 제6 수신 배선들(RL1, RL2, RL3, RL4, RL5, RL6) 중 제1 내지 제4 수신 배선들(RL1, RL2, RL3, RL4) 각각은 제2 컨택부(CNT2)를 통하여 대응하는 브릿지 라인(BRL)과 전기적으로 연결될 수 있다.
실시예에 있어서, 제5 수신 배선(RL5)은 대응하는 컨택홀(CH)을 통하여 제1 수평 전원 배선(PL1b)과 전기적으로 연결되어, 상기 제1 수평 전원 배선(PL1b)으로부터 제1 구동 전원(VDD)의 전압을 전달받을 수 있다. 상기 제5 수신 배선(RL5)은 제2 신호 배선(SL2)의 제1 수직 전원 배선(PL1a)에 대응되는 구성일 수 있다. 상기 제1 수평 전원 배선(PL1b)은 제1 영역(A1), 제2 영역(A2), 및 제3 영역(A3)에 공통으로 제공될 수 있다. 상기 제5 수신 배선(RL5)은 패드 영역(PDA)에 위치한 패드들(P) 및 팬아웃 영역(FTA)에 위치한 배선들(LP)과 직접적으로 연결되지 않고 제1 및 제2 영역들(A1, A2)에 공통으로 제공된 제1 수평 전원 배선(PL1b)과 전기적으로 연결되어 제1 구동 전원(VDD)의 전압을 전달받을 수 있다.
실시예에 있어서, 제6 수신 배선(RL6)은 대응하는 컨택홀(CH)을 통하여 제2 수평 전원 배선(PL2b)과 전기적으로 연결되어, 상기 제2 수평 전원 배선(PL2b)으로부터 제2 구동 전원(VSS)의 전압을 전달받을 수 있다. 상기 제6 수신 배선(RL6)은 제2 신호 배선(SL2)의 제2 수직 전원 배선(PL2a)에 대응되는 구성일 수 있다. 상기 제2 수평 전원 배선(PL2b)은 제1 영역(A1), 제2 영역(A2), 및 제3 영역(A3)에 공통으로 제공될 수 있다. 상기 제6 수신 배선(RL6)은 패드 영역(PDA)에 위치한 패드들(P) 및 팬아웃 영역(FTA)에 위치한 배선들(LP)과 직접적으로 연결되지 않고 제1 및 제2 영역들(A1, A2)에 공통으로 제공된 제2 수평 전원 배선(PL2b)과 전기적으로 연결되어 제2 구동 전원(VSS)의 전압을 전달받을 수 있다.
제1 내지 제4 수신 배선들(SL1, SL2, SL3, SL4)은 대응하는 제2 컨택부(CNT2)를 통하여 대응하는 브릿지 라인(BRL)과 전기적으로 연결될 수 있다. 일 예로, 제1 수신 배선(RL1)은 제2-1 컨택부(CNT2_1)를 통하여 제1 브릿지 라인(BRL1)과 전기적으로 연결될 수 있고, 제2 수신 배선(RL2)은 제2-2 컨택부(CNT2_2)를 통하여 제2 브릿지 라인(BRL2)과 전기적으로 연결될 수 있고, 제3 수신 배선(RL3)은 제2-3 컨택부(CNT2_3)를 통하여 제3 브릿지 라인(BRL3)과 전기적으로 연결될 수 있으며, 제4 수신 배선(RL4)은 제2-4 컨택부(CNT2_4)를 통하여 제4 브릿지 라인(BRL4)과 전기적으로 연결될 수 있다.
제2-1 컨택부(CNT2_1)는 제1 브릿지 라인(BRL1)과 제1 수신 배선(RL1) 사이에 위치하는 적어도 하나 이상의 절연층의 일부가 제거되어 형성될 수 있다. 제2-2 컨택부(CNT2_2)는 제2 브릿지 라인(BRL2)과 제2 수신 배선(RL2) 사이에 위치하는 적어도 하나 이상의 절연층의 일부가 제거되어 형성될 수 있다. 제2-3 컨택부(CNT2_3)는 제3 브릿지 라인(BRL3)과 제3 수신 배선(RL3) 사이에 위치하는 적어도 하나 이상의 절연층의 일부가 제거되어 형성될 수 있다. 제2-4 컨택부(CNT2_4)는 제4 브릿지 라인(BRL4)과 제4 수신 배선(RL4) 사이에 위치하는 적어도 하나 이상의 절연층의 일부가 제거되어 형성될 수 있다.
실시예에 있어서, 화소 영역들(PXA) 각각의 주변, 및/또는 그의 일 부분에는, 더미 영역(DMA)이 제공될 수 있다. 예를 들어, 화소 영역들(PXA) 각각의 좌측 및 우측에는 제1 더미 영역(DMA1)이 제공될 수 있고, 화소 영역들(PXA) 각각의 상측 및 하측에는 제2 더미 영역(DMA2)이 제공될 수 있다.
각각의 제1 더미 영역(DMA1)은 제2 및 제3 영역들(A2, A3) 각각에서 제2 화소 영역들(PXA2i, PXA2i+1) 및 제3 화소 영역들(PXA3i, PXA3i+1)에 인접하며 제2 방향(DR2)으로 연장된 세로형 배선이 배치되는 배선 영역일 수 있다. 일 예로, 제2 영역(A2)에서 제1 더미 영역(DMA1)은 제2 방향(DR2)으로 연장된 연장 배선(ETL)이 배치되는 배선 영역일 수 있고, 제3 영역(A3)에서 제1 더미 영역(DMA1)은 제2 방향(DR2)으로 연장된 더미 라인(DML)이 배치되는 배선 영역일 수 있다. 각각의 제1 더미 영역(DMA1)은, 제2 및 제3 영역들(A2, A3) 각각에서 서로 인접한 두 화소 열들의 화소 회로들(PXC)의 사이에 위치할 수 있고, 제2 방향(DR2)으로 연장될 수 있다.
각각의 제2 더미 영역(DMA2)은 제2 영역(A2)과 제3 영역(A3)에서 제1 방향(DR1)으로 연장된 가로형 배선이 배치되는 배선 영역일 수 있다. 일 예로, 각각의 제2 더미 영역(DMA2)은 제2 영역(A2)과 제3 영역(A3)에 걸쳐 제1 방향(DR1)으로 연장되는 브릿지 라인(BRL)이 배치되는 배선 영역일 수 있다. 각각의 제2 더미 영역(DMA2)은 제2 및 제3 영역(A2, A3)에서 서로 인접한 두 화소 행들의 화소 회로들(PXC)의 사이에 위치할 수 있고, 제1 방향(DR1)으로 연장될 수 있다.
제2 영역(A2)에서, 제1 더미 영역(DMA1)에는 제1, 제2, 제3, 및 제4 연장 배선들(ETL1, ETL2, ETL3, ETL4)이 배치될 수 있다. 제1, 제2, 제3, 및 제4 연장 배선들(ETL1, ETL2, ETL3, ETL4)은 제1 방향으로 서로 이격되게 배치되며 제2 방향(DR2)으로 연장될 수 있다. 제1, 제2, 제3, 및 제4 연장 배선들(ETL1, ETL2, ETL3, ETL4)은 기판(SUB)과 버퍼층(BFL) 사이에 배치된 제1 도전층일 수 있다. 제1, 제2, 제3, 및 제4 연장 배선들(ETL1, ETL2, ETL3, ETL4)은 제2 및 제3 신호 배선들(SL2, SL3)과 동일 공정으로 형성될 수 있다.
실시예에 있어서, 제1, 제2, 제3, 및 제4 연장 배선들(ETL1, ETL2, ETL3, ETL4) 각각은 팬아웃 영역(FTA)에 위치한 대응하는 제3 배선(LP3)과 전기적으로 연결되어 상기 대응하는 제3 배선(LP3)을 통해 패드 영역(PDA)의 제3 패드(P)와 연결될 수 있다. 제1, 제2, 제3, 및 제4 연장 배선들(ETL1, ETL2, ETL3, ETL4) 각각은 대응하는 제1 컨택부(CNT1)를 통하여 대응하는 브릿지 라인(BRL)과 전기적으로 연결될 수 있다. 일 예로, 제1 연장 배선(ETL1)은 제1-1 컨택부(CNT1_1)를 통하여 제1 브릿지 라인(BRL1)과 전기적으로 연결될 수 있고, 제2 연장 배선(ETL2)은 제1-2 컨택부(CNT1_2)를 통하여 제2 브릿지 라인(BRL2)과 전기적으로 연결될 수 있고, 제3 연장 배선(ETL3)은 제1-3 컨택부(CNT1_3)를 통하여 제3 브릿지 라인(BRL3)과 전기적으로 연결될 수 있으며, 제4 연장 배선(ETL4)은 제1-4 컨택부(CNT1_4)를 통하여 제4 브릿지 라인(BRL4)과 전기적으로 연결될 수 있다.
제1, 제2, 제3, 및 제4 연장 배선들(ETL1, ETL2, ETL3, ETL4) 각각은 단일층으로 제공 및/또는 형성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1, 제2, 제3, 및 제4 연장 배선들(ETL1, ETL2, ETL3, ETL4)은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중층으로 제공 및/또는 형성될 수도 있다. 일 예로, 제1, 제2, 제3, 및 제4 연장 배선들(ETL1, ETL2, ETL3, ETL4) 각각은 도 20에 도시된 바와 같이, 제1 레이어(FL), 제2 레이어(SL), 및 제3 레이어(TL)가 적층된 다중층으로 제공 및/또는 형성될 수도 있다. 상기 제1 레이어(FL), 상기 제2 레이어(SL), 및 상기 제3 레이어(TL)는 대응하는 컨택홀(CH)을 통하여 서로 전기적으로 연결될 수 있다. 평면 상에서 볼 때, 상기 제1 레이어(FL), 상기 제2 레이어(SL), 및 상기 제3 레이어(TL)는 서로 중첩할 수 있다. 상기 제1 레이어(FL)는 일 예로 기판(SUB)과 버퍼층(BFL) 사이에 배치된 제1 도전층으로 구성될 수 있고, 상기 제2 레이어(SL)는 일 예로 게이트 절연층(GI)과 층간 절연층(ILD) 사이에 배치된 제2 도전층으로 구성될 수 있으며, 상기 제3 레이어(TL)는 일 예로 층간 절연층(ILD)과 패시베이션층(PSV) 사이에 배치된 제3 도전층으로 구성될 수 있다. 이 경우, 상기 제3 레이어(TL)는 브릿지 라인(BRL)과 동일 공정으로 형성되어 동일한 층에 제공되고 동일한 물질을 포함할 수 있다.
또한, 제2 영역(A2)의 제1 더미 영역(DMA1)에는 보조 배선(SUL)이 배치될 수 있다. 일 예로, 상기 제1 더미 영역(DMA1)에는 제2 방향(DR2)을 따라 연장 배선(ETL)과 동일 선상에 위치한 보조 배선(SUL)이 배치될 수 있다. 보조 배선(SUL)은 개구부(OPN)를 사이에 두고 연장 배선(ETL)과 이격되게 배치되며 상기 연장 배선(ETL)과 전기적으로 연결되지 않을 수 있다.
보조 배선(SUL)은, 제1 보조 배선(SUL1), 제2 보조 배선(SUL2), 제3 보조 배선(SUL3), 및 제4 보조 배선(SUL4)을 포함할 수 있다. 상기 제1 보조 배선(SUL1)은 제2 방향(DR2)으로 제1 연장 배선(ETL1)과 동일 선상에 위치하고 개구부(OPN)를 사이에 두고 상기 제1 연장 배선(ETL1)과 이격되게 배치될 수 있다. 상기 제2 보조 배선(SUL2)은 제2 방향(DR2)으로 제2 연장 배선(ETL2)과 동일 선상에 위치하고 개구부(OPN)를 사이에 두고 상기 제2 연장 배선(ETL2)과 이격되게 배치될 수 있다. 상기 제3 보조 배선(SUL3)은 제2 방향(DR2)으로 제3 연장 배선(ETL3)과 동일 선상에 위치하고 개구부(OPN)를 사이에 두고 상기 제3 연장 배선(ETL3)과 이격되게 배치될 수 있다. 상기 제4 보조 배선(SUL4)은 제2 방향(DR2)으로 제4 연장 배선(ETL4)과 동일 선상에 위치하고 개구부(OPN)를 사이에 두고 상기 제4 연장 배선(ETL4)과 이격되게 배치될 수 있다.
제1, 제2, 제3, 및 제4 보조 배선들(SUL1, SUL2, SUL3, SUL4) 각각은 대응하는 연장 배선(ETL)과 동일 공정으로 형성되어 동일한 층에 제공되고 동일한 물질을 포함할 수 있다. 일 예로, 제1, 제2, 제3, 및 제4 보조 배선들(SUL1, SUL2, SUL3, SUL4)은 기판(SUB)과 버퍼층(BFL) 사이에 위치한 제1 도전층일 수 있다.
평면 상에서 볼 때, 제2 영역(A2)의 제1 더미 영역(DMA1)에서 연장 배선(ETL)은 개구부(OPN)를 기준으로 그 하측에 위치하고, 보조 배선(SUL)은 상기 개구부(OPN)를 기준으로 그 상측에 위치할 수 있다. 일 예로, 평면 상에서 볼 때, 제2 영역(A2)의 제1 더미 영역(DMA1)에서 제1, 제2, 제3, 및 제4 연장 배선들(ETL1, ETL2, ETL3, ETL4) 각각은 대응하는 개구부(OPN)를 기준으로 그 하측에 위치하고, 제1, 제2, 제3, 및 제4 보조 배선(SUL1, SUL2, SUL3, SUL4)은 상기 대응하는 개구부(OPN)를 기준으로 그 상측에 위치할 수 있다.
제1, 제2, 제3, 및 제4 보조 배선들(SUL1, SUL2, SUL3, SUL4)은 제2i 및 제2i+1 화소들(PXL2i, PXL2i+1)과 전기적으로 연결되지 않고, 상기 제2i 화소(PXL2i)가 배치되는 i번째 화소 행의 이전 화소 행들에 배치된 제2 화소(PXL2)와 전기적으로 연결되어 상기 제2 화소(PXL2)로 소정의 신호를 전달하는 신호 배선으로 활용될 수도 있다. 이 경우, 상기 신호 배선으로 인가되는 신호의 전압 강하를 저감 또는 최소화하여 상기 전압 강하에 의한 불량이 방지될 수 있다.
실시예에 있어서, 연장 배선(ETL)과 보조 배선(SUL) 사이에 위치한 개구부(OPN)는, 평면 상에서 볼 때, 제1 컨택부(CNT1)를 기준으로 그 상측에 위치할 수 있다. 일 예로, 제1 연장 배선(ETL1)과 제1 보조 배선(SUL1) 사이에 위치한 개구부(OPN)는 제1-1 컨택부(CNT1_1)를 기준으로 그 상측에 위치하고, 제2 연장 배선(ETL2)과 제2 보조 배선(SUL2) 사이에 위치한 개구부(OPN)는 제1-2 컨택부(CNT1_2)를 기준으로 그 상측에 위치하고, 제3 연장 배선(ETL3)과 제3 보조 배선(SUL3) 사이에 위치한 개구부(OPN)는 제1-3 컨택부(CNT1_3)를 기준으로 그 상측에 위치하며, 제4 연장 배선(ETL4)과 제4 보조 배선(SUL4) 사이에 위치한 개구부(OPN)는 제1-4 컨택부(CNT1_4)를 기준으로 그 상측에 위치할 수 있다.
제3 영역(A3)에서, 제1 더미 영역(DMA1)에는 제1, 제2, 제3, 및 제4 더미 라인들(DML1, DML2, DML3, DML4)이 배치될 수 있다. 제1, 제2, 제3, 및 제4 더미 라인들(DML1, DML2, DML3, DML4)은 제1 방향으로 서로 이격되게 배치되며 제2 방향(DR2)으로 연장될 수 있다.
제3 영역(A3)에서, 제1 더미 영역(DMA1)에는 제1, 제2, 제3, 및 제4 더미 라인들(DML1, DML2, DML3, DML4)이 배치될 수 있다. 제1, 제2, 제3, 및 제4 더미 라인들(DML1, DML2, DML3, DML4)은 제1 방향(DR1)으로 서로 이격되게 배치되며 제2 방향(DR2)으로 연장될 수 있다. 제1, 제2, 제3, 및 제4 더미 라인들(DML1, DML2, DML3, DML4)은 기판(SUB)과 버퍼층(BFL) 사이에 배치된 제1 도전층일 수 있다. 제1, 제2, 제3, 및 제4 더미 라인들(DML1, DML2, DML3, DML4)은 제1, 제2, 제3, 및 제4 연장 배선들(ETL1, ETL2, ETL3, ETL4)과 동일 공정으로 형성되어 동일한 층에 제공되고 동일한 물질을 포함할 수 있다.
제1, 제2, 제3, 및 제4 더미 라인들(DML1, DML2, DML3, DML4)은 제3i 및 제3i+1 화소들(PXL3i, PXL3i+1)과 연결되지 않을 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1, 제2, 제3, 및 제4 더미 라인들(DML1, DML2, DML3, DML4) 각각은 제3i 화소(PXL3i), 3i+1 화소(PXL3i+1), 또는 상기 제3i 및 제3i+1 화소들(PXL3i, PXL3i+1)과 동일한 화소 열에 배치된 다른 제3 화소들(PXL3)과 전기적으로 연결되어 대응하는 제3 화소(PXL3)로 소정의 신호를 전달하는 신호 배선으로 활용될 수 있다. 이 경우, 상기 신호 배선으로 인가되는 신호의 전압 강하를 저감 또는 최소화하여 상기 전압 강하에 의한 불량이 방지될 수 있다.
실시예에 있어서, 제2 영역(A2)의 제1 더미 영역(DMA1)과 제3 영역(A3)의 제1 더미 영역(DMA1)은 동일한 면적(크기 및/또는 폭)을 가질 수 있고, 동일한 개수의 배선들이 배치될 수 있다. 일 예로, 제2 영역(A2)의 제1 더미 영역(DMA1)과 제3 영역(A3)의 제1 더미 영역(DMA1) 각각에 배치되는 세로형 배선들의 개수가 서로 동일할 수 있다. 제2 영역(A2)의 제1 더미 영역(DMA1)에 제1 내지 제4 연장 배선들(ETL1, ETL2, ETL3, ETL4)을 포함한 4개의 연장 배선들(ETL4)이 배치되고, 제3 영역(A3)의 제1 더미 영역(DMA1)에 제1 내지 제4 더미 라인들(DML1, DML2, DML3, DML4)을 포함한 4개의 더미 라인들(DML)이 배치될 수 있다. 또한, 제1 영역(A1)의 제1 더미 영역(DMA1)은 제2 및 제3 영역들(A2, A3) 각각의 제1 더미 영역(DMA1)과 서로 동일한 크기를 가지며, 동일한 개수의 배선들이 배치될 수 있다. 일 예로, 제1 영역(A1)의 제1 더미 영역(DMA1)에는 스캔 라인(S1), 제1 추가 도전 배선(CL1), 제2 추가 도전 배선(CL3), 및 제3 추가 도전 배선(CL3)을 포함한 4개의 제1 신호 배선들(SL1)이 배치될 수 있다.
실시예에 있어서, i번째 화소 행과 i+1번째 화소 행 사이에 위치하는 제2 더미 영역(DMA2)에는 제3 브릿지 라인(BRL3)과 제4 브릿지 라인(BRL4)이 배치될 수 있고, 상기 i번째 화소 행과 i-1번째 화소 행 사이에 위치하는 제2 더미 영역(DMA2)에는 제1 브릿지 라인(BRL1)과 제2 브릿지 라인(BRL2)이 배치될 수 있다.
제1, 제2, 제3, 및 제4 브릿지 라인들(BRL1, BRL2, BRL3, BRL4)은 서로 이격되게 배치하며, 제1 방향(DR1)으로 연장될 수 있다. 제1, 제2, 제3, 및 제4 브릿지 라인들(BRL1, BRL2, BRL3, BRL4)은 제1 방향(DR1)을 따라 제2 및 제3 영역들(A2, A3)의 제2 더미 영역(DMA2)에 배치될 수 있다. 제1, 제2, 제3, 및 제4 브릿지 라인들(BRL1, BRL2, BRL3, BRL4) 각각은 층간 절연층(ILD)과 패시베이션층(PSV) 사이에 배치된 제3 도전층일 수 있다. 제1, 제2, 제3, 및 제4 브릿지 라인들(BRL1, BRL2, BRL3, BRL4) 각각은 도 17을 참고하여 설명한 제1, 제2, 및 제3 상부 전극들(UE1, UE2, UE3)과 동일 공정으로 형성되어 동일 층에 제공되고, 동일한 물질을 포함할 수 있다.
제1 브릿지 라인(BRL1)은 i-1 번째 화소 행과 i번째 화소 행 사이에 위치한 제2 더미 영역(DMA2)에 위치하고, 제1-1 컨택부(CNT1_1)를 통해 제1 연장 배선(ETL1)과 전기적으로 연결될 수 있고, 제2-1 컨택부(CNT2_1)를 통해 제1 수신 배선(RL1)과 전기적으로 연결될 수 있다. 상기 제1-1 컨택부(CNT1_1)는 층간 절연층(ILD), 게이트 절연층(GI), 및 버퍼층(BFL) 각각의 일 영역을 순차적으로 관통하는 관통홀로, 기판(SUB) 상에 배치된 제1 연장 배선(ETL1)의 일부를 노출할 수 있다. 상기 제2-1 컨택부(CNT2_1)는 상기 층간 절연층(ILD), 상기 게이트 절연층(GI), 및 상기 버퍼층(BFL) 각각의 다른 영역을 순차적으로 관통하는 관통홀로, 기판(SUB) 상에 배치된 제1 수신 배선(RL1)의 일부를 노출할 수 있다.
실시예에 있어서, 제1 브릿지 라인(BRL1)은, 제2 영역(A2)의 제1 더미 영역(DMA1)에 위치한 제1 연장 배선(ETL1)과 제3 영역(A3)의 제3i 및 제3i+1 화소 영역들(PXA3i, PXA3i+1)에 공통으로 위치한 제1 수신 배선(RL1)을 전기적으로 연결하는 연결 수단일 수 있다. 이에 따라, 팬아웃 영역(FTA)에 위치한 대응하는 제3 배선(LP3)과 전기적으로 연결되어 패드 영역(PDA)에 위치한 대응하는 제3 패드(P3)로부터 소정의 신호를 직접 전달받는 제1 연장 배선(ETL1)은 제1-1 컨택부(CNT1_1), 제1 브릿지 라인(BRL1), 및 제2-1 컨택부(CNT2_1)를 통하여 제3 영역(A3)에 위치한 제1 수신 배선(RL1)으로 상기 소정의 신호를 전달할 수 있다. 상기 소정의 신호는, 일 예로, 제3 데이터 신호일 수 있다. 이 경우, 상기 제1 수신 배선(RL1)은 제2 신호 배선(SL2)의 제3 데이터 라인(D3)에 대응되는 구성일 수 있다.
실시예에 있어서, 제2 브릿지 라인(BRL2)은, 제2 영역(A2)의 제1 더미 영역(DMA1)에 위치한 제2 연장 배선(ETL2)과 제3 영역(A3)의 제3i 및 제3i+1 화소 영역들(PXA3i, PXA3i+1)에 공통으로 위치한 제2 수신 배선(RL2)을 전기적으로 연결하는 연결 수단일 수 있다. 이에 따라, 팬아웃 영역(FTA)에 위치한 제3 배선(LP3)과 전기적으로 연결되어 패드 영역(PDA)에 위치한 대응하는 제3 패드(P3)로부터 소정의 신호를 직접 전달받는 제2 연장 배선(ETL2)은 제1-2 컨택부(CNT1_2), 제2 브릿지 라인(BRL2), 및 제2-2 컨택부(CNT2_2)를 통하여 제3 영역(A3)에 위치한 제2 수신 배선(RL2)으로 상기 소정의 신호를 전달할 수 있다. 상기 소정의 신호는, 일 예로, 제2 데이터 신호일 수 있다. 이 경우, 상기 제2 수신 배선(RL2)은 상기 제2 신호 배선(SL2)의 제2 데이터 라인(D2)에 대응되는 구성일 수 있다.
실시예에 있어서, 제3 브릿지 라인(BRL3)은, 제2 영역(A2)의 제1 더미 영역(DMA1)에 위치한 제3 연장 배선(ETL3)과 제3 영역(A3)의 제3i 및 제3i+1 화소 영역들(PXA3i, PXA3i+1)에 공통으로 위치한 제3 수신 배선(RL3)을 전기적으로 연결하는 연결 수단일 수 있다. 이에 따라, 팬아웃 영역(FTA)에 위치한 대응하는 제3 배선(LP3)과 전기적으로 연결되어 패드 영역(PDA)에 위치한 대응하는 제3 패드(P3)로부터 소정의 신호를 직접 전달받는 제3 연장 배선(ETL3)은 제1-3 컨택부(CNT1_3), 제3 브릿지 라인(BRL3), 및 제2-3 컨택부(CNT2_3)를 통하여 제3 영역(A3)에 위치한 제3 수신 배선(RL3)으로 상기 소정의 신호를 전달할 수 있다. 상기 소정의 신호는, 일 예로, 제1 데이터 신호일 수 있다. 이 경우, 상기 제3 수신 배선(RL3)은 상기 제2 신호 배선(SL2)의 제1 데이터 라인(D1)에 대응되는 구성일 수 있다.
실시예에 있어서, 제4 브릿지 라인(BRL4)은, 제2 영역(A2)의 제1 더미 영역(DMA1)에 위치한 제4 연장 배선(ETL4)과 제3 영역(A3)의 제3i 및 제3i+1 화소 영역들(PXA3i, PXA3i+1)에 공통으로 위치한 제4 수신 배선(RL4)을 전기적으로 연결하는 연결 수단일 수 있다. 이에 따라, 팬아웃 영역(FAT)에 위치한 대응하는 제3 배선(LP3)과 전기적으로 연결되어 패드 영역(PDA)에 위치한 대응하는 제3 패드(P3)로부터 소정의 신호를 직접 전달받는 제4 연장 배선(ETL4)은 제1-4 컨택부(CNT1_4), 제4 브릿지 라인(BRL4), 및 제2-4 컨택부(CNT2_4)를 통하여 제3 영역(A3)에 위치한 제4 수신 배선(RL4)으로 상기 소정의 신호를 전달할 수 있다. 상기 소정의 신호는, 초기화 전원의 전압일 수 있다. 이 경우, 상기 제4 수신 배선(RL4)은 상기 제2 신호 배선(SL2)의 초기화 전원 배선(IPL)에 대응되는 구성일 수 있다.
평면 상에서 볼 때, 제1-1 컨택부(CNT1_1)와 제2-1 컨택부(CNT2_1)는 제1 브릿지 라인(BRL1)의 서로 다른 영역과 중첩하여, 상기 제1 브릿지 라인(BRL1)의 연장 방향(일 예로, 제1 방향(DR1))으로 동일 선상에 위치할 수 있다. 평면 상에서 볼 때, 제1-2 컨택부(CNT1_2)와 제2-2 컨택부(CNT2_2)는 제2 브릿지 라인(BRL2)의 서로 다른 영역과 중첩하여, 상기 제2 브릿지 라인(BRL2)의 연장 방향(일 예로, 제1 방향(DR1))으로 동일 선상에 위치할 수 있다. 제1-3 컨택부(CNT1_3)와 제2-3 컨택부(CNT2_3)는 제3 브릿지 라인(BRL3)의 서로 다른 영역과 중첩하여, 상기 제3 브릿지 라인(BRL3)의 연장 방향(일 예로, 제1 방향(DR1))으로 동일 선상에 위치할 수 있다. 제1-4 컨택부(CNT1_4)와 제2-4 컨택부(CNT2_4)는 제4 브릿지 라인(BRL4)의 서로 다른 영역과 중첩하여, 상기 제4 브릿지 라인(BRL4)의 연장 방향(일 예로, 제1 방향(DR1))으로 동일 선상에 위치할 수 있다.
상술한 실시예에 따른 표시 장치(DD)는, 제1, 제2, 및 제3 영역들(A1, A2, A3) 각각에 세로형 배선들이 배치되는 제1 더미 영역(DMA1)과 가로형 배선들이 배치되는 제2 더미 영역(DMA2)을 구비하고, 상기 제1 영역(A1)의 제1 및 제2 더미 영역들(DMA1, DMA2)의 면적, 상기 제2 영역(A2)의 제1 및 제2 더미 영역들(DMA1, DMA2)의 면적, 및 상기 제3 영역(A3)의 제1 및 제2 더미 영역들(DMA1, DMA2)의 면적을 실질적으로 서로 동일 또는 서로 유사해지게 설계할 수 있다. 이에 따라, 제1 영역(A1)의 각각의 제1 더미 영역(DMA1), 제2 영역(A2)의 각각의 제1 더미 영역(DMA1), 및 제3 영역(A3)의 각각의 제1 더미 영역(DMA1)은 규칙성을 가질 수 있다.
또한, 상기 표시 장치(DD)는 상기 제1 영역(A1)에 위치한 제1 화소 영역들(PXA1) 각각의 면적, 상기 제2 영역(A2)에 위치한 제2 화소 영역들(PXA2) 각각의 면적, 및 상기 제3 영역(A3)에 위치한 제3 화소 영역들(PXA3) 각각의 면적을 실질적으로 동일 또는 서로 유사해지게 설계할 수 있다. 이에 따라, 제1 영역(A1)의 각각의 제1 화소 영역(PXA1), 제2 영역(A2)의 각각의 제2 화소 영역(PXA2), 및 제3 영역(A3)의 각각의 제3 화소 영역(PXA3)은 규칙성을 가질 수 있다.
상술한 실시예에 따른 표시 장치(DD)는 제1 영역(A1)의 제1 더미 영역(DMA1)에 배치되는 세로형 배선들과 연결된 패드 영역(PDA)의 제1 패드들(P1)의 개수, 제2 영역(A2)의 제1 더미 영역(DMA1)에 배치되는 세로형 배선들과 연결된 패드 영역(PDA)의 제2 패드들(P2)의 개수, 및 제3 영역(A2)의 제3 화소 영역(PXA3)에 배치된 제3 신호 배선들(SL3)과 연결된 패드 영역(PDA)의 제3 패드들(P3)의 개수를 동일하게 설계할 수 있다. 이 경우, 상기 표시 장치(DD)는, 제1 표시 영역(DA1)과 대응하는 팬아웃 영역(FTA)의 일 영역(일 예로, 팬아웃 영역(FTA)의 중앙 영역)에 연장된 방향으로 최단 거리를 갖는 직선부로 구성된 제1, 제2, 및 제3 배선들(LP1, LP2, LP3)(또는 팬아웃 라인들)을 배치함으로써, 상기 제1, 제2, 및 제3 배선들(LP1, LP2, LP3)의 배선 길이를 줄여 상기 팬아웃 영역(FTA)의 면적(또는 크기)을 줄일 수 있다. 이에 따라, 표시 장치(DD)의 비표시 영역(NDA)을 감소 또는 최소화할 수 있다.
또한, 상술한 실시예에 따른 표시 장치(DD)는, 상기 제1 표시 영역(DA1)과 대응하는 팬아웃 영역(FTA)의 일 영역에만 균일한 배선 길이를 갖는 제1, 제2, 및 제3 배선들(LP1, LP2, LP3)을 배치하여 상기 제1, 제2, 및 제3 배선들(LP1, LP2, LP3) 간의 배선 저항을 줄여 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3) 각각으로 전달되는 소정의 신호들의 왜곡을 감소 또는 최소화하여 신뢰성이 향상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
DD: 표시 장치
DA: 표시 영역
DA1, DA2: 제1 및 제2 표시 영역들
NDA: 비표시 영역
FTA: 팬아웃 영역
PDA: 패드 영역
P1, P2, P3: 제1 내지 제3 패드들
LP1, LP2, LP3: 제1 내지 제3 배선들
PXL1, PXL2, PXL3: 제1 내지 제3 화소들
PXA1, PXA2, PXA3: 제1 내지 제3 화소 영역들
SPXL1, SPXL2, SPXL3: 제1 내지 제3 서브 화소들
PXC: 화소 회로
EMU: 발광부
SL1, SL2, SL3: 제1 내지 제3 신호 배선들
DMA1, DMA2: 제1 및 제2 더미 영역들
ETL1, ETL2, ETL3, ETL4: 제1 내지 제4 연장 배선들
BRL1, BRL2, BRL3, BRL4: 제1 내지 제4 브릿지 라인들
CNT1, CNT2: 제1 및 제2 컨택부들
RL1, RL2, RL3, RL4, RL5, RL6: 제1 내지 제6 수신 배선들
LD: 발광 소자

Claims (20)

  1. 제1 영역, 제2 영역, 및 제3 영역을 포함한 표시 영역과 상기 표시 영역의 적어도 일측을 둘러싸는 비표시 영역을 포함한 기판;
    상기 제1 영역에 배치된 제1 화소들, 상기 제2 영역에 배치된 제2 화소들, 및 상기 제3 영역에 배치된 제3 화소들;
    상기 비표시 영역에 제공되며, 상기 제1 내지 제3 화소들 각각과 전기적으로 연결된 패드부;
    상기 패드부와 상기 제1 영역 사이의 상기 비표시 영역에 배치된 제1 배선, 상기 패드부와 상기 제2 영역 사이의 상기 비표시 영역에 배치된 제2 배선, 및 상기 패드부와 상기 제2 영역 사이의 상기 비표시 영역에 배치되며, 상기 제2 배선과 이격되어 배치된 제3 배선을 포함한 배선부;
    제1 방향으로 연장되며, 상기 제2 및 제3 영역들에 공통으로 배치된 브릿지 라인; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제2 영역에 배치되어 상기 브릿지 라인과 전기적으로 연결된 연장 배선을 포함하고,
    상기 연장 배선은 상기 제3 배선과 전기적으로 연결되는, 표시 장치.
  2. 제1 항에 있어서,
    상기 패드부는, 상기 비표시 영역에 제공되며, 상기 제1 화소들과 전기적으로 연결된 제1 패드, 상기 제2 화소들과 전기적으로 연결된 제2 패드, 및 상기 제3 화소들과 전기적으로 연결된 제3 패드를 포함하고,
    상기 제1 배선은 상기 제1 화소들 중 대응하는 제1 화소와 상기 제1 패드를 전기적으로 연결하고, 상기 제2 배선은 상기 제2 화소들 중 대응하는 제2 화소와 상기 제2 패드를 전기적으로 연결하며, 상기 제3 배선은 상기 제3 화소들 중 대응하는 제3 화소와 상기 제3 패드를 전기적으로 연결하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 패드는 상기 제1 화소들 각각과 전기적으로 연결된 복수 개의 제1 패드들을 포함하고,
    상기 제2 패드는 상기 제2 화소들 각각과 전기적으로 연결된 복수 개의 제2 패드들을 포함하고,
    상기 제3 패드들은 상기 제3 화소들 각각과 전기적으로 연결된 복수 개의 제3 패드들을 포함하며,
    상기 제1 패드들의 개수는 상기 제2 패드들의 개수와 상기 제3 패드들의 개수를 더한 값과 동일한, 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 영역은 상기 제1 화소들 각각이 위치한 제1 화소 영역 및 상기 제1 방향으로 인접한 제1 화소 영역들 사이에 위치한 제1 더미 영역을 포함하고,
    상기 제2 영역은 상기 제2 화소들 각각이 위치한 제2 화소 영역 및 상기 제1 방향으로 인접한 제2 화소 영역들 사이에 위치한 제2 더미 영역을 포함하고,
    상기 제3 영역은 상기 제3 화소들 각각이 위치한 제3 화소 영역 및 상기 제1 방향으로 인접한 제3 화소 영역들 사이에 위치한 제3 더미 영역을 포함하는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 화소 영역, 상기 제2 화소 영역, 및 상기 제3 화소 영역은 서로 동일한 크기를 갖고,
    상기 제1 더미 영역, 상기 제2 더미 영역, 및 상기 제3 더미 영역은 서로 동일한 크기를 갖는, 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 화소 영역과 상기 제1 더미 영역 각각에는 상기 제1 배선과 전기적으로 연결된 제1 신호 배선이 위치하고,
    상기 제2 화소 영역에는 상기 제2 배선과 전기적으로 연결된 제2 신호 배선이 위치하고,
    상기 제2 더미 영역에는 상기 제3 배선과 전기적으로 연결된 상기 연장 배선이 위치하고,
    상기 제3 화소 영역에는 상기 브릿지 라인을 통해 상기 연장 배선과 전기적으로 연결된 제3 신호 배선이 위치하며,
    상기 제3 더미 영역에는 상기 제3 신호 배선과 이격된 더미 라인이 위치하는, 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 신호 배선, 상기 제2 신호 배선, 상기 제3 신호 배선, 상기 연장 배선, 상기 더미 라인은 동일한 층에 제공되며, 동일한 물질을 포함하는, 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 내지 제3 화소들 각각은,
    상기 기판 상에 위치하며 적어도 하나의 트랜지스터를 포함한 화소 회로층; 및
    상기 화소 회로층 상에 위치하며 상기 트랜지스터와 전기적으로 연결된 발광 소자를 포함한 표시 소자층을 포함하고,
    상기 화소 회로층은 적어도 하나의 절연층 및 적어도 하나의 도전층을 포함하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 적어도 하나의 절연층은,
    상기 기판 상에 배치된 버퍼층;
    상기 버퍼층 상에 배치된 게이트 절연층;
    상기 게이트 절연층 상에 배치된 층간 절연층; 및
    상기 층간 절연층 상에 배치된 패시베이션층을 포함하고,
    상기 적어도 하나의 도전층은,
    상기 기판과 상기 버퍼층 사이에 배치된 제1 도전층;
    상기 게이트 절연층 상에 배치된 제2 도전층; 및
    상기 층간 절연층 상에 배치된 제3 도전층을 포함하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 도전층은 상기 제1 신호 배선, 상기 제2 신호 배선, 상기 제3 신호 배선, 상기 연장 배선, 및 상기 더미 라인을 포함하고,
    상기 제3 도전층은 상기 브릿지 라인을 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 연장 배선과 상기 제3 신호 배선은 상기 브릿지 라인을 통해 전기적으로 연결되는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 영역에서, 상기 연장 배선은 상기 버퍼층, 상기 게이트 절연층, 및 상기 층간 절연층을 순차적으로 관통하는 제1 컨택부를 통하여 상기 브릿지 라인의 일 영역과 전기적으로 연결되고,
    상기 제3 영역에서, 상기 제3 신호 배선은 상기 버퍼층, 상기 게이트 절연층, 및 상기 층간 절연층을 순차적으로 관통하는 제2 컨택부를 통하여 상기 브릿지 라인의 다른 영역과 전기적으로 연결되는, 표시 장치.
  13. 제12 항에 있어서,
    평면 상에서 볼 때, 상기 제1 컨택부와 상기 제2 컨택부는 상기 제1 방향을 따라 동일 선상에 위치하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 영역에서 상기 연장 배선과 동일한 열에 위치하고 상기 연장 배선과 전기적으로 분리된 보조 배선을 더 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 보조 배선은 상기 연장 배선과 동일한 층에 제공되며, 동일한 물질을 포함하는, 표시 장치.
  16. 제9 항에 있어서,
    상기 패드부와 상기 제1 영역 사이의 상기 비표시 영역에 배치된 제1 정전기 방지부;
    상기 패드부와 상기 제2 영역 사이의 상기 비표시 영역에 배치된 제2 정전기 방지부; 및
    상기 제1 방향으로 연장되며 상기 비표시 영역에 공통으로 제공된 공통 라인을 포함하고,
    상기 제1 정전기 방지부는 상기 공통 라인 및 상기 제1 배선과 전기적으로 연결되며,
    상기 제2 정전기 방지부는 상기 공통 라인 및 상기 제2 배선과 전기적으로 연결되는, 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 및 제2 정전기 방지부는 적어도 하나의 방전 트랜지스터를 포함하는, 표시 장치.
  18. 제9 항에 있어서,
    상기 제1 내지 제3 화소들 각각의 표시 소자층은,
    상기 화소 회로층 상에서 서로 이격되게 배치된 제1 정렬 전극과 제2 정렬 전극;
    상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 배치된 상기 발광 소자;
    상기 발광 소자의 일 단부 및 상기 제1 정렬 전극에 전기적으로 연결된 제1 화소 전극; 및
    상기 발광 소자의 타 단부 및 상기 제2 정렬 전극에 전기적으로 연결된 제2 화소 전극을 포함하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 내지 제3 패드들 각각은,
    상기 층간 절연층 상에 배치된 제1 패드 전극;
    상기 제1 패드 전극 상에 배치되어 상기 제1 패드 전극과 전기적으로 연결된 제2 패드 전극;
    제1 절연층을 사이에 두고 상기 제2 패드 전극 상에 배치되어 상기 제2 패드 전극과 전기적으로 연결된 제3 패드 전극; 및
    제2 절연층을 사이에 두고 상기 제3 패드 전극 상이 배치되어 상기 제3 패드 전극과 전기적으로 연결된 제4 패드 전극을 포함하는, 표시 장치.
  20. 제1 영역, 제2 영역, 및 제3 영역을 포함한 표시 영역과 상기 표시 영역의 적어도 일측을 둘러싸는 비표시 영역을 포함한 기판;
    상기 제1 영역에 배치된 제1 화소들, 상기 제2 영역에 배치된 제2 화소들, 및 상기 제3 영역에 배치된 제3 화소들;
    상기 비표시 영역에 제공되며, 상기 제1 화소들과 전기적으로 연결된 제1 패드, 상기 제2 화소들과 전기적으로 연결된 제2 패드, 및 상기 제3 화소들과 전기적으로 연결된 제3 패드를 포함한 패드부;
    제1 방향으로 연장되며, 상기 제2 및 제3 영역들에 공통으로 배치된 브릿지 라인;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제2 영역에 배치되고 상기 브릿지 라인과 전기적으로 연결된 연장 배선;
    상기 패드부와 상기 제1 영역 사이의 상기 비표시 영역에 배치되어 상기 제1 화소들과 전기적으로 연결된 제1 배선;
    상기 패드부와 상기 제2 영역 사이의 상기 비표시 영역에 배치되어 상기 제2 화소들과 전기적으로 연결된 제2 배선; 및
    상기 패드부와 상기 제2 영역 사이의 상기 비표시 영역에 배치되며, 상기 제2 배선과 이격되어 배치된 제3 배선을 포함하고,
    상기 제3 배선은 상기 연장 배선 및 상기 브릿지 라인을 통해 상기 제3 화소들과 전기적으로 연결되며,
    상기 제1 패드는 상기 제1 화소들 각각과 전기적으로 연결된 복수개의 제1 패드들을 포함하고, 상기 제2 패드는 상기 제2 화소들 각각과 전기적으로 연결된 복수개의 제2 패드들을 포함하고, 상기 제3 패드는 상기 제3 화소들 각각과 전기적으로 연결된 복수 개의 제3 패드들을 포함하며,
    상기 제1 패드들의 개수는 상기 제2 패드들의 개수와 상기 제3 패드들의 개수를 더한 값과 동일한, 표시 장치.
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