KR20210029339A - 표시 장치 - Google Patents

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KR20210029339A
KR20210029339A KR1020190110194A KR20190110194A KR20210029339A KR 20210029339 A KR20210029339 A KR 20210029339A KR 1020190110194 A KR1020190110194 A KR 1020190110194A KR 20190110194 A KR20190110194 A KR 20190110194A KR 20210029339 A KR20210029339 A KR 20210029339A
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electrode
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thin film
film transistor
gate electrode
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KR1020190110194A
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강장미
김동우
이철곤
장재용
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 표시요소가 배치된 표시영역, 상기 표시영역 외측에 패드부를 구비한 비표시영역을 포함하는 기판; 상기 표시영역에 배치되며, 실리콘 반도체를 포함하는 제1반도체층 및 상기 제1반도체층과 절연된 제1게이트전극을 포함하는 제1박막트랜지스터; 상기 제1게이트전극 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층 및 상기 제2반도체층과 절연된 제2게이트전극을 포함하는 제2박막트랜지스터; 상기 제2게이트전극 상에 제1방향으로 연장된 제1전압선; 상기 제1전압선과 이격되어 배치된 데이터선; 및 상기 표시영역 내에서, 상기 데이터선을 상기 패드부와 연결하는 연결배선;을 포함하고, 상기 연결배선은 상기 제1방향으로 연장된 제1부분 및 상기 제1방향과 교차하는 제2방향으로 연장된 제2부분을 포함하며, 상기 제1부분은 상기 제1전압선과 중첩된, 표시 장치를 개시한다.

Description

표시 장치{Display Apparatus}
본 발명의 실시예들은 표시 장치에 관한 것으로, 더 상세하게는 실리콘 반도체를 포함하는 박막트랜지스터 및 산화물 반도체를 포함하는 박막트랜지스터로 구동되며, 비표시영역의 면적을 줄인 표시 장치에 관한 것이다.
일반적으로 표시 장치는 표시요소 및 표시요소에 인가되는 전기적 신호를 제어하기 위한 구동 회로를 포함한다. 구동 회로는 박막트랜지스터(TFT; Thin Film Transistor), 스토리지 커패시터 및 복수의 배선들을 포함한다.
표시요소의 발광 여부 및 발광 정도를 정확하게 제어하기 위해, 하나의 표시요소에 전기적으로 연결되는 박막트랜지스터들의 개수가 증가하였다. 이에 따라, 표시 장치의 고집적화 및 소비전력의 문제를 해결하기 위한 연구가 활발히 진행되고 있다.
또한 표시 장치는 화상을 표시하는 표시영역과 표시영역의 주변부인 비표시영역을 포함하는데, 최근에는 이러한 비표시영역이 감소하고, 표시영역의 면적이 확대되고 있는 추세이다.
본 발명의 실시예들은 실리콘 반도체를 포함하는 박막트랜지스터 및 산화물 반도체를 포함하는 박막트랜지스터로 구동되어 표시 장치의 소비전력을 낮출 수 있으면서도 고집적화가 가능함과 동시에 비표시영역이 축소된 표시 장치를 제공하고자 한다.
본 발명의 일 실시예는, 표시요소가 배치된 표시영역, 상기 표시영역 외측에 패드부를 구비한 비표시영역을 포함하는 기판; 상기 표시영역에 배치되며, 실리콘 반도체를 포함하는 제1반도체층 및 상기 제1반도체층과 절연된 제1게이트전극을 포함하는 제1박막트랜지스터; 상기 제1게이트전극 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층 및 상기 제2반도체층과 절연된 제2게이트전극을 포함하는 제2박막트랜지스터; 상기 제2게이트전극 상에 제1방향으로 연장된 제1전압선; 상기 제1전압선과 이격되어 배치된 데이터선; 및 상기 표시영역 내에서, 상기 데이터선을 상기 패드부와 연결하는 연결배선;을 포함하고, 상기 연결배선은 상기 제1방향으로 연장된 제1부분 및 상기 제1방향과 교차하는 제2방향으로 연장된 제2부분을 포함하며, 상기 제1부분은 상기 제1전압선과 중첩된, 표시 장치를 개시한다.
일 실시예에 있어서, 상기 표시요소는 화소전극 및 대향전극을 구비하여 상기 연결배선 상에 배치되며, 상기 화소전극은 상기 제1부분과 중첩할 수 있다.
일 실시예에 있어서, 상기 제2부분과 중첩하며, 상기 제2방향으로 연장된 제2전압선;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2반도체층은 상기 제1게이트전극을 덮는 제1절연층 상에 배치되며, 상기 제2전압선은 상기 제1절연층 상에 배치될 수 있다.
일 실시예에 있어서, 상기 제2부분과 중첩하며 상기 제2방향으로 연장되는 스캔선;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1부분은 상기 제2방향으로 돌출되어 상기 제2전압선과 중첩하는 제1돌출부를 포함할 수 있다.
일 실시예에 있어서, 상기 제2게이트전극을 덮는 제2절연층 상에 배치되며, 상기 제1게이트전극과 컨택홀을 통해 연결된 노드연결선; 상기 노드연결선을 덮는 제1평탄화층; 및 상기 제1평탄화층 상부에 상기 노드연결선과 중첩되며, 상기 제2전압선과 연결된 차폐전극;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 연결배선은 상기 차폐전극과 동일층에 배치될 수 있다.
일 실시예에 있어서, 상기 제2박막트랜지스터는 상기 제2반도체층과 중첩되도록 상기 제2반도체층 하부에 배치된 제3게이트전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2전압선은 상기 제3게이트전극과 동일층에 배치될 수 있다.
일 실시예에 있어서, 상기 제2부분은 상기 제1방향으로 돌출되어 상기 제1전압선과 중첩하는 제2돌출부를 포함할 수 있다.
일 실시예에 있어서, 상기 제1전압선 및 상기 연결배선 사이에 제1평탄화층;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1전압선 및 상기 연결배선 사이에 제2평탄화층;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1게이트전극과 동일층에 배치된 하부전극 및 상기 제2반도체층과 동일층에 배치된 상부전극을 포함하는 부스트 커패시터;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 연결배선은 상기 제1방향으로 연장되고 상기 패드부와 연결된 제3부분을 포함하고, 상기 데이터선은 상기 비표시영역에서 상기 제1부분과 연결될 수 있다.
본 발명의 다른 실시예는, 표시영역, 상기 표시영역 외측에 패드부를 구비한 비표시영역을 포함하는 기판; 상기 표시영역에 배치되며, 실리콘 반도체를 포함하는 제1반도체층 및 상기 제1반도체층과 절연된 제1게이트전극을 포함하는 제1박막트랜지스터; 상기 제1게이트전극 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층 및 상기 제2반도체층과 절연된 제2게이트전극을 포함하는 제2박막트랜지스터; 상기 제2게이트전극 상에 배치되며 제1방향으로 연장된 제1전압선; 상기 제1전압선 상에서 상기 제1방향으로 연장된 제1배선; 상기 제1배선과 교차하는 제2방향으로 연장되고, 상기 제1게이트전극과 동일층에 배치되는 제1신호선; 및 상기 제1신호선과 중첩되고, 상기 제2방향으로 연장되는 제2배선;을 포함하고, 상기 제1배선은 상기 제2배선과 상기 표시영역 내에서 컨택홀을 통해 연결된, 표시 장치를 개시한다.
일 실시예에 있어서, 상기 표시영역에 화소전극 및 대향전극을 구비한 표시요소;를 더 포함하고, 상기 제1배선은 상기 화소전극과 중첩될 수 있다.
일 실시예에 있어서, 상기 제1게이트전극을 덮는 제1절연층; 및 상기 제2게이트전극을 덮는 제2절연층;을 더 포함하고, 상기 제2배선은 상기 제1절연층과 상기 제2절연층 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 제1절연층 상에 배치된 제1연결전극; 및 상기 제1연결전극과 제1컨택홀로 연결되며, 상기 제2절연층 상에 배치된 제2연결전극;을 더 포함하고, 상기 제1게이트전극은 상기 제1연결전극과 제2컨택홀을 통해 연결되며, 상기 제2연결전극은 상기 제2반도체층과 제3컨택홀을 통해 연결될 수 있다.
일 실시예에 있어서, 상기 제1방향으로 연장된 데이터선;을 더 포함하고, 상기 데이터선은 상기 제1배선 및 상기 제2배선을 통해 상기 패드부와 연결될 수 있다.
상기한 바와 같은 본 발명의 일 실시예에 따르면, 표시요소를 구동하는 구동 회로가 실리콘 반도체로 구성된 제1박막트랜지스터 및 산화물 반도체로 구성된 제2박막트랜지스터를 포함하도록 구비되어 소비 전력이 낮고, 비표시영역에 배치되는 배선들을 표시영역 내부로 우회하도록 하여 비표시영역의 면적이 축소된 표시 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 일 예를 개략적으로 도시한 평면도이다.
도 2는 도 1의 A 부분을 개략적으로 도시한 개념도이다.
도 3은 도 2의 A' 부분을 일부 확대한 평면도이다.
도 4는 도 3의 B 부분을 일부 확대한 평면도이다.
도 5은 본 발명의 일 실시예에 따른 표시 장치에 구비된 하나의 화소의 등가 회로도이다.
도 6는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소회로에 배치된 복수의 박막트랜지스터들, 커패시터들의 위치를 개략적으로 나타낸 배치도이다.
도 7은 도 6를 I-I'선으로 자른 개략적인 단면도이다.
도 8은 도 6를 II-II'선으로 자른 개략적인 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 하나의 화소회로에 대한 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 표시 장치의 하나의 화소회로에 대한 단면도이다.
도 11a는 본 발명의 또 다른 실시예에 따른 표시 장치의 제1화소회로 및 제2화소회로에 배치된 복수의 박막트랜지스터들, 커패시터들의 위치를 개략적으로 나타낸 배치도이다.
도 11b는 본 발명의 또 다른 실시예에 따른 표시 장치의 배선들을 일부 나타낸 배치도이다.
도 12은 도 11a를 III - III' 선으로 자른 개략적인 단면도이다.
도 13은 도 11a를 IV-IV' 선으로 자른 개략적인 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
표시 장치는 화상을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 양자점 표시 장치(Quantum dot display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등을 포함할 수 있다. 이하에서는, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 실시예들은 전술한 바와 같은 다양한 방식의 표시 장치에 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 일 예를 개략적으로 도시한 평면도이다. 도 2는 도 1의 A 부분을 개략적으로 도시한 개념도이고, 도 3은 도 2의 A' 부분을 일부 확대한 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1)의 기판(110)은 표시요소를 구비한 화소(PX)가 배치된 표시영역(DA)과 표시영역(DA) 외측에 패드부(PADA)를 구비한 비표시영역(NDA)을 포함할 수 있다.
표시영역(DA)의 가장자리는 전체적으로는 직사각형 또는 정사각형과 유사한 형상을 가질 수 있다. 표시영역(DA)은 가장자리의 제1코너(CN1)가 라운드 형상을 가질 수 있다. 구체적으로, 표시영역(DA)은 상호 마주보는 제1가장자리(E1)와 제2가장자리(E2), 제1가장자리(E1)와 제2가장자리(E2) 사이에 위치하고 상호 마주보는 제3가장자리(E3)와 제4가장자리(E4)를 포함할 수 있다. 패드부(PADA)는 제1가장자리(E1) 내지 제4가장자리(E4) 중 제4가장자리(E4)에 인접한다. 이때 라운드 형상을 갖는 제1코너(CN1)는 제1가장자리(E1)와 제4가장자리(E4)를 연결한다. 물론 표시영역(DA)은 제1코너(CN1) 외에 가장자리의 제2코너(CN2)도 라운드 형상을 가질 수 있다. 제2코너(CN2)는 제2가장자리(E2)와 제4가장자리(E4)를 연결한다. 또한, 표시영역(DA)은 가장자리의 그 외의 부분에서도 라운드 형상을 가질 수도 있다.
각 화소(PX)는 예를 들어, 적색, 녹색, 청색 또는 백색의 빛을 방출하며, 일 예로 유기발광다이오드(organic light emitting diode, OLED)를 포함할 수 있다. 또한, 각 화소(PX)는 박막트랜지스터(Thin Film Transistor: TFT), 스토리지 커패시터(Capacitor) 등의 소자가 더 포함될 수 있다.
본 명세서에서 화소(PX)라 함은 전술한 바와 같이 적색, 녹색, 청색 또는 백색 중 어느 하나의 색상의 빛을 방출하는 부화소를 나타낸다.
복수의 화소(PX)들로 전기적인 신호를 인가할 수 있는 신호선들은, 복수의 스캔선(SL)들, 복수의 데이터선(DL)들 등을 포함할 수 있다. 복수의 데이터선(DL)들 각각은 제1방향(DR1)으로 연장되고, 복수의 스캔선(SL)들 각각은 제2방향(DR2)으로 연장될 수 있다. 복수의 스캔선(SL)들은, 일 예로 복수의 행으로 배열되어 스캔신호를 화소(PX)들에 전달하고, 복수의 데이터선(DL)들은, 일 예로 복수의 열로 배열되어 데이터신호를 화소(PX)들에 전달할 수 있다. 복수의 화소(PX)들 각각은 복수의 스캔선(SL)들 중 대응하는 적어도 하나의 스캔선(SL)과 복수의 데이터선(DL)들 중 대응하는 데이터선(DL)에 연결될 수 있다.
연결배선(FL)은 표시영역(DA) 내의 신호선들을 비표시영역(NDA)의 패드부(PADA)와 연결할 수 있다. 구체적으로, 연결배선(FL)은 비표시영역(NDA)의 팬아웃배선(FOL)과 연결되고, 팬아웃배선(FOL)은 패드부(PADA)와 연결될 수 있다.
연결배선(FL)들은 표시영역(DA) 내에 배치될 수 있다.
일 실시예에서, 표시영역(DA)의 제2방향(DR2)의 대략 중앙을 지나는 가상의 중심선(CL)의 좌측에 배열된 연결배선(FL)들과 중심선(CL)의 우측에 배열된 연결배선(FL)들은 중심선을 기준으로 대략 좌우 대칭일 수 있다.
연결배선(FL)들 각각은 제1방향(DR1)으로 연장된 제1부분(FL1) 및 제3부분(FL3), 제2방향(DR2)으로 연장된 제2부분(FL2)을 포함할 수 있다. 제2부분(FL2)은 제1부분(FL1) 및 제3부분(FL3)을 연결할 수 있다. 제1부분(FL1), 제2부분(FL2) 및 제3부분(FL3)은 일체로 형성될 수 있다. 제3부분(FL3)은 중심선(CL) 측에 배치되고, 제1부분(FL1)은 코너(CN1, CN2) 측에 배치될 수 있다. 제1부분(FL1)은 제4가장자리(E4)로부터 멀어지며 제1방향(DR1)으로 연장될 수 있다. 제2부분(FL2)은 제1부분(FL1)에서 절곡되어 제1가장자리(E1) 또는 제2가장자리(E2)로부터 중심선(CL) 방향으로 향하며 제2방향(DR2)으로 연장될 수 있다. 제3부분(FL3)은 패드부(PADA)를 마주하는 제4가장자리(E4)를 향하여 패드부(PADA)로부터 가까워지며 제1방향(DR1)으로 연장될 수 있다.
표시영역(DA)은 연결배선(FL)들의 배치 유무에 따라 복수의 영역들로 구획될 수 있다. 예를 들어, 표시영역(DA)은 연결배선(FL)들이 배치된 제1영역(SR1) 및 제1영역(SR1)을 제외한 나머지 제2영역(SR2)을 포함할 수 있다. 제2영역(SR2)은 연결배선(FL)들이 위치하지 않는 영역일 수 있다.
제1영역(SR1)은 연결배선(FL)들의 연장방향에 따라 복수의 서브영역들로 구획될 수 있다. 예를 들어, 제1영역(SR1)은 연결배선(FL)들의 제1부분(FL1)들이 배치된 제1서브영역(SS1), 제2부분(FL2)들이 배치된 제2서브영역(SS2) 및 제3부분(FL3)들이 배치된 제3서브영역(SS3)을 포함할 수 있다. 중심선(CL)의 우측에 위치한 제1서브영역(SS1), 제2서브영역(SS2) 및 제3서브영역(SS3)은 중심선(CL)의 좌측에 위치한 제1서브영역(SS1), 제2서브영역(SS2) 및 제3서브영역(SS3)과 각각 대략 대칭일 수 있다.
비표시영역(NDA)은 표시영역(DA)을 둘러쌀 수 있다. 비표시영역(NDA)은 화소(PX)들이 배치되지 않은 영역으로, 각종 전자소자나 인쇄회로기판 등이 전기적으로 부착되는 영역인 패드부(PADA)를 포함하고, 표시요소를 구동시키기 위한 전원을 공급하는 전압선 등이 위치할 수 있다. 패드부(PADA)는 복수의 패드들이 구비될 수 있고, 복수의 패드들은 데이터 드라이버와 전기적으로 연결될 수 있다. 일 실시예에서, 데이터신호를 공급하는 데이터 드라이버는 COF(Chip On Film) 방식으로 패드부(PADA)의 패드들과 전기적으로 연결된 필름상에 배치될 수 있다. 다른 실시예에 따르면, 데이터 드라이버는 COG(Chip On Glass) 또는 COP(Chip On Plastic) 방식으로 기판(110) 상부에 직접 배치될 수 있다.
팬아웃배선(FOL)은 비표시영역(NDA)에 배치될 수 있다. 팬아웃배선(FOL)은 표시영역(DA)의 신호선들과 연결되어 패드부(PADA)로부터 신호를 전달할 수 있다. 본 실시예에서, 팬아웃배선(FOL) 중 적어도 일부는 연결배선(FL)과 연결될 수 있다.
한편, 도 1은 기판(110)의 모습 중 벤딩되지 않은 평면도를 도시하고 있다. 최종적인 표시 장치나 표시 장치를 포함하는 스마트폰 등의 전자장치에 있어서는, 사용자에 의해 인식되는 비표시영역(NDA)의 면적을 최소화하기 위해, 기판(110)의 일부가 벤딩될 수 있다.
도 2를 참조하면, 비표시영역(NDA)은 벤딩영역(BA)을 포함하고, 벤딩영역(BA)이 패드부(PADA)와 표시영역(DA) 사이에 위치할 수 있다. 이 경우 벤딩영역(BA)에서 기판(110)이 벤딩되도록 하여, 패드부(PADA)의 적어도 일부가 표시영역(DA)과 중첩하여 위치하도록 할 수 있다. 패드부(PADA)는 표시영역(DA)을 가리지 않고, 패드부(PADA)가 표시영역(DA)의 뒤쪽에 위치하도록 벤딩방향이 설정된다. 이에 따라 사용자는 표시영역(DA)이 표시장치의 대부분을 차지하는 것으로 인식하게 된다.
도 3은 제1코너(CN1)의 일부를 보여주고 있다. 본 실시예에 따른 표시 장치(1) 또는 이를 구비하는 전자 장치는 사용자가 통상적인 사용 환경에서 관찰할 시, 라운드 형상, 즉 곡선 형상을 갖는 것으로 인식된다. 하지만 제1코너(CN1)를 확대하여 수 마이크로미터 또는 수십 마이크로미터의 폭을 갖는 배선들을 관찰할 수 있는 환경에서는, 도 3에 도시된 바와 같이, 제1코너(CN1)가 제1방향(DR1) 및 제2방향(DR2)으로 복수회 절곡된 직선 형상을 갖는 것으로 나타날 수 있다. 이처럼 제1코너(CN1)를 확대하여 도 3에 도시된 바와 같이 제1코너(CN1)가 복수회 절곡된 직선 형상을 갖는 것으로 나타난다 하더라도, 통상적인 사용 환경에서는 제1코너(CN1)가 라운드 형상, 즉 곡선 형상을 갖는 것으로 인식될 수 있다. 따라서 제1코너(CN1) 및 제2코너(CN2)가 라운드 형상을 갖는다고 할 때, 이는 실질적으로 라운드 형상을 갖는 경우 및 복수회 절곡된 직선 형상을 갖는 경우를 모두 포함할 수 있다.
도 3을 참조하면, 데이터선(DL)들은 제1데이터선(DL1)들 및 제2데이터선(DL2)들을 포함할 수 있다. 제1데이터선(DL1)들은 연결배선(FL)들에 연결된 데이터선들일 수 있다. 제2데이터선(DL2)들은 제1데이터선(DL1)들 외의 데이터선들일 수 있다.
또한, 팬아웃배선(FOL)은 제1팬아웃배선(203)들 및 제2팬아웃배선(205)들을 포함할 수 있다. 제1팬아웃배선(203)들은 연결배선(FL)들에 연결된 팬아웃배선들일 수 있다. 제2팬아웃배선(205)들은 제1팬아웃배선(203)들 외의 팬아웃배선들일 수 있다.
표시영역(DA)에는 패드부(PADA)로부터 공급되는 전기적 신호를 화소(PX)들과 연결된 신호선들에 전달하기 위한 연결배선(FL)들이 배치될 수 있다. 예를 들어, 연결배선(FL)들은 제1데이터선(DL1)들과 연결되어 패드부(PADA)의 패드들로부터 공급되는 데이터신호를 제1데이터선(DL1)들에 전달할 수 있다. 연결배선(FL)들 각각은 화소(PX)의 스캔선(SL)들 및 데이터선(DL)들과 서로 다른 층에 위치할 수 있다.
연결배선(FL)들 각각의 제1부분(FL1)은 제1데이터선(DL1)과 평행하고, 제1데이터선(DL1)과 일부 중첩하게 또는 인접하게 위치할 수 있다. 연결배선(FL)들 각각의 제1부분(FL1)은 복수의 열들 중 하나의 열에 배치된 제1데이터선(DL1)과 평행하게 연장될 수 있다. 연결배선(FL)들 각각의 제2부분(FL2)은 스캔선(SL)과 평행하고, 스캔선(SL)과 일부 중첩하게 또는 인접하게 배치될 수 있다. 연결배선(FL)들 각각의 제2부분(FL2)은 복수의 행들 중 하나의 행에 배치된 스캔선(SL)과 평행하게 연장될 수 있다. 연결배선(FL)들 각각의 제3부분(FL3)은 제1데이터선(DL1) 또는 제2데이터선(DL2)과 평행하고, 제1데이터선(DL1) 또는 제2데이터선(DL2)과 일부 중첩하게 또는 인접하게 위치할 수 있다. 연결배선(FL)들 각각의 제3부분(FL3)은 복수의 열들 중 하나의 열에 배치된 제1데이터선(DL1)과 평행하게 연장될 수 있다.
연결배선(FL)들 각각의 제1부분(FL1)이 배치된 열과 제3부분(FL3)이 배치된 열은 적어도 하나의 열 간격으로 이격될 수 있다. 인접한 한 쌍의 연결배선(FL)들의 제1부분(FL1)들은 적어도 하나의 열 간격으로 이격될 수 있다. 인접한 한 쌍의 연결배선(FL)들의 제3부분(FL3)들은 적어도 하나의 열 간격으로 이격될 수 있다. 인접한 한 쌍의 연결배선(FL)들의 제2부분(FL2)들은 적어도 하나의 행 간격으로 이격될 수 있다.
연결배선(FL)들 각각은 일단이 제1데이터선(DL1)과 연결되고, 타단이 제1팬아웃배선(203)과 연결될 수 있다. 제1팬아웃배선(203)은 일단이 연결배선(FL)의 타단과 연결되고, 타단이 패드부(PADA)의 패드와 연결될 수 있다. 또한, 연결배선(FL)의 제1부분(FL1)은 비표시영역(NDA)의 컨택부(CNT)에서 제1데이터선(DL1)과 전기적으로 연결될 수 있다. 일 실시예에서, 제1팬아웃배선(203)은 제3부분(FL3)이 비표시영역(NDA)으로 연장된 부분일 수 있다. 다른 실시예에서, 제1팬아웃배선(203)은 연결배선(FL)과 다른 층에 배치된 별개의 배선으로, 연결배선(FL)의 제3부분(FL3)과 비표시영역(NDA)에서 전기적으로 연결될 수 있다.
제2팬아웃배선(205)은 일단이 제2데이터선(DL2)과 연결되고, 타단이 패드부(PADA)의 패드와 연결될 수 있다. 일 실시예에서, 제2팬아웃배선(205)은 제2데이터선(DL2)이 비표시영역(NDA)으로 연장된 부분일 수 있다. 다른 실시예에서, 제2팬아웃배선(205)은 제2데이터선(DL2)과 다른 층에 배치된 별개의 배선으로, 제2데이터선(DL2)과 비표시영역(NDA)에서 전기적으로 연결될 수 있다.
상기와 같이 표시영역(DA)에 연결배선(FL)들을 배치하는 것은 제1코너(CN1) 또는 제2코너(CN2)를 둘러싸는 비표시영역(NDA)의 면적을 줄이기 위함일 수 있다. 연결배선(FL)들이 배치되지 않는다면, 표시영역(DA)의 신호선들이 표시영역(DA)에서 제1코너(CN1) 또는 제2코너(CN2) 방향으로 연장되어 팬아웃배선(FOL)들과 연결될 수 있다. 이러한 경우, 팬아웃배선(FOL)들이 차지하는 면적이 넓어지게 되며 비표시영역(NDA)의 면적이 증가할 수 있다. 본 실시예는 신호선과 연결되는 연결배선(FL)이 표시영역(DA)을 통과함으로써, 팬아웃배선(FOL)의 면적을 최소화할 수 있다. 따라서, 비표시영역(NDA)의 면적을 줄일 수 있다.
도 4는 도 3의 B 부분을 일부 확대한 평면도이다. 도 4에 있어서, 도 3과 동일한 참조부호는 동일 부재를 의미하는 바 중복된 설명은 생략하기로 한다.
도 4는 중심선(CL)의 좌측에 배열된 연결배선들을 예시적으로 도시하며, 이는 중심선(CL)의 우측에 배열된 연결배선들에도 동일하게 적용될 수 있다. 도 4에서 화소가 배치되는 화소영역(CA)을 점선으로 구획하였다. 도 4는 인접한 제1 및 제2행들(PXRi, PXRi+1)과 인접한 제1 내지 제4열들(PXCj, PXCj+1, PXCj+2, PXCj+3)의 화소영역(CA)들에 배치된 연결배선을 도시한다.
도 4는 제1서브영역(SS1) 및 제2서브영역(SS2)에 배치된 연결배선들의 제1부분(FL1) 및 제2부분(FL2)을 도시하고 있으며, 이는 제2서브영역(SS2) 및 제3서브영역에 배치된 연결배선들의 제2부분(FL2) 및 제3부분에도 대칭적으로 적용될 수 있다.
도 4를 참조하면, 제1서브영역(SS1)에서는 연결배선들의 제1부분(FL1)이 제1방향(DR1)과 나란한 방향으로 연장될 수 있다.
일 실시예에서, 도면에 도시한 바와 같이, 제1부분(FL1)은 구동전압선(PL)과 중첩될 수 있다. 다른 실시예에서, 제1부분(FL1)은 구동전압선(PL)과 이격되어 배치될 수 있다. 한편, 각각의 구동전압선(PL)은 제1방향(DR1)으로 배치될 수 있으며, 적어도 하나의 열 간격으로 이격되어 배치될 수 있다. 일 실시예에서, 구동전압선(PL)의 폭은 제1부분(FL1)의 폭 보다 클 수 있고, 제1부분(FL1)의 폭을 완전히 덮는 폭을 가질 수 있다.
제1부분(FL1)은 제2방향(DR2)으로 돌출된 제1돌출부(FLB1)들을 포함할 수 있다.
제1돌출부(FLB1)들은 연결배선(FL)의 제1부분(FL1)을 중심으로 제1부분(FL1)으로부터 돌출될 수 있다. 즉, 제1돌출부(FLB1)들은 제1방향(DR1)으로 연장된 연결배선의 제1부분(FL1)으로부터 제2방향(DR2)을 따라 양측들 중 적어도 한측으로 돌출될 수 있다. 또한, 제1서브영역(SS1)에서 서로 나란하게 배열된 제1부분(FL1)들 중 서로 인접한 두 개의 제1부분(FL1)들로부터 서로를 향해 돌출된 한 쌍의 제1돌출부(FLB1)들은 동일 선상에 위치할 수 있다. 연결배선(FL)들 간의 단락을 방지하기 위해, 서로 인접한 두 개의 제1부분(FL1)들로부터 서로를 향해 연장된 제1돌출부(FLB1)들의 단부들은 서로 이격되어 간극이 형성될 수 있다. 제1서브영역(SS1)에서 제1부분(FL1)들 및 제1돌출부(FLB1)들은 화소영역(CA)에 일정 패턴으로 배치될 수 있다.
제1돌출부(FLB1)들은 제2방향(DR2)으로 평행하게 연장될 수 있다. 제1돌출부(FLB1)들은 초기화전압선(VIL)에 중첩할 수 있다. 초기화전압선(VIL)의 폭은 제1돌출부(FLB1)들의 폭보다 크며, 제1돌출부(FLB1)들의 폭을 완전히 덮는 폭을 가질 수 있다.
제2서브영역(SS2)에서는 연결배선들의 제2부분(FL2)이 제2방향(DR2)과 나란한 방향으로 연장될 수 있다. 일 실시예에서, 제2부분(FL2)은 초기화전압선(VIL)과 중첩하여 제2방향(DR2)으로 배치될 수 있다. 일 실시예에서, 초기화전압선(VIL)의 폭은 제2부분(FL2)의 폭보다 크며, 제2부분(FL2)의 폭을 완전히 덮는 폭을 가질 수 있다.
제2부분(FL2)은 제1방향(DR1)으로 돌출된 제2돌출부(FLB2)들을 포함할 수 있다.
제2돌출부(FLB2)들은 제2부분(FL2)을 중심으로 제2부분(FL2)으로부터 돌출될 수 있다. 즉, 제2돌출부(FLB2)들은 제2방향(DR2)으로 연장된 연결배선의 제2부분(FL2)으로부터 제1방향(DR1)을 따라 양측들 중 적어도 한측으로 돌출될 수 있다. 또한, 제2서브영역(SS2)에서 서로 인접한 두 개의 제2부분(FL2)들로부터 서로를 향해 돌출된 한 쌍의 제2돌출부(FLB2)들은 동일 선상에 위치할 수 있다. 연결배선들 간의 단락을 방지하기 위해, 서로 인접한 두 개의 제2부분(FL2)들로부터 서로를 향해 연장된 제2돌출부(FLB2)들의 단부들은 서로 이격되어 간극이 형성될 수 있다. 제2서브영역(SS2)에서 제2부분(FL2)들 및 제2돌출부(FLB2)들은 화소영역(CA)에 일정 패턴으로 배치될 수 있다.
일 실시예에서, 제2돌출부(FLB2)는 제1방향(DR1)으로 연장되어 구동전압선(PL)과 중첩될 수 있다. 일 실시예에서, 구동전압선(PL)의 폭은 제2돌출부(FLB2)의 폭보다 크며, 제2돌출부(FLB2)의 폭을 완전히 덮는 폭을 가질 수 있다.
일 실시예에서, 화소영역(CA) 내에는 차폐전극(173) 및 상부연결전극(177)이 더 배치될 수 있다. 차폐전극(173) 및 상부연결전극(177)은 연결배선들과 동일한 층에 배치될 수 있다. 도 4에서는 차폐전극(173) 및 상부연결전극(177)이 배치된 것을 도시하고 있으나, 다른 실시예에서는, 다양한 개수 및 형상의 전극들이 배치될 수 있다. 이와 같은 차폐전극(173) 및 상부연결전극(177)은 회로부와 연결배선 간에 신호 간섭이 발생하는 것을 방지할 수 있고, 패턴 밀도(pattern density)를 확보하도록 함으로써 제조 공정상의 이점을 제공할 수 있다.
한편, 도 4에서 제1영역(SR1, 도 1 참조)에 대해 설명하였지만, 상기와 같은 배치는 제2영역(SR2, 도 1 참조)에도 적용될 수 있다. 따라서, 연결배선이 제2영역에도 배치됨으로써, 빛의 반사(또는 산란) 특성이 유사해지므로, 제1영역과 제2영역이 구별되어 시인되지 않을 수 있다.
도 5은 본 발명의 일 실시예에 따른 표시 장치에 구비된 하나의 화소의 등가 회로도이다.
도 5을 참조하면, 화소(PX)는 신호선들(SL1, SL2, SLp, SLn, EM, DL), 신호선들에 연결되어 있는 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(storage capacitor, Cst), 부스트 커패시터(boost capacitor, Cbt) 초기화전압선(VIL), 구동전압선(PL) 및 표시요소로 유기발광다이오드(OLED)를 포함한다. 일부 실시예에서, 신호선들(SL1, SL2, SLp, SLn, 133, 171) 중 적어도 어느 하나, 예컨대, 초기화전압선(VIL) 또는/및 구동전압선(PL)은 이웃하는 화소(PX)들에서 공유될 수 있다.
박막트랜지스터는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
일 실시예에서, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 보상 박막트랜지스터(T3), 및 제1초기화 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예에서, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 및 제2초기화 박막트랜지스터(T7)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 모두 NMOS로 구비될 수 있다.
신호선은 제1스캔신호(Sn)를 전달하는 제1스캔선(SL1), 제2스캔신호(Sn')를 전달하는 제2스캔선(SL2), 제1초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전스캔선(SLp), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EM), 제2초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(SLn, next scan line), 및 제1스캔선(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함할 수 있다.
구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압선(VIL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극은 스토리지 커패시터(Cst)와 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극은 제1스캔선(SL1)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극은 구동 박막트랜지스터(T1)의 구동 소스전극에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극은 제2스캔선(SL2)에 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 드레인전극은 구동 박막트랜지스터(T1)의 구동 드레인전극에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 소스전극은 노드연결선(166)을 통하여 스토리지 커패시터(Cst)의 제1전극(CE1) 및 구동 박막트랜지스터(T1)의 구동 게이트전극에 연결되어 있다. 또한, 보상 소스전극은 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극에 연결되어 있다.
보상 박막트랜지스터(T3)는 제2스캔선(SL2)을 통해 전달받은 제2스캔신호(Sn')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극과 구동 드레인전극을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극은 이전스캔선(SLp)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극은 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극과 초기화전압선(VIL)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극은 스토리지 커패시터(Cst)의 제1전극(CE1), 보상 박막트랜지스터(T3)의 보상 소스전극 및 구동 박막트랜지스터(T1)의 구동 게이트전극에 연결되어 있다. 제1초기화 박막트랜지스터(T4)는 이전스캔선(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극은 발광제어선(EM)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극은 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극은 구동 박막트랜지스터(T1)의 구동 소스전극 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극은 발광제어선(EM)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극은 구동 박막트랜지스터(T1)의 구동 드레인전극 및 보상 박막트랜지스터(T3)의 보상 드레인전극에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극은 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(EM)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2초기화 박막트랜지스터(T7)의 제2초기화 게이트전극(G7)은 이후 스캔선(SLn)에 연결되어 있고, 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극 및 유기발광다이오드(OLED)의 화소전극에 연결되어 있으며, 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극은 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극 및 초기화전압선(VIL)에 연결되어 있다. 제2초기화 박막트랜지스터(T7)는 이후 스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극을 초기화시킨다.
제2초기화 박막트랜지스터(T7)는 도 5에 도시된 바와 같이 이후 스캔선(SLn)에 연결될 수 있다. 다른 실시예로서, 제2초기화 박막트랜지스터(T7)는 발광제어선(EM)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다. 한편, 도 2의 소스전극들 및 드레인전극들은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
스토리지 커패시터(Cst)는 제1전극(CE1)과 제2전극(CE2)을 포함한다. 스토리지 커패시터(Cst)의 제1전극(CE1)은 구동 박막트랜지스터(T1)의 구동 게이트전극과 연결되며, 스토리지 커패시터(Cst)의 제2전극(CE2)은 구동전압선(PL)과 연결된다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)의 구동 게이트전극 전압과 구동전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
부스트 커패시터(Cbt)는 제3전극(CE3) 및 제4전극(CE4)을 포함한다. 제3전극(CE3)은 스위칭 박막트랜지스터(T2)의 스위칭 게이트전극 및 제1스캔선(SL1)에 연결되며, 제4전극(CE4)은 보상 박막트랜지스터(T3)의 보상 소스전극 및 노드연결선(166)에 연결될 수 있다. 부스트 커패시터(Cbt)는 제1스캔선(SL1)으로 공급되는 제1스캔신호(Sn)가 턴-오프될 때, 제1노드(N1)의 전압을 상승시킬 수 있다. 이와 같이, 제1노드(N1)의 전압이 상승되면 블랙 계조를 선명하게 표현할 수 있다.
제1노드(N1)는 구동 박막트랜지스터(T1)의 구동 게이트전극, 보상 박막트랜지스터(T3)의 소스전극, 제1초기화 박막트랜지스터(T4)의 드레인전극, 및 부스트 커패시터(Cbt)의 제4전극(CE4)이 연결되는 영역일 수 있다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전스캔선(SLp)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 초기화전압선(VIL)으로부터 공급되는 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1스캔선(SL1) 및 제2스캔선(SL2)을 통해 제1스캔신호(Sn) 및 제2스캔신호(Sn')가 공급되면, 제1스캔신호(Sn) 및 제2스캔신호(Sn')에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(DL)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(EM)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기발광다이오드(OLED)에 공급된다.
본 실시예에서는 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다.
구체적으로, 표시 장치의 밝기에 직접적으로 영향을 미치는 구동 박막트랜지스터의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결되는 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 및 제2초기화 박막트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트전극(G1)으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 6는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소회로에 배치된 복수의 박막트랜지스터들, 커패시터들의 위치를 개략적으로 나타낸 배치도이다. 특히, 도 4의 C를 확대한 확대도이다. 도 7은 도 6를 I-I'선으로 자른 개략적인 단면도, 도 8은 도 6를 II-II'선으로 자른 개략적인 단면도이다.
도 6을 참조하면, 발명의 일 실시예에 따른 표시 장치의 화소회로는 제1방향(DR1)을 따라 연장된 데이터선(DL) 및 구동전압선(PL)을 포함하고, 제1방향(DR1)과 교차하는 제2방향(DR2)을 따라 연장된 제1스캔선(SL1), 제2스캔선(SL2), 이전스캔선(SLp), 이후 스캔선(SLn), 발광제어선(EM), 및 초기화전압선(VIL)을 포함한다. 또한, 표시영역(DA) 내에 데이터선(DL)을 패드부(미도시)와 연결하는 연결배선(FL)이 구비될 수 있다.
화소회로에는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2초기화 박막트랜지스터(T7), 스토리지 커패시터(Cst), 및 부스트 커패시터(Cbt)를 포함할 수 있다.
일 실시예에서, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 및 제2초기화 박막트랜지스터(T7)는 실리콘 반도체를 포함하는 박막트랜지스터로 구비될 수 있다.
그리고, 보상 박막트랜지스터(T3) 및 제1초기화 박막트랜지스터(T4)는 산화물 반도체를 포함하는 박막트랜지스터로 구비될 수 있다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)의 반도체층은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 상기 반도체층은 다결정 실리콘으로 형성될 수 있다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 및 제2초기화 박막트랜지스터(T7)의 반도체층은 기판(110) 상에 배치된 버퍼층(111, 도 7 참조) 상에 배치될 수 있다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 및 제2초기화 박막트랜지스터(T7)의 반도체층은 서로 연결되며 다양한 형상으로 굴곡질 수 있다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 및 제2초기화 박막트랜지스터(T7)의 반도체층은 각각 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당한다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
구동 박막트랜지스터(T1)는 구동 반도체층 및 구동 게이트전극(G1)을 포함한다. 구동 반도체층은 구동 채널영역(A1), 구동 채널영역(A1)의 양측의 구동 소스영역(S1) 및 구동 드레인영역(D1)을 포함한다. 구동 반도체층은 굴곡된 형상을 가져, 구동 채널영역(A1)은 다른 채널영역(A2 내지 A7)보다 길게 형성될 수 있다. 예컨대, 구동 반도체층이 오메가 또는 알파벳 "S"와 같이 복수 회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역(A1)이 길게 형성되므로, 구동 게이트전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다. 구동 게이트전극(G1)은 아일랜드 타입으로, 상기 구동 채널영역(A1)과 제1게이트절연층(112, 도 7 참조)을 사이에 두고 중첩되도록 구비된다.
스토리지 커패시터(Cst)는 상기 구동 박막트랜지스터(T1)와 중첩되도록 배치될 수 있다. 스토리지 커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)을 포함한다. 상기 구동 게이트전극(G1)은 구동 박막트랜지스터(T1)의 게이트전극으로서의 기능뿐만 아니라, 스토리지 커패시터(Cst)의 제1전극(CE1)으로서의 기능도 수행할 수 있다. 즉, 구동 게이트전극(G1)과 제1전극(CE1)은 일체(一體)인 것으로 이해될 수 있다. 스토리지 커패시터(Cst)의 제2전극(CE2)은 상기 제1전극(CE1)과 제2게이트절연층(113, 도 7 참조)을 사이에 두고 중첩되도록 구비된다. 이 때, 제2게이트절연층(113)이 스토리지 커패시터(Cst)의 유전체층의 역할을 할 수 있다.
제2전극(CE2)은 스토리지 개구부(SOP)를 구비할 수 있다. 스토리지 개구부(SOP)는 제2전극(CE2)의 일부가 제거되어 형성된 것으로, 단일 형상(closed shape) 형태를 가질 수 있다. 노드연결선(166)은 스토리지 개구부(SOP) 내에 배치된 제1컨택홀(CNT1)을 통해서 제1전극(CE1)과 연결될 수 있다. 제2전극(CE2)은 구동전압선(PL)과 제7컨택홀(CNT7)을 통해서 연결될 수 있다. 제2전극(CE2)은 제2방향(DR2)으로 연장되어, 제2방향(DR2)으로 구동전압(ELVDD)을 전달하는 역할을 할 수 있다. 이에 따라, 표시영역(DA)에서 복수의 구동전압선(PL)과 복수의 제2전극(CE2)은 그물(mesh) 구조를 형성할 수 있다.
스위칭 박막트랜지스터(T2)는 스위칭 반도체층 및 스위칭 게이트전극(G2)을 포함한다. 스위칭 반도체층은 스위칭 채널영역(A2), 스위칭 채널영역(A2)의 양측의 스위칭 소스영역(S2) 및 스위칭 드레인영역(D2)을 포함한다. 스위칭 소스영역(S2)은 데이터선(DL)과 컨택홀 및 연결전극을 통해 연결되며, 스위칭 드레인영역(D2)은 구동 소스영역(S1)과 연결된다. 일 실시예에서, 스위칭 게이트전극(G2)은 제1스캔선(SL1)의 일부로 제2방향(DR2)으로 돌출되어 구비될 수 있다.
동작제어 박막트랜지스터(T5)는 동작제어 반도체층 및 동작제어 게이트전극(G5)을 포함한다. 동작제어 반도체층은 동작제어 채널영역(A5), 동작제어 채널영역(A5)의 양측의 동작제어 소스영역(S5) 및 동작제어 드레인영역(D5)을 포함한다. 동작제어 소스영역(S5)은 구동전압선(PL)과 제8컨택홀(CNT8)을 통해서 연결되며, 동작제어 드레인영역(D5)은 구동 소스영역(S1)과 연결될 수 있다. 동작제어 게이트전극(G5)은 발광제어선(EM)의 일부로 구비된다.
발광제어 박막트랜지스터(T6)는 발광제어 반도체층 및 발광제어 게이트전극(G6)을 포함한다. 발광제어 반도체층은 발광제어 채널영역(A6), 발광제어 채널영역(A6)의 양측의 발광제어 소스영역(S6) 및 발광제어 드레인영역(D6)을 포함한다. 발광제어 소스영역(S6)은 구동 드레인영역(D1)과 연결되며, 발광제어 드레인영역(D6)은 제1연결전극(167)과 제6컨택홀(CNT6)을 통해서 연결될 수 있다. 제1연결전극(167)은 다른 층에 배치된 상부연결전극(177)을 통해 유기발광다이오드(OLED)의 화소전극(310, 도 7 참조)과 연결될 수 있다. 발광제어 게이트전극(G6)은 발광제어선(EM)의 일부로 구비된다.
제2초기화 박막트랜지스터(T7)는 제2초기화 반도체층 및 제1초기화 게이트전극(G7)을 포함한다. 제2초기화 반도체층은 제1초기화 채널영역(A7), 제2초기화 채널영역(A7)의 양측의 제2초기화 소스영역(S7) 및 제2초기화 드레인영역(D7)을 포함한다. 제2초기화 소스영역(S7)은 제3연결전극(169)을 통하여 초기화전압선(VIL)과 연결될 수 있으며, 제2초기화 드레인영역(D7)은 발광제어 드레인영역(D6)과 연결될 수 있다. 제2초기화 게이트전극(G7)은 이후 스캔선(SLn)의 일부로 구비된다.
상기 실리콘 반도체를 포함하는 박막트랜지스터들(T1, T2, T5, T6, T7) 상에는 제1층간절연층(114, 도 7 참조)이 배치되며, 상기 제1층간절연층(114) 상에는 산화물 반도체를 포함하는 박막트랜지스터들(T3, T4)이 배치될 수 있다.
보상 박막트랜지스터(T3) 및 제1초기화 박막트랜지스터(T4)의 반도체층은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 상기 반도체층은 산화물 반도체로 형성될 수 있다.
상기 반도체층은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 플라즈마 처리에 의해서 캐리어 농도가 높아진 영역일 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당한다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
보상 박막트랜지스터(T3)는 산화물 반도체를 포함하는 보상 반도체층 및 보상 게이트전극(G3)을 포함한다. 보상 반도체층은 보상 채널영역(A3), 및 보상 채널영역(A3)의 양측의 보상 소스영역(S3) 및 보상 드레인영역(D3)을 포함한다. 보상 소스영역(S3)은 노드연결선(166)을 통해서 구동 게이트전극(G1)과 브릿지 연결될 수 있다. 노드연결선(166)의 일단은 보상 소스영역(S3)과 제2컨택홀(CNT2)을 통해서 연결되며, 노드연결선(166)의 타단은 구동 게이트전극(G1)과 제1컨택홀(CNT1)을 통해서 연결될 수 있다. 또한, 보상 소스영역(S3)은 같은 층에 배치된 제1초기화 드레인영역(D4)과 연결될 수 있다. 보상 드레인영역(D3)은 제2연결전극(168)을 통해서 구동 박막트랜지스터(T1)의 구동 반도체층 및 발광제어 박막트랜지스터(T6)의 발광제어 반도체층과 연결될 수 있다. 보상 게이트전극(G3)은 제2스캔선(SL2)의 일부로 구비된다.
제1초기화 박막트랜지스터(T4)는 산화물 반도체를 포함하는 제1초기화 반도체층 및 제1초기화 게이트전극(G4)을 포함한다. 제1초기화 반도체층은 제1초기화 채널영역(A4), 제1초기화 채널영역(A4)의 양측의 제1초기화 소스영역(S4) 및 제1초기화 드레인영역(D4)을 포함한다. 제1초기화 소스영역(S4)은 제9컨택홀(CNT9)을 통해서 제3연결전극(169)과 연결될 수 있으며, 제3연결전극(169)은 컨택홀을 통해 초기화전압선(VIL)과 연결될 수 있다. 제1초기화 드레인영역(D4)은 노드연결선(166)을 통해서 구동 게이트전극(G1)과 브릿지 연결될 수 있다. 제1초기화 게이트전극(G4)은 이전스캔선(SLp)의 일부로 구비된다.
상기 보상 반도체층과 보상 게이트전극(G3) 사이, 및 제1초기화 반도체층과 제1초기화 게이트전극(G4) 사이에는 각각의 채널영역과 대응되도록 제3게이트절연층(115, 도 7 참조)이 배치된다.
부스트 커패시터(Cbt)의 일 전극인 제3전극(CE3)은 제1스캔선(SL1)의 일부로 구비되어, 스위칭 게이트전극(G2)과 연결된다. 부스트 커패시터(Cbt)의 제4전극(CE4)은 상기 제3전극(CE3)과 중첩되도록 배치되며, 산화물 반도체로 구비될 수 있다. 상기 제4전극(CE4)은 상기 보상 박막트랜지스터(T3)의 보상 반도체층와 제1초기화 박막트랜지스터(T4)의 반도체층과 동일층에 구비되어, 상기 보상 반도체층과 제1초기화 반도체층 사이의 영역으로 구비될 수 있다. 또는, 제4전극(CE4)은 제1초기화 반도체층으로 부터 연장되어 구비될 수 있다. 또는, 제4전극(CE4)은 보상 반도체층으로 부터 연장되어 구비될 수 있다.
상기 산화물 반도체를 포함하는 박막트랜지스터들(T3, T4) 상에는 제2층간절연층(116, 도 7 참조)이 배치될 수 있으며, 제2층간절연층(116) 상부에는 구동전압선(PL), 노드연결선(166), 및 연결전극(167, 168, 169)들이 배치될 수 있다.
일 실시예에서, 구동전압선(PL) 및 데이터선(DL)을 덮도록 제1평탄화층(118, 도 7 참조)이 배치되고, 상기 제1평탄화층(118) 상부에 차폐전극(173)이 배치될 수 있다.
노드연결선(166) 상부에는 차폐전극(173)이 배치될 수 있다. 만일, 차폐전극(173)이 배치되지 않는다면, 노드연결선(166)은 그 상부에 배치된 표시요소의 화소전극(310, 도 7 참조)등과 커플링 커패시턴스를 형성할 수 있다. 이에 따라, 상기 노드연결선(166)과 연결된 박막트랜지스터들에 영향을 줄 수 있다.
본 실시예에서는 상기 노드연결선(166) 상부에 차폐전극(173)을 배치하고, 상기 차폐전극(173)에 정전압을 인가하여, 상기 커플링 커패시턴스에 의한 영향을 최소화할 수 있다. 일 실시예에서, 차폐전극(173)은 제3컨택홀(CNT3)을 통해 제3연결전극(169)과 연결될 수 있다. 제3연결전극(169)은 컨택홀을 통하여 초기화전압선(VIL)과 연결될 수 있다. 이에 따라, 차폐전극(173)은 기준 전압(Vint)이 인가될 수 있다. 일부 실시예에서, 차폐전극(173)은 컨택홀을 통해서 구동전압선(PL)과 연결될 수 있다. 이에 따라, 차폐전극(173)에는 구동전압(ELVDD)이 인가될 수 있다.
일부 실시예에서, 차폐전극(173)은 상기 노드연결선(166) 전체를 커버하도록 형성될 수 있다. 일부 실시예에서, 차폐전극(173)은 구동 박막트랜지스터(T1), 보상 박막트랜지스터(T3) 및/또는 제1초기화 박막트랜지스터(T4)의 적어도 일부와 중첩되도록 배치될 수 있다.
일 실시예에 있어서, 제1스캔선(SL1), 이후 스캔선(SLn) 및 발광제어선(EM)은 구동 게이트전극(G1)과 동일층에 동일물질로 구비될 수 있다.
일 실시예에 있어서, 도 6은 제1스캔선(SL1)이 제1방향(DR1)으로 연장되어 부스트 커패시터(Cbt)를 구비하는 것으로 도시하고 있지만, 다른 실시예에서, 부스트 커패시터(Cbt)의 제3전극(CE3)은 제1스캔선(SL1)의 일부로 구비될 수 있다. 이 경우, 제1스캔선(SL1)은 부스트 커패시터(Cbt)의 제3전극(CE3)을 중심으로 제2방향(DR2)으로 연장된 것일 수 있다.
일 실시예에서, 배선들 중 일부는 서로 다른 층에 배치된 두 개의 도전층으로 구비될 수 있다. 예컨대, 제2스캔선(SL2)은 서로 다른 층에 배치된 하부스캔선(143) 및 상부스캔선(153)을 포함할 수 있다. 하부스캔선(143)은 스토리지 커패시터(Cst)의 제2전극(CE2)과 동일층에 동일물질로 구비될 수 있으며, 상부스캔선(153)은 제3게이트절연층(115, 도 7 참조) 상부에 배치될 수 있다. 하부스캔선(143)은 상기 상부스캔선(153)과 적어도 일부 중첩되도록 배치될 수 있다. 하부스캔선(143) 및 상부스캔선(153)은 보상 박막트랜지스터(T3)의 보상 게이트전극의 일부에 대응되는 바, 보상 박막트랜지스터(T3)는 반도체층의 상부 및 하부에 각각 게이트전극을 구비한 이중 게이트 구조를 가질 수 있다.
또한, 일 실시예에서, 이전스캔선(SLp)은 서로 다른 층에 배치된 하부 이전-스캔선(141) 및 상부 이전-스캔선(151)을 포함할 수 있다. 하부 이전-스캔선(141)은 스토리지 커패시터(Cst)의 제2전극(CE2)과 동일층에 동일물질로 구비될 수 있으며, 상부 이전-스캔선(151)은 제3게이트절연층(115, 도 7 참조) 상부에 배치될 수 있다. 하부 이전-스캔선(141)은 상부 이전-스캔선(151)과 적어도 일부 중첩되도록 배치될 수 있다. 하부 이전-스캔선(141) 및 상부 이전-스캔선(151)은 제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4)의 일부에 대응되는 바, 제1초기화 박막트랜지스터(T4)는 반도체층의 상부 및 하부에 각각 게이트전극을 구비한 이중 게이트 구조를 가질 수 있다. 다른 실시예에서, 제1초기화 박막트랜지스터(T4)는 하나의 게이트전극을 구비하여 반도체층과 적어도 일부 중첩될 수 있다. 이 경우, 제1초기화 박막트랜지스터(T4)는 단일 게이트 구조를 가질 수 있다.
일 실시예에서, 초기화전압선(VIL)은 하부스캔선(143)을 덮는 제1층간절연층(114, 도 7 참조) 상에 배치될 수 있다. 구체적으로, 초기화전압선(VIL)은 이전스캔선(SLp)과 동일층에 배치될 수 있다. 이 경우, 초기화전압선(VIL)은 제1스캔선(SL1)과 중첩되어 배치될 수 있다. 따라서, 부스트 커패시터(Cbt)의 제3전극(CE3) 및 제4전극(CE4)의 면적이 증가하여 부스트 커패시터(Cbt)의 용량이 증가할 수 있다. 다른 실시예에서, 초기화전압선(VIL)은 하부스캔선(143)과 동일층에 배치될 수 있다. 이 경우, 초기화전압선(VIL)은 제1스캔선(SL1)과 이격되어 중첩되지 않을 수 있다.
연결배선(FL)은 제1방향(DR1)으로 연장된 제1부분(FL1) 및 제3부분, 제2방향(DR2)으로 연장된 제2부분(FL2)을 포함할 수 있으며, 연결배선(FL)의 제1부분(FL1), 제2부분(FL2), 및 제3부분은 돌출부를 구비할 수 있다.
일 실시예에서, 제1부분(FL1)은 구동전압선(PL)과 중첩될 수 있다. 구체적으로 제1부분(FL1)은 제1방향(DR1)으로 연장되어 구동전압선(PL)과 연속적으로 중첩될 수 있다. 다른 실시예에서, 제1부분(FL1)은 구동전압선(PL)과 이격되어 배치될 수 있다.
제2부분(FL2)은 초기화전압선(VIL)과 중첩될 수 있다. 구체적으로, 제2부분(FL2)은 제2방향(DR2)으로 연장되어 초기화전압선(VIL)과 연속적으로 중첩될 수 있다. 이 경우, 제1스캔선(SL1)과 제2부분(FL2) 사이에 초기화전압선(VIL)이 배치될 수 있다. 따라서, 제1스캔선(SL1)으로 전달되는 스캔신호에 의해 제2부분(FL2)에 전달되는 데이터신호의 왜곡을 방지할 수 있다.
일 실시예에 있어서, 연결배선(FL)은 차폐전극(173)과 동일층에 배치될 수 있다. 다른 실시예에서, 연결배선(FL)은 차폐전극(173)의 상에 배치될 수도 있다.
일 실시예에 있어서, 화소전극(310)은 연결배선(FL)의 제1부분(FL1) 또는 제2부분(FL2)과 중첩될 수 있다. 구체적으로, 화소전극(310)은 제1방향(DR1)으로 연장된 제1부분(FL1) 또는 제2부분(FL2) 중 제2돌출부와 중첩될 수 있다.
연결배선은 제2부분(FL2)이 스캔선과 평행하게 배치되어, 스캔선으로 전달되는 스캔신호에 의해 연결배선에 전달되는 데이터신호의 왜곡이 발생할 수 있으며, 사선 얼룩이 발생될 수 있다. 본 발명의 실시예는 연결배선을 초기화전압선(VIL) 또는 구동전압선(PL)과 중첩시킬 수 있다. 이에 따라, 구동전압선(PL) 또는 초기화전압선(VIL)이 연결배선과 스캔선 간의 신호 간섭을 차단하는 차폐선 역할을 하여 기생 커패시턴스 발생을 최소화 또는 방지할 수 있다. 따라서, 연결배선의 데이터신호의 왜곡을 최소화 또는 방지할 수 있다.
이하, 도 7 및 도 8을 참조하여 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 구체적으로 설명한다. 도 7 및 도 8에서는 구동 박막트랜지스터(T1), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 발광제어 박막트랜지스터(T6), 스토리지 커패시터(Cst), 및 부스트 커패시터(Cbt)의 구조를 중심으로 도시되어 있으며, 일부 부재가 생략되어 있을 수 있다.
도 7 및 도 8을 참조하면, 일 실시예에 따른 표시 장치는 기판(110), 실리콘 반도체를 포함하는 제1박막트랜지스터, 산화물 반도체를 포함하는 제2박막트랜지스터, 표시영역 내에 제1방향으로 연장된 구동전압선(PL), 구동전압선(PL)과 이격되어 배치된 데이터선(DL), 및 데이터선(DL)을 패드부와 연결하는 연결배선을 포함한다. 여기서 연결배선은 제1방향으로 연장된 제1부분(FL1) 및 제2방향으로 연장된 제2부분(FL2)을 포함하고, 제1부분(FL1)은 구동전압선(PL)과 중첩될 수 있다.
또한, 표시 장치는 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113), 제3게이트절연층(115), 제1층간절연층(114), 제2층간절연층(116), 제1평탄화층(118), 및 제2평탄화층(119) 등 다양한 절연층을 더 포함할 수 있다.
기판(110)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(110)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(110)은 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이드(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 및 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 기판(110)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(110)은 유기물/무기물/유기물의 구조를 가질 수 있다.
버퍼층(111)은 기판(110)의 상면의 평활성을 높이는 역할을 할 수 있으며, 버퍼층(111)은 실리콘산화물(SiOx)과 같은 산화막, 및/또는 실리콘질화물(SiNx)과 같은 질화막, 또는 실리콘산질화물(SiON)로 구비될 수 있다.
기판(110)과 버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(110) 등으로부터의 불순물이 실리콘 반도체층으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물 및/또는 유기물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(111) 상에는 실리콘 반도체를 포함하는 반도체층인 구동 반도체층(AS1) 및 발광제어 반도체층(AS6) 등이 배치될 수 있다.
구동 반도체층(AS1)은 불순물이 도핑되어 도전성을 띄며 서로 이격되어 있는 구동 소스영역(S1) 및 구동 드레인영역과 이들 사이에 배치된 구동 채널영역(A1)을 포함할 수 있다. 상기 구동 소스영역(S1) 및 구동 드레인영역은 각각 구동 박막트랜지스터(T1)의 소스전극 및 드레인전극에 대응될 수 있으며, 구동 소스영역(S1) 및 구동 드레인영역은 그 위치가 서로 바뀔 수 있다.
발광제어 반도체층(AS6)은 불순물이 도핑되어 도전성을 띄며 서로 이격되어 있는 발광제어 소스영역(S6) 및 발광제어 드레인영역(D6)과 이들 사이에 배치된 발광제어 채널영역(A6)을 포함할 수 있다. 상기 발광제어 소스영역(S6) 및 발광제어 드레인영역(D6)은 각각 발광제어 박막트랜지스터(T6)의 소스전극 및 드레인전극에 대응될 수 있으며, 발광제어 소스영역(S6) 및 발광제어 드레인영역(D6)은 그 위치가 서로 바뀔 수 있다.
구동 반도체층(AS1) 상에는 구동 게이트전극(G1)이 배치되고, 발광제어 반도체층(AS6) 상에는 발광제어 게이트전극(G6)이 배치된다. 구동 반도체층(AS1)과 구동 게이트전극(G1)의 사이, 및 발광제어 반도체층(AS6)과 발광제어 게이트전극(G6)의 사이에는 제1게이트절연층(112)이 배치될 수 있다. 또한, 구동 게이트전극(G1) 또는 발광제어 게이트전극(G6)과 동일층에 제1스캔선(SL1) 또는 발광제어선(EM)이 배치될 수 있다.
제1게이트절연층(112)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 구동 게이트전극(G1)은 구동 채널영역(A1)과 중첩하도록 배치되며, 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
구동 게이트전극(G1) 상에는 스토리지 커패시터(Cst)가 중첩되어 형성될 수 있다. 스토리지 커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)을 포함한다. 제1전극(CE1)과 제2전극(CE2) 사이에는 제2게이트절연층(113)이 배치될 수 있다. 이 때, 구동 게이트전극(G1)은 구동 박막트랜지스터(T1)의 게이트전극으로서의 기능뿐만 아니라, 스토리지 커패시터(Cst)의 제1전극(CE1)으로서의 기능도 수행할 수 있다. 즉, 구동 게이트전극(G1)과 제1전극(CE1)은 일체(一體)인 것으로 이해될 수 있다.
제2게이트절연층(113)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제2게이트절연층(113) 상에는 제1전극(CE1)과 중첩되도록 제2전극(CE2)이 배치된다. 제2전극(CE2)은 스토리지 개구부(SOP)를 구비할 수 있다. 스토리지 개구부(SOP)는 제2전극(CE2)의 일부가 제거되어 형성된 것으로, 닫힌 형상(closed shape) 형태를 가질 수 있다. 스토리지 개구부(SOP) 내에는 제2게이트절연층(113)에 정의된 제1컨택홀(CNT1)이 배치될 수 있다. 제1컨택홀(CNT1)을 통해서 구동 게이트전극(G1)과 노드연결선(166)이 연결될 수 있다. 제2전극(CE2)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 또한, 제2전극(CE2)과 동일한 층에 하부전압선(UPL)이 배치될 수 있다.
제2전극(CE2) 상에는 제1층간절연층(114)이 배치될 수 있다. 제1층간절연층(114)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1층간절연층(114)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제1층간절연층(114) 상에는 산화물 반도체를 포함하는 보상 반도체층(AO3) 및 제1초기화 반도체층(AO4)이 배치될 수 있다. 보상 반도체층(AO3)은 도전성을 가지며 서로 이격되어 있는 보상 소스영역(S3)과 보상 드레인영역(D3), 및 보상 소스영역(S3)과 보상 드레인영역(D3) 사이에 배치된 보상 채널영역(A3)을 포함할 수 있다.
제1초기화 반도체층(AO4)은 도전성을 가지며 서로 이격되어 있는 제1초기화 소스영역(S4)과 제1초기화 드레인영역(D4), 및 제1초기화 소스영역(S4)과 제1초기화 드레인영역(D4) 사이에 배치된 제1초기화 채널영역(A4)을 포함할 수 있다.
보상 반도체층(AO3) 및 제1초기화 반도체층(AO4)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 일부 실시예에서, 보상 반도체층(AO3) 및 제1초기화 반도체층(AO4)은 ZnO에 인듐(In),과 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체일 수 있다.
보상 소스영역(S3) 및 보상 드레인영역(D3), 제1초기화 소스영역(S4) 및 제1초기화 드레인영역(D4)은 산화물 반도체의 캐리어 농도를 조절하여 도전성화하여 형성될 수 있다. 예컨대, 보상 소스영역(S3) 및 보상 드레인영역(D3), 제1초기화 소스영역(S4) 및 제1초기화 드레인영역(D4)은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로서 형성될 수 있다.
보상 반도체층(AO3) 하부에는 제1하부 게이트전극(G3a)이 배치되며, 보상 반도체층(AO3) 상부에는 제1상부 게이트전극(G3b)이 배치될 수 있다. 즉, 보상 박막트랜지스터(T3)는 이중 게이트 전극을 구비할 수 있다
제1초기화 반도체층(AO4) 하부에는 제2하부 게이트전극(G4a)이 배치되며, 보상 반도체층(AO3) 상부에는 제2상부 게이트전극(G4b)이 배치될 수 있다. 즉, 제1초기화 박막트랜지스터(T4)는 이중 게이트 전극을 구비할 수 있다.
제1하부 게이트전극(G3a)과 보상 반도체층(AO3) 사이, 제2하부 게이트전극(G4a)과 제1초기화 반도체층(AO4) 사이에는 제1층간절연층(114)이 배치될 수 있다. 제1하부 게이트전극(G3a) 및 제2하부 게이트전극(G4a)은 스토리지 커패시터의 제2전극(CE2)과 동일층에 동일물질로 형성될 수 있다.
보상 반도체층(AO3)과 제1상부 게이트전극(G3b) 사이, 제1초기화 반도체층(AO4)과 제2상부 게이트전극(G4b) 사이에는 제3게이트절연층(115)이 배치될 수 있다. 제1상부 게이트전극(G3b)은 보상 채널영역(A3)과 중첩되도록 배치되며, 제3게이트절연층(115)에 의해서 보상 반도체층(AO3)과 절연된다. 제2상부 게이트전극(G4b)은 제1초기화 채널영역(A4)과 중첩되도록 배치되며, 제3게이트절연층(115)에 의해서 제1초기화 반도체층(AO4)과 절연된다.
제3게이트절연층(115)은 제1상부 게이트전극(G3b) 및 제2상부 게이트전극(G4b)과 동일 마스크 공정을 통해 형성될 수 있으며, 이 경우, 제3게이트절연층(115)은 제1상부 게이트전극(G3b) 및 제2상부 게이트전극(G4b)과 동일한 형상으로 형성될 수 있다.
제3게이트절연층(115)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제3게이트절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제1상부 게이트전극(G3b) 및 제2상부 게이트전극(G4b)은 제3게이트절연층(115) 상에 배치되며, 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
부스트 커패시터(Cbt)는 제3전극(CE3) 및 제4전극(CE4)을 포함한다. 제3전극(CE3)은 구동 게이트전극(G1)과 동일층인 제1게이트절연층(112) 상에 배치될 수 있다. 제4전극(CE4)은 제1초기화 반도체층(AO4) 또는 보상 반도체층(AO3)으로 부터 연장되어 구비될 수 있다. 즉, 제4전극(CE4)은 산화물 반도체로 구비되며, 제1층간절연층(114) 상에 배치될 수 있다. 제3전극(CE3) 및 제4전극(CE4) 사이에는 제2게이트절연층(113) 및 제1층간절연층(114)이 배치되며, 상기 제2게이트절연층(113) 및 제1층간절연층(114)은 부스트 커패시터(Cbt)의 유전체층으로 기능할 수 있다.
부스트 커패시터(Cbt)의 제4전극(CE4)은 노드연결선(166)과 연결되어, 구동 게이트전극(G1)과 전기적으로 연결될 수 있다. 이에 따라, 부스트 커패시터(Cbt)는 제1스캔선(SL1)으로 공급되는 제1스캔신호(Sn)가 턴-오프될 때, 제1노드(N1, 도 5 참조)의 전압을 상승시켜 블랙 계조를 선명하게 표현할 수 있다.
제2층간절연층(116)은 보상 박막트랜지스터(T3), 및 제1초기화 박막트랜지스터(T4) 등 산화물 반도체로 구비된 박막트랜지스터들을 덮으며 배치된다. 제2층간절연층(116)은 제1상부 게이트전극(G3b) 및 제2상부 게이트전극(G4b) 상부에 배치되며, 제2층간절연층(116) 상부에는 데이터선(DL), 구동전압선(PL), 노드연결선(166), 및 연결전극(167, 168, 169)이 배치될 수 있다.
제2층간절연층(116)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2층간절연층(116)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
데이터선(DL), 구동전압선(PL), 노드연결선(166), 및 연결전극(167, 168, 169)들은 금속, 전도성 산화물 등 도전성이 높은 물질로 구비될 수 있다. 예컨대, 데이터선(DL), 구동전압선(PL), 노드연결선(166), 및 연결전극(167, 168, 169)들은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 데이터선(DL), 구동전압선(PL), 노드연결선(166), 및 연결전극(167, 168, 169)들은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
노드연결선(166)의 일단은 제1컨택홀(CNT1)을 통해서 구동 게이트전극(G1)과 연결될 수 있다. 제1컨택홀(CNT1)은 제2층간절연층(116), 제1층간절연층(114), 및 제2게이트절연층(113)을 관통하며, 구동 게이트전극(G1)을 노출시킬 수 있다. 노드연결선(166)의 일부가 상기 제1컨택홀(CNT1)에 삽입되어, 상기 구동 게이트전극(G1)과 전기적으로 연결될 수 있다.
한편, 제1컨택홀(CNT1)은 제2전극(CE2)의 스토리지 개구부(SOP) 내에서 스토리지 개구부(SOP)의 가장자리와 이격되어 배치되어, 제1컨택홀(CNT1)에 삽입되는 노드연결선(166)은 상기 제2전극(CE2)과 전기적으로 절연될 수 있다.
노드연결선(166)의 타단은 제2컨택홀(CNT2)을 통해서 산화물 반도체층, 예컨대, 부스트 커패시터(Cbt)의 제4전극(CE4) 또는 제1초기화 반도체층(AO4)과 연결될 수 있다. 제2컨택홀(CNT2)은 제2층간절연층(116)을 관통하여 상기 산화물 반도체층과 연결될 수 있다.
일 실시예에서, 제3연결전극(169)은 초기화전압선(VIL)과 컨택홀을 통해서 연결될 수 있다. 제3연결전극(169)은 차폐전극(173)과도 연결되므로, 차폐전극(173)에 초기화전압(Vint)을 제공할 수 있다.
도 8을 참조하면, 제1연결전극(167)은 제6컨택홀(CNT6)을 통해서 발광제어 반도체층(AS6)과 연결될 수 있다. 제6컨택홀(CNT6)은 제2층간절연층(116), 제1층간절연층(114), 제2게이트절연층(113), 및 제1게이트절연층(112)을 관통하며, 발광제어 반도체층(AS6)의 일부를 노출시킬 수 있다. 제1연결전극(167)의 일부가 상기 제6컨택홀(CNT6)에 삽입되어, 상기 발광제어 반도체층(AS6)과 전기적으로 연결될 수 있다. 제1연결전극(167)은 화소전극(310)과 연결되어, 발광제어 박막트랜지스터(T6)를 통해 인가되는 신호를 화소전극(310)에 전달할 수 있다.
제2연결전극(168)의 일단은 제4컨택홀(CNT4)을 통해서 발광제어 반도체층(AS6)과 연결될 수 있다. 제2연결전극(168)의 타단은 제5컨택홀(CNT5)을 통해서 보상 반도체층(AO3)과 연결될 수 있다.
데이터선(DL), 노드연결선(166), 구동전압선(PL), 및 연결전극(167, 168, 169)들 상에는 제1평탄화층(118)이 위치한다. 제1평탄화층(118)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 제1평탄화층(118)은 무기물을 포함할 수 있다. 제1평탄화층(118)은 박막트랜지스터들(T1 내지 T7)을 덮는 보호막 역할을 하며, 제1평탄화층(118)의 상부는 평탄화되도록 구비된다. 제1평탄화층(118)은 단층 또는 다층으로 구비될 수 있다.
연결배선의 제1부분(FL1) 및 제2부분(FL2), 차폐전극(173), 및 상부연결전극(177)이 제1평탄화층(118) 상에 배치될 수 있다. 제1부분(FL1)은 구동전압선(PL)과 중첩되어 배치될 수 있다. 제2부분(FL2)은 초기화전압선(VIL)과 중첩되어 배치될 수 있다.
차폐전극(173)은 상기 노드연결선(166) 상부에 배치되어, 상기 노드연결선(166)과 중첩하도록 배치된다. 일 실시예에서, 차폐전극(173)은 제3컨택홀(CNT3)을 통해 제3연결전극(169)과 연결될 수 있다. 제3연결전극(169)은 컨택홀을 통해 초기화전압선(VIL)과 연결될 수 있다. 이에 따라, 차폐전극(173)은 초기화전압(Vint)이 인가될 수 있다.
상부연결전극(177)은 제1평탄화층(118)에 정의된 컨택홀을 통해서 제1연결전극(167)과 연결될 수 있다.
연결배선(FL)의 제1부분(FL1) 및 제2부분(FL2), 차폐전극(173), 및 상부연결전극(177)은 금속 및 도전성 물질로 구비될 수 있다. 예컨대, 연결배선(FL)의 제1부분(FL1) 및 제2부분(FL2), 차폐전극(173) 및 상부연결전극(177)은 알루미늄(Al), 구리(Cu), 티타늄(Ti)을 포함하며, 단층 또는 다층으로 구비될 수 있다.
제2평탄화층(119)은 제1부분(FL1), 제2부분(FL2), 차폐전극(173), 및 상부연결전극(177)을 덮으며 배치될 수 있다. 제2평탄화층(119)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 제1평탄화층(118)은 무기물을 포함할 수 있다. 제2평탄화층(119)의 상부는 평탄화되도록 구비될 수 있으며, 제2평탄화층(119)은 단층 또는 다층으로 구비될 수 있다.
제2평탄화층(119) 상에는 화소전극(310), 대향전극(330) 및 그 사이에 개재되며 발광층을 포함하는 중간층(320)을 갖는 유기발광다이오드(OLED)가 위치할 수 있다.
화소전극(310)은 제2평탄화층(119)에 정의된 컨택홀을 통해 상부연결전극(177)에 연결되며, 상부연결전극(177) 및 제1연결전극(167)에 의해 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역(D6)에 연결될 수 있다.
일 실시예에 있어서, 화소전극(310)은 연결배선의 제1부분(FL1) 또는 제2부분(FL2)과 중첩될 수 있다.
제2평탄화층(119) 상부에는 화소정의막(120)이 배치될 수 있다. 이 화소정의막(120)은 각 부화소들에 대응하는 개구, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 화소정의막(120)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)과의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 화소정의막(120)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
유기발광다이오드(OLED)의 중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(320)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
중간층(320)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(320)은 복수개의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(330)은 복수개의 유기발광다이오드들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(310)들에 대응할 수 있다.
이러한 유기발광다이오드(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 그 상부에는 박막봉지층(미도시) 또는 밀봉기판(미도시)이 배치되어 이러한 유기발광다이오드를 덮어 이들을 보호하도록 할 수 있다. 박막봉지층(미도시)은 표시영역(DA)을 덮으며 표시영역(DA) 외측까지 연장될 수 있다. 이러한 박막봉지층은 적어도 하나의 무기물로 구비된 무기봉지층 및 적어도 하나의 유기물로 구비된 유기봉지층을 포함할 수 있다. 일부 실시예에서, 박막봉지층은 제1무기봉지층/유기봉지층/제2무기봉지층이 적층된 구조로 구비될 수 있다. 밀봉기판(미도시)은 기판(110)과 마주보도록 배치되며, 비표시영역(NDA, 도 1 참조)에서 기판(110)과 실런트 또는 프릿 등의 밀봉부재에 의해서 접합될 수 있다.
또한, 화소정의막(120) 상에는 마스크 찍힘 방지를 위한 스페이서가 더 포함될 수 있으며, 박막봉지층 상에는 외광반사를 줄이기 위한 편광층, 블랙매트릭스, 컬러필터, 및/또는 터치전극을 구비한 터치스크린층 등 다양한 기능층이 구비될 수 있다.
본 발명의 실시예에 따른 표시 장치는 도 6 참조하여 설명한 동일한 형상의 화소회로들이 제1방향(DR1) 및 제2방향(DR2)을 따라 평행 이동한 형상으로 복수 개가 배치될 수 있다. 다른 실시예에서, 표시 장치에 포함된 화소회로는 그에 인접한 화소회로와 서로 대칭적인 형상을 구비하며 배치될 수 있다. 표시 장치에 포함된 회소회로들이 서로 대칭적인 형상을 구비한 경우, 제1화소회로의 데이터선과 제1화소회로와 인접한 제2화소회로의 스캔선의 수직적인 혼선을 방지할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 하나의 화소회로에 대한 단면도이다. 도 9에 있어서, 도 7과 동일한 참조부호는 동일부재를 의미하는 바 중복된 설명은 생략하기로 한다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 기판(110), 실리콘 반도체를 포함하는 제1박막트랜지스터, 산화물 반도체를 포함하는 제2박막트랜지스터, 표시영역 내에 제1방향으로 연장된 구동전압선(PL), 구동전압선(PL)과 이격되어 배치된 데이터선(DL), 및 데이터선(DL)을 패드부와 연결하는 연결배선을 포함한다. 여기서 연결배선은 제1방향으로 연장된 제1부분(FL1) 및 제2방향으로 연장된 제2부분(FL2)을 포함하고, 제1부분(FL1)은 구동전압선(PL)과 중첩될 수 있다.
본 실시예에 있어서, 초기화전압선(VIL)은 제2게이트절연층(113) 상에 배치될 수 있다. 구체적으로, 초기화전압선(VIL)은 제2게이트절연층(113)과 제1층간절연층(114) 사이에 배치될 수 있다. 예를 들어, 제2하부 게이트전극(G4a) 또는 스토리지 커패시터(Cst)의 제2전극(CE2)과 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 부스트 커패시터(Cbt)의 제3전극(CE3)은 제1스캔선(SL1)의 일부로 구비되어 스위칭 게이트전극과 연결될 수 있다. 이에 따라, 부스트 커패시터(Cbt)의 제3전극(CE3)은 제1스캔선(SL1)과 일체로 구비될 수 있다. 이 경우, 제1스캔선(SL1)은 초기화전압선(VIL)과 중첩되지 않을 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 표시 장치의 하나의 화소회로에 대한 단면도이다. 도 10에 있어서, 도 9와 동일한 참조부호는 동일부재를 의미하는 바, 중복된 설명은 생략하기로 한다.
도 10을 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치는 기판(110), 실리콘 반도체를 포함하는 제1박막트랜지스터, 산화물 반도체를 포함하는 제2박막트랜지스터, 표시영역 내에 제1방향으로 연장된 구동전압선(PL), 구동전압선(PL)과 이격되어 배치된 데이터선(DL), 및 데이터선(DL)을 패드부와 연결하는 연결배선을 포함한다. 여기서 연결배선은 제1방향으로 연장된 제1부분(FL1) 및 제2방향으로 연장된 제2부분(FL2)을 포함하고, 제1부분(FL1)은 구동전압선(PL)과 중첩될 수 있다.
일 실시예에 있어서, 데이터선(DL) 및 구동전압선(PL)은 제1평탄화층(118) 상에 배치될 수 있다. 따라서, 데이터선(DL) 및 구동전압선(PL)은 차폐전극(173)과 동일층에 배치될 수 있다. 제2평탄화층(119)은 데이터선(DL), 구동전압선(PL), 및 차폐전극(173)을 덮으며 배치될 수 있다.
일 실시예에서, 제2평탄화층(119) 상에는 연결배선의 제1부분(FL1) 또는 제2부분(FL2)이 배치될 수 있다.
일 실시예에서, 제3평탄화층(119-1)은 연결배선의 제1부분(FL1) 또는 제2부분(FL2)을 덮으며 배치될 수 있다. 제3평탄화층(119-1)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 제3평탄화층(119-1)은 무기물을 포함할 수 있다. 제3평탄화층(119-1) 상부는 평탄화되도록 구비된다. 제3평탄화층(119-1)은 단층 또는 다층으로 구비될 수 있다.
제3평탄화층(119-1) 상에는 화소전극(310)을 포함하는 표시요소가 배치될 수 있다.
도 11a는 본 발명의 또 다른 실시예에 따른 표시 장치의 제1화소회로 및 제2화소회로에 배치된 복수의 박막트랜지스터들, 커패시터들의 위치를 개략적으로 나타낸 배치도이다. 도 11b는 본 발명의 또 다른 실시예에 따른 표시 장치의 배선들을 일부 나타낸 배치도이다. 도 12은 도 11a를 III - III' 선으로 자른 개략적인 단면도, 도 13은 도 11a를 IV-IV' 선으로 자른 개략적인 단면도이다.
도 11a 내지 도 13에 있어서, 도 6 내지 도 8과 동일한 참조부호는 동일부재를 의미하는 바 중복된 설명은 생략하기로 한다.
도 11a를 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치는 제1화소회로(PC1)와 제2화소회로(PC2)를 포함할 수 있다. 이 경우, 제1화소회로(PC1)와 제2화소회로(PC2)는 대칭적으로 배치될 수 있다. 이에 따라, 제1화소회로(PC1)의 데이터선(DL)과 제1화소회로(PC1)와 인접한 제2화소회로(PC2)의 스캔선의 수직적인 혼선을 방지할 수 있다. 한편, 제1화소회로(PC1)와 제2화소회로(PC2)가 대칭적으로 배치된 바, 제1화소회로(PC1)에 대한 설명을 중점적으로 하고, 제2화소회로(PC2)에 대한 설명은 생략하기로 한다.
본 발명의 또 다른 실시예에 따른 표시 장치의 제1화소회로(PC1)는 제1방향(DR1)을 따라 연장된 데이터선(DL) 및 구동전압선(PL)을 포함하고, 제1방향(DR1)과 교차하는 제2방향(DR2)을 따라 연장된 제1스캔선(SL1), 제2스캔선(SL2), 이전스캔선(SLp), 이후 스캔선, 발광제어선(EM), 및 초기화전압선(VIL)을 포함한다. 또한, 표시영역 내에 데이터선(DL)을 패드부(미도시)와 연결하는 연결배선이 구비될 수 있다.
제1화소회로(PC1)에는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2초기화 박막트랜지스터(T7), 스토리지 커패시터(Cst), 및 부스트 커패시터(Cbt)를 포함할 수 있다.
일 실시예에서, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 및 제2초기화 박막트랜지스터(T7)는 실리콘 반도체를 포함하는 박막트랜지스터로 구비될 수 있다.
그리고, 보상 박막트랜지스터(T3) 및 제1초기화 박막트랜지스터(T4)는 산화물 반도체를 포함하는 박막트랜지스터로 구비될 수 있다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)의 반도체층은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 상기 반도체층은 다결정 실리콘으로 형성될 수 있다.
도 11a 및 도 12를 참조하면, 스토리지 커패시터(Cst)의 제1전극(CE1)은 제1방향(DR1)으로 연장될 수 있다. 이 경우, 제2전극(CE2)은 스토리지 개구부를 구비하지 않을 수 있다. 제1전극(CE1)은 제1연결컨택홀(CNT1-1)을 통해 제1중간연결전극(155)과 연결될 수 있다.
제1중간연결전극(155)은 제1연결컨택홀(CNT1-1)을 통해 제1전극(CE1)과 연결되며, 제2연결컨택홀(CNT1-2)을 통해 노드연결선(166)과 연결될 수 있다. 보상 소스영역(S3)은 제1중간연결전극(155)과 노드연결선(166)을 통해 구동 게이트전극(G1)과 연결될 수 있다. 또한, 노드연결선(166)은 제2컨택홀(CNT2)을 통해 제1초기화 드레인영역(D4)과 연결될 수 있다.
일 실시예에 있어서, 초기화전압선(VIL) 및 이전스캔선(SLp)은 중첩될 수 있다. 이 경우, 초기화전압선(VIL)은 제2스캔선(SL2) 중 하부스캔선(143)과 동일층에 배치될 수 있다. 또한, 초기화전압선(VIL)은 제1스캔선(SL1)과 이격되어 배치될 수 있다.
도 11a 및 도 11b를 참조하면, 연결배선은 제1방향(DR1)으로 연장된 제1배선(FL1') 및 제2방향(DR2)으로 연장된 제2배선(FL2')을 포함할 수 있다. 제1배선(FL1') 및 제2배선(FL2')은 돌출부를 구비할 수 있다.
일 실시예에서, 제1배선(FL1')은 제3연결전극(169)과 중첩될 수 있다. 이 경우, 제1배선(FL1')은 제3연결전극(169)의 연장 방향을 따라 연속적으로 배치될 수 있다. 다른 실시예에서, 제1배선(FL1')은 구동전압선(PL)과 중첩될 수 있다. 또한 제1배선(FL1')은 화소전극(310)과 중첩될 수 있다.
제2배선(FL2')은 제2방향(DR2)으로 연장될 수 있다. 구체적으로, 제2배선(FL2')은 발광제어선(EM)과 연속적으로 중첩하면서 배치될 수 있다.
본 실시예에 있어서, 제1배선(FL1')과 제2배선(FL2')은 상이한 층에 배치될 수 있다. 예를 들어, 제1배선(FL'1)은 차폐전극(173)과 동일한 층에 배치되고, 제2배선(FL2')은 제2스캔선(SL2) 중 상부스캔선(153)과 동일한 층에 배치될 수 있다. 구체적으로, 제2배선(FL2')은 제1층간절연층(114)과 제2층간절연층(116) 사이에 배치될 수 있다.
도 11a, 도 11b, 및 도 13을 참조하면, 제1배선(FL1')과 제2배선(FL2')은 표시영역 내 컨택홀들을 통해 연결될 수 있다. 예를 들어, 제1배선(FL1')은 제1중간컨택홀(CNTa)을 통해 제2중간연결전극(164)과 연결될 수 있다. 제2중간연결전극(164)은 제2중간컨택홀(CNTb)을 통해 제2배선(FL2')과 연결될 수 있다. 따라서, 제2배선(FL2')에서 제1배선(FL1')으로 데이터 신호가 전달될 수 있다. 본 실시예에서, 연결배선 중 제2배선(FL2')을 발광제어선(EM)에 중첩하도록 상부스캔선(153)과 동일층에 배치하여 공간을 활용할 수 있다. 또한, 스캔선과의 혼선을 방지할 수 있다.
이와 같은 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
FL1, FL2: 제1부분, 제2부분
FL1', FL2': 제1배선, 제2배선
FL3: 제3부분
FLB1, FLB2: 제1돌출부, 제2돌출부
FOL: 팬아웃배선
110: 기판
111: 버퍼층
112: 제1게이트절연층
113: 제2게이트절연층
114: 제1층간절연층
115: 제3게이트절연층
116: 제2층간절연층
118: 제1평탄화층
119: 제2평탄화층
119-1: 제3평탄화층
120: 화소정의막
155: 제1중간연결전극
164: 제2중간연결전극
167, 168, 169: 제1연결전극, 제2연결전극, 제3연결전극
173: 차폐전극
177: 상부연결전극
310: 화소전극
320: 중간층
330: 대향전극

Claims (20)

  1. 표시요소가 배치된 표시영역, 상기 표시영역의 외측에 패드부를 구비한 비표시영역을 포함하는 기판;
    상기 표시영역에 배치되며, 실리콘 반도체를 포함하는 제1반도체층 및 상기 제1반도체층과 절연된 제1게이트전극을 포함하는 제1박막트랜지스터;
    상기 제1게이트전극 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층 및 상기 제2반도체층과 절연된 제2게이트전극을 포함하는 제2박막트랜지스터;
    상기 제2게이트전극 상에 제1방향으로 연장된 제1전압선;
    상기 제1전압선과 이격되어 배치된 데이터선; 및
    상기 표시영역 내에서, 상기 데이터선을 상기 패드부와 연결하는 연결배선;을 포함하고,
    상기 연결배선은 상기 제1방향으로 연장된 제1부분 및 상기 제1방향과 교차하는 제2방향으로 연장된 제2부분을 포함하며,
    상기 제1부분은 상기 제1전압선과 중첩된, 표시 장치.
  2. 제1항에 있어서,
    상기 표시요소는 화소전극 및 대향전극을 구비하여 상기 연결배선 상에 배치되며,
    상기 화소전극은 상기 제1부분과 중첩하는, 표시 장치.
  3. 제1항에 있어서,
    상기 제2부분과 중첩하며, 상기 제2방향으로 연장된 제2전압선;을 더 포함하는, 표시 장치.
  4. 제3항에 있어서,
    상기 제2반도체층은 상기 제1게이트전극을 덮는 제1절연층 상에 배치되며,
    상기 제2전압선은 상기 제1절연층 상에 배치된, 표시 장치.
  5. 제3항에 있어서,
    상기 제2부분과 중첩하며 상기 제2방향으로 연장되는 스캔선;을 더 포함하는, 표시 장치.
  6. 제3항에 있어서,
    상기 제1부분은 상기 제2방향으로 돌출되어 상기 제2전압선과 중첩하는 제1돌출부를 포함하는, 표시 장치.
  7. 제3항에 있어서,
    상기 제2게이트전극을 덮는 제2절연층 상에 배치되며, 상기 제1게이트전극과 컨택홀을 통해 연결된 노드연결선;
    상기 노드연결선을 덮는 제1평탄화층; 및
    상기 제1평탄화층 상부에 상기 노드연결선과 중첩되며, 상기 제2전압선과 연결된 차폐전극;을 더 포함하는, 표시 장치.
  8. 제7항에 있어서,
    상기 연결배선은 상기 차폐전극과 동일층에 배치되는, 표시 장치.
  9. 제3항에 있어서,
    상기 제2박막트랜지스터는 상기 제2반도체층과 중첩되도록 상기 제2반도체층 하부에 배치된 제3게이트전극을 더 포함하는, 표시 장치.
  10. 제9항에 있어서,
    상기 제2전압선은 상기 제3게이트전극과 동일층에 배치된, 표시 장치.
  11. 제1항에 있어서,
    상기 제2부분은 상기 제1방향으로 돌출되어 상기 제1전압선과 중첩하는 제2돌출부를 포함하는, 표시 장치.
  12. 제1항에 있어서,
    상기 제1전압선 및 상기 연결배선 사이에 제1평탄화층;을 더 포함하는, 표시 장치.
  13. 제12항에 있어서,
    상기 제1전압선 및 상기 연결배선 사이에 제2평탄화층;을 더 포함하는, 표시 장치.
  14. 제1항에 있어서,
    상기 제1게이트전극과 동일층에 배치된 하부전극 및 상기 제2반도체층과 동일층에 배치된 상부전극을 포함하는 부스트 커패시터;를 더 포함하는, 표시 장치.
  15. 제1항에 있어서,
    상기 연결배선은 상기 제1방향으로 연장되고 상기 패드부와 연결된 제3부분을 포함하고,
    상기 데이터선은 상기 비표시영역에서 상기 제1부분과 연결된, 표시 장치.
  16. 표시영역, 상기 표시영역의 외측에 패드부를 구비한 비표시영역을 포함하는 기판;
    상기 표시영역에 배치되며, 실리콘 반도체를 포함하는 제1반도체층 및 상기 제1반도체층과 절연된 제1게이트전극을 포함하는 제1박막트랜지스터;
    상기 제1게이트전극 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층 및 상기 제2반도체층과 절연된 제2게이트전극을 포함하는 제2박막트랜지스터;
    상기 제2게이트전극 상에 배치되며 제1방향으로 연장된 제1전압선;
    상기 제1전압선 상에서 상기 제1방향으로 연장된 제1배선;
    상기 제1배선과 교차하는 제2방향으로 연장되고, 상기 제1게이트전극과 동일층에 배치되는 제1신호선; 및
    상기 제1신호선과 중첩되고, 상기 제2방향으로 연장되는 제2배선;을 포함하고,
    상기 제1배선은 상기 제2배선과 상기 표시영역 내에서 컨택홀을 통해 연결된, 표시 장치.
  17. 제16항에 있어서,
    상기 표시영역에 화소전극 및 대향전극을 구비한 표시요소;를 더 포함하고,
    상기 제1배선은 상기 화소전극과 중첩된, 표시 장치.
  18. 제16항에 있어서,
    상기 제1게이트전극을 덮는 제1절연층; 및
    상기 제2게이트전극을 덮는 제2절연층;을 더 포함하고,
    상기 제2배선은 상기 제1절연층과 상기 제2절연층 사이에 배치된, 표시 장치.
  19. 제18항에 있어서,
    상기 제1절연층 상에 배치된 제1연결전극; 및
    상기 제1연결전극과 제1컨택홀로 연결되며, 상기 제2절연층 상에 배치된 제2연결전극;을 더 포함하고,
    상기 제1게이트전극은 상기 제1연결전극과 제2컨택홀을 통해 연결되며,
    상기 제2연결전극은 상기 제2반도체층과 제3컨택홀을 통해 연결된, 표시 장치.
  20. 제16항에 있어서,
    상기 제1방향으로 연장된 데이터선;을 더 포함하고,
    상기 데이터선은 상기 제1배선 및 상기 제2배선을 통해 상기 패드부와 연결된, 표시 장치.
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