KR102654921B1 - 디스플레이 장치 - Google Patents

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Abstract

본 발명의 일 실시예는, 화상을 구현하는 디스플레이영역을 포함하는 기판; 상기 디스플레이영역에 배치되며, 실리콘 반도체를 포함하는 제1반도체층 및 상기 제1반도체층과 절연된 제1게이트전극을 포함하는 제1박막트랜지스터; 상기 제1게이트전극을 덮는 제1층간절연층; 상기 제1층간절연층 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층 및 상기 제2반도체층과 절연된 제2게이트전극을 포함하는 제2박막트랜지터; 상기 제2반도체층의 일부는 상기 제1층간절연층을 관통하는 제1콘택홀에 삽입되어 상기 제1반도체층과 전기적으로 연결되는, 디스플레이 장치를 개시한다.

Description

디스플레이 장치{Display apparatus}
본 발명의 실시예들은 디스플레이 장치에 관한 것으로서, 더 상세하게는 실리콘 반도체를 포함하는 박막트랜지스터 및 산화물 반도체를 포함하는 박막트랜지스터로 구동되는 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 디스플레이소자 및 디스플레이소자에 인가되는 전기적 신호를 제어하기 위한 구동 회로를 포함한다. 구동 회로는 박막트랜지스터(TFT; Thin Film Transistor), 스토리지 커패시터 및 복수의 배선들을 포함한다.
디스플레이소자의 발광 여부 및 발광 정도를 정확하게 제어하기 위해, 하나의 디스플레이소자에 전기적으로 연결되는 박막트랜지스터들의 개수가 증가하였다. 이에 따라, 디스플레이 장치의 고집적화 및 소비전력의 문제를 해결하기 위한 연구가 활발히 진행되고 있다.
본 발명의 실시예들은 실리콘 반도체를 포함하는 박막트랜지스터 및 산화물 반도체를 포함하는 박막트랜지스터로 구동되어 디스플레이 장치의 소비전력을 낮출 수 있으면서도 고집적화가 가능한 디스플레이 장치를 제공하고자 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 화상을 구현하는 디스플레이영역을 포함하는 기판;
상기 디스플레이영역에 배치되며, 실리콘 반도체를 포함하는 제1반도체층 및 상기 제1반도체층과 절연된 제1게이트전극을 포함하는 제1박막트랜지스터; 상기 제1게이트전극을 덮는 제1층간절연층; 상기 제1층간절연층 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층 및 상기 제2반도체층과 절연된 제2게이트전극을 포함하는 제2박막트랜지스터; 상기 제2반도체층의 일부는 상기 제1층간절연층을 관통하는 제1콘택홀에 삽입되어 상기 제1반도체층과 연결된, 디스플레이 장치를 개시한다.
일 실시예에 있어서, 상기 제1반도체층은 제1채널영역과, 상기 제1채널영역 양측에 배치되어 불순물이 도핑된 제1소스영역 및 제1드레인영역을 포함하고, 상기 제2반도체층은 제2채널영역과, 상기 제2채널영역 양측에 배치되어 도전성화된 제2소스영역 및 제2드레인영역을 포함하며, 상기 제2소스영역 및 제2드레인영역 중 하나가 상기 제1콘택홀에 삽입되어, 상기 제1소스영역 및 제1드레인영역 중 하나에 컨택될 수 있다.
일 실시예에 있어서, 상기 제1반도체층과 상기 제1게이트전극 사이에 배치된 제1게이트절연층;을 더 포함하고, 상기 제1콘택홀은 상기 제1층간절연층 및 상기 제1게이트절연층을 관통하여, 상기 제1반도체층의 일부를 노출시킬 수 있다.
일 실시예에 있어서, 상기 제1박막트랜지스터와 중첩되도록 배치된 스토리지 커패시터;를 더 포함하며, 상기 스토리지 커패시터는 하부전극, 상기 하부전극과 중첩되도록 배치된 상부전극, 및 상기 하부전극과 상부전극 사이에 배치된 제2게이트절연층을 포함하고, 상기 하부전극은 상기 제1게이트전극과 일체(一體)로 구비될 수 있다.
일 실시예에 있어서, 상기 제2게이트전극 상에 배치된 제2층간절연층; 및 상기 제2층간절연층 상에 배치된 노드연결선;을 더 포함하며, 상기 노드연결선은 상기 제2층간절연층, 상기 제1층간절연층을 관통하는 제2콘택홀에 삽입되어 상기 제1게이트전극과 연결될 수 있다.
일 실시예에 있어서, 상기 제1반도체층과 동일층에 배치되며, 실리콘 반도체를 포함하는 제3반도체층 및 상기 제3반도체층과 절연된 제3게이트전극을 포함하는 제3박막트랜지스터; 상기 제2게이트전극 상에 배치된 제2층간절연층; 및 상기 제2층간절연층 상에 배치된 연결전극;을 더 포함하며, 상기 연결전극은 상기 제2층간절연층, 상기 제1층간절연층을 관통하는 제3콘택홀에 삽입되어 상기 제3반도체층과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제1게이트전극을 덮는 제2게이트절연층; 및 상기 제2게이트절연층 상에 배치된 제1하부연결전극;을 더 포함하며, 상기 제1하부연결전극은 상기 제2게이트절연층을 관통하는 제1하부콘택홀에 삽입되어 상기 제1반도체층과 전기적으로 연결되며, 상기 제2반도체층의 일부는 상기 제1콘택홀에 삽입되어 상기 제1하부연결전극과 컨택될 수 있다.
일 실시예에 있어서, 상기 제1게이트전극을 하부전극으로 하고, 상기 제2게이트절연층 상에 상기 제1게이트전극과 중첩 배치되는 상부전극을 포함하는 스토리지 커패시터;를 더 포함하고, 상기 제1하부연결전극은 상기 상부전극과 동일물질로 동일층에 배치되며, 상기 제1콘택홀과 상기 제1하부콘택홀은 중첩되어 배치될 수 있다.
일 실시예에 있어서, 상기 제1층간절연층 상에 배치되어, 상기 제2반도체층과 동일물질로 형성된 제2하부연결전극; 상기 제2게이트전극 상에 배치된 제2층간절연층; 및 상기 제2층간절연층 상에 배치된 노드연결선;을 더 포함하며, 상기 제2하부연결전극은 상기 제1층간절연층을 관통하는 제2하부콘택홀에 삽입되어 상기 제1게이트전극과 연결되며, 상기 노드연결선은 상기 제2층간절연층을 관통하는 제2상부콘택홀에 삽입되어 상기 제2하부연결전극과 연결될 수 있다.
일 실시예에 있어서, 상기 제2하부콘택홀과 상기 제2상부콘택홀은 중첩되어 배치될 수 있다.
일 실시예에 있어서, 상기 제1반도체층과 동일층에 배치되며, 실리콘 반도체를 포함하는 제3반도체층 및 상기 제3반도체층과 절연된 제3게이트전극을 포함하는 제3박막트랜지스터; 상기 제1층간절연층 상에 배치되어, 상기 제2반도체층과 동일물질로 형성된 제3하부연결전극; 상기 제2게이트전극 상에 배치된 제2층간절연층; 및 상기 제2층간절연층 상에 배치된 연결전극;을 더 포함하며, 상기 제3하부연결전극은 상기 제1층간절연층을 관통하는 제3하부콘택홀에 삽입되어 상기 제3반도체층과 전기적으로 연결되며, 상기 연결전극은 상기 제2층간절연층의 제3상부콘택홀에 삽입되어 상기 제3하부연결전극과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제3하부콘택홀과 상기 제3상부콘택홀은 중첩되어 배치될 수 있다.
일 실시예에 있어서, 상기 제2게이트전극을 덮는 제2층간절연막; 상기 제2층간절연막 상에 배치된 전압구동선; 및 상기 전압구동선을 덮는 제1평탄화층;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1평탄화층 상에 배치되며, 화소전극, 유기발광층을 포함하는 중간층, 대향전극이 순차 적층된 유기발광소자;를 포함할 수 있다.
일 실시예에 있어서, 상기 제1평탄화막 상에 배치된 상부 배선; 상기 상부 배선을 덮는 제2평탄화층; 및 상기 제2평탄화층 상에 배치되며, 화소전극, 유기발광층을 포함하는 중간층, 대향전극이 순차 적층된 유기발광소자;를 포함할 수 있다.
본 발명의 다른 실시예는, 기판 상에 복수의 화소를 구비하여 화상을 구현하는 디스플레이 장치에 있어서, 각 화소는, 상기 기판 상에 배치되며, 실리콘 반도체를 포함하는 제1반도체층 및 상기 제1반도체층과 제1게이트절연층에 의해서 절연된 제1게이트전극을 포함하는 제1박막트랜지스터; 상기 제1게이트전극을 덮는 제1층간절연층; 상기 제1층간절연층 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층 및 상기 제2반도체층과 제3게이트절연층에 의해서 절연된 제2게이트전극을 포함하는 제2박막트랜지터; 상기 제2반도체층의 일부는 상기 제1층간절연층을 관통하는 제1콘택홀에 삽입되어 상기 제1반도체층과 전기적으로 연결되는, 디스플레이 장치를 개시한다.
일 실시예에 있어서, 상기 제3게이트절연층의 일방향의 폭은 상기 제2게이트전극의 폭과 실질적으로 동일할 수 있다.
일 실시예에 있어서, 상기 제1반도체층은 불순물이 도핑된 제1소스영역 및 제2드레인영역을 포함하며, 상기 제1콘택홀은 상기 제1층간절연층 및 상기 제1게이트절연층을 관통하며, 상기 제1소스영역 또는 제1드레인영역을 노출할 수 있다.
일 실시예에 있어서, 상기 제2반도체층은 도전성화된 제2소스영역 및 제2드레인영역을 포함하며, 상기 제2소스영역 또는 상기 제2드레인영역이 상기 제1콘택홀에 삽입될 수 있다.
일 실시예에 있어서, 상기 제1박막트랜지스터와 중첩되도록 배치된 스토리지 커패시터;를 더 포함하며, 상기 스토리지 커패시터는 하부전극, 상기 하부전극과 중첩되도록 배치된 상부전극, 및 상기 하부전극과 상부전극 사이에 배치된 제2게이트절연층을 포함하고, 상기 하부전극은 상기 제1게이트전극과 일체(一體)로 구비될 수 있다.
일 실시예에 있어서, 제2게이트전극을 덮는 제2층간절연층; 상기 제2층간절연층 상에 배치된 노드연결선; 및 상기 제2층간절연층, 상기 제1층간절연층, 및 상기 제2게이트절연층을 관통하는 제2콘택홀;을 포함하며, 상기 노드연결선은 상기 제2콘택홀에 삽입되어 상기 제1게이트전극과 컨택되고, 상기 상부전극은 단일 폐곡선 형상의 스토리지 개구부를 포함하며, 상기 제2콘택홀은 상기 스토리지 개구부 내에 배치될 수 있다.
일 실시예에 있어서, 상기 제1반도체층과 동일층에 배치되며, 실리콘 반도체를 포함하는 제3반도체층 및 상기 제3반도체층과 상기 제1게이트절연층에 의해서 절연된 제3게이트전극을 포함하는 제3박막트랜지스터; 상기 제2게이트전극 상에 배치된 제2층간절연층; 상기 제2층간절연층 상에 배치된 연결전극; 및 상기 연결전극과 연결된 유기발광소자;을 더 포함하며, 상기 연결전극은 상기 제2층간절연층, 상기 제1층간절연층을 관통하는 제3콘택홀에 삽입되어 상기 제3반도체층과 전기적으로 연결될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 디스플레이소자를 구동하는 구동 회로가 실리콘 반도체로 구성된 제1박막트랜지스터 및 산화물 반도체로 구성된 제2박막트랜지스터를 포함하도록 구성함으로써, 소비 전력이 낮은 고해상도 디스플레이 장치를 제공할 수 있다.
또한, 서로 다른층에 배치된 산화물 반도체로 구비된 제2반도체층과 실리콘 반도체로 구비된 제1반도체층을 브릿지 배선에 의하지 않고 제1콘택홀을 통해서 연결되는 바, 화소 회로의 배치 공간이 줄어들 수 있어 고집적화를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 2는 도 1의 디스플레이 장치에 구비된 하나의 화소의 등가 회로도이다.
도 3a은 하나의 화소에 배치된 복수의 박막트랜지스터들, 스토리지 커패시터의 위치를 개략적으로 나타낸 배치도이다.
도 3b는 인접한 두 화소에 배치된 복수의 박막트랜지스터들, 스토리지 커패시터의 위치를 개략적으로 나타낸 배치도이다.
도 4는 도 3a을 I-I', 및 II-II'으로 자른 단면도이다.
도 5는 본 발명의 실시예들과 비교하기 위한 비교예를 나타낸 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 디스플레 장치를 개략적으로 나타낸 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 디스플레 장치를 개략적으로 나타낸 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 디스플레 장치를 개략적으로 나타낸 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 디스플레 장치를 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
기판(110)의 디스플레이영역(DA)에는 유기발광소자(organic light-emitting device, OLED)와 같은 다양한 디스플레이소자를 구비한 화소(PX)들이 배치될 수 있다. 기판(110)의 주변영역(PA)에는 디스플레이영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다. 이하에서는 편의상 디스플레이소자로서 유기발광소자를 구비하는 디스플레이 장치에 대해 설명한다. 하지만, 본 발명이 이에 한정되는 것은 아니며, 액정표시장치, 전기영동표시장치, 무기 EL 표시장치 등 다양한 방식의 디스플레이 장치에 적용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치에 구비된 하나의 화소의 등가 회로도이다.
도 2를 참조하면, 화소(PX)는 신호선들(131, 133, 151, 153, 155, 161), 신호선들에 연결되어 있는 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(storage capacitor, Cst), 초기화전압선(141), 구동전압선(165) 및 유기발광소자(OLED)를 포함한다.
도 2에서는 하나의 화소(PX) 마다 신호선들(131, 133, 151, 153, 155, 161), 초기화전압선(141) 및 구동전압선(165)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(131, 133, 151, 153, 155, 161) 중 적어도 어느 하나, 초기화전압선(141) 또는/및 구동전압선(165)은 이웃하는 화소들에서 공유될 수 있다.
박막트랜지스터는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
도 2에서는 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 및 제2초기화 박막트랜지스터(T7)은 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비되는 것으로 도시하고 있다. 그러나, 본 발명은 이에 한정되지 않는다. 예컨대, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 보상 박막트랜지스터(T3) 및 제1초기화 박막트랜지스터(T4)는 NMOS로 구비되며, 나머지는 PMOS로 구비될 수도 있다. 또는, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비되거나, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 모두 NMOS로 구비될 수 있는 등 다양한 변형이 가능하다.
신호선은 제1스캔신호(Sn)를 전달하는 제1스캔선(131), 제2스캔신호(Sn')을 전달하는 제2스캔선(153), 제1초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(151), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(133), 제2초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(155), 및 제1스캔선(131)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(161)을 포함한다.
구동전압선(165)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압선(141)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(C1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(165)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 제1스캔선(131)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터선(161)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(165)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 제1스캔선(131)을 통해 전달받은 제1스캔신호(Sn)에 따라 턴-온되어 데이터선(161)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 제2스캔선(153)에 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 스토리지 커패시터(Cst)의 하부전극(C1), 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 제2스캔선(153)을 통해 전달받은 제2스캔신호(Sn')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4)은 이전 스캔선(151)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극(S4)은 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극(S7)과 초기화전압선(141)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 하부전극(C1), 보상 박막트랜지스터(T3)의 보상 소스전극(S3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔선(151)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광제어선(133)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 구동전압선(165)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광제어선(133)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극(D7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(133)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2초기화 박막트랜지스터(T7)의 제2초기화 게이트전극(G7)은 이후 스캔선(155)에 연결되어 있고, 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극(D7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 유기발광소자(OLED)의 화소전극에 연결되어 있으며, 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극(S7)은 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극(S4) 및 초기화전압선(141)에 연결되어 있다. 제2초기화 박막트랜지스터(T7)는 이후 스캔선(155)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 유기발광소자(OLED)의 화소전극을 초기화시킨다.
도 2에서는 제2초기화 박막트랜지스터(T7)가 이후 스캔선(155)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제2초기화 박막트랜지스터(T7)는 발광제어선(133)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다. 한편, 도 2의 소스전극들(S1~S7) 및 드레인전극들(D1~D4)은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔선(151)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 초기화전압선(141)으로부터 공급되는 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1스캔선(131) 및 제2스캔선(153)을 통해 제1스캔신호(Sn) 및 제2스캔신호(Sn')가 공급되면, 제1스캔신호(Sn) 및 제2스캔신호(Sn')에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(161)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(133)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기발광소자(OLED)에 공급된다.
본 실시예에서는 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다.
구체적으로, 디스플레이장치의 밝기에 직접적으로 영향을 미치는 구동 박막트랜지스터의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결되는 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 및 제2초기화 박막트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트전극(G1)으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 3a는 본 발명의 일 실시예에 따른 디스플레이 장치의 하나의 화소에 배치된 복수의 박막트랜지스터들, 스토리지 커패시터의 위치를 개략적으로 나타낸 배치도이다. 도 3b는 인접한 두 개의 화소에 배치된 복수의 박막트랜지스터들, 스토리지 커패시터의 위치를 개략적으로 나타낸 배치도이다. 도 4는 도 3a를 I-I', 및 II-II'으로 자른 단면도이다.
도 3a을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치의 화소는 제1방향을 따라 연장된 제1스캔선(131), 제2스캔선(153), 이전 스캔선(151), 이후 스캔선(155), 발광제어선(133), 및 초기화 전압선(141)을 포함하고, 상기 제1스캔선(131), 제2스캔선(153), 이전 스캔선(151), 이후 스캔선(155), 발광제어선(133), 및 초기화 전압선(141)과 교차되도록 제2방향을 따라 연장된 데이터선(161) 및 구동전압선(165)를 포함한다. 도 3a에서는 하나의 화소에 하나의 데이터선(161)만이 배치되는 것으로 도시하고 있으나, 도 3b에서와 같이 하나의 화소에는 제2방향을 따라 연장된 추가 데이터선(163)이 더 배치될 수 있다.
또한, 화소에는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2초기화 박막트랜지스터(T7), 스토리지 커패시터(Cst)를 포함할 수 있다.
본 실시예에서, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 및 발광제어 박막트랜지스터(T6)는 실리콘 반도체를 포함하는 박막트랜지스터로 구비되어 있다.
그리고, 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 제2초기화 박막트랜지스터(T7)는 산화물 반도체를 포함하는 박막트랜지스터로 구비되어 있다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 및 발광제어 박막트랜지스터(T6)의 반도체층은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 상기 반도체층은 다결정 실리콘으로 형성될 수 있다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 및 발광제어 박막트랜지스터(T6)의 반도체층은 기판(110) 상에 배치된 버퍼층(111, 도 4 참조) 상에 배치될 수 있다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 및 발광제어 박막트랜지스터(T6)의 반도체층은 서로 연결되며 다양한 형상으로 굴곡질 수 있다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 및 발광제어 박막트랜지스터(T6)의 반도체층은 각각 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당한다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
구동 박막트랜지스터(T1)는 구동 반도체층 및 구동 게이트전극(G1)을 포함한다. 구동 반도체층은 구동 채널영역(A1), 구동 채널영역(A1)의 양측의 구동 소스영역(S1) 및 구동 드레인영역(D1)을 포함한다. 구동 반도체층은 굴곡된 형상을 가져, 구동 채널영역(A1)은 다른 채널영역(A2 내지 A7)보다 길게 형성될 수 있다. 예컨대, 구동 반도체층이 오메가 또는 알파벳 "S"와 같이 복수 회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역(A1)이 길게 형성되므로, 구동 게이트전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광소자(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다. 구동 게이트전극(G1)은 아일랜드 타입으로, 상기 구동 채널영역(A1)과 제1게이트절연층(112, 도 4참조)을 사이에 두고 중첩되도록 구비된다.
스토리지 커패시터(Cst)는 상기 구동 박막트랜지스터(T1)와 중첩되도록 배치된다. 스토리키 커패시터(Cst)는 하부전극(C1) 및 상부전극(C2)를 포함한다. 상기 구동 게이트전극(G1)은 구동 박막트랜지스터(T1)의 게이트전극으로서의 기능뿐만 아니라, 스토리지 커패시터(Cst)의 하부전극(C1)으로서의 기능도 수행할 수 있다. 즉, 구동 게이트전극(G1)과 하부전극(C1)은 일체(一體)인 것으로 이해될 수 있다. 스토리지 커패시터(Cst)의 상부전극(C2)은 상기 하부전극(C1)과 제2게이트절연층(113, 도 4참조)을 사이에 두고 중첩되도록 구비된다. 이 때, 제2게이트절연층(113)이 스토리지 커패시터(Cst)의 유전체층의 역할을 할 수 있다. 상부전극(C2)은 스토리지 개구부(SOP)를 구비할 수 있다. 스토리지 개구부(SOP)는 상부전극(C2)의 일부가 제거되어 형성된 것으로, 단일 폐곡선(closed curve) 형태를 가질 수 있다. 노드연결선(166)은 스토리지 개구부(SOP) 내에 배치된 관통홀(CNT2)를 통해서 하부전극(C1)과 연결될 수 있다. 상부전극(C2)는 구동전압선(165)와 제7콘택홀(CNT7)을 통해서 연결될 수 있다.
스위칭 박막트랜지스터(T2)는 스위칭 반도체층 및 스위칭 게이트전극(G2)을 포함한다. 스위칭 반도체층은 스위칭 채널영역(A2), 스위칭 채널영역(A2)의 양측의 스위칭 소스영역(S2) 및 스위칭 드레인영역(D2)을 포함한다. 스위칭 소스영역(S2)은 데이터선(161)과 제4콘택홀(CNT4)과 연결되며, 스위칭 드레인영역(D2)은 구동 소스영역(S1)과 연결된다. 스위칭 게이트전극(G2)은 제1스캔선(131)의 일부로 구비된다.
동작제어 박막트랜지스터(T5)는 동작제어 반도체층 및 동작제어 게이트전극(G5)을 포함한다. 동작제어 반도체층은 동작제어 채널영역(A5), 동작제어 채널영역(A5)의 양측의 동작제어 소스영역(S5) 및 동작제어 드레인영역(D5)을 포함한다. 동작제어 소스영역(S5)은 구동전압선(165)과 제5콘택홀(CNT5)을 통해서 연결되며, 동작제어 드레인영역(D5)은 구동 소스영역(S1)과 연결될 수 있다. 동작제어 게이트전극(G5)은 발광제어선(133)의 일부로 구비된다.
발광제어 박막트랜지스터(T6)은 발광제어 반도체층 및 발광제어 게이트전극(G6)를 포함한다. 발광제어 반도체층은 발광제어 채널영역(A6), 발광제어 채널영역(A6)의 양측의 발광제어 소스영역(S6) 및 발광제어 드레인영역(D6)을 포함한다. 발광제어 소스영역(S6)은 구동 드레인영역(D1)과 연결되며, 발광제어 드레인영역(D6)은 연결전극(167)과 제3콘택홀(CNT3)을 통해서 연결될 수 있다. 연결전극(167)은 유기발광소자(OLED)의 화소전극(310, 도 4참조)과 연결될 수 있다. 발광제어 게이트전극(G6)은 발광제어선(133)의 일부로 구비된다.
상기 실리콘 반도체를 포함하는 박막트랜지스터들(T1, T2, T5, T6) 상에는 제1층간절연층(114, 도 4 참조)이 배치되며, 상기 제1층간절연층(114) 상에는 산화물 반도체를 포함하는 박막트랜지스터들(T3, T4, T7)이 배치될 수 있다.
보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 및 제2초기화 박막트랜지스터(T7)의 반도체층은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 상기 반도체층은 산화물 반도체로 형성될 수 있다.
반도체층은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 플라즈마 처리에 의해서 캐리어 농도가 높아진 영역일 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당한다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
보상 박막트랜지스터(T3)는 산화물 반도체를 포함하는 보상 반도체층 및 보상 게이트전극(G3)을 포함한다. 보상 반도체층은 보상 채널영역(A3), 및 보상 채널영역(A3)의 양측의 보상 소스영역(S3) 및 보상 드레인영역(D3)을 포함한다. 보상 소스영역(S3)은 노드연결선(166)을 통해서 구동 게이트전극(G1)과 브릿지 연결될 수 있다. 노드연결선(166)의 일단은 보상 소스영역(S3)과 제8콘택홀(CNT8)을 통해서 연결되며, 노드연결선(166)의 타단은 구동 게이트전극(G1)과 제9콘택홀(CNT9)을 통해서 연결될 수 있다. 또한, 보상 소스영역(S3)은 같은 층에 배치된 제1초기화 반도체층과 연결된다. 보상 드레인영역(D3)은 제1콘택홀(CNT1)을 통해서 구동 반도체층 및 발광제어 반도체층과 연결될 수 있다. 보상 게이트전극(G3)은 제1스캔선(131)의 일부로 구비된다.
제1초기화 박막트랜지스터(T4)는 산화물 반도체를 포함하는 제1초기화 반도체층(AO4) 및 제1초기화 게이트전극(G4)를 포함한다. 제1초기화 반도체층은 제1초기화 채널영역(A4), 제1초기화 채널영역(A4)의 양측의 제1초기화 소스영역(S4) 및 제1초기화 드레인영역(D4)를 포함한다. 제1초기화 소스영역(S4)은 제6콘택홀(CNT6)을 통해서 초기화전압선(141)과 연결될 수 있으며, 제1초기화 드레인영역(D4)은 노드연결선(166)을 통해서 구동 게이트전극(G1)과 브릿지 연결될 수 있다. 제1초기화 게이트전극(G4)은 이전 스캔선(151)의 일부로 구비된다.
제2초기화 박막트랜지스터(T7)는 산화물 반도체를 포함하는 제2초기화 반도체층 및 제1초기화 게이트전극(G7)을 포함한다. 제2초기화 반도체층은 제1초기화 채널영역(A7), 제2초기화 채널영역(A7)의 양측의 제2초기화 소스영역(S7) 및 제2초기화 드레인영역(D7)를 포함한다. 제2초기화 소스영역(S7)은 제6콘택홀(CNT6)을 통해서 초기화전압선(141)과 연결될 수 있으며, 제2초기화 드레인영역(D7)은 제3콘택홀(CNT3)을 통해서 발광제어 드레인영역(D6)과 연결될 수 있다. 제2초기화 게이트전극(G7)은 이후 스캔선(155)의 일부로 구비된다.
상기 보상 반도체층과 보상 게이트전극(G3), 제1초기화 반도체층과 제1초기화 게이트전극(G4),및 제2초기화 반도체층과 제2초기화 게이트전극(G7) 사이에는 각각의 채널영역과 대응되도록 제3게이트절연층(115, 도 4 참조)이 배치된다.
상기 산화물 반도체를 포함하는 박막트랜지스터들(T3, T4, T7) 상에는 제2층간절연층(116, 도 4 참조)이 배치될 수 있으며, 제2층간절연층(116) 상부에는 데이터선(163) 및 구동전압선(165)이 배치될 수 있다.
일 실시예에 있어서, 제1스캔선(131) 및 발광제어선(133)은 구동 게이트전극(G1)과 동일층에 동일물질로 구비될 수 있으며, 초기화 전압선(141)은 스토리지 커패시터(Cst)의 상부전극(C2)과 동일층에 동일물질로 구비될 수 있다. 또한, 데이터선(161), 구동전압선(165), 노드연결선(166), 및 연결전극(167)은 동일층에 동일물질로 구비될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 예컨대, 초기화 전압선(141)은 구동 게이트전극(G1)과 동일층에 배치되는 등 다양한 변형이 가능할 수 있다.
본 발명의 실시예에 따른 디스플레이 장치는 도 3a를 참조하여 설명을 한 화소(PX)들은 동일한 형상의 화소(PX)들이 제1방향 및 제2방향을 따라 평행 이동한 형상으로 복수 개 배치될 수 있다.그러나, 본 발명은 이에 한정되지 않는다. 본 발명의 일 실시예에 따른 디스플레이 장치는 도 3b에서와 같이, 가상의 선(VL)을 기준으로 제1화소(PX1)에 대해서 대칭적인 형상을 갖는 제2화소(PX2)를 포함할 수 있다. 여기서, 가상의 선(VL)은 제1화소(PX1)와 제2화소(PX2) 사이에서 제2방향으로 연장된 선을 의미한다.
이하, 도 4를 참조하여 본 발명의 일 실시예에 따른 디스플레이 장치의 구조에 대해 적층 순서에 따라 구체적으로 설명한다. 도 4에서는 구동 박막트랜지스터(T1), 보상 박막트랜지스터(T3), 발광제어 박막트랜지스터(T6), 및 스토리지 커패시터(Cst)의 구조를 중심으로 도시되어 있으며, 일부 부재가 생략되어 있을 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치는 기판(110), 실리콘 반도체로 구비된 제1박막트랜지스터, 제1박막트랜지스터를 덮는 제1층간절연층(114), 및 산화물 반도체로 구비된 제2박막트랜지스터를 포함하며, 제1층간절연층(114)에는 제1반도체층의 일부에 대응되는 콘택홀이 구비되고, 상기 제2박막트랜지스터의 제2반도체층의 일부가 상기 콘택홀에 삽입되어 제1박막트랜지스터의 제1반도체층과 연결된다. 또한, 본 발명의 일 실시예에 따른 디스플레이 장치는 제3박막트랜지스터를 더 포함할 수 있다. 여기서, 제1박막트랜지스터는 구동 박막트랜지스터(T1)일 수 있으며, 제2박막트랜지스터는 보상 박막트랜지스터(T3)일 수 있다. 제3박막트랜지스터는 발광제어 박막트랜지스터(T6)일 수 있다.
또한, 디스플레이 장치는 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113), 제3게이트절연층(115), 제1층간절연층(114), 제2층간절연층(116), 및 평탄화층(118) 등 다양한 절연층을 더 포함할 수 있다.
기판(110)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(110)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(110)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다. 기판(110)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(110)은 유기물/무기물/유기물의 구조를 가질 수 있다.
버퍼층(111)은 기판(110)의 상면의 평활성을 높이는 역할을 할 수 있으며, 버퍼층(111)은 산화규소(SiOx)와 같은 산화막, 및/또는 질화규소(SiNx)와 같은 질화막으로 형성될 수 있다.
기판(110)과 버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(110) 등으로부터의 불순물이 실리콘 반도체층으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(111) 상에는 실리콘 반도체를 포함하는 반도체층, 구동 반도체층(AS1) 및 발광제어 반도체층(AS6) 등이 배치될 수 있다.
구동 반도체층(AS1)은 불순물이 도핑되어 도전성을 띄며 서로 이격되어 있는 구동 소스영역(S1) 및 구동 드레인영역(D1)과 이들 사이에 배치된 구동 채널영역(A1)을 포함할 수 있다. 상기 구동 소스영역(S1) 및 구동 드레인영역(D1)은 각각 구동 박막트랜지스터(T1)의 소스전극 및 드레인전극에 대응될 수 있으며, 구동 소스영역(S1) 및 구동 드레인영역(D1)은 그 위치가 서로 바뀔 수 있다.
발광제어 반도체층(AS6)은 불순물이 도핑되어 도전성을 띄며 서로 이격되어 있는 발광제어 소스영역(S6) 및 발광제어 드레인영역(D6)과 이들 사이에 배치된 발광제어 채널영역(A6)을 포함할 수 있다. 상기 발광제어 소스영역(S6) 및 발광제어 드레인영역(D6)은 각각 발광제어 박막트랜지스터(T6)의 소스전극 및 드레인전극에 대응될 수 있으며, 발광제어 소스영역(S6) 및 발광제어 드레인영역(D6)은 그 위치가 서로 바뀔 수 있다.
구동 반도체층(AS1) 상에는 구동 게이트전극(G1)이 배치되고, 발광제어 반도체층(AS6) 상에는 발광제어 게이트전극(G6)가 배치된다. 구동 반도체층(AS1)과 구동 게이트전극(G1)의 사이, 및 발광제어 반도체층(AS6)과 발광제어 게이트전극(G6)의 사이에는 제1게이트절연층(112)이 배치될 수 있다.
제1게이트절연층(112)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 구동 게이트전극(G1)은 구동 채널영역(A1)과 중첩하도록 배치되며, 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
구동 게이트전극(G1) 상에는 스토리지 커패시터(Cst)가 중첩되어 형성될 수 있다. 스토리지 커패시터(Cst)는 하부전극(C1) 및 상부전극(C2)을 포함한다. 하부전극(C1)과 상부전극(C2) 사이에는 제2게이트절연층(113)이 배치될 수 있다. 이 때, 구동 게이트전극(G1)은 구동 박막트랜지스터(T1)의 게이트전극으로서의 기능뿐만 아니라, 커패시터(Cst)의 하부전극(C1)으로서의 기능도 수행할 수 있다. 즉, 구동 게이트전극(G1)과 하부전극(C1)은 일체(一體)인 것으로 이해될 수 있다.
제2게이트절연층(113)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제2게이트절연층(113) 상에는 하부전극(C1)과 중첩되도록 상부전극(C2)이 배치된다. 상부전극(C2)은 스토리지 개구부(SOP)를 구비할 수 있다. 스토리지 개구부(SOP)는 상부전극(C2)의 일부가 제거되어 형성된 것으로, 단일 폐곡선(closed curve) 형태를 가질 수 있다. 스토리지 개구부(SOP) 내에는 제2게이트절연층(113)에 정의된 제2콘택홀(CNT2)이 배치될 수 있다. 상기 제2콘택홀(CNT2)을 통해서 구동 게이트전극(G1)과 노드연결선(166)이 연결될 수 있다. 상부전극(C2)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
상부전극(C2) 상에는 제1층간절연층(114)이 배치될 수 있다. 제1층간절연층(114)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1층간절연층(114)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제1층간절연층(114) 상에는 산화물 반도체를 포함하는 보상 반도체층(AO3)이 배치될 수 있다. 보상 반도체층(AO3)은 도전성을 가지며 서로 이격되어 있는 보상 소스영역(S3)과 보상 드레인영역(D3), 및 보상 소스영역(S3)과 보상 드레인영역(D3) 사이에 배치된 보상 채널영역(A3)을 포함할 수 있다.
보상 반도체층(AO3)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 일부 실시예에서, 보상 반도체층(AO3)은 ZnO에 인듐(In),갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체일 수 있다.
보상 소스영역(S3) 및 보상 드레인영역(D3)은 산화물 반도체의 캐리어 농도를 조절하여 도전성화하여 형성될 수 있다. 예컨대, 보상 소스영역(S3) 및 보상 드레인영역(D3)은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로서 형성될 수 있다.
보상 반도체층(AO3) 상에는 보상 게이트전극(G3)이 배치되며, 보상 반도체층(AO3)과 보상 게이트전극(G3) 사이에는 제3게이트절연층(115)이 배치될 수 있다. 보상 게이트전극(G3)은 보상 채널영역(A3)과 중첩되도록 배치되며, 제3게이트절연층(115)에 의해서 보상 반도체층(AO3)와 절연된다.
도면에서는 제3게이트절연층(115)의 폭이 보상 게이트전극(G3)의 폭보다 넓게 도시되어 있다. 이는 제3게이트절연층(115)과 보상 게이트전극(G3)의 형성 공정을 별도로 진행한 경우일 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 예컨대,일 방향에 있어서 제3게이트절연층(115)의 폭과 게이트전극(G3)의 폭이 실질적으로 동일하게 형성될 수도 있다. 예컨대, 제3게이트절연층(115)은 보상 게이트전극(G3)과 동일 마스크 공정을 통해 형성될 수 있으며, 따라서 제3게이트절연층(115)의 측면과 보상 게이트전극(G3)의 측면은 동일한 평면상에 배치될 수 있다.
제3게이트절연층(115)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제3게이트절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 보상 게이트전극(G3)은 제3게이트절연층(115) 상에 배치되며, 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
본 실시예에서, 보상 박막트랜지스터(T3)의 보상 반도체층(AO3)와 구동 박막트랜지스터(T1)의 구동 반도체층(AS1)은 제1콘택홀(CNT1)을 통해서 연결될 수 있다. 제1콘택홀(CNT1)은 제1층간절연층(114)을 관통하며 구비된다. 제1콘택홀(CNT1)은 제1층간절연층(114), 제2게이트절연층(113), 제1게이트절연층(112)을 관통하며, 구동 반도체층(AS1)의 일부를 노출시킬 수 있다. 보상 반도체층(AO3)의 일부가 상기 제1콘택홀(CNT1)에 삽입되어, 상기 구동 반도체층(AS1)과 전기적으로 연결될 수 있다.
도 4에서는 보상 반도체층(AO3)의 보상 드레인영역(D3)이 제1콘택홀(CNT1)에 삽입되어 구동 반도체층(AS1)의 구동 드레인영역(D1)에 직접 컨택함으로써, 보상 박막트랜지스터(T3)와 구동 박막트랜지스터(T1)가 전기적으로 연결될 수 있음을 나타내고 있다. 그러나, 본 실시예는 이에 한정되지 않는다. 예컨대, 보상 반도체층(AO3)의 보상 소스영역(S3)이 제1콘택홀(CNT1)에 삽입되거나, 제1콘택홀(CNT1)이 노출하는 영역이 구동 소스영역(S1)이 될 수도 있는 등 다양한 변형이 가능하다. 또한, 제1콘택홀(CNT1) 내부에는 보상 반도체층(AO3) 이외에 다른 금속층이 추가적으로 더 배치될 수 있다.
보상 반도체층(AO3)의 보상 소스영역(S3) 또는 보상 드레인영역(D3)은 산화물 반도체에 플라즈마 처리를 통해서 도전성화된 영역으로, 그 특성은 금속의 성질과 매우 유사할 수 있다. 이에 따라, 구동 소스영역(S1) 또는 구동 드레인영역(D1)과 보상 소스영역(S3) 또는 보상 드레인영역(D3)이 서로 접촉한다고 하더라고 접촉 저항은 낮게 형성될 수 있다.
제2층간절연층(116)은 보상 박막트랜지스터(T3) 등 산화물 반도체로 구비된 박막트랜지스터들을 덮으며 배치된다. 제2층간절연층(116)은 보상 게이트전극(G3) 상부에 배치되며, 제2층간절연층(116) 상부에는 구동전압선(165), 노드연결선(166), 및 연결전극(167)이 배치될 수 있다.
제2층간절연층(116)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제3게이트절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
구동전압선(165), 노드연결선(166), 및 연결전극(167)은 금속, 전도성 산화물 등 도전성이 높은 물질로 구비될 수 있다. 예컨대, 구동전압선(165), 노드연결선(166), 및 연결전극(167)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 구동전압선(165), 노드연결선(166), 및 연결전극(167)은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
노드연결선(166)의 일단은 제2콘택홀(CNT2)를 통해서 구동 게이트전극(G1)과 연결될 수 있다. 제2콘택홀(CNT2)은 제2층간절연층(116) 및 제1층간절연층(114)를 관통하며 구비된다. 제2콘택홀(CNT2)은 제2층간절연층(116), 제1층간절연층(114), 및 제2게이트절연층(113)을 관통하며, 구동 게이트전극(G1)을 노출시킬 수 있다. 노드연결선(166)의 일부가 상기 제2콘택홀(CNT2)에 삽입되어, 상기 구동 게이트전극(G1)과 전기적으로 연결될 수 있다.
한편, 제2콘택홀(CNT2)은 상부전극(C2)의 스토리지 개구부(SOP) 내에서 스토리지 개구부(SOP)의 가장자리와 이격되어 배치되어, 제2콘택홀(CNT2)에 삽입되는 노드연결선(166)은 상기 상부전극(C2)과 전기적으로 절연될 수 있다.
연결전극(167)의 일부는 제3콘택홀(CNT3)를 통해서 발광제어 박막트랜지스터(T6)의 발광제어 반도체층(AS6)과 연결될 수 있다. 제3콘택홀(CNT3)은 제2층간절연층(116) 및 제1층간절연층(114)를 관통하며 구비된다. 제3콘택홀(CNT3)은 제2층간절연층(116), 제1층간절연층(114), 제2게이트절연층(113), 및 제1게이트절연층(112)을 관통하며, 발광제어 반도체층(AS6)의 일부를 노출시킬 수 있다. 연결전극(167)의 일부가 상기 제3콘택홀(CNT3)에 삽입되어, 상기 발광제어 반도체층(AS6)과 전기적으로 연결될 수 있다.
도 4에서는 연결전극(167)의 일부가 제3콘택홀(CNT3)에 삽입되어 발광제어 드레인영역(D6)에 직접 컨택함으로써, 연결전극(167)과 발광제어 박막트랜지스터(T6)가 전기적으로 연결될 수 있음을 나타내고 있다. 그러나, 본 실시예는 이에 한정되지 않는다. 예컨대, 연결전극(167)은 발광제어 소스영역(S6)에 연결될 수 있다. 또한, 제3콘택홀(CNT3) 내부에는 연결전극(167) 이외에 다른 부재가 추가적으로 더 배치될 수 있다.
연결전극(167)은 화소전극(310)과 연결되어, 발광제어 박막트랜지스터(T6)를 통해 인가되는 신호를 화소전극(310)에 전달할 수 있다.
노드연결선(166), 구동전압선(165), 및 연결전극(167) 상에는 평탄화층(118)이 위치한다. 평탄화층(118)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 평탄화층(118)은 무기물을 포함할 수 있다. 평탄화층(118)은 박막트랜지스터들(T1 내지 T7)을 덮는 보호막 역할을 하며, 평탄화층(118)의 상부는 평탄화되도록 구비된다. 평탄화층(118)은 단층 또는 다층으로 구비될 수 있다.
평탄화층(118) 상에는 화소전극(310), 대향전극(330) 및 그 사이에 개재되며 발광층을 포함하는 중간층(320)을 갖는 유기발광소자(OLED)가 위치할 수 있다.
화소전극(310)은 평탄화층(118)에 정의된 콘택홀을 통해 연결전극(167)에 연결되며, 연결전극(167)에 의해 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역(D6)에 연결될 수 있다.
평탄화층(118) 상부에는 화소정의막(120)이 배치될 수 있다. 이 화소정의막(120)은 각 부화소들에 대응하는 개구, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 화소정의막(120)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)과의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 화소정의막(120)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
유기발광소자(OLED)의 중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(320)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
물론 중간층(320)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(320)은 복수개의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(330)은 복수개의 유기발광소자들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(310)들에 대응할 수 있다.
이러한 유기발광소자(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 그 상부에는 박막봉지층(미도시)이 배치되어 이러한 유기발광소자를 덮어 이들을 보호하도록 할 수 있다. 박막봉지층(미도시)은 디스플레이영역(DA)을 덮으며 디스플레이영역(DA) 외측까지 연장될 수 있다. 이러한 박막봉지층은 적어도 하나의 무기물로 구비된 무기봉지층 및 적어도 하나의 유기물로 구비된 유기봉지층을 포함할 수 있다. 일부 실시예에서, 박막봉지층은 제1무기봉지층/유기봉지층/제2무기봉지층이 적층된 구조로 구비될 수 있다.
또한, 화소정의막(120) 상에는 마스크 찍힘 방지를 위한 스페이서가 더 포함될 수 있으며, 박막봉지층 상에는 외광반사를 줄이기 위한 편광층, 블랙매트릭스, 컬러필터, 및/또는 터치전극을 구비한 터치스크린층 등 다양한 기능층이 구비될 수 있다.
본 실시예에서는, 서로 다른 층에 배치된 산화물 반도체층과 실리콘 반도체층을 연결하기 위해서, 실리콘 반도체층의 일부를 노출하는 콘택홀에 산화물 반도체층의 일부가 삽입되고 있다. 이에 따라, 본 실시예들에 따른 디스플레이 장치는 고해상도를 구현할 수 있다. 이하, 도 5를 참조하여, 이에 대해서 설명하도록 한다.
도 5는 본 발명의 실시예들과 비교하기 위한 비교예를 나타낸다. 도 5는 도 4의 I-I'에 대응될 수 있는 영역의 일부를 나타내고 있다. 도 5에 있어서, 도 4와 동일한 참조부호는 동일부재를 나타낸다.
도 5를 참조하면, 산화물 반도체를 포함하는 보상 반도체층(AO3)과 실리콘 반도체를 포함하는 구동 반도체층(AS1)은 브릿지 연결배선(CM')에 의해서 연결되고 있다. 즉, 브릿지 연결배선(CM')의 일단은 제1브릿지 콘택홀(CNTa)에 의해서 구동 반도체층(AS1)의 구동 드레인영역(D1)과 연결되며, 브릿지 연결배선(CM')의 타단은 제2브릿지 콘택홀(CNTb)에 의해서 보상 드레인영역(D3)과 연결된다. 이 때, 제1브릿지 콘택홀(CNTa)은 제2층간절연층(116), 제1층간절연층(114), 제2게이트절연층(113), 및 제1게이트절연층(112)를 관통하여 구비되며, 구동 반도체층(AS1)의 일부를 노출한다. 제2브릿지 콘택홀(CNTb)는 제2층간절연층을 관통하여 구비되며, 보상 반도체층(AO3)의 일부를 노출한다.
이와 같이, 브릿지 연결배선(CM')에 의해서 보상 반도체층(AO3)과 구동 반도체층(AS1)이 연결된다면, 제1브릿지 콘택홀(CNTa) 및 제2브릿지 콘택홀(CNTb)를 형성하기 위한 공간, 예컨대, 제1브릿지 콘택홀(CNTa)과 제2브릿지 콘택홀(CNTb)가 이격되는 이격거리(d)가 요구된다.
그러나, 도 4를 참조하며 설명한 본 실시예와 같이 보상 박막트랜지스터(T3)의 보상 반도체층(AO3)와 구동 박막트랜지스터(T1)의 구동 반도체층(AS1)이 하나이 콘택홀인 제1콘택홀(CNT1)을 통해서 연결된다면, 상기 이격거리(d)는 필요하지 않는 바 화소 회로의 배치 공간이 축소되어 고집적화를 구현할 수 있다.
또한, 브릿지 연결배선(CM')은 구동전압선(165')과 동일층에 배치되고 있는 바, 산화물반도체층과 실리콘 반도체층을 연결하기 위해서 브릿지 연결배선(CM')을 사용하지 않는다면, 구동전압선(165')의 폭의 추가적으로 확보할 수 있는 이점이 있다.
도 6은 본 발명의 다른 실시예에 따른 디스플레 장치를 개략적으로 나타낸 단면도이다. 도 6에 있어서, 도 4와 동일한 참조부호는 동일부재를 나타내는 바, 이들에 대한 중복설명은 생략하도록 한다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치는 기판(110), 실리콘 반도체로 구비된 제1박막트랜지스터, 제1박막트랜지스터를 덮는 제1층간절연층(114), 및 산화물 반도체로 구비된 제2박막트랜지스터를 포함하며, 제1층간절연층(114)에는 제1반도체층의 일부에 대응되는 콘택홀이 구비되고, 상기 제2박막트랜지스터의 제2반도체층의 일부가 상기 콘택홀에 삽입되어 제1박막트랜지스터의 제1반도체층과 연결된다. 또한, 본 발명의 일 실시예에 따른 디스플레이 장치는 제3박막트랜지스터를 더 포함할 수 있다.
여기서, 제1박막트랜지스터는 구동 박막트랜지스터(T1)일 수 있으며, 제2박막트랜지스터는 보상 박막트랜지스터(T3)일 수 있다. 제3박막트랜지스터는 발광제어 박막트랜지스터(T6)일 수 있다.
본 실시예에서, 보상 박막트랜지스터(T3)의 보상 반도체층(AO3)와 구동 박막트랜지스터(T1)의 구동 반도체층(AS1)은 제1콘택홀(CNT1)을 통해서 연결될 수 있다. 제1콘택홀(CNT1)은 제1층간절연층(114)을 관통하며 구비되며, 보상 반도체층(AO3)의 일부는 상기 제1콘택홀(CNT1)에 삽입되어 구비된다.
제1콘택홀(CNT1)에 삽입된 보상 반도체층(AO3)의 일부, 예컨대, 보상 드레인영역(D3)은 제1하부연결전극(CM1)과 컨택된다. 즉, 본 실시예에서, 제1콘택홀(CNT1)은 제1하부연결전극(CM1)에 대응하여, 제1하부연결전극(CM1)을 노출하도록 배치된다.
제1하부연결전극(CM1)은 제2게이트절연층(113) 상부에 배치된다. 제1하부연결전극(CM1)는 스토리지 커패시터(Cst)의 상부전극(C2)과 동일물질로 동일층에 배치될 수 있다. 제1하부연결전극(CM1)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
제1하부연결전극(CM1)은 제1하부콘택홀(CNT1a)을 통해서 구동 반도체층(AS1)의 일부 연결될 수 있다. 제1하부콘택홀(CNT1a)은 제2게이트절연층(112)을 관통하여 구비되며, 구동 반도체층(AS1)의 일부, 예컨대, 구동 드레인영역(D1)을 노출시킬 수 있다. 제1하부연결전극(CM1)은 상기 제1하부콘택홀(CNT1a)에 삽입되어 구동 반도체층(AS1)과 컨택될 수 있다.
제1콘택홀(CNT1)과 제1하부콘택홀(CNT1a)는 중첩되도록 배치될 수 있다. 이에 따라, 콘택홀들(CNT1, CNT1a)을 배치하기 위한 공간이 줄어들 수 있어 고집적화를 구현할 수 있다.
또한, 보상 반도체층(AO3)과 제1하부연결전극(CM1)이 브릿지 배선을 통하지 않고 제1콘택홀(CNT1)을 통해서 연결되는 바, 화소 회로의 배치 공간이 줄어들 수 있어 고집적화를 구현할 수 있으며, 구동전압선(165)의 폭을 충분히 확보할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 디스플레 장치를 개략적으로 나타낸 단면도이다. 도 7에 있어서, 도 4와 동일한 참조부호는 동일부재를 나타내는 바, 이들에 대한 중복설명은 생략하도록 한다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치는 기판(110), 실리콘 반도체로 구비된 제1박막트랜지스터, 제1박막트랜지스터를 덮는 제1층간절연층(114), 및 산화물 반도체로 구비된 제2박막트랜지스터를 포함하며, 제1층간절연층(114)에는 제1반도체층의 일부에 대응되는 콘택홀이 구비되고, 상기 제2박막트랜지스터의 제2반도체층의 일부가 상기 콘택홀에 삽입되어 제1박막트랜지스터의 제1반도체층과 연결된다. 또한, 본 발명의 일 실시예에 따른 디스플레이 장치는 제3박막트랜지스터를 더 포함할 수 있다.
여기서, 제1박막트랜지스터는 구동 박막트랜지스터(T1)일 수 있으며, 제2박막트랜지스터는 보상 박막트랜지스터(T3)일 수 있다. 제3박막트랜지스터는 발광제어 박막트랜지스터(T6)일 수 있다.
본 실시예에서, 노드연결선(166)은 제2하부연결전극(CM2)을 통하여 구동 게이트전극(G1)과 연결된다. 노드연결선(166)은 제2층간절연층(116)을 관통하는 제2상부콘택홀(CNT2b)에 삽입되어 상기 제2하부연결전극(CM2)에 컨택된다. 즉, 제2상부콘택홀(CNT2b)은 상기 제2하부연결전극(CM2)에 대응하여, 제2하부연결전극(CM2)을 노출하도록 배치된다.
제2하부연결전극(CM2)은 제1층간절연층(114) 상에 배치된다. 제2하부연결전극(CM2)은 보상 반도체층(AO3)의 소스영역(S3) 또는 드레인영역(D3)과 동일물질로 형성될 수 있다. 제2하부연결전극(CM2)은 산화물 반도체를 도전성화한 것일 수 있다. 예컨대, 제2하부연결전극(CM2)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있으며, 상기 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로써 형성될 수 있다.
제2하부연결전극(CM2)는 캐러어 농도가 증가되어 도전성화 되었기에 금속과 같은 성질을 가질 수 있는 바, 구동게이트전극(G1)과의 접촉 저항은 낮게 형성될 수 있다.
제2하부연결전극(CM2)은 제2하부콘택홀(CNT2a)을 통해서 구동 게이트전극(G1)과 연결될 수 있다. 제2하부콘택홀(CNT2a)은 제1층간절연층(114) 및 제2게이트절연층(112)을 관통하여 구비되며, 구동 게이트전극(G1)을 노출시킬 수 있다. 제2하부연결전극(CM2)은 상기 제2하부콘택홀(CNT2a)에 삽입되어 구동 게이트전극 (G1)과 컨택될 수 있다.
제2상부콘택홀(CNT2b)과 제2하부콘택홀(CNT2a)는 중첩되도록 배치될 수 있다. 이에 따라, 콘택홀들(CNT2b, CNT2a)을 배치하기 위한 공간이 줄어들 수 있어 고집적화를 구현할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 디스플레 장치를 개략적으로 나타낸 단면도이다. 도 8에 있어서, 도 4와 동일한 참조부호는 동일부재를 나타내는 바, 이들에 대한 중복설명은 생략하도록 한다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치는 기판(110), 실리콘 반도체로 구비된 제1박막트랜지스터, 제1박막트랜지스터를 덮는 제1층간절연층(114), 및 산화물 반도체로 구비된 제2박막트랜지스터를 포함하며, 제1층간절연층(114)에는 제1반도체층의 일부에 대응되는 콘택홀이 구비되고, 상기 제2박막트랜지스터의 제2반도체층의 일부가 상기 콘택홀에 삽입되어 제1박막트랜지스터의 제1반도체층과 연결된다. 또한, 본 발명의 일 실시예에 따른 디스플레이 장치는 제3박막트랜지스터를 더 포함할 수 있다.
여기서, 제1박막트랜지스터는 구동 박막트랜지스터(T1)일 수 있으며, 제2박막트랜지스터는 보상 박막트랜지스터(T3)일 수 있다. 제3박막트랜지스터는 발광제어 박막트랜지스터(T6)일 수 있다.
본 실시예에서, 연결전극(167)은 제3하부연결전극(CM3)을 통하여 발광제어 반도체층(AS6)과 연결된다. 연결전극(167)은 제2층간절연층(116)을 관통하는 제3상부콘택홀(CNT3b)에 삽입되어 상기 제3하부연결전극(CM3)에 컨택된다. 즉, 제3상부콘택홀(CNT3b)은 상기 제3하부연결전극(CM3)에 대응하여, 제3하부연결전극(CM3)을 노출하도록 배치된다.
제3하부연결전극(CM3)은 제1층간절연층(114) 상에 배치된다. 제3하부연결전극(CM3)은 보상 반도체층(AO3)의 소스영역(S3) 또는 드레인영역(D3)과 동일물질로 형성될 수 있다. 제3하부연결전극(CM3)은 산화물 반도체를 도전성화한 것일 수 있다. 예컨대, 제2하부연결전극(CM3)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있으며, 상기 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로써 형성될 수 있다.
제3하부연결전극(CM3)는 캐리어 농도가 증가되어 도전성화 되었기에 금속과 같은 성질을 가질 수 있는 바, 발광제어 반도체층(AS6)과의 접촉 저항은 낮게 형성될 수 있다.
제3하부연결전극(CM3)은 제3하부콘택홀(CNT3a)을 통해서 발광제어 반도체층(AS6)과 연결될 수 있다. 제3하부콘택홀(CNT3a)은 제1층간절연층(114), 제2게이트절연층(112), 및 제1게이트절연층(112)을 관통하여 구비되며, 발광제어 반도체층(AS6)의 발광제어 드레인영역(D6)을 노출시킬 수 있다. 제3하부연결전극(CM3)은 상기 제3하부콘택홀(CNT3a)에 삽입되어 발광제어 드레인영역(D6)과 컨택될 수 있다.
제3상부콘택홀(CNT3b)과 제3하부콘택홀(CNT3a)는 중첩되도록 배치될 수 있다. 이에 따라, 콘택홀들(CNT3b, CNT3a)을 배치하기 위한 공간이 줄어들 수 있어 고집적화를 구현할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 디스플레 장치를 개략적으로 나타낸 단면도이다. 도 9에 있어서, 도 4와 동일한 참조부호는 동일부재를 나타내는 바, 이들에 대한 중복설명은 생략하도록 한다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치는 기판(110), 실리콘 반도체로 구비된 제1박막트랜지스터, 제1박막트랜지스터를 덮는 제1층간절연층(114), 및 산화물 반도체로 구비된 제2박막트랜지스터를 포함하며, 제1층간절연층(114)에는 제1반도체층의 일부에 대응되는 콘택홀이 구비되고, 상기 제2박막트랜지스터의 제2반도체층의 일부가 상기 콘택홀에 삽입되어 제1박막트랜지스터의 제1반도체층과 연결된다. 또한, 본 발명의 일 실시예에 따른 디스플레이 장치는 제3박막트랜지스터를 더 포함할 수 있다. 여기서, 제1박막트랜지스터는 구동 박막트랜지스터(T1)일 수 있으며, 제2박막트랜지스터는 보상 박막트랜지스터(T3)일 수 있다. 제3박막트랜지스터는 발광제어 박막트랜지스터(T6)일 수 있다.
보상 박막트랜지스터(T3)의 보상 반도체층(AO3)와 구동 박막트랜지스터(T1)의 구동 반도체층(AS1)은 제1콘택홀(CNT1)을 통해서 연결될 수 있다. 제1콘택홀(CNT1)은 제1층간절연층(114)을 관통하며 구비되며, 보상 반도체층(AO3)의 일부는 상기 제1콘택홀(CNT1)에 삽입되어 구비된다.
본 실시예에서, 노드연결선(166), 구동전압선(165), 및 연결전극(167) 상에는 제1평탄화층(118)이 위치한다. 제1평탄화층(118)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 제1평탄화층(118)은 무기물을 포함할 수 있다. 제1평탄화층(118)은 박막트랜지스터들(T1 내지 T7)을 덮는 보호막 역할을 하며, 제1평탄화층(118)의 상부는 평탄화되도록 구비된다. 제1평탄화층(118)은 단층 또는 다층으로 구비될 수 있다.
제1평탄화층(118) 상에는 상부배선(175) 및 상부연결전극(177)이 배치될 수 있다. 상부배선(175)는 구동전압을 전달하는 구동전압선의 역할, 또는 데이터신호를 전달하는 데이터선의 역할을 할 수 있다. 상부연결전극(177)은 제1평탄화층(118)에 정의된 콘택홀을 통해서 연결배선(167)과 연결될 수 있다. 상부배선(175) 및 상부연결전극(177)은 금속 및 도전성 물질로 구비될 수 있다. 예컨대, 상부배선(175) 및 상부연결전극(177)은 알루미늄(Al), 구리(Cu), 티타늄(Ti)을 포함하며, 단층 또는 다층으로 구비될 수 있다.
제2평탄화층(119)은 상기 상부배선(175) 및 상부연결전극(177)을 덮으며 배치될 수 있다. 제2평탄화층(119)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 제1평탄화층(118)은 무기물을 포함할 수 있다. 제2평탄화층(119)의 상부는 평탄화되도록 구비된다. 제2평탄화층(119)은 단층 또는 다층으로 구비될 수 있다. 제2평탄화층(119) 상에는 화소전극(310), 대향전극(330) 및 그 사이에 개재되며 발광층을 포함하는 중간층(320)을 갖는 유기발광소자(OLED)가 위치할 수 있다.
상부배선(175)을 구비함에 따라, 다양한 루트로 데이터신호나 구동전압을 전달할 수 있으며, 배선들간의 간섭을 최소화할 수 있다.
본 발명의 실시예들은 신뢰성이 우수한 실리콘 반도체를 반도체층으로 하는 구동 박막트랜지스터(T1)으로 채용하고, 낮은 누설전류를 갖는 산화물 반도체를 반도체층으로 하는 적어도 하나의 박막트랜지스터를 채용하고 있어 높은 신뢰성 및 소비전력이 우수한 디스플레이 장치를 제공할 수 있다.
또한, 산화물 반도체로 구비된 보상 반도체층(AO3)과 실리콘 반도체로 구비된 실리콘 반도체층(AS1)이 브릿지 배선을 통하지 않고 제1콘택홀(CNT1)을 통해서 연결되는 바, 화소 회로의 배치 공간이 줄어들 수 있어 고집적화를 구현할 수 있으며, 구동전압선(165)의 폭을 충분히 확보할 수 있다.
이상에서는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
T1 ~ T7: 박막트랜지스터
Cst: 스토리지 커패시터
CNT1: 제1콘택홀
CNT2: 제2콘택홀
CNT3: 제3콘택홀
110: 기판 111: 버퍼층
112: 제1게이트절연층 113: 제2게이트절연층
114: 제1층간절연층 115: 제3게이트절연층
116: 제2층간절연층 118: 평탄화층
120: 화소정의막
300: 유기발광소자

Claims (10)

  1. 기판;
    상기 기판 상에 배치되며, 제1방향으로 연장된 스캔선;
    상기 제1방향과 교차되는 제2방향으로 연장된 데이터선; 및
    상기 제1방향을 따라 인접하게 배치된 제1화소회로 및 제2화소회로;를 포함하고,
    상기 제1화소회로 및 상기 제2화소회로는 각각,
    실리콘 반도체를 포함하는 제1박막트랜지스터 및 제2박막트랜지스터, 산화물 반도체를 포함하는 제3박막트랜지스터를 포함하고,
    상기 제1화소회로의 제1박막트랜지스터, 제2박막트랜지스터, 및 제3박막트랜지스터 각각은 상기 제2화소회로의 제1박막트랜지스터, 제2박막트랜지스터, 및 제3박막트랜지스터 각각과 상기 제2방향을 따라 연장된 가상선에 대해서 대칭으로 배치된, 표시 장치.
  2. 제1항에 있어서,
    상기 제1화소회로의 상기 제1박막트랜지스터의 제1반도체층은 상기 제2박막트랜지스터의 제2반도체층과 일체로 구비되며, 상기 제3박막트랜지스터의 제3반도체층은 상기 제1반도체층과 다른 층에 배치된, 표시 장치.
  3. 제2항에 있어서,
    상기 제1반도체층의 일단은 상기 제3반도체층과 콘택홀을 통해 연결된, 표시 장치.
  4. 제2항에 있어서,
    상기 제1반도체층은 구부러진 부분을 포함하는, 표시 장치)
  5. 제1항에 있어서
    상기 제1화소회로는 상기 제1박막트랜지스터와 중첩된 스토리지 커패시터;를 더 포함하는, 표시 장치.
  6. 제5항에 있어서,
    상기 스토리지 커패시터의 일 전극은 상기 제1박막트랜지스터의 제1게이트전극과 일체로 구비된, 표시 장치.
  7. 제1항에 있어서,
    평면상, 상기 제3박막트랜지스터는 상기 제2박막트랜지스터보다 상기 가상선에 더 인접한, 표시 장치.
  8. 제1항에 있어서,
    평면상, 상기 제1박막트랜지스터는 상기 제2박막트랜지스터보다 상기 가상선에 더 인접한, 표시 장치.
  9. 제1항에 있어서,
    상기 제1박막트랜지스터의 제1반도체층과 상기 제3박막트랜지스터의 제3반도체층 사이에 배치된 제1층간절연층;을 더 포함하는, 표시 장치.
  10. 제9항에 있어서,
    상기 제3반도체층의 일부는 상기 제1층간절연층을 관통하는 제1콘택홀에 삽입되어 상기 제1반도체층과 연결된, 표시 장치.
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